Merge "msm: ipa3: upgrade reg save to IPAv5"

config/dataipa.h

@@ -8,3 +8,5 @@
 #define CONFIG_RNDIS_IPA 1
 #define CONFIG_IPA_WDI_UNIFIED_API 1
 #define CONFIG_ECM_IPA 1
+#define CONFIG_IPA3_REGDUMP 1
+#define CONFIG_IPA3_REGDUMP_IPA_5_0 1

config/dataipa_GKI.conf

@@ -4,3 +4,5 @@ export CONFIG_IPA_WDI_UNIFIED_API=y
 export CONFIG_RMNET_IPA3=y
 export CONFIG_IPA3_MHI_PRIME_MANAGER=y
 export CONFIG_RNDIS_IPA=m
+export CONFIG_IPA3_REGDUMP=y
+export CONFIG_IPA3_REGDUMP_IPA_5_0=y

config/dataipa_QGKI.conf

@@ -4,3 +4,5 @@ export CONFIG_IPA_WDI_UNIFIED_API=y
 export CONFIG_RMNET_IPA3=y
 export CONFIG_RNDIS_IPA=y
 export CONFIG_ECM_IPA=y
+export CONFIG_IPA3_REGDUMP=y
+export CONFIG_IPA3_REGDUMP_IPA_5_0=y

config/dataipa_vendor.h

@@ -9,3 +9,5 @@
 #define CONFIG_IPA_WDI_UNIFIED_API 1
 #define CONFIG_IPA_VENDOR_DLKM 1
 #define CONFIG_IPA3_MHI_PRIME_MANAGER 1
+#define CONFIG_IPA3_REGDUMP 1
+#define CONFIG_IPA3_REGDUMP_IPA_5_0 1

drivers/platform/msm/Kbuild

@@ -65,6 +65,10 @@ ifneq (,$(filter $(CONFIG_IPA3_REGDUMP_IPA_4_5),y m))
 LINUXINCLUDE += -I$(DATAIPADRVTOP)/ipa/ipa_v3/dump/ipa4.5
 endif
 
+ifneq (,$(filter $(CONFIG_IPA3_REGDUMP_IPA_5_0),y m))
+LINUXINCLUDE += -I$(DATAIPADRVTOP)/ipa/ipa_v3/dump/ipa5.0
+endif
+
 
 obj-$(CONFIG_GSI) += gsi/
 obj-$(CONFIG_IPA3) += ipa/

drivers/platform/msm/ipa/ipa_v3/dump/ipa5.0/gsi_hwio.h

@@ -0,0 +1,4602 @@
+/* SPDX-License-Identifier: GPL-2.0-only */
+/*
+ * Copyright (c) 2021, The Linux Foundation. All rights reserved.
+ */
+
+#ifndef __GSI_HWIO_H__
+#define __GSI_HWIO_H__
+/**
+  @file gsi_hwio.h
+  @brief Auto-generated HWIO interface include file.
+
+  This file contains HWIO register definitions for the following modules:
+    IPA_0_GSI_TOP_.*
+
+  'Include' filters applied: <none>
+  'Exclude' filters applied: RESERVED DUMMY
+
+  Attribute definitions for the HWIO_*_ATTR macros are as follows:
+    0x0: Command register
+    0x1: Read-Only
+    0x2: Write-Only
+    0x3: Read/Write
+*/
+
+/*----------------------------------------------------------------------------
+ * MODULE: GSI
+ *--------------------------------------------------------------------------*/
+
+#define GSI_REG_BASE                                                                                     (IPA_0_IPA_WRAPPER_BASE      + 0x00004000)
+#define GSI_REG_BASE_PHYS                                                                                (IPA_0_IPA_WRAPPER_BASE_PHYS + 0x00004000)
+#define GSI_REG_BASE_OFFS                                                                                0x00004000
+
+#define HWIO_GSI_CFG_ADDR                                                                                (GSI_REG_BASE      + 0x00000000)
+#define HWIO_GSI_CFG_PHYS                                                                                (GSI_REG_BASE_PHYS + 0x00000000)
+#define HWIO_GSI_CFG_OFFS                                                                                (GSI_REG_BASE_OFFS + 0x00000000)
+#define HWIO_GSI_CFG_RMSK                                                                                     0xf3f
+#define HWIO_GSI_CFG_ATTR                                                                                       0x3
+#define HWIO_GSI_CFG_IN          \
+        in_dword_masked(HWIO_GSI_CFG_ADDR, HWIO_GSI_CFG_RMSK)
+#define HWIO_GSI_CFG_INM(m)      \
+        in_dword_masked(HWIO_GSI_CFG_ADDR, m)
+#define HWIO_GSI_CFG_OUT(v)      \
+        out_dword(HWIO_GSI_CFG_ADDR,v)
+#define HWIO_GSI_CFG_OUTM(m,v) \
+        out_dword_masked_ns(HWIO_GSI_CFG_ADDR,m,v,HWIO_GSI_CFG_IN)
+#define HWIO_GSI_CFG_SLEEP_CLK_DIV_BMSK                                                                       0xf00
+#define HWIO_GSI_CFG_SLEEP_CLK_DIV_SHFT                                                                         0x8
+#define HWIO_GSI_CFG_BP_MTRIX_DISABLE_BMSK                                                                     0x20
+#define HWIO_GSI_CFG_BP_MTRIX_DISABLE_SHFT                                                                      0x5
+#define HWIO_GSI_CFG_GSI_PWR_CLPS_BMSK                                                                         0x10
+#define HWIO_GSI_CFG_GSI_PWR_CLPS_SHFT                                                                          0x4
+#define HWIO_GSI_CFG_UC_IS_MCS_BMSK                                                                             0x8
+#define HWIO_GSI_CFG_UC_IS_MCS_SHFT                                                                             0x3
+#define HWIO_GSI_CFG_DOUBLE_MCS_CLK_FREQ_BMSK                                                                   0x4
+#define HWIO_GSI_CFG_DOUBLE_MCS_CLK_FREQ_SHFT                                                                   0x2
+#define HWIO_GSI_CFG_MCS_ENABLE_BMSK                                                                            0x2
+#define HWIO_GSI_CFG_MCS_ENABLE_SHFT                                                                            0x1
+#define HWIO_GSI_CFG_GSI_ENABLE_BMSK                                                                            0x1
+#define HWIO_GSI_CFG_GSI_ENABLE_SHFT                                                                            0x0
+
+#define HWIO_GSI_MANAGER_MCS_CODE_VER_ADDR                                                               (GSI_REG_BASE      + 0x00000008)
+#define HWIO_GSI_MANAGER_MCS_CODE_VER_PHYS                                                               (GSI_REG_BASE_PHYS + 0x00000008)
+#define HWIO_GSI_MANAGER_MCS_CODE_VER_OFFS                                                               (GSI_REG_BASE_OFFS + 0x00000008)
+#define HWIO_GSI_MANAGER_MCS_CODE_VER_RMSK                                                               0xffffffff
+#define HWIO_GSI_MANAGER_MCS_CODE_VER_ATTR                                                                      0x3
+#define HWIO_GSI_MANAGER_MCS_CODE_VER_IN          \
+        in_dword_masked(HWIO_GSI_MANAGER_MCS_CODE_VER_ADDR, HWIO_GSI_MANAGER_MCS_CODE_VER_RMSK)
+#define HWIO_GSI_MANAGER_MCS_CODE_VER_INM(m)      \
+        in_dword_masked(HWIO_GSI_MANAGER_MCS_CODE_VER_ADDR, m)
+#define HWIO_GSI_MANAGER_MCS_CODE_VER_OUT(v)      \
+        out_dword(HWIO_GSI_MANAGER_MCS_CODE_VER_ADDR,v)
+#define HWIO_GSI_MANAGER_MCS_CODE_VER_OUTM(m,v) \
+        out_dword_masked_ns(HWIO_GSI_MANAGER_MCS_CODE_VER_ADDR,m,v,HWIO_GSI_MANAGER_MCS_CODE_VER_IN)
+#define HWIO_GSI_MANAGER_MCS_CODE_VER_VER_BMSK                                                           0xffffffff
+#define HWIO_GSI_MANAGER_MCS_CODE_VER_VER_SHFT                                                                  0x0
+
+#define HWIO_GSI_ZEROS_ADDR                                                                              (GSI_REG_BASE      + 0x00000010)
+#define HWIO_GSI_ZEROS_PHYS                                                                              (GSI_REG_BASE_PHYS + 0x00000010)
+#define HWIO_GSI_ZEROS_OFFS                                                                              (GSI_REG_BASE_OFFS + 0x00000010)
+#define HWIO_GSI_ZEROS_RMSK                                                                              0xffffffff
+#define HWIO_GSI_ZEROS_ATTR                                                                                     0x1
+#define HWIO_GSI_ZEROS_IN          \
+        in_dword_masked(HWIO_GSI_ZEROS_ADDR, HWIO_GSI_ZEROS_RMSK)
+#define HWIO_GSI_ZEROS_INM(m)      \
+        in_dword_masked(HWIO_GSI_ZEROS_ADDR, m)
+#define HWIO_GSI_ZEROS_ZEROS_BMSK                                                                        0xffffffff
+#define HWIO_GSI_ZEROS_ZEROS_SHFT                                                                               0x0
+
+#define HWIO_GSI_PERIPH_BASE_ADDR_LSB_ADDR                                                               (GSI_REG_BASE      + 0x00000018)
+#define HWIO_GSI_PERIPH_BASE_ADDR_LSB_PHYS                                                               (GSI_REG_BASE_PHYS + 0x00000018)
+#define HWIO_GSI_PERIPH_BASE_ADDR_LSB_OFFS                                                               (GSI_REG_BASE_OFFS + 0x00000018)
+#define HWIO_GSI_PERIPH_BASE_ADDR_LSB_RMSK                                                               0xffffffff
+#define HWIO_GSI_PERIPH_BASE_ADDR_LSB_ATTR                                                                      0x3
+#define HWIO_GSI_PERIPH_BASE_ADDR_LSB_IN          \
+        in_dword_masked(HWIO_GSI_PERIPH_BASE_ADDR_LSB_ADDR, HWIO_GSI_PERIPH_BASE_ADDR_LSB_RMSK)
+#define HWIO_GSI_PERIPH_BASE_ADDR_LSB_INM(m)      \
+        in_dword_masked(HWIO_GSI_PERIPH_BASE_ADDR_LSB_ADDR, m)
+#define HWIO_GSI_PERIPH_BASE_ADDR_LSB_OUT(v)      \
+        out_dword(HWIO_GSI_PERIPH_BASE_ADDR_LSB_ADDR,v)
+#define HWIO_GSI_PERIPH_BASE_ADDR_LSB_OUTM(m,v) \
+        out_dword_masked_ns(HWIO_GSI_PERIPH_BASE_ADDR_LSB_ADDR,m,v,HWIO_GSI_PERIPH_BASE_ADDR_LSB_IN)
+#define HWIO_GSI_PERIPH_BASE_ADDR_LSB_BASE_ADDR_BMSK                                                     0xffffffff
+#define HWIO_GSI_PERIPH_BASE_ADDR_LSB_BASE_ADDR_SHFT                                                            0x0
+
+#define HWIO_GSI_PERIPH_BASE_ADDR_MSB_ADDR                                                               (GSI_REG_BASE      + 0x0000001c)
+#define HWIO_GSI_PERIPH_BASE_ADDR_MSB_PHYS                                                               (GSI_REG_BASE_PHYS + 0x0000001c)
+#define HWIO_GSI_PERIPH_BASE_ADDR_MSB_OFFS                                                               (GSI_REG_BASE_OFFS + 0x0000001c)
+#define HWIO_GSI_PERIPH_BASE_ADDR_MSB_RMSK                                                               0xffffffff
+#define HWIO_GSI_PERIPH_BASE_ADDR_MSB_ATTR                                                                      0x3
+#define HWIO_GSI_PERIPH_BASE_ADDR_MSB_IN          \
+        in_dword_masked(HWIO_GSI_PERIPH_BASE_ADDR_MSB_ADDR, HWIO_GSI_PERIPH_BASE_ADDR_MSB_RMSK)
+#define HWIO_GSI_PERIPH_BASE_ADDR_MSB_INM(m)      \
+        in_dword_masked(HWIO_GSI_PERIPH_BASE_ADDR_MSB_ADDR, m)
+#define HWIO_GSI_PERIPH_BASE_ADDR_MSB_OUT(v)      \
+        out_dword(HWIO_GSI_PERIPH_BASE_ADDR_MSB_ADDR,v)
+#define HWIO_GSI_PERIPH_BASE_ADDR_MSB_OUTM(m,v) \
+        out_dword_masked_ns(HWIO_GSI_PERIPH_BASE_ADDR_MSB_ADDR,m,v,HWIO_GSI_PERIPH_BASE_ADDR_MSB_IN)
+#define HWIO_GSI_PERIPH_BASE_ADDR_MSB_BASE_ADDR_BMSK                                                     0xffffffff
+#define HWIO_GSI_PERIPH_BASE_ADDR_MSB_BASE_ADDR_SHFT                                                            0x0
+
+#define HWIO_GSI_CGC_CTRL_ADDR                                                                           (GSI_REG_BASE      + 0x00000020)
+#define HWIO_GSI_CGC_CTRL_PHYS                                                                           (GSI_REG_BASE_PHYS + 0x00000020)
+#define HWIO_GSI_CGC_CTRL_OFFS                                                                           (GSI_REG_BASE_OFFS + 0x00000020)
+#define HWIO_GSI_CGC_CTRL_RMSK                                                                               0xffff
+#define HWIO_GSI_CGC_CTRL_ATTR                                                                                  0x3
+#define HWIO_GSI_CGC_CTRL_IN          \
+        in_dword_masked(HWIO_GSI_CGC_CTRL_ADDR, HWIO_GSI_CGC_CTRL_RMSK)
+#define HWIO_GSI_CGC_CTRL_INM(m)      \
+        in_dword_masked(HWIO_GSI_CGC_CTRL_ADDR, m)
+#define HWIO_GSI_CGC_CTRL_OUT(v)      \
+        out_dword(HWIO_GSI_CGC_CTRL_ADDR,v)
+#define HWIO_GSI_CGC_CTRL_OUTM(m,v) \
+        out_dword_masked_ns(HWIO_GSI_CGC_CTRL_ADDR,m,v,HWIO_GSI_CGC_CTRL_IN)
+#define HWIO_GSI_CGC_CTRL_REGION_16_HW_CGC_EN_BMSK                                                           0x8000
+#define HWIO_GSI_CGC_CTRL_REGION_16_HW_CGC_EN_SHFT                                                              0xf
+#define HWIO_GSI_CGC_CTRL_REGION_15_HW_CGC_EN_BMSK                                                           0x4000
+#define HWIO_GSI_CGC_CTRL_REGION_15_HW_CGC_EN_SHFT                                                              0xe
+#define HWIO_GSI_CGC_CTRL_REGION_14_HW_CGC_EN_BMSK                                                           0x2000
+#define HWIO_GSI_CGC_CTRL_REGION_14_HW_CGC_EN_SHFT                                                              0xd
+#define HWIO_GSI_CGC_CTRL_REGION_13_HW_CGC_EN_BMSK                                                           0x1000
+#define HWIO_GSI_CGC_CTRL_REGION_13_HW_CGC_EN_SHFT                                                              0xc
+#define HWIO_GSI_CGC_CTRL_REGION_12_HW_CGC_EN_BMSK                                                            0x800
+#define HWIO_GSI_CGC_CTRL_REGION_12_HW_CGC_EN_SHFT                                                              0xb
+#define HWIO_GSI_CGC_CTRL_REGION_11_HW_CGC_EN_BMSK                                                            0x400
+#define HWIO_GSI_CGC_CTRL_REGION_11_HW_CGC_EN_SHFT                                                              0xa
+#define HWIO_GSI_CGC_CTRL_REGION_10_HW_CGC_EN_BMSK                                                            0x200
+#define HWIO_GSI_CGC_CTRL_REGION_10_HW_CGC_EN_SHFT                                                              0x9
+#define HWIO_GSI_CGC_CTRL_REGION_9_HW_CGC_EN_BMSK                                                             0x100
+#define HWIO_GSI_CGC_CTRL_REGION_9_HW_CGC_EN_SHFT                                                               0x8
+#define HWIO_GSI_CGC_CTRL_REGION_8_HW_CGC_EN_BMSK                                                              0x80
+#define HWIO_GSI_CGC_CTRL_REGION_8_HW_CGC_EN_SHFT                                                               0x7
+#define HWIO_GSI_CGC_CTRL_REGION_7_HW_CGC_EN_BMSK                                                              0x40
+#define HWIO_GSI_CGC_CTRL_REGION_7_HW_CGC_EN_SHFT                                                               0x6
+#define HWIO_GSI_CGC_CTRL_REGION_6_HW_CGC_EN_BMSK                                                              0x20
+#define HWIO_GSI_CGC_CTRL_REGION_6_HW_CGC_EN_SHFT                                                               0x5
+#define HWIO_GSI_CGC_CTRL_REGION_5_HW_CGC_EN_BMSK                                                              0x10
+#define HWIO_GSI_CGC_CTRL_REGION_5_HW_CGC_EN_SHFT                                                               0x4
+#define HWIO_GSI_CGC_CTRL_REGION_4_HW_CGC_EN_BMSK                                                               0x8
+#define HWIO_GSI_CGC_CTRL_REGION_4_HW_CGC_EN_SHFT                                                               0x3
+#define HWIO_GSI_CGC_CTRL_REGION_3_HW_CGC_EN_BMSK                                                               0x4
+#define HWIO_GSI_CGC_CTRL_REGION_3_HW_CGC_EN_SHFT                                                               0x2
+#define HWIO_GSI_CGC_CTRL_REGION_2_HW_CGC_EN_BMSK                                                               0x2
+#define HWIO_GSI_CGC_CTRL_REGION_2_HW_CGC_EN_SHFT                                                               0x1
+#define HWIO_GSI_CGC_CTRL_REGION_1_HW_CGC_EN_BMSK                                                               0x1
+#define HWIO_GSI_CGC_CTRL_REGION_1_HW_CGC_EN_SHFT                                                               0x0
+
+#define HWIO_GSI_MOQA_CFG_ADDR                                                                           (GSI_REG_BASE      + 0x00000030)
+#define HWIO_GSI_MOQA_CFG_PHYS                                                                           (GSI_REG_BASE_PHYS + 0x00000030)
+#define HWIO_GSI_MOQA_CFG_OFFS                                                                           (GSI_REG_BASE_OFFS + 0x00000030)
+#define HWIO_GSI_MOQA_CFG_RMSK                                                                             0xffffff
+#define HWIO_GSI_MOQA_CFG_ATTR                                                                                  0x3
+#define HWIO_GSI_MOQA_CFG_IN          \
+        in_dword_masked(HWIO_GSI_MOQA_CFG_ADDR, HWIO_GSI_MOQA_CFG_RMSK)
+#define HWIO_GSI_MOQA_CFG_INM(m)      \
+        in_dword_masked(HWIO_GSI_MOQA_CFG_ADDR, m)
+#define HWIO_GSI_MOQA_CFG_OUT(v)      \
+        out_dword(HWIO_GSI_MOQA_CFG_ADDR,v)
+#define HWIO_GSI_MOQA_CFG_OUTM(m,v) \
+        out_dword_masked_ns(HWIO_GSI_MOQA_CFG_ADDR,m,v,HWIO_GSI_MOQA_CFG_IN)
+#define HWIO_GSI_MOQA_CFG_CLIENT_OOWR_BMSK                                                                 0xff0000
+#define HWIO_GSI_MOQA_CFG_CLIENT_OOWR_SHFT                                                                     0x10
+#define HWIO_GSI_MOQA_CFG_CLIENT_OORD_BMSK                                                                   0xff00
+#define HWIO_GSI_MOQA_CFG_CLIENT_OORD_SHFT                                                                      0x8
+#define HWIO_GSI_MOQA_CFG_CLIENT_REQ_PRIO_BMSK                                                                 0xff
+#define HWIO_GSI_MOQA_CFG_CLIENT_REQ_PRIO_SHFT                                                                  0x0
+
+#define HWIO_GSI_REE_CFG_ADDR                                                                            (GSI_REG_BASE      + 0x00000038)
+#define HWIO_GSI_REE_CFG_PHYS                                                                            (GSI_REG_BASE_PHYS + 0x00000038)
+#define HWIO_GSI_REE_CFG_OFFS                                                                            (GSI_REG_BASE_OFFS + 0x00000038)
+#define HWIO_GSI_REE_CFG_RMSK                                                                                0xff03
+#define HWIO_GSI_REE_CFG_ATTR                                                                                   0x3
+#define HWIO_GSI_REE_CFG_IN          \
+        in_dword_masked(HWIO_GSI_REE_CFG_ADDR, HWIO_GSI_REE_CFG_RMSK)
+#define HWIO_GSI_REE_CFG_INM(m)      \
+        in_dword_masked(HWIO_GSI_REE_CFG_ADDR, m)
+#define HWIO_GSI_REE_CFG_OUT(v)      \
+        out_dword(HWIO_GSI_REE_CFG_ADDR,v)
+#define HWIO_GSI_REE_CFG_OUTM(m,v) \
+        out_dword_masked_ns(HWIO_GSI_REE_CFG_ADDR,m,v,HWIO_GSI_REE_CFG_IN)
+#define HWIO_GSI_REE_CFG_MAX_BURST_SIZE_BMSK                                                                 0xff00
+#define HWIO_GSI_REE_CFG_MAX_BURST_SIZE_SHFT                                                                    0x8
+#define HWIO_GSI_REE_CFG_CHANNEL_EMPTY_INT_ENABLE_BMSK                                                          0x2
+#define HWIO_GSI_REE_CFG_CHANNEL_EMPTY_INT_ENABLE_SHFT                                                          0x1
+#define HWIO_GSI_REE_CFG_MOVE_TO_ESC_CLR_MODE_TRSH_BMSK                                                         0x1
+#define HWIO_GSI_REE_CFG_MOVE_TO_ESC_CLR_MODE_TRSH_SHFT                                                         0x0
+
+#define HWIO_GSI_PERIPH_PENDING_k_ADDR(k)                                                                (GSI_REG_BASE      + 0x00000060 + 0x4 * (k))
+#define HWIO_GSI_PERIPH_PENDING_k_PHYS(k)                                                                (GSI_REG_BASE_PHYS + 0x00000060 + 0x4 * (k))
+#define HWIO_GSI_PERIPH_PENDING_k_OFFS(k)                                                                (GSI_REG_BASE_OFFS + 0x00000060 + 0x4 * (k))
+#define HWIO_GSI_PERIPH_PENDING_k_RMSK                                                                   0xffffffff
+#define HWIO_GSI_PERIPH_PENDING_k_MAXk                                                                            1
+#define HWIO_GSI_PERIPH_PENDING_k_ATTR                                                                          0x1
+#define HWIO_GSI_PERIPH_PENDING_k_INI(k)        \
+        in_dword_masked(HWIO_GSI_PERIPH_PENDING_k_ADDR(k), HWIO_GSI_PERIPH_PENDING_k_RMSK)
+#define HWIO_GSI_PERIPH_PENDING_k_INMI(k,mask)    \
+        in_dword_masked(HWIO_GSI_PERIPH_PENDING_k_ADDR(k), mask)
+#define HWIO_GSI_PERIPH_PENDING_k_CHID_BIT_MAP_BMSK                                                      0xffffffff
+#define HWIO_GSI_PERIPH_PENDING_k_CHID_BIT_MAP_SHFT                                                             0x0
+
+#define HWIO_GSI_MSI_CACHEATTR_ADDR                                                                      (GSI_REG_BASE      + 0x00000080)
+#define HWIO_GSI_MSI_CACHEATTR_PHYS                                                                      (GSI_REG_BASE_PHYS + 0x00000080)
+#define HWIO_GSI_MSI_CACHEATTR_OFFS                                                                      (GSI_REG_BASE_OFFS + 0x00000080)
+#define HWIO_GSI_MSI_CACHEATTR_RMSK                                                                            0x3f
+#define HWIO_GSI_MSI_CACHEATTR_ATTR                                                                             0x3
+#define HWIO_GSI_MSI_CACHEATTR_IN          \
+        in_dword_masked(HWIO_GSI_MSI_CACHEATTR_ADDR, HWIO_GSI_MSI_CACHEATTR_RMSK)
+#define HWIO_GSI_MSI_CACHEATTR_INM(m)      \
+        in_dword_masked(HWIO_GSI_MSI_CACHEATTR_ADDR, m)
+#define HWIO_GSI_MSI_CACHEATTR_OUT(v)      \
+        out_dword(HWIO_GSI_MSI_CACHEATTR_ADDR,v)
+#define HWIO_GSI_MSI_CACHEATTR_OUTM(m,v) \
+        out_dword_masked_ns(HWIO_GSI_MSI_CACHEATTR_ADDR,m,v,HWIO_GSI_MSI_CACHEATTR_IN)
+#define HWIO_GSI_MSI_CACHEATTR_AREQPRIORITY_BMSK                                                               0x30
+#define HWIO_GSI_MSI_CACHEATTR_AREQPRIORITY_SHFT                                                                0x4
+#define HWIO_GSI_MSI_CACHEATTR_ATRANSIENT_BMSK                                                                  0x8
+#define HWIO_GSI_MSI_CACHEATTR_ATRANSIENT_SHFT                                                                  0x3
+#define HWIO_GSI_MSI_CACHEATTR_ANOALLOCATE_BMSK                                                                 0x4
+#define HWIO_GSI_MSI_CACHEATTR_ANOALLOCATE_SHFT                                                                 0x2
+#define HWIO_GSI_MSI_CACHEATTR_AINNERSHARED_BMSK                                                                0x2
+#define HWIO_GSI_MSI_CACHEATTR_AINNERSHARED_SHFT                                                                0x1
+#define HWIO_GSI_MSI_CACHEATTR_ASHARED_BMSK                                                                     0x1
+#define HWIO_GSI_MSI_CACHEATTR_ASHARED_SHFT                                                                     0x0
+
+#define HWIO_GSI_EVENT_CACHEATTR_ADDR                                                                    (GSI_REG_BASE      + 0x00000084)
+#define HWIO_GSI_EVENT_CACHEATTR_PHYS                                                                    (GSI_REG_BASE_PHYS + 0x00000084)
+#define HWIO_GSI_EVENT_CACHEATTR_OFFS                                                                    (GSI_REG_BASE_OFFS + 0x00000084)
+#define HWIO_GSI_EVENT_CACHEATTR_RMSK                                                                          0x3f
+#define HWIO_GSI_EVENT_CACHEATTR_ATTR                                                                           0x3
+#define HWIO_GSI_EVENT_CACHEATTR_IN          \
+        in_dword_masked(HWIO_GSI_EVENT_CACHEATTR_ADDR, HWIO_GSI_EVENT_CACHEATTR_RMSK)
+#define HWIO_GSI_EVENT_CACHEATTR_INM(m)      \
+        in_dword_masked(HWIO_GSI_EVENT_CACHEATTR_ADDR, m)
+#define HWIO_GSI_EVENT_CACHEATTR_OUT(v)      \
+        out_dword(HWIO_GSI_EVENT_CACHEATTR_ADDR,v)
+#define HWIO_GSI_EVENT_CACHEATTR_OUTM(m,v) \
+        out_dword_masked_ns(HWIO_GSI_EVENT_CACHEATTR_ADDR,m,v,HWIO_GSI_EVENT_CACHEATTR_IN)
+#define HWIO_GSI_EVENT_CACHEATTR_AREQPRIORITY_BMSK                                                             0x30
+#define HWIO_GSI_EVENT_CACHEATTR_AREQPRIORITY_SHFT                                                              0x4
+#define HWIO_GSI_EVENT_CACHEATTR_ATRANSIENT_BMSK                                                                0x8
+#define HWIO_GSI_EVENT_CACHEATTR_ATRANSIENT_SHFT                                                                0x3
+#define HWIO_GSI_EVENT_CACHEATTR_ANOALLOCATE_BMSK                                                               0x4
+#define HWIO_GSI_EVENT_CACHEATTR_ANOALLOCATE_SHFT                                                               0x2
+#define HWIO_GSI_EVENT_CACHEATTR_AINNERSHARED_BMSK                                                              0x2
+#define HWIO_GSI_EVENT_CACHEATTR_AINNERSHARED_SHFT                                                              0x1
+#define HWIO_GSI_EVENT_CACHEATTR_ASHARED_BMSK                                                                   0x1
+#define HWIO_GSI_EVENT_CACHEATTR_ASHARED_SHFT                                                                   0x0
+
+#define HWIO_GSI_DATA_CACHEATTR_ADDR                                                                     (GSI_REG_BASE      + 0x00000088)
+#define HWIO_GSI_DATA_CACHEATTR_PHYS                                                                     (GSI_REG_BASE_PHYS + 0x00000088)
+#define HWIO_GSI_DATA_CACHEATTR_OFFS                                                                     (GSI_REG_BASE_OFFS + 0x00000088)
+#define HWIO_GSI_DATA_CACHEATTR_RMSK                                                                           0x3f
+#define HWIO_GSI_DATA_CACHEATTR_ATTR                                                                            0x3
+#define HWIO_GSI_DATA_CACHEATTR_IN          \
+        in_dword_masked(HWIO_GSI_DATA_CACHEATTR_ADDR, HWIO_GSI_DATA_CACHEATTR_RMSK)
+#define HWIO_GSI_DATA_CACHEATTR_INM(m)      \
+        in_dword_masked(HWIO_GSI_DATA_CACHEATTR_ADDR, m)
+#define HWIO_GSI_DATA_CACHEATTR_OUT(v)      \
+        out_dword(HWIO_GSI_DATA_CACHEATTR_ADDR,v)
+#define HWIO_GSI_DATA_CACHEATTR_OUTM(m,v) \
+        out_dword_masked_ns(HWIO_GSI_DATA_CACHEATTR_ADDR,m,v,HWIO_GSI_DATA_CACHEATTR_IN)
+#define HWIO_GSI_DATA_CACHEATTR_AREQPRIORITY_BMSK                                                              0x30
+#define HWIO_GSI_DATA_CACHEATTR_AREQPRIORITY_SHFT                                                               0x4
+#define HWIO_GSI_DATA_CACHEATTR_ATRANSIENT_BMSK                                                                 0x8
+#define HWIO_GSI_DATA_CACHEATTR_ATRANSIENT_SHFT                                                                 0x3
+#define HWIO_GSI_DATA_CACHEATTR_ANOALLOCATE_BMSK                                                                0x4
+#define HWIO_GSI_DATA_CACHEATTR_ANOALLOCATE_SHFT                                                                0x2
+#define HWIO_GSI_DATA_CACHEATTR_AINNERSHARED_BMSK                                                               0x2
+#define HWIO_GSI_DATA_CACHEATTR_AINNERSHARED_SHFT                                                               0x1
+#define HWIO_GSI_DATA_CACHEATTR_ASHARED_BMSK                                                                    0x1
+#define HWIO_GSI_DATA_CACHEATTR_ASHARED_SHFT                                                                    0x0
+
+#define HWIO_GSI_TRE_CACHEATTR_ADDR                                                                      (GSI_REG_BASE      + 0x00000090)
+#define HWIO_GSI_TRE_CACHEATTR_PHYS                                                                      (GSI_REG_BASE_PHYS + 0x00000090)
+#define HWIO_GSI_TRE_CACHEATTR_OFFS                                                                      (GSI_REG_BASE_OFFS + 0x00000090)
+#define HWIO_GSI_TRE_CACHEATTR_RMSK                                                                            0x3f
+#define HWIO_GSI_TRE_CACHEATTR_ATTR                                                                             0x3
+#define HWIO_GSI_TRE_CACHEATTR_IN          \
+        in_dword_masked(HWIO_GSI_TRE_CACHEATTR_ADDR, HWIO_GSI_TRE_CACHEATTR_RMSK)
+#define HWIO_GSI_TRE_CACHEATTR_INM(m)      \
+        in_dword_masked(HWIO_GSI_TRE_CACHEATTR_ADDR, m)
+#define HWIO_GSI_TRE_CACHEATTR_OUT(v)      \
+        out_dword(HWIO_GSI_TRE_CACHEATTR_ADDR,v)
+#define HWIO_GSI_TRE_CACHEATTR_OUTM(m,v) \
+        out_dword_masked_ns(HWIO_GSI_TRE_CACHEATTR_ADDR,m,v,HWIO_GSI_TRE_CACHEATTR_IN)
+#define HWIO_GSI_TRE_CACHEATTR_AREQPRIORITY_BMSK                                                               0x30
+#define HWIO_GSI_TRE_CACHEATTR_AREQPRIORITY_SHFT                                                                0x4
+#define HWIO_GSI_TRE_CACHEATTR_ATRANSIENT_BMSK                                                                  0x8
+#define HWIO_GSI_TRE_CACHEATTR_ATRANSIENT_SHFT                                                                  0x3
+#define HWIO_GSI_TRE_CACHEATTR_ANOALLOCATE_BMSK                                                                 0x4
+#define HWIO_GSI_TRE_CACHEATTR_ANOALLOCATE_SHFT                                                                 0x2
+#define HWIO_GSI_TRE_CACHEATTR_AINNERSHARED_BMSK                                                                0x2
+#define HWIO_GSI_TRE_CACHEATTR_AINNERSHARED_SHFT                                                                0x1
+#define HWIO_GSI_TRE_CACHEATTR_ASHARED_BMSK                                                                     0x1
+#define HWIO_GSI_TRE_CACHEATTR_ASHARED_SHFT                                                                     0x0
+
+#define HWIO_IC_INT_WEIGHT_REE_ADDR                                                                      (GSI_REG_BASE      + 0x00000100)
+#define HWIO_IC_INT_WEIGHT_REE_PHYS                                                                      (GSI_REG_BASE_PHYS + 0x00000100)
+#define HWIO_IC_INT_WEIGHT_REE_OFFS                                                                      (GSI_REG_BASE_OFFS + 0x00000100)
+#define HWIO_IC_INT_WEIGHT_REE_RMSK                                                                           0xfff
+#define HWIO_IC_INT_WEIGHT_REE_ATTR                                                                             0x3
+#define HWIO_IC_INT_WEIGHT_REE_IN          \
+        in_dword_masked(HWIO_IC_INT_WEIGHT_REE_ADDR, HWIO_IC_INT_WEIGHT_REE_RMSK)
+#define HWIO_IC_INT_WEIGHT_REE_INM(m)      \
+        in_dword_masked(HWIO_IC_INT_WEIGHT_REE_ADDR, m)
+#define HWIO_IC_INT_WEIGHT_REE_OUT(v)      \
+        out_dword(HWIO_IC_INT_WEIGHT_REE_ADDR,v)
+#define HWIO_IC_INT_WEIGHT_REE_OUTM(m,v) \
+        out_dword_masked_ns(HWIO_IC_INT_WEIGHT_REE_ADDR,m,v,HWIO_IC_INT_WEIGHT_REE_IN)
+#define HWIO_IC_INT_WEIGHT_REE_CH_EMPTY_INT_WEIGHT_BMSK                                                       0xf00
+#define HWIO_IC_INT_WEIGHT_REE_CH_EMPTY_INT_WEIGHT_SHFT                                                         0x8
+#define HWIO_IC_INT_WEIGHT_REE_NEW_RE_INT_WEIGHT_BMSK                                                          0xf0
+#define HWIO_IC_INT_WEIGHT_REE_NEW_RE_INT_WEIGHT_SHFT                                                           0x4
+#define HWIO_IC_INT_WEIGHT_REE_STOP_CH_COMP_INT_WEIGHT_BMSK                                                     0xf
+#define HWIO_IC_INT_WEIGHT_REE_STOP_CH_COMP_INT_WEIGHT_SHFT                                                     0x0
+
+#define HWIO_IC_INT_WEIGHT_EVT_ENG_ADDR                                                                  (GSI_REG_BASE      + 0x00000104)
+#define HWIO_IC_INT_WEIGHT_EVT_ENG_PHYS                                                                  (GSI_REG_BASE_PHYS + 0x00000104)
+#define HWIO_IC_INT_WEIGHT_EVT_ENG_OFFS                                                                  (GSI_REG_BASE_OFFS + 0x00000104)
+#define HWIO_IC_INT_WEIGHT_EVT_ENG_RMSK                                                                         0xf
+#define HWIO_IC_INT_WEIGHT_EVT_ENG_ATTR                                                                         0x3
+#define HWIO_IC_INT_WEIGHT_EVT_ENG_IN          \
+        in_dword_masked(HWIO_IC_INT_WEIGHT_EVT_ENG_ADDR, HWIO_IC_INT_WEIGHT_EVT_ENG_RMSK)
+#define HWIO_IC_INT_WEIGHT_EVT_ENG_INM(m)      \
+        in_dword_masked(HWIO_IC_INT_WEIGHT_EVT_ENG_ADDR, m)
+#define HWIO_IC_INT_WEIGHT_EVT_ENG_OUT(v)      \
+        out_dword(HWIO_IC_INT_WEIGHT_EVT_ENG_ADDR,v)
+#define HWIO_IC_INT_WEIGHT_EVT_ENG_OUTM(m,v) \
+        out_dword_masked_ns(HWIO_IC_INT_WEIGHT_EVT_ENG_ADDR,m,v,HWIO_IC_INT_WEIGHT_EVT_ENG_IN)
+#define HWIO_IC_INT_WEIGHT_EVT_ENG_EVNT_ENG_INT_WEIGHT_BMSK                                                     0xf
+#define HWIO_IC_INT_WEIGHT_EVT_ENG_EVNT_ENG_INT_WEIGHT_SHFT                                                     0x0
+
+#define HWIO_IC_INT_WEIGHT_INT_ENG_ADDR                                                                  (GSI_REG_BASE      + 0x00000108)
+#define HWIO_IC_INT_WEIGHT_INT_ENG_PHYS                                                                  (GSI_REG_BASE_PHYS + 0x00000108)
+#define HWIO_IC_INT_WEIGHT_INT_ENG_OFFS                                                                  (GSI_REG_BASE_OFFS + 0x00000108)
+#define HWIO_IC_INT_WEIGHT_INT_ENG_RMSK                                                                         0xf
+#define HWIO_IC_INT_WEIGHT_INT_ENG_ATTR                                                                         0x3
+#define HWIO_IC_INT_WEIGHT_INT_ENG_IN          \
+        in_dword_masked(HWIO_IC_INT_WEIGHT_INT_ENG_ADDR, HWIO_IC_INT_WEIGHT_INT_ENG_RMSK)
+#define HWIO_IC_INT_WEIGHT_INT_ENG_INM(m)      \
+        in_dword_masked(HWIO_IC_INT_WEIGHT_INT_ENG_ADDR, m)
+#define HWIO_IC_INT_WEIGHT_INT_ENG_OUT(v)      \
+        out_dword(HWIO_IC_INT_WEIGHT_INT_ENG_ADDR,v)
+#define HWIO_IC_INT_WEIGHT_INT_ENG_OUTM(m,v) \
+        out_dword_masked_ns(HWIO_IC_INT_WEIGHT_INT_ENG_ADDR,m,v,HWIO_IC_INT_WEIGHT_INT_ENG_IN)
+#define HWIO_IC_INT_WEIGHT_INT_ENG_INT_ENG_INT_WEIGHT_BMSK                                                      0xf
+#define HWIO_IC_INT_WEIGHT_INT_ENG_INT_ENG_INT_WEIGHT_SHFT                                                      0x0
+
+#define HWIO_IC_INT_WEIGHT_CSR_ADDR                                                                      (GSI_REG_BASE      + 0x0000010c)
+#define HWIO_IC_INT_WEIGHT_CSR_PHYS                                                                      (GSI_REG_BASE_PHYS + 0x0000010c)
+#define HWIO_IC_INT_WEIGHT_CSR_OFFS                                                                      (GSI_REG_BASE_OFFS + 0x0000010c)
+#define HWIO_IC_INT_WEIGHT_CSR_RMSK                                                                            0xff
+#define HWIO_IC_INT_WEIGHT_CSR_ATTR                                                                             0x3
+#define HWIO_IC_INT_WEIGHT_CSR_IN          \
+        in_dword_masked(HWIO_IC_INT_WEIGHT_CSR_ADDR, HWIO_IC_INT_WEIGHT_CSR_RMSK)
+#define HWIO_IC_INT_WEIGHT_CSR_INM(m)      \
+        in_dword_masked(HWIO_IC_INT_WEIGHT_CSR_ADDR, m)
+#define HWIO_IC_INT_WEIGHT_CSR_OUT(v)      \
+        out_dword(HWIO_IC_INT_WEIGHT_CSR_ADDR,v)
+#define HWIO_IC_INT_WEIGHT_CSR_OUTM(m,v) \
+        out_dword_masked_ns(HWIO_IC_INT_WEIGHT_CSR_ADDR,m,v,HWIO_IC_INT_WEIGHT_CSR_IN)
+#define HWIO_IC_INT_WEIGHT_CSR_EE_GENERIC_INT_WEIGHT_BMSK                                                      0xf0
+#define HWIO_IC_INT_WEIGHT_CSR_EE_GENERIC_INT_WEIGHT_SHFT                                                       0x4
+#define HWIO_IC_INT_WEIGHT_CSR_CH_CMD_INT_WEIGHT_BMSK                                                           0xf
+#define HWIO_IC_INT_WEIGHT_CSR_CH_CMD_INT_WEIGHT_SHFT                                                           0x0
+
+#define HWIO_IC_INT_WEIGHT_TLV_ENG_ADDR                                                                  (GSI_REG_BASE      + 0x00000110)
+#define HWIO_IC_INT_WEIGHT_TLV_ENG_PHYS                                                                  (GSI_REG_BASE_PHYS + 0x00000110)
+#define HWIO_IC_INT_WEIGHT_TLV_ENG_OFFS                                                                  (GSI_REG_BASE_OFFS + 0x00000110)
+#define HWIO_IC_INT_WEIGHT_TLV_ENG_RMSK                                                                      0xffff
+#define HWIO_IC_INT_WEIGHT_TLV_ENG_ATTR                                                                         0x3
+#define HWIO_IC_INT_WEIGHT_TLV_ENG_IN          \
+        in_dword_masked(HWIO_IC_INT_WEIGHT_TLV_ENG_ADDR, HWIO_IC_INT_WEIGHT_TLV_ENG_RMSK)
+#define HWIO_IC_INT_WEIGHT_TLV_ENG_INM(m)      \
+        in_dword_masked(HWIO_IC_INT_WEIGHT_TLV_ENG_ADDR, m)
+#define HWIO_IC_INT_WEIGHT_TLV_ENG_OUT(v)      \
+        out_dword(HWIO_IC_INT_WEIGHT_TLV_ENG_ADDR,v)
+#define HWIO_IC_INT_WEIGHT_TLV_ENG_OUTM(m,v) \
+        out_dword_masked_ns(HWIO_IC_INT_WEIGHT_TLV_ENG_ADDR,m,v,HWIO_IC_INT_WEIGHT_TLV_ENG_IN)
+#define HWIO_IC_INT_WEIGHT_TLV_ENG_CH_NOT_FULL_INT_WEIGHT_BMSK                                               0xf000
+#define HWIO_IC_INT_WEIGHT_TLV_ENG_CH_NOT_FULL_INT_WEIGHT_SHFT                                                  0xc
+#define HWIO_IC_INT_WEIGHT_TLV_ENG_TLV_2_INT_WEIGHT_BMSK                                                      0xf00
+#define HWIO_IC_INT_WEIGHT_TLV_ENG_TLV_2_INT_WEIGHT_SHFT                                                        0x8
+#define HWIO_IC_INT_WEIGHT_TLV_ENG_TLV_1_INT_WEIGHT_BMSK                                                       0xf0
+#define HWIO_IC_INT_WEIGHT_TLV_ENG_TLV_1_INT_WEIGHT_SHFT                                                        0x4
+#define HWIO_IC_INT_WEIGHT_TLV_ENG_TLV_0_INT_WEIGHT_BMSK                                                        0xf
+#define HWIO_IC_INT_WEIGHT_TLV_ENG_TLV_0_INT_WEIGHT_SHFT                                                        0x0
+
+#define HWIO_IC_INT_WEIGHT_TIMER_ENG_ADDR                                                                (GSI_REG_BASE      + 0x00000114)
+#define HWIO_IC_INT_WEIGHT_TIMER_ENG_PHYS                                                                (GSI_REG_BASE_PHYS + 0x00000114)
+#define HWIO_IC_INT_WEIGHT_TIMER_ENG_OFFS                                                                (GSI_REG_BASE_OFFS + 0x00000114)
+#define HWIO_IC_INT_WEIGHT_TIMER_ENG_RMSK                                                                       0xf
+#define HWIO_IC_INT_WEIGHT_TIMER_ENG_ATTR                                                                       0x3
+#define HWIO_IC_INT_WEIGHT_TIMER_ENG_IN          \
+        in_dword_masked(HWIO_IC_INT_WEIGHT_TIMER_ENG_ADDR, HWIO_IC_INT_WEIGHT_TIMER_ENG_RMSK)
+#define HWIO_IC_INT_WEIGHT_TIMER_ENG_INM(m)      \
+        in_dword_masked(HWIO_IC_INT_WEIGHT_TIMER_ENG_ADDR, m)
+#define HWIO_IC_INT_WEIGHT_TIMER_ENG_OUT(v)      \
+        out_dword(HWIO_IC_INT_WEIGHT_TIMER_ENG_ADDR,v)
+#define HWIO_IC_INT_WEIGHT_TIMER_ENG_OUTM(m,v) \
+        out_dword_masked_ns(HWIO_IC_INT_WEIGHT_TIMER_ENG_ADDR,m,v,HWIO_IC_INT_WEIGHT_TIMER_ENG_IN)
+#define HWIO_IC_INT_WEIGHT_TIMER_ENG_TIMER_INT_WEIGHT_BMSK                                                      0xf
+#define HWIO_IC_INT_WEIGHT_TIMER_ENG_TIMER_INT_WEIGHT_SHFT                                                      0x0
+
+#define HWIO_IC_INT_WEIGHT_DB_ENG_ADDR                                                                   (GSI_REG_BASE      + 0x00000118)
+#define HWIO_IC_INT_WEIGHT_DB_ENG_PHYS                                                                   (GSI_REG_BASE_PHYS + 0x00000118)
+#define HWIO_IC_INT_WEIGHT_DB_ENG_OFFS                                                                   (GSI_REG_BASE_OFFS + 0x00000118)
+#define HWIO_IC_INT_WEIGHT_DB_ENG_RMSK                                                                          0xf
+#define HWIO_IC_INT_WEIGHT_DB_ENG_ATTR                                                                          0x3
+#define HWIO_IC_INT_WEIGHT_DB_ENG_IN          \
+        in_dword_masked(HWIO_IC_INT_WEIGHT_DB_ENG_ADDR, HWIO_IC_INT_WEIGHT_DB_ENG_RMSK)
+#define HWIO_IC_INT_WEIGHT_DB_ENG_INM(m)      \
+        in_dword_masked(HWIO_IC_INT_WEIGHT_DB_ENG_ADDR, m)
+#define HWIO_IC_INT_WEIGHT_DB_ENG_OUT(v)      \
+        out_dword(HWIO_IC_INT_WEIGHT_DB_ENG_ADDR,v)
+#define HWIO_IC_INT_WEIGHT_DB_ENG_OUTM(m,v) \
+        out_dword_masked_ns(HWIO_IC_INT_WEIGHT_DB_ENG_ADDR,m,v,HWIO_IC_INT_WEIGHT_DB_ENG_IN)
+#define HWIO_IC_INT_WEIGHT_DB_ENG_NEW_DB_INT_WEIGHT_BMSK                                                        0xf
+#define HWIO_IC_INT_WEIGHT_DB_ENG_NEW_DB_INT_WEIGHT_SHFT                                                        0x0
+
+#define HWIO_IC_INT_WEIGHT_RD_WR_ENG_ADDR                                                                (GSI_REG_BASE      + 0x0000011c)
+#define HWIO_IC_INT_WEIGHT_RD_WR_ENG_PHYS                                                                (GSI_REG_BASE_PHYS + 0x0000011c)
+#define HWIO_IC_INT_WEIGHT_RD_WR_ENG_OFFS                                                                (GSI_REG_BASE_OFFS + 0x0000011c)
+#define HWIO_IC_INT_WEIGHT_RD_WR_ENG_RMSK                                                                      0xff
+#define HWIO_IC_INT_WEIGHT_RD_WR_ENG_ATTR                                                                       0x3
+#define HWIO_IC_INT_WEIGHT_RD_WR_ENG_IN          \
+        in_dword_masked(HWIO_IC_INT_WEIGHT_RD_WR_ENG_ADDR, HWIO_IC_INT_WEIGHT_RD_WR_ENG_RMSK)
+#define HWIO_IC_INT_WEIGHT_RD_WR_ENG_INM(m)      \
+        in_dword_masked(HWIO_IC_INT_WEIGHT_RD_WR_ENG_ADDR, m)
+#define HWIO_IC_INT_WEIGHT_RD_WR_ENG_OUT(v)      \
+        out_dword(HWIO_IC_INT_WEIGHT_RD_WR_ENG_ADDR,v)
+#define HWIO_IC_INT_WEIGHT_RD_WR_ENG_OUTM(m,v) \
+        out_dword_masked_ns(HWIO_IC_INT_WEIGHT_RD_WR_ENG_ADDR,m,v,HWIO_IC_INT_WEIGHT_RD_WR_ENG_IN)
+#define HWIO_IC_INT_WEIGHT_RD_WR_ENG_WRITE_INT_WEIGHT_BMSK                                                     0xf0
+#define HWIO_IC_INT_WEIGHT_RD_WR_ENG_WRITE_INT_WEIGHT_SHFT                                                      0x4
+#define HWIO_IC_INT_WEIGHT_RD_WR_ENG_READ_INT_WEIGHT_BMSK                                                       0xf
+#define HWIO_IC_INT_WEIGHT_RD_WR_ENG_READ_INT_WEIGHT_SHFT                                                       0x0
+
+#define HWIO_IC_INT_WEIGHT_UCONTROLLER_ENG_ADDR                                                          (GSI_REG_BASE      + 0x00000120)
+#define HWIO_IC_INT_WEIGHT_UCONTROLLER_ENG_PHYS                                                          (GSI_REG_BASE_PHYS + 0x00000120)
+#define HWIO_IC_INT_WEIGHT_UCONTROLLER_ENG_OFFS                                                          (GSI_REG_BASE_OFFS + 0x00000120)
+#define HWIO_IC_INT_WEIGHT_UCONTROLLER_ENG_RMSK                                                                 0xf
+#define HWIO_IC_INT_WEIGHT_UCONTROLLER_ENG_ATTR                                                                 0x3
+#define HWIO_IC_INT_WEIGHT_UCONTROLLER_ENG_IN          \
+        in_dword_masked(HWIO_IC_INT_WEIGHT_UCONTROLLER_ENG_ADDR, HWIO_IC_INT_WEIGHT_UCONTROLLER_ENG_RMSK)
+#define HWIO_IC_INT_WEIGHT_UCONTROLLER_ENG_INM(m)      \
+        in_dword_masked(HWIO_IC_INT_WEIGHT_UCONTROLLER_ENG_ADDR, m)
+#define HWIO_IC_INT_WEIGHT_UCONTROLLER_ENG_OUT(v)      \
+        out_dword(HWIO_IC_INT_WEIGHT_UCONTROLLER_ENG_ADDR,v)
+#define HWIO_IC_INT_WEIGHT_UCONTROLLER_ENG_OUTM(m,v) \
+        out_dword_masked_ns(HWIO_IC_INT_WEIGHT_UCONTROLLER_ENG_ADDR,m,v,HWIO_IC_INT_WEIGHT_UCONTROLLER_ENG_IN)
+#define HWIO_IC_INT_WEIGHT_UCONTROLLER_ENG_UCONTROLLER_GP_INT_WEIGHT_BMSK                                       0xf
+#define HWIO_IC_INT_WEIGHT_UCONTROLLER_ENG_UCONTROLLER_GP_INT_WEIGHT_SHFT                                       0x0
+
+#define HWIO_LOW_LATENCY_ARB_WEIGHT_ADDR                                                                 (GSI_REG_BASE      + 0x00000128)
+#define HWIO_LOW_LATENCY_ARB_WEIGHT_PHYS                                                                 (GSI_REG_BASE_PHYS + 0x00000128)
+#define HWIO_LOW_LATENCY_ARB_WEIGHT_OFFS                                                                 (GSI_REG_BASE_OFFS + 0x00000128)
+#define HWIO_LOW_LATENCY_ARB_WEIGHT_RMSK                                                                    0x13f3f
+#define HWIO_LOW_LATENCY_ARB_WEIGHT_ATTR                                                                        0x3
+#define HWIO_LOW_LATENCY_ARB_WEIGHT_IN          \
+        in_dword_masked(HWIO_LOW_LATENCY_ARB_WEIGHT_ADDR, HWIO_LOW_LATENCY_ARB_WEIGHT_RMSK)
+#define HWIO_LOW_LATENCY_ARB_WEIGHT_INM(m)      \
+        in_dword_masked(HWIO_LOW_LATENCY_ARB_WEIGHT_ADDR, m)
+#define HWIO_LOW_LATENCY_ARB_WEIGHT_OUT(v)      \
+        out_dword(HWIO_LOW_LATENCY_ARB_WEIGHT_ADDR,v)
+#define HWIO_LOW_LATENCY_ARB_WEIGHT_OUTM(m,v) \
+        out_dword_masked_ns(HWIO_LOW_LATENCY_ARB_WEIGHT_ADDR,m,v,HWIO_LOW_LATENCY_ARB_WEIGHT_IN)
+#define HWIO_LOW_LATENCY_ARB_WEIGHT_LL_NON_LL_FIX_PRIORITY_BMSK                                             0x10000
+#define HWIO_LOW_LATENCY_ARB_WEIGHT_LL_NON_LL_FIX_PRIORITY_SHFT                                                0x10
+#define HWIO_LOW_LATENCY_ARB_WEIGHT_NON_LL_WEIGHT_BMSK                                                       0x3f00
+#define HWIO_LOW_LATENCY_ARB_WEIGHT_NON_LL_WEIGHT_SHFT                                                          0x8
+#define HWIO_LOW_LATENCY_ARB_WEIGHT_LL_WEIGHT_BMSK                                                             0x3f
+#define HWIO_LOW_LATENCY_ARB_WEIGHT_LL_WEIGHT_SHFT                                                              0x0
+
+#define HWIO_GSI_MANAGER_EE_QOS_n_ADDR(n)                                                                (GSI_REG_BASE      + 0x00000300 + 0x4 * (n))
+#define HWIO_GSI_MANAGER_EE_QOS_n_PHYS(n)                                                                (GSI_REG_BASE_PHYS + 0x00000300 + 0x4 * (n))
+#define HWIO_GSI_MANAGER_EE_QOS_n_OFFS(n)                                                                (GSI_REG_BASE_OFFS + 0x00000300 + 0x4 * (n))
+#define HWIO_GSI_MANAGER_EE_QOS_n_RMSK                                                                     0xffff03
+#define HWIO_GSI_MANAGER_EE_QOS_n_MAXn                                                                            2
+#define HWIO_GSI_MANAGER_EE_QOS_n_ATTR                                                                          0x0
+#define HWIO_GSI_MANAGER_EE_QOS_n_INI(n)        \
+        in_dword_masked(HWIO_GSI_MANAGER_EE_QOS_n_ADDR(n), HWIO_GSI_MANAGER_EE_QOS_n_RMSK)
+#define HWIO_GSI_MANAGER_EE_QOS_n_INMI(n,mask)    \
+        in_dword_masked(HWIO_GSI_MANAGER_EE_QOS_n_ADDR(n), mask)
+#define HWIO_GSI_MANAGER_EE_QOS_n_OUTI(n,val)    \
+        out_dword(HWIO_GSI_MANAGER_EE_QOS_n_ADDR(n),val)
+#define HWIO_GSI_MANAGER_EE_QOS_n_OUTMI(n,mask,val) \
+        out_dword_masked_ns(HWIO_GSI_MANAGER_EE_QOS_n_ADDR(n),mask,val,HWIO_GSI_MANAGER_EE_QOS_n_INI(n))
+#define HWIO_GSI_MANAGER_EE_QOS_n_MAX_EV_ALLOC_BMSK                                                        0xff0000
+#define HWIO_GSI_MANAGER_EE_QOS_n_MAX_EV_ALLOC_SHFT                                                            0x10
+#define HWIO_GSI_MANAGER_EE_QOS_n_MAX_CH_ALLOC_BMSK                                                          0xff00
+#define HWIO_GSI_MANAGER_EE_QOS_n_MAX_CH_ALLOC_SHFT                                                             0x8
+#define HWIO_GSI_MANAGER_EE_QOS_n_EE_PRIO_BMSK                                                                  0x3
+#define HWIO_GSI_MANAGER_EE_QOS_n_EE_PRIO_SHFT                                                                  0x0
+
+#define HWIO_GSI_SHRAM_PTR_CH_CNTXT_BASE_ADDR_ADDR                                                       (GSI_REG_BASE      + 0x00000200)
+#define HWIO_GSI_SHRAM_PTR_CH_CNTXT_BASE_ADDR_PHYS                                                       (GSI_REG_BASE_PHYS + 0x00000200)
+#define HWIO_GSI_SHRAM_PTR_CH_CNTXT_BASE_ADDR_OFFS                                                       (GSI_REG_BASE_OFFS + 0x00000200)
+#define HWIO_GSI_SHRAM_PTR_CH_CNTXT_BASE_ADDR_RMSK                                                           0xffff
+#define HWIO_GSI_SHRAM_PTR_CH_CNTXT_BASE_ADDR_ATTR                                                              0x3
+#define HWIO_GSI_SHRAM_PTR_CH_CNTXT_BASE_ADDR_IN          \
+        in_dword_masked(HWIO_GSI_SHRAM_PTR_CH_CNTXT_BASE_ADDR_ADDR, HWIO_GSI_SHRAM_PTR_CH_CNTXT_BASE_ADDR_RMSK)
+#define HWIO_GSI_SHRAM_PTR_CH_CNTXT_BASE_ADDR_INM(m)      \
+        in_dword_masked(HWIO_GSI_SHRAM_PTR_CH_CNTXT_BASE_ADDR_ADDR, m)
+#define HWIO_GSI_SHRAM_PTR_CH_CNTXT_BASE_ADDR_OUT(v)      \
+        out_dword(HWIO_GSI_SHRAM_PTR_CH_CNTXT_BASE_ADDR_ADDR,v)
+#define HWIO_GSI_SHRAM_PTR_CH_CNTXT_BASE_ADDR_OUTM(m,v) \
+        out_dword_masked_ns(HWIO_GSI_SHRAM_PTR_CH_CNTXT_BASE_ADDR_ADDR,m,v,HWIO_GSI_SHRAM_PTR_CH_CNTXT_BASE_ADDR_IN)
+#define HWIO_GSI_SHRAM_PTR_CH_CNTXT_BASE_ADDR_SHRAM_PTR_BMSK                                                 0xffff
+#define HWIO_GSI_SHRAM_PTR_CH_CNTXT_BASE_ADDR_SHRAM_PTR_SHFT                                                    0x0
+
+#define HWIO_GSI_SHRAM_PTR_EV_CNTXT_BASE_ADDR_ADDR                                                       (GSI_REG_BASE      + 0x00000204)
+#define HWIO_GSI_SHRAM_PTR_EV_CNTXT_BASE_ADDR_PHYS                                                       (GSI_REG_BASE_PHYS + 0x00000204)
+#define HWIO_GSI_SHRAM_PTR_EV_CNTXT_BASE_ADDR_OFFS                                                       (GSI_REG_BASE_OFFS + 0x00000204)
+#define HWIO_GSI_SHRAM_PTR_EV_CNTXT_BASE_ADDR_RMSK                                                           0xffff
+#define HWIO_GSI_SHRAM_PTR_EV_CNTXT_BASE_ADDR_ATTR                                                              0x3
+#define HWIO_GSI_SHRAM_PTR_EV_CNTXT_BASE_ADDR_IN          \
+        in_dword_masked(HWIO_GSI_SHRAM_PTR_EV_CNTXT_BASE_ADDR_ADDR, HWIO_GSI_SHRAM_PTR_EV_CNTXT_BASE_ADDR_RMSK)
+#define HWIO_GSI_SHRAM_PTR_EV_CNTXT_BASE_ADDR_INM(m)      \
+        in_dword_masked(HWIO_GSI_SHRAM_PTR_EV_CNTXT_BASE_ADDR_ADDR, m)
+#define HWIO_GSI_SHRAM_PTR_EV_CNTXT_BASE_ADDR_OUT(v)      \
+        out_dword(HWIO_GSI_SHRAM_PTR_EV_CNTXT_BASE_ADDR_ADDR,v)
+#define HWIO_GSI_SHRAM_PTR_EV_CNTXT_BASE_ADDR_OUTM(m,v) \
+        out_dword_masked_ns(HWIO_GSI_SHRAM_PTR_EV_CNTXT_BASE_ADDR_ADDR,m,v,HWIO_GSI_SHRAM_PTR_EV_CNTXT_BASE_ADDR_IN)
+#define HWIO_GSI_SHRAM_PTR_EV_CNTXT_BASE_ADDR_SHRAM_PTR_BMSK                                                 0xffff
+#define HWIO_GSI_SHRAM_PTR_EV_CNTXT_BASE_ADDR_SHRAM_PTR_SHFT                                                    0x0
+
+#define HWIO_GSI_SHRAM_PTR_RE_STORAGE_BASE_ADDR_ADDR                                                     (GSI_REG_BASE      + 0x00000208)
+#define HWIO_GSI_SHRAM_PTR_RE_STORAGE_BASE_ADDR_PHYS                                                     (GSI_REG_BASE_PHYS + 0x00000208)
+#define HWIO_GSI_SHRAM_PTR_RE_STORAGE_BASE_ADDR_OFFS                                                     (GSI_REG_BASE_OFFS + 0x00000208)
+#define HWIO_GSI_SHRAM_PTR_RE_STORAGE_BASE_ADDR_RMSK                                                         0xffff
+#define HWIO_GSI_SHRAM_PTR_RE_STORAGE_BASE_ADDR_ATTR                                                            0x3
+#define HWIO_GSI_SHRAM_PTR_RE_STORAGE_BASE_ADDR_IN          \
+        in_dword_masked(HWIO_GSI_SHRAM_PTR_RE_STORAGE_BASE_ADDR_ADDR, HWIO_GSI_SHRAM_PTR_RE_STORAGE_BASE_ADDR_RMSK)
+#define HWIO_GSI_SHRAM_PTR_RE_STORAGE_BASE_ADDR_INM(m)      \
+        in_dword_masked(HWIO_GSI_SHRAM_PTR_RE_STORAGE_BASE_ADDR_ADDR, m)
+#define HWIO_GSI_SHRAM_PTR_RE_STORAGE_BASE_ADDR_OUT(v)      \
+        out_dword(HWIO_GSI_SHRAM_PTR_RE_STORAGE_BASE_ADDR_ADDR,v)
+#define HWIO_GSI_SHRAM_PTR_RE_STORAGE_BASE_ADDR_OUTM(m,v) \
+        out_dword_masked_ns(HWIO_GSI_SHRAM_PTR_RE_STORAGE_BASE_ADDR_ADDR,m,v,HWIO_GSI_SHRAM_PTR_RE_STORAGE_BASE_ADDR_IN)
+#define HWIO_GSI_SHRAM_PTR_RE_STORAGE_BASE_ADDR_SHRAM_PTR_BMSK                                               0xffff
+#define HWIO_GSI_SHRAM_PTR_RE_STORAGE_BASE_ADDR_SHRAM_PTR_SHFT                                                  0x0
+
+#define HWIO_GSI_SHRAM_PTR_RE_ESC_BUF_BASE_ADDR_ADDR                                                     (GSI_REG_BASE      + 0x0000020c)
+#define HWIO_GSI_SHRAM_PTR_RE_ESC_BUF_BASE_ADDR_PHYS                                                     (GSI_REG_BASE_PHYS + 0x0000020c)
+#define HWIO_GSI_SHRAM_PTR_RE_ESC_BUF_BASE_ADDR_OFFS                                                     (GSI_REG_BASE_OFFS + 0x0000020c)
+#define HWIO_GSI_SHRAM_PTR_RE_ESC_BUF_BASE_ADDR_RMSK                                                         0xffff
+#define HWIO_GSI_SHRAM_PTR_RE_ESC_BUF_BASE_ADDR_ATTR                                                            0x3
+#define HWIO_GSI_SHRAM_PTR_RE_ESC_BUF_BASE_ADDR_IN          \
+        in_dword_masked(HWIO_GSI_SHRAM_PTR_RE_ESC_BUF_BASE_ADDR_ADDR, HWIO_GSI_SHRAM_PTR_RE_ESC_BUF_BASE_ADDR_RMSK)
+#define HWIO_GSI_SHRAM_PTR_RE_ESC_BUF_BASE_ADDR_INM(m)      \
+        in_dword_masked(HWIO_GSI_SHRAM_PTR_RE_ESC_BUF_BASE_ADDR_ADDR, m)
+#define HWIO_GSI_SHRAM_PTR_RE_ESC_BUF_BASE_ADDR_OUT(v)      \
+        out_dword(HWIO_GSI_SHRAM_PTR_RE_ESC_BUF_BASE_ADDR_ADDR,v)
+#define HWIO_GSI_SHRAM_PTR_RE_ESC_BUF_BASE_ADDR_OUTM(m,v) \
+        out_dword_masked_ns(HWIO_GSI_SHRAM_PTR_RE_ESC_BUF_BASE_ADDR_ADDR,m,v,HWIO_GSI_SHRAM_PTR_RE_ESC_BUF_BASE_ADDR_IN)
+#define HWIO_GSI_SHRAM_PTR_RE_ESC_BUF_BASE_ADDR_SHRAM_PTR_BMSK                                               0xffff
+#define HWIO_GSI_SHRAM_PTR_RE_ESC_BUF_BASE_ADDR_SHRAM_PTR_SHFT                                                  0x0
+
+#define HWIO_GSI_SHRAM_PTR_EE_SCRACH_BASE_ADDR_ADDR                                                      (GSI_REG_BASE      + 0x00000240)
+#define HWIO_GSI_SHRAM_PTR_EE_SCRACH_BASE_ADDR_PHYS                                                      (GSI_REG_BASE_PHYS + 0x00000240)
+#define HWIO_GSI_SHRAM_PTR_EE_SCRACH_BASE_ADDR_OFFS                                                      (GSI_REG_BASE_OFFS + 0x00000240)
+#define HWIO_GSI_SHRAM_PTR_EE_SCRACH_BASE_ADDR_RMSK                                                          0xffff
+#define HWIO_GSI_SHRAM_PTR_EE_SCRACH_BASE_ADDR_ATTR                                                             0x3
+#define HWIO_GSI_SHRAM_PTR_EE_SCRACH_BASE_ADDR_IN          \
+        in_dword_masked(HWIO_GSI_SHRAM_PTR_EE_SCRACH_BASE_ADDR_ADDR, HWIO_GSI_SHRAM_PTR_EE_SCRACH_BASE_ADDR_RMSK)
+#define HWIO_GSI_SHRAM_PTR_EE_SCRACH_BASE_ADDR_INM(m)      \
+        in_dword_masked(HWIO_GSI_SHRAM_PTR_EE_SCRACH_BASE_ADDR_ADDR, m)
+#define HWIO_GSI_SHRAM_PTR_EE_SCRACH_BASE_ADDR_OUT(v)      \
+        out_dword(HWIO_GSI_SHRAM_PTR_EE_SCRACH_BASE_ADDR_ADDR,v)
+#define HWIO_GSI_SHRAM_PTR_EE_SCRACH_BASE_ADDR_OUTM(m,v) \
+        out_dword_masked_ns(HWIO_GSI_SHRAM_PTR_EE_SCRACH_BASE_ADDR_ADDR,m,v,HWIO_GSI_SHRAM_PTR_EE_SCRACH_BASE_ADDR_IN)
+#define HWIO_GSI_SHRAM_PTR_EE_SCRACH_BASE_ADDR_SHRAM_PTR_BMSK                                                0xffff
+#define HWIO_GSI_SHRAM_PTR_EE_SCRACH_BASE_ADDR_SHRAM_PTR_SHFT                                                   0x0
+
+#define HWIO_GSI_SHRAM_PTR_FUNC_STACK_BASE_ADDR_ADDR                                                     (GSI_REG_BASE      + 0x00000244)
+#define HWIO_GSI_SHRAM_PTR_FUNC_STACK_BASE_ADDR_PHYS                                                     (GSI_REG_BASE_PHYS + 0x00000244)
+#define HWIO_GSI_SHRAM_PTR_FUNC_STACK_BASE_ADDR_OFFS                                                     (GSI_REG_BASE_OFFS + 0x00000244)
+#define HWIO_GSI_SHRAM_PTR_FUNC_STACK_BASE_ADDR_RMSK                                                         0xffff
+#define HWIO_GSI_SHRAM_PTR_FUNC_STACK_BASE_ADDR_ATTR                                                            0x3
+#define HWIO_GSI_SHRAM_PTR_FUNC_STACK_BASE_ADDR_IN          \
+        in_dword_masked(HWIO_GSI_SHRAM_PTR_FUNC_STACK_BASE_ADDR_ADDR, HWIO_GSI_SHRAM_PTR_FUNC_STACK_BASE_ADDR_RMSK)
+#define HWIO_GSI_SHRAM_PTR_FUNC_STACK_BASE_ADDR_INM(m)      \
+        in_dword_masked(HWIO_GSI_SHRAM_PTR_FUNC_STACK_BASE_ADDR_ADDR, m)
+#define HWIO_GSI_SHRAM_PTR_FUNC_STACK_BASE_ADDR_OUT(v)      \
+        out_dword(HWIO_GSI_SHRAM_PTR_FUNC_STACK_BASE_ADDR_ADDR,v)
+#define HWIO_GSI_SHRAM_PTR_FUNC_STACK_BASE_ADDR_OUTM(m,v) \
+        out_dword_masked_ns(HWIO_GSI_SHRAM_PTR_FUNC_STACK_BASE_ADDR_ADDR,m,v,HWIO_GSI_SHRAM_PTR_FUNC_STACK_BASE_ADDR_IN)
+#define HWIO_GSI_SHRAM_PTR_FUNC_STACK_BASE_ADDR_SHRAM_PTR_BMSK                                               0xffff
+#define HWIO_GSI_SHRAM_PTR_FUNC_STACK_BASE_ADDR_SHRAM_PTR_SHFT                                                  0x0
+
+#define HWIO_GSI_SHRAM_PTR_MCS_SCRATCH_BASE_ADDR_ADDR                                                    (GSI_REG_BASE      + 0x00000210)
+#define HWIO_GSI_SHRAM_PTR_MCS_SCRATCH_BASE_ADDR_PHYS                                                    (GSI_REG_BASE_PHYS + 0x00000210)
+#define HWIO_GSI_SHRAM_PTR_MCS_SCRATCH_BASE_ADDR_OFFS                                                    (GSI_REG_BASE_OFFS + 0x00000210)
+#define HWIO_GSI_SHRAM_PTR_MCS_SCRATCH_BASE_ADDR_RMSK                                                        0xffff
+#define HWIO_GSI_SHRAM_PTR_MCS_SCRATCH_BASE_ADDR_ATTR                                                           0x3
+#define HWIO_GSI_SHRAM_PTR_MCS_SCRATCH_BASE_ADDR_IN          \
+        in_dword_masked(HWIO_GSI_SHRAM_PTR_MCS_SCRATCH_BASE_ADDR_ADDR, HWIO_GSI_SHRAM_PTR_MCS_SCRATCH_BASE_ADDR_RMSK)
+#define HWIO_GSI_SHRAM_PTR_MCS_SCRATCH_BASE_ADDR_INM(m)      \
+        in_dword_masked(HWIO_GSI_SHRAM_PTR_MCS_SCRATCH_BASE_ADDR_ADDR, m)
+#define HWIO_GSI_SHRAM_PTR_MCS_SCRATCH_BASE_ADDR_OUT(v)      \
+        out_dword(HWIO_GSI_SHRAM_PTR_MCS_SCRATCH_BASE_ADDR_ADDR,v)
+#define HWIO_GSI_SHRAM_PTR_MCS_SCRATCH_BASE_ADDR_OUTM(m,v) \
+        out_dword_masked_ns(HWIO_GSI_SHRAM_PTR_MCS_SCRATCH_BASE_ADDR_ADDR,m,v,HWIO_GSI_SHRAM_PTR_MCS_SCRATCH_BASE_ADDR_IN)
+#define HWIO_GSI_SHRAM_PTR_MCS_SCRATCH_BASE_ADDR_SHRAM_PTR_BMSK                                              0xffff
+#define HWIO_GSI_SHRAM_PTR_MCS_SCRATCH_BASE_ADDR_SHRAM_PTR_SHFT                                                 0x0
+
+#define HWIO_GSI_SHRAM_PTR_MCS_SCRATCH1_BASE_ADDR_ADDR                                                   (GSI_REG_BASE      + 0x00000214)
+#define HWIO_GSI_SHRAM_PTR_MCS_SCRATCH1_BASE_ADDR_PHYS                                                   (GSI_REG_BASE_PHYS + 0x00000214)
+#define HWIO_GSI_SHRAM_PTR_MCS_SCRATCH1_BASE_ADDR_OFFS                                                   (GSI_REG_BASE_OFFS + 0x00000214)
+#define HWIO_GSI_SHRAM_PTR_MCS_SCRATCH1_BASE_ADDR_RMSK                                                       0xffff
+#define HWIO_GSI_SHRAM_PTR_MCS_SCRATCH1_BASE_ADDR_ATTR                                                          0x3
+#define HWIO_GSI_SHRAM_PTR_MCS_SCRATCH1_BASE_ADDR_IN          \
+        in_dword_masked(HWIO_GSI_SHRAM_PTR_MCS_SCRATCH1_BASE_ADDR_ADDR, HWIO_GSI_SHRAM_PTR_MCS_SCRATCH1_BASE_ADDR_RMSK)
+#define HWIO_GSI_SHRAM_PTR_MCS_SCRATCH1_BASE_ADDR_INM(m)      \
+        in_dword_masked(HWIO_GSI_SHRAM_PTR_MCS_SCRATCH1_BASE_ADDR_ADDR, m)
+#define HWIO_GSI_SHRAM_PTR_MCS_SCRATCH1_BASE_ADDR_OUT(v)      \
+        out_dword(HWIO_GSI_SHRAM_PTR_MCS_SCRATCH1_BASE_ADDR_ADDR,v)
+#define HWIO_GSI_SHRAM_PTR_MCS_SCRATCH1_BASE_ADDR_OUTM(m,v) \
+        out_dword_masked_ns(HWIO_GSI_SHRAM_PTR_MCS_SCRATCH1_BASE_ADDR_ADDR,m,v,HWIO_GSI_SHRAM_PTR_MCS_SCRATCH1_BASE_ADDR_IN)
+#define HWIO_GSI_SHRAM_PTR_MCS_SCRATCH1_BASE_ADDR_SHRAM_PTR_BMSK                                             0xffff
+#define HWIO_GSI_SHRAM_PTR_MCS_SCRATCH1_BASE_ADDR_SHRAM_PTR_SHFT                                                0x0
+
+#define HWIO_GSI_SHRAM_PTR_MCS_SCRATCH2_BASE_ADDR_ADDR                                                   (GSI_REG_BASE      + 0x00000218)
+#define HWIO_GSI_SHRAM_PTR_MCS_SCRATCH2_BASE_ADDR_PHYS                                                   (GSI_REG_BASE_PHYS + 0x00000218)
+#define HWIO_GSI_SHRAM_PTR_MCS_SCRATCH2_BASE_ADDR_OFFS                                                   (GSI_REG_BASE_OFFS + 0x00000218)
+#define HWIO_GSI_SHRAM_PTR_MCS_SCRATCH2_BASE_ADDR_RMSK                                                       0xffff
+#define HWIO_GSI_SHRAM_PTR_MCS_SCRATCH2_BASE_ADDR_ATTR                                                          0x3
+#define HWIO_GSI_SHRAM_PTR_MCS_SCRATCH2_BASE_ADDR_IN          \
+        in_dword_masked(HWIO_GSI_SHRAM_PTR_MCS_SCRATCH2_BASE_ADDR_ADDR, HWIO_GSI_SHRAM_PTR_MCS_SCRATCH2_BASE_ADDR_RMSK)
+#define HWIO_GSI_SHRAM_PTR_MCS_SCRATCH2_BASE_ADDR_INM(m)      \
+        in_dword_masked(HWIO_GSI_SHRAM_PTR_MCS_SCRATCH2_BASE_ADDR_ADDR, m)
+#define HWIO_GSI_SHRAM_PTR_MCS_SCRATCH2_BASE_ADDR_OUT(v)      \
+        out_dword(HWIO_GSI_SHRAM_PTR_MCS_SCRATCH2_BASE_ADDR_ADDR,v)
+#define HWIO_GSI_SHRAM_PTR_MCS_SCRATCH2_BASE_ADDR_OUTM(m,v) \
+        out_dword_masked_ns(HWIO_GSI_SHRAM_PTR_MCS_SCRATCH2_BASE_ADDR_ADDR,m,v,HWIO_GSI_SHRAM_PTR_MCS_SCRATCH2_BASE_ADDR_IN)
+#define HWIO_GSI_SHRAM_PTR_MCS_SCRATCH2_BASE_ADDR_SHRAM_PTR_BMSK                                             0xffff
+#define HWIO_GSI_SHRAM_PTR_MCS_SCRATCH2_BASE_ADDR_SHRAM_PTR_SHFT                                                0x0
+
+#define HWIO_GSI_SHRAM_PTR_MCS_SCRATCH3_BASE_ADDR_ADDR                                                   (GSI_REG_BASE      + 0x0000021c)
+#define HWIO_GSI_SHRAM_PTR_MCS_SCRATCH3_BASE_ADDR_PHYS                                                   (GSI_REG_BASE_PHYS + 0x0000021c)
+#define HWIO_GSI_SHRAM_PTR_MCS_SCRATCH3_BASE_ADDR_OFFS                                                   (GSI_REG_BASE_OFFS + 0x0000021c)
+#define HWIO_GSI_SHRAM_PTR_MCS_SCRATCH3_BASE_ADDR_RMSK                                                       0xffff
+#define HWIO_GSI_SHRAM_PTR_MCS_SCRATCH3_BASE_ADDR_ATTR                                                          0x3
+#define HWIO_GSI_SHRAM_PTR_MCS_SCRATCH3_BASE_ADDR_IN          \
+        in_dword_masked(HWIO_GSI_SHRAM_PTR_MCS_SCRATCH3_BASE_ADDR_ADDR, HWIO_GSI_SHRAM_PTR_MCS_SCRATCH3_BASE_ADDR_RMSK)
+#define HWIO_GSI_SHRAM_PTR_MCS_SCRATCH3_BASE_ADDR_INM(m)      \
+        in_dword_masked(HWIO_GSI_SHRAM_PTR_MCS_SCRATCH3_BASE_ADDR_ADDR, m)
+#define HWIO_GSI_SHRAM_PTR_MCS_SCRATCH3_BASE_ADDR_OUT(v)      \
+        out_dword(HWIO_GSI_SHRAM_PTR_MCS_SCRATCH3_BASE_ADDR_ADDR,v)
+#define HWIO_GSI_SHRAM_PTR_MCS_SCRATCH3_BASE_ADDR_OUTM(m,v) \
+        out_dword_masked_ns(HWIO_GSI_SHRAM_PTR_MCS_SCRATCH3_BASE_ADDR_ADDR,m,v,HWIO_GSI_SHRAM_PTR_MCS_SCRATCH3_BASE_ADDR_IN)
+#define HWIO_GSI_SHRAM_PTR_MCS_SCRATCH3_BASE_ADDR_SHRAM_PTR_BMSK                                             0xffff
+#define HWIO_GSI_SHRAM_PTR_MCS_SCRATCH3_BASE_ADDR_SHRAM_PTR_SHFT                                                0x0
+
+#define HWIO_GSI_SHRAM_PTR_CH_VP_TRANS_TABLE_BASE_ADDR_ADDR                                              (GSI_REG_BASE      + 0x00000254)
+#define HWIO_GSI_SHRAM_PTR_CH_VP_TRANS_TABLE_BASE_ADDR_PHYS                                              (GSI_REG_BASE_PHYS + 0x00000254)
+#define HWIO_GSI_SHRAM_PTR_CH_VP_TRANS_TABLE_BASE_ADDR_OFFS                                              (GSI_REG_BASE_OFFS + 0x00000254)
+#define HWIO_GSI_SHRAM_PTR_CH_VP_TRANS_TABLE_BASE_ADDR_RMSK                                                  0xffff
+#define HWIO_GSI_SHRAM_PTR_CH_VP_TRANS_TABLE_BASE_ADDR_ATTR                                                     0x3
+#define HWIO_GSI_SHRAM_PTR_CH_VP_TRANS_TABLE_BASE_ADDR_IN          \
+        in_dword_masked(HWIO_GSI_SHRAM_PTR_CH_VP_TRANS_TABLE_BASE_ADDR_ADDR, HWIO_GSI_SHRAM_PTR_CH_VP_TRANS_TABLE_BASE_ADDR_RMSK)
+#define HWIO_GSI_SHRAM_PTR_CH_VP_TRANS_TABLE_BASE_ADDR_INM(m)      \
+        in_dword_masked(HWIO_GSI_SHRAM_PTR_CH_VP_TRANS_TABLE_BASE_ADDR_ADDR, m)
+#define HWIO_GSI_SHRAM_PTR_CH_VP_TRANS_TABLE_BASE_ADDR_OUT(v)      \
+        out_dword(HWIO_GSI_SHRAM_PTR_CH_VP_TRANS_TABLE_BASE_ADDR_ADDR,v)
+#define HWIO_GSI_SHRAM_PTR_CH_VP_TRANS_TABLE_BASE_ADDR_OUTM(m,v) \
+        out_dword_masked_ns(HWIO_GSI_SHRAM_PTR_CH_VP_TRANS_TABLE_BASE_ADDR_ADDR,m,v,HWIO_GSI_SHRAM_PTR_CH_VP_TRANS_TABLE_BASE_ADDR_IN)
+#define HWIO_GSI_SHRAM_PTR_CH_VP_TRANS_TABLE_BASE_ADDR_SHRAM_PTR_BMSK                                        0xffff
+#define HWIO_GSI_SHRAM_PTR_CH_VP_TRANS_TABLE_BASE_ADDR_SHRAM_PTR_SHFT                                           0x0
+
+#define HWIO_GSI_SHRAM_PTR_EV_VP_TRANS_TABLE_BASE_ADDR_ADDR                                              (GSI_REG_BASE      + 0x00000258)
+#define HWIO_GSI_SHRAM_PTR_EV_VP_TRANS_TABLE_BASE_ADDR_PHYS                                              (GSI_REG_BASE_PHYS + 0x00000258)
+#define HWIO_GSI_SHRAM_PTR_EV_VP_TRANS_TABLE_BASE_ADDR_OFFS                                              (GSI_REG_BASE_OFFS + 0x00000258)
+#define HWIO_GSI_SHRAM_PTR_EV_VP_TRANS_TABLE_BASE_ADDR_RMSK                                                  0xffff
+#define HWIO_GSI_SHRAM_PTR_EV_VP_TRANS_TABLE_BASE_ADDR_ATTR                                                     0x3
+#define HWIO_GSI_SHRAM_PTR_EV_VP_TRANS_TABLE_BASE_ADDR_IN          \
+        in_dword_masked(HWIO_GSI_SHRAM_PTR_EV_VP_TRANS_TABLE_BASE_ADDR_ADDR, HWIO_GSI_SHRAM_PTR_EV_VP_TRANS_TABLE_BASE_ADDR_RMSK)
+#define HWIO_GSI_SHRAM_PTR_EV_VP_TRANS_TABLE_BASE_ADDR_INM(m)      \
+        in_dword_masked(HWIO_GSI_SHRAM_PTR_EV_VP_TRANS_TABLE_BASE_ADDR_ADDR, m)
+#define HWIO_GSI_SHRAM_PTR_EV_VP_TRANS_TABLE_BASE_ADDR_OUT(v)      \
+        out_dword(HWIO_GSI_SHRAM_PTR_EV_VP_TRANS_TABLE_BASE_ADDR_ADDR,v)
+#define HWIO_GSI_SHRAM_PTR_EV_VP_TRANS_TABLE_BASE_ADDR_OUTM(m,v) \
+        out_dword_masked_ns(HWIO_GSI_SHRAM_PTR_EV_VP_TRANS_TABLE_BASE_ADDR_ADDR,m,v,HWIO_GSI_SHRAM_PTR_EV_VP_TRANS_TABLE_BASE_ADDR_IN)
+#define HWIO_GSI_SHRAM_PTR_EV_VP_TRANS_TABLE_BASE_ADDR_SHRAM_PTR_BMSK                                        0xffff
+#define HWIO_GSI_SHRAM_PTR_EV_VP_TRANS_TABLE_BASE_ADDR_SHRAM_PTR_SHFT                                           0x0
+
+#define HWIO_GSI_SHRAM_PTR_USER_INFO_DATA_BASE_ADDR_ADDR                                                 (GSI_REG_BASE      + 0x0000025c)
+#define HWIO_GSI_SHRAM_PTR_USER_INFO_DATA_BASE_ADDR_PHYS                                                 (GSI_REG_BASE_PHYS + 0x0000025c)
+#define HWIO_GSI_SHRAM_PTR_USER_INFO_DATA_BASE_ADDR_OFFS                                                 (GSI_REG_BASE_OFFS + 0x0000025c)
+#define HWIO_GSI_SHRAM_PTR_USER_INFO_DATA_BASE_ADDR_RMSK                                                     0xffff
+#define HWIO_GSI_SHRAM_PTR_USER_INFO_DATA_BASE_ADDR_ATTR                                                        0x3
+#define HWIO_GSI_SHRAM_PTR_USER_INFO_DATA_BASE_ADDR_IN          \
+        in_dword_masked(HWIO_GSI_SHRAM_PTR_USER_INFO_DATA_BASE_ADDR_ADDR, HWIO_GSI_SHRAM_PTR_USER_INFO_DATA_BASE_ADDR_RMSK)
+#define HWIO_GSI_SHRAM_PTR_USER_INFO_DATA_BASE_ADDR_INM(m)      \
+        in_dword_masked(HWIO_GSI_SHRAM_PTR_USER_INFO_DATA_BASE_ADDR_ADDR, m)
+#define HWIO_GSI_SHRAM_PTR_USER_INFO_DATA_BASE_ADDR_OUT(v)      \
+        out_dword(HWIO_GSI_SHRAM_PTR_USER_INFO_DATA_BASE_ADDR_ADDR,v)
+#define HWIO_GSI_SHRAM_PTR_USER_INFO_DATA_BASE_ADDR_OUTM(m,v) \
+        out_dword_masked_ns(HWIO_GSI_SHRAM_PTR_USER_INFO_DATA_BASE_ADDR_ADDR,m,v,HWIO_GSI_SHRAM_PTR_USER_INFO_DATA_BASE_ADDR_IN)
+#define HWIO_GSI_SHRAM_PTR_USER_INFO_DATA_BASE_ADDR_SHRAM_PTR_BMSK                                           0xffff
+#define HWIO_GSI_SHRAM_PTR_USER_INFO_DATA_BASE_ADDR_SHRAM_PTR_SHFT                                              0x0
+
+#define HWIO_GSI_SHRAM_PTR_EE_CMD_FIFO_BASE_ADDR_ADDR                                                    (GSI_REG_BASE      + 0x00000260)
+#define HWIO_GSI_SHRAM_PTR_EE_CMD_FIFO_BASE_ADDR_PHYS                                                    (GSI_REG_BASE_PHYS + 0x00000260)
+#define HWIO_GSI_SHRAM_PTR_EE_CMD_FIFO_BASE_ADDR_OFFS                                                    (GSI_REG_BASE_OFFS + 0x00000260)
+#define HWIO_GSI_SHRAM_PTR_EE_CMD_FIFO_BASE_ADDR_RMSK                                                        0xffff
+#define HWIO_GSI_SHRAM_PTR_EE_CMD_FIFO_BASE_ADDR_ATTR                                                           0x3
+#define HWIO_GSI_SHRAM_PTR_EE_CMD_FIFO_BASE_ADDR_IN          \
+        in_dword_masked(HWIO_GSI_SHRAM_PTR_EE_CMD_FIFO_BASE_ADDR_ADDR, HWIO_GSI_SHRAM_PTR_EE_CMD_FIFO_BASE_ADDR_RMSK)
+#define HWIO_GSI_SHRAM_PTR_EE_CMD_FIFO_BASE_ADDR_INM(m)      \
+        in_dword_masked(HWIO_GSI_SHRAM_PTR_EE_CMD_FIFO_BASE_ADDR_ADDR, m)
+#define HWIO_GSI_SHRAM_PTR_EE_CMD_FIFO_BASE_ADDR_OUT(v)      \
+        out_dword(HWIO_GSI_SHRAM_PTR_EE_CMD_FIFO_BASE_ADDR_ADDR,v)
+#define HWIO_GSI_SHRAM_PTR_EE_CMD_FIFO_BASE_ADDR_OUTM(m,v) \
+        out_dword_masked_ns(HWIO_GSI_SHRAM_PTR_EE_CMD_FIFO_BASE_ADDR_ADDR,m,v,HWIO_GSI_SHRAM_PTR_EE_CMD_FIFO_BASE_ADDR_IN)
+#define HWIO_GSI_SHRAM_PTR_EE_CMD_FIFO_BASE_ADDR_SHRAM_PTR_BMSK                                              0xffff
+#define HWIO_GSI_SHRAM_PTR_EE_CMD_FIFO_BASE_ADDR_SHRAM_PTR_SHFT                                                 0x0
+
+#define HWIO_GSI_SHRAM_PTR_CH_CMD_FIFO_BASE_ADDR_ADDR                                                    (GSI_REG_BASE      + 0x00000264)
+#define HWIO_GSI_SHRAM_PTR_CH_CMD_FIFO_BASE_ADDR_PHYS                                                    (GSI_REG_BASE_PHYS + 0x00000264)
+#define HWIO_GSI_SHRAM_PTR_CH_CMD_FIFO_BASE_ADDR_OFFS                                                    (GSI_REG_BASE_OFFS + 0x00000264)
+#define HWIO_GSI_SHRAM_PTR_CH_CMD_FIFO_BASE_ADDR_RMSK                                                        0xffff
+#define HWIO_GSI_SHRAM_PTR_CH_CMD_FIFO_BASE_ADDR_ATTR                                                           0x3
+#define HWIO_GSI_SHRAM_PTR_CH_CMD_FIFO_BASE_ADDR_IN          \
+        in_dword_masked(HWIO_GSI_SHRAM_PTR_CH_CMD_FIFO_BASE_ADDR_ADDR, HWIO_GSI_SHRAM_PTR_CH_CMD_FIFO_BASE_ADDR_RMSK)
+#define HWIO_GSI_SHRAM_PTR_CH_CMD_FIFO_BASE_ADDR_INM(m)      \
+        in_dword_masked(HWIO_GSI_SHRAM_PTR_CH_CMD_FIFO_BASE_ADDR_ADDR, m)
+#define HWIO_GSI_SHRAM_PTR_CH_CMD_FIFO_BASE_ADDR_OUT(v)      \
+        out_dword(HWIO_GSI_SHRAM_PTR_CH_CMD_FIFO_BASE_ADDR_ADDR,v)
+#define HWIO_GSI_SHRAM_PTR_CH_CMD_FIFO_BASE_ADDR_OUTM(m,v) \
+        out_dword_masked_ns(HWIO_GSI_SHRAM_PTR_CH_CMD_FIFO_BASE_ADDR_ADDR,m,v,HWIO_GSI_SHRAM_PTR_CH_CMD_FIFO_BASE_ADDR_IN)
+#define HWIO_GSI_SHRAM_PTR_CH_CMD_FIFO_BASE_ADDR_SHRAM_PTR_BMSK                                              0xffff
+#define HWIO_GSI_SHRAM_PTR_CH_CMD_FIFO_BASE_ADDR_SHRAM_PTR_SHFT                                                 0x0
+
+#define HWIO_GSI_SHRAM_PTR_EVE_ED_STORAGE_BASE_ADDR_ADDR                                                 (GSI_REG_BASE      + 0x00000268)
+#define HWIO_GSI_SHRAM_PTR_EVE_ED_STORAGE_BASE_ADDR_PHYS                                                 (GSI_REG_BASE_PHYS + 0x00000268)
+#define HWIO_GSI_SHRAM_PTR_EVE_ED_STORAGE_BASE_ADDR_OFFS                                                 (GSI_REG_BASE_OFFS + 0x00000268)
+#define HWIO_GSI_SHRAM_PTR_EVE_ED_STORAGE_BASE_ADDR_RMSK                                                     0xffff
+#define HWIO_GSI_SHRAM_PTR_EVE_ED_STORAGE_BASE_ADDR_ATTR                                                        0x3
+#define HWIO_GSI_SHRAM_PTR_EVE_ED_STORAGE_BASE_ADDR_IN          \
+        in_dword_masked(HWIO_GSI_SHRAM_PTR_EVE_ED_STORAGE_BASE_ADDR_ADDR, HWIO_GSI_SHRAM_PTR_EVE_ED_STORAGE_BASE_ADDR_RMSK)
+#define HWIO_GSI_SHRAM_PTR_EVE_ED_STORAGE_BASE_ADDR_INM(m)      \
+        in_dword_masked(HWIO_GSI_SHRAM_PTR_EVE_ED_STORAGE_BASE_ADDR_ADDR, m)
+#define HWIO_GSI_SHRAM_PTR_EVE_ED_STORAGE_BASE_ADDR_OUT(v)      \
+        out_dword(HWIO_GSI_SHRAM_PTR_EVE_ED_STORAGE_BASE_ADDR_ADDR,v)
+#define HWIO_GSI_SHRAM_PTR_EVE_ED_STORAGE_BASE_ADDR_OUTM(m,v) \
+        out_dword_masked_ns(HWIO_GSI_SHRAM_PTR_EVE_ED_STORAGE_BASE_ADDR_ADDR,m,v,HWIO_GSI_SHRAM_PTR_EVE_ED_STORAGE_BASE_ADDR_IN)
+#define HWIO_GSI_SHRAM_PTR_EVE_ED_STORAGE_BASE_ADDR_SHRAM_PTR_BMSK                                           0xffff
+#define HWIO_GSI_SHRAM_PTR_EVE_ED_STORAGE_BASE_ADDR_SHRAM_PTR_SHFT                                              0x0
+
+#define HWIO_GSI_IRAM_PTR_CH_CMD_ADDR                                                                    (GSI_REG_BASE      + 0x00000400)
+#define HWIO_GSI_IRAM_PTR_CH_CMD_PHYS                                                                    (GSI_REG_BASE_PHYS + 0x00000400)
+#define HWIO_GSI_IRAM_PTR_CH_CMD_OFFS                                                                    (GSI_REG_BASE_OFFS + 0x00000400)
+#define HWIO_GSI_IRAM_PTR_CH_CMD_RMSK                                                                         0xfff
+#define HWIO_GSI_IRAM_PTR_CH_CMD_ATTR                                                                           0x3
+#define HWIO_GSI_IRAM_PTR_CH_CMD_IN          \
+        in_dword_masked(HWIO_GSI_IRAM_PTR_CH_CMD_ADDR, HWIO_GSI_IRAM_PTR_CH_CMD_RMSK)
+#define HWIO_GSI_IRAM_PTR_CH_CMD_INM(m)      \
+        in_dword_masked(HWIO_GSI_IRAM_PTR_CH_CMD_ADDR, m)
+#define HWIO_GSI_IRAM_PTR_CH_CMD_OUT(v)      \
+        out_dword(HWIO_GSI_IRAM_PTR_CH_CMD_ADDR,v)
+#define HWIO_GSI_IRAM_PTR_CH_CMD_OUTM(m,v) \
+        out_dword_masked_ns(HWIO_GSI_IRAM_PTR_CH_CMD_ADDR,m,v,HWIO_GSI_IRAM_PTR_CH_CMD_IN)
+#define HWIO_GSI_IRAM_PTR_CH_CMD_IRAM_PTR_BMSK                                                                0xfff
+#define HWIO_GSI_IRAM_PTR_CH_CMD_IRAM_PTR_SHFT                                                                  0x0
+
+#define HWIO_GSI_IRAM_PTR_EE_GENERIC_CMD_ADDR                                                            (GSI_REG_BASE      + 0x00000404)
+#define HWIO_GSI_IRAM_PTR_EE_GENERIC_CMD_PHYS                                                            (GSI_REG_BASE_PHYS + 0x00000404)
+#define HWIO_GSI_IRAM_PTR_EE_GENERIC_CMD_OFFS                                                            (GSI_REG_BASE_OFFS + 0x00000404)
+#define HWIO_GSI_IRAM_PTR_EE_GENERIC_CMD_RMSK                                                                 0xfff
+#define HWIO_GSI_IRAM_PTR_EE_GENERIC_CMD_ATTR                                                                   0x3
+#define HWIO_GSI_IRAM_PTR_EE_GENERIC_CMD_IN          \
+        in_dword_masked(HWIO_GSI_IRAM_PTR_EE_GENERIC_CMD_ADDR, HWIO_GSI_IRAM_PTR_EE_GENERIC_CMD_RMSK)
+#define HWIO_GSI_IRAM_PTR_EE_GENERIC_CMD_INM(m)      \
+        in_dword_masked(HWIO_GSI_IRAM_PTR_EE_GENERIC_CMD_ADDR, m)
+#define HWIO_GSI_IRAM_PTR_EE_GENERIC_CMD_OUT(v)      \
+        out_dword(HWIO_GSI_IRAM_PTR_EE_GENERIC_CMD_ADDR,v)
+#define HWIO_GSI_IRAM_PTR_EE_GENERIC_CMD_OUTM(m,v) \
+        out_dword_masked_ns(HWIO_GSI_IRAM_PTR_EE_GENERIC_CMD_ADDR,m,v,HWIO_GSI_IRAM_PTR_EE_GENERIC_CMD_IN)
+#define HWIO_GSI_IRAM_PTR_EE_GENERIC_CMD_IRAM_PTR_BMSK                                                        0xfff
+#define HWIO_GSI_IRAM_PTR_EE_GENERIC_CMD_IRAM_PTR_SHFT                                                          0x0
+
+#define HWIO_GSI_IRAM_PTR_TLV_CH_NOT_FULL_ADDR                                                           (GSI_REG_BASE      + 0x00000408)
+#define HWIO_GSI_IRAM_PTR_TLV_CH_NOT_FULL_PHYS                                                           (GSI_REG_BASE_PHYS + 0x00000408)
+#define HWIO_GSI_IRAM_PTR_TLV_CH_NOT_FULL_OFFS                                                           (GSI_REG_BASE_OFFS + 0x00000408)
+#define HWIO_GSI_IRAM_PTR_TLV_CH_NOT_FULL_RMSK                                                                0xfff
+#define HWIO_GSI_IRAM_PTR_TLV_CH_NOT_FULL_ATTR                                                                  0x3
+#define HWIO_GSI_IRAM_PTR_TLV_CH_NOT_FULL_IN          \
+        in_dword_masked(HWIO_GSI_IRAM_PTR_TLV_CH_NOT_FULL_ADDR, HWIO_GSI_IRAM_PTR_TLV_CH_NOT_FULL_RMSK)
+#define HWIO_GSI_IRAM_PTR_TLV_CH_NOT_FULL_INM(m)      \
+        in_dword_masked(HWIO_GSI_IRAM_PTR_TLV_CH_NOT_FULL_ADDR, m)
+#define HWIO_GSI_IRAM_PTR_TLV_CH_NOT_FULL_OUT(v)      \
+        out_dword(HWIO_GSI_IRAM_PTR_TLV_CH_NOT_FULL_ADDR,v)
+#define HWIO_GSI_IRAM_PTR_TLV_CH_NOT_FULL_OUTM(m,v) \
+        out_dword_masked_ns(HWIO_GSI_IRAM_PTR_TLV_CH_NOT_FULL_ADDR,m,v,HWIO_GSI_IRAM_PTR_TLV_CH_NOT_FULL_IN)
+#define HWIO_GSI_IRAM_PTR_TLV_CH_NOT_FULL_IRAM_PTR_BMSK                                                       0xfff
+#define HWIO_GSI_IRAM_PTR_TLV_CH_NOT_FULL_IRAM_PTR_SHFT                                                         0x0
+
+#define HWIO_GSI_IRAM_PTR_MSI_DB_ADDR                                                                    (GSI_REG_BASE      + 0x00000414)
+#define HWIO_GSI_IRAM_PTR_MSI_DB_PHYS                                                                    (GSI_REG_BASE_PHYS + 0x00000414)
+#define HWIO_GSI_IRAM_PTR_MSI_DB_OFFS                                                                    (GSI_REG_BASE_OFFS + 0x00000414)
+#define HWIO_GSI_IRAM_PTR_MSI_DB_RMSK                                                                         0xfff
+#define HWIO_GSI_IRAM_PTR_MSI_DB_ATTR                                                                           0x3
+#define HWIO_GSI_IRAM_PTR_MSI_DB_IN          \
+        in_dword_masked(HWIO_GSI_IRAM_PTR_MSI_DB_ADDR, HWIO_GSI_IRAM_PTR_MSI_DB_RMSK)
+#define HWIO_GSI_IRAM_PTR_MSI_DB_INM(m)      \
+        in_dword_masked(HWIO_GSI_IRAM_PTR_MSI_DB_ADDR, m)
+#define HWIO_GSI_IRAM_PTR_MSI_DB_OUT(v)      \
+        out_dword(HWIO_GSI_IRAM_PTR_MSI_DB_ADDR,v)
+#define HWIO_GSI_IRAM_PTR_MSI_DB_OUTM(m,v) \
+        out_dword_masked_ns(HWIO_GSI_IRAM_PTR_MSI_DB_ADDR,m,v,HWIO_GSI_IRAM_PTR_MSI_DB_IN)
+#define HWIO_GSI_IRAM_PTR_MSI_DB_IRAM_PTR_BMSK                                                                0xfff
+#define HWIO_GSI_IRAM_PTR_MSI_DB_IRAM_PTR_SHFT                                                                  0x0
+
+#define HWIO_GSI_IRAM_PTR_CH_DB_ADDR                                                                     (GSI_REG_BASE      + 0x00000418)
+#define HWIO_GSI_IRAM_PTR_CH_DB_PHYS                                                                     (GSI_REG_BASE_PHYS + 0x00000418)
+#define HWIO_GSI_IRAM_PTR_CH_DB_OFFS                                                                     (GSI_REG_BASE_OFFS + 0x00000418)
+#define HWIO_GSI_IRAM_PTR_CH_DB_RMSK                                                                          0xfff
+#define HWIO_GSI_IRAM_PTR_CH_DB_ATTR                                                                            0x3
+#define HWIO_GSI_IRAM_PTR_CH_DB_IN          \
+        in_dword_masked(HWIO_GSI_IRAM_PTR_CH_DB_ADDR, HWIO_GSI_IRAM_PTR_CH_DB_RMSK)
+#define HWIO_GSI_IRAM_PTR_CH_DB_INM(m)      \
+        in_dword_masked(HWIO_GSI_IRAM_PTR_CH_DB_ADDR, m)
+#define HWIO_GSI_IRAM_PTR_CH_DB_OUT(v)      \
+        out_dword(HWIO_GSI_IRAM_PTR_CH_DB_ADDR,v)
+#define HWIO_GSI_IRAM_PTR_CH_DB_OUTM(m,v) \
+        out_dword_masked_ns(HWIO_GSI_IRAM_PTR_CH_DB_ADDR,m,v,HWIO_GSI_IRAM_PTR_CH_DB_IN)
+#define HWIO_GSI_IRAM_PTR_CH_DB_IRAM_PTR_BMSK                                                                 0xfff
+#define HWIO_GSI_IRAM_PTR_CH_DB_IRAM_PTR_SHFT                                                                   0x0
+
+#define HWIO_GSI_IRAM_PTR_EV_DB_ADDR                                                                     (GSI_REG_BASE      + 0x0000041c)
+#define HWIO_GSI_IRAM_PTR_EV_DB_PHYS                                                                     (GSI_REG_BASE_PHYS + 0x0000041c)
+#define HWIO_GSI_IRAM_PTR_EV_DB_OFFS                                                                     (GSI_REG_BASE_OFFS + 0x0000041c)
+#define HWIO_GSI_IRAM_PTR_EV_DB_RMSK                                                                          0xfff
+#define HWIO_GSI_IRAM_PTR_EV_DB_ATTR                                                                            0x3
+#define HWIO_GSI_IRAM_PTR_EV_DB_IN          \
+        in_dword_masked(HWIO_GSI_IRAM_PTR_EV_DB_ADDR, HWIO_GSI_IRAM_PTR_EV_DB_RMSK)
+#define HWIO_GSI_IRAM_PTR_EV_DB_INM(m)      \
+        in_dword_masked(HWIO_GSI_IRAM_PTR_EV_DB_ADDR, m)
+#define HWIO_GSI_IRAM_PTR_EV_DB_OUT(v)      \
+        out_dword(HWIO_GSI_IRAM_PTR_EV_DB_ADDR,v)
+#define HWIO_GSI_IRAM_PTR_EV_DB_OUTM(m,v) \
+        out_dword_masked_ns(HWIO_GSI_IRAM_PTR_EV_DB_ADDR,m,v,HWIO_GSI_IRAM_PTR_EV_DB_IN)
+#define HWIO_GSI_IRAM_PTR_EV_DB_IRAM_PTR_BMSK                                                                 0xfff
+#define HWIO_GSI_IRAM_PTR_EV_DB_IRAM_PTR_SHFT                                                                   0x0
+
+#define HWIO_GSI_IRAM_PTR_NEW_RE_ADDR                                                                    (GSI_REG_BASE      + 0x00000420)
+#define HWIO_GSI_IRAM_PTR_NEW_RE_PHYS                                                                    (GSI_REG_BASE_PHYS + 0x00000420)
+#define HWIO_GSI_IRAM_PTR_NEW_RE_OFFS                                                                    (GSI_REG_BASE_OFFS + 0x00000420)
+#define HWIO_GSI_IRAM_PTR_NEW_RE_RMSK                                                                         0xfff
+#define HWIO_GSI_IRAM_PTR_NEW_RE_ATTR                                                                           0x3
+#define HWIO_GSI_IRAM_PTR_NEW_RE_IN          \
+        in_dword_masked(HWIO_GSI_IRAM_PTR_NEW_RE_ADDR, HWIO_GSI_IRAM_PTR_NEW_RE_RMSK)
+#define HWIO_GSI_IRAM_PTR_NEW_RE_INM(m)      \
+        in_dword_masked(HWIO_GSI_IRAM_PTR_NEW_RE_ADDR, m)
+#define HWIO_GSI_IRAM_PTR_NEW_RE_OUT(v)      \
+        out_dword(HWIO_GSI_IRAM_PTR_NEW_RE_ADDR,v)
+#define HWIO_GSI_IRAM_PTR_NEW_RE_OUTM(m,v) \
+        out_dword_masked_ns(HWIO_GSI_IRAM_PTR_NEW_RE_ADDR,m,v,HWIO_GSI_IRAM_PTR_NEW_RE_IN)
+#define HWIO_GSI_IRAM_PTR_NEW_RE_IRAM_PTR_BMSK                                                                0xfff
+#define HWIO_GSI_IRAM_PTR_NEW_RE_IRAM_PTR_SHFT                                                                  0x0
+
+#define HWIO_GSI_IRAM_PTR_CH_DIS_COMP_ADDR                                                               (GSI_REG_BASE      + 0x00000424)
+#define HWIO_GSI_IRAM_PTR_CH_DIS_COMP_PHYS                                                               (GSI_REG_BASE_PHYS + 0x00000424)
+#define HWIO_GSI_IRAM_PTR_CH_DIS_COMP_OFFS                                                               (GSI_REG_BASE_OFFS + 0x00000424)
+#define HWIO_GSI_IRAM_PTR_CH_DIS_COMP_RMSK                                                                    0xfff
+#define HWIO_GSI_IRAM_PTR_CH_DIS_COMP_ATTR                                                                      0x3
+#define HWIO_GSI_IRAM_PTR_CH_DIS_COMP_IN          \
+        in_dword_masked(HWIO_GSI_IRAM_PTR_CH_DIS_COMP_ADDR, HWIO_GSI_IRAM_PTR_CH_DIS_COMP_RMSK)
+#define HWIO_GSI_IRAM_PTR_CH_DIS_COMP_INM(m)      \
+        in_dword_masked(HWIO_GSI_IRAM_PTR_CH_DIS_COMP_ADDR, m)
+#define HWIO_GSI_IRAM_PTR_CH_DIS_COMP_OUT(v)      \
+        out_dword(HWIO_GSI_IRAM_PTR_CH_DIS_COMP_ADDR,v)
+#define HWIO_GSI_IRAM_PTR_CH_DIS_COMP_OUTM(m,v) \
+        out_dword_masked_ns(HWIO_GSI_IRAM_PTR_CH_DIS_COMP_ADDR,m,v,HWIO_GSI_IRAM_PTR_CH_DIS_COMP_IN)
+#define HWIO_GSI_IRAM_PTR_CH_DIS_COMP_IRAM_PTR_BMSK                                                           0xfff
+#define HWIO_GSI_IRAM_PTR_CH_DIS_COMP_IRAM_PTR_SHFT                                                             0x0
+
+#define HWIO_GSI_IRAM_PTR_CH_EMPTY_ADDR                                                                  (GSI_REG_BASE      + 0x00000428)
+#define HWIO_GSI_IRAM_PTR_CH_EMPTY_PHYS                                                                  (GSI_REG_BASE_PHYS + 0x00000428)
+#define HWIO_GSI_IRAM_PTR_CH_EMPTY_OFFS                                                                  (GSI_REG_BASE_OFFS + 0x00000428)
+#define HWIO_GSI_IRAM_PTR_CH_EMPTY_RMSK                                                                       0xfff
+#define HWIO_GSI_IRAM_PTR_CH_EMPTY_ATTR                                                                         0x3
+#define HWIO_GSI_IRAM_PTR_CH_EMPTY_IN          \
+        in_dword_masked(HWIO_GSI_IRAM_PTR_CH_EMPTY_ADDR, HWIO_GSI_IRAM_PTR_CH_EMPTY_RMSK)
+#define HWIO_GSI_IRAM_PTR_CH_EMPTY_INM(m)      \
+        in_dword_masked(HWIO_GSI_IRAM_PTR_CH_EMPTY_ADDR, m)
+#define HWIO_GSI_IRAM_PTR_CH_EMPTY_OUT(v)      \
+        out_dword(HWIO_GSI_IRAM_PTR_CH_EMPTY_ADDR,v)
+#define HWIO_GSI_IRAM_PTR_CH_EMPTY_OUTM(m,v) \
+        out_dword_masked_ns(HWIO_GSI_IRAM_PTR_CH_EMPTY_ADDR,m,v,HWIO_GSI_IRAM_PTR_CH_EMPTY_IN)
+#define HWIO_GSI_IRAM_PTR_CH_EMPTY_IRAM_PTR_BMSK                                                              0xfff
+#define HWIO_GSI_IRAM_PTR_CH_EMPTY_IRAM_PTR_SHFT                                                                0x0
+
+#define HWIO_GSI_IRAM_PTR_EVENT_GEN_COMP_ADDR                                                            (GSI_REG_BASE      + 0x0000042c)
+#define HWIO_GSI_IRAM_PTR_EVENT_GEN_COMP_PHYS                                                            (GSI_REG_BASE_PHYS + 0x0000042c)
+#define HWIO_GSI_IRAM_PTR_EVENT_GEN_COMP_OFFS                                                            (GSI_REG_BASE_OFFS + 0x0000042c)
+#define HWIO_GSI_IRAM_PTR_EVENT_GEN_COMP_RMSK                                                                 0xfff
+#define HWIO_GSI_IRAM_PTR_EVENT_GEN_COMP_ATTR                                                                   0x3
+#define HWIO_GSI_IRAM_PTR_EVENT_GEN_COMP_IN          \
+        in_dword_masked(HWIO_GSI_IRAM_PTR_EVENT_GEN_COMP_ADDR, HWIO_GSI_IRAM_PTR_EVENT_GEN_COMP_RMSK)
+#define HWIO_GSI_IRAM_PTR_EVENT_GEN_COMP_INM(m)      \
+        in_dword_masked(HWIO_GSI_IRAM_PTR_EVENT_GEN_COMP_ADDR, m)
+#define HWIO_GSI_IRAM_PTR_EVENT_GEN_COMP_OUT(v)      \
+        out_dword(HWIO_GSI_IRAM_PTR_EVENT_GEN_COMP_ADDR,v)
+#define HWIO_GSI_IRAM_PTR_EVENT_GEN_COMP_OUTM(m,v) \
+        out_dword_masked_ns(HWIO_GSI_IRAM_PTR_EVENT_GEN_COMP_ADDR,m,v,HWIO_GSI_IRAM_PTR_EVENT_GEN_COMP_IN)
+#define HWIO_GSI_IRAM_PTR_EVENT_GEN_COMP_IRAM_PTR_BMSK                                                        0xfff
+#define HWIO_GSI_IRAM_PTR_EVENT_GEN_COMP_IRAM_PTR_SHFT                                                          0x0
+
+#define HWIO_GSI_IRAM_PTR_PERIPH_IF_TLV_IN_0_ADDR                                                        (GSI_REG_BASE      + 0x00000430)
+#define HWIO_GSI_IRAM_PTR_PERIPH_IF_TLV_IN_0_PHYS                                                        (GSI_REG_BASE_PHYS + 0x00000430)
+#define HWIO_GSI_IRAM_PTR_PERIPH_IF_TLV_IN_0_OFFS                                                        (GSI_REG_BASE_OFFS + 0x00000430)
+#define HWIO_GSI_IRAM_PTR_PERIPH_IF_TLV_IN_0_RMSK                                                             0xfff
+#define HWIO_GSI_IRAM_PTR_PERIPH_IF_TLV_IN_0_ATTR                                                               0x3
+#define HWIO_GSI_IRAM_PTR_PERIPH_IF_TLV_IN_0_IN          \
+        in_dword_masked(HWIO_GSI_IRAM_PTR_PERIPH_IF_TLV_IN_0_ADDR, HWIO_GSI_IRAM_PTR_PERIPH_IF_TLV_IN_0_RMSK)
+#define HWIO_GSI_IRAM_PTR_PERIPH_IF_TLV_IN_0_INM(m)      \
+        in_dword_masked(HWIO_GSI_IRAM_PTR_PERIPH_IF_TLV_IN_0_ADDR, m)
+#define HWIO_GSI_IRAM_PTR_PERIPH_IF_TLV_IN_0_OUT(v)      \
+        out_dword(HWIO_GSI_IRAM_PTR_PERIPH_IF_TLV_IN_0_ADDR,v)
+#define HWIO_GSI_IRAM_PTR_PERIPH_IF_TLV_IN_0_OUTM(m,v) \
+        out_dword_masked_ns(HWIO_GSI_IRAM_PTR_PERIPH_IF_TLV_IN_0_ADDR,m,v,HWIO_GSI_IRAM_PTR_PERIPH_IF_TLV_IN_0_IN)
+#define HWIO_GSI_IRAM_PTR_PERIPH_IF_TLV_IN_0_IRAM_PTR_BMSK                                                    0xfff
+#define HWIO_GSI_IRAM_PTR_PERIPH_IF_TLV_IN_0_IRAM_PTR_SHFT                                                      0x0
+
+#define HWIO_GSI_IRAM_PTR_PERIPH_IF_TLV_IN_2_ADDR                                                        (GSI_REG_BASE      + 0x00000434)
+#define HWIO_GSI_IRAM_PTR_PERIPH_IF_TLV_IN_2_PHYS                                                        (GSI_REG_BASE_PHYS + 0x00000434)
+#define HWIO_GSI_IRAM_PTR_PERIPH_IF_TLV_IN_2_OFFS                                                        (GSI_REG_BASE_OFFS + 0x00000434)
+#define HWIO_GSI_IRAM_PTR_PERIPH_IF_TLV_IN_2_RMSK                                                             0xfff
+#define HWIO_GSI_IRAM_PTR_PERIPH_IF_TLV_IN_2_ATTR                                                               0x3
+#define HWIO_GSI_IRAM_PTR_PERIPH_IF_TLV_IN_2_IN          \
+        in_dword_masked(HWIO_GSI_IRAM_PTR_PERIPH_IF_TLV_IN_2_ADDR, HWIO_GSI_IRAM_PTR_PERIPH_IF_TLV_IN_2_RMSK)
+#define HWIO_GSI_IRAM_PTR_PERIPH_IF_TLV_IN_2_INM(m)      \
+        in_dword_masked(HWIO_GSI_IRAM_PTR_PERIPH_IF_TLV_IN_2_ADDR, m)
+#define HWIO_GSI_IRAM_PTR_PERIPH_IF_TLV_IN_2_OUT(v)      \
+        out_dword(HWIO_GSI_IRAM_PTR_PERIPH_IF_TLV_IN_2_ADDR,v)
+#define HWIO_GSI_IRAM_PTR_PERIPH_IF_TLV_IN_2_OUTM(m,v) \
+        out_dword_masked_ns(HWIO_GSI_IRAM_PTR_PERIPH_IF_TLV_IN_2_ADDR,m,v,HWIO_GSI_IRAM_PTR_PERIPH_IF_TLV_IN_2_IN)
+#define HWIO_GSI_IRAM_PTR_PERIPH_IF_TLV_IN_2_IRAM_PTR_BMSK                                                    0xfff
+#define HWIO_GSI_IRAM_PTR_PERIPH_IF_TLV_IN_2_IRAM_PTR_SHFT                                                      0x0
+
+#define HWIO_GSI_IRAM_PTR_PERIPH_IF_TLV_IN_1_ADDR                                                        (GSI_REG_BASE      + 0x00000438)
+#define HWIO_GSI_IRAM_PTR_PERIPH_IF_TLV_IN_1_PHYS                                                        (GSI_REG_BASE_PHYS + 0x00000438)
+#define HWIO_GSI_IRAM_PTR_PERIPH_IF_TLV_IN_1_OFFS                                                        (GSI_REG_BASE_OFFS + 0x00000438)
+#define HWIO_GSI_IRAM_PTR_PERIPH_IF_TLV_IN_1_RMSK                                                             0xfff
+#define HWIO_GSI_IRAM_PTR_PERIPH_IF_TLV_IN_1_ATTR                                                               0x3
+#define HWIO_GSI_IRAM_PTR_PERIPH_IF_TLV_IN_1_IN          \
+        in_dword_masked(HWIO_GSI_IRAM_PTR_PERIPH_IF_TLV_IN_1_ADDR, HWIO_GSI_IRAM_PTR_PERIPH_IF_TLV_IN_1_RMSK)
+#define HWIO_GSI_IRAM_PTR_PERIPH_IF_TLV_IN_1_INM(m)      \
+        in_dword_masked(HWIO_GSI_IRAM_PTR_PERIPH_IF_TLV_IN_1_ADDR, m)
+#define HWIO_GSI_IRAM_PTR_PERIPH_IF_TLV_IN_1_OUT(v)      \
+        out_dword(HWIO_GSI_IRAM_PTR_PERIPH_IF_TLV_IN_1_ADDR,v)
+#define HWIO_GSI_IRAM_PTR_PERIPH_IF_TLV_IN_1_OUTM(m,v) \
+        out_dword_masked_ns(HWIO_GSI_IRAM_PTR_PERIPH_IF_TLV_IN_1_ADDR,m,v,HWIO_GSI_IRAM_PTR_PERIPH_IF_TLV_IN_1_IN)
+#define HWIO_GSI_IRAM_PTR_PERIPH_IF_TLV_IN_1_IRAM_PTR_BMSK                                                    0xfff
+#define HWIO_GSI_IRAM_PTR_PERIPH_IF_TLV_IN_1_IRAM_PTR_SHFT                                                      0x0
+
+#define HWIO_GSI_IRAM_PTR_TIMER_EXPIRED_ADDR                                                             (GSI_REG_BASE      + 0x0000043c)
+#define HWIO_GSI_IRAM_PTR_TIMER_EXPIRED_PHYS                                                             (GSI_REG_BASE_PHYS + 0x0000043c)
+#define HWIO_GSI_IRAM_PTR_TIMER_EXPIRED_OFFS                                                             (GSI_REG_BASE_OFFS + 0x0000043c)
+#define HWIO_GSI_IRAM_PTR_TIMER_EXPIRED_RMSK                                                                  0xfff
+#define HWIO_GSI_IRAM_PTR_TIMER_EXPIRED_ATTR                                                                    0x3
+#define HWIO_GSI_IRAM_PTR_TIMER_EXPIRED_IN          \
+        in_dword_masked(HWIO_GSI_IRAM_PTR_TIMER_EXPIRED_ADDR, HWIO_GSI_IRAM_PTR_TIMER_EXPIRED_RMSK)
+#define HWIO_GSI_IRAM_PTR_TIMER_EXPIRED_INM(m)      \
+        in_dword_masked(HWIO_GSI_IRAM_PTR_TIMER_EXPIRED_ADDR, m)
+#define HWIO_GSI_IRAM_PTR_TIMER_EXPIRED_OUT(v)      \
+        out_dword(HWIO_GSI_IRAM_PTR_TIMER_EXPIRED_ADDR,v)
+#define HWIO_GSI_IRAM_PTR_TIMER_EXPIRED_OUTM(m,v) \
+        out_dword_masked_ns(HWIO_GSI_IRAM_PTR_TIMER_EXPIRED_ADDR,m,v,HWIO_GSI_IRAM_PTR_TIMER_EXPIRED_IN)
+#define HWIO_GSI_IRAM_PTR_TIMER_EXPIRED_IRAM_PTR_BMSK                                                         0xfff
+#define HWIO_GSI_IRAM_PTR_TIMER_EXPIRED_IRAM_PTR_SHFT                                                           0x0
+
+#define HWIO_GSI_IRAM_PTR_WRITE_ENG_COMP_ADDR                                                            (GSI_REG_BASE      + 0x00000440)
+#define HWIO_GSI_IRAM_PTR_WRITE_ENG_COMP_PHYS                                                            (GSI_REG_BASE_PHYS + 0x00000440)
+#define HWIO_GSI_IRAM_PTR_WRITE_ENG_COMP_OFFS                                                            (GSI_REG_BASE_OFFS + 0x00000440)
+#define HWIO_GSI_IRAM_PTR_WRITE_ENG_COMP_RMSK                                                                 0xfff
+#define HWIO_GSI_IRAM_PTR_WRITE_ENG_COMP_ATTR                                                                   0x3
+#define HWIO_GSI_IRAM_PTR_WRITE_ENG_COMP_IN          \
+        in_dword_masked(HWIO_GSI_IRAM_PTR_WRITE_ENG_COMP_ADDR, HWIO_GSI_IRAM_PTR_WRITE_ENG_COMP_RMSK)
+#define HWIO_GSI_IRAM_PTR_WRITE_ENG_COMP_INM(m)      \
+        in_dword_masked(HWIO_GSI_IRAM_PTR_WRITE_ENG_COMP_ADDR, m)
+#define HWIO_GSI_IRAM_PTR_WRITE_ENG_COMP_OUT(v)      \
+        out_dword(HWIO_GSI_IRAM_PTR_WRITE_ENG_COMP_ADDR,v)
+#define HWIO_GSI_IRAM_PTR_WRITE_ENG_COMP_OUTM(m,v) \
+        out_dword_masked_ns(HWIO_GSI_IRAM_PTR_WRITE_ENG_COMP_ADDR,m,v,HWIO_GSI_IRAM_PTR_WRITE_ENG_COMP_IN)
+#define HWIO_GSI_IRAM_PTR_WRITE_ENG_COMP_IRAM_PTR_BMSK                                                        0xfff
+#define HWIO_GSI_IRAM_PTR_WRITE_ENG_COMP_IRAM_PTR_SHFT                                                          0x0
+
+#define HWIO_GSI_IRAM_PTR_READ_ENG_COMP_ADDR                                                             (GSI_REG_BASE      + 0x00000444)
+#define HWIO_GSI_IRAM_PTR_READ_ENG_COMP_PHYS                                                             (GSI_REG_BASE_PHYS + 0x00000444)
+#define HWIO_GSI_IRAM_PTR_READ_ENG_COMP_OFFS                                                             (GSI_REG_BASE_OFFS + 0x00000444)
+#define HWIO_GSI_IRAM_PTR_READ_ENG_COMP_RMSK                                                                  0xfff
+#define HWIO_GSI_IRAM_PTR_READ_ENG_COMP_ATTR                                                                    0x3
+#define HWIO_GSI_IRAM_PTR_READ_ENG_COMP_IN          \
+        in_dword_masked(HWIO_GSI_IRAM_PTR_READ_ENG_COMP_ADDR, HWIO_GSI_IRAM_PTR_READ_ENG_COMP_RMSK)
+#define HWIO_GSI_IRAM_PTR_READ_ENG_COMP_INM(m)      \
+        in_dword_masked(HWIO_GSI_IRAM_PTR_READ_ENG_COMP_ADDR, m)
+#define HWIO_GSI_IRAM_PTR_READ_ENG_COMP_OUT(v)      \
+        out_dword(HWIO_GSI_IRAM_PTR_READ_ENG_COMP_ADDR,v)
+#define HWIO_GSI_IRAM_PTR_READ_ENG_COMP_OUTM(m,v) \
+        out_dword_masked_ns(HWIO_GSI_IRAM_PTR_READ_ENG_COMP_ADDR,m,v,HWIO_GSI_IRAM_PTR_READ_ENG_COMP_IN)
+#define HWIO_GSI_IRAM_PTR_READ_ENG_COMP_IRAM_PTR_BMSK                                                         0xfff
+#define HWIO_GSI_IRAM_PTR_READ_ENG_COMP_IRAM_PTR_SHFT                                                           0x0
+
+#define HWIO_GSI_IRAM_PTR_UC_GP_INT_ADDR                                                                 (GSI_REG_BASE      + 0x00000448)
+#define HWIO_GSI_IRAM_PTR_UC_GP_INT_PHYS                                                                 (GSI_REG_BASE_PHYS + 0x00000448)
+#define HWIO_GSI_IRAM_PTR_UC_GP_INT_OFFS                                                                 (GSI_REG_BASE_OFFS + 0x00000448)
+#define HWIO_GSI_IRAM_PTR_UC_GP_INT_RMSK                                                                      0xfff
+#define HWIO_GSI_IRAM_PTR_UC_GP_INT_ATTR                                                                        0x3
+#define HWIO_GSI_IRAM_PTR_UC_GP_INT_IN          \
+        in_dword_masked(HWIO_GSI_IRAM_PTR_UC_GP_INT_ADDR, HWIO_GSI_IRAM_PTR_UC_GP_INT_RMSK)
+#define HWIO_GSI_IRAM_PTR_UC_GP_INT_INM(m)      \
+        in_dword_masked(HWIO_GSI_IRAM_PTR_UC_GP_INT_ADDR, m)
+#define HWIO_GSI_IRAM_PTR_UC_GP_INT_OUT(v)      \
+        out_dword(HWIO_GSI_IRAM_PTR_UC_GP_INT_ADDR,v)
+#define HWIO_GSI_IRAM_PTR_UC_GP_INT_OUTM(m,v) \
+        out_dword_masked_ns(HWIO_GSI_IRAM_PTR_UC_GP_INT_ADDR,m,v,HWIO_GSI_IRAM_PTR_UC_GP_INT_IN)
+#define HWIO_GSI_IRAM_PTR_UC_GP_INT_IRAM_PTR_BMSK                                                             0xfff
+#define HWIO_GSI_IRAM_PTR_UC_GP_INT_IRAM_PTR_SHFT                                                               0x0
+
+#define HWIO_GSI_IRAM_PTR_INT_MOD_STOPED_ADDR                                                            (GSI_REG_BASE      + 0x0000044c)
+#define HWIO_GSI_IRAM_PTR_INT_MOD_STOPED_PHYS                                                            (GSI_REG_BASE_PHYS + 0x0000044c)
+#define HWIO_GSI_IRAM_PTR_INT_MOD_STOPED_OFFS                                                            (GSI_REG_BASE_OFFS + 0x0000044c)
+#define HWIO_GSI_IRAM_PTR_INT_MOD_STOPED_RMSK                                                                 0xfff
+#define HWIO_GSI_IRAM_PTR_INT_MOD_STOPED_ATTR                                                                   0x3
+#define HWIO_GSI_IRAM_PTR_INT_MOD_STOPED_IN          \
+        in_dword_masked(HWIO_GSI_IRAM_PTR_INT_MOD_STOPED_ADDR, HWIO_GSI_IRAM_PTR_INT_MOD_STOPED_RMSK)
+#define HWIO_GSI_IRAM_PTR_INT_MOD_STOPED_INM(m)      \
+        in_dword_masked(HWIO_GSI_IRAM_PTR_INT_MOD_STOPED_ADDR, m)
+#define HWIO_GSI_IRAM_PTR_INT_MOD_STOPED_OUT(v)      \
+        out_dword(HWIO_GSI_IRAM_PTR_INT_MOD_STOPED_ADDR,v)
+#define HWIO_GSI_IRAM_PTR_INT_MOD_STOPED_OUTM(m,v) \
+        out_dword_masked_ns(HWIO_GSI_IRAM_PTR_INT_MOD_STOPED_ADDR,m,v,HWIO_GSI_IRAM_PTR_INT_MOD_STOPED_IN)
+#define HWIO_GSI_IRAM_PTR_INT_MOD_STOPED_IRAM_PTR_BMSK                                                        0xfff
+#define HWIO_GSI_IRAM_PTR_INT_MOD_STOPED_IRAM_PTR_SHFT                                                          0x0
+
+#define HWIO_GSI_IRAM_PTR_INT_NOTIFY_MCS_ADDR                                                            (GSI_REG_BASE      + 0x00000470)
+#define HWIO_GSI_IRAM_PTR_INT_NOTIFY_MCS_PHYS                                                            (GSI_REG_BASE_PHYS + 0x00000470)
+#define HWIO_GSI_IRAM_PTR_INT_NOTIFY_MCS_OFFS                                                            (GSI_REG_BASE_OFFS + 0x00000470)
+#define HWIO_GSI_IRAM_PTR_INT_NOTIFY_MCS_RMSK                                                                 0xfff
+#define HWIO_GSI_IRAM_PTR_INT_NOTIFY_MCS_ATTR                                                                   0x3
+#define HWIO_GSI_IRAM_PTR_INT_NOTIFY_MCS_IN          \
+        in_dword_masked(HWIO_GSI_IRAM_PTR_INT_NOTIFY_MCS_ADDR, HWIO_GSI_IRAM_PTR_INT_NOTIFY_MCS_RMSK)
+#define HWIO_GSI_IRAM_PTR_INT_NOTIFY_MCS_INM(m)      \
+        in_dword_masked(HWIO_GSI_IRAM_PTR_INT_NOTIFY_MCS_ADDR, m)
+#define HWIO_GSI_IRAM_PTR_INT_NOTIFY_MCS_OUT(v)      \
+        out_dword(HWIO_GSI_IRAM_PTR_INT_NOTIFY_MCS_ADDR,v)
+#define HWIO_GSI_IRAM_PTR_INT_NOTIFY_MCS_OUTM(m,v) \
+        out_dword_masked_ns(HWIO_GSI_IRAM_PTR_INT_NOTIFY_MCS_ADDR,m,v,HWIO_GSI_IRAM_PTR_INT_NOTIFY_MCS_IN)
+#define HWIO_GSI_IRAM_PTR_INT_NOTIFY_MCS_IRAM_PTR_BMSK                                                        0xfff
+#define HWIO_GSI_IRAM_PTR_INT_NOTIFY_MCS_IRAM_PTR_SHFT                                                          0x0
+
+#define HWIO_GSI_INST_RAM_n_ADDR(n)                                                                      (GSI_REG_BASE      + 0x000a4000 + 0x4 * (n))
+#define HWIO_GSI_INST_RAM_n_PHYS(n)                                                                      (GSI_REG_BASE_PHYS + 0x000a4000 + 0x4 * (n))
+#define HWIO_GSI_INST_RAM_n_OFFS(n)                                                                      (GSI_REG_BASE_OFFS + 0x000a4000 + 0x4 * (n))
+#define HWIO_GSI_INST_RAM_n_RMSK                                                                         0xffffffff
+#define HWIO_GSI_INST_RAM_n_MAXn                                                                               8255
+#define HWIO_GSI_INST_RAM_n_ATTR                                                                                0x3
+#define HWIO_GSI_INST_RAM_n_INI(n)        \
+        in_dword_masked(HWIO_GSI_INST_RAM_n_ADDR(n), HWIO_GSI_INST_RAM_n_RMSK)
+#define HWIO_GSI_INST_RAM_n_INMI(n,mask)    \
+        in_dword_masked(HWIO_GSI_INST_RAM_n_ADDR(n), mask)
+#define HWIO_GSI_INST_RAM_n_OUTI(n,val)    \
+        out_dword(HWIO_GSI_INST_RAM_n_ADDR(n),val)
+#define HWIO_GSI_INST_RAM_n_OUTMI(n,mask,val) \
+        out_dword_masked_ns(HWIO_GSI_INST_RAM_n_ADDR(n),mask,val,HWIO_GSI_INST_RAM_n_INI(n))
+#define HWIO_GSI_INST_RAM_n_INST_BYTE_3_BMSK                                                             0xff000000
+#define HWIO_GSI_INST_RAM_n_INST_BYTE_3_SHFT                                                                   0x18
+#define HWIO_GSI_INST_RAM_n_INST_BYTE_2_BMSK                                                               0xff0000
+#define HWIO_GSI_INST_RAM_n_INST_BYTE_2_SHFT                                                                   0x10
+#define HWIO_GSI_INST_RAM_n_INST_BYTE_1_BMSK                                                                 0xff00
+#define HWIO_GSI_INST_RAM_n_INST_BYTE_1_SHFT                                                                    0x8
+#define HWIO_GSI_INST_RAM_n_INST_BYTE_0_BMSK                                                                   0xff
+#define HWIO_GSI_INST_RAM_n_INST_BYTE_0_SHFT                                                                    0x0
+
+#define HWIO_GSI_SHRAM_n_ADDR(n)                                                                         (GSI_REG_BASE      + 0x00002000 + 0x4 * (n))
+#define HWIO_GSI_SHRAM_n_PHYS(n)                                                                         (GSI_REG_BASE_PHYS + 0x00002000 + 0x4 * (n))
+#define HWIO_GSI_SHRAM_n_OFFS(n)                                                                         (GSI_REG_BASE_OFFS + 0x00002000 + 0x4 * (n))
+#define HWIO_GSI_SHRAM_n_RMSK                                                                            0xffffffff
+#define HWIO_GSI_SHRAM_n_MAXn                                                                                  2047
+#define HWIO_GSI_SHRAM_n_ATTR                                                                                   0x3
+#define HWIO_GSI_SHRAM_n_INI(n)        \
+        in_dword_masked(HWIO_GSI_SHRAM_n_ADDR(n), HWIO_GSI_SHRAM_n_RMSK, HWIO_GSI_SHRAM_n_ATTR)
+#define HWIO_GSI_SHRAM_n_INMI(n,mask)    \
+        in_dword_masked(HWIO_GSI_SHRAM_n_ADDR(n), mask, HWIO_GSI_SHRAM_n_ATTR)
+#define HWIO_GSI_SHRAM_n_OUTI(n,val)    \
+        out_dword(HWIO_GSI_SHRAM_n_ADDR(n),val, HWIO_GSI_SHRAM_n_ATTR)
+#define HWIO_GSI_SHRAM_n_OUTMI(n,mask,val) \
+        out_dword_masked_ns(HWIO_GSI_SHRAM_n_ADDR(n),mask,val,HWIO_GSI_SHRAM_n_INI(n))
+#define HWIO_GSI_SHRAM_n_SHRAM_BMSK                                                                      0xffffffff
+#define HWIO_GSI_SHRAM_n_SHRAM_SHFT                                                                             0x0
+
+#define HWIO_GSI_MAP_EE_n_CH_k_VP_TABLE_ADDR(n,k)                                                        (GSI_REG_BASE      + 0x00009000 + 0x400 * (n) + 0x4 * (k))
+#define HWIO_GSI_MAP_EE_n_CH_k_VP_TABLE_PHYS(n,k)                                                        (GSI_REG_BASE_PHYS + 0x00009000 + 0x400 * (n) + 0x4 * (k))
+#define HWIO_GSI_MAP_EE_n_CH_k_VP_TABLE_OFFS(n,k)                                                        (GSI_REG_BASE_OFFS + 0x00009000 + 0x400 * (n) + 0x4 * (k))
+#define HWIO_GSI_MAP_EE_n_CH_k_VP_TABLE_RMSK                                                                  0x1ff
+#define HWIO_GSI_MAP_EE_n_CH_k_VP_TABLE_MAXn                                                                      2
+#define HWIO_GSI_MAP_EE_n_CH_k_VP_TABLE_MAXk                                                                     27
+#define HWIO_GSI_MAP_EE_n_CH_k_VP_TABLE_ATTR                                                                    0x3
+#define HWIO_GSI_MAP_EE_n_CH_k_VP_TABLE_INI2(n,k)        \
+        in_dword_masked(HWIO_GSI_MAP_EE_n_CH_k_VP_TABLE_ADDR(n,k), HWIO_GSI_MAP_EE_n_CH_k_VP_TABLE_RMSK)
+#define HWIO_GSI_MAP_EE_n_CH_k_VP_TABLE_INMI2(n,k,mask)    \
+        in_dword_masked(HWIO_GSI_MAP_EE_n_CH_k_VP_TABLE_ADDR(n,k), mask)
+#define HWIO_GSI_MAP_EE_n_CH_k_VP_TABLE_OUTI2(n,k,val)    \
+        out_dword(HWIO_GSI_MAP_EE_n_CH_k_VP_TABLE_ADDR(n,k),val)
+#define HWIO_GSI_MAP_EE_n_CH_k_VP_TABLE_OUTMI2(n,k,mask,val) \
+        out_dword_masked_ns(HWIO_GSI_MAP_EE_n_CH_k_VP_TABLE_ADDR(n,k),mask,val,HWIO_GSI_MAP_EE_n_CH_k_VP_TABLE_INI2(n,k))
+#define HWIO_GSI_MAP_EE_n_CH_k_VP_TABLE_VALID_BMSK                                                            0x100
+#define HWIO_GSI_MAP_EE_n_CH_k_VP_TABLE_VALID_SHFT                                                              0x8
+#define HWIO_GSI_MAP_EE_n_CH_k_VP_TABLE_PHY_CH_BMSK                                                            0xff
+#define HWIO_GSI_MAP_EE_n_CH_k_VP_TABLE_PHY_CH_SHFT                                                             0x0
+
+#define HWIO_GSI_TEST_BUS_SEL_ADDR                                                                       (GSI_REG_BASE      + 0x00001000)
+#define HWIO_GSI_TEST_BUS_SEL_PHYS                                                                       (GSI_REG_BASE_PHYS + 0x00001000)
+#define HWIO_GSI_TEST_BUS_SEL_OFFS                                                                       (GSI_REG_BASE_OFFS + 0x00001000)
+#define HWIO_GSI_TEST_BUS_SEL_RMSK                                                                          0xf00ff
+#define HWIO_GSI_TEST_BUS_SEL_ATTR                                                                              0x3
+#define HWIO_GSI_TEST_BUS_SEL_IN          \
+        in_dword_masked(HWIO_GSI_TEST_BUS_SEL_ADDR, HWIO_GSI_TEST_BUS_SEL_RMSK, HWIO_GSI_TEST_BUS_SEL_ATTR)
+#define HWIO_GSI_TEST_BUS_SEL_INM(m)      \
+        in_dword_masked(HWIO_GSI_TEST_BUS_SEL_ADDR, m, HWIO_GSI_TEST_BUS_SEL_ATTR)
+#define HWIO_GSI_TEST_BUS_SEL_OUT(v)      \
+        out_dword(HWIO_GSI_TEST_BUS_SEL_ADDR,v, HWIO_GSI_TEST_BUS_SEL_ATTR)
+#define HWIO_GSI_TEST_BUS_SEL_OUTM(m,v) \
+        out_dword_masked_ns(HWIO_GSI_TEST_BUS_SEL_ADDR,m,v,HWIO_GSI_TEST_BUS_SEL_IN)
+#define HWIO_GSI_TEST_BUS_SEL_GSI_HW_EVENTS_SEL_BMSK                                                        0xf0000
+#define HWIO_GSI_TEST_BUS_SEL_GSI_HW_EVENTS_SEL_SHFT                                                           0x10
+#define HWIO_GSI_TEST_BUS_SEL_GSI_TESTBUS_SEL_BMSK                                                             0xff
+#define HWIO_GSI_TEST_BUS_SEL_GSI_TESTBUS_SEL_SHFT                                                              0x0
+#define HWIO_GSI_TEST_BUS_SEL_GSI_TESTBUS_SEL_ZEROS_FVAL                                                        0x0
+#define HWIO_GSI_TEST_BUS_SEL_GSI_TESTBUS_SEL_MCS_0_FVAL                                                        0x1
+#define HWIO_GSI_TEST_BUS_SEL_GSI_TESTBUS_SEL_MCS_1_FVAL                                                        0x2
+#define HWIO_GSI_TEST_BUS_SEL_GSI_TESTBUS_SEL_MCS_2_FVAL                                                        0x3
+#define HWIO_GSI_TEST_BUS_SEL_GSI_TESTBUS_SEL_MCS_3_FVAL                                                        0x4
+#define HWIO_GSI_TEST_BUS_SEL_GSI_TESTBUS_SEL_MCS_4_FVAL                                                        0x5
+#define HWIO_GSI_TEST_BUS_SEL_GSI_TESTBUS_SEL_DB_ENG_FVAL                                                       0x9
+#define HWIO_GSI_TEST_BUS_SEL_GSI_TESTBUS_SEL_REE_0_FVAL                                                        0xb
+#define HWIO_GSI_TEST_BUS_SEL_GSI_TESTBUS_SEL_REE_1_FVAL                                                        0xc
+#define HWIO_GSI_TEST_BUS_SEL_GSI_TESTBUS_SEL_REE_2_FVAL                                                        0xd
+#define HWIO_GSI_TEST_BUS_SEL_GSI_TESTBUS_SEL_REE_3_FVAL                                                        0xe
+#define HWIO_GSI_TEST_BUS_SEL_GSI_TESTBUS_SEL_REE_4_FVAL                                                        0xf
+#define HWIO_GSI_TEST_BUS_SEL_GSI_TESTBUS_SEL_REE_5_FVAL                                                       0x10
+#define HWIO_GSI_TEST_BUS_SEL_GSI_TESTBUS_SEL_REE_6_FVAL                                                       0x11
+#define HWIO_GSI_TEST_BUS_SEL_GSI_TESTBUS_SEL_REE_7_FVAL                                                       0x12
+#define HWIO_GSI_TEST_BUS_SEL_GSI_TESTBUS_SEL_EVE_0_FVAL                                                       0x13
+#define HWIO_GSI_TEST_BUS_SEL_GSI_TESTBUS_SEL_EVE_1_FVAL                                                       0x14
+#define HWIO_GSI_TEST_BUS_SEL_GSI_TESTBUS_SEL_EVE_2_FVAL                                                       0x15
+#define HWIO_GSI_TEST_BUS_SEL_GSI_TESTBUS_SEL_EVE_3_FVAL                                                       0x16
+#define HWIO_GSI_TEST_BUS_SEL_GSI_TESTBUS_SEL_EVE_4_FVAL                                                       0x17
+#define HWIO_GSI_TEST_BUS_SEL_GSI_TESTBUS_SEL_EVE_5_FVAL                                                       0x18
+#define HWIO_GSI_TEST_BUS_SEL_GSI_TESTBUS_SEL_IE_0_FVAL                                                        0x1b
+#define HWIO_GSI_TEST_BUS_SEL_GSI_TESTBUS_SEL_IE_1_FVAL                                                        0x1c
+#define HWIO_GSI_TEST_BUS_SEL_GSI_TESTBUS_SEL_IE_2_FVAL                                                        0x1d
+#define HWIO_GSI_TEST_BUS_SEL_GSI_TESTBUS_SEL_IC_0_FVAL                                                        0x1f
+#define HWIO_GSI_TEST_BUS_SEL_GSI_TESTBUS_SEL_IC_1_FVAL                                                        0x20
+#define HWIO_GSI_TEST_BUS_SEL_GSI_TESTBUS_SEL_IC_2_FVAL                                                        0x21
+#define HWIO_GSI_TEST_BUS_SEL_GSI_TESTBUS_SEL_IC_3_FVAL                                                        0x22
+#define HWIO_GSI_TEST_BUS_SEL_GSI_TESTBUS_SEL_IC_4_FVAL                                                        0x23
+#define HWIO_GSI_TEST_BUS_SEL_GSI_TESTBUS_SEL_MOQA_0_FVAL                                                      0x27
+#define HWIO_GSI_TEST_BUS_SEL_GSI_TESTBUS_SEL_MOQA_1_FVAL                                                      0x28
+#define HWIO_GSI_TEST_BUS_SEL_GSI_TESTBUS_SEL_MOQA_2_FVAL                                                      0x29
+#define HWIO_GSI_TEST_BUS_SEL_GSI_TESTBUS_SEL_MOQA_3_FVAL                                                      0x2a
+#define HWIO_GSI_TEST_BUS_SEL_GSI_TESTBUS_SEL_TMR_0_FVAL                                                       0x2b
+#define HWIO_GSI_TEST_BUS_SEL_GSI_TESTBUS_SEL_TMR_1_FVAL                                                       0x2c
+#define HWIO_GSI_TEST_BUS_SEL_GSI_TESTBUS_SEL_TMR_2_FVAL                                                       0x2d
+#define HWIO_GSI_TEST_BUS_SEL_GSI_TESTBUS_SEL_TMR_3_FVAL                                                       0x2e
+#define HWIO_GSI_TEST_BUS_SEL_GSI_TESTBUS_SEL_RD_WR_0_FVAL                                                     0x33
+#define HWIO_GSI_TEST_BUS_SEL_GSI_TESTBUS_SEL_RD_WR_1_FVAL                                                     0x34
+#define HWIO_GSI_TEST_BUS_SEL_GSI_TESTBUS_SEL_RD_WR_2_FVAL                                                     0x35
+#define HWIO_GSI_TEST_BUS_SEL_GSI_TESTBUS_SEL_RD_WR_3_FVAL                                                     0x36
+#define HWIO_GSI_TEST_BUS_SEL_GSI_TESTBUS_SEL_CSR_FVAL                                                         0x3a
+#define HWIO_GSI_TEST_BUS_SEL_GSI_TESTBUS_SEL_SDMA_0_FVAL                                                      0x3c
+#define HWIO_GSI_TEST_BUS_SEL_GSI_TESTBUS_SEL_SMDA_1_FVAL                                                      0x3d
+#define HWIO_GSI_TEST_BUS_SEL_GSI_TESTBUS_SEL_CSR_1_FVAL                                                       0x3e
+#define HWIO_GSI_TEST_BUS_SEL_GSI_TESTBUS_SEL_CSR_2_FVAL                                                       0x3f
+#define HWIO_GSI_TEST_BUS_SEL_GSI_TESTBUS_SEL_MCS_5_FVAL                                                       0x40
+#define HWIO_GSI_TEST_BUS_SEL_GSI_TESTBUS_SEL_IC_5_FVAL                                                        0x41
+#define HWIO_GSI_TEST_BUS_SEL_GSI_TESTBUS_SEL_CSR_3_FVAL                                                       0x42
+#define HWIO_GSI_TEST_BUS_SEL_GSI_TESTBUS_SEL_TLV_0_FVAL                                                       0x43
+#define HWIO_GSI_TEST_BUS_SEL_GSI_TESTBUS_SEL_REE_8_FVAL                                                       0x44
+#define HWIO_GSI_TEST_BUS_SEL_GSI_TESTBUS_SEL_IE_NOTIFY_FVAL                                                   0x45
+#define HWIO_GSI_TEST_BUS_SEL_GSI_TESTBUS_SEL_DB_MSI_FVAL                                                      0x46
+#define HWIO_GSI_TEST_BUS_SEL_GSI_TESTBUS_SEL_REE_9_FVAL                                                       0x47
+
+#define HWIO_GSI_TEST_BUS_REG_ADDR                                                                       (GSI_REG_BASE      + 0x00001008)
+#define HWIO_GSI_TEST_BUS_REG_PHYS                                                                       (GSI_REG_BASE_PHYS + 0x00001008)
+#define HWIO_GSI_TEST_BUS_REG_OFFS                                                                       (GSI_REG_BASE_OFFS + 0x00001008)
+#define HWIO_GSI_TEST_BUS_REG_RMSK                                                                       0xffffffff
+#define HWIO_GSI_TEST_BUS_REG_ATTR                                                                              0x1
+#define HWIO_GSI_TEST_BUS_REG_IN          \
+        in_dword_masked(HWIO_GSI_TEST_BUS_REG_ADDR, HWIO_GSI_TEST_BUS_REG_RMSK, HWIO_GSI_TEST_BUS_REG_ATTR)
+#define HWIO_GSI_TEST_BUS_REG_INM(m)      \
+        in_dword_masked(HWIO_GSI_TEST_BUS_REG_ADDR, m, HWIO_GSI_TEST_BUS_REG_ATTR)
+#define HWIO_GSI_TEST_BUS_REG_GSI_TESTBUS_REG_BMSK                                                       0xffffffff
+#define HWIO_GSI_TEST_BUS_REG_GSI_TESTBUS_REG_SHFT                                                              0x0
+
+#define HWIO_GSI_DEBUG_BUSY_REG_ADDR                                                                     (GSI_REG_BASE      + 0x00001010)
+#define HWIO_GSI_DEBUG_BUSY_REG_PHYS                                                                     (GSI_REG_BASE_PHYS + 0x00001010)
+#define HWIO_GSI_DEBUG_BUSY_REG_OFFS                                                                     (GSI_REG_BASE_OFFS + 0x00001010)
+#define HWIO_GSI_DEBUG_BUSY_REG_RMSK                                                                         0x1fff
+#define HWIO_GSI_DEBUG_BUSY_REG_ATTR                                                                            0x1
+#define HWIO_GSI_DEBUG_BUSY_REG_IN          \
+        in_dword_masked(HWIO_GSI_DEBUG_BUSY_REG_ADDR, HWIO_GSI_DEBUG_BUSY_REG_RMSK)
+#define HWIO_GSI_DEBUG_BUSY_REG_INM(m)      \
+        in_dword_masked(HWIO_GSI_DEBUG_BUSY_REG_ADDR, m)
+#define HWIO_GSI_DEBUG_BUSY_REG_SDMA_BUSY_BMSK                                                               0x1000
+#define HWIO_GSI_DEBUG_BUSY_REG_SDMA_BUSY_SHFT                                                                  0xc
+#define HWIO_GSI_DEBUG_BUSY_REG_IC_BUSY_BMSK                                                                  0x800
+#define HWIO_GSI_DEBUG_BUSY_REG_IC_BUSY_SHFT                                                                    0xb
+#define HWIO_GSI_DEBUG_BUSY_REG_UC_BUSY_BMSK                                                                  0x400
+#define HWIO_GSI_DEBUG_BUSY_REG_UC_BUSY_SHFT                                                                    0xa
+#define HWIO_GSI_DEBUG_BUSY_REG_DBG_CNT_BUSY_BMSK                                                             0x200
+#define HWIO_GSI_DEBUG_BUSY_REG_DBG_CNT_BUSY_SHFT                                                               0x9
+#define HWIO_GSI_DEBUG_BUSY_REG_DB_ENG_BUSY_BMSK                                                              0x100
+#define HWIO_GSI_DEBUG_BUSY_REG_DB_ENG_BUSY_SHFT                                                                0x8
+#define HWIO_GSI_DEBUG_BUSY_REG_REE_PWR_CLPS_BUSY_BMSK                                                         0x80
+#define HWIO_GSI_DEBUG_BUSY_REG_REE_PWR_CLPS_BUSY_SHFT                                                          0x7
+#define HWIO_GSI_DEBUG_BUSY_REG_INT_ENG_BUSY_BMSK                                                              0x40
+#define HWIO_GSI_DEBUG_BUSY_REG_INT_ENG_BUSY_SHFT                                                               0x6
+#define HWIO_GSI_DEBUG_BUSY_REG_EV_ENG_BUSY_BMSK                                                               0x20
+#define HWIO_GSI_DEBUG_BUSY_REG_EV_ENG_BUSY_SHFT                                                                0x5
+#define HWIO_GSI_DEBUG_BUSY_REG_RD_WR_BUSY_BMSK                                                                0x10
+#define HWIO_GSI_DEBUG_BUSY_REG_RD_WR_BUSY_SHFT                                                                 0x4
+#define HWIO_GSI_DEBUG_BUSY_REG_TIMER_BUSY_BMSK                                                                 0x8
+#define HWIO_GSI_DEBUG_BUSY_REG_TIMER_BUSY_SHFT                                                                 0x3
+#define HWIO_GSI_DEBUG_BUSY_REG_MCS_BUSY_BMSK                                                                   0x4
+#define HWIO_GSI_DEBUG_BUSY_REG_MCS_BUSY_SHFT                                                                   0x2
+#define HWIO_GSI_DEBUG_BUSY_REG_REE_BUSY_BMSK                                                                   0x2
+#define HWIO_GSI_DEBUG_BUSY_REG_REE_BUSY_SHFT                                                                   0x1
+#define HWIO_GSI_DEBUG_BUSY_REG_CSR_BUSY_BMSK                                                                   0x1
+#define HWIO_GSI_DEBUG_BUSY_REG_CSR_BUSY_SHFT                                                                   0x0
+
+#define HWIO_GSI_DEBUG_EVENT_PENDING_k_ADDR(k)                                                           (GSI_REG_BASE      + 0x00001a80 + 0x4 * (k))
+#define HWIO_GSI_DEBUG_EVENT_PENDING_k_PHYS(k)                                                           (GSI_REG_BASE_PHYS + 0x00001a80 + 0x4 * (k))
+#define HWIO_GSI_DEBUG_EVENT_PENDING_k_OFFS(k)                                                           (GSI_REG_BASE_OFFS + 0x00001a80 + 0x4 * (k))
+#define HWIO_GSI_DEBUG_EVENT_PENDING_k_RMSK                                                              0xffffffff
+#define HWIO_GSI_DEBUG_EVENT_PENDING_k_MAXk                                                                       1
+#define HWIO_GSI_DEBUG_EVENT_PENDING_k_ATTR                                                                     0x1
+#define HWIO_GSI_DEBUG_EVENT_PENDING_k_INI(k)        \
+        in_dword_masked(HWIO_GSI_DEBUG_EVENT_PENDING_k_ADDR(k), HWIO_GSI_DEBUG_EVENT_PENDING_k_RMSK)
+#define HWIO_GSI_DEBUG_EVENT_PENDING_k_INMI(k,mask)    \
+        in_dword_masked(HWIO_GSI_DEBUG_EVENT_PENDING_k_ADDR(k), mask)
+#define HWIO_GSI_DEBUG_EVENT_PENDING_k_CHID_BIT_MAP_BMSK                                                 0xffffffff
+#define HWIO_GSI_DEBUG_EVENT_PENDING_k_CHID_BIT_MAP_SHFT                                                        0x0
+
+#define HWIO_GSI_DEBUG_TIMER_PENDING_k_ADDR(k)                                                           (GSI_REG_BASE      + 0x00001aa0 + 0x4 * (k))
+#define HWIO_GSI_DEBUG_TIMER_PENDING_k_PHYS(k)                                                           (GSI_REG_BASE_PHYS + 0x00001aa0 + 0x4 * (k))
+#define HWIO_GSI_DEBUG_TIMER_PENDING_k_OFFS(k)                                                           (GSI_REG_BASE_OFFS + 0x00001aa0 + 0x4 * (k))
+#define HWIO_GSI_DEBUG_TIMER_PENDING_k_RMSK                                                              0xffffffff
+#define HWIO_GSI_DEBUG_TIMER_PENDING_k_MAXk                                                                       1
+#define HWIO_GSI_DEBUG_TIMER_PENDING_k_ATTR                                                                     0x1
+#define HWIO_GSI_DEBUG_TIMER_PENDING_k_INI(k)        \
+        in_dword_masked(HWIO_GSI_DEBUG_TIMER_PENDING_k_ADDR(k), HWIO_GSI_DEBUG_TIMER_PENDING_k_RMSK)
+#define HWIO_GSI_DEBUG_TIMER_PENDING_k_INMI(k,mask)    \
+        in_dword_masked(HWIO_GSI_DEBUG_TIMER_PENDING_k_ADDR(k), mask)
+#define HWIO_GSI_DEBUG_TIMER_PENDING_k_CHID_BIT_MAP_BMSK                                                 0xffffffff
+#define HWIO_GSI_DEBUG_TIMER_PENDING_k_CHID_BIT_MAP_SHFT                                                        0x0
+
+#define HWIO_GSI_DEBUG_RD_WR_PENDING_k_ADDR(k)                                                           (GSI_REG_BASE      + 0x00001ac0 + 0x4 * (k))
+#define HWIO_GSI_DEBUG_RD_WR_PENDING_k_PHYS(k)                                                           (GSI_REG_BASE_PHYS + 0x00001ac0 + 0x4 * (k))
+#define HWIO_GSI_DEBUG_RD_WR_PENDING_k_OFFS(k)                                                           (GSI_REG_BASE_OFFS + 0x00001ac0 + 0x4 * (k))
+#define HWIO_GSI_DEBUG_RD_WR_PENDING_k_RMSK                                                              0xffffffff
+#define HWIO_GSI_DEBUG_RD_WR_PENDING_k_MAXk                                                                       1
+#define HWIO_GSI_DEBUG_RD_WR_PENDING_k_ATTR                                                                     0x1
+#define HWIO_GSI_DEBUG_RD_WR_PENDING_k_INI(k)        \
+        in_dword_masked(HWIO_GSI_DEBUG_RD_WR_PENDING_k_ADDR(k), HWIO_GSI_DEBUG_RD_WR_PENDING_k_RMSK)
+#define HWIO_GSI_DEBUG_RD_WR_PENDING_k_INMI(k,mask)    \
+        in_dword_masked(HWIO_GSI_DEBUG_RD_WR_PENDING_k_ADDR(k), mask)
+#define HWIO_GSI_DEBUG_RD_WR_PENDING_k_CHID_BIT_MAP_BMSK                                                 0xffffffff
+#define HWIO_GSI_DEBUG_RD_WR_PENDING_k_CHID_BIT_MAP_SHFT                                                        0x0
+
+#define HWIO_GSI_SPARE_REG_1_ADDR                                                                        (GSI_REG_BASE      + 0x00001030)
+#define HWIO_GSI_SPARE_REG_1_PHYS                                                                        (GSI_REG_BASE_PHYS + 0x00001030)
+#define HWIO_GSI_SPARE_REG_1_OFFS                                                                        (GSI_REG_BASE_OFFS + 0x00001030)
+#define HWIO_GSI_SPARE_REG_1_RMSK                                                                               0x1
+#define HWIO_GSI_SPARE_REG_1_ATTR                                                                               0x3
+#define HWIO_GSI_SPARE_REG_1_IN          \
+        in_dword_masked(HWIO_GSI_SPARE_REG_1_ADDR, HWIO_GSI_SPARE_REG_1_RMSK)
+#define HWIO_GSI_SPARE_REG_1_INM(m)      \
+        in_dword_masked(HWIO_GSI_SPARE_REG_1_ADDR, m)
+#define HWIO_GSI_SPARE_REG_1_OUT(v)      \
+        out_dword(HWIO_GSI_SPARE_REG_1_ADDR,v)
+#define HWIO_GSI_SPARE_REG_1_OUTM(m,v) \
+        out_dword_masked_ns(HWIO_GSI_SPARE_REG_1_ADDR,m,v,HWIO_GSI_SPARE_REG_1_IN)
+#define HWIO_GSI_SPARE_REG_1_FIX_IEOB_WRONG_MSK_DISABLE_BMSK                                                    0x1
+#define HWIO_GSI_SPARE_REG_1_FIX_IEOB_WRONG_MSK_DISABLE_SHFT                                                    0x0
+
+#define HWIO_GSI_DEBUG_PC_FROM_SW_ADDR                                                                   (GSI_REG_BASE      + 0x00001040)
+#define HWIO_GSI_DEBUG_PC_FROM_SW_PHYS                                                                   (GSI_REG_BASE_PHYS + 0x00001040)
+#define HWIO_GSI_DEBUG_PC_FROM_SW_OFFS                                                                   (GSI_REG_BASE_OFFS + 0x00001040)
+#define HWIO_GSI_DEBUG_PC_FROM_SW_RMSK                                                                        0xfff
+#define HWIO_GSI_DEBUG_PC_FROM_SW_ATTR                                                                          0x3
+#define HWIO_GSI_DEBUG_PC_FROM_SW_IN          \
+        in_dword_masked(HWIO_GSI_DEBUG_PC_FROM_SW_ADDR, HWIO_GSI_DEBUG_PC_FROM_SW_RMSK)
+#define HWIO_GSI_DEBUG_PC_FROM_SW_INM(m)      \
+        in_dword_masked(HWIO_GSI_DEBUG_PC_FROM_SW_ADDR, m)
+#define HWIO_GSI_DEBUG_PC_FROM_SW_OUT(v)      \
+        out_dword(HWIO_GSI_DEBUG_PC_FROM_SW_ADDR,v)
+#define HWIO_GSI_DEBUG_PC_FROM_SW_OUTM(m,v) \
+        out_dword_masked_ns(HWIO_GSI_DEBUG_PC_FROM_SW_ADDR,m,v,HWIO_GSI_DEBUG_PC_FROM_SW_IN)
+#define HWIO_GSI_DEBUG_PC_FROM_SW_IRAM_PTR_BMSK                                                               0xfff
+#define HWIO_GSI_DEBUG_PC_FROM_SW_IRAM_PTR_SHFT                                                                 0x0
+
+#define HWIO_GSI_DEBUG_SW_STALL_ADDR                                                                     (GSI_REG_BASE      + 0x00001044)
+#define HWIO_GSI_DEBUG_SW_STALL_PHYS                                                                     (GSI_REG_BASE_PHYS + 0x00001044)
+#define HWIO_GSI_DEBUG_SW_STALL_OFFS                                                                     (GSI_REG_BASE_OFFS + 0x00001044)
+#define HWIO_GSI_DEBUG_SW_STALL_RMSK                                                                            0x1
+#define HWIO_GSI_DEBUG_SW_STALL_ATTR                                                                            0x3
+#define HWIO_GSI_DEBUG_SW_STALL_IN          \
+        in_dword_masked(HWIO_GSI_DEBUG_SW_STALL_ADDR, HWIO_GSI_DEBUG_SW_STALL_RMSK)
+#define HWIO_GSI_DEBUG_SW_STALL_INM(m)      \
+        in_dword_masked(HWIO_GSI_DEBUG_SW_STALL_ADDR, m)
+#define HWIO_GSI_DEBUG_SW_STALL_OUT(v)      \
+        out_dword(HWIO_GSI_DEBUG_SW_STALL_ADDR,v)
+#define HWIO_GSI_DEBUG_SW_STALL_OUTM(m,v) \
+        out_dword_masked_ns(HWIO_GSI_DEBUG_SW_STALL_ADDR,m,v,HWIO_GSI_DEBUG_SW_STALL_IN)
+#define HWIO_GSI_DEBUG_SW_STALL_MCS_STALL_BMSK                                                                  0x1
+#define HWIO_GSI_DEBUG_SW_STALL_MCS_STALL_SHFT                                                                  0x0
+
+#define HWIO_GSI_DEBUG_PC_FOR_DEBUG_ADDR                                                                 (GSI_REG_BASE      + 0x00001048)
+#define HWIO_GSI_DEBUG_PC_FOR_DEBUG_PHYS                                                                 (GSI_REG_BASE_PHYS + 0x00001048)
+#define HWIO_GSI_DEBUG_PC_FOR_DEBUG_OFFS                                                                 (GSI_REG_BASE_OFFS + 0x00001048)
+#define HWIO_GSI_DEBUG_PC_FOR_DEBUG_RMSK                                                                      0xfff
+#define HWIO_GSI_DEBUG_PC_FOR_DEBUG_ATTR                                                                        0x1
+#define HWIO_GSI_DEBUG_PC_FOR_DEBUG_IN          \
+        in_dword_masked(HWIO_GSI_DEBUG_PC_FOR_DEBUG_ADDR, HWIO_GSI_DEBUG_PC_FOR_DEBUG_RMSK)
+#define HWIO_GSI_DEBUG_PC_FOR_DEBUG_INM(m)      \
+        in_dword_masked(HWIO_GSI_DEBUG_PC_FOR_DEBUG_ADDR, m)
+#define HWIO_GSI_DEBUG_PC_FOR_DEBUG_IRAM_PTR_BMSK                                                             0xfff
+#define HWIO_GSI_DEBUG_PC_FOR_DEBUG_IRAM_PTR_SHFT                                                               0x0
+
+#define HWIO_GSI_DEBUG_QSB_LOG_SEL_ADDR                                                                  (GSI_REG_BASE      + 0x00001050)
+#define HWIO_GSI_DEBUG_QSB_LOG_SEL_PHYS                                                                  (GSI_REG_BASE_PHYS + 0x00001050)
+#define HWIO_GSI_DEBUG_QSB_LOG_SEL_OFFS                                                                  (GSI_REG_BASE_OFFS + 0x00001050)
+#define HWIO_GSI_DEBUG_QSB_LOG_SEL_RMSK                                                                    0xffff01
+#define HWIO_GSI_DEBUG_QSB_LOG_SEL_ATTR                                                                         0x3
+#define HWIO_GSI_DEBUG_QSB_LOG_SEL_IN          \
+        in_dword_masked(HWIO_GSI_DEBUG_QSB_LOG_SEL_ADDR, HWIO_GSI_DEBUG_QSB_LOG_SEL_RMSK)
+#define HWIO_GSI_DEBUG_QSB_LOG_SEL_INM(m)      \
+        in_dword_masked(HWIO_GSI_DEBUG_QSB_LOG_SEL_ADDR, m)
+#define HWIO_GSI_DEBUG_QSB_LOG_SEL_OUT(v)      \
+        out_dword(HWIO_GSI_DEBUG_QSB_LOG_SEL_ADDR,v)
+#define HWIO_GSI_DEBUG_QSB_LOG_SEL_OUTM(m,v) \
+        out_dword_masked_ns(HWIO_GSI_DEBUG_QSB_LOG_SEL_ADDR,m,v,HWIO_GSI_DEBUG_QSB_LOG_SEL_IN)
+#define HWIO_GSI_DEBUG_QSB_LOG_SEL_SEL_MID_BMSK                                                            0xff0000
+#define HWIO_GSI_DEBUG_QSB_LOG_SEL_SEL_MID_SHFT                                                                0x10
+#define HWIO_GSI_DEBUG_QSB_LOG_SEL_SEL_TID_BMSK                                                              0xff00
+#define HWIO_GSI_DEBUG_QSB_LOG_SEL_SEL_TID_SHFT                                                                 0x8
+#define HWIO_GSI_DEBUG_QSB_LOG_SEL_SEL_WRITE_BMSK                                                               0x1
+#define HWIO_GSI_DEBUG_QSB_LOG_SEL_SEL_WRITE_SHFT                                                               0x0
+
+#define HWIO_GSI_DEBUG_QSB_LOG_CLR_ADDR                                                                  (GSI_REG_BASE      + 0x00001058)
+#define HWIO_GSI_DEBUG_QSB_LOG_CLR_PHYS                                                                  (GSI_REG_BASE_PHYS + 0x00001058)
+#define HWIO_GSI_DEBUG_QSB_LOG_CLR_OFFS                                                                  (GSI_REG_BASE_OFFS + 0x00001058)
+#define HWIO_GSI_DEBUG_QSB_LOG_CLR_RMSK                                                                         0x1
+#define HWIO_GSI_DEBUG_QSB_LOG_CLR_ATTR                                                                         0x2
+#define HWIO_GSI_DEBUG_QSB_LOG_CLR_OUT(v)      \
+        out_dword(HWIO_GSI_DEBUG_QSB_LOG_CLR_ADDR,v)
+#define HWIO_GSI_DEBUG_QSB_LOG_CLR_LOG_CLR_BMSK                                                                 0x1
+#define HWIO_GSI_DEBUG_QSB_LOG_CLR_LOG_CLR_SHFT                                                                 0x0
+
+#define HWIO_GSI_DEBUG_QSB_LOG_ERR_TRNS_ID_ADDR                                                          (GSI_REG_BASE      + 0x00001060)
+#define HWIO_GSI_DEBUG_QSB_LOG_ERR_TRNS_ID_PHYS                                                          (GSI_REG_BASE_PHYS + 0x00001060)
+#define HWIO_GSI_DEBUG_QSB_LOG_ERR_TRNS_ID_OFFS                                                          (GSI_REG_BASE_OFFS + 0x00001060)
+#define HWIO_GSI_DEBUG_QSB_LOG_ERR_TRNS_ID_RMSK                                                           0x1ffff01
+#define HWIO_GSI_DEBUG_QSB_LOG_ERR_TRNS_ID_ATTR                                                                 0x1
+#define HWIO_GSI_DEBUG_QSB_LOG_ERR_TRNS_ID_IN          \
+        in_dword_masked(HWIO_GSI_DEBUG_QSB_LOG_ERR_TRNS_ID_ADDR, HWIO_GSI_DEBUG_QSB_LOG_ERR_TRNS_ID_RMSK)
+#define HWIO_GSI_DEBUG_QSB_LOG_ERR_TRNS_ID_INM(m)      \
+        in_dword_masked(HWIO_GSI_DEBUG_QSB_LOG_ERR_TRNS_ID_ADDR, m)
+#define HWIO_GSI_DEBUG_QSB_LOG_ERR_TRNS_ID_ERR_SAVED_BMSK                                                 0x1000000
+#define HWIO_GSI_DEBUG_QSB_LOG_ERR_TRNS_ID_ERR_SAVED_SHFT                                                      0x18
+#define HWIO_GSI_DEBUG_QSB_LOG_ERR_TRNS_ID_ERR_MID_BMSK                                                    0xff0000
+#define HWIO_GSI_DEBUG_QSB_LOG_ERR_TRNS_ID_ERR_MID_SHFT                                                        0x10
+#define HWIO_GSI_DEBUG_QSB_LOG_ERR_TRNS_ID_ERR_TID_BMSK                                                      0xff00
+#define HWIO_GSI_DEBUG_QSB_LOG_ERR_TRNS_ID_ERR_TID_SHFT                                                         0x8
+#define HWIO_GSI_DEBUG_QSB_LOG_ERR_TRNS_ID_ERR_WRITE_BMSK                                                       0x1
+#define HWIO_GSI_DEBUG_QSB_LOG_ERR_TRNS_ID_ERR_WRITE_SHFT                                                       0x0
+
+#define HWIO_GSI_DEBUG_QSB_LOG_0_ADDR                                                                    (GSI_REG_BASE      + 0x00001064)
+#define HWIO_GSI_DEBUG_QSB_LOG_0_PHYS                                                                    (GSI_REG_BASE_PHYS + 0x00001064)
+#define HWIO_GSI_DEBUG_QSB_LOG_0_OFFS                                                                    (GSI_REG_BASE_OFFS + 0x00001064)
+#define HWIO_GSI_DEBUG_QSB_LOG_0_RMSK                                                                    0xffffffff
+#define HWIO_GSI_DEBUG_QSB_LOG_0_ATTR                                                                           0x1
+#define HWIO_GSI_DEBUG_QSB_LOG_0_IN          \
+        in_dword_masked(HWIO_GSI_DEBUG_QSB_LOG_0_ADDR, HWIO_GSI_DEBUG_QSB_LOG_0_RMSK)
+#define HWIO_GSI_DEBUG_QSB_LOG_0_INM(m)      \
+        in_dword_masked(HWIO_GSI_DEBUG_QSB_LOG_0_ADDR, m)
+#define HWIO_GSI_DEBUG_QSB_LOG_0_ADDR_31_0_BMSK                                                          0xffffffff
+#define HWIO_GSI_DEBUG_QSB_LOG_0_ADDR_31_0_SHFT                                                                 0x0
+
+#define HWIO_GSI_DEBUG_QSB_LOG_1_ADDR                                                                    (GSI_REG_BASE      + 0x00001068)
+#define HWIO_GSI_DEBUG_QSB_LOG_1_PHYS                                                                    (GSI_REG_BASE_PHYS + 0x00001068)
+#define HWIO_GSI_DEBUG_QSB_LOG_1_OFFS                                                                    (GSI_REG_BASE_OFFS + 0x00001068)
+#define HWIO_GSI_DEBUG_QSB_LOG_1_RMSK                                                                    0xfff7ffff
+#define HWIO_GSI_DEBUG_QSB_LOG_1_ATTR                                                                           0x1
+#define HWIO_GSI_DEBUG_QSB_LOG_1_IN          \
+        in_dword_masked(HWIO_GSI_DEBUG_QSB_LOG_1_ADDR, HWIO_GSI_DEBUG_QSB_LOG_1_RMSK)
+#define HWIO_GSI_DEBUG_QSB_LOG_1_INM(m)      \
+        in_dword_masked(HWIO_GSI_DEBUG_QSB_LOG_1_ADDR, m)
+#define HWIO_GSI_DEBUG_QSB_LOG_1_AREQPRIORITY_BMSK                                                       0xf0000000
+#define HWIO_GSI_DEBUG_QSB_LOG_1_AREQPRIORITY_SHFT                                                             0x1c
+#define HWIO_GSI_DEBUG_QSB_LOG_1_ASIZE_BMSK                                                               0xf000000
+#define HWIO_GSI_DEBUG_QSB_LOG_1_ASIZE_SHFT                                                                    0x18
+#define HWIO_GSI_DEBUG_QSB_LOG_1_ALEN_BMSK                                                                 0xf00000
+#define HWIO_GSI_DEBUG_QSB_LOG_1_ALEN_SHFT                                                                     0x14
+#define HWIO_GSI_DEBUG_QSB_LOG_1_AOOOWR_BMSK                                                                0x40000
+#define HWIO_GSI_DEBUG_QSB_LOG_1_AOOOWR_SHFT                                                                   0x12
+#define HWIO_GSI_DEBUG_QSB_LOG_1_AOOORD_BMSK                                                                0x20000
+#define HWIO_GSI_DEBUG_QSB_LOG_1_AOOORD_SHFT                                                                   0x11
+#define HWIO_GSI_DEBUG_QSB_LOG_1_ATRANSIENT_BMSK                                                            0x10000
+#define HWIO_GSI_DEBUG_QSB_LOG_1_ATRANSIENT_SHFT                                                               0x10
+#define HWIO_GSI_DEBUG_QSB_LOG_1_ACACHEABLE_BMSK                                                             0x8000
+#define HWIO_GSI_DEBUG_QSB_LOG_1_ACACHEABLE_SHFT                                                                0xf
+#define HWIO_GSI_DEBUG_QSB_LOG_1_ASHARED_BMSK                                                                0x4000
+#define HWIO_GSI_DEBUG_QSB_LOG_1_ASHARED_SHFT                                                                   0xe
+#define HWIO_GSI_DEBUG_QSB_LOG_1_ANOALLOCATE_BMSK                                                            0x2000
+#define HWIO_GSI_DEBUG_QSB_LOG_1_ANOALLOCATE_SHFT                                                               0xd
+#define HWIO_GSI_DEBUG_QSB_LOG_1_AINNERSHARED_BMSK                                                           0x1000
+#define HWIO_GSI_DEBUG_QSB_LOG_1_AINNERSHARED_SHFT                                                              0xc
+#define HWIO_GSI_DEBUG_QSB_LOG_1_ADDR_43_32_BMSK                                                              0xfff
+#define HWIO_GSI_DEBUG_QSB_LOG_1_ADDR_43_32_SHFT                                                                0x0
+
+#define HWIO_GSI_DEBUG_QSB_LOG_2_ADDR                                                                    (GSI_REG_BASE      + 0x0000106c)
+#define HWIO_GSI_DEBUG_QSB_LOG_2_PHYS                                                                    (GSI_REG_BASE_PHYS + 0x0000106c)
+#define HWIO_GSI_DEBUG_QSB_LOG_2_OFFS                                                                    (GSI_REG_BASE_OFFS + 0x0000106c)
+#define HWIO_GSI_DEBUG_QSB_LOG_2_RMSK                                                                        0xffff
+#define HWIO_GSI_DEBUG_QSB_LOG_2_ATTR                                                                           0x1
+#define HWIO_GSI_DEBUG_QSB_LOG_2_IN          \
+        in_dword_masked(HWIO_GSI_DEBUG_QSB_LOG_2_ADDR, HWIO_GSI_DEBUG_QSB_LOG_2_RMSK)
+#define HWIO_GSI_DEBUG_QSB_LOG_2_INM(m)      \
+        in_dword_masked(HWIO_GSI_DEBUG_QSB_LOG_2_ADDR, m)
+#define HWIO_GSI_DEBUG_QSB_LOG_2_AMEMTYPE_BMSK                                                               0xf000
+#define HWIO_GSI_DEBUG_QSB_LOG_2_AMEMTYPE_SHFT                                                                  0xc
+#define HWIO_GSI_DEBUG_QSB_LOG_2_AMMUSID_BMSK                                                                 0xfff
+#define HWIO_GSI_DEBUG_QSB_LOG_2_AMMUSID_SHFT                                                                   0x0
+
+#define HWIO_GSI_DEBUG_QSB_LOG_LAST_MISC_IDn_ADDR(n)                                                     (GSI_REG_BASE      + 0x00001070 + 0x4 * (n))
+#define HWIO_GSI_DEBUG_QSB_LOG_LAST_MISC_IDn_PHYS(n)                                                     (GSI_REG_BASE_PHYS + 0x00001070 + 0x4 * (n))
+#define HWIO_GSI_DEBUG_QSB_LOG_LAST_MISC_IDn_OFFS(n)                                                     (GSI_REG_BASE_OFFS + 0x00001070 + 0x4 * (n))
+#define HWIO_GSI_DEBUG_QSB_LOG_LAST_MISC_IDn_RMSK                                                        0xffffffff
+#define HWIO_GSI_DEBUG_QSB_LOG_LAST_MISC_IDn_MAXn                                                                 3
+#define HWIO_GSI_DEBUG_QSB_LOG_LAST_MISC_IDn_ATTR                                                               0x1
+#define HWIO_GSI_DEBUG_QSB_LOG_LAST_MISC_IDn_INI(n)        \
+        in_dword_masked(HWIO_GSI_DEBUG_QSB_LOG_LAST_MISC_IDn_ADDR(n), HWIO_GSI_DEBUG_QSB_LOG_LAST_MISC_IDn_RMSK)
+#define HWIO_GSI_DEBUG_QSB_LOG_LAST_MISC_IDn_INMI(n,mask)    \
+        in_dword_masked(HWIO_GSI_DEBUG_QSB_LOG_LAST_MISC_IDn_ADDR(n), mask)
+#define HWIO_GSI_DEBUG_QSB_LOG_LAST_MISC_IDn_MID_BMSK                                                    0xf8000000
+#define HWIO_GSI_DEBUG_QSB_LOG_LAST_MISC_IDn_MID_SHFT                                                          0x1b
+#define HWIO_GSI_DEBUG_QSB_LOG_LAST_MISC_IDn_TID_BMSK                                                     0x7c00000
+#define HWIO_GSI_DEBUG_QSB_LOG_LAST_MISC_IDn_TID_SHFT                                                          0x16
+#define HWIO_GSI_DEBUG_QSB_LOG_LAST_MISC_IDn_WRITE_BMSK                                                    0x200000
+#define HWIO_GSI_DEBUG_QSB_LOG_LAST_MISC_IDn_WRITE_SHFT                                                        0x15
+#define HWIO_GSI_DEBUG_QSB_LOG_LAST_MISC_IDn_ADDR_20_0_BMSK                                                0x1fffff
+#define HWIO_GSI_DEBUG_QSB_LOG_LAST_MISC_IDn_ADDR_20_0_SHFT                                                     0x0
+
+#define HWIO_GSI_DEBUG_SW_RF_n_WRITE_ADDR(n)                                                             (GSI_REG_BASE      + 0x00001080 + 0x4 * (n))
+#define HWIO_GSI_DEBUG_SW_RF_n_WRITE_PHYS(n)                                                             (GSI_REG_BASE_PHYS + 0x00001080 + 0x4 * (n))
+#define HWIO_GSI_DEBUG_SW_RF_n_WRITE_OFFS(n)                                                             (GSI_REG_BASE_OFFS + 0x00001080 + 0x4 * (n))
+#define HWIO_GSI_DEBUG_SW_RF_n_WRITE_RMSK                                                                0xffffffff
+#define HWIO_GSI_DEBUG_SW_RF_n_WRITE_MAXn                                                                        31
+#define HWIO_GSI_DEBUG_SW_RF_n_WRITE_ATTR                                                                       0x2
+#define HWIO_GSI_DEBUG_SW_RF_n_WRITE_OUTI(n,val)    \
+        out_dword(HWIO_GSI_DEBUG_SW_RF_n_WRITE_ADDR(n),val)
+#define HWIO_GSI_DEBUG_SW_RF_n_WRITE_DATA_IN_BMSK                                                        0xffffffff
+#define HWIO_GSI_DEBUG_SW_RF_n_WRITE_DATA_IN_SHFT                                                               0x0
+
+#define HWIO_GSI_DEBUG_SW_RF_n_READ_ADDR(n)                                                              (GSI_REG_BASE      + 0x00001100 + 0x4 * (n))
+#define HWIO_GSI_DEBUG_SW_RF_n_READ_PHYS(n)                                                              (GSI_REG_BASE_PHYS + 0x00001100 + 0x4 * (n))
+#define HWIO_GSI_DEBUG_SW_RF_n_READ_OFFS(n)                                                              (GSI_REG_BASE_OFFS + 0x00001100 + 0x4 * (n))
+#define HWIO_GSI_DEBUG_SW_RF_n_READ_RMSK                                                                 0xffffffff
+#define HWIO_GSI_DEBUG_SW_RF_n_READ_MAXn                                                                         31
+#define HWIO_GSI_DEBUG_SW_RF_n_READ_ATTR                                                                        0x1
+#define HWIO_GSI_DEBUG_SW_RF_n_READ_INI(n)        \
+        in_dword_masked(HWIO_GSI_DEBUG_SW_RF_n_READ_ADDR(n), HWIO_GSI_DEBUG_SW_RF_n_READ_RMSK, HWIO_GSI_DEBUG_SW_RF_n_READ_ATTR)
+#define HWIO_GSI_DEBUG_SW_RF_n_READ_INMI(n,mask)    \
+        in_dword_masked(HWIO_GSI_DEBUG_SW_RF_n_READ_ADDR(n), mask, HWIO_GSI_DEBUG_SW_RF_n_READ_ATTR)
+#define HWIO_GSI_DEBUG_SW_RF_n_READ_RF_REG_BMSK                                                          0xffffffff
+#define HWIO_GSI_DEBUG_SW_RF_n_READ_RF_REG_SHFT                                                                 0x0
+
+#define HWIO_GSI_DEBUG_COUNTER_CFGn_ADDR(n)                                                              (GSI_REG_BASE      + 0x00001180 + 0x4 * (n))
+#define HWIO_GSI_DEBUG_COUNTER_CFGn_PHYS(n)                                                              (GSI_REG_BASE_PHYS + 0x00001180 + 0x4 * (n))
+#define HWIO_GSI_DEBUG_COUNTER_CFGn_OFFS(n)                                                              (GSI_REG_BASE_OFFS + 0x00001180 + 0x4 * (n))
+#define HWIO_GSI_DEBUG_COUNTER_CFGn_RMSK                                                                   0x1fffff
+#define HWIO_GSI_DEBUG_COUNTER_CFGn_MAXn                                                                          7
+#define HWIO_GSI_DEBUG_COUNTER_CFGn_ATTR                                                                        0x3
+#define HWIO_GSI_DEBUG_COUNTER_CFGn_INI(n)        \
+        in_dword_masked(HWIO_GSI_DEBUG_COUNTER_CFGn_ADDR(n), HWIO_GSI_DEBUG_COUNTER_CFGn_RMSK)
+#define HWIO_GSI_DEBUG_COUNTER_CFGn_INMI(n,mask)    \
+        in_dword_masked(HWIO_GSI_DEBUG_COUNTER_CFGn_ADDR(n), mask)
+#define HWIO_GSI_DEBUG_COUNTER_CFGn_OUTI(n,val)    \
+        out_dword(HWIO_GSI_DEBUG_COUNTER_CFGn_ADDR(n),val)
+#define HWIO_GSI_DEBUG_COUNTER_CFGn_OUTMI(n,mask,val) \
+        out_dword_masked_ns(HWIO_GSI_DEBUG_COUNTER_CFGn_ADDR(n),mask,val,HWIO_GSI_DEBUG_COUNTER_CFGn_INI(n))
+#define HWIO_GSI_DEBUG_COUNTER_CFGn_CHAIN_BMSK                                                             0x100000
+#define HWIO_GSI_DEBUG_COUNTER_CFGn_CHAIN_SHFT                                                                 0x14
+#define HWIO_GSI_DEBUG_COUNTER_CFGn_VIRTUAL_CHNL_BMSK                                                       0xff000
+#define HWIO_GSI_DEBUG_COUNTER_CFGn_VIRTUAL_CHNL_SHFT                                                           0xc
+#define HWIO_GSI_DEBUG_COUNTER_CFGn_EE_BMSK                                                                   0xf00
+#define HWIO_GSI_DEBUG_COUNTER_CFGn_EE_SHFT                                                                     0x8
+#define HWIO_GSI_DEBUG_COUNTER_CFGn_EVNT_TYPE_BMSK                                                             0xf8
+#define HWIO_GSI_DEBUG_COUNTER_CFGn_EVNT_TYPE_SHFT                                                              0x3
+#define HWIO_GSI_DEBUG_COUNTER_CFGn_CLR_AT_READ_BMSK                                                            0x4
+#define HWIO_GSI_DEBUG_COUNTER_CFGn_CLR_AT_READ_SHFT                                                            0x2
+#define HWIO_GSI_DEBUG_COUNTER_CFGn_STOP_AT_WRAP_ARND_BMSK                                                      0x2
+#define HWIO_GSI_DEBUG_COUNTER_CFGn_STOP_AT_WRAP_ARND_SHFT                                                      0x1
+#define HWIO_GSI_DEBUG_COUNTER_CFGn_ENABLE_BMSK                                                                 0x1
+#define HWIO_GSI_DEBUG_COUNTER_CFGn_ENABLE_SHFT                                                                 0x0
+
+#define HWIO_GSI_DEBUG_COUNTERn_ADDR(n)                                                                  (GSI_REG_BASE      + 0x000011a0 + 0x4 * (n))
+#define HWIO_GSI_DEBUG_COUNTERn_PHYS(n)                                                                  (GSI_REG_BASE_PHYS + 0x000011a0 + 0x4 * (n))
+#define HWIO_GSI_DEBUG_COUNTERn_OFFS(n)                                                                  (GSI_REG_BASE_OFFS + 0x000011a0 + 0x4 * (n))
+#define HWIO_GSI_DEBUG_COUNTERn_RMSK                                                                         0xffff
+#define HWIO_GSI_DEBUG_COUNTERn_MAXn                                                                              7
+#define HWIO_GSI_DEBUG_COUNTERn_ATTR                                                                            0x1
+#define HWIO_GSI_DEBUG_COUNTERn_INI(n)        \
+        in_dword_masked(HWIO_GSI_DEBUG_COUNTERn_ADDR(n), HWIO_GSI_DEBUG_COUNTERn_RMSK, HWIO_GSI_DEBUG_COUNTERn_ATTR)
+#define HWIO_GSI_DEBUG_COUNTERn_INMI(n,mask)    \
+        in_dword_masked(HWIO_GSI_DEBUG_COUNTERn_ADDR(n), mask, HWIO_GSI_DEBUG_COUNTERn_ATTR)
+#define HWIO_GSI_DEBUG_COUNTERn_COUNTER_VALUE_BMSK                                                           0xffff
+#define HWIO_GSI_DEBUG_COUNTERn_COUNTER_VALUE_SHFT                                                              0x0
+
+#define HWIO_GSI_DEBUG_SW_MSK_REG_n_SEC_k_WR_ADDR(n,k)                                                   (GSI_REG_BASE      + 0x000011c0 + 0x4 * (n) + 0x24 * (k))
+#define HWIO_GSI_DEBUG_SW_MSK_REG_n_SEC_k_WR_PHYS(n,k)                                                   (GSI_REG_BASE_PHYS + 0x000011c0 + 0x4 * (n) + 0x24 * (k))
+#define HWIO_GSI_DEBUG_SW_MSK_REG_n_SEC_k_WR_OFFS(n,k)                                                   (GSI_REG_BASE_OFFS + 0x000011c0 + 0x4 * (n) + 0x24 * (k))
+#define HWIO_GSI_DEBUG_SW_MSK_REG_n_SEC_k_WR_RMSK                                                        0xffffffff
+#define HWIO_GSI_DEBUG_SW_MSK_REG_n_SEC_k_WR_MAXn                                                                 8
+#define HWIO_GSI_DEBUG_SW_MSK_REG_n_SEC_k_WR_MAXk                                                                 1
+#define HWIO_GSI_DEBUG_SW_MSK_REG_n_SEC_k_WR_ATTR                                                               0x2
+#define HWIO_GSI_DEBUG_SW_MSK_REG_n_SEC_k_WR_OUTI2(n,k,val)    \
+        out_dword(HWIO_GSI_DEBUG_SW_MSK_REG_n_SEC_k_WR_ADDR(n,k),val)
+#define HWIO_GSI_DEBUG_SW_MSK_REG_n_SEC_k_WR_DATA_IN_BMSK                                                0xffffffff
+#define HWIO_GSI_DEBUG_SW_MSK_REG_n_SEC_k_WR_DATA_IN_SHFT                                                       0x0
+
+#define HWIO_GSI_DEBUG_SW_MSK_REG_n_SEC_k_RD_ADDR(n,k)                                                   (GSI_REG_BASE      + 0x000012e0 + 0x4 * (n) + 0x24 * (k))
+#define HWIO_GSI_DEBUG_SW_MSK_REG_n_SEC_k_RD_PHYS(n,k)                                                   (GSI_REG_BASE_PHYS + 0x000012e0 + 0x4 * (n) + 0x24 * (k))
+#define HWIO_GSI_DEBUG_SW_MSK_REG_n_SEC_k_RD_OFFS(n,k)                                                   (GSI_REG_BASE_OFFS + 0x000012e0 + 0x4 * (n) + 0x24 * (k))
+#define HWIO_GSI_DEBUG_SW_MSK_REG_n_SEC_k_RD_RMSK                                                        0xffffffff
+#define HWIO_GSI_DEBUG_SW_MSK_REG_n_SEC_k_RD_MAXn                                                                 8
+#define HWIO_GSI_DEBUG_SW_MSK_REG_n_SEC_k_RD_MAXk                                                                 1
+#define HWIO_GSI_DEBUG_SW_MSK_REG_n_SEC_k_RD_ATTR                                                               0x1
+#define HWIO_GSI_DEBUG_SW_MSK_REG_n_SEC_k_RD_INI2(n,k)        \
+        in_dword_masked(HWIO_GSI_DEBUG_SW_MSK_REG_n_SEC_k_RD_ADDR(n,k), HWIO_GSI_DEBUG_SW_MSK_REG_n_SEC_k_RD_RMSK)
+#define HWIO_GSI_DEBUG_SW_MSK_REG_n_SEC_k_RD_INMI2(n,k,mask)    \
+        in_dword_masked(HWIO_GSI_DEBUG_SW_MSK_REG_n_SEC_k_RD_ADDR(n,k), mask)
+#define HWIO_GSI_DEBUG_SW_MSK_REG_n_SEC_k_RD_MSK_REG_BMSK                                                0xffffffff
+#define HWIO_GSI_DEBUG_SW_MSK_REG_n_SEC_k_RD_MSK_REG_SHFT                                                       0x0
+
+#define HWIO_GSI_DEBUG_EE_n_CH_k_VP_TABLE_ADDR(n,k)                                                      (GSI_REG_BASE      + 0x00001400 + 0x80 * (n) + 0x4 * (k))
+#define HWIO_GSI_DEBUG_EE_n_CH_k_VP_TABLE_PHYS(n,k)                                                      (GSI_REG_BASE_PHYS + 0x00001400 + 0x80 * (n) + 0x4 * (k))
+#define HWIO_GSI_DEBUG_EE_n_CH_k_VP_TABLE_OFFS(n,k)                                                      (GSI_REG_BASE_OFFS + 0x00001400 + 0x80 * (n) + 0x4 * (k))
+#define HWIO_GSI_DEBUG_EE_n_CH_k_VP_TABLE_RMSK                                                                0x1ff
+#define HWIO_GSI_DEBUG_EE_n_CH_k_VP_TABLE_MAXn                                                                    3
+#define HWIO_GSI_DEBUG_EE_n_CH_k_VP_TABLE_MAXk                                                                   27
+#define HWIO_GSI_DEBUG_EE_n_CH_k_VP_TABLE_ATTR                                                                  0x1
+#define HWIO_GSI_DEBUG_EE_n_CH_k_VP_TABLE_INI2(n,k)        \
+        in_dword_masked(HWIO_GSI_DEBUG_EE_n_CH_k_VP_TABLE_ADDR(n,k), HWIO_GSI_DEBUG_EE_n_CH_k_VP_TABLE_RMSK)
+#define HWIO_GSI_DEBUG_EE_n_CH_k_VP_TABLE_INMI2(n,k,mask)    \
+        in_dword_masked(HWIO_GSI_DEBUG_EE_n_CH_k_VP_TABLE_ADDR(n,k), mask)
+#define HWIO_GSI_DEBUG_EE_n_CH_k_VP_TABLE_VALID_BMSK                                                          0x100
+#define HWIO_GSI_DEBUG_EE_n_CH_k_VP_TABLE_VALID_SHFT                                                            0x8
+#define HWIO_GSI_DEBUG_EE_n_CH_k_VP_TABLE_PHY_CH_BMSK                                                          0xff
+#define HWIO_GSI_DEBUG_EE_n_CH_k_VP_TABLE_PHY_CH_SHFT                                                           0x0
+
+#define HWIO_GSI_DEBUG_EE_n_EV_k_VP_TABLE_ADDR(n,k)                                                      (GSI_REG_BASE      + 0x00001600 + 0x100 * (n) + 0x4 * (k))
+#define HWIO_GSI_DEBUG_EE_n_EV_k_VP_TABLE_PHYS(n,k)                                                      (GSI_REG_BASE_PHYS + 0x00001600 + 0x100 * (n) + 0x4 * (k))
+#define HWIO_GSI_DEBUG_EE_n_EV_k_VP_TABLE_OFFS(n,k)                                                      (GSI_REG_BASE_OFFS + 0x00001600 + 0x100 * (n) + 0x4 * (k))
+#define HWIO_GSI_DEBUG_EE_n_EV_k_VP_TABLE_RMSK                                                                0x1ff
+#define HWIO_GSI_DEBUG_EE_n_EV_k_VP_TABLE_MAXn                                                                    3
+#define HWIO_GSI_DEBUG_EE_n_EV_k_VP_TABLE_MAXk                                                                   26
+#define HWIO_GSI_DEBUG_EE_n_EV_k_VP_TABLE_ATTR                                                                  0x1
+#define HWIO_GSI_DEBUG_EE_n_EV_k_VP_TABLE_INI2(n,k)        \
+        in_dword_masked(HWIO_GSI_DEBUG_EE_n_EV_k_VP_TABLE_ADDR(n,k), HWIO_GSI_DEBUG_EE_n_EV_k_VP_TABLE_RMSK)
+#define HWIO_GSI_DEBUG_EE_n_EV_k_VP_TABLE_INMI2(n,k,mask)    \
+        in_dword_masked(HWIO_GSI_DEBUG_EE_n_EV_k_VP_TABLE_ADDR(n,k), mask)
+#define HWIO_GSI_DEBUG_EE_n_EV_k_VP_TABLE_VALID_BMSK                                                          0x100
+#define HWIO_GSI_DEBUG_EE_n_EV_k_VP_TABLE_VALID_SHFT                                                            0x8
+#define HWIO_GSI_DEBUG_EE_n_EV_k_VP_TABLE_PHY_EV_CH_BMSK                                                       0xff
+#define HWIO_GSI_DEBUG_EE_n_EV_k_VP_TABLE_PHY_EV_CH_SHFT                                                        0x0
+
+#define HWIO_GSI_DEBUG_REE_PREFETCH_BUF_CH_ID_ADDR                                                       (GSI_REG_BASE      + 0x00001a54)
+#define HWIO_GSI_DEBUG_REE_PREFETCH_BUF_CH_ID_PHYS                                                       (GSI_REG_BASE_PHYS + 0x00001a54)
+#define HWIO_GSI_DEBUG_REE_PREFETCH_BUF_CH_ID_OFFS                                                       (GSI_REG_BASE_OFFS + 0x00001a54)
+#define HWIO_GSI_DEBUG_REE_PREFETCH_BUF_CH_ID_RMSK                                                             0xff
+#define HWIO_GSI_DEBUG_REE_PREFETCH_BUF_CH_ID_ATTR                                                              0x3
+#define HWIO_GSI_DEBUG_REE_PREFETCH_BUF_CH_ID_IN          \
+        in_dword_masked(HWIO_GSI_DEBUG_REE_PREFETCH_BUF_CH_ID_ADDR, HWIO_GSI_DEBUG_REE_PREFETCH_BUF_CH_ID_RMSK)
+#define HWIO_GSI_DEBUG_REE_PREFETCH_BUF_CH_ID_INM(m)      \
+        in_dword_masked(HWIO_GSI_DEBUG_REE_PREFETCH_BUF_CH_ID_ADDR, m)
+#define HWIO_GSI_DEBUG_REE_PREFETCH_BUF_CH_ID_OUT(v)      \
+        out_dword(HWIO_GSI_DEBUG_REE_PREFETCH_BUF_CH_ID_ADDR,v)
+#define HWIO_GSI_DEBUG_REE_PREFETCH_BUF_CH_ID_OUTM(m,v) \
+        out_dword_masked_ns(HWIO_GSI_DEBUG_REE_PREFETCH_BUF_CH_ID_ADDR,m,v,HWIO_GSI_DEBUG_REE_PREFETCH_BUF_CH_ID_IN)
+#define HWIO_GSI_DEBUG_REE_PREFETCH_BUF_CH_ID_PREFETCH_BUF_CH_ID_BMSK                                          0xff
+#define HWIO_GSI_DEBUG_REE_PREFETCH_BUF_CH_ID_PREFETCH_BUF_CH_ID_SHFT                                           0x0
+
+#define HWIO_GSI_DEBUG_REE_PREFETCH_BUF_STATUS_ADDR                                                      (GSI_REG_BASE      + 0x00001a58)
+#define HWIO_GSI_DEBUG_REE_PREFETCH_BUF_STATUS_PHYS                                                      (GSI_REG_BASE_PHYS + 0x00001a58)
+#define HWIO_GSI_DEBUG_REE_PREFETCH_BUF_STATUS_OFFS                                                      (GSI_REG_BASE_OFFS + 0x00001a58)
+#define HWIO_GSI_DEBUG_REE_PREFETCH_BUF_STATUS_RMSK                                                      0xffffffff
+#define HWIO_GSI_DEBUG_REE_PREFETCH_BUF_STATUS_ATTR                                                             0x1
+#define HWIO_GSI_DEBUG_REE_PREFETCH_BUF_STATUS_IN          \
+        in_dword_masked(HWIO_GSI_DEBUG_REE_PREFETCH_BUF_STATUS_ADDR, HWIO_GSI_DEBUG_REE_PREFETCH_BUF_STATUS_RMSK)
+#define HWIO_GSI_DEBUG_REE_PREFETCH_BUF_STATUS_INM(m)      \
+        in_dword_masked(HWIO_GSI_DEBUG_REE_PREFETCH_BUF_STATUS_ADDR, m)
+#define HWIO_GSI_DEBUG_REE_PREFETCH_BUF_STATUS_PREFETCH_BUF_STATUS_BMSK                                  0xffffffff
+#define HWIO_GSI_DEBUG_REE_PREFETCH_BUF_STATUS_PREFETCH_BUF_STATUS_SHFT                                         0x0
+
+#define HWIO_GSI_MCS_PROFILING_BP_CNT_LSB_ADDR                                                           (GSI_REG_BASE      + 0x00001a5c)
+#define HWIO_GSI_MCS_PROFILING_BP_CNT_LSB_PHYS                                                           (GSI_REG_BASE_PHYS + 0x00001a5c)
+#define HWIO_GSI_MCS_PROFILING_BP_CNT_LSB_OFFS                                                           (GSI_REG_BASE_OFFS + 0x00001a5c)
+#define HWIO_GSI_MCS_PROFILING_BP_CNT_LSB_RMSK                                                           0xffffffff
+#define HWIO_GSI_MCS_PROFILING_BP_CNT_LSB_ATTR                                                                  0x1
+#define HWIO_GSI_MCS_PROFILING_BP_CNT_LSB_IN          \
+        in_dword_masked(HWIO_GSI_MCS_PROFILING_BP_CNT_LSB_ADDR, HWIO_GSI_MCS_PROFILING_BP_CNT_LSB_RMSK)
+#define HWIO_GSI_MCS_PROFILING_BP_CNT_LSB_INM(m)      \
+        in_dword_masked(HWIO_GSI_MCS_PROFILING_BP_CNT_LSB_ADDR, m)
+#define HWIO_GSI_MCS_PROFILING_BP_CNT_LSB_BP_CNT_LSB_BMSK                                                0xffffffff
+#define HWIO_GSI_MCS_PROFILING_BP_CNT_LSB_BP_CNT_LSB_SHFT                                                       0x0
+
+#define HWIO_GSI_MCS_PROFILING_BP_CNT_MSB_ADDR                                                           (GSI_REG_BASE      + 0x00001a60)
+#define HWIO_GSI_MCS_PROFILING_BP_CNT_MSB_PHYS                                                           (GSI_REG_BASE_PHYS + 0x00001a60)
+#define HWIO_GSI_MCS_PROFILING_BP_CNT_MSB_OFFS                                                           (GSI_REG_BASE_OFFS + 0x00001a60)
+#define HWIO_GSI_MCS_PROFILING_BP_CNT_MSB_RMSK                                                                  0xf
+#define HWIO_GSI_MCS_PROFILING_BP_CNT_MSB_ATTR                                                                  0x1
+#define HWIO_GSI_MCS_PROFILING_BP_CNT_MSB_IN          \
+        in_dword_masked(HWIO_GSI_MCS_PROFILING_BP_CNT_MSB_ADDR, HWIO_GSI_MCS_PROFILING_BP_CNT_MSB_RMSK)
+#define HWIO_GSI_MCS_PROFILING_BP_CNT_MSB_INM(m)      \
+        in_dword_masked(HWIO_GSI_MCS_PROFILING_BP_CNT_MSB_ADDR, m)
+#define HWIO_GSI_MCS_PROFILING_BP_CNT_MSB_BP_CNT_MSB_BMSK                                                       0xf
+#define HWIO_GSI_MCS_PROFILING_BP_CNT_MSB_BP_CNT_MSB_SHFT                                                       0x0
+
+#define HWIO_GSI_MCS_PROFILING_BP_AND_PENDING_CNT_LSB_ADDR                                               (GSI_REG_BASE      + 0x00001a64)
+#define HWIO_GSI_MCS_PROFILING_BP_AND_PENDING_CNT_LSB_PHYS                                               (GSI_REG_BASE_PHYS + 0x00001a64)
+#define HWIO_GSI_MCS_PROFILING_BP_AND_PENDING_CNT_LSB_OFFS                                               (GSI_REG_BASE_OFFS + 0x00001a64)
+#define HWIO_GSI_MCS_PROFILING_BP_AND_PENDING_CNT_LSB_RMSK                                               0xffffffff
+#define HWIO_GSI_MCS_PROFILING_BP_AND_PENDING_CNT_LSB_ATTR                                                      0x1
+#define HWIO_GSI_MCS_PROFILING_BP_AND_PENDING_CNT_LSB_IN          \
+        in_dword_masked(HWIO_GSI_MCS_PROFILING_BP_AND_PENDING_CNT_LSB_ADDR, HWIO_GSI_MCS_PROFILING_BP_AND_PENDING_CNT_LSB_RMSK)
+#define HWIO_GSI_MCS_PROFILING_BP_AND_PENDING_CNT_LSB_INM(m)      \
+        in_dword_masked(HWIO_GSI_MCS_PROFILING_BP_AND_PENDING_CNT_LSB_ADDR, m)
+#define HWIO_GSI_MCS_PROFILING_BP_AND_PENDING_CNT_LSB_BP_AND_PENDING_CNT_LSB_BMSK                        0xffffffff
+#define HWIO_GSI_MCS_PROFILING_BP_AND_PENDING_CNT_LSB_BP_AND_PENDING_CNT_LSB_SHFT                               0x0
+
+#define HWIO_GSI_MCS_PROFILING_BP_AND_PENDING_CNT_MSB_ADDR                                               (GSI_REG_BASE      + 0x00001a68)
+#define HWIO_GSI_MCS_PROFILING_BP_AND_PENDING_CNT_MSB_PHYS                                               (GSI_REG_BASE_PHYS + 0x00001a68)
+#define HWIO_GSI_MCS_PROFILING_BP_AND_PENDING_CNT_MSB_OFFS                                               (GSI_REG_BASE_OFFS + 0x00001a68)
+#define HWIO_GSI_MCS_PROFILING_BP_AND_PENDING_CNT_MSB_RMSK                                                      0xf
+#define HWIO_GSI_MCS_PROFILING_BP_AND_PENDING_CNT_MSB_ATTR                                                      0x1
+#define HWIO_GSI_MCS_PROFILING_BP_AND_PENDING_CNT_MSB_IN          \
+        in_dword_masked(HWIO_GSI_MCS_PROFILING_BP_AND_PENDING_CNT_MSB_ADDR, HWIO_GSI_MCS_PROFILING_BP_AND_PENDING_CNT_MSB_RMSK)
+#define HWIO_GSI_MCS_PROFILING_BP_AND_PENDING_CNT_MSB_INM(m)      \
+        in_dword_masked(HWIO_GSI_MCS_PROFILING_BP_AND_PENDING_CNT_MSB_ADDR, m)
+#define HWIO_GSI_MCS_PROFILING_BP_AND_PENDING_CNT_MSB_BP_AND_PENDING_CNT_MSB_BMSK                               0xf
+#define HWIO_GSI_MCS_PROFILING_BP_AND_PENDING_CNT_MSB_BP_AND_PENDING_CNT_MSB_SHFT                               0x0
+
+#define HWIO_GSI_MCS_PROFILING_MCS_BUSY_CNT_LSB_ADDR                                                     (GSI_REG_BASE      + 0x00001a6c)
+#define HWIO_GSI_MCS_PROFILING_MCS_BUSY_CNT_LSB_PHYS                                                     (GSI_REG_BASE_PHYS + 0x00001a6c)
+#define HWIO_GSI_MCS_PROFILING_MCS_BUSY_CNT_LSB_OFFS                                                     (GSI_REG_BASE_OFFS + 0x00001a6c)
+#define HWIO_GSI_MCS_PROFILING_MCS_BUSY_CNT_LSB_RMSK                                                     0xffffffff
+#define HWIO_GSI_MCS_PROFILING_MCS_BUSY_CNT_LSB_ATTR                                                            0x1
+#define HWIO_GSI_MCS_PROFILING_MCS_BUSY_CNT_LSB_IN          \
+        in_dword_masked(HWIO_GSI_MCS_PROFILING_MCS_BUSY_CNT_LSB_ADDR, HWIO_GSI_MCS_PROFILING_MCS_BUSY_CNT_LSB_RMSK)
+#define HWIO_GSI_MCS_PROFILING_MCS_BUSY_CNT_LSB_INM(m)      \
+        in_dword_masked(HWIO_GSI_MCS_PROFILING_MCS_BUSY_CNT_LSB_ADDR, m)
+#define HWIO_GSI_MCS_PROFILING_MCS_BUSY_CNT_LSB_MCS_BUSY_CNT_LSB_BMSK                                    0xffffffff
+#define HWIO_GSI_MCS_PROFILING_MCS_BUSY_CNT_LSB_MCS_BUSY_CNT_LSB_SHFT                                           0x0
+
+#define HWIO_GSI_MCS_PROFILING_MCS_BUSY_CNT_MSB_ADDR                                                     (GSI_REG_BASE      + 0x00001a70)
+#define HWIO_GSI_MCS_PROFILING_MCS_BUSY_CNT_MSB_PHYS                                                     (GSI_REG_BASE_PHYS + 0x00001a70)
+#define HWIO_GSI_MCS_PROFILING_MCS_BUSY_CNT_MSB_OFFS                                                     (GSI_REG_BASE_OFFS + 0x00001a70)
+#define HWIO_GSI_MCS_PROFILING_MCS_BUSY_CNT_MSB_RMSK                                                            0xf
+#define HWIO_GSI_MCS_PROFILING_MCS_BUSY_CNT_MSB_ATTR                                                            0x1
+#define HWIO_GSI_MCS_PROFILING_MCS_BUSY_CNT_MSB_IN          \
+        in_dword_masked(HWIO_GSI_MCS_PROFILING_MCS_BUSY_CNT_MSB_ADDR, HWIO_GSI_MCS_PROFILING_MCS_BUSY_CNT_MSB_RMSK)
+#define HWIO_GSI_MCS_PROFILING_MCS_BUSY_CNT_MSB_INM(m)      \
+        in_dword_masked(HWIO_GSI_MCS_PROFILING_MCS_BUSY_CNT_MSB_ADDR, m)
+#define HWIO_GSI_MCS_PROFILING_MCS_BUSY_CNT_MSB_MCS_BUSY_CNT_MSB_BMSK                                           0xf
+#define HWIO_GSI_MCS_PROFILING_MCS_BUSY_CNT_MSB_MCS_BUSY_CNT_MSB_SHFT                                           0x0
+
+#define HWIO_GSI_MCS_PROFILING_MCS_IDLE_CNT_LSB_ADDR                                                     (GSI_REG_BASE      + 0x00001a74)
+#define HWIO_GSI_MCS_PROFILING_MCS_IDLE_CNT_LSB_PHYS                                                     (GSI_REG_BASE_PHYS + 0x00001a74)
+#define HWIO_GSI_MCS_PROFILING_MCS_IDLE_CNT_LSB_OFFS                                                     (GSI_REG_BASE_OFFS + 0x00001a74)
+#define HWIO_GSI_MCS_PROFILING_MCS_IDLE_CNT_LSB_RMSK                                                     0xffffffff
+#define HWIO_GSI_MCS_PROFILING_MCS_IDLE_CNT_LSB_ATTR                                                            0x1
+#define HWIO_GSI_MCS_PROFILING_MCS_IDLE_CNT_LSB_IN          \
+        in_dword_masked(HWIO_GSI_MCS_PROFILING_MCS_IDLE_CNT_LSB_ADDR, HWIO_GSI_MCS_PROFILING_MCS_IDLE_CNT_LSB_RMSK)
+#define HWIO_GSI_MCS_PROFILING_MCS_IDLE_CNT_LSB_INM(m)      \
+        in_dword_masked(HWIO_GSI_MCS_PROFILING_MCS_IDLE_CNT_LSB_ADDR, m)
+#define HWIO_GSI_MCS_PROFILING_MCS_IDLE_CNT_LSB_MCS_IDLE_CNT_LSB_BMSK                                    0xffffffff
+#define HWIO_GSI_MCS_PROFILING_MCS_IDLE_CNT_LSB_MCS_IDLE_CNT_LSB_SHFT                                           0x0
+
+#define HWIO_GSI_MCS_PROFILING_MCS_IDLE_CNT_MSB_ADDR                                                     (GSI_REG_BASE      + 0x00001a78)
+#define HWIO_GSI_MCS_PROFILING_MCS_IDLE_CNT_MSB_PHYS                                                     (GSI_REG_BASE_PHYS + 0x00001a78)
+#define HWIO_GSI_MCS_PROFILING_MCS_IDLE_CNT_MSB_OFFS                                                     (GSI_REG_BASE_OFFS + 0x00001a78)
+#define HWIO_GSI_MCS_PROFILING_MCS_IDLE_CNT_MSB_RMSK                                                            0xf
+#define HWIO_GSI_MCS_PROFILING_MCS_IDLE_CNT_MSB_ATTR                                                            0x1
+#define HWIO_GSI_MCS_PROFILING_MCS_IDLE_CNT_MSB_IN          \
+        in_dword_masked(HWIO_GSI_MCS_PROFILING_MCS_IDLE_CNT_MSB_ADDR, HWIO_GSI_MCS_PROFILING_MCS_IDLE_CNT_MSB_RMSK)
+#define HWIO_GSI_MCS_PROFILING_MCS_IDLE_CNT_MSB_INM(m)      \
+        in_dword_masked(HWIO_GSI_MCS_PROFILING_MCS_IDLE_CNT_MSB_ADDR, m)
+#define HWIO_GSI_MCS_PROFILING_MCS_IDLE_CNT_MSB_MCS_IDLE_CNT_MSB_BMSK                                           0xf
+#define HWIO_GSI_MCS_PROFILING_MCS_IDLE_CNT_MSB_MCS_IDLE_CNT_MSB_SHFT                                           0x0
+
+#define HWIO_EE_n_GSI_CH_k_CNTXT_0_ADDR(n,k)                                                             (GSI_REG_BASE      + 0x00014000 + 0x12000 * (n) + 0x80 * (k))
+#define HWIO_EE_n_GSI_CH_k_CNTXT_0_PHYS(n,k)                                                             (GSI_REG_BASE_PHYS + 0x00014000 + 0x12000 * (n) + 0x80 * (k))
+#define HWIO_EE_n_GSI_CH_k_CNTXT_0_OFFS(n,k)                                                             (GSI_REG_BASE_OFFS + 0x00014000 + 0x12000 * (n) + 0x80 * (k))
+#define HWIO_EE_n_GSI_CH_k_CNTXT_0_RMSK                                                                  0xffffffff
+#define HWIO_EE_n_GSI_CH_k_CNTXT_0_MAXn                                                                           2
+#define HWIO_EE_n_GSI_CH_k_CNTXT_0_MAXk                                                                          27
+#define HWIO_EE_n_GSI_CH_k_CNTXT_0_ATTR                                                                         0x3
+#define HWIO_EE_n_GSI_CH_k_CNTXT_0_INI2(n,k)        \
+        in_dword_masked(HWIO_EE_n_GSI_CH_k_CNTXT_0_ADDR(n,k), HWIO_EE_n_GSI_CH_k_CNTXT_0_RMSK)
+#define HWIO_EE_n_GSI_CH_k_CNTXT_0_INMI2(n,k,mask)    \
+        in_dword_masked(HWIO_EE_n_GSI_CH_k_CNTXT_0_ADDR(n,k), mask)
+#define HWIO_EE_n_GSI_CH_k_CNTXT_0_OUTI2(n,k,val)    \
+        out_dword(HWIO_EE_n_GSI_CH_k_CNTXT_0_ADDR(n,k),val)
+#define HWIO_EE_n_GSI_CH_k_CNTXT_0_OUTMI2(n,k,mask,val) \
+        out_dword_masked_ns(HWIO_EE_n_GSI_CH_k_CNTXT_0_ADDR(n,k),mask,val,HWIO_EE_n_GSI_CH_k_CNTXT_0_INI2(n,k))
+#define HWIO_EE_n_GSI_CH_k_CNTXT_0_ELEMENT_SIZE_BMSK                                                     0xff000000
+#define HWIO_EE_n_GSI_CH_k_CNTXT_0_ELEMENT_SIZE_SHFT                                                           0x18
+#define HWIO_EE_n_GSI_CH_k_CNTXT_0_CHSTATE_BMSK                                                            0xf00000
+#define HWIO_EE_n_GSI_CH_k_CNTXT_0_CHSTATE_SHFT                                                                0x14
+#define HWIO_EE_n_GSI_CH_k_CNTXT_0_CHSTATE_NOT_ALLOCATED_FVAL                                                   0x0
+#define HWIO_EE_n_GSI_CH_k_CNTXT_0_CHSTATE_ALLOCATED_FVAL                                                       0x1
+#define HWIO_EE_n_GSI_CH_k_CNTXT_0_CHSTATE_STARTED_FVAL                                                         0x2
+#define HWIO_EE_n_GSI_CH_k_CNTXT_0_CHSTATE_STOPED_FVAL                                                          0x3
+#define HWIO_EE_n_GSI_CH_k_CNTXT_0_CHSTATE_STOP_IN_PROC_FVAL                                                    0x4
+#define HWIO_EE_n_GSI_CH_k_CNTXT_0_CHSTATE_ERROR_FVAL                                                           0xf
+#define HWIO_EE_n_GSI_CH_k_CNTXT_0_CHID_BMSK                                                                0xff000
+#define HWIO_EE_n_GSI_CH_k_CNTXT_0_CHID_SHFT                                                                    0xc
+#define HWIO_EE_n_GSI_CH_k_CNTXT_0_EE_BMSK                                                                    0xf00
+#define HWIO_EE_n_GSI_CH_k_CNTXT_0_EE_SHFT                                                                      0x8
+#define HWIO_EE_n_GSI_CH_k_CNTXT_0_CHTYPE_DIR_BMSK                                                             0x80
+#define HWIO_EE_n_GSI_CH_k_CNTXT_0_CHTYPE_DIR_SHFT                                                              0x7
+#define HWIO_EE_n_GSI_CH_k_CNTXT_0_CHTYPE_DIR_INBOUND_FVAL                                                      0x0
+#define HWIO_EE_n_GSI_CH_k_CNTXT_0_CHTYPE_DIR_OUTBOUND_FVAL                                                     0x1
+#define HWIO_EE_n_GSI_CH_k_CNTXT_0_CHTYPE_PROTOCOL_BMSK                                                        0x7f
+#define HWIO_EE_n_GSI_CH_k_CNTXT_0_CHTYPE_PROTOCOL_SHFT                                                         0x0
+#define HWIO_EE_n_GSI_CH_k_CNTXT_0_CHTYPE_PROTOCOL_MHI_FVAL                                                     0x0
+#define HWIO_EE_n_GSI_CH_k_CNTXT_0_CHTYPE_PROTOCOL_XHCI_FVAL                                                    0x1
+#define HWIO_EE_n_GSI_CH_k_CNTXT_0_CHTYPE_PROTOCOL_GPI_FVAL                                                     0x2
+#define HWIO_EE_n_GSI_CH_k_CNTXT_0_CHTYPE_PROTOCOL_XDCI_FVAL                                                    0x3
+
+#define HWIO_EE_n_GSI_CH_k_CNTXT_1_ADDR(n,k)                                                             (GSI_REG_BASE      + 0x00014004 + 0x12000 * (n) + 0x80 * (k))
+#define HWIO_EE_n_GSI_CH_k_CNTXT_1_PHYS(n,k)                                                             (GSI_REG_BASE_PHYS + 0x00014004 + 0x12000 * (n) + 0x80 * (k))
+#define HWIO_EE_n_GSI_CH_k_CNTXT_1_OFFS(n,k)                                                             (GSI_REG_BASE_OFFS + 0x00014004 + 0x12000 * (n) + 0x80 * (k))
+#define HWIO_EE_n_GSI_CH_k_CNTXT_1_RMSK                                                                  0xffffffff
+#define HWIO_EE_n_GSI_CH_k_CNTXT_1_MAXn                                                                           2
+#define HWIO_EE_n_GSI_CH_k_CNTXT_1_MAXk                                                                          27
+#define HWIO_EE_n_GSI_CH_k_CNTXT_1_ATTR                                                                         0x3
+#define HWIO_EE_n_GSI_CH_k_CNTXT_1_INI2(n,k)        \
+        in_dword_masked(HWIO_EE_n_GSI_CH_k_CNTXT_1_ADDR(n,k), HWIO_EE_n_GSI_CH_k_CNTXT_1_RMSK)
+#define HWIO_EE_n_GSI_CH_k_CNTXT_1_INMI2(n,k,mask)    \
+        in_dword_masked(HWIO_EE_n_GSI_CH_k_CNTXT_1_ADDR(n,k), mask)
+#define HWIO_EE_n_GSI_CH_k_CNTXT_1_OUTI2(n,k,val)    \
+        out_dword(HWIO_EE_n_GSI_CH_k_CNTXT_1_ADDR(n,k),val)
+#define HWIO_EE_n_GSI_CH_k_CNTXT_1_OUTMI2(n,k,mask,val) \
+        out_dword_masked_ns(HWIO_EE_n_GSI_CH_k_CNTXT_1_ADDR(n,k),mask,val,HWIO_EE_n_GSI_CH_k_CNTXT_1_INI2(n,k))
+#define HWIO_EE_n_GSI_CH_k_CNTXT_1_ERINDEX_BMSK                                                          0xff000000
+#define HWIO_EE_n_GSI_CH_k_CNTXT_1_ERINDEX_SHFT                                                                0x18
+#define HWIO_EE_n_GSI_CH_k_CNTXT_1_R_LENGTH_BMSK                                                           0xffffff
+#define HWIO_EE_n_GSI_CH_k_CNTXT_1_R_LENGTH_SHFT                                                                0x0
+
+#define HWIO_EE_n_GSI_CH_k_CNTXT_2_ADDR(n,k)                                                             (GSI_REG_BASE      + 0x00014008 + 0x12000 * (n) + 0x80 * (k))
+#define HWIO_EE_n_GSI_CH_k_CNTXT_2_PHYS(n,k)                                                             (GSI_REG_BASE_PHYS + 0x00014008 + 0x12000 * (n) + 0x80 * (k))
+#define HWIO_EE_n_GSI_CH_k_CNTXT_2_OFFS(n,k)                                                             (GSI_REG_BASE_OFFS + 0x00014008 + 0x12000 * (n) + 0x80 * (k))
+#define HWIO_EE_n_GSI_CH_k_CNTXT_2_RMSK                                                                  0xffffffff
+#define HWIO_EE_n_GSI_CH_k_CNTXT_2_MAXn                                                                           2
+#define HWIO_EE_n_GSI_CH_k_CNTXT_2_MAXk                                                                          27
+#define HWIO_EE_n_GSI_CH_k_CNTXT_2_ATTR                                                                         0x3
+#define HWIO_EE_n_GSI_CH_k_CNTXT_2_INI2(n,k)        \
+        in_dword_masked(HWIO_EE_n_GSI_CH_k_CNTXT_2_ADDR(n,k), HWIO_EE_n_GSI_CH_k_CNTXT_2_RMSK)
+#define HWIO_EE_n_GSI_CH_k_CNTXT_2_INMI2(n,k,mask)    \
+        in_dword_masked(HWIO_EE_n_GSI_CH_k_CNTXT_2_ADDR(n,k), mask)
+#define HWIO_EE_n_GSI_CH_k_CNTXT_2_OUTI2(n,k,val)    \
+        out_dword(HWIO_EE_n_GSI_CH_k_CNTXT_2_ADDR(n,k),val)
+#define HWIO_EE_n_GSI_CH_k_CNTXT_2_OUTMI2(n,k,mask,val) \
+        out_dword_masked_ns(HWIO_EE_n_GSI_CH_k_CNTXT_2_ADDR(n,k),mask,val,HWIO_EE_n_GSI_CH_k_CNTXT_2_INI2(n,k))
+#define HWIO_EE_n_GSI_CH_k_CNTXT_2_R_BASE_ADDR_LSBS_BMSK                                                 0xffffffff
+#define HWIO_EE_n_GSI_CH_k_CNTXT_2_R_BASE_ADDR_LSBS_SHFT                                                        0x0
+
+#define HWIO_EE_n_GSI_CH_k_CNTXT_3_ADDR(n,k)                                                             (GSI_REG_BASE      + 0x0001400c + 0x12000 * (n) + 0x80 * (k))
+#define HWIO_EE_n_GSI_CH_k_CNTXT_3_PHYS(n,k)                                                             (GSI_REG_BASE_PHYS + 0x0001400c + 0x12000 * (n) + 0x80 * (k))
+#define HWIO_EE_n_GSI_CH_k_CNTXT_3_OFFS(n,k)                                                             (GSI_REG_BASE_OFFS + 0x0001400c + 0x12000 * (n) + 0x80 * (k))
+#define HWIO_EE_n_GSI_CH_k_CNTXT_3_RMSK                                                                  0xffffffff
+#define HWIO_EE_n_GSI_CH_k_CNTXT_3_MAXn                                                                           2
+#define HWIO_EE_n_GSI_CH_k_CNTXT_3_MAXk                                                                          27
+#define HWIO_EE_n_GSI_CH_k_CNTXT_3_ATTR                                                                         0x3
+#define HWIO_EE_n_GSI_CH_k_CNTXT_3_INI2(n,k)        \
+        in_dword_masked(HWIO_EE_n_GSI_CH_k_CNTXT_3_ADDR(n,k), HWIO_EE_n_GSI_CH_k_CNTXT_3_RMSK)
+#define HWIO_EE_n_GSI_CH_k_CNTXT_3_INMI2(n,k,mask)    \
+        in_dword_masked(HWIO_EE_n_GSI_CH_k_CNTXT_3_ADDR(n,k), mask)
+#define HWIO_EE_n_GSI_CH_k_CNTXT_3_OUTI2(n,k,val)    \
+        out_dword(HWIO_EE_n_GSI_CH_k_CNTXT_3_ADDR(n,k),val)
+#define HWIO_EE_n_GSI_CH_k_CNTXT_3_OUTMI2(n,k,mask,val) \
+        out_dword_masked_ns(HWIO_EE_n_GSI_CH_k_CNTXT_3_ADDR(n,k),mask,val,HWIO_EE_n_GSI_CH_k_CNTXT_3_INI2(n,k))
+#define HWIO_EE_n_GSI_CH_k_CNTXT_3_R_BASE_ADDR_MSBS_BMSK                                                 0xffffffff
+#define HWIO_EE_n_GSI_CH_k_CNTXT_3_R_BASE_ADDR_MSBS_SHFT                                                        0x0
+
+#define HWIO_EE_n_GSI_CH_k_CNTXT_4_ADDR(n,k)                                                             (GSI_REG_BASE      + 0x00014010 + 0x12000 * (n) + 0x80 * (k))
+#define HWIO_EE_n_GSI_CH_k_CNTXT_4_PHYS(n,k)                                                             (GSI_REG_BASE_PHYS + 0x00014010 + 0x12000 * (n) + 0x80 * (k))
+#define HWIO_EE_n_GSI_CH_k_CNTXT_4_OFFS(n,k)                                                             (GSI_REG_BASE_OFFS + 0x00014010 + 0x12000 * (n) + 0x80 * (k))
+#define HWIO_EE_n_GSI_CH_k_CNTXT_4_RMSK                                                                  0xffffffff
+#define HWIO_EE_n_GSI_CH_k_CNTXT_4_MAXn                                                                           2
+#define HWIO_EE_n_GSI_CH_k_CNTXT_4_MAXk                                                                          27
+#define HWIO_EE_n_GSI_CH_k_CNTXT_4_ATTR                                                                         0x3
+#define HWIO_EE_n_GSI_CH_k_CNTXT_4_INI2(n,k)        \
+        in_dword_masked(HWIO_EE_n_GSI_CH_k_CNTXT_4_ADDR(n,k), HWIO_EE_n_GSI_CH_k_CNTXT_4_RMSK)
+#define HWIO_EE_n_GSI_CH_k_CNTXT_4_INMI2(n,k,mask)    \
+        in_dword_masked(HWIO_EE_n_GSI_CH_k_CNTXT_4_ADDR(n,k), mask)
+#define HWIO_EE_n_GSI_CH_k_CNTXT_4_OUTI2(n,k,val)    \
+        out_dword(HWIO_EE_n_GSI_CH_k_CNTXT_4_ADDR(n,k),val)
+#define HWIO_EE_n_GSI_CH_k_CNTXT_4_OUTMI2(n,k,mask,val) \
+        out_dword_masked_ns(HWIO_EE_n_GSI_CH_k_CNTXT_4_ADDR(n,k),mask,val,HWIO_EE_n_GSI_CH_k_CNTXT_4_INI2(n,k))
+#define HWIO_EE_n_GSI_CH_k_CNTXT_4_READ_PTR_LSB_BMSK                                                     0xffffffff
+#define HWIO_EE_n_GSI_CH_k_CNTXT_4_READ_PTR_LSB_SHFT                                                            0x0
+
+#define HWIO_EE_n_GSI_CH_k_CNTXT_5_ADDR(n,k)                                                             (GSI_REG_BASE      + 0x00014014 + 0x12000 * (n) + 0x80 * (k))
+#define HWIO_EE_n_GSI_CH_k_CNTXT_5_PHYS(n,k)                                                             (GSI_REG_BASE_PHYS + 0x00014014 + 0x12000 * (n) + 0x80 * (k))
+#define HWIO_EE_n_GSI_CH_k_CNTXT_5_OFFS(n,k)                                                             (GSI_REG_BASE_OFFS + 0x00014014 + 0x12000 * (n) + 0x80 * (k))
+#define HWIO_EE_n_GSI_CH_k_CNTXT_5_RMSK                                                                  0xffffffff
+#define HWIO_EE_n_GSI_CH_k_CNTXT_5_MAXn                                                                           2
+#define HWIO_EE_n_GSI_CH_k_CNTXT_5_MAXk                                                                          27
+#define HWIO_EE_n_GSI_CH_k_CNTXT_5_ATTR                                                                         0x1
+#define HWIO_EE_n_GSI_CH_k_CNTXT_5_INI2(n,k)        \
+        in_dword_masked(HWIO_EE_n_GSI_CH_k_CNTXT_5_ADDR(n,k), HWIO_EE_n_GSI_CH_k_CNTXT_5_RMSK)
+#define HWIO_EE_n_GSI_CH_k_CNTXT_5_INMI2(n,k,mask)    \
+        in_dword_masked(HWIO_EE_n_GSI_CH_k_CNTXT_5_ADDR(n,k), mask)
+#define HWIO_EE_n_GSI_CH_k_CNTXT_5_READ_PTR_MSB_BMSK                                                     0xffffffff
+#define HWIO_EE_n_GSI_CH_k_CNTXT_5_READ_PTR_MSB_SHFT                                                            0x0
+
+#define HWIO_EE_n_GSI_CH_k_CNTXT_6_ADDR(n,k)                                                             (GSI_REG_BASE      + 0x00014018 + 0x12000 * (n) + 0x80 * (k))
+#define HWIO_EE_n_GSI_CH_k_CNTXT_6_PHYS(n,k)                                                             (GSI_REG_BASE_PHYS + 0x00014018 + 0x12000 * (n) + 0x80 * (k))
+#define HWIO_EE_n_GSI_CH_k_CNTXT_6_OFFS(n,k)                                                             (GSI_REG_BASE_OFFS + 0x00014018 + 0x12000 * (n) + 0x80 * (k))
+#define HWIO_EE_n_GSI_CH_k_CNTXT_6_RMSK                                                                  0xffffffff
+#define HWIO_EE_n_GSI_CH_k_CNTXT_6_MAXn                                                                           2
+#define HWIO_EE_n_GSI_CH_k_CNTXT_6_MAXk                                                                          27
+#define HWIO_EE_n_GSI_CH_k_CNTXT_6_ATTR                                                                         0x1
+#define HWIO_EE_n_GSI_CH_k_CNTXT_6_INI2(n,k)        \
+        in_dword_masked(HWIO_EE_n_GSI_CH_k_CNTXT_6_ADDR(n,k), HWIO_EE_n_GSI_CH_k_CNTXT_6_RMSK)
+#define HWIO_EE_n_GSI_CH_k_CNTXT_6_INMI2(n,k,mask)    \
+        in_dword_masked(HWIO_EE_n_GSI_CH_k_CNTXT_6_ADDR(n,k), mask)
+#define HWIO_EE_n_GSI_CH_k_CNTXT_6_WRITE_PTR_LSB_BMSK                                                    0xffffffff
+#define HWIO_EE_n_GSI_CH_k_CNTXT_6_WRITE_PTR_LSB_SHFT                                                           0x0
+
+#define HWIO_EE_n_GSI_CH_k_CNTXT_7_ADDR(n,k)                                                             (GSI_REG_BASE      + 0x0001401c + 0x12000 * (n) + 0x80 * (k))
+#define HWIO_EE_n_GSI_CH_k_CNTXT_7_PHYS(n,k)                                                             (GSI_REG_BASE_PHYS + 0x0001401c + 0x12000 * (n) + 0x80 * (k))
+#define HWIO_EE_n_GSI_CH_k_CNTXT_7_OFFS(n,k)                                                             (GSI_REG_BASE_OFFS + 0x0001401c + 0x12000 * (n) + 0x80 * (k))
+#define HWIO_EE_n_GSI_CH_k_CNTXT_7_RMSK                                                                  0xffffffff
+#define HWIO_EE_n_GSI_CH_k_CNTXT_7_MAXn                                                                           2
+#define HWIO_EE_n_GSI_CH_k_CNTXT_7_MAXk                                                                          27
+#define HWIO_EE_n_GSI_CH_k_CNTXT_7_ATTR                                                                         0x1
+#define HWIO_EE_n_GSI_CH_k_CNTXT_7_INI2(n,k)        \
+        in_dword_masked(HWIO_EE_n_GSI_CH_k_CNTXT_7_ADDR(n,k), HWIO_EE_n_GSI_CH_k_CNTXT_7_RMSK)
+#define HWIO_EE_n_GSI_CH_k_CNTXT_7_INMI2(n,k,mask)    \
+        in_dword_masked(HWIO_EE_n_GSI_CH_k_CNTXT_7_ADDR(n,k), mask)
+#define HWIO_EE_n_GSI_CH_k_CNTXT_7_WRITE_PTR_MSB_BMSK                                                    0xffffffff
+#define HWIO_EE_n_GSI_CH_k_CNTXT_7_WRITE_PTR_MSB_SHFT                                                           0x0
+
+#define HWIO_EE_n_GSI_CH_k_CNTXT_8_ADDR(n,k)                                                             (GSI_REG_BASE      + 0x00014020 + 0x12000 * (n) + 0x80 * (k))
+#define HWIO_EE_n_GSI_CH_k_CNTXT_8_PHYS(n,k)                                                             (GSI_REG_BASE_PHYS + 0x00014020 + 0x12000 * (n) + 0x80 * (k))
+#define HWIO_EE_n_GSI_CH_k_CNTXT_8_OFFS(n,k)                                                             (GSI_REG_BASE_OFFS + 0x00014020 + 0x12000 * (n) + 0x80 * (k))
+#define HWIO_EE_n_GSI_CH_k_CNTXT_8_RMSK                                                                  0xffffffff
+#define HWIO_EE_n_GSI_CH_k_CNTXT_8_MAXn                                                                           2
+#define HWIO_EE_n_GSI_CH_k_CNTXT_8_MAXk                                                                          27
+#define HWIO_EE_n_GSI_CH_k_CNTXT_8_ATTR                                                                         0x3
+#define HWIO_EE_n_GSI_CH_k_CNTXT_8_INI2(n,k)        \
+        in_dword_masked(HWIO_EE_n_GSI_CH_k_CNTXT_8_ADDR(n,k), HWIO_EE_n_GSI_CH_k_CNTXT_8_RMSK)
+#define HWIO_EE_n_GSI_CH_k_CNTXT_8_INMI2(n,k,mask)    \
+        in_dword_masked(HWIO_EE_n_GSI_CH_k_CNTXT_8_ADDR(n,k), mask)
+#define HWIO_EE_n_GSI_CH_k_CNTXT_8_OUTI2(n,k,val)    \
+        out_dword(HWIO_EE_n_GSI_CH_k_CNTXT_8_ADDR(n,k),val)
+#define HWIO_EE_n_GSI_CH_k_CNTXT_8_OUTMI2(n,k,mask,val) \
+        out_dword_masked_ns(HWIO_EE_n_GSI_CH_k_CNTXT_8_ADDR(n,k),mask,val,HWIO_EE_n_GSI_CH_k_CNTXT_8_INI2(n,k))
+#define HWIO_EE_n_GSI_CH_k_CNTXT_8_DB_MSI_DATA_BMSK                                                      0xffffffff
+#define HWIO_EE_n_GSI_CH_k_CNTXT_8_DB_MSI_DATA_SHFT                                                             0x0
+
+#define HWIO_EE_n_GSI_CH_k_ELEM_SIZE_SHIFT_ADDR(n,k)                                                     (GSI_REG_BASE      + 0x00014024 + 0x12000 * (n) + 0x80 * (k))
+#define HWIO_EE_n_GSI_CH_k_ELEM_SIZE_SHIFT_PHYS(n,k)                                                     (GSI_REG_BASE_PHYS + 0x00014024 + 0x12000 * (n) + 0x80 * (k))
+#define HWIO_EE_n_GSI_CH_k_ELEM_SIZE_SHIFT_OFFS(n,k)                                                     (GSI_REG_BASE_OFFS + 0x00014024 + 0x12000 * (n) + 0x80 * (k))
+#define HWIO_EE_n_GSI_CH_k_ELEM_SIZE_SHIFT_RMSK                                                                 0xf
+#define HWIO_EE_n_GSI_CH_k_ELEM_SIZE_SHIFT_MAXn                                                                   2
+#define HWIO_EE_n_GSI_CH_k_ELEM_SIZE_SHIFT_MAXk                                                                  27
+#define HWIO_EE_n_GSI_CH_k_ELEM_SIZE_SHIFT_ATTR                                                                 0x1
+#define HWIO_EE_n_GSI_CH_k_ELEM_SIZE_SHIFT_INI2(n,k)        \
+        in_dword_masked(HWIO_EE_n_GSI_CH_k_ELEM_SIZE_SHIFT_ADDR(n,k), HWIO_EE_n_GSI_CH_k_ELEM_SIZE_SHIFT_RMSK)
+#define HWIO_EE_n_GSI_CH_k_ELEM_SIZE_SHIFT_INMI2(n,k,mask)    \
+        in_dword_masked(HWIO_EE_n_GSI_CH_k_ELEM_SIZE_SHIFT_ADDR(n,k), mask)
+#define HWIO_EE_n_GSI_CH_k_ELEM_SIZE_SHIFT_ELEM_SIZE_SHIFT_BMSK                                                 0xf
+#define HWIO_EE_n_GSI_CH_k_ELEM_SIZE_SHIFT_ELEM_SIZE_SHIFT_SHFT                                                 0x0
+#define HWIO_EE_n_GSI_CH_k_ELEM_SIZE_SHIFT_ELEM_SIZE_SHIFT_TWO_FVAL                                             0x0
+#define HWIO_EE_n_GSI_CH_k_ELEM_SIZE_SHIFT_ELEM_SIZE_SHIFT_THREE_FVAL                                           0x1
+#define HWIO_EE_n_GSI_CH_k_ELEM_SIZE_SHIFT_ELEM_SIZE_SHIFT_FOUR_FVAL                                            0x2
+#define HWIO_EE_n_GSI_CH_k_ELEM_SIZE_SHIFT_ELEM_SIZE_SHIFT_FIVE_FVAL                                            0x3
+#define HWIO_EE_n_GSI_CH_k_ELEM_SIZE_SHIFT_ELEM_SIZE_SHIFT_SIX_FVAL                                             0x4
+
+#define HWIO_EE_n_GSI_CH_k_CH_ALMST_EMPTY_THRSHOLD_ADDR(n,k)                                             (GSI_REG_BASE      + 0x00014028 + 0x12000 * (n) + 0x80 * (k))
+#define HWIO_EE_n_GSI_CH_k_CH_ALMST_EMPTY_THRSHOLD_PHYS(n,k)                                             (GSI_REG_BASE_PHYS + 0x00014028 + 0x12000 * (n) + 0x80 * (k))
+#define HWIO_EE_n_GSI_CH_k_CH_ALMST_EMPTY_THRSHOLD_OFFS(n,k)                                             (GSI_REG_BASE_OFFS + 0x00014028 + 0x12000 * (n) + 0x80 * (k))
+#define HWIO_EE_n_GSI_CH_k_CH_ALMST_EMPTY_THRSHOLD_RMSK                                                      0xffff
+#define HWIO_EE_n_GSI_CH_k_CH_ALMST_EMPTY_THRSHOLD_MAXn                                                           2
+#define HWIO_EE_n_GSI_CH_k_CH_ALMST_EMPTY_THRSHOLD_MAXk                                                          27
+#define HWIO_EE_n_GSI_CH_k_CH_ALMST_EMPTY_THRSHOLD_ATTR                                                         0x3
+#define HWIO_EE_n_GSI_CH_k_CH_ALMST_EMPTY_THRSHOLD_INI2(n,k)        \
+        in_dword_masked(HWIO_EE_n_GSI_CH_k_CH_ALMST_EMPTY_THRSHOLD_ADDR(n,k), HWIO_EE_n_GSI_CH_k_CH_ALMST_EMPTY_THRSHOLD_RMSK)
+#define HWIO_EE_n_GSI_CH_k_CH_ALMST_EMPTY_THRSHOLD_INMI2(n,k,mask)    \
+        in_dword_masked(HWIO_EE_n_GSI_CH_k_CH_ALMST_EMPTY_THRSHOLD_ADDR(n,k), mask)
+#define HWIO_EE_n_GSI_CH_k_CH_ALMST_EMPTY_THRSHOLD_OUTI2(n,k,val)    \
+        out_dword(HWIO_EE_n_GSI_CH_k_CH_ALMST_EMPTY_THRSHOLD_ADDR(n,k),val)
+#define HWIO_EE_n_GSI_CH_k_CH_ALMST_EMPTY_THRSHOLD_OUTMI2(n,k,mask,val) \
+        out_dword_masked_ns(HWIO_EE_n_GSI_CH_k_CH_ALMST_EMPTY_THRSHOLD_ADDR(n,k),mask,val,HWIO_EE_n_GSI_CH_k_CH_ALMST_EMPTY_THRSHOLD_INI2(n,k))
+#define HWIO_EE_n_GSI_CH_k_CH_ALMST_EMPTY_THRSHOLD_CH_ALMST_EMPTY_THRSHOLD_BMSK                              0xffff
+#define HWIO_EE_n_GSI_CH_k_CH_ALMST_EMPTY_THRSHOLD_CH_ALMST_EMPTY_THRSHOLD_SHFT                                 0x0
+
+#define HWIO_EE_n_GSI_CH_k_RE_FETCH_READ_PTR_ADDR(n,k)                                                   (GSI_REG_BASE      + 0x00014040 + 0x12000 * (n) + 0x80 * (k))
+#define HWIO_EE_n_GSI_CH_k_RE_FETCH_READ_PTR_PHYS(n,k)                                                   (GSI_REG_BASE_PHYS + 0x00014040 + 0x12000 * (n) + 0x80 * (k))
+#define HWIO_EE_n_GSI_CH_k_RE_FETCH_READ_PTR_OFFS(n,k)                                                   (GSI_REG_BASE_OFFS + 0x00014040 + 0x12000 * (n) + 0x80 * (k))
+#define HWIO_EE_n_GSI_CH_k_RE_FETCH_READ_PTR_RMSK                                                          0xffffff
+#define HWIO_EE_n_GSI_CH_k_RE_FETCH_READ_PTR_MAXn                                                                 2
+#define HWIO_EE_n_GSI_CH_k_RE_FETCH_READ_PTR_MAXk                                                                27
+#define HWIO_EE_n_GSI_CH_k_RE_FETCH_READ_PTR_ATTR                                                               0x3
+#define HWIO_EE_n_GSI_CH_k_RE_FETCH_READ_PTR_INI2(n,k)        \
+        in_dword_masked(HWIO_EE_n_GSI_CH_k_RE_FETCH_READ_PTR_ADDR(n,k), HWIO_EE_n_GSI_CH_k_RE_FETCH_READ_PTR_RMSK)
+#define HWIO_EE_n_GSI_CH_k_RE_FETCH_READ_PTR_INMI2(n,k,mask)    \
+        in_dword_masked(HWIO_EE_n_GSI_CH_k_RE_FETCH_READ_PTR_ADDR(n,k), mask)
+#define HWIO_EE_n_GSI_CH_k_RE_FETCH_READ_PTR_OUTI2(n,k,val)    \
+        out_dword(HWIO_EE_n_GSI_CH_k_RE_FETCH_READ_PTR_ADDR(n,k),val)
+#define HWIO_EE_n_GSI_CH_k_RE_FETCH_READ_PTR_OUTMI2(n,k,mask,val) \
+        out_dword_masked_ns(HWIO_EE_n_GSI_CH_k_RE_FETCH_READ_PTR_ADDR(n,k),mask,val,HWIO_EE_n_GSI_CH_k_RE_FETCH_READ_PTR_INI2(n,k))
+#define HWIO_EE_n_GSI_CH_k_RE_FETCH_READ_PTR_READ_PTR_BMSK                                                 0xffffff
+#define HWIO_EE_n_GSI_CH_k_RE_FETCH_READ_PTR_READ_PTR_SHFT                                                      0x0
+
+#define HWIO_EE_n_GSI_CH_k_RE_FETCH_WRITE_PTR_ADDR(n,k)                                                  (GSI_REG_BASE      + 0x00014044 + 0x12000 * (n) + 0x80 * (k))
+#define HWIO_EE_n_GSI_CH_k_RE_FETCH_WRITE_PTR_PHYS(n,k)                                                  (GSI_REG_BASE_PHYS + 0x00014044 + 0x12000 * (n) + 0x80 * (k))
+#define HWIO_EE_n_GSI_CH_k_RE_FETCH_WRITE_PTR_OFFS(n,k)                                                  (GSI_REG_BASE_OFFS + 0x00014044 + 0x12000 * (n) + 0x80 * (k))
+#define HWIO_EE_n_GSI_CH_k_RE_FETCH_WRITE_PTR_RMSK                                                         0xffffff
+#define HWIO_EE_n_GSI_CH_k_RE_FETCH_WRITE_PTR_MAXn                                                                2
+#define HWIO_EE_n_GSI_CH_k_RE_FETCH_WRITE_PTR_MAXk                                                               27
+#define HWIO_EE_n_GSI_CH_k_RE_FETCH_WRITE_PTR_ATTR                                                              0x3
+#define HWIO_EE_n_GSI_CH_k_RE_FETCH_WRITE_PTR_INI2(n,k)        \
+        in_dword_masked(HWIO_EE_n_GSI_CH_k_RE_FETCH_WRITE_PTR_ADDR(n,k), HWIO_EE_n_GSI_CH_k_RE_FETCH_WRITE_PTR_RMSK)
+#define HWIO_EE_n_GSI_CH_k_RE_FETCH_WRITE_PTR_INMI2(n,k,mask)    \
+        in_dword_masked(HWIO_EE_n_GSI_CH_k_RE_FETCH_WRITE_PTR_ADDR(n,k), mask)
+#define HWIO_EE_n_GSI_CH_k_RE_FETCH_WRITE_PTR_OUTI2(n,k,val)    \
+        out_dword(HWIO_EE_n_GSI_CH_k_RE_FETCH_WRITE_PTR_ADDR(n,k),val)
+#define HWIO_EE_n_GSI_CH_k_RE_FETCH_WRITE_PTR_OUTMI2(n,k,mask,val) \
+        out_dword_masked_ns(HWIO_EE_n_GSI_CH_k_RE_FETCH_WRITE_PTR_ADDR(n,k),mask,val,HWIO_EE_n_GSI_CH_k_RE_FETCH_WRITE_PTR_INI2(n,k))
+#define HWIO_EE_n_GSI_CH_k_RE_FETCH_WRITE_PTR_RE_INTR_DB_BMSK                                              0xffffff
+#define HWIO_EE_n_GSI_CH_k_RE_FETCH_WRITE_PTR_RE_INTR_DB_SHFT                                                   0x0
+
+#define HWIO_EE_n_GSI_CH_k_QOS_ADDR(n,k)                                                                 (GSI_REG_BASE      + 0x00014048 + 0x12000 * (n) + 0x80 * (k))
+#define HWIO_EE_n_GSI_CH_k_QOS_PHYS(n,k)                                                                 (GSI_REG_BASE_PHYS + 0x00014048 + 0x12000 * (n) + 0x80 * (k))
+#define HWIO_EE_n_GSI_CH_k_QOS_OFFS(n,k)                                                                 (GSI_REG_BASE_OFFS + 0x00014048 + 0x12000 * (n) + 0x80 * (k))
+#define HWIO_EE_n_GSI_CH_k_QOS_RMSK                                                                       0x3ff3f0f
+#define HWIO_EE_n_GSI_CH_k_QOS_MAXn                                                                               2
+#define HWIO_EE_n_GSI_CH_k_QOS_MAXk                                                                              27
+#define HWIO_EE_n_GSI_CH_k_QOS_ATTR                                                                             0x3
+#define HWIO_EE_n_GSI_CH_k_QOS_INI2(n,k)        \
+        in_dword_masked(HWIO_EE_n_GSI_CH_k_QOS_ADDR(n,k), HWIO_EE_n_GSI_CH_k_QOS_RMSK)
+#define HWIO_EE_n_GSI_CH_k_QOS_INMI2(n,k,mask)    \
+        in_dword_masked(HWIO_EE_n_GSI_CH_k_QOS_ADDR(n,k), mask)
+#define HWIO_EE_n_GSI_CH_k_QOS_OUTI2(n,k,val)    \
+        out_dword(HWIO_EE_n_GSI_CH_k_QOS_ADDR(n,k),val)
+#define HWIO_EE_n_GSI_CH_k_QOS_OUTMI2(n,k,mask,val) \
+        out_dword_masked_ns(HWIO_EE_n_GSI_CH_k_QOS_ADDR(n,k),mask,val,HWIO_EE_n_GSI_CH_k_QOS_INI2(n,k))
+#define HWIO_EE_n_GSI_CH_k_QOS_LOW_LATENCY_EN_BMSK                                                        0x2000000
+#define HWIO_EE_n_GSI_CH_k_QOS_LOW_LATENCY_EN_SHFT                                                             0x19
+#define HWIO_EE_n_GSI_CH_k_QOS_DB_IN_BYTES_BMSK                                                           0x1000000
+#define HWIO_EE_n_GSI_CH_k_QOS_DB_IN_BYTES_SHFT                                                                0x18
+#define HWIO_EE_n_GSI_CH_k_QOS_EMPTY_LVL_THRSHOLD_BMSK                                                     0xff0000
+#define HWIO_EE_n_GSI_CH_k_QOS_EMPTY_LVL_THRSHOLD_SHFT                                                         0x10
+#define HWIO_EE_n_GSI_CH_k_QOS_PREFETCH_MODE_BMSK                                                            0x3c00
+#define HWIO_EE_n_GSI_CH_k_QOS_PREFETCH_MODE_SHFT                                                               0xa
+#define HWIO_EE_n_GSI_CH_k_QOS_PREFETCH_MODE_USE_PREFETCH_BUFS_FVAL                                             0x0
+#define HWIO_EE_n_GSI_CH_k_QOS_PREFETCH_MODE_ESCAPE_BUF_ONLY_FVAL                                               0x1
+#define HWIO_EE_n_GSI_CH_k_QOS_PREFETCH_MODE_SMART_PRE_FETCH_FVAL                                               0x2
+#define HWIO_EE_n_GSI_CH_k_QOS_PREFETCH_MODE_FREE_PRE_FETCH_FVAL                                                0x3
+#define HWIO_EE_n_GSI_CH_k_QOS_USE_DB_ENG_BMSK                                                                0x200
+#define HWIO_EE_n_GSI_CH_k_QOS_USE_DB_ENG_SHFT                                                                  0x9
+#define HWIO_EE_n_GSI_CH_k_QOS_MAX_PREFETCH_BMSK                                                              0x100
+#define HWIO_EE_n_GSI_CH_k_QOS_MAX_PREFETCH_SHFT                                                                0x8
+#define HWIO_EE_n_GSI_CH_k_QOS_MAX_PREFETCH_ONE_PREFETCH_SEG_FVAL                                               0x0
+#define HWIO_EE_n_GSI_CH_k_QOS_MAX_PREFETCH_TWO_PREFETCH_SEG_FVAL                                               0x1
+#define HWIO_EE_n_GSI_CH_k_QOS_WRR_WEIGHT_BMSK                                                                  0xf
+#define HWIO_EE_n_GSI_CH_k_QOS_WRR_WEIGHT_SHFT                                                                  0x0
+
+#define HWIO_EE_n_GSI_CH_k_SCRATCH_0_ADDR(n,k)                                                           (GSI_REG_BASE      + 0x0001404c + 0x12000 * (n) + 0x80 * (k))
+#define HWIO_EE_n_GSI_CH_k_SCRATCH_0_PHYS(n,k)                                                           (GSI_REG_BASE_PHYS + 0x0001404c + 0x12000 * (n) + 0x80 * (k))
+#define HWIO_EE_n_GSI_CH_k_SCRATCH_0_OFFS(n,k)                                                           (GSI_REG_BASE_OFFS + 0x0001404c + 0x12000 * (n) + 0x80 * (k))
+#define HWIO_EE_n_GSI_CH_k_SCRATCH_0_RMSK                                                                0xffffffff
+#define HWIO_EE_n_GSI_CH_k_SCRATCH_0_MAXn                                                                         2
+#define HWIO_EE_n_GSI_CH_k_SCRATCH_0_MAXk                                                                        27
+#define HWIO_EE_n_GSI_CH_k_SCRATCH_0_ATTR                                                                       0x3
+#define HWIO_EE_n_GSI_CH_k_SCRATCH_0_INI2(n,k)        \
+        in_dword_masked(HWIO_EE_n_GSI_CH_k_SCRATCH_0_ADDR(n,k), HWIO_EE_n_GSI_CH_k_SCRATCH_0_RMSK)
+#define HWIO_EE_n_GSI_CH_k_SCRATCH_0_INMI2(n,k,mask)    \
+        in_dword_masked(HWIO_EE_n_GSI_CH_k_SCRATCH_0_ADDR(n,k), mask)
+#define HWIO_EE_n_GSI_CH_k_SCRATCH_0_OUTI2(n,k,val)    \
+        out_dword(HWIO_EE_n_GSI_CH_k_SCRATCH_0_ADDR(n,k),val)
+#define HWIO_EE_n_GSI_CH_k_SCRATCH_0_OUTMI2(n,k,mask,val) \
+        out_dword_masked_ns(HWIO_EE_n_GSI_CH_k_SCRATCH_0_ADDR(n,k),mask,val,HWIO_EE_n_GSI_CH_k_SCRATCH_0_INI2(n,k))
+#define HWIO_EE_n_GSI_CH_k_SCRATCH_0_SCRATCH_BMSK                                                        0xffffffff
+#define HWIO_EE_n_GSI_CH_k_SCRATCH_0_SCRATCH_SHFT                                                               0x0
+
+#define HWIO_EE_n_GSI_CH_k_SCRATCH_1_ADDR(n,k)                                                           (GSI_REG_BASE      + 0x00014050 + 0x12000 * (n) + 0x80 * (k))
+#define HWIO_EE_n_GSI_CH_k_SCRATCH_1_PHYS(n,k)                                                           (GSI_REG_BASE_PHYS + 0x00014050 + 0x12000 * (n) + 0x80 * (k))
+#define HWIO_EE_n_GSI_CH_k_SCRATCH_1_OFFS(n,k)                                                           (GSI_REG_BASE_OFFS + 0x00014050 + 0x12000 * (n) + 0x80 * (k))
+#define HWIO_EE_n_GSI_CH_k_SCRATCH_1_RMSK                                                                0xffffffff
+#define HWIO_EE_n_GSI_CH_k_SCRATCH_1_MAXn                                                                         2
+#define HWIO_EE_n_GSI_CH_k_SCRATCH_1_MAXk                                                                        27
+#define HWIO_EE_n_GSI_CH_k_SCRATCH_1_ATTR                                                                       0x3
+#define HWIO_EE_n_GSI_CH_k_SCRATCH_1_INI2(n,k)        \
+        in_dword_masked(HWIO_EE_n_GSI_CH_k_SCRATCH_1_ADDR(n,k), HWIO_EE_n_GSI_CH_k_SCRATCH_1_RMSK)
+#define HWIO_EE_n_GSI_CH_k_SCRATCH_1_INMI2(n,k,mask)    \
+        in_dword_masked(HWIO_EE_n_GSI_CH_k_SCRATCH_1_ADDR(n,k), mask)
+#define HWIO_EE_n_GSI_CH_k_SCRATCH_1_OUTI2(n,k,val)    \
+        out_dword(HWIO_EE_n_GSI_CH_k_SCRATCH_1_ADDR(n,k),val)
+#define HWIO_EE_n_GSI_CH_k_SCRATCH_1_OUTMI2(n,k,mask,val) \
+        out_dword_masked_ns(HWIO_EE_n_GSI_CH_k_SCRATCH_1_ADDR(n,k),mask,val,HWIO_EE_n_GSI_CH_k_SCRATCH_1_INI2(n,k))
+#define HWIO_EE_n_GSI_CH_k_SCRATCH_1_SCRATCH_BMSK                                                        0xffffffff
+#define HWIO_EE_n_GSI_CH_k_SCRATCH_1_SCRATCH_SHFT                                                               0x0
+
+#define HWIO_EE_n_GSI_CH_k_SCRATCH_2_ADDR(n,k)                                                           (GSI_REG_BASE      + 0x00014054 + 0x12000 * (n) + 0x80 * (k))
+#define HWIO_EE_n_GSI_CH_k_SCRATCH_2_PHYS(n,k)                                                           (GSI_REG_BASE_PHYS + 0x00014054 + 0x12000 * (n) + 0x80 * (k))
+#define HWIO_EE_n_GSI_CH_k_SCRATCH_2_OFFS(n,k)                                                           (GSI_REG_BASE_OFFS + 0x00014054 + 0x12000 * (n) + 0x80 * (k))
+#define HWIO_EE_n_GSI_CH_k_SCRATCH_2_RMSK                                                                0xffffffff
+#define HWIO_EE_n_GSI_CH_k_SCRATCH_2_MAXn                                                                         2
+#define HWIO_EE_n_GSI_CH_k_SCRATCH_2_MAXk                                                                        27
+#define HWIO_EE_n_GSI_CH_k_SCRATCH_2_ATTR                                                                       0x3
+#define HWIO_EE_n_GSI_CH_k_SCRATCH_2_INI2(n,k)        \
+        in_dword_masked(HWIO_EE_n_GSI_CH_k_SCRATCH_2_ADDR(n,k), HWIO_EE_n_GSI_CH_k_SCRATCH_2_RMSK)
+#define HWIO_EE_n_GSI_CH_k_SCRATCH_2_INMI2(n,k,mask)    \
+        in_dword_masked(HWIO_EE_n_GSI_CH_k_SCRATCH_2_ADDR(n,k), mask)
+#define HWIO_EE_n_GSI_CH_k_SCRATCH_2_OUTI2(n,k,val)    \
+        out_dword(HWIO_EE_n_GSI_CH_k_SCRATCH_2_ADDR(n,k),val)
+#define HWIO_EE_n_GSI_CH_k_SCRATCH_2_OUTMI2(n,k,mask,val) \
+        out_dword_masked_ns(HWIO_EE_n_GSI_CH_k_SCRATCH_2_ADDR(n,k),mask,val,HWIO_EE_n_GSI_CH_k_SCRATCH_2_INI2(n,k))
+#define HWIO_EE_n_GSI_CH_k_SCRATCH_2_SCRATCH_BMSK                                                        0xffffffff
+#define HWIO_EE_n_GSI_CH_k_SCRATCH_2_SCRATCH_SHFT                                                               0x0
+
+#define HWIO_EE_n_GSI_CH_k_SCRATCH_3_ADDR(n,k)                                                           (GSI_REG_BASE      + 0x00014058 + 0x12000 * (n) + 0x80 * (k))
+#define HWIO_EE_n_GSI_CH_k_SCRATCH_3_PHYS(n,k)                                                           (GSI_REG_BASE_PHYS + 0x00014058 + 0x12000 * (n) + 0x80 * (k))
+#define HWIO_EE_n_GSI_CH_k_SCRATCH_3_OFFS(n,k)                                                           (GSI_REG_BASE_OFFS + 0x00014058 + 0x12000 * (n) + 0x80 * (k))
+#define HWIO_EE_n_GSI_CH_k_SCRATCH_3_RMSK                                                                0xffffffff
+#define HWIO_EE_n_GSI_CH_k_SCRATCH_3_MAXn                                                                         2
+#define HWIO_EE_n_GSI_CH_k_SCRATCH_3_MAXk                                                                        27
+#define HWIO_EE_n_GSI_CH_k_SCRATCH_3_ATTR                                                                       0x3
+#define HWIO_EE_n_GSI_CH_k_SCRATCH_3_INI2(n,k)        \
+        in_dword_masked(HWIO_EE_n_GSI_CH_k_SCRATCH_3_ADDR(n,k), HWIO_EE_n_GSI_CH_k_SCRATCH_3_RMSK)
+#define HWIO_EE_n_GSI_CH_k_SCRATCH_3_INMI2(n,k,mask)    \
+        in_dword_masked(HWIO_EE_n_GSI_CH_k_SCRATCH_3_ADDR(n,k), mask)
+#define HWIO_EE_n_GSI_CH_k_SCRATCH_3_OUTI2(n,k,val)    \
+        out_dword(HWIO_EE_n_GSI_CH_k_SCRATCH_3_ADDR(n,k),val)
+#define HWIO_EE_n_GSI_CH_k_SCRATCH_3_OUTMI2(n,k,mask,val) \
+        out_dword_masked_ns(HWIO_EE_n_GSI_CH_k_SCRATCH_3_ADDR(n,k),mask,val,HWIO_EE_n_GSI_CH_k_SCRATCH_3_INI2(n,k))
+#define HWIO_EE_n_GSI_CH_k_SCRATCH_3_SCRATCH_BMSK                                                        0xffffffff
+#define HWIO_EE_n_GSI_CH_k_SCRATCH_3_SCRATCH_SHFT                                                               0x0
+
+#define HWIO_EE_n_GSI_CH_k_SCRATCH_4_ADDR(n,k)                                                           (GSI_REG_BASE      + 0x0001405c + 0x12000 * (n) + 0x80 * (k))
+#define HWIO_EE_n_GSI_CH_k_SCRATCH_4_PHYS(n,k)                                                           (GSI_REG_BASE_PHYS + 0x0001405c + 0x12000 * (n) + 0x80 * (k))
+#define HWIO_EE_n_GSI_CH_k_SCRATCH_4_OFFS(n,k)                                                           (GSI_REG_BASE_OFFS + 0x0001405c + 0x12000 * (n) + 0x80 * (k))
+#define HWIO_EE_n_GSI_CH_k_SCRATCH_4_RMSK                                                                0xffffffff
+#define HWIO_EE_n_GSI_CH_k_SCRATCH_4_MAXn                                                                         2
+#define HWIO_EE_n_GSI_CH_k_SCRATCH_4_MAXk                                                                        27
+#define HWIO_EE_n_GSI_CH_k_SCRATCH_4_ATTR                                                                       0x3
+#define HWIO_EE_n_GSI_CH_k_SCRATCH_4_INI2(n,k)        \
+        in_dword_masked(HWIO_EE_n_GSI_CH_k_SCRATCH_4_ADDR(n,k), HWIO_EE_n_GSI_CH_k_SCRATCH_4_RMSK)
+#define HWIO_EE_n_GSI_CH_k_SCRATCH_4_INMI2(n,k,mask)    \
+        in_dword_masked(HWIO_EE_n_GSI_CH_k_SCRATCH_4_ADDR(n,k), mask)
+#define HWIO_EE_n_GSI_CH_k_SCRATCH_4_OUTI2(n,k,val)    \
+        out_dword(HWIO_EE_n_GSI_CH_k_SCRATCH_4_ADDR(n,k),val)
+#define HWIO_EE_n_GSI_CH_k_SCRATCH_4_OUTMI2(n,k,mask,val) \
+        out_dword_masked_ns(HWIO_EE_n_GSI_CH_k_SCRATCH_4_ADDR(n,k),mask,val,HWIO_EE_n_GSI_CH_k_SCRATCH_4_INI2(n,k))
+#define HWIO_EE_n_GSI_CH_k_SCRATCH_4_SCRATCH_BMSK                                                        0xffffffff
+#define HWIO_EE_n_GSI_CH_k_SCRATCH_4_SCRATCH_SHFT                                                               0x0
+
+#define HWIO_EE_n_GSI_CH_k_SCRATCH_5_ADDR(n,k)                                                           (GSI_REG_BASE      + 0x00014060 + 0x12000 * (n) + 0x80 * (k))
+#define HWIO_EE_n_GSI_CH_k_SCRATCH_5_PHYS(n,k)                                                           (GSI_REG_BASE_PHYS + 0x00014060 + 0x12000 * (n) + 0x80 * (k))
+#define HWIO_EE_n_GSI_CH_k_SCRATCH_5_OFFS(n,k)                                                           (GSI_REG_BASE_OFFS + 0x00014060 + 0x12000 * (n) + 0x80 * (k))
+#define HWIO_EE_n_GSI_CH_k_SCRATCH_5_RMSK                                                                0xffffffff
+#define HWIO_EE_n_GSI_CH_k_SCRATCH_5_MAXn                                                                         2
+#define HWIO_EE_n_GSI_CH_k_SCRATCH_5_MAXk                                                                        27
+#define HWIO_EE_n_GSI_CH_k_SCRATCH_5_ATTR                                                                       0x3
+#define HWIO_EE_n_GSI_CH_k_SCRATCH_5_INI2(n,k)        \
+        in_dword_masked(HWIO_EE_n_GSI_CH_k_SCRATCH_5_ADDR(n,k), HWIO_EE_n_GSI_CH_k_SCRATCH_5_RMSK)
+#define HWIO_EE_n_GSI_CH_k_SCRATCH_5_INMI2(n,k,mask)    \
+        in_dword_masked(HWIO_EE_n_GSI_CH_k_SCRATCH_5_ADDR(n,k), mask)
+#define HWIO_EE_n_GSI_CH_k_SCRATCH_5_OUTI2(n,k,val)    \
+        out_dword(HWIO_EE_n_GSI_CH_k_SCRATCH_5_ADDR(n,k),val)
+#define HWIO_EE_n_GSI_CH_k_SCRATCH_5_OUTMI2(n,k,mask,val) \
+        out_dword_masked_ns(HWIO_EE_n_GSI_CH_k_SCRATCH_5_ADDR(n,k),mask,val,HWIO_EE_n_GSI_CH_k_SCRATCH_5_INI2(n,k))
+#define HWIO_EE_n_GSI_CH_k_SCRATCH_5_SCRATCH_BMSK                                                        0xffffffff
+#define HWIO_EE_n_GSI_CH_k_SCRATCH_5_SCRATCH_SHFT                                                               0x0
+
+#define HWIO_EE_n_GSI_CH_k_SCRATCH_6_ADDR(n,k)                                                           (GSI_REG_BASE      + 0x00014064 + 0x12000 * (n) + 0x80 * (k))
+#define HWIO_EE_n_GSI_CH_k_SCRATCH_6_PHYS(n,k)                                                           (GSI_REG_BASE_PHYS + 0x00014064 + 0x12000 * (n) + 0x80 * (k))
+#define HWIO_EE_n_GSI_CH_k_SCRATCH_6_OFFS(n,k)                                                           (GSI_REG_BASE_OFFS + 0x00014064 + 0x12000 * (n) + 0x80 * (k))
+#define HWIO_EE_n_GSI_CH_k_SCRATCH_6_RMSK                                                                0xffffffff
+#define HWIO_EE_n_GSI_CH_k_SCRATCH_6_MAXn                                                                         2
+#define HWIO_EE_n_GSI_CH_k_SCRATCH_6_MAXk                                                                        27
+#define HWIO_EE_n_GSI_CH_k_SCRATCH_6_ATTR                                                                       0x3
+#define HWIO_EE_n_GSI_CH_k_SCRATCH_6_INI2(n,k)        \
+        in_dword_masked(HWIO_EE_n_GSI_CH_k_SCRATCH_6_ADDR(n,k), HWIO_EE_n_GSI_CH_k_SCRATCH_6_RMSK)
+#define HWIO_EE_n_GSI_CH_k_SCRATCH_6_INMI2(n,k,mask)    \
+        in_dword_masked(HWIO_EE_n_GSI_CH_k_SCRATCH_6_ADDR(n,k), mask)
+#define HWIO_EE_n_GSI_CH_k_SCRATCH_6_OUTI2(n,k,val)    \
+        out_dword(HWIO_EE_n_GSI_CH_k_SCRATCH_6_ADDR(n,k),val)
+#define HWIO_EE_n_GSI_CH_k_SCRATCH_6_OUTMI2(n,k,mask,val) \
+        out_dword_masked_ns(HWIO_EE_n_GSI_CH_k_SCRATCH_6_ADDR(n,k),mask,val,HWIO_EE_n_GSI_CH_k_SCRATCH_6_INI2(n,k))
+#define HWIO_EE_n_GSI_CH_k_SCRATCH_6_SCRATCH_BMSK                                                        0xffffffff
+#define HWIO_EE_n_GSI_CH_k_SCRATCH_6_SCRATCH_SHFT                                                               0x0
+
+#define HWIO_EE_n_GSI_CH_k_SCRATCH_7_ADDR(n,k)                                                           (GSI_REG_BASE      + 0x00014068 + 0x12000 * (n) + 0x80 * (k))
+#define HWIO_EE_n_GSI_CH_k_SCRATCH_7_PHYS(n,k)                                                           (GSI_REG_BASE_PHYS + 0x00014068 + 0x12000 * (n) + 0x80 * (k))
+#define HWIO_EE_n_GSI_CH_k_SCRATCH_7_OFFS(n,k)                                                           (GSI_REG_BASE_OFFS + 0x00014068 + 0x12000 * (n) + 0x80 * (k))
+#define HWIO_EE_n_GSI_CH_k_SCRATCH_7_RMSK                                                                0xffffffff
+#define HWIO_EE_n_GSI_CH_k_SCRATCH_7_MAXn                                                                         2
+#define HWIO_EE_n_GSI_CH_k_SCRATCH_7_MAXk                                                                        27
+#define HWIO_EE_n_GSI_CH_k_SCRATCH_7_ATTR                                                                       0x3
+#define HWIO_EE_n_GSI_CH_k_SCRATCH_7_INI2(n,k)        \
+        in_dword_masked(HWIO_EE_n_GSI_CH_k_SCRATCH_7_ADDR(n,k), HWIO_EE_n_GSI_CH_k_SCRATCH_7_RMSK)
+#define HWIO_EE_n_GSI_CH_k_SCRATCH_7_INMI2(n,k,mask)    \
+        in_dword_masked(HWIO_EE_n_GSI_CH_k_SCRATCH_7_ADDR(n,k), mask)
+#define HWIO_EE_n_GSI_CH_k_SCRATCH_7_OUTI2(n,k,val)    \
+        out_dword(HWIO_EE_n_GSI_CH_k_SCRATCH_7_ADDR(n,k),val)
+#define HWIO_EE_n_GSI_CH_k_SCRATCH_7_OUTMI2(n,k,mask,val) \
+        out_dword_masked_ns(HWIO_EE_n_GSI_CH_k_SCRATCH_7_ADDR(n,k),mask,val,HWIO_EE_n_GSI_CH_k_SCRATCH_7_INI2(n,k))
+#define HWIO_EE_n_GSI_CH_k_SCRATCH_7_SCRATCH_BMSK                                                        0xffffffff
+#define HWIO_EE_n_GSI_CH_k_SCRATCH_7_SCRATCH_SHFT                                                               0x0
+
+#define HWIO_EE_n_GSI_CH_k_SCRATCH_8_ADDR(n,k)                                                           (GSI_REG_BASE      + 0x0001406c + 0x12000 * (n) + 0x80 * (k))
+#define HWIO_EE_n_GSI_CH_k_SCRATCH_8_PHYS(n,k)                                                           (GSI_REG_BASE_PHYS + 0x0001406c + 0x12000 * (n) + 0x80 * (k))
+#define HWIO_EE_n_GSI_CH_k_SCRATCH_8_OFFS(n,k)                                                           (GSI_REG_BASE_OFFS + 0x0001406c + 0x12000 * (n) + 0x80 * (k))
+#define HWIO_EE_n_GSI_CH_k_SCRATCH_8_RMSK                                                                0xffffffff
+#define HWIO_EE_n_GSI_CH_k_SCRATCH_8_MAXn                                                                         2
+#define HWIO_EE_n_GSI_CH_k_SCRATCH_8_MAXk                                                                        27
+#define HWIO_EE_n_GSI_CH_k_SCRATCH_8_ATTR                                                                       0x3
+#define HWIO_EE_n_GSI_CH_k_SCRATCH_8_INI2(n,k)        \
+        in_dword_masked(HWIO_EE_n_GSI_CH_k_SCRATCH_8_ADDR(n,k), HWIO_EE_n_GSI_CH_k_SCRATCH_8_RMSK)
+#define HWIO_EE_n_GSI_CH_k_SCRATCH_8_INMI2(n,k,mask)    \
+        in_dword_masked(HWIO_EE_n_GSI_CH_k_SCRATCH_8_ADDR(n,k), mask)
+#define HWIO_EE_n_GSI_CH_k_SCRATCH_8_OUTI2(n,k,val)    \
+        out_dword(HWIO_EE_n_GSI_CH_k_SCRATCH_8_ADDR(n,k),val)
+#define HWIO_EE_n_GSI_CH_k_SCRATCH_8_OUTMI2(n,k,mask,val) \
+        out_dword_masked_ns(HWIO_EE_n_GSI_CH_k_SCRATCH_8_ADDR(n,k),mask,val,HWIO_EE_n_GSI_CH_k_SCRATCH_8_INI2(n,k))
+#define HWIO_EE_n_GSI_CH_k_SCRATCH_8_SCRATCH_BMSK                                                        0xffffffff
+#define HWIO_EE_n_GSI_CH_k_SCRATCH_8_SCRATCH_SHFT                                                               0x0
+
+#define HWIO_EE_n_GSI_CH_k_SCRATCH_9_ADDR(n,k)                                                           (GSI_REG_BASE      + 0x00014070 + 0x12000 * (n) + 0x80 * (k))
+#define HWIO_EE_n_GSI_CH_k_SCRATCH_9_PHYS(n,k)                                                           (GSI_REG_BASE_PHYS + 0x00014070 + 0x12000 * (n) + 0x80 * (k))
+#define HWIO_EE_n_GSI_CH_k_SCRATCH_9_OFFS(n,k)                                                           (GSI_REG_BASE_OFFS + 0x00014070 + 0x12000 * (n) + 0x80 * (k))
+#define HWIO_EE_n_GSI_CH_k_SCRATCH_9_RMSK                                                                0xffffffff
+#define HWIO_EE_n_GSI_CH_k_SCRATCH_9_MAXn                                                                         2
+#define HWIO_EE_n_GSI_CH_k_SCRATCH_9_MAXk                                                                        27
+#define HWIO_EE_n_GSI_CH_k_SCRATCH_9_ATTR                                                                       0x3
+#define HWIO_EE_n_GSI_CH_k_SCRATCH_9_INI2(n,k)        \
+        in_dword_masked(HWIO_EE_n_GSI_CH_k_SCRATCH_9_ADDR(n,k), HWIO_EE_n_GSI_CH_k_SCRATCH_9_RMSK)
+#define HWIO_EE_n_GSI_CH_k_SCRATCH_9_INMI2(n,k,mask)    \
+        in_dword_masked(HWIO_EE_n_GSI_CH_k_SCRATCH_9_ADDR(n,k), mask)
+#define HWIO_EE_n_GSI_CH_k_SCRATCH_9_OUTI2(n,k,val)    \
+        out_dword(HWIO_EE_n_GSI_CH_k_SCRATCH_9_ADDR(n,k),val)
+#define HWIO_EE_n_GSI_CH_k_SCRATCH_9_OUTMI2(n,k,mask,val) \
+        out_dword_masked_ns(HWIO_EE_n_GSI_CH_k_SCRATCH_9_ADDR(n,k),mask,val,HWIO_EE_n_GSI_CH_k_SCRATCH_9_INI2(n,k))
+#define HWIO_EE_n_GSI_CH_k_SCRATCH_9_SCRATCH_BMSK                                                        0xffffffff
+#define HWIO_EE_n_GSI_CH_k_SCRATCH_9_SCRATCH_SHFT                                                               0x0
+
+#define HWIO_EE_n_GSI_CH_k_DB_ENG_WRITE_PTR_ADDR(n,k)                                                    (GSI_REG_BASE      + 0x00014074 + 0x12000 * (n) + 0x80 * (k))
+#define HWIO_EE_n_GSI_CH_k_DB_ENG_WRITE_PTR_PHYS(n,k)                                                    (GSI_REG_BASE_PHYS + 0x00014074 + 0x12000 * (n) + 0x80 * (k))
+#define HWIO_EE_n_GSI_CH_k_DB_ENG_WRITE_PTR_OFFS(n,k)                                                    (GSI_REG_BASE_OFFS + 0x00014074 + 0x12000 * (n) + 0x80 * (k))
+#define HWIO_EE_n_GSI_CH_k_DB_ENG_WRITE_PTR_RMSK                                                             0xffff
+#define HWIO_EE_n_GSI_CH_k_DB_ENG_WRITE_PTR_MAXn                                                                  2
+#define HWIO_EE_n_GSI_CH_k_DB_ENG_WRITE_PTR_MAXk                                                                 27
+#define HWIO_EE_n_GSI_CH_k_DB_ENG_WRITE_PTR_ATTR                                                                0x3
+#define HWIO_EE_n_GSI_CH_k_DB_ENG_WRITE_PTR_INI2(n,k)        \
+        in_dword_masked(HWIO_EE_n_GSI_CH_k_DB_ENG_WRITE_PTR_ADDR(n,k), HWIO_EE_n_GSI_CH_k_DB_ENG_WRITE_PTR_RMSK)
+#define HWIO_EE_n_GSI_CH_k_DB_ENG_WRITE_PTR_INMI2(n,k,mask)    \
+        in_dword_masked(HWIO_EE_n_GSI_CH_k_DB_ENG_WRITE_PTR_ADDR(n,k), mask)
+#define HWIO_EE_n_GSI_CH_k_DB_ENG_WRITE_PTR_OUTI2(n,k,val)    \
+        out_dword(HWIO_EE_n_GSI_CH_k_DB_ENG_WRITE_PTR_ADDR(n,k),val)
+#define HWIO_EE_n_GSI_CH_k_DB_ENG_WRITE_PTR_OUTMI2(n,k,mask,val) \
+        out_dword_masked_ns(HWIO_EE_n_GSI_CH_k_DB_ENG_WRITE_PTR_ADDR(n,k),mask,val,HWIO_EE_n_GSI_CH_k_DB_ENG_WRITE_PTR_INI2(n,k))
+#define HWIO_EE_n_GSI_CH_k_DB_ENG_WRITE_PTR_LAST_DB_2_MCS_BMSK                                               0xffff
+#define HWIO_EE_n_GSI_CH_k_DB_ENG_WRITE_PTR_LAST_DB_2_MCS_SHFT                                                  0x0
+
+#define HWIO_EE_n_EV_CH_k_CNTXT_0_ADDR(n,k)                                                              (GSI_REG_BASE      + 0x0001c000 + 0x12000 * (n) + 0x80 * (k))
+#define HWIO_EE_n_EV_CH_k_CNTXT_0_PHYS(n,k)                                                              (GSI_REG_BASE_PHYS + 0x0001c000 + 0x12000 * (n) + 0x80 * (k))
+#define HWIO_EE_n_EV_CH_k_CNTXT_0_OFFS(n,k)                                                              (GSI_REG_BASE_OFFS + 0x0001c000 + 0x12000 * (n) + 0x80 * (k))
+#define HWIO_EE_n_EV_CH_k_CNTXT_0_RMSK                                                                   0xffffffff
+#define HWIO_EE_n_EV_CH_k_CNTXT_0_MAXn                                                                            2
+#define HWIO_EE_n_EV_CH_k_CNTXT_0_MAXk                                                                           26
+#define HWIO_EE_n_EV_CH_k_CNTXT_0_ATTR                                                                          0x3
+#define HWIO_EE_n_EV_CH_k_CNTXT_0_INI2(n,k)        \
+        in_dword_masked(HWIO_EE_n_EV_CH_k_CNTXT_0_ADDR(n,k), HWIO_EE_n_EV_CH_k_CNTXT_0_RMSK)
+#define HWIO_EE_n_EV_CH_k_CNTXT_0_INMI2(n,k,mask)    \
+        in_dword_masked(HWIO_EE_n_EV_CH_k_CNTXT_0_ADDR(n,k), mask)
+#define HWIO_EE_n_EV_CH_k_CNTXT_0_OUTI2(n,k,val)    \
+        out_dword(HWIO_EE_n_EV_CH_k_CNTXT_0_ADDR(n,k),val)
+#define HWIO_EE_n_EV_CH_k_CNTXT_0_OUTMI2(n,k,mask,val) \
+        out_dword_masked_ns(HWIO_EE_n_EV_CH_k_CNTXT_0_ADDR(n,k),mask,val,HWIO_EE_n_EV_CH_k_CNTXT_0_INI2(n,k))
+#define HWIO_EE_n_EV_CH_k_CNTXT_0_ELEMENT_SIZE_BMSK                                                      0xff000000
+#define HWIO_EE_n_EV_CH_k_CNTXT_0_ELEMENT_SIZE_SHFT                                                            0x18
+#define HWIO_EE_n_EV_CH_k_CNTXT_0_CHSTATE_BMSK                                                             0xf00000
+#define HWIO_EE_n_EV_CH_k_CNTXT_0_CHSTATE_SHFT                                                                 0x14
+#define HWIO_EE_n_EV_CH_k_CNTXT_0_CHSTATE_NOT_ALLOCATED_FVAL                                                    0x0
+#define HWIO_EE_n_EV_CH_k_CNTXT_0_CHSTATE_ALLOCATED_FVAL                                                        0x1
+#define HWIO_EE_n_EV_CH_k_CNTXT_0_EE_BMSK                                                                   0xf0000
+#define HWIO_EE_n_EV_CH_k_CNTXT_0_EE_SHFT                                                                      0x10
+#define HWIO_EE_n_EV_CH_k_CNTXT_0_EVCHID_BMSK                                                                0xff00
+#define HWIO_EE_n_EV_CH_k_CNTXT_0_EVCHID_SHFT                                                                   0x8
+#define HWIO_EE_n_EV_CH_k_CNTXT_0_INTYPE_BMSK                                                                  0x80
+#define HWIO_EE_n_EV_CH_k_CNTXT_0_INTYPE_SHFT                                                                   0x7
+#define HWIO_EE_n_EV_CH_k_CNTXT_0_INTYPE_MSI_FVAL                                                               0x0
+#define HWIO_EE_n_EV_CH_k_CNTXT_0_INTYPE_IRQ_FVAL                                                               0x1
+#define HWIO_EE_n_EV_CH_k_CNTXT_0_CHTYPE_BMSK                                                                  0x7f
+#define HWIO_EE_n_EV_CH_k_CNTXT_0_CHTYPE_SHFT                                                                   0x0
+#define HWIO_EE_n_EV_CH_k_CNTXT_0_CHTYPE_MHI_EV_FVAL                                                            0x0
+#define HWIO_EE_n_EV_CH_k_CNTXT_0_CHTYPE_XHCI_EV_FVAL                                                           0x1
+#define HWIO_EE_n_EV_CH_k_CNTXT_0_CHTYPE_GPI_EV_FVAL                                                            0x2
+#define HWIO_EE_n_EV_CH_k_CNTXT_0_CHTYPE_XDCI_FVAL                                                              0x3
+
+#define HWIO_EE_n_EV_CH_k_CNTXT_1_ADDR(n,k)                                                              (GSI_REG_BASE      + 0x0001c004 + 0x12000 * (n) + 0x80 * (k))
+#define HWIO_EE_n_EV_CH_k_CNTXT_1_PHYS(n,k)                                                              (GSI_REG_BASE_PHYS + 0x0001c004 + 0x12000 * (n) + 0x80 * (k))
+#define HWIO_EE_n_EV_CH_k_CNTXT_1_OFFS(n,k)                                                              (GSI_REG_BASE_OFFS + 0x0001c004 + 0x12000 * (n) + 0x80 * (k))
+#define HWIO_EE_n_EV_CH_k_CNTXT_1_RMSK                                                                     0xffffff
+#define HWIO_EE_n_EV_CH_k_CNTXT_1_MAXn                                                                            2
+#define HWIO_EE_n_EV_CH_k_CNTXT_1_MAXk                                                                           26
+#define HWIO_EE_n_EV_CH_k_CNTXT_1_ATTR                                                                          0x3
+#define HWIO_EE_n_EV_CH_k_CNTXT_1_INI2(n,k)        \
+        in_dword_masked(HWIO_EE_n_EV_CH_k_CNTXT_1_ADDR(n,k), HWIO_EE_n_EV_CH_k_CNTXT_1_RMSK)
+#define HWIO_EE_n_EV_CH_k_CNTXT_1_INMI2(n,k,mask)    \
+        in_dword_masked(HWIO_EE_n_EV_CH_k_CNTXT_1_ADDR(n,k), mask)
+#define HWIO_EE_n_EV_CH_k_CNTXT_1_OUTI2(n,k,val)    \
+        out_dword(HWIO_EE_n_EV_CH_k_CNTXT_1_ADDR(n,k),val)
+#define HWIO_EE_n_EV_CH_k_CNTXT_1_OUTMI2(n,k,mask,val) \
+        out_dword_masked_ns(HWIO_EE_n_EV_CH_k_CNTXT_1_ADDR(n,k),mask,val,HWIO_EE_n_EV_CH_k_CNTXT_1_INI2(n,k))
+#define HWIO_EE_n_EV_CH_k_CNTXT_1_R_LENGTH_BMSK                                                            0xffffff
+#define HWIO_EE_n_EV_CH_k_CNTXT_1_R_LENGTH_SHFT                                                                 0x0
+
+#define HWIO_EE_n_EV_CH_k_CNTXT_2_ADDR(n,k)                                                              (GSI_REG_BASE      + 0x0001c008 + 0x12000 * (n) + 0x80 * (k))
+#define HWIO_EE_n_EV_CH_k_CNTXT_2_PHYS(n,k)                                                              (GSI_REG_BASE_PHYS + 0x0001c008 + 0x12000 * (n) + 0x80 * (k))
+#define HWIO_EE_n_EV_CH_k_CNTXT_2_OFFS(n,k)                                                              (GSI_REG_BASE_OFFS + 0x0001c008 + 0x12000 * (n) + 0x80 * (k))
+#define HWIO_EE_n_EV_CH_k_CNTXT_2_RMSK                                                                   0xffffffff
+#define HWIO_EE_n_EV_CH_k_CNTXT_2_MAXn                                                                            2
+#define HWIO_EE_n_EV_CH_k_CNTXT_2_MAXk                                                                           26
+#define HWIO_EE_n_EV_CH_k_CNTXT_2_ATTR                                                                          0x3
+#define HWIO_EE_n_EV_CH_k_CNTXT_2_INI2(n,k)        \
+        in_dword_masked(HWIO_EE_n_EV_CH_k_CNTXT_2_ADDR(n,k), HWIO_EE_n_EV_CH_k_CNTXT_2_RMSK)
+#define HWIO_EE_n_EV_CH_k_CNTXT_2_INMI2(n,k,mask)    \
+        in_dword_masked(HWIO_EE_n_EV_CH_k_CNTXT_2_ADDR(n,k), mask)
+#define HWIO_EE_n_EV_CH_k_CNTXT_2_OUTI2(n,k,val)    \
+        out_dword(HWIO_EE_n_EV_CH_k_CNTXT_2_ADDR(n,k),val)
+#define HWIO_EE_n_EV_CH_k_CNTXT_2_OUTMI2(n,k,mask,val) \
+        out_dword_masked_ns(HWIO_EE_n_EV_CH_k_CNTXT_2_ADDR(n,k),mask,val,HWIO_EE_n_EV_CH_k_CNTXT_2_INI2(n,k))
+#define HWIO_EE_n_EV_CH_k_CNTXT_2_R_BASE_ADDR_LSBS_BMSK                                                  0xffffffff
+#define HWIO_EE_n_EV_CH_k_CNTXT_2_R_BASE_ADDR_LSBS_SHFT                                                         0x0
+
+#define HWIO_EE_n_EV_CH_k_CNTXT_3_ADDR(n,k)                                                              (GSI_REG_BASE      + 0x0001c00c + 0x12000 * (n) + 0x80 * (k))
+#define HWIO_EE_n_EV_CH_k_CNTXT_3_PHYS(n,k)                                                              (GSI_REG_BASE_PHYS + 0x0001c00c + 0x12000 * (n) + 0x80 * (k))
+#define HWIO_EE_n_EV_CH_k_CNTXT_3_OFFS(n,k)                                                              (GSI_REG_BASE_OFFS + 0x0001c00c + 0x12000 * (n) + 0x80 * (k))
+#define HWIO_EE_n_EV_CH_k_CNTXT_3_RMSK                                                                   0xffffffff
+#define HWIO_EE_n_EV_CH_k_CNTXT_3_MAXn                                                                            2
+#define HWIO_EE_n_EV_CH_k_CNTXT_3_MAXk                                                                           26
+#define HWIO_EE_n_EV_CH_k_CNTXT_3_ATTR                                                                          0x3
+#define HWIO_EE_n_EV_CH_k_CNTXT_3_INI2(n,k)        \
+        in_dword_masked(HWIO_EE_n_EV_CH_k_CNTXT_3_ADDR(n,k), HWIO_EE_n_EV_CH_k_CNTXT_3_RMSK)
+#define HWIO_EE_n_EV_CH_k_CNTXT_3_INMI2(n,k,mask)    \
+        in_dword_masked(HWIO_EE_n_EV_CH_k_CNTXT_3_ADDR(n,k), mask)
+#define HWIO_EE_n_EV_CH_k_CNTXT_3_OUTI2(n,k,val)    \
+        out_dword(HWIO_EE_n_EV_CH_k_CNTXT_3_ADDR(n,k),val)
+#define HWIO_EE_n_EV_CH_k_CNTXT_3_OUTMI2(n,k,mask,val) \
+        out_dword_masked_ns(HWIO_EE_n_EV_CH_k_CNTXT_3_ADDR(n,k),mask,val,HWIO_EE_n_EV_CH_k_CNTXT_3_INI2(n,k))
+#define HWIO_EE_n_EV_CH_k_CNTXT_3_R_BASE_ADDR_MSBS_BMSK                                                  0xffffffff
+#define HWIO_EE_n_EV_CH_k_CNTXT_3_R_BASE_ADDR_MSBS_SHFT                                                         0x0
+
+#define HWIO_EE_n_EV_CH_k_CNTXT_4_ADDR(n,k)                                                              (GSI_REG_BASE      + 0x0001c010 + 0x12000 * (n) + 0x80 * (k))
+#define HWIO_EE_n_EV_CH_k_CNTXT_4_PHYS(n,k)                                                              (GSI_REG_BASE_PHYS + 0x0001c010 + 0x12000 * (n) + 0x80 * (k))
+#define HWIO_EE_n_EV_CH_k_CNTXT_4_OFFS(n,k)                                                              (GSI_REG_BASE_OFFS + 0x0001c010 + 0x12000 * (n) + 0x80 * (k))
+#define HWIO_EE_n_EV_CH_k_CNTXT_4_RMSK                                                                   0xffffffff
+#define HWIO_EE_n_EV_CH_k_CNTXT_4_MAXn                                                                            2
+#define HWIO_EE_n_EV_CH_k_CNTXT_4_MAXk                                                                           26
+#define HWIO_EE_n_EV_CH_k_CNTXT_4_ATTR                                                                          0x3
+#define HWIO_EE_n_EV_CH_k_CNTXT_4_INI2(n,k)        \
+        in_dword_masked(HWIO_EE_n_EV_CH_k_CNTXT_4_ADDR(n,k), HWIO_EE_n_EV_CH_k_CNTXT_4_RMSK)
+#define HWIO_EE_n_EV_CH_k_CNTXT_4_INMI2(n,k,mask)    \
+        in_dword_masked(HWIO_EE_n_EV_CH_k_CNTXT_4_ADDR(n,k), mask)
+#define HWIO_EE_n_EV_CH_k_CNTXT_4_OUTI2(n,k,val)    \
+        out_dword(HWIO_EE_n_EV_CH_k_CNTXT_4_ADDR(n,k),val)
+#define HWIO_EE_n_EV_CH_k_CNTXT_4_OUTMI2(n,k,mask,val) \
+        out_dword_masked_ns(HWIO_EE_n_EV_CH_k_CNTXT_4_ADDR(n,k),mask,val,HWIO_EE_n_EV_CH_k_CNTXT_4_INI2(n,k))
+#define HWIO_EE_n_EV_CH_k_CNTXT_4_READ_PTR_LSB_BMSK                                                      0xffffffff
+#define HWIO_EE_n_EV_CH_k_CNTXT_4_READ_PTR_LSB_SHFT                                                             0x0
+
+#define HWIO_EE_n_EV_CH_k_CNTXT_5_ADDR(n,k)                                                              (GSI_REG_BASE      + 0x0001c014 + 0x12000 * (n) + 0x80 * (k))
+#define HWIO_EE_n_EV_CH_k_CNTXT_5_PHYS(n,k)                                                              (GSI_REG_BASE_PHYS + 0x0001c014 + 0x12000 * (n) + 0x80 * (k))
+#define HWIO_EE_n_EV_CH_k_CNTXT_5_OFFS(n,k)                                                              (GSI_REG_BASE_OFFS + 0x0001c014 + 0x12000 * (n) + 0x80 * (k))
+#define HWIO_EE_n_EV_CH_k_CNTXT_5_RMSK                                                                   0xffffffff
+#define HWIO_EE_n_EV_CH_k_CNTXT_5_MAXn                                                                            2
+#define HWIO_EE_n_EV_CH_k_CNTXT_5_MAXk                                                                           26
+#define HWIO_EE_n_EV_CH_k_CNTXT_5_ATTR                                                                          0x1
+#define HWIO_EE_n_EV_CH_k_CNTXT_5_INI2(n,k)        \
+        in_dword_masked(HWIO_EE_n_EV_CH_k_CNTXT_5_ADDR(n,k), HWIO_EE_n_EV_CH_k_CNTXT_5_RMSK)
+#define HWIO_EE_n_EV_CH_k_CNTXT_5_INMI2(n,k,mask)    \
+        in_dword_masked(HWIO_EE_n_EV_CH_k_CNTXT_5_ADDR(n,k), mask)
+#define HWIO_EE_n_EV_CH_k_CNTXT_5_READ_PTR_MSB_BMSK                                                      0xffffffff
+#define HWIO_EE_n_EV_CH_k_CNTXT_5_READ_PTR_MSB_SHFT                                                             0x0
+
+#define HWIO_EE_n_EV_CH_k_CNTXT_6_ADDR(n,k)                                                              (GSI_REG_BASE      + 0x0001c018 + 0x12000 * (n) + 0x80 * (k))
+#define HWIO_EE_n_EV_CH_k_CNTXT_6_PHYS(n,k)                                                              (GSI_REG_BASE_PHYS + 0x0001c018 + 0x12000 * (n) + 0x80 * (k))
+#define HWIO_EE_n_EV_CH_k_CNTXT_6_OFFS(n,k)                                                              (GSI_REG_BASE_OFFS + 0x0001c018 + 0x12000 * (n) + 0x80 * (k))
+#define HWIO_EE_n_EV_CH_k_CNTXT_6_RMSK                                                                   0xffffffff
+#define HWIO_EE_n_EV_CH_k_CNTXT_6_MAXn                                                                            2
+#define HWIO_EE_n_EV_CH_k_CNTXT_6_MAXk                                                                           26
+#define HWIO_EE_n_EV_CH_k_CNTXT_6_ATTR                                                                          0x1
+#define HWIO_EE_n_EV_CH_k_CNTXT_6_INI2(n,k)        \
+        in_dword_masked(HWIO_EE_n_EV_CH_k_CNTXT_6_ADDR(n,k), HWIO_EE_n_EV_CH_k_CNTXT_6_RMSK)
+#define HWIO_EE_n_EV_CH_k_CNTXT_6_INMI2(n,k,mask)    \
+        in_dword_masked(HWIO_EE_n_EV_CH_k_CNTXT_6_ADDR(n,k), mask)
+#define HWIO_EE_n_EV_CH_k_CNTXT_6_WRITE_PTR_LSB_BMSK                                                     0xffffffff
+#define HWIO_EE_n_EV_CH_k_CNTXT_6_WRITE_PTR_LSB_SHFT                                                            0x0
+
+#define HWIO_EE_n_EV_CH_k_CNTXT_7_ADDR(n,k)                                                              (GSI_REG_BASE      + 0x0001c01c + 0x12000 * (n) + 0x80 * (k))
+#define HWIO_EE_n_EV_CH_k_CNTXT_7_PHYS(n,k)                                                              (GSI_REG_BASE_PHYS + 0x0001c01c + 0x12000 * (n) + 0x80 * (k))
+#define HWIO_EE_n_EV_CH_k_CNTXT_7_OFFS(n,k)                                                              (GSI_REG_BASE_OFFS + 0x0001c01c + 0x12000 * (n) + 0x80 * (k))
+#define HWIO_EE_n_EV_CH_k_CNTXT_7_RMSK                                                                   0xffffffff
+#define HWIO_EE_n_EV_CH_k_CNTXT_7_MAXn                                                                            2
+#define HWIO_EE_n_EV_CH_k_CNTXT_7_MAXk                                                                           26
+#define HWIO_EE_n_EV_CH_k_CNTXT_7_ATTR                                                                          0x1
+#define HWIO_EE_n_EV_CH_k_CNTXT_7_INI2(n,k)        \
+        in_dword_masked(HWIO_EE_n_EV_CH_k_CNTXT_7_ADDR(n,k), HWIO_EE_n_EV_CH_k_CNTXT_7_RMSK)
+#define HWIO_EE_n_EV_CH_k_CNTXT_7_INMI2(n,k,mask)    \
+        in_dword_masked(HWIO_EE_n_EV_CH_k_CNTXT_7_ADDR(n,k), mask)
+#define HWIO_EE_n_EV_CH_k_CNTXT_7_WRITE_PTR_MSB_BMSK                                                     0xffffffff
+#define HWIO_EE_n_EV_CH_k_CNTXT_7_WRITE_PTR_MSB_SHFT                                                            0x0
+
+#define HWIO_EE_n_EV_CH_k_CNTXT_8_ADDR(n,k)                                                              (GSI_REG_BASE      + 0x0001c020 + 0x12000 * (n) + 0x80 * (k))
+#define HWIO_EE_n_EV_CH_k_CNTXT_8_PHYS(n,k)                                                              (GSI_REG_BASE_PHYS + 0x0001c020 + 0x12000 * (n) + 0x80 * (k))
+#define HWIO_EE_n_EV_CH_k_CNTXT_8_OFFS(n,k)                                                              (GSI_REG_BASE_OFFS + 0x0001c020 + 0x12000 * (n) + 0x80 * (k))
+#define HWIO_EE_n_EV_CH_k_CNTXT_8_RMSK                                                                   0xffffffff
+#define HWIO_EE_n_EV_CH_k_CNTXT_8_MAXn                                                                            2
+#define HWIO_EE_n_EV_CH_k_CNTXT_8_MAXk                                                                           26
+#define HWIO_EE_n_EV_CH_k_CNTXT_8_ATTR                                                                          0x3
+#define HWIO_EE_n_EV_CH_k_CNTXT_8_INI2(n,k)        \
+        in_dword_masked(HWIO_EE_n_EV_CH_k_CNTXT_8_ADDR(n,k), HWIO_EE_n_EV_CH_k_CNTXT_8_RMSK)
+#define HWIO_EE_n_EV_CH_k_CNTXT_8_INMI2(n,k,mask)    \
+        in_dword_masked(HWIO_EE_n_EV_CH_k_CNTXT_8_ADDR(n,k), mask)
+#define HWIO_EE_n_EV_CH_k_CNTXT_8_OUTI2(n,k,val)    \
+        out_dword(HWIO_EE_n_EV_CH_k_CNTXT_8_ADDR(n,k),val)
+#define HWIO_EE_n_EV_CH_k_CNTXT_8_OUTMI2(n,k,mask,val) \
+        out_dword_masked_ns(HWIO_EE_n_EV_CH_k_CNTXT_8_ADDR(n,k),mask,val,HWIO_EE_n_EV_CH_k_CNTXT_8_INI2(n,k))
+#define HWIO_EE_n_EV_CH_k_CNTXT_8_INT_MOD_CNT_BMSK                                                       0xff000000
+#define HWIO_EE_n_EV_CH_k_CNTXT_8_INT_MOD_CNT_SHFT                                                             0x18
+#define HWIO_EE_n_EV_CH_k_CNTXT_8_INT_MODC_BMSK                                                            0xff0000
+#define HWIO_EE_n_EV_CH_k_CNTXT_8_INT_MODC_SHFT                                                                0x10
+#define HWIO_EE_n_EV_CH_k_CNTXT_8_INT_MODT_BMSK                                                              0xffff
+#define HWIO_EE_n_EV_CH_k_CNTXT_8_INT_MODT_SHFT                                                                 0x0
+
+#define HWIO_EE_n_EV_CH_k_CNTXT_9_ADDR(n,k)                                                              (GSI_REG_BASE      + 0x0001c024 + 0x12000 * (n) + 0x80 * (k))
+#define HWIO_EE_n_EV_CH_k_CNTXT_9_PHYS(n,k)                                                              (GSI_REG_BASE_PHYS + 0x0001c024 + 0x12000 * (n) + 0x80 * (k))
+#define HWIO_EE_n_EV_CH_k_CNTXT_9_OFFS(n,k)                                                              (GSI_REG_BASE_OFFS + 0x0001c024 + 0x12000 * (n) + 0x80 * (k))
+#define HWIO_EE_n_EV_CH_k_CNTXT_9_RMSK                                                                   0xffffffff
+#define HWIO_EE_n_EV_CH_k_CNTXT_9_MAXn                                                                            2
+#define HWIO_EE_n_EV_CH_k_CNTXT_9_MAXk                                                                           26
+#define HWIO_EE_n_EV_CH_k_CNTXT_9_ATTR                                                                          0x3
+#define HWIO_EE_n_EV_CH_k_CNTXT_9_INI2(n,k)        \
+        in_dword_masked(HWIO_EE_n_EV_CH_k_CNTXT_9_ADDR(n,k), HWIO_EE_n_EV_CH_k_CNTXT_9_RMSK)
+#define HWIO_EE_n_EV_CH_k_CNTXT_9_INMI2(n,k,mask)    \
+        in_dword_masked(HWIO_EE_n_EV_CH_k_CNTXT_9_ADDR(n,k), mask)
+#define HWIO_EE_n_EV_CH_k_CNTXT_9_OUTI2(n,k,val)    \
+        out_dword(HWIO_EE_n_EV_CH_k_CNTXT_9_ADDR(n,k),val)
+#define HWIO_EE_n_EV_CH_k_CNTXT_9_OUTMI2(n,k,mask,val) \
+        out_dword_masked_ns(HWIO_EE_n_EV_CH_k_CNTXT_9_ADDR(n,k),mask,val,HWIO_EE_n_EV_CH_k_CNTXT_9_INI2(n,k))
+#define HWIO_EE_n_EV_CH_k_CNTXT_9_INTVEC_BMSK                                                            0xffffffff
+#define HWIO_EE_n_EV_CH_k_CNTXT_9_INTVEC_SHFT                                                                   0x0
+
+#define HWIO_EE_n_EV_CH_k_CNTXT_10_ADDR(n,k)                                                             (GSI_REG_BASE      + 0x0001c028 + 0x12000 * (n) + 0x80 * (k))
+#define HWIO_EE_n_EV_CH_k_CNTXT_10_PHYS(n,k)                                                             (GSI_REG_BASE_PHYS + 0x0001c028 + 0x12000 * (n) + 0x80 * (k))
+#define HWIO_EE_n_EV_CH_k_CNTXT_10_OFFS(n,k)                                                             (GSI_REG_BASE_OFFS + 0x0001c028 + 0x12000 * (n) + 0x80 * (k))
+#define HWIO_EE_n_EV_CH_k_CNTXT_10_RMSK                                                                  0xffffffff
+#define HWIO_EE_n_EV_CH_k_CNTXT_10_MAXn                                                                           2
+#define HWIO_EE_n_EV_CH_k_CNTXT_10_MAXk                                                                          26
+#define HWIO_EE_n_EV_CH_k_CNTXT_10_ATTR                                                                         0x3
+#define HWIO_EE_n_EV_CH_k_CNTXT_10_INI2(n,k)        \
+        in_dword_masked(HWIO_EE_n_EV_CH_k_CNTXT_10_ADDR(n,k), HWIO_EE_n_EV_CH_k_CNTXT_10_RMSK)
+#define HWIO_EE_n_EV_CH_k_CNTXT_10_INMI2(n,k,mask)    \
+        in_dword_masked(HWIO_EE_n_EV_CH_k_CNTXT_10_ADDR(n,k), mask)
+#define HWIO_EE_n_EV_CH_k_CNTXT_10_OUTI2(n,k,val)    \
+        out_dword(HWIO_EE_n_EV_CH_k_CNTXT_10_ADDR(n,k),val)
+#define HWIO_EE_n_EV_CH_k_CNTXT_10_OUTMI2(n,k,mask,val) \
+        out_dword_masked_ns(HWIO_EE_n_EV_CH_k_CNTXT_10_ADDR(n,k),mask,val,HWIO_EE_n_EV_CH_k_CNTXT_10_INI2(n,k))
+#define HWIO_EE_n_EV_CH_k_CNTXT_10_MSI_ADDR_LSB_BMSK                                                     0xffffffff
+#define HWIO_EE_n_EV_CH_k_CNTXT_10_MSI_ADDR_LSB_SHFT                                                            0x0
+
+#define HWIO_EE_n_EV_CH_k_CNTXT_11_ADDR(n,k)                                                             (GSI_REG_BASE      + 0x0001c02c + 0x12000 * (n) + 0x80 * (k))
+#define HWIO_EE_n_EV_CH_k_CNTXT_11_PHYS(n,k)                                                             (GSI_REG_BASE_PHYS + 0x0001c02c + 0x12000 * (n) + 0x80 * (k))
+#define HWIO_EE_n_EV_CH_k_CNTXT_11_OFFS(n,k)                                                             (GSI_REG_BASE_OFFS + 0x0001c02c + 0x12000 * (n) + 0x80 * (k))
+#define HWIO_EE_n_EV_CH_k_CNTXT_11_RMSK                                                                  0xffffffff
+#define HWIO_EE_n_EV_CH_k_CNTXT_11_MAXn                                                                           2
+#define HWIO_EE_n_EV_CH_k_CNTXT_11_MAXk                                                                          26
+#define HWIO_EE_n_EV_CH_k_CNTXT_11_ATTR                                                                         0x3
+#define HWIO_EE_n_EV_CH_k_CNTXT_11_INI2(n,k)        \
+        in_dword_masked(HWIO_EE_n_EV_CH_k_CNTXT_11_ADDR(n,k), HWIO_EE_n_EV_CH_k_CNTXT_11_RMSK)
+#define HWIO_EE_n_EV_CH_k_CNTXT_11_INMI2(n,k,mask)    \
+        in_dword_masked(HWIO_EE_n_EV_CH_k_CNTXT_11_ADDR(n,k), mask)
+#define HWIO_EE_n_EV_CH_k_CNTXT_11_OUTI2(n,k,val)    \
+        out_dword(HWIO_EE_n_EV_CH_k_CNTXT_11_ADDR(n,k),val)
+#define HWIO_EE_n_EV_CH_k_CNTXT_11_OUTMI2(n,k,mask,val) \
+        out_dword_masked_ns(HWIO_EE_n_EV_CH_k_CNTXT_11_ADDR(n,k),mask,val,HWIO_EE_n_EV_CH_k_CNTXT_11_INI2(n,k))
+#define HWIO_EE_n_EV_CH_k_CNTXT_11_MSI_ADDR_MSB_BMSK                                                     0xffffffff
+#define HWIO_EE_n_EV_CH_k_CNTXT_11_MSI_ADDR_MSB_SHFT                                                            0x0
+
+#define HWIO_EE_n_EV_CH_k_CNTXT_12_ADDR(n,k)                                                             (GSI_REG_BASE      + 0x0001c030 + 0x12000 * (n) + 0x80 * (k))
+#define HWIO_EE_n_EV_CH_k_CNTXT_12_PHYS(n,k)                                                             (GSI_REG_BASE_PHYS + 0x0001c030 + 0x12000 * (n) + 0x80 * (k))
+#define HWIO_EE_n_EV_CH_k_CNTXT_12_OFFS(n,k)                                                             (GSI_REG_BASE_OFFS + 0x0001c030 + 0x12000 * (n) + 0x80 * (k))
+#define HWIO_EE_n_EV_CH_k_CNTXT_12_RMSK                                                                  0xffffffff
+#define HWIO_EE_n_EV_CH_k_CNTXT_12_MAXn                                                                           2
+#define HWIO_EE_n_EV_CH_k_CNTXT_12_MAXk                                                                          26
+#define HWIO_EE_n_EV_CH_k_CNTXT_12_ATTR                                                                         0x3
+#define HWIO_EE_n_EV_CH_k_CNTXT_12_INI2(n,k)        \
+        in_dword_masked(HWIO_EE_n_EV_CH_k_CNTXT_12_ADDR(n,k), HWIO_EE_n_EV_CH_k_CNTXT_12_RMSK)
+#define HWIO_EE_n_EV_CH_k_CNTXT_12_INMI2(n,k,mask)    \
+        in_dword_masked(HWIO_EE_n_EV_CH_k_CNTXT_12_ADDR(n,k), mask)
+#define HWIO_EE_n_EV_CH_k_CNTXT_12_OUTI2(n,k,val)    \
+        out_dword(HWIO_EE_n_EV_CH_k_CNTXT_12_ADDR(n,k),val)
+#define HWIO_EE_n_EV_CH_k_CNTXT_12_OUTMI2(n,k,mask,val) \
+        out_dword_masked_ns(HWIO_EE_n_EV_CH_k_CNTXT_12_ADDR(n,k),mask,val,HWIO_EE_n_EV_CH_k_CNTXT_12_INI2(n,k))
+#define HWIO_EE_n_EV_CH_k_CNTXT_12_RP_UPDATE_ADDR_LSB_BMSK                                               0xffffffff
+#define HWIO_EE_n_EV_CH_k_CNTXT_12_RP_UPDATE_ADDR_LSB_SHFT                                                      0x0
+
+#define HWIO_EE_n_EV_CH_k_CNTXT_13_ADDR(n,k)                                                             (GSI_REG_BASE      + 0x0001c034 + 0x12000 * (n) + 0x80 * (k))
+#define HWIO_EE_n_EV_CH_k_CNTXT_13_PHYS(n,k)                                                             (GSI_REG_BASE_PHYS + 0x0001c034 + 0x12000 * (n) + 0x80 * (k))
+#define HWIO_EE_n_EV_CH_k_CNTXT_13_OFFS(n,k)                                                             (GSI_REG_BASE_OFFS + 0x0001c034 + 0x12000 * (n) + 0x80 * (k))
+#define HWIO_EE_n_EV_CH_k_CNTXT_13_RMSK                                                                  0xffffffff
+#define HWIO_EE_n_EV_CH_k_CNTXT_13_MAXn                                                                           2
+#define HWIO_EE_n_EV_CH_k_CNTXT_13_MAXk                                                                          26
+#define HWIO_EE_n_EV_CH_k_CNTXT_13_ATTR                                                                         0x3
+#define HWIO_EE_n_EV_CH_k_CNTXT_13_INI2(n,k)        \
+        in_dword_masked(HWIO_EE_n_EV_CH_k_CNTXT_13_ADDR(n,k), HWIO_EE_n_EV_CH_k_CNTXT_13_RMSK)
+#define HWIO_EE_n_EV_CH_k_CNTXT_13_INMI2(n,k,mask)    \
+        in_dword_masked(HWIO_EE_n_EV_CH_k_CNTXT_13_ADDR(n,k), mask)
+#define HWIO_EE_n_EV_CH_k_CNTXT_13_OUTI2(n,k,val)    \
+        out_dword(HWIO_EE_n_EV_CH_k_CNTXT_13_ADDR(n,k),val)
+#define HWIO_EE_n_EV_CH_k_CNTXT_13_OUTMI2(n,k,mask,val) \
+        out_dword_masked_ns(HWIO_EE_n_EV_CH_k_CNTXT_13_ADDR(n,k),mask,val,HWIO_EE_n_EV_CH_k_CNTXT_13_INI2(n,k))
+#define HWIO_EE_n_EV_CH_k_CNTXT_13_RP_UPDATE_ADDR_MSB_BMSK                                               0xffffffff
+#define HWIO_EE_n_EV_CH_k_CNTXT_13_RP_UPDATE_ADDR_MSB_SHFT                                                      0x0
+
+#define HWIO_EE_n_EV_CH_k_ELEM_SIZE_SHIFT_ADDR(n,k)                                                      (GSI_REG_BASE      + 0x0001c038 + 0x12000 * (n) + 0x80 * (k))
+#define HWIO_EE_n_EV_CH_k_ELEM_SIZE_SHIFT_PHYS(n,k)                                                      (GSI_REG_BASE_PHYS + 0x0001c038 + 0x12000 * (n) + 0x80 * (k))
+#define HWIO_EE_n_EV_CH_k_ELEM_SIZE_SHIFT_OFFS(n,k)                                                      (GSI_REG_BASE_OFFS + 0x0001c038 + 0x12000 * (n) + 0x80 * (k))
+#define HWIO_EE_n_EV_CH_k_ELEM_SIZE_SHIFT_RMSK                                                                  0xf
+#define HWIO_EE_n_EV_CH_k_ELEM_SIZE_SHIFT_MAXn                                                                    2
+#define HWIO_EE_n_EV_CH_k_ELEM_SIZE_SHIFT_MAXk                                                                   26
+#define HWIO_EE_n_EV_CH_k_ELEM_SIZE_SHIFT_ATTR                                                                  0x1
+#define HWIO_EE_n_EV_CH_k_ELEM_SIZE_SHIFT_INI2(n,k)        \
+        in_dword_masked(HWIO_EE_n_EV_CH_k_ELEM_SIZE_SHIFT_ADDR(n,k), HWIO_EE_n_EV_CH_k_ELEM_SIZE_SHIFT_RMSK)
+#define HWIO_EE_n_EV_CH_k_ELEM_SIZE_SHIFT_INMI2(n,k,mask)    \
+        in_dword_masked(HWIO_EE_n_EV_CH_k_ELEM_SIZE_SHIFT_ADDR(n,k), mask)
+#define HWIO_EE_n_EV_CH_k_ELEM_SIZE_SHIFT_ELEM_SIZE_SHIFT_BMSK                                                  0xf
+#define HWIO_EE_n_EV_CH_k_ELEM_SIZE_SHIFT_ELEM_SIZE_SHIFT_SHFT                                                  0x0
+#define HWIO_EE_n_EV_CH_k_ELEM_SIZE_SHIFT_ELEM_SIZE_SHIFT_TWO_FVAL                                              0x0
+#define HWIO_EE_n_EV_CH_k_ELEM_SIZE_SHIFT_ELEM_SIZE_SHIFT_THREE_FVAL                                            0x1
+#define HWIO_EE_n_EV_CH_k_ELEM_SIZE_SHIFT_ELEM_SIZE_SHIFT_FOUR_FVAL                                             0x2
+#define HWIO_EE_n_EV_CH_k_ELEM_SIZE_SHIFT_ELEM_SIZE_SHIFT_FIVE_FVAL                                             0x3
+#define HWIO_EE_n_EV_CH_k_ELEM_SIZE_SHIFT_ELEM_SIZE_SHIFT_SIX_FVAL                                              0x4
+
+#define HWIO_EE_n_EV_CH_k_SCRATCH_0_ADDR(n,k)                                                            (GSI_REG_BASE      + 0x0001c048 + 0x12000 * (n) + 0x80 * (k))
+#define HWIO_EE_n_EV_CH_k_SCRATCH_0_PHYS(n,k)                                                            (GSI_REG_BASE_PHYS + 0x0001c048 + 0x12000 * (n) + 0x80 * (k))
+#define HWIO_EE_n_EV_CH_k_SCRATCH_0_OFFS(n,k)                                                            (GSI_REG_BASE_OFFS + 0x0001c048 + 0x12000 * (n) + 0x80 * (k))
+#define HWIO_EE_n_EV_CH_k_SCRATCH_0_RMSK                                                                 0xffffffff
+#define HWIO_EE_n_EV_CH_k_SCRATCH_0_MAXn                                                                          2
+#define HWIO_EE_n_EV_CH_k_SCRATCH_0_MAXk                                                                         26
+#define HWIO_EE_n_EV_CH_k_SCRATCH_0_ATTR                                                                        0x3
+#define HWIO_EE_n_EV_CH_k_SCRATCH_0_INI2(n,k)        \
+        in_dword_masked(HWIO_EE_n_EV_CH_k_SCRATCH_0_ADDR(n,k), HWIO_EE_n_EV_CH_k_SCRATCH_0_RMSK)
+#define HWIO_EE_n_EV_CH_k_SCRATCH_0_INMI2(n,k,mask)    \
+        in_dword_masked(HWIO_EE_n_EV_CH_k_SCRATCH_0_ADDR(n,k), mask)
+#define HWIO_EE_n_EV_CH_k_SCRATCH_0_OUTI2(n,k,val)    \
+        out_dword(HWIO_EE_n_EV_CH_k_SCRATCH_0_ADDR(n,k),val)
+#define HWIO_EE_n_EV_CH_k_SCRATCH_0_OUTMI2(n,k,mask,val) \
+        out_dword_masked_ns(HWIO_EE_n_EV_CH_k_SCRATCH_0_ADDR(n,k),mask,val,HWIO_EE_n_EV_CH_k_SCRATCH_0_INI2(n,k))
+#define HWIO_EE_n_EV_CH_k_SCRATCH_0_SCRATCH_BMSK                                                         0xffffffff
+#define HWIO_EE_n_EV_CH_k_SCRATCH_0_SCRATCH_SHFT                                                                0x0
+
+#define HWIO_EE_n_EV_CH_k_SCRATCH_1_ADDR(n,k)                                                            (GSI_REG_BASE      + 0x0001c04c + 0x12000 * (n) + 0x80 * (k))
+#define HWIO_EE_n_EV_CH_k_SCRATCH_1_PHYS(n,k)                                                            (GSI_REG_BASE_PHYS + 0x0001c04c + 0x12000 * (n) + 0x80 * (k))
+#define HWIO_EE_n_EV_CH_k_SCRATCH_1_OFFS(n,k)                                                            (GSI_REG_BASE_OFFS + 0x0001c04c + 0x12000 * (n) + 0x80 * (k))
+#define HWIO_EE_n_EV_CH_k_SCRATCH_1_RMSK                                                                 0xffffffff
+#define HWIO_EE_n_EV_CH_k_SCRATCH_1_MAXn                                                                          2
+#define HWIO_EE_n_EV_CH_k_SCRATCH_1_MAXk                                                                         26
+#define HWIO_EE_n_EV_CH_k_SCRATCH_1_ATTR                                                                        0x3
+#define HWIO_EE_n_EV_CH_k_SCRATCH_1_INI2(n,k)        \
+        in_dword_masked(HWIO_EE_n_EV_CH_k_SCRATCH_1_ADDR(n,k), HWIO_EE_n_EV_CH_k_SCRATCH_1_RMSK)
+#define HWIO_EE_n_EV_CH_k_SCRATCH_1_INMI2(n,k,mask)    \
+        in_dword_masked(HWIO_EE_n_EV_CH_k_SCRATCH_1_ADDR(n,k), mask)
+#define HWIO_EE_n_EV_CH_k_SCRATCH_1_OUTI2(n,k,val)    \
+        out_dword(HWIO_EE_n_EV_CH_k_SCRATCH_1_ADDR(n,k),val)
+#define HWIO_EE_n_EV_CH_k_SCRATCH_1_OUTMI2(n,k,mask,val) \
+        out_dword_masked_ns(HWIO_EE_n_EV_CH_k_SCRATCH_1_ADDR(n,k),mask,val,HWIO_EE_n_EV_CH_k_SCRATCH_1_INI2(n,k))
+#define HWIO_EE_n_EV_CH_k_SCRATCH_1_SCRATCH_BMSK                                                         0xffffffff
+#define HWIO_EE_n_EV_CH_k_SCRATCH_1_SCRATCH_SHFT                                                                0x0
+
+#define HWIO_EE_n_EV_CH_k_SCRATCH_2_ADDR(n,k)                                                            (GSI_REG_BASE      + 0x0001c050 + 0x12000 * (n) + 0x80 * (k))
+#define HWIO_EE_n_EV_CH_k_SCRATCH_2_PHYS(n,k)                                                            (GSI_REG_BASE_PHYS + 0x0001c050 + 0x12000 * (n) + 0x80 * (k))
+#define HWIO_EE_n_EV_CH_k_SCRATCH_2_OFFS(n,k)                                                            (GSI_REG_BASE_OFFS + 0x0001c050 + 0x12000 * (n) + 0x80 * (k))
+#define HWIO_EE_n_EV_CH_k_SCRATCH_2_RMSK                                                                 0xffffffff
+#define HWIO_EE_n_EV_CH_k_SCRATCH_2_MAXn                                                                          2
+#define HWIO_EE_n_EV_CH_k_SCRATCH_2_MAXk                                                                         26
+#define HWIO_EE_n_EV_CH_k_SCRATCH_2_ATTR                                                                        0x3
+#define HWIO_EE_n_EV_CH_k_SCRATCH_2_INI2(n,k)        \
+        in_dword_masked(HWIO_EE_n_EV_CH_k_SCRATCH_2_ADDR(n,k), HWIO_EE_n_EV_CH_k_SCRATCH_2_RMSK)
+#define HWIO_EE_n_EV_CH_k_SCRATCH_2_INMI2(n,k,mask)    \
+        in_dword_masked(HWIO_EE_n_EV_CH_k_SCRATCH_2_ADDR(n,k), mask)
+#define HWIO_EE_n_EV_CH_k_SCRATCH_2_OUTI2(n,k,val)    \
+        out_dword(HWIO_EE_n_EV_CH_k_SCRATCH_2_ADDR(n,k),val)
+#define HWIO_EE_n_EV_CH_k_SCRATCH_2_OUTMI2(n,k,mask,val) \
+        out_dword_masked_ns(HWIO_EE_n_EV_CH_k_SCRATCH_2_ADDR(n,k),mask,val,HWIO_EE_n_EV_CH_k_SCRATCH_2_INI2(n,k))
+#define HWIO_EE_n_EV_CH_k_SCRATCH_2_SCRATCH_BMSK                                                         0xffffffff
+#define HWIO_EE_n_EV_CH_k_SCRATCH_2_SCRATCH_SHFT                                                                0x0
+
+#define HWIO_EE_n_GSI_CH_k_DOORBELL_0_ADDR(n,k)                                                          (GSI_REG_BASE      + 0x00024000 + 0x12000 * (n) + 0x8 * (k))
+#define HWIO_EE_n_GSI_CH_k_DOORBELL_0_PHYS(n,k)                                                          (GSI_REG_BASE_PHYS + 0x00024000 + 0x12000 * (n) + 0x8 * (k))
+#define HWIO_EE_n_GSI_CH_k_DOORBELL_0_OFFS(n,k)                                                          (GSI_REG_BASE_OFFS + 0x00024000 + 0x12000 * (n) + 0x8 * (k))
+#define HWIO_EE_n_GSI_CH_k_DOORBELL_0_RMSK                                                               0xffffffff
+#define HWIO_EE_n_GSI_CH_k_DOORBELL_0_MAXn                                                                        2
+#define HWIO_EE_n_GSI_CH_k_DOORBELL_0_MAXk                                                                       27
+#define HWIO_EE_n_GSI_CH_k_DOORBELL_0_ATTR                                                                      0x2
+#define HWIO_EE_n_GSI_CH_k_DOORBELL_0_OUTI2(n,k,val)    \
+        out_dword(HWIO_EE_n_GSI_CH_k_DOORBELL_0_ADDR(n,k),val)
+#define HWIO_EE_n_GSI_CH_k_DOORBELL_0_WRITE_PTR_LSB_BMSK                                                 0xffffffff
+#define HWIO_EE_n_GSI_CH_k_DOORBELL_0_WRITE_PTR_LSB_SHFT                                                        0x0
+
+#define HWIO_EE_n_GSI_CH_k_DOORBELL_1_ADDR(n,k)                                                          (GSI_REG_BASE      + 0x00024004 + 0x12000 * (n) + 0x8 * (k))
+#define HWIO_EE_n_GSI_CH_k_DOORBELL_1_PHYS(n,k)                                                          (GSI_REG_BASE_PHYS + 0x00024004 + 0x12000 * (n) + 0x8 * (k))
+#define HWIO_EE_n_GSI_CH_k_DOORBELL_1_OFFS(n,k)                                                          (GSI_REG_BASE_OFFS + 0x00024004 + 0x12000 * (n) + 0x8 * (k))
+#define HWIO_EE_n_GSI_CH_k_DOORBELL_1_RMSK                                                               0xffffffff
+#define HWIO_EE_n_GSI_CH_k_DOORBELL_1_MAXn                                                                        2
+#define HWIO_EE_n_GSI_CH_k_DOORBELL_1_MAXk                                                                       27
+#define HWIO_EE_n_GSI_CH_k_DOORBELL_1_ATTR                                                                      0x2
+#define HWIO_EE_n_GSI_CH_k_DOORBELL_1_OUTI2(n,k,val)    \
+        out_dword(HWIO_EE_n_GSI_CH_k_DOORBELL_1_ADDR(n,k),val)
+#define HWIO_EE_n_GSI_CH_k_DOORBELL_1_WRITE_PTR_MSB_BMSK                                                 0xffffffff
+#define HWIO_EE_n_GSI_CH_k_DOORBELL_1_WRITE_PTR_MSB_SHFT                                                        0x0
+
+#define HWIO_EE_n_EV_CH_k_DOORBELL_0_ADDR(n,k)                                                           (GSI_REG_BASE      + 0x00024800 + 0x12000 * (n) + 0x8 * (k))
+#define HWIO_EE_n_EV_CH_k_DOORBELL_0_PHYS(n,k)                                                           (GSI_REG_BASE_PHYS + 0x00024800 + 0x12000 * (n) + 0x8 * (k))
+#define HWIO_EE_n_EV_CH_k_DOORBELL_0_OFFS(n,k)                                                           (GSI_REG_BASE_OFFS + 0x00024800 + 0x12000 * (n) + 0x8 * (k))
+#define HWIO_EE_n_EV_CH_k_DOORBELL_0_RMSK                                                                0xffffffff
+#define HWIO_EE_n_EV_CH_k_DOORBELL_0_MAXn                                                                         2
+#define HWIO_EE_n_EV_CH_k_DOORBELL_0_MAXk                                                                        26
+#define HWIO_EE_n_EV_CH_k_DOORBELL_0_ATTR                                                                       0x2
+#define HWIO_EE_n_EV_CH_k_DOORBELL_0_OUTI2(n,k,val)    \
+        out_dword(HWIO_EE_n_EV_CH_k_DOORBELL_0_ADDR(n,k),val)
+#define HWIO_EE_n_EV_CH_k_DOORBELL_0_WRITE_PTR_LSB_BMSK                                                  0xffffffff
+#define HWIO_EE_n_EV_CH_k_DOORBELL_0_WRITE_PTR_LSB_SHFT                                                         0x0
+
+#define HWIO_EE_n_EV_CH_k_DOORBELL_1_ADDR(n,k)                                                           (GSI_REG_BASE      + 0x00024804 + 0x12000 * (n) + 0x8 * (k))
+#define HWIO_EE_n_EV_CH_k_DOORBELL_1_PHYS(n,k)                                                           (GSI_REG_BASE_PHYS + 0x00024804 + 0x12000 * (n) + 0x8 * (k))
+#define HWIO_EE_n_EV_CH_k_DOORBELL_1_OFFS(n,k)                                                           (GSI_REG_BASE_OFFS + 0x00024804 + 0x12000 * (n) + 0x8 * (k))
+#define HWIO_EE_n_EV_CH_k_DOORBELL_1_RMSK                                                                0xffffffff
+#define HWIO_EE_n_EV_CH_k_DOORBELL_1_MAXn                                                                         2
+#define HWIO_EE_n_EV_CH_k_DOORBELL_1_MAXk                                                                        26
+#define HWIO_EE_n_EV_CH_k_DOORBELL_1_ATTR                                                                       0x2
+#define HWIO_EE_n_EV_CH_k_DOORBELL_1_OUTI2(n,k,val)    \
+        out_dword(HWIO_EE_n_EV_CH_k_DOORBELL_1_ADDR(n,k),val)
+#define HWIO_EE_n_EV_CH_k_DOORBELL_1_WRITE_PTR_MSB_BMSK                                                  0xffffffff
+#define HWIO_EE_n_EV_CH_k_DOORBELL_1_WRITE_PTR_MSB_SHFT                                                         0x0
+
+#define HWIO_EE_n_GSI_STATUS_ADDR(n)                                                                     (GSI_REG_BASE      + 0x00025000 + 0x12000 * (n))
+#define HWIO_EE_n_GSI_STATUS_PHYS(n)                                                                     (GSI_REG_BASE_PHYS + 0x00025000 + 0x12000 * (n))
+#define HWIO_EE_n_GSI_STATUS_OFFS(n)                                                                     (GSI_REG_BASE_OFFS + 0x00025000 + 0x12000 * (n))
+#define HWIO_EE_n_GSI_STATUS_RMSK                                                                               0x1
+#define HWIO_EE_n_GSI_STATUS_MAXn                                                                                 2
+#define HWIO_EE_n_GSI_STATUS_ATTR                                                                               0x1
+#define HWIO_EE_n_GSI_STATUS_INI(n)        \
+        in_dword_masked(HWIO_EE_n_GSI_STATUS_ADDR(n), HWIO_EE_n_GSI_STATUS_RMSK)
+#define HWIO_EE_n_GSI_STATUS_INMI(n,mask)    \
+        in_dword_masked(HWIO_EE_n_GSI_STATUS_ADDR(n), mask)
+#define HWIO_EE_n_GSI_STATUS_ENABLED_BMSK                                                                       0x1
+#define HWIO_EE_n_GSI_STATUS_ENABLED_SHFT                                                                       0x0
+
+#define HWIO_EE_n_GSI_CH_CMD_ADDR(n)                                                                     (GSI_REG_BASE      + 0x00025008 + 0x12000 * (n))
+#define HWIO_EE_n_GSI_CH_CMD_PHYS(n)                                                                     (GSI_REG_BASE_PHYS + 0x00025008 + 0x12000 * (n))
+#define HWIO_EE_n_GSI_CH_CMD_OFFS(n)                                                                     (GSI_REG_BASE_OFFS + 0x00025008 + 0x12000 * (n))
+#define HWIO_EE_n_GSI_CH_CMD_RMSK                                                                        0xff0000ff
+#define HWIO_EE_n_GSI_CH_CMD_MAXn                                                                                 2
+#define HWIO_EE_n_GSI_CH_CMD_ATTR                                                                               0x2
+#define HWIO_EE_n_GSI_CH_CMD_OUTI(n,val)    \
+        out_dword(HWIO_EE_n_GSI_CH_CMD_ADDR(n),val)
+#define HWIO_EE_n_GSI_CH_CMD_OPCODE_BMSK                                                                 0xff000000
+#define HWIO_EE_n_GSI_CH_CMD_OPCODE_SHFT                                                                       0x18
+#define HWIO_EE_n_GSI_CH_CMD_OPCODE_ALLOCATE_FVAL                                                               0x0
+#define HWIO_EE_n_GSI_CH_CMD_OPCODE_START_FVAL                                                                  0x1
+#define HWIO_EE_n_GSI_CH_CMD_OPCODE_STOP_FVAL                                                                   0x2
+#define HWIO_EE_n_GSI_CH_CMD_OPCODE_RESET_FVAL                                                                  0x9
+#define HWIO_EE_n_GSI_CH_CMD_OPCODE_DE_ALLOC_FVAL                                                               0xa
+#define HWIO_EE_n_GSI_CH_CMD_OPCODE_DB_STOP_FVAL                                                                0xb
+#define HWIO_EE_n_GSI_CH_CMD_CHID_BMSK                                                                         0xff
+#define HWIO_EE_n_GSI_CH_CMD_CHID_SHFT                                                                          0x0
+
+#define HWIO_EE_n_EV_CH_CMD_ADDR(n)                                                                      (GSI_REG_BASE      + 0x00025010 + 0x12000 * (n))
+#define HWIO_EE_n_EV_CH_CMD_PHYS(n)                                                                      (GSI_REG_BASE_PHYS + 0x00025010 + 0x12000 * (n))
+#define HWIO_EE_n_EV_CH_CMD_OFFS(n)                                                                      (GSI_REG_BASE_OFFS + 0x00025010 + 0x12000 * (n))
+#define HWIO_EE_n_EV_CH_CMD_RMSK                                                                         0xff0000ff
+#define HWIO_EE_n_EV_CH_CMD_MAXn                                                                                  2
+#define HWIO_EE_n_EV_CH_CMD_ATTR                                                                                0x2
+#define HWIO_EE_n_EV_CH_CMD_OUTI(n,val)    \
+        out_dword(HWIO_EE_n_EV_CH_CMD_ADDR(n),val)
+#define HWIO_EE_n_EV_CH_CMD_OPCODE_BMSK                                                                  0xff000000
+#define HWIO_EE_n_EV_CH_CMD_OPCODE_SHFT                                                                        0x18
+#define HWIO_EE_n_EV_CH_CMD_OPCODE_ALLOCATE_FVAL                                                                0x0
+#define HWIO_EE_n_EV_CH_CMD_OPCODE_RESET_FVAL                                                                   0x9
+#define HWIO_EE_n_EV_CH_CMD_OPCODE_DE_ALLOC_FVAL                                                                0xa
+#define HWIO_EE_n_EV_CH_CMD_CHID_BMSK                                                                          0xff
+#define HWIO_EE_n_EV_CH_CMD_CHID_SHFT                                                                           0x0
+
+#define HWIO_EE_n_GSI_EE_GENERIC_CMD_ADDR(n)                                                             (GSI_REG_BASE      + 0x00025018 + 0x12000 * (n))
+#define HWIO_EE_n_GSI_EE_GENERIC_CMD_PHYS(n)                                                             (GSI_REG_BASE_PHYS + 0x00025018 + 0x12000 * (n))
+#define HWIO_EE_n_GSI_EE_GENERIC_CMD_OFFS(n)                                                             (GSI_REG_BASE_OFFS + 0x00025018 + 0x12000 * (n))
+#define HWIO_EE_n_GSI_EE_GENERIC_CMD_RMSK                                                                0xffffffff
+#define HWIO_EE_n_GSI_EE_GENERIC_CMD_MAXn                                                                         2
+#define HWIO_EE_n_GSI_EE_GENERIC_CMD_ATTR                                                                       0x2
+#define HWIO_EE_n_GSI_EE_GENERIC_CMD_OUTI(n,val)    \
+        out_dword(HWIO_EE_n_GSI_EE_GENERIC_CMD_ADDR(n),val)
+#define HWIO_EE_n_GSI_EE_GENERIC_CMD_OPCODE_BMSK                                                         0xffffffff
+#define HWIO_EE_n_GSI_EE_GENERIC_CMD_OPCODE_SHFT                                                                0x0
+
+#define HWIO_EE_n_GSI_HW_PARAM_0_ADDR(n)                                                                 (GSI_REG_BASE      + 0x00025038 + 0x12000 * (n))
+#define HWIO_EE_n_GSI_HW_PARAM_0_PHYS(n)                                                                 (GSI_REG_BASE_PHYS + 0x00025038 + 0x12000 * (n))
+#define HWIO_EE_n_GSI_HW_PARAM_0_OFFS(n)                                                                 (GSI_REG_BASE_OFFS + 0x00025038 + 0x12000 * (n))
+#define HWIO_EE_n_GSI_HW_PARAM_0_RMSK                                                                    0xffffffff
+#define HWIO_EE_n_GSI_HW_PARAM_0_MAXn                                                                             2
+#define HWIO_EE_n_GSI_HW_PARAM_0_ATTR                                                                           0x1
+#define HWIO_EE_n_GSI_HW_PARAM_0_INI(n)        \
+        in_dword_masked(HWIO_EE_n_GSI_HW_PARAM_0_ADDR(n), HWIO_EE_n_GSI_HW_PARAM_0_RMSK)
+#define HWIO_EE_n_GSI_HW_PARAM_0_INMI(n,mask)    \
+        in_dword_masked(HWIO_EE_n_GSI_HW_PARAM_0_ADDR(n), mask)
+#define HWIO_EE_n_GSI_HW_PARAM_0_USE_AXI_M_BMSK                                                          0x80000000
+#define HWIO_EE_n_GSI_HW_PARAM_0_USE_AXI_M_SHFT                                                                0x1f
+#define HWIO_EE_n_GSI_HW_PARAM_0_PERIPH_SEC_GRP_BMSK                                                     0x7c000000
+#define HWIO_EE_n_GSI_HW_PARAM_0_PERIPH_SEC_GRP_SHFT                                                           0x1a
+#define HWIO_EE_n_GSI_HW_PARAM_0_PERIPH_CONF_ADDR_BUS_W_BMSK                                              0x3e00000
+#define HWIO_EE_n_GSI_HW_PARAM_0_PERIPH_CONF_ADDR_BUS_W_SHFT                                                   0x15
+#define HWIO_EE_n_GSI_HW_PARAM_0_NUM_EES_BMSK                                                              0x1f0000
+#define HWIO_EE_n_GSI_HW_PARAM_0_NUM_EES_SHFT                                                                  0x10
+#define HWIO_EE_n_GSI_HW_PARAM_0_GSI_CH_NUM_BMSK                                                             0xff00
+#define HWIO_EE_n_GSI_HW_PARAM_0_GSI_CH_NUM_SHFT                                                                0x8
+#define HWIO_EE_n_GSI_HW_PARAM_0_GSI_EV_CH_NUM_BMSK                                                            0xff
+#define HWIO_EE_n_GSI_HW_PARAM_0_GSI_EV_CH_NUM_SHFT                                                             0x0
+
+#define HWIO_EE_n_GSI_HW_PARAM_1_ADDR(n)                                                                 (GSI_REG_BASE      + 0x0002503c + 0x12000 * (n))
+#define HWIO_EE_n_GSI_HW_PARAM_1_PHYS(n)                                                                 (GSI_REG_BASE_PHYS + 0x0002503c + 0x12000 * (n))
+#define HWIO_EE_n_GSI_HW_PARAM_1_OFFS(n)                                                                 (GSI_REG_BASE_OFFS + 0x0002503c + 0x12000 * (n))
+#define HWIO_EE_n_GSI_HW_PARAM_1_RMSK                                                                    0xffffffff
+#define HWIO_EE_n_GSI_HW_PARAM_1_MAXn                                                                             2
+#define HWIO_EE_n_GSI_HW_PARAM_1_ATTR                                                                           0x1
+#define HWIO_EE_n_GSI_HW_PARAM_1_INI(n)        \
+        in_dword_masked(HWIO_EE_n_GSI_HW_PARAM_1_ADDR(n), HWIO_EE_n_GSI_HW_PARAM_1_RMSK)
+#define HWIO_EE_n_GSI_HW_PARAM_1_INMI(n,mask)    \
+        in_dword_masked(HWIO_EE_n_GSI_HW_PARAM_1_ADDR(n), mask)
+#define HWIO_EE_n_GSI_HW_PARAM_1_GSI_BLK_INT_ACCESS_REGION_2_EN_BMSK                                     0x80000000
+#define HWIO_EE_n_GSI_HW_PARAM_1_GSI_BLK_INT_ACCESS_REGION_2_EN_SHFT                                           0x1f
+#define HWIO_EE_n_GSI_HW_PARAM_1_GSI_BLK_INT_ACCESS_REGION_1_EN_BMSK                                     0x40000000
+#define HWIO_EE_n_GSI_HW_PARAM_1_GSI_BLK_INT_ACCESS_REGION_1_EN_SHFT                                           0x1e
+#define HWIO_EE_n_GSI_HW_PARAM_1_GSI_SIMPLE_RD_WR_BMSK                                                   0x20000000
+#define HWIO_EE_n_GSI_HW_PARAM_1_GSI_SIMPLE_RD_WR_SHFT                                                         0x1d
+#define HWIO_EE_n_GSI_HW_PARAM_1_GSI_ESCAPE_BUF_ONLY_BMSK                                                0x10000000
+#define HWIO_EE_n_GSI_HW_PARAM_1_GSI_ESCAPE_BUF_ONLY_SHFT                                                      0x1c
+#define HWIO_EE_n_GSI_HW_PARAM_1_GSI_USE_UC_IF_BMSK                                                       0x8000000
+#define HWIO_EE_n_GSI_HW_PARAM_1_GSI_USE_UC_IF_SHFT                                                            0x1b
+#define HWIO_EE_n_GSI_HW_PARAM_1_GSI_USE_DB_ENG_BMSK                                                      0x4000000
+#define HWIO_EE_n_GSI_HW_PARAM_1_GSI_USE_DB_ENG_SHFT                                                           0x1a
+#define HWIO_EE_n_GSI_HW_PARAM_1_GSI_USE_BP_MTRIX_BMSK                                                    0x2000000
+#define HWIO_EE_n_GSI_HW_PARAM_1_GSI_USE_BP_MTRIX_SHFT                                                         0x19
+#define HWIO_EE_n_GSI_HW_PARAM_1_GSI_NUM_TIMERS_BMSK                                                      0x1f00000
+#define HWIO_EE_n_GSI_HW_PARAM_1_GSI_NUM_TIMERS_SHFT                                                           0x14
+#define HWIO_EE_n_GSI_HW_PARAM_1_GSI_USE_XPU_BMSK                                                           0x80000
+#define HWIO_EE_n_GSI_HW_PARAM_1_GSI_USE_XPU_SHFT                                                              0x13
+#define HWIO_EE_n_GSI_HW_PARAM_1_GSI_QRIB_EN_BMSK                                                           0x40000
+#define HWIO_EE_n_GSI_HW_PARAM_1_GSI_QRIB_EN_SHFT                                                              0x12
+#define HWIO_EE_n_GSI_HW_PARAM_1_GSI_VMIDACR_EN_BMSK                                                        0x20000
+#define HWIO_EE_n_GSI_HW_PARAM_1_GSI_VMIDACR_EN_SHFT                                                           0x11
+#define HWIO_EE_n_GSI_HW_PARAM_1_GSI_SEC_EN_BMSK                                                            0x10000
+#define HWIO_EE_n_GSI_HW_PARAM_1_GSI_SEC_EN_SHFT                                                               0x10
+#define HWIO_EE_n_GSI_HW_PARAM_1_GSI_NONSEC_EN_BMSK                                                          0xf000
+#define HWIO_EE_n_GSI_HW_PARAM_1_GSI_NONSEC_EN_SHFT                                                             0xc
+#define HWIO_EE_n_GSI_HW_PARAM_1_GSI_NUM_QAD_BMSK                                                             0xf00
+#define HWIO_EE_n_GSI_HW_PARAM_1_GSI_NUM_QAD_SHFT                                                               0x8
+#define HWIO_EE_n_GSI_HW_PARAM_1_GSI_M_DATA_BUS_W_BMSK                                                         0xff
+#define HWIO_EE_n_GSI_HW_PARAM_1_GSI_M_DATA_BUS_W_SHFT                                                          0x0
+
+#define HWIO_EE_n_GSI_HW_PARAM_2_ADDR(n)                                                                 (GSI_REG_BASE      + 0x00025040 + 0x12000 * (n))
+#define HWIO_EE_n_GSI_HW_PARAM_2_PHYS(n)                                                                 (GSI_REG_BASE_PHYS + 0x00025040 + 0x12000 * (n))
+#define HWIO_EE_n_GSI_HW_PARAM_2_OFFS(n)                                                                 (GSI_REG_BASE_OFFS + 0x00025040 + 0x12000 * (n))
+#define HWIO_EE_n_GSI_HW_PARAM_2_RMSK                                                                    0xffffffff
+#define HWIO_EE_n_GSI_HW_PARAM_2_MAXn                                                                             2
+#define HWIO_EE_n_GSI_HW_PARAM_2_ATTR                                                                           0x1
+#define HWIO_EE_n_GSI_HW_PARAM_2_INI(n)        \
+        in_dword_masked(HWIO_EE_n_GSI_HW_PARAM_2_ADDR(n), HWIO_EE_n_GSI_HW_PARAM_2_RMSK)
+#define HWIO_EE_n_GSI_HW_PARAM_2_INMI(n,mask)    \
+        in_dword_masked(HWIO_EE_n_GSI_HW_PARAM_2_ADDR(n), mask)
+#define HWIO_EE_n_GSI_HW_PARAM_2_GSI_USE_INTER_EE_BMSK                                                   0x80000000
+#define HWIO_EE_n_GSI_HW_PARAM_2_GSI_USE_INTER_EE_SHFT                                                         0x1f
+#define HWIO_EE_n_GSI_HW_PARAM_2_GSI_USE_RD_WR_ENG_BMSK                                                  0x40000000
+#define HWIO_EE_n_GSI_HW_PARAM_2_GSI_USE_RD_WR_ENG_SHFT                                                        0x1e
+#define HWIO_EE_n_GSI_HW_PARAM_2_GSI_SDMA_N_IOVEC_BMSK                                                   0x38000000
+#define HWIO_EE_n_GSI_HW_PARAM_2_GSI_SDMA_N_IOVEC_SHFT                                                         0x1b
+#define HWIO_EE_n_GSI_HW_PARAM_2_GSI_SDMA_MAX_BURST_BMSK                                                  0x7f80000
+#define HWIO_EE_n_GSI_HW_PARAM_2_GSI_SDMA_MAX_BURST_SHFT                                                       0x13
+#define HWIO_EE_n_GSI_HW_PARAM_2_GSI_SDMA_N_INT_BMSK                                                        0x70000
+#define HWIO_EE_n_GSI_HW_PARAM_2_GSI_SDMA_N_INT_SHFT                                                           0x10
+#define HWIO_EE_n_GSI_HW_PARAM_2_GSI_USE_SDMA_BMSK                                                           0x8000
+#define HWIO_EE_n_GSI_HW_PARAM_2_GSI_USE_SDMA_SHFT                                                              0xf
+#define HWIO_EE_n_GSI_HW_PARAM_2_GSI_CH_FULL_LOGIC_BMSK                                                      0x4000
+#define HWIO_EE_n_GSI_HW_PARAM_2_GSI_CH_FULL_LOGIC_SHFT                                                         0xe
+#define HWIO_EE_n_GSI_HW_PARAM_2_GSI_CH_PEND_TRANSLATE_BMSK                                                  0x2000
+#define HWIO_EE_n_GSI_HW_PARAM_2_GSI_CH_PEND_TRANSLATE_SHFT                                                     0xd
+#define HWIO_EE_n_GSI_HW_PARAM_2_GSI_IRAM_SIZE_BMSK                                                          0x1f00
+#define HWIO_EE_n_GSI_HW_PARAM_2_GSI_IRAM_SIZE_SHFT                                                             0x8
+#define HWIO_EE_n_GSI_HW_PARAM_2_GSI_IRAM_SIZE_ONE_KB_FVAL                                                      0x0
+#define HWIO_EE_n_GSI_HW_PARAM_2_GSI_IRAM_SIZE_TWO_KB_FVAL                                                      0x1
+#define HWIO_EE_n_GSI_HW_PARAM_2_GSI_IRAM_SIZE_TWO_N_HALF_KB_FVAL                                               0x2
+#define HWIO_EE_n_GSI_HW_PARAM_2_GSI_IRAM_SIZE_THREE_KB_FVAL                                                    0x3
+#define HWIO_EE_n_GSI_HW_PARAM_2_GSI_IRAM_SIZE_THREE_N_HALF_KB_FVAL                                             0x4
+#define HWIO_EE_n_GSI_HW_PARAM_2_GSI_IRAM_SIZE_FOUR_KB_FVAL                                                     0x5
+#define HWIO_EE_n_GSI_HW_PARAM_2_GSI_NUM_CH_PER_EE_BMSK                                                        0xff
+#define HWIO_EE_n_GSI_HW_PARAM_2_GSI_NUM_CH_PER_EE_SHFT                                                         0x0
+
+#define HWIO_EE_n_GSI_SW_VERSION_ADDR(n)                                                                 (GSI_REG_BASE      + 0x00025044 + 0x12000 * (n))
+#define HWIO_EE_n_GSI_SW_VERSION_PHYS(n)                                                                 (GSI_REG_BASE_PHYS + 0x00025044 + 0x12000 * (n))
+#define HWIO_EE_n_GSI_SW_VERSION_OFFS(n)                                                                 (GSI_REG_BASE_OFFS + 0x00025044 + 0x12000 * (n))
+#define HWIO_EE_n_GSI_SW_VERSION_RMSK                                                                    0xffffffff
+#define HWIO_EE_n_GSI_SW_VERSION_MAXn                                                                             2
+#define HWIO_EE_n_GSI_SW_VERSION_ATTR                                                                           0x1
+#define HWIO_EE_n_GSI_SW_VERSION_INI(n)        \
+        in_dword_masked(HWIO_EE_n_GSI_SW_VERSION_ADDR(n), HWIO_EE_n_GSI_SW_VERSION_RMSK)
+#define HWIO_EE_n_GSI_SW_VERSION_INMI(n,mask)    \
+        in_dword_masked(HWIO_EE_n_GSI_SW_VERSION_ADDR(n), mask)
+#define HWIO_EE_n_GSI_SW_VERSION_MAJOR_BMSK                                                              0xf0000000
+#define HWIO_EE_n_GSI_SW_VERSION_MAJOR_SHFT                                                                    0x1c
+#define HWIO_EE_n_GSI_SW_VERSION_MINOR_BMSK                                                               0xfff0000
+#define HWIO_EE_n_GSI_SW_VERSION_MINOR_SHFT                                                                    0x10
+#define HWIO_EE_n_GSI_SW_VERSION_STEP_BMSK                                                                   0xffff
+#define HWIO_EE_n_GSI_SW_VERSION_STEP_SHFT                                                                      0x0
+
+#define HWIO_EE_n_GSI_MCS_CODE_VER_ADDR(n)                                                               (GSI_REG_BASE      + 0x00025048 + 0x12000 * (n))
+#define HWIO_EE_n_GSI_MCS_CODE_VER_PHYS(n)                                                               (GSI_REG_BASE_PHYS + 0x00025048 + 0x12000 * (n))
+#define HWIO_EE_n_GSI_MCS_CODE_VER_OFFS(n)                                                               (GSI_REG_BASE_OFFS + 0x00025048 + 0x12000 * (n))
+#define HWIO_EE_n_GSI_MCS_CODE_VER_RMSK                                                                  0xffffffff
+#define HWIO_EE_n_GSI_MCS_CODE_VER_MAXn                                                                           2
+#define HWIO_EE_n_GSI_MCS_CODE_VER_ATTR                                                                         0x1
+#define HWIO_EE_n_GSI_MCS_CODE_VER_INI(n)        \
+        in_dword_masked(HWIO_EE_n_GSI_MCS_CODE_VER_ADDR(n), HWIO_EE_n_GSI_MCS_CODE_VER_RMSK)
+#define HWIO_EE_n_GSI_MCS_CODE_VER_INMI(n,mask)    \
+        in_dword_masked(HWIO_EE_n_GSI_MCS_CODE_VER_ADDR(n), mask)
+#define HWIO_EE_n_GSI_MCS_CODE_VER_VER_BMSK                                                              0xffffffff
+#define HWIO_EE_n_GSI_MCS_CODE_VER_VER_SHFT                                                                     0x0
+
+#define HWIO_EE_n_GSI_HW_PARAM_3_ADDR(n)                                                                 (GSI_REG_BASE      + 0x0002504c + 0x12000 * (n))
+#define HWIO_EE_n_GSI_HW_PARAM_3_PHYS(n)                                                                 (GSI_REG_BASE_PHYS + 0x0002504c + 0x12000 * (n))
+#define HWIO_EE_n_GSI_HW_PARAM_3_OFFS(n)                                                                 (GSI_REG_BASE_OFFS + 0x0002504c + 0x12000 * (n))
+#define HWIO_EE_n_GSI_HW_PARAM_3_RMSK                                                                    0x1fffffff
+#define HWIO_EE_n_GSI_HW_PARAM_3_MAXn                                                                             2
+#define HWIO_EE_n_GSI_HW_PARAM_3_ATTR                                                                           0x1
+#define HWIO_EE_n_GSI_HW_PARAM_3_INI(n)        \
+        in_dword_masked(HWIO_EE_n_GSI_HW_PARAM_3_ADDR(n), HWIO_EE_n_GSI_HW_PARAM_3_RMSK)
+#define HWIO_EE_n_GSI_HW_PARAM_3_INMI(n,mask)    \
+        in_dword_masked(HWIO_EE_n_GSI_HW_PARAM_3_ADDR(n), mask)
+#define HWIO_EE_n_GSI_HW_PARAM_3_GSI_USE_DB_MSI_MODE_BMSK                                                0x10000000
+#define HWIO_EE_n_GSI_HW_PARAM_3_GSI_USE_DB_MSI_MODE_SHFT                                                      0x1c
+#define HWIO_EE_n_GSI_HW_PARAM_3_GSI_USE_SLEEP_CLK_DIV_BMSK                                               0x8000000
+#define HWIO_EE_n_GSI_HW_PARAM_3_GSI_USE_SLEEP_CLK_DIV_SHFT                                                    0x1b
+#define HWIO_EE_n_GSI_HW_PARAM_3_GSI_USE_VIR_CH_IF_BMSK                                                   0x4000000
+#define HWIO_EE_n_GSI_HW_PARAM_3_GSI_USE_VIR_CH_IF_SHFT                                                        0x1a
+#define HWIO_EE_n_GSI_HW_PARAM_3_GSI_USE_IROM_BMSK                                                        0x2000000
+#define HWIO_EE_n_GSI_HW_PARAM_3_GSI_USE_IROM_SHFT                                                             0x19
+#define HWIO_EE_n_GSI_HW_PARAM_3_GSI_REE_MAX_BURST_LEN_BMSK                                               0x1f00000
+#define HWIO_EE_n_GSI_HW_PARAM_3_GSI_REE_MAX_BURST_LEN_SHFT                                                    0x14
+#define HWIO_EE_n_GSI_HW_PARAM_3_GSI_M_ADDR_BUS_W_BMSK                                                      0xff000
+#define HWIO_EE_n_GSI_HW_PARAM_3_GSI_M_ADDR_BUS_W_SHFT                                                          0xc
+#define HWIO_EE_n_GSI_HW_PARAM_3_GSI_NUM_PREFETCH_BUFS_BMSK                                                   0xf00
+#define HWIO_EE_n_GSI_HW_PARAM_3_GSI_NUM_PREFETCH_BUFS_SHFT                                                     0x8
+#define HWIO_EE_n_GSI_HW_PARAM_3_GSI_SDMA_MAX_OS_WR_BMSK                                                       0xf0
+#define HWIO_EE_n_GSI_HW_PARAM_3_GSI_SDMA_MAX_OS_WR_SHFT                                                        0x4
+#define HWIO_EE_n_GSI_HW_PARAM_3_GSI_SDMA_MAX_OS_RD_BMSK                                                        0xf
+#define HWIO_EE_n_GSI_HW_PARAM_3_GSI_SDMA_MAX_OS_RD_SHFT                                                        0x0
+
+#define HWIO_EE_n_GSI_HW_PARAM_4_ADDR(n)                                                                 (GSI_REG_BASE      + 0x00025050 + 0x12000 * (n))
+#define HWIO_EE_n_GSI_HW_PARAM_4_PHYS(n)                                                                 (GSI_REG_BASE_PHYS + 0x00025050 + 0x12000 * (n))
+#define HWIO_EE_n_GSI_HW_PARAM_4_OFFS(n)                                                                 (GSI_REG_BASE_OFFS + 0x00025050 + 0x12000 * (n))
+#define HWIO_EE_n_GSI_HW_PARAM_4_RMSK                                                                        0xffff
+#define HWIO_EE_n_GSI_HW_PARAM_4_MAXn                                                                             2
+#define HWIO_EE_n_GSI_HW_PARAM_4_ATTR                                                                           0x1
+#define HWIO_EE_n_GSI_HW_PARAM_4_INI(n)        \
+        in_dword_masked(HWIO_EE_n_GSI_HW_PARAM_4_ADDR(n), HWIO_EE_n_GSI_HW_PARAM_4_RMSK)
+#define HWIO_EE_n_GSI_HW_PARAM_4_INMI(n,mask)    \
+        in_dword_masked(HWIO_EE_n_GSI_HW_PARAM_4_ADDR(n), mask)
+#define HWIO_EE_n_GSI_HW_PARAM_4_GSI_IRAM_PROTCOL_CNT_BMSK                                                   0xff00
+#define HWIO_EE_n_GSI_HW_PARAM_4_GSI_IRAM_PROTCOL_CNT_SHFT                                                      0x8
+#define HWIO_EE_n_GSI_HW_PARAM_4_GSI_NUM_EV_PER_EE_BMSK                                                        0xff
+#define HWIO_EE_n_GSI_HW_PARAM_4_GSI_NUM_EV_PER_EE_SHFT                                                         0x0
+
+#define HWIO_EE_n_CNTXT_TYPE_IRQ_ADDR(n)                                                                 (GSI_REG_BASE      + 0x00025080 + 0x12000 * (n))
+#define HWIO_EE_n_CNTXT_TYPE_IRQ_PHYS(n)                                                                 (GSI_REG_BASE_PHYS + 0x00025080 + 0x12000 * (n))
+#define HWIO_EE_n_CNTXT_TYPE_IRQ_OFFS(n)                                                                 (GSI_REG_BASE_OFFS + 0x00025080 + 0x12000 * (n))
+#define HWIO_EE_n_CNTXT_TYPE_IRQ_RMSK                                                                          0x7f
+#define HWIO_EE_n_CNTXT_TYPE_IRQ_MAXn                                                                             2
+#define HWIO_EE_n_CNTXT_TYPE_IRQ_ATTR                                                                           0x1
+#define HWIO_EE_n_CNTXT_TYPE_IRQ_INI(n)        \
+        in_dword_masked(HWIO_EE_n_CNTXT_TYPE_IRQ_ADDR(n), HWIO_EE_n_CNTXT_TYPE_IRQ_RMSK)
+#define HWIO_EE_n_CNTXT_TYPE_IRQ_INMI(n,mask)    \
+        in_dword_masked(HWIO_EE_n_CNTXT_TYPE_IRQ_ADDR(n), mask)
+#define HWIO_EE_n_CNTXT_TYPE_IRQ_GENERAL_BMSK                                                                  0x40
+#define HWIO_EE_n_CNTXT_TYPE_IRQ_GENERAL_SHFT                                                                   0x6
+#define HWIO_EE_n_CNTXT_TYPE_IRQ_INTER_EE_EV_CTRL_BMSK                                                         0x20
+#define HWIO_EE_n_CNTXT_TYPE_IRQ_INTER_EE_EV_CTRL_SHFT                                                          0x5
+#define HWIO_EE_n_CNTXT_TYPE_IRQ_INTER_EE_CH_CTRL_BMSK                                                         0x10
+#define HWIO_EE_n_CNTXT_TYPE_IRQ_INTER_EE_CH_CTRL_SHFT                                                          0x4
+#define HWIO_EE_n_CNTXT_TYPE_IRQ_IEOB_BMSK                                                                      0x8
+#define HWIO_EE_n_CNTXT_TYPE_IRQ_IEOB_SHFT                                                                      0x3
+#define HWIO_EE_n_CNTXT_TYPE_IRQ_GLOB_EE_BMSK                                                                   0x4
+#define HWIO_EE_n_CNTXT_TYPE_IRQ_GLOB_EE_SHFT                                                                   0x2
+#define HWIO_EE_n_CNTXT_TYPE_IRQ_EV_CTRL_BMSK                                                                   0x2
+#define HWIO_EE_n_CNTXT_TYPE_IRQ_EV_CTRL_SHFT                                                                   0x1
+#define HWIO_EE_n_CNTXT_TYPE_IRQ_CH_CTRL_BMSK                                                                   0x1
+#define HWIO_EE_n_CNTXT_TYPE_IRQ_CH_CTRL_SHFT                                                                   0x0
+
+#define HWIO_EE_n_CNTXT_TYPE_IRQ_MSK_ADDR(n)                                                             (GSI_REG_BASE      + 0x00025088 + 0x12000 * (n))
+#define HWIO_EE_n_CNTXT_TYPE_IRQ_MSK_PHYS(n)                                                             (GSI_REG_BASE_PHYS + 0x00025088 + 0x12000 * (n))
+#define HWIO_EE_n_CNTXT_TYPE_IRQ_MSK_OFFS(n)                                                             (GSI_REG_BASE_OFFS + 0x00025088 + 0x12000 * (n))
+#define HWIO_EE_n_CNTXT_TYPE_IRQ_MSK_RMSK                                                                      0x7f
+#define HWIO_EE_n_CNTXT_TYPE_IRQ_MSK_MAXn                                                                         2
+#define HWIO_EE_n_CNTXT_TYPE_IRQ_MSK_ATTR                                                                       0x3
+#define HWIO_EE_n_CNTXT_TYPE_IRQ_MSK_INI(n)        \
+        in_dword_masked(HWIO_EE_n_CNTXT_TYPE_IRQ_MSK_ADDR(n), HWIO_EE_n_CNTXT_TYPE_IRQ_MSK_RMSK)
+#define HWIO_EE_n_CNTXT_TYPE_IRQ_MSK_INMI(n,mask)    \
+        in_dword_masked(HWIO_EE_n_CNTXT_TYPE_IRQ_MSK_ADDR(n), mask)
+#define HWIO_EE_n_CNTXT_TYPE_IRQ_MSK_OUTI(n,val)    \
+        out_dword(HWIO_EE_n_CNTXT_TYPE_IRQ_MSK_ADDR(n),val)
+#define HWIO_EE_n_CNTXT_TYPE_IRQ_MSK_OUTMI(n,mask,val) \
+        out_dword_masked_ns(HWIO_EE_n_CNTXT_TYPE_IRQ_MSK_ADDR(n),mask,val,HWIO_EE_n_CNTXT_TYPE_IRQ_MSK_INI(n))
+#define HWIO_EE_n_CNTXT_TYPE_IRQ_MSK_GENERAL_BMSK                                                              0x40
+#define HWIO_EE_n_CNTXT_TYPE_IRQ_MSK_GENERAL_SHFT                                                               0x6
+#define HWIO_EE_n_CNTXT_TYPE_IRQ_MSK_INTER_EE_EV_CTRL_BMSK                                                     0x20
+#define HWIO_EE_n_CNTXT_TYPE_IRQ_MSK_INTER_EE_EV_CTRL_SHFT                                                      0x5
+#define HWIO_EE_n_CNTXT_TYPE_IRQ_MSK_INTER_EE_CH_CTRL_BMSK                                                     0x10
+#define HWIO_EE_n_CNTXT_TYPE_IRQ_MSK_INTER_EE_CH_CTRL_SHFT                                                      0x4
+#define HWIO_EE_n_CNTXT_TYPE_IRQ_MSK_IEOB_BMSK                                                                  0x8
+#define HWIO_EE_n_CNTXT_TYPE_IRQ_MSK_IEOB_SHFT                                                                  0x3
+#define HWIO_EE_n_CNTXT_TYPE_IRQ_MSK_GLOB_EE_BMSK                                                               0x4
+#define HWIO_EE_n_CNTXT_TYPE_IRQ_MSK_GLOB_EE_SHFT                                                               0x2
+#define HWIO_EE_n_CNTXT_TYPE_IRQ_MSK_EV_CTRL_BMSK                                                               0x2
+#define HWIO_EE_n_CNTXT_TYPE_IRQ_MSK_EV_CTRL_SHFT                                                               0x1
+#define HWIO_EE_n_CNTXT_TYPE_IRQ_MSK_CH_CTRL_BMSK                                                               0x1
+#define HWIO_EE_n_CNTXT_TYPE_IRQ_MSK_CH_CTRL_SHFT                                                               0x0
+
+#define HWIO_EE_n_CNTXT_SRC_GSI_CH_IRQ_k_ADDR(n,k)                                                       (GSI_REG_BASE      + 0x00025090 + 0x24 * (k) + 0x12000 * (n))
+#define HWIO_EE_n_CNTXT_SRC_GSI_CH_IRQ_k_PHYS(n,k)                                                       (GSI_REG_BASE_PHYS + 0x00025090 + 0x24 * (k) + 0x12000 * (n))
+#define HWIO_EE_n_CNTXT_SRC_GSI_CH_IRQ_k_OFFS(n,k)                                                       (GSI_REG_BASE_OFFS + 0x00025090 + 0x24 * (k) + 0x12000 * (n))
+#define HWIO_EE_n_CNTXT_SRC_GSI_CH_IRQ_k_RMSK                                                            0xffffffff
+#define HWIO_EE_n_CNTXT_SRC_GSI_CH_IRQ_k_MAXn                                                                     2
+#define HWIO_EE_n_CNTXT_SRC_GSI_CH_IRQ_k_MAXk                                                                     0
+#define HWIO_EE_n_CNTXT_SRC_GSI_CH_IRQ_k_ATTR                                                                   0x1
+#define HWIO_EE_n_CNTXT_SRC_GSI_CH_IRQ_k_INI2(n,k)        \
+        in_dword_masked(HWIO_EE_n_CNTXT_SRC_GSI_CH_IRQ_k_ADDR(n,k), HWIO_EE_n_CNTXT_SRC_GSI_CH_IRQ_k_RMSK)
+#define HWIO_EE_n_CNTXT_SRC_GSI_CH_IRQ_k_INMI2(n,k,mask)    \
+        in_dword_masked(HWIO_EE_n_CNTXT_SRC_GSI_CH_IRQ_k_ADDR(n,k), mask)
+#define HWIO_EE_n_CNTXT_SRC_GSI_CH_IRQ_k_GSI_CH_BIT_MAP_BMSK                                             0xffffffff
+#define HWIO_EE_n_CNTXT_SRC_GSI_CH_IRQ_k_GSI_CH_BIT_MAP_SHFT                                                    0x0
+
+#define HWIO_EE_n_CNTXT_SRC_GSI_CH_IRQ_MSK_k_ADDR(n,k)                                                   (GSI_REG_BASE      + 0x00025094 + 0x24 * (k) + 0x12000 * (n))
+#define HWIO_EE_n_CNTXT_SRC_GSI_CH_IRQ_MSK_k_PHYS(n,k)                                                   (GSI_REG_BASE_PHYS + 0x00025094 + 0x24 * (k) + 0x12000 * (n))
+#define HWIO_EE_n_CNTXT_SRC_GSI_CH_IRQ_MSK_k_OFFS(n,k)                                                   (GSI_REG_BASE_OFFS + 0x00025094 + 0x24 * (k) + 0x12000 * (n))
+#define HWIO_EE_n_CNTXT_SRC_GSI_CH_IRQ_MSK_k_RMSK                                                        0xffffffff
+#define HWIO_EE_n_CNTXT_SRC_GSI_CH_IRQ_MSK_k_MAXn                                                                 2
+#define HWIO_EE_n_CNTXT_SRC_GSI_CH_IRQ_MSK_k_MAXk                                                                 0
+#define HWIO_EE_n_CNTXT_SRC_GSI_CH_IRQ_MSK_k_ATTR                                                               0x3
+#define HWIO_EE_n_CNTXT_SRC_GSI_CH_IRQ_MSK_k_INI2(n,k)        \
+        in_dword_masked(HWIO_EE_n_CNTXT_SRC_GSI_CH_IRQ_MSK_k_ADDR(n,k), HWIO_EE_n_CNTXT_SRC_GSI_CH_IRQ_MSK_k_RMSK)
+#define HWIO_EE_n_CNTXT_SRC_GSI_CH_IRQ_MSK_k_INMI2(n,k,mask)    \
+        in_dword_masked(HWIO_EE_n_CNTXT_SRC_GSI_CH_IRQ_MSK_k_ADDR(n,k), mask)
+#define HWIO_EE_n_CNTXT_SRC_GSI_CH_IRQ_MSK_k_OUTI2(n,k,val)    \
+        out_dword(HWIO_EE_n_CNTXT_SRC_GSI_CH_IRQ_MSK_k_ADDR(n,k),val)
+#define HWIO_EE_n_CNTXT_SRC_GSI_CH_IRQ_MSK_k_OUTMI2(n,k,mask,val) \
+        out_dword_masked_ns(HWIO_EE_n_CNTXT_SRC_GSI_CH_IRQ_MSK_k_ADDR(n,k),mask,val,HWIO_EE_n_CNTXT_SRC_GSI_CH_IRQ_MSK_k_INI2(n,k))
+#define HWIO_EE_n_CNTXT_SRC_GSI_CH_IRQ_MSK_k_GSI_CH_BIT_MAP_MSK_BMSK                                     0xffffffff
+#define HWIO_EE_n_CNTXT_SRC_GSI_CH_IRQ_MSK_k_GSI_CH_BIT_MAP_MSK_SHFT                                            0x0
+
+#define HWIO_EE_n_CNTXT_SRC_GSI_CH_IRQ_CLR_k_ADDR(n,k)                                                   (GSI_REG_BASE      + 0x00025098 + 0x24 * (k) + 0x12000 * (n))
+#define HWIO_EE_n_CNTXT_SRC_GSI_CH_IRQ_CLR_k_PHYS(n,k)                                                   (GSI_REG_BASE_PHYS + 0x00025098 + 0x24 * (k) + 0x12000 * (n))
+#define HWIO_EE_n_CNTXT_SRC_GSI_CH_IRQ_CLR_k_OFFS(n,k)                                                   (GSI_REG_BASE_OFFS + 0x00025098 + 0x24 * (k) + 0x12000 * (n))
+#define HWIO_EE_n_CNTXT_SRC_GSI_CH_IRQ_CLR_k_RMSK                                                        0xffffffff
+#define HWIO_EE_n_CNTXT_SRC_GSI_CH_IRQ_CLR_k_MAXn                                                                 2
+#define HWIO_EE_n_CNTXT_SRC_GSI_CH_IRQ_CLR_k_MAXk                                                                 0
+#define HWIO_EE_n_CNTXT_SRC_GSI_CH_IRQ_CLR_k_ATTR                                                               0x2
+#define HWIO_EE_n_CNTXT_SRC_GSI_CH_IRQ_CLR_k_OUTI2(n,k,val)    \
+        out_dword(HWIO_EE_n_CNTXT_SRC_GSI_CH_IRQ_CLR_k_ADDR(n,k),val)
+#define HWIO_EE_n_CNTXT_SRC_GSI_CH_IRQ_CLR_k_GSI_CH_BIT_MAP_BMSK                                         0xffffffff
+#define HWIO_EE_n_CNTXT_SRC_GSI_CH_IRQ_CLR_k_GSI_CH_BIT_MAP_SHFT                                                0x0
+
+#define HWIO_EE_n_CNTXT_SRC_EV_CH_IRQ_k_ADDR(n,k)                                                        (GSI_REG_BASE      + 0x0002509c + 0x24 * (k) + 0x12000 * (n))
+#define HWIO_EE_n_CNTXT_SRC_EV_CH_IRQ_k_PHYS(n,k)                                                        (GSI_REG_BASE_PHYS + 0x0002509c + 0x24 * (k) + 0x12000 * (n))
+#define HWIO_EE_n_CNTXT_SRC_EV_CH_IRQ_k_OFFS(n,k)                                                        (GSI_REG_BASE_OFFS + 0x0002509c + 0x24 * (k) + 0x12000 * (n))
+#define HWIO_EE_n_CNTXT_SRC_EV_CH_IRQ_k_RMSK                                                             0xffffffff
+#define HWIO_EE_n_CNTXT_SRC_EV_CH_IRQ_k_MAXn                                                                      2
+#define HWIO_EE_n_CNTXT_SRC_EV_CH_IRQ_k_MAXk                                                                      0
+#define HWIO_EE_n_CNTXT_SRC_EV_CH_IRQ_k_ATTR                                                                    0x1
+#define HWIO_EE_n_CNTXT_SRC_EV_CH_IRQ_k_INI2(n,k)        \
+        in_dword_masked(HWIO_EE_n_CNTXT_SRC_EV_CH_IRQ_k_ADDR(n,k), HWIO_EE_n_CNTXT_SRC_EV_CH_IRQ_k_RMSK)
+#define HWIO_EE_n_CNTXT_SRC_EV_CH_IRQ_k_INMI2(n,k,mask)    \
+        in_dword_masked(HWIO_EE_n_CNTXT_SRC_EV_CH_IRQ_k_ADDR(n,k), mask)
+#define HWIO_EE_n_CNTXT_SRC_EV_CH_IRQ_k_EV_CH_BIT_MAP_BMSK                                               0xffffffff
+#define HWIO_EE_n_CNTXT_SRC_EV_CH_IRQ_k_EV_CH_BIT_MAP_SHFT                                                      0x0
+
+#define HWIO_EE_n_CNTXT_SRC_EV_CH_IRQ_MSK_k_ADDR(n,k)                                                    (GSI_REG_BASE      + 0x000250a0 + 0x24 * (k) + 0x12000 * (n))
+#define HWIO_EE_n_CNTXT_SRC_EV_CH_IRQ_MSK_k_PHYS(n,k)                                                    (GSI_REG_BASE_PHYS + 0x000250a0 + 0x24 * (k) + 0x12000 * (n))
+#define HWIO_EE_n_CNTXT_SRC_EV_CH_IRQ_MSK_k_OFFS(n,k)                                                    (GSI_REG_BASE_OFFS + 0x000250a0 + 0x24 * (k) + 0x12000 * (n))
+#define HWIO_EE_n_CNTXT_SRC_EV_CH_IRQ_MSK_k_RMSK                                                         0xffffffff
+#define HWIO_EE_n_CNTXT_SRC_EV_CH_IRQ_MSK_k_MAXn                                                                  2
+#define HWIO_EE_n_CNTXT_SRC_EV_CH_IRQ_MSK_k_MAXk                                                                  0
+#define HWIO_EE_n_CNTXT_SRC_EV_CH_IRQ_MSK_k_ATTR                                                                0x3
+#define HWIO_EE_n_CNTXT_SRC_EV_CH_IRQ_MSK_k_INI2(n,k)        \
+        in_dword_masked(HWIO_EE_n_CNTXT_SRC_EV_CH_IRQ_MSK_k_ADDR(n,k), HWIO_EE_n_CNTXT_SRC_EV_CH_IRQ_MSK_k_RMSK)
+#define HWIO_EE_n_CNTXT_SRC_EV_CH_IRQ_MSK_k_INMI2(n,k,mask)    \
+        in_dword_masked(HWIO_EE_n_CNTXT_SRC_EV_CH_IRQ_MSK_k_ADDR(n,k), mask)
+#define HWIO_EE_n_CNTXT_SRC_EV_CH_IRQ_MSK_k_OUTI2(n,k,val)    \
+        out_dword(HWIO_EE_n_CNTXT_SRC_EV_CH_IRQ_MSK_k_ADDR(n,k),val)
+#define HWIO_EE_n_CNTXT_SRC_EV_CH_IRQ_MSK_k_OUTMI2(n,k,mask,val) \
+        out_dword_masked_ns(HWIO_EE_n_CNTXT_SRC_EV_CH_IRQ_MSK_k_ADDR(n,k),mask,val,HWIO_EE_n_CNTXT_SRC_EV_CH_IRQ_MSK_k_INI2(n,k))
+#define HWIO_EE_n_CNTXT_SRC_EV_CH_IRQ_MSK_k_EV_CH_BIT_MAP_MSK_BMSK                                       0xffffffff
+#define HWIO_EE_n_CNTXT_SRC_EV_CH_IRQ_MSK_k_EV_CH_BIT_MAP_MSK_SHFT                                              0x0
+
+#define HWIO_EE_n_CNTXT_SRC_EV_CH_IRQ_CLR_k_ADDR(n,k)                                                    (GSI_REG_BASE      + 0x000250a4 + 0x24 * (k) + 0x12000 * (n))
+#define HWIO_EE_n_CNTXT_SRC_EV_CH_IRQ_CLR_k_PHYS(n,k)                                                    (GSI_REG_BASE_PHYS + 0x000250a4 + 0x24 * (k) + 0x12000 * (n))
+#define HWIO_EE_n_CNTXT_SRC_EV_CH_IRQ_CLR_k_OFFS(n,k)                                                    (GSI_REG_BASE_OFFS + 0x000250a4 + 0x24 * (k) + 0x12000 * (n))
+#define HWIO_EE_n_CNTXT_SRC_EV_CH_IRQ_CLR_k_RMSK                                                         0xffffffff
+#define HWIO_EE_n_CNTXT_SRC_EV_CH_IRQ_CLR_k_MAXn                                                                  2
+#define HWIO_EE_n_CNTXT_SRC_EV_CH_IRQ_CLR_k_MAXk                                                                  0
+#define HWIO_EE_n_CNTXT_SRC_EV_CH_IRQ_CLR_k_ATTR                                                                0x2
+#define HWIO_EE_n_CNTXT_SRC_EV_CH_IRQ_CLR_k_OUTI2(n,k,val)    \
+        out_dword(HWIO_EE_n_CNTXT_SRC_EV_CH_IRQ_CLR_k_ADDR(n,k),val)
+#define HWIO_EE_n_CNTXT_SRC_EV_CH_IRQ_CLR_k_EV_CH_BIT_MAP_BMSK                                           0xffffffff
+#define HWIO_EE_n_CNTXT_SRC_EV_CH_IRQ_CLR_k_EV_CH_BIT_MAP_SHFT                                                  0x0
+
+#define HWIO_EE_n_CNTXT_SRC_IEOB_IRQ_k_ADDR(n,k)                                                         (GSI_REG_BASE      + 0x000250a8 + 0x24 * (k) + 0x12000 * (n))
+#define HWIO_EE_n_CNTXT_SRC_IEOB_IRQ_k_PHYS(n,k)                                                         (GSI_REG_BASE_PHYS + 0x000250a8 + 0x24 * (k) + 0x12000 * (n))
+#define HWIO_EE_n_CNTXT_SRC_IEOB_IRQ_k_OFFS(n,k)                                                         (GSI_REG_BASE_OFFS + 0x000250a8 + 0x24 * (k) + 0x12000 * (n))
+#define HWIO_EE_n_CNTXT_SRC_IEOB_IRQ_k_RMSK                                                              0xffffffff
+#define HWIO_EE_n_CNTXT_SRC_IEOB_IRQ_k_MAXn                                                                       2
+#define HWIO_EE_n_CNTXT_SRC_IEOB_IRQ_k_MAXk                                                                       0
+#define HWIO_EE_n_CNTXT_SRC_IEOB_IRQ_k_ATTR                                                                     0x1
+#define HWIO_EE_n_CNTXT_SRC_IEOB_IRQ_k_INI2(n,k)        \
+        in_dword_masked(HWIO_EE_n_CNTXT_SRC_IEOB_IRQ_k_ADDR(n,k), HWIO_EE_n_CNTXT_SRC_IEOB_IRQ_k_RMSK)
+#define HWIO_EE_n_CNTXT_SRC_IEOB_IRQ_k_INMI2(n,k,mask)    \
+        in_dword_masked(HWIO_EE_n_CNTXT_SRC_IEOB_IRQ_k_ADDR(n,k), mask)
+#define HWIO_EE_n_CNTXT_SRC_IEOB_IRQ_k_EV_CH_BIT_MAP_BMSK                                                0xffffffff
+#define HWIO_EE_n_CNTXT_SRC_IEOB_IRQ_k_EV_CH_BIT_MAP_SHFT                                                       0x0
+
+#define HWIO_EE_n_CNTXT_SRC_IEOB_IRQ_MSK_k_ADDR(n,k)                                                     (GSI_REG_BASE      + 0x000250ac + 0x24 * (k) + 0x12000 * (n))
+#define HWIO_EE_n_CNTXT_SRC_IEOB_IRQ_MSK_k_PHYS(n,k)                                                     (GSI_REG_BASE_PHYS + 0x000250ac + 0x24 * (k) + 0x12000 * (n))
+#define HWIO_EE_n_CNTXT_SRC_IEOB_IRQ_MSK_k_OFFS(n,k)                                                     (GSI_REG_BASE_OFFS + 0x000250ac + 0x24 * (k) + 0x12000 * (n))
+#define HWIO_EE_n_CNTXT_SRC_IEOB_IRQ_MSK_k_RMSK                                                          0xffffffff
+#define HWIO_EE_n_CNTXT_SRC_IEOB_IRQ_MSK_k_MAXn                                                                   2
+#define HWIO_EE_n_CNTXT_SRC_IEOB_IRQ_MSK_k_MAXk                                                                   0
+#define HWIO_EE_n_CNTXT_SRC_IEOB_IRQ_MSK_k_ATTR                                                                 0x3
+#define HWIO_EE_n_CNTXT_SRC_IEOB_IRQ_MSK_k_INI2(n,k)        \
+        in_dword_masked(HWIO_EE_n_CNTXT_SRC_IEOB_IRQ_MSK_k_ADDR(n,k), HWIO_EE_n_CNTXT_SRC_IEOB_IRQ_MSK_k_RMSK)
+#define HWIO_EE_n_CNTXT_SRC_IEOB_IRQ_MSK_k_INMI2(n,k,mask)    \
+        in_dword_masked(HWIO_EE_n_CNTXT_SRC_IEOB_IRQ_MSK_k_ADDR(n,k), mask)
+#define HWIO_EE_n_CNTXT_SRC_IEOB_IRQ_MSK_k_OUTI2(n,k,val)    \
+        out_dword(HWIO_EE_n_CNTXT_SRC_IEOB_IRQ_MSK_k_ADDR(n,k),val)
+#define HWIO_EE_n_CNTXT_SRC_IEOB_IRQ_MSK_k_OUTMI2(n,k,mask,val) \
+        out_dword_masked_ns(HWIO_EE_n_CNTXT_SRC_IEOB_IRQ_MSK_k_ADDR(n,k),mask,val,HWIO_EE_n_CNTXT_SRC_IEOB_IRQ_MSK_k_INI2(n,k))
+#define HWIO_EE_n_CNTXT_SRC_IEOB_IRQ_MSK_k_EV_CH_BIT_MAP_MSK_BMSK                                        0xffffffff
+#define HWIO_EE_n_CNTXT_SRC_IEOB_IRQ_MSK_k_EV_CH_BIT_MAP_MSK_SHFT                                               0x0
+
+#define HWIO_EE_n_CNTXT_SRC_IEOB_IRQ_CLR_k_ADDR(n,k)                                                     (GSI_REG_BASE      + 0x000250b0 + 0x24 * (k) + 0x12000 * (n))
+#define HWIO_EE_n_CNTXT_SRC_IEOB_IRQ_CLR_k_PHYS(n,k)                                                     (GSI_REG_BASE_PHYS + 0x000250b0 + 0x24 * (k) + 0x12000 * (n))
+#define HWIO_EE_n_CNTXT_SRC_IEOB_IRQ_CLR_k_OFFS(n,k)                                                     (GSI_REG_BASE_OFFS + 0x000250b0 + 0x24 * (k) + 0x12000 * (n))
+#define HWIO_EE_n_CNTXT_SRC_IEOB_IRQ_CLR_k_RMSK                                                          0xffffffff
+#define HWIO_EE_n_CNTXT_SRC_IEOB_IRQ_CLR_k_MAXn                                                                   2
+#define HWIO_EE_n_CNTXT_SRC_IEOB_IRQ_CLR_k_MAXk                                                                   0
+#define HWIO_EE_n_CNTXT_SRC_IEOB_IRQ_CLR_k_ATTR                                                                 0x2
+#define HWIO_EE_n_CNTXT_SRC_IEOB_IRQ_CLR_k_OUTI2(n,k,val)    \
+        out_dword(HWIO_EE_n_CNTXT_SRC_IEOB_IRQ_CLR_k_ADDR(n,k),val)
+#define HWIO_EE_n_CNTXT_SRC_IEOB_IRQ_CLR_k_EV_CH_BIT_MAP_BMSK                                            0xffffffff
+#define HWIO_EE_n_CNTXT_SRC_IEOB_IRQ_CLR_k_EV_CH_BIT_MAP_SHFT                                                   0x0
+
+#define HWIO_EE_n_CNTXT_GLOB_IRQ_STTS_ADDR(n)                                                            (GSI_REG_BASE      + 0x00025200 + 0x12000 * (n))
+#define HWIO_EE_n_CNTXT_GLOB_IRQ_STTS_PHYS(n)                                                            (GSI_REG_BASE_PHYS + 0x00025200 + 0x12000 * (n))
+#define HWIO_EE_n_CNTXT_GLOB_IRQ_STTS_OFFS(n)                                                            (GSI_REG_BASE_OFFS + 0x00025200 + 0x12000 * (n))
+#define HWIO_EE_n_CNTXT_GLOB_IRQ_STTS_RMSK                                                                      0xf
+#define HWIO_EE_n_CNTXT_GLOB_IRQ_STTS_MAXn                                                                        2
+#define HWIO_EE_n_CNTXT_GLOB_IRQ_STTS_ATTR                                                                      0x1
+#define HWIO_EE_n_CNTXT_GLOB_IRQ_STTS_INI(n)        \
+        in_dword_masked(HWIO_EE_n_CNTXT_GLOB_IRQ_STTS_ADDR(n), HWIO_EE_n_CNTXT_GLOB_IRQ_STTS_RMSK)
+#define HWIO_EE_n_CNTXT_GLOB_IRQ_STTS_INMI(n,mask)    \
+        in_dword_masked(HWIO_EE_n_CNTXT_GLOB_IRQ_STTS_ADDR(n), mask)
+#define HWIO_EE_n_CNTXT_GLOB_IRQ_STTS_GP_INT3_BMSK                                                              0x8
+#define HWIO_EE_n_CNTXT_GLOB_IRQ_STTS_GP_INT3_SHFT                                                              0x3
+#define HWIO_EE_n_CNTXT_GLOB_IRQ_STTS_GP_INT2_BMSK                                                              0x4
+#define HWIO_EE_n_CNTXT_GLOB_IRQ_STTS_GP_INT2_SHFT                                                              0x2
+#define HWIO_EE_n_CNTXT_GLOB_IRQ_STTS_GP_INT1_BMSK                                                              0x2
+#define HWIO_EE_n_CNTXT_GLOB_IRQ_STTS_GP_INT1_SHFT                                                              0x1
+#define HWIO_EE_n_CNTXT_GLOB_IRQ_STTS_ERROR_INT_BMSK                                                            0x1
+#define HWIO_EE_n_CNTXT_GLOB_IRQ_STTS_ERROR_INT_SHFT                                                            0x0
+
+#define HWIO_EE_n_CNTXT_GLOB_IRQ_EN_ADDR(n)                                                              (GSI_REG_BASE      + 0x00025204 + 0x12000 * (n))
+#define HWIO_EE_n_CNTXT_GLOB_IRQ_EN_PHYS(n)                                                              (GSI_REG_BASE_PHYS + 0x00025204 + 0x12000 * (n))
+#define HWIO_EE_n_CNTXT_GLOB_IRQ_EN_OFFS(n)                                                              (GSI_REG_BASE_OFFS + 0x00025204 + 0x12000 * (n))
+#define HWIO_EE_n_CNTXT_GLOB_IRQ_EN_RMSK                                                                        0xf
+#define HWIO_EE_n_CNTXT_GLOB_IRQ_EN_MAXn                                                                          2
+#define HWIO_EE_n_CNTXT_GLOB_IRQ_EN_ATTR                                                                        0x3
+#define HWIO_EE_n_CNTXT_GLOB_IRQ_EN_INI(n)        \
+        in_dword_masked(HWIO_EE_n_CNTXT_GLOB_IRQ_EN_ADDR(n), HWIO_EE_n_CNTXT_GLOB_IRQ_EN_RMSK)
+#define HWIO_EE_n_CNTXT_GLOB_IRQ_EN_INMI(n,mask)    \
+        in_dword_masked(HWIO_EE_n_CNTXT_GLOB_IRQ_EN_ADDR(n), mask)
+#define HWIO_EE_n_CNTXT_GLOB_IRQ_EN_OUTI(n,val)    \
+        out_dword(HWIO_EE_n_CNTXT_GLOB_IRQ_EN_ADDR(n),val)
+#define HWIO_EE_n_CNTXT_GLOB_IRQ_EN_OUTMI(n,mask,val) \
+        out_dword_masked_ns(HWIO_EE_n_CNTXT_GLOB_IRQ_EN_ADDR(n),mask,val,HWIO_EE_n_CNTXT_GLOB_IRQ_EN_INI(n))
+#define HWIO_EE_n_CNTXT_GLOB_IRQ_EN_GP_INT3_BMSK                                                                0x8
+#define HWIO_EE_n_CNTXT_GLOB_IRQ_EN_GP_INT3_SHFT                                                                0x3
+#define HWIO_EE_n_CNTXT_GLOB_IRQ_EN_GP_INT2_BMSK                                                                0x4
+#define HWIO_EE_n_CNTXT_GLOB_IRQ_EN_GP_INT2_SHFT                                                                0x2
+#define HWIO_EE_n_CNTXT_GLOB_IRQ_EN_GP_INT1_BMSK                                                                0x2
+#define HWIO_EE_n_CNTXT_GLOB_IRQ_EN_GP_INT1_SHFT                                                                0x1
+#define HWIO_EE_n_CNTXT_GLOB_IRQ_EN_ERROR_INT_BMSK                                                              0x1
+#define HWIO_EE_n_CNTXT_GLOB_IRQ_EN_ERROR_INT_SHFT                                                              0x0
+
+#define HWIO_EE_n_CNTXT_GLOB_IRQ_CLR_ADDR(n)                                                             (GSI_REG_BASE      + 0x00025208 + 0x12000 * (n))
+#define HWIO_EE_n_CNTXT_GLOB_IRQ_CLR_PHYS(n)                                                             (GSI_REG_BASE_PHYS + 0x00025208 + 0x12000 * (n))
+#define HWIO_EE_n_CNTXT_GLOB_IRQ_CLR_OFFS(n)                                                             (GSI_REG_BASE_OFFS + 0x00025208 + 0x12000 * (n))
+#define HWIO_EE_n_CNTXT_GLOB_IRQ_CLR_RMSK                                                                       0xf
+#define HWIO_EE_n_CNTXT_GLOB_IRQ_CLR_MAXn                                                                         2
+#define HWIO_EE_n_CNTXT_GLOB_IRQ_CLR_ATTR                                                                       0x2
+#define HWIO_EE_n_CNTXT_GLOB_IRQ_CLR_OUTI(n,val)    \
+        out_dword(HWIO_EE_n_CNTXT_GLOB_IRQ_CLR_ADDR(n),val)
+#define HWIO_EE_n_CNTXT_GLOB_IRQ_CLR_GP_INT3_BMSK                                                               0x8
+#define HWIO_EE_n_CNTXT_GLOB_IRQ_CLR_GP_INT3_SHFT                                                               0x3
+#define HWIO_EE_n_CNTXT_GLOB_IRQ_CLR_GP_INT2_BMSK                                                               0x4
+#define HWIO_EE_n_CNTXT_GLOB_IRQ_CLR_GP_INT2_SHFT                                                               0x2
+#define HWIO_EE_n_CNTXT_GLOB_IRQ_CLR_GP_INT1_BMSK                                                               0x2
+#define HWIO_EE_n_CNTXT_GLOB_IRQ_CLR_GP_INT1_SHFT                                                               0x1
+#define HWIO_EE_n_CNTXT_GLOB_IRQ_CLR_ERROR_INT_BMSK                                                             0x1
+#define HWIO_EE_n_CNTXT_GLOB_IRQ_CLR_ERROR_INT_SHFT                                                             0x0
+
+#define HWIO_EE_n_CNTXT_GSI_IRQ_STTS_ADDR(n)                                                             (GSI_REG_BASE      + 0x0002520c + 0x12000 * (n))
+#define HWIO_EE_n_CNTXT_GSI_IRQ_STTS_PHYS(n)                                                             (GSI_REG_BASE_PHYS + 0x0002520c + 0x12000 * (n))
+#define HWIO_EE_n_CNTXT_GSI_IRQ_STTS_OFFS(n)                                                             (GSI_REG_BASE_OFFS + 0x0002520c + 0x12000 * (n))
+#define HWIO_EE_n_CNTXT_GSI_IRQ_STTS_RMSK                                                                       0xf
+#define HWIO_EE_n_CNTXT_GSI_IRQ_STTS_MAXn                                                                         2
+#define HWIO_EE_n_CNTXT_GSI_IRQ_STTS_ATTR                                                                       0x1
+#define HWIO_EE_n_CNTXT_GSI_IRQ_STTS_INI(n)        \
+        in_dword_masked(HWIO_EE_n_CNTXT_GSI_IRQ_STTS_ADDR(n), HWIO_EE_n_CNTXT_GSI_IRQ_STTS_RMSK)
+#define HWIO_EE_n_CNTXT_GSI_IRQ_STTS_INMI(n,mask)    \
+        in_dword_masked(HWIO_EE_n_CNTXT_GSI_IRQ_STTS_ADDR(n), mask)
+#define HWIO_EE_n_CNTXT_GSI_IRQ_STTS_GSI_MCS_STACK_OVRFLOW_BMSK                                                 0x8
+#define HWIO_EE_n_CNTXT_GSI_IRQ_STTS_GSI_MCS_STACK_OVRFLOW_SHFT                                                 0x3
+#define HWIO_EE_n_CNTXT_GSI_IRQ_STTS_GSI_CMD_FIFO_OVRFLOW_BMSK                                                  0x4
+#define HWIO_EE_n_CNTXT_GSI_IRQ_STTS_GSI_CMD_FIFO_OVRFLOW_SHFT                                                  0x2
+#define HWIO_EE_n_CNTXT_GSI_IRQ_STTS_GSI_BUS_ERROR_BMSK                                                         0x2
+#define HWIO_EE_n_CNTXT_GSI_IRQ_STTS_GSI_BUS_ERROR_SHFT                                                         0x1
+#define HWIO_EE_n_CNTXT_GSI_IRQ_STTS_GSI_BREAK_POINT_BMSK                                                       0x1
+#define HWIO_EE_n_CNTXT_GSI_IRQ_STTS_GSI_BREAK_POINT_SHFT                                                       0x0
+
+#define HWIO_EE_n_CNTXT_GSI_IRQ_EN_ADDR(n)                                                               (GSI_REG_BASE      + 0x00025210 + 0x12000 * (n))
+#define HWIO_EE_n_CNTXT_GSI_IRQ_EN_PHYS(n)                                                               (GSI_REG_BASE_PHYS + 0x00025210 + 0x12000 * (n))
+#define HWIO_EE_n_CNTXT_GSI_IRQ_EN_OFFS(n)                                                               (GSI_REG_BASE_OFFS + 0x00025210 + 0x12000 * (n))
+#define HWIO_EE_n_CNTXT_GSI_IRQ_EN_RMSK                                                                         0xf
+#define HWIO_EE_n_CNTXT_GSI_IRQ_EN_MAXn                                                                           2
+#define HWIO_EE_n_CNTXT_GSI_IRQ_EN_ATTR                                                                         0x3
+#define HWIO_EE_n_CNTXT_GSI_IRQ_EN_INI(n)        \
+        in_dword_masked(HWIO_EE_n_CNTXT_GSI_IRQ_EN_ADDR(n), HWIO_EE_n_CNTXT_GSI_IRQ_EN_RMSK)
+#define HWIO_EE_n_CNTXT_GSI_IRQ_EN_INMI(n,mask)    \
+        in_dword_masked(HWIO_EE_n_CNTXT_GSI_IRQ_EN_ADDR(n), mask)
+#define HWIO_EE_n_CNTXT_GSI_IRQ_EN_OUTI(n,val)    \
+        out_dword(HWIO_EE_n_CNTXT_GSI_IRQ_EN_ADDR(n),val)
+#define HWIO_EE_n_CNTXT_GSI_IRQ_EN_OUTMI(n,mask,val) \
+        out_dword_masked_ns(HWIO_EE_n_CNTXT_GSI_IRQ_EN_ADDR(n),mask,val,HWIO_EE_n_CNTXT_GSI_IRQ_EN_INI(n))
+#define HWIO_EE_n_CNTXT_GSI_IRQ_EN_GSI_MCS_STACK_OVRFLOW_BMSK                                                   0x8
+#define HWIO_EE_n_CNTXT_GSI_IRQ_EN_GSI_MCS_STACK_OVRFLOW_SHFT                                                   0x3
+#define HWIO_EE_n_CNTXT_GSI_IRQ_EN_GSI_CMD_FIFO_OVRFLOW_BMSK                                                    0x4
+#define HWIO_EE_n_CNTXT_GSI_IRQ_EN_GSI_CMD_FIFO_OVRFLOW_SHFT                                                    0x2
+#define HWIO_EE_n_CNTXT_GSI_IRQ_EN_GSI_BUS_ERROR_BMSK                                                           0x2
+#define HWIO_EE_n_CNTXT_GSI_IRQ_EN_GSI_BUS_ERROR_SHFT                                                           0x1
+#define HWIO_EE_n_CNTXT_GSI_IRQ_EN_GSI_BREAK_POINT_BMSK                                                         0x1
+#define HWIO_EE_n_CNTXT_GSI_IRQ_EN_GSI_BREAK_POINT_SHFT                                                         0x0
+
+#define HWIO_EE_n_CNTXT_GSI_IRQ_CLR_ADDR(n)                                                              (GSI_REG_BASE      + 0x00025214 + 0x12000 * (n))
+#define HWIO_EE_n_CNTXT_GSI_IRQ_CLR_PHYS(n)                                                              (GSI_REG_BASE_PHYS + 0x00025214 + 0x12000 * (n))
+#define HWIO_EE_n_CNTXT_GSI_IRQ_CLR_OFFS(n)                                                              (GSI_REG_BASE_OFFS + 0x00025214 + 0x12000 * (n))
+#define HWIO_EE_n_CNTXT_GSI_IRQ_CLR_RMSK                                                                        0xf
+#define HWIO_EE_n_CNTXT_GSI_IRQ_CLR_MAXn                                                                          2
+#define HWIO_EE_n_CNTXT_GSI_IRQ_CLR_ATTR                                                                        0x2
+#define HWIO_EE_n_CNTXT_GSI_IRQ_CLR_OUTI(n,val)    \
+        out_dword(HWIO_EE_n_CNTXT_GSI_IRQ_CLR_ADDR(n),val)
+#define HWIO_EE_n_CNTXT_GSI_IRQ_CLR_GSI_MCS_STACK_OVRFLOW_BMSK                                                  0x8
+#define HWIO_EE_n_CNTXT_GSI_IRQ_CLR_GSI_MCS_STACK_OVRFLOW_SHFT                                                  0x3
+#define HWIO_EE_n_CNTXT_GSI_IRQ_CLR_GSI_CMD_FIFO_OVRFLOW_BMSK                                                   0x4
+#define HWIO_EE_n_CNTXT_GSI_IRQ_CLR_GSI_CMD_FIFO_OVRFLOW_SHFT                                                   0x2
+#define HWIO_EE_n_CNTXT_GSI_IRQ_CLR_GSI_BUS_ERROR_BMSK                                                          0x2
+#define HWIO_EE_n_CNTXT_GSI_IRQ_CLR_GSI_BUS_ERROR_SHFT                                                          0x1
+#define HWIO_EE_n_CNTXT_GSI_IRQ_CLR_GSI_BREAK_POINT_BMSK                                                        0x1
+#define HWIO_EE_n_CNTXT_GSI_IRQ_CLR_GSI_BREAK_POINT_SHFT                                                        0x0
+
+#define HWIO_EE_n_CNTXT_INTSET_ADDR(n)                                                                   (GSI_REG_BASE      + 0x00025220 + 0x12000 * (n))
+#define HWIO_EE_n_CNTXT_INTSET_PHYS(n)                                                                   (GSI_REG_BASE_PHYS + 0x00025220 + 0x12000 * (n))
+#define HWIO_EE_n_CNTXT_INTSET_OFFS(n)                                                                   (GSI_REG_BASE_OFFS + 0x00025220 + 0x12000 * (n))
+#define HWIO_EE_n_CNTXT_INTSET_RMSK                                                                             0x1
+#define HWIO_EE_n_CNTXT_INTSET_MAXn                                                                               2
+#define HWIO_EE_n_CNTXT_INTSET_ATTR                                                                             0x3
+#define HWIO_EE_n_CNTXT_INTSET_INI(n)        \
+        in_dword_masked(HWIO_EE_n_CNTXT_INTSET_ADDR(n), HWIO_EE_n_CNTXT_INTSET_RMSK)
+#define HWIO_EE_n_CNTXT_INTSET_INMI(n,mask)    \
+        in_dword_masked(HWIO_EE_n_CNTXT_INTSET_ADDR(n), mask)
+#define HWIO_EE_n_CNTXT_INTSET_OUTI(n,val)    \
+        out_dword(HWIO_EE_n_CNTXT_INTSET_ADDR(n),val)
+#define HWIO_EE_n_CNTXT_INTSET_OUTMI(n,mask,val) \
+        out_dword_masked_ns(HWIO_EE_n_CNTXT_INTSET_ADDR(n),mask,val,HWIO_EE_n_CNTXT_INTSET_INI(n))
+#define HWIO_EE_n_CNTXT_INTSET_INTYPE_BMSK                                                                      0x1
+#define HWIO_EE_n_CNTXT_INTSET_INTYPE_SHFT                                                                      0x0
+#define HWIO_EE_n_CNTXT_INTSET_INTYPE_MSI_FVAL                                                                  0x0
+#define HWIO_EE_n_CNTXT_INTSET_INTYPE_IRQ_FVAL                                                                  0x1
+
+#define HWIO_EE_n_CNTXT_MSI_BASE_LSB_ADDR(n)                                                             (GSI_REG_BASE      + 0x00025230 + 0x12000 * (n))
+#define HWIO_EE_n_CNTXT_MSI_BASE_LSB_PHYS(n)                                                             (GSI_REG_BASE_PHYS + 0x00025230 + 0x12000 * (n))
+#define HWIO_EE_n_CNTXT_MSI_BASE_LSB_OFFS(n)                                                             (GSI_REG_BASE_OFFS + 0x00025230 + 0x12000 * (n))
+#define HWIO_EE_n_CNTXT_MSI_BASE_LSB_RMSK                                                                0xffffffff
+#define HWIO_EE_n_CNTXT_MSI_BASE_LSB_MAXn                                                                         2
+#define HWIO_EE_n_CNTXT_MSI_BASE_LSB_ATTR                                                                       0x3
+#define HWIO_EE_n_CNTXT_MSI_BASE_LSB_INI(n)        \
+        in_dword_masked(HWIO_EE_n_CNTXT_MSI_BASE_LSB_ADDR(n), HWIO_EE_n_CNTXT_MSI_BASE_LSB_RMSK)
+#define HWIO_EE_n_CNTXT_MSI_BASE_LSB_INMI(n,mask)    \
+        in_dword_masked(HWIO_EE_n_CNTXT_MSI_BASE_LSB_ADDR(n), mask)
+#define HWIO_EE_n_CNTXT_MSI_BASE_LSB_OUTI(n,val)    \
+        out_dword(HWIO_EE_n_CNTXT_MSI_BASE_LSB_ADDR(n),val)
+#define HWIO_EE_n_CNTXT_MSI_BASE_LSB_OUTMI(n,mask,val) \
+        out_dword_masked_ns(HWIO_EE_n_CNTXT_MSI_BASE_LSB_ADDR(n),mask,val,HWIO_EE_n_CNTXT_MSI_BASE_LSB_INI(n))
+#define HWIO_EE_n_CNTXT_MSI_BASE_LSB_MSI_ADDR_LSB_BMSK                                                   0xffffffff
+#define HWIO_EE_n_CNTXT_MSI_BASE_LSB_MSI_ADDR_LSB_SHFT                                                          0x0
+
+#define HWIO_EE_n_CNTXT_MSI_BASE_MSB_ADDR(n)                                                             (GSI_REG_BASE      + 0x00025234 + 0x12000 * (n))
+#define HWIO_EE_n_CNTXT_MSI_BASE_MSB_PHYS(n)                                                             (GSI_REG_BASE_PHYS + 0x00025234 + 0x12000 * (n))
+#define HWIO_EE_n_CNTXT_MSI_BASE_MSB_OFFS(n)                                                             (GSI_REG_BASE_OFFS + 0x00025234 + 0x12000 * (n))
+#define HWIO_EE_n_CNTXT_MSI_BASE_MSB_RMSK                                                                0xffffffff
+#define HWIO_EE_n_CNTXT_MSI_BASE_MSB_MAXn                                                                         2
+#define HWIO_EE_n_CNTXT_MSI_BASE_MSB_ATTR                                                                       0x3
+#define HWIO_EE_n_CNTXT_MSI_BASE_MSB_INI(n)        \
+        in_dword_masked(HWIO_EE_n_CNTXT_MSI_BASE_MSB_ADDR(n), HWIO_EE_n_CNTXT_MSI_BASE_MSB_RMSK)
+#define HWIO_EE_n_CNTXT_MSI_BASE_MSB_INMI(n,mask)    \
+        in_dword_masked(HWIO_EE_n_CNTXT_MSI_BASE_MSB_ADDR(n), mask)
+#define HWIO_EE_n_CNTXT_MSI_BASE_MSB_OUTI(n,val)    \
+        out_dword(HWIO_EE_n_CNTXT_MSI_BASE_MSB_ADDR(n),val)
+#define HWIO_EE_n_CNTXT_MSI_BASE_MSB_OUTMI(n,mask,val) \
+        out_dword_masked_ns(HWIO_EE_n_CNTXT_MSI_BASE_MSB_ADDR(n),mask,val,HWIO_EE_n_CNTXT_MSI_BASE_MSB_INI(n))
+#define HWIO_EE_n_CNTXT_MSI_BASE_MSB_MSI_ADDR_MSB_BMSK                                                   0xffffffff
+#define HWIO_EE_n_CNTXT_MSI_BASE_MSB_MSI_ADDR_MSB_SHFT                                                          0x0
+
+#define HWIO_EE_n_CNTXT_INT_VEC_ADDR(n)                                                                  (GSI_REG_BASE      + 0x00025238 + 0x12000 * (n))
+#define HWIO_EE_n_CNTXT_INT_VEC_PHYS(n)                                                                  (GSI_REG_BASE_PHYS + 0x00025238 + 0x12000 * (n))
+#define HWIO_EE_n_CNTXT_INT_VEC_OFFS(n)                                                                  (GSI_REG_BASE_OFFS + 0x00025238 + 0x12000 * (n))
+#define HWIO_EE_n_CNTXT_INT_VEC_RMSK                                                                     0xffffffff
+#define HWIO_EE_n_CNTXT_INT_VEC_MAXn                                                                              2
+#define HWIO_EE_n_CNTXT_INT_VEC_ATTR                                                                            0x3
+#define HWIO_EE_n_CNTXT_INT_VEC_INI(n)        \
+        in_dword_masked(HWIO_EE_n_CNTXT_INT_VEC_ADDR(n), HWIO_EE_n_CNTXT_INT_VEC_RMSK)
+#define HWIO_EE_n_CNTXT_INT_VEC_INMI(n,mask)    \
+        in_dword_masked(HWIO_EE_n_CNTXT_INT_VEC_ADDR(n), mask)
+#define HWIO_EE_n_CNTXT_INT_VEC_OUTI(n,val)    \
+        out_dword(HWIO_EE_n_CNTXT_INT_VEC_ADDR(n),val)
+#define HWIO_EE_n_CNTXT_INT_VEC_OUTMI(n,mask,val) \
+        out_dword_masked_ns(HWIO_EE_n_CNTXT_INT_VEC_ADDR(n),mask,val,HWIO_EE_n_CNTXT_INT_VEC_INI(n))
+#define HWIO_EE_n_CNTXT_INT_VEC_INT_VEC_BMSK                                                             0xffffffff
+#define HWIO_EE_n_CNTXT_INT_VEC_INT_VEC_SHFT                                                                    0x0
+
+#define HWIO_EE_n_ERROR_LOG_ADDR(n)                                                                      (GSI_REG_BASE      + 0x00025240 + 0x12000 * (n))
+#define HWIO_EE_n_ERROR_LOG_PHYS(n)                                                                      (GSI_REG_BASE_PHYS + 0x00025240 + 0x12000 * (n))
+#define HWIO_EE_n_ERROR_LOG_OFFS(n)                                                                      (GSI_REG_BASE_OFFS + 0x00025240 + 0x12000 * (n))
+#define HWIO_EE_n_ERROR_LOG_RMSK                                                                         0xffffffff
+#define HWIO_EE_n_ERROR_LOG_MAXn                                                                                  2
+#define HWIO_EE_n_ERROR_LOG_ATTR                                                                                0x3
+#define HWIO_EE_n_ERROR_LOG_INI(n)        \
+        in_dword_masked(HWIO_EE_n_ERROR_LOG_ADDR(n), HWIO_EE_n_ERROR_LOG_RMSK)
+#define HWIO_EE_n_ERROR_LOG_INMI(n,mask)    \
+        in_dword_masked(HWIO_EE_n_ERROR_LOG_ADDR(n), mask)
+#define HWIO_EE_n_ERROR_LOG_OUTI(n,val)    \
+        out_dword(HWIO_EE_n_ERROR_LOG_ADDR(n),val)
+#define HWIO_EE_n_ERROR_LOG_OUTMI(n,mask,val) \
+        out_dword_masked_ns(HWIO_EE_n_ERROR_LOG_ADDR(n),mask,val,HWIO_EE_n_ERROR_LOG_INI(n))
+#define HWIO_EE_n_ERROR_LOG_ERROR_LOG_BMSK                                                               0xffffffff
+#define HWIO_EE_n_ERROR_LOG_ERROR_LOG_SHFT                                                                      0x0
+
+#define HWIO_EE_n_ERROR_LOG_CLR_ADDR(n)                                                                  (GSI_REG_BASE      + 0x00025244 + 0x12000 * (n))
+#define HWIO_EE_n_ERROR_LOG_CLR_PHYS(n)                                                                  (GSI_REG_BASE_PHYS + 0x00025244 + 0x12000 * (n))
+#define HWIO_EE_n_ERROR_LOG_CLR_OFFS(n)                                                                  (GSI_REG_BASE_OFFS + 0x00025244 + 0x12000 * (n))
+#define HWIO_EE_n_ERROR_LOG_CLR_RMSK                                                                     0xffffffff
+#define HWIO_EE_n_ERROR_LOG_CLR_MAXn                                                                              2
+#define HWIO_EE_n_ERROR_LOG_CLR_ATTR                                                                            0x2
+#define HWIO_EE_n_ERROR_LOG_CLR_OUTI(n,val)    \
+        out_dword(HWIO_EE_n_ERROR_LOG_CLR_ADDR(n),val)
+#define HWIO_EE_n_ERROR_LOG_CLR_ERROR_LOG_CLR_BMSK                                                       0xffffffff
+#define HWIO_EE_n_ERROR_LOG_CLR_ERROR_LOG_CLR_SHFT                                                              0x0
+
+#define HWIO_EE_n_CNTXT_SCRATCH_0_ADDR(n)                                                                (GSI_REG_BASE      + 0x00025400 + 0x12000 * (n))
+#define HWIO_EE_n_CNTXT_SCRATCH_0_PHYS(n)                                                                (GSI_REG_BASE_PHYS + 0x00025400 + 0x12000 * (n))
+#define HWIO_EE_n_CNTXT_SCRATCH_0_OFFS(n)                                                                (GSI_REG_BASE_OFFS + 0x00025400 + 0x12000 * (n))
+#define HWIO_EE_n_CNTXT_SCRATCH_0_RMSK                                                                   0xffffffff
+#define HWIO_EE_n_CNTXT_SCRATCH_0_MAXn                                                                            2
+#define HWIO_EE_n_CNTXT_SCRATCH_0_ATTR                                                                          0x3
+#define HWIO_EE_n_CNTXT_SCRATCH_0_INI(n)        \
+        in_dword_masked(HWIO_EE_n_CNTXT_SCRATCH_0_ADDR(n), HWIO_EE_n_CNTXT_SCRATCH_0_RMSK)
+#define HWIO_EE_n_CNTXT_SCRATCH_0_INMI(n,mask)    \
+        in_dword_masked(HWIO_EE_n_CNTXT_SCRATCH_0_ADDR(n), mask)
+#define HWIO_EE_n_CNTXT_SCRATCH_0_OUTI(n,val)    \
+        out_dword(HWIO_EE_n_CNTXT_SCRATCH_0_ADDR(n),val)
+#define HWIO_EE_n_CNTXT_SCRATCH_0_OUTMI(n,mask,val) \
+        out_dword_masked_ns(HWIO_EE_n_CNTXT_SCRATCH_0_ADDR(n),mask,val,HWIO_EE_n_CNTXT_SCRATCH_0_INI(n))
+#define HWIO_EE_n_CNTXT_SCRATCH_0_SCRATCH_BMSK                                                           0xffffffff
+#define HWIO_EE_n_CNTXT_SCRATCH_0_SCRATCH_SHFT                                                                  0x0
+
+#define HWIO_EE_n_CNTXT_SCRATCH_1_ADDR(n)                                                                (GSI_REG_BASE      + 0x00025404 + 0x12000 * (n))
+#define HWIO_EE_n_CNTXT_SCRATCH_1_PHYS(n)                                                                (GSI_REG_BASE_PHYS + 0x00025404 + 0x12000 * (n))
+#define HWIO_EE_n_CNTXT_SCRATCH_1_OFFS(n)                                                                (GSI_REG_BASE_OFFS + 0x00025404 + 0x12000 * (n))
+#define HWIO_EE_n_CNTXT_SCRATCH_1_RMSK                                                                   0xffffffff
+#define HWIO_EE_n_CNTXT_SCRATCH_1_MAXn                                                                            2
+#define HWIO_EE_n_CNTXT_SCRATCH_1_ATTR                                                                          0x3
+#define HWIO_EE_n_CNTXT_SCRATCH_1_INI(n)        \
+        in_dword_masked(HWIO_EE_n_CNTXT_SCRATCH_1_ADDR(n), HWIO_EE_n_CNTXT_SCRATCH_1_RMSK)
+#define HWIO_EE_n_CNTXT_SCRATCH_1_INMI(n,mask)    \
+        in_dword_masked(HWIO_EE_n_CNTXT_SCRATCH_1_ADDR(n), mask)
+#define HWIO_EE_n_CNTXT_SCRATCH_1_OUTI(n,val)    \
+        out_dword(HWIO_EE_n_CNTXT_SCRATCH_1_ADDR(n),val)
+#define HWIO_EE_n_CNTXT_SCRATCH_1_OUTMI(n,mask,val) \
+        out_dword_masked_ns(HWIO_EE_n_CNTXT_SCRATCH_1_ADDR(n),mask,val,HWIO_EE_n_CNTXT_SCRATCH_1_INI(n))
+#define HWIO_EE_n_CNTXT_SCRATCH_1_SCRATCH_BMSK                                                           0xffffffff
+#define HWIO_EE_n_CNTXT_SCRATCH_1_SCRATCH_SHFT                                                                  0x0
+
+#define HWIO_GSI_MCS_CFG_ADDR                                                                            (GSI_REG_BASE      + 0x0000b000)
+#define HWIO_GSI_MCS_CFG_PHYS                                                                            (GSI_REG_BASE_PHYS + 0x0000b000)
+#define HWIO_GSI_MCS_CFG_OFFS                                                                            (GSI_REG_BASE_OFFS + 0x0000b000)
+#define HWIO_GSI_MCS_CFG_RMSK                                                                                   0x1
+#define HWIO_GSI_MCS_CFG_ATTR                                                                                   0x3
+#define HWIO_GSI_MCS_CFG_IN          \
+        in_dword_masked(HWIO_GSI_MCS_CFG_ADDR, HWIO_GSI_MCS_CFG_RMSK)
+#define HWIO_GSI_MCS_CFG_INM(m)      \
+        in_dword_masked(HWIO_GSI_MCS_CFG_ADDR, m)
+#define HWIO_GSI_MCS_CFG_OUT(v)      \
+        out_dword(HWIO_GSI_MCS_CFG_ADDR,v)
+#define HWIO_GSI_MCS_CFG_OUTM(m,v) \
+        out_dword_masked_ns(HWIO_GSI_MCS_CFG_ADDR,m,v,HWIO_GSI_MCS_CFG_IN)
+#define HWIO_GSI_MCS_CFG_MCS_ENABLE_BMSK                                                                        0x1
+#define HWIO_GSI_MCS_CFG_MCS_ENABLE_SHFT                                                                        0x0
+
+#define HWIO_GSI_TZ_FW_AUTH_LOCK_ADDR                                                                    (GSI_REG_BASE      + 0x0000b008)
+#define HWIO_GSI_TZ_FW_AUTH_LOCK_PHYS                                                                    (GSI_REG_BASE_PHYS + 0x0000b008)
+#define HWIO_GSI_TZ_FW_AUTH_LOCK_OFFS                                                                    (GSI_REG_BASE_OFFS + 0x0000b008)
+#define HWIO_GSI_TZ_FW_AUTH_LOCK_RMSK                                                                           0x3
+#define HWIO_GSI_TZ_FW_AUTH_LOCK_ATTR                                                                           0x3
+#define HWIO_GSI_TZ_FW_AUTH_LOCK_IN          \
+        in_dword_masked(HWIO_GSI_TZ_FW_AUTH_LOCK_ADDR, HWIO_GSI_TZ_FW_AUTH_LOCK_RMSK)
+#define HWIO_GSI_TZ_FW_AUTH_LOCK_INM(m)      \
+        in_dword_masked(HWIO_GSI_TZ_FW_AUTH_LOCK_ADDR, m)
+#define HWIO_GSI_TZ_FW_AUTH_LOCK_OUT(v)      \
+        out_dword(HWIO_GSI_TZ_FW_AUTH_LOCK_ADDR,v)
+#define HWIO_GSI_TZ_FW_AUTH_LOCK_OUTM(m,v) \
+        out_dword_masked_ns(HWIO_GSI_TZ_FW_AUTH_LOCK_ADDR,m,v,HWIO_GSI_TZ_FW_AUTH_LOCK_IN)
+#define HWIO_GSI_TZ_FW_AUTH_LOCK_DIS_DEBUG_SHRAM_WRITE_BMSK                                                     0x2
+#define HWIO_GSI_TZ_FW_AUTH_LOCK_DIS_DEBUG_SHRAM_WRITE_SHFT                                                     0x1
+#define HWIO_GSI_TZ_FW_AUTH_LOCK_DIS_IRAM_WRITE_BMSK                                                            0x1
+#define HWIO_GSI_TZ_FW_AUTH_LOCK_DIS_IRAM_WRITE_SHFT                                                            0x0
+
+#define HWIO_GSI_MSA_FW_AUTH_LOCK_ADDR                                                                   (GSI_REG_BASE      + 0x0000b010)
+#define HWIO_GSI_MSA_FW_AUTH_LOCK_PHYS                                                                   (GSI_REG_BASE_PHYS + 0x0000b010)
+#define HWIO_GSI_MSA_FW_AUTH_LOCK_OFFS                                                                   (GSI_REG_BASE_OFFS + 0x0000b010)
+#define HWIO_GSI_MSA_FW_AUTH_LOCK_RMSK                                                                          0x3
+#define HWIO_GSI_MSA_FW_AUTH_LOCK_ATTR                                                                          0x3
+#define HWIO_GSI_MSA_FW_AUTH_LOCK_IN          \
+        in_dword_masked(HWIO_GSI_MSA_FW_AUTH_LOCK_ADDR, HWIO_GSI_MSA_FW_AUTH_LOCK_RMSK)
+#define HWIO_GSI_MSA_FW_AUTH_LOCK_INM(m)      \
+        in_dword_masked(HWIO_GSI_MSA_FW_AUTH_LOCK_ADDR, m)
+#define HWIO_GSI_MSA_FW_AUTH_LOCK_OUT(v)      \
+        out_dword(HWIO_GSI_MSA_FW_AUTH_LOCK_ADDR,v)
+#define HWIO_GSI_MSA_FW_AUTH_LOCK_OUTM(m,v) \
+        out_dword_masked_ns(HWIO_GSI_MSA_FW_AUTH_LOCK_ADDR,m,v,HWIO_GSI_MSA_FW_AUTH_LOCK_IN)
+#define HWIO_GSI_MSA_FW_AUTH_LOCK_DIS_DEBUG_SHRAM_WRITE_BMSK                                                    0x2
+#define HWIO_GSI_MSA_FW_AUTH_LOCK_DIS_DEBUG_SHRAM_WRITE_SHFT                                                    0x1
+#define HWIO_GSI_MSA_FW_AUTH_LOCK_DIS_IRAM_WRITE_BMSK                                                           0x1
+#define HWIO_GSI_MSA_FW_AUTH_LOCK_DIS_IRAM_WRITE_SHFT                                                           0x0
+
+#define HWIO_GSI_SP_FW_AUTH_LOCK_ADDR                                                                    (GSI_REG_BASE      + 0x0000b018)
+#define HWIO_GSI_SP_FW_AUTH_LOCK_PHYS                                                                    (GSI_REG_BASE_PHYS + 0x0000b018)
+#define HWIO_GSI_SP_FW_AUTH_LOCK_OFFS                                                                    (GSI_REG_BASE_OFFS + 0x0000b018)
+#define HWIO_GSI_SP_FW_AUTH_LOCK_RMSK                                                                           0x3
+#define HWIO_GSI_SP_FW_AUTH_LOCK_ATTR                                                                           0x3
+#define HWIO_GSI_SP_FW_AUTH_LOCK_IN          \
+        in_dword_masked(HWIO_GSI_SP_FW_AUTH_LOCK_ADDR, HWIO_GSI_SP_FW_AUTH_LOCK_RMSK)
+#define HWIO_GSI_SP_FW_AUTH_LOCK_INM(m)      \
+        in_dword_masked(HWIO_GSI_SP_FW_AUTH_LOCK_ADDR, m)
+#define HWIO_GSI_SP_FW_AUTH_LOCK_OUT(v)      \
+        out_dword(HWIO_GSI_SP_FW_AUTH_LOCK_ADDR,v)
+#define HWIO_GSI_SP_FW_AUTH_LOCK_OUTM(m,v) \
+        out_dword_masked_ns(HWIO_GSI_SP_FW_AUTH_LOCK_ADDR,m,v,HWIO_GSI_SP_FW_AUTH_LOCK_IN)
+#define HWIO_GSI_SP_FW_AUTH_LOCK_DIS_DEBUG_SHRAM_WRITE_BMSK                                                     0x2
+#define HWIO_GSI_SP_FW_AUTH_LOCK_DIS_DEBUG_SHRAM_WRITE_SHFT                                                     0x1
+#define HWIO_GSI_SP_FW_AUTH_LOCK_DIS_IRAM_WRITE_BMSK                                                            0x1
+#define HWIO_GSI_SP_FW_AUTH_LOCK_DIS_IRAM_WRITE_SHFT                                                            0x0
+
+#define HWIO_INTER_EE_n_ORIGINATOR_EE_ADDR(n)                                                            (GSI_REG_BASE      + 0x0000c000 + 0x1000 * (n))
+#define HWIO_INTER_EE_n_ORIGINATOR_EE_PHYS(n)                                                            (GSI_REG_BASE_PHYS + 0x0000c000 + 0x1000 * (n))
+#define HWIO_INTER_EE_n_ORIGINATOR_EE_OFFS(n)                                                            (GSI_REG_BASE_OFFS + 0x0000c000 + 0x1000 * (n))
+#define HWIO_INTER_EE_n_ORIGINATOR_EE_RMSK                                                                      0xf
+#define HWIO_INTER_EE_n_ORIGINATOR_EE_MAXn                                                                        2
+#define HWIO_INTER_EE_n_ORIGINATOR_EE_ATTR                                                                      0x3
+#define HWIO_INTER_EE_n_ORIGINATOR_EE_INI(n)        \
+        in_dword_masked(HWIO_INTER_EE_n_ORIGINATOR_EE_ADDR(n), HWIO_INTER_EE_n_ORIGINATOR_EE_RMSK)
+#define HWIO_INTER_EE_n_ORIGINATOR_EE_INMI(n,mask)    \
+        in_dword_masked(HWIO_INTER_EE_n_ORIGINATOR_EE_ADDR(n), mask)
+#define HWIO_INTER_EE_n_ORIGINATOR_EE_OUTI(n,val)    \
+        out_dword(HWIO_INTER_EE_n_ORIGINATOR_EE_ADDR(n),val)
+#define HWIO_INTER_EE_n_ORIGINATOR_EE_OUTMI(n,mask,val) \
+        out_dword_masked_ns(HWIO_INTER_EE_n_ORIGINATOR_EE_ADDR(n),mask,val,HWIO_INTER_EE_n_ORIGINATOR_EE_INI(n))
+#define HWIO_INTER_EE_n_ORIGINATOR_EE_EE_NUMBER_BMSK                                                            0xf
+#define HWIO_INTER_EE_n_ORIGINATOR_EE_EE_NUMBER_SHFT                                                            0x0
+
+#define HWIO_INTER_EE_n_GSI_CH_CMD_ADDR(n)                                                               (GSI_REG_BASE      + 0x0000c008 + 0x1000 * (n))
+#define HWIO_INTER_EE_n_GSI_CH_CMD_PHYS(n)                                                               (GSI_REG_BASE_PHYS + 0x0000c008 + 0x1000 * (n))
+#define HWIO_INTER_EE_n_GSI_CH_CMD_OFFS(n)                                                               (GSI_REG_BASE_OFFS + 0x0000c008 + 0x1000 * (n))
+#define HWIO_INTER_EE_n_GSI_CH_CMD_RMSK                                                                  0xff0000ff
+#define HWIO_INTER_EE_n_GSI_CH_CMD_MAXn                                                                           2
+#define HWIO_INTER_EE_n_GSI_CH_CMD_ATTR                                                                         0x2
+#define HWIO_INTER_EE_n_GSI_CH_CMD_OUTI(n,val)    \
+        out_dword(HWIO_INTER_EE_n_GSI_CH_CMD_ADDR(n),val)
+#define HWIO_INTER_EE_n_GSI_CH_CMD_OPCODE_BMSK                                                           0xff000000
+#define HWIO_INTER_EE_n_GSI_CH_CMD_OPCODE_SHFT                                                                 0x18
+#define HWIO_INTER_EE_n_GSI_CH_CMD_OPCODE_START_FVAL                                                            0x1
+#define HWIO_INTER_EE_n_GSI_CH_CMD_OPCODE_STOP_FVAL                                                             0x2
+#define HWIO_INTER_EE_n_GSI_CH_CMD_OPCODE_RESET_FVAL                                                            0x9
+#define HWIO_INTER_EE_n_GSI_CH_CMD_OPCODE_DE_ALLOC_FVAL                                                         0xa
+#define HWIO_INTER_EE_n_GSI_CH_CMD_OPCODE_DB_STOP_FVAL                                                          0xb
+#define HWIO_INTER_EE_n_GSI_CH_CMD_CHID_BMSK                                                                   0xff
+#define HWIO_INTER_EE_n_GSI_CH_CMD_CHID_SHFT                                                                    0x0
+
+#define HWIO_INTER_EE_n_EV_CH_CMD_ADDR(n)                                                                (GSI_REG_BASE      + 0x0000c010 + 0x1000 * (n))
+#define HWIO_INTER_EE_n_EV_CH_CMD_PHYS(n)                                                                (GSI_REG_BASE_PHYS + 0x0000c010 + 0x1000 * (n))
+#define HWIO_INTER_EE_n_EV_CH_CMD_OFFS(n)                                                                (GSI_REG_BASE_OFFS + 0x0000c010 + 0x1000 * (n))
+#define HWIO_INTER_EE_n_EV_CH_CMD_RMSK                                                                   0xff0000ff
+#define HWIO_INTER_EE_n_EV_CH_CMD_MAXn                                                                            2
+#define HWIO_INTER_EE_n_EV_CH_CMD_ATTR                                                                          0x2
+#define HWIO_INTER_EE_n_EV_CH_CMD_OUTI(n,val)    \
+        out_dword(HWIO_INTER_EE_n_EV_CH_CMD_ADDR(n),val)
+#define HWIO_INTER_EE_n_EV_CH_CMD_OPCODE_BMSK                                                            0xff000000
+#define HWIO_INTER_EE_n_EV_CH_CMD_OPCODE_SHFT                                                                  0x18
+#define HWIO_INTER_EE_n_EV_CH_CMD_OPCODE_RESET_FVAL                                                             0x9
+#define HWIO_INTER_EE_n_EV_CH_CMD_OPCODE_DE_ALLOC_FVAL                                                          0xa
+#define HWIO_INTER_EE_n_EV_CH_CMD_CHID_BMSK                                                                    0xff
+#define HWIO_INTER_EE_n_EV_CH_CMD_CHID_SHFT                                                                     0x0
+
+#define HWIO_INTER_EE_n_SRC_GSI_CH_IRQ_k_ADDR(n,k)                                                       (GSI_REG_BASE      + 0x0000c018 + 0x18 * (k) + 0x1000 * (n))
+#define HWIO_INTER_EE_n_SRC_GSI_CH_IRQ_k_PHYS(n,k)                                                       (GSI_REG_BASE_PHYS + 0x0000c018 + 0x18 * (k) + 0x1000 * (n))
+#define HWIO_INTER_EE_n_SRC_GSI_CH_IRQ_k_OFFS(n,k)                                                       (GSI_REG_BASE_OFFS + 0x0000c018 + 0x18 * (k) + 0x1000 * (n))
+#define HWIO_INTER_EE_n_SRC_GSI_CH_IRQ_k_RMSK                                                            0xffffffff
+#define HWIO_INTER_EE_n_SRC_GSI_CH_IRQ_k_MAXn                                                                     2
+#define HWIO_INTER_EE_n_SRC_GSI_CH_IRQ_k_MAXk                                                                     0
+#define HWIO_INTER_EE_n_SRC_GSI_CH_IRQ_k_ATTR                                                                   0x1
+#define HWIO_INTER_EE_n_SRC_GSI_CH_IRQ_k_INI2(n,k)        \
+        in_dword_masked(HWIO_INTER_EE_n_SRC_GSI_CH_IRQ_k_ADDR(n,k), HWIO_INTER_EE_n_SRC_GSI_CH_IRQ_k_RMSK)
+#define HWIO_INTER_EE_n_SRC_GSI_CH_IRQ_k_INMI2(n,k,mask)    \
+        in_dword_masked(HWIO_INTER_EE_n_SRC_GSI_CH_IRQ_k_ADDR(n,k), mask)
+#define HWIO_INTER_EE_n_SRC_GSI_CH_IRQ_k_GSI_CH_BIT_MAP_BMSK                                             0xffffffff
+#define HWIO_INTER_EE_n_SRC_GSI_CH_IRQ_k_GSI_CH_BIT_MAP_SHFT                                                    0x0
+
+#define HWIO_INTER_EE_n_SRC_GSI_CH_IRQ_MSK_k_ADDR(n,k)                                                   (GSI_REG_BASE      + 0x0000c01c + 0x18 * (k) + 0x1000 * (n))
+#define HWIO_INTER_EE_n_SRC_GSI_CH_IRQ_MSK_k_PHYS(n,k)                                                   (GSI_REG_BASE_PHYS + 0x0000c01c + 0x18 * (k) + 0x1000 * (n))
+#define HWIO_INTER_EE_n_SRC_GSI_CH_IRQ_MSK_k_OFFS(n,k)                                                   (GSI_REG_BASE_OFFS + 0x0000c01c + 0x18 * (k) + 0x1000 * (n))
+#define HWIO_INTER_EE_n_SRC_GSI_CH_IRQ_MSK_k_RMSK                                                        0xffffffff
+#define HWIO_INTER_EE_n_SRC_GSI_CH_IRQ_MSK_k_MAXn                                                                 2
+#define HWIO_INTER_EE_n_SRC_GSI_CH_IRQ_MSK_k_MAXk                                                                 0
+#define HWIO_INTER_EE_n_SRC_GSI_CH_IRQ_MSK_k_ATTR                                                               0x3
+#define HWIO_INTER_EE_n_SRC_GSI_CH_IRQ_MSK_k_INI2(n,k)        \
+        in_dword_masked(HWIO_INTER_EE_n_SRC_GSI_CH_IRQ_MSK_k_ADDR(n,k), HWIO_INTER_EE_n_SRC_GSI_CH_IRQ_MSK_k_RMSK)
+#define HWIO_INTER_EE_n_SRC_GSI_CH_IRQ_MSK_k_INMI2(n,k,mask)    \
+        in_dword_masked(HWIO_INTER_EE_n_SRC_GSI_CH_IRQ_MSK_k_ADDR(n,k), mask)
+#define HWIO_INTER_EE_n_SRC_GSI_CH_IRQ_MSK_k_OUTI2(n,k,val)    \
+        out_dword(HWIO_INTER_EE_n_SRC_GSI_CH_IRQ_MSK_k_ADDR(n,k),val)
+#define HWIO_INTER_EE_n_SRC_GSI_CH_IRQ_MSK_k_OUTMI2(n,k,mask,val) \
+        out_dword_masked_ns(HWIO_INTER_EE_n_SRC_GSI_CH_IRQ_MSK_k_ADDR(n,k),mask,val,HWIO_INTER_EE_n_SRC_GSI_CH_IRQ_MSK_k_INI2(n,k))
+#define HWIO_INTER_EE_n_SRC_GSI_CH_IRQ_MSK_k_GSI_CH_BIT_MAP_MSK_BMSK                                     0xffffffff
+#define HWIO_INTER_EE_n_SRC_GSI_CH_IRQ_MSK_k_GSI_CH_BIT_MAP_MSK_SHFT                                            0x0
+
+#define HWIO_INTER_EE_n_SRC_GSI_CH_IRQ_CLR_k_ADDR(n,k)                                                   (GSI_REG_BASE      + 0x0000c020 + 0x18 * (k) + 0x1000 * (n))
+#define HWIO_INTER_EE_n_SRC_GSI_CH_IRQ_CLR_k_PHYS(n,k)                                                   (GSI_REG_BASE_PHYS + 0x0000c020 + 0x18 * (k) + 0x1000 * (n))
+#define HWIO_INTER_EE_n_SRC_GSI_CH_IRQ_CLR_k_OFFS(n,k)                                                   (GSI_REG_BASE_OFFS + 0x0000c020 + 0x18 * (k) + 0x1000 * (n))
+#define HWIO_INTER_EE_n_SRC_GSI_CH_IRQ_CLR_k_RMSK                                                        0xffffffff
+#define HWIO_INTER_EE_n_SRC_GSI_CH_IRQ_CLR_k_MAXn                                                                 2
+#define HWIO_INTER_EE_n_SRC_GSI_CH_IRQ_CLR_k_MAXk                                                                 0
+#define HWIO_INTER_EE_n_SRC_GSI_CH_IRQ_CLR_k_ATTR                                                               0x2
+#define HWIO_INTER_EE_n_SRC_GSI_CH_IRQ_CLR_k_OUTI2(n,k,val)    \
+        out_dword(HWIO_INTER_EE_n_SRC_GSI_CH_IRQ_CLR_k_ADDR(n,k),val)
+#define HWIO_INTER_EE_n_SRC_GSI_CH_IRQ_CLR_k_GSI_CH_BIT_MAP_BMSK                                         0xffffffff
+#define HWIO_INTER_EE_n_SRC_GSI_CH_IRQ_CLR_k_GSI_CH_BIT_MAP_SHFT                                                0x0
+
+#define HWIO_INTER_EE_n_SRC_EV_CH_IRQ_k_ADDR(n,k)                                                        (GSI_REG_BASE      + 0x0000c024 + 0x18 * (k) + 0x1000 * (n))
+#define HWIO_INTER_EE_n_SRC_EV_CH_IRQ_k_PHYS(n,k)                                                        (GSI_REG_BASE_PHYS + 0x0000c024 + 0x18 * (k) + 0x1000 * (n))
+#define HWIO_INTER_EE_n_SRC_EV_CH_IRQ_k_OFFS(n,k)                                                        (GSI_REG_BASE_OFFS + 0x0000c024 + 0x18 * (k) + 0x1000 * (n))
+#define HWIO_INTER_EE_n_SRC_EV_CH_IRQ_k_RMSK                                                             0xffffffff
+#define HWIO_INTER_EE_n_SRC_EV_CH_IRQ_k_MAXn                                                                      2
+#define HWIO_INTER_EE_n_SRC_EV_CH_IRQ_k_MAXk                                                                      0
+#define HWIO_INTER_EE_n_SRC_EV_CH_IRQ_k_ATTR                                                                    0x1
+#define HWIO_INTER_EE_n_SRC_EV_CH_IRQ_k_INI2(n,k)        \
+        in_dword_masked(HWIO_INTER_EE_n_SRC_EV_CH_IRQ_k_ADDR(n,k), HWIO_INTER_EE_n_SRC_EV_CH_IRQ_k_RMSK)
+#define HWIO_INTER_EE_n_SRC_EV_CH_IRQ_k_INMI2(n,k,mask)    \
+        in_dword_masked(HWIO_INTER_EE_n_SRC_EV_CH_IRQ_k_ADDR(n,k), mask)
+#define HWIO_INTER_EE_n_SRC_EV_CH_IRQ_k_EV_CH_BIT_MAP_BMSK                                               0xffffffff
+#define HWIO_INTER_EE_n_SRC_EV_CH_IRQ_k_EV_CH_BIT_MAP_SHFT                                                      0x0
+
+#define HWIO_INTER_EE_n_SRC_EV_CH_IRQ_MSK_k_ADDR(n,k)                                                    (GSI_REG_BASE      + 0x0000c028 + 0x18 * (k) + 0x1000 * (n))
+#define HWIO_INTER_EE_n_SRC_EV_CH_IRQ_MSK_k_PHYS(n,k)                                                    (GSI_REG_BASE_PHYS + 0x0000c028 + 0x18 * (k) + 0x1000 * (n))
+#define HWIO_INTER_EE_n_SRC_EV_CH_IRQ_MSK_k_OFFS(n,k)                                                    (GSI_REG_BASE_OFFS + 0x0000c028 + 0x18 * (k) + 0x1000 * (n))
+#define HWIO_INTER_EE_n_SRC_EV_CH_IRQ_MSK_k_RMSK                                                         0xffffffff
+#define HWIO_INTER_EE_n_SRC_EV_CH_IRQ_MSK_k_MAXn                                                                  2
+#define HWIO_INTER_EE_n_SRC_EV_CH_IRQ_MSK_k_MAXk                                                                  0
+#define HWIO_INTER_EE_n_SRC_EV_CH_IRQ_MSK_k_ATTR                                                                0x3
+#define HWIO_INTER_EE_n_SRC_EV_CH_IRQ_MSK_k_INI2(n,k)        \
+        in_dword_masked(HWIO_INTER_EE_n_SRC_EV_CH_IRQ_MSK_k_ADDR(n,k), HWIO_INTER_EE_n_SRC_EV_CH_IRQ_MSK_k_RMSK)
+#define HWIO_INTER_EE_n_SRC_EV_CH_IRQ_MSK_k_INMI2(n,k,mask)    \
+        in_dword_masked(HWIO_INTER_EE_n_SRC_EV_CH_IRQ_MSK_k_ADDR(n,k), mask)
+#define HWIO_INTER_EE_n_SRC_EV_CH_IRQ_MSK_k_OUTI2(n,k,val)    \
+        out_dword(HWIO_INTER_EE_n_SRC_EV_CH_IRQ_MSK_k_ADDR(n,k),val)
+#define HWIO_INTER_EE_n_SRC_EV_CH_IRQ_MSK_k_OUTMI2(n,k,mask,val) \
+        out_dword_masked_ns(HWIO_INTER_EE_n_SRC_EV_CH_IRQ_MSK_k_ADDR(n,k),mask,val,HWIO_INTER_EE_n_SRC_EV_CH_IRQ_MSK_k_INI2(n,k))
+#define HWIO_INTER_EE_n_SRC_EV_CH_IRQ_MSK_k_EV_CH_BIT_MAP_MSK_BMSK                                       0xffffffff
+#define HWIO_INTER_EE_n_SRC_EV_CH_IRQ_MSK_k_EV_CH_BIT_MAP_MSK_SHFT                                              0x0
+
+#define HWIO_INTER_EE_n_SRC_EV_CH_IRQ_CLR_k_ADDR(n,k)                                                    (GSI_REG_BASE      + 0x0000c02c + 0x18 * (k) + 0x1000 * (n))
+#define HWIO_INTER_EE_n_SRC_EV_CH_IRQ_CLR_k_PHYS(n,k)                                                    (GSI_REG_BASE_PHYS + 0x0000c02c + 0x18 * (k) + 0x1000 * (n))
+#define HWIO_INTER_EE_n_SRC_EV_CH_IRQ_CLR_k_OFFS(n,k)                                                    (GSI_REG_BASE_OFFS + 0x0000c02c + 0x18 * (k) + 0x1000 * (n))
+#define HWIO_INTER_EE_n_SRC_EV_CH_IRQ_CLR_k_RMSK                                                         0xffffffff
+#define HWIO_INTER_EE_n_SRC_EV_CH_IRQ_CLR_k_MAXn                                                                  2
+#define HWIO_INTER_EE_n_SRC_EV_CH_IRQ_CLR_k_MAXk                                                                  0
+#define HWIO_INTER_EE_n_SRC_EV_CH_IRQ_CLR_k_ATTR                                                                0x2
+#define HWIO_INTER_EE_n_SRC_EV_CH_IRQ_CLR_k_OUTI2(n,k,val)    \
+        out_dword(HWIO_INTER_EE_n_SRC_EV_CH_IRQ_CLR_k_ADDR(n,k),val)
+#define HWIO_INTER_EE_n_SRC_EV_CH_IRQ_CLR_k_EV_CH_BIT_MAP_BMSK                                           0xffffffff
+#define HWIO_INTER_EE_n_SRC_EV_CH_IRQ_CLR_k_EV_CH_BIT_MAP_SHFT                                                  0x0
+
+/*----------------------------------------------------------------------------
+ * MODULE: IPA_0_GSI_TOP_XPU3
+ *--------------------------------------------------------------------------*/
+
+#define IPA_0_GSI_TOP_XPU3_REG_BASE                                          (IPA_0_IPA_WRAPPER_BASE      + 0x00000000)
+#define IPA_0_GSI_TOP_XPU3_REG_BASE_PHYS                                     (IPA_0_IPA_WRAPPER_BASE_PHYS + 0x00000000)
+#define IPA_0_GSI_TOP_XPU3_REG_BASE_OFFS                                     0x00000000
+
+#define HWIO_IPA_0_GSI_TOP_XPU3_GCR0_ADDR                                    (IPA_0_GSI_TOP_XPU3_REG_BASE      + 0x00000000)
+#define HWIO_IPA_0_GSI_TOP_XPU3_GCR0_PHYS                                    (IPA_0_GSI_TOP_XPU3_REG_BASE_PHYS + 0x00000000)
+#define HWIO_IPA_0_GSI_TOP_XPU3_GCR0_OFFS                                    (IPA_0_GSI_TOP_XPU3_REG_BASE_OFFS + 0x00000000)
+#define HWIO_IPA_0_GSI_TOP_XPU3_GCR0_RMSK                                           0x3
+#define HWIO_IPA_0_GSI_TOP_XPU3_GCR0_ATTR                                           0x3
+#define HWIO_IPA_0_GSI_TOP_XPU3_GCR0_IN          \
+        in_dword_masked(HWIO_IPA_0_GSI_TOP_XPU3_GCR0_ADDR, HWIO_IPA_0_GSI_TOP_XPU3_GCR0_RMSK)
+#define HWIO_IPA_0_GSI_TOP_XPU3_GCR0_INM(m)      \
+        in_dword_masked(HWIO_IPA_0_GSI_TOP_XPU3_GCR0_ADDR, m)
+#define HWIO_IPA_0_GSI_TOP_XPU3_GCR0_OUT(v)      \
+        out_dword(HWIO_IPA_0_GSI_TOP_XPU3_GCR0_ADDR,v)
+#define HWIO_IPA_0_GSI_TOP_XPU3_GCR0_OUTM(m,v) \
+        out_dword_masked_ns(HWIO_IPA_0_GSI_TOP_XPU3_GCR0_ADDR,m,v,HWIO_IPA_0_GSI_TOP_XPU3_GCR0_IN)
+#define HWIO_IPA_0_GSI_TOP_XPU3_GCR0_AALOG_MODE_DIS_BMSK                            0x2
+#define HWIO_IPA_0_GSI_TOP_XPU3_GCR0_AALOG_MODE_DIS_SHFT                            0x1
+#define HWIO_IPA_0_GSI_TOP_XPU3_GCR0_AADEN_BMSK                                     0x1
+#define HWIO_IPA_0_GSI_TOP_XPU3_GCR0_AADEN_SHFT                                     0x0
+
+#define HWIO_IPA_0_GSI_TOP_XPU3_SCR0_ADDR                                    (IPA_0_GSI_TOP_XPU3_REG_BASE      + 0x00000008)
+#define HWIO_IPA_0_GSI_TOP_XPU3_SCR0_PHYS                                    (IPA_0_GSI_TOP_XPU3_REG_BASE_PHYS + 0x00000008)
+#define HWIO_IPA_0_GSI_TOP_XPU3_SCR0_OFFS                                    (IPA_0_GSI_TOP_XPU3_REG_BASE_OFFS + 0x00000008)
+#define HWIO_IPA_0_GSI_TOP_XPU3_SCR0_RMSK                                         0x10f
+#define HWIO_IPA_0_GSI_TOP_XPU3_SCR0_ATTR                                           0x3
+#define HWIO_IPA_0_GSI_TOP_XPU3_SCR0_IN          \
+        in_dword_masked(HWIO_IPA_0_GSI_TOP_XPU3_SCR0_ADDR, HWIO_IPA_0_GSI_TOP_XPU3_SCR0_RMSK)
+#define HWIO_IPA_0_GSI_TOP_XPU3_SCR0_INM(m)      \
+        in_dword_masked(HWIO_IPA_0_GSI_TOP_XPU3_SCR0_ADDR, m)
+#define HWIO_IPA_0_GSI_TOP_XPU3_SCR0_OUT(v)      \
+        out_dword(HWIO_IPA_0_GSI_TOP_XPU3_SCR0_ADDR,v)
+#define HWIO_IPA_0_GSI_TOP_XPU3_SCR0_OUTM(m,v) \
+        out_dword_masked_ns(HWIO_IPA_0_GSI_TOP_XPU3_SCR0_ADDR,m,v,HWIO_IPA_0_GSI_TOP_XPU3_SCR0_IN)
+#define HWIO_IPA_0_GSI_TOP_XPU3_SCR0_DYNAMIC_CLK_EN_BMSK                          0x100
+#define HWIO_IPA_0_GSI_TOP_XPU3_SCR0_DYNAMIC_CLK_EN_SHFT                            0x8
+#define HWIO_IPA_0_GSI_TOP_XPU3_SCR0_SCLEIE_BMSK                                    0x8
+#define HWIO_IPA_0_GSI_TOP_XPU3_SCR0_SCLEIE_SHFT                                    0x3
+#define HWIO_IPA_0_GSI_TOP_XPU3_SCR0_SCFGEIE_BMSK                                   0x4
+#define HWIO_IPA_0_GSI_TOP_XPU3_SCR0_SCFGEIE_SHFT                                   0x2
+#define HWIO_IPA_0_GSI_TOP_XPU3_SCR0_SCLERE_BMSK                                    0x2
+#define HWIO_IPA_0_GSI_TOP_XPU3_SCR0_SCLERE_SHFT                                    0x1
+#define HWIO_IPA_0_GSI_TOP_XPU3_SCR0_SCFGERE_BMSK                                   0x1
+#define HWIO_IPA_0_GSI_TOP_XPU3_SCR0_SCFGERE_SHFT                                   0x0
+
+#define HWIO_IPA_0_GSI_TOP_XPU3_CR0_ADDR                                     (IPA_0_GSI_TOP_XPU3_REG_BASE      + 0x00000010)
+#define HWIO_IPA_0_GSI_TOP_XPU3_CR0_PHYS                                     (IPA_0_GSI_TOP_XPU3_REG_BASE_PHYS + 0x00000010)
+#define HWIO_IPA_0_GSI_TOP_XPU3_CR0_OFFS                                     (IPA_0_GSI_TOP_XPU3_REG_BASE_OFFS + 0x00000010)
+#define HWIO_IPA_0_GSI_TOP_XPU3_CR0_RMSK                                          0x18f
+#define HWIO_IPA_0_GSI_TOP_XPU3_CR0_ATTR                                            0x3
+#define HWIO_IPA_0_GSI_TOP_XPU3_CR0_IN          \
+        in_dword_masked(HWIO_IPA_0_GSI_TOP_XPU3_CR0_ADDR, HWIO_IPA_0_GSI_TOP_XPU3_CR0_RMSK)
+#define HWIO_IPA_0_GSI_TOP_XPU3_CR0_INM(m)      \
+        in_dword_masked(HWIO_IPA_0_GSI_TOP_XPU3_CR0_ADDR, m)
+#define HWIO_IPA_0_GSI_TOP_XPU3_CR0_OUT(v)      \
+        out_dword(HWIO_IPA_0_GSI_TOP_XPU3_CR0_ADDR,v)
+#define HWIO_IPA_0_GSI_TOP_XPU3_CR0_OUTM(m,v) \
+        out_dword_masked_ns(HWIO_IPA_0_GSI_TOP_XPU3_CR0_ADDR,m,v,HWIO_IPA_0_GSI_TOP_XPU3_CR0_IN)
+#define HWIO_IPA_0_GSI_TOP_XPU3_CR0_DYNAMIC_CLK_EN_BMSK                           0x100
+#define HWIO_IPA_0_GSI_TOP_XPU3_CR0_DYNAMIC_CLK_EN_SHFT                             0x8
+#define HWIO_IPA_0_GSI_TOP_XPU3_CR0_VMIDEN_BMSK                                    0x80
+#define HWIO_IPA_0_GSI_TOP_XPU3_CR0_VMIDEN_SHFT                                     0x7
+#define HWIO_IPA_0_GSI_TOP_XPU3_CR0_CLEIE_BMSK                                      0x8
+#define HWIO_IPA_0_GSI_TOP_XPU3_CR0_CLEIE_SHFT                                      0x3
+#define HWIO_IPA_0_GSI_TOP_XPU3_CR0_CFGEIE_BMSK                                     0x4
+#define HWIO_IPA_0_GSI_TOP_XPU3_CR0_CFGEIE_SHFT                                     0x2
+#define HWIO_IPA_0_GSI_TOP_XPU3_CR0_CLERE_BMSK                                      0x2
+#define HWIO_IPA_0_GSI_TOP_XPU3_CR0_CLERE_SHFT                                      0x1
+#define HWIO_IPA_0_GSI_TOP_XPU3_CR0_CFGERE_BMSK                                     0x1
+#define HWIO_IPA_0_GSI_TOP_XPU3_CR0_CFGERE_SHFT                                     0x0
+
+#define HWIO_IPA_0_GSI_TOP_XPU3_RPU_ACR0_ADDR                                (IPA_0_GSI_TOP_XPU3_REG_BASE      + 0x00000020)
+#define HWIO_IPA_0_GSI_TOP_XPU3_RPU_ACR0_PHYS                                (IPA_0_GSI_TOP_XPU3_REG_BASE_PHYS + 0x00000020)
+#define HWIO_IPA_0_GSI_TOP_XPU3_RPU_ACR0_OFFS                                (IPA_0_GSI_TOP_XPU3_REG_BASE_OFFS + 0x00000020)
+#define HWIO_IPA_0_GSI_TOP_XPU3_RPU_ACR0_RMSK                                0xffffffff
+#define HWIO_IPA_0_GSI_TOP_XPU3_RPU_ACR0_ATTR                                       0x3
+#define HWIO_IPA_0_GSI_TOP_XPU3_RPU_ACR0_IN          \
+        in_dword_masked(HWIO_IPA_0_GSI_TOP_XPU3_RPU_ACR0_ADDR, HWIO_IPA_0_GSI_TOP_XPU3_RPU_ACR0_RMSK)
+#define HWIO_IPA_0_GSI_TOP_XPU3_RPU_ACR0_INM(m)      \
+        in_dword_masked(HWIO_IPA_0_GSI_TOP_XPU3_RPU_ACR0_ADDR, m)
+#define HWIO_IPA_0_GSI_TOP_XPU3_RPU_ACR0_OUT(v)      \
+        out_dword(HWIO_IPA_0_GSI_TOP_XPU3_RPU_ACR0_ADDR,v)
+#define HWIO_IPA_0_GSI_TOP_XPU3_RPU_ACR0_OUTM(m,v) \
+        out_dword_masked_ns(HWIO_IPA_0_GSI_TOP_XPU3_RPU_ACR0_ADDR,m,v,HWIO_IPA_0_GSI_TOP_XPU3_RPU_ACR0_IN)
+#define HWIO_IPA_0_GSI_TOP_XPU3_RPU_ACR0_SUVMID_BMSK                         0xffffffff
+#define HWIO_IPA_0_GSI_TOP_XPU3_RPU_ACR0_SUVMID_SHFT                                0x0
+
+#define HWIO_IPA_0_GSI_TOP_XPU3_QAD0_GCR0_ADDR                               (IPA_0_GSI_TOP_XPU3_REG_BASE      + 0x00000080)
+#define HWIO_IPA_0_GSI_TOP_XPU3_QAD0_GCR0_PHYS                               (IPA_0_GSI_TOP_XPU3_REG_BASE_PHYS + 0x00000080)
+#define HWIO_IPA_0_GSI_TOP_XPU3_QAD0_GCR0_OFFS                               (IPA_0_GSI_TOP_XPU3_REG_BASE_OFFS + 0x00000080)
+#define HWIO_IPA_0_GSI_TOP_XPU3_QAD0_GCR0_RMSK                                      0x3
+#define HWIO_IPA_0_GSI_TOP_XPU3_QAD0_GCR0_ATTR                                      0x3
+#define HWIO_IPA_0_GSI_TOP_XPU3_QAD0_GCR0_IN          \
+        in_dword_masked(HWIO_IPA_0_GSI_TOP_XPU3_QAD0_GCR0_ADDR, HWIO_IPA_0_GSI_TOP_XPU3_QAD0_GCR0_RMSK)
+#define HWIO_IPA_0_GSI_TOP_XPU3_QAD0_GCR0_INM(m)      \
+        in_dword_masked(HWIO_IPA_0_GSI_TOP_XPU3_QAD0_GCR0_ADDR, m)
+#define HWIO_IPA_0_GSI_TOP_XPU3_QAD0_GCR0_OUT(v)      \
+        out_dword(HWIO_IPA_0_GSI_TOP_XPU3_QAD0_GCR0_ADDR,v)
+#define HWIO_IPA_0_GSI_TOP_XPU3_QAD0_GCR0_OUTM(m,v) \
+        out_dword_masked_ns(HWIO_IPA_0_GSI_TOP_XPU3_QAD0_GCR0_ADDR,m,v,HWIO_IPA_0_GSI_TOP_XPU3_QAD0_GCR0_IN)
+#define HWIO_IPA_0_GSI_TOP_XPU3_QAD0_GCR0_QAD0LOG_MODE_DIS_BMSK                     0x2
+#define HWIO_IPA_0_GSI_TOP_XPU3_QAD0_GCR0_QAD0LOG_MODE_DIS_SHFT                     0x1
+#define HWIO_IPA_0_GSI_TOP_XPU3_QAD0_GCR0_QAD0DEN_BMSK                              0x1
+#define HWIO_IPA_0_GSI_TOP_XPU3_QAD0_GCR0_QAD0DEN_SHFT                              0x0
+
+#define HWIO_IPA_0_GSI_TOP_XPU3_QAD0_CR0_ADDR                                (IPA_0_GSI_TOP_XPU3_REG_BASE      + 0x00000090)
+#define HWIO_IPA_0_GSI_TOP_XPU3_QAD0_CR0_PHYS                                (IPA_0_GSI_TOP_XPU3_REG_BASE_PHYS + 0x00000090)
+#define HWIO_IPA_0_GSI_TOP_XPU3_QAD0_CR0_OFFS                                (IPA_0_GSI_TOP_XPU3_REG_BASE_OFFS + 0x00000090)
+#define HWIO_IPA_0_GSI_TOP_XPU3_QAD0_CR0_RMSK                                     0x10f
+#define HWIO_IPA_0_GSI_TOP_XPU3_QAD0_CR0_ATTR                                       0x3
+#define HWIO_IPA_0_GSI_TOP_XPU3_QAD0_CR0_IN          \
+        in_dword_masked(HWIO_IPA_0_GSI_TOP_XPU3_QAD0_CR0_ADDR, HWIO_IPA_0_GSI_TOP_XPU3_QAD0_CR0_RMSK)
+#define HWIO_IPA_0_GSI_TOP_XPU3_QAD0_CR0_INM(m)      \
+        in_dword_masked(HWIO_IPA_0_GSI_TOP_XPU3_QAD0_CR0_ADDR, m)
+#define HWIO_IPA_0_GSI_TOP_XPU3_QAD0_CR0_OUT(v)      \
+        out_dword(HWIO_IPA_0_GSI_TOP_XPU3_QAD0_CR0_ADDR,v)
+#define HWIO_IPA_0_GSI_TOP_XPU3_QAD0_CR0_OUTM(m,v) \
+        out_dword_masked_ns(HWIO_IPA_0_GSI_TOP_XPU3_QAD0_CR0_ADDR,m,v,HWIO_IPA_0_GSI_TOP_XPU3_QAD0_CR0_IN)
+#define HWIO_IPA_0_GSI_TOP_XPU3_QAD0_CR0_DYNAMIC_CLK_EN_BMSK                      0x100
+#define HWIO_IPA_0_GSI_TOP_XPU3_QAD0_CR0_DYNAMIC_CLK_EN_SHFT                        0x8
+#define HWIO_IPA_0_GSI_TOP_XPU3_QAD0_CR0_CLEIE_BMSK                                 0x8
+#define HWIO_IPA_0_GSI_TOP_XPU3_QAD0_CR0_CLEIE_SHFT                                 0x3
+#define HWIO_IPA_0_GSI_TOP_XPU3_QAD0_CR0_CFGEIE_BMSK                                0x4
+#define HWIO_IPA_0_GSI_TOP_XPU3_QAD0_CR0_CFGEIE_SHFT                                0x2
+#define HWIO_IPA_0_GSI_TOP_XPU3_QAD0_CR0_CLERE_BMSK                                 0x2
+#define HWIO_IPA_0_GSI_TOP_XPU3_QAD0_CR0_CLERE_SHFT                                 0x1
+#define HWIO_IPA_0_GSI_TOP_XPU3_QAD0_CR0_CFGERE_BMSK                                0x1
+#define HWIO_IPA_0_GSI_TOP_XPU3_QAD0_CR0_CFGERE_SHFT                                0x0
+
+#define HWIO_IPA_0_GSI_TOP_XPU3_QAD1_GCR0_ADDR                               (IPA_0_GSI_TOP_XPU3_REG_BASE      + 0x00000100)
+#define HWIO_IPA_0_GSI_TOP_XPU3_QAD1_GCR0_PHYS                               (IPA_0_GSI_TOP_XPU3_REG_BASE_PHYS + 0x00000100)
+#define HWIO_IPA_0_GSI_TOP_XPU3_QAD1_GCR0_OFFS                               (IPA_0_GSI_TOP_XPU3_REG_BASE_OFFS + 0x00000100)
+#define HWIO_IPA_0_GSI_TOP_XPU3_QAD1_GCR0_RMSK                                      0x3
+#define HWIO_IPA_0_GSI_TOP_XPU3_QAD1_GCR0_ATTR                                      0x3
+#define HWIO_IPA_0_GSI_TOP_XPU3_QAD1_GCR0_IN          \
+        in_dword_masked(HWIO_IPA_0_GSI_TOP_XPU3_QAD1_GCR0_ADDR, HWIO_IPA_0_GSI_TOP_XPU3_QAD1_GCR0_RMSK)
+#define HWIO_IPA_0_GSI_TOP_XPU3_QAD1_GCR0_INM(m)      \
+        in_dword_masked(HWIO_IPA_0_GSI_TOP_XPU3_QAD1_GCR0_ADDR, m)
+#define HWIO_IPA_0_GSI_TOP_XPU3_QAD1_GCR0_OUT(v)      \
+        out_dword(HWIO_IPA_0_GSI_TOP_XPU3_QAD1_GCR0_ADDR,v)
+#define HWIO_IPA_0_GSI_TOP_XPU3_QAD1_GCR0_OUTM(m,v) \
+        out_dword_masked_ns(HWIO_IPA_0_GSI_TOP_XPU3_QAD1_GCR0_ADDR,m,v,HWIO_IPA_0_GSI_TOP_XPU3_QAD1_GCR0_IN)
+#define HWIO_IPA_0_GSI_TOP_XPU3_QAD1_GCR0_QAD1LOG_MODE_DIS_BMSK                     0x2
+#define HWIO_IPA_0_GSI_TOP_XPU3_QAD1_GCR0_QAD1LOG_MODE_DIS_SHFT                     0x1
+#define HWIO_IPA_0_GSI_TOP_XPU3_QAD1_GCR0_QAD1DEN_BMSK                              0x1
+#define HWIO_IPA_0_GSI_TOP_XPU3_QAD1_GCR0_QAD1DEN_SHFT                              0x0
+
+#define HWIO_IPA_0_GSI_TOP_XPU3_QAD1_CR0_ADDR                                (IPA_0_GSI_TOP_XPU3_REG_BASE      + 0x00000110)
+#define HWIO_IPA_0_GSI_TOP_XPU3_QAD1_CR0_PHYS                                (IPA_0_GSI_TOP_XPU3_REG_BASE_PHYS + 0x00000110)
+#define HWIO_IPA_0_GSI_TOP_XPU3_QAD1_CR0_OFFS                                (IPA_0_GSI_TOP_XPU3_REG_BASE_OFFS + 0x00000110)
+#define HWIO_IPA_0_GSI_TOP_XPU3_QAD1_CR0_RMSK                                     0x10f
+#define HWIO_IPA_0_GSI_TOP_XPU3_QAD1_CR0_ATTR                                       0x3
+#define HWIO_IPA_0_GSI_TOP_XPU3_QAD1_CR0_IN          \
+        in_dword_masked(HWIO_IPA_0_GSI_TOP_XPU3_QAD1_CR0_ADDR, HWIO_IPA_0_GSI_TOP_XPU3_QAD1_CR0_RMSK)
+#define HWIO_IPA_0_GSI_TOP_XPU3_QAD1_CR0_INM(m)      \
+        in_dword_masked(HWIO_IPA_0_GSI_TOP_XPU3_QAD1_CR0_ADDR, m)
+#define HWIO_IPA_0_GSI_TOP_XPU3_QAD1_CR0_OUT(v)      \
+        out_dword(HWIO_IPA_0_GSI_TOP_XPU3_QAD1_CR0_ADDR,v)
+#define HWIO_IPA_0_GSI_TOP_XPU3_QAD1_CR0_OUTM(m,v) \
+        out_dword_masked_ns(HWIO_IPA_0_GSI_TOP_XPU3_QAD1_CR0_ADDR,m,v,HWIO_IPA_0_GSI_TOP_XPU3_QAD1_CR0_IN)
+#define HWIO_IPA_0_GSI_TOP_XPU3_QAD1_CR0_DYNAMIC_CLK_EN_BMSK                      0x100
+#define HWIO_IPA_0_GSI_TOP_XPU3_QAD1_CR0_DYNAMIC_CLK_EN_SHFT                        0x8
+#define HWIO_IPA_0_GSI_TOP_XPU3_QAD1_CR0_CLEIE_BMSK                                 0x8
+#define HWIO_IPA_0_GSI_TOP_XPU3_QAD1_CR0_CLEIE_SHFT                                 0x3
+#define HWIO_IPA_0_GSI_TOP_XPU3_QAD1_CR0_CFGEIE_BMSK                                0x4
+#define HWIO_IPA_0_GSI_TOP_XPU3_QAD1_CR0_CFGEIE_SHFT                                0x2
+#define HWIO_IPA_0_GSI_TOP_XPU3_QAD1_CR0_CLERE_BMSK                                 0x2
+#define HWIO_IPA_0_GSI_TOP_XPU3_QAD1_CR0_CLERE_SHFT                                 0x1
+#define HWIO_IPA_0_GSI_TOP_XPU3_QAD1_CR0_CFGERE_BMSK                                0x1
+#define HWIO_IPA_0_GSI_TOP_XPU3_QAD1_CR0_CFGERE_SHFT                                0x0
+
+#define HWIO_IPA_0_GSI_TOP_XPU3_IDR3_ADDR                                    (IPA_0_GSI_TOP_XPU3_REG_BASE      + 0x000003ec)
+#define HWIO_IPA_0_GSI_TOP_XPU3_IDR3_PHYS                                    (IPA_0_GSI_TOP_XPU3_REG_BASE_PHYS + 0x000003ec)
+#define HWIO_IPA_0_GSI_TOP_XPU3_IDR3_OFFS                                    (IPA_0_GSI_TOP_XPU3_REG_BASE_OFFS + 0x000003ec)
+#define HWIO_IPA_0_GSI_TOP_XPU3_IDR3_RMSK                                         0x3ff
+#define HWIO_IPA_0_GSI_TOP_XPU3_IDR3_ATTR                                           0x1
+#define HWIO_IPA_0_GSI_TOP_XPU3_IDR3_IN          \
+        in_dword_masked(HWIO_IPA_0_GSI_TOP_XPU3_IDR3_ADDR, HWIO_IPA_0_GSI_TOP_XPU3_IDR3_RMSK)
+#define HWIO_IPA_0_GSI_TOP_XPU3_IDR3_INM(m)      \
+        in_dword_masked(HWIO_IPA_0_GSI_TOP_XPU3_IDR3_ADDR, m)
+#define HWIO_IPA_0_GSI_TOP_XPU3_IDR3_PT_BMSK                                      0x200
+#define HWIO_IPA_0_GSI_TOP_XPU3_IDR3_PT_SHFT                                        0x9
+#define HWIO_IPA_0_GSI_TOP_XPU3_IDR3_MV_BMSK                                      0x100
+#define HWIO_IPA_0_GSI_TOP_XPU3_IDR3_MV_SHFT                                        0x8
+#define HWIO_IPA_0_GSI_TOP_XPU3_IDR3_NVMID_BMSK                                    0xff
+#define HWIO_IPA_0_GSI_TOP_XPU3_IDR3_NVMID_SHFT                                     0x0
+
+#define HWIO_IPA_0_GSI_TOP_XPU3_IDR2_ADDR                                    (IPA_0_GSI_TOP_XPU3_REG_BASE      + 0x000003f0)
+#define HWIO_IPA_0_GSI_TOP_XPU3_IDR2_PHYS                                    (IPA_0_GSI_TOP_XPU3_REG_BASE_PHYS + 0x000003f0)
+#define HWIO_IPA_0_GSI_TOP_XPU3_IDR2_OFFS                                    (IPA_0_GSI_TOP_XPU3_REG_BASE_OFFS + 0x000003f0)
+#define HWIO_IPA_0_GSI_TOP_XPU3_IDR2_RMSK                                    0xffffff0f
+#define HWIO_IPA_0_GSI_TOP_XPU3_IDR2_ATTR                                           0x1
+#define HWIO_IPA_0_GSI_TOP_XPU3_IDR2_IN          \
+        in_dword_masked(HWIO_IPA_0_GSI_TOP_XPU3_IDR2_ADDR, HWIO_IPA_0_GSI_TOP_XPU3_IDR2_RMSK)
+#define HWIO_IPA_0_GSI_TOP_XPU3_IDR2_INM(m)      \
+        in_dword_masked(HWIO_IPA_0_GSI_TOP_XPU3_IDR2_ADDR, m)
+#define HWIO_IPA_0_GSI_TOP_XPU3_IDR2_NONSEC_EN_BMSK                          0xff000000
+#define HWIO_IPA_0_GSI_TOP_XPU3_IDR2_NONSEC_EN_SHFT                                0x18
+#define HWIO_IPA_0_GSI_TOP_XPU3_IDR2_SEC_EN_BMSK                               0xff0000
+#define HWIO_IPA_0_GSI_TOP_XPU3_IDR2_SEC_EN_SHFT                                   0x10
+#define HWIO_IPA_0_GSI_TOP_XPU3_IDR2_VMIDACR_EN_BMSK                             0xff00
+#define HWIO_IPA_0_GSI_TOP_XPU3_IDR2_VMIDACR_EN_SHFT                                0x8
+#define HWIO_IPA_0_GSI_TOP_XPU3_IDR2_NUM_QAD_BMSK                                   0xf
+#define HWIO_IPA_0_GSI_TOP_XPU3_IDR2_NUM_QAD_SHFT                                   0x0
+
+#define HWIO_IPA_0_GSI_TOP_XPU3_IDR1_ADDR                                    (IPA_0_GSI_TOP_XPU3_REG_BASE      + 0x000003f4)
+#define HWIO_IPA_0_GSI_TOP_XPU3_IDR1_PHYS                                    (IPA_0_GSI_TOP_XPU3_REG_BASE_PHYS + 0x000003f4)
+#define HWIO_IPA_0_GSI_TOP_XPU3_IDR1_OFFS                                    (IPA_0_GSI_TOP_XPU3_REG_BASE_OFFS + 0x000003f4)
+#define HWIO_IPA_0_GSI_TOP_XPU3_IDR1_RMSK                                    0x3f3f0000
+#define HWIO_IPA_0_GSI_TOP_XPU3_IDR1_ATTR                                           0x1
+#define HWIO_IPA_0_GSI_TOP_XPU3_IDR1_IN          \
+        in_dword_masked(HWIO_IPA_0_GSI_TOP_XPU3_IDR1_ADDR, HWIO_IPA_0_GSI_TOP_XPU3_IDR1_RMSK)
+#define HWIO_IPA_0_GSI_TOP_XPU3_IDR1_INM(m)      \
+        in_dword_masked(HWIO_IPA_0_GSI_TOP_XPU3_IDR1_ADDR, m)
+#define HWIO_IPA_0_GSI_TOP_XPU3_IDR1_CLIENT_ADDR_WIDTH_BMSK                  0x3f000000
+#define HWIO_IPA_0_GSI_TOP_XPU3_IDR1_CLIENT_ADDR_WIDTH_SHFT                        0x18
+#define HWIO_IPA_0_GSI_TOP_XPU3_IDR1_CONFIG_ADDR_WIDTH_BMSK                    0x3f0000
+#define HWIO_IPA_0_GSI_TOP_XPU3_IDR1_CONFIG_ADDR_WIDTH_SHFT                        0x10
+
+#define HWIO_IPA_0_GSI_TOP_XPU3_IDR0_ADDR                                    (IPA_0_GSI_TOP_XPU3_REG_BASE      + 0x000003f8)
+#define HWIO_IPA_0_GSI_TOP_XPU3_IDR0_PHYS                                    (IPA_0_GSI_TOP_XPU3_REG_BASE_PHYS + 0x000003f8)
+#define HWIO_IPA_0_GSI_TOP_XPU3_IDR0_OFFS                                    (IPA_0_GSI_TOP_XPU3_REG_BASE_OFFS + 0x000003f8)
+#define HWIO_IPA_0_GSI_TOP_XPU3_IDR0_RMSK                                     0x3ff0023
+#define HWIO_IPA_0_GSI_TOP_XPU3_IDR0_ATTR                                           0x1
+#define HWIO_IPA_0_GSI_TOP_XPU3_IDR0_IN          \
+        in_dword_masked(HWIO_IPA_0_GSI_TOP_XPU3_IDR0_ADDR, HWIO_IPA_0_GSI_TOP_XPU3_IDR0_RMSK)
+#define HWIO_IPA_0_GSI_TOP_XPU3_IDR0_INM(m)      \
+        in_dword_masked(HWIO_IPA_0_GSI_TOP_XPU3_IDR0_ADDR, m)
+#define HWIO_IPA_0_GSI_TOP_XPU3_IDR0_NRG_BMSK                                 0x3ff0000
+#define HWIO_IPA_0_GSI_TOP_XPU3_IDR0_NRG_SHFT                                      0x10
+#define HWIO_IPA_0_GSI_TOP_XPU3_IDR0_CLIENTREQ_HALT_ACK_HW_EN_BMSK                 0x20
+#define HWIO_IPA_0_GSI_TOP_XPU3_IDR0_CLIENTREQ_HALT_ACK_HW_EN_SHFT                  0x5
+#define HWIO_IPA_0_GSI_TOP_XPU3_IDR0_XPUTYPE_BMSK                                   0x3
+#define HWIO_IPA_0_GSI_TOP_XPU3_IDR0_XPUTYPE_SHFT                                   0x0
+
+#define HWIO_IPA_0_GSI_TOP_XPU3_REV_ADDR                                     (IPA_0_GSI_TOP_XPU3_REG_BASE      + 0x000003fc)
+#define HWIO_IPA_0_GSI_TOP_XPU3_REV_PHYS                                     (IPA_0_GSI_TOP_XPU3_REG_BASE_PHYS + 0x000003fc)
+#define HWIO_IPA_0_GSI_TOP_XPU3_REV_OFFS                                     (IPA_0_GSI_TOP_XPU3_REG_BASE_OFFS + 0x000003fc)
+#define HWIO_IPA_0_GSI_TOP_XPU3_REV_RMSK                                     0xffffffff
+#define HWIO_IPA_0_GSI_TOP_XPU3_REV_ATTR                                            0x1
+#define HWIO_IPA_0_GSI_TOP_XPU3_REV_IN          \
+        in_dword_masked(HWIO_IPA_0_GSI_TOP_XPU3_REV_ADDR, HWIO_IPA_0_GSI_TOP_XPU3_REV_RMSK)
+#define HWIO_IPA_0_GSI_TOP_XPU3_REV_INM(m)      \
+        in_dword_masked(HWIO_IPA_0_GSI_TOP_XPU3_REV_ADDR, m)
+#define HWIO_IPA_0_GSI_TOP_XPU3_REV_MAJOR_BMSK                               0xf0000000
+#define HWIO_IPA_0_GSI_TOP_XPU3_REV_MAJOR_SHFT                                     0x1c
+#define HWIO_IPA_0_GSI_TOP_XPU3_REV_MINOR_BMSK                                0xfff0000
+#define HWIO_IPA_0_GSI_TOP_XPU3_REV_MINOR_SHFT                                     0x10
+#define HWIO_IPA_0_GSI_TOP_XPU3_REV_STEP_BMSK                                    0xffff
+#define HWIO_IPA_0_GSI_TOP_XPU3_REV_STEP_SHFT                                       0x0
+
+#define HWIO_IPA_0_GSI_TOP_XPU3_LOG_MODE_DIS_ADDR                            (IPA_0_GSI_TOP_XPU3_REG_BASE      + 0x00000400)
+#define HWIO_IPA_0_GSI_TOP_XPU3_LOG_MODE_DIS_PHYS                            (IPA_0_GSI_TOP_XPU3_REG_BASE_PHYS + 0x00000400)
+#define HWIO_IPA_0_GSI_TOP_XPU3_LOG_MODE_DIS_OFFS                            (IPA_0_GSI_TOP_XPU3_REG_BASE_OFFS + 0x00000400)
+#define HWIO_IPA_0_GSI_TOP_XPU3_LOG_MODE_DIS_RMSK                                   0x1
+#define HWIO_IPA_0_GSI_TOP_XPU3_LOG_MODE_DIS_ATTR                                   0x3
+#define HWIO_IPA_0_GSI_TOP_XPU3_LOG_MODE_DIS_IN          \
+        in_dword_masked(HWIO_IPA_0_GSI_TOP_XPU3_LOG_MODE_DIS_ADDR, HWIO_IPA_0_GSI_TOP_XPU3_LOG_MODE_DIS_RMSK)
+#define HWIO_IPA_0_GSI_TOP_XPU3_LOG_MODE_DIS_INM(m)      \
+        in_dword_masked(HWIO_IPA_0_GSI_TOP_XPU3_LOG_MODE_DIS_ADDR, m)
+#define HWIO_IPA_0_GSI_TOP_XPU3_LOG_MODE_DIS_OUT(v)      \
+        out_dword(HWIO_IPA_0_GSI_TOP_XPU3_LOG_MODE_DIS_ADDR,v)
+#define HWIO_IPA_0_GSI_TOP_XPU3_LOG_MODE_DIS_OUTM(m,v) \
+        out_dword_masked_ns(HWIO_IPA_0_GSI_TOP_XPU3_LOG_MODE_DIS_ADDR,m,v,HWIO_IPA_0_GSI_TOP_XPU3_LOG_MODE_DIS_IN)
+#define HWIO_IPA_0_GSI_TOP_XPU3_LOG_MODE_DIS_LOG_MODE_DIS_BMSK                      0x1
+#define HWIO_IPA_0_GSI_TOP_XPU3_LOG_MODE_DIS_LOG_MODE_DIS_SHFT                      0x0
+
+#define HWIO_IPA_0_GSI_TOP_XPU3_RGN_FREESTATUSr_ADDR(r)                      (IPA_0_GSI_TOP_XPU3_REG_BASE      + 0x00000500 + 0x4 * (r))
+#define HWIO_IPA_0_GSI_TOP_XPU3_RGN_FREESTATUSr_PHYS(r)                      (IPA_0_GSI_TOP_XPU3_REG_BASE_PHYS + 0x00000500 + 0x4 * (r))
+#define HWIO_IPA_0_GSI_TOP_XPU3_RGN_FREESTATUSr_OFFS(r)                      (IPA_0_GSI_TOP_XPU3_REG_BASE_OFFS + 0x00000500 + 0x4 * (r))
+#define HWIO_IPA_0_GSI_TOP_XPU3_RGN_FREESTATUSr_RMSK                           0x1fffff
+#define HWIO_IPA_0_GSI_TOP_XPU3_RGN_FREESTATUSr_MAXr                                  0
+#define HWIO_IPA_0_GSI_TOP_XPU3_RGN_FREESTATUSr_ATTR                                0x1
+#define HWIO_IPA_0_GSI_TOP_XPU3_RGN_FREESTATUSr_INI(r)        \
+        in_dword_masked(HWIO_IPA_0_GSI_TOP_XPU3_RGN_FREESTATUSr_ADDR(r), HWIO_IPA_0_GSI_TOP_XPU3_RGN_FREESTATUSr_RMSK)
+#define HWIO_IPA_0_GSI_TOP_XPU3_RGN_FREESTATUSr_INMI(r,mask)    \
+        in_dword_masked(HWIO_IPA_0_GSI_TOP_XPU3_RGN_FREESTATUSr_ADDR(r), mask)
+#define HWIO_IPA_0_GSI_TOP_XPU3_RGN_FREESTATUSr_RGFREESTATUS_BMSK              0x1fffff
+#define HWIO_IPA_0_GSI_TOP_XPU3_RGN_FREESTATUSr_RGFREESTATUS_SHFT                   0x0
+
+#define HWIO_IPA_0_GSI_TOP_XPU3_SEAR0_ADDR                                   (IPA_0_GSI_TOP_XPU3_REG_BASE      + 0x00000800)
+#define HWIO_IPA_0_GSI_TOP_XPU3_SEAR0_PHYS                                   (IPA_0_GSI_TOP_XPU3_REG_BASE_PHYS + 0x00000800)
+#define HWIO_IPA_0_GSI_TOP_XPU3_SEAR0_OFFS                                   (IPA_0_GSI_TOP_XPU3_REG_BASE_OFFS + 0x00000800)
+#define HWIO_IPA_0_GSI_TOP_XPU3_SEAR0_RMSK                                   0xffffffff
+#define HWIO_IPA_0_GSI_TOP_XPU3_SEAR0_ATTR                                          0x1
+#define HWIO_IPA_0_GSI_TOP_XPU3_SEAR0_IN          \
+        in_dword_masked(HWIO_IPA_0_GSI_TOP_XPU3_SEAR0_ADDR, HWIO_IPA_0_GSI_TOP_XPU3_SEAR0_RMSK)
+#define HWIO_IPA_0_GSI_TOP_XPU3_SEAR0_INM(m)      \
+        in_dword_masked(HWIO_IPA_0_GSI_TOP_XPU3_SEAR0_ADDR, m)
+#define HWIO_IPA_0_GSI_TOP_XPU3_SEAR0_ADDR_31_0_BMSK                         0xffffffff
+#define HWIO_IPA_0_GSI_TOP_XPU3_SEAR0_ADDR_31_0_SHFT                                0x0
+
+#define HWIO_IPA_0_GSI_TOP_XPU3_SESR_ADDR                                    (IPA_0_GSI_TOP_XPU3_REG_BASE      + 0x00000808)
+#define HWIO_IPA_0_GSI_TOP_XPU3_SESR_PHYS                                    (IPA_0_GSI_TOP_XPU3_REG_BASE_PHYS + 0x00000808)
+#define HWIO_IPA_0_GSI_TOP_XPU3_SESR_OFFS                                    (IPA_0_GSI_TOP_XPU3_REG_BASE_OFFS + 0x00000808)
+#define HWIO_IPA_0_GSI_TOP_XPU3_SESR_RMSK                                           0xf
+#define HWIO_IPA_0_GSI_TOP_XPU3_SESR_ATTR                                           0x3
+#define HWIO_IPA_0_GSI_TOP_XPU3_SESR_IN          \
+        in_dword_masked(HWIO_IPA_0_GSI_TOP_XPU3_SESR_ADDR, HWIO_IPA_0_GSI_TOP_XPU3_SESR_RMSK)
+#define HWIO_IPA_0_GSI_TOP_XPU3_SESR_INM(m)      \
+        in_dword_masked(HWIO_IPA_0_GSI_TOP_XPU3_SESR_ADDR, m)
+#define HWIO_IPA_0_GSI_TOP_XPU3_SESR_OUT(v)      \
+        out_dword(HWIO_IPA_0_GSI_TOP_XPU3_SESR_ADDR,v)
+#define HWIO_IPA_0_GSI_TOP_XPU3_SESR_OUTM(m,v) \
+        out_dword_masked_ns(HWIO_IPA_0_GSI_TOP_XPU3_SESR_ADDR,m,v,HWIO_IPA_0_GSI_TOP_XPU3_SESR_IN)
+#define HWIO_IPA_0_GSI_TOP_XPU3_SESR_CLMULTI_BMSK                                   0x8
+#define HWIO_IPA_0_GSI_TOP_XPU3_SESR_CLMULTI_SHFT                                   0x3
+#define HWIO_IPA_0_GSI_TOP_XPU3_SESR_CFGMULTI_BMSK                                  0x4
+#define HWIO_IPA_0_GSI_TOP_XPU3_SESR_CFGMULTI_SHFT                                  0x2
+#define HWIO_IPA_0_GSI_TOP_XPU3_SESR_CLIENT_BMSK                                    0x2
+#define HWIO_IPA_0_GSI_TOP_XPU3_SESR_CLIENT_SHFT                                    0x1
+#define HWIO_IPA_0_GSI_TOP_XPU3_SESR_CFG_BMSK                                       0x1
+#define HWIO_IPA_0_GSI_TOP_XPU3_SESR_CFG_SHFT                                       0x0
+
+#define HWIO_IPA_0_GSI_TOP_XPU3_SESRRESTORE_ADDR                             (IPA_0_GSI_TOP_XPU3_REG_BASE      + 0x0000080c)
+#define HWIO_IPA_0_GSI_TOP_XPU3_SESRRESTORE_PHYS                             (IPA_0_GSI_TOP_XPU3_REG_BASE_PHYS + 0x0000080c)
+#define HWIO_IPA_0_GSI_TOP_XPU3_SESRRESTORE_OFFS                             (IPA_0_GSI_TOP_XPU3_REG_BASE_OFFS + 0x0000080c)
+#define HWIO_IPA_0_GSI_TOP_XPU3_SESRRESTORE_RMSK                                    0xf
+#define HWIO_IPA_0_GSI_TOP_XPU3_SESRRESTORE_ATTR                                    0x3
+#define HWIO_IPA_0_GSI_TOP_XPU3_SESRRESTORE_IN          \
+        in_dword_masked(HWIO_IPA_0_GSI_TOP_XPU3_SESRRESTORE_ADDR, HWIO_IPA_0_GSI_TOP_XPU3_SESRRESTORE_RMSK)
+#define HWIO_IPA_0_GSI_TOP_XPU3_SESRRESTORE_INM(m)      \
+        in_dword_masked(HWIO_IPA_0_GSI_TOP_XPU3_SESRRESTORE_ADDR, m)
+#define HWIO_IPA_0_GSI_TOP_XPU3_SESRRESTORE_OUT(v)      \
+        out_dword(HWIO_IPA_0_GSI_TOP_XPU3_SESRRESTORE_ADDR,v)
+#define HWIO_IPA_0_GSI_TOP_XPU3_SESRRESTORE_OUTM(m,v) \
+        out_dword_masked_ns(HWIO_IPA_0_GSI_TOP_XPU3_SESRRESTORE_ADDR,m,v,HWIO_IPA_0_GSI_TOP_XPU3_SESRRESTORE_IN)
+#define HWIO_IPA_0_GSI_TOP_XPU3_SESRRESTORE_CLMULTI_BMSK                            0x8
+#define HWIO_IPA_0_GSI_TOP_XPU3_SESRRESTORE_CLMULTI_SHFT                            0x3
+#define HWIO_IPA_0_GSI_TOP_XPU3_SESRRESTORE_CFGMULTI_BMSK                           0x4
+#define HWIO_IPA_0_GSI_TOP_XPU3_SESRRESTORE_CFGMULTI_SHFT                           0x2
+#define HWIO_IPA_0_GSI_TOP_XPU3_SESRRESTORE_CLIENT_BMSK                             0x2
+#define HWIO_IPA_0_GSI_TOP_XPU3_SESRRESTORE_CLIENT_SHFT                             0x1
+#define HWIO_IPA_0_GSI_TOP_XPU3_SESRRESTORE_CFG_BMSK                                0x1
+#define HWIO_IPA_0_GSI_TOP_XPU3_SESRRESTORE_CFG_SHFT                                0x0
+
+#define HWIO_IPA_0_GSI_TOP_XPU3_SESYNR0_ADDR                                 (IPA_0_GSI_TOP_XPU3_REG_BASE      + 0x00000810)
+#define HWIO_IPA_0_GSI_TOP_XPU3_SESYNR0_PHYS                                 (IPA_0_GSI_TOP_XPU3_REG_BASE_PHYS + 0x00000810)
+#define HWIO_IPA_0_GSI_TOP_XPU3_SESYNR0_OFFS                                 (IPA_0_GSI_TOP_XPU3_REG_BASE_OFFS + 0x00000810)
+#define HWIO_IPA_0_GSI_TOP_XPU3_SESYNR0_RMSK                                 0x67ffff0f
+#define HWIO_IPA_0_GSI_TOP_XPU3_SESYNR0_ATTR                                        0x1
+#define HWIO_IPA_0_GSI_TOP_XPU3_SESYNR0_IN          \
+        in_dword_masked(HWIO_IPA_0_GSI_TOP_XPU3_SESYNR0_ADDR, HWIO_IPA_0_GSI_TOP_XPU3_SESYNR0_RMSK)
+#define HWIO_IPA_0_GSI_TOP_XPU3_SESYNR0_INM(m)      \
+        in_dword_masked(HWIO_IPA_0_GSI_TOP_XPU3_SESYNR0_ADDR, m)
+#define HWIO_IPA_0_GSI_TOP_XPU3_SESYNR0_AC_BMSK                              0x40000000
+#define HWIO_IPA_0_GSI_TOP_XPU3_SESYNR0_AC_SHFT                                    0x1e
+#define HWIO_IPA_0_GSI_TOP_XPU3_SESYNR0_BURSTLEN_BMSK                        0x20000000
+#define HWIO_IPA_0_GSI_TOP_XPU3_SESYNR0_BURSTLEN_SHFT                              0x1d
+#define HWIO_IPA_0_GSI_TOP_XPU3_SESYNR0_ASIZE_BMSK                            0x7000000
+#define HWIO_IPA_0_GSI_TOP_XPU3_SESYNR0_ASIZE_SHFT                                 0x18
+#define HWIO_IPA_0_GSI_TOP_XPU3_SESYNR0_ALEN_BMSK                              0xff0000
+#define HWIO_IPA_0_GSI_TOP_XPU3_SESYNR0_ALEN_SHFT                                  0x10
+#define HWIO_IPA_0_GSI_TOP_XPU3_SESYNR0_QAD_BMSK                                 0xff00
+#define HWIO_IPA_0_GSI_TOP_XPU3_SESYNR0_QAD_SHFT                                    0x8
+#define HWIO_IPA_0_GSI_TOP_XPU3_SESYNR0_XPRIV_BMSK                                  0x8
+#define HWIO_IPA_0_GSI_TOP_XPU3_SESYNR0_XPRIV_SHFT                                  0x3
+#define HWIO_IPA_0_GSI_TOP_XPU3_SESYNR0_XINST_BMSK                                  0x4
+#define HWIO_IPA_0_GSI_TOP_XPU3_SESYNR0_XINST_SHFT                                  0x2
+#define HWIO_IPA_0_GSI_TOP_XPU3_SESYNR0_AWRITE_BMSK                                 0x2
+#define HWIO_IPA_0_GSI_TOP_XPU3_SESYNR0_AWRITE_SHFT                                 0x1
+#define HWIO_IPA_0_GSI_TOP_XPU3_SESYNR0_XPROTNS_BMSK                                0x1
+#define HWIO_IPA_0_GSI_TOP_XPU3_SESYNR0_XPROTNS_SHFT                                0x0
+
+#define HWIO_IPA_0_GSI_TOP_XPU3_SESYNR1_ADDR                                 (IPA_0_GSI_TOP_XPU3_REG_BASE      + 0x00000814)
+#define HWIO_IPA_0_GSI_TOP_XPU3_SESYNR1_PHYS                                 (IPA_0_GSI_TOP_XPU3_REG_BASE_PHYS + 0x00000814)
+#define HWIO_IPA_0_GSI_TOP_XPU3_SESYNR1_OFFS                                 (IPA_0_GSI_TOP_XPU3_REG_BASE_OFFS + 0x00000814)
+#define HWIO_IPA_0_GSI_TOP_XPU3_SESYNR1_RMSK                                 0xffffffff
+#define HWIO_IPA_0_GSI_TOP_XPU3_SESYNR1_ATTR                                        0x1
+#define HWIO_IPA_0_GSI_TOP_XPU3_SESYNR1_IN          \
+        in_dword_masked(HWIO_IPA_0_GSI_TOP_XPU3_SESYNR1_ADDR, HWIO_IPA_0_GSI_TOP_XPU3_SESYNR1_RMSK)
+#define HWIO_IPA_0_GSI_TOP_XPU3_SESYNR1_INM(m)      \
+        in_dword_masked(HWIO_IPA_0_GSI_TOP_XPU3_SESYNR1_ADDR, m)
+#define HWIO_IPA_0_GSI_TOP_XPU3_SESYNR1_TID_BMSK                             0xff000000
+#define HWIO_IPA_0_GSI_TOP_XPU3_SESYNR1_TID_SHFT                                   0x18
+#define HWIO_IPA_0_GSI_TOP_XPU3_SESYNR1_VMID_BMSK                              0xff0000
+#define HWIO_IPA_0_GSI_TOP_XPU3_SESYNR1_VMID_SHFT                                  0x10
+#define HWIO_IPA_0_GSI_TOP_XPU3_SESYNR1_BID_BMSK                                 0xe000
+#define HWIO_IPA_0_GSI_TOP_XPU3_SESYNR1_BID_SHFT                                    0xd
+#define HWIO_IPA_0_GSI_TOP_XPU3_SESYNR1_PID_BMSK                                 0x1f00
+#define HWIO_IPA_0_GSI_TOP_XPU3_SESYNR1_PID_SHFT                                    0x8
+#define HWIO_IPA_0_GSI_TOP_XPU3_SESYNR1_MID_BMSK                                   0xff
+#define HWIO_IPA_0_GSI_TOP_XPU3_SESYNR1_MID_SHFT                                    0x0
+
+#define HWIO_IPA_0_GSI_TOP_XPU3_SESYNR2_ADDR                                 (IPA_0_GSI_TOP_XPU3_REG_BASE      + 0x00000818)
+#define HWIO_IPA_0_GSI_TOP_XPU3_SESYNR2_PHYS                                 (IPA_0_GSI_TOP_XPU3_REG_BASE_PHYS + 0x00000818)
+#define HWIO_IPA_0_GSI_TOP_XPU3_SESYNR2_OFFS                                 (IPA_0_GSI_TOP_XPU3_REG_BASE_OFFS + 0x00000818)
+#define HWIO_IPA_0_GSI_TOP_XPU3_SESYNR2_RMSK                                 0xffffff87
+#define HWIO_IPA_0_GSI_TOP_XPU3_SESYNR2_ATTR                                        0x1
+#define HWIO_IPA_0_GSI_TOP_XPU3_SESYNR2_IN          \
+        in_dword_masked(HWIO_IPA_0_GSI_TOP_XPU3_SESYNR2_ADDR, HWIO_IPA_0_GSI_TOP_XPU3_SESYNR2_RMSK)
+#define HWIO_IPA_0_GSI_TOP_XPU3_SESYNR2_INM(m)      \
+        in_dword_masked(HWIO_IPA_0_GSI_TOP_XPU3_SESYNR2_ADDR, m)
+#define HWIO_IPA_0_GSI_TOP_XPU3_SESYNR2_BAR_BMSK                             0xc0000000
+#define HWIO_IPA_0_GSI_TOP_XPU3_SESYNR2_BAR_SHFT                                   0x1e
+#define HWIO_IPA_0_GSI_TOP_XPU3_SESYNR2_BURST_BMSK                           0x20000000
+#define HWIO_IPA_0_GSI_TOP_XPU3_SESYNR2_BURST_SHFT                                 0x1d
+#define HWIO_IPA_0_GSI_TOP_XPU3_SESYNR2_CACHEABLE_BMSK                       0x10000000
+#define HWIO_IPA_0_GSI_TOP_XPU3_SESYNR2_CACHEABLE_SHFT                             0x1c
+#define HWIO_IPA_0_GSI_TOP_XPU3_SESYNR2_DEVICE_BMSK                           0x8000000
+#define HWIO_IPA_0_GSI_TOP_XPU3_SESYNR2_DEVICE_SHFT                                0x1b
+#define HWIO_IPA_0_GSI_TOP_XPU3_SESYNR2_DEVICE_TYPE_BMSK                      0x6000000
+#define HWIO_IPA_0_GSI_TOP_XPU3_SESYNR2_DEVICE_TYPE_SHFT                           0x19
+#define HWIO_IPA_0_GSI_TOP_XPU3_SESYNR2_EARLYWRRESP_BMSK                      0x1000000
+#define HWIO_IPA_0_GSI_TOP_XPU3_SESYNR2_EARLYWRRESP_SHFT                           0x18
+#define HWIO_IPA_0_GSI_TOP_XPU3_SESYNR2_ERROR_BMSK                             0x800000
+#define HWIO_IPA_0_GSI_TOP_XPU3_SESYNR2_ERROR_SHFT                                 0x17
+#define HWIO_IPA_0_GSI_TOP_XPU3_SESYNR2_EXCLUSIVE_BMSK                         0x400000
+#define HWIO_IPA_0_GSI_TOP_XPU3_SESYNR2_EXCLUSIVE_SHFT                             0x16
+#define HWIO_IPA_0_GSI_TOP_XPU3_SESYNR2_FULL_BMSK                              0x200000
+#define HWIO_IPA_0_GSI_TOP_XPU3_SESYNR2_FULL_SHFT                                  0x15
+#define HWIO_IPA_0_GSI_TOP_XPU3_SESYNR2_SHARED_BMSK                            0x100000
+#define HWIO_IPA_0_GSI_TOP_XPU3_SESYNR2_SHARED_SHFT                                0x14
+#define HWIO_IPA_0_GSI_TOP_XPU3_SESYNR2_WRITETHROUGH_BMSK                       0x80000
+#define HWIO_IPA_0_GSI_TOP_XPU3_SESYNR2_WRITETHROUGH_SHFT                          0x13
+#define HWIO_IPA_0_GSI_TOP_XPU3_SESYNR2_INNERNOALLOCATE_BMSK                    0x40000
+#define HWIO_IPA_0_GSI_TOP_XPU3_SESYNR2_INNERNOALLOCATE_SHFT                       0x12
+#define HWIO_IPA_0_GSI_TOP_XPU3_SESYNR2_INNERCACHEABLE_BMSK                     0x20000
+#define HWIO_IPA_0_GSI_TOP_XPU3_SESYNR2_INNERCACHEABLE_SHFT                        0x11
+#define HWIO_IPA_0_GSI_TOP_XPU3_SESYNR2_INNERSHARED_BMSK                        0x10000
+#define HWIO_IPA_0_GSI_TOP_XPU3_SESYNR2_INNERSHARED_SHFT                           0x10
+#define HWIO_IPA_0_GSI_TOP_XPU3_SESYNR2_INNERTRANSIENT_BMSK                      0x8000
+#define HWIO_IPA_0_GSI_TOP_XPU3_SESYNR2_INNERTRANSIENT_SHFT                         0xf
+#define HWIO_IPA_0_GSI_TOP_XPU3_SESYNR2_INNERWRITETHROUGH_BMSK                   0x4000
+#define HWIO_IPA_0_GSI_TOP_XPU3_SESYNR2_INNERWRITETHROUGH_SHFT                      0xe
+#define HWIO_IPA_0_GSI_TOP_XPU3_SESYNR2_PORTMREL_BMSK                            0x2000
+#define HWIO_IPA_0_GSI_TOP_XPU3_SESYNR2_PORTMREL_SHFT                               0xd
+#define HWIO_IPA_0_GSI_TOP_XPU3_SESYNR2_ORDEREDRD_BMSK                           0x1000
+#define HWIO_IPA_0_GSI_TOP_XPU3_SESYNR2_ORDEREDRD_SHFT                              0xc
+#define HWIO_IPA_0_GSI_TOP_XPU3_SESYNR2_ORDEREDWR_BMSK                            0x800
+#define HWIO_IPA_0_GSI_TOP_XPU3_SESYNR2_ORDEREDWR_SHFT                              0xb
+#define HWIO_IPA_0_GSI_TOP_XPU3_SESYNR2_OOORD_BMSK                                0x400
+#define HWIO_IPA_0_GSI_TOP_XPU3_SESYNR2_OOORD_SHFT                                  0xa
+#define HWIO_IPA_0_GSI_TOP_XPU3_SESYNR2_OOOWR_BMSK                                0x200
+#define HWIO_IPA_0_GSI_TOP_XPU3_SESYNR2_OOOWR_SHFT                                  0x9
+#define HWIO_IPA_0_GSI_TOP_XPU3_SESYNR2_NOALLOCATE_BMSK                           0x100
+#define HWIO_IPA_0_GSI_TOP_XPU3_SESYNR2_NOALLOCATE_SHFT                             0x8
+#define HWIO_IPA_0_GSI_TOP_XPU3_SESYNR2_TRANSIENT_BMSK                             0x80
+#define HWIO_IPA_0_GSI_TOP_XPU3_SESYNR2_TRANSIENT_SHFT                              0x7
+#define HWIO_IPA_0_GSI_TOP_XPU3_SESYNR2_MEMTYPE_BMSK                                0x7
+#define HWIO_IPA_0_GSI_TOP_XPU3_SESYNR2_MEMTYPE_SHFT                                0x0
+
+#define HWIO_IPA_0_GSI_TOP_XPU3_SEAR1_ADDR                                   (IPA_0_GSI_TOP_XPU3_REG_BASE      + 0x00000804)
+#define HWIO_IPA_0_GSI_TOP_XPU3_SEAR1_PHYS                                   (IPA_0_GSI_TOP_XPU3_REG_BASE_PHYS + 0x00000804)
+#define HWIO_IPA_0_GSI_TOP_XPU3_SEAR1_OFFS                                   (IPA_0_GSI_TOP_XPU3_REG_BASE_OFFS + 0x00000804)
+#define HWIO_IPA_0_GSI_TOP_XPU3_SEAR1_RMSK                                   0xffffffff
+#define HWIO_IPA_0_GSI_TOP_XPU3_SEAR1_ATTR                                          0x1
+#define HWIO_IPA_0_GSI_TOP_XPU3_SEAR1_IN          \
+        in_dword_masked(HWIO_IPA_0_GSI_TOP_XPU3_SEAR1_ADDR, HWIO_IPA_0_GSI_TOP_XPU3_SEAR1_RMSK)
+#define HWIO_IPA_0_GSI_TOP_XPU3_SEAR1_INM(m)      \
+        in_dword_masked(HWIO_IPA_0_GSI_TOP_XPU3_SEAR1_ADDR, m)
+#define HWIO_IPA_0_GSI_TOP_XPU3_SEAR1_ADDR_63_32_BMSK                        0xffffffff
+#define HWIO_IPA_0_GSI_TOP_XPU3_SEAR1_ADDR_63_32_SHFT                               0x0
+
+#define HWIO_IPA_0_GSI_TOP_XPU3_EAR0_ADDR                                    (IPA_0_GSI_TOP_XPU3_REG_BASE      + 0x00000880)
+#define HWIO_IPA_0_GSI_TOP_XPU3_EAR0_PHYS                                    (IPA_0_GSI_TOP_XPU3_REG_BASE_PHYS + 0x00000880)
+#define HWIO_IPA_0_GSI_TOP_XPU3_EAR0_OFFS                                    (IPA_0_GSI_TOP_XPU3_REG_BASE_OFFS + 0x00000880)
+#define HWIO_IPA_0_GSI_TOP_XPU3_EAR0_RMSK                                    0xffffffff
+#define HWIO_IPA_0_GSI_TOP_XPU3_EAR0_ATTR                                           0x1
+#define HWIO_IPA_0_GSI_TOP_XPU3_EAR0_IN          \
+        in_dword_masked(HWIO_IPA_0_GSI_TOP_XPU3_EAR0_ADDR, HWIO_IPA_0_GSI_TOP_XPU3_EAR0_RMSK)
+#define HWIO_IPA_0_GSI_TOP_XPU3_EAR0_INM(m)      \
+        in_dword_masked(HWIO_IPA_0_GSI_TOP_XPU3_EAR0_ADDR, m)
+#define HWIO_IPA_0_GSI_TOP_XPU3_EAR0_ADDR_31_0_BMSK                          0xffffffff
+#define HWIO_IPA_0_GSI_TOP_XPU3_EAR0_ADDR_31_0_SHFT                                 0x0
+
+#define HWIO_IPA_0_GSI_TOP_XPU3_ESR_ADDR                                     (IPA_0_GSI_TOP_XPU3_REG_BASE      + 0x00000888)
+#define HWIO_IPA_0_GSI_TOP_XPU3_ESR_PHYS                                     (IPA_0_GSI_TOP_XPU3_REG_BASE_PHYS + 0x00000888)
+#define HWIO_IPA_0_GSI_TOP_XPU3_ESR_OFFS                                     (IPA_0_GSI_TOP_XPU3_REG_BASE_OFFS + 0x00000888)
+#define HWIO_IPA_0_GSI_TOP_XPU3_ESR_RMSK                                            0xf
+#define HWIO_IPA_0_GSI_TOP_XPU3_ESR_ATTR                                            0x3
+#define HWIO_IPA_0_GSI_TOP_XPU3_ESR_IN          \
+        in_dword_masked(HWIO_IPA_0_GSI_TOP_XPU3_ESR_ADDR, HWIO_IPA_0_GSI_TOP_XPU3_ESR_RMSK)
+#define HWIO_IPA_0_GSI_TOP_XPU3_ESR_INM(m)      \
+        in_dword_masked(HWIO_IPA_0_GSI_TOP_XPU3_ESR_ADDR, m)
+#define HWIO_IPA_0_GSI_TOP_XPU3_ESR_OUT(v)      \
+        out_dword(HWIO_IPA_0_GSI_TOP_XPU3_ESR_ADDR,v)
+#define HWIO_IPA_0_GSI_TOP_XPU3_ESR_OUTM(m,v) \
+        out_dword_masked_ns(HWIO_IPA_0_GSI_TOP_XPU3_ESR_ADDR,m,v,HWIO_IPA_0_GSI_TOP_XPU3_ESR_IN)
+#define HWIO_IPA_0_GSI_TOP_XPU3_ESR_CLMULTI_BMSK                                    0x8
+#define HWIO_IPA_0_GSI_TOP_XPU3_ESR_CLMULTI_SHFT                                    0x3
+#define HWIO_IPA_0_GSI_TOP_XPU3_ESR_CFGMULTI_BMSK                                   0x4
+#define HWIO_IPA_0_GSI_TOP_XPU3_ESR_CFGMULTI_SHFT                                   0x2
+#define HWIO_IPA_0_GSI_TOP_XPU3_ESR_CLIENT_BMSK                                     0x2
+#define HWIO_IPA_0_GSI_TOP_XPU3_ESR_CLIENT_SHFT                                     0x1
+#define HWIO_IPA_0_GSI_TOP_XPU3_ESR_CFG_BMSK                                        0x1
+#define HWIO_IPA_0_GSI_TOP_XPU3_ESR_CFG_SHFT                                        0x0
+
+#define HWIO_IPA_0_GSI_TOP_XPU3_ESRRESTORE_ADDR                              (IPA_0_GSI_TOP_XPU3_REG_BASE      + 0x0000088c)
+#define HWIO_IPA_0_GSI_TOP_XPU3_ESRRESTORE_PHYS                              (IPA_0_GSI_TOP_XPU3_REG_BASE_PHYS + 0x0000088c)
+#define HWIO_IPA_0_GSI_TOP_XPU3_ESRRESTORE_OFFS                              (IPA_0_GSI_TOP_XPU3_REG_BASE_OFFS + 0x0000088c)
+#define HWIO_IPA_0_GSI_TOP_XPU3_ESRRESTORE_RMSK                                     0xf
+#define HWIO_IPA_0_GSI_TOP_XPU3_ESRRESTORE_ATTR                                     0x3
+#define HWIO_IPA_0_GSI_TOP_XPU3_ESRRESTORE_IN          \
+        in_dword_masked(HWIO_IPA_0_GSI_TOP_XPU3_ESRRESTORE_ADDR, HWIO_IPA_0_GSI_TOP_XPU3_ESRRESTORE_RMSK)
+#define HWIO_IPA_0_GSI_TOP_XPU3_ESRRESTORE_INM(m)      \
+        in_dword_masked(HWIO_IPA_0_GSI_TOP_XPU3_ESRRESTORE_ADDR, m)
+#define HWIO_IPA_0_GSI_TOP_XPU3_ESRRESTORE_OUT(v)      \
+        out_dword(HWIO_IPA_0_GSI_TOP_XPU3_ESRRESTORE_ADDR,v)
+#define HWIO_IPA_0_GSI_TOP_XPU3_ESRRESTORE_OUTM(m,v) \
+        out_dword_masked_ns(HWIO_IPA_0_GSI_TOP_XPU3_ESRRESTORE_ADDR,m,v,HWIO_IPA_0_GSI_TOP_XPU3_ESRRESTORE_IN)
+#define HWIO_IPA_0_GSI_TOP_XPU3_ESRRESTORE_CLMULTI_BMSK                             0x8
+#define HWIO_IPA_0_GSI_TOP_XPU3_ESRRESTORE_CLMULTI_SHFT                             0x3
+#define HWIO_IPA_0_GSI_TOP_XPU3_ESRRESTORE_CFGMULTI_BMSK                            0x4
+#define HWIO_IPA_0_GSI_TOP_XPU3_ESRRESTORE_CFGMULTI_SHFT                            0x2
+#define HWIO_IPA_0_GSI_TOP_XPU3_ESRRESTORE_CLIENT_BMSK                              0x2
+#define HWIO_IPA_0_GSI_TOP_XPU3_ESRRESTORE_CLIENT_SHFT                              0x1
+#define HWIO_IPA_0_GSI_TOP_XPU3_ESRRESTORE_CFG_BMSK                                 0x1
+#define HWIO_IPA_0_GSI_TOP_XPU3_ESRRESTORE_CFG_SHFT                                 0x0
+
+#define HWIO_IPA_0_GSI_TOP_XPU3_ESYNR0_ADDR                                  (IPA_0_GSI_TOP_XPU3_REG_BASE      + 0x00000890)
+#define HWIO_IPA_0_GSI_TOP_XPU3_ESYNR0_PHYS                                  (IPA_0_GSI_TOP_XPU3_REG_BASE_PHYS + 0x00000890)
+#define HWIO_IPA_0_GSI_TOP_XPU3_ESYNR0_OFFS                                  (IPA_0_GSI_TOP_XPU3_REG_BASE_OFFS + 0x00000890)
+#define HWIO_IPA_0_GSI_TOP_XPU3_ESYNR0_RMSK                                  0x67ffff0f
+#define HWIO_IPA_0_GSI_TOP_XPU3_ESYNR0_ATTR                                         0x1
+#define HWIO_IPA_0_GSI_TOP_XPU3_ESYNR0_IN          \
+        in_dword_masked(HWIO_IPA_0_GSI_TOP_XPU3_ESYNR0_ADDR, HWIO_IPA_0_GSI_TOP_XPU3_ESYNR0_RMSK)
+#define HWIO_IPA_0_GSI_TOP_XPU3_ESYNR0_INM(m)      \
+        in_dword_masked(HWIO_IPA_0_GSI_TOP_XPU3_ESYNR0_ADDR, m)
+#define HWIO_IPA_0_GSI_TOP_XPU3_ESYNR0_AC_BMSK                               0x40000000
+#define HWIO_IPA_0_GSI_TOP_XPU3_ESYNR0_AC_SHFT                                     0x1e
+#define HWIO_IPA_0_GSI_TOP_XPU3_ESYNR0_BURSTLEN_BMSK                         0x20000000
+#define HWIO_IPA_0_GSI_TOP_XPU3_ESYNR0_BURSTLEN_SHFT                               0x1d
+#define HWIO_IPA_0_GSI_TOP_XPU3_ESYNR0_ASIZE_BMSK                             0x7000000
+#define HWIO_IPA_0_GSI_TOP_XPU3_ESYNR0_ASIZE_SHFT                                  0x18
+#define HWIO_IPA_0_GSI_TOP_XPU3_ESYNR0_ALEN_BMSK                               0xff0000
+#define HWIO_IPA_0_GSI_TOP_XPU3_ESYNR0_ALEN_SHFT                                   0x10
+#define HWIO_IPA_0_GSI_TOP_XPU3_ESYNR0_QAD_BMSK                                  0xff00
+#define HWIO_IPA_0_GSI_TOP_XPU3_ESYNR0_QAD_SHFT                                     0x8
+#define HWIO_IPA_0_GSI_TOP_XPU3_ESYNR0_XPRIV_BMSK                                   0x8
+#define HWIO_IPA_0_GSI_TOP_XPU3_ESYNR0_XPRIV_SHFT                                   0x3
+#define HWIO_IPA_0_GSI_TOP_XPU3_ESYNR0_XINST_BMSK                                   0x4
+#define HWIO_IPA_0_GSI_TOP_XPU3_ESYNR0_XINST_SHFT                                   0x2
+#define HWIO_IPA_0_GSI_TOP_XPU3_ESYNR0_AWRITE_BMSK                                  0x2
+#define HWIO_IPA_0_GSI_TOP_XPU3_ESYNR0_AWRITE_SHFT                                  0x1
+#define HWIO_IPA_0_GSI_TOP_XPU3_ESYNR0_XPROTNS_BMSK                                 0x1
+#define HWIO_IPA_0_GSI_TOP_XPU3_ESYNR0_XPROTNS_SHFT                                 0x0
+
+#define HWIO_IPA_0_GSI_TOP_XPU3_ESYNR1_ADDR                                  (IPA_0_GSI_TOP_XPU3_REG_BASE      + 0x00000894)
+#define HWIO_IPA_0_GSI_TOP_XPU3_ESYNR1_PHYS                                  (IPA_0_GSI_TOP_XPU3_REG_BASE_PHYS + 0x00000894)
+#define HWIO_IPA_0_GSI_TOP_XPU3_ESYNR1_OFFS                                  (IPA_0_GSI_TOP_XPU3_REG_BASE_OFFS + 0x00000894)
+#define HWIO_IPA_0_GSI_TOP_XPU3_ESYNR1_RMSK                                  0xffffffff
+#define HWIO_IPA_0_GSI_TOP_XPU3_ESYNR1_ATTR                                         0x1
+#define HWIO_IPA_0_GSI_TOP_XPU3_ESYNR1_IN          \
+        in_dword_masked(HWIO_IPA_0_GSI_TOP_XPU3_ESYNR1_ADDR, HWIO_IPA_0_GSI_TOP_XPU3_ESYNR1_RMSK)
+#define HWIO_IPA_0_GSI_TOP_XPU3_ESYNR1_INM(m)      \
+        in_dword_masked(HWIO_IPA_0_GSI_TOP_XPU3_ESYNR1_ADDR, m)
+#define HWIO_IPA_0_GSI_TOP_XPU3_ESYNR1_TID_BMSK                              0xff000000
+#define HWIO_IPA_0_GSI_TOP_XPU3_ESYNR1_TID_SHFT                                    0x18
+#define HWIO_IPA_0_GSI_TOP_XPU3_ESYNR1_VMID_BMSK                               0xff0000
+#define HWIO_IPA_0_GSI_TOP_XPU3_ESYNR1_VMID_SHFT                                   0x10
+#define HWIO_IPA_0_GSI_TOP_XPU3_ESYNR1_BID_BMSK                                  0xe000
+#define HWIO_IPA_0_GSI_TOP_XPU3_ESYNR1_BID_SHFT                                     0xd
+#define HWIO_IPA_0_GSI_TOP_XPU3_ESYNR1_PID_BMSK                                  0x1f00
+#define HWIO_IPA_0_GSI_TOP_XPU3_ESYNR1_PID_SHFT                                     0x8
+#define HWIO_IPA_0_GSI_TOP_XPU3_ESYNR1_MID_BMSK                                    0xff
+#define HWIO_IPA_0_GSI_TOP_XPU3_ESYNR1_MID_SHFT                                     0x0
+
+#define HWIO_IPA_0_GSI_TOP_XPU3_ESYNR2_ADDR                                  (IPA_0_GSI_TOP_XPU3_REG_BASE      + 0x00000898)
+#define HWIO_IPA_0_GSI_TOP_XPU3_ESYNR2_PHYS                                  (IPA_0_GSI_TOP_XPU3_REG_BASE_PHYS + 0x00000898)
+#define HWIO_IPA_0_GSI_TOP_XPU3_ESYNR2_OFFS                                  (IPA_0_GSI_TOP_XPU3_REG_BASE_OFFS + 0x00000898)
+#define HWIO_IPA_0_GSI_TOP_XPU3_ESYNR2_RMSK                                  0xffffff87
+#define HWIO_IPA_0_GSI_TOP_XPU3_ESYNR2_ATTR                                         0x1
+#define HWIO_IPA_0_GSI_TOP_XPU3_ESYNR2_IN          \
+        in_dword_masked(HWIO_IPA_0_GSI_TOP_XPU3_ESYNR2_ADDR, HWIO_IPA_0_GSI_TOP_XPU3_ESYNR2_RMSK)
+#define HWIO_IPA_0_GSI_TOP_XPU3_ESYNR2_INM(m)      \
+        in_dword_masked(HWIO_IPA_0_GSI_TOP_XPU3_ESYNR2_ADDR, m)
+#define HWIO_IPA_0_GSI_TOP_XPU3_ESYNR2_BAR_BMSK                              0xc0000000
+#define HWIO_IPA_0_GSI_TOP_XPU3_ESYNR2_BAR_SHFT                                    0x1e
+#define HWIO_IPA_0_GSI_TOP_XPU3_ESYNR2_BURST_BMSK                            0x20000000
+#define HWIO_IPA_0_GSI_TOP_XPU3_ESYNR2_BURST_SHFT                                  0x1d
+#define HWIO_IPA_0_GSI_TOP_XPU3_ESYNR2_CACHEABLE_BMSK                        0x10000000
+#define HWIO_IPA_0_GSI_TOP_XPU3_ESYNR2_CACHEABLE_SHFT                              0x1c
+#define HWIO_IPA_0_GSI_TOP_XPU3_ESYNR2_DEVICE_BMSK                            0x8000000
+#define HWIO_IPA_0_GSI_TOP_XPU3_ESYNR2_DEVICE_SHFT                                 0x1b
+#define HWIO_IPA_0_GSI_TOP_XPU3_ESYNR2_DEVICE_TYPE_BMSK                       0x6000000
+#define HWIO_IPA_0_GSI_TOP_XPU3_ESYNR2_DEVICE_TYPE_SHFT                            0x19
+#define HWIO_IPA_0_GSI_TOP_XPU3_ESYNR2_EARLYWRRESP_BMSK                       0x1000000
+#define HWIO_IPA_0_GSI_TOP_XPU3_ESYNR2_EARLYWRRESP_SHFT                            0x18
+#define HWIO_IPA_0_GSI_TOP_XPU3_ESYNR2_ERROR_BMSK                              0x800000
+#define HWIO_IPA_0_GSI_TOP_XPU3_ESYNR2_ERROR_SHFT                                  0x17
+#define HWIO_IPA_0_GSI_TOP_XPU3_ESYNR2_EXCLUSIVE_BMSK                          0x400000
+#define HWIO_IPA_0_GSI_TOP_XPU3_ESYNR2_EXCLUSIVE_SHFT                              0x16
+#define HWIO_IPA_0_GSI_TOP_XPU3_ESYNR2_FULL_BMSK                               0x200000
+#define HWIO_IPA_0_GSI_TOP_XPU3_ESYNR2_FULL_SHFT                                   0x15
+#define HWIO_IPA_0_GSI_TOP_XPU3_ESYNR2_SHARED_BMSK                             0x100000
+#define HWIO_IPA_0_GSI_TOP_XPU3_ESYNR2_SHARED_SHFT                                 0x14
+#define HWIO_IPA_0_GSI_TOP_XPU3_ESYNR2_WRITETHROUGH_BMSK                        0x80000
+#define HWIO_IPA_0_GSI_TOP_XPU3_ESYNR2_WRITETHROUGH_SHFT                           0x13
+#define HWIO_IPA_0_GSI_TOP_XPU3_ESYNR2_INNERNOALLOCATE_BMSK                     0x40000
+#define HWIO_IPA_0_GSI_TOP_XPU3_ESYNR2_INNERNOALLOCATE_SHFT                        0x12
+#define HWIO_IPA_0_GSI_TOP_XPU3_ESYNR2_INNERCACHEABLE_BMSK                      0x20000
+#define HWIO_IPA_0_GSI_TOP_XPU3_ESYNR2_INNERCACHEABLE_SHFT                         0x11
+#define HWIO_IPA_0_GSI_TOP_XPU3_ESYNR2_INNERSHARED_BMSK                         0x10000
+#define HWIO_IPA_0_GSI_TOP_XPU3_ESYNR2_INNERSHARED_SHFT                            0x10
+#define HWIO_IPA_0_GSI_TOP_XPU3_ESYNR2_INNERTRANSIENT_BMSK                       0x8000
+#define HWIO_IPA_0_GSI_TOP_XPU3_ESYNR2_INNERTRANSIENT_SHFT                          0xf
+#define HWIO_IPA_0_GSI_TOP_XPU3_ESYNR2_INNERWRITETHROUGH_BMSK                    0x4000
+#define HWIO_IPA_0_GSI_TOP_XPU3_ESYNR2_INNERWRITETHROUGH_SHFT                       0xe
+#define HWIO_IPA_0_GSI_TOP_XPU3_ESYNR2_PORTMREL_BMSK                             0x2000
+#define HWIO_IPA_0_GSI_TOP_XPU3_ESYNR2_PORTMREL_SHFT                                0xd
+#define HWIO_IPA_0_GSI_TOP_XPU3_ESYNR2_ORDEREDRD_BMSK                            0x1000
+#define HWIO_IPA_0_GSI_TOP_XPU3_ESYNR2_ORDEREDRD_SHFT                               0xc
+#define HWIO_IPA_0_GSI_TOP_XPU3_ESYNR2_ORDEREDWR_BMSK                             0x800
+#define HWIO_IPA_0_GSI_TOP_XPU3_ESYNR2_ORDEREDWR_SHFT                               0xb
+#define HWIO_IPA_0_GSI_TOP_XPU3_ESYNR2_OOORD_BMSK                                 0x400
+#define HWIO_IPA_0_GSI_TOP_XPU3_ESYNR2_OOORD_SHFT                                   0xa
+#define HWIO_IPA_0_GSI_TOP_XPU3_ESYNR2_OOOWR_BMSK                                 0x200
+#define HWIO_IPA_0_GSI_TOP_XPU3_ESYNR2_OOOWR_SHFT                                   0x9
+#define HWIO_IPA_0_GSI_TOP_XPU3_ESYNR2_NOALLOCATE_BMSK                            0x100
+#define HWIO_IPA_0_GSI_TOP_XPU3_ESYNR2_NOALLOCATE_SHFT                              0x8
+#define HWIO_IPA_0_GSI_TOP_XPU3_ESYNR2_TRANSIENT_BMSK                              0x80
+#define HWIO_IPA_0_GSI_TOP_XPU3_ESYNR2_TRANSIENT_SHFT                               0x7
+#define HWIO_IPA_0_GSI_TOP_XPU3_ESYNR2_MEMTYPE_BMSK                                 0x7
+#define HWIO_IPA_0_GSI_TOP_XPU3_ESYNR2_MEMTYPE_SHFT                                 0x0
+
+#define HWIO_IPA_0_GSI_TOP_XPU3_EAR1_ADDR                                    (IPA_0_GSI_TOP_XPU3_REG_BASE      + 0x00000884)
+#define HWIO_IPA_0_GSI_TOP_XPU3_EAR1_PHYS                                    (IPA_0_GSI_TOP_XPU3_REG_BASE_PHYS + 0x00000884)
+#define HWIO_IPA_0_GSI_TOP_XPU3_EAR1_OFFS                                    (IPA_0_GSI_TOP_XPU3_REG_BASE_OFFS + 0x00000884)
+#define HWIO_IPA_0_GSI_TOP_XPU3_EAR1_RMSK                                    0xffffffff
+#define HWIO_IPA_0_GSI_TOP_XPU3_EAR1_ATTR                                           0x1
+#define HWIO_IPA_0_GSI_TOP_XPU3_EAR1_IN          \
+        in_dword_masked(HWIO_IPA_0_GSI_TOP_XPU3_EAR1_ADDR, HWIO_IPA_0_GSI_TOP_XPU3_EAR1_RMSK)
+#define HWIO_IPA_0_GSI_TOP_XPU3_EAR1_INM(m)      \
+        in_dword_masked(HWIO_IPA_0_GSI_TOP_XPU3_EAR1_ADDR, m)
+#define HWIO_IPA_0_GSI_TOP_XPU3_EAR1_ADDR_63_32_BMSK                         0xffffffff
+#define HWIO_IPA_0_GSI_TOP_XPU3_EAR1_ADDR_63_32_SHFT                                0x0
+
+#define HWIO_IPA_0_GSI_TOP_XPU3_QAD0_EAR0_ADDR                               (IPA_0_GSI_TOP_XPU3_REG_BASE      + 0x00000880)
+#define HWIO_IPA_0_GSI_TOP_XPU3_QAD0_EAR0_PHYS                               (IPA_0_GSI_TOP_XPU3_REG_BASE_PHYS + 0x00000880)
+#define HWIO_IPA_0_GSI_TOP_XPU3_QAD0_EAR0_OFFS                               (IPA_0_GSI_TOP_XPU3_REG_BASE_OFFS + 0x00000880)
+#define HWIO_IPA_0_GSI_TOP_XPU3_QAD0_EAR0_RMSK                               0xffffffff
+#define HWIO_IPA_0_GSI_TOP_XPU3_QAD0_EAR0_ATTR                                      0x1
+#define HWIO_IPA_0_GSI_TOP_XPU3_QAD0_EAR0_IN          \
+        in_dword_masked(HWIO_IPA_0_GSI_TOP_XPU3_QAD0_EAR0_ADDR, HWIO_IPA_0_GSI_TOP_XPU3_QAD0_EAR0_RMSK)
+#define HWIO_IPA_0_GSI_TOP_XPU3_QAD0_EAR0_INM(m)      \
+        in_dword_masked(HWIO_IPA_0_GSI_TOP_XPU3_QAD0_EAR0_ADDR, m)
+#define HWIO_IPA_0_GSI_TOP_XPU3_QAD0_EAR0_ADDR_31_0_BMSK                     0xffffffff
+#define HWIO_IPA_0_GSI_TOP_XPU3_QAD0_EAR0_ADDR_31_0_SHFT                            0x0
+
+#define HWIO_IPA_0_GSI_TOP_XPU3_QAD0_ESR_ADDR                                (IPA_0_GSI_TOP_XPU3_REG_BASE      + 0x00000888)
+#define HWIO_IPA_0_GSI_TOP_XPU3_QAD0_ESR_PHYS                                (IPA_0_GSI_TOP_XPU3_REG_BASE_PHYS + 0x00000888)
+#define HWIO_IPA_0_GSI_TOP_XPU3_QAD0_ESR_OFFS                                (IPA_0_GSI_TOP_XPU3_REG_BASE_OFFS + 0x00000888)
+#define HWIO_IPA_0_GSI_TOP_XPU3_QAD0_ESR_RMSK                                       0xf
+#define HWIO_IPA_0_GSI_TOP_XPU3_QAD0_ESR_ATTR                                       0x3
+#define HWIO_IPA_0_GSI_TOP_XPU3_QAD0_ESR_IN          \
+        in_dword_masked(HWIO_IPA_0_GSI_TOP_XPU3_QAD0_ESR_ADDR, HWIO_IPA_0_GSI_TOP_XPU3_QAD0_ESR_RMSK)
+#define HWIO_IPA_0_GSI_TOP_XPU3_QAD0_ESR_INM(m)      \
+        in_dword_masked(HWIO_IPA_0_GSI_TOP_XPU3_QAD0_ESR_ADDR, m)
+#define HWIO_IPA_0_GSI_TOP_XPU3_QAD0_ESR_OUT(v)      \
+        out_dword(HWIO_IPA_0_GSI_TOP_XPU3_QAD0_ESR_ADDR,v)
+#define HWIO_IPA_0_GSI_TOP_XPU3_QAD0_ESR_OUTM(m,v) \
+        out_dword_masked_ns(HWIO_IPA_0_GSI_TOP_XPU3_QAD0_ESR_ADDR,m,v,HWIO_IPA_0_GSI_TOP_XPU3_QAD0_ESR_IN)
+#define HWIO_IPA_0_GSI_TOP_XPU3_QAD0_ESR_CLMULTI_BMSK                               0x8
+#define HWIO_IPA_0_GSI_TOP_XPU3_QAD0_ESR_CLMULTI_SHFT                               0x3
+#define HWIO_IPA_0_GSI_TOP_XPU3_QAD0_ESR_CFGMULTI_BMSK                              0x4
+#define HWIO_IPA_0_GSI_TOP_XPU3_QAD0_ESR_CFGMULTI_SHFT                              0x2
+#define HWIO_IPA_0_GSI_TOP_XPU3_QAD0_ESR_CLIENT_BMSK                                0x2
+#define HWIO_IPA_0_GSI_TOP_XPU3_QAD0_ESR_CLIENT_SHFT                                0x1
+#define HWIO_IPA_0_GSI_TOP_XPU3_QAD0_ESR_CFG_BMSK                                   0x1
+#define HWIO_IPA_0_GSI_TOP_XPU3_QAD0_ESR_CFG_SHFT                                   0x0
+
+#define HWIO_IPA_0_GSI_TOP_XPU3_QAD0_ESRRESTORE_ADDR                         (IPA_0_GSI_TOP_XPU3_REG_BASE      + 0x0000088c)
+#define HWIO_IPA_0_GSI_TOP_XPU3_QAD0_ESRRESTORE_PHYS                         (IPA_0_GSI_TOP_XPU3_REG_BASE_PHYS + 0x0000088c)
+#define HWIO_IPA_0_GSI_TOP_XPU3_QAD0_ESRRESTORE_OFFS                         (IPA_0_GSI_TOP_XPU3_REG_BASE_OFFS + 0x0000088c)
+#define HWIO_IPA_0_GSI_TOP_XPU3_QAD0_ESRRESTORE_RMSK                                0xf
+#define HWIO_IPA_0_GSI_TOP_XPU3_QAD0_ESRRESTORE_ATTR                                0x3
+#define HWIO_IPA_0_GSI_TOP_XPU3_QAD0_ESRRESTORE_IN          \
+        in_dword_masked(HWIO_IPA_0_GSI_TOP_XPU3_QAD0_ESRRESTORE_ADDR, HWIO_IPA_0_GSI_TOP_XPU3_QAD0_ESRRESTORE_RMSK)
+#define HWIO_IPA_0_GSI_TOP_XPU3_QAD0_ESRRESTORE_INM(m)      \
+        in_dword_masked(HWIO_IPA_0_GSI_TOP_XPU3_QAD0_ESRRESTORE_ADDR, m)
+#define HWIO_IPA_0_GSI_TOP_XPU3_QAD0_ESRRESTORE_OUT(v)      \
+        out_dword(HWIO_IPA_0_GSI_TOP_XPU3_QAD0_ESRRESTORE_ADDR,v)
+#define HWIO_IPA_0_GSI_TOP_XPU3_QAD0_ESRRESTORE_OUTM(m,v) \
+        out_dword_masked_ns(HWIO_IPA_0_GSI_TOP_XPU3_QAD0_ESRRESTORE_ADDR,m,v,HWIO_IPA_0_GSI_TOP_XPU3_QAD0_ESRRESTORE_IN)
+#define HWIO_IPA_0_GSI_TOP_XPU3_QAD0_ESRRESTORE_CLMULTI_BMSK                        0x8
+#define HWIO_IPA_0_GSI_TOP_XPU3_QAD0_ESRRESTORE_CLMULTI_SHFT                        0x3
+#define HWIO_IPA_0_GSI_TOP_XPU3_QAD0_ESRRESTORE_CFGMULTI_BMSK                       0x4
+#define HWIO_IPA_0_GSI_TOP_XPU3_QAD0_ESRRESTORE_CFGMULTI_SHFT                       0x2
+#define HWIO_IPA_0_GSI_TOP_XPU3_QAD0_ESRRESTORE_CLIENT_BMSK                         0x2
+#define HWIO_IPA_0_GSI_TOP_XPU3_QAD0_ESRRESTORE_CLIENT_SHFT                         0x1
+#define HWIO_IPA_0_GSI_TOP_XPU3_QAD0_ESRRESTORE_CFG_BMSK                            0x1
+#define HWIO_IPA_0_GSI_TOP_XPU3_QAD0_ESRRESTORE_CFG_SHFT                            0x0
+
+#define HWIO_IPA_0_GSI_TOP_XPU3_QAD0_ESYNR0_ADDR                             (IPA_0_GSI_TOP_XPU3_REG_BASE      + 0x00000890)
+#define HWIO_IPA_0_GSI_TOP_XPU3_QAD0_ESYNR0_PHYS                             (IPA_0_GSI_TOP_XPU3_REG_BASE_PHYS + 0x00000890)
+#define HWIO_IPA_0_GSI_TOP_XPU3_QAD0_ESYNR0_OFFS                             (IPA_0_GSI_TOP_XPU3_REG_BASE_OFFS + 0x00000890)
+#define HWIO_IPA_0_GSI_TOP_XPU3_QAD0_ESYNR0_RMSK                             0x67ffff0f
+#define HWIO_IPA_0_GSI_TOP_XPU3_QAD0_ESYNR0_ATTR                                    0x1
+#define HWIO_IPA_0_GSI_TOP_XPU3_QAD0_ESYNR0_IN          \
+        in_dword_masked(HWIO_IPA_0_GSI_TOP_XPU3_QAD0_ESYNR0_ADDR, HWIO_IPA_0_GSI_TOP_XPU3_QAD0_ESYNR0_RMSK)
+#define HWIO_IPA_0_GSI_TOP_XPU3_QAD0_ESYNR0_INM(m)      \
+        in_dword_masked(HWIO_IPA_0_GSI_TOP_XPU3_QAD0_ESYNR0_ADDR, m)
+#define HWIO_IPA_0_GSI_TOP_XPU3_QAD0_ESYNR0_AC_BMSK                          0x40000000
+#define HWIO_IPA_0_GSI_TOP_XPU3_QAD0_ESYNR0_AC_SHFT                                0x1e
+#define HWIO_IPA_0_GSI_TOP_XPU3_QAD0_ESYNR0_BURSTLEN_BMSK                    0x20000000
+#define HWIO_IPA_0_GSI_TOP_XPU3_QAD0_ESYNR0_BURSTLEN_SHFT                          0x1d
+#define HWIO_IPA_0_GSI_TOP_XPU3_QAD0_ESYNR0_ASIZE_BMSK                        0x7000000
+#define HWIO_IPA_0_GSI_TOP_XPU3_QAD0_ESYNR0_ASIZE_SHFT                             0x18
+#define HWIO_IPA_0_GSI_TOP_XPU3_QAD0_ESYNR0_ALEN_BMSK                          0xff0000
+#define HWIO_IPA_0_GSI_TOP_XPU3_QAD0_ESYNR0_ALEN_SHFT                              0x10
+#define HWIO_IPA_0_GSI_TOP_XPU3_QAD0_ESYNR0_QAD_BMSK                             0xff00
+#define HWIO_IPA_0_GSI_TOP_XPU3_QAD0_ESYNR0_QAD_SHFT                                0x8
+#define HWIO_IPA_0_GSI_TOP_XPU3_QAD0_ESYNR0_XPRIV_BMSK                              0x8
+#define HWIO_IPA_0_GSI_TOP_XPU3_QAD0_ESYNR0_XPRIV_SHFT                              0x3
+#define HWIO_IPA_0_GSI_TOP_XPU3_QAD0_ESYNR0_XINST_BMSK                              0x4
+#define HWIO_IPA_0_GSI_TOP_XPU3_QAD0_ESYNR0_XINST_SHFT                              0x2
+#define HWIO_IPA_0_GSI_TOP_XPU3_QAD0_ESYNR0_AWRITE_BMSK                             0x2
+#define HWIO_IPA_0_GSI_TOP_XPU3_QAD0_ESYNR0_AWRITE_SHFT                             0x1
+#define HWIO_IPA_0_GSI_TOP_XPU3_QAD0_ESYNR0_XPROTNS_BMSK                            0x1
+#define HWIO_IPA_0_GSI_TOP_XPU3_QAD0_ESYNR0_XPROTNS_SHFT                            0x0
+
+#define HWIO_IPA_0_GSI_TOP_XPU3_QAD0_ESYNR1_ADDR                             (IPA_0_GSI_TOP_XPU3_REG_BASE      + 0x00000894)
+#define HWIO_IPA_0_GSI_TOP_XPU3_QAD0_ESYNR1_PHYS                             (IPA_0_GSI_TOP_XPU3_REG_BASE_PHYS + 0x00000894)
+#define HWIO_IPA_0_GSI_TOP_XPU3_QAD0_ESYNR1_OFFS                             (IPA_0_GSI_TOP_XPU3_REG_BASE_OFFS + 0x00000894)
+#define HWIO_IPA_0_GSI_TOP_XPU3_QAD0_ESYNR1_RMSK                             0xffffffff
+#define HWIO_IPA_0_GSI_TOP_XPU3_QAD0_ESYNR1_ATTR                                    0x1
+#define HWIO_IPA_0_GSI_TOP_XPU3_QAD0_ESYNR1_IN          \
+        in_dword_masked(HWIO_IPA_0_GSI_TOP_XPU3_QAD0_ESYNR1_ADDR, HWIO_IPA_0_GSI_TOP_XPU3_QAD0_ESYNR1_RMSK)
+#define HWIO_IPA_0_GSI_TOP_XPU3_QAD0_ESYNR1_INM(m)      \
+        in_dword_masked(HWIO_IPA_0_GSI_TOP_XPU3_QAD0_ESYNR1_ADDR, m)
+#define HWIO_IPA_0_GSI_TOP_XPU3_QAD0_ESYNR1_TID_BMSK                         0xff000000
+#define HWIO_IPA_0_GSI_TOP_XPU3_QAD0_ESYNR1_TID_SHFT                               0x18
+#define HWIO_IPA_0_GSI_TOP_XPU3_QAD0_ESYNR1_VMID_BMSK                          0xff0000
+#define HWIO_IPA_0_GSI_TOP_XPU3_QAD0_ESYNR1_VMID_SHFT                              0x10
+#define HWIO_IPA_0_GSI_TOP_XPU3_QAD0_ESYNR1_BID_BMSK                             0xe000
+#define HWIO_IPA_0_GSI_TOP_XPU3_QAD0_ESYNR1_BID_SHFT                                0xd
+#define HWIO_IPA_0_GSI_TOP_XPU3_QAD0_ESYNR1_PID_BMSK                             0x1f00
+#define HWIO_IPA_0_GSI_TOP_XPU3_QAD0_ESYNR1_PID_SHFT                                0x8
+#define HWIO_IPA_0_GSI_TOP_XPU3_QAD0_ESYNR1_MID_BMSK                               0xff
+#define HWIO_IPA_0_GSI_TOP_XPU3_QAD0_ESYNR1_MID_SHFT                                0x0
+
+#define HWIO_IPA_0_GSI_TOP_XPU3_QAD0_ESYNR2_ADDR                             (IPA_0_GSI_TOP_XPU3_REG_BASE      + 0x00000898)
+#define HWIO_IPA_0_GSI_TOP_XPU3_QAD0_ESYNR2_PHYS                             (IPA_0_GSI_TOP_XPU3_REG_BASE_PHYS + 0x00000898)
+#define HWIO_IPA_0_GSI_TOP_XPU3_QAD0_ESYNR2_OFFS                             (IPA_0_GSI_TOP_XPU3_REG_BASE_OFFS + 0x00000898)
+#define HWIO_IPA_0_GSI_TOP_XPU3_QAD0_ESYNR2_RMSK                             0xffffff87
+#define HWIO_IPA_0_GSI_TOP_XPU3_QAD0_ESYNR2_ATTR                                    0x1
+#define HWIO_IPA_0_GSI_TOP_XPU3_QAD0_ESYNR2_IN          \
+        in_dword_masked(HWIO_IPA_0_GSI_TOP_XPU3_QAD0_ESYNR2_ADDR, HWIO_IPA_0_GSI_TOP_XPU3_QAD0_ESYNR2_RMSK)
+#define HWIO_IPA_0_GSI_TOP_XPU3_QAD0_ESYNR2_INM(m)      \
+        in_dword_masked(HWIO_IPA_0_GSI_TOP_XPU3_QAD0_ESYNR2_ADDR, m)
+#define HWIO_IPA_0_GSI_TOP_XPU3_QAD0_ESYNR2_BAR_BMSK                         0xc0000000
+#define HWIO_IPA_0_GSI_TOP_XPU3_QAD0_ESYNR2_BAR_SHFT                               0x1e
+#define HWIO_IPA_0_GSI_TOP_XPU3_QAD0_ESYNR2_BURST_BMSK                       0x20000000
+#define HWIO_IPA_0_GSI_TOP_XPU3_QAD0_ESYNR2_BURST_SHFT                             0x1d
+#define HWIO_IPA_0_GSI_TOP_XPU3_QAD0_ESYNR2_CACHEABLE_BMSK                   0x10000000
+#define HWIO_IPA_0_GSI_TOP_XPU3_QAD0_ESYNR2_CACHEABLE_SHFT                         0x1c
+#define HWIO_IPA_0_GSI_TOP_XPU3_QAD0_ESYNR2_DEVICE_BMSK                       0x8000000
+#define HWIO_IPA_0_GSI_TOP_XPU3_QAD0_ESYNR2_DEVICE_SHFT                            0x1b
+#define HWIO_IPA_0_GSI_TOP_XPU3_QAD0_ESYNR2_DEVICE_TYPE_BMSK                  0x6000000
+#define HWIO_IPA_0_GSI_TOP_XPU3_QAD0_ESYNR2_DEVICE_TYPE_SHFT                       0x19
+#define HWIO_IPA_0_GSI_TOP_XPU3_QAD0_ESYNR2_EARLYWRRESP_BMSK                  0x1000000
+#define HWIO_IPA_0_GSI_TOP_XPU3_QAD0_ESYNR2_EARLYWRRESP_SHFT                       0x18
+#define HWIO_IPA_0_GSI_TOP_XPU3_QAD0_ESYNR2_ERROR_BMSK                         0x800000
+#define HWIO_IPA_0_GSI_TOP_XPU3_QAD0_ESYNR2_ERROR_SHFT                             0x17
+#define HWIO_IPA_0_GSI_TOP_XPU3_QAD0_ESYNR2_EXCLUSIVE_BMSK                     0x400000
+#define HWIO_IPA_0_GSI_TOP_XPU3_QAD0_ESYNR2_EXCLUSIVE_SHFT                         0x16
+#define HWIO_IPA_0_GSI_TOP_XPU3_QAD0_ESYNR2_FULL_BMSK                          0x200000
+#define HWIO_IPA_0_GSI_TOP_XPU3_QAD0_ESYNR2_FULL_SHFT                              0x15
+#define HWIO_IPA_0_GSI_TOP_XPU3_QAD0_ESYNR2_SHARED_BMSK                        0x100000
+#define HWIO_IPA_0_GSI_TOP_XPU3_QAD0_ESYNR2_SHARED_SHFT                            0x14
+#define HWIO_IPA_0_GSI_TOP_XPU3_QAD0_ESYNR2_WRITETHROUGH_BMSK                   0x80000
+#define HWIO_IPA_0_GSI_TOP_XPU3_QAD0_ESYNR2_WRITETHROUGH_SHFT                      0x13
+#define HWIO_IPA_0_GSI_TOP_XPU3_QAD0_ESYNR2_INNERNOALLOCATE_BMSK                0x40000
+#define HWIO_IPA_0_GSI_TOP_XPU3_QAD0_ESYNR2_INNERNOALLOCATE_SHFT                   0x12
+#define HWIO_IPA_0_GSI_TOP_XPU3_QAD0_ESYNR2_INNERCACHEABLE_BMSK                 0x20000
+#define HWIO_IPA_0_GSI_TOP_XPU3_QAD0_ESYNR2_INNERCACHEABLE_SHFT                    0x11
+#define HWIO_IPA_0_GSI_TOP_XPU3_QAD0_ESYNR2_INNERSHARED_BMSK                    0x10000
+#define HWIO_IPA_0_GSI_TOP_XPU3_QAD0_ESYNR2_INNERSHARED_SHFT                       0x10
+#define HWIO_IPA_0_GSI_TOP_XPU3_QAD0_ESYNR2_INNERTRANSIENT_BMSK                  0x8000
+#define HWIO_IPA_0_GSI_TOP_XPU3_QAD0_ESYNR2_INNERTRANSIENT_SHFT                     0xf
+#define HWIO_IPA_0_GSI_TOP_XPU3_QAD0_ESYNR2_INNERWRITETHROUGH_BMSK               0x4000
+#define HWIO_IPA_0_GSI_TOP_XPU3_QAD0_ESYNR2_INNERWRITETHROUGH_SHFT                  0xe
+#define HWIO_IPA_0_GSI_TOP_XPU3_QAD0_ESYNR2_PORTMREL_BMSK                        0x2000
+#define HWIO_IPA_0_GSI_TOP_XPU3_QAD0_ESYNR2_PORTMREL_SHFT                           0xd
+#define HWIO_IPA_0_GSI_TOP_XPU3_QAD0_ESYNR2_ORDEREDRD_BMSK                       0x1000
+#define HWIO_IPA_0_GSI_TOP_XPU3_QAD0_ESYNR2_ORDEREDRD_SHFT                          0xc
+#define HWIO_IPA_0_GSI_TOP_XPU3_QAD0_ESYNR2_ORDEREDWR_BMSK                        0x800
+#define HWIO_IPA_0_GSI_TOP_XPU3_QAD0_ESYNR2_ORDEREDWR_SHFT                          0xb
+#define HWIO_IPA_0_GSI_TOP_XPU3_QAD0_ESYNR2_OOORD_BMSK                            0x400
+#define HWIO_IPA_0_GSI_TOP_XPU3_QAD0_ESYNR2_OOORD_SHFT                              0xa
+#define HWIO_IPA_0_GSI_TOP_XPU3_QAD0_ESYNR2_OOOWR_BMSK                            0x200
+#define HWIO_IPA_0_GSI_TOP_XPU3_QAD0_ESYNR2_OOOWR_SHFT                              0x9
+#define HWIO_IPA_0_GSI_TOP_XPU3_QAD0_ESYNR2_NOALLOCATE_BMSK                       0x100
+#define HWIO_IPA_0_GSI_TOP_XPU3_QAD0_ESYNR2_NOALLOCATE_SHFT                         0x8
+#define HWIO_IPA_0_GSI_TOP_XPU3_QAD0_ESYNR2_TRANSIENT_BMSK                         0x80
+#define HWIO_IPA_0_GSI_TOP_XPU3_QAD0_ESYNR2_TRANSIENT_SHFT                          0x7
+#define HWIO_IPA_0_GSI_TOP_XPU3_QAD0_ESYNR2_MEMTYPE_BMSK                            0x7
+#define HWIO_IPA_0_GSI_TOP_XPU3_QAD0_ESYNR2_MEMTYPE_SHFT                            0x0
+
+#define HWIO_IPA_0_GSI_TOP_XPU3_QAD0_EAR1_ADDR                               (IPA_0_GSI_TOP_XPU3_REG_BASE      + 0x00000884)
+#define HWIO_IPA_0_GSI_TOP_XPU3_QAD0_EAR1_PHYS                               (IPA_0_GSI_TOP_XPU3_REG_BASE_PHYS + 0x00000884)
+#define HWIO_IPA_0_GSI_TOP_XPU3_QAD0_EAR1_OFFS                               (IPA_0_GSI_TOP_XPU3_REG_BASE_OFFS + 0x00000884)
+#define HWIO_IPA_0_GSI_TOP_XPU3_QAD0_EAR1_RMSK                               0xffffffff
+#define HWIO_IPA_0_GSI_TOP_XPU3_QAD0_EAR1_ATTR                                      0x1
+#define HWIO_IPA_0_GSI_TOP_XPU3_QAD0_EAR1_IN          \
+        in_dword_masked(HWIO_IPA_0_GSI_TOP_XPU3_QAD0_EAR1_ADDR, HWIO_IPA_0_GSI_TOP_XPU3_QAD0_EAR1_RMSK)
+#define HWIO_IPA_0_GSI_TOP_XPU3_QAD0_EAR1_INM(m)      \
+        in_dword_masked(HWIO_IPA_0_GSI_TOP_XPU3_QAD0_EAR1_ADDR, m)
+#define HWIO_IPA_0_GSI_TOP_XPU3_QAD0_EAR1_ADDR_63_32_BMSK                    0xffffffff
+#define HWIO_IPA_0_GSI_TOP_XPU3_QAD0_EAR1_ADDR_63_32_SHFT                           0x0
+
+#define HWIO_IPA_0_GSI_TOP_XPU3_QAD1_EAR0_ADDR                               (IPA_0_GSI_TOP_XPU3_REG_BASE      + 0x00000880)
+#define HWIO_IPA_0_GSI_TOP_XPU3_QAD1_EAR0_PHYS                               (IPA_0_GSI_TOP_XPU3_REG_BASE_PHYS + 0x00000880)
+#define HWIO_IPA_0_GSI_TOP_XPU3_QAD1_EAR0_OFFS                               (IPA_0_GSI_TOP_XPU3_REG_BASE_OFFS + 0x00000880)
+#define HWIO_IPA_0_GSI_TOP_XPU3_QAD1_EAR0_RMSK                               0xffffffff
+#define HWIO_IPA_0_GSI_TOP_XPU3_QAD1_EAR0_ATTR                                      0x1
+#define HWIO_IPA_0_GSI_TOP_XPU3_QAD1_EAR0_IN          \
+        in_dword_masked(HWIO_IPA_0_GSI_TOP_XPU3_QAD1_EAR0_ADDR, HWIO_IPA_0_GSI_TOP_XPU3_QAD1_EAR0_RMSK)
+#define HWIO_IPA_0_GSI_TOP_XPU3_QAD1_EAR0_INM(m)      \
+        in_dword_masked(HWIO_IPA_0_GSI_TOP_XPU3_QAD1_EAR0_ADDR, m)
+#define HWIO_IPA_0_GSI_TOP_XPU3_QAD1_EAR0_ADDR_31_0_BMSK                     0xffffffff
+#define HWIO_IPA_0_GSI_TOP_XPU3_QAD1_EAR0_ADDR_31_0_SHFT                            0x0
+
+#define HWIO_IPA_0_GSI_TOP_XPU3_QAD1_ESR_ADDR                                (IPA_0_GSI_TOP_XPU3_REG_BASE      + 0x00000888)
+#define HWIO_IPA_0_GSI_TOP_XPU3_QAD1_ESR_PHYS                                (IPA_0_GSI_TOP_XPU3_REG_BASE_PHYS + 0x00000888)
+#define HWIO_IPA_0_GSI_TOP_XPU3_QAD1_ESR_OFFS                                (IPA_0_GSI_TOP_XPU3_REG_BASE_OFFS + 0x00000888)
+#define HWIO_IPA_0_GSI_TOP_XPU3_QAD1_ESR_RMSK                                       0xf
+#define HWIO_IPA_0_GSI_TOP_XPU3_QAD1_ESR_ATTR                                       0x3
+#define HWIO_IPA_0_GSI_TOP_XPU3_QAD1_ESR_IN          \
+        in_dword_masked(HWIO_IPA_0_GSI_TOP_XPU3_QAD1_ESR_ADDR, HWIO_IPA_0_GSI_TOP_XPU3_QAD1_ESR_RMSK)
+#define HWIO_IPA_0_GSI_TOP_XPU3_QAD1_ESR_INM(m)      \
+        in_dword_masked(HWIO_IPA_0_GSI_TOP_XPU3_QAD1_ESR_ADDR, m)
+#define HWIO_IPA_0_GSI_TOP_XPU3_QAD1_ESR_OUT(v)      \
+        out_dword(HWIO_IPA_0_GSI_TOP_XPU3_QAD1_ESR_ADDR,v)
+#define HWIO_IPA_0_GSI_TOP_XPU3_QAD1_ESR_OUTM(m,v) \
+        out_dword_masked_ns(HWIO_IPA_0_GSI_TOP_XPU3_QAD1_ESR_ADDR,m,v,HWIO_IPA_0_GSI_TOP_XPU3_QAD1_ESR_IN)
+#define HWIO_IPA_0_GSI_TOP_XPU3_QAD1_ESR_CLMULTI_BMSK                               0x8
+#define HWIO_IPA_0_GSI_TOP_XPU3_QAD1_ESR_CLMULTI_SHFT                               0x3
+#define HWIO_IPA_0_GSI_TOP_XPU3_QAD1_ESR_CFGMULTI_BMSK                              0x4
+#define HWIO_IPA_0_GSI_TOP_XPU3_QAD1_ESR_CFGMULTI_SHFT                              0x2
+#define HWIO_IPA_0_GSI_TOP_XPU3_QAD1_ESR_CLIENT_BMSK                                0x2
+#define HWIO_IPA_0_GSI_TOP_XPU3_QAD1_ESR_CLIENT_SHFT                                0x1
+#define HWIO_IPA_0_GSI_TOP_XPU3_QAD1_ESR_CFG_BMSK                                   0x1
+#define HWIO_IPA_0_GSI_TOP_XPU3_QAD1_ESR_CFG_SHFT                                   0x0
+
+#define HWIO_IPA_0_GSI_TOP_XPU3_QAD1_ESRRESTORE_ADDR                         (IPA_0_GSI_TOP_XPU3_REG_BASE      + 0x0000088c)
+#define HWIO_IPA_0_GSI_TOP_XPU3_QAD1_ESRRESTORE_PHYS                         (IPA_0_GSI_TOP_XPU3_REG_BASE_PHYS + 0x0000088c)
+#define HWIO_IPA_0_GSI_TOP_XPU3_QAD1_ESRRESTORE_OFFS                         (IPA_0_GSI_TOP_XPU3_REG_BASE_OFFS + 0x0000088c)
+#define HWIO_IPA_0_GSI_TOP_XPU3_QAD1_ESRRESTORE_RMSK                                0xf
+#define HWIO_IPA_0_GSI_TOP_XPU3_QAD1_ESRRESTORE_ATTR                                0x3
+#define HWIO_IPA_0_GSI_TOP_XPU3_QAD1_ESRRESTORE_IN          \
+        in_dword_masked(HWIO_IPA_0_GSI_TOP_XPU3_QAD1_ESRRESTORE_ADDR, HWIO_IPA_0_GSI_TOP_XPU3_QAD1_ESRRESTORE_RMSK)
+#define HWIO_IPA_0_GSI_TOP_XPU3_QAD1_ESRRESTORE_INM(m)      \
+        in_dword_masked(HWIO_IPA_0_GSI_TOP_XPU3_QAD1_ESRRESTORE_ADDR, m)
+#define HWIO_IPA_0_GSI_TOP_XPU3_QAD1_ESRRESTORE_OUT(v)      \
+        out_dword(HWIO_IPA_0_GSI_TOP_XPU3_QAD1_ESRRESTORE_ADDR,v)
+#define HWIO_IPA_0_GSI_TOP_XPU3_QAD1_ESRRESTORE_OUTM(m,v) \
+        out_dword_masked_ns(HWIO_IPA_0_GSI_TOP_XPU3_QAD1_ESRRESTORE_ADDR,m,v,HWIO_IPA_0_GSI_TOP_XPU3_QAD1_ESRRESTORE_IN)
+#define HWIO_IPA_0_GSI_TOP_XPU3_QAD1_ESRRESTORE_CLMULTI_BMSK                        0x8
+#define HWIO_IPA_0_GSI_TOP_XPU3_QAD1_ESRRESTORE_CLMULTI_SHFT                        0x3
+#define HWIO_IPA_0_GSI_TOP_XPU3_QAD1_ESRRESTORE_CFGMULTI_BMSK                       0x4
+#define HWIO_IPA_0_GSI_TOP_XPU3_QAD1_ESRRESTORE_CFGMULTI_SHFT                       0x2
+#define HWIO_IPA_0_GSI_TOP_XPU3_QAD1_ESRRESTORE_CLIENT_BMSK                         0x2
+#define HWIO_IPA_0_GSI_TOP_XPU3_QAD1_ESRRESTORE_CLIENT_SHFT                         0x1
+#define HWIO_IPA_0_GSI_TOP_XPU3_QAD1_ESRRESTORE_CFG_BMSK                            0x1
+#define HWIO_IPA_0_GSI_TOP_XPU3_QAD1_ESRRESTORE_CFG_SHFT                            0x0
+
+#define HWIO_IPA_0_GSI_TOP_XPU3_QAD1_ESYNR0_ADDR                             (IPA_0_GSI_TOP_XPU3_REG_BASE      + 0x00000890)
+#define HWIO_IPA_0_GSI_TOP_XPU3_QAD1_ESYNR0_PHYS                             (IPA_0_GSI_TOP_XPU3_REG_BASE_PHYS + 0x00000890)
+#define HWIO_IPA_0_GSI_TOP_XPU3_QAD1_ESYNR0_OFFS                             (IPA_0_GSI_TOP_XPU3_REG_BASE_OFFS + 0x00000890)
+#define HWIO_IPA_0_GSI_TOP_XPU3_QAD1_ESYNR0_RMSK                             0x67ffff0f
+#define HWIO_IPA_0_GSI_TOP_XPU3_QAD1_ESYNR0_ATTR                                    0x1
+#define HWIO_IPA_0_GSI_TOP_XPU3_QAD1_ESYNR0_IN          \
+        in_dword_masked(HWIO_IPA_0_GSI_TOP_XPU3_QAD1_ESYNR0_ADDR, HWIO_IPA_0_GSI_TOP_XPU3_QAD1_ESYNR0_RMSK)
+#define HWIO_IPA_0_GSI_TOP_XPU3_QAD1_ESYNR0_INM(m)      \
+        in_dword_masked(HWIO_IPA_0_GSI_TOP_XPU3_QAD1_ESYNR0_ADDR, m)
+#define HWIO_IPA_0_GSI_TOP_XPU3_QAD1_ESYNR0_AC_BMSK                          0x40000000
+#define HWIO_IPA_0_GSI_TOP_XPU3_QAD1_ESYNR0_AC_SHFT                                0x1e
+#define HWIO_IPA_0_GSI_TOP_XPU3_QAD1_ESYNR0_BURSTLEN_BMSK                    0x20000000
+#define HWIO_IPA_0_GSI_TOP_XPU3_QAD1_ESYNR0_BURSTLEN_SHFT                          0x1d
+#define HWIO_IPA_0_GSI_TOP_XPU3_QAD1_ESYNR0_ASIZE_BMSK                        0x7000000
+#define HWIO_IPA_0_GSI_TOP_XPU3_QAD1_ESYNR0_ASIZE_SHFT                             0x18
+#define HWIO_IPA_0_GSI_TOP_XPU3_QAD1_ESYNR0_ALEN_BMSK                          0xff0000
+#define HWIO_IPA_0_GSI_TOP_XPU3_QAD1_ESYNR0_ALEN_SHFT                              0x10
+#define HWIO_IPA_0_GSI_TOP_XPU3_QAD1_ESYNR0_QAD_BMSK                             0xff00
+#define HWIO_IPA_0_GSI_TOP_XPU3_QAD1_ESYNR0_QAD_SHFT                                0x8
+#define HWIO_IPA_0_GSI_TOP_XPU3_QAD1_ESYNR0_XPRIV_BMSK                              0x8
+#define HWIO_IPA_0_GSI_TOP_XPU3_QAD1_ESYNR0_XPRIV_SHFT                              0x3
+#define HWIO_IPA_0_GSI_TOP_XPU3_QAD1_ESYNR0_XINST_BMSK                              0x4
+#define HWIO_IPA_0_GSI_TOP_XPU3_QAD1_ESYNR0_XINST_SHFT                              0x2
+#define HWIO_IPA_0_GSI_TOP_XPU3_QAD1_ESYNR0_AWRITE_BMSK                             0x2
+#define HWIO_IPA_0_GSI_TOP_XPU3_QAD1_ESYNR0_AWRITE_SHFT                             0x1
+#define HWIO_IPA_0_GSI_TOP_XPU3_QAD1_ESYNR0_XPROTNS_BMSK                            0x1
+#define HWIO_IPA_0_GSI_TOP_XPU3_QAD1_ESYNR0_XPROTNS_SHFT                            0x0
+
+#define HWIO_IPA_0_GSI_TOP_XPU3_QAD1_ESYNR1_ADDR                             (IPA_0_GSI_TOP_XPU3_REG_BASE      + 0x00000894)
+#define HWIO_IPA_0_GSI_TOP_XPU3_QAD1_ESYNR1_PHYS                             (IPA_0_GSI_TOP_XPU3_REG_BASE_PHYS + 0x00000894)
+#define HWIO_IPA_0_GSI_TOP_XPU3_QAD1_ESYNR1_OFFS                             (IPA_0_GSI_TOP_XPU3_REG_BASE_OFFS + 0x00000894)
+#define HWIO_IPA_0_GSI_TOP_XPU3_QAD1_ESYNR1_RMSK                             0xffffffff
+#define HWIO_IPA_0_GSI_TOP_XPU3_QAD1_ESYNR1_ATTR                                    0x1
+#define HWIO_IPA_0_GSI_TOP_XPU3_QAD1_ESYNR1_IN          \
+        in_dword_masked(HWIO_IPA_0_GSI_TOP_XPU3_QAD1_ESYNR1_ADDR, HWIO_IPA_0_GSI_TOP_XPU3_QAD1_ESYNR1_RMSK)
+#define HWIO_IPA_0_GSI_TOP_XPU3_QAD1_ESYNR1_INM(m)      \
+        in_dword_masked(HWIO_IPA_0_GSI_TOP_XPU3_QAD1_ESYNR1_ADDR, m)
+#define HWIO_IPA_0_GSI_TOP_XPU3_QAD1_ESYNR1_TID_BMSK                         0xff000000
+#define HWIO_IPA_0_GSI_TOP_XPU3_QAD1_ESYNR1_TID_SHFT                               0x18
+#define HWIO_IPA_0_GSI_TOP_XPU3_QAD1_ESYNR1_VMID_BMSK                          0xff0000
+#define HWIO_IPA_0_GSI_TOP_XPU3_QAD1_ESYNR1_VMID_SHFT                              0x10
+#define HWIO_IPA_0_GSI_TOP_XPU3_QAD1_ESYNR1_BID_BMSK                             0xe000
+#define HWIO_IPA_0_GSI_TOP_XPU3_QAD1_ESYNR1_BID_SHFT                                0xd
+#define HWIO_IPA_0_GSI_TOP_XPU3_QAD1_ESYNR1_PID_BMSK                             0x1f00
+#define HWIO_IPA_0_GSI_TOP_XPU3_QAD1_ESYNR1_PID_SHFT                                0x8
+#define HWIO_IPA_0_GSI_TOP_XPU3_QAD1_ESYNR1_MID_BMSK                               0xff
+#define HWIO_IPA_0_GSI_TOP_XPU3_QAD1_ESYNR1_MID_SHFT                                0x0
+
+#define HWIO_IPA_0_GSI_TOP_XPU3_QAD1_ESYNR2_ADDR                             (IPA_0_GSI_TOP_XPU3_REG_BASE      + 0x00000898)
+#define HWIO_IPA_0_GSI_TOP_XPU3_QAD1_ESYNR2_PHYS                             (IPA_0_GSI_TOP_XPU3_REG_BASE_PHYS + 0x00000898)
+#define HWIO_IPA_0_GSI_TOP_XPU3_QAD1_ESYNR2_OFFS                             (IPA_0_GSI_TOP_XPU3_REG_BASE_OFFS + 0x00000898)
+#define HWIO_IPA_0_GSI_TOP_XPU3_QAD1_ESYNR2_RMSK                             0xffffff87
+#define HWIO_IPA_0_GSI_TOP_XPU3_QAD1_ESYNR2_ATTR                                    0x1
+#define HWIO_IPA_0_GSI_TOP_XPU3_QAD1_ESYNR2_IN          \
+        in_dword_masked(HWIO_IPA_0_GSI_TOP_XPU3_QAD1_ESYNR2_ADDR, HWIO_IPA_0_GSI_TOP_XPU3_QAD1_ESYNR2_RMSK)
+#define HWIO_IPA_0_GSI_TOP_XPU3_QAD1_ESYNR2_INM(m)      \
+        in_dword_masked(HWIO_IPA_0_GSI_TOP_XPU3_QAD1_ESYNR2_ADDR, m)
+#define HWIO_IPA_0_GSI_TOP_XPU3_QAD1_ESYNR2_BAR_BMSK                         0xc0000000
+#define HWIO_IPA_0_GSI_TOP_XPU3_QAD1_ESYNR2_BAR_SHFT                               0x1e
+#define HWIO_IPA_0_GSI_TOP_XPU3_QAD1_ESYNR2_BURST_BMSK                       0x20000000
+#define HWIO_IPA_0_GSI_TOP_XPU3_QAD1_ESYNR2_BURST_SHFT                             0x1d
+#define HWIO_IPA_0_GSI_TOP_XPU3_QAD1_ESYNR2_CACHEABLE_BMSK                   0x10000000
+#define HWIO_IPA_0_GSI_TOP_XPU3_QAD1_ESYNR2_CACHEABLE_SHFT                         0x1c
+#define HWIO_IPA_0_GSI_TOP_XPU3_QAD1_ESYNR2_DEVICE_BMSK                       0x8000000
+#define HWIO_IPA_0_GSI_TOP_XPU3_QAD1_ESYNR2_DEVICE_SHFT                            0x1b
+#define HWIO_IPA_0_GSI_TOP_XPU3_QAD1_ESYNR2_DEVICE_TYPE_BMSK                  0x6000000
+#define HWIO_IPA_0_GSI_TOP_XPU3_QAD1_ESYNR2_DEVICE_TYPE_SHFT                       0x19
+#define HWIO_IPA_0_GSI_TOP_XPU3_QAD1_ESYNR2_EARLYWRRESP_BMSK                  0x1000000
+#define HWIO_IPA_0_GSI_TOP_XPU3_QAD1_ESYNR2_EARLYWRRESP_SHFT                       0x18
+#define HWIO_IPA_0_GSI_TOP_XPU3_QAD1_ESYNR2_ERROR_BMSK                         0x800000
+#define HWIO_IPA_0_GSI_TOP_XPU3_QAD1_ESYNR2_ERROR_SHFT                             0x17
+#define HWIO_IPA_0_GSI_TOP_XPU3_QAD1_ESYNR2_EXCLUSIVE_BMSK                     0x400000
+#define HWIO_IPA_0_GSI_TOP_XPU3_QAD1_ESYNR2_EXCLUSIVE_SHFT                         0x16
+#define HWIO_IPA_0_GSI_TOP_XPU3_QAD1_ESYNR2_FULL_BMSK                          0x200000
+#define HWIO_IPA_0_GSI_TOP_XPU3_QAD1_ESYNR2_FULL_SHFT                              0x15
+#define HWIO_IPA_0_GSI_TOP_XPU3_QAD1_ESYNR2_SHARED_BMSK                        0x100000
+#define HWIO_IPA_0_GSI_TOP_XPU3_QAD1_ESYNR2_SHARED_SHFT                            0x14
+#define HWIO_IPA_0_GSI_TOP_XPU3_QAD1_ESYNR2_WRITETHROUGH_BMSK                   0x80000
+#define HWIO_IPA_0_GSI_TOP_XPU3_QAD1_ESYNR2_WRITETHROUGH_SHFT                      0x13
+#define HWIO_IPA_0_GSI_TOP_XPU3_QAD1_ESYNR2_INNERNOALLOCATE_BMSK                0x40000
+#define HWIO_IPA_0_GSI_TOP_XPU3_QAD1_ESYNR2_INNERNOALLOCATE_SHFT                   0x12
+#define HWIO_IPA_0_GSI_TOP_XPU3_QAD1_ESYNR2_INNERCACHEABLE_BMSK                 0x20000
+#define HWIO_IPA_0_GSI_TOP_XPU3_QAD1_ESYNR2_INNERCACHEABLE_SHFT                    0x11
+#define HWIO_IPA_0_GSI_TOP_XPU3_QAD1_ESYNR2_INNERSHARED_BMSK                    0x10000
+#define HWIO_IPA_0_GSI_TOP_XPU3_QAD1_ESYNR2_INNERSHARED_SHFT                       0x10
+#define HWIO_IPA_0_GSI_TOP_XPU3_QAD1_ESYNR2_INNERTRANSIENT_BMSK                  0x8000
+#define HWIO_IPA_0_GSI_TOP_XPU3_QAD1_ESYNR2_INNERTRANSIENT_SHFT                     0xf
+#define HWIO_IPA_0_GSI_TOP_XPU3_QAD1_ESYNR2_INNERWRITETHROUGH_BMSK               0x4000
+#define HWIO_IPA_0_GSI_TOP_XPU3_QAD1_ESYNR2_INNERWRITETHROUGH_SHFT                  0xe
+#define HWIO_IPA_0_GSI_TOP_XPU3_QAD1_ESYNR2_PORTMREL_BMSK                        0x2000
+#define HWIO_IPA_0_GSI_TOP_XPU3_QAD1_ESYNR2_PORTMREL_SHFT                           0xd
+#define HWIO_IPA_0_GSI_TOP_XPU3_QAD1_ESYNR2_ORDEREDRD_BMSK                       0x1000
+#define HWIO_IPA_0_GSI_TOP_XPU3_QAD1_ESYNR2_ORDEREDRD_SHFT                          0xc
+#define HWIO_IPA_0_GSI_TOP_XPU3_QAD1_ESYNR2_ORDEREDWR_BMSK                        0x800
+#define HWIO_IPA_0_GSI_TOP_XPU3_QAD1_ESYNR2_ORDEREDWR_SHFT                          0xb
+#define HWIO_IPA_0_GSI_TOP_XPU3_QAD1_ESYNR2_OOORD_BMSK                            0x400
+#define HWIO_IPA_0_GSI_TOP_XPU3_QAD1_ESYNR2_OOORD_SHFT                              0xa
+#define HWIO_IPA_0_GSI_TOP_XPU3_QAD1_ESYNR2_OOOWR_BMSK                            0x200
+#define HWIO_IPA_0_GSI_TOP_XPU3_QAD1_ESYNR2_OOOWR_SHFT                              0x9
+#define HWIO_IPA_0_GSI_TOP_XPU3_QAD1_ESYNR2_NOALLOCATE_BMSK                       0x100
+#define HWIO_IPA_0_GSI_TOP_XPU3_QAD1_ESYNR2_NOALLOCATE_SHFT                         0x8
+#define HWIO_IPA_0_GSI_TOP_XPU3_QAD1_ESYNR2_TRANSIENT_BMSK                         0x80
+#define HWIO_IPA_0_GSI_TOP_XPU3_QAD1_ESYNR2_TRANSIENT_SHFT                          0x7
+#define HWIO_IPA_0_GSI_TOP_XPU3_QAD1_ESYNR2_MEMTYPE_BMSK                            0x7
+#define HWIO_IPA_0_GSI_TOP_XPU3_QAD1_ESYNR2_MEMTYPE_SHFT                            0x0
+
+#define HWIO_IPA_0_GSI_TOP_XPU3_QAD1_EAR1_ADDR                               (IPA_0_GSI_TOP_XPU3_REG_BASE      + 0x00000884)
+#define HWIO_IPA_0_GSI_TOP_XPU3_QAD1_EAR1_PHYS                               (IPA_0_GSI_TOP_XPU3_REG_BASE_PHYS + 0x00000884)
+#define HWIO_IPA_0_GSI_TOP_XPU3_QAD1_EAR1_OFFS                               (IPA_0_GSI_TOP_XPU3_REG_BASE_OFFS + 0x00000884)
+#define HWIO_IPA_0_GSI_TOP_XPU3_QAD1_EAR1_RMSK                               0xffffffff
+#define HWIO_IPA_0_GSI_TOP_XPU3_QAD1_EAR1_ATTR                                      0x1
+#define HWIO_IPA_0_GSI_TOP_XPU3_QAD1_EAR1_IN          \
+        in_dword_masked(HWIO_IPA_0_GSI_TOP_XPU3_QAD1_EAR1_ADDR, HWIO_IPA_0_GSI_TOP_XPU3_QAD1_EAR1_RMSK)
+#define HWIO_IPA_0_GSI_TOP_XPU3_QAD1_EAR1_INM(m)      \
+        in_dword_masked(HWIO_IPA_0_GSI_TOP_XPU3_QAD1_EAR1_ADDR, m)
+#define HWIO_IPA_0_GSI_TOP_XPU3_QAD1_EAR1_ADDR_63_32_BMSK                    0xffffffff
+#define HWIO_IPA_0_GSI_TOP_XPU3_QAD1_EAR1_ADDR_63_32_SHFT                           0x0
+
+#define HWIO_IPA_0_GSI_TOP_XPU3_RGN_OWNERSTATUSr_ADDR(r)                     (IPA_0_GSI_TOP_XPU3_REG_BASE      + 0x00000900 + 0x4 * (r))
+#define HWIO_IPA_0_GSI_TOP_XPU3_RGN_OWNERSTATUSr_PHYS(r)                     (IPA_0_GSI_TOP_XPU3_REG_BASE_PHYS + 0x00000900 + 0x4 * (r))
+#define HWIO_IPA_0_GSI_TOP_XPU3_RGN_OWNERSTATUSr_OFFS(r)                     (IPA_0_GSI_TOP_XPU3_REG_BASE_OFFS + 0x00000900 + 0x4 * (r))
+#define HWIO_IPA_0_GSI_TOP_XPU3_RGN_OWNERSTATUSr_RMSK                          0x1fffff
+#define HWIO_IPA_0_GSI_TOP_XPU3_RGN_OWNERSTATUSr_MAXr                                 0
+#define HWIO_IPA_0_GSI_TOP_XPU3_RGN_OWNERSTATUSr_ATTR                               0x1
+#define HWIO_IPA_0_GSI_TOP_XPU3_RGN_OWNERSTATUSr_INI(r)        \
+        in_dword_masked(HWIO_IPA_0_GSI_TOP_XPU3_RGN_OWNERSTATUSr_ADDR(r), HWIO_IPA_0_GSI_TOP_XPU3_RGN_OWNERSTATUSr_RMSK)
+#define HWIO_IPA_0_GSI_TOP_XPU3_RGN_OWNERSTATUSr_INMI(r,mask)    \
+        in_dword_masked(HWIO_IPA_0_GSI_TOP_XPU3_RGN_OWNERSTATUSr_ADDR(r), mask)
+#define HWIO_IPA_0_GSI_TOP_XPU3_RGN_OWNERSTATUSr_RGOWNERSTATUS_BMSK            0x1fffff
+#define HWIO_IPA_0_GSI_TOP_XPU3_RGN_OWNERSTATUSr_RGOWNERSTATUS_SHFT                 0x0
+
+#define HWIO_IPA_0_GSI_TOP_XPU3_RGn_GCR0_ADDR(n)                             (IPA_0_GSI_TOP_XPU3_REG_BASE      + 0x00001000 + 0x80 * (n))
+#define HWIO_IPA_0_GSI_TOP_XPU3_RGn_GCR0_PHYS(n)                             (IPA_0_GSI_TOP_XPU3_REG_BASE_PHYS + 0x00001000 + 0x80 * (n))
+#define HWIO_IPA_0_GSI_TOP_XPU3_RGn_GCR0_OFFS(n)                             (IPA_0_GSI_TOP_XPU3_REG_BASE_OFFS + 0x00001000 + 0x80 * (n))
+#define HWIO_IPA_0_GSI_TOP_XPU3_RGn_GCR0_RMSK                                     0x107
+#define HWIO_IPA_0_GSI_TOP_XPU3_RGn_GCR0_MAXn                                        20
+#define HWIO_IPA_0_GSI_TOP_XPU3_RGn_GCR0_ATTR                                       0x3
+#define HWIO_IPA_0_GSI_TOP_XPU3_RGn_GCR0_INI(n)        \
+        in_dword_masked(HWIO_IPA_0_GSI_TOP_XPU3_RGn_GCR0_ADDR(n), HWIO_IPA_0_GSI_TOP_XPU3_RGn_GCR0_RMSK)
+#define HWIO_IPA_0_GSI_TOP_XPU3_RGn_GCR0_INMI(n,mask)    \
+        in_dword_masked(HWIO_IPA_0_GSI_TOP_XPU3_RGn_GCR0_ADDR(n), mask)
+#define HWIO_IPA_0_GSI_TOP_XPU3_RGn_GCR0_OUTI(n,val)    \
+        out_dword(HWIO_IPA_0_GSI_TOP_XPU3_RGn_GCR0_ADDR(n),val)
+#define HWIO_IPA_0_GSI_TOP_XPU3_RGn_GCR0_OUTMI(n,mask,val) \
+        out_dword_masked_ns(HWIO_IPA_0_GSI_TOP_XPU3_RGn_GCR0_ADDR(n),mask,val,HWIO_IPA_0_GSI_TOP_XPU3_RGn_GCR0_INI(n))
+#define HWIO_IPA_0_GSI_TOP_XPU3_RGn_GCR0_RG_SEC_APPS_BMSK                         0x100
+#define HWIO_IPA_0_GSI_TOP_XPU3_RGn_GCR0_RG_SEC_APPS_SHFT                           0x8
+#define HWIO_IPA_0_GSI_TOP_XPU3_RGn_GCR0_RG_OWNER_BMSK                              0x7
+#define HWIO_IPA_0_GSI_TOP_XPU3_RGn_GCR0_RG_OWNER_SHFT                              0x0
+
+#define HWIO_IPA_0_GSI_TOP_XPU3_RGn_GCR3_ADDR(n)                             (IPA_0_GSI_TOP_XPU3_REG_BASE      + 0x0000100c + 0x80 * (n))
+#define HWIO_IPA_0_GSI_TOP_XPU3_RGn_GCR3_PHYS(n)                             (IPA_0_GSI_TOP_XPU3_REG_BASE_PHYS + 0x0000100c + 0x80 * (n))
+#define HWIO_IPA_0_GSI_TOP_XPU3_RGn_GCR3_OFFS(n)                             (IPA_0_GSI_TOP_XPU3_REG_BASE_OFFS + 0x0000100c + 0x80 * (n))
+#define HWIO_IPA_0_GSI_TOP_XPU3_RGn_GCR3_RMSK                                       0x1
+#define HWIO_IPA_0_GSI_TOP_XPU3_RGn_GCR3_MAXn                                        20
+#define HWIO_IPA_0_GSI_TOP_XPU3_RGn_GCR3_ATTR                                       0x3
+#define HWIO_IPA_0_GSI_TOP_XPU3_RGn_GCR3_INI(n)        \
+        in_dword_masked(HWIO_IPA_0_GSI_TOP_XPU3_RGn_GCR3_ADDR(n), HWIO_IPA_0_GSI_TOP_XPU3_RGn_GCR3_RMSK)
+#define HWIO_IPA_0_GSI_TOP_XPU3_RGn_GCR3_INMI(n,mask)    \
+        in_dword_masked(HWIO_IPA_0_GSI_TOP_XPU3_RGn_GCR3_ADDR(n), mask)
+#define HWIO_IPA_0_GSI_TOP_XPU3_RGn_GCR3_OUTI(n,val)    \
+        out_dword(HWIO_IPA_0_GSI_TOP_XPU3_RGn_GCR3_ADDR(n),val)
+#define HWIO_IPA_0_GSI_TOP_XPU3_RGn_GCR3_OUTMI(n,mask,val) \
+        out_dword_masked_ns(HWIO_IPA_0_GSI_TOP_XPU3_RGn_GCR3_ADDR(n),mask,val,HWIO_IPA_0_GSI_TOP_XPU3_RGn_GCR3_INI(n))
+#define HWIO_IPA_0_GSI_TOP_XPU3_RGn_GCR3_SECURE_ACCESS_LOCK_BMSK                    0x1
+#define HWIO_IPA_0_GSI_TOP_XPU3_RGn_GCR3_SECURE_ACCESS_LOCK_SHFT                    0x0
+
+#define HWIO_IPA_0_GSI_TOP_XPU3_RGn_CR0_ADDR(n)                              (IPA_0_GSI_TOP_XPU3_REG_BASE      + 0x00001010 + 0x80 * (n))
+#define HWIO_IPA_0_GSI_TOP_XPU3_RGn_CR0_PHYS(n)                              (IPA_0_GSI_TOP_XPU3_REG_BASE_PHYS + 0x00001010 + 0x80 * (n))
+#define HWIO_IPA_0_GSI_TOP_XPU3_RGn_CR0_OFFS(n)                              (IPA_0_GSI_TOP_XPU3_REG_BASE_OFFS + 0x00001010 + 0x80 * (n))
+#define HWIO_IPA_0_GSI_TOP_XPU3_RGn_CR0_RMSK                                        0x1
+#define HWIO_IPA_0_GSI_TOP_XPU3_RGn_CR0_MAXn                                         20
+#define HWIO_IPA_0_GSI_TOP_XPU3_RGn_CR0_ATTR                                        0x3
+#define HWIO_IPA_0_GSI_TOP_XPU3_RGn_CR0_INI(n)        \
+        in_dword_masked(HWIO_IPA_0_GSI_TOP_XPU3_RGn_CR0_ADDR(n), HWIO_IPA_0_GSI_TOP_XPU3_RGn_CR0_RMSK)
+#define HWIO_IPA_0_GSI_TOP_XPU3_RGn_CR0_INMI(n,mask)    \
+        in_dword_masked(HWIO_IPA_0_GSI_TOP_XPU3_RGn_CR0_ADDR(n), mask)
+#define HWIO_IPA_0_GSI_TOP_XPU3_RGn_CR0_OUTI(n,val)    \
+        out_dword(HWIO_IPA_0_GSI_TOP_XPU3_RGn_CR0_ADDR(n),val)
+#define HWIO_IPA_0_GSI_TOP_XPU3_RGn_CR0_OUTMI(n,mask,val) \
+        out_dword_masked_ns(HWIO_IPA_0_GSI_TOP_XPU3_RGn_CR0_ADDR(n),mask,val,HWIO_IPA_0_GSI_TOP_XPU3_RGn_CR0_INI(n))
+#define HWIO_IPA_0_GSI_TOP_XPU3_RGn_CR0_RGSCLRDEN_APPS_BMSK                         0x1
+#define HWIO_IPA_0_GSI_TOP_XPU3_RGn_CR0_RGSCLRDEN_APPS_SHFT                         0x0
+
+#define HWIO_IPA_0_GSI_TOP_XPU3_RGn_CR1_ADDR(n)                              (IPA_0_GSI_TOP_XPU3_REG_BASE      + 0x00001014 + 0x80 * (n))
+#define HWIO_IPA_0_GSI_TOP_XPU3_RGn_CR1_PHYS(n)                              (IPA_0_GSI_TOP_XPU3_REG_BASE_PHYS + 0x00001014 + 0x80 * (n))
+#define HWIO_IPA_0_GSI_TOP_XPU3_RGn_CR1_OFFS(n)                              (IPA_0_GSI_TOP_XPU3_REG_BASE_OFFS + 0x00001014 + 0x80 * (n))
+#define HWIO_IPA_0_GSI_TOP_XPU3_RGn_CR1_RMSK                                        0x7
+#define HWIO_IPA_0_GSI_TOP_XPU3_RGn_CR1_MAXn                                         20
+#define HWIO_IPA_0_GSI_TOP_XPU3_RGn_CR1_ATTR                                        0x3
+#define HWIO_IPA_0_GSI_TOP_XPU3_RGn_CR1_INI(n)        \
+        in_dword_masked(HWIO_IPA_0_GSI_TOP_XPU3_RGn_CR1_ADDR(n), HWIO_IPA_0_GSI_TOP_XPU3_RGn_CR1_RMSK)
+#define HWIO_IPA_0_GSI_TOP_XPU3_RGn_CR1_INMI(n,mask)    \
+        in_dword_masked(HWIO_IPA_0_GSI_TOP_XPU3_RGn_CR1_ADDR(n), mask)
+#define HWIO_IPA_0_GSI_TOP_XPU3_RGn_CR1_OUTI(n,val)    \
+        out_dword(HWIO_IPA_0_GSI_TOP_XPU3_RGn_CR1_ADDR(n),val)
+#define HWIO_IPA_0_GSI_TOP_XPU3_RGn_CR1_OUTMI(n,mask,val) \
+        out_dword_masked_ns(HWIO_IPA_0_GSI_TOP_XPU3_RGn_CR1_ADDR(n),mask,val,HWIO_IPA_0_GSI_TOP_XPU3_RGn_CR1_INI(n))
+#define HWIO_IPA_0_GSI_TOP_XPU3_RGn_CR1_RGCLRDEN_BMSK                               0x7
+#define HWIO_IPA_0_GSI_TOP_XPU3_RGn_CR1_RGCLRDEN_SHFT                               0x0
+
+#define HWIO_IPA_0_GSI_TOP_XPU3_RGn_CR2_ADDR(n)                              (IPA_0_GSI_TOP_XPU3_REG_BASE      + 0x00001018 + 0x80 * (n))
+#define HWIO_IPA_0_GSI_TOP_XPU3_RGn_CR2_PHYS(n)                              (IPA_0_GSI_TOP_XPU3_REG_BASE_PHYS + 0x00001018 + 0x80 * (n))
+#define HWIO_IPA_0_GSI_TOP_XPU3_RGn_CR2_OFFS(n)                              (IPA_0_GSI_TOP_XPU3_REG_BASE_OFFS + 0x00001018 + 0x80 * (n))
+#define HWIO_IPA_0_GSI_TOP_XPU3_RGn_CR2_RMSK                                        0x1
+#define HWIO_IPA_0_GSI_TOP_XPU3_RGn_CR2_MAXn                                         20
+#define HWIO_IPA_0_GSI_TOP_XPU3_RGn_CR2_ATTR                                        0x3
+#define HWIO_IPA_0_GSI_TOP_XPU3_RGn_CR2_INI(n)        \
+        in_dword_masked(HWIO_IPA_0_GSI_TOP_XPU3_RGn_CR2_ADDR(n), HWIO_IPA_0_GSI_TOP_XPU3_RGn_CR2_RMSK)
+#define HWIO_IPA_0_GSI_TOP_XPU3_RGn_CR2_INMI(n,mask)    \
+        in_dword_masked(HWIO_IPA_0_GSI_TOP_XPU3_RGn_CR2_ADDR(n), mask)
+#define HWIO_IPA_0_GSI_TOP_XPU3_RGn_CR2_OUTI(n,val)    \
+        out_dword(HWIO_IPA_0_GSI_TOP_XPU3_RGn_CR2_ADDR(n),val)
+#define HWIO_IPA_0_GSI_TOP_XPU3_RGn_CR2_OUTMI(n,mask,val) \
+        out_dword_masked_ns(HWIO_IPA_0_GSI_TOP_XPU3_RGn_CR2_ADDR(n),mask,val,HWIO_IPA_0_GSI_TOP_XPU3_RGn_CR2_INI(n))
+#define HWIO_IPA_0_GSI_TOP_XPU3_RGn_CR2_RGSCLWREN_APPS_BMSK                         0x1
+#define HWIO_IPA_0_GSI_TOP_XPU3_RGn_CR2_RGSCLWREN_APPS_SHFT                         0x0
+
+#define HWIO_IPA_0_GSI_TOP_XPU3_RGn_CR3_ADDR(n)                              (IPA_0_GSI_TOP_XPU3_REG_BASE      + 0x0000101c + 0x80 * (n))
+#define HWIO_IPA_0_GSI_TOP_XPU3_RGn_CR3_PHYS(n)                              (IPA_0_GSI_TOP_XPU3_REG_BASE_PHYS + 0x0000101c + 0x80 * (n))
+#define HWIO_IPA_0_GSI_TOP_XPU3_RGn_CR3_OFFS(n)                              (IPA_0_GSI_TOP_XPU3_REG_BASE_OFFS + 0x0000101c + 0x80 * (n))
+#define HWIO_IPA_0_GSI_TOP_XPU3_RGn_CR3_RMSK                                        0x7
+#define HWIO_IPA_0_GSI_TOP_XPU3_RGn_CR3_MAXn                                         20
+#define HWIO_IPA_0_GSI_TOP_XPU3_RGn_CR3_ATTR                                        0x3
+#define HWIO_IPA_0_GSI_TOP_XPU3_RGn_CR3_INI(n)        \
+        in_dword_masked(HWIO_IPA_0_GSI_TOP_XPU3_RGn_CR3_ADDR(n), HWIO_IPA_0_GSI_TOP_XPU3_RGn_CR3_RMSK)
+#define HWIO_IPA_0_GSI_TOP_XPU3_RGn_CR3_INMI(n,mask)    \
+        in_dword_masked(HWIO_IPA_0_GSI_TOP_XPU3_RGn_CR3_ADDR(n), mask)
+#define HWIO_IPA_0_GSI_TOP_XPU3_RGn_CR3_OUTI(n,val)    \
+        out_dword(HWIO_IPA_0_GSI_TOP_XPU3_RGn_CR3_ADDR(n),val)
+#define HWIO_IPA_0_GSI_TOP_XPU3_RGn_CR3_OUTMI(n,mask,val) \
+        out_dword_masked_ns(HWIO_IPA_0_GSI_TOP_XPU3_RGn_CR3_ADDR(n),mask,val,HWIO_IPA_0_GSI_TOP_XPU3_RGn_CR3_INI(n))
+#define HWIO_IPA_0_GSI_TOP_XPU3_RGn_CR3_RGCLWREN_BMSK                               0x7
+#define HWIO_IPA_0_GSI_TOP_XPU3_RGn_CR3_RGCLWREN_SHFT                               0x0
+
+#define HWIO_IPA_0_GSI_TOP_XPU3_RGn_RACR_ADDR(n)                             (IPA_0_GSI_TOP_XPU3_REG_BASE      + 0x00001040 + 0x80 * (n))
+#define HWIO_IPA_0_GSI_TOP_XPU3_RGn_RACR_PHYS(n)                             (IPA_0_GSI_TOP_XPU3_REG_BASE_PHYS + 0x00001040 + 0x80 * (n))
+#define HWIO_IPA_0_GSI_TOP_XPU3_RGn_RACR_OFFS(n)                             (IPA_0_GSI_TOP_XPU3_REG_BASE_OFFS + 0x00001040 + 0x80 * (n))
+#define HWIO_IPA_0_GSI_TOP_XPU3_RGn_RACR_RMSK                                0xffffffff
+#define HWIO_IPA_0_GSI_TOP_XPU3_RGn_RACR_MAXn                                        20
+#define HWIO_IPA_0_GSI_TOP_XPU3_RGn_RACR_ATTR                                       0x3
+#define HWIO_IPA_0_GSI_TOP_XPU3_RGn_RACR_INI(n)        \
+        in_dword_masked(HWIO_IPA_0_GSI_TOP_XPU3_RGn_RACR_ADDR(n), HWIO_IPA_0_GSI_TOP_XPU3_RGn_RACR_RMSK)
+#define HWIO_IPA_0_GSI_TOP_XPU3_RGn_RACR_INMI(n,mask)    \
+        in_dword_masked(HWIO_IPA_0_GSI_TOP_XPU3_RGn_RACR_ADDR(n), mask)
+#define HWIO_IPA_0_GSI_TOP_XPU3_RGn_RACR_OUTI(n,val)    \
+        out_dword(HWIO_IPA_0_GSI_TOP_XPU3_RGn_RACR_ADDR(n),val)
+#define HWIO_IPA_0_GSI_TOP_XPU3_RGn_RACR_OUTMI(n,mask,val) \
+        out_dword_masked_ns(HWIO_IPA_0_GSI_TOP_XPU3_RGn_RACR_ADDR(n),mask,val,HWIO_IPA_0_GSI_TOP_XPU3_RGn_RACR_INI(n))
+#define HWIO_IPA_0_GSI_TOP_XPU3_RGn_RACR_RE_BMSK                             0xffffffff
+#define HWIO_IPA_0_GSI_TOP_XPU3_RGn_RACR_RE_SHFT                                    0x0
+
+#define HWIO_IPA_0_GSI_TOP_XPU3_RGn_WACR_ADDR(n)                             (IPA_0_GSI_TOP_XPU3_REG_BASE      + 0x00001060 + 0x80 * (n))
+#define HWIO_IPA_0_GSI_TOP_XPU3_RGn_WACR_PHYS(n)                             (IPA_0_GSI_TOP_XPU3_REG_BASE_PHYS + 0x00001060 + 0x80 * (n))
+#define HWIO_IPA_0_GSI_TOP_XPU3_RGn_WACR_OFFS(n)                             (IPA_0_GSI_TOP_XPU3_REG_BASE_OFFS + 0x00001060 + 0x80 * (n))
+#define HWIO_IPA_0_GSI_TOP_XPU3_RGn_WACR_RMSK                                0xffffffff
+#define HWIO_IPA_0_GSI_TOP_XPU3_RGn_WACR_MAXn                                        20
+#define HWIO_IPA_0_GSI_TOP_XPU3_RGn_WACR_ATTR                                       0x3
+#define HWIO_IPA_0_GSI_TOP_XPU3_RGn_WACR_INI(n)        \
+        in_dword_masked(HWIO_IPA_0_GSI_TOP_XPU3_RGn_WACR_ADDR(n), HWIO_IPA_0_GSI_TOP_XPU3_RGn_WACR_RMSK)
+#define HWIO_IPA_0_GSI_TOP_XPU3_RGn_WACR_INMI(n,mask)    \
+        in_dword_masked(HWIO_IPA_0_GSI_TOP_XPU3_RGn_WACR_ADDR(n), mask)
+#define HWIO_IPA_0_GSI_TOP_XPU3_RGn_WACR_OUTI(n,val)    \
+        out_dword(HWIO_IPA_0_GSI_TOP_XPU3_RGn_WACR_ADDR(n),val)
+#define HWIO_IPA_0_GSI_TOP_XPU3_RGn_WACR_OUTMI(n,mask,val) \
+        out_dword_masked_ns(HWIO_IPA_0_GSI_TOP_XPU3_RGn_WACR_ADDR(n),mask,val,HWIO_IPA_0_GSI_TOP_XPU3_RGn_WACR_INI(n))
+#define HWIO_IPA_0_GSI_TOP_XPU3_RGn_WACR_WE_BMSK                             0xffffffff
+#define HWIO_IPA_0_GSI_TOP_XPU3_RGn_WACR_WE_SHFT                                    0x0
+
+
+#endif /* __GSI_HWIO_H__ */

drivers/platform/msm/ipa/ipa_v3/dump/ipa5.0/gsi_hwio_def.h

@@ -0,0 +1,4991 @@
+/* SPDX-License-Identifier: GPL-2.0-only */
+/*
+ * Copyright (c) 2021, The Linux Foundation. All rights reserved.
+ */
+
+#ifndef __GSI_HWIO_DEF_H__
+#define __GSI_HWIO_DEF_H__
+/**
+  @file gsi_hwio.h
+  @brief Auto-generated HWIO interface include file.
+
+  This file contains HWIO register definitions for the following modules:
+    IPA_0_GSI_TOP_.*
+
+  'Include' filters applied: <none>
+  'Exclude' filters applied: RESERVED DUMMY
+*/
+
+/*----------------------------------------------------------------------------
+ * MODULE: GSI
+ *--------------------------------------------------------------------------*/
+
+/*===========================================================================*/
+/*!
+  @brief Bit Field definition of register: GSI_CFG
+*/
+/*===========================================================================*/
+/* Structure definition of register */
+struct gsi_hwio_def_gsi_cfg_s
+{
+  u32 gsi_enable : 1;
+  u32 mcs_enable : 1;
+  u32 double_mcs_clk_freq : 1;
+  u32 uc_is_mcs : 1;
+  u32 gsi_pwr_clps : 1;
+  u32 bp_mtrix_disable : 1;
+  u32 reserved0 : 2;
+  u32 sleep_clk_div : 4;
+  u32 reserved1 : 20;
+};
+
+/* Union definition of register */
+union gsi_hwio_def_gsi_cfg_u
+{
+  struct gsi_hwio_def_gsi_cfg_s def;
+  u32 value;
+};
+
+/*===========================================================================*/
+/*!
+  @brief Bit Field definition of register: GSI_MANAGER_MCS_CODE_VER
+*/
+/*===========================================================================*/
+/* Structure definition of register */
+struct gsi_hwio_def_gsi_manager_mcs_code_ver_s
+{
+  u32 ver : 32;
+};
+
+/* Union definition of register */
+union gsi_hwio_def_gsi_manager_mcs_code_ver_u
+{
+  struct gsi_hwio_def_gsi_manager_mcs_code_ver_s def;
+  u32 value;
+};
+
+/*===========================================================================*/
+/*!
+  @brief Bit Field definition of register: GSI_ZEROS
+*/
+/*===========================================================================*/
+/* Structure definition of register */
+struct gsi_hwio_def_gsi_zeros_s
+{
+  u32 zeros : 32;
+};
+
+/* Union definition of register */
+union gsi_hwio_def_gsi_zeros_u
+{
+  struct gsi_hwio_def_gsi_zeros_s def;
+  u32 value;
+};
+
+/*===========================================================================*/
+/*!
+  @brief Bit Field definition of register: GSI_PERIPH_BASE_ADDR_LSB
+*/
+/*===========================================================================*/
+/* Structure definition of register */
+struct gsi_hwio_def_gsi_periph_base_addr_lsb_s
+{
+  u32 base_addr : 32;
+};
+
+/* Union definition of register */
+union gsi_hwio_def_gsi_periph_base_addr_lsb_u
+{
+  struct gsi_hwio_def_gsi_periph_base_addr_lsb_s def;
+  u32 value;
+};
+
+/*===========================================================================*/
+/*!
+  @brief Bit Field definition of register: GSI_PERIPH_BASE_ADDR_MSB
+*/
+/*===========================================================================*/
+/* Structure definition of register */
+struct gsi_hwio_def_gsi_periph_base_addr_msb_s
+{
+  u32 base_addr : 32;
+};
+
+/* Union definition of register */
+union gsi_hwio_def_gsi_periph_base_addr_msb_u
+{
+  struct gsi_hwio_def_gsi_periph_base_addr_msb_s def;
+  u32 value;
+};
+
+/*===========================================================================*/
+/*!
+  @brief Bit Field definition of register: GSI_CGC_CTRL
+*/
+/*===========================================================================*/
+/* Structure definition of register */
+struct gsi_hwio_def_gsi_cgc_ctrl_s
+{
+  u32 region_1_hw_cgc_en : 1;
+  u32 region_2_hw_cgc_en : 1;
+  u32 region_3_hw_cgc_en : 1;
+  u32 region_4_hw_cgc_en : 1;
+  u32 region_5_hw_cgc_en : 1;
+  u32 region_6_hw_cgc_en : 1;
+  u32 region_7_hw_cgc_en : 1;
+  u32 region_8_hw_cgc_en : 1;
+  u32 region_9_hw_cgc_en : 1;
+  u32 region_10_hw_cgc_en : 1;
+  u32 region_11_hw_cgc_en : 1;
+  u32 region_12_hw_cgc_en : 1;
+  u32 region_13_hw_cgc_en : 1;
+  u32 region_14_hw_cgc_en : 1;
+  u32 region_15_hw_cgc_en : 1;
+  u32 region_16_hw_cgc_en : 1;
+  u32 reserved0 : 16;
+};
+
+/* Union definition of register */
+union gsi_hwio_def_gsi_cgc_ctrl_u
+{
+  struct gsi_hwio_def_gsi_cgc_ctrl_s def;
+  u32 value;
+};
+
+/*===========================================================================*/
+/*!
+  @brief Bit Field definition of register: GSI_MOQA_CFG
+*/
+/*===========================================================================*/
+/* Structure definition of register */
+struct gsi_hwio_def_gsi_moqa_cfg_s
+{
+  u32 client_req_prio : 8;
+  u32 client_oord : 8;
+  u32 client_oowr : 8;
+  u32 reserved0 : 8;
+};
+
+/* Union definition of register */
+union gsi_hwio_def_gsi_moqa_cfg_u
+{
+  struct gsi_hwio_def_gsi_moqa_cfg_s def;
+  u32 value;
+};
+
+/*===========================================================================*/
+/*!
+  @brief Bit Field definition of register: GSI_REE_CFG
+*/
+/*===========================================================================*/
+/* Structure definition of register */
+struct gsi_hwio_def_gsi_ree_cfg_s
+{
+  u32 move_to_esc_clr_mode_trsh : 1;
+  u32 channel_empty_int_enable : 1;
+  u32 reserved0 : 6;
+  u32 max_burst_size : 8;
+  u32 reserved1 : 16;
+};
+
+/* Union definition of register */
+union gsi_hwio_def_gsi_ree_cfg_u
+{
+  struct gsi_hwio_def_gsi_ree_cfg_s def;
+  u32 value;
+};
+
+/*===========================================================================*/
+/*!
+  @brief Bit Field definition of register: GSI_PERIPH_PENDING_k
+*/
+/*===========================================================================*/
+/* Structure definition of register */
+struct gsi_hwio_def_gsi_periph_pending_k_s
+{
+  u32 chid_bit_map : 32;
+};
+
+/* Union definition of register */
+union gsi_hwio_def_gsi_periph_pending_k_u
+{
+  struct gsi_hwio_def_gsi_periph_pending_k_s def;
+  u32 value;
+};
+
+/*===========================================================================*/
+/*!
+  @brief Bit Field definition of register: GSI_MSI_CACHEATTR
+*/
+/*===========================================================================*/
+/* Structure definition of register */
+struct gsi_hwio_def_gsi_msi_cacheattr_s
+{
+  u32 ashared : 1;
+  u32 ainnershared : 1;
+  u32 anoallocate : 1;
+  u32 atransient : 1;
+  u32 areqpriority : 2;
+  u32 reserved0 : 26;
+};
+
+/* Union definition of register */
+union gsi_hwio_def_gsi_msi_cacheattr_u
+{
+  struct gsi_hwio_def_gsi_msi_cacheattr_s def;
+  u32 value;
+};
+
+/*===========================================================================*/
+/*!
+  @brief Bit Field definition of register: GSI_EVENT_CACHEATTR
+*/
+/*===========================================================================*/
+/* Structure definition of register */
+struct gsi_hwio_def_gsi_event_cacheattr_s
+{
+  u32 ashared : 1;
+  u32 ainnershared : 1;
+  u32 anoallocate : 1;
+  u32 atransient : 1;
+  u32 areqpriority : 2;
+  u32 reserved0 : 26;
+};
+
+/* Union definition of register */
+union gsi_hwio_def_gsi_event_cacheattr_u
+{
+  struct gsi_hwio_def_gsi_event_cacheattr_s def;
+  u32 value;
+};
+
+/*===========================================================================*/
+/*!
+  @brief Bit Field definition of register: GSI_DATA_CACHEATTR
+*/
+/*===========================================================================*/
+/* Structure definition of register */
+struct gsi_hwio_def_gsi_data_cacheattr_s
+{
+  u32 ashared : 1;
+  u32 ainnershared : 1;
+  u32 anoallocate : 1;
+  u32 atransient : 1;
+  u32 areqpriority : 2;
+  u32 reserved0 : 26;
+};
+
+/* Union definition of register */
+union gsi_hwio_def_gsi_data_cacheattr_u
+{
+  struct gsi_hwio_def_gsi_data_cacheattr_s def;
+  u32 value;
+};
+
+/*===========================================================================*/
+/*!
+  @brief Bit Field definition of register: GSI_TRE_CACHEATTR
+*/
+/*===========================================================================*/
+/* Structure definition of register */
+struct gsi_hwio_def_gsi_tre_cacheattr_s
+{
+  u32 ashared : 1;
+  u32 ainnershared : 1;
+  u32 anoallocate : 1;
+  u32 atransient : 1;
+  u32 areqpriority : 2;
+  u32 reserved0 : 26;
+};
+
+/* Union definition of register */
+union gsi_hwio_def_gsi_tre_cacheattr_u
+{
+  struct gsi_hwio_def_gsi_tre_cacheattr_s def;
+  u32 value;
+};
+
+/*===========================================================================*/
+/*!
+  @brief Bit Field definition of register: IC_INT_WEIGHT_REE
+*/
+/*===========================================================================*/
+/* Structure definition of register */
+struct gsi_hwio_def_ic_int_weight_ree_s
+{
+  u32 stop_ch_comp_int_weight : 4;
+  u32 new_re_int_weight : 4;
+  u32 ch_empty_int_weight : 4;
+  u32 reserved0 : 20;
+};
+
+/* Union definition of register */
+union gsi_hwio_def_ic_int_weight_ree_u
+{
+  struct gsi_hwio_def_ic_int_weight_ree_s def;
+  u32 value;
+};
+
+/*===========================================================================*/
+/*!
+  @brief Bit Field definition of register: IC_INT_WEIGHT_EVT_ENG
+*/
+/*===========================================================================*/
+/* Structure definition of register */
+struct gsi_hwio_def_ic_int_weight_evt_eng_s
+{
+  u32 evnt_eng_int_weight : 4;
+  u32 reserved0 : 28;
+};
+
+/* Union definition of register */
+union gsi_hwio_def_ic_int_weight_evt_eng_u
+{
+  struct gsi_hwio_def_ic_int_weight_evt_eng_s def;
+  u32 value;
+};
+
+/*===========================================================================*/
+/*!
+  @brief Bit Field definition of register: IC_INT_WEIGHT_INT_ENG
+*/
+/*===========================================================================*/
+/* Structure definition of register */
+struct gsi_hwio_def_ic_int_weight_int_eng_s
+{
+  u32 int_eng_int_weight : 4;
+  u32 reserved0 : 28;
+};
+
+/* Union definition of register */
+union gsi_hwio_def_ic_int_weight_int_eng_u
+{
+  struct gsi_hwio_def_ic_int_weight_int_eng_s def;
+  u32 value;
+};
+
+/*===========================================================================*/
+/*!
+  @brief Bit Field definition of register: IC_INT_WEIGHT_CSR
+*/
+/*===========================================================================*/
+/* Structure definition of register */
+struct gsi_hwio_def_ic_int_weight_csr_s
+{
+  u32 ch_cmd_int_weight : 4;
+  u32 ee_generic_int_weight : 4;
+  u32 reserved0 : 24;
+};
+
+/* Union definition of register */
+union gsi_hwio_def_ic_int_weight_csr_u
+{
+  struct gsi_hwio_def_ic_int_weight_csr_s def;
+  u32 value;
+};
+
+/*===========================================================================*/
+/*!
+  @brief Bit Field definition of register: IC_INT_WEIGHT_TLV_ENG
+*/
+/*===========================================================================*/
+/* Structure definition of register */
+struct gsi_hwio_def_ic_int_weight_tlv_eng_s
+{
+  u32 tlv_0_int_weight : 4;
+  u32 tlv_1_int_weight : 4;
+  u32 tlv_2_int_weight : 4;
+  u32 ch_not_full_int_weight : 4;
+  u32 reserved0 : 16;
+};
+
+/* Union definition of register */
+union gsi_hwio_def_ic_int_weight_tlv_eng_u
+{
+  struct gsi_hwio_def_ic_int_weight_tlv_eng_s def;
+  u32 value;
+};
+
+/*===========================================================================*/
+/*!
+  @brief Bit Field definition of register: IC_INT_WEIGHT_TIMER_ENG
+*/
+/*===========================================================================*/
+/* Structure definition of register */
+struct gsi_hwio_def_ic_int_weight_timer_eng_s
+{
+  u32 timer_int_weight : 4;
+  u32 reserved0 : 28;
+};
+
+/* Union definition of register */
+union gsi_hwio_def_ic_int_weight_timer_eng_u
+{
+  struct gsi_hwio_def_ic_int_weight_timer_eng_s def;
+  u32 value;
+};
+
+/*===========================================================================*/
+/*!
+  @brief Bit Field definition of register: IC_INT_WEIGHT_DB_ENG
+*/
+/*===========================================================================*/
+/* Structure definition of register */
+struct gsi_hwio_def_ic_int_weight_db_eng_s
+{
+  u32 new_db_int_weight : 4;
+  u32 reserved0 : 28;
+};
+
+/* Union definition of register */
+union gsi_hwio_def_ic_int_weight_db_eng_u
+{
+  struct gsi_hwio_def_ic_int_weight_db_eng_s def;
+  u32 value;
+};
+
+/*===========================================================================*/
+/*!
+  @brief Bit Field definition of register: IC_INT_WEIGHT_RD_WR_ENG
+*/
+/*===========================================================================*/
+/* Structure definition of register */
+struct gsi_hwio_def_ic_int_weight_rd_wr_eng_s
+{
+  u32 read_int_weight : 4;
+  u32 write_int_weight : 4;
+  u32 reserved0 : 24;
+};
+
+/* Union definition of register */
+union gsi_hwio_def_ic_int_weight_rd_wr_eng_u
+{
+  struct gsi_hwio_def_ic_int_weight_rd_wr_eng_s def;
+  u32 value;
+};
+
+/*===========================================================================*/
+/*!
+  @brief Bit Field definition of register: IC_INT_WEIGHT_UCONTROLLER_ENG
+*/
+/*===========================================================================*/
+/* Structure definition of register */
+struct gsi_hwio_def_ic_int_weight_ucontroller_eng_s
+{
+  u32 ucontroller_gp_int_weight : 4;
+  u32 reserved0 : 28;
+};
+
+/* Union definition of register */
+union gsi_hwio_def_ic_int_weight_ucontroller_eng_u
+{
+  struct gsi_hwio_def_ic_int_weight_ucontroller_eng_s def;
+  u32 value;
+};
+
+/*===========================================================================*/
+/*!
+  @brief Bit Field definition of register: LOW_LATENCY_ARB_WEIGHT
+*/
+/*===========================================================================*/
+/* Structure definition of register */
+struct gsi_hwio_def_low_latency_arb_weight_s
+{
+  u32 ll_weight : 6;
+  u32 reserved0 : 2;
+  u32 non_ll_weight : 6;
+  u32 reserved1 : 2;
+  u32 ll_non_ll_fix_priority : 1;
+  u32 reserved2 : 15;
+};
+
+/* Union definition of register */
+union gsi_hwio_def_low_latency_arb_weight_u
+{
+  struct gsi_hwio_def_low_latency_arb_weight_s def;
+  u32 value;
+};
+
+/*===========================================================================*/
+/*!
+  @brief Bit Field definition of register: GSI_MANAGER_EE_QOS_n
+*/
+/*===========================================================================*/
+/* Structure definition of register */
+struct gsi_hwio_def_gsi_manager_ee_qos_n_s
+{
+  u32 ee_prio : 2;
+  u32 reserved0 : 6;
+  u32 max_ch_alloc : 8;
+  u32 max_ev_alloc : 8;
+  u32 reserved1 : 8;
+};
+
+/* Union definition of register */
+union gsi_hwio_def_gsi_manager_ee_qos_n_u
+{
+  struct gsi_hwio_def_gsi_manager_ee_qos_n_s def;
+  u32 value;
+};
+
+/*===========================================================================*/
+/*!
+  @brief Bit Field definition of register: GSI_SHRAM_PTR_CH_CNTXT_BASE_ADDR
+*/
+/*===========================================================================*/
+/* Structure definition of register */
+struct gsi_hwio_def_gsi_shram_ptr_ch_cntxt_base_addr_s
+{
+  u32 shram_ptr : 16;
+  u32 reserved0 : 16;
+};
+
+/* Union definition of register */
+union gsi_hwio_def_gsi_shram_ptr_ch_cntxt_base_addr_u
+{
+  struct gsi_hwio_def_gsi_shram_ptr_ch_cntxt_base_addr_s def;
+  u32 value;
+};
+
+/*===========================================================================*/
+/*!
+  @brief Bit Field definition of register: GSI_SHRAM_PTR_EV_CNTXT_BASE_ADDR
+*/
+/*===========================================================================*/
+/* Structure definition of register */
+struct gsi_hwio_def_gsi_shram_ptr_ev_cntxt_base_addr_s
+{
+  u32 shram_ptr : 16;
+  u32 reserved0 : 16;
+};
+
+/* Union definition of register */
+union gsi_hwio_def_gsi_shram_ptr_ev_cntxt_base_addr_u
+{
+  struct gsi_hwio_def_gsi_shram_ptr_ev_cntxt_base_addr_s def;
+  u32 value;
+};
+
+/*===========================================================================*/
+/*!
+  @brief Bit Field definition of register: GSI_SHRAM_PTR_RE_STORAGE_BASE_ADDR
+*/
+/*===========================================================================*/
+/* Structure definition of register */
+struct gsi_hwio_def_gsi_shram_ptr_re_storage_base_addr_s
+{
+  u32 shram_ptr : 16;
+  u32 reserved0 : 16;
+};
+
+/* Union definition of register */
+union gsi_hwio_def_gsi_shram_ptr_re_storage_base_addr_u
+{
+  struct gsi_hwio_def_gsi_shram_ptr_re_storage_base_addr_s def;
+  u32 value;
+};
+
+/*===========================================================================*/
+/*!
+  @brief Bit Field definition of register: GSI_SHRAM_PTR_RE_ESC_BUF_BASE_ADDR
+*/
+/*===========================================================================*/
+/* Structure definition of register */
+struct gsi_hwio_def_gsi_shram_ptr_re_esc_buf_base_addr_s
+{
+  u32 shram_ptr : 16;
+  u32 reserved0 : 16;
+};
+
+/* Union definition of register */
+union gsi_hwio_def_gsi_shram_ptr_re_esc_buf_base_addr_u
+{
+  struct gsi_hwio_def_gsi_shram_ptr_re_esc_buf_base_addr_s def;
+  u32 value;
+};
+
+/*===========================================================================*/
+/*!
+  @brief Bit Field definition of register: GSI_SHRAM_PTR_EE_SCRACH_BASE_ADDR
+*/
+/*===========================================================================*/
+/* Structure definition of register */
+struct gsi_hwio_def_gsi_shram_ptr_ee_scrach_base_addr_s
+{
+  u32 shram_ptr : 16;
+  u32 reserved0 : 16;
+};
+
+/* Union definition of register */
+union gsi_hwio_def_gsi_shram_ptr_ee_scrach_base_addr_u
+{
+  struct gsi_hwio_def_gsi_shram_ptr_ee_scrach_base_addr_s def;
+  u32 value;
+};
+
+/*===========================================================================*/
+/*!
+  @brief Bit Field definition of register: GSI_SHRAM_PTR_FUNC_STACK_BASE_ADDR
+*/
+/*===========================================================================*/
+/* Structure definition of register */
+struct gsi_hwio_def_gsi_shram_ptr_func_stack_base_addr_s
+{
+  u32 shram_ptr : 16;
+  u32 reserved0 : 16;
+};
+
+/* Union definition of register */
+union gsi_hwio_def_gsi_shram_ptr_func_stack_base_addr_u
+{
+  struct gsi_hwio_def_gsi_shram_ptr_func_stack_base_addr_s def;
+  u32 value;
+};
+
+/*===========================================================================*/
+/*!
+  @brief Bit Field definition of register: GSI_SHRAM_PTR_MCS_SCRATCH_BASE_ADDR
+*/
+/*===========================================================================*/
+/* Structure definition of register */
+struct gsi_hwio_def_gsi_shram_ptr_mcs_scratch_base_addr_s
+{
+  u32 shram_ptr : 16;
+  u32 reserved0 : 16;
+};
+
+/* Union definition of register */
+union gsi_hwio_def_gsi_shram_ptr_mcs_scratch_base_addr_u
+{
+  struct gsi_hwio_def_gsi_shram_ptr_mcs_scratch_base_addr_s def;
+  u32 value;
+};
+
+/*===========================================================================*/
+/*!
+  @brief Bit Field definition of register: GSI_SHRAM_PTR_MCS_SCRATCH1_BASE_ADDR
+*/
+/*===========================================================================*/
+/* Structure definition of register */
+struct gsi_hwio_def_gsi_shram_ptr_mcs_scratch1_base_addr_s
+{
+  u32 shram_ptr : 16;
+  u32 reserved0 : 16;
+};
+
+/* Union definition of register */
+union gsi_hwio_def_gsi_shram_ptr_mcs_scratch1_base_addr_u
+{
+  struct gsi_hwio_def_gsi_shram_ptr_mcs_scratch1_base_addr_s def;
+  u32 value;
+};
+
+/*===========================================================================*/
+/*!
+  @brief Bit Field definition of register: GSI_SHRAM_PTR_MCS_SCRATCH2_BASE_ADDR
+*/
+/*===========================================================================*/
+/* Structure definition of register */
+struct gsi_hwio_def_gsi_shram_ptr_mcs_scratch2_base_addr_s
+{
+  u32 shram_ptr : 16;
+  u32 reserved0 : 16;
+};
+
+/* Union definition of register */
+union gsi_hwio_def_gsi_shram_ptr_mcs_scratch2_base_addr_u
+{
+  struct gsi_hwio_def_gsi_shram_ptr_mcs_scratch2_base_addr_s def;
+  u32 value;
+};
+
+/*===========================================================================*/
+/*!
+  @brief Bit Field definition of register: GSI_SHRAM_PTR_MCS_SCRATCH3_BASE_ADDR
+*/
+/*===========================================================================*/
+/* Structure definition of register */
+struct gsi_hwio_def_gsi_shram_ptr_mcs_scratch3_base_addr_s
+{
+  u32 shram_ptr : 16;
+  u32 reserved0 : 16;
+};
+
+/* Union definition of register */
+union gsi_hwio_def_gsi_shram_ptr_mcs_scratch3_base_addr_u
+{
+  struct gsi_hwio_def_gsi_shram_ptr_mcs_scratch3_base_addr_s def;
+  u32 value;
+};
+
+/*===========================================================================*/
+/*!
+  @brief Bit Field definition of register: GSI_SHRAM_PTR_CH_VP_TRANS_TABLE_BASE_ADDR
+*/
+/*===========================================================================*/
+/* Structure definition of register */
+struct gsi_hwio_def_gsi_shram_ptr_ch_vp_trans_table_base_addr_s
+{
+  u32 shram_ptr : 16;
+  u32 reserved0 : 16;
+};
+
+/* Union definition of register */
+union gsi_hwio_def_gsi_shram_ptr_ch_vp_trans_table_base_addr_u
+{
+  struct gsi_hwio_def_gsi_shram_ptr_ch_vp_trans_table_base_addr_s def;
+  u32 value;
+};
+
+/*===========================================================================*/
+/*!
+  @brief Bit Field definition of register: GSI_SHRAM_PTR_EV_VP_TRANS_TABLE_BASE_ADDR
+*/
+/*===========================================================================*/
+/* Structure definition of register */
+struct gsi_hwio_def_gsi_shram_ptr_ev_vp_trans_table_base_addr_s
+{
+  u32 shram_ptr : 16;
+  u32 reserved0 : 16;
+};
+
+/* Union definition of register */
+union gsi_hwio_def_gsi_shram_ptr_ev_vp_trans_table_base_addr_u
+{
+  struct gsi_hwio_def_gsi_shram_ptr_ev_vp_trans_table_base_addr_s def;
+  u32 value;
+};
+
+/*===========================================================================*/
+/*!
+  @brief Bit Field definition of register: GSI_SHRAM_PTR_USER_INFO_DATA_BASE_ADDR
+*/
+/*===========================================================================*/
+/* Structure definition of register */
+struct gsi_hwio_def_gsi_shram_ptr_user_info_data_base_addr_s
+{
+  u32 shram_ptr : 16;
+  u32 reserved0 : 16;
+};
+
+/* Union definition of register */
+union gsi_hwio_def_gsi_shram_ptr_user_info_data_base_addr_u
+{
+  struct gsi_hwio_def_gsi_shram_ptr_user_info_data_base_addr_s def;
+  u32 value;
+};
+
+/*===========================================================================*/
+/*!
+  @brief Bit Field definition of register: GSI_SHRAM_PTR_EE_CMD_FIFO_BASE_ADDR
+*/
+/*===========================================================================*/
+/* Structure definition of register */
+struct gsi_hwio_def_gsi_shram_ptr_ee_cmd_fifo_base_addr_s
+{
+  u32 shram_ptr : 16;
+  u32 reserved0 : 16;
+};
+
+/* Union definition of register */
+union gsi_hwio_def_gsi_shram_ptr_ee_cmd_fifo_base_addr_u
+{
+  struct gsi_hwio_def_gsi_shram_ptr_ee_cmd_fifo_base_addr_s def;
+  u32 value;
+};
+
+/*===========================================================================*/
+/*!
+  @brief Bit Field definition of register: GSI_SHRAM_PTR_CH_CMD_FIFO_BASE_ADDR
+*/
+/*===========================================================================*/
+/* Structure definition of register */
+struct gsi_hwio_def_gsi_shram_ptr_ch_cmd_fifo_base_addr_s
+{
+  u32 shram_ptr : 16;
+  u32 reserved0 : 16;
+};
+
+/* Union definition of register */
+union gsi_hwio_def_gsi_shram_ptr_ch_cmd_fifo_base_addr_u
+{
+  struct gsi_hwio_def_gsi_shram_ptr_ch_cmd_fifo_base_addr_s def;
+  u32 value;
+};
+
+/*===========================================================================*/
+/*!
+  @brief Bit Field definition of register: GSI_SHRAM_PTR_EVE_ED_STORAGE_BASE_ADDR
+*/
+/*===========================================================================*/
+/* Structure definition of register */
+struct gsi_hwio_def_gsi_shram_ptr_eve_ed_storage_base_addr_s
+{
+  u32 shram_ptr : 16;
+  u32 reserved0 : 16;
+};
+
+/* Union definition of register */
+union gsi_hwio_def_gsi_shram_ptr_eve_ed_storage_base_addr_u
+{
+  struct gsi_hwio_def_gsi_shram_ptr_eve_ed_storage_base_addr_s def;
+  u32 value;
+};
+
+/*===========================================================================*/
+/*!
+  @brief Bit Field definition of register: GSI_IRAM_PTR_CH_CMD
+*/
+/*===========================================================================*/
+/* Structure definition of register */
+struct gsi_hwio_def_gsi_iram_ptr_ch_cmd_s
+{
+  u32 iram_ptr : 12;
+  u32 reserved0 : 20;
+};
+
+/* Union definition of register */
+union gsi_hwio_def_gsi_iram_ptr_ch_cmd_u
+{
+  struct gsi_hwio_def_gsi_iram_ptr_ch_cmd_s def;
+  u32 value;
+};
+
+/*===========================================================================*/
+/*!
+  @brief Bit Field definition of register: GSI_IRAM_PTR_EE_GENERIC_CMD
+*/
+/*===========================================================================*/
+/* Structure definition of register */
+struct gsi_hwio_def_gsi_iram_ptr_ee_generic_cmd_s
+{
+  u32 iram_ptr : 12;
+  u32 reserved0 : 20;
+};
+
+/* Union definition of register */
+union gsi_hwio_def_gsi_iram_ptr_ee_generic_cmd_u
+{
+  struct gsi_hwio_def_gsi_iram_ptr_ee_generic_cmd_s def;
+  u32 value;
+};
+
+/*===========================================================================*/
+/*!
+  @brief Bit Field definition of register: GSI_IRAM_PTR_TLV_CH_NOT_FULL
+*/
+/*===========================================================================*/
+/* Structure definition of register */
+struct gsi_hwio_def_gsi_iram_ptr_tlv_ch_not_full_s
+{
+  u32 iram_ptr : 12;
+  u32 reserved0 : 20;
+};
+
+/* Union definition of register */
+union gsi_hwio_def_gsi_iram_ptr_tlv_ch_not_full_u
+{
+  struct gsi_hwio_def_gsi_iram_ptr_tlv_ch_not_full_s def;
+  u32 value;
+};
+
+/*===========================================================================*/
+/*!
+  @brief Bit Field definition of register: GSI_IRAM_PTR_MSI_DB
+*/
+/*===========================================================================*/
+/* Structure definition of register */
+struct gsi_hwio_def_gsi_iram_ptr_msi_db_s
+{
+  u32 iram_ptr : 12;
+  u32 reserved0 : 20;
+};
+
+/* Union definition of register */
+union gsi_hwio_def_gsi_iram_ptr_msi_db_u
+{
+  struct gsi_hwio_def_gsi_iram_ptr_msi_db_s def;
+  u32 value;
+};
+
+/*===========================================================================*/
+/*!
+  @brief Bit Field definition of register: GSI_IRAM_PTR_CH_DB
+*/
+/*===========================================================================*/
+/* Structure definition of register */
+struct gsi_hwio_def_gsi_iram_ptr_ch_db_s
+{
+  u32 iram_ptr : 12;
+  u32 reserved0 : 20;
+};
+
+/* Union definition of register */
+union gsi_hwio_def_gsi_iram_ptr_ch_db_u
+{
+  struct gsi_hwio_def_gsi_iram_ptr_ch_db_s def;
+  u32 value;
+};
+
+/*===========================================================================*/
+/*!
+  @brief Bit Field definition of register: GSI_IRAM_PTR_EV_DB
+*/
+/*===========================================================================*/
+/* Structure definition of register */
+struct gsi_hwio_def_gsi_iram_ptr_ev_db_s
+{
+  u32 iram_ptr : 12;
+  u32 reserved0 : 20;
+};
+
+/* Union definition of register */
+union gsi_hwio_def_gsi_iram_ptr_ev_db_u
+{
+  struct gsi_hwio_def_gsi_iram_ptr_ev_db_s def;
+  u32 value;
+};
+
+/*===========================================================================*/
+/*!
+  @brief Bit Field definition of register: GSI_IRAM_PTR_NEW_RE
+*/
+/*===========================================================================*/
+/* Structure definition of register */
+struct gsi_hwio_def_gsi_iram_ptr_new_re_s
+{
+  u32 iram_ptr : 12;
+  u32 reserved0 : 20;
+};
+
+/* Union definition of register */
+union gsi_hwio_def_gsi_iram_ptr_new_re_u
+{
+  struct gsi_hwio_def_gsi_iram_ptr_new_re_s def;
+  u32 value;
+};
+
+/*===========================================================================*/
+/*!
+  @brief Bit Field definition of register: GSI_IRAM_PTR_CH_DIS_COMP
+*/
+/*===========================================================================*/
+/* Structure definition of register */
+struct gsi_hwio_def_gsi_iram_ptr_ch_dis_comp_s
+{
+  u32 iram_ptr : 12;
+  u32 reserved0 : 20;
+};
+
+/* Union definition of register */
+union gsi_hwio_def_gsi_iram_ptr_ch_dis_comp_u
+{
+  struct gsi_hwio_def_gsi_iram_ptr_ch_dis_comp_s def;
+  u32 value;
+};
+
+/*===========================================================================*/
+/*!
+  @brief Bit Field definition of register: GSI_IRAM_PTR_CH_EMPTY
+*/
+/*===========================================================================*/
+/* Structure definition of register */
+struct gsi_hwio_def_gsi_iram_ptr_ch_empty_s
+{
+  u32 iram_ptr : 12;
+  u32 reserved0 : 20;
+};
+
+/* Union definition of register */
+union gsi_hwio_def_gsi_iram_ptr_ch_empty_u
+{
+  struct gsi_hwio_def_gsi_iram_ptr_ch_empty_s def;
+  u32 value;
+};
+
+/*===========================================================================*/
+/*!
+  @brief Bit Field definition of register: GSI_IRAM_PTR_EVENT_GEN_COMP
+*/
+/*===========================================================================*/
+/* Structure definition of register */
+struct gsi_hwio_def_gsi_iram_ptr_event_gen_comp_s
+{
+  u32 iram_ptr : 12;
+  u32 reserved0 : 20;
+};
+
+/* Union definition of register */
+union gsi_hwio_def_gsi_iram_ptr_event_gen_comp_u
+{
+  struct gsi_hwio_def_gsi_iram_ptr_event_gen_comp_s def;
+  u32 value;
+};
+
+/*===========================================================================*/
+/*!
+  @brief Bit Field definition of register: GSI_IRAM_PTR_PERIPH_IF_TLV_IN_0
+*/
+/*===========================================================================*/
+/* Structure definition of register */
+struct gsi_hwio_def_gsi_iram_ptr_periph_if_tlv_in_0_s
+{
+  u32 iram_ptr : 12;
+  u32 reserved0 : 20;
+};
+
+/* Union definition of register */
+union gsi_hwio_def_gsi_iram_ptr_periph_if_tlv_in_0_u
+{
+  struct gsi_hwio_def_gsi_iram_ptr_periph_if_tlv_in_0_s def;
+  u32 value;
+};
+
+/*===========================================================================*/
+/*!
+  @brief Bit Field definition of register: GSI_IRAM_PTR_PERIPH_IF_TLV_IN_2
+*/
+/*===========================================================================*/
+/* Structure definition of register */
+struct gsi_hwio_def_gsi_iram_ptr_periph_if_tlv_in_2_s
+{
+  u32 iram_ptr : 12;
+  u32 reserved0 : 20;
+};
+
+/* Union definition of register */
+union gsi_hwio_def_gsi_iram_ptr_periph_if_tlv_in_2_u
+{
+  struct gsi_hwio_def_gsi_iram_ptr_periph_if_tlv_in_2_s def;
+  u32 value;
+};
+
+/*===========================================================================*/
+/*!
+  @brief Bit Field definition of register: GSI_IRAM_PTR_PERIPH_IF_TLV_IN_1
+*/
+/*===========================================================================*/
+/* Structure definition of register */
+struct gsi_hwio_def_gsi_iram_ptr_periph_if_tlv_in_1_s
+{
+  u32 iram_ptr : 12;
+  u32 reserved0 : 20;
+};
+
+/* Union definition of register */
+union gsi_hwio_def_gsi_iram_ptr_periph_if_tlv_in_1_u
+{
+  struct gsi_hwio_def_gsi_iram_ptr_periph_if_tlv_in_1_s def;
+  u32 value;
+};
+
+/*===========================================================================*/
+/*!
+  @brief Bit Field definition of register: GSI_IRAM_PTR_TIMER_EXPIRED
+*/
+/*===========================================================================*/
+/* Structure definition of register */
+struct gsi_hwio_def_gsi_iram_ptr_timer_expired_s
+{
+  u32 iram_ptr : 12;
+  u32 reserved0 : 20;
+};
+
+/* Union definition of register */
+union gsi_hwio_def_gsi_iram_ptr_timer_expired_u
+{
+  struct gsi_hwio_def_gsi_iram_ptr_timer_expired_s def;
+  u32 value;
+};
+
+/*===========================================================================*/
+/*!
+  @brief Bit Field definition of register: GSI_IRAM_PTR_WRITE_ENG_COMP
+*/
+/*===========================================================================*/
+/* Structure definition of register */
+struct gsi_hwio_def_gsi_iram_ptr_write_eng_comp_s
+{
+  u32 iram_ptr : 12;
+  u32 reserved0 : 20;
+};
+
+/* Union definition of register */
+union gsi_hwio_def_gsi_iram_ptr_write_eng_comp_u
+{
+  struct gsi_hwio_def_gsi_iram_ptr_write_eng_comp_s def;
+  u32 value;
+};
+
+/*===========================================================================*/
+/*!
+  @brief Bit Field definition of register: GSI_IRAM_PTR_READ_ENG_COMP
+*/
+/*===========================================================================*/
+/* Structure definition of register */
+struct gsi_hwio_def_gsi_iram_ptr_read_eng_comp_s
+{
+  u32 iram_ptr : 12;
+  u32 reserved0 : 20;
+};
+
+/* Union definition of register */
+union gsi_hwio_def_gsi_iram_ptr_read_eng_comp_u
+{
+  struct gsi_hwio_def_gsi_iram_ptr_read_eng_comp_s def;
+  u32 value;
+};
+
+/*===========================================================================*/
+/*!
+  @brief Bit Field definition of register: GSI_IRAM_PTR_UC_GP_INT
+*/
+/*===========================================================================*/
+/* Structure definition of register */
+struct gsi_hwio_def_gsi_iram_ptr_uc_gp_int_s
+{
+  u32 iram_ptr : 12;
+  u32 reserved0 : 20;
+};
+
+/* Union definition of register */
+union gsi_hwio_def_gsi_iram_ptr_uc_gp_int_u
+{
+  struct gsi_hwio_def_gsi_iram_ptr_uc_gp_int_s def;
+  u32 value;
+};
+
+/*===========================================================================*/
+/*!
+  @brief Bit Field definition of register: GSI_IRAM_PTR_INT_MOD_STOPED
+*/
+/*===========================================================================*/
+/* Structure definition of register */
+struct gsi_hwio_def_gsi_iram_ptr_int_mod_stoped_s
+{
+  u32 iram_ptr : 12;
+  u32 reserved0 : 20;
+};
+
+/* Union definition of register */
+union gsi_hwio_def_gsi_iram_ptr_int_mod_stoped_u
+{
+  struct gsi_hwio_def_gsi_iram_ptr_int_mod_stoped_s def;
+  u32 value;
+};
+
+/*===========================================================================*/
+/*!
+  @brief Bit Field definition of register: GSI_IRAM_PTR_INT_NOTIFY_MCS
+*/
+/*===========================================================================*/
+/* Structure definition of register */
+struct gsi_hwio_def_gsi_iram_ptr_int_notify_mcs_s
+{
+  u32 iram_ptr : 12;
+  u32 reserved0 : 20;
+};
+
+/* Union definition of register */
+union gsi_hwio_def_gsi_iram_ptr_int_notify_mcs_u
+{
+  struct gsi_hwio_def_gsi_iram_ptr_int_notify_mcs_s def;
+  u32 value;
+};
+
+/*===========================================================================*/
+/*!
+  @brief Bit Field definition of register: GSI_INST_RAM_n
+*/
+/*===========================================================================*/
+/* Structure definition of register */
+struct gsi_hwio_def_gsi_inst_ram_n_s
+{
+  u32 inst_byte_0 : 8;
+  u32 inst_byte_1 : 8;
+  u32 inst_byte_2 : 8;
+  u32 inst_byte_3 : 8;
+};
+
+/* Union definition of register */
+union gsi_hwio_def_gsi_inst_ram_n_u
+{
+  struct gsi_hwio_def_gsi_inst_ram_n_s def;
+  u32 value;
+};
+
+/*===========================================================================*/
+/*!
+  @brief Bit Field definition of register: GSI_SHRAM_n
+*/
+/*===========================================================================*/
+/* Structure definition of register */
+struct gsi_hwio_def_gsi_shram_n_s
+{
+  u32 shram : 32;
+};
+
+/* Union definition of register */
+union gsi_hwio_def_gsi_shram_n_u
+{
+  struct gsi_hwio_def_gsi_shram_n_s def;
+  u32 value;
+};
+
+/*===========================================================================*/
+/*!
+  @brief Bit Field definition of register: GSI_MAP_EE_n_CH_k_VP_TABLE
+*/
+/*===========================================================================*/
+/* Structure definition of register */
+struct gsi_hwio_def_gsi_map_ee_n_ch_k_vp_table_s
+{
+  u32 phy_ch : 8;
+  u32 valid : 1;
+  u32 reserved0 : 23;
+};
+
+/* Union definition of register */
+union gsi_hwio_def_gsi_map_ee_n_ch_k_vp_table_u
+{
+  struct gsi_hwio_def_gsi_map_ee_n_ch_k_vp_table_s def;
+  u32 value;
+};
+
+/*===========================================================================*/
+/*!
+  @brief Bit Field definition of register: GSI_TEST_BUS_SEL
+*/
+/*===========================================================================*/
+/* Structure definition of register */
+struct gsi_hwio_def_gsi_test_bus_sel_s
+{
+  u32 gsi_testbus_sel : 8;
+  u32 reserved0 : 8;
+  u32 gsi_hw_events_sel : 4;
+  u32 reserved1 : 12;
+};
+
+/* Union definition of register */
+union gsi_hwio_def_gsi_test_bus_sel_u
+{
+  struct gsi_hwio_def_gsi_test_bus_sel_s def;
+  u32 value;
+};
+
+/*===========================================================================*/
+/*!
+  @brief Bit Field definition of register: GSI_TEST_BUS_REG
+*/
+/*===========================================================================*/
+/* Structure definition of register */
+struct gsi_hwio_def_gsi_test_bus_reg_s
+{
+  u32 gsi_testbus_reg : 32;
+};
+
+/* Union definition of register */
+union gsi_hwio_def_gsi_test_bus_reg_u
+{
+  struct gsi_hwio_def_gsi_test_bus_reg_s def;
+  u32 value;
+};
+
+/*===========================================================================*/
+/*!
+  @brief Bit Field definition of register: GSI_DEBUG_BUSY_REG
+*/
+/*===========================================================================*/
+/* Structure definition of register */
+struct gsi_hwio_def_gsi_debug_busy_reg_s
+{
+  u32 csr_busy : 1;
+  u32 ree_busy : 1;
+  u32 mcs_busy : 1;
+  u32 timer_busy : 1;
+  u32 rd_wr_busy : 1;
+  u32 ev_eng_busy : 1;
+  u32 int_eng_busy : 1;
+  u32 ree_pwr_clps_busy : 1;
+  u32 db_eng_busy : 1;
+  u32 dbg_cnt_busy : 1;
+  u32 uc_busy : 1;
+  u32 ic_busy : 1;
+  u32 sdma_busy : 1;
+  u32 reserved0 : 19;
+};
+
+/* Union definition of register */
+union gsi_hwio_def_gsi_debug_busy_reg_u
+{
+  struct gsi_hwio_def_gsi_debug_busy_reg_s def;
+  u32 value;
+};
+
+/*===========================================================================*/
+/*!
+  @brief Bit Field definition of register: GSI_DEBUG_EVENT_PENDING_k
+*/
+/*===========================================================================*/
+/* Structure definition of register */
+struct gsi_hwio_def_gsi_debug_event_pending_k_s
+{
+  u32 chid_bit_map : 32;
+};
+
+/* Union definition of register */
+union gsi_hwio_def_gsi_debug_event_pending_k_u
+{
+  struct gsi_hwio_def_gsi_debug_event_pending_k_s def;
+  u32 value;
+};
+
+/*===========================================================================*/
+/*!
+  @brief Bit Field definition of register: GSI_DEBUG_TIMER_PENDING_k
+*/
+/*===========================================================================*/
+/* Structure definition of register */
+struct gsi_hwio_def_gsi_debug_timer_pending_k_s
+{
+  u32 chid_bit_map : 32;
+};
+
+/* Union definition of register */
+union gsi_hwio_def_gsi_debug_timer_pending_k_u
+{
+  struct gsi_hwio_def_gsi_debug_timer_pending_k_s def;
+  u32 value;
+};
+
+/*===========================================================================*/
+/*!
+  @brief Bit Field definition of register: GSI_DEBUG_RD_WR_PENDING_k
+*/
+/*===========================================================================*/
+/* Structure definition of register */
+struct gsi_hwio_def_gsi_debug_rd_wr_pending_k_s
+{
+  u32 chid_bit_map : 32;
+};
+
+/* Union definition of register */
+union gsi_hwio_def_gsi_debug_rd_wr_pending_k_u
+{
+  struct gsi_hwio_def_gsi_debug_rd_wr_pending_k_s def;
+  u32 value;
+};
+
+/*===========================================================================*/
+/*!
+  @brief Bit Field definition of register: GSI_SPARE_REG_1
+*/
+/*===========================================================================*/
+/* Structure definition of register */
+struct gsi_hwio_def_gsi_spare_reg_1_s
+{
+  u32 fix_ieob_wrong_msk_disable : 1;
+  u32 reserved0 : 31;
+};
+
+/* Union definition of register */
+union gsi_hwio_def_gsi_spare_reg_1_u
+{
+  struct gsi_hwio_def_gsi_spare_reg_1_s def;
+  u32 value;
+};
+
+/*===========================================================================*/
+/*!
+  @brief Bit Field definition of register: GSI_DEBUG_PC_FROM_SW
+*/
+/*===========================================================================*/
+/* Structure definition of register */
+struct gsi_hwio_def_gsi_debug_pc_from_sw_s
+{
+  u32 iram_ptr : 12;
+  u32 reserved0 : 20;
+};
+
+/* Union definition of register */
+union gsi_hwio_def_gsi_debug_pc_from_sw_u
+{
+  struct gsi_hwio_def_gsi_debug_pc_from_sw_s def;
+  u32 value;
+};
+
+/*===========================================================================*/
+/*!
+  @brief Bit Field definition of register: GSI_DEBUG_SW_STALL
+*/
+/*===========================================================================*/
+/* Structure definition of register */
+struct gsi_hwio_def_gsi_debug_sw_stall_s
+{
+  u32 mcs_stall : 1;
+  u32 reserved0 : 31;
+};
+
+/* Union definition of register */
+union gsi_hwio_def_gsi_debug_sw_stall_u
+{
+  struct gsi_hwio_def_gsi_debug_sw_stall_s def;
+  u32 value;
+};
+
+/*===========================================================================*/
+/*!
+  @brief Bit Field definition of register: GSI_DEBUG_PC_FOR_DEBUG
+*/
+/*===========================================================================*/
+/* Structure definition of register */
+struct gsi_hwio_def_gsi_debug_pc_for_debug_s
+{
+  u32 iram_ptr : 12;
+  u32 reserved0 : 20;
+};
+
+/* Union definition of register */
+union gsi_hwio_def_gsi_debug_pc_for_debug_u
+{
+  struct gsi_hwio_def_gsi_debug_pc_for_debug_s def;
+  u32 value;
+};
+
+/*===========================================================================*/
+/*!
+  @brief Bit Field definition of register: GSI_DEBUG_QSB_LOG_SEL
+*/
+/*===========================================================================*/
+/* Structure definition of register */
+struct gsi_hwio_def_gsi_debug_qsb_log_sel_s
+{
+  u32 sel_write : 1;
+  u32 reserved0 : 7;
+  u32 sel_tid : 8;
+  u32 sel_mid : 8;
+  u32 reserved1 : 8;
+};
+
+/* Union definition of register */
+union gsi_hwio_def_gsi_debug_qsb_log_sel_u
+{
+  struct gsi_hwio_def_gsi_debug_qsb_log_sel_s def;
+  u32 value;
+};
+
+/*===========================================================================*/
+/*!
+  @brief Bit Field definition of register: GSI_DEBUG_QSB_LOG_CLR
+*/
+/*===========================================================================*/
+/* Structure definition of register */
+struct gsi_hwio_def_gsi_debug_qsb_log_clr_s
+{
+  u32 log_clr : 1;
+  u32 reserved0 : 31;
+};
+
+/* Union definition of register */
+union gsi_hwio_def_gsi_debug_qsb_log_clr_u
+{
+  struct gsi_hwio_def_gsi_debug_qsb_log_clr_s def;
+  u32 value;
+};
+
+/*===========================================================================*/
+/*!
+  @brief Bit Field definition of register: GSI_DEBUG_QSB_LOG_ERR_TRNS_ID
+*/
+/*===========================================================================*/
+/* Structure definition of register */
+struct gsi_hwio_def_gsi_debug_qsb_log_err_trns_id_s
+{
+  u32 err_write : 1;
+  u32 reserved0 : 7;
+  u32 err_tid : 8;
+  u32 err_mid : 8;
+  u32 err_saved : 1;
+  u32 reserved1 : 7;
+};
+
+/* Union definition of register */
+union gsi_hwio_def_gsi_debug_qsb_log_err_trns_id_u
+{
+  struct gsi_hwio_def_gsi_debug_qsb_log_err_trns_id_s def;
+  u32 value;
+};
+
+/*===========================================================================*/
+/*!
+  @brief Bit Field definition of register: GSI_DEBUG_QSB_LOG_0
+*/
+/*===========================================================================*/
+/* Structure definition of register */
+struct gsi_hwio_def_gsi_debug_qsb_log_0_s
+{
+  u32 addr_31_0 : 32;
+};
+
+/* Union definition of register */
+union gsi_hwio_def_gsi_debug_qsb_log_0_u
+{
+  struct gsi_hwio_def_gsi_debug_qsb_log_0_s def;
+  u32 value;
+};
+
+/*===========================================================================*/
+/*!
+  @brief Bit Field definition of register: GSI_DEBUG_QSB_LOG_1
+*/
+/*===========================================================================*/
+/* Structure definition of register */
+struct gsi_hwio_def_gsi_debug_qsb_log_1_s
+{
+  u32 addr_43_32 : 12;
+  u32 ainnershared : 1;
+  u32 anoallocate : 1;
+  u32 ashared : 1;
+  u32 acacheable : 1;
+  u32 atransient : 1;
+  u32 aooord : 1;
+  u32 aooowr : 1;
+  u32 reserved0 : 1;
+  u32 alen : 4;
+  u32 asize : 4;
+  u32 areqpriority : 4;
+};
+
+/* Union definition of register */
+union gsi_hwio_def_gsi_debug_qsb_log_1_u
+{
+  struct gsi_hwio_def_gsi_debug_qsb_log_1_s def;
+  u32 value;
+};
+
+/*===========================================================================*/
+/*!
+  @brief Bit Field definition of register: GSI_DEBUG_QSB_LOG_2
+*/
+/*===========================================================================*/
+/* Structure definition of register */
+struct gsi_hwio_def_gsi_debug_qsb_log_2_s
+{
+  u32 ammusid : 12;
+  u32 amemtype : 4;
+  u32 reserved0 : 16;
+};
+
+/* Union definition of register */
+union gsi_hwio_def_gsi_debug_qsb_log_2_u
+{
+  struct gsi_hwio_def_gsi_debug_qsb_log_2_s def;
+  u32 value;
+};
+
+/*===========================================================================*/
+/*!
+  @brief Bit Field definition of register: GSI_DEBUG_QSB_LOG_LAST_MISC_IDn
+*/
+/*===========================================================================*/
+/* Structure definition of register */
+struct gsi_hwio_def_gsi_debug_qsb_log_last_misc_idn_s
+{
+  u32 addr_20_0 : 21;
+  u32 write : 1;
+  u32 tid : 5;
+  u32 mid : 5;
+};
+
+/* Union definition of register */
+union gsi_hwio_def_gsi_debug_qsb_log_last_misc_idn_u
+{
+  struct gsi_hwio_def_gsi_debug_qsb_log_last_misc_idn_s def;
+  u32 value;
+};
+
+/*===========================================================================*/
+/*!
+  @brief Bit Field definition of register: GSI_DEBUG_SW_RF_n_WRITE
+*/
+/*===========================================================================*/
+/* Structure definition of register */
+struct gsi_hwio_def_gsi_debug_sw_rf_n_write_s
+{
+  u32 data_in : 32;
+};
+
+/* Union definition of register */
+union gsi_hwio_def_gsi_debug_sw_rf_n_write_u
+{
+  struct gsi_hwio_def_gsi_debug_sw_rf_n_write_s def;
+  u32 value;
+};
+
+/*===========================================================================*/
+/*!
+  @brief Bit Field definition of register: GSI_DEBUG_SW_RF_n_READ
+*/
+/*===========================================================================*/
+/* Structure definition of register */
+struct gsi_hwio_def_gsi_debug_sw_rf_n_read_s
+{
+  u32 rf_reg : 32;
+};
+
+/* Union definition of register */
+union gsi_hwio_def_gsi_debug_sw_rf_n_read_u
+{
+  struct gsi_hwio_def_gsi_debug_sw_rf_n_read_s def;
+  u32 value;
+};
+
+/*===========================================================================*/
+/*!
+  @brief Bit Field definition of register: GSI_DEBUG_COUNTER_CFGn
+*/
+/*===========================================================================*/
+/* Structure definition of register */
+struct gsi_hwio_def_gsi_debug_counter_cfgn_s
+{
+  u32 enable : 1;
+  u32 stop_at_wrap_arnd : 1;
+  u32 clr_at_read : 1;
+  u32 evnt_type : 5;
+  u32 ee : 4;
+  u32 virtual_chnl : 8;
+  u32 chain : 1;
+  u32 reserved0 : 11;
+};
+
+/* Union definition of register */
+union gsi_hwio_def_gsi_debug_counter_cfgn_u
+{
+  struct gsi_hwio_def_gsi_debug_counter_cfgn_s def;
+  u32 value;
+};
+
+/*===========================================================================*/
+/*!
+  @brief Bit Field definition of register: GSI_DEBUG_COUNTERn
+*/
+/*===========================================================================*/
+/* Structure definition of register */
+struct gsi_hwio_def_gsi_debug_countern_s
+{
+  u32 counter_value : 16;
+  u32 reserved0 : 16;
+};
+
+/* Union definition of register */
+union gsi_hwio_def_gsi_debug_countern_u
+{
+  struct gsi_hwio_def_gsi_debug_countern_s def;
+  u32 value;
+};
+
+/*===========================================================================*/
+/*!
+  @brief Bit Field definition of register: GSI_DEBUG_SW_MSK_REG_n_SEC_k_WR
+*/
+/*===========================================================================*/
+/* Structure definition of register */
+struct gsi_hwio_def_gsi_debug_sw_msk_reg_n_sec_k_wr_s
+{
+  u32 data_in : 32;
+};
+
+/* Union definition of register */
+union gsi_hwio_def_gsi_debug_sw_msk_reg_n_sec_k_wr_u
+{
+  struct gsi_hwio_def_gsi_debug_sw_msk_reg_n_sec_k_wr_s def;
+  u32 value;
+};
+
+/*===========================================================================*/
+/*!
+  @brief Bit Field definition of register: GSI_DEBUG_SW_MSK_REG_n_SEC_k_RD
+*/
+/*===========================================================================*/
+/* Structure definition of register */
+struct gsi_hwio_def_gsi_debug_sw_msk_reg_n_sec_k_rd_s
+{
+  u32 msk_reg : 32;
+};
+
+/* Union definition of register */
+union gsi_hwio_def_gsi_debug_sw_msk_reg_n_sec_k_rd_u
+{
+  struct gsi_hwio_def_gsi_debug_sw_msk_reg_n_sec_k_rd_s def;
+  u32 value;
+};
+
+/*===========================================================================*/
+/*!
+  @brief Bit Field definition of register: GSI_DEBUG_EE_n_CH_k_VP_TABLE
+*/
+/*===========================================================================*/
+/* Structure definition of register */
+struct gsi_hwio_def_gsi_debug_ee_n_ch_k_vp_table_s
+{
+  u32 phy_ch : 8;
+  u32 valid : 1;
+  u32 reserved0 : 23;
+};
+
+/* Union definition of register */
+union gsi_hwio_def_gsi_debug_ee_n_ch_k_vp_table_u
+{
+  struct gsi_hwio_def_gsi_debug_ee_n_ch_k_vp_table_s def;
+  u32 value;
+};
+
+/*===========================================================================*/
+/*!
+  @brief Bit Field definition of register: GSI_DEBUG_EE_n_EV_k_VP_TABLE
+*/
+/*===========================================================================*/
+/* Structure definition of register */
+struct gsi_hwio_def_gsi_debug_ee_n_ev_k_vp_table_s
+{
+  u32 phy_ev_ch : 8;
+  u32 valid : 1;
+  u32 reserved0 : 23;
+};
+
+/* Union definition of register */
+union gsi_hwio_def_gsi_debug_ee_n_ev_k_vp_table_u
+{
+  struct gsi_hwio_def_gsi_debug_ee_n_ev_k_vp_table_s def;
+  u32 value;
+};
+
+/*===========================================================================*/
+/*!
+  @brief Bit Field definition of register: GSI_DEBUG_REE_PREFETCH_BUF_CH_ID
+*/
+/*===========================================================================*/
+/* Structure definition of register */
+struct gsi_hwio_def_gsi_debug_ree_prefetch_buf_ch_id_s
+{
+  u32 prefetch_buf_ch_id : 8;
+  u32 reserved0 : 24;
+};
+
+/* Union definition of register */
+union gsi_hwio_def_gsi_debug_ree_prefetch_buf_ch_id_u
+{
+  struct gsi_hwio_def_gsi_debug_ree_prefetch_buf_ch_id_s def;
+  u32 value;
+};
+
+/*===========================================================================*/
+/*!
+  @brief Bit Field definition of register: GSI_DEBUG_REE_PREFETCH_BUF_STATUS
+*/
+/*===========================================================================*/
+/* Structure definition of register */
+struct gsi_hwio_def_gsi_debug_ree_prefetch_buf_status_s
+{
+  u32 prefetch_buf_status : 32;
+};
+
+/* Union definition of register */
+union gsi_hwio_def_gsi_debug_ree_prefetch_buf_status_u
+{
+  struct gsi_hwio_def_gsi_debug_ree_prefetch_buf_status_s def;
+  u32 value;
+};
+
+/*===========================================================================*/
+/*!
+  @brief Bit Field definition of register: GSI_MCS_PROFILING_BP_CNT_LSB
+*/
+/*===========================================================================*/
+/* Structure definition of register */
+struct gsi_hwio_def_gsi_mcs_profiling_bp_cnt_lsb_s
+{
+  u32 bp_cnt_lsb : 32;
+};
+
+/* Union definition of register */
+union gsi_hwio_def_gsi_mcs_profiling_bp_cnt_lsb_u
+{
+  struct gsi_hwio_def_gsi_mcs_profiling_bp_cnt_lsb_s def;
+  u32 value;
+};
+
+/*===========================================================================*/
+/*!
+  @brief Bit Field definition of register: GSI_MCS_PROFILING_BP_CNT_MSB
+*/
+/*===========================================================================*/
+/* Structure definition of register */
+struct gsi_hwio_def_gsi_mcs_profiling_bp_cnt_msb_s
+{
+  u32 bp_cnt_msb : 4;
+  u32 reserved0 : 28;
+};
+
+/* Union definition of register */
+union gsi_hwio_def_gsi_mcs_profiling_bp_cnt_msb_u
+{
+  struct gsi_hwio_def_gsi_mcs_profiling_bp_cnt_msb_s def;
+  u32 value;
+};
+
+/*===========================================================================*/
+/*!
+  @brief Bit Field definition of register: GSI_MCS_PROFILING_BP_AND_PENDING_CNT_LSB
+*/
+/*===========================================================================*/
+/* Structure definition of register */
+struct gsi_hwio_def_gsi_mcs_profiling_bp_and_pending_cnt_lsb_s
+{
+  u32 bp_and_pending_cnt_lsb : 32;
+};
+
+/* Union definition of register */
+union gsi_hwio_def_gsi_mcs_profiling_bp_and_pending_cnt_lsb_u
+{
+  struct gsi_hwio_def_gsi_mcs_profiling_bp_and_pending_cnt_lsb_s def;
+  u32 value;
+};
+
+/*===========================================================================*/
+/*!
+  @brief Bit Field definition of register: GSI_MCS_PROFILING_BP_AND_PENDING_CNT_MSB
+*/
+/*===========================================================================*/
+/* Structure definition of register */
+struct gsi_hwio_def_gsi_mcs_profiling_bp_and_pending_cnt_msb_s
+{
+  u32 bp_and_pending_cnt_msb : 4;
+  u32 reserved0 : 28;
+};
+
+/* Union definition of register */
+union gsi_hwio_def_gsi_mcs_profiling_bp_and_pending_cnt_msb_u
+{
+  struct gsi_hwio_def_gsi_mcs_profiling_bp_and_pending_cnt_msb_s def;
+  u32 value;
+};
+
+/*===========================================================================*/
+/*!
+  @brief Bit Field definition of register: GSI_MCS_PROFILING_MCS_BUSY_CNT_LSB
+*/
+/*===========================================================================*/
+/* Structure definition of register */
+struct gsi_hwio_def_gsi_mcs_profiling_mcs_busy_cnt_lsb_s
+{
+  u32 mcs_busy_cnt_lsb : 32;
+};
+
+/* Union definition of register */
+union gsi_hwio_def_gsi_mcs_profiling_mcs_busy_cnt_lsb_u
+{
+  struct gsi_hwio_def_gsi_mcs_profiling_mcs_busy_cnt_lsb_s def;
+  u32 value;
+};
+
+/*===========================================================================*/
+/*!
+  @brief Bit Field definition of register: GSI_MCS_PROFILING_MCS_BUSY_CNT_MSB
+*/
+/*===========================================================================*/
+/* Structure definition of register */
+struct gsi_hwio_def_gsi_mcs_profiling_mcs_busy_cnt_msb_s
+{
+  u32 mcs_busy_cnt_msb : 4;
+  u32 reserved0 : 28;
+};
+
+/* Union definition of register */
+union gsi_hwio_def_gsi_mcs_profiling_mcs_busy_cnt_msb_u
+{
+  struct gsi_hwio_def_gsi_mcs_profiling_mcs_busy_cnt_msb_s def;
+  u32 value;
+};
+
+/*===========================================================================*/
+/*!
+  @brief Bit Field definition of register: GSI_MCS_PROFILING_MCS_IDLE_CNT_LSB
+*/
+/*===========================================================================*/
+/* Structure definition of register */
+struct gsi_hwio_def_gsi_mcs_profiling_mcs_idle_cnt_lsb_s
+{
+  u32 mcs_idle_cnt_lsb : 32;
+};
+
+/* Union definition of register */
+union gsi_hwio_def_gsi_mcs_profiling_mcs_idle_cnt_lsb_u
+{
+  struct gsi_hwio_def_gsi_mcs_profiling_mcs_idle_cnt_lsb_s def;
+  u32 value;
+};
+
+/*===========================================================================*/
+/*!
+  @brief Bit Field definition of register: GSI_MCS_PROFILING_MCS_IDLE_CNT_MSB
+*/
+/*===========================================================================*/
+/* Structure definition of register */
+struct gsi_hwio_def_gsi_mcs_profiling_mcs_idle_cnt_msb_s
+{
+  u32 mcs_idle_cnt_msb : 4;
+  u32 reserved0 : 28;
+};
+
+/* Union definition of register */
+union gsi_hwio_def_gsi_mcs_profiling_mcs_idle_cnt_msb_u
+{
+  struct gsi_hwio_def_gsi_mcs_profiling_mcs_idle_cnt_msb_s def;
+  u32 value;
+};
+
+/*===========================================================================*/
+/*!
+  @brief Bit Field definition of register: EE_n_GSI_CH_k_CNTXT_0
+*/
+/*===========================================================================*/
+/* Structure definition of register */
+struct gsi_hwio_def_ee_n_gsi_ch_k_cntxt_0_s
+{
+  u32 chtype_protocol : 7;
+  u32 chtype_dir : 1;
+  u32 ee : 4;
+  u32 chid : 8;
+  u32 chstate : 4;
+  u32 element_size : 8;
+};
+
+/* Union definition of register */
+union gsi_hwio_def_ee_n_gsi_ch_k_cntxt_0_u
+{
+  struct gsi_hwio_def_ee_n_gsi_ch_k_cntxt_0_s def;
+  u32 value;
+};
+
+/*===========================================================================*/
+/*!
+  @brief Bit Field definition of register: EE_n_GSI_CH_k_CNTXT_1
+*/
+/*===========================================================================*/
+/* Structure definition of register */
+struct gsi_hwio_def_ee_n_gsi_ch_k_cntxt_1_s
+{
+  u32 r_length : 24;
+  u32 erindex : 8;
+};
+
+/* Union definition of register */
+union gsi_hwio_def_ee_n_gsi_ch_k_cntxt_1_u
+{
+  struct gsi_hwio_def_ee_n_gsi_ch_k_cntxt_1_s def;
+  u32 value;
+};
+
+/*===========================================================================*/
+/*!
+  @brief Bit Field definition of register: EE_n_GSI_CH_k_CNTXT_2
+*/
+/*===========================================================================*/
+/* Structure definition of register */
+struct gsi_hwio_def_ee_n_gsi_ch_k_cntxt_2_s
+{
+  u32 r_base_addr_lsbs : 32;
+};
+
+/* Union definition of register */
+union gsi_hwio_def_ee_n_gsi_ch_k_cntxt_2_u
+{
+  struct gsi_hwio_def_ee_n_gsi_ch_k_cntxt_2_s def;
+  u32 value;
+};
+
+/*===========================================================================*/
+/*!
+  @brief Bit Field definition of register: EE_n_GSI_CH_k_CNTXT_3
+*/
+/*===========================================================================*/
+/* Structure definition of register */
+struct gsi_hwio_def_ee_n_gsi_ch_k_cntxt_3_s
+{
+  u32 r_base_addr_msbs : 32;
+};
+
+/* Union definition of register */
+union gsi_hwio_def_ee_n_gsi_ch_k_cntxt_3_u
+{
+  struct gsi_hwio_def_ee_n_gsi_ch_k_cntxt_3_s def;
+  u32 value;
+};
+
+/*===========================================================================*/
+/*!
+  @brief Bit Field definition of register: EE_n_GSI_CH_k_CNTXT_4
+*/
+/*===========================================================================*/
+/* Structure definition of register */
+struct gsi_hwio_def_ee_n_gsi_ch_k_cntxt_4_s
+{
+  u32 read_ptr_lsb : 32;
+};
+
+/* Union definition of register */
+union gsi_hwio_def_ee_n_gsi_ch_k_cntxt_4_u
+{
+  struct gsi_hwio_def_ee_n_gsi_ch_k_cntxt_4_s def;
+  u32 value;
+};
+
+/*===========================================================================*/
+/*!
+  @brief Bit Field definition of register: EE_n_GSI_CH_k_CNTXT_5
+*/
+/*===========================================================================*/
+/* Structure definition of register */
+struct gsi_hwio_def_ee_n_gsi_ch_k_cntxt_5_s
+{
+  u32 read_ptr_msb : 32;
+};
+
+/* Union definition of register */
+union gsi_hwio_def_ee_n_gsi_ch_k_cntxt_5_u
+{
+  struct gsi_hwio_def_ee_n_gsi_ch_k_cntxt_5_s def;
+  u32 value;
+};
+
+/*===========================================================================*/
+/*!
+  @brief Bit Field definition of register: EE_n_GSI_CH_k_CNTXT_6
+*/
+/*===========================================================================*/
+/* Structure definition of register */
+struct gsi_hwio_def_ee_n_gsi_ch_k_cntxt_6_s
+{
+  u32 write_ptr_lsb : 32;
+};
+
+/* Union definition of register */
+union gsi_hwio_def_ee_n_gsi_ch_k_cntxt_6_u
+{
+  struct gsi_hwio_def_ee_n_gsi_ch_k_cntxt_6_s def;
+  u32 value;
+};
+
+/*===========================================================================*/
+/*!
+  @brief Bit Field definition of register: EE_n_GSI_CH_k_CNTXT_7
+*/
+/*===========================================================================*/
+/* Structure definition of register */
+struct gsi_hwio_def_ee_n_gsi_ch_k_cntxt_7_s
+{
+  u32 write_ptr_msb : 32;
+};
+
+/* Union definition of register */
+union gsi_hwio_def_ee_n_gsi_ch_k_cntxt_7_u
+{
+  struct gsi_hwio_def_ee_n_gsi_ch_k_cntxt_7_s def;
+  u32 value;
+};
+
+/*===========================================================================*/
+/*!
+  @brief Bit Field definition of register: EE_n_GSI_CH_k_CNTXT_8
+*/
+/*===========================================================================*/
+/* Structure definition of register */
+struct gsi_hwio_def_ee_n_gsi_ch_k_cntxt_8_s
+{
+  u32 db_msi_data : 32;
+};
+
+/* Union definition of register */
+union gsi_hwio_def_ee_n_gsi_ch_k_cntxt_8_u
+{
+  struct gsi_hwio_def_ee_n_gsi_ch_k_cntxt_8_s def;
+  u32 value;
+};
+
+/*===========================================================================*/
+/*!
+  @brief Bit Field definition of register: EE_n_GSI_CH_k_ELEM_SIZE_SHIFT
+*/
+/*===========================================================================*/
+/* Structure definition of register */
+struct gsi_hwio_def_ee_n_gsi_ch_k_elem_size_shift_s
+{
+  u32 elem_size_shift : 4;
+  u32 reserved0 : 28;
+};
+
+/* Union definition of register */
+union gsi_hwio_def_ee_n_gsi_ch_k_elem_size_shift_u
+{
+  struct gsi_hwio_def_ee_n_gsi_ch_k_elem_size_shift_s def;
+  u32 value;
+};
+
+/*===========================================================================*/
+/*!
+  @brief Bit Field definition of register: EE_n_GSI_CH_k_CH_ALMST_EMPTY_THRSHOLD
+*/
+/*===========================================================================*/
+/* Structure definition of register */
+struct gsi_hwio_def_ee_n_gsi_ch_k_ch_almst_empty_thrshold_s
+{
+  u32 ch_almst_empty_thrshold : 16;
+  u32 reserved0 : 16;
+};
+
+/* Union definition of register */
+union gsi_hwio_def_ee_n_gsi_ch_k_ch_almst_empty_thrshold_u
+{
+  struct gsi_hwio_def_ee_n_gsi_ch_k_ch_almst_empty_thrshold_s def;
+  u32 value;
+};
+
+/*===========================================================================*/
+/*!
+  @brief Bit Field definition of register: EE_n_GSI_CH_k_RE_FETCH_READ_PTR
+*/
+/*===========================================================================*/
+/* Structure definition of register */
+struct gsi_hwio_def_ee_n_gsi_ch_k_re_fetch_read_ptr_s
+{
+  u32 read_ptr : 24;
+  u32 reserved0 : 8;
+};
+
+/* Union definition of register */
+union gsi_hwio_def_ee_n_gsi_ch_k_re_fetch_read_ptr_u
+{
+  struct gsi_hwio_def_ee_n_gsi_ch_k_re_fetch_read_ptr_s def;
+  u32 value;
+};
+
+/*===========================================================================*/
+/*!
+  @brief Bit Field definition of register: EE_n_GSI_CH_k_RE_FETCH_WRITE_PTR
+*/
+/*===========================================================================*/
+/* Structure definition of register */
+struct gsi_hwio_def_ee_n_gsi_ch_k_re_fetch_write_ptr_s
+{
+  u32 re_intr_db : 24;
+  u32 reserved0 : 8;
+};
+
+/* Union definition of register */
+union gsi_hwio_def_ee_n_gsi_ch_k_re_fetch_write_ptr_u
+{
+  struct gsi_hwio_def_ee_n_gsi_ch_k_re_fetch_write_ptr_s def;
+  u32 value;
+};
+
+/*===========================================================================*/
+/*!
+  @brief Bit Field definition of register: EE_n_GSI_CH_k_QOS
+*/
+/*===========================================================================*/
+/* Structure definition of register */
+struct gsi_hwio_def_ee_n_gsi_ch_k_qos_s
+{
+  u32 wrr_weight : 4;
+  u32 reserved0 : 4;
+  u32 max_prefetch : 1;
+  u32 use_db_eng : 1;
+  u32 prefetch_mode : 4;
+  u32 reserved1 : 2;
+  u32 empty_lvl_thrshold : 8;
+  u32 db_in_bytes : 1;
+  u32 low_latency_en : 1;
+  u32 reserved2 : 6;
+};
+
+/* Union definition of register */
+union gsi_hwio_def_ee_n_gsi_ch_k_qos_u
+{
+  struct gsi_hwio_def_ee_n_gsi_ch_k_qos_s def;
+  u32 value;
+};
+
+/*===========================================================================*/
+/*!
+  @brief Bit Field definition of register: EE_n_GSI_CH_k_SCRATCH_0
+*/
+/*===========================================================================*/
+/* Structure definition of register */
+struct gsi_hwio_def_ee_n_gsi_ch_k_scratch_0_s
+{
+  u32 scratch : 32;
+};
+
+/* Union definition of register */
+union gsi_hwio_def_ee_n_gsi_ch_k_scratch_0_u
+{
+  struct gsi_hwio_def_ee_n_gsi_ch_k_scratch_0_s def;
+  u32 value;
+};
+
+/*===========================================================================*/
+/*!
+  @brief Bit Field definition of register: EE_n_GSI_CH_k_SCRATCH_1
+*/
+/*===========================================================================*/
+/* Structure definition of register */
+struct gsi_hwio_def_ee_n_gsi_ch_k_scratch_1_s
+{
+  u32 scratch : 32;
+};
+
+/* Union definition of register */
+union gsi_hwio_def_ee_n_gsi_ch_k_scratch_1_u
+{
+  struct gsi_hwio_def_ee_n_gsi_ch_k_scratch_1_s def;
+  u32 value;
+};
+
+/*===========================================================================*/
+/*!
+  @brief Bit Field definition of register: EE_n_GSI_CH_k_SCRATCH_2
+*/
+/*===========================================================================*/
+/* Structure definition of register */
+struct gsi_hwio_def_ee_n_gsi_ch_k_scratch_2_s
+{
+  u32 scratch : 32;
+};
+
+/* Union definition of register */
+union gsi_hwio_def_ee_n_gsi_ch_k_scratch_2_u
+{
+  struct gsi_hwio_def_ee_n_gsi_ch_k_scratch_2_s def;
+  u32 value;
+};
+
+/*===========================================================================*/
+/*!
+  @brief Bit Field definition of register: EE_n_GSI_CH_k_SCRATCH_3
+*/
+/*===========================================================================*/
+/* Structure definition of register */
+struct gsi_hwio_def_ee_n_gsi_ch_k_scratch_3_s
+{
+  u32 scratch : 32;
+};
+
+/* Union definition of register */
+union gsi_hwio_def_ee_n_gsi_ch_k_scratch_3_u
+{
+  struct gsi_hwio_def_ee_n_gsi_ch_k_scratch_3_s def;
+  u32 value;
+};
+
+/*===========================================================================*/
+/*!
+  @brief Bit Field definition of register: EE_n_GSI_CH_k_SCRATCH_4
+*/
+/*===========================================================================*/
+/* Structure definition of register */
+struct gsi_hwio_def_ee_n_gsi_ch_k_scratch_4_s
+{
+  u32 scratch : 32;
+};
+
+/* Union definition of register */
+union gsi_hwio_def_ee_n_gsi_ch_k_scratch_4_u
+{
+  struct gsi_hwio_def_ee_n_gsi_ch_k_scratch_4_s def;
+  u32 value;
+};
+
+/*===========================================================================*/
+/*!
+  @brief Bit Field definition of register: EE_n_GSI_CH_k_SCRATCH_5
+*/
+/*===========================================================================*/
+/* Structure definition of register */
+struct gsi_hwio_def_ee_n_gsi_ch_k_scratch_5_s
+{
+  u32 scratch : 32;
+};
+
+/* Union definition of register */
+union gsi_hwio_def_ee_n_gsi_ch_k_scratch_5_u
+{
+  struct gsi_hwio_def_ee_n_gsi_ch_k_scratch_5_s def;
+  u32 value;
+};
+
+/*===========================================================================*/
+/*!
+  @brief Bit Field definition of register: EE_n_GSI_CH_k_SCRATCH_6
+*/
+/*===========================================================================*/
+/* Structure definition of register */
+struct gsi_hwio_def_ee_n_gsi_ch_k_scratch_6_s
+{
+  u32 scratch : 32;
+};
+
+/* Union definition of register */
+union gsi_hwio_def_ee_n_gsi_ch_k_scratch_6_u
+{
+  struct gsi_hwio_def_ee_n_gsi_ch_k_scratch_6_s def;
+  u32 value;
+};
+
+/*===========================================================================*/
+/*!
+  @brief Bit Field definition of register: EE_n_GSI_CH_k_SCRATCH_7
+*/
+/*===========================================================================*/
+/* Structure definition of register */
+struct gsi_hwio_def_ee_n_gsi_ch_k_scratch_7_s
+{
+  u32 scratch : 32;
+};
+
+/* Union definition of register */
+union gsi_hwio_def_ee_n_gsi_ch_k_scratch_7_u
+{
+  struct gsi_hwio_def_ee_n_gsi_ch_k_scratch_7_s def;
+  u32 value;
+};
+
+/*===========================================================================*/
+/*!
+  @brief Bit Field definition of register: EE_n_GSI_CH_k_SCRATCH_8
+*/
+/*===========================================================================*/
+/* Structure definition of register */
+struct gsi_hwio_def_ee_n_gsi_ch_k_scratch_8_s
+{
+  u32 scratch : 32;
+};
+
+/* Union definition of register */
+union gsi_hwio_def_ee_n_gsi_ch_k_scratch_8_u
+{
+  struct gsi_hwio_def_ee_n_gsi_ch_k_scratch_8_s def;
+  u32 value;
+};
+
+/*===========================================================================*/
+/*!
+  @brief Bit Field definition of register: EE_n_GSI_CH_k_SCRATCH_9
+*/
+/*===========================================================================*/
+/* Structure definition of register */
+struct gsi_hwio_def_ee_n_gsi_ch_k_scratch_9_s
+{
+  u32 scratch : 32;
+};
+
+/* Union definition of register */
+union gsi_hwio_def_ee_n_gsi_ch_k_scratch_9_u
+{
+  struct gsi_hwio_def_ee_n_gsi_ch_k_scratch_9_s def;
+  u32 value;
+};
+
+/*===========================================================================*/
+/*!
+  @brief Bit Field definition of register: EE_n_GSI_CH_k_DB_ENG_WRITE_PTR
+*/
+/*===========================================================================*/
+/* Structure definition of register */
+struct gsi_hwio_def_ee_n_gsi_ch_k_db_eng_write_ptr_s
+{
+  u32 last_db_2_mcs : 16;
+  u32 reserved0 : 16;
+};
+
+/* Union definition of register */
+union gsi_hwio_def_ee_n_gsi_ch_k_db_eng_write_ptr_u
+{
+  struct gsi_hwio_def_ee_n_gsi_ch_k_db_eng_write_ptr_s def;
+  u32 value;
+};
+
+/*===========================================================================*/
+/*!
+  @brief Bit Field definition of register: EE_n_EV_CH_k_CNTXT_0
+*/
+/*===========================================================================*/
+/* Structure definition of register */
+struct gsi_hwio_def_ee_n_ev_ch_k_cntxt_0_s
+{
+  u32 chtype : 7;
+  u32 intype : 1;
+  u32 evchid : 8;
+  u32 ee : 4;
+  u32 chstate : 4;
+  u32 element_size : 8;
+};
+
+/* Union definition of register */
+union gsi_hwio_def_ee_n_ev_ch_k_cntxt_0_u
+{
+  struct gsi_hwio_def_ee_n_ev_ch_k_cntxt_0_s def;
+  u32 value;
+};
+
+/*===========================================================================*/
+/*!
+  @brief Bit Field definition of register: EE_n_EV_CH_k_CNTXT_1
+*/
+/*===========================================================================*/
+/* Structure definition of register */
+struct gsi_hwio_def_ee_n_ev_ch_k_cntxt_1_s
+{
+  u32 r_length : 24;
+  u32 reserved0 : 8;
+};
+
+/* Union definition of register */
+union gsi_hwio_def_ee_n_ev_ch_k_cntxt_1_u
+{
+  struct gsi_hwio_def_ee_n_ev_ch_k_cntxt_1_s def;
+  u32 value;
+};
+
+/*===========================================================================*/
+/*!
+  @brief Bit Field definition of register: EE_n_EV_CH_k_CNTXT_2
+*/
+/*===========================================================================*/
+/* Structure definition of register */
+struct gsi_hwio_def_ee_n_ev_ch_k_cntxt_2_s
+{
+  u32 r_base_addr_lsbs : 32;
+};
+
+/* Union definition of register */
+union gsi_hwio_def_ee_n_ev_ch_k_cntxt_2_u
+{
+  struct gsi_hwio_def_ee_n_ev_ch_k_cntxt_2_s def;
+  u32 value;
+};
+
+/*===========================================================================*/
+/*!
+  @brief Bit Field definition of register: EE_n_EV_CH_k_CNTXT_3
+*/
+/*===========================================================================*/
+/* Structure definition of register */
+struct gsi_hwio_def_ee_n_ev_ch_k_cntxt_3_s
+{
+  u32 r_base_addr_msbs : 32;
+};
+
+/* Union definition of register */
+union gsi_hwio_def_ee_n_ev_ch_k_cntxt_3_u
+{
+  struct gsi_hwio_def_ee_n_ev_ch_k_cntxt_3_s def;
+  u32 value;
+};
+
+/*===========================================================================*/
+/*!
+  @brief Bit Field definition of register: EE_n_EV_CH_k_CNTXT_4
+*/
+/*===========================================================================*/
+/* Structure definition of register */
+struct gsi_hwio_def_ee_n_ev_ch_k_cntxt_4_s
+{
+  u32 read_ptr_lsb : 32;
+};
+
+/* Union definition of register */
+union gsi_hwio_def_ee_n_ev_ch_k_cntxt_4_u
+{
+  struct gsi_hwio_def_ee_n_ev_ch_k_cntxt_4_s def;
+  u32 value;
+};
+
+/*===========================================================================*/
+/*!
+  @brief Bit Field definition of register: EE_n_EV_CH_k_CNTXT_5
+*/
+/*===========================================================================*/
+/* Structure definition of register */
+struct gsi_hwio_def_ee_n_ev_ch_k_cntxt_5_s
+{
+  u32 read_ptr_msb : 32;
+};
+
+/* Union definition of register */
+union gsi_hwio_def_ee_n_ev_ch_k_cntxt_5_u
+{
+  struct gsi_hwio_def_ee_n_ev_ch_k_cntxt_5_s def;
+  u32 value;
+};
+
+/*===========================================================================*/
+/*!
+  @brief Bit Field definition of register: EE_n_EV_CH_k_CNTXT_6
+*/
+/*===========================================================================*/
+/* Structure definition of register */
+struct gsi_hwio_def_ee_n_ev_ch_k_cntxt_6_s
+{
+  u32 write_ptr_lsb : 32;
+};
+
+/* Union definition of register */
+union gsi_hwio_def_ee_n_ev_ch_k_cntxt_6_u
+{
+  struct gsi_hwio_def_ee_n_ev_ch_k_cntxt_6_s def;
+  u32 value;
+};
+
+/*===========================================================================*/
+/*!
+  @brief Bit Field definition of register: EE_n_EV_CH_k_CNTXT_7
+*/
+/*===========================================================================*/
+/* Structure definition of register */
+struct gsi_hwio_def_ee_n_ev_ch_k_cntxt_7_s
+{
+  u32 write_ptr_msb : 32;
+};
+
+/* Union definition of register */
+union gsi_hwio_def_ee_n_ev_ch_k_cntxt_7_u
+{
+  struct gsi_hwio_def_ee_n_ev_ch_k_cntxt_7_s def;
+  u32 value;
+};
+
+/*===========================================================================*/
+/*!
+  @brief Bit Field definition of register: EE_n_EV_CH_k_CNTXT_8
+*/
+/*===========================================================================*/
+/* Structure definition of register */
+struct gsi_hwio_def_ee_n_ev_ch_k_cntxt_8_s
+{
+  u32 int_modt : 16;
+  u32 int_modc : 8;
+  u32 int_mod_cnt : 8;
+};
+
+/* Union definition of register */
+union gsi_hwio_def_ee_n_ev_ch_k_cntxt_8_u
+{
+  struct gsi_hwio_def_ee_n_ev_ch_k_cntxt_8_s def;
+  u32 value;
+};
+
+/*===========================================================================*/
+/*!
+  @brief Bit Field definition of register: EE_n_EV_CH_k_CNTXT_9
+*/
+/*===========================================================================*/
+/* Structure definition of register */
+struct gsi_hwio_def_ee_n_ev_ch_k_cntxt_9_s
+{
+  u32 intvec : 32;
+};
+
+/* Union definition of register */
+union gsi_hwio_def_ee_n_ev_ch_k_cntxt_9_u
+{
+  struct gsi_hwio_def_ee_n_ev_ch_k_cntxt_9_s def;
+  u32 value;
+};
+
+/*===========================================================================*/
+/*!
+  @brief Bit Field definition of register: EE_n_EV_CH_k_CNTXT_10
+*/
+/*===========================================================================*/
+/* Structure definition of register */
+struct gsi_hwio_def_ee_n_ev_ch_k_cntxt_10_s
+{
+  u32 msi_addr_lsb : 32;
+};
+
+/* Union definition of register */
+union gsi_hwio_def_ee_n_ev_ch_k_cntxt_10_u
+{
+  struct gsi_hwio_def_ee_n_ev_ch_k_cntxt_10_s def;
+  u32 value;
+};
+
+/*===========================================================================*/
+/*!
+  @brief Bit Field definition of register: EE_n_EV_CH_k_CNTXT_11
+*/
+/*===========================================================================*/
+/* Structure definition of register */
+struct gsi_hwio_def_ee_n_ev_ch_k_cntxt_11_s
+{
+  u32 msi_addr_msb : 32;
+};
+
+/* Union definition of register */
+union gsi_hwio_def_ee_n_ev_ch_k_cntxt_11_u
+{
+  struct gsi_hwio_def_ee_n_ev_ch_k_cntxt_11_s def;
+  u32 value;
+};
+
+/*===========================================================================*/
+/*!
+  @brief Bit Field definition of register: EE_n_EV_CH_k_CNTXT_12
+*/
+/*===========================================================================*/
+/* Structure definition of register */
+struct gsi_hwio_def_ee_n_ev_ch_k_cntxt_12_s
+{
+  u32 rp_update_addr_lsb : 32;
+};
+
+/* Union definition of register */
+union gsi_hwio_def_ee_n_ev_ch_k_cntxt_12_u
+{
+  struct gsi_hwio_def_ee_n_ev_ch_k_cntxt_12_s def;
+  u32 value;
+};
+
+/*===========================================================================*/
+/*!
+  @brief Bit Field definition of register: EE_n_EV_CH_k_CNTXT_13
+*/
+/*===========================================================================*/
+/* Structure definition of register */
+struct gsi_hwio_def_ee_n_ev_ch_k_cntxt_13_s
+{
+  u32 rp_update_addr_msb : 32;
+};
+
+/* Union definition of register */
+union gsi_hwio_def_ee_n_ev_ch_k_cntxt_13_u
+{
+  struct gsi_hwio_def_ee_n_ev_ch_k_cntxt_13_s def;
+  u32 value;
+};
+
+/*===========================================================================*/
+/*!
+  @brief Bit Field definition of register: EE_n_EV_CH_k_ELEM_SIZE_SHIFT
+*/
+/*===========================================================================*/
+/* Structure definition of register */
+struct gsi_hwio_def_ee_n_ev_ch_k_elem_size_shift_s
+{
+  u32 elem_size_shift : 4;
+  u32 reserved0 : 28;
+};
+
+/* Union definition of register */
+union gsi_hwio_def_ee_n_ev_ch_k_elem_size_shift_u
+{
+  struct gsi_hwio_def_ee_n_ev_ch_k_elem_size_shift_s def;
+  u32 value;
+};
+
+/*===========================================================================*/
+/*!
+  @brief Bit Field definition of register: EE_n_EV_CH_k_SCRATCH_0
+*/
+/*===========================================================================*/
+/* Structure definition of register */
+struct gsi_hwio_def_ee_n_ev_ch_k_scratch_0_s
+{
+  u32 scratch : 32;
+};
+
+/* Union definition of register */
+union gsi_hwio_def_ee_n_ev_ch_k_scratch_0_u
+{
+  struct gsi_hwio_def_ee_n_ev_ch_k_scratch_0_s def;
+  u32 value;
+};
+
+/*===========================================================================*/
+/*!
+  @brief Bit Field definition of register: EE_n_EV_CH_k_SCRATCH_1
+*/
+/*===========================================================================*/
+/* Structure definition of register */
+struct gsi_hwio_def_ee_n_ev_ch_k_scratch_1_s
+{
+  u32 scratch : 32;
+};
+
+/* Union definition of register */
+union gsi_hwio_def_ee_n_ev_ch_k_scratch_1_u
+{
+  struct gsi_hwio_def_ee_n_ev_ch_k_scratch_1_s def;
+  u32 value;
+};
+
+/*===========================================================================*/
+/*!
+  @brief Bit Field definition of register: EE_n_EV_CH_k_SCRATCH_2
+*/
+/*===========================================================================*/
+/* Structure definition of register */
+struct gsi_hwio_def_ee_n_ev_ch_k_scratch_2_s
+{
+  u32 scratch : 32;
+};
+
+/* Union definition of register */
+union gsi_hwio_def_ee_n_ev_ch_k_scratch_2_u
+{
+  struct gsi_hwio_def_ee_n_ev_ch_k_scratch_2_s def;
+  u32 value;
+};
+
+/*===========================================================================*/
+/*!
+  @brief Bit Field definition of register: EE_n_GSI_CH_k_DOORBELL_0
+*/
+/*===========================================================================*/
+/* Structure definition of register */
+struct gsi_hwio_def_ee_n_gsi_ch_k_doorbell_0_s
+{
+  u32 write_ptr_lsb : 32;
+};
+
+/* Union definition of register */
+union gsi_hwio_def_ee_n_gsi_ch_k_doorbell_0_u
+{
+  struct gsi_hwio_def_ee_n_gsi_ch_k_doorbell_0_s def;
+  u32 value;
+};
+
+/*===========================================================================*/
+/*!
+  @brief Bit Field definition of register: EE_n_GSI_CH_k_DOORBELL_1
+*/
+/*===========================================================================*/
+/* Structure definition of register */
+struct gsi_hwio_def_ee_n_gsi_ch_k_doorbell_1_s
+{
+  u32 write_ptr_msb : 32;
+};
+
+/* Union definition of register */
+union gsi_hwio_def_ee_n_gsi_ch_k_doorbell_1_u
+{
+  struct gsi_hwio_def_ee_n_gsi_ch_k_doorbell_1_s def;
+  u32 value;
+};
+
+/*===========================================================================*/
+/*!
+  @brief Bit Field definition of register: EE_n_EV_CH_k_DOORBELL_0
+*/
+/*===========================================================================*/
+/* Structure definition of register */
+struct gsi_hwio_def_ee_n_ev_ch_k_doorbell_0_s
+{
+  u32 write_ptr_lsb : 32;
+};
+
+/* Union definition of register */
+union gsi_hwio_def_ee_n_ev_ch_k_doorbell_0_u
+{
+  struct gsi_hwio_def_ee_n_ev_ch_k_doorbell_0_s def;
+  u32 value;
+};
+
+/*===========================================================================*/
+/*!
+  @brief Bit Field definition of register: EE_n_EV_CH_k_DOORBELL_1
+*/
+/*===========================================================================*/
+/* Structure definition of register */
+struct gsi_hwio_def_ee_n_ev_ch_k_doorbell_1_s
+{
+  u32 write_ptr_msb : 32;
+};
+
+/* Union definition of register */
+union gsi_hwio_def_ee_n_ev_ch_k_doorbell_1_u
+{
+  struct gsi_hwio_def_ee_n_ev_ch_k_doorbell_1_s def;
+  u32 value;
+};
+
+/*===========================================================================*/
+/*!
+  @brief Bit Field definition of register: EE_n_GSI_STATUS
+*/
+/*===========================================================================*/
+/* Structure definition of register */
+struct gsi_hwio_def_ee_n_gsi_status_s
+{
+  u32 enabled : 1;
+  u32 reserved0 : 31;
+};
+
+/* Union definition of register */
+union gsi_hwio_def_ee_n_gsi_status_u
+{
+  struct gsi_hwio_def_ee_n_gsi_status_s def;
+  u32 value;
+};
+
+/*===========================================================================*/
+/*!
+  @brief Bit Field definition of register: EE_n_GSI_CH_CMD
+*/
+/*===========================================================================*/
+/* Structure definition of register */
+struct gsi_hwio_def_ee_n_gsi_ch_cmd_s
+{
+  u32 chid : 8;
+  u32 reserved0 : 16;
+  u32 opcode : 8;
+};
+
+/* Union definition of register */
+union gsi_hwio_def_ee_n_gsi_ch_cmd_u
+{
+  struct gsi_hwio_def_ee_n_gsi_ch_cmd_s def;
+  u32 value;
+};
+
+/*===========================================================================*/
+/*!
+  @brief Bit Field definition of register: EE_n_EV_CH_CMD
+*/
+/*===========================================================================*/
+/* Structure definition of register */
+struct gsi_hwio_def_ee_n_ev_ch_cmd_s
+{
+  u32 chid : 8;
+  u32 reserved0 : 16;
+  u32 opcode : 8;
+};
+
+/* Union definition of register */
+union gsi_hwio_def_ee_n_ev_ch_cmd_u
+{
+  struct gsi_hwio_def_ee_n_ev_ch_cmd_s def;
+  u32 value;
+};
+
+/*===========================================================================*/
+/*!
+  @brief Bit Field definition of register: EE_n_GSI_EE_GENERIC_CMD
+*/
+/*===========================================================================*/
+/* Structure definition of register */
+struct gsi_hwio_def_ee_n_gsi_ee_generic_cmd_s
+{
+  u32 opcode : 32;
+};
+
+/* Union definition of register */
+union gsi_hwio_def_ee_n_gsi_ee_generic_cmd_u
+{
+  struct gsi_hwio_def_ee_n_gsi_ee_generic_cmd_s def;
+  u32 value;
+};
+
+/*===========================================================================*/
+/*!
+  @brief Bit Field definition of register: EE_n_GSI_HW_PARAM_0
+*/
+/*===========================================================================*/
+/* Structure definition of register */
+struct gsi_hwio_def_ee_n_gsi_hw_param_0_s
+{
+  u32 gsi_ev_ch_num : 8;
+  u32 gsi_ch_num : 8;
+  u32 num_ees : 5;
+  u32 periph_conf_addr_bus_w : 5;
+  u32 periph_sec_grp : 5;
+  u32 use_axi_m : 1;
+};
+
+/* Union definition of register */
+union gsi_hwio_def_ee_n_gsi_hw_param_0_u
+{
+  struct gsi_hwio_def_ee_n_gsi_hw_param_0_s def;
+  u32 value;
+};
+
+/*===========================================================================*/
+/*!
+  @brief Bit Field definition of register: EE_n_GSI_HW_PARAM_1
+*/
+/*===========================================================================*/
+/* Structure definition of register */
+struct gsi_hwio_def_ee_n_gsi_hw_param_1_s
+{
+  u32 gsi_m_data_bus_w : 8;
+  u32 gsi_num_qad : 4;
+  u32 gsi_nonsec_en : 4;
+  u32 gsi_sec_en : 1;
+  u32 gsi_vmidacr_en : 1;
+  u32 gsi_qrib_en : 1;
+  u32 gsi_use_xpu : 1;
+  u32 gsi_num_timers : 5;
+  u32 gsi_use_bp_mtrix : 1;
+  u32 gsi_use_db_eng : 1;
+  u32 gsi_use_uc_if : 1;
+  u32 gsi_escape_buf_only : 1;
+  u32 gsi_simple_rd_wr : 1;
+  u32 gsi_blk_int_access_region_1_en : 1;
+  u32 gsi_blk_int_access_region_2_en : 1;
+};
+
+/* Union definition of register */
+union gsi_hwio_def_ee_n_gsi_hw_param_1_u
+{
+  struct gsi_hwio_def_ee_n_gsi_hw_param_1_s def;
+  u32 value;
+};
+
+/*===========================================================================*/
+/*!
+  @brief Bit Field definition of register: EE_n_GSI_HW_PARAM_2
+*/
+/*===========================================================================*/
+/* Structure definition of register */
+struct gsi_hwio_def_ee_n_gsi_hw_param_2_s
+{
+  u32 gsi_num_ch_per_ee : 8;
+  u32 gsi_iram_size : 5;
+  u32 gsi_ch_pend_translate : 1;
+  u32 gsi_ch_full_logic : 1;
+  u32 gsi_use_sdma : 1;
+  u32 gsi_sdma_n_int : 3;
+  u32 gsi_sdma_max_burst : 8;
+  u32 gsi_sdma_n_iovec : 3;
+  u32 gsi_use_rd_wr_eng : 1;
+  u32 gsi_use_inter_ee : 1;
+};
+
+/* Union definition of register */
+union gsi_hwio_def_ee_n_gsi_hw_param_2_u
+{
+  struct gsi_hwio_def_ee_n_gsi_hw_param_2_s def;
+  u32 value;
+};
+
+/*===========================================================================*/
+/*!
+  @brief Bit Field definition of register: EE_n_GSI_SW_VERSION
+*/
+/*===========================================================================*/
+/* Structure definition of register */
+struct gsi_hwio_def_ee_n_gsi_sw_version_s
+{
+  u32 step : 16;
+  u32 minor : 12;
+  u32 major : 4;
+};
+
+/* Union definition of register */
+union gsi_hwio_def_ee_n_gsi_sw_version_u
+{
+  struct gsi_hwio_def_ee_n_gsi_sw_version_s def;
+  u32 value;
+};
+
+/*===========================================================================*/
+/*!
+  @brief Bit Field definition of register: EE_n_GSI_MCS_CODE_VER
+*/
+/*===========================================================================*/
+/* Structure definition of register */
+struct gsi_hwio_def_ee_n_gsi_mcs_code_ver_s
+{
+  u32 ver : 32;
+};
+
+/* Union definition of register */
+union gsi_hwio_def_ee_n_gsi_mcs_code_ver_u
+{
+  struct gsi_hwio_def_ee_n_gsi_mcs_code_ver_s def;
+  u32 value;
+};
+
+/*===========================================================================*/
+/*!
+  @brief Bit Field definition of register: EE_n_GSI_HW_PARAM_3
+*/
+/*===========================================================================*/
+/* Structure definition of register */
+struct gsi_hwio_def_ee_n_gsi_hw_param_3_s
+{
+  u32 gsi_sdma_max_os_rd : 4;
+  u32 gsi_sdma_max_os_wr : 4;
+  u32 gsi_num_prefetch_bufs : 4;
+  u32 gsi_m_addr_bus_w : 8;
+  u32 gsi_ree_max_burst_len : 5;
+  u32 gsi_use_irom : 1;
+  u32 gsi_use_vir_ch_if : 1;
+  u32 gsi_use_sleep_clk_div : 1;
+  u32 gsi_use_db_msi_mode : 1;
+  u32 reserved0 : 3;
+};
+
+/* Union definition of register */
+union gsi_hwio_def_ee_n_gsi_hw_param_3_u
+{
+  struct gsi_hwio_def_ee_n_gsi_hw_param_3_s def;
+  u32 value;
+};
+
+/*===========================================================================*/
+/*!
+  @brief Bit Field definition of register: EE_n_GSI_HW_PARAM_4
+*/
+/*===========================================================================*/
+/* Structure definition of register */
+struct gsi_hwio_def_ee_n_gsi_hw_param_4_s
+{
+  u32 gsi_num_ev_per_ee : 8;
+  u32 gsi_iram_protcol_cnt : 8;
+  u32 reserved0 : 16;
+};
+
+/* Union definition of register */
+union gsi_hwio_def_ee_n_gsi_hw_param_4_u
+{
+  struct gsi_hwio_def_ee_n_gsi_hw_param_4_s def;
+  u32 value;
+};
+
+/*===========================================================================*/
+/*!
+  @brief Bit Field definition of register: EE_n_CNTXT_TYPE_IRQ
+*/
+/*===========================================================================*/
+/* Structure definition of register */
+struct gsi_hwio_def_ee_n_cntxt_type_irq_s
+{
+  u32 ch_ctrl : 1;
+  u32 ev_ctrl : 1;
+  u32 glob_ee : 1;
+  u32 ieob : 1;
+  u32 inter_ee_ch_ctrl : 1;
+  u32 inter_ee_ev_ctrl : 1;
+  u32 general : 1;
+  u32 reserved0 : 25;
+};
+
+/* Union definition of register */
+union gsi_hwio_def_ee_n_cntxt_type_irq_u
+{
+  struct gsi_hwio_def_ee_n_cntxt_type_irq_s def;
+  u32 value;
+};
+
+/*===========================================================================*/
+/*!
+  @brief Bit Field definition of register: EE_n_CNTXT_TYPE_IRQ_MSK
+*/
+/*===========================================================================*/
+/* Structure definition of register */
+struct gsi_hwio_def_ee_n_cntxt_type_irq_msk_s
+{
+  u32 ch_ctrl : 1;
+  u32 ev_ctrl : 1;
+  u32 glob_ee : 1;
+  u32 ieob : 1;
+  u32 inter_ee_ch_ctrl : 1;
+  u32 inter_ee_ev_ctrl : 1;
+  u32 general : 1;
+  u32 reserved0 : 25;
+};
+
+/* Union definition of register */
+union gsi_hwio_def_ee_n_cntxt_type_irq_msk_u
+{
+  struct gsi_hwio_def_ee_n_cntxt_type_irq_msk_s def;
+  u32 value;
+};
+
+/*===========================================================================*/
+/*!
+  @brief Bit Field definition of register: EE_n_CNTXT_SRC_GSI_CH_IRQ_k
+*/
+/*===========================================================================*/
+/* Structure definition of register */
+struct gsi_hwio_def_ee_n_cntxt_src_gsi_ch_irq_k_s
+{
+  u32 gsi_ch_bit_map : 32;
+};
+
+/* Union definition of register */
+union gsi_hwio_def_ee_n_cntxt_src_gsi_ch_irq_k_u
+{
+  struct gsi_hwio_def_ee_n_cntxt_src_gsi_ch_irq_k_s def;
+  u32 value;
+};
+
+/*===========================================================================*/
+/*!
+  @brief Bit Field definition of register: EE_n_CNTXT_SRC_GSI_CH_IRQ_MSK_k
+*/
+/*===========================================================================*/
+/* Structure definition of register */
+struct gsi_hwio_def_ee_n_cntxt_src_gsi_ch_irq_msk_k_s
+{
+  u32 gsi_ch_bit_map_msk : 32;
+};
+
+/* Union definition of register */
+union gsi_hwio_def_ee_n_cntxt_src_gsi_ch_irq_msk_k_u
+{
+  struct gsi_hwio_def_ee_n_cntxt_src_gsi_ch_irq_msk_k_s def;
+  u32 value;
+};
+
+/*===========================================================================*/
+/*!
+  @brief Bit Field definition of register: EE_n_CNTXT_SRC_GSI_CH_IRQ_CLR_k
+*/
+/*===========================================================================*/
+/* Structure definition of register */
+struct gsi_hwio_def_ee_n_cntxt_src_gsi_ch_irq_clr_k_s
+{
+  u32 gsi_ch_bit_map : 32;
+};
+
+/* Union definition of register */
+union gsi_hwio_def_ee_n_cntxt_src_gsi_ch_irq_clr_k_u
+{
+  struct gsi_hwio_def_ee_n_cntxt_src_gsi_ch_irq_clr_k_s def;
+  u32 value;
+};
+
+/*===========================================================================*/
+/*!
+  @brief Bit Field definition of register: EE_n_CNTXT_SRC_EV_CH_IRQ_k
+*/
+/*===========================================================================*/
+/* Structure definition of register */
+struct gsi_hwio_def_ee_n_cntxt_src_ev_ch_irq_k_s
+{
+  u32 ev_ch_bit_map : 32;
+};
+
+/* Union definition of register */
+union gsi_hwio_def_ee_n_cntxt_src_ev_ch_irq_k_u
+{
+  struct gsi_hwio_def_ee_n_cntxt_src_ev_ch_irq_k_s def;
+  u32 value;
+};
+
+/*===========================================================================*/
+/*!
+  @brief Bit Field definition of register: EE_n_CNTXT_SRC_EV_CH_IRQ_MSK_k
+*/
+/*===========================================================================*/
+/* Structure definition of register */
+struct gsi_hwio_def_ee_n_cntxt_src_ev_ch_irq_msk_k_s
+{
+  u32 ev_ch_bit_map_msk : 32;
+};
+
+/* Union definition of register */
+union gsi_hwio_def_ee_n_cntxt_src_ev_ch_irq_msk_k_u
+{
+  struct gsi_hwio_def_ee_n_cntxt_src_ev_ch_irq_msk_k_s def;
+  u32 value;
+};
+
+/*===========================================================================*/
+/*!
+  @brief Bit Field definition of register: EE_n_CNTXT_SRC_EV_CH_IRQ_CLR_k
+*/
+/*===========================================================================*/
+/* Structure definition of register */
+struct gsi_hwio_def_ee_n_cntxt_src_ev_ch_irq_clr_k_s
+{
+  u32 ev_ch_bit_map : 32;
+};
+
+/* Union definition of register */
+union gsi_hwio_def_ee_n_cntxt_src_ev_ch_irq_clr_k_u
+{
+  struct gsi_hwio_def_ee_n_cntxt_src_ev_ch_irq_clr_k_s def;
+  u32 value;
+};
+
+/*===========================================================================*/
+/*!
+  @brief Bit Field definition of register: EE_n_CNTXT_SRC_IEOB_IRQ_k
+*/
+/*===========================================================================*/
+/* Structure definition of register */
+struct gsi_hwio_def_ee_n_cntxt_src_ieob_irq_k_s
+{
+  u32 ev_ch_bit_map : 32;
+};
+
+/* Union definition of register */
+union gsi_hwio_def_ee_n_cntxt_src_ieob_irq_k_u
+{
+  struct gsi_hwio_def_ee_n_cntxt_src_ieob_irq_k_s def;
+  u32 value;
+};
+
+/*===========================================================================*/
+/*!
+  @brief Bit Field definition of register: EE_n_CNTXT_SRC_IEOB_IRQ_MSK_k
+*/
+/*===========================================================================*/
+/* Structure definition of register */
+struct gsi_hwio_def_ee_n_cntxt_src_ieob_irq_msk_k_s
+{
+  u32 ev_ch_bit_map_msk : 32;
+};
+
+/* Union definition of register */
+union gsi_hwio_def_ee_n_cntxt_src_ieob_irq_msk_k_u
+{
+  struct gsi_hwio_def_ee_n_cntxt_src_ieob_irq_msk_k_s def;
+  u32 value;
+};
+
+/*===========================================================================*/
+/*!
+  @brief Bit Field definition of register: EE_n_CNTXT_SRC_IEOB_IRQ_CLR_k
+*/
+/*===========================================================================*/
+/* Structure definition of register */
+struct gsi_hwio_def_ee_n_cntxt_src_ieob_irq_clr_k_s
+{
+  u32 ev_ch_bit_map : 32;
+};
+
+/* Union definition of register */
+union gsi_hwio_def_ee_n_cntxt_src_ieob_irq_clr_k_u
+{
+  struct gsi_hwio_def_ee_n_cntxt_src_ieob_irq_clr_k_s def;
+  u32 value;
+};
+
+/*===========================================================================*/
+/*!
+  @brief Bit Field definition of register: EE_n_CNTXT_GLOB_IRQ_STTS
+*/
+/*===========================================================================*/
+/* Structure definition of register */
+struct gsi_hwio_def_ee_n_cntxt_glob_irq_stts_s
+{
+  u32 error_int : 1;
+  u32 gp_int1 : 1;
+  u32 gp_int2 : 1;
+  u32 gp_int3 : 1;
+  u32 reserved0 : 28;
+};
+
+/* Union definition of register */
+union gsi_hwio_def_ee_n_cntxt_glob_irq_stts_u
+{
+  struct gsi_hwio_def_ee_n_cntxt_glob_irq_stts_s def;
+  u32 value;
+};
+
+/*===========================================================================*/
+/*!
+  @brief Bit Field definition of register: EE_n_CNTXT_GLOB_IRQ_EN
+*/
+/*===========================================================================*/
+/* Structure definition of register */
+struct gsi_hwio_def_ee_n_cntxt_glob_irq_en_s
+{
+  u32 error_int : 1;
+  u32 gp_int1 : 1;
+  u32 gp_int2 : 1;
+  u32 gp_int3 : 1;
+  u32 reserved0 : 28;
+};
+
+/* Union definition of register */
+union gsi_hwio_def_ee_n_cntxt_glob_irq_en_u
+{
+  struct gsi_hwio_def_ee_n_cntxt_glob_irq_en_s def;
+  u32 value;
+};
+
+/*===========================================================================*/
+/*!
+  @brief Bit Field definition of register: EE_n_CNTXT_GLOB_IRQ_CLR
+*/
+/*===========================================================================*/
+/* Structure definition of register */
+struct gsi_hwio_def_ee_n_cntxt_glob_irq_clr_s
+{
+  u32 error_int : 1;
+  u32 gp_int1 : 1;
+  u32 gp_int2 : 1;
+  u32 gp_int3 : 1;
+  u32 reserved0 : 28;
+};
+
+/* Union definition of register */
+union gsi_hwio_def_ee_n_cntxt_glob_irq_clr_u
+{
+  struct gsi_hwio_def_ee_n_cntxt_glob_irq_clr_s def;
+  u32 value;
+};
+
+/*===========================================================================*/
+/*!
+  @brief Bit Field definition of register: EE_n_CNTXT_GSI_IRQ_STTS
+*/
+/*===========================================================================*/
+/* Structure definition of register */
+struct gsi_hwio_def_ee_n_cntxt_gsi_irq_stts_s
+{
+  u32 gsi_break_point : 1;
+  u32 gsi_bus_error : 1;
+  u32 gsi_cmd_fifo_ovrflow : 1;
+  u32 gsi_mcs_stack_ovrflow : 1;
+  u32 reserved0 : 28;
+};
+
+/* Union definition of register */
+union gsi_hwio_def_ee_n_cntxt_gsi_irq_stts_u
+{
+  struct gsi_hwio_def_ee_n_cntxt_gsi_irq_stts_s def;
+  u32 value;
+};
+
+/*===========================================================================*/
+/*!
+  @brief Bit Field definition of register: EE_n_CNTXT_GSI_IRQ_EN
+*/
+/*===========================================================================*/
+/* Structure definition of register */
+struct gsi_hwio_def_ee_n_cntxt_gsi_irq_en_s
+{
+  u32 gsi_break_point : 1;
+  u32 gsi_bus_error : 1;
+  u32 gsi_cmd_fifo_ovrflow : 1;
+  u32 gsi_mcs_stack_ovrflow : 1;
+  u32 reserved0 : 28;
+};
+
+/* Union definition of register */
+union gsi_hwio_def_ee_n_cntxt_gsi_irq_en_u
+{
+  struct gsi_hwio_def_ee_n_cntxt_gsi_irq_en_s def;
+  u32 value;
+};
+
+/*===========================================================================*/
+/*!
+  @brief Bit Field definition of register: EE_n_CNTXT_GSI_IRQ_CLR
+*/
+/*===========================================================================*/
+/* Structure definition of register */
+struct gsi_hwio_def_ee_n_cntxt_gsi_irq_clr_s
+{
+  u32 gsi_break_point : 1;
+  u32 gsi_bus_error : 1;
+  u32 gsi_cmd_fifo_ovrflow : 1;
+  u32 gsi_mcs_stack_ovrflow : 1;
+  u32 reserved0 : 28;
+};
+
+/* Union definition of register */
+union gsi_hwio_def_ee_n_cntxt_gsi_irq_clr_u
+{
+  struct gsi_hwio_def_ee_n_cntxt_gsi_irq_clr_s def;
+  u32 value;
+};
+
+/*===========================================================================*/
+/*!
+  @brief Bit Field definition of register: EE_n_CNTXT_INTSET
+*/
+/*===========================================================================*/
+/* Structure definition of register */
+struct gsi_hwio_def_ee_n_cntxt_intset_s
+{
+  u32 intype : 1;
+  u32 reserved0 : 31;
+};
+
+/* Union definition of register */
+union gsi_hwio_def_ee_n_cntxt_intset_u
+{
+  struct gsi_hwio_def_ee_n_cntxt_intset_s def;
+  u32 value;
+};
+
+/*===========================================================================*/
+/*!
+  @brief Bit Field definition of register: EE_n_CNTXT_MSI_BASE_LSB
+*/
+/*===========================================================================*/
+/* Structure definition of register */
+struct gsi_hwio_def_ee_n_cntxt_msi_base_lsb_s
+{
+  u32 msi_addr_lsb : 32;
+};
+
+/* Union definition of register */
+union gsi_hwio_def_ee_n_cntxt_msi_base_lsb_u
+{
+  struct gsi_hwio_def_ee_n_cntxt_msi_base_lsb_s def;
+  u32 value;
+};
+
+/*===========================================================================*/
+/*!
+  @brief Bit Field definition of register: EE_n_CNTXT_MSI_BASE_MSB
+*/
+/*===========================================================================*/
+/* Structure definition of register */
+struct gsi_hwio_def_ee_n_cntxt_msi_base_msb_s
+{
+  u32 msi_addr_msb : 32;
+};
+
+/* Union definition of register */
+union gsi_hwio_def_ee_n_cntxt_msi_base_msb_u
+{
+  struct gsi_hwio_def_ee_n_cntxt_msi_base_msb_s def;
+  u32 value;
+};
+
+/*===========================================================================*/
+/*!
+  @brief Bit Field definition of register: EE_n_CNTXT_INT_VEC
+*/
+/*===========================================================================*/
+/* Structure definition of register */
+struct gsi_hwio_def_ee_n_cntxt_int_vec_s
+{
+  u32 int_vec : 32;
+};
+
+/* Union definition of register */
+union gsi_hwio_def_ee_n_cntxt_int_vec_u
+{
+  struct gsi_hwio_def_ee_n_cntxt_int_vec_s def;
+  u32 value;
+};
+
+/*===========================================================================*/
+/*!
+  @brief Bit Field definition of register: EE_n_ERROR_LOG
+*/
+/*===========================================================================*/
+/* Structure definition of register */
+struct gsi_hwio_def_ee_n_error_log_s
+{
+  u32 error_log : 32;
+};
+
+/* Union definition of register */
+union gsi_hwio_def_ee_n_error_log_u
+{
+  struct gsi_hwio_def_ee_n_error_log_s def;
+  u32 value;
+};
+
+/*===========================================================================*/
+/*!
+  @brief Bit Field definition of register: EE_n_ERROR_LOG_CLR
+*/
+/*===========================================================================*/
+/* Structure definition of register */
+struct gsi_hwio_def_ee_n_error_log_clr_s
+{
+  u32 error_log_clr : 32;
+};
+
+/* Union definition of register */
+union gsi_hwio_def_ee_n_error_log_clr_u
+{
+  struct gsi_hwio_def_ee_n_error_log_clr_s def;
+  u32 value;
+};
+
+/*===========================================================================*/
+/*!
+  @brief Bit Field definition of register: EE_n_CNTXT_SCRATCH_0
+*/
+/*===========================================================================*/
+/* Structure definition of register */
+struct gsi_hwio_def_ee_n_cntxt_scratch_0_s
+{
+  u32 scratch : 32;
+};
+
+/* Union definition of register */
+union gsi_hwio_def_ee_n_cntxt_scratch_0_u
+{
+  struct gsi_hwio_def_ee_n_cntxt_scratch_0_s def;
+  u32 value;
+};
+
+/*===========================================================================*/
+/*!
+  @brief Bit Field definition of register: EE_n_CNTXT_SCRATCH_1
+*/
+/*===========================================================================*/
+/* Structure definition of register */
+struct gsi_hwio_def_ee_n_cntxt_scratch_1_s
+{
+  u32 scratch : 32;
+};
+
+/* Union definition of register */
+union gsi_hwio_def_ee_n_cntxt_scratch_1_u
+{
+  struct gsi_hwio_def_ee_n_cntxt_scratch_1_s def;
+  u32 value;
+};
+
+/*===========================================================================*/
+/*!
+  @brief Bit Field definition of register: GSI_MCS_CFG
+*/
+/*===========================================================================*/
+/* Structure definition of register */
+struct gsi_hwio_def_gsi_mcs_cfg_s
+{
+  u32 mcs_enable : 1;
+  u32 reserved0 : 31;
+};
+
+/* Union definition of register */
+union gsi_hwio_def_gsi_mcs_cfg_u
+{
+  struct gsi_hwio_def_gsi_mcs_cfg_s def;
+  u32 value;
+};
+
+/*===========================================================================*/
+/*!
+  @brief Bit Field definition of register: GSI_TZ_FW_AUTH_LOCK
+*/
+/*===========================================================================*/
+/* Structure definition of register */
+struct gsi_hwio_def_gsi_tz_fw_auth_lock_s
+{
+  u32 dis_iram_write : 1;
+  u32 dis_debug_shram_write : 1;
+  u32 reserved0 : 30;
+};
+
+/* Union definition of register */
+union gsi_hwio_def_gsi_tz_fw_auth_lock_u
+{
+  struct gsi_hwio_def_gsi_tz_fw_auth_lock_s def;
+  u32 value;
+};
+
+/*===========================================================================*/
+/*!
+  @brief Bit Field definition of register: GSI_MSA_FW_AUTH_LOCK
+*/
+/*===========================================================================*/
+/* Structure definition of register */
+struct gsi_hwio_def_gsi_msa_fw_auth_lock_s
+{
+  u32 dis_iram_write : 1;
+  u32 dis_debug_shram_write : 1;
+  u32 reserved0 : 30;
+};
+
+/* Union definition of register */
+union gsi_hwio_def_gsi_msa_fw_auth_lock_u
+{
+  struct gsi_hwio_def_gsi_msa_fw_auth_lock_s def;
+  u32 value;
+};
+
+/*===========================================================================*/
+/*!
+  @brief Bit Field definition of register: GSI_SP_FW_AUTH_LOCK
+*/
+/*===========================================================================*/
+/* Structure definition of register */
+struct gsi_hwio_def_gsi_sp_fw_auth_lock_s
+{
+  u32 dis_iram_write : 1;
+  u32 dis_debug_shram_write : 1;
+  u32 reserved0 : 30;
+};
+
+/* Union definition of register */
+union gsi_hwio_def_gsi_sp_fw_auth_lock_u
+{
+  struct gsi_hwio_def_gsi_sp_fw_auth_lock_s def;
+  u32 value;
+};
+
+/*===========================================================================*/
+/*!
+  @brief Bit Field definition of register: INTER_EE_n_ORIGINATOR_EE
+*/
+/*===========================================================================*/
+/* Structure definition of register */
+struct gsi_hwio_def_inter_ee_n_originator_ee_s
+{
+  u32 ee_number : 4;
+  u32 reserved0 : 28;
+};
+
+/* Union definition of register */
+union gsi_hwio_def_inter_ee_n_originator_ee_u
+{
+  struct gsi_hwio_def_inter_ee_n_originator_ee_s def;
+  u32 value;
+};
+
+/*===========================================================================*/
+/*!
+  @brief Bit Field definition of register: INTER_EE_n_GSI_CH_CMD
+*/
+/*===========================================================================*/
+/* Structure definition of register */
+struct gsi_hwio_def_inter_ee_n_gsi_ch_cmd_s
+{
+  u32 chid : 8;
+  u32 reserved0 : 16;
+  u32 opcode : 8;
+};
+
+/* Union definition of register */
+union gsi_hwio_def_inter_ee_n_gsi_ch_cmd_u
+{
+  struct gsi_hwio_def_inter_ee_n_gsi_ch_cmd_s def;
+  u32 value;
+};
+
+/*===========================================================================*/
+/*!
+  @brief Bit Field definition of register: INTER_EE_n_EV_CH_CMD
+*/
+/*===========================================================================*/
+/* Structure definition of register */
+struct gsi_hwio_def_inter_ee_n_ev_ch_cmd_s
+{
+  u32 chid : 8;
+  u32 reserved0 : 16;
+  u32 opcode : 8;
+};
+
+/* Union definition of register */
+union gsi_hwio_def_inter_ee_n_ev_ch_cmd_u
+{
+  struct gsi_hwio_def_inter_ee_n_ev_ch_cmd_s def;
+  u32 value;
+};
+
+/*===========================================================================*/
+/*!
+  @brief Bit Field definition of register: INTER_EE_n_SRC_GSI_CH_IRQ_k
+*/
+/*===========================================================================*/
+/* Structure definition of register */
+struct gsi_hwio_def_inter_ee_n_src_gsi_ch_irq_k_s
+{
+  u32 gsi_ch_bit_map : 32;
+};
+
+/* Union definition of register */
+union gsi_hwio_def_inter_ee_n_src_gsi_ch_irq_k_u
+{
+  struct gsi_hwio_def_inter_ee_n_src_gsi_ch_irq_k_s def;
+  u32 value;
+};
+
+/*===========================================================================*/
+/*!
+  @brief Bit Field definition of register: INTER_EE_n_SRC_GSI_CH_IRQ_MSK_k
+*/
+/*===========================================================================*/
+/* Structure definition of register */
+struct gsi_hwio_def_inter_ee_n_src_gsi_ch_irq_msk_k_s
+{
+  u32 gsi_ch_bit_map_msk : 32;
+};
+
+/* Union definition of register */
+union gsi_hwio_def_inter_ee_n_src_gsi_ch_irq_msk_k_u
+{
+  struct gsi_hwio_def_inter_ee_n_src_gsi_ch_irq_msk_k_s def;
+  u32 value;
+};
+
+/*===========================================================================*/
+/*!
+  @brief Bit Field definition of register: INTER_EE_n_SRC_GSI_CH_IRQ_CLR_k
+*/
+/*===========================================================================*/
+/* Structure definition of register */
+struct gsi_hwio_def_inter_ee_n_src_gsi_ch_irq_clr_k_s
+{
+  u32 gsi_ch_bit_map : 32;
+};
+
+/* Union definition of register */
+union gsi_hwio_def_inter_ee_n_src_gsi_ch_irq_clr_k_u
+{
+  struct gsi_hwio_def_inter_ee_n_src_gsi_ch_irq_clr_k_s def;
+  u32 value;
+};
+
+/*===========================================================================*/
+/*!
+  @brief Bit Field definition of register: INTER_EE_n_SRC_EV_CH_IRQ_k
+*/
+/*===========================================================================*/
+/* Structure definition of register */
+struct gsi_hwio_def_inter_ee_n_src_ev_ch_irq_k_s
+{
+  u32 ev_ch_bit_map : 32;
+};
+
+/* Union definition of register */
+union gsi_hwio_def_inter_ee_n_src_ev_ch_irq_k_u
+{
+  struct gsi_hwio_def_inter_ee_n_src_ev_ch_irq_k_s def;
+  u32 value;
+};
+
+/*===========================================================================*/
+/*!
+  @brief Bit Field definition of register: INTER_EE_n_SRC_EV_CH_IRQ_MSK_k
+*/
+/*===========================================================================*/
+/* Structure definition of register */
+struct gsi_hwio_def_inter_ee_n_src_ev_ch_irq_msk_k_s
+{
+  u32 ev_ch_bit_map_msk : 32;
+};
+
+/* Union definition of register */
+union gsi_hwio_def_inter_ee_n_src_ev_ch_irq_msk_k_u
+{
+  struct gsi_hwio_def_inter_ee_n_src_ev_ch_irq_msk_k_s def;
+  u32 value;
+};
+
+/*===========================================================================*/
+/*!
+  @brief Bit Field definition of register: INTER_EE_n_SRC_EV_CH_IRQ_CLR_k
+*/
+/*===========================================================================*/
+/* Structure definition of register */
+struct gsi_hwio_def_inter_ee_n_src_ev_ch_irq_clr_k_s
+{
+  u32 ev_ch_bit_map : 32;
+};
+
+/* Union definition of register */
+union gsi_hwio_def_inter_ee_n_src_ev_ch_irq_clr_k_u
+{
+  struct gsi_hwio_def_inter_ee_n_src_ev_ch_irq_clr_k_s def;
+  u32 value;
+};
+
+/*----------------------------------------------------------------------------
+ * MODULE: IPA_0_GSI_TOP_XPU3
+ *--------------------------------------------------------------------------*/
+
+/*===========================================================================*/
+/*!
+  @brief Bit Field definition of register: IPA_0_GSI_TOP_XPU3_GCR0
+*/
+/*===========================================================================*/
+/* Structure definition of register */
+struct gsi_hwio_def_ipa_0_gsi_top_xpu3_gcr0_s
+{
+  u32 aaden : 1;
+  u32 aalog_mode_dis : 1;
+  u32 reserved0 : 30;
+};
+
+/* Union definition of register */
+union gsi_hwio_def_ipa_0_gsi_top_xpu3_gcr0_u
+{
+  struct gsi_hwio_def_ipa_0_gsi_top_xpu3_gcr0_s def;
+  u32 value;
+};
+
+/*===========================================================================*/
+/*!
+  @brief Bit Field definition of register: IPA_0_GSI_TOP_XPU3_SCR0
+*/
+/*===========================================================================*/
+/* Structure definition of register */
+struct gsi_hwio_def_ipa_0_gsi_top_xpu3_scr0_s
+{
+  u32 scfgere : 1;
+  u32 sclere : 1;
+  u32 scfgeie : 1;
+  u32 scleie : 1;
+  u32 reserved0 : 4;
+  u32 dynamic_clk_en : 1;
+  u32 reserved1 : 23;
+};
+
+/* Union definition of register */
+union gsi_hwio_def_ipa_0_gsi_top_xpu3_scr0_u
+{
+  struct gsi_hwio_def_ipa_0_gsi_top_xpu3_scr0_s def;
+  u32 value;
+};
+
+/*===========================================================================*/
+/*!
+  @brief Bit Field definition of register: IPA_0_GSI_TOP_XPU3_CR0
+*/
+/*===========================================================================*/
+/* Structure definition of register */
+struct gsi_hwio_def_ipa_0_gsi_top_xpu3_cr0_s
+{
+  u32 cfgere : 1;
+  u32 clere : 1;
+  u32 cfgeie : 1;
+  u32 cleie : 1;
+  u32 reserved0 : 3;
+  u32 vmiden : 1;
+  u32 dynamic_clk_en : 1;
+  u32 reserved1 : 23;
+};
+
+/* Union definition of register */
+union gsi_hwio_def_ipa_0_gsi_top_xpu3_cr0_u
+{
+  struct gsi_hwio_def_ipa_0_gsi_top_xpu3_cr0_s def;
+  u32 value;
+};
+
+/*===========================================================================*/
+/*!
+  @brief Bit Field definition of register: IPA_0_GSI_TOP_XPU3_RPU_ACR0
+*/
+/*===========================================================================*/
+/* Structure definition of register */
+struct gsi_hwio_def_ipa_0_gsi_top_xpu3_rpu_acr0_s
+{
+  u32 suvmid : 32;
+};
+
+/* Union definition of register */
+union gsi_hwio_def_ipa_0_gsi_top_xpu3_rpu_acr0_u
+{
+  struct gsi_hwio_def_ipa_0_gsi_top_xpu3_rpu_acr0_s def;
+  u32 value;
+};
+
+/*===========================================================================*/
+/*!
+  @brief Bit Field definition of register: IPA_0_GSI_TOP_XPU3_QAD0_GCR0
+*/
+/*===========================================================================*/
+/* Structure definition of register */
+struct gsi_hwio_def_ipa_0_gsi_top_xpu3_qad0_gcr0_s
+{
+  u32 qad0den : 1;
+  u32 qad0log_mode_dis : 1;
+  u32 reserved0 : 30;
+};
+
+/* Union definition of register */
+union gsi_hwio_def_ipa_0_gsi_top_xpu3_qad0_gcr0_u
+{
+  struct gsi_hwio_def_ipa_0_gsi_top_xpu3_qad0_gcr0_s def;
+  u32 value;
+};
+
+/*===========================================================================*/
+/*!
+  @brief Bit Field definition of register: IPA_0_GSI_TOP_XPU3_QAD0_CR0
+*/
+/*===========================================================================*/
+/* Structure definition of register */
+struct gsi_hwio_def_ipa_0_gsi_top_xpu3_qad0_cr0_s
+{
+  u32 cfgere : 1;
+  u32 clere : 1;
+  u32 cfgeie : 1;
+  u32 cleie : 1;
+  u32 reserved0 : 4;
+  u32 dynamic_clk_en : 1;
+  u32 reserved1 : 23;
+};
+
+/* Union definition of register */
+union gsi_hwio_def_ipa_0_gsi_top_xpu3_qad0_cr0_u
+{
+  struct gsi_hwio_def_ipa_0_gsi_top_xpu3_qad0_cr0_s def;
+  u32 value;
+};
+
+/*===========================================================================*/
+/*!
+  @brief Bit Field definition of register: IPA_0_GSI_TOP_XPU3_QAD1_GCR0
+*/
+/*===========================================================================*/
+/* Structure definition of register */
+struct gsi_hwio_def_ipa_0_gsi_top_xpu3_qad1_gcr0_s
+{
+  u32 qad1den : 1;
+  u32 qad1log_mode_dis : 1;
+  u32 reserved0 : 30;
+};
+
+/* Union definition of register */
+union gsi_hwio_def_ipa_0_gsi_top_xpu3_qad1_gcr0_u
+{
+  struct gsi_hwio_def_ipa_0_gsi_top_xpu3_qad1_gcr0_s def;
+  u32 value;
+};
+
+/*===========================================================================*/
+/*!
+  @brief Bit Field definition of register: IPA_0_GSI_TOP_XPU3_QAD1_CR0
+*/
+/*===========================================================================*/
+/* Structure definition of register */
+struct gsi_hwio_def_ipa_0_gsi_top_xpu3_qad1_cr0_s
+{
+  u32 cfgere : 1;
+  u32 clere : 1;
+  u32 cfgeie : 1;
+  u32 cleie : 1;
+  u32 reserved0 : 4;
+  u32 dynamic_clk_en : 1;
+  u32 reserved1 : 23;
+};
+
+/* Union definition of register */
+union gsi_hwio_def_ipa_0_gsi_top_xpu3_qad1_cr0_u
+{
+  struct gsi_hwio_def_ipa_0_gsi_top_xpu3_qad1_cr0_s def;
+  u32 value;
+};
+
+/*===========================================================================*/
+/*!
+  @brief Bit Field definition of register: IPA_0_GSI_TOP_XPU3_IDR3
+*/
+/*===========================================================================*/
+/* Structure definition of register */
+struct gsi_hwio_def_ipa_0_gsi_top_xpu3_idr3_s
+{
+  u32 nvmid : 8;
+  u32 mv : 1;
+  u32 pt : 1;
+  u32 reserved0 : 22;
+};
+
+/* Union definition of register */
+union gsi_hwio_def_ipa_0_gsi_top_xpu3_idr3_u
+{
+  struct gsi_hwio_def_ipa_0_gsi_top_xpu3_idr3_s def;
+  u32 value;
+};
+
+/*===========================================================================*/
+/*!
+  @brief Bit Field definition of register: IPA_0_GSI_TOP_XPU3_IDR2
+*/
+/*===========================================================================*/
+/* Structure definition of register */
+struct gsi_hwio_def_ipa_0_gsi_top_xpu3_idr2_s
+{
+  u32 num_qad : 4;
+  u32 reserved0 : 4;
+  u32 vmidacr_en : 8;
+  u32 sec_en : 8;
+  u32 nonsec_en : 8;
+};
+
+/* Union definition of register */
+union gsi_hwio_def_ipa_0_gsi_top_xpu3_idr2_u
+{
+  struct gsi_hwio_def_ipa_0_gsi_top_xpu3_idr2_s def;
+  u32 value;
+};
+
+/*===========================================================================*/
+/*!
+  @brief Bit Field definition of register: IPA_0_GSI_TOP_XPU3_IDR1
+*/
+/*===========================================================================*/
+/* Structure definition of register */
+struct gsi_hwio_def_ipa_0_gsi_top_xpu3_idr1_s
+{
+  u32 reserved0 : 16;
+  u32 config_addr_width : 6;
+  u32 reserved1 : 2;
+  u32 client_addr_width : 6;
+  u32 reserved2 : 2;
+};
+
+/* Union definition of register */
+union gsi_hwio_def_ipa_0_gsi_top_xpu3_idr1_u
+{
+  struct gsi_hwio_def_ipa_0_gsi_top_xpu3_idr1_s def;
+  u32 value;
+};
+
+/*===========================================================================*/
+/*!
+  @brief Bit Field definition of register: IPA_0_GSI_TOP_XPU3_IDR0
+*/
+/*===========================================================================*/
+/* Structure definition of register */
+struct gsi_hwio_def_ipa_0_gsi_top_xpu3_idr0_s
+{
+  u32 xputype : 2;
+  u32 reserved0 : 3;
+  u32 clientreq_halt_ack_hw_en : 1;
+  u32 reserved1 : 10;
+  u32 nrg : 10;
+  u32 reserved2 : 6;
+};
+
+/* Union definition of register */
+union gsi_hwio_def_ipa_0_gsi_top_xpu3_idr0_u
+{
+  struct gsi_hwio_def_ipa_0_gsi_top_xpu3_idr0_s def;
+  u32 value;
+};
+
+/*===========================================================================*/
+/*!
+  @brief Bit Field definition of register: IPA_0_GSI_TOP_XPU3_REV
+*/
+/*===========================================================================*/
+/* Structure definition of register */
+struct gsi_hwio_def_ipa_0_gsi_top_xpu3_rev_s
+{
+  u32 step : 16;
+  u32 minor : 12;
+  u32 major : 4;
+};
+
+/* Union definition of register */
+union gsi_hwio_def_ipa_0_gsi_top_xpu3_rev_u
+{
+  struct gsi_hwio_def_ipa_0_gsi_top_xpu3_rev_s def;
+  u32 value;
+};
+
+/*===========================================================================*/
+/*!
+  @brief Bit Field definition of register: IPA_0_GSI_TOP_XPU3_LOG_MODE_DIS
+*/
+/*===========================================================================*/
+/* Structure definition of register */
+struct gsi_hwio_def_ipa_0_gsi_top_xpu3_log_mode_dis_s
+{
+  u32 log_mode_dis : 1;
+  u32 reserved0 : 31;
+};
+
+/* Union definition of register */
+union gsi_hwio_def_ipa_0_gsi_top_xpu3_log_mode_dis_u
+{
+  struct gsi_hwio_def_ipa_0_gsi_top_xpu3_log_mode_dis_s def;
+  u32 value;
+};
+
+/*===========================================================================*/
+/*!
+  @brief Bit Field definition of register: IPA_0_GSI_TOP_XPU3_RGN_FREESTATUSr
+*/
+/*===========================================================================*/
+/* Structure definition of register */
+struct gsi_hwio_def_ipa_0_gsi_top_xpu3_rgn_freestatusr_s
+{
+  u32 rgfreestatus : 21;
+  u32 reserved0 : 11;
+};
+
+/* Union definition of register */
+union gsi_hwio_def_ipa_0_gsi_top_xpu3_rgn_freestatusr_u
+{
+  struct gsi_hwio_def_ipa_0_gsi_top_xpu3_rgn_freestatusr_s def;
+  u32 value;
+};
+
+/*===========================================================================*/
+/*!
+  @brief Bit Field definition of register: IPA_0_GSI_TOP_XPU3_SEAR0
+*/
+/*===========================================================================*/
+/* Structure definition of register */
+struct gsi_hwio_def_ipa_0_gsi_top_xpu3_sear0_s
+{
+  u32 addr_31_0 : 32;
+};
+
+/* Union definition of register */
+union gsi_hwio_def_ipa_0_gsi_top_xpu3_sear0_u
+{
+  struct gsi_hwio_def_ipa_0_gsi_top_xpu3_sear0_s def;
+  u32 value;
+};
+
+/*===========================================================================*/
+/*!
+  @brief Bit Field definition of register: IPA_0_GSI_TOP_XPU3_SESR
+*/
+/*===========================================================================*/
+/* Structure definition of register */
+struct gsi_hwio_def_ipa_0_gsi_top_xpu3_sesr_s
+{
+  u32 cfg : 1;
+  u32 client : 1;
+  u32 cfgmulti : 1;
+  u32 clmulti : 1;
+  u32 reserved0 : 28;
+};
+
+/* Union definition of register */
+union gsi_hwio_def_ipa_0_gsi_top_xpu3_sesr_u
+{
+  struct gsi_hwio_def_ipa_0_gsi_top_xpu3_sesr_s def;
+  u32 value;
+};
+
+/*===========================================================================*/
+/*!
+  @brief Bit Field definition of register: IPA_0_GSI_TOP_XPU3_SESRRESTORE
+*/
+/*===========================================================================*/
+/* Structure definition of register */
+struct gsi_hwio_def_ipa_0_gsi_top_xpu3_sesrrestore_s
+{
+  u32 cfg : 1;
+  u32 client : 1;
+  u32 cfgmulti : 1;
+  u32 clmulti : 1;
+  u32 reserved0 : 28;
+};
+
+/* Union definition of register */
+union gsi_hwio_def_ipa_0_gsi_top_xpu3_sesrrestore_u
+{
+  struct gsi_hwio_def_ipa_0_gsi_top_xpu3_sesrrestore_s def;
+  u32 value;
+};
+
+/*===========================================================================*/
+/*!
+  @brief Bit Field definition of register: IPA_0_GSI_TOP_XPU3_SESYNR0
+*/
+/*===========================================================================*/
+/* Structure definition of register */
+struct gsi_hwio_def_ipa_0_gsi_top_xpu3_sesynr0_s
+{
+  u32 xprotns : 1;
+  u32 awrite : 1;
+  u32 xinst : 1;
+  u32 xpriv : 1;
+  u32 reserved0 : 4;
+  u32 qad : 8;
+  u32 alen : 8;
+  u32 asize : 3;
+  u32 reserved1 : 2;
+  u32 burstlen : 1;
+  u32 ac : 1;
+  u32 reserved2 : 1;
+};
+
+/* Union definition of register */
+union gsi_hwio_def_ipa_0_gsi_top_xpu3_sesynr0_u
+{
+  struct gsi_hwio_def_ipa_0_gsi_top_xpu3_sesynr0_s def;
+  u32 value;
+};
+
+/*===========================================================================*/
+/*!
+  @brief Bit Field definition of register: IPA_0_GSI_TOP_XPU3_SESYNR1
+*/
+/*===========================================================================*/
+/* Structure definition of register */
+struct gsi_hwio_def_ipa_0_gsi_top_xpu3_sesynr1_s
+{
+  u32 mid : 8;
+  u32 pid : 5;
+  u32 bid : 3;
+  u32 vmid : 8;
+  u32 tid : 8;
+};
+
+/* Union definition of register */
+union gsi_hwio_def_ipa_0_gsi_top_xpu3_sesynr1_u
+{
+  struct gsi_hwio_def_ipa_0_gsi_top_xpu3_sesynr1_s def;
+  u32 value;
+};
+
+/*===========================================================================*/
+/*!
+  @brief Bit Field definition of register: IPA_0_GSI_TOP_XPU3_SESYNR2
+*/
+/*===========================================================================*/
+/* Structure definition of register */
+struct gsi_hwio_def_ipa_0_gsi_top_xpu3_sesynr2_s
+{
+  u32 memtype : 3;
+  u32 reserved0 : 4;
+  u32 transient : 1;
+  u32 noallocate : 1;
+  u32 ooowr : 1;
+  u32 ooord : 1;
+  u32 orderedwr : 1;
+  u32 orderedrd : 1;
+  u32 portmrel : 1;
+  u32 innerwritethrough : 1;
+  u32 innertransient : 1;
+  u32 innershared : 1;
+  u32 innercacheable : 1;
+  u32 innernoallocate : 1;
+  u32 writethrough : 1;
+  u32 shared : 1;
+  u32 full : 1;
+  u32 exclusive : 1;
+  u32 error : 1;
+  u32 earlywrresp : 1;
+  u32 device_type : 2;
+  u32 device : 1;
+  u32 cacheable : 1;
+  u32 burst : 1;
+  u32 bar : 2;
+};
+
+/* Union definition of register */
+union gsi_hwio_def_ipa_0_gsi_top_xpu3_sesynr2_u
+{
+  struct gsi_hwio_def_ipa_0_gsi_top_xpu3_sesynr2_s def;
+  u32 value;
+};
+
+/*===========================================================================*/
+/*!
+  @brief Bit Field definition of register: IPA_0_GSI_TOP_XPU3_SEAR1
+*/
+/*===========================================================================*/
+/* Structure definition of register */
+struct gsi_hwio_def_ipa_0_gsi_top_xpu3_sear1_s
+{
+  u32 addr_63_32 : 32;
+};
+
+/* Union definition of register */
+union gsi_hwio_def_ipa_0_gsi_top_xpu3_sear1_u
+{
+  struct gsi_hwio_def_ipa_0_gsi_top_xpu3_sear1_s def;
+  u32 value;
+};
+
+/*===========================================================================*/
+/*!
+  @brief Bit Field definition of register: IPA_0_GSI_TOP_XPU3_EAR0
+*/
+/*===========================================================================*/
+/* Structure definition of register */
+struct gsi_hwio_def_ipa_0_gsi_top_xpu3_ear0_s
+{
+  u32 addr_31_0 : 32;
+};
+
+/* Union definition of register */
+union gsi_hwio_def_ipa_0_gsi_top_xpu3_ear0_u
+{
+  struct gsi_hwio_def_ipa_0_gsi_top_xpu3_ear0_s def;
+  u32 value;
+};
+
+/*===========================================================================*/
+/*!
+  @brief Bit Field definition of register: IPA_0_GSI_TOP_XPU3_ESR
+*/
+/*===========================================================================*/
+/* Structure definition of register */
+struct gsi_hwio_def_ipa_0_gsi_top_xpu3_esr_s
+{
+  u32 cfg : 1;
+  u32 client : 1;
+  u32 cfgmulti : 1;
+  u32 clmulti : 1;
+  u32 reserved0 : 28;
+};
+
+/* Union definition of register */
+union gsi_hwio_def_ipa_0_gsi_top_xpu3_esr_u
+{
+  struct gsi_hwio_def_ipa_0_gsi_top_xpu3_esr_s def;
+  u32 value;
+};
+
+/*===========================================================================*/
+/*!
+  @brief Bit Field definition of register: IPA_0_GSI_TOP_XPU3_ESRRESTORE
+*/
+/*===========================================================================*/
+/* Structure definition of register */
+struct gsi_hwio_def_ipa_0_gsi_top_xpu3_esrrestore_s
+{
+  u32 cfg : 1;
+  u32 client : 1;
+  u32 cfgmulti : 1;
+  u32 clmulti : 1;
+  u32 reserved0 : 28;
+};
+
+/* Union definition of register */
+union gsi_hwio_def_ipa_0_gsi_top_xpu3_esrrestore_u
+{
+  struct gsi_hwio_def_ipa_0_gsi_top_xpu3_esrrestore_s def;
+  u32 value;
+};
+
+/*===========================================================================*/
+/*!
+  @brief Bit Field definition of register: IPA_0_GSI_TOP_XPU3_ESYNR0
+*/
+/*===========================================================================*/
+/* Structure definition of register */
+struct gsi_hwio_def_ipa_0_gsi_top_xpu3_esynr0_s
+{
+  u32 xprotns : 1;
+  u32 awrite : 1;
+  u32 xinst : 1;
+  u32 xpriv : 1;
+  u32 reserved0 : 4;
+  u32 qad : 8;
+  u32 alen : 8;
+  u32 asize : 3;
+  u32 reserved1 : 2;
+  u32 burstlen : 1;
+  u32 ac : 1;
+  u32 reserved2 : 1;
+};
+
+/* Union definition of register */
+union gsi_hwio_def_ipa_0_gsi_top_xpu3_esynr0_u
+{
+  struct gsi_hwio_def_ipa_0_gsi_top_xpu3_esynr0_s def;
+  u32 value;
+};
+
+/*===========================================================================*/
+/*!
+  @brief Bit Field definition of register: IPA_0_GSI_TOP_XPU3_ESYNR1
+*/
+/*===========================================================================*/
+/* Structure definition of register */
+struct gsi_hwio_def_ipa_0_gsi_top_xpu3_esynr1_s
+{
+  u32 mid : 8;
+  u32 pid : 5;
+  u32 bid : 3;
+  u32 vmid : 8;
+  u32 tid : 8;
+};
+
+/* Union definition of register */
+union gsi_hwio_def_ipa_0_gsi_top_xpu3_esynr1_u
+{
+  struct gsi_hwio_def_ipa_0_gsi_top_xpu3_esynr1_s def;
+  u32 value;
+};
+
+/*===========================================================================*/
+/*!
+  @brief Bit Field definition of register: IPA_0_GSI_TOP_XPU3_ESYNR2
+*/
+/*===========================================================================*/
+/* Structure definition of register */
+struct gsi_hwio_def_ipa_0_gsi_top_xpu3_esynr2_s
+{
+  u32 memtype : 3;
+  u32 reserved0 : 4;
+  u32 transient : 1;
+  u32 noallocate : 1;
+  u32 ooowr : 1;
+  u32 ooord : 1;
+  u32 orderedwr : 1;
+  u32 orderedrd : 1;
+  u32 portmrel : 1;
+  u32 innerwritethrough : 1;
+  u32 innertransient : 1;
+  u32 innershared : 1;
+  u32 innercacheable : 1;
+  u32 innernoallocate : 1;
+  u32 writethrough : 1;
+  u32 shared : 1;
+  u32 full : 1;
+  u32 exclusive : 1;
+  u32 error : 1;
+  u32 earlywrresp : 1;
+  u32 device_type : 2;
+  u32 device : 1;
+  u32 cacheable : 1;
+  u32 burst : 1;
+  u32 bar : 2;
+};
+
+/* Union definition of register */
+union gsi_hwio_def_ipa_0_gsi_top_xpu3_esynr2_u
+{
+  struct gsi_hwio_def_ipa_0_gsi_top_xpu3_esynr2_s def;
+  u32 value;
+};
+
+/*===========================================================================*/
+/*!
+  @brief Bit Field definition of register: IPA_0_GSI_TOP_XPU3_EAR1
+*/
+/*===========================================================================*/
+/* Structure definition of register */
+struct gsi_hwio_def_ipa_0_gsi_top_xpu3_ear1_s
+{
+  u32 addr_63_32 : 32;
+};
+
+/* Union definition of register */
+union gsi_hwio_def_ipa_0_gsi_top_xpu3_ear1_u
+{
+  struct gsi_hwio_def_ipa_0_gsi_top_xpu3_ear1_s def;
+  u32 value;
+};
+
+/*===========================================================================*/
+/*!
+  @brief Bit Field definition of register: IPA_0_GSI_TOP_XPU3_QAD0_EAR0
+*/
+/*===========================================================================*/
+/* Structure definition of register */
+struct gsi_hwio_def_ipa_0_gsi_top_xpu3_qad0_ear0_s
+{
+  u32 addr_31_0 : 32;
+};
+
+/* Union definition of register */
+union gsi_hwio_def_ipa_0_gsi_top_xpu3_qad0_ear0_u
+{
+  struct gsi_hwio_def_ipa_0_gsi_top_xpu3_qad0_ear0_s def;
+  u32 value;
+};
+
+/*===========================================================================*/
+/*!
+  @brief Bit Field definition of register: IPA_0_GSI_TOP_XPU3_QAD0_ESR
+*/
+/*===========================================================================*/
+/* Structure definition of register */
+struct gsi_hwio_def_ipa_0_gsi_top_xpu3_qad0_esr_s
+{
+  u32 cfg : 1;
+  u32 client : 1;
+  u32 cfgmulti : 1;
+  u32 clmulti : 1;
+  u32 reserved0 : 28;
+};
+
+/* Union definition of register */
+union gsi_hwio_def_ipa_0_gsi_top_xpu3_qad0_esr_u
+{
+  struct gsi_hwio_def_ipa_0_gsi_top_xpu3_qad0_esr_s def;
+  u32 value;
+};
+
+/*===========================================================================*/
+/*!
+  @brief Bit Field definition of register: IPA_0_GSI_TOP_XPU3_QAD0_ESRRESTORE
+*/
+/*===========================================================================*/
+/* Structure definition of register */
+struct gsi_hwio_def_ipa_0_gsi_top_xpu3_qad0_esrrestore_s
+{
+  u32 cfg : 1;
+  u32 client : 1;
+  u32 cfgmulti : 1;
+  u32 clmulti : 1;
+  u32 reserved0 : 28;
+};
+
+/* Union definition of register */
+union gsi_hwio_def_ipa_0_gsi_top_xpu3_qad0_esrrestore_u
+{
+  struct gsi_hwio_def_ipa_0_gsi_top_xpu3_qad0_esrrestore_s def;
+  u32 value;
+};
+
+/*===========================================================================*/
+/*!
+  @brief Bit Field definition of register: IPA_0_GSI_TOP_XPU3_QAD0_ESYNR0
+*/
+/*===========================================================================*/
+/* Structure definition of register */
+struct gsi_hwio_def_ipa_0_gsi_top_xpu3_qad0_esynr0_s
+{
+  u32 xprotns : 1;
+  u32 awrite : 1;
+  u32 xinst : 1;
+  u32 xpriv : 1;
+  u32 reserved0 : 4;
+  u32 qad : 8;
+  u32 alen : 8;
+  u32 asize : 3;
+  u32 reserved1 : 2;
+  u32 burstlen : 1;
+  u32 ac : 1;
+  u32 reserved2 : 1;
+};
+
+/* Union definition of register */
+union gsi_hwio_def_ipa_0_gsi_top_xpu3_qad0_esynr0_u
+{
+  struct gsi_hwio_def_ipa_0_gsi_top_xpu3_qad0_esynr0_s def;
+  u32 value;
+};
+
+/*===========================================================================*/
+/*!
+  @brief Bit Field definition of register: IPA_0_GSI_TOP_XPU3_QAD0_ESYNR1
+*/
+/*===========================================================================*/
+/* Structure definition of register */
+struct gsi_hwio_def_ipa_0_gsi_top_xpu3_qad0_esynr1_s
+{
+  u32 mid : 8;
+  u32 pid : 5;
+  u32 bid : 3;
+  u32 vmid : 8;
+  u32 tid : 8;
+};
+
+/* Union definition of register */
+union gsi_hwio_def_ipa_0_gsi_top_xpu3_qad0_esynr1_u
+{
+  struct gsi_hwio_def_ipa_0_gsi_top_xpu3_qad0_esynr1_s def;
+  u32 value;
+};
+
+/*===========================================================================*/
+/*!
+  @brief Bit Field definition of register: IPA_0_GSI_TOP_XPU3_QAD0_ESYNR2
+*/
+/*===========================================================================*/
+/* Structure definition of register */
+struct gsi_hwio_def_ipa_0_gsi_top_xpu3_qad0_esynr2_s
+{
+  u32 memtype : 3;
+  u32 reserved0 : 4;
+  u32 transient : 1;
+  u32 noallocate : 1;
+  u32 ooowr : 1;
+  u32 ooord : 1;
+  u32 orderedwr : 1;
+  u32 orderedrd : 1;
+  u32 portmrel : 1;
+  u32 innerwritethrough : 1;
+  u32 innertransient : 1;
+  u32 innershared : 1;
+  u32 innercacheable : 1;
+  u32 innernoallocate : 1;
+  u32 writethrough : 1;
+  u32 shared : 1;
+  u32 full : 1;
+  u32 exclusive : 1;
+  u32 error : 1;
+  u32 earlywrresp : 1;
+  u32 device_type : 2;
+  u32 device : 1;
+  u32 cacheable : 1;
+  u32 burst : 1;
+  u32 bar : 2;
+};
+
+/* Union definition of register */
+union gsi_hwio_def_ipa_0_gsi_top_xpu3_qad0_esynr2_u
+{
+  struct gsi_hwio_def_ipa_0_gsi_top_xpu3_qad0_esynr2_s def;
+  u32 value;
+};
+
+/*===========================================================================*/
+/*!
+  @brief Bit Field definition of register: IPA_0_GSI_TOP_XPU3_QAD0_EAR1
+*/
+/*===========================================================================*/
+/* Structure definition of register */
+struct gsi_hwio_def_ipa_0_gsi_top_xpu3_qad0_ear1_s
+{
+  u32 addr_63_32 : 32;
+};
+
+/* Union definition of register */
+union gsi_hwio_def_ipa_0_gsi_top_xpu3_qad0_ear1_u
+{
+  struct gsi_hwio_def_ipa_0_gsi_top_xpu3_qad0_ear1_s def;
+  u32 value;
+};
+
+/*===========================================================================*/
+/*!
+  @brief Bit Field definition of register: IPA_0_GSI_TOP_XPU3_QAD1_EAR0
+*/
+/*===========================================================================*/
+/* Structure definition of register */
+struct gsi_hwio_def_ipa_0_gsi_top_xpu3_qad1_ear0_s
+{
+  u32 addr_31_0 : 32;
+};
+
+/* Union definition of register */
+union gsi_hwio_def_ipa_0_gsi_top_xpu3_qad1_ear0_u
+{
+  struct gsi_hwio_def_ipa_0_gsi_top_xpu3_qad1_ear0_s def;
+  u32 value;
+};
+
+/*===========================================================================*/
+/*!
+  @brief Bit Field definition of register: IPA_0_GSI_TOP_XPU3_QAD1_ESR
+*/
+/*===========================================================================*/
+/* Structure definition of register */
+struct gsi_hwio_def_ipa_0_gsi_top_xpu3_qad1_esr_s
+{
+  u32 cfg : 1;
+  u32 client : 1;
+  u32 cfgmulti : 1;
+  u32 clmulti : 1;
+  u32 reserved0 : 28;
+};
+
+/* Union definition of register */
+union gsi_hwio_def_ipa_0_gsi_top_xpu3_qad1_esr_u
+{
+  struct gsi_hwio_def_ipa_0_gsi_top_xpu3_qad1_esr_s def;
+  u32 value;
+};
+
+/*===========================================================================*/
+/*!
+  @brief Bit Field definition of register: IPA_0_GSI_TOP_XPU3_QAD1_ESRRESTORE
+*/
+/*===========================================================================*/
+/* Structure definition of register */
+struct gsi_hwio_def_ipa_0_gsi_top_xpu3_qad1_esrrestore_s
+{
+  u32 cfg : 1;
+  u32 client : 1;
+  u32 cfgmulti : 1;
+  u32 clmulti : 1;
+  u32 reserved0 : 28;
+};
+
+/* Union definition of register */
+union gsi_hwio_def_ipa_0_gsi_top_xpu3_qad1_esrrestore_u
+{
+  struct gsi_hwio_def_ipa_0_gsi_top_xpu3_qad1_esrrestore_s def;
+  u32 value;
+};
+
+/*===========================================================================*/
+/*!
+  @brief Bit Field definition of register: IPA_0_GSI_TOP_XPU3_QAD1_ESYNR0
+*/
+/*===========================================================================*/
+/* Structure definition of register */
+struct gsi_hwio_def_ipa_0_gsi_top_xpu3_qad1_esynr0_s
+{
+  u32 xprotns : 1;
+  u32 awrite : 1;
+  u32 xinst : 1;
+  u32 xpriv : 1;
+  u32 reserved0 : 4;
+  u32 qad : 8;
+  u32 alen : 8;
+  u32 asize : 3;
+  u32 reserved1 : 2;
+  u32 burstlen : 1;
+  u32 ac : 1;
+  u32 reserved2 : 1;
+};
+
+/* Union definition of register */
+union gsi_hwio_def_ipa_0_gsi_top_xpu3_qad1_esynr0_u
+{
+  struct gsi_hwio_def_ipa_0_gsi_top_xpu3_qad1_esynr0_s def;
+  u32 value;
+};
+
+/*===========================================================================*/
+/*!
+  @brief Bit Field definition of register: IPA_0_GSI_TOP_XPU3_QAD1_ESYNR1
+*/
+/*===========================================================================*/
+/* Structure definition of register */
+struct gsi_hwio_def_ipa_0_gsi_top_xpu3_qad1_esynr1_s
+{
+  u32 mid : 8;
+  u32 pid : 5;
+  u32 bid : 3;
+  u32 vmid : 8;
+  u32 tid : 8;
+};
+
+/* Union definition of register */
+union gsi_hwio_def_ipa_0_gsi_top_xpu3_qad1_esynr1_u
+{
+  struct gsi_hwio_def_ipa_0_gsi_top_xpu3_qad1_esynr1_s def;
+  u32 value;
+};
+
+/*===========================================================================*/
+/*!
+  @brief Bit Field definition of register: IPA_0_GSI_TOP_XPU3_QAD1_ESYNR2
+*/
+/*===========================================================================*/
+/* Structure definition of register */
+struct gsi_hwio_def_ipa_0_gsi_top_xpu3_qad1_esynr2_s
+{
+  u32 memtype : 3;
+  u32 reserved0 : 4;
+  u32 transient : 1;
+  u32 noallocate : 1;
+  u32 ooowr : 1;
+  u32 ooord : 1;
+  u32 orderedwr : 1;
+  u32 orderedrd : 1;
+  u32 portmrel : 1;
+  u32 innerwritethrough : 1;
+  u32 innertransient : 1;
+  u32 innershared : 1;
+  u32 innercacheable : 1;
+  u32 innernoallocate : 1;
+  u32 writethrough : 1;
+  u32 shared : 1;
+  u32 full : 1;
+  u32 exclusive : 1;
+  u32 error : 1;
+  u32 earlywrresp : 1;
+  u32 device_type : 2;
+  u32 device : 1;
+  u32 cacheable : 1;
+  u32 burst : 1;
+  u32 bar : 2;
+};
+
+/* Union definition of register */
+union gsi_hwio_def_ipa_0_gsi_top_xpu3_qad1_esynr2_u
+{
+  struct gsi_hwio_def_ipa_0_gsi_top_xpu3_qad1_esynr2_s def;
+  u32 value;
+};
+
+/*===========================================================================*/
+/*!
+  @brief Bit Field definition of register: IPA_0_GSI_TOP_XPU3_QAD1_EAR1
+*/
+/*===========================================================================*/
+/* Structure definition of register */
+struct gsi_hwio_def_ipa_0_gsi_top_xpu3_qad1_ear1_s
+{
+  u32 addr_63_32 : 32;
+};
+
+/* Union definition of register */
+union gsi_hwio_def_ipa_0_gsi_top_xpu3_qad1_ear1_u
+{
+  struct gsi_hwio_def_ipa_0_gsi_top_xpu3_qad1_ear1_s def;
+  u32 value;
+};
+
+/*===========================================================================*/
+/*!
+  @brief Bit Field definition of register: IPA_0_GSI_TOP_XPU3_RGN_OWNERSTATUSr
+*/
+/*===========================================================================*/
+/* Structure definition of register */
+struct gsi_hwio_def_ipa_0_gsi_top_xpu3_rgn_ownerstatusr_s
+{
+  u32 rgownerstatus : 21;
+  u32 reserved0 : 11;
+};
+
+/* Union definition of register */
+union gsi_hwio_def_ipa_0_gsi_top_xpu3_rgn_ownerstatusr_u
+{
+  struct gsi_hwio_def_ipa_0_gsi_top_xpu3_rgn_ownerstatusr_s def;
+  u32 value;
+};
+
+/*===========================================================================*/
+/*!
+  @brief Bit Field definition of register: IPA_0_GSI_TOP_XPU3_RGn_GCR0
+*/
+/*===========================================================================*/
+/* Structure definition of register */
+struct gsi_hwio_def_ipa_0_gsi_top_xpu3_rgn_gcr0_s
+{
+  u32 rg_owner : 3;
+  u32 reserved0 : 5;
+  u32 rg_sec_apps : 1;
+  u32 reserved1 : 23;
+};
+
+/* Union definition of register */
+union gsi_hwio_def_ipa_0_gsi_top_xpu3_rgn_gcr0_u
+{
+  struct gsi_hwio_def_ipa_0_gsi_top_xpu3_rgn_gcr0_s def;
+  u32 value;
+};
+
+/*===========================================================================*/
+/*!
+  @brief Bit Field definition of register: IPA_0_GSI_TOP_XPU3_RGn_GCR3
+*/
+/*===========================================================================*/
+/* Structure definition of register */
+struct gsi_hwio_def_ipa_0_gsi_top_xpu3_rgn_gcr3_s
+{
+  u32 secure_access_lock : 1;
+  u32 reserved0 : 31;
+};
+
+/* Union definition of register */
+union gsi_hwio_def_ipa_0_gsi_top_xpu3_rgn_gcr3_u
+{
+  struct gsi_hwio_def_ipa_0_gsi_top_xpu3_rgn_gcr3_s def;
+  u32 value;
+};
+
+/*===========================================================================*/
+/*!
+  @brief Bit Field definition of register: IPA_0_GSI_TOP_XPU3_RGn_CR0
+*/
+/*===========================================================================*/
+/* Structure definition of register */
+struct gsi_hwio_def_ipa_0_gsi_top_xpu3_rgn_cr0_s
+{
+  u32 rgsclrden_apps : 1;
+  u32 reserved0 : 31;
+};
+
+/* Union definition of register */
+union gsi_hwio_def_ipa_0_gsi_top_xpu3_rgn_cr0_u
+{
+  struct gsi_hwio_def_ipa_0_gsi_top_xpu3_rgn_cr0_s def;
+  u32 value;
+};
+
+/*===========================================================================*/
+/*!
+  @brief Bit Field definition of register: IPA_0_GSI_TOP_XPU3_RGn_CR1
+*/
+/*===========================================================================*/
+/* Structure definition of register */
+struct gsi_hwio_def_ipa_0_gsi_top_xpu3_rgn_cr1_s
+{
+  u32 rgclrden : 3;
+  u32 reserved0 : 29;
+};
+
+/* Union definition of register */
+union gsi_hwio_def_ipa_0_gsi_top_xpu3_rgn_cr1_u
+{
+  struct gsi_hwio_def_ipa_0_gsi_top_xpu3_rgn_cr1_s def;
+  u32 value;
+};
+
+/*===========================================================================*/
+/*!
+  @brief Bit Field definition of register: IPA_0_GSI_TOP_XPU3_RGn_CR2
+*/
+/*===========================================================================*/
+/* Structure definition of register */
+struct gsi_hwio_def_ipa_0_gsi_top_xpu3_rgn_cr2_s
+{
+  u32 rgsclwren_apps : 1;
+  u32 reserved0 : 31;
+};
+
+/* Union definition of register */
+union gsi_hwio_def_ipa_0_gsi_top_xpu3_rgn_cr2_u
+{
+  struct gsi_hwio_def_ipa_0_gsi_top_xpu3_rgn_cr2_s def;
+  u32 value;
+};
+
+/*===========================================================================*/
+/*!
+  @brief Bit Field definition of register: IPA_0_GSI_TOP_XPU3_RGn_CR3
+*/
+/*===========================================================================*/
+/* Structure definition of register */
+struct gsi_hwio_def_ipa_0_gsi_top_xpu3_rgn_cr3_s
+{
+  u32 rgclwren : 3;
+  u32 reserved0 : 29;
+};
+
+/* Union definition of register */
+union gsi_hwio_def_ipa_0_gsi_top_xpu3_rgn_cr3_u
+{
+  struct gsi_hwio_def_ipa_0_gsi_top_xpu3_rgn_cr3_s def;
+  u32 value;
+};
+
+/*===========================================================================*/
+/*!
+  @brief Bit Field definition of register: IPA_0_GSI_TOP_XPU3_RGn_RACR
+*/
+/*===========================================================================*/
+/* Structure definition of register */
+struct gsi_hwio_def_ipa_0_gsi_top_xpu3_rgn_racr_s
+{
+  u32 re : 32;
+};
+
+/* Union definition of register */
+union gsi_hwio_def_ipa_0_gsi_top_xpu3_rgn_racr_u
+{
+  struct gsi_hwio_def_ipa_0_gsi_top_xpu3_rgn_racr_s def;
+  u32 value;
+};
+
+/*===========================================================================*/
+/*!
+  @brief Bit Field definition of register: IPA_0_GSI_TOP_XPU3_RGn_WACR
+*/
+/*===========================================================================*/
+/* Structure definition of register */
+struct gsi_hwio_def_ipa_0_gsi_top_xpu3_rgn_wacr_s
+{
+  u32 we : 32;
+};
+
+/* Union definition of register */
+union gsi_hwio_def_ipa_0_gsi_top_xpu3_rgn_wacr_u
+{
+  struct gsi_hwio_def_ipa_0_gsi_top_xpu3_rgn_wacr_s def;
+  u32 value;
+};
+
+
+#endif /* __GSI_HWIO_DEF_H__ */

drivers/platform/msm/ipa/ipa_v3/dump/ipa5.0/ipa_access_control.h

@@ -0,0 +1,49 @@
+/* SPDX-License-Identifier: GPL-2.0-only */
+/*
+ * Copyright (c) 2021, The Linux Foundation. All rights reserved.
+ */
+#if !defined(_IPA_ACCESS_CONTROL_H_)
+#define _IPA_ACCESS_CONTROL_H_
+
+#include "ipa_reg_dump.h"
+
+/*
+ * AA_COMBO - actual read, actual write
+ * AN_COMBO - actual read, no-op write
+ * NA_COMBO - no-op read, actual write
+ * NN_COMBO - no-op read, no-op write
+ */
+
+/*
+ * The following is target specific.
+ */
+static struct reg_mem_access_map_t mem_access_map[] = {
+	/*------------------------------------------------------------*/
+	/*      Range               Use when              Use when    */
+	/*  Begin    End           SD_ENABLED           SD_DISABLED   */
+	/*------------------------------------------------------------*/
+	{ 0x04000, 0x04FFF, { &io_matrix[AN_COMBO], &io_matrix[AN_COMBO] } },
+	{ 0xA8000, 0xB7FFF, { &io_matrix[AN_COMBO], &io_matrix[AN_COMBO] } },
+	{ 0x05000, 0x0EFFF, { &io_matrix[AN_COMBO], &io_matrix[AN_COMBO] } },
+	{ 0x0F000, 0x0FFFF, { &io_matrix[AN_COMBO], &io_matrix[AN_COMBO] } },
+	{ 0x18000, 0x29FFF, { &io_matrix[AA_COMBO], &io_matrix[AA_COMBO] } },
+	{ 0x2A000, 0x3BFFF, { &io_matrix[AN_COMBO], &io_matrix[AN_COMBO] } },
+	{ 0x3C000, 0x4DFFF, { &io_matrix[AN_COMBO], &io_matrix[AN_COMBO] } },
+	{ 0x10000, 0x10FFF, { &io_matrix[AA_COMBO], &io_matrix[AA_COMBO] } },
+	{ 0x11000, 0x11FFF, { &io_matrix[NN_COMBO], &io_matrix[NN_COMBO] } },
+	{ 0x12000, 0x12FFF, { &io_matrix[NN_COMBO], &io_matrix[NN_COMBO] } },
+	{ 0x14C000, 0x14CFFF, { &io_matrix[AA_COMBO], &io_matrix[AA_COMBO] } },
+	{ 0x14D000, 0x14DFFF, { &io_matrix[NN_COMBO], &io_matrix[NN_COMBO] } },
+	{ 0x14E000, 0x14FFFF, { &io_matrix[NN_COMBO], &io_matrix[NN_COMBO] } },
+	{ 0x140000, 0x147FFF, { &io_matrix[AA_COMBO], &io_matrix[AA_COMBO] } },
+	{ 0x148000, 0x14BFFF, { &io_matrix[AN_COMBO], &io_matrix[AN_COMBO] } },
+	{ 0x150000, 0x15FFFF, { &io_matrix[AA_COMBO], &io_matrix[AA_COMBO] } },
+	{ 0x160000, 0x17FFFF, { &io_matrix[AN_COMBO], &io_matrix[NN_COMBO] } },
+	{ 0x180000, 0x180FFF, { &io_matrix[NN_COMBO], &io_matrix[NN_COMBO] } },
+	{ 0x181000, 0x19FFFF, { &io_matrix[AN_COMBO], &io_matrix[AN_COMBO] } },
+	{ 0x1A0000, 0x1BFFFF, { &io_matrix[AN_COMBO], &io_matrix[NN_COMBO] } },
+	{ 0x1C0000, 0x1C1FFF, { &io_matrix[NN_COMBO], &io_matrix[NN_COMBO] } },
+	{ 0x1C2000, 0x1C3FFF, { &io_matrix[AA_COMBO], &io_matrix[AA_COMBO] } },
+};
+
+#endif /* #if !defined(_IPA_ACCESS_CONTROL_H_) */

drivers/platform/msm/ipa/ipa_v3/dump/ipa5.0/ipa_gcc_hwio.h

@@ -0,0 +1,47043 @@
+/* SPDX-License-Identifier: GPL-2.0-only */
+/*
+ * Copyright (c) 2021, The Linux Foundation. All rights reserved.
+ */
+
+#ifndef __IPA_GCC_HWIO_H__
+#define __IPA_GCC_HWIO_H__
+/**
+  @file ipa_gcc_hwio.h
+  @brief Auto-generated HWIO interface include file.
+
+  This file contains HWIO register definitions for the following modules:
+    GCC_CLK_CTL_REG.*
+
+  'Include' filters applied: <none>
+  'Exclude' filters applied: RESERVED DUMMY
+
+  Attribute definitions for the HWIO_*_ATTR macros are as follows:
+    0x0: Command register
+    0x1: Read-Only
+    0x2: Write-Only
+    0x3: Read/Write
+*/
+
+/*----------------------------------------------------------------------------
+ * MODULE: GCC_CLK_CTL_REG
+ *--------------------------------------------------------------------------*/
+
+#define GCC_CLK_CTL_REG_REG_BASE                                                                         (CLK_CTL_BASE      + 0x00010000)
+#define GCC_CLK_CTL_REG_REG_BASE_PHYS                                                                    (CLK_CTL_BASE_PHYS + 0x00010000)
+#define GCC_CLK_CTL_REG_REG_BASE_OFFS                                                                    0x00010000
+
+#define HWIO_GCC_SYSTEM_NOC_BCR_ADDR                                                                     (GCC_CLK_CTL_REG_REG_BASE      + 0x00000000)
+#define HWIO_GCC_SYSTEM_NOC_BCR_PHYS                                                                     (GCC_CLK_CTL_REG_REG_BASE_PHYS + 0x00000000)
+#define HWIO_GCC_SYSTEM_NOC_BCR_OFFS                                                                     (GCC_CLK_CTL_REG_REG_BASE_OFFS + 0x00000000)
+#define HWIO_GCC_SYSTEM_NOC_BCR_RMSK                                                                            0x1
+#define HWIO_GCC_SYSTEM_NOC_BCR_ATTR                                                                            0x3
+#define HWIO_GCC_SYSTEM_NOC_BCR_IN          \
+        in_dword_masked(HWIO_GCC_SYSTEM_NOC_BCR_ADDR, HWIO_GCC_SYSTEM_NOC_BCR_RMSK)
+#define HWIO_GCC_SYSTEM_NOC_BCR_INM(m)      \
+        in_dword_masked(HWIO_GCC_SYSTEM_NOC_BCR_ADDR, m)
+#define HWIO_GCC_SYSTEM_NOC_BCR_OUT(v)      \
+        out_dword(HWIO_GCC_SYSTEM_NOC_BCR_ADDR,v)
+#define HWIO_GCC_SYSTEM_NOC_BCR_OUTM(m,v) \
+        out_dword_masked_ns(HWIO_GCC_SYSTEM_NOC_BCR_ADDR,m,v,HWIO_GCC_SYSTEM_NOC_BCR_IN)
+#define HWIO_GCC_SYSTEM_NOC_BCR_BLK_ARES_BMSK                                                                   0x1
+#define HWIO_GCC_SYSTEM_NOC_BCR_BLK_ARES_SHFT                                                                   0x0
+#define HWIO_GCC_SYSTEM_NOC_BCR_BLK_ARES_DISABLE_FVAL                                                           0x0
+#define HWIO_GCC_SYSTEM_NOC_BCR_BLK_ARES_ENABLE_FVAL                                                            0x1
+
+#define HWIO_GCC_SYS_NOC_AXI_CBCR_ADDR                                                                   (GCC_CLK_CTL_REG_REG_BASE      + 0x00000004)
+#define HWIO_GCC_SYS_NOC_AXI_CBCR_PHYS                                                                   (GCC_CLK_CTL_REG_REG_BASE_PHYS + 0x00000004)
+#define HWIO_GCC_SYS_NOC_AXI_CBCR_OFFS                                                                   (GCC_CLK_CTL_REG_REG_BASE_OFFS + 0x00000004)
+#define HWIO_GCC_SYS_NOC_AXI_CBCR_RMSK                                                                   0x81d0000f
+#define HWIO_GCC_SYS_NOC_AXI_CBCR_ATTR                                                                          0x3
+#define HWIO_GCC_SYS_NOC_AXI_CBCR_IN          \
+        in_dword_masked(HWIO_GCC_SYS_NOC_AXI_CBCR_ADDR, HWIO_GCC_SYS_NOC_AXI_CBCR_RMSK)
+#define HWIO_GCC_SYS_NOC_AXI_CBCR_INM(m)      \
+        in_dword_masked(HWIO_GCC_SYS_NOC_AXI_CBCR_ADDR, m)
+#define HWIO_GCC_SYS_NOC_AXI_CBCR_OUT(v)      \
+        out_dword(HWIO_GCC_SYS_NOC_AXI_CBCR_ADDR,v)
+#define HWIO_GCC_SYS_NOC_AXI_CBCR_OUTM(m,v) \
+        out_dword_masked_ns(HWIO_GCC_SYS_NOC_AXI_CBCR_ADDR,m,v,HWIO_GCC_SYS_NOC_AXI_CBCR_IN)
+#define HWIO_GCC_SYS_NOC_AXI_CBCR_CLK_OFF_BMSK                                                           0x80000000
+#define HWIO_GCC_SYS_NOC_AXI_CBCR_CLK_OFF_SHFT                                                                 0x1f
+#define HWIO_GCC_SYS_NOC_AXI_CBCR_IGNORE_ALL_ARES_BMSK                                                    0x1000000
+#define HWIO_GCC_SYS_NOC_AXI_CBCR_IGNORE_ALL_ARES_SHFT                                                         0x18
+#define HWIO_GCC_SYS_NOC_AXI_CBCR_IGNORE_ALL_CLK_DIS_BMSK                                                  0x800000
+#define HWIO_GCC_SYS_NOC_AXI_CBCR_IGNORE_ALL_CLK_DIS_SHFT                                                      0x17
+#define HWIO_GCC_SYS_NOC_AXI_CBCR_CLK_DIS_BMSK                                                             0x400000
+#define HWIO_GCC_SYS_NOC_AXI_CBCR_CLK_DIS_SHFT                                                                 0x16
+#define HWIO_GCC_SYS_NOC_AXI_CBCR_IGNORE_RPMH_CLK_DIS_BMSK                                                 0x100000
+#define HWIO_GCC_SYS_NOC_AXI_CBCR_IGNORE_RPMH_CLK_DIS_SHFT                                                     0x14
+#define HWIO_GCC_SYS_NOC_AXI_CBCR_SW_ONLY_EN_BMSK                                                               0x8
+#define HWIO_GCC_SYS_NOC_AXI_CBCR_SW_ONLY_EN_SHFT                                                               0x3
+#define HWIO_GCC_SYS_NOC_AXI_CBCR_CLK_ARES_BMSK                                                                 0x4
+#define HWIO_GCC_SYS_NOC_AXI_CBCR_CLK_ARES_SHFT                                                                 0x2
+#define HWIO_GCC_SYS_NOC_AXI_CBCR_CLK_ARES_NO_RESET_FVAL                                                        0x0
+#define HWIO_GCC_SYS_NOC_AXI_CBCR_CLK_ARES_RESET_FVAL                                                           0x1
+#define HWIO_GCC_SYS_NOC_AXI_CBCR_HW_CTL_BMSK                                                                   0x2
+#define HWIO_GCC_SYS_NOC_AXI_CBCR_HW_CTL_SHFT                                                                   0x1
+#define HWIO_GCC_SYS_NOC_AXI_CBCR_HW_CTL_DISABLE_FVAL                                                           0x0
+#define HWIO_GCC_SYS_NOC_AXI_CBCR_HW_CTL_ENABLE_FVAL                                                            0x1
+#define HWIO_GCC_SYS_NOC_AXI_CBCR_CLK_ENABLE_BMSK                                                               0x1
+#define HWIO_GCC_SYS_NOC_AXI_CBCR_CLK_ENABLE_SHFT                                                               0x0
+#define HWIO_GCC_SYS_NOC_AXI_CBCR_CLK_ENABLE_DISABLE_FVAL                                                       0x0
+#define HWIO_GCC_SYS_NOC_AXI_CBCR_CLK_ENABLE_ENABLE_FVAL                                                        0x1
+
+#define HWIO_GCC_SYS_NOC_HS_AXI_CBCR_ADDR                                                                (GCC_CLK_CTL_REG_REG_BASE      + 0x00000008)
+#define HWIO_GCC_SYS_NOC_HS_AXI_CBCR_PHYS                                                                (GCC_CLK_CTL_REG_REG_BASE_PHYS + 0x00000008)
+#define HWIO_GCC_SYS_NOC_HS_AXI_CBCR_OFFS                                                                (GCC_CLK_CTL_REG_REG_BASE_OFFS + 0x00000008)
+#define HWIO_GCC_SYS_NOC_HS_AXI_CBCR_RMSK                                                                0x81d0000f
+#define HWIO_GCC_SYS_NOC_HS_AXI_CBCR_ATTR                                                                       0x3
+#define HWIO_GCC_SYS_NOC_HS_AXI_CBCR_IN          \
+        in_dword_masked(HWIO_GCC_SYS_NOC_HS_AXI_CBCR_ADDR, HWIO_GCC_SYS_NOC_HS_AXI_CBCR_RMSK)
+#define HWIO_GCC_SYS_NOC_HS_AXI_CBCR_INM(m)      \
+        in_dword_masked(HWIO_GCC_SYS_NOC_HS_AXI_CBCR_ADDR, m)
+#define HWIO_GCC_SYS_NOC_HS_AXI_CBCR_OUT(v)      \
+        out_dword(HWIO_GCC_SYS_NOC_HS_AXI_CBCR_ADDR,v)
+#define HWIO_GCC_SYS_NOC_HS_AXI_CBCR_OUTM(m,v) \
+        out_dword_masked_ns(HWIO_GCC_SYS_NOC_HS_AXI_CBCR_ADDR,m,v,HWIO_GCC_SYS_NOC_HS_AXI_CBCR_IN)
+#define HWIO_GCC_SYS_NOC_HS_AXI_CBCR_CLK_OFF_BMSK                                                        0x80000000
+#define HWIO_GCC_SYS_NOC_HS_AXI_CBCR_CLK_OFF_SHFT                                                              0x1f
+#define HWIO_GCC_SYS_NOC_HS_AXI_CBCR_IGNORE_ALL_ARES_BMSK                                                 0x1000000
+#define HWIO_GCC_SYS_NOC_HS_AXI_CBCR_IGNORE_ALL_ARES_SHFT                                                      0x18
+#define HWIO_GCC_SYS_NOC_HS_AXI_CBCR_IGNORE_ALL_CLK_DIS_BMSK                                               0x800000
+#define HWIO_GCC_SYS_NOC_HS_AXI_CBCR_IGNORE_ALL_CLK_DIS_SHFT                                                   0x17
+#define HWIO_GCC_SYS_NOC_HS_AXI_CBCR_CLK_DIS_BMSK                                                          0x400000
+#define HWIO_GCC_SYS_NOC_HS_AXI_CBCR_CLK_DIS_SHFT                                                              0x16
+#define HWIO_GCC_SYS_NOC_HS_AXI_CBCR_IGNORE_RPMH_CLK_DIS_BMSK                                              0x100000
+#define HWIO_GCC_SYS_NOC_HS_AXI_CBCR_IGNORE_RPMH_CLK_DIS_SHFT                                                  0x14
+#define HWIO_GCC_SYS_NOC_HS_AXI_CBCR_SW_ONLY_EN_BMSK                                                            0x8
+#define HWIO_GCC_SYS_NOC_HS_AXI_CBCR_SW_ONLY_EN_SHFT                                                            0x3
+#define HWIO_GCC_SYS_NOC_HS_AXI_CBCR_CLK_ARES_BMSK                                                              0x4
+#define HWIO_GCC_SYS_NOC_HS_AXI_CBCR_CLK_ARES_SHFT                                                              0x2
+#define HWIO_GCC_SYS_NOC_HS_AXI_CBCR_CLK_ARES_NO_RESET_FVAL                                                     0x0
+#define HWIO_GCC_SYS_NOC_HS_AXI_CBCR_CLK_ARES_RESET_FVAL                                                        0x1
+#define HWIO_GCC_SYS_NOC_HS_AXI_CBCR_HW_CTL_BMSK                                                                0x2
+#define HWIO_GCC_SYS_NOC_HS_AXI_CBCR_HW_CTL_SHFT                                                                0x1
+#define HWIO_GCC_SYS_NOC_HS_AXI_CBCR_HW_CTL_DISABLE_FVAL                                                        0x0
+#define HWIO_GCC_SYS_NOC_HS_AXI_CBCR_HW_CTL_ENABLE_FVAL                                                         0x1
+#define HWIO_GCC_SYS_NOC_HS_AXI_CBCR_CLK_ENABLE_BMSK                                                            0x1
+#define HWIO_GCC_SYS_NOC_HS_AXI_CBCR_CLK_ENABLE_SHFT                                                            0x0
+#define HWIO_GCC_SYS_NOC_HS_AXI_CBCR_CLK_ENABLE_DISABLE_FVAL                                                    0x0
+#define HWIO_GCC_SYS_NOC_HS_AXI_CBCR_CLK_ENABLE_ENABLE_FVAL                                                     0x1
+
+#define HWIO_GCC_SYS_NOC_QDSS_STM_AXI_CBCR_ADDR                                                          (GCC_CLK_CTL_REG_REG_BASE      + 0x0000000c)
+#define HWIO_GCC_SYS_NOC_QDSS_STM_AXI_CBCR_PHYS                                                          (GCC_CLK_CTL_REG_REG_BASE_PHYS + 0x0000000c)
+#define HWIO_GCC_SYS_NOC_QDSS_STM_AXI_CBCR_OFFS                                                          (GCC_CLK_CTL_REG_REG_BASE_OFFS + 0x0000000c)
+#define HWIO_GCC_SYS_NOC_QDSS_STM_AXI_CBCR_RMSK                                                          0x81d0000f
+#define HWIO_GCC_SYS_NOC_QDSS_STM_AXI_CBCR_ATTR                                                                 0x3
+#define HWIO_GCC_SYS_NOC_QDSS_STM_AXI_CBCR_IN          \
+        in_dword_masked(HWIO_GCC_SYS_NOC_QDSS_STM_AXI_CBCR_ADDR, HWIO_GCC_SYS_NOC_QDSS_STM_AXI_CBCR_RMSK)
+#define HWIO_GCC_SYS_NOC_QDSS_STM_AXI_CBCR_INM(m)      \
+        in_dword_masked(HWIO_GCC_SYS_NOC_QDSS_STM_AXI_CBCR_ADDR, m)
+#define HWIO_GCC_SYS_NOC_QDSS_STM_AXI_CBCR_OUT(v)      \
+        out_dword(HWIO_GCC_SYS_NOC_QDSS_STM_AXI_CBCR_ADDR,v)
+#define HWIO_GCC_SYS_NOC_QDSS_STM_AXI_CBCR_OUTM(m,v) \
+        out_dword_masked_ns(HWIO_GCC_SYS_NOC_QDSS_STM_AXI_CBCR_ADDR,m,v,HWIO_GCC_SYS_NOC_QDSS_STM_AXI_CBCR_IN)
+#define HWIO_GCC_SYS_NOC_QDSS_STM_AXI_CBCR_CLK_OFF_BMSK                                                  0x80000000
+#define HWIO_GCC_SYS_NOC_QDSS_STM_AXI_CBCR_CLK_OFF_SHFT                                                        0x1f
+#define HWIO_GCC_SYS_NOC_QDSS_STM_AXI_CBCR_IGNORE_ALL_ARES_BMSK                                           0x1000000
+#define HWIO_GCC_SYS_NOC_QDSS_STM_AXI_CBCR_IGNORE_ALL_ARES_SHFT                                                0x18
+#define HWIO_GCC_SYS_NOC_QDSS_STM_AXI_CBCR_IGNORE_ALL_CLK_DIS_BMSK                                         0x800000
+#define HWIO_GCC_SYS_NOC_QDSS_STM_AXI_CBCR_IGNORE_ALL_CLK_DIS_SHFT                                             0x17
+#define HWIO_GCC_SYS_NOC_QDSS_STM_AXI_CBCR_CLK_DIS_BMSK                                                    0x400000
+#define HWIO_GCC_SYS_NOC_QDSS_STM_AXI_CBCR_CLK_DIS_SHFT                                                        0x16
+#define HWIO_GCC_SYS_NOC_QDSS_STM_AXI_CBCR_IGNORE_RPMH_CLK_DIS_BMSK                                        0x100000
+#define HWIO_GCC_SYS_NOC_QDSS_STM_AXI_CBCR_IGNORE_RPMH_CLK_DIS_SHFT                                            0x14
+#define HWIO_GCC_SYS_NOC_QDSS_STM_AXI_CBCR_SW_ONLY_EN_BMSK                                                      0x8
+#define HWIO_GCC_SYS_NOC_QDSS_STM_AXI_CBCR_SW_ONLY_EN_SHFT                                                      0x3
+#define HWIO_GCC_SYS_NOC_QDSS_STM_AXI_CBCR_CLK_ARES_BMSK                                                        0x4
+#define HWIO_GCC_SYS_NOC_QDSS_STM_AXI_CBCR_CLK_ARES_SHFT                                                        0x2
+#define HWIO_GCC_SYS_NOC_QDSS_STM_AXI_CBCR_CLK_ARES_NO_RESET_FVAL                                               0x0
+#define HWIO_GCC_SYS_NOC_QDSS_STM_AXI_CBCR_CLK_ARES_RESET_FVAL                                                  0x1
+#define HWIO_GCC_SYS_NOC_QDSS_STM_AXI_CBCR_HW_CTL_BMSK                                                          0x2
+#define HWIO_GCC_SYS_NOC_QDSS_STM_AXI_CBCR_HW_CTL_SHFT                                                          0x1
+#define HWIO_GCC_SYS_NOC_QDSS_STM_AXI_CBCR_HW_CTL_DISABLE_FVAL                                                  0x0
+#define HWIO_GCC_SYS_NOC_QDSS_STM_AXI_CBCR_HW_CTL_ENABLE_FVAL                                                   0x1
+#define HWIO_GCC_SYS_NOC_QDSS_STM_AXI_CBCR_CLK_ENABLE_BMSK                                                      0x1
+#define HWIO_GCC_SYS_NOC_QDSS_STM_AXI_CBCR_CLK_ENABLE_SHFT                                                      0x0
+#define HWIO_GCC_SYS_NOC_QDSS_STM_AXI_CBCR_CLK_ENABLE_DISABLE_FVAL                                              0x0
+#define HWIO_GCC_SYS_NOC_QDSS_STM_AXI_CBCR_CLK_ENABLE_ENABLE_FVAL                                               0x1
+
+#define HWIO_GCC_SYS_NOC_CPUSS_AHB_CBCR_ADDR                                                             (GCC_CLK_CTL_REG_REG_BASE      + 0x00000010)
+#define HWIO_GCC_SYS_NOC_CPUSS_AHB_CBCR_PHYS                                                             (GCC_CLK_CTL_REG_REG_BASE_PHYS + 0x00000010)
+#define HWIO_GCC_SYS_NOC_CPUSS_AHB_CBCR_OFFS                                                             (GCC_CLK_CTL_REG_REG_BASE_OFFS + 0x00000010)
+#define HWIO_GCC_SYS_NOC_CPUSS_AHB_CBCR_RMSK                                                             0x81c0000e
+#define HWIO_GCC_SYS_NOC_CPUSS_AHB_CBCR_ATTR                                                                    0x3
+#define HWIO_GCC_SYS_NOC_CPUSS_AHB_CBCR_IN          \
+        in_dword_masked(HWIO_GCC_SYS_NOC_CPUSS_AHB_CBCR_ADDR, HWIO_GCC_SYS_NOC_CPUSS_AHB_CBCR_RMSK)
+#define HWIO_GCC_SYS_NOC_CPUSS_AHB_CBCR_INM(m)      \
+        in_dword_masked(HWIO_GCC_SYS_NOC_CPUSS_AHB_CBCR_ADDR, m)
+#define HWIO_GCC_SYS_NOC_CPUSS_AHB_CBCR_OUT(v)      \
+        out_dword(HWIO_GCC_SYS_NOC_CPUSS_AHB_CBCR_ADDR,v)
+#define HWIO_GCC_SYS_NOC_CPUSS_AHB_CBCR_OUTM(m,v) \
+        out_dword_masked_ns(HWIO_GCC_SYS_NOC_CPUSS_AHB_CBCR_ADDR,m,v,HWIO_GCC_SYS_NOC_CPUSS_AHB_CBCR_IN)
+#define HWIO_GCC_SYS_NOC_CPUSS_AHB_CBCR_CLK_OFF_BMSK                                                     0x80000000
+#define HWIO_GCC_SYS_NOC_CPUSS_AHB_CBCR_CLK_OFF_SHFT                                                           0x1f
+#define HWIO_GCC_SYS_NOC_CPUSS_AHB_CBCR_IGNORE_ALL_ARES_BMSK                                              0x1000000
+#define HWIO_GCC_SYS_NOC_CPUSS_AHB_CBCR_IGNORE_ALL_ARES_SHFT                                                   0x18
+#define HWIO_GCC_SYS_NOC_CPUSS_AHB_CBCR_IGNORE_ALL_CLK_DIS_BMSK                                            0x800000
+#define HWIO_GCC_SYS_NOC_CPUSS_AHB_CBCR_IGNORE_ALL_CLK_DIS_SHFT                                                0x17
+#define HWIO_GCC_SYS_NOC_CPUSS_AHB_CBCR_CLK_DIS_BMSK                                                       0x400000
+#define HWIO_GCC_SYS_NOC_CPUSS_AHB_CBCR_CLK_DIS_SHFT                                                           0x16
+#define HWIO_GCC_SYS_NOC_CPUSS_AHB_CBCR_SW_ONLY_EN_BMSK                                                         0x8
+#define HWIO_GCC_SYS_NOC_CPUSS_AHB_CBCR_SW_ONLY_EN_SHFT                                                         0x3
+#define HWIO_GCC_SYS_NOC_CPUSS_AHB_CBCR_CLK_ARES_BMSK                                                           0x4
+#define HWIO_GCC_SYS_NOC_CPUSS_AHB_CBCR_CLK_ARES_SHFT                                                           0x2
+#define HWIO_GCC_SYS_NOC_CPUSS_AHB_CBCR_CLK_ARES_NO_RESET_FVAL                                                  0x0
+#define HWIO_GCC_SYS_NOC_CPUSS_AHB_CBCR_CLK_ARES_RESET_FVAL                                                     0x1
+#define HWIO_GCC_SYS_NOC_CPUSS_AHB_CBCR_HW_CTL_BMSK                                                             0x2
+#define HWIO_GCC_SYS_NOC_CPUSS_AHB_CBCR_HW_CTL_SHFT                                                             0x1
+#define HWIO_GCC_SYS_NOC_CPUSS_AHB_CBCR_HW_CTL_DISABLE_FVAL                                                     0x0
+#define HWIO_GCC_SYS_NOC_CPUSS_AHB_CBCR_HW_CTL_ENABLE_FVAL                                                      0x1
+
+#define HWIO_GCC_SYS_NOC_AHB_CFG_CBCR_ADDR                                                               (GCC_CLK_CTL_REG_REG_BASE      + 0x00000014)
+#define HWIO_GCC_SYS_NOC_AHB_CFG_CBCR_PHYS                                                               (GCC_CLK_CTL_REG_REG_BASE_PHYS + 0x00000014)
+#define HWIO_GCC_SYS_NOC_AHB_CFG_CBCR_OFFS                                                               (GCC_CLK_CTL_REG_REG_BASE_OFFS + 0x00000014)
+#define HWIO_GCC_SYS_NOC_AHB_CFG_CBCR_RMSK                                                               0x81d0000f
+#define HWIO_GCC_SYS_NOC_AHB_CFG_CBCR_ATTR                                                                      0x3
+#define HWIO_GCC_SYS_NOC_AHB_CFG_CBCR_IN          \
+        in_dword_masked(HWIO_GCC_SYS_NOC_AHB_CFG_CBCR_ADDR, HWIO_GCC_SYS_NOC_AHB_CFG_CBCR_RMSK)
+#define HWIO_GCC_SYS_NOC_AHB_CFG_CBCR_INM(m)      \
+        in_dword_masked(HWIO_GCC_SYS_NOC_AHB_CFG_CBCR_ADDR, m)
+#define HWIO_GCC_SYS_NOC_AHB_CFG_CBCR_OUT(v)      \
+        out_dword(HWIO_GCC_SYS_NOC_AHB_CFG_CBCR_ADDR,v)
+#define HWIO_GCC_SYS_NOC_AHB_CFG_CBCR_OUTM(m,v) \
+        out_dword_masked_ns(HWIO_GCC_SYS_NOC_AHB_CFG_CBCR_ADDR,m,v,HWIO_GCC_SYS_NOC_AHB_CFG_CBCR_IN)
+#define HWIO_GCC_SYS_NOC_AHB_CFG_CBCR_CLK_OFF_BMSK                                                       0x80000000
+#define HWIO_GCC_SYS_NOC_AHB_CFG_CBCR_CLK_OFF_SHFT                                                             0x1f
+#define HWIO_GCC_SYS_NOC_AHB_CFG_CBCR_IGNORE_ALL_ARES_BMSK                                                0x1000000
+#define HWIO_GCC_SYS_NOC_AHB_CFG_CBCR_IGNORE_ALL_ARES_SHFT                                                     0x18
+#define HWIO_GCC_SYS_NOC_AHB_CFG_CBCR_IGNORE_ALL_CLK_DIS_BMSK                                              0x800000
+#define HWIO_GCC_SYS_NOC_AHB_CFG_CBCR_IGNORE_ALL_CLK_DIS_SHFT                                                  0x17
+#define HWIO_GCC_SYS_NOC_AHB_CFG_CBCR_CLK_DIS_BMSK                                                         0x400000
+#define HWIO_GCC_SYS_NOC_AHB_CFG_CBCR_CLK_DIS_SHFT                                                             0x16
+#define HWIO_GCC_SYS_NOC_AHB_CFG_CBCR_IGNORE_RPMH_CLK_DIS_BMSK                                             0x100000
+#define HWIO_GCC_SYS_NOC_AHB_CFG_CBCR_IGNORE_RPMH_CLK_DIS_SHFT                                                 0x14
+#define HWIO_GCC_SYS_NOC_AHB_CFG_CBCR_SW_ONLY_EN_BMSK                                                           0x8
+#define HWIO_GCC_SYS_NOC_AHB_CFG_CBCR_SW_ONLY_EN_SHFT                                                           0x3
+#define HWIO_GCC_SYS_NOC_AHB_CFG_CBCR_CLK_ARES_BMSK                                                             0x4
+#define HWIO_GCC_SYS_NOC_AHB_CFG_CBCR_CLK_ARES_SHFT                                                             0x2
+#define HWIO_GCC_SYS_NOC_AHB_CFG_CBCR_CLK_ARES_NO_RESET_FVAL                                                    0x0
+#define HWIO_GCC_SYS_NOC_AHB_CFG_CBCR_CLK_ARES_RESET_FVAL                                                       0x1
+#define HWIO_GCC_SYS_NOC_AHB_CFG_CBCR_HW_CTL_BMSK                                                               0x2
+#define HWIO_GCC_SYS_NOC_AHB_CFG_CBCR_HW_CTL_SHFT                                                               0x1
+#define HWIO_GCC_SYS_NOC_AHB_CFG_CBCR_HW_CTL_DISABLE_FVAL                                                       0x0
+#define HWIO_GCC_SYS_NOC_AHB_CFG_CBCR_HW_CTL_ENABLE_FVAL                                                        0x1
+#define HWIO_GCC_SYS_NOC_AHB_CFG_CBCR_CLK_ENABLE_BMSK                                                           0x1
+#define HWIO_GCC_SYS_NOC_AHB_CFG_CBCR_CLK_ENABLE_SHFT                                                           0x0
+#define HWIO_GCC_SYS_NOC_AHB_CFG_CBCR_CLK_ENABLE_DISABLE_FVAL                                                   0x0
+#define HWIO_GCC_SYS_NOC_AHB_CFG_CBCR_CLK_ENABLE_ENABLE_FVAL                                                    0x1
+
+#define HWIO_GCC_SYS_NOC_IPA_CBCR_ADDR                                                                   (GCC_CLK_CTL_REG_REG_BASE      + 0x00000018)
+#define HWIO_GCC_SYS_NOC_IPA_CBCR_PHYS                                                                   (GCC_CLK_CTL_REG_REG_BASE_PHYS + 0x00000018)
+#define HWIO_GCC_SYS_NOC_IPA_CBCR_OFFS                                                                   (GCC_CLK_CTL_REG_REG_BASE_OFFS + 0x00000018)
+#define HWIO_GCC_SYS_NOC_IPA_CBCR_RMSK                                                                   0x81d00005
+#define HWIO_GCC_SYS_NOC_IPA_CBCR_ATTR                                                                          0x3
+#define HWIO_GCC_SYS_NOC_IPA_CBCR_IN          \
+        in_dword_masked(HWIO_GCC_SYS_NOC_IPA_CBCR_ADDR, HWIO_GCC_SYS_NOC_IPA_CBCR_RMSK)
+#define HWIO_GCC_SYS_NOC_IPA_CBCR_INM(m)      \
+        in_dword_masked(HWIO_GCC_SYS_NOC_IPA_CBCR_ADDR, m)
+#define HWIO_GCC_SYS_NOC_IPA_CBCR_OUT(v)      \
+        out_dword(HWIO_GCC_SYS_NOC_IPA_CBCR_ADDR,v)
+#define HWIO_GCC_SYS_NOC_IPA_CBCR_OUTM(m,v) \
+        out_dword_masked_ns(HWIO_GCC_SYS_NOC_IPA_CBCR_ADDR,m,v,HWIO_GCC_SYS_NOC_IPA_CBCR_IN)
+#define HWIO_GCC_SYS_NOC_IPA_CBCR_CLK_OFF_BMSK                                                           0x80000000
+#define HWIO_GCC_SYS_NOC_IPA_CBCR_CLK_OFF_SHFT                                                                 0x1f
+#define HWIO_GCC_SYS_NOC_IPA_CBCR_IGNORE_ALL_ARES_BMSK                                                    0x1000000
+#define HWIO_GCC_SYS_NOC_IPA_CBCR_IGNORE_ALL_ARES_SHFT                                                         0x18
+#define HWIO_GCC_SYS_NOC_IPA_CBCR_IGNORE_ALL_CLK_DIS_BMSK                                                  0x800000
+#define HWIO_GCC_SYS_NOC_IPA_CBCR_IGNORE_ALL_CLK_DIS_SHFT                                                      0x17
+#define HWIO_GCC_SYS_NOC_IPA_CBCR_CLK_DIS_BMSK                                                             0x400000
+#define HWIO_GCC_SYS_NOC_IPA_CBCR_CLK_DIS_SHFT                                                                 0x16
+#define HWIO_GCC_SYS_NOC_IPA_CBCR_IGNORE_RPMH_CLK_DIS_BMSK                                                 0x100000
+#define HWIO_GCC_SYS_NOC_IPA_CBCR_IGNORE_RPMH_CLK_DIS_SHFT                                                     0x14
+#define HWIO_GCC_SYS_NOC_IPA_CBCR_CLK_ARES_BMSK                                                                 0x4
+#define HWIO_GCC_SYS_NOC_IPA_CBCR_CLK_ARES_SHFT                                                                 0x2
+#define HWIO_GCC_SYS_NOC_IPA_CBCR_CLK_ARES_NO_RESET_FVAL                                                        0x0
+#define HWIO_GCC_SYS_NOC_IPA_CBCR_CLK_ARES_RESET_FVAL                                                           0x1
+#define HWIO_GCC_SYS_NOC_IPA_CBCR_CLK_ENABLE_BMSK                                                               0x1
+#define HWIO_GCC_SYS_NOC_IPA_CBCR_CLK_ENABLE_SHFT                                                               0x0
+#define HWIO_GCC_SYS_NOC_IPA_CBCR_CLK_ENABLE_DISABLE_FVAL                                                       0x0
+#define HWIO_GCC_SYS_NOC_IPA_CBCR_CLK_ENABLE_ENABLE_FVAL                                                        0x1
+
+#define HWIO_GCC_SYS_NOC_AT_CBCR_ADDR                                                                    (GCC_CLK_CTL_REG_REG_BASE      + 0x0000001c)
+#define HWIO_GCC_SYS_NOC_AT_CBCR_PHYS                                                                    (GCC_CLK_CTL_REG_REG_BASE_PHYS + 0x0000001c)
+#define HWIO_GCC_SYS_NOC_AT_CBCR_OFFS                                                                    (GCC_CLK_CTL_REG_REG_BASE_OFFS + 0x0000001c)
+#define HWIO_GCC_SYS_NOC_AT_CBCR_RMSK                                                                    0x81d0000f
+#define HWIO_GCC_SYS_NOC_AT_CBCR_ATTR                                                                           0x3
+#define HWIO_GCC_SYS_NOC_AT_CBCR_IN          \
+        in_dword_masked(HWIO_GCC_SYS_NOC_AT_CBCR_ADDR, HWIO_GCC_SYS_NOC_AT_CBCR_RMSK)
+#define HWIO_GCC_SYS_NOC_AT_CBCR_INM(m)      \
+        in_dword_masked(HWIO_GCC_SYS_NOC_AT_CBCR_ADDR, m)
+#define HWIO_GCC_SYS_NOC_AT_CBCR_OUT(v)      \
+        out_dword(HWIO_GCC_SYS_NOC_AT_CBCR_ADDR,v)
+#define HWIO_GCC_SYS_NOC_AT_CBCR_OUTM(m,v) \
+        out_dword_masked_ns(HWIO_GCC_SYS_NOC_AT_CBCR_ADDR,m,v,HWIO_GCC_SYS_NOC_AT_CBCR_IN)
+#define HWIO_GCC_SYS_NOC_AT_CBCR_CLK_OFF_BMSK                                                            0x80000000
+#define HWIO_GCC_SYS_NOC_AT_CBCR_CLK_OFF_SHFT                                                                  0x1f
+#define HWIO_GCC_SYS_NOC_AT_CBCR_IGNORE_ALL_ARES_BMSK                                                     0x1000000
+#define HWIO_GCC_SYS_NOC_AT_CBCR_IGNORE_ALL_ARES_SHFT                                                          0x18
+#define HWIO_GCC_SYS_NOC_AT_CBCR_IGNORE_ALL_CLK_DIS_BMSK                                                   0x800000
+#define HWIO_GCC_SYS_NOC_AT_CBCR_IGNORE_ALL_CLK_DIS_SHFT                                                       0x17
+#define HWIO_GCC_SYS_NOC_AT_CBCR_CLK_DIS_BMSK                                                              0x400000
+#define HWIO_GCC_SYS_NOC_AT_CBCR_CLK_DIS_SHFT                                                                  0x16
+#define HWIO_GCC_SYS_NOC_AT_CBCR_IGNORE_RPMH_CLK_DIS_BMSK                                                  0x100000
+#define HWIO_GCC_SYS_NOC_AT_CBCR_IGNORE_RPMH_CLK_DIS_SHFT                                                      0x14
+#define HWIO_GCC_SYS_NOC_AT_CBCR_SW_ONLY_EN_BMSK                                                                0x8
+#define HWIO_GCC_SYS_NOC_AT_CBCR_SW_ONLY_EN_SHFT                                                                0x3
+#define HWIO_GCC_SYS_NOC_AT_CBCR_CLK_ARES_BMSK                                                                  0x4
+#define HWIO_GCC_SYS_NOC_AT_CBCR_CLK_ARES_SHFT                                                                  0x2
+#define HWIO_GCC_SYS_NOC_AT_CBCR_CLK_ARES_NO_RESET_FVAL                                                         0x0
+#define HWIO_GCC_SYS_NOC_AT_CBCR_CLK_ARES_RESET_FVAL                                                            0x1
+#define HWIO_GCC_SYS_NOC_AT_CBCR_HW_CTL_BMSK                                                                    0x2
+#define HWIO_GCC_SYS_NOC_AT_CBCR_HW_CTL_SHFT                                                                    0x1
+#define HWIO_GCC_SYS_NOC_AT_CBCR_HW_CTL_DISABLE_FVAL                                                            0x0
+#define HWIO_GCC_SYS_NOC_AT_CBCR_HW_CTL_ENABLE_FVAL                                                             0x1
+#define HWIO_GCC_SYS_NOC_AT_CBCR_CLK_ENABLE_BMSK                                                                0x1
+#define HWIO_GCC_SYS_NOC_AT_CBCR_CLK_ENABLE_SHFT                                                                0x0
+#define HWIO_GCC_SYS_NOC_AT_CBCR_CLK_ENABLE_DISABLE_FVAL                                                        0x0
+#define HWIO_GCC_SYS_NOC_AT_CBCR_CLK_ENABLE_ENABLE_FVAL                                                         0x1
+
+#define HWIO_GCC_RPMH_SYS_NOC_CMD_DFSR_ADDR                                                              (GCC_CLK_CTL_REG_REG_BASE      + 0x00000034)
+#define HWIO_GCC_RPMH_SYS_NOC_CMD_DFSR_PHYS                                                              (GCC_CLK_CTL_REG_REG_BASE_PHYS + 0x00000034)
+#define HWIO_GCC_RPMH_SYS_NOC_CMD_DFSR_OFFS                                                              (GCC_CLK_CTL_REG_REG_BASE_OFFS + 0x00000034)
+#define HWIO_GCC_RPMH_SYS_NOC_CMD_DFSR_RMSK                                                                 0x7ffff
+#define HWIO_GCC_RPMH_SYS_NOC_CMD_DFSR_ATTR                                                                     0x3
+#define HWIO_GCC_RPMH_SYS_NOC_CMD_DFSR_IN          \
+        in_dword_masked(HWIO_GCC_RPMH_SYS_NOC_CMD_DFSR_ADDR, HWIO_GCC_RPMH_SYS_NOC_CMD_DFSR_RMSK)
+#define HWIO_GCC_RPMH_SYS_NOC_CMD_DFSR_INM(m)      \
+        in_dword_masked(HWIO_GCC_RPMH_SYS_NOC_CMD_DFSR_ADDR, m)
+#define HWIO_GCC_RPMH_SYS_NOC_CMD_DFSR_OUT(v)      \
+        out_dword(HWIO_GCC_RPMH_SYS_NOC_CMD_DFSR_ADDR,v)
+#define HWIO_GCC_RPMH_SYS_NOC_CMD_DFSR_OUTM(m,v) \
+        out_dword_masked_ns(HWIO_GCC_RPMH_SYS_NOC_CMD_DFSR_ADDR,m,v,HWIO_GCC_RPMH_SYS_NOC_CMD_DFSR_IN)
+#define HWIO_GCC_RPMH_SYS_NOC_CMD_DFSR_RCG_SW_CTRL_BMSK                                                     0x78000
+#define HWIO_GCC_RPMH_SYS_NOC_CMD_DFSR_RCG_SW_CTRL_SHFT                                                         0xf
+#define HWIO_GCC_RPMH_SYS_NOC_CMD_DFSR_SW_PERF_STATE_BMSK                                                    0x7800
+#define HWIO_GCC_RPMH_SYS_NOC_CMD_DFSR_SW_PERF_STATE_SHFT                                                       0xb
+#define HWIO_GCC_RPMH_SYS_NOC_CMD_DFSR_SW_OVERRIDE_BMSK                                                       0x400
+#define HWIO_GCC_RPMH_SYS_NOC_CMD_DFSR_SW_OVERRIDE_SHFT                                                         0xa
+#define HWIO_GCC_RPMH_SYS_NOC_CMD_DFSR_PERF_STATE_UPDATE_STATUS_BMSK                                          0x200
+#define HWIO_GCC_RPMH_SYS_NOC_CMD_DFSR_PERF_STATE_UPDATE_STATUS_SHFT                                            0x9
+#define HWIO_GCC_RPMH_SYS_NOC_CMD_DFSR_DFS_FSM_STATE_BMSK                                                     0x1c0
+#define HWIO_GCC_RPMH_SYS_NOC_CMD_DFSR_DFS_FSM_STATE_SHFT                                                       0x6
+#define HWIO_GCC_RPMH_SYS_NOC_CMD_DFSR_HW_CLK_CONTROL_BMSK                                                     0x20
+#define HWIO_GCC_RPMH_SYS_NOC_CMD_DFSR_HW_CLK_CONTROL_SHFT                                                      0x5
+#define HWIO_GCC_RPMH_SYS_NOC_CMD_DFSR_CURR_PERF_STATE_BMSK                                                    0x1e
+#define HWIO_GCC_RPMH_SYS_NOC_CMD_DFSR_CURR_PERF_STATE_SHFT                                                     0x1
+#define HWIO_GCC_RPMH_SYS_NOC_CMD_DFSR_DFS_EN_BMSK                                                              0x1
+#define HWIO_GCC_RPMH_SYS_NOC_CMD_DFSR_DFS_EN_SHFT                                                              0x0
+#define HWIO_GCC_RPMH_SYS_NOC_CMD_DFSR_DFS_EN_DISABLE_FVAL                                                      0x0
+#define HWIO_GCC_RPMH_SYS_NOC_CMD_DFSR_DFS_EN_ENABLE_FVAL                                                       0x1
+
+#define HWIO_GCC_RPMH_SYS_NOC_SYS_NOC_PERF0_DFSR_ADDR                                                    (GCC_CLK_CTL_REG_REG_BASE      + 0x0000003c)
+#define HWIO_GCC_RPMH_SYS_NOC_SYS_NOC_PERF0_DFSR_PHYS                                                    (GCC_CLK_CTL_REG_REG_BASE_PHYS + 0x0000003c)
+#define HWIO_GCC_RPMH_SYS_NOC_SYS_NOC_PERF0_DFSR_OFFS                                                    (GCC_CLK_CTL_REG_REG_BASE_OFFS + 0x0000003c)
+#define HWIO_GCC_RPMH_SYS_NOC_SYS_NOC_PERF0_DFSR_RMSK                                                         0x71f
+#define HWIO_GCC_RPMH_SYS_NOC_SYS_NOC_PERF0_DFSR_ATTR                                                           0x3
+#define HWIO_GCC_RPMH_SYS_NOC_SYS_NOC_PERF0_DFSR_IN          \
+        in_dword_masked(HWIO_GCC_RPMH_SYS_NOC_SYS_NOC_PERF0_DFSR_ADDR, HWIO_GCC_RPMH_SYS_NOC_SYS_NOC_PERF0_DFSR_RMSK)
+#define HWIO_GCC_RPMH_SYS_NOC_SYS_NOC_PERF0_DFSR_INM(m)      \
+        in_dword_masked(HWIO_GCC_RPMH_SYS_NOC_SYS_NOC_PERF0_DFSR_ADDR, m)
+#define HWIO_GCC_RPMH_SYS_NOC_SYS_NOC_PERF0_DFSR_OUT(v)      \
+        out_dword(HWIO_GCC_RPMH_SYS_NOC_SYS_NOC_PERF0_DFSR_ADDR,v)
+#define HWIO_GCC_RPMH_SYS_NOC_SYS_NOC_PERF0_DFSR_OUTM(m,v) \
+        out_dword_masked_ns(HWIO_GCC_RPMH_SYS_NOC_SYS_NOC_PERF0_DFSR_ADDR,m,v,HWIO_GCC_RPMH_SYS_NOC_SYS_NOC_PERF0_DFSR_IN)
+#define HWIO_GCC_RPMH_SYS_NOC_SYS_NOC_PERF0_DFSR_SRC_SEL_BMSK                                                 0x700
+#define HWIO_GCC_RPMH_SYS_NOC_SYS_NOC_PERF0_DFSR_SRC_SEL_SHFT                                                   0x8
+#define HWIO_GCC_RPMH_SYS_NOC_SYS_NOC_PERF0_DFSR_SRC_SEL_SRC0_FVAL                                              0x0
+#define HWIO_GCC_RPMH_SYS_NOC_SYS_NOC_PERF0_DFSR_SRC_SEL_SRC1_FVAL                                              0x1
+#define HWIO_GCC_RPMH_SYS_NOC_SYS_NOC_PERF0_DFSR_SRC_SEL_SRC2_FVAL                                              0x2
+#define HWIO_GCC_RPMH_SYS_NOC_SYS_NOC_PERF0_DFSR_SRC_SEL_SRC3_FVAL                                              0x3
+#define HWIO_GCC_RPMH_SYS_NOC_SYS_NOC_PERF0_DFSR_SRC_SEL_SRC4_FVAL                                              0x4
+#define HWIO_GCC_RPMH_SYS_NOC_SYS_NOC_PERF0_DFSR_SRC_SEL_SRC5_FVAL                                              0x5
+#define HWIO_GCC_RPMH_SYS_NOC_SYS_NOC_PERF0_DFSR_SRC_SEL_SRC6_FVAL                                              0x6
+#define HWIO_GCC_RPMH_SYS_NOC_SYS_NOC_PERF0_DFSR_SRC_SEL_SRC7_FVAL                                              0x7
+#define HWIO_GCC_RPMH_SYS_NOC_SYS_NOC_PERF0_DFSR_SRC_DIV_BMSK                                                  0x1f
+#define HWIO_GCC_RPMH_SYS_NOC_SYS_NOC_PERF0_DFSR_SRC_DIV_SHFT                                                   0x0
+#define HWIO_GCC_RPMH_SYS_NOC_SYS_NOC_PERF0_DFSR_SRC_DIV_BYPASS_FVAL                                            0x0
+#define HWIO_GCC_RPMH_SYS_NOC_SYS_NOC_PERF0_DFSR_SRC_DIV_DIV1_FVAL                                              0x1
+#define HWIO_GCC_RPMH_SYS_NOC_SYS_NOC_PERF0_DFSR_SRC_DIV_DIV1_5_FVAL                                            0x2
+#define HWIO_GCC_RPMH_SYS_NOC_SYS_NOC_PERF0_DFSR_SRC_DIV_DIV2_FVAL                                              0x3
+#define HWIO_GCC_RPMH_SYS_NOC_SYS_NOC_PERF0_DFSR_SRC_DIV_DIV2_5_FVAL                                            0x4
+#define HWIO_GCC_RPMH_SYS_NOC_SYS_NOC_PERF0_DFSR_SRC_DIV_DIV3_FVAL                                              0x5
+#define HWIO_GCC_RPMH_SYS_NOC_SYS_NOC_PERF0_DFSR_SRC_DIV_DIV3_5_FVAL                                            0x6
+#define HWIO_GCC_RPMH_SYS_NOC_SYS_NOC_PERF0_DFSR_SRC_DIV_DIV4_FVAL                                              0x7
+#define HWIO_GCC_RPMH_SYS_NOC_SYS_NOC_PERF0_DFSR_SRC_DIV_DIV4_5_FVAL                                            0x8
+#define HWIO_GCC_RPMH_SYS_NOC_SYS_NOC_PERF0_DFSR_SRC_DIV_DIV5_FVAL                                              0x9
+#define HWIO_GCC_RPMH_SYS_NOC_SYS_NOC_PERF0_DFSR_SRC_DIV_DIV5_5_FVAL                                            0xa
+#define HWIO_GCC_RPMH_SYS_NOC_SYS_NOC_PERF0_DFSR_SRC_DIV_DIV6_FVAL                                              0xb
+#define HWIO_GCC_RPMH_SYS_NOC_SYS_NOC_PERF0_DFSR_SRC_DIV_DIV6_5_FVAL                                            0xc
+#define HWIO_GCC_RPMH_SYS_NOC_SYS_NOC_PERF0_DFSR_SRC_DIV_DIV7_FVAL                                              0xd
+#define HWIO_GCC_RPMH_SYS_NOC_SYS_NOC_PERF0_DFSR_SRC_DIV_DIV7_5_FVAL                                            0xe
+#define HWIO_GCC_RPMH_SYS_NOC_SYS_NOC_PERF0_DFSR_SRC_DIV_DIV8_FVAL                                              0xf
+#define HWIO_GCC_RPMH_SYS_NOC_SYS_NOC_PERF0_DFSR_SRC_DIV_DIV8_5_FVAL                                           0x10
+#define HWIO_GCC_RPMH_SYS_NOC_SYS_NOC_PERF0_DFSR_SRC_DIV_DIV9_FVAL                                             0x11
+#define HWIO_GCC_RPMH_SYS_NOC_SYS_NOC_PERF0_DFSR_SRC_DIV_DIV9_5_FVAL                                           0x12
+#define HWIO_GCC_RPMH_SYS_NOC_SYS_NOC_PERF0_DFSR_SRC_DIV_DIV10_FVAL                                            0x13
+#define HWIO_GCC_RPMH_SYS_NOC_SYS_NOC_PERF0_DFSR_SRC_DIV_DIV10_5_FVAL                                          0x14
+#define HWIO_GCC_RPMH_SYS_NOC_SYS_NOC_PERF0_DFSR_SRC_DIV_DIV11_FVAL                                            0x15
+#define HWIO_GCC_RPMH_SYS_NOC_SYS_NOC_PERF0_DFSR_SRC_DIV_DIV11_5_FVAL                                          0x16
+#define HWIO_GCC_RPMH_SYS_NOC_SYS_NOC_PERF0_DFSR_SRC_DIV_DIV12_FVAL                                            0x17
+#define HWIO_GCC_RPMH_SYS_NOC_SYS_NOC_PERF0_DFSR_SRC_DIV_DIV12_5_FVAL                                          0x18
+#define HWIO_GCC_RPMH_SYS_NOC_SYS_NOC_PERF0_DFSR_SRC_DIV_DIV13_FVAL                                            0x19
+#define HWIO_GCC_RPMH_SYS_NOC_SYS_NOC_PERF0_DFSR_SRC_DIV_DIV13_5_FVAL                                          0x1a
+#define HWIO_GCC_RPMH_SYS_NOC_SYS_NOC_PERF0_DFSR_SRC_DIV_DIV14_FVAL                                            0x1b
+#define HWIO_GCC_RPMH_SYS_NOC_SYS_NOC_PERF0_DFSR_SRC_DIV_DIV14_5_FVAL                                          0x1c
+#define HWIO_GCC_RPMH_SYS_NOC_SYS_NOC_PERF0_DFSR_SRC_DIV_DIV15_FVAL                                            0x1d
+#define HWIO_GCC_RPMH_SYS_NOC_SYS_NOC_PERF0_DFSR_SRC_DIV_DIV15_5_FVAL                                          0x1e
+#define HWIO_GCC_RPMH_SYS_NOC_SYS_NOC_PERF0_DFSR_SRC_DIV_DIV16_FVAL                                            0x1f
+
+#define HWIO_GCC_RPMH_SYS_NOC_SYS_NOC_PERF1_DFSR_ADDR                                                    (GCC_CLK_CTL_REG_REG_BASE      + 0x00000040)
+#define HWIO_GCC_RPMH_SYS_NOC_SYS_NOC_PERF1_DFSR_PHYS                                                    (GCC_CLK_CTL_REG_REG_BASE_PHYS + 0x00000040)
+#define HWIO_GCC_RPMH_SYS_NOC_SYS_NOC_PERF1_DFSR_OFFS                                                    (GCC_CLK_CTL_REG_REG_BASE_OFFS + 0x00000040)
+#define HWIO_GCC_RPMH_SYS_NOC_SYS_NOC_PERF1_DFSR_RMSK                                                         0x71f
+#define HWIO_GCC_RPMH_SYS_NOC_SYS_NOC_PERF1_DFSR_ATTR                                                           0x3
+#define HWIO_GCC_RPMH_SYS_NOC_SYS_NOC_PERF1_DFSR_IN          \
+        in_dword_masked(HWIO_GCC_RPMH_SYS_NOC_SYS_NOC_PERF1_DFSR_ADDR, HWIO_GCC_RPMH_SYS_NOC_SYS_NOC_PERF1_DFSR_RMSK)
+#define HWIO_GCC_RPMH_SYS_NOC_SYS_NOC_PERF1_DFSR_INM(m)      \
+        in_dword_masked(HWIO_GCC_RPMH_SYS_NOC_SYS_NOC_PERF1_DFSR_ADDR, m)
+#define HWIO_GCC_RPMH_SYS_NOC_SYS_NOC_PERF1_DFSR_OUT(v)      \
+        out_dword(HWIO_GCC_RPMH_SYS_NOC_SYS_NOC_PERF1_DFSR_ADDR,v)
+#define HWIO_GCC_RPMH_SYS_NOC_SYS_NOC_PERF1_DFSR_OUTM(m,v) \
+        out_dword_masked_ns(HWIO_GCC_RPMH_SYS_NOC_SYS_NOC_PERF1_DFSR_ADDR,m,v,HWIO_GCC_RPMH_SYS_NOC_SYS_NOC_PERF1_DFSR_IN)
+#define HWIO_GCC_RPMH_SYS_NOC_SYS_NOC_PERF1_DFSR_SRC_SEL_BMSK                                                 0x700
+#define HWIO_GCC_RPMH_SYS_NOC_SYS_NOC_PERF1_DFSR_SRC_SEL_SHFT                                                   0x8
+#define HWIO_GCC_RPMH_SYS_NOC_SYS_NOC_PERF1_DFSR_SRC_SEL_SRC0_FVAL                                              0x0
+#define HWIO_GCC_RPMH_SYS_NOC_SYS_NOC_PERF1_DFSR_SRC_SEL_SRC1_FVAL                                              0x1
+#define HWIO_GCC_RPMH_SYS_NOC_SYS_NOC_PERF1_DFSR_SRC_SEL_SRC2_FVAL                                              0x2
+#define HWIO_GCC_RPMH_SYS_NOC_SYS_NOC_PERF1_DFSR_SRC_SEL_SRC3_FVAL                                              0x3
+#define HWIO_GCC_RPMH_SYS_NOC_SYS_NOC_PERF1_DFSR_SRC_SEL_SRC4_FVAL                                              0x4
+#define HWIO_GCC_RPMH_SYS_NOC_SYS_NOC_PERF1_DFSR_SRC_SEL_SRC5_FVAL                                              0x5
+#define HWIO_GCC_RPMH_SYS_NOC_SYS_NOC_PERF1_DFSR_SRC_SEL_SRC6_FVAL                                              0x6
+#define HWIO_GCC_RPMH_SYS_NOC_SYS_NOC_PERF1_DFSR_SRC_SEL_SRC7_FVAL                                              0x7
+#define HWIO_GCC_RPMH_SYS_NOC_SYS_NOC_PERF1_DFSR_SRC_DIV_BMSK                                                  0x1f
+#define HWIO_GCC_RPMH_SYS_NOC_SYS_NOC_PERF1_DFSR_SRC_DIV_SHFT                                                   0x0
+#define HWIO_GCC_RPMH_SYS_NOC_SYS_NOC_PERF1_DFSR_SRC_DIV_BYPASS_FVAL                                            0x0
+#define HWIO_GCC_RPMH_SYS_NOC_SYS_NOC_PERF1_DFSR_SRC_DIV_DIV1_FVAL                                              0x1
+#define HWIO_GCC_RPMH_SYS_NOC_SYS_NOC_PERF1_DFSR_SRC_DIV_DIV1_5_FVAL                                            0x2
+#define HWIO_GCC_RPMH_SYS_NOC_SYS_NOC_PERF1_DFSR_SRC_DIV_DIV2_FVAL                                              0x3
+#define HWIO_GCC_RPMH_SYS_NOC_SYS_NOC_PERF1_DFSR_SRC_DIV_DIV2_5_FVAL                                            0x4
+#define HWIO_GCC_RPMH_SYS_NOC_SYS_NOC_PERF1_DFSR_SRC_DIV_DIV3_FVAL                                              0x5
+#define HWIO_GCC_RPMH_SYS_NOC_SYS_NOC_PERF1_DFSR_SRC_DIV_DIV3_5_FVAL                                            0x6
+#define HWIO_GCC_RPMH_SYS_NOC_SYS_NOC_PERF1_DFSR_SRC_DIV_DIV4_FVAL                                              0x7
+#define HWIO_GCC_RPMH_SYS_NOC_SYS_NOC_PERF1_DFSR_SRC_DIV_DIV4_5_FVAL                                            0x8
+#define HWIO_GCC_RPMH_SYS_NOC_SYS_NOC_PERF1_DFSR_SRC_DIV_DIV5_FVAL                                              0x9
+#define HWIO_GCC_RPMH_SYS_NOC_SYS_NOC_PERF1_DFSR_SRC_DIV_DIV5_5_FVAL                                            0xa
+#define HWIO_GCC_RPMH_SYS_NOC_SYS_NOC_PERF1_DFSR_SRC_DIV_DIV6_FVAL                                              0xb
+#define HWIO_GCC_RPMH_SYS_NOC_SYS_NOC_PERF1_DFSR_SRC_DIV_DIV6_5_FVAL                                            0xc
+#define HWIO_GCC_RPMH_SYS_NOC_SYS_NOC_PERF1_DFSR_SRC_DIV_DIV7_FVAL                                              0xd
+#define HWIO_GCC_RPMH_SYS_NOC_SYS_NOC_PERF1_DFSR_SRC_DIV_DIV7_5_FVAL                                            0xe
+#define HWIO_GCC_RPMH_SYS_NOC_SYS_NOC_PERF1_DFSR_SRC_DIV_DIV8_FVAL                                              0xf
+#define HWIO_GCC_RPMH_SYS_NOC_SYS_NOC_PERF1_DFSR_SRC_DIV_DIV8_5_FVAL                                           0x10
+#define HWIO_GCC_RPMH_SYS_NOC_SYS_NOC_PERF1_DFSR_SRC_DIV_DIV9_FVAL                                             0x11
+#define HWIO_GCC_RPMH_SYS_NOC_SYS_NOC_PERF1_DFSR_SRC_DIV_DIV9_5_FVAL                                           0x12
+#define HWIO_GCC_RPMH_SYS_NOC_SYS_NOC_PERF1_DFSR_SRC_DIV_DIV10_FVAL                                            0x13
+#define HWIO_GCC_RPMH_SYS_NOC_SYS_NOC_PERF1_DFSR_SRC_DIV_DIV10_5_FVAL                                          0x14
+#define HWIO_GCC_RPMH_SYS_NOC_SYS_NOC_PERF1_DFSR_SRC_DIV_DIV11_FVAL                                            0x15
+#define HWIO_GCC_RPMH_SYS_NOC_SYS_NOC_PERF1_DFSR_SRC_DIV_DIV11_5_FVAL                                          0x16
+#define HWIO_GCC_RPMH_SYS_NOC_SYS_NOC_PERF1_DFSR_SRC_DIV_DIV12_FVAL                                            0x17
+#define HWIO_GCC_RPMH_SYS_NOC_SYS_NOC_PERF1_DFSR_SRC_DIV_DIV12_5_FVAL                                          0x18
+#define HWIO_GCC_RPMH_SYS_NOC_SYS_NOC_PERF1_DFSR_SRC_DIV_DIV13_FVAL                                            0x19
+#define HWIO_GCC_RPMH_SYS_NOC_SYS_NOC_PERF1_DFSR_SRC_DIV_DIV13_5_FVAL                                          0x1a
+#define HWIO_GCC_RPMH_SYS_NOC_SYS_NOC_PERF1_DFSR_SRC_DIV_DIV14_FVAL                                            0x1b
+#define HWIO_GCC_RPMH_SYS_NOC_SYS_NOC_PERF1_DFSR_SRC_DIV_DIV14_5_FVAL                                          0x1c
+#define HWIO_GCC_RPMH_SYS_NOC_SYS_NOC_PERF1_DFSR_SRC_DIV_DIV15_FVAL                                            0x1d
+#define HWIO_GCC_RPMH_SYS_NOC_SYS_NOC_PERF1_DFSR_SRC_DIV_DIV15_5_FVAL                                          0x1e
+#define HWIO_GCC_RPMH_SYS_NOC_SYS_NOC_PERF1_DFSR_SRC_DIV_DIV16_FVAL                                            0x1f
+
+#define HWIO_GCC_RPMH_SYS_NOC_SYS_NOC_PERF2_DFSR_ADDR                                                    (GCC_CLK_CTL_REG_REG_BASE      + 0x00000044)
+#define HWIO_GCC_RPMH_SYS_NOC_SYS_NOC_PERF2_DFSR_PHYS                                                    (GCC_CLK_CTL_REG_REG_BASE_PHYS + 0x00000044)
+#define HWIO_GCC_RPMH_SYS_NOC_SYS_NOC_PERF2_DFSR_OFFS                                                    (GCC_CLK_CTL_REG_REG_BASE_OFFS + 0x00000044)
+#define HWIO_GCC_RPMH_SYS_NOC_SYS_NOC_PERF2_DFSR_RMSK                                                         0x71f
+#define HWIO_GCC_RPMH_SYS_NOC_SYS_NOC_PERF2_DFSR_ATTR                                                           0x3
+#define HWIO_GCC_RPMH_SYS_NOC_SYS_NOC_PERF2_DFSR_IN          \
+        in_dword_masked(HWIO_GCC_RPMH_SYS_NOC_SYS_NOC_PERF2_DFSR_ADDR, HWIO_GCC_RPMH_SYS_NOC_SYS_NOC_PERF2_DFSR_RMSK)
+#define HWIO_GCC_RPMH_SYS_NOC_SYS_NOC_PERF2_DFSR_INM(m)      \
+        in_dword_masked(HWIO_GCC_RPMH_SYS_NOC_SYS_NOC_PERF2_DFSR_ADDR, m)
+#define HWIO_GCC_RPMH_SYS_NOC_SYS_NOC_PERF2_DFSR_OUT(v)      \
+        out_dword(HWIO_GCC_RPMH_SYS_NOC_SYS_NOC_PERF2_DFSR_ADDR,v)
+#define HWIO_GCC_RPMH_SYS_NOC_SYS_NOC_PERF2_DFSR_OUTM(m,v) \
+        out_dword_masked_ns(HWIO_GCC_RPMH_SYS_NOC_SYS_NOC_PERF2_DFSR_ADDR,m,v,HWIO_GCC_RPMH_SYS_NOC_SYS_NOC_PERF2_DFSR_IN)
+#define HWIO_GCC_RPMH_SYS_NOC_SYS_NOC_PERF2_DFSR_SRC_SEL_BMSK                                                 0x700
+#define HWIO_GCC_RPMH_SYS_NOC_SYS_NOC_PERF2_DFSR_SRC_SEL_SHFT                                                   0x8
+#define HWIO_GCC_RPMH_SYS_NOC_SYS_NOC_PERF2_DFSR_SRC_SEL_SRC0_FVAL                                              0x0
+#define HWIO_GCC_RPMH_SYS_NOC_SYS_NOC_PERF2_DFSR_SRC_SEL_SRC1_FVAL                                              0x1
+#define HWIO_GCC_RPMH_SYS_NOC_SYS_NOC_PERF2_DFSR_SRC_SEL_SRC2_FVAL                                              0x2
+#define HWIO_GCC_RPMH_SYS_NOC_SYS_NOC_PERF2_DFSR_SRC_SEL_SRC3_FVAL                                              0x3
+#define HWIO_GCC_RPMH_SYS_NOC_SYS_NOC_PERF2_DFSR_SRC_SEL_SRC4_FVAL                                              0x4
+#define HWIO_GCC_RPMH_SYS_NOC_SYS_NOC_PERF2_DFSR_SRC_SEL_SRC5_FVAL                                              0x5
+#define HWIO_GCC_RPMH_SYS_NOC_SYS_NOC_PERF2_DFSR_SRC_SEL_SRC6_FVAL                                              0x6
+#define HWIO_GCC_RPMH_SYS_NOC_SYS_NOC_PERF2_DFSR_SRC_SEL_SRC7_FVAL                                              0x7
+#define HWIO_GCC_RPMH_SYS_NOC_SYS_NOC_PERF2_DFSR_SRC_DIV_BMSK                                                  0x1f
+#define HWIO_GCC_RPMH_SYS_NOC_SYS_NOC_PERF2_DFSR_SRC_DIV_SHFT                                                   0x0
+#define HWIO_GCC_RPMH_SYS_NOC_SYS_NOC_PERF2_DFSR_SRC_DIV_BYPASS_FVAL                                            0x0
+#define HWIO_GCC_RPMH_SYS_NOC_SYS_NOC_PERF2_DFSR_SRC_DIV_DIV1_FVAL                                              0x1
+#define HWIO_GCC_RPMH_SYS_NOC_SYS_NOC_PERF2_DFSR_SRC_DIV_DIV1_5_FVAL                                            0x2
+#define HWIO_GCC_RPMH_SYS_NOC_SYS_NOC_PERF2_DFSR_SRC_DIV_DIV2_FVAL                                              0x3
+#define HWIO_GCC_RPMH_SYS_NOC_SYS_NOC_PERF2_DFSR_SRC_DIV_DIV2_5_FVAL                                            0x4
+#define HWIO_GCC_RPMH_SYS_NOC_SYS_NOC_PERF2_DFSR_SRC_DIV_DIV3_FVAL                                              0x5
+#define HWIO_GCC_RPMH_SYS_NOC_SYS_NOC_PERF2_DFSR_SRC_DIV_DIV3_5_FVAL                                            0x6
+#define HWIO_GCC_RPMH_SYS_NOC_SYS_NOC_PERF2_DFSR_SRC_DIV_DIV4_FVAL                                              0x7
+#define HWIO_GCC_RPMH_SYS_NOC_SYS_NOC_PERF2_DFSR_SRC_DIV_DIV4_5_FVAL                                            0x8
+#define HWIO_GCC_RPMH_SYS_NOC_SYS_NOC_PERF2_DFSR_SRC_DIV_DIV5_FVAL                                              0x9
+#define HWIO_GCC_RPMH_SYS_NOC_SYS_NOC_PERF2_DFSR_SRC_DIV_DIV5_5_FVAL                                            0xa
+#define HWIO_GCC_RPMH_SYS_NOC_SYS_NOC_PERF2_DFSR_SRC_DIV_DIV6_FVAL                                              0xb
+#define HWIO_GCC_RPMH_SYS_NOC_SYS_NOC_PERF2_DFSR_SRC_DIV_DIV6_5_FVAL                                            0xc
+#define HWIO_GCC_RPMH_SYS_NOC_SYS_NOC_PERF2_DFSR_SRC_DIV_DIV7_FVAL                                              0xd
+#define HWIO_GCC_RPMH_SYS_NOC_SYS_NOC_PERF2_DFSR_SRC_DIV_DIV7_5_FVAL                                            0xe
+#define HWIO_GCC_RPMH_SYS_NOC_SYS_NOC_PERF2_DFSR_SRC_DIV_DIV8_FVAL                                              0xf
+#define HWIO_GCC_RPMH_SYS_NOC_SYS_NOC_PERF2_DFSR_SRC_DIV_DIV8_5_FVAL                                           0x10
+#define HWIO_GCC_RPMH_SYS_NOC_SYS_NOC_PERF2_DFSR_SRC_DIV_DIV9_FVAL                                             0x11
+#define HWIO_GCC_RPMH_SYS_NOC_SYS_NOC_PERF2_DFSR_SRC_DIV_DIV9_5_FVAL                                           0x12
+#define HWIO_GCC_RPMH_SYS_NOC_SYS_NOC_PERF2_DFSR_SRC_DIV_DIV10_FVAL                                            0x13
+#define HWIO_GCC_RPMH_SYS_NOC_SYS_NOC_PERF2_DFSR_SRC_DIV_DIV10_5_FVAL                                          0x14
+#define HWIO_GCC_RPMH_SYS_NOC_SYS_NOC_PERF2_DFSR_SRC_DIV_DIV11_FVAL                                            0x15
+#define HWIO_GCC_RPMH_SYS_NOC_SYS_NOC_PERF2_DFSR_SRC_DIV_DIV11_5_FVAL                                          0x16
+#define HWIO_GCC_RPMH_SYS_NOC_SYS_NOC_PERF2_DFSR_SRC_DIV_DIV12_FVAL                                            0x17
+#define HWIO_GCC_RPMH_SYS_NOC_SYS_NOC_PERF2_DFSR_SRC_DIV_DIV12_5_FVAL                                          0x18
+#define HWIO_GCC_RPMH_SYS_NOC_SYS_NOC_PERF2_DFSR_SRC_DIV_DIV13_FVAL                                            0x19
+#define HWIO_GCC_RPMH_SYS_NOC_SYS_NOC_PERF2_DFSR_SRC_DIV_DIV13_5_FVAL                                          0x1a
+#define HWIO_GCC_RPMH_SYS_NOC_SYS_NOC_PERF2_DFSR_SRC_DIV_DIV14_FVAL                                            0x1b
+#define HWIO_GCC_RPMH_SYS_NOC_SYS_NOC_PERF2_DFSR_SRC_DIV_DIV14_5_FVAL                                          0x1c
+#define HWIO_GCC_RPMH_SYS_NOC_SYS_NOC_PERF2_DFSR_SRC_DIV_DIV15_FVAL                                            0x1d
+#define HWIO_GCC_RPMH_SYS_NOC_SYS_NOC_PERF2_DFSR_SRC_DIV_DIV15_5_FVAL                                          0x1e
+#define HWIO_GCC_RPMH_SYS_NOC_SYS_NOC_PERF2_DFSR_SRC_DIV_DIV16_FVAL                                            0x1f
+
+#define HWIO_GCC_RPMH_SYS_NOC_SYS_NOC_PERF3_DFSR_ADDR                                                    (GCC_CLK_CTL_REG_REG_BASE      + 0x00000048)
+#define HWIO_GCC_RPMH_SYS_NOC_SYS_NOC_PERF3_DFSR_PHYS                                                    (GCC_CLK_CTL_REG_REG_BASE_PHYS + 0x00000048)
+#define HWIO_GCC_RPMH_SYS_NOC_SYS_NOC_PERF3_DFSR_OFFS                                                    (GCC_CLK_CTL_REG_REG_BASE_OFFS + 0x00000048)
+#define HWIO_GCC_RPMH_SYS_NOC_SYS_NOC_PERF3_DFSR_RMSK                                                         0x71f
+#define HWIO_GCC_RPMH_SYS_NOC_SYS_NOC_PERF3_DFSR_ATTR                                                           0x3
+#define HWIO_GCC_RPMH_SYS_NOC_SYS_NOC_PERF3_DFSR_IN          \
+        in_dword_masked(HWIO_GCC_RPMH_SYS_NOC_SYS_NOC_PERF3_DFSR_ADDR, HWIO_GCC_RPMH_SYS_NOC_SYS_NOC_PERF3_DFSR_RMSK)
+#define HWIO_GCC_RPMH_SYS_NOC_SYS_NOC_PERF3_DFSR_INM(m)      \
+        in_dword_masked(HWIO_GCC_RPMH_SYS_NOC_SYS_NOC_PERF3_DFSR_ADDR, m)
+#define HWIO_GCC_RPMH_SYS_NOC_SYS_NOC_PERF3_DFSR_OUT(v)      \
+        out_dword(HWIO_GCC_RPMH_SYS_NOC_SYS_NOC_PERF3_DFSR_ADDR,v)
+#define HWIO_GCC_RPMH_SYS_NOC_SYS_NOC_PERF3_DFSR_OUTM(m,v) \
+        out_dword_masked_ns(HWIO_GCC_RPMH_SYS_NOC_SYS_NOC_PERF3_DFSR_ADDR,m,v,HWIO_GCC_RPMH_SYS_NOC_SYS_NOC_PERF3_DFSR_IN)
+#define HWIO_GCC_RPMH_SYS_NOC_SYS_NOC_PERF3_DFSR_SRC_SEL_BMSK                                                 0x700
+#define HWIO_GCC_RPMH_SYS_NOC_SYS_NOC_PERF3_DFSR_SRC_SEL_SHFT                                                   0x8
+#define HWIO_GCC_RPMH_SYS_NOC_SYS_NOC_PERF3_DFSR_SRC_SEL_SRC0_FVAL                                              0x0
+#define HWIO_GCC_RPMH_SYS_NOC_SYS_NOC_PERF3_DFSR_SRC_SEL_SRC1_FVAL                                              0x1
+#define HWIO_GCC_RPMH_SYS_NOC_SYS_NOC_PERF3_DFSR_SRC_SEL_SRC2_FVAL                                              0x2
+#define HWIO_GCC_RPMH_SYS_NOC_SYS_NOC_PERF3_DFSR_SRC_SEL_SRC3_FVAL                                              0x3
+#define HWIO_GCC_RPMH_SYS_NOC_SYS_NOC_PERF3_DFSR_SRC_SEL_SRC4_FVAL                                              0x4
+#define HWIO_GCC_RPMH_SYS_NOC_SYS_NOC_PERF3_DFSR_SRC_SEL_SRC5_FVAL                                              0x5
+#define HWIO_GCC_RPMH_SYS_NOC_SYS_NOC_PERF3_DFSR_SRC_SEL_SRC6_FVAL                                              0x6
+#define HWIO_GCC_RPMH_SYS_NOC_SYS_NOC_PERF3_DFSR_SRC_SEL_SRC7_FVAL                                              0x7
+#define HWIO_GCC_RPMH_SYS_NOC_SYS_NOC_PERF3_DFSR_SRC_DIV_BMSK                                                  0x1f
+#define HWIO_GCC_RPMH_SYS_NOC_SYS_NOC_PERF3_DFSR_SRC_DIV_SHFT                                                   0x0
+#define HWIO_GCC_RPMH_SYS_NOC_SYS_NOC_PERF3_DFSR_SRC_DIV_BYPASS_FVAL                                            0x0
+#define HWIO_GCC_RPMH_SYS_NOC_SYS_NOC_PERF3_DFSR_SRC_DIV_DIV1_FVAL                                              0x1
+#define HWIO_GCC_RPMH_SYS_NOC_SYS_NOC_PERF3_DFSR_SRC_DIV_DIV1_5_FVAL                                            0x2
+#define HWIO_GCC_RPMH_SYS_NOC_SYS_NOC_PERF3_DFSR_SRC_DIV_DIV2_FVAL                                              0x3
+#define HWIO_GCC_RPMH_SYS_NOC_SYS_NOC_PERF3_DFSR_SRC_DIV_DIV2_5_FVAL                                            0x4
+#define HWIO_GCC_RPMH_SYS_NOC_SYS_NOC_PERF3_DFSR_SRC_DIV_DIV3_FVAL                                              0x5
+#define HWIO_GCC_RPMH_SYS_NOC_SYS_NOC_PERF3_DFSR_SRC_DIV_DIV3_5_FVAL                                            0x6
+#define HWIO_GCC_RPMH_SYS_NOC_SYS_NOC_PERF3_DFSR_SRC_DIV_DIV4_FVAL                                              0x7
+#define HWIO_GCC_RPMH_SYS_NOC_SYS_NOC_PERF3_DFSR_SRC_DIV_DIV4_5_FVAL                                            0x8
+#define HWIO_GCC_RPMH_SYS_NOC_SYS_NOC_PERF3_DFSR_SRC_DIV_DIV5_FVAL                                              0x9
+#define HWIO_GCC_RPMH_SYS_NOC_SYS_NOC_PERF3_DFSR_SRC_DIV_DIV5_5_FVAL                                            0xa
+#define HWIO_GCC_RPMH_SYS_NOC_SYS_NOC_PERF3_DFSR_SRC_DIV_DIV6_FVAL                                              0xb
+#define HWIO_GCC_RPMH_SYS_NOC_SYS_NOC_PERF3_DFSR_SRC_DIV_DIV6_5_FVAL                                            0xc
+#define HWIO_GCC_RPMH_SYS_NOC_SYS_NOC_PERF3_DFSR_SRC_DIV_DIV7_FVAL                                              0xd
+#define HWIO_GCC_RPMH_SYS_NOC_SYS_NOC_PERF3_DFSR_SRC_DIV_DIV7_5_FVAL                                            0xe
+#define HWIO_GCC_RPMH_SYS_NOC_SYS_NOC_PERF3_DFSR_SRC_DIV_DIV8_FVAL                                              0xf
+#define HWIO_GCC_RPMH_SYS_NOC_SYS_NOC_PERF3_DFSR_SRC_DIV_DIV8_5_FVAL                                           0x10
+#define HWIO_GCC_RPMH_SYS_NOC_SYS_NOC_PERF3_DFSR_SRC_DIV_DIV9_FVAL                                             0x11
+#define HWIO_GCC_RPMH_SYS_NOC_SYS_NOC_PERF3_DFSR_SRC_DIV_DIV9_5_FVAL                                           0x12
+#define HWIO_GCC_RPMH_SYS_NOC_SYS_NOC_PERF3_DFSR_SRC_DIV_DIV10_FVAL                                            0x13
+#define HWIO_GCC_RPMH_SYS_NOC_SYS_NOC_PERF3_DFSR_SRC_DIV_DIV10_5_FVAL                                          0x14
+#define HWIO_GCC_RPMH_SYS_NOC_SYS_NOC_PERF3_DFSR_SRC_DIV_DIV11_FVAL                                            0x15
+#define HWIO_GCC_RPMH_SYS_NOC_SYS_NOC_PERF3_DFSR_SRC_DIV_DIV11_5_FVAL                                          0x16
+#define HWIO_GCC_RPMH_SYS_NOC_SYS_NOC_PERF3_DFSR_SRC_DIV_DIV12_FVAL                                            0x17
+#define HWIO_GCC_RPMH_SYS_NOC_SYS_NOC_PERF3_DFSR_SRC_DIV_DIV12_5_FVAL                                          0x18
+#define HWIO_GCC_RPMH_SYS_NOC_SYS_NOC_PERF3_DFSR_SRC_DIV_DIV13_FVAL                                            0x19
+#define HWIO_GCC_RPMH_SYS_NOC_SYS_NOC_PERF3_DFSR_SRC_DIV_DIV13_5_FVAL                                          0x1a
+#define HWIO_GCC_RPMH_SYS_NOC_SYS_NOC_PERF3_DFSR_SRC_DIV_DIV14_FVAL                                            0x1b
+#define HWIO_GCC_RPMH_SYS_NOC_SYS_NOC_PERF3_DFSR_SRC_DIV_DIV14_5_FVAL                                          0x1c
+#define HWIO_GCC_RPMH_SYS_NOC_SYS_NOC_PERF3_DFSR_SRC_DIV_DIV15_FVAL                                            0x1d
+#define HWIO_GCC_RPMH_SYS_NOC_SYS_NOC_PERF3_DFSR_SRC_DIV_DIV15_5_FVAL                                          0x1e
+#define HWIO_GCC_RPMH_SYS_NOC_SYS_NOC_PERF3_DFSR_SRC_DIV_DIV16_FVAL                                            0x1f
+
+#define HWIO_GCC_RPMH_SYS_NOC_SYS_NOC_PERF4_DFSR_ADDR                                                    (GCC_CLK_CTL_REG_REG_BASE      + 0x0000004c)
+#define HWIO_GCC_RPMH_SYS_NOC_SYS_NOC_PERF4_DFSR_PHYS                                                    (GCC_CLK_CTL_REG_REG_BASE_PHYS + 0x0000004c)
+#define HWIO_GCC_RPMH_SYS_NOC_SYS_NOC_PERF4_DFSR_OFFS                                                    (GCC_CLK_CTL_REG_REG_BASE_OFFS + 0x0000004c)
+#define HWIO_GCC_RPMH_SYS_NOC_SYS_NOC_PERF4_DFSR_RMSK                                                         0x71f
+#define HWIO_GCC_RPMH_SYS_NOC_SYS_NOC_PERF4_DFSR_ATTR                                                           0x3
+#define HWIO_GCC_RPMH_SYS_NOC_SYS_NOC_PERF4_DFSR_IN          \
+        in_dword_masked(HWIO_GCC_RPMH_SYS_NOC_SYS_NOC_PERF4_DFSR_ADDR, HWIO_GCC_RPMH_SYS_NOC_SYS_NOC_PERF4_DFSR_RMSK)
+#define HWIO_GCC_RPMH_SYS_NOC_SYS_NOC_PERF4_DFSR_INM(m)      \
+        in_dword_masked(HWIO_GCC_RPMH_SYS_NOC_SYS_NOC_PERF4_DFSR_ADDR, m)
+#define HWIO_GCC_RPMH_SYS_NOC_SYS_NOC_PERF4_DFSR_OUT(v)      \
+        out_dword(HWIO_GCC_RPMH_SYS_NOC_SYS_NOC_PERF4_DFSR_ADDR,v)
+#define HWIO_GCC_RPMH_SYS_NOC_SYS_NOC_PERF4_DFSR_OUTM(m,v) \
+        out_dword_masked_ns(HWIO_GCC_RPMH_SYS_NOC_SYS_NOC_PERF4_DFSR_ADDR,m,v,HWIO_GCC_RPMH_SYS_NOC_SYS_NOC_PERF4_DFSR_IN)
+#define HWIO_GCC_RPMH_SYS_NOC_SYS_NOC_PERF4_DFSR_SRC_SEL_BMSK                                                 0x700
+#define HWIO_GCC_RPMH_SYS_NOC_SYS_NOC_PERF4_DFSR_SRC_SEL_SHFT                                                   0x8
+#define HWIO_GCC_RPMH_SYS_NOC_SYS_NOC_PERF4_DFSR_SRC_SEL_SRC0_FVAL                                              0x0
+#define HWIO_GCC_RPMH_SYS_NOC_SYS_NOC_PERF4_DFSR_SRC_SEL_SRC1_FVAL                                              0x1
+#define HWIO_GCC_RPMH_SYS_NOC_SYS_NOC_PERF4_DFSR_SRC_SEL_SRC2_FVAL                                              0x2
+#define HWIO_GCC_RPMH_SYS_NOC_SYS_NOC_PERF4_DFSR_SRC_SEL_SRC3_FVAL                                              0x3
+#define HWIO_GCC_RPMH_SYS_NOC_SYS_NOC_PERF4_DFSR_SRC_SEL_SRC4_FVAL                                              0x4
+#define HWIO_GCC_RPMH_SYS_NOC_SYS_NOC_PERF4_DFSR_SRC_SEL_SRC5_FVAL                                              0x5
+#define HWIO_GCC_RPMH_SYS_NOC_SYS_NOC_PERF4_DFSR_SRC_SEL_SRC6_FVAL                                              0x6
+#define HWIO_GCC_RPMH_SYS_NOC_SYS_NOC_PERF4_DFSR_SRC_SEL_SRC7_FVAL                                              0x7
+#define HWIO_GCC_RPMH_SYS_NOC_SYS_NOC_PERF4_DFSR_SRC_DIV_BMSK                                                  0x1f
+#define HWIO_GCC_RPMH_SYS_NOC_SYS_NOC_PERF4_DFSR_SRC_DIV_SHFT                                                   0x0
+#define HWIO_GCC_RPMH_SYS_NOC_SYS_NOC_PERF4_DFSR_SRC_DIV_BYPASS_FVAL                                            0x0
+#define HWIO_GCC_RPMH_SYS_NOC_SYS_NOC_PERF4_DFSR_SRC_DIV_DIV1_FVAL                                              0x1
+#define HWIO_GCC_RPMH_SYS_NOC_SYS_NOC_PERF4_DFSR_SRC_DIV_DIV1_5_FVAL                                            0x2
+#define HWIO_GCC_RPMH_SYS_NOC_SYS_NOC_PERF4_DFSR_SRC_DIV_DIV2_FVAL                                              0x3
+#define HWIO_GCC_RPMH_SYS_NOC_SYS_NOC_PERF4_DFSR_SRC_DIV_DIV2_5_FVAL                                            0x4
+#define HWIO_GCC_RPMH_SYS_NOC_SYS_NOC_PERF4_DFSR_SRC_DIV_DIV3_FVAL                                              0x5
+#define HWIO_GCC_RPMH_SYS_NOC_SYS_NOC_PERF4_DFSR_SRC_DIV_DIV3_5_FVAL                                            0x6
+#define HWIO_GCC_RPMH_SYS_NOC_SYS_NOC_PERF4_DFSR_SRC_DIV_DIV4_FVAL                                              0x7
+#define HWIO_GCC_RPMH_SYS_NOC_SYS_NOC_PERF4_DFSR_SRC_DIV_DIV4_5_FVAL                                            0x8
+#define HWIO_GCC_RPMH_SYS_NOC_SYS_NOC_PERF4_DFSR_SRC_DIV_DIV5_FVAL                                              0x9
+#define HWIO_GCC_RPMH_SYS_NOC_SYS_NOC_PERF4_DFSR_SRC_DIV_DIV5_5_FVAL                                            0xa
+#define HWIO_GCC_RPMH_SYS_NOC_SYS_NOC_PERF4_DFSR_SRC_DIV_DIV6_FVAL                                              0xb
+#define HWIO_GCC_RPMH_SYS_NOC_SYS_NOC_PERF4_DFSR_SRC_DIV_DIV6_5_FVAL                                            0xc
+#define HWIO_GCC_RPMH_SYS_NOC_SYS_NOC_PERF4_DFSR_SRC_DIV_DIV7_FVAL                                              0xd
+#define HWIO_GCC_RPMH_SYS_NOC_SYS_NOC_PERF4_DFSR_SRC_DIV_DIV7_5_FVAL                                            0xe
+#define HWIO_GCC_RPMH_SYS_NOC_SYS_NOC_PERF4_DFSR_SRC_DIV_DIV8_FVAL                                              0xf
+#define HWIO_GCC_RPMH_SYS_NOC_SYS_NOC_PERF4_DFSR_SRC_DIV_DIV8_5_FVAL                                           0x10
+#define HWIO_GCC_RPMH_SYS_NOC_SYS_NOC_PERF4_DFSR_SRC_DIV_DIV9_FVAL                                             0x11
+#define HWIO_GCC_RPMH_SYS_NOC_SYS_NOC_PERF4_DFSR_SRC_DIV_DIV9_5_FVAL                                           0x12
+#define HWIO_GCC_RPMH_SYS_NOC_SYS_NOC_PERF4_DFSR_SRC_DIV_DIV10_FVAL                                            0x13
+#define HWIO_GCC_RPMH_SYS_NOC_SYS_NOC_PERF4_DFSR_SRC_DIV_DIV10_5_FVAL                                          0x14
+#define HWIO_GCC_RPMH_SYS_NOC_SYS_NOC_PERF4_DFSR_SRC_DIV_DIV11_FVAL                                            0x15
+#define HWIO_GCC_RPMH_SYS_NOC_SYS_NOC_PERF4_DFSR_SRC_DIV_DIV11_5_FVAL                                          0x16
+#define HWIO_GCC_RPMH_SYS_NOC_SYS_NOC_PERF4_DFSR_SRC_DIV_DIV12_FVAL                                            0x17
+#define HWIO_GCC_RPMH_SYS_NOC_SYS_NOC_PERF4_DFSR_SRC_DIV_DIV12_5_FVAL                                          0x18
+#define HWIO_GCC_RPMH_SYS_NOC_SYS_NOC_PERF4_DFSR_SRC_DIV_DIV13_FVAL                                            0x19
+#define HWIO_GCC_RPMH_SYS_NOC_SYS_NOC_PERF4_DFSR_SRC_DIV_DIV13_5_FVAL                                          0x1a
+#define HWIO_GCC_RPMH_SYS_NOC_SYS_NOC_PERF4_DFSR_SRC_DIV_DIV14_FVAL                                            0x1b
+#define HWIO_GCC_RPMH_SYS_NOC_SYS_NOC_PERF4_DFSR_SRC_DIV_DIV14_5_FVAL                                          0x1c
+#define HWIO_GCC_RPMH_SYS_NOC_SYS_NOC_PERF4_DFSR_SRC_DIV_DIV15_FVAL                                            0x1d
+#define HWIO_GCC_RPMH_SYS_NOC_SYS_NOC_PERF4_DFSR_SRC_DIV_DIV15_5_FVAL                                          0x1e
+#define HWIO_GCC_RPMH_SYS_NOC_SYS_NOC_PERF4_DFSR_SRC_DIV_DIV16_FVAL                                            0x1f
+
+#define HWIO_GCC_RPMH_SYS_NOC_SYS_NOC_PERF5_DFSR_ADDR                                                    (GCC_CLK_CTL_REG_REG_BASE      + 0x00000050)
+#define HWIO_GCC_RPMH_SYS_NOC_SYS_NOC_PERF5_DFSR_PHYS                                                    (GCC_CLK_CTL_REG_REG_BASE_PHYS + 0x00000050)
+#define HWIO_GCC_RPMH_SYS_NOC_SYS_NOC_PERF5_DFSR_OFFS                                                    (GCC_CLK_CTL_REG_REG_BASE_OFFS + 0x00000050)
+#define HWIO_GCC_RPMH_SYS_NOC_SYS_NOC_PERF5_DFSR_RMSK                                                         0x71f
+#define HWIO_GCC_RPMH_SYS_NOC_SYS_NOC_PERF5_DFSR_ATTR                                                           0x3
+#define HWIO_GCC_RPMH_SYS_NOC_SYS_NOC_PERF5_DFSR_IN          \
+        in_dword_masked(HWIO_GCC_RPMH_SYS_NOC_SYS_NOC_PERF5_DFSR_ADDR, HWIO_GCC_RPMH_SYS_NOC_SYS_NOC_PERF5_DFSR_RMSK)
+#define HWIO_GCC_RPMH_SYS_NOC_SYS_NOC_PERF5_DFSR_INM(m)      \
+        in_dword_masked(HWIO_GCC_RPMH_SYS_NOC_SYS_NOC_PERF5_DFSR_ADDR, m)
+#define HWIO_GCC_RPMH_SYS_NOC_SYS_NOC_PERF5_DFSR_OUT(v)      \
+        out_dword(HWIO_GCC_RPMH_SYS_NOC_SYS_NOC_PERF5_DFSR_ADDR,v)
+#define HWIO_GCC_RPMH_SYS_NOC_SYS_NOC_PERF5_DFSR_OUTM(m,v) \
+        out_dword_masked_ns(HWIO_GCC_RPMH_SYS_NOC_SYS_NOC_PERF5_DFSR_ADDR,m,v,HWIO_GCC_RPMH_SYS_NOC_SYS_NOC_PERF5_DFSR_IN)
+#define HWIO_GCC_RPMH_SYS_NOC_SYS_NOC_PERF5_DFSR_SRC_SEL_BMSK                                                 0x700
+#define HWIO_GCC_RPMH_SYS_NOC_SYS_NOC_PERF5_DFSR_SRC_SEL_SHFT                                                   0x8
+#define HWIO_GCC_RPMH_SYS_NOC_SYS_NOC_PERF5_DFSR_SRC_SEL_SRC0_FVAL                                              0x0
+#define HWIO_GCC_RPMH_SYS_NOC_SYS_NOC_PERF5_DFSR_SRC_SEL_SRC1_FVAL                                              0x1
+#define HWIO_GCC_RPMH_SYS_NOC_SYS_NOC_PERF5_DFSR_SRC_SEL_SRC2_FVAL                                              0x2
+#define HWIO_GCC_RPMH_SYS_NOC_SYS_NOC_PERF5_DFSR_SRC_SEL_SRC3_FVAL                                              0x3
+#define HWIO_GCC_RPMH_SYS_NOC_SYS_NOC_PERF5_DFSR_SRC_SEL_SRC4_FVAL                                              0x4
+#define HWIO_GCC_RPMH_SYS_NOC_SYS_NOC_PERF5_DFSR_SRC_SEL_SRC5_FVAL                                              0x5
+#define HWIO_GCC_RPMH_SYS_NOC_SYS_NOC_PERF5_DFSR_SRC_SEL_SRC6_FVAL                                              0x6
+#define HWIO_GCC_RPMH_SYS_NOC_SYS_NOC_PERF5_DFSR_SRC_SEL_SRC7_FVAL                                              0x7
+#define HWIO_GCC_RPMH_SYS_NOC_SYS_NOC_PERF5_DFSR_SRC_DIV_BMSK                                                  0x1f
+#define HWIO_GCC_RPMH_SYS_NOC_SYS_NOC_PERF5_DFSR_SRC_DIV_SHFT                                                   0x0
+#define HWIO_GCC_RPMH_SYS_NOC_SYS_NOC_PERF5_DFSR_SRC_DIV_BYPASS_FVAL                                            0x0
+#define HWIO_GCC_RPMH_SYS_NOC_SYS_NOC_PERF5_DFSR_SRC_DIV_DIV1_FVAL                                              0x1
+#define HWIO_GCC_RPMH_SYS_NOC_SYS_NOC_PERF5_DFSR_SRC_DIV_DIV1_5_FVAL                                            0x2
+#define HWIO_GCC_RPMH_SYS_NOC_SYS_NOC_PERF5_DFSR_SRC_DIV_DIV2_FVAL                                              0x3
+#define HWIO_GCC_RPMH_SYS_NOC_SYS_NOC_PERF5_DFSR_SRC_DIV_DIV2_5_FVAL                                            0x4
+#define HWIO_GCC_RPMH_SYS_NOC_SYS_NOC_PERF5_DFSR_SRC_DIV_DIV3_FVAL                                              0x5
+#define HWIO_GCC_RPMH_SYS_NOC_SYS_NOC_PERF5_DFSR_SRC_DIV_DIV3_5_FVAL                                            0x6
+#define HWIO_GCC_RPMH_SYS_NOC_SYS_NOC_PERF5_DFSR_SRC_DIV_DIV4_FVAL                                              0x7
+#define HWIO_GCC_RPMH_SYS_NOC_SYS_NOC_PERF5_DFSR_SRC_DIV_DIV4_5_FVAL                                            0x8
+#define HWIO_GCC_RPMH_SYS_NOC_SYS_NOC_PERF5_DFSR_SRC_DIV_DIV5_FVAL                                              0x9
+#define HWIO_GCC_RPMH_SYS_NOC_SYS_NOC_PERF5_DFSR_SRC_DIV_DIV5_5_FVAL                                            0xa
+#define HWIO_GCC_RPMH_SYS_NOC_SYS_NOC_PERF5_DFSR_SRC_DIV_DIV6_FVAL                                              0xb
+#define HWIO_GCC_RPMH_SYS_NOC_SYS_NOC_PERF5_DFSR_SRC_DIV_DIV6_5_FVAL                                            0xc
+#define HWIO_GCC_RPMH_SYS_NOC_SYS_NOC_PERF5_DFSR_SRC_DIV_DIV7_FVAL                                              0xd
+#define HWIO_GCC_RPMH_SYS_NOC_SYS_NOC_PERF5_DFSR_SRC_DIV_DIV7_5_FVAL                                            0xe
+#define HWIO_GCC_RPMH_SYS_NOC_SYS_NOC_PERF5_DFSR_SRC_DIV_DIV8_FVAL                                              0xf
+#define HWIO_GCC_RPMH_SYS_NOC_SYS_NOC_PERF5_DFSR_SRC_DIV_DIV8_5_FVAL                                           0x10
+#define HWIO_GCC_RPMH_SYS_NOC_SYS_NOC_PERF5_DFSR_SRC_DIV_DIV9_FVAL                                             0x11
+#define HWIO_GCC_RPMH_SYS_NOC_SYS_NOC_PERF5_DFSR_SRC_DIV_DIV9_5_FVAL                                           0x12
+#define HWIO_GCC_RPMH_SYS_NOC_SYS_NOC_PERF5_DFSR_SRC_DIV_DIV10_FVAL                                            0x13
+#define HWIO_GCC_RPMH_SYS_NOC_SYS_NOC_PERF5_DFSR_SRC_DIV_DIV10_5_FVAL                                          0x14
+#define HWIO_GCC_RPMH_SYS_NOC_SYS_NOC_PERF5_DFSR_SRC_DIV_DIV11_FVAL                                            0x15
+#define HWIO_GCC_RPMH_SYS_NOC_SYS_NOC_PERF5_DFSR_SRC_DIV_DIV11_5_FVAL                                          0x16
+#define HWIO_GCC_RPMH_SYS_NOC_SYS_NOC_PERF5_DFSR_SRC_DIV_DIV12_FVAL                                            0x17
+#define HWIO_GCC_RPMH_SYS_NOC_SYS_NOC_PERF5_DFSR_SRC_DIV_DIV12_5_FVAL                                          0x18
+#define HWIO_GCC_RPMH_SYS_NOC_SYS_NOC_PERF5_DFSR_SRC_DIV_DIV13_FVAL                                            0x19
+#define HWIO_GCC_RPMH_SYS_NOC_SYS_NOC_PERF5_DFSR_SRC_DIV_DIV13_5_FVAL                                          0x1a
+#define HWIO_GCC_RPMH_SYS_NOC_SYS_NOC_PERF5_DFSR_SRC_DIV_DIV14_FVAL                                            0x1b
+#define HWIO_GCC_RPMH_SYS_NOC_SYS_NOC_PERF5_DFSR_SRC_DIV_DIV14_5_FVAL                                          0x1c
+#define HWIO_GCC_RPMH_SYS_NOC_SYS_NOC_PERF5_DFSR_SRC_DIV_DIV15_FVAL                                            0x1d
+#define HWIO_GCC_RPMH_SYS_NOC_SYS_NOC_PERF5_DFSR_SRC_DIV_DIV15_5_FVAL                                          0x1e
+#define HWIO_GCC_RPMH_SYS_NOC_SYS_NOC_PERF5_DFSR_SRC_DIV_DIV16_FVAL                                            0x1f
+
+#define HWIO_GCC_RPMH_SYS_NOC_SYS_NOC_PERF6_DFSR_ADDR                                                    (GCC_CLK_CTL_REG_REG_BASE      + 0x00000054)
+#define HWIO_GCC_RPMH_SYS_NOC_SYS_NOC_PERF6_DFSR_PHYS                                                    (GCC_CLK_CTL_REG_REG_BASE_PHYS + 0x00000054)
+#define HWIO_GCC_RPMH_SYS_NOC_SYS_NOC_PERF6_DFSR_OFFS                                                    (GCC_CLK_CTL_REG_REG_BASE_OFFS + 0x00000054)
+#define HWIO_GCC_RPMH_SYS_NOC_SYS_NOC_PERF6_DFSR_RMSK                                                         0x71f
+#define HWIO_GCC_RPMH_SYS_NOC_SYS_NOC_PERF6_DFSR_ATTR                                                           0x3
+#define HWIO_GCC_RPMH_SYS_NOC_SYS_NOC_PERF6_DFSR_IN          \
+        in_dword_masked(HWIO_GCC_RPMH_SYS_NOC_SYS_NOC_PERF6_DFSR_ADDR, HWIO_GCC_RPMH_SYS_NOC_SYS_NOC_PERF6_DFSR_RMSK)
+#define HWIO_GCC_RPMH_SYS_NOC_SYS_NOC_PERF6_DFSR_INM(m)      \
+        in_dword_masked(HWIO_GCC_RPMH_SYS_NOC_SYS_NOC_PERF6_DFSR_ADDR, m)
+#define HWIO_GCC_RPMH_SYS_NOC_SYS_NOC_PERF6_DFSR_OUT(v)      \
+        out_dword(HWIO_GCC_RPMH_SYS_NOC_SYS_NOC_PERF6_DFSR_ADDR,v)
+#define HWIO_GCC_RPMH_SYS_NOC_SYS_NOC_PERF6_DFSR_OUTM(m,v) \
+        out_dword_masked_ns(HWIO_GCC_RPMH_SYS_NOC_SYS_NOC_PERF6_DFSR_ADDR,m,v,HWIO_GCC_RPMH_SYS_NOC_SYS_NOC_PERF6_DFSR_IN)
+#define HWIO_GCC_RPMH_SYS_NOC_SYS_NOC_PERF6_DFSR_SRC_SEL_BMSK                                                 0x700
+#define HWIO_GCC_RPMH_SYS_NOC_SYS_NOC_PERF6_DFSR_SRC_SEL_SHFT                                                   0x8
+#define HWIO_GCC_RPMH_SYS_NOC_SYS_NOC_PERF6_DFSR_SRC_SEL_SRC0_FVAL                                              0x0
+#define HWIO_GCC_RPMH_SYS_NOC_SYS_NOC_PERF6_DFSR_SRC_SEL_SRC1_FVAL                                              0x1
+#define HWIO_GCC_RPMH_SYS_NOC_SYS_NOC_PERF6_DFSR_SRC_SEL_SRC2_FVAL                                              0x2
+#define HWIO_GCC_RPMH_SYS_NOC_SYS_NOC_PERF6_DFSR_SRC_SEL_SRC3_FVAL                                              0x3
+#define HWIO_GCC_RPMH_SYS_NOC_SYS_NOC_PERF6_DFSR_SRC_SEL_SRC4_FVAL                                              0x4
+#define HWIO_GCC_RPMH_SYS_NOC_SYS_NOC_PERF6_DFSR_SRC_SEL_SRC5_FVAL                                              0x5
+#define HWIO_GCC_RPMH_SYS_NOC_SYS_NOC_PERF6_DFSR_SRC_SEL_SRC6_FVAL                                              0x6
+#define HWIO_GCC_RPMH_SYS_NOC_SYS_NOC_PERF6_DFSR_SRC_SEL_SRC7_FVAL                                              0x7
+#define HWIO_GCC_RPMH_SYS_NOC_SYS_NOC_PERF6_DFSR_SRC_DIV_BMSK                                                  0x1f
+#define HWIO_GCC_RPMH_SYS_NOC_SYS_NOC_PERF6_DFSR_SRC_DIV_SHFT                                                   0x0
+#define HWIO_GCC_RPMH_SYS_NOC_SYS_NOC_PERF6_DFSR_SRC_DIV_BYPASS_FVAL                                            0x0
+#define HWIO_GCC_RPMH_SYS_NOC_SYS_NOC_PERF6_DFSR_SRC_DIV_DIV1_FVAL                                              0x1
+#define HWIO_GCC_RPMH_SYS_NOC_SYS_NOC_PERF6_DFSR_SRC_DIV_DIV1_5_FVAL                                            0x2
+#define HWIO_GCC_RPMH_SYS_NOC_SYS_NOC_PERF6_DFSR_SRC_DIV_DIV2_FVAL                                              0x3
+#define HWIO_GCC_RPMH_SYS_NOC_SYS_NOC_PERF6_DFSR_SRC_DIV_DIV2_5_FVAL                                            0x4
+#define HWIO_GCC_RPMH_SYS_NOC_SYS_NOC_PERF6_DFSR_SRC_DIV_DIV3_FVAL                                              0x5
+#define HWIO_GCC_RPMH_SYS_NOC_SYS_NOC_PERF6_DFSR_SRC_DIV_DIV3_5_FVAL                                            0x6
+#define HWIO_GCC_RPMH_SYS_NOC_SYS_NOC_PERF6_DFSR_SRC_DIV_DIV4_FVAL                                              0x7
+#define HWIO_GCC_RPMH_SYS_NOC_SYS_NOC_PERF6_DFSR_SRC_DIV_DIV4_5_FVAL                                            0x8
+#define HWIO_GCC_RPMH_SYS_NOC_SYS_NOC_PERF6_DFSR_SRC_DIV_DIV5_FVAL                                              0x9
+#define HWIO_GCC_RPMH_SYS_NOC_SYS_NOC_PERF6_DFSR_SRC_DIV_DIV5_5_FVAL                                            0xa
+#define HWIO_GCC_RPMH_SYS_NOC_SYS_NOC_PERF6_DFSR_SRC_DIV_DIV6_FVAL                                              0xb
+#define HWIO_GCC_RPMH_SYS_NOC_SYS_NOC_PERF6_DFSR_SRC_DIV_DIV6_5_FVAL                                            0xc
+#define HWIO_GCC_RPMH_SYS_NOC_SYS_NOC_PERF6_DFSR_SRC_DIV_DIV7_FVAL                                              0xd
+#define HWIO_GCC_RPMH_SYS_NOC_SYS_NOC_PERF6_DFSR_SRC_DIV_DIV7_5_FVAL                                            0xe
+#define HWIO_GCC_RPMH_SYS_NOC_SYS_NOC_PERF6_DFSR_SRC_DIV_DIV8_FVAL                                              0xf
+#define HWIO_GCC_RPMH_SYS_NOC_SYS_NOC_PERF6_DFSR_SRC_DIV_DIV8_5_FVAL                                           0x10
+#define HWIO_GCC_RPMH_SYS_NOC_SYS_NOC_PERF6_DFSR_SRC_DIV_DIV9_FVAL                                             0x11
+#define HWIO_GCC_RPMH_SYS_NOC_SYS_NOC_PERF6_DFSR_SRC_DIV_DIV9_5_FVAL                                           0x12
+#define HWIO_GCC_RPMH_SYS_NOC_SYS_NOC_PERF6_DFSR_SRC_DIV_DIV10_FVAL                                            0x13
+#define HWIO_GCC_RPMH_SYS_NOC_SYS_NOC_PERF6_DFSR_SRC_DIV_DIV10_5_FVAL                                          0x14
+#define HWIO_GCC_RPMH_SYS_NOC_SYS_NOC_PERF6_DFSR_SRC_DIV_DIV11_FVAL                                            0x15
+#define HWIO_GCC_RPMH_SYS_NOC_SYS_NOC_PERF6_DFSR_SRC_DIV_DIV11_5_FVAL                                          0x16
+#define HWIO_GCC_RPMH_SYS_NOC_SYS_NOC_PERF6_DFSR_SRC_DIV_DIV12_FVAL                                            0x17
+#define HWIO_GCC_RPMH_SYS_NOC_SYS_NOC_PERF6_DFSR_SRC_DIV_DIV12_5_FVAL                                          0x18
+#define HWIO_GCC_RPMH_SYS_NOC_SYS_NOC_PERF6_DFSR_SRC_DIV_DIV13_FVAL                                            0x19
+#define HWIO_GCC_RPMH_SYS_NOC_SYS_NOC_PERF6_DFSR_SRC_DIV_DIV13_5_FVAL                                          0x1a
+#define HWIO_GCC_RPMH_SYS_NOC_SYS_NOC_PERF6_DFSR_SRC_DIV_DIV14_FVAL                                            0x1b
+#define HWIO_GCC_RPMH_SYS_NOC_SYS_NOC_PERF6_DFSR_SRC_DIV_DIV14_5_FVAL                                          0x1c
+#define HWIO_GCC_RPMH_SYS_NOC_SYS_NOC_PERF6_DFSR_SRC_DIV_DIV15_FVAL                                            0x1d
+#define HWIO_GCC_RPMH_SYS_NOC_SYS_NOC_PERF6_DFSR_SRC_DIV_DIV15_5_FVAL                                          0x1e
+#define HWIO_GCC_RPMH_SYS_NOC_SYS_NOC_PERF6_DFSR_SRC_DIV_DIV16_FVAL                                            0x1f
+
+#define HWIO_GCC_RPMH_SYS_NOC_SYS_NOC_PERF7_DFSR_ADDR                                                    (GCC_CLK_CTL_REG_REG_BASE      + 0x00000058)
+#define HWIO_GCC_RPMH_SYS_NOC_SYS_NOC_PERF7_DFSR_PHYS                                                    (GCC_CLK_CTL_REG_REG_BASE_PHYS + 0x00000058)
+#define HWIO_GCC_RPMH_SYS_NOC_SYS_NOC_PERF7_DFSR_OFFS                                                    (GCC_CLK_CTL_REG_REG_BASE_OFFS + 0x00000058)
+#define HWIO_GCC_RPMH_SYS_NOC_SYS_NOC_PERF7_DFSR_RMSK                                                         0x71f
+#define HWIO_GCC_RPMH_SYS_NOC_SYS_NOC_PERF7_DFSR_ATTR                                                           0x3
+#define HWIO_GCC_RPMH_SYS_NOC_SYS_NOC_PERF7_DFSR_IN          \
+        in_dword_masked(HWIO_GCC_RPMH_SYS_NOC_SYS_NOC_PERF7_DFSR_ADDR, HWIO_GCC_RPMH_SYS_NOC_SYS_NOC_PERF7_DFSR_RMSK)
+#define HWIO_GCC_RPMH_SYS_NOC_SYS_NOC_PERF7_DFSR_INM(m)      \
+        in_dword_masked(HWIO_GCC_RPMH_SYS_NOC_SYS_NOC_PERF7_DFSR_ADDR, m)
+#define HWIO_GCC_RPMH_SYS_NOC_SYS_NOC_PERF7_DFSR_OUT(v)      \
+        out_dword(HWIO_GCC_RPMH_SYS_NOC_SYS_NOC_PERF7_DFSR_ADDR,v)
+#define HWIO_GCC_RPMH_SYS_NOC_SYS_NOC_PERF7_DFSR_OUTM(m,v) \
+        out_dword_masked_ns(HWIO_GCC_RPMH_SYS_NOC_SYS_NOC_PERF7_DFSR_ADDR,m,v,HWIO_GCC_RPMH_SYS_NOC_SYS_NOC_PERF7_DFSR_IN)
+#define HWIO_GCC_RPMH_SYS_NOC_SYS_NOC_PERF7_DFSR_SRC_SEL_BMSK                                                 0x700
+#define HWIO_GCC_RPMH_SYS_NOC_SYS_NOC_PERF7_DFSR_SRC_SEL_SHFT                                                   0x8
+#define HWIO_GCC_RPMH_SYS_NOC_SYS_NOC_PERF7_DFSR_SRC_SEL_SRC0_FVAL                                              0x0
+#define HWIO_GCC_RPMH_SYS_NOC_SYS_NOC_PERF7_DFSR_SRC_SEL_SRC1_FVAL                                              0x1
+#define HWIO_GCC_RPMH_SYS_NOC_SYS_NOC_PERF7_DFSR_SRC_SEL_SRC2_FVAL                                              0x2
+#define HWIO_GCC_RPMH_SYS_NOC_SYS_NOC_PERF7_DFSR_SRC_SEL_SRC3_FVAL                                              0x3
+#define HWIO_GCC_RPMH_SYS_NOC_SYS_NOC_PERF7_DFSR_SRC_SEL_SRC4_FVAL                                              0x4
+#define HWIO_GCC_RPMH_SYS_NOC_SYS_NOC_PERF7_DFSR_SRC_SEL_SRC5_FVAL                                              0x5
+#define HWIO_GCC_RPMH_SYS_NOC_SYS_NOC_PERF7_DFSR_SRC_SEL_SRC6_FVAL                                              0x6
+#define HWIO_GCC_RPMH_SYS_NOC_SYS_NOC_PERF7_DFSR_SRC_SEL_SRC7_FVAL                                              0x7
+#define HWIO_GCC_RPMH_SYS_NOC_SYS_NOC_PERF7_DFSR_SRC_DIV_BMSK                                                  0x1f
+#define HWIO_GCC_RPMH_SYS_NOC_SYS_NOC_PERF7_DFSR_SRC_DIV_SHFT                                                   0x0
+#define HWIO_GCC_RPMH_SYS_NOC_SYS_NOC_PERF7_DFSR_SRC_DIV_BYPASS_FVAL                                            0x0
+#define HWIO_GCC_RPMH_SYS_NOC_SYS_NOC_PERF7_DFSR_SRC_DIV_DIV1_FVAL                                              0x1
+#define HWIO_GCC_RPMH_SYS_NOC_SYS_NOC_PERF7_DFSR_SRC_DIV_DIV1_5_FVAL                                            0x2
+#define HWIO_GCC_RPMH_SYS_NOC_SYS_NOC_PERF7_DFSR_SRC_DIV_DIV2_FVAL                                              0x3
+#define HWIO_GCC_RPMH_SYS_NOC_SYS_NOC_PERF7_DFSR_SRC_DIV_DIV2_5_FVAL                                            0x4
+#define HWIO_GCC_RPMH_SYS_NOC_SYS_NOC_PERF7_DFSR_SRC_DIV_DIV3_FVAL                                              0x5
+#define HWIO_GCC_RPMH_SYS_NOC_SYS_NOC_PERF7_DFSR_SRC_DIV_DIV3_5_FVAL                                            0x6
+#define HWIO_GCC_RPMH_SYS_NOC_SYS_NOC_PERF7_DFSR_SRC_DIV_DIV4_FVAL                                              0x7
+#define HWIO_GCC_RPMH_SYS_NOC_SYS_NOC_PERF7_DFSR_SRC_DIV_DIV4_5_FVAL                                            0x8
+#define HWIO_GCC_RPMH_SYS_NOC_SYS_NOC_PERF7_DFSR_SRC_DIV_DIV5_FVAL                                              0x9
+#define HWIO_GCC_RPMH_SYS_NOC_SYS_NOC_PERF7_DFSR_SRC_DIV_DIV5_5_FVAL                                            0xa
+#define HWIO_GCC_RPMH_SYS_NOC_SYS_NOC_PERF7_DFSR_SRC_DIV_DIV6_FVAL                                              0xb
+#define HWIO_GCC_RPMH_SYS_NOC_SYS_NOC_PERF7_DFSR_SRC_DIV_DIV6_5_FVAL                                            0xc
+#define HWIO_GCC_RPMH_SYS_NOC_SYS_NOC_PERF7_DFSR_SRC_DIV_DIV7_FVAL                                              0xd
+#define HWIO_GCC_RPMH_SYS_NOC_SYS_NOC_PERF7_DFSR_SRC_DIV_DIV7_5_FVAL                                            0xe
+#define HWIO_GCC_RPMH_SYS_NOC_SYS_NOC_PERF7_DFSR_SRC_DIV_DIV8_FVAL                                              0xf
+#define HWIO_GCC_RPMH_SYS_NOC_SYS_NOC_PERF7_DFSR_SRC_DIV_DIV8_5_FVAL                                           0x10
+#define HWIO_GCC_RPMH_SYS_NOC_SYS_NOC_PERF7_DFSR_SRC_DIV_DIV9_FVAL                                             0x11
+#define HWIO_GCC_RPMH_SYS_NOC_SYS_NOC_PERF7_DFSR_SRC_DIV_DIV9_5_FVAL                                           0x12
+#define HWIO_GCC_RPMH_SYS_NOC_SYS_NOC_PERF7_DFSR_SRC_DIV_DIV10_FVAL                                            0x13
+#define HWIO_GCC_RPMH_SYS_NOC_SYS_NOC_PERF7_DFSR_SRC_DIV_DIV10_5_FVAL                                          0x14
+#define HWIO_GCC_RPMH_SYS_NOC_SYS_NOC_PERF7_DFSR_SRC_DIV_DIV11_FVAL                                            0x15
+#define HWIO_GCC_RPMH_SYS_NOC_SYS_NOC_PERF7_DFSR_SRC_DIV_DIV11_5_FVAL                                          0x16
+#define HWIO_GCC_RPMH_SYS_NOC_SYS_NOC_PERF7_DFSR_SRC_DIV_DIV12_FVAL                                            0x17
+#define HWIO_GCC_RPMH_SYS_NOC_SYS_NOC_PERF7_DFSR_SRC_DIV_DIV12_5_FVAL                                          0x18
+#define HWIO_GCC_RPMH_SYS_NOC_SYS_NOC_PERF7_DFSR_SRC_DIV_DIV13_FVAL                                            0x19
+#define HWIO_GCC_RPMH_SYS_NOC_SYS_NOC_PERF7_DFSR_SRC_DIV_DIV13_5_FVAL                                          0x1a
+#define HWIO_GCC_RPMH_SYS_NOC_SYS_NOC_PERF7_DFSR_SRC_DIV_DIV14_FVAL                                            0x1b
+#define HWIO_GCC_RPMH_SYS_NOC_SYS_NOC_PERF7_DFSR_SRC_DIV_DIV14_5_FVAL                                          0x1c
+#define HWIO_GCC_RPMH_SYS_NOC_SYS_NOC_PERF7_DFSR_SRC_DIV_DIV15_FVAL                                            0x1d
+#define HWIO_GCC_RPMH_SYS_NOC_SYS_NOC_PERF7_DFSR_SRC_DIV_DIV15_5_FVAL                                          0x1e
+#define HWIO_GCC_RPMH_SYS_NOC_SYS_NOC_PERF7_DFSR_SRC_DIV_DIV16_FVAL                                            0x1f
+
+#define HWIO_GCC_RPMH_SYS_NOC_SYS_NOC_PERF8_DFSR_ADDR                                                    (GCC_CLK_CTL_REG_REG_BASE      + 0x0000005c)
+#define HWIO_GCC_RPMH_SYS_NOC_SYS_NOC_PERF8_DFSR_PHYS                                                    (GCC_CLK_CTL_REG_REG_BASE_PHYS + 0x0000005c)
+#define HWIO_GCC_RPMH_SYS_NOC_SYS_NOC_PERF8_DFSR_OFFS                                                    (GCC_CLK_CTL_REG_REG_BASE_OFFS + 0x0000005c)
+#define HWIO_GCC_RPMH_SYS_NOC_SYS_NOC_PERF8_DFSR_RMSK                                                         0x71f
+#define HWIO_GCC_RPMH_SYS_NOC_SYS_NOC_PERF8_DFSR_ATTR                                                           0x3
+#define HWIO_GCC_RPMH_SYS_NOC_SYS_NOC_PERF8_DFSR_IN          \
+        in_dword_masked(HWIO_GCC_RPMH_SYS_NOC_SYS_NOC_PERF8_DFSR_ADDR, HWIO_GCC_RPMH_SYS_NOC_SYS_NOC_PERF8_DFSR_RMSK)
+#define HWIO_GCC_RPMH_SYS_NOC_SYS_NOC_PERF8_DFSR_INM(m)      \
+        in_dword_masked(HWIO_GCC_RPMH_SYS_NOC_SYS_NOC_PERF8_DFSR_ADDR, m)
+#define HWIO_GCC_RPMH_SYS_NOC_SYS_NOC_PERF8_DFSR_OUT(v)      \
+        out_dword(HWIO_GCC_RPMH_SYS_NOC_SYS_NOC_PERF8_DFSR_ADDR,v)
+#define HWIO_GCC_RPMH_SYS_NOC_SYS_NOC_PERF8_DFSR_OUTM(m,v) \
+        out_dword_masked_ns(HWIO_GCC_RPMH_SYS_NOC_SYS_NOC_PERF8_DFSR_ADDR,m,v,HWIO_GCC_RPMH_SYS_NOC_SYS_NOC_PERF8_DFSR_IN)
+#define HWIO_GCC_RPMH_SYS_NOC_SYS_NOC_PERF8_DFSR_SRC_SEL_BMSK                                                 0x700
+#define HWIO_GCC_RPMH_SYS_NOC_SYS_NOC_PERF8_DFSR_SRC_SEL_SHFT                                                   0x8
+#define HWIO_GCC_RPMH_SYS_NOC_SYS_NOC_PERF8_DFSR_SRC_SEL_SRC0_FVAL                                              0x0
+#define HWIO_GCC_RPMH_SYS_NOC_SYS_NOC_PERF8_DFSR_SRC_SEL_SRC1_FVAL                                              0x1
+#define HWIO_GCC_RPMH_SYS_NOC_SYS_NOC_PERF8_DFSR_SRC_SEL_SRC2_FVAL                                              0x2
+#define HWIO_GCC_RPMH_SYS_NOC_SYS_NOC_PERF8_DFSR_SRC_SEL_SRC3_FVAL                                              0x3
+#define HWIO_GCC_RPMH_SYS_NOC_SYS_NOC_PERF8_DFSR_SRC_SEL_SRC4_FVAL                                              0x4
+#define HWIO_GCC_RPMH_SYS_NOC_SYS_NOC_PERF8_DFSR_SRC_SEL_SRC5_FVAL                                              0x5
+#define HWIO_GCC_RPMH_SYS_NOC_SYS_NOC_PERF8_DFSR_SRC_SEL_SRC6_FVAL                                              0x6
+#define HWIO_GCC_RPMH_SYS_NOC_SYS_NOC_PERF8_DFSR_SRC_SEL_SRC7_FVAL                                              0x7
+#define HWIO_GCC_RPMH_SYS_NOC_SYS_NOC_PERF8_DFSR_SRC_DIV_BMSK                                                  0x1f
+#define HWIO_GCC_RPMH_SYS_NOC_SYS_NOC_PERF8_DFSR_SRC_DIV_SHFT                                                   0x0
+#define HWIO_GCC_RPMH_SYS_NOC_SYS_NOC_PERF8_DFSR_SRC_DIV_BYPASS_FVAL                                            0x0
+#define HWIO_GCC_RPMH_SYS_NOC_SYS_NOC_PERF8_DFSR_SRC_DIV_DIV1_FVAL                                              0x1
+#define HWIO_GCC_RPMH_SYS_NOC_SYS_NOC_PERF8_DFSR_SRC_DIV_DIV1_5_FVAL                                            0x2
+#define HWIO_GCC_RPMH_SYS_NOC_SYS_NOC_PERF8_DFSR_SRC_DIV_DIV2_FVAL                                              0x3
+#define HWIO_GCC_RPMH_SYS_NOC_SYS_NOC_PERF8_DFSR_SRC_DIV_DIV2_5_FVAL                                            0x4
+#define HWIO_GCC_RPMH_SYS_NOC_SYS_NOC_PERF8_DFSR_SRC_DIV_DIV3_FVAL                                              0x5
+#define HWIO_GCC_RPMH_SYS_NOC_SYS_NOC_PERF8_DFSR_SRC_DIV_DIV3_5_FVAL                                            0x6
+#define HWIO_GCC_RPMH_SYS_NOC_SYS_NOC_PERF8_DFSR_SRC_DIV_DIV4_FVAL                                              0x7
+#define HWIO_GCC_RPMH_SYS_NOC_SYS_NOC_PERF8_DFSR_SRC_DIV_DIV4_5_FVAL                                            0x8
+#define HWIO_GCC_RPMH_SYS_NOC_SYS_NOC_PERF8_DFSR_SRC_DIV_DIV5_FVAL                                              0x9
+#define HWIO_GCC_RPMH_SYS_NOC_SYS_NOC_PERF8_DFSR_SRC_DIV_DIV5_5_FVAL                                            0xa
+#define HWIO_GCC_RPMH_SYS_NOC_SYS_NOC_PERF8_DFSR_SRC_DIV_DIV6_FVAL                                              0xb
+#define HWIO_GCC_RPMH_SYS_NOC_SYS_NOC_PERF8_DFSR_SRC_DIV_DIV6_5_FVAL                                            0xc
+#define HWIO_GCC_RPMH_SYS_NOC_SYS_NOC_PERF8_DFSR_SRC_DIV_DIV7_FVAL                                              0xd
+#define HWIO_GCC_RPMH_SYS_NOC_SYS_NOC_PERF8_DFSR_SRC_DIV_DIV7_5_FVAL                                            0xe
+#define HWIO_GCC_RPMH_SYS_NOC_SYS_NOC_PERF8_DFSR_SRC_DIV_DIV8_FVAL                                              0xf
+#define HWIO_GCC_RPMH_SYS_NOC_SYS_NOC_PERF8_DFSR_SRC_DIV_DIV8_5_FVAL                                           0x10
+#define HWIO_GCC_RPMH_SYS_NOC_SYS_NOC_PERF8_DFSR_SRC_DIV_DIV9_FVAL                                             0x11
+#define HWIO_GCC_RPMH_SYS_NOC_SYS_NOC_PERF8_DFSR_SRC_DIV_DIV9_5_FVAL                                           0x12
+#define HWIO_GCC_RPMH_SYS_NOC_SYS_NOC_PERF8_DFSR_SRC_DIV_DIV10_FVAL                                            0x13
+#define HWIO_GCC_RPMH_SYS_NOC_SYS_NOC_PERF8_DFSR_SRC_DIV_DIV10_5_FVAL                                          0x14
+#define HWIO_GCC_RPMH_SYS_NOC_SYS_NOC_PERF8_DFSR_SRC_DIV_DIV11_FVAL                                            0x15
+#define HWIO_GCC_RPMH_SYS_NOC_SYS_NOC_PERF8_DFSR_SRC_DIV_DIV11_5_FVAL                                          0x16
+#define HWIO_GCC_RPMH_SYS_NOC_SYS_NOC_PERF8_DFSR_SRC_DIV_DIV12_FVAL                                            0x17
+#define HWIO_GCC_RPMH_SYS_NOC_SYS_NOC_PERF8_DFSR_SRC_DIV_DIV12_5_FVAL                                          0x18
+#define HWIO_GCC_RPMH_SYS_NOC_SYS_NOC_PERF8_DFSR_SRC_DIV_DIV13_FVAL                                            0x19
+#define HWIO_GCC_RPMH_SYS_NOC_SYS_NOC_PERF8_DFSR_SRC_DIV_DIV13_5_FVAL                                          0x1a
+#define HWIO_GCC_RPMH_SYS_NOC_SYS_NOC_PERF8_DFSR_SRC_DIV_DIV14_FVAL                                            0x1b
+#define HWIO_GCC_RPMH_SYS_NOC_SYS_NOC_PERF8_DFSR_SRC_DIV_DIV14_5_FVAL                                          0x1c
+#define HWIO_GCC_RPMH_SYS_NOC_SYS_NOC_PERF8_DFSR_SRC_DIV_DIV15_FVAL                                            0x1d
+#define HWIO_GCC_RPMH_SYS_NOC_SYS_NOC_PERF8_DFSR_SRC_DIV_DIV15_5_FVAL                                          0x1e
+#define HWIO_GCC_RPMH_SYS_NOC_SYS_NOC_PERF8_DFSR_SRC_DIV_DIV16_FVAL                                            0x1f
+
+#define HWIO_GCC_RPMH_SYS_NOC_SYS_NOC_PERF9_DFSR_ADDR                                                    (GCC_CLK_CTL_REG_REG_BASE      + 0x00000060)
+#define HWIO_GCC_RPMH_SYS_NOC_SYS_NOC_PERF9_DFSR_PHYS                                                    (GCC_CLK_CTL_REG_REG_BASE_PHYS + 0x00000060)
+#define HWIO_GCC_RPMH_SYS_NOC_SYS_NOC_PERF9_DFSR_OFFS                                                    (GCC_CLK_CTL_REG_REG_BASE_OFFS + 0x00000060)
+#define HWIO_GCC_RPMH_SYS_NOC_SYS_NOC_PERF9_DFSR_RMSK                                                         0x71f
+#define HWIO_GCC_RPMH_SYS_NOC_SYS_NOC_PERF9_DFSR_ATTR                                                           0x3
+#define HWIO_GCC_RPMH_SYS_NOC_SYS_NOC_PERF9_DFSR_IN          \
+        in_dword_masked(HWIO_GCC_RPMH_SYS_NOC_SYS_NOC_PERF9_DFSR_ADDR, HWIO_GCC_RPMH_SYS_NOC_SYS_NOC_PERF9_DFSR_RMSK)
+#define HWIO_GCC_RPMH_SYS_NOC_SYS_NOC_PERF9_DFSR_INM(m)      \
+        in_dword_masked(HWIO_GCC_RPMH_SYS_NOC_SYS_NOC_PERF9_DFSR_ADDR, m)
+#define HWIO_GCC_RPMH_SYS_NOC_SYS_NOC_PERF9_DFSR_OUT(v)      \
+        out_dword(HWIO_GCC_RPMH_SYS_NOC_SYS_NOC_PERF9_DFSR_ADDR,v)
+#define HWIO_GCC_RPMH_SYS_NOC_SYS_NOC_PERF9_DFSR_OUTM(m,v) \
+        out_dword_masked_ns(HWIO_GCC_RPMH_SYS_NOC_SYS_NOC_PERF9_DFSR_ADDR,m,v,HWIO_GCC_RPMH_SYS_NOC_SYS_NOC_PERF9_DFSR_IN)
+#define HWIO_GCC_RPMH_SYS_NOC_SYS_NOC_PERF9_DFSR_SRC_SEL_BMSK                                                 0x700
+#define HWIO_GCC_RPMH_SYS_NOC_SYS_NOC_PERF9_DFSR_SRC_SEL_SHFT                                                   0x8
+#define HWIO_GCC_RPMH_SYS_NOC_SYS_NOC_PERF9_DFSR_SRC_SEL_SRC0_FVAL                                              0x0
+#define HWIO_GCC_RPMH_SYS_NOC_SYS_NOC_PERF9_DFSR_SRC_SEL_SRC1_FVAL                                              0x1
+#define HWIO_GCC_RPMH_SYS_NOC_SYS_NOC_PERF9_DFSR_SRC_SEL_SRC2_FVAL                                              0x2
+#define HWIO_GCC_RPMH_SYS_NOC_SYS_NOC_PERF9_DFSR_SRC_SEL_SRC3_FVAL                                              0x3
+#define HWIO_GCC_RPMH_SYS_NOC_SYS_NOC_PERF9_DFSR_SRC_SEL_SRC4_FVAL                                              0x4
+#define HWIO_GCC_RPMH_SYS_NOC_SYS_NOC_PERF9_DFSR_SRC_SEL_SRC5_FVAL                                              0x5
+#define HWIO_GCC_RPMH_SYS_NOC_SYS_NOC_PERF9_DFSR_SRC_SEL_SRC6_FVAL                                              0x6
+#define HWIO_GCC_RPMH_SYS_NOC_SYS_NOC_PERF9_DFSR_SRC_SEL_SRC7_FVAL                                              0x7
+#define HWIO_GCC_RPMH_SYS_NOC_SYS_NOC_PERF9_DFSR_SRC_DIV_BMSK                                                  0x1f
+#define HWIO_GCC_RPMH_SYS_NOC_SYS_NOC_PERF9_DFSR_SRC_DIV_SHFT                                                   0x0
+#define HWIO_GCC_RPMH_SYS_NOC_SYS_NOC_PERF9_DFSR_SRC_DIV_BYPASS_FVAL                                            0x0
+#define HWIO_GCC_RPMH_SYS_NOC_SYS_NOC_PERF9_DFSR_SRC_DIV_DIV1_FVAL                                              0x1
+#define HWIO_GCC_RPMH_SYS_NOC_SYS_NOC_PERF9_DFSR_SRC_DIV_DIV1_5_FVAL                                            0x2
+#define HWIO_GCC_RPMH_SYS_NOC_SYS_NOC_PERF9_DFSR_SRC_DIV_DIV2_FVAL                                              0x3
+#define HWIO_GCC_RPMH_SYS_NOC_SYS_NOC_PERF9_DFSR_SRC_DIV_DIV2_5_FVAL                                            0x4
+#define HWIO_GCC_RPMH_SYS_NOC_SYS_NOC_PERF9_DFSR_SRC_DIV_DIV3_FVAL                                              0x5
+#define HWIO_GCC_RPMH_SYS_NOC_SYS_NOC_PERF9_DFSR_SRC_DIV_DIV3_5_FVAL                                            0x6
+#define HWIO_GCC_RPMH_SYS_NOC_SYS_NOC_PERF9_DFSR_SRC_DIV_DIV4_FVAL                                              0x7
+#define HWIO_GCC_RPMH_SYS_NOC_SYS_NOC_PERF9_DFSR_SRC_DIV_DIV4_5_FVAL                                            0x8
+#define HWIO_GCC_RPMH_SYS_NOC_SYS_NOC_PERF9_DFSR_SRC_DIV_DIV5_FVAL                                              0x9
+#define HWIO_GCC_RPMH_SYS_NOC_SYS_NOC_PERF9_DFSR_SRC_DIV_DIV5_5_FVAL                                            0xa
+#define HWIO_GCC_RPMH_SYS_NOC_SYS_NOC_PERF9_DFSR_SRC_DIV_DIV6_FVAL                                              0xb
+#define HWIO_GCC_RPMH_SYS_NOC_SYS_NOC_PERF9_DFSR_SRC_DIV_DIV6_5_FVAL                                            0xc
+#define HWIO_GCC_RPMH_SYS_NOC_SYS_NOC_PERF9_DFSR_SRC_DIV_DIV7_FVAL                                              0xd
+#define HWIO_GCC_RPMH_SYS_NOC_SYS_NOC_PERF9_DFSR_SRC_DIV_DIV7_5_FVAL                                            0xe
+#define HWIO_GCC_RPMH_SYS_NOC_SYS_NOC_PERF9_DFSR_SRC_DIV_DIV8_FVAL                                              0xf
+#define HWIO_GCC_RPMH_SYS_NOC_SYS_NOC_PERF9_DFSR_SRC_DIV_DIV8_5_FVAL                                           0x10
+#define HWIO_GCC_RPMH_SYS_NOC_SYS_NOC_PERF9_DFSR_SRC_DIV_DIV9_FVAL                                             0x11
+#define HWIO_GCC_RPMH_SYS_NOC_SYS_NOC_PERF9_DFSR_SRC_DIV_DIV9_5_FVAL                                           0x12
+#define HWIO_GCC_RPMH_SYS_NOC_SYS_NOC_PERF9_DFSR_SRC_DIV_DIV10_FVAL                                            0x13
+#define HWIO_GCC_RPMH_SYS_NOC_SYS_NOC_PERF9_DFSR_SRC_DIV_DIV10_5_FVAL                                          0x14
+#define HWIO_GCC_RPMH_SYS_NOC_SYS_NOC_PERF9_DFSR_SRC_DIV_DIV11_FVAL                                            0x15
+#define HWIO_GCC_RPMH_SYS_NOC_SYS_NOC_PERF9_DFSR_SRC_DIV_DIV11_5_FVAL                                          0x16
+#define HWIO_GCC_RPMH_SYS_NOC_SYS_NOC_PERF9_DFSR_SRC_DIV_DIV12_FVAL                                            0x17
+#define HWIO_GCC_RPMH_SYS_NOC_SYS_NOC_PERF9_DFSR_SRC_DIV_DIV12_5_FVAL                                          0x18
+#define HWIO_GCC_RPMH_SYS_NOC_SYS_NOC_PERF9_DFSR_SRC_DIV_DIV13_FVAL                                            0x19
+#define HWIO_GCC_RPMH_SYS_NOC_SYS_NOC_PERF9_DFSR_SRC_DIV_DIV13_5_FVAL                                          0x1a
+#define HWIO_GCC_RPMH_SYS_NOC_SYS_NOC_PERF9_DFSR_SRC_DIV_DIV14_FVAL                                            0x1b
+#define HWIO_GCC_RPMH_SYS_NOC_SYS_NOC_PERF9_DFSR_SRC_DIV_DIV14_5_FVAL                                          0x1c
+#define HWIO_GCC_RPMH_SYS_NOC_SYS_NOC_PERF9_DFSR_SRC_DIV_DIV15_FVAL                                            0x1d
+#define HWIO_GCC_RPMH_SYS_NOC_SYS_NOC_PERF9_DFSR_SRC_DIV_DIV15_5_FVAL                                          0x1e
+#define HWIO_GCC_RPMH_SYS_NOC_SYS_NOC_PERF9_DFSR_SRC_DIV_DIV16_FVAL                                            0x1f
+
+#define HWIO_GCC_RPMH_SYS_NOC_SYS_NOC_PERF10_DFSR_ADDR                                                   (GCC_CLK_CTL_REG_REG_BASE      + 0x00000064)
+#define HWIO_GCC_RPMH_SYS_NOC_SYS_NOC_PERF10_DFSR_PHYS                                                   (GCC_CLK_CTL_REG_REG_BASE_PHYS + 0x00000064)
+#define HWIO_GCC_RPMH_SYS_NOC_SYS_NOC_PERF10_DFSR_OFFS                                                   (GCC_CLK_CTL_REG_REG_BASE_OFFS + 0x00000064)
+#define HWIO_GCC_RPMH_SYS_NOC_SYS_NOC_PERF10_DFSR_RMSK                                                        0x71f
+#define HWIO_GCC_RPMH_SYS_NOC_SYS_NOC_PERF10_DFSR_ATTR                                                          0x3
+#define HWIO_GCC_RPMH_SYS_NOC_SYS_NOC_PERF10_DFSR_IN          \
+        in_dword_masked(HWIO_GCC_RPMH_SYS_NOC_SYS_NOC_PERF10_DFSR_ADDR, HWIO_GCC_RPMH_SYS_NOC_SYS_NOC_PERF10_DFSR_RMSK)
+#define HWIO_GCC_RPMH_SYS_NOC_SYS_NOC_PERF10_DFSR_INM(m)      \
+        in_dword_masked(HWIO_GCC_RPMH_SYS_NOC_SYS_NOC_PERF10_DFSR_ADDR, m)
+#define HWIO_GCC_RPMH_SYS_NOC_SYS_NOC_PERF10_DFSR_OUT(v)      \
+        out_dword(HWIO_GCC_RPMH_SYS_NOC_SYS_NOC_PERF10_DFSR_ADDR,v)
+#define HWIO_GCC_RPMH_SYS_NOC_SYS_NOC_PERF10_DFSR_OUTM(m,v) \
+        out_dword_masked_ns(HWIO_GCC_RPMH_SYS_NOC_SYS_NOC_PERF10_DFSR_ADDR,m,v,HWIO_GCC_RPMH_SYS_NOC_SYS_NOC_PERF10_DFSR_IN)
+#define HWIO_GCC_RPMH_SYS_NOC_SYS_NOC_PERF10_DFSR_SRC_SEL_BMSK                                                0x700
+#define HWIO_GCC_RPMH_SYS_NOC_SYS_NOC_PERF10_DFSR_SRC_SEL_SHFT                                                  0x8
+#define HWIO_GCC_RPMH_SYS_NOC_SYS_NOC_PERF10_DFSR_SRC_SEL_SRC0_FVAL                                             0x0
+#define HWIO_GCC_RPMH_SYS_NOC_SYS_NOC_PERF10_DFSR_SRC_SEL_SRC1_FVAL                                             0x1
+#define HWIO_GCC_RPMH_SYS_NOC_SYS_NOC_PERF10_DFSR_SRC_SEL_SRC2_FVAL                                             0x2
+#define HWIO_GCC_RPMH_SYS_NOC_SYS_NOC_PERF10_DFSR_SRC_SEL_SRC3_FVAL                                             0x3
+#define HWIO_GCC_RPMH_SYS_NOC_SYS_NOC_PERF10_DFSR_SRC_SEL_SRC4_FVAL                                             0x4
+#define HWIO_GCC_RPMH_SYS_NOC_SYS_NOC_PERF10_DFSR_SRC_SEL_SRC5_FVAL                                             0x5
+#define HWIO_GCC_RPMH_SYS_NOC_SYS_NOC_PERF10_DFSR_SRC_SEL_SRC6_FVAL                                             0x6
+#define HWIO_GCC_RPMH_SYS_NOC_SYS_NOC_PERF10_DFSR_SRC_SEL_SRC7_FVAL                                             0x7
+#define HWIO_GCC_RPMH_SYS_NOC_SYS_NOC_PERF10_DFSR_SRC_DIV_BMSK                                                 0x1f
+#define HWIO_GCC_RPMH_SYS_NOC_SYS_NOC_PERF10_DFSR_SRC_DIV_SHFT                                                  0x0
+#define HWIO_GCC_RPMH_SYS_NOC_SYS_NOC_PERF10_DFSR_SRC_DIV_BYPASS_FVAL                                           0x0
+#define HWIO_GCC_RPMH_SYS_NOC_SYS_NOC_PERF10_DFSR_SRC_DIV_DIV1_FVAL                                             0x1
+#define HWIO_GCC_RPMH_SYS_NOC_SYS_NOC_PERF10_DFSR_SRC_DIV_DIV1_5_FVAL                                           0x2
+#define HWIO_GCC_RPMH_SYS_NOC_SYS_NOC_PERF10_DFSR_SRC_DIV_DIV2_FVAL                                             0x3
+#define HWIO_GCC_RPMH_SYS_NOC_SYS_NOC_PERF10_DFSR_SRC_DIV_DIV2_5_FVAL                                           0x4
+#define HWIO_GCC_RPMH_SYS_NOC_SYS_NOC_PERF10_DFSR_SRC_DIV_DIV3_FVAL                                             0x5
+#define HWIO_GCC_RPMH_SYS_NOC_SYS_NOC_PERF10_DFSR_SRC_DIV_DIV3_5_FVAL                                           0x6
+#define HWIO_GCC_RPMH_SYS_NOC_SYS_NOC_PERF10_DFSR_SRC_DIV_DIV4_FVAL                                             0x7
+#define HWIO_GCC_RPMH_SYS_NOC_SYS_NOC_PERF10_DFSR_SRC_DIV_DIV4_5_FVAL                                           0x8
+#define HWIO_GCC_RPMH_SYS_NOC_SYS_NOC_PERF10_DFSR_SRC_DIV_DIV5_FVAL                                             0x9
+#define HWIO_GCC_RPMH_SYS_NOC_SYS_NOC_PERF10_DFSR_SRC_DIV_DIV5_5_FVAL                                           0xa
+#define HWIO_GCC_RPMH_SYS_NOC_SYS_NOC_PERF10_DFSR_SRC_DIV_DIV6_FVAL                                             0xb
+#define HWIO_GCC_RPMH_SYS_NOC_SYS_NOC_PERF10_DFSR_SRC_DIV_DIV6_5_FVAL                                           0xc
+#define HWIO_GCC_RPMH_SYS_NOC_SYS_NOC_PERF10_DFSR_SRC_DIV_DIV7_FVAL                                             0xd
+#define HWIO_GCC_RPMH_SYS_NOC_SYS_NOC_PERF10_DFSR_SRC_DIV_DIV7_5_FVAL                                           0xe
+#define HWIO_GCC_RPMH_SYS_NOC_SYS_NOC_PERF10_DFSR_SRC_DIV_DIV8_FVAL                                             0xf
+#define HWIO_GCC_RPMH_SYS_NOC_SYS_NOC_PERF10_DFSR_SRC_DIV_DIV8_5_FVAL                                          0x10
+#define HWIO_GCC_RPMH_SYS_NOC_SYS_NOC_PERF10_DFSR_SRC_DIV_DIV9_FVAL                                            0x11
+#define HWIO_GCC_RPMH_SYS_NOC_SYS_NOC_PERF10_DFSR_SRC_DIV_DIV9_5_FVAL                                          0x12
+#define HWIO_GCC_RPMH_SYS_NOC_SYS_NOC_PERF10_DFSR_SRC_DIV_DIV10_FVAL                                           0x13
+#define HWIO_GCC_RPMH_SYS_NOC_SYS_NOC_PERF10_DFSR_SRC_DIV_DIV10_5_FVAL                                         0x14
+#define HWIO_GCC_RPMH_SYS_NOC_SYS_NOC_PERF10_DFSR_SRC_DIV_DIV11_FVAL                                           0x15
+#define HWIO_GCC_RPMH_SYS_NOC_SYS_NOC_PERF10_DFSR_SRC_DIV_DIV11_5_FVAL                                         0x16
+#define HWIO_GCC_RPMH_SYS_NOC_SYS_NOC_PERF10_DFSR_SRC_DIV_DIV12_FVAL                                           0x17
+#define HWIO_GCC_RPMH_SYS_NOC_SYS_NOC_PERF10_DFSR_SRC_DIV_DIV12_5_FVAL                                         0x18
+#define HWIO_GCC_RPMH_SYS_NOC_SYS_NOC_PERF10_DFSR_SRC_DIV_DIV13_FVAL                                           0x19
+#define HWIO_GCC_RPMH_SYS_NOC_SYS_NOC_PERF10_DFSR_SRC_DIV_DIV13_5_FVAL                                         0x1a
+#define HWIO_GCC_RPMH_SYS_NOC_SYS_NOC_PERF10_DFSR_SRC_DIV_DIV14_FVAL                                           0x1b
+#define HWIO_GCC_RPMH_SYS_NOC_SYS_NOC_PERF10_DFSR_SRC_DIV_DIV14_5_FVAL                                         0x1c
+#define HWIO_GCC_RPMH_SYS_NOC_SYS_NOC_PERF10_DFSR_SRC_DIV_DIV15_FVAL                                           0x1d
+#define HWIO_GCC_RPMH_SYS_NOC_SYS_NOC_PERF10_DFSR_SRC_DIV_DIV15_5_FVAL                                         0x1e
+#define HWIO_GCC_RPMH_SYS_NOC_SYS_NOC_PERF10_DFSR_SRC_DIV_DIV16_FVAL                                           0x1f
+
+#define HWIO_GCC_RPMH_SYS_NOC_SYS_NOC_PERF11_DFSR_ADDR                                                   (GCC_CLK_CTL_REG_REG_BASE      + 0x00000068)
+#define HWIO_GCC_RPMH_SYS_NOC_SYS_NOC_PERF11_DFSR_PHYS                                                   (GCC_CLK_CTL_REG_REG_BASE_PHYS + 0x00000068)
+#define HWIO_GCC_RPMH_SYS_NOC_SYS_NOC_PERF11_DFSR_OFFS                                                   (GCC_CLK_CTL_REG_REG_BASE_OFFS + 0x00000068)
+#define HWIO_GCC_RPMH_SYS_NOC_SYS_NOC_PERF11_DFSR_RMSK                                                        0x71f
+#define HWIO_GCC_RPMH_SYS_NOC_SYS_NOC_PERF11_DFSR_ATTR                                                          0x3
+#define HWIO_GCC_RPMH_SYS_NOC_SYS_NOC_PERF11_DFSR_IN          \
+        in_dword_masked(HWIO_GCC_RPMH_SYS_NOC_SYS_NOC_PERF11_DFSR_ADDR, HWIO_GCC_RPMH_SYS_NOC_SYS_NOC_PERF11_DFSR_RMSK)
+#define HWIO_GCC_RPMH_SYS_NOC_SYS_NOC_PERF11_DFSR_INM(m)      \
+        in_dword_masked(HWIO_GCC_RPMH_SYS_NOC_SYS_NOC_PERF11_DFSR_ADDR, m)
+#define HWIO_GCC_RPMH_SYS_NOC_SYS_NOC_PERF11_DFSR_OUT(v)      \
+        out_dword(HWIO_GCC_RPMH_SYS_NOC_SYS_NOC_PERF11_DFSR_ADDR,v)
+#define HWIO_GCC_RPMH_SYS_NOC_SYS_NOC_PERF11_DFSR_OUTM(m,v) \
+        out_dword_masked_ns(HWIO_GCC_RPMH_SYS_NOC_SYS_NOC_PERF11_DFSR_ADDR,m,v,HWIO_GCC_RPMH_SYS_NOC_SYS_NOC_PERF11_DFSR_IN)
+#define HWIO_GCC_RPMH_SYS_NOC_SYS_NOC_PERF11_DFSR_SRC_SEL_BMSK                                                0x700
+#define HWIO_GCC_RPMH_SYS_NOC_SYS_NOC_PERF11_DFSR_SRC_SEL_SHFT                                                  0x8
+#define HWIO_GCC_RPMH_SYS_NOC_SYS_NOC_PERF11_DFSR_SRC_SEL_SRC0_FVAL                                             0x0
+#define HWIO_GCC_RPMH_SYS_NOC_SYS_NOC_PERF11_DFSR_SRC_SEL_SRC1_FVAL                                             0x1
+#define HWIO_GCC_RPMH_SYS_NOC_SYS_NOC_PERF11_DFSR_SRC_SEL_SRC2_FVAL                                             0x2
+#define HWIO_GCC_RPMH_SYS_NOC_SYS_NOC_PERF11_DFSR_SRC_SEL_SRC3_FVAL                                             0x3
+#define HWIO_GCC_RPMH_SYS_NOC_SYS_NOC_PERF11_DFSR_SRC_SEL_SRC4_FVAL                                             0x4
+#define HWIO_GCC_RPMH_SYS_NOC_SYS_NOC_PERF11_DFSR_SRC_SEL_SRC5_FVAL                                             0x5
+#define HWIO_GCC_RPMH_SYS_NOC_SYS_NOC_PERF11_DFSR_SRC_SEL_SRC6_FVAL                                             0x6
+#define HWIO_GCC_RPMH_SYS_NOC_SYS_NOC_PERF11_DFSR_SRC_SEL_SRC7_FVAL                                             0x7
+#define HWIO_GCC_RPMH_SYS_NOC_SYS_NOC_PERF11_DFSR_SRC_DIV_BMSK                                                 0x1f
+#define HWIO_GCC_RPMH_SYS_NOC_SYS_NOC_PERF11_DFSR_SRC_DIV_SHFT                                                  0x0
+#define HWIO_GCC_RPMH_SYS_NOC_SYS_NOC_PERF11_DFSR_SRC_DIV_BYPASS_FVAL                                           0x0
+#define HWIO_GCC_RPMH_SYS_NOC_SYS_NOC_PERF11_DFSR_SRC_DIV_DIV1_FVAL                                             0x1
+#define HWIO_GCC_RPMH_SYS_NOC_SYS_NOC_PERF11_DFSR_SRC_DIV_DIV1_5_FVAL                                           0x2
+#define HWIO_GCC_RPMH_SYS_NOC_SYS_NOC_PERF11_DFSR_SRC_DIV_DIV2_FVAL                                             0x3
+#define HWIO_GCC_RPMH_SYS_NOC_SYS_NOC_PERF11_DFSR_SRC_DIV_DIV2_5_FVAL                                           0x4
+#define HWIO_GCC_RPMH_SYS_NOC_SYS_NOC_PERF11_DFSR_SRC_DIV_DIV3_FVAL                                             0x5
+#define HWIO_GCC_RPMH_SYS_NOC_SYS_NOC_PERF11_DFSR_SRC_DIV_DIV3_5_FVAL                                           0x6
+#define HWIO_GCC_RPMH_SYS_NOC_SYS_NOC_PERF11_DFSR_SRC_DIV_DIV4_FVAL                                             0x7
+#define HWIO_GCC_RPMH_SYS_NOC_SYS_NOC_PERF11_DFSR_SRC_DIV_DIV4_5_FVAL                                           0x8
+#define HWIO_GCC_RPMH_SYS_NOC_SYS_NOC_PERF11_DFSR_SRC_DIV_DIV5_FVAL                                             0x9
+#define HWIO_GCC_RPMH_SYS_NOC_SYS_NOC_PERF11_DFSR_SRC_DIV_DIV5_5_FVAL                                           0xa
+#define HWIO_GCC_RPMH_SYS_NOC_SYS_NOC_PERF11_DFSR_SRC_DIV_DIV6_FVAL                                             0xb
+#define HWIO_GCC_RPMH_SYS_NOC_SYS_NOC_PERF11_DFSR_SRC_DIV_DIV6_5_FVAL                                           0xc
+#define HWIO_GCC_RPMH_SYS_NOC_SYS_NOC_PERF11_DFSR_SRC_DIV_DIV7_FVAL                                             0xd
+#define HWIO_GCC_RPMH_SYS_NOC_SYS_NOC_PERF11_DFSR_SRC_DIV_DIV7_5_FVAL                                           0xe
+#define HWIO_GCC_RPMH_SYS_NOC_SYS_NOC_PERF11_DFSR_SRC_DIV_DIV8_FVAL                                             0xf
+#define HWIO_GCC_RPMH_SYS_NOC_SYS_NOC_PERF11_DFSR_SRC_DIV_DIV8_5_FVAL                                          0x10
+#define HWIO_GCC_RPMH_SYS_NOC_SYS_NOC_PERF11_DFSR_SRC_DIV_DIV9_FVAL                                            0x11
+#define HWIO_GCC_RPMH_SYS_NOC_SYS_NOC_PERF11_DFSR_SRC_DIV_DIV9_5_FVAL                                          0x12
+#define HWIO_GCC_RPMH_SYS_NOC_SYS_NOC_PERF11_DFSR_SRC_DIV_DIV10_FVAL                                           0x13
+#define HWIO_GCC_RPMH_SYS_NOC_SYS_NOC_PERF11_DFSR_SRC_DIV_DIV10_5_FVAL                                         0x14
+#define HWIO_GCC_RPMH_SYS_NOC_SYS_NOC_PERF11_DFSR_SRC_DIV_DIV11_FVAL                                           0x15
+#define HWIO_GCC_RPMH_SYS_NOC_SYS_NOC_PERF11_DFSR_SRC_DIV_DIV11_5_FVAL                                         0x16
+#define HWIO_GCC_RPMH_SYS_NOC_SYS_NOC_PERF11_DFSR_SRC_DIV_DIV12_FVAL                                           0x17
+#define HWIO_GCC_RPMH_SYS_NOC_SYS_NOC_PERF11_DFSR_SRC_DIV_DIV12_5_FVAL                                         0x18
+#define HWIO_GCC_RPMH_SYS_NOC_SYS_NOC_PERF11_DFSR_SRC_DIV_DIV13_FVAL                                           0x19
+#define HWIO_GCC_RPMH_SYS_NOC_SYS_NOC_PERF11_DFSR_SRC_DIV_DIV13_5_FVAL                                         0x1a
+#define HWIO_GCC_RPMH_SYS_NOC_SYS_NOC_PERF11_DFSR_SRC_DIV_DIV14_FVAL                                           0x1b
+#define HWIO_GCC_RPMH_SYS_NOC_SYS_NOC_PERF11_DFSR_SRC_DIV_DIV14_5_FVAL                                         0x1c
+#define HWIO_GCC_RPMH_SYS_NOC_SYS_NOC_PERF11_DFSR_SRC_DIV_DIV15_FVAL                                           0x1d
+#define HWIO_GCC_RPMH_SYS_NOC_SYS_NOC_PERF11_DFSR_SRC_DIV_DIV15_5_FVAL                                         0x1e
+#define HWIO_GCC_RPMH_SYS_NOC_SYS_NOC_PERF11_DFSR_SRC_DIV_DIV16_FVAL                                           0x1f
+
+#define HWIO_GCC_RPMH_SYS_NOC_SYS_NOC_PERF12_DFSR_ADDR                                                   (GCC_CLK_CTL_REG_REG_BASE      + 0x0000006c)
+#define HWIO_GCC_RPMH_SYS_NOC_SYS_NOC_PERF12_DFSR_PHYS                                                   (GCC_CLK_CTL_REG_REG_BASE_PHYS + 0x0000006c)
+#define HWIO_GCC_RPMH_SYS_NOC_SYS_NOC_PERF12_DFSR_OFFS                                                   (GCC_CLK_CTL_REG_REG_BASE_OFFS + 0x0000006c)
+#define HWIO_GCC_RPMH_SYS_NOC_SYS_NOC_PERF12_DFSR_RMSK                                                        0x71f
+#define HWIO_GCC_RPMH_SYS_NOC_SYS_NOC_PERF12_DFSR_ATTR                                                          0x3
+#define HWIO_GCC_RPMH_SYS_NOC_SYS_NOC_PERF12_DFSR_IN          \
+        in_dword_masked(HWIO_GCC_RPMH_SYS_NOC_SYS_NOC_PERF12_DFSR_ADDR, HWIO_GCC_RPMH_SYS_NOC_SYS_NOC_PERF12_DFSR_RMSK)
+#define HWIO_GCC_RPMH_SYS_NOC_SYS_NOC_PERF12_DFSR_INM(m)      \
+        in_dword_masked(HWIO_GCC_RPMH_SYS_NOC_SYS_NOC_PERF12_DFSR_ADDR, m)
+#define HWIO_GCC_RPMH_SYS_NOC_SYS_NOC_PERF12_DFSR_OUT(v)      \
+        out_dword(HWIO_GCC_RPMH_SYS_NOC_SYS_NOC_PERF12_DFSR_ADDR,v)
+#define HWIO_GCC_RPMH_SYS_NOC_SYS_NOC_PERF12_DFSR_OUTM(m,v) \
+        out_dword_masked_ns(HWIO_GCC_RPMH_SYS_NOC_SYS_NOC_PERF12_DFSR_ADDR,m,v,HWIO_GCC_RPMH_SYS_NOC_SYS_NOC_PERF12_DFSR_IN)
+#define HWIO_GCC_RPMH_SYS_NOC_SYS_NOC_PERF12_DFSR_SRC_SEL_BMSK                                                0x700
+#define HWIO_GCC_RPMH_SYS_NOC_SYS_NOC_PERF12_DFSR_SRC_SEL_SHFT                                                  0x8
+#define HWIO_GCC_RPMH_SYS_NOC_SYS_NOC_PERF12_DFSR_SRC_SEL_SRC0_FVAL                                             0x0
+#define HWIO_GCC_RPMH_SYS_NOC_SYS_NOC_PERF12_DFSR_SRC_SEL_SRC1_FVAL                                             0x1
+#define HWIO_GCC_RPMH_SYS_NOC_SYS_NOC_PERF12_DFSR_SRC_SEL_SRC2_FVAL                                             0x2
+#define HWIO_GCC_RPMH_SYS_NOC_SYS_NOC_PERF12_DFSR_SRC_SEL_SRC3_FVAL                                             0x3
+#define HWIO_GCC_RPMH_SYS_NOC_SYS_NOC_PERF12_DFSR_SRC_SEL_SRC4_FVAL                                             0x4
+#define HWIO_GCC_RPMH_SYS_NOC_SYS_NOC_PERF12_DFSR_SRC_SEL_SRC5_FVAL                                             0x5
+#define HWIO_GCC_RPMH_SYS_NOC_SYS_NOC_PERF12_DFSR_SRC_SEL_SRC6_FVAL                                             0x6
+#define HWIO_GCC_RPMH_SYS_NOC_SYS_NOC_PERF12_DFSR_SRC_SEL_SRC7_FVAL                                             0x7
+#define HWIO_GCC_RPMH_SYS_NOC_SYS_NOC_PERF12_DFSR_SRC_DIV_BMSK                                                 0x1f
+#define HWIO_GCC_RPMH_SYS_NOC_SYS_NOC_PERF12_DFSR_SRC_DIV_SHFT                                                  0x0
+#define HWIO_GCC_RPMH_SYS_NOC_SYS_NOC_PERF12_DFSR_SRC_DIV_BYPASS_FVAL                                           0x0
+#define HWIO_GCC_RPMH_SYS_NOC_SYS_NOC_PERF12_DFSR_SRC_DIV_DIV1_FVAL                                             0x1
+#define HWIO_GCC_RPMH_SYS_NOC_SYS_NOC_PERF12_DFSR_SRC_DIV_DIV1_5_FVAL                                           0x2
+#define HWIO_GCC_RPMH_SYS_NOC_SYS_NOC_PERF12_DFSR_SRC_DIV_DIV2_FVAL                                             0x3
+#define HWIO_GCC_RPMH_SYS_NOC_SYS_NOC_PERF12_DFSR_SRC_DIV_DIV2_5_FVAL                                           0x4
+#define HWIO_GCC_RPMH_SYS_NOC_SYS_NOC_PERF12_DFSR_SRC_DIV_DIV3_FVAL                                             0x5
+#define HWIO_GCC_RPMH_SYS_NOC_SYS_NOC_PERF12_DFSR_SRC_DIV_DIV3_5_FVAL                                           0x6
+#define HWIO_GCC_RPMH_SYS_NOC_SYS_NOC_PERF12_DFSR_SRC_DIV_DIV4_FVAL                                             0x7
+#define HWIO_GCC_RPMH_SYS_NOC_SYS_NOC_PERF12_DFSR_SRC_DIV_DIV4_5_FVAL                                           0x8
+#define HWIO_GCC_RPMH_SYS_NOC_SYS_NOC_PERF12_DFSR_SRC_DIV_DIV5_FVAL                                             0x9
+#define HWIO_GCC_RPMH_SYS_NOC_SYS_NOC_PERF12_DFSR_SRC_DIV_DIV5_5_FVAL                                           0xa
+#define HWIO_GCC_RPMH_SYS_NOC_SYS_NOC_PERF12_DFSR_SRC_DIV_DIV6_FVAL                                             0xb
+#define HWIO_GCC_RPMH_SYS_NOC_SYS_NOC_PERF12_DFSR_SRC_DIV_DIV6_5_FVAL                                           0xc
+#define HWIO_GCC_RPMH_SYS_NOC_SYS_NOC_PERF12_DFSR_SRC_DIV_DIV7_FVAL                                             0xd
+#define HWIO_GCC_RPMH_SYS_NOC_SYS_NOC_PERF12_DFSR_SRC_DIV_DIV7_5_FVAL                                           0xe
+#define HWIO_GCC_RPMH_SYS_NOC_SYS_NOC_PERF12_DFSR_SRC_DIV_DIV8_FVAL                                             0xf
+#define HWIO_GCC_RPMH_SYS_NOC_SYS_NOC_PERF12_DFSR_SRC_DIV_DIV8_5_FVAL                                          0x10
+#define HWIO_GCC_RPMH_SYS_NOC_SYS_NOC_PERF12_DFSR_SRC_DIV_DIV9_FVAL                                            0x11
+#define HWIO_GCC_RPMH_SYS_NOC_SYS_NOC_PERF12_DFSR_SRC_DIV_DIV9_5_FVAL                                          0x12
+#define HWIO_GCC_RPMH_SYS_NOC_SYS_NOC_PERF12_DFSR_SRC_DIV_DIV10_FVAL                                           0x13
+#define HWIO_GCC_RPMH_SYS_NOC_SYS_NOC_PERF12_DFSR_SRC_DIV_DIV10_5_FVAL                                         0x14
+#define HWIO_GCC_RPMH_SYS_NOC_SYS_NOC_PERF12_DFSR_SRC_DIV_DIV11_FVAL                                           0x15
+#define HWIO_GCC_RPMH_SYS_NOC_SYS_NOC_PERF12_DFSR_SRC_DIV_DIV11_5_FVAL                                         0x16
+#define HWIO_GCC_RPMH_SYS_NOC_SYS_NOC_PERF12_DFSR_SRC_DIV_DIV12_FVAL                                           0x17
+#define HWIO_GCC_RPMH_SYS_NOC_SYS_NOC_PERF12_DFSR_SRC_DIV_DIV12_5_FVAL                                         0x18
+#define HWIO_GCC_RPMH_SYS_NOC_SYS_NOC_PERF12_DFSR_SRC_DIV_DIV13_FVAL                                           0x19
+#define HWIO_GCC_RPMH_SYS_NOC_SYS_NOC_PERF12_DFSR_SRC_DIV_DIV13_5_FVAL                                         0x1a
+#define HWIO_GCC_RPMH_SYS_NOC_SYS_NOC_PERF12_DFSR_SRC_DIV_DIV14_FVAL                                           0x1b
+#define HWIO_GCC_RPMH_SYS_NOC_SYS_NOC_PERF12_DFSR_SRC_DIV_DIV14_5_FVAL                                         0x1c
+#define HWIO_GCC_RPMH_SYS_NOC_SYS_NOC_PERF12_DFSR_SRC_DIV_DIV15_FVAL                                           0x1d
+#define HWIO_GCC_RPMH_SYS_NOC_SYS_NOC_PERF12_DFSR_SRC_DIV_DIV15_5_FVAL                                         0x1e
+#define HWIO_GCC_RPMH_SYS_NOC_SYS_NOC_PERF12_DFSR_SRC_DIV_DIV16_FVAL                                           0x1f
+
+#define HWIO_GCC_RPMH_SYS_NOC_SYS_NOC_PERF13_DFSR_ADDR                                                   (GCC_CLK_CTL_REG_REG_BASE      + 0x00000070)
+#define HWIO_GCC_RPMH_SYS_NOC_SYS_NOC_PERF13_DFSR_PHYS                                                   (GCC_CLK_CTL_REG_REG_BASE_PHYS + 0x00000070)
+#define HWIO_GCC_RPMH_SYS_NOC_SYS_NOC_PERF13_DFSR_OFFS                                                   (GCC_CLK_CTL_REG_REG_BASE_OFFS + 0x00000070)
+#define HWIO_GCC_RPMH_SYS_NOC_SYS_NOC_PERF13_DFSR_RMSK                                                        0x71f
+#define HWIO_GCC_RPMH_SYS_NOC_SYS_NOC_PERF13_DFSR_ATTR                                                          0x3
+#define HWIO_GCC_RPMH_SYS_NOC_SYS_NOC_PERF13_DFSR_IN          \
+        in_dword_masked(HWIO_GCC_RPMH_SYS_NOC_SYS_NOC_PERF13_DFSR_ADDR, HWIO_GCC_RPMH_SYS_NOC_SYS_NOC_PERF13_DFSR_RMSK)
+#define HWIO_GCC_RPMH_SYS_NOC_SYS_NOC_PERF13_DFSR_INM(m)      \
+        in_dword_masked(HWIO_GCC_RPMH_SYS_NOC_SYS_NOC_PERF13_DFSR_ADDR, m)
+#define HWIO_GCC_RPMH_SYS_NOC_SYS_NOC_PERF13_DFSR_OUT(v)      \
+        out_dword(HWIO_GCC_RPMH_SYS_NOC_SYS_NOC_PERF13_DFSR_ADDR,v)
+#define HWIO_GCC_RPMH_SYS_NOC_SYS_NOC_PERF13_DFSR_OUTM(m,v) \
+        out_dword_masked_ns(HWIO_GCC_RPMH_SYS_NOC_SYS_NOC_PERF13_DFSR_ADDR,m,v,HWIO_GCC_RPMH_SYS_NOC_SYS_NOC_PERF13_DFSR_IN)
+#define HWIO_GCC_RPMH_SYS_NOC_SYS_NOC_PERF13_DFSR_SRC_SEL_BMSK                                                0x700
+#define HWIO_GCC_RPMH_SYS_NOC_SYS_NOC_PERF13_DFSR_SRC_SEL_SHFT                                                  0x8
+#define HWIO_GCC_RPMH_SYS_NOC_SYS_NOC_PERF13_DFSR_SRC_SEL_SRC0_FVAL                                             0x0
+#define HWIO_GCC_RPMH_SYS_NOC_SYS_NOC_PERF13_DFSR_SRC_SEL_SRC1_FVAL                                             0x1
+#define HWIO_GCC_RPMH_SYS_NOC_SYS_NOC_PERF13_DFSR_SRC_SEL_SRC2_FVAL                                             0x2
+#define HWIO_GCC_RPMH_SYS_NOC_SYS_NOC_PERF13_DFSR_SRC_SEL_SRC3_FVAL                                             0x3
+#define HWIO_GCC_RPMH_SYS_NOC_SYS_NOC_PERF13_DFSR_SRC_SEL_SRC4_FVAL                                             0x4
+#define HWIO_GCC_RPMH_SYS_NOC_SYS_NOC_PERF13_DFSR_SRC_SEL_SRC5_FVAL                                             0x5
+#define HWIO_GCC_RPMH_SYS_NOC_SYS_NOC_PERF13_DFSR_SRC_SEL_SRC6_FVAL                                             0x6
+#define HWIO_GCC_RPMH_SYS_NOC_SYS_NOC_PERF13_DFSR_SRC_SEL_SRC7_FVAL                                             0x7
+#define HWIO_GCC_RPMH_SYS_NOC_SYS_NOC_PERF13_DFSR_SRC_DIV_BMSK                                                 0x1f
+#define HWIO_GCC_RPMH_SYS_NOC_SYS_NOC_PERF13_DFSR_SRC_DIV_SHFT                                                  0x0
+#define HWIO_GCC_RPMH_SYS_NOC_SYS_NOC_PERF13_DFSR_SRC_DIV_BYPASS_FVAL                                           0x0
+#define HWIO_GCC_RPMH_SYS_NOC_SYS_NOC_PERF13_DFSR_SRC_DIV_DIV1_FVAL                                             0x1
+#define HWIO_GCC_RPMH_SYS_NOC_SYS_NOC_PERF13_DFSR_SRC_DIV_DIV1_5_FVAL                                           0x2
+#define HWIO_GCC_RPMH_SYS_NOC_SYS_NOC_PERF13_DFSR_SRC_DIV_DIV2_FVAL                                             0x3
+#define HWIO_GCC_RPMH_SYS_NOC_SYS_NOC_PERF13_DFSR_SRC_DIV_DIV2_5_FVAL                                           0x4
+#define HWIO_GCC_RPMH_SYS_NOC_SYS_NOC_PERF13_DFSR_SRC_DIV_DIV3_FVAL                                             0x5
+#define HWIO_GCC_RPMH_SYS_NOC_SYS_NOC_PERF13_DFSR_SRC_DIV_DIV3_5_FVAL                                           0x6
+#define HWIO_GCC_RPMH_SYS_NOC_SYS_NOC_PERF13_DFSR_SRC_DIV_DIV4_FVAL                                             0x7
+#define HWIO_GCC_RPMH_SYS_NOC_SYS_NOC_PERF13_DFSR_SRC_DIV_DIV4_5_FVAL                                           0x8
+#define HWIO_GCC_RPMH_SYS_NOC_SYS_NOC_PERF13_DFSR_SRC_DIV_DIV5_FVAL                                             0x9
+#define HWIO_GCC_RPMH_SYS_NOC_SYS_NOC_PERF13_DFSR_SRC_DIV_DIV5_5_FVAL                                           0xa
+#define HWIO_GCC_RPMH_SYS_NOC_SYS_NOC_PERF13_DFSR_SRC_DIV_DIV6_FVAL                                             0xb
+#define HWIO_GCC_RPMH_SYS_NOC_SYS_NOC_PERF13_DFSR_SRC_DIV_DIV6_5_FVAL                                           0xc
+#define HWIO_GCC_RPMH_SYS_NOC_SYS_NOC_PERF13_DFSR_SRC_DIV_DIV7_FVAL                                             0xd
+#define HWIO_GCC_RPMH_SYS_NOC_SYS_NOC_PERF13_DFSR_SRC_DIV_DIV7_5_FVAL                                           0xe
+#define HWIO_GCC_RPMH_SYS_NOC_SYS_NOC_PERF13_DFSR_SRC_DIV_DIV8_FVAL                                             0xf
+#define HWIO_GCC_RPMH_SYS_NOC_SYS_NOC_PERF13_DFSR_SRC_DIV_DIV8_5_FVAL                                          0x10
+#define HWIO_GCC_RPMH_SYS_NOC_SYS_NOC_PERF13_DFSR_SRC_DIV_DIV9_FVAL                                            0x11
+#define HWIO_GCC_RPMH_SYS_NOC_SYS_NOC_PERF13_DFSR_SRC_DIV_DIV9_5_FVAL                                          0x12
+#define HWIO_GCC_RPMH_SYS_NOC_SYS_NOC_PERF13_DFSR_SRC_DIV_DIV10_FVAL                                           0x13
+#define HWIO_GCC_RPMH_SYS_NOC_SYS_NOC_PERF13_DFSR_SRC_DIV_DIV10_5_FVAL                                         0x14
+#define HWIO_GCC_RPMH_SYS_NOC_SYS_NOC_PERF13_DFSR_SRC_DIV_DIV11_FVAL                                           0x15
+#define HWIO_GCC_RPMH_SYS_NOC_SYS_NOC_PERF13_DFSR_SRC_DIV_DIV11_5_FVAL                                         0x16
+#define HWIO_GCC_RPMH_SYS_NOC_SYS_NOC_PERF13_DFSR_SRC_DIV_DIV12_FVAL                                           0x17
+#define HWIO_GCC_RPMH_SYS_NOC_SYS_NOC_PERF13_DFSR_SRC_DIV_DIV12_5_FVAL                                         0x18
+#define HWIO_GCC_RPMH_SYS_NOC_SYS_NOC_PERF13_DFSR_SRC_DIV_DIV13_FVAL                                           0x19
+#define HWIO_GCC_RPMH_SYS_NOC_SYS_NOC_PERF13_DFSR_SRC_DIV_DIV13_5_FVAL                                         0x1a
+#define HWIO_GCC_RPMH_SYS_NOC_SYS_NOC_PERF13_DFSR_SRC_DIV_DIV14_FVAL                                           0x1b
+#define HWIO_GCC_RPMH_SYS_NOC_SYS_NOC_PERF13_DFSR_SRC_DIV_DIV14_5_FVAL                                         0x1c
+#define HWIO_GCC_RPMH_SYS_NOC_SYS_NOC_PERF13_DFSR_SRC_DIV_DIV15_FVAL                                           0x1d
+#define HWIO_GCC_RPMH_SYS_NOC_SYS_NOC_PERF13_DFSR_SRC_DIV_DIV15_5_FVAL                                         0x1e
+#define HWIO_GCC_RPMH_SYS_NOC_SYS_NOC_PERF13_DFSR_SRC_DIV_DIV16_FVAL                                           0x1f
+
+#define HWIO_GCC_RPMH_SYS_NOC_SYS_NOC_PERF14_DFSR_ADDR                                                   (GCC_CLK_CTL_REG_REG_BASE      + 0x00000074)
+#define HWIO_GCC_RPMH_SYS_NOC_SYS_NOC_PERF14_DFSR_PHYS                                                   (GCC_CLK_CTL_REG_REG_BASE_PHYS + 0x00000074)
+#define HWIO_GCC_RPMH_SYS_NOC_SYS_NOC_PERF14_DFSR_OFFS                                                   (GCC_CLK_CTL_REG_REG_BASE_OFFS + 0x00000074)
+#define HWIO_GCC_RPMH_SYS_NOC_SYS_NOC_PERF14_DFSR_RMSK                                                        0x71f
+#define HWIO_GCC_RPMH_SYS_NOC_SYS_NOC_PERF14_DFSR_ATTR                                                          0x3
+#define HWIO_GCC_RPMH_SYS_NOC_SYS_NOC_PERF14_DFSR_IN          \
+        in_dword_masked(HWIO_GCC_RPMH_SYS_NOC_SYS_NOC_PERF14_DFSR_ADDR, HWIO_GCC_RPMH_SYS_NOC_SYS_NOC_PERF14_DFSR_RMSK)
+#define HWIO_GCC_RPMH_SYS_NOC_SYS_NOC_PERF14_DFSR_INM(m)      \
+        in_dword_masked(HWIO_GCC_RPMH_SYS_NOC_SYS_NOC_PERF14_DFSR_ADDR, m)
+#define HWIO_GCC_RPMH_SYS_NOC_SYS_NOC_PERF14_DFSR_OUT(v)      \
+        out_dword(HWIO_GCC_RPMH_SYS_NOC_SYS_NOC_PERF14_DFSR_ADDR,v)
+#define HWIO_GCC_RPMH_SYS_NOC_SYS_NOC_PERF14_DFSR_OUTM(m,v) \
+        out_dword_masked_ns(HWIO_GCC_RPMH_SYS_NOC_SYS_NOC_PERF14_DFSR_ADDR,m,v,HWIO_GCC_RPMH_SYS_NOC_SYS_NOC_PERF14_DFSR_IN)
+#define HWIO_GCC_RPMH_SYS_NOC_SYS_NOC_PERF14_DFSR_SRC_SEL_BMSK                                                0x700
+#define HWIO_GCC_RPMH_SYS_NOC_SYS_NOC_PERF14_DFSR_SRC_SEL_SHFT                                                  0x8
+#define HWIO_GCC_RPMH_SYS_NOC_SYS_NOC_PERF14_DFSR_SRC_SEL_SRC0_FVAL                                             0x0
+#define HWIO_GCC_RPMH_SYS_NOC_SYS_NOC_PERF14_DFSR_SRC_SEL_SRC1_FVAL                                             0x1
+#define HWIO_GCC_RPMH_SYS_NOC_SYS_NOC_PERF14_DFSR_SRC_SEL_SRC2_FVAL                                             0x2
+#define HWIO_GCC_RPMH_SYS_NOC_SYS_NOC_PERF14_DFSR_SRC_SEL_SRC3_FVAL                                             0x3
+#define HWIO_GCC_RPMH_SYS_NOC_SYS_NOC_PERF14_DFSR_SRC_SEL_SRC4_FVAL                                             0x4
+#define HWIO_GCC_RPMH_SYS_NOC_SYS_NOC_PERF14_DFSR_SRC_SEL_SRC5_FVAL                                             0x5
+#define HWIO_GCC_RPMH_SYS_NOC_SYS_NOC_PERF14_DFSR_SRC_SEL_SRC6_FVAL                                             0x6
+#define HWIO_GCC_RPMH_SYS_NOC_SYS_NOC_PERF14_DFSR_SRC_SEL_SRC7_FVAL                                             0x7
+#define HWIO_GCC_RPMH_SYS_NOC_SYS_NOC_PERF14_DFSR_SRC_DIV_BMSK                                                 0x1f
+#define HWIO_GCC_RPMH_SYS_NOC_SYS_NOC_PERF14_DFSR_SRC_DIV_SHFT                                                  0x0
+#define HWIO_GCC_RPMH_SYS_NOC_SYS_NOC_PERF14_DFSR_SRC_DIV_BYPASS_FVAL                                           0x0
+#define HWIO_GCC_RPMH_SYS_NOC_SYS_NOC_PERF14_DFSR_SRC_DIV_DIV1_FVAL                                             0x1
+#define HWIO_GCC_RPMH_SYS_NOC_SYS_NOC_PERF14_DFSR_SRC_DIV_DIV1_5_FVAL                                           0x2
+#define HWIO_GCC_RPMH_SYS_NOC_SYS_NOC_PERF14_DFSR_SRC_DIV_DIV2_FVAL                                             0x3
+#define HWIO_GCC_RPMH_SYS_NOC_SYS_NOC_PERF14_DFSR_SRC_DIV_DIV2_5_FVAL                                           0x4
+#define HWIO_GCC_RPMH_SYS_NOC_SYS_NOC_PERF14_DFSR_SRC_DIV_DIV3_FVAL                                             0x5
+#define HWIO_GCC_RPMH_SYS_NOC_SYS_NOC_PERF14_DFSR_SRC_DIV_DIV3_5_FVAL                                           0x6
+#define HWIO_GCC_RPMH_SYS_NOC_SYS_NOC_PERF14_DFSR_SRC_DIV_DIV4_FVAL                                             0x7
+#define HWIO_GCC_RPMH_SYS_NOC_SYS_NOC_PERF14_DFSR_SRC_DIV_DIV4_5_FVAL                                           0x8
+#define HWIO_GCC_RPMH_SYS_NOC_SYS_NOC_PERF14_DFSR_SRC_DIV_DIV5_FVAL                                             0x9
+#define HWIO_GCC_RPMH_SYS_NOC_SYS_NOC_PERF14_DFSR_SRC_DIV_DIV5_5_FVAL                                           0xa
+#define HWIO_GCC_RPMH_SYS_NOC_SYS_NOC_PERF14_DFSR_SRC_DIV_DIV6_FVAL                                             0xb
+#define HWIO_GCC_RPMH_SYS_NOC_SYS_NOC_PERF14_DFSR_SRC_DIV_DIV6_5_FVAL                                           0xc
+#define HWIO_GCC_RPMH_SYS_NOC_SYS_NOC_PERF14_DFSR_SRC_DIV_DIV7_FVAL                                             0xd
+#define HWIO_GCC_RPMH_SYS_NOC_SYS_NOC_PERF14_DFSR_SRC_DIV_DIV7_5_FVAL                                           0xe
+#define HWIO_GCC_RPMH_SYS_NOC_SYS_NOC_PERF14_DFSR_SRC_DIV_DIV8_FVAL                                             0xf
+#define HWIO_GCC_RPMH_SYS_NOC_SYS_NOC_PERF14_DFSR_SRC_DIV_DIV8_5_FVAL                                          0x10
+#define HWIO_GCC_RPMH_SYS_NOC_SYS_NOC_PERF14_DFSR_SRC_DIV_DIV9_FVAL                                            0x11
+#define HWIO_GCC_RPMH_SYS_NOC_SYS_NOC_PERF14_DFSR_SRC_DIV_DIV9_5_FVAL                                          0x12
+#define HWIO_GCC_RPMH_SYS_NOC_SYS_NOC_PERF14_DFSR_SRC_DIV_DIV10_FVAL                                           0x13
+#define HWIO_GCC_RPMH_SYS_NOC_SYS_NOC_PERF14_DFSR_SRC_DIV_DIV10_5_FVAL                                         0x14
+#define HWIO_GCC_RPMH_SYS_NOC_SYS_NOC_PERF14_DFSR_SRC_DIV_DIV11_FVAL                                           0x15
+#define HWIO_GCC_RPMH_SYS_NOC_SYS_NOC_PERF14_DFSR_SRC_DIV_DIV11_5_FVAL                                         0x16
+#define HWIO_GCC_RPMH_SYS_NOC_SYS_NOC_PERF14_DFSR_SRC_DIV_DIV12_FVAL                                           0x17
+#define HWIO_GCC_RPMH_SYS_NOC_SYS_NOC_PERF14_DFSR_SRC_DIV_DIV12_5_FVAL                                         0x18
+#define HWIO_GCC_RPMH_SYS_NOC_SYS_NOC_PERF14_DFSR_SRC_DIV_DIV13_FVAL                                           0x19
+#define HWIO_GCC_RPMH_SYS_NOC_SYS_NOC_PERF14_DFSR_SRC_DIV_DIV13_5_FVAL                                         0x1a
+#define HWIO_GCC_RPMH_SYS_NOC_SYS_NOC_PERF14_DFSR_SRC_DIV_DIV14_FVAL                                           0x1b
+#define HWIO_GCC_RPMH_SYS_NOC_SYS_NOC_PERF14_DFSR_SRC_DIV_DIV14_5_FVAL                                         0x1c
+#define HWIO_GCC_RPMH_SYS_NOC_SYS_NOC_PERF14_DFSR_SRC_DIV_DIV15_FVAL                                           0x1d
+#define HWIO_GCC_RPMH_SYS_NOC_SYS_NOC_PERF14_DFSR_SRC_DIV_DIV15_5_FVAL                                         0x1e
+#define HWIO_GCC_RPMH_SYS_NOC_SYS_NOC_PERF14_DFSR_SRC_DIV_DIV16_FVAL                                           0x1f
+
+#define HWIO_GCC_RPMH_SYS_NOC_SYS_NOC_PERF15_DFSR_ADDR                                                   (GCC_CLK_CTL_REG_REG_BASE      + 0x00000078)
+#define HWIO_GCC_RPMH_SYS_NOC_SYS_NOC_PERF15_DFSR_PHYS                                                   (GCC_CLK_CTL_REG_REG_BASE_PHYS + 0x00000078)
+#define HWIO_GCC_RPMH_SYS_NOC_SYS_NOC_PERF15_DFSR_OFFS                                                   (GCC_CLK_CTL_REG_REG_BASE_OFFS + 0x00000078)
+#define HWIO_GCC_RPMH_SYS_NOC_SYS_NOC_PERF15_DFSR_RMSK                                                        0x71f
+#define HWIO_GCC_RPMH_SYS_NOC_SYS_NOC_PERF15_DFSR_ATTR                                                          0x3
+#define HWIO_GCC_RPMH_SYS_NOC_SYS_NOC_PERF15_DFSR_IN          \
+        in_dword_masked(HWIO_GCC_RPMH_SYS_NOC_SYS_NOC_PERF15_DFSR_ADDR, HWIO_GCC_RPMH_SYS_NOC_SYS_NOC_PERF15_DFSR_RMSK)
+#define HWIO_GCC_RPMH_SYS_NOC_SYS_NOC_PERF15_DFSR_INM(m)      \
+        in_dword_masked(HWIO_GCC_RPMH_SYS_NOC_SYS_NOC_PERF15_DFSR_ADDR, m)
+#define HWIO_GCC_RPMH_SYS_NOC_SYS_NOC_PERF15_DFSR_OUT(v)      \
+        out_dword(HWIO_GCC_RPMH_SYS_NOC_SYS_NOC_PERF15_DFSR_ADDR,v)
+#define HWIO_GCC_RPMH_SYS_NOC_SYS_NOC_PERF15_DFSR_OUTM(m,v) \
+        out_dword_masked_ns(HWIO_GCC_RPMH_SYS_NOC_SYS_NOC_PERF15_DFSR_ADDR,m,v,HWIO_GCC_RPMH_SYS_NOC_SYS_NOC_PERF15_DFSR_IN)
+#define HWIO_GCC_RPMH_SYS_NOC_SYS_NOC_PERF15_DFSR_SRC_SEL_BMSK                                                0x700
+#define HWIO_GCC_RPMH_SYS_NOC_SYS_NOC_PERF15_DFSR_SRC_SEL_SHFT                                                  0x8
+#define HWIO_GCC_RPMH_SYS_NOC_SYS_NOC_PERF15_DFSR_SRC_SEL_SRC0_FVAL                                             0x0
+#define HWIO_GCC_RPMH_SYS_NOC_SYS_NOC_PERF15_DFSR_SRC_SEL_SRC1_FVAL                                             0x1
+#define HWIO_GCC_RPMH_SYS_NOC_SYS_NOC_PERF15_DFSR_SRC_SEL_SRC2_FVAL                                             0x2
+#define HWIO_GCC_RPMH_SYS_NOC_SYS_NOC_PERF15_DFSR_SRC_SEL_SRC3_FVAL                                             0x3
+#define HWIO_GCC_RPMH_SYS_NOC_SYS_NOC_PERF15_DFSR_SRC_SEL_SRC4_FVAL                                             0x4
+#define HWIO_GCC_RPMH_SYS_NOC_SYS_NOC_PERF15_DFSR_SRC_SEL_SRC5_FVAL                                             0x5
+#define HWIO_GCC_RPMH_SYS_NOC_SYS_NOC_PERF15_DFSR_SRC_SEL_SRC6_FVAL                                             0x6
+#define HWIO_GCC_RPMH_SYS_NOC_SYS_NOC_PERF15_DFSR_SRC_SEL_SRC7_FVAL                                             0x7
+#define HWIO_GCC_RPMH_SYS_NOC_SYS_NOC_PERF15_DFSR_SRC_DIV_BMSK                                                 0x1f
+#define HWIO_GCC_RPMH_SYS_NOC_SYS_NOC_PERF15_DFSR_SRC_DIV_SHFT                                                  0x0
+#define HWIO_GCC_RPMH_SYS_NOC_SYS_NOC_PERF15_DFSR_SRC_DIV_BYPASS_FVAL                                           0x0
+#define HWIO_GCC_RPMH_SYS_NOC_SYS_NOC_PERF15_DFSR_SRC_DIV_DIV1_FVAL                                             0x1
+#define HWIO_GCC_RPMH_SYS_NOC_SYS_NOC_PERF15_DFSR_SRC_DIV_DIV1_5_FVAL                                           0x2
+#define HWIO_GCC_RPMH_SYS_NOC_SYS_NOC_PERF15_DFSR_SRC_DIV_DIV2_FVAL                                             0x3
+#define HWIO_GCC_RPMH_SYS_NOC_SYS_NOC_PERF15_DFSR_SRC_DIV_DIV2_5_FVAL                                           0x4
+#define HWIO_GCC_RPMH_SYS_NOC_SYS_NOC_PERF15_DFSR_SRC_DIV_DIV3_FVAL                                             0x5
+#define HWIO_GCC_RPMH_SYS_NOC_SYS_NOC_PERF15_DFSR_SRC_DIV_DIV3_5_FVAL                                           0x6
+#define HWIO_GCC_RPMH_SYS_NOC_SYS_NOC_PERF15_DFSR_SRC_DIV_DIV4_FVAL                                             0x7
+#define HWIO_GCC_RPMH_SYS_NOC_SYS_NOC_PERF15_DFSR_SRC_DIV_DIV4_5_FVAL                                           0x8
+#define HWIO_GCC_RPMH_SYS_NOC_SYS_NOC_PERF15_DFSR_SRC_DIV_DIV5_FVAL                                             0x9
+#define HWIO_GCC_RPMH_SYS_NOC_SYS_NOC_PERF15_DFSR_SRC_DIV_DIV5_5_FVAL                                           0xa
+#define HWIO_GCC_RPMH_SYS_NOC_SYS_NOC_PERF15_DFSR_SRC_DIV_DIV6_FVAL                                             0xb
+#define HWIO_GCC_RPMH_SYS_NOC_SYS_NOC_PERF15_DFSR_SRC_DIV_DIV6_5_FVAL                                           0xc
+#define HWIO_GCC_RPMH_SYS_NOC_SYS_NOC_PERF15_DFSR_SRC_DIV_DIV7_FVAL                                             0xd
+#define HWIO_GCC_RPMH_SYS_NOC_SYS_NOC_PERF15_DFSR_SRC_DIV_DIV7_5_FVAL                                           0xe
+#define HWIO_GCC_RPMH_SYS_NOC_SYS_NOC_PERF15_DFSR_SRC_DIV_DIV8_FVAL                                             0xf
+#define HWIO_GCC_RPMH_SYS_NOC_SYS_NOC_PERF15_DFSR_SRC_DIV_DIV8_5_FVAL                                          0x10
+#define HWIO_GCC_RPMH_SYS_NOC_SYS_NOC_PERF15_DFSR_SRC_DIV_DIV9_FVAL                                            0x11
+#define HWIO_GCC_RPMH_SYS_NOC_SYS_NOC_PERF15_DFSR_SRC_DIV_DIV9_5_FVAL                                          0x12
+#define HWIO_GCC_RPMH_SYS_NOC_SYS_NOC_PERF15_DFSR_SRC_DIV_DIV10_FVAL                                           0x13
+#define HWIO_GCC_RPMH_SYS_NOC_SYS_NOC_PERF15_DFSR_SRC_DIV_DIV10_5_FVAL                                         0x14
+#define HWIO_GCC_RPMH_SYS_NOC_SYS_NOC_PERF15_DFSR_SRC_DIV_DIV11_FVAL                                           0x15
+#define HWIO_GCC_RPMH_SYS_NOC_SYS_NOC_PERF15_DFSR_SRC_DIV_DIV11_5_FVAL                                         0x16
+#define HWIO_GCC_RPMH_SYS_NOC_SYS_NOC_PERF15_DFSR_SRC_DIV_DIV12_FVAL                                           0x17
+#define HWIO_GCC_RPMH_SYS_NOC_SYS_NOC_PERF15_DFSR_SRC_DIV_DIV12_5_FVAL                                         0x18
+#define HWIO_GCC_RPMH_SYS_NOC_SYS_NOC_PERF15_DFSR_SRC_DIV_DIV13_FVAL                                           0x19
+#define HWIO_GCC_RPMH_SYS_NOC_SYS_NOC_PERF15_DFSR_SRC_DIV_DIV13_5_FVAL                                         0x1a
+#define HWIO_GCC_RPMH_SYS_NOC_SYS_NOC_PERF15_DFSR_SRC_DIV_DIV14_FVAL                                           0x1b
+#define HWIO_GCC_RPMH_SYS_NOC_SYS_NOC_PERF15_DFSR_SRC_DIV_DIV14_5_FVAL                                         0x1c
+#define HWIO_GCC_RPMH_SYS_NOC_SYS_NOC_PERF15_DFSR_SRC_DIV_DIV15_FVAL                                           0x1d
+#define HWIO_GCC_RPMH_SYS_NOC_SYS_NOC_PERF15_DFSR_SRC_DIV_DIV15_5_FVAL                                         0x1e
+#define HWIO_GCC_RPMH_SYS_NOC_SYS_NOC_PERF15_DFSR_SRC_DIV_DIV16_FVAL                                           0x1f
+
+#define HWIO_GCC_SYS_NOC_CMD_RCGR_ADDR                                                                   (GCC_CLK_CTL_REG_REG_BASE      + 0x00000020)
+#define HWIO_GCC_SYS_NOC_CMD_RCGR_PHYS                                                                   (GCC_CLK_CTL_REG_REG_BASE_PHYS + 0x00000020)
+#define HWIO_GCC_SYS_NOC_CMD_RCGR_OFFS                                                                   (GCC_CLK_CTL_REG_REG_BASE_OFFS + 0x00000020)
+#define HWIO_GCC_SYS_NOC_CMD_RCGR_RMSK                                                                   0x80000013
+#define HWIO_GCC_SYS_NOC_CMD_RCGR_ATTR                                                                          0x3
+#define HWIO_GCC_SYS_NOC_CMD_RCGR_IN          \
+        in_dword_masked(HWIO_GCC_SYS_NOC_CMD_RCGR_ADDR, HWIO_GCC_SYS_NOC_CMD_RCGR_RMSK)
+#define HWIO_GCC_SYS_NOC_CMD_RCGR_INM(m)      \
+        in_dword_masked(HWIO_GCC_SYS_NOC_CMD_RCGR_ADDR, m)
+#define HWIO_GCC_SYS_NOC_CMD_RCGR_OUT(v)      \
+        out_dword(HWIO_GCC_SYS_NOC_CMD_RCGR_ADDR,v)
+#define HWIO_GCC_SYS_NOC_CMD_RCGR_OUTM(m,v) \
+        out_dword_masked_ns(HWIO_GCC_SYS_NOC_CMD_RCGR_ADDR,m,v,HWIO_GCC_SYS_NOC_CMD_RCGR_IN)
+#define HWIO_GCC_SYS_NOC_CMD_RCGR_ROOT_OFF_BMSK                                                          0x80000000
+#define HWIO_GCC_SYS_NOC_CMD_RCGR_ROOT_OFF_SHFT                                                                0x1f
+#define HWIO_GCC_SYS_NOC_CMD_RCGR_DIRTY_CFG_RCGR_BMSK                                                          0x10
+#define HWIO_GCC_SYS_NOC_CMD_RCGR_DIRTY_CFG_RCGR_SHFT                                                           0x4
+#define HWIO_GCC_SYS_NOC_CMD_RCGR_ROOT_EN_BMSK                                                                  0x2
+#define HWIO_GCC_SYS_NOC_CMD_RCGR_ROOT_EN_SHFT                                                                  0x1
+#define HWIO_GCC_SYS_NOC_CMD_RCGR_ROOT_EN_DISABLE_FVAL                                                          0x0
+#define HWIO_GCC_SYS_NOC_CMD_RCGR_ROOT_EN_ENABLE_FVAL                                                           0x1
+#define HWIO_GCC_SYS_NOC_CMD_RCGR_UPDATE_BMSK                                                                   0x1
+#define HWIO_GCC_SYS_NOC_CMD_RCGR_UPDATE_SHFT                                                                   0x0
+#define HWIO_GCC_SYS_NOC_CMD_RCGR_UPDATE_DISABLE_FVAL                                                           0x0
+#define HWIO_GCC_SYS_NOC_CMD_RCGR_UPDATE_ENABLE_FVAL                                                            0x1
+
+#define HWIO_GCC_SYS_NOC_CFG_RCGR_ADDR                                                                   (GCC_CLK_CTL_REG_REG_BASE      + 0x00000024)
+#define HWIO_GCC_SYS_NOC_CFG_RCGR_PHYS                                                                   (GCC_CLK_CTL_REG_REG_BASE_PHYS + 0x00000024)
+#define HWIO_GCC_SYS_NOC_CFG_RCGR_OFFS                                                                   (GCC_CLK_CTL_REG_REG_BASE_OFFS + 0x00000024)
+#define HWIO_GCC_SYS_NOC_CFG_RCGR_RMSK                                                                     0x11071f
+#define HWIO_GCC_SYS_NOC_CFG_RCGR_ATTR                                                                          0x3
+#define HWIO_GCC_SYS_NOC_CFG_RCGR_IN          \
+        in_dword_masked(HWIO_GCC_SYS_NOC_CFG_RCGR_ADDR, HWIO_GCC_SYS_NOC_CFG_RCGR_RMSK)
+#define HWIO_GCC_SYS_NOC_CFG_RCGR_INM(m)      \
+        in_dword_masked(HWIO_GCC_SYS_NOC_CFG_RCGR_ADDR, m)
+#define HWIO_GCC_SYS_NOC_CFG_RCGR_OUT(v)      \
+        out_dword(HWIO_GCC_SYS_NOC_CFG_RCGR_ADDR,v)
+#define HWIO_GCC_SYS_NOC_CFG_RCGR_OUTM(m,v) \
+        out_dword_masked_ns(HWIO_GCC_SYS_NOC_CFG_RCGR_ADDR,m,v,HWIO_GCC_SYS_NOC_CFG_RCGR_IN)
+#define HWIO_GCC_SYS_NOC_CFG_RCGR_HW_CLK_CONTROL_BMSK                                                      0x100000
+#define HWIO_GCC_SYS_NOC_CFG_RCGR_HW_CLK_CONTROL_SHFT                                                          0x14
+#define HWIO_GCC_SYS_NOC_CFG_RCGR_HW_CLK_CONTROL_DISABLE_FVAL                                                   0x0
+#define HWIO_GCC_SYS_NOC_CFG_RCGR_HW_CLK_CONTROL_ENABLE_FVAL                                                    0x1
+#define HWIO_GCC_SYS_NOC_CFG_RCGR_RCGLITE_DISABLE_BMSK                                                      0x10000
+#define HWIO_GCC_SYS_NOC_CFG_RCGR_RCGLITE_DISABLE_SHFT                                                         0x10
+#define HWIO_GCC_SYS_NOC_CFG_RCGR_RCGLITE_DISABLE_RCGLITE_ENABLED_FVAL                                          0x0
+#define HWIO_GCC_SYS_NOC_CFG_RCGR_RCGLITE_DISABLE_RCGLITE_DISABLED_FVAL                                         0x1
+#define HWIO_GCC_SYS_NOC_CFG_RCGR_SRC_SEL_BMSK                                                                0x700
+#define HWIO_GCC_SYS_NOC_CFG_RCGR_SRC_SEL_SHFT                                                                  0x8
+#define HWIO_GCC_SYS_NOC_CFG_RCGR_SRC_SEL_SRC0_FVAL                                                             0x0
+#define HWIO_GCC_SYS_NOC_CFG_RCGR_SRC_SEL_SRC1_FVAL                                                             0x1
+#define HWIO_GCC_SYS_NOC_CFG_RCGR_SRC_SEL_SRC2_FVAL                                                             0x2
+#define HWIO_GCC_SYS_NOC_CFG_RCGR_SRC_SEL_SRC3_FVAL                                                             0x3
+#define HWIO_GCC_SYS_NOC_CFG_RCGR_SRC_SEL_SRC4_FVAL                                                             0x4
+#define HWIO_GCC_SYS_NOC_CFG_RCGR_SRC_SEL_SRC5_FVAL                                                             0x5
+#define HWIO_GCC_SYS_NOC_CFG_RCGR_SRC_SEL_SRC6_FVAL                                                             0x6
+#define HWIO_GCC_SYS_NOC_CFG_RCGR_SRC_SEL_SRC7_FVAL                                                             0x7
+#define HWIO_GCC_SYS_NOC_CFG_RCGR_SRC_DIV_BMSK                                                                 0x1f
+#define HWIO_GCC_SYS_NOC_CFG_RCGR_SRC_DIV_SHFT                                                                  0x0
+#define HWIO_GCC_SYS_NOC_CFG_RCGR_SRC_DIV_BYPASS_FVAL                                                           0x0
+#define HWIO_GCC_SYS_NOC_CFG_RCGR_SRC_DIV_DIV1_FVAL                                                             0x1
+#define HWIO_GCC_SYS_NOC_CFG_RCGR_SRC_DIV_DIV1_5_FVAL                                                           0x2
+#define HWIO_GCC_SYS_NOC_CFG_RCGR_SRC_DIV_DIV2_FVAL                                                             0x3
+#define HWIO_GCC_SYS_NOC_CFG_RCGR_SRC_DIV_DIV2_5_FVAL                                                           0x4
+#define HWIO_GCC_SYS_NOC_CFG_RCGR_SRC_DIV_DIV3_FVAL                                                             0x5
+#define HWIO_GCC_SYS_NOC_CFG_RCGR_SRC_DIV_DIV3_5_FVAL                                                           0x6
+#define HWIO_GCC_SYS_NOC_CFG_RCGR_SRC_DIV_DIV4_FVAL                                                             0x7
+#define HWIO_GCC_SYS_NOC_CFG_RCGR_SRC_DIV_DIV4_5_FVAL                                                           0x8
+#define HWIO_GCC_SYS_NOC_CFG_RCGR_SRC_DIV_DIV5_FVAL                                                             0x9
+#define HWIO_GCC_SYS_NOC_CFG_RCGR_SRC_DIV_DIV5_5_FVAL                                                           0xa
+#define HWIO_GCC_SYS_NOC_CFG_RCGR_SRC_DIV_DIV6_FVAL                                                             0xb
+#define HWIO_GCC_SYS_NOC_CFG_RCGR_SRC_DIV_DIV6_5_FVAL                                                           0xc
+#define HWIO_GCC_SYS_NOC_CFG_RCGR_SRC_DIV_DIV7_FVAL                                                             0xd
+#define HWIO_GCC_SYS_NOC_CFG_RCGR_SRC_DIV_DIV7_5_FVAL                                                           0xe
+#define HWIO_GCC_SYS_NOC_CFG_RCGR_SRC_DIV_DIV8_FVAL                                                             0xf
+#define HWIO_GCC_SYS_NOC_CFG_RCGR_SRC_DIV_DIV8_5_FVAL                                                          0x10
+#define HWIO_GCC_SYS_NOC_CFG_RCGR_SRC_DIV_DIV9_FVAL                                                            0x11
+#define HWIO_GCC_SYS_NOC_CFG_RCGR_SRC_DIV_DIV9_5_FVAL                                                          0x12
+#define HWIO_GCC_SYS_NOC_CFG_RCGR_SRC_DIV_DIV10_FVAL                                                           0x13
+#define HWIO_GCC_SYS_NOC_CFG_RCGR_SRC_DIV_DIV10_5_FVAL                                                         0x14
+#define HWIO_GCC_SYS_NOC_CFG_RCGR_SRC_DIV_DIV11_FVAL                                                           0x15
+#define HWIO_GCC_SYS_NOC_CFG_RCGR_SRC_DIV_DIV11_5_FVAL                                                         0x16
+#define HWIO_GCC_SYS_NOC_CFG_RCGR_SRC_DIV_DIV12_FVAL                                                           0x17
+#define HWIO_GCC_SYS_NOC_CFG_RCGR_SRC_DIV_DIV12_5_FVAL                                                         0x18
+#define HWIO_GCC_SYS_NOC_CFG_RCGR_SRC_DIV_DIV13_FVAL                                                           0x19
+#define HWIO_GCC_SYS_NOC_CFG_RCGR_SRC_DIV_DIV13_5_FVAL                                                         0x1a
+#define HWIO_GCC_SYS_NOC_CFG_RCGR_SRC_DIV_DIV14_FVAL                                                           0x1b
+#define HWIO_GCC_SYS_NOC_CFG_RCGR_SRC_DIV_DIV14_5_FVAL                                                         0x1c
+#define HWIO_GCC_SYS_NOC_CFG_RCGR_SRC_DIV_DIV15_FVAL                                                           0x1d
+#define HWIO_GCC_SYS_NOC_CFG_RCGR_SRC_DIV_DIV15_5_FVAL                                                         0x1e
+#define HWIO_GCC_SYS_NOC_CFG_RCGR_SRC_DIV_DIV16_FVAL                                                           0x1f
+
+#define HWIO_GCC_SYS_NOC_DCD_CDIV_DCDR_ADDR                                                              (GCC_CLK_CTL_REG_REG_BASE      + 0x0000014c)
+#define HWIO_GCC_SYS_NOC_DCD_CDIV_DCDR_PHYS                                                              (GCC_CLK_CTL_REG_REG_BASE_PHYS + 0x0000014c)
+#define HWIO_GCC_SYS_NOC_DCD_CDIV_DCDR_OFFS                                                              (GCC_CLK_CTL_REG_REG_BASE_OFFS + 0x0000014c)
+#define HWIO_GCC_SYS_NOC_DCD_CDIV_DCDR_RMSK                                                                     0x1
+#define HWIO_GCC_SYS_NOC_DCD_CDIV_DCDR_ATTR                                                                     0x3
+#define HWIO_GCC_SYS_NOC_DCD_CDIV_DCDR_IN          \
+        in_dword_masked(HWIO_GCC_SYS_NOC_DCD_CDIV_DCDR_ADDR, HWIO_GCC_SYS_NOC_DCD_CDIV_DCDR_RMSK)
+#define HWIO_GCC_SYS_NOC_DCD_CDIV_DCDR_INM(m)      \
+        in_dword_masked(HWIO_GCC_SYS_NOC_DCD_CDIV_DCDR_ADDR, m)
+#define HWIO_GCC_SYS_NOC_DCD_CDIV_DCDR_OUT(v)      \
+        out_dword(HWIO_GCC_SYS_NOC_DCD_CDIV_DCDR_ADDR,v)
+#define HWIO_GCC_SYS_NOC_DCD_CDIV_DCDR_OUTM(m,v) \
+        out_dword_masked_ns(HWIO_GCC_SYS_NOC_DCD_CDIV_DCDR_ADDR,m,v,HWIO_GCC_SYS_NOC_DCD_CDIV_DCDR_IN)
+#define HWIO_GCC_SYS_NOC_DCD_CDIV_DCDR_DCD_ENABLE_BMSK                                                          0x1
+#define HWIO_GCC_SYS_NOC_DCD_CDIV_DCDR_DCD_ENABLE_SHFT                                                          0x0
+#define HWIO_GCC_SYS_NOC_DCD_CDIV_DCDR_DCD_ENABLE_DISABLE_FVAL                                                  0x0
+#define HWIO_GCC_SYS_NOC_DCD_CDIV_DCDR_DCD_ENABLE_ENABLE_FVAL                                                   0x1
+
+#define HWIO_GCC_RPMH_SYS_NOC_SYS_NOC_HS_PERF0_DFSR_ADDR                                                 (GCC_CLK_CTL_REG_REG_BASE      + 0x0000016c)
+#define HWIO_GCC_RPMH_SYS_NOC_SYS_NOC_HS_PERF0_DFSR_PHYS                                                 (GCC_CLK_CTL_REG_REG_BASE_PHYS + 0x0000016c)
+#define HWIO_GCC_RPMH_SYS_NOC_SYS_NOC_HS_PERF0_DFSR_OFFS                                                 (GCC_CLK_CTL_REG_REG_BASE_OFFS + 0x0000016c)
+#define HWIO_GCC_RPMH_SYS_NOC_SYS_NOC_HS_PERF0_DFSR_RMSK                                                      0x71f
+#define HWIO_GCC_RPMH_SYS_NOC_SYS_NOC_HS_PERF0_DFSR_ATTR                                                        0x3
+#define HWIO_GCC_RPMH_SYS_NOC_SYS_NOC_HS_PERF0_DFSR_IN          \
+        in_dword_masked(HWIO_GCC_RPMH_SYS_NOC_SYS_NOC_HS_PERF0_DFSR_ADDR, HWIO_GCC_RPMH_SYS_NOC_SYS_NOC_HS_PERF0_DFSR_RMSK)
+#define HWIO_GCC_RPMH_SYS_NOC_SYS_NOC_HS_PERF0_DFSR_INM(m)      \
+        in_dword_masked(HWIO_GCC_RPMH_SYS_NOC_SYS_NOC_HS_PERF0_DFSR_ADDR, m)
+#define HWIO_GCC_RPMH_SYS_NOC_SYS_NOC_HS_PERF0_DFSR_OUT(v)      \
+        out_dword(HWIO_GCC_RPMH_SYS_NOC_SYS_NOC_HS_PERF0_DFSR_ADDR,v)
+#define HWIO_GCC_RPMH_SYS_NOC_SYS_NOC_HS_PERF0_DFSR_OUTM(m,v) \
+        out_dword_masked_ns(HWIO_GCC_RPMH_SYS_NOC_SYS_NOC_HS_PERF0_DFSR_ADDR,m,v,HWIO_GCC_RPMH_SYS_NOC_SYS_NOC_HS_PERF0_DFSR_IN)
+#define HWIO_GCC_RPMH_SYS_NOC_SYS_NOC_HS_PERF0_DFSR_SRC_SEL_BMSK                                              0x700
+#define HWIO_GCC_RPMH_SYS_NOC_SYS_NOC_HS_PERF0_DFSR_SRC_SEL_SHFT                                                0x8
+#define HWIO_GCC_RPMH_SYS_NOC_SYS_NOC_HS_PERF0_DFSR_SRC_SEL_SRC0_FVAL                                           0x0
+#define HWIO_GCC_RPMH_SYS_NOC_SYS_NOC_HS_PERF0_DFSR_SRC_SEL_SRC1_FVAL                                           0x1
+#define HWIO_GCC_RPMH_SYS_NOC_SYS_NOC_HS_PERF0_DFSR_SRC_SEL_SRC2_FVAL                                           0x2
+#define HWIO_GCC_RPMH_SYS_NOC_SYS_NOC_HS_PERF0_DFSR_SRC_SEL_SRC3_FVAL                                           0x3
+#define HWIO_GCC_RPMH_SYS_NOC_SYS_NOC_HS_PERF0_DFSR_SRC_SEL_SRC4_FVAL                                           0x4
+#define HWIO_GCC_RPMH_SYS_NOC_SYS_NOC_HS_PERF0_DFSR_SRC_SEL_SRC5_FVAL                                           0x5
+#define HWIO_GCC_RPMH_SYS_NOC_SYS_NOC_HS_PERF0_DFSR_SRC_SEL_SRC6_FVAL                                           0x6
+#define HWIO_GCC_RPMH_SYS_NOC_SYS_NOC_HS_PERF0_DFSR_SRC_SEL_SRC7_FVAL                                           0x7
+#define HWIO_GCC_RPMH_SYS_NOC_SYS_NOC_HS_PERF0_DFSR_SRC_DIV_BMSK                                               0x1f
+#define HWIO_GCC_RPMH_SYS_NOC_SYS_NOC_HS_PERF0_DFSR_SRC_DIV_SHFT                                                0x0
+#define HWIO_GCC_RPMH_SYS_NOC_SYS_NOC_HS_PERF0_DFSR_SRC_DIV_BYPASS_FVAL                                         0x0
+#define HWIO_GCC_RPMH_SYS_NOC_SYS_NOC_HS_PERF0_DFSR_SRC_DIV_DIV1_FVAL                                           0x1
+#define HWIO_GCC_RPMH_SYS_NOC_SYS_NOC_HS_PERF0_DFSR_SRC_DIV_DIV1_5_FVAL                                         0x2
+#define HWIO_GCC_RPMH_SYS_NOC_SYS_NOC_HS_PERF0_DFSR_SRC_DIV_DIV2_FVAL                                           0x3
+#define HWIO_GCC_RPMH_SYS_NOC_SYS_NOC_HS_PERF0_DFSR_SRC_DIV_DIV2_5_FVAL                                         0x4
+#define HWIO_GCC_RPMH_SYS_NOC_SYS_NOC_HS_PERF0_DFSR_SRC_DIV_DIV3_FVAL                                           0x5
+#define HWIO_GCC_RPMH_SYS_NOC_SYS_NOC_HS_PERF0_DFSR_SRC_DIV_DIV3_5_FVAL                                         0x6
+#define HWIO_GCC_RPMH_SYS_NOC_SYS_NOC_HS_PERF0_DFSR_SRC_DIV_DIV4_FVAL                                           0x7
+#define HWIO_GCC_RPMH_SYS_NOC_SYS_NOC_HS_PERF0_DFSR_SRC_DIV_DIV4_5_FVAL                                         0x8
+#define HWIO_GCC_RPMH_SYS_NOC_SYS_NOC_HS_PERF0_DFSR_SRC_DIV_DIV5_FVAL                                           0x9
+#define HWIO_GCC_RPMH_SYS_NOC_SYS_NOC_HS_PERF0_DFSR_SRC_DIV_DIV5_5_FVAL                                         0xa
+#define HWIO_GCC_RPMH_SYS_NOC_SYS_NOC_HS_PERF0_DFSR_SRC_DIV_DIV6_FVAL                                           0xb
+#define HWIO_GCC_RPMH_SYS_NOC_SYS_NOC_HS_PERF0_DFSR_SRC_DIV_DIV6_5_FVAL                                         0xc
+#define HWIO_GCC_RPMH_SYS_NOC_SYS_NOC_HS_PERF0_DFSR_SRC_DIV_DIV7_FVAL                                           0xd
+#define HWIO_GCC_RPMH_SYS_NOC_SYS_NOC_HS_PERF0_DFSR_SRC_DIV_DIV7_5_FVAL                                         0xe
+#define HWIO_GCC_RPMH_SYS_NOC_SYS_NOC_HS_PERF0_DFSR_SRC_DIV_DIV8_FVAL                                           0xf
+#define HWIO_GCC_RPMH_SYS_NOC_SYS_NOC_HS_PERF0_DFSR_SRC_DIV_DIV8_5_FVAL                                        0x10
+#define HWIO_GCC_RPMH_SYS_NOC_SYS_NOC_HS_PERF0_DFSR_SRC_DIV_DIV9_FVAL                                          0x11
+#define HWIO_GCC_RPMH_SYS_NOC_SYS_NOC_HS_PERF0_DFSR_SRC_DIV_DIV9_5_FVAL                                        0x12
+#define HWIO_GCC_RPMH_SYS_NOC_SYS_NOC_HS_PERF0_DFSR_SRC_DIV_DIV10_FVAL                                         0x13
+#define HWIO_GCC_RPMH_SYS_NOC_SYS_NOC_HS_PERF0_DFSR_SRC_DIV_DIV10_5_FVAL                                       0x14
+#define HWIO_GCC_RPMH_SYS_NOC_SYS_NOC_HS_PERF0_DFSR_SRC_DIV_DIV11_FVAL                                         0x15
+#define HWIO_GCC_RPMH_SYS_NOC_SYS_NOC_HS_PERF0_DFSR_SRC_DIV_DIV11_5_FVAL                                       0x16
+#define HWIO_GCC_RPMH_SYS_NOC_SYS_NOC_HS_PERF0_DFSR_SRC_DIV_DIV12_FVAL                                         0x17
+#define HWIO_GCC_RPMH_SYS_NOC_SYS_NOC_HS_PERF0_DFSR_SRC_DIV_DIV12_5_FVAL                                       0x18
+#define HWIO_GCC_RPMH_SYS_NOC_SYS_NOC_HS_PERF0_DFSR_SRC_DIV_DIV13_FVAL                                         0x19
+#define HWIO_GCC_RPMH_SYS_NOC_SYS_NOC_HS_PERF0_DFSR_SRC_DIV_DIV13_5_FVAL                                       0x1a
+#define HWIO_GCC_RPMH_SYS_NOC_SYS_NOC_HS_PERF0_DFSR_SRC_DIV_DIV14_FVAL                                         0x1b
+#define HWIO_GCC_RPMH_SYS_NOC_SYS_NOC_HS_PERF0_DFSR_SRC_DIV_DIV14_5_FVAL                                       0x1c
+#define HWIO_GCC_RPMH_SYS_NOC_SYS_NOC_HS_PERF0_DFSR_SRC_DIV_DIV15_FVAL                                         0x1d
+#define HWIO_GCC_RPMH_SYS_NOC_SYS_NOC_HS_PERF0_DFSR_SRC_DIV_DIV15_5_FVAL                                       0x1e
+#define HWIO_GCC_RPMH_SYS_NOC_SYS_NOC_HS_PERF0_DFSR_SRC_DIV_DIV16_FVAL                                         0x1f
+
+#define HWIO_GCC_RPMH_SYS_NOC_SYS_NOC_HS_PERF1_DFSR_ADDR                                                 (GCC_CLK_CTL_REG_REG_BASE      + 0x00000170)
+#define HWIO_GCC_RPMH_SYS_NOC_SYS_NOC_HS_PERF1_DFSR_PHYS                                                 (GCC_CLK_CTL_REG_REG_BASE_PHYS + 0x00000170)
+#define HWIO_GCC_RPMH_SYS_NOC_SYS_NOC_HS_PERF1_DFSR_OFFS                                                 (GCC_CLK_CTL_REG_REG_BASE_OFFS + 0x00000170)
+#define HWIO_GCC_RPMH_SYS_NOC_SYS_NOC_HS_PERF1_DFSR_RMSK                                                      0x71f
+#define HWIO_GCC_RPMH_SYS_NOC_SYS_NOC_HS_PERF1_DFSR_ATTR                                                        0x3
+#define HWIO_GCC_RPMH_SYS_NOC_SYS_NOC_HS_PERF1_DFSR_IN          \
+        in_dword_masked(HWIO_GCC_RPMH_SYS_NOC_SYS_NOC_HS_PERF1_DFSR_ADDR, HWIO_GCC_RPMH_SYS_NOC_SYS_NOC_HS_PERF1_DFSR_RMSK)
+#define HWIO_GCC_RPMH_SYS_NOC_SYS_NOC_HS_PERF1_DFSR_INM(m)      \
+        in_dword_masked(HWIO_GCC_RPMH_SYS_NOC_SYS_NOC_HS_PERF1_DFSR_ADDR, m)
+#define HWIO_GCC_RPMH_SYS_NOC_SYS_NOC_HS_PERF1_DFSR_OUT(v)      \
+        out_dword(HWIO_GCC_RPMH_SYS_NOC_SYS_NOC_HS_PERF1_DFSR_ADDR,v)
+#define HWIO_GCC_RPMH_SYS_NOC_SYS_NOC_HS_PERF1_DFSR_OUTM(m,v) \
+        out_dword_masked_ns(HWIO_GCC_RPMH_SYS_NOC_SYS_NOC_HS_PERF1_DFSR_ADDR,m,v,HWIO_GCC_RPMH_SYS_NOC_SYS_NOC_HS_PERF1_DFSR_IN)
+#define HWIO_GCC_RPMH_SYS_NOC_SYS_NOC_HS_PERF1_DFSR_SRC_SEL_BMSK                                              0x700
+#define HWIO_GCC_RPMH_SYS_NOC_SYS_NOC_HS_PERF1_DFSR_SRC_SEL_SHFT                                                0x8
+#define HWIO_GCC_RPMH_SYS_NOC_SYS_NOC_HS_PERF1_DFSR_SRC_SEL_SRC0_FVAL                                           0x0
+#define HWIO_GCC_RPMH_SYS_NOC_SYS_NOC_HS_PERF1_DFSR_SRC_SEL_SRC1_FVAL                                           0x1
+#define HWIO_GCC_RPMH_SYS_NOC_SYS_NOC_HS_PERF1_DFSR_SRC_SEL_SRC2_FVAL                                           0x2
+#define HWIO_GCC_RPMH_SYS_NOC_SYS_NOC_HS_PERF1_DFSR_SRC_SEL_SRC3_FVAL                                           0x3
+#define HWIO_GCC_RPMH_SYS_NOC_SYS_NOC_HS_PERF1_DFSR_SRC_SEL_SRC4_FVAL                                           0x4
+#define HWIO_GCC_RPMH_SYS_NOC_SYS_NOC_HS_PERF1_DFSR_SRC_SEL_SRC5_FVAL                                           0x5
+#define HWIO_GCC_RPMH_SYS_NOC_SYS_NOC_HS_PERF1_DFSR_SRC_SEL_SRC6_FVAL                                           0x6
+#define HWIO_GCC_RPMH_SYS_NOC_SYS_NOC_HS_PERF1_DFSR_SRC_SEL_SRC7_FVAL                                           0x7
+#define HWIO_GCC_RPMH_SYS_NOC_SYS_NOC_HS_PERF1_DFSR_SRC_DIV_BMSK                                               0x1f
+#define HWIO_GCC_RPMH_SYS_NOC_SYS_NOC_HS_PERF1_DFSR_SRC_DIV_SHFT                                                0x0
+#define HWIO_GCC_RPMH_SYS_NOC_SYS_NOC_HS_PERF1_DFSR_SRC_DIV_BYPASS_FVAL                                         0x0
+#define HWIO_GCC_RPMH_SYS_NOC_SYS_NOC_HS_PERF1_DFSR_SRC_DIV_DIV1_FVAL                                           0x1
+#define HWIO_GCC_RPMH_SYS_NOC_SYS_NOC_HS_PERF1_DFSR_SRC_DIV_DIV1_5_FVAL                                         0x2
+#define HWIO_GCC_RPMH_SYS_NOC_SYS_NOC_HS_PERF1_DFSR_SRC_DIV_DIV2_FVAL                                           0x3
+#define HWIO_GCC_RPMH_SYS_NOC_SYS_NOC_HS_PERF1_DFSR_SRC_DIV_DIV2_5_FVAL                                         0x4
+#define HWIO_GCC_RPMH_SYS_NOC_SYS_NOC_HS_PERF1_DFSR_SRC_DIV_DIV3_FVAL                                           0x5
+#define HWIO_GCC_RPMH_SYS_NOC_SYS_NOC_HS_PERF1_DFSR_SRC_DIV_DIV3_5_FVAL                                         0x6
+#define HWIO_GCC_RPMH_SYS_NOC_SYS_NOC_HS_PERF1_DFSR_SRC_DIV_DIV4_FVAL                                           0x7
+#define HWIO_GCC_RPMH_SYS_NOC_SYS_NOC_HS_PERF1_DFSR_SRC_DIV_DIV4_5_FVAL                                         0x8
+#define HWIO_GCC_RPMH_SYS_NOC_SYS_NOC_HS_PERF1_DFSR_SRC_DIV_DIV5_FVAL                                           0x9
+#define HWIO_GCC_RPMH_SYS_NOC_SYS_NOC_HS_PERF1_DFSR_SRC_DIV_DIV5_5_FVAL                                         0xa
+#define HWIO_GCC_RPMH_SYS_NOC_SYS_NOC_HS_PERF1_DFSR_SRC_DIV_DIV6_FVAL                                           0xb
+#define HWIO_GCC_RPMH_SYS_NOC_SYS_NOC_HS_PERF1_DFSR_SRC_DIV_DIV6_5_FVAL                                         0xc
+#define HWIO_GCC_RPMH_SYS_NOC_SYS_NOC_HS_PERF1_DFSR_SRC_DIV_DIV7_FVAL                                           0xd
+#define HWIO_GCC_RPMH_SYS_NOC_SYS_NOC_HS_PERF1_DFSR_SRC_DIV_DIV7_5_FVAL                                         0xe
+#define HWIO_GCC_RPMH_SYS_NOC_SYS_NOC_HS_PERF1_DFSR_SRC_DIV_DIV8_FVAL                                           0xf
+#define HWIO_GCC_RPMH_SYS_NOC_SYS_NOC_HS_PERF1_DFSR_SRC_DIV_DIV8_5_FVAL                                        0x10
+#define HWIO_GCC_RPMH_SYS_NOC_SYS_NOC_HS_PERF1_DFSR_SRC_DIV_DIV9_FVAL                                          0x11
+#define HWIO_GCC_RPMH_SYS_NOC_SYS_NOC_HS_PERF1_DFSR_SRC_DIV_DIV9_5_FVAL                                        0x12
+#define HWIO_GCC_RPMH_SYS_NOC_SYS_NOC_HS_PERF1_DFSR_SRC_DIV_DIV10_FVAL                                         0x13
+#define HWIO_GCC_RPMH_SYS_NOC_SYS_NOC_HS_PERF1_DFSR_SRC_DIV_DIV10_5_FVAL                                       0x14
+#define HWIO_GCC_RPMH_SYS_NOC_SYS_NOC_HS_PERF1_DFSR_SRC_DIV_DIV11_FVAL                                         0x15
+#define HWIO_GCC_RPMH_SYS_NOC_SYS_NOC_HS_PERF1_DFSR_SRC_DIV_DIV11_5_FVAL                                       0x16
+#define HWIO_GCC_RPMH_SYS_NOC_SYS_NOC_HS_PERF1_DFSR_SRC_DIV_DIV12_FVAL                                         0x17
+#define HWIO_GCC_RPMH_SYS_NOC_SYS_NOC_HS_PERF1_DFSR_SRC_DIV_DIV12_5_FVAL                                       0x18
+#define HWIO_GCC_RPMH_SYS_NOC_SYS_NOC_HS_PERF1_DFSR_SRC_DIV_DIV13_FVAL                                         0x19
+#define HWIO_GCC_RPMH_SYS_NOC_SYS_NOC_HS_PERF1_DFSR_SRC_DIV_DIV13_5_FVAL                                       0x1a
+#define HWIO_GCC_RPMH_SYS_NOC_SYS_NOC_HS_PERF1_DFSR_SRC_DIV_DIV14_FVAL                                         0x1b
+#define HWIO_GCC_RPMH_SYS_NOC_SYS_NOC_HS_PERF1_DFSR_SRC_DIV_DIV14_5_FVAL                                       0x1c
+#define HWIO_GCC_RPMH_SYS_NOC_SYS_NOC_HS_PERF1_DFSR_SRC_DIV_DIV15_FVAL                                         0x1d
+#define HWIO_GCC_RPMH_SYS_NOC_SYS_NOC_HS_PERF1_DFSR_SRC_DIV_DIV15_5_FVAL                                       0x1e
+#define HWIO_GCC_RPMH_SYS_NOC_SYS_NOC_HS_PERF1_DFSR_SRC_DIV_DIV16_FVAL                                         0x1f
+
+#define HWIO_GCC_RPMH_SYS_NOC_SYS_NOC_HS_PERF2_DFSR_ADDR                                                 (GCC_CLK_CTL_REG_REG_BASE      + 0x00000174)
+#define HWIO_GCC_RPMH_SYS_NOC_SYS_NOC_HS_PERF2_DFSR_PHYS                                                 (GCC_CLK_CTL_REG_REG_BASE_PHYS + 0x00000174)
+#define HWIO_GCC_RPMH_SYS_NOC_SYS_NOC_HS_PERF2_DFSR_OFFS                                                 (GCC_CLK_CTL_REG_REG_BASE_OFFS + 0x00000174)
+#define HWIO_GCC_RPMH_SYS_NOC_SYS_NOC_HS_PERF2_DFSR_RMSK                                                      0x71f
+#define HWIO_GCC_RPMH_SYS_NOC_SYS_NOC_HS_PERF2_DFSR_ATTR                                                        0x3
+#define HWIO_GCC_RPMH_SYS_NOC_SYS_NOC_HS_PERF2_DFSR_IN          \
+        in_dword_masked(HWIO_GCC_RPMH_SYS_NOC_SYS_NOC_HS_PERF2_DFSR_ADDR, HWIO_GCC_RPMH_SYS_NOC_SYS_NOC_HS_PERF2_DFSR_RMSK)
+#define HWIO_GCC_RPMH_SYS_NOC_SYS_NOC_HS_PERF2_DFSR_INM(m)      \
+        in_dword_masked(HWIO_GCC_RPMH_SYS_NOC_SYS_NOC_HS_PERF2_DFSR_ADDR, m)
+#define HWIO_GCC_RPMH_SYS_NOC_SYS_NOC_HS_PERF2_DFSR_OUT(v)      \
+        out_dword(HWIO_GCC_RPMH_SYS_NOC_SYS_NOC_HS_PERF2_DFSR_ADDR,v)
+#define HWIO_GCC_RPMH_SYS_NOC_SYS_NOC_HS_PERF2_DFSR_OUTM(m,v) \
+        out_dword_masked_ns(HWIO_GCC_RPMH_SYS_NOC_SYS_NOC_HS_PERF2_DFSR_ADDR,m,v,HWIO_GCC_RPMH_SYS_NOC_SYS_NOC_HS_PERF2_DFSR_IN)
+#define HWIO_GCC_RPMH_SYS_NOC_SYS_NOC_HS_PERF2_DFSR_SRC_SEL_BMSK                                              0x700
+#define HWIO_GCC_RPMH_SYS_NOC_SYS_NOC_HS_PERF2_DFSR_SRC_SEL_SHFT                                                0x8
+#define HWIO_GCC_RPMH_SYS_NOC_SYS_NOC_HS_PERF2_DFSR_SRC_SEL_SRC0_FVAL                                           0x0
+#define HWIO_GCC_RPMH_SYS_NOC_SYS_NOC_HS_PERF2_DFSR_SRC_SEL_SRC1_FVAL                                           0x1
+#define HWIO_GCC_RPMH_SYS_NOC_SYS_NOC_HS_PERF2_DFSR_SRC_SEL_SRC2_FVAL                                           0x2
+#define HWIO_GCC_RPMH_SYS_NOC_SYS_NOC_HS_PERF2_DFSR_SRC_SEL_SRC3_FVAL                                           0x3
+#define HWIO_GCC_RPMH_SYS_NOC_SYS_NOC_HS_PERF2_DFSR_SRC_SEL_SRC4_FVAL                                           0x4
+#define HWIO_GCC_RPMH_SYS_NOC_SYS_NOC_HS_PERF2_DFSR_SRC_SEL_SRC5_FVAL                                           0x5
+#define HWIO_GCC_RPMH_SYS_NOC_SYS_NOC_HS_PERF2_DFSR_SRC_SEL_SRC6_FVAL                                           0x6
+#define HWIO_GCC_RPMH_SYS_NOC_SYS_NOC_HS_PERF2_DFSR_SRC_SEL_SRC7_FVAL                                           0x7
+#define HWIO_GCC_RPMH_SYS_NOC_SYS_NOC_HS_PERF2_DFSR_SRC_DIV_BMSK                                               0x1f
+#define HWIO_GCC_RPMH_SYS_NOC_SYS_NOC_HS_PERF2_DFSR_SRC_DIV_SHFT                                                0x0
+#define HWIO_GCC_RPMH_SYS_NOC_SYS_NOC_HS_PERF2_DFSR_SRC_DIV_BYPASS_FVAL                                         0x0
+#define HWIO_GCC_RPMH_SYS_NOC_SYS_NOC_HS_PERF2_DFSR_SRC_DIV_DIV1_FVAL                                           0x1
+#define HWIO_GCC_RPMH_SYS_NOC_SYS_NOC_HS_PERF2_DFSR_SRC_DIV_DIV1_5_FVAL                                         0x2
+#define HWIO_GCC_RPMH_SYS_NOC_SYS_NOC_HS_PERF2_DFSR_SRC_DIV_DIV2_FVAL                                           0x3
+#define HWIO_GCC_RPMH_SYS_NOC_SYS_NOC_HS_PERF2_DFSR_SRC_DIV_DIV2_5_FVAL                                         0x4
+#define HWIO_GCC_RPMH_SYS_NOC_SYS_NOC_HS_PERF2_DFSR_SRC_DIV_DIV3_FVAL                                           0x5
+#define HWIO_GCC_RPMH_SYS_NOC_SYS_NOC_HS_PERF2_DFSR_SRC_DIV_DIV3_5_FVAL                                         0x6
+#define HWIO_GCC_RPMH_SYS_NOC_SYS_NOC_HS_PERF2_DFSR_SRC_DIV_DIV4_FVAL                                           0x7
+#define HWIO_GCC_RPMH_SYS_NOC_SYS_NOC_HS_PERF2_DFSR_SRC_DIV_DIV4_5_FVAL                                         0x8
+#define HWIO_GCC_RPMH_SYS_NOC_SYS_NOC_HS_PERF2_DFSR_SRC_DIV_DIV5_FVAL                                           0x9
+#define HWIO_GCC_RPMH_SYS_NOC_SYS_NOC_HS_PERF2_DFSR_SRC_DIV_DIV5_5_FVAL                                         0xa
+#define HWIO_GCC_RPMH_SYS_NOC_SYS_NOC_HS_PERF2_DFSR_SRC_DIV_DIV6_FVAL                                           0xb
+#define HWIO_GCC_RPMH_SYS_NOC_SYS_NOC_HS_PERF2_DFSR_SRC_DIV_DIV6_5_FVAL                                         0xc
+#define HWIO_GCC_RPMH_SYS_NOC_SYS_NOC_HS_PERF2_DFSR_SRC_DIV_DIV7_FVAL                                           0xd
+#define HWIO_GCC_RPMH_SYS_NOC_SYS_NOC_HS_PERF2_DFSR_SRC_DIV_DIV7_5_FVAL                                         0xe
+#define HWIO_GCC_RPMH_SYS_NOC_SYS_NOC_HS_PERF2_DFSR_SRC_DIV_DIV8_FVAL                                           0xf
+#define HWIO_GCC_RPMH_SYS_NOC_SYS_NOC_HS_PERF2_DFSR_SRC_DIV_DIV8_5_FVAL                                        0x10
+#define HWIO_GCC_RPMH_SYS_NOC_SYS_NOC_HS_PERF2_DFSR_SRC_DIV_DIV9_FVAL                                          0x11
+#define HWIO_GCC_RPMH_SYS_NOC_SYS_NOC_HS_PERF2_DFSR_SRC_DIV_DIV9_5_FVAL                                        0x12
+#define HWIO_GCC_RPMH_SYS_NOC_SYS_NOC_HS_PERF2_DFSR_SRC_DIV_DIV10_FVAL                                         0x13
+#define HWIO_GCC_RPMH_SYS_NOC_SYS_NOC_HS_PERF2_DFSR_SRC_DIV_DIV10_5_FVAL                                       0x14
+#define HWIO_GCC_RPMH_SYS_NOC_SYS_NOC_HS_PERF2_DFSR_SRC_DIV_DIV11_FVAL                                         0x15
+#define HWIO_GCC_RPMH_SYS_NOC_SYS_NOC_HS_PERF2_DFSR_SRC_DIV_DIV11_5_FVAL                                       0x16
+#define HWIO_GCC_RPMH_SYS_NOC_SYS_NOC_HS_PERF2_DFSR_SRC_DIV_DIV12_FVAL                                         0x17
+#define HWIO_GCC_RPMH_SYS_NOC_SYS_NOC_HS_PERF2_DFSR_SRC_DIV_DIV12_5_FVAL                                       0x18
+#define HWIO_GCC_RPMH_SYS_NOC_SYS_NOC_HS_PERF2_DFSR_SRC_DIV_DIV13_FVAL                                         0x19
+#define HWIO_GCC_RPMH_SYS_NOC_SYS_NOC_HS_PERF2_DFSR_SRC_DIV_DIV13_5_FVAL                                       0x1a
+#define HWIO_GCC_RPMH_SYS_NOC_SYS_NOC_HS_PERF2_DFSR_SRC_DIV_DIV14_FVAL                                         0x1b
+#define HWIO_GCC_RPMH_SYS_NOC_SYS_NOC_HS_PERF2_DFSR_SRC_DIV_DIV14_5_FVAL                                       0x1c
+#define HWIO_GCC_RPMH_SYS_NOC_SYS_NOC_HS_PERF2_DFSR_SRC_DIV_DIV15_FVAL                                         0x1d
+#define HWIO_GCC_RPMH_SYS_NOC_SYS_NOC_HS_PERF2_DFSR_SRC_DIV_DIV15_5_FVAL                                       0x1e
+#define HWIO_GCC_RPMH_SYS_NOC_SYS_NOC_HS_PERF2_DFSR_SRC_DIV_DIV16_FVAL                                         0x1f
+
+#define HWIO_GCC_RPMH_SYS_NOC_SYS_NOC_HS_PERF3_DFSR_ADDR                                                 (GCC_CLK_CTL_REG_REG_BASE      + 0x00000178)
+#define HWIO_GCC_RPMH_SYS_NOC_SYS_NOC_HS_PERF3_DFSR_PHYS                                                 (GCC_CLK_CTL_REG_REG_BASE_PHYS + 0x00000178)
+#define HWIO_GCC_RPMH_SYS_NOC_SYS_NOC_HS_PERF3_DFSR_OFFS                                                 (GCC_CLK_CTL_REG_REG_BASE_OFFS + 0x00000178)
+#define HWIO_GCC_RPMH_SYS_NOC_SYS_NOC_HS_PERF3_DFSR_RMSK                                                      0x71f
+#define HWIO_GCC_RPMH_SYS_NOC_SYS_NOC_HS_PERF3_DFSR_ATTR                                                        0x3
+#define HWIO_GCC_RPMH_SYS_NOC_SYS_NOC_HS_PERF3_DFSR_IN          \
+        in_dword_masked(HWIO_GCC_RPMH_SYS_NOC_SYS_NOC_HS_PERF3_DFSR_ADDR, HWIO_GCC_RPMH_SYS_NOC_SYS_NOC_HS_PERF3_DFSR_RMSK)
+#define HWIO_GCC_RPMH_SYS_NOC_SYS_NOC_HS_PERF3_DFSR_INM(m)      \
+        in_dword_masked(HWIO_GCC_RPMH_SYS_NOC_SYS_NOC_HS_PERF3_DFSR_ADDR, m)
+#define HWIO_GCC_RPMH_SYS_NOC_SYS_NOC_HS_PERF3_DFSR_OUT(v)      \
+        out_dword(HWIO_GCC_RPMH_SYS_NOC_SYS_NOC_HS_PERF3_DFSR_ADDR,v)
+#define HWIO_GCC_RPMH_SYS_NOC_SYS_NOC_HS_PERF3_DFSR_OUTM(m,v) \
+        out_dword_masked_ns(HWIO_GCC_RPMH_SYS_NOC_SYS_NOC_HS_PERF3_DFSR_ADDR,m,v,HWIO_GCC_RPMH_SYS_NOC_SYS_NOC_HS_PERF3_DFSR_IN)
+#define HWIO_GCC_RPMH_SYS_NOC_SYS_NOC_HS_PERF3_DFSR_SRC_SEL_BMSK                                              0x700
+#define HWIO_GCC_RPMH_SYS_NOC_SYS_NOC_HS_PERF3_DFSR_SRC_SEL_SHFT                                                0x8
+#define HWIO_GCC_RPMH_SYS_NOC_SYS_NOC_HS_PERF3_DFSR_SRC_SEL_SRC0_FVAL                                           0x0
+#define HWIO_GCC_RPMH_SYS_NOC_SYS_NOC_HS_PERF3_DFSR_SRC_SEL_SRC1_FVAL                                           0x1
+#define HWIO_GCC_RPMH_SYS_NOC_SYS_NOC_HS_PERF3_DFSR_SRC_SEL_SRC2_FVAL                                           0x2
+#define HWIO_GCC_RPMH_SYS_NOC_SYS_NOC_HS_PERF3_DFSR_SRC_SEL_SRC3_FVAL                                           0x3
+#define HWIO_GCC_RPMH_SYS_NOC_SYS_NOC_HS_PERF3_DFSR_SRC_SEL_SRC4_FVAL                                           0x4
+#define HWIO_GCC_RPMH_SYS_NOC_SYS_NOC_HS_PERF3_DFSR_SRC_SEL_SRC5_FVAL                                           0x5
+#define HWIO_GCC_RPMH_SYS_NOC_SYS_NOC_HS_PERF3_DFSR_SRC_SEL_SRC6_FVAL                                           0x6
+#define HWIO_GCC_RPMH_SYS_NOC_SYS_NOC_HS_PERF3_DFSR_SRC_SEL_SRC7_FVAL                                           0x7
+#define HWIO_GCC_RPMH_SYS_NOC_SYS_NOC_HS_PERF3_DFSR_SRC_DIV_BMSK                                               0x1f
+#define HWIO_GCC_RPMH_SYS_NOC_SYS_NOC_HS_PERF3_DFSR_SRC_DIV_SHFT                                                0x0
+#define HWIO_GCC_RPMH_SYS_NOC_SYS_NOC_HS_PERF3_DFSR_SRC_DIV_BYPASS_FVAL                                         0x0
+#define HWIO_GCC_RPMH_SYS_NOC_SYS_NOC_HS_PERF3_DFSR_SRC_DIV_DIV1_FVAL                                           0x1
+#define HWIO_GCC_RPMH_SYS_NOC_SYS_NOC_HS_PERF3_DFSR_SRC_DIV_DIV1_5_FVAL                                         0x2
+#define HWIO_GCC_RPMH_SYS_NOC_SYS_NOC_HS_PERF3_DFSR_SRC_DIV_DIV2_FVAL                                           0x3
+#define HWIO_GCC_RPMH_SYS_NOC_SYS_NOC_HS_PERF3_DFSR_SRC_DIV_DIV2_5_FVAL                                         0x4
+#define HWIO_GCC_RPMH_SYS_NOC_SYS_NOC_HS_PERF3_DFSR_SRC_DIV_DIV3_FVAL                                           0x5
+#define HWIO_GCC_RPMH_SYS_NOC_SYS_NOC_HS_PERF3_DFSR_SRC_DIV_DIV3_5_FVAL                                         0x6
+#define HWIO_GCC_RPMH_SYS_NOC_SYS_NOC_HS_PERF3_DFSR_SRC_DIV_DIV4_FVAL                                           0x7
+#define HWIO_GCC_RPMH_SYS_NOC_SYS_NOC_HS_PERF3_DFSR_SRC_DIV_DIV4_5_FVAL                                         0x8
+#define HWIO_GCC_RPMH_SYS_NOC_SYS_NOC_HS_PERF3_DFSR_SRC_DIV_DIV5_FVAL                                           0x9
+#define HWIO_GCC_RPMH_SYS_NOC_SYS_NOC_HS_PERF3_DFSR_SRC_DIV_DIV5_5_FVAL                                         0xa
+#define HWIO_GCC_RPMH_SYS_NOC_SYS_NOC_HS_PERF3_DFSR_SRC_DIV_DIV6_FVAL                                           0xb
+#define HWIO_GCC_RPMH_SYS_NOC_SYS_NOC_HS_PERF3_DFSR_SRC_DIV_DIV6_5_FVAL                                         0xc
+#define HWIO_GCC_RPMH_SYS_NOC_SYS_NOC_HS_PERF3_DFSR_SRC_DIV_DIV7_FVAL                                           0xd
+#define HWIO_GCC_RPMH_SYS_NOC_SYS_NOC_HS_PERF3_DFSR_SRC_DIV_DIV7_5_FVAL                                         0xe
+#define HWIO_GCC_RPMH_SYS_NOC_SYS_NOC_HS_PERF3_DFSR_SRC_DIV_DIV8_FVAL                                           0xf
+#define HWIO_GCC_RPMH_SYS_NOC_SYS_NOC_HS_PERF3_DFSR_SRC_DIV_DIV8_5_FVAL                                        0x10
+#define HWIO_GCC_RPMH_SYS_NOC_SYS_NOC_HS_PERF3_DFSR_SRC_DIV_DIV9_FVAL                                          0x11
+#define HWIO_GCC_RPMH_SYS_NOC_SYS_NOC_HS_PERF3_DFSR_SRC_DIV_DIV9_5_FVAL                                        0x12
+#define HWIO_GCC_RPMH_SYS_NOC_SYS_NOC_HS_PERF3_DFSR_SRC_DIV_DIV10_FVAL                                         0x13
+#define HWIO_GCC_RPMH_SYS_NOC_SYS_NOC_HS_PERF3_DFSR_SRC_DIV_DIV10_5_FVAL                                       0x14
+#define HWIO_GCC_RPMH_SYS_NOC_SYS_NOC_HS_PERF3_DFSR_SRC_DIV_DIV11_FVAL                                         0x15
+#define HWIO_GCC_RPMH_SYS_NOC_SYS_NOC_HS_PERF3_DFSR_SRC_DIV_DIV11_5_FVAL                                       0x16
+#define HWIO_GCC_RPMH_SYS_NOC_SYS_NOC_HS_PERF3_DFSR_SRC_DIV_DIV12_FVAL                                         0x17
+#define HWIO_GCC_RPMH_SYS_NOC_SYS_NOC_HS_PERF3_DFSR_SRC_DIV_DIV12_5_FVAL                                       0x18
+#define HWIO_GCC_RPMH_SYS_NOC_SYS_NOC_HS_PERF3_DFSR_SRC_DIV_DIV13_FVAL                                         0x19
+#define HWIO_GCC_RPMH_SYS_NOC_SYS_NOC_HS_PERF3_DFSR_SRC_DIV_DIV13_5_FVAL                                       0x1a
+#define HWIO_GCC_RPMH_SYS_NOC_SYS_NOC_HS_PERF3_DFSR_SRC_DIV_DIV14_FVAL                                         0x1b
+#define HWIO_GCC_RPMH_SYS_NOC_SYS_NOC_HS_PERF3_DFSR_SRC_DIV_DIV14_5_FVAL                                       0x1c
+#define HWIO_GCC_RPMH_SYS_NOC_SYS_NOC_HS_PERF3_DFSR_SRC_DIV_DIV15_FVAL                                         0x1d
+#define HWIO_GCC_RPMH_SYS_NOC_SYS_NOC_HS_PERF3_DFSR_SRC_DIV_DIV15_5_FVAL                                       0x1e
+#define HWIO_GCC_RPMH_SYS_NOC_SYS_NOC_HS_PERF3_DFSR_SRC_DIV_DIV16_FVAL                                         0x1f
+
+#define HWIO_GCC_RPMH_SYS_NOC_SYS_NOC_HS_PERF4_DFSR_ADDR                                                 (GCC_CLK_CTL_REG_REG_BASE      + 0x0000017c)
+#define HWIO_GCC_RPMH_SYS_NOC_SYS_NOC_HS_PERF4_DFSR_PHYS                                                 (GCC_CLK_CTL_REG_REG_BASE_PHYS + 0x0000017c)
+#define HWIO_GCC_RPMH_SYS_NOC_SYS_NOC_HS_PERF4_DFSR_OFFS                                                 (GCC_CLK_CTL_REG_REG_BASE_OFFS + 0x0000017c)
+#define HWIO_GCC_RPMH_SYS_NOC_SYS_NOC_HS_PERF4_DFSR_RMSK                                                      0x71f
+#define HWIO_GCC_RPMH_SYS_NOC_SYS_NOC_HS_PERF4_DFSR_ATTR                                                        0x3
+#define HWIO_GCC_RPMH_SYS_NOC_SYS_NOC_HS_PERF4_DFSR_IN          \
+        in_dword_masked(HWIO_GCC_RPMH_SYS_NOC_SYS_NOC_HS_PERF4_DFSR_ADDR, HWIO_GCC_RPMH_SYS_NOC_SYS_NOC_HS_PERF4_DFSR_RMSK)
+#define HWIO_GCC_RPMH_SYS_NOC_SYS_NOC_HS_PERF4_DFSR_INM(m)      \
+        in_dword_masked(HWIO_GCC_RPMH_SYS_NOC_SYS_NOC_HS_PERF4_DFSR_ADDR, m)
+#define HWIO_GCC_RPMH_SYS_NOC_SYS_NOC_HS_PERF4_DFSR_OUT(v)      \
+        out_dword(HWIO_GCC_RPMH_SYS_NOC_SYS_NOC_HS_PERF4_DFSR_ADDR,v)
+#define HWIO_GCC_RPMH_SYS_NOC_SYS_NOC_HS_PERF4_DFSR_OUTM(m,v) \
+        out_dword_masked_ns(HWIO_GCC_RPMH_SYS_NOC_SYS_NOC_HS_PERF4_DFSR_ADDR,m,v,HWIO_GCC_RPMH_SYS_NOC_SYS_NOC_HS_PERF4_DFSR_IN)
+#define HWIO_GCC_RPMH_SYS_NOC_SYS_NOC_HS_PERF4_DFSR_SRC_SEL_BMSK                                              0x700
+#define HWIO_GCC_RPMH_SYS_NOC_SYS_NOC_HS_PERF4_DFSR_SRC_SEL_SHFT                                                0x8
+#define HWIO_GCC_RPMH_SYS_NOC_SYS_NOC_HS_PERF4_DFSR_SRC_SEL_SRC0_FVAL                                           0x0
+#define HWIO_GCC_RPMH_SYS_NOC_SYS_NOC_HS_PERF4_DFSR_SRC_SEL_SRC1_FVAL                                           0x1
+#define HWIO_GCC_RPMH_SYS_NOC_SYS_NOC_HS_PERF4_DFSR_SRC_SEL_SRC2_FVAL                                           0x2
+#define HWIO_GCC_RPMH_SYS_NOC_SYS_NOC_HS_PERF4_DFSR_SRC_SEL_SRC3_FVAL                                           0x3
+#define HWIO_GCC_RPMH_SYS_NOC_SYS_NOC_HS_PERF4_DFSR_SRC_SEL_SRC4_FVAL                                           0x4
+#define HWIO_GCC_RPMH_SYS_NOC_SYS_NOC_HS_PERF4_DFSR_SRC_SEL_SRC5_FVAL                                           0x5
+#define HWIO_GCC_RPMH_SYS_NOC_SYS_NOC_HS_PERF4_DFSR_SRC_SEL_SRC6_FVAL                                           0x6
+#define HWIO_GCC_RPMH_SYS_NOC_SYS_NOC_HS_PERF4_DFSR_SRC_SEL_SRC7_FVAL                                           0x7
+#define HWIO_GCC_RPMH_SYS_NOC_SYS_NOC_HS_PERF4_DFSR_SRC_DIV_BMSK                                               0x1f
+#define HWIO_GCC_RPMH_SYS_NOC_SYS_NOC_HS_PERF4_DFSR_SRC_DIV_SHFT                                                0x0
+#define HWIO_GCC_RPMH_SYS_NOC_SYS_NOC_HS_PERF4_DFSR_SRC_DIV_BYPASS_FVAL                                         0x0
+#define HWIO_GCC_RPMH_SYS_NOC_SYS_NOC_HS_PERF4_DFSR_SRC_DIV_DIV1_FVAL                                           0x1
+#define HWIO_GCC_RPMH_SYS_NOC_SYS_NOC_HS_PERF4_DFSR_SRC_DIV_DIV1_5_FVAL                                         0x2
+#define HWIO_GCC_RPMH_SYS_NOC_SYS_NOC_HS_PERF4_DFSR_SRC_DIV_DIV2_FVAL                                           0x3
+#define HWIO_GCC_RPMH_SYS_NOC_SYS_NOC_HS_PERF4_DFSR_SRC_DIV_DIV2_5_FVAL                                         0x4
+#define HWIO_GCC_RPMH_SYS_NOC_SYS_NOC_HS_PERF4_DFSR_SRC_DIV_DIV3_FVAL                                           0x5
+#define HWIO_GCC_RPMH_SYS_NOC_SYS_NOC_HS_PERF4_DFSR_SRC_DIV_DIV3_5_FVAL                                         0x6
+#define HWIO_GCC_RPMH_SYS_NOC_SYS_NOC_HS_PERF4_DFSR_SRC_DIV_DIV4_FVAL                                           0x7
+#define HWIO_GCC_RPMH_SYS_NOC_SYS_NOC_HS_PERF4_DFSR_SRC_DIV_DIV4_5_FVAL                                         0x8
+#define HWIO_GCC_RPMH_SYS_NOC_SYS_NOC_HS_PERF4_DFSR_SRC_DIV_DIV5_FVAL                                           0x9
+#define HWIO_GCC_RPMH_SYS_NOC_SYS_NOC_HS_PERF4_DFSR_SRC_DIV_DIV5_5_FVAL                                         0xa
+#define HWIO_GCC_RPMH_SYS_NOC_SYS_NOC_HS_PERF4_DFSR_SRC_DIV_DIV6_FVAL                                           0xb
+#define HWIO_GCC_RPMH_SYS_NOC_SYS_NOC_HS_PERF4_DFSR_SRC_DIV_DIV6_5_FVAL                                         0xc
+#define HWIO_GCC_RPMH_SYS_NOC_SYS_NOC_HS_PERF4_DFSR_SRC_DIV_DIV7_FVAL                                           0xd
+#define HWIO_GCC_RPMH_SYS_NOC_SYS_NOC_HS_PERF4_DFSR_SRC_DIV_DIV7_5_FVAL                                         0xe
+#define HWIO_GCC_RPMH_SYS_NOC_SYS_NOC_HS_PERF4_DFSR_SRC_DIV_DIV8_FVAL                                           0xf
+#define HWIO_GCC_RPMH_SYS_NOC_SYS_NOC_HS_PERF4_DFSR_SRC_DIV_DIV8_5_FVAL                                        0x10
+#define HWIO_GCC_RPMH_SYS_NOC_SYS_NOC_HS_PERF4_DFSR_SRC_DIV_DIV9_FVAL                                          0x11
+#define HWIO_GCC_RPMH_SYS_NOC_SYS_NOC_HS_PERF4_DFSR_SRC_DIV_DIV9_5_FVAL                                        0x12
+#define HWIO_GCC_RPMH_SYS_NOC_SYS_NOC_HS_PERF4_DFSR_SRC_DIV_DIV10_FVAL                                         0x13
+#define HWIO_GCC_RPMH_SYS_NOC_SYS_NOC_HS_PERF4_DFSR_SRC_DIV_DIV10_5_FVAL                                       0x14
+#define HWIO_GCC_RPMH_SYS_NOC_SYS_NOC_HS_PERF4_DFSR_SRC_DIV_DIV11_FVAL                                         0x15
+#define HWIO_GCC_RPMH_SYS_NOC_SYS_NOC_HS_PERF4_DFSR_SRC_DIV_DIV11_5_FVAL                                       0x16
+#define HWIO_GCC_RPMH_SYS_NOC_SYS_NOC_HS_PERF4_DFSR_SRC_DIV_DIV12_FVAL                                         0x17
+#define HWIO_GCC_RPMH_SYS_NOC_SYS_NOC_HS_PERF4_DFSR_SRC_DIV_DIV12_5_FVAL                                       0x18
+#define HWIO_GCC_RPMH_SYS_NOC_SYS_NOC_HS_PERF4_DFSR_SRC_DIV_DIV13_FVAL                                         0x19
+#define HWIO_GCC_RPMH_SYS_NOC_SYS_NOC_HS_PERF4_DFSR_SRC_DIV_DIV13_5_FVAL                                       0x1a
+#define HWIO_GCC_RPMH_SYS_NOC_SYS_NOC_HS_PERF4_DFSR_SRC_DIV_DIV14_FVAL                                         0x1b
+#define HWIO_GCC_RPMH_SYS_NOC_SYS_NOC_HS_PERF4_DFSR_SRC_DIV_DIV14_5_FVAL                                       0x1c
+#define HWIO_GCC_RPMH_SYS_NOC_SYS_NOC_HS_PERF4_DFSR_SRC_DIV_DIV15_FVAL                                         0x1d
+#define HWIO_GCC_RPMH_SYS_NOC_SYS_NOC_HS_PERF4_DFSR_SRC_DIV_DIV15_5_FVAL                                       0x1e
+#define HWIO_GCC_RPMH_SYS_NOC_SYS_NOC_HS_PERF4_DFSR_SRC_DIV_DIV16_FVAL                                         0x1f
+
+#define HWIO_GCC_RPMH_SYS_NOC_SYS_NOC_HS_PERF5_DFSR_ADDR                                                 (GCC_CLK_CTL_REG_REG_BASE      + 0x00000180)
+#define HWIO_GCC_RPMH_SYS_NOC_SYS_NOC_HS_PERF5_DFSR_PHYS                                                 (GCC_CLK_CTL_REG_REG_BASE_PHYS + 0x00000180)
+#define HWIO_GCC_RPMH_SYS_NOC_SYS_NOC_HS_PERF5_DFSR_OFFS                                                 (GCC_CLK_CTL_REG_REG_BASE_OFFS + 0x00000180)
+#define HWIO_GCC_RPMH_SYS_NOC_SYS_NOC_HS_PERF5_DFSR_RMSK                                                      0x71f
+#define HWIO_GCC_RPMH_SYS_NOC_SYS_NOC_HS_PERF5_DFSR_ATTR                                                        0x3
+#define HWIO_GCC_RPMH_SYS_NOC_SYS_NOC_HS_PERF5_DFSR_IN          \
+        in_dword_masked(HWIO_GCC_RPMH_SYS_NOC_SYS_NOC_HS_PERF5_DFSR_ADDR, HWIO_GCC_RPMH_SYS_NOC_SYS_NOC_HS_PERF5_DFSR_RMSK)
+#define HWIO_GCC_RPMH_SYS_NOC_SYS_NOC_HS_PERF5_DFSR_INM(m)      \
+        in_dword_masked(HWIO_GCC_RPMH_SYS_NOC_SYS_NOC_HS_PERF5_DFSR_ADDR, m)
+#define HWIO_GCC_RPMH_SYS_NOC_SYS_NOC_HS_PERF5_DFSR_OUT(v)      \
+        out_dword(HWIO_GCC_RPMH_SYS_NOC_SYS_NOC_HS_PERF5_DFSR_ADDR,v)
+#define HWIO_GCC_RPMH_SYS_NOC_SYS_NOC_HS_PERF5_DFSR_OUTM(m,v) \
+        out_dword_masked_ns(HWIO_GCC_RPMH_SYS_NOC_SYS_NOC_HS_PERF5_DFSR_ADDR,m,v,HWIO_GCC_RPMH_SYS_NOC_SYS_NOC_HS_PERF5_DFSR_IN)
+#define HWIO_GCC_RPMH_SYS_NOC_SYS_NOC_HS_PERF5_DFSR_SRC_SEL_BMSK                                              0x700
+#define HWIO_GCC_RPMH_SYS_NOC_SYS_NOC_HS_PERF5_DFSR_SRC_SEL_SHFT                                                0x8
+#define HWIO_GCC_RPMH_SYS_NOC_SYS_NOC_HS_PERF5_DFSR_SRC_SEL_SRC0_FVAL                                           0x0
+#define HWIO_GCC_RPMH_SYS_NOC_SYS_NOC_HS_PERF5_DFSR_SRC_SEL_SRC1_FVAL                                           0x1
+#define HWIO_GCC_RPMH_SYS_NOC_SYS_NOC_HS_PERF5_DFSR_SRC_SEL_SRC2_FVAL                                           0x2
+#define HWIO_GCC_RPMH_SYS_NOC_SYS_NOC_HS_PERF5_DFSR_SRC_SEL_SRC3_FVAL                                           0x3
+#define HWIO_GCC_RPMH_SYS_NOC_SYS_NOC_HS_PERF5_DFSR_SRC_SEL_SRC4_FVAL                                           0x4
+#define HWIO_GCC_RPMH_SYS_NOC_SYS_NOC_HS_PERF5_DFSR_SRC_SEL_SRC5_FVAL                                           0x5
+#define HWIO_GCC_RPMH_SYS_NOC_SYS_NOC_HS_PERF5_DFSR_SRC_SEL_SRC6_FVAL                                           0x6
+#define HWIO_GCC_RPMH_SYS_NOC_SYS_NOC_HS_PERF5_DFSR_SRC_SEL_SRC7_FVAL                                           0x7
+#define HWIO_GCC_RPMH_SYS_NOC_SYS_NOC_HS_PERF5_DFSR_SRC_DIV_BMSK                                               0x1f
+#define HWIO_GCC_RPMH_SYS_NOC_SYS_NOC_HS_PERF5_DFSR_SRC_DIV_SHFT                                                0x0
+#define HWIO_GCC_RPMH_SYS_NOC_SYS_NOC_HS_PERF5_DFSR_SRC_DIV_BYPASS_FVAL                                         0x0
+#define HWIO_GCC_RPMH_SYS_NOC_SYS_NOC_HS_PERF5_DFSR_SRC_DIV_DIV1_FVAL                                           0x1
+#define HWIO_GCC_RPMH_SYS_NOC_SYS_NOC_HS_PERF5_DFSR_SRC_DIV_DIV1_5_FVAL                                         0x2
+#define HWIO_GCC_RPMH_SYS_NOC_SYS_NOC_HS_PERF5_DFSR_SRC_DIV_DIV2_FVAL                                           0x3
+#define HWIO_GCC_RPMH_SYS_NOC_SYS_NOC_HS_PERF5_DFSR_SRC_DIV_DIV2_5_FVAL                                         0x4
+#define HWIO_GCC_RPMH_SYS_NOC_SYS_NOC_HS_PERF5_DFSR_SRC_DIV_DIV3_FVAL                                           0x5
+#define HWIO_GCC_RPMH_SYS_NOC_SYS_NOC_HS_PERF5_DFSR_SRC_DIV_DIV3_5_FVAL                                         0x6
+#define HWIO_GCC_RPMH_SYS_NOC_SYS_NOC_HS_PERF5_DFSR_SRC_DIV_DIV4_FVAL                                           0x7
+#define HWIO_GCC_RPMH_SYS_NOC_SYS_NOC_HS_PERF5_DFSR_SRC_DIV_DIV4_5_FVAL                                         0x8
+#define HWIO_GCC_RPMH_SYS_NOC_SYS_NOC_HS_PERF5_DFSR_SRC_DIV_DIV5_FVAL                                           0x9
+#define HWIO_GCC_RPMH_SYS_NOC_SYS_NOC_HS_PERF5_DFSR_SRC_DIV_DIV5_5_FVAL                                         0xa
+#define HWIO_GCC_RPMH_SYS_NOC_SYS_NOC_HS_PERF5_DFSR_SRC_DIV_DIV6_FVAL                                           0xb
+#define HWIO_GCC_RPMH_SYS_NOC_SYS_NOC_HS_PERF5_DFSR_SRC_DIV_DIV6_5_FVAL                                         0xc
+#define HWIO_GCC_RPMH_SYS_NOC_SYS_NOC_HS_PERF5_DFSR_SRC_DIV_DIV7_FVAL                                           0xd
+#define HWIO_GCC_RPMH_SYS_NOC_SYS_NOC_HS_PERF5_DFSR_SRC_DIV_DIV7_5_FVAL                                         0xe
+#define HWIO_GCC_RPMH_SYS_NOC_SYS_NOC_HS_PERF5_DFSR_SRC_DIV_DIV8_FVAL                                           0xf
+#define HWIO_GCC_RPMH_SYS_NOC_SYS_NOC_HS_PERF5_DFSR_SRC_DIV_DIV8_5_FVAL                                        0x10
+#define HWIO_GCC_RPMH_SYS_NOC_SYS_NOC_HS_PERF5_DFSR_SRC_DIV_DIV9_FVAL                                          0x11
+#define HWIO_GCC_RPMH_SYS_NOC_SYS_NOC_HS_PERF5_DFSR_SRC_DIV_DIV9_5_FVAL                                        0x12
+#define HWIO_GCC_RPMH_SYS_NOC_SYS_NOC_HS_PERF5_DFSR_SRC_DIV_DIV10_FVAL                                         0x13
+#define HWIO_GCC_RPMH_SYS_NOC_SYS_NOC_HS_PERF5_DFSR_SRC_DIV_DIV10_5_FVAL                                       0x14
+#define HWIO_GCC_RPMH_SYS_NOC_SYS_NOC_HS_PERF5_DFSR_SRC_DIV_DIV11_FVAL                                         0x15
+#define HWIO_GCC_RPMH_SYS_NOC_SYS_NOC_HS_PERF5_DFSR_SRC_DIV_DIV11_5_FVAL                                       0x16
+#define HWIO_GCC_RPMH_SYS_NOC_SYS_NOC_HS_PERF5_DFSR_SRC_DIV_DIV12_FVAL                                         0x17
+#define HWIO_GCC_RPMH_SYS_NOC_SYS_NOC_HS_PERF5_DFSR_SRC_DIV_DIV12_5_FVAL                                       0x18
+#define HWIO_GCC_RPMH_SYS_NOC_SYS_NOC_HS_PERF5_DFSR_SRC_DIV_DIV13_FVAL                                         0x19
+#define HWIO_GCC_RPMH_SYS_NOC_SYS_NOC_HS_PERF5_DFSR_SRC_DIV_DIV13_5_FVAL                                       0x1a
+#define HWIO_GCC_RPMH_SYS_NOC_SYS_NOC_HS_PERF5_DFSR_SRC_DIV_DIV14_FVAL                                         0x1b
+#define HWIO_GCC_RPMH_SYS_NOC_SYS_NOC_HS_PERF5_DFSR_SRC_DIV_DIV14_5_FVAL                                       0x1c
+#define HWIO_GCC_RPMH_SYS_NOC_SYS_NOC_HS_PERF5_DFSR_SRC_DIV_DIV15_FVAL                                         0x1d
+#define HWIO_GCC_RPMH_SYS_NOC_SYS_NOC_HS_PERF5_DFSR_SRC_DIV_DIV15_5_FVAL                                       0x1e
+#define HWIO_GCC_RPMH_SYS_NOC_SYS_NOC_HS_PERF5_DFSR_SRC_DIV_DIV16_FVAL                                         0x1f
+
+#define HWIO_GCC_RPMH_SYS_NOC_SYS_NOC_HS_PERF6_DFSR_ADDR                                                 (GCC_CLK_CTL_REG_REG_BASE      + 0x00000184)
+#define HWIO_GCC_RPMH_SYS_NOC_SYS_NOC_HS_PERF6_DFSR_PHYS                                                 (GCC_CLK_CTL_REG_REG_BASE_PHYS + 0x00000184)
+#define HWIO_GCC_RPMH_SYS_NOC_SYS_NOC_HS_PERF6_DFSR_OFFS                                                 (GCC_CLK_CTL_REG_REG_BASE_OFFS + 0x00000184)
+#define HWIO_GCC_RPMH_SYS_NOC_SYS_NOC_HS_PERF6_DFSR_RMSK                                                      0x71f
+#define HWIO_GCC_RPMH_SYS_NOC_SYS_NOC_HS_PERF6_DFSR_ATTR                                                        0x3
+#define HWIO_GCC_RPMH_SYS_NOC_SYS_NOC_HS_PERF6_DFSR_IN          \
+        in_dword_masked(HWIO_GCC_RPMH_SYS_NOC_SYS_NOC_HS_PERF6_DFSR_ADDR, HWIO_GCC_RPMH_SYS_NOC_SYS_NOC_HS_PERF6_DFSR_RMSK)
+#define HWIO_GCC_RPMH_SYS_NOC_SYS_NOC_HS_PERF6_DFSR_INM(m)      \
+        in_dword_masked(HWIO_GCC_RPMH_SYS_NOC_SYS_NOC_HS_PERF6_DFSR_ADDR, m)
+#define HWIO_GCC_RPMH_SYS_NOC_SYS_NOC_HS_PERF6_DFSR_OUT(v)      \
+        out_dword(HWIO_GCC_RPMH_SYS_NOC_SYS_NOC_HS_PERF6_DFSR_ADDR,v)
+#define HWIO_GCC_RPMH_SYS_NOC_SYS_NOC_HS_PERF6_DFSR_OUTM(m,v) \
+        out_dword_masked_ns(HWIO_GCC_RPMH_SYS_NOC_SYS_NOC_HS_PERF6_DFSR_ADDR,m,v,HWIO_GCC_RPMH_SYS_NOC_SYS_NOC_HS_PERF6_DFSR_IN)
+#define HWIO_GCC_RPMH_SYS_NOC_SYS_NOC_HS_PERF6_DFSR_SRC_SEL_BMSK                                              0x700
+#define HWIO_GCC_RPMH_SYS_NOC_SYS_NOC_HS_PERF6_DFSR_SRC_SEL_SHFT                                                0x8
+#define HWIO_GCC_RPMH_SYS_NOC_SYS_NOC_HS_PERF6_DFSR_SRC_SEL_SRC0_FVAL                                           0x0
+#define HWIO_GCC_RPMH_SYS_NOC_SYS_NOC_HS_PERF6_DFSR_SRC_SEL_SRC1_FVAL                                           0x1
+#define HWIO_GCC_RPMH_SYS_NOC_SYS_NOC_HS_PERF6_DFSR_SRC_SEL_SRC2_FVAL                                           0x2
+#define HWIO_GCC_RPMH_SYS_NOC_SYS_NOC_HS_PERF6_DFSR_SRC_SEL_SRC3_FVAL                                           0x3
+#define HWIO_GCC_RPMH_SYS_NOC_SYS_NOC_HS_PERF6_DFSR_SRC_SEL_SRC4_FVAL                                           0x4
+#define HWIO_GCC_RPMH_SYS_NOC_SYS_NOC_HS_PERF6_DFSR_SRC_SEL_SRC5_FVAL                                           0x5
+#define HWIO_GCC_RPMH_SYS_NOC_SYS_NOC_HS_PERF6_DFSR_SRC_SEL_SRC6_FVAL                                           0x6
+#define HWIO_GCC_RPMH_SYS_NOC_SYS_NOC_HS_PERF6_DFSR_SRC_SEL_SRC7_FVAL                                           0x7
+#define HWIO_GCC_RPMH_SYS_NOC_SYS_NOC_HS_PERF6_DFSR_SRC_DIV_BMSK                                               0x1f
+#define HWIO_GCC_RPMH_SYS_NOC_SYS_NOC_HS_PERF6_DFSR_SRC_DIV_SHFT                                                0x0
+#define HWIO_GCC_RPMH_SYS_NOC_SYS_NOC_HS_PERF6_DFSR_SRC_DIV_BYPASS_FVAL                                         0x0
+#define HWIO_GCC_RPMH_SYS_NOC_SYS_NOC_HS_PERF6_DFSR_SRC_DIV_DIV1_FVAL                                           0x1
+#define HWIO_GCC_RPMH_SYS_NOC_SYS_NOC_HS_PERF6_DFSR_SRC_DIV_DIV1_5_FVAL                                         0x2
+#define HWIO_GCC_RPMH_SYS_NOC_SYS_NOC_HS_PERF6_DFSR_SRC_DIV_DIV2_FVAL                                           0x3
+#define HWIO_GCC_RPMH_SYS_NOC_SYS_NOC_HS_PERF6_DFSR_SRC_DIV_DIV2_5_FVAL                                         0x4
+#define HWIO_GCC_RPMH_SYS_NOC_SYS_NOC_HS_PERF6_DFSR_SRC_DIV_DIV3_FVAL                                           0x5
+#define HWIO_GCC_RPMH_SYS_NOC_SYS_NOC_HS_PERF6_DFSR_SRC_DIV_DIV3_5_FVAL                                         0x6
+#define HWIO_GCC_RPMH_SYS_NOC_SYS_NOC_HS_PERF6_DFSR_SRC_DIV_DIV4_FVAL                                           0x7
+#define HWIO_GCC_RPMH_SYS_NOC_SYS_NOC_HS_PERF6_DFSR_SRC_DIV_DIV4_5_FVAL                                         0x8
+#define HWIO_GCC_RPMH_SYS_NOC_SYS_NOC_HS_PERF6_DFSR_SRC_DIV_DIV5_FVAL                                           0x9
+#define HWIO_GCC_RPMH_SYS_NOC_SYS_NOC_HS_PERF6_DFSR_SRC_DIV_DIV5_5_FVAL                                         0xa
+#define HWIO_GCC_RPMH_SYS_NOC_SYS_NOC_HS_PERF6_DFSR_SRC_DIV_DIV6_FVAL                                           0xb
+#define HWIO_GCC_RPMH_SYS_NOC_SYS_NOC_HS_PERF6_DFSR_SRC_DIV_DIV6_5_FVAL                                         0xc
+#define HWIO_GCC_RPMH_SYS_NOC_SYS_NOC_HS_PERF6_DFSR_SRC_DIV_DIV7_FVAL                                           0xd
+#define HWIO_GCC_RPMH_SYS_NOC_SYS_NOC_HS_PERF6_DFSR_SRC_DIV_DIV7_5_FVAL                                         0xe
+#define HWIO_GCC_RPMH_SYS_NOC_SYS_NOC_HS_PERF6_DFSR_SRC_DIV_DIV8_FVAL                                           0xf
+#define HWIO_GCC_RPMH_SYS_NOC_SYS_NOC_HS_PERF6_DFSR_SRC_DIV_DIV8_5_FVAL                                        0x10
+#define HWIO_GCC_RPMH_SYS_NOC_SYS_NOC_HS_PERF6_DFSR_SRC_DIV_DIV9_FVAL                                          0x11
+#define HWIO_GCC_RPMH_SYS_NOC_SYS_NOC_HS_PERF6_DFSR_SRC_DIV_DIV9_5_FVAL                                        0x12
+#define HWIO_GCC_RPMH_SYS_NOC_SYS_NOC_HS_PERF6_DFSR_SRC_DIV_DIV10_FVAL                                         0x13
+#define HWIO_GCC_RPMH_SYS_NOC_SYS_NOC_HS_PERF6_DFSR_SRC_DIV_DIV10_5_FVAL                                       0x14
+#define HWIO_GCC_RPMH_SYS_NOC_SYS_NOC_HS_PERF6_DFSR_SRC_DIV_DIV11_FVAL                                         0x15
+#define HWIO_GCC_RPMH_SYS_NOC_SYS_NOC_HS_PERF6_DFSR_SRC_DIV_DIV11_5_FVAL                                       0x16
+#define HWIO_GCC_RPMH_SYS_NOC_SYS_NOC_HS_PERF6_DFSR_SRC_DIV_DIV12_FVAL                                         0x17
+#define HWIO_GCC_RPMH_SYS_NOC_SYS_NOC_HS_PERF6_DFSR_SRC_DIV_DIV12_5_FVAL                                       0x18
+#define HWIO_GCC_RPMH_SYS_NOC_SYS_NOC_HS_PERF6_DFSR_SRC_DIV_DIV13_FVAL                                         0x19
+#define HWIO_GCC_RPMH_SYS_NOC_SYS_NOC_HS_PERF6_DFSR_SRC_DIV_DIV13_5_FVAL                                       0x1a
+#define HWIO_GCC_RPMH_SYS_NOC_SYS_NOC_HS_PERF6_DFSR_SRC_DIV_DIV14_FVAL                                         0x1b
+#define HWIO_GCC_RPMH_SYS_NOC_SYS_NOC_HS_PERF6_DFSR_SRC_DIV_DIV14_5_FVAL                                       0x1c
+#define HWIO_GCC_RPMH_SYS_NOC_SYS_NOC_HS_PERF6_DFSR_SRC_DIV_DIV15_FVAL                                         0x1d
+#define HWIO_GCC_RPMH_SYS_NOC_SYS_NOC_HS_PERF6_DFSR_SRC_DIV_DIV15_5_FVAL                                       0x1e
+#define HWIO_GCC_RPMH_SYS_NOC_SYS_NOC_HS_PERF6_DFSR_SRC_DIV_DIV16_FVAL                                         0x1f
+
+#define HWIO_GCC_RPMH_SYS_NOC_SYS_NOC_HS_PERF7_DFSR_ADDR                                                 (GCC_CLK_CTL_REG_REG_BASE      + 0x00000188)
+#define HWIO_GCC_RPMH_SYS_NOC_SYS_NOC_HS_PERF7_DFSR_PHYS                                                 (GCC_CLK_CTL_REG_REG_BASE_PHYS + 0x00000188)
+#define HWIO_GCC_RPMH_SYS_NOC_SYS_NOC_HS_PERF7_DFSR_OFFS                                                 (GCC_CLK_CTL_REG_REG_BASE_OFFS + 0x00000188)
+#define HWIO_GCC_RPMH_SYS_NOC_SYS_NOC_HS_PERF7_DFSR_RMSK                                                      0x71f
+#define HWIO_GCC_RPMH_SYS_NOC_SYS_NOC_HS_PERF7_DFSR_ATTR                                                        0x3
+#define HWIO_GCC_RPMH_SYS_NOC_SYS_NOC_HS_PERF7_DFSR_IN          \
+        in_dword_masked(HWIO_GCC_RPMH_SYS_NOC_SYS_NOC_HS_PERF7_DFSR_ADDR, HWIO_GCC_RPMH_SYS_NOC_SYS_NOC_HS_PERF7_DFSR_RMSK)
+#define HWIO_GCC_RPMH_SYS_NOC_SYS_NOC_HS_PERF7_DFSR_INM(m)      \
+        in_dword_masked(HWIO_GCC_RPMH_SYS_NOC_SYS_NOC_HS_PERF7_DFSR_ADDR, m)
+#define HWIO_GCC_RPMH_SYS_NOC_SYS_NOC_HS_PERF7_DFSR_OUT(v)      \
+        out_dword(HWIO_GCC_RPMH_SYS_NOC_SYS_NOC_HS_PERF7_DFSR_ADDR,v)
+#define HWIO_GCC_RPMH_SYS_NOC_SYS_NOC_HS_PERF7_DFSR_OUTM(m,v) \
+        out_dword_masked_ns(HWIO_GCC_RPMH_SYS_NOC_SYS_NOC_HS_PERF7_DFSR_ADDR,m,v,HWIO_GCC_RPMH_SYS_NOC_SYS_NOC_HS_PERF7_DFSR_IN)
+#define HWIO_GCC_RPMH_SYS_NOC_SYS_NOC_HS_PERF7_DFSR_SRC_SEL_BMSK                                              0x700
+#define HWIO_GCC_RPMH_SYS_NOC_SYS_NOC_HS_PERF7_DFSR_SRC_SEL_SHFT                                                0x8
+#define HWIO_GCC_RPMH_SYS_NOC_SYS_NOC_HS_PERF7_DFSR_SRC_SEL_SRC0_FVAL                                           0x0
+#define HWIO_GCC_RPMH_SYS_NOC_SYS_NOC_HS_PERF7_DFSR_SRC_SEL_SRC1_FVAL                                           0x1
+#define HWIO_GCC_RPMH_SYS_NOC_SYS_NOC_HS_PERF7_DFSR_SRC_SEL_SRC2_FVAL                                           0x2
+#define HWIO_GCC_RPMH_SYS_NOC_SYS_NOC_HS_PERF7_DFSR_SRC_SEL_SRC3_FVAL                                           0x3
+#define HWIO_GCC_RPMH_SYS_NOC_SYS_NOC_HS_PERF7_DFSR_SRC_SEL_SRC4_FVAL                                           0x4
+#define HWIO_GCC_RPMH_SYS_NOC_SYS_NOC_HS_PERF7_DFSR_SRC_SEL_SRC5_FVAL                                           0x5
+#define HWIO_GCC_RPMH_SYS_NOC_SYS_NOC_HS_PERF7_DFSR_SRC_SEL_SRC6_FVAL                                           0x6
+#define HWIO_GCC_RPMH_SYS_NOC_SYS_NOC_HS_PERF7_DFSR_SRC_SEL_SRC7_FVAL                                           0x7
+#define HWIO_GCC_RPMH_SYS_NOC_SYS_NOC_HS_PERF7_DFSR_SRC_DIV_BMSK                                               0x1f
+#define HWIO_GCC_RPMH_SYS_NOC_SYS_NOC_HS_PERF7_DFSR_SRC_DIV_SHFT                                                0x0
+#define HWIO_GCC_RPMH_SYS_NOC_SYS_NOC_HS_PERF7_DFSR_SRC_DIV_BYPASS_FVAL                                         0x0
+#define HWIO_GCC_RPMH_SYS_NOC_SYS_NOC_HS_PERF7_DFSR_SRC_DIV_DIV1_FVAL                                           0x1
+#define HWIO_GCC_RPMH_SYS_NOC_SYS_NOC_HS_PERF7_DFSR_SRC_DIV_DIV1_5_FVAL                                         0x2
+#define HWIO_GCC_RPMH_SYS_NOC_SYS_NOC_HS_PERF7_DFSR_SRC_DIV_DIV2_FVAL                                           0x3
+#define HWIO_GCC_RPMH_SYS_NOC_SYS_NOC_HS_PERF7_DFSR_SRC_DIV_DIV2_5_FVAL                                         0x4
+#define HWIO_GCC_RPMH_SYS_NOC_SYS_NOC_HS_PERF7_DFSR_SRC_DIV_DIV3_FVAL                                           0x5
+#define HWIO_GCC_RPMH_SYS_NOC_SYS_NOC_HS_PERF7_DFSR_SRC_DIV_DIV3_5_FVAL                                         0x6
+#define HWIO_GCC_RPMH_SYS_NOC_SYS_NOC_HS_PERF7_DFSR_SRC_DIV_DIV4_FVAL                                           0x7
+#define HWIO_GCC_RPMH_SYS_NOC_SYS_NOC_HS_PERF7_DFSR_SRC_DIV_DIV4_5_FVAL                                         0x8
+#define HWIO_GCC_RPMH_SYS_NOC_SYS_NOC_HS_PERF7_DFSR_SRC_DIV_DIV5_FVAL                                           0x9
+#define HWIO_GCC_RPMH_SYS_NOC_SYS_NOC_HS_PERF7_DFSR_SRC_DIV_DIV5_5_FVAL                                         0xa
+#define HWIO_GCC_RPMH_SYS_NOC_SYS_NOC_HS_PERF7_DFSR_SRC_DIV_DIV6_FVAL                                           0xb
+#define HWIO_GCC_RPMH_SYS_NOC_SYS_NOC_HS_PERF7_DFSR_SRC_DIV_DIV6_5_FVAL                                         0xc
+#define HWIO_GCC_RPMH_SYS_NOC_SYS_NOC_HS_PERF7_DFSR_SRC_DIV_DIV7_FVAL                                           0xd
+#define HWIO_GCC_RPMH_SYS_NOC_SYS_NOC_HS_PERF7_DFSR_SRC_DIV_DIV7_5_FVAL                                         0xe
+#define HWIO_GCC_RPMH_SYS_NOC_SYS_NOC_HS_PERF7_DFSR_SRC_DIV_DIV8_FVAL                                           0xf
+#define HWIO_GCC_RPMH_SYS_NOC_SYS_NOC_HS_PERF7_DFSR_SRC_DIV_DIV8_5_FVAL                                        0x10
+#define HWIO_GCC_RPMH_SYS_NOC_SYS_NOC_HS_PERF7_DFSR_SRC_DIV_DIV9_FVAL                                          0x11
+#define HWIO_GCC_RPMH_SYS_NOC_SYS_NOC_HS_PERF7_DFSR_SRC_DIV_DIV9_5_FVAL                                        0x12
+#define HWIO_GCC_RPMH_SYS_NOC_SYS_NOC_HS_PERF7_DFSR_SRC_DIV_DIV10_FVAL                                         0x13
+#define HWIO_GCC_RPMH_SYS_NOC_SYS_NOC_HS_PERF7_DFSR_SRC_DIV_DIV10_5_FVAL                                       0x14
+#define HWIO_GCC_RPMH_SYS_NOC_SYS_NOC_HS_PERF7_DFSR_SRC_DIV_DIV11_FVAL                                         0x15
+#define HWIO_GCC_RPMH_SYS_NOC_SYS_NOC_HS_PERF7_DFSR_SRC_DIV_DIV11_5_FVAL                                       0x16
+#define HWIO_GCC_RPMH_SYS_NOC_SYS_NOC_HS_PERF7_DFSR_SRC_DIV_DIV12_FVAL                                         0x17
+#define HWIO_GCC_RPMH_SYS_NOC_SYS_NOC_HS_PERF7_DFSR_SRC_DIV_DIV12_5_FVAL                                       0x18
+#define HWIO_GCC_RPMH_SYS_NOC_SYS_NOC_HS_PERF7_DFSR_SRC_DIV_DIV13_FVAL                                         0x19
+#define HWIO_GCC_RPMH_SYS_NOC_SYS_NOC_HS_PERF7_DFSR_SRC_DIV_DIV13_5_FVAL                                       0x1a
+#define HWIO_GCC_RPMH_SYS_NOC_SYS_NOC_HS_PERF7_DFSR_SRC_DIV_DIV14_FVAL                                         0x1b
+#define HWIO_GCC_RPMH_SYS_NOC_SYS_NOC_HS_PERF7_DFSR_SRC_DIV_DIV14_5_FVAL                                       0x1c
+#define HWIO_GCC_RPMH_SYS_NOC_SYS_NOC_HS_PERF7_DFSR_SRC_DIV_DIV15_FVAL                                         0x1d
+#define HWIO_GCC_RPMH_SYS_NOC_SYS_NOC_HS_PERF7_DFSR_SRC_DIV_DIV15_5_FVAL                                       0x1e
+#define HWIO_GCC_RPMH_SYS_NOC_SYS_NOC_HS_PERF7_DFSR_SRC_DIV_DIV16_FVAL                                         0x1f
+
+#define HWIO_GCC_RPMH_SYS_NOC_SYS_NOC_HS_PERF8_DFSR_ADDR                                                 (GCC_CLK_CTL_REG_REG_BASE      + 0x0000018c)
+#define HWIO_GCC_RPMH_SYS_NOC_SYS_NOC_HS_PERF8_DFSR_PHYS                                                 (GCC_CLK_CTL_REG_REG_BASE_PHYS + 0x0000018c)
+#define HWIO_GCC_RPMH_SYS_NOC_SYS_NOC_HS_PERF8_DFSR_OFFS                                                 (GCC_CLK_CTL_REG_REG_BASE_OFFS + 0x0000018c)
+#define HWIO_GCC_RPMH_SYS_NOC_SYS_NOC_HS_PERF8_DFSR_RMSK                                                      0x71f
+#define HWIO_GCC_RPMH_SYS_NOC_SYS_NOC_HS_PERF8_DFSR_ATTR                                                        0x3
+#define HWIO_GCC_RPMH_SYS_NOC_SYS_NOC_HS_PERF8_DFSR_IN          \
+        in_dword_masked(HWIO_GCC_RPMH_SYS_NOC_SYS_NOC_HS_PERF8_DFSR_ADDR, HWIO_GCC_RPMH_SYS_NOC_SYS_NOC_HS_PERF8_DFSR_RMSK)
+#define HWIO_GCC_RPMH_SYS_NOC_SYS_NOC_HS_PERF8_DFSR_INM(m)      \
+        in_dword_masked(HWIO_GCC_RPMH_SYS_NOC_SYS_NOC_HS_PERF8_DFSR_ADDR, m)
+#define HWIO_GCC_RPMH_SYS_NOC_SYS_NOC_HS_PERF8_DFSR_OUT(v)      \
+        out_dword(HWIO_GCC_RPMH_SYS_NOC_SYS_NOC_HS_PERF8_DFSR_ADDR,v)
+#define HWIO_GCC_RPMH_SYS_NOC_SYS_NOC_HS_PERF8_DFSR_OUTM(m,v) \
+        out_dword_masked_ns(HWIO_GCC_RPMH_SYS_NOC_SYS_NOC_HS_PERF8_DFSR_ADDR,m,v,HWIO_GCC_RPMH_SYS_NOC_SYS_NOC_HS_PERF8_DFSR_IN)
+#define HWIO_GCC_RPMH_SYS_NOC_SYS_NOC_HS_PERF8_DFSR_SRC_SEL_BMSK                                              0x700
+#define HWIO_GCC_RPMH_SYS_NOC_SYS_NOC_HS_PERF8_DFSR_SRC_SEL_SHFT                                                0x8
+#define HWIO_GCC_RPMH_SYS_NOC_SYS_NOC_HS_PERF8_DFSR_SRC_SEL_SRC0_FVAL                                           0x0
+#define HWIO_GCC_RPMH_SYS_NOC_SYS_NOC_HS_PERF8_DFSR_SRC_SEL_SRC1_FVAL                                           0x1
+#define HWIO_GCC_RPMH_SYS_NOC_SYS_NOC_HS_PERF8_DFSR_SRC_SEL_SRC2_FVAL                                           0x2
+#define HWIO_GCC_RPMH_SYS_NOC_SYS_NOC_HS_PERF8_DFSR_SRC_SEL_SRC3_FVAL                                           0x3
+#define HWIO_GCC_RPMH_SYS_NOC_SYS_NOC_HS_PERF8_DFSR_SRC_SEL_SRC4_FVAL                                           0x4
+#define HWIO_GCC_RPMH_SYS_NOC_SYS_NOC_HS_PERF8_DFSR_SRC_SEL_SRC5_FVAL                                           0x5
+#define HWIO_GCC_RPMH_SYS_NOC_SYS_NOC_HS_PERF8_DFSR_SRC_SEL_SRC6_FVAL                                           0x6
+#define HWIO_GCC_RPMH_SYS_NOC_SYS_NOC_HS_PERF8_DFSR_SRC_SEL_SRC7_FVAL                                           0x7
+#define HWIO_GCC_RPMH_SYS_NOC_SYS_NOC_HS_PERF8_DFSR_SRC_DIV_BMSK                                               0x1f
+#define HWIO_GCC_RPMH_SYS_NOC_SYS_NOC_HS_PERF8_DFSR_SRC_DIV_SHFT                                                0x0
+#define HWIO_GCC_RPMH_SYS_NOC_SYS_NOC_HS_PERF8_DFSR_SRC_DIV_BYPASS_FVAL                                         0x0
+#define HWIO_GCC_RPMH_SYS_NOC_SYS_NOC_HS_PERF8_DFSR_SRC_DIV_DIV1_FVAL                                           0x1
+#define HWIO_GCC_RPMH_SYS_NOC_SYS_NOC_HS_PERF8_DFSR_SRC_DIV_DIV1_5_FVAL                                         0x2
+#define HWIO_GCC_RPMH_SYS_NOC_SYS_NOC_HS_PERF8_DFSR_SRC_DIV_DIV2_FVAL                                           0x3
+#define HWIO_GCC_RPMH_SYS_NOC_SYS_NOC_HS_PERF8_DFSR_SRC_DIV_DIV2_5_FVAL                                         0x4
+#define HWIO_GCC_RPMH_SYS_NOC_SYS_NOC_HS_PERF8_DFSR_SRC_DIV_DIV3_FVAL                                           0x5
+#define HWIO_GCC_RPMH_SYS_NOC_SYS_NOC_HS_PERF8_DFSR_SRC_DIV_DIV3_5_FVAL                                         0x6
+#define HWIO_GCC_RPMH_SYS_NOC_SYS_NOC_HS_PERF8_DFSR_SRC_DIV_DIV4_FVAL                                           0x7
+#define HWIO_GCC_RPMH_SYS_NOC_SYS_NOC_HS_PERF8_DFSR_SRC_DIV_DIV4_5_FVAL                                         0x8
+#define HWIO_GCC_RPMH_SYS_NOC_SYS_NOC_HS_PERF8_DFSR_SRC_DIV_DIV5_FVAL                                           0x9
+#define HWIO_GCC_RPMH_SYS_NOC_SYS_NOC_HS_PERF8_DFSR_SRC_DIV_DIV5_5_FVAL                                         0xa
+#define HWIO_GCC_RPMH_SYS_NOC_SYS_NOC_HS_PERF8_DFSR_SRC_DIV_DIV6_FVAL                                           0xb
+#define HWIO_GCC_RPMH_SYS_NOC_SYS_NOC_HS_PERF8_DFSR_SRC_DIV_DIV6_5_FVAL                                         0xc
+#define HWIO_GCC_RPMH_SYS_NOC_SYS_NOC_HS_PERF8_DFSR_SRC_DIV_DIV7_FVAL                                           0xd
+#define HWIO_GCC_RPMH_SYS_NOC_SYS_NOC_HS_PERF8_DFSR_SRC_DIV_DIV7_5_FVAL                                         0xe
+#define HWIO_GCC_RPMH_SYS_NOC_SYS_NOC_HS_PERF8_DFSR_SRC_DIV_DIV8_FVAL                                           0xf
+#define HWIO_GCC_RPMH_SYS_NOC_SYS_NOC_HS_PERF8_DFSR_SRC_DIV_DIV8_5_FVAL                                        0x10
+#define HWIO_GCC_RPMH_SYS_NOC_SYS_NOC_HS_PERF8_DFSR_SRC_DIV_DIV9_FVAL                                          0x11
+#define HWIO_GCC_RPMH_SYS_NOC_SYS_NOC_HS_PERF8_DFSR_SRC_DIV_DIV9_5_FVAL                                        0x12
+#define HWIO_GCC_RPMH_SYS_NOC_SYS_NOC_HS_PERF8_DFSR_SRC_DIV_DIV10_FVAL                                         0x13
+#define HWIO_GCC_RPMH_SYS_NOC_SYS_NOC_HS_PERF8_DFSR_SRC_DIV_DIV10_5_FVAL                                       0x14
+#define HWIO_GCC_RPMH_SYS_NOC_SYS_NOC_HS_PERF8_DFSR_SRC_DIV_DIV11_FVAL                                         0x15
+#define HWIO_GCC_RPMH_SYS_NOC_SYS_NOC_HS_PERF8_DFSR_SRC_DIV_DIV11_5_FVAL                                       0x16
+#define HWIO_GCC_RPMH_SYS_NOC_SYS_NOC_HS_PERF8_DFSR_SRC_DIV_DIV12_FVAL                                         0x17
+#define HWIO_GCC_RPMH_SYS_NOC_SYS_NOC_HS_PERF8_DFSR_SRC_DIV_DIV12_5_FVAL                                       0x18
+#define HWIO_GCC_RPMH_SYS_NOC_SYS_NOC_HS_PERF8_DFSR_SRC_DIV_DIV13_FVAL                                         0x19
+#define HWIO_GCC_RPMH_SYS_NOC_SYS_NOC_HS_PERF8_DFSR_SRC_DIV_DIV13_5_FVAL                                       0x1a
+#define HWIO_GCC_RPMH_SYS_NOC_SYS_NOC_HS_PERF8_DFSR_SRC_DIV_DIV14_FVAL                                         0x1b
+#define HWIO_GCC_RPMH_SYS_NOC_SYS_NOC_HS_PERF8_DFSR_SRC_DIV_DIV14_5_FVAL                                       0x1c
+#define HWIO_GCC_RPMH_SYS_NOC_SYS_NOC_HS_PERF8_DFSR_SRC_DIV_DIV15_FVAL                                         0x1d
+#define HWIO_GCC_RPMH_SYS_NOC_SYS_NOC_HS_PERF8_DFSR_SRC_DIV_DIV15_5_FVAL                                       0x1e
+#define HWIO_GCC_RPMH_SYS_NOC_SYS_NOC_HS_PERF8_DFSR_SRC_DIV_DIV16_FVAL                                         0x1f
+
+#define HWIO_GCC_RPMH_SYS_NOC_SYS_NOC_HS_PERF9_DFSR_ADDR                                                 (GCC_CLK_CTL_REG_REG_BASE      + 0x00000190)
+#define HWIO_GCC_RPMH_SYS_NOC_SYS_NOC_HS_PERF9_DFSR_PHYS                                                 (GCC_CLK_CTL_REG_REG_BASE_PHYS + 0x00000190)
+#define HWIO_GCC_RPMH_SYS_NOC_SYS_NOC_HS_PERF9_DFSR_OFFS                                                 (GCC_CLK_CTL_REG_REG_BASE_OFFS + 0x00000190)
+#define HWIO_GCC_RPMH_SYS_NOC_SYS_NOC_HS_PERF9_DFSR_RMSK                                                      0x71f
+#define HWIO_GCC_RPMH_SYS_NOC_SYS_NOC_HS_PERF9_DFSR_ATTR                                                        0x3
+#define HWIO_GCC_RPMH_SYS_NOC_SYS_NOC_HS_PERF9_DFSR_IN          \
+        in_dword_masked(HWIO_GCC_RPMH_SYS_NOC_SYS_NOC_HS_PERF9_DFSR_ADDR, HWIO_GCC_RPMH_SYS_NOC_SYS_NOC_HS_PERF9_DFSR_RMSK)
+#define HWIO_GCC_RPMH_SYS_NOC_SYS_NOC_HS_PERF9_DFSR_INM(m)      \
+        in_dword_masked(HWIO_GCC_RPMH_SYS_NOC_SYS_NOC_HS_PERF9_DFSR_ADDR, m)
+#define HWIO_GCC_RPMH_SYS_NOC_SYS_NOC_HS_PERF9_DFSR_OUT(v)      \
+        out_dword(HWIO_GCC_RPMH_SYS_NOC_SYS_NOC_HS_PERF9_DFSR_ADDR,v)
+#define HWIO_GCC_RPMH_SYS_NOC_SYS_NOC_HS_PERF9_DFSR_OUTM(m,v) \
+        out_dword_masked_ns(HWIO_GCC_RPMH_SYS_NOC_SYS_NOC_HS_PERF9_DFSR_ADDR,m,v,HWIO_GCC_RPMH_SYS_NOC_SYS_NOC_HS_PERF9_DFSR_IN)
+#define HWIO_GCC_RPMH_SYS_NOC_SYS_NOC_HS_PERF9_DFSR_SRC_SEL_BMSK                                              0x700
+#define HWIO_GCC_RPMH_SYS_NOC_SYS_NOC_HS_PERF9_DFSR_SRC_SEL_SHFT                                                0x8
+#define HWIO_GCC_RPMH_SYS_NOC_SYS_NOC_HS_PERF9_DFSR_SRC_SEL_SRC0_FVAL                                           0x0
+#define HWIO_GCC_RPMH_SYS_NOC_SYS_NOC_HS_PERF9_DFSR_SRC_SEL_SRC1_FVAL                                           0x1
+#define HWIO_GCC_RPMH_SYS_NOC_SYS_NOC_HS_PERF9_DFSR_SRC_SEL_SRC2_FVAL                                           0x2
+#define HWIO_GCC_RPMH_SYS_NOC_SYS_NOC_HS_PERF9_DFSR_SRC_SEL_SRC3_FVAL                                           0x3
+#define HWIO_GCC_RPMH_SYS_NOC_SYS_NOC_HS_PERF9_DFSR_SRC_SEL_SRC4_FVAL                                           0x4
+#define HWIO_GCC_RPMH_SYS_NOC_SYS_NOC_HS_PERF9_DFSR_SRC_SEL_SRC5_FVAL                                           0x5
+#define HWIO_GCC_RPMH_SYS_NOC_SYS_NOC_HS_PERF9_DFSR_SRC_SEL_SRC6_FVAL                                           0x6
+#define HWIO_GCC_RPMH_SYS_NOC_SYS_NOC_HS_PERF9_DFSR_SRC_SEL_SRC7_FVAL                                           0x7
+#define HWIO_GCC_RPMH_SYS_NOC_SYS_NOC_HS_PERF9_DFSR_SRC_DIV_BMSK                                               0x1f
+#define HWIO_GCC_RPMH_SYS_NOC_SYS_NOC_HS_PERF9_DFSR_SRC_DIV_SHFT                                                0x0
+#define HWIO_GCC_RPMH_SYS_NOC_SYS_NOC_HS_PERF9_DFSR_SRC_DIV_BYPASS_FVAL                                         0x0
+#define HWIO_GCC_RPMH_SYS_NOC_SYS_NOC_HS_PERF9_DFSR_SRC_DIV_DIV1_FVAL                                           0x1
+#define HWIO_GCC_RPMH_SYS_NOC_SYS_NOC_HS_PERF9_DFSR_SRC_DIV_DIV1_5_FVAL                                         0x2
+#define HWIO_GCC_RPMH_SYS_NOC_SYS_NOC_HS_PERF9_DFSR_SRC_DIV_DIV2_FVAL                                           0x3
+#define HWIO_GCC_RPMH_SYS_NOC_SYS_NOC_HS_PERF9_DFSR_SRC_DIV_DIV2_5_FVAL                                         0x4
+#define HWIO_GCC_RPMH_SYS_NOC_SYS_NOC_HS_PERF9_DFSR_SRC_DIV_DIV3_FVAL                                           0x5
+#define HWIO_GCC_RPMH_SYS_NOC_SYS_NOC_HS_PERF9_DFSR_SRC_DIV_DIV3_5_FVAL                                         0x6
+#define HWIO_GCC_RPMH_SYS_NOC_SYS_NOC_HS_PERF9_DFSR_SRC_DIV_DIV4_FVAL                                           0x7
+#define HWIO_GCC_RPMH_SYS_NOC_SYS_NOC_HS_PERF9_DFSR_SRC_DIV_DIV4_5_FVAL                                         0x8
+#define HWIO_GCC_RPMH_SYS_NOC_SYS_NOC_HS_PERF9_DFSR_SRC_DIV_DIV5_FVAL                                           0x9
+#define HWIO_GCC_RPMH_SYS_NOC_SYS_NOC_HS_PERF9_DFSR_SRC_DIV_DIV5_5_FVAL                                         0xa
+#define HWIO_GCC_RPMH_SYS_NOC_SYS_NOC_HS_PERF9_DFSR_SRC_DIV_DIV6_FVAL                                           0xb
+#define HWIO_GCC_RPMH_SYS_NOC_SYS_NOC_HS_PERF9_DFSR_SRC_DIV_DIV6_5_FVAL                                         0xc
+#define HWIO_GCC_RPMH_SYS_NOC_SYS_NOC_HS_PERF9_DFSR_SRC_DIV_DIV7_FVAL                                           0xd
+#define HWIO_GCC_RPMH_SYS_NOC_SYS_NOC_HS_PERF9_DFSR_SRC_DIV_DIV7_5_FVAL                                         0xe
+#define HWIO_GCC_RPMH_SYS_NOC_SYS_NOC_HS_PERF9_DFSR_SRC_DIV_DIV8_FVAL                                           0xf
+#define HWIO_GCC_RPMH_SYS_NOC_SYS_NOC_HS_PERF9_DFSR_SRC_DIV_DIV8_5_FVAL                                        0x10
+#define HWIO_GCC_RPMH_SYS_NOC_SYS_NOC_HS_PERF9_DFSR_SRC_DIV_DIV9_FVAL                                          0x11
+#define HWIO_GCC_RPMH_SYS_NOC_SYS_NOC_HS_PERF9_DFSR_SRC_DIV_DIV9_5_FVAL                                        0x12
+#define HWIO_GCC_RPMH_SYS_NOC_SYS_NOC_HS_PERF9_DFSR_SRC_DIV_DIV10_FVAL                                         0x13
+#define HWIO_GCC_RPMH_SYS_NOC_SYS_NOC_HS_PERF9_DFSR_SRC_DIV_DIV10_5_FVAL                                       0x14
+#define HWIO_GCC_RPMH_SYS_NOC_SYS_NOC_HS_PERF9_DFSR_SRC_DIV_DIV11_FVAL                                         0x15
+#define HWIO_GCC_RPMH_SYS_NOC_SYS_NOC_HS_PERF9_DFSR_SRC_DIV_DIV11_5_FVAL                                       0x16
+#define HWIO_GCC_RPMH_SYS_NOC_SYS_NOC_HS_PERF9_DFSR_SRC_DIV_DIV12_FVAL                                         0x17
+#define HWIO_GCC_RPMH_SYS_NOC_SYS_NOC_HS_PERF9_DFSR_SRC_DIV_DIV12_5_FVAL                                       0x18
+#define HWIO_GCC_RPMH_SYS_NOC_SYS_NOC_HS_PERF9_DFSR_SRC_DIV_DIV13_FVAL                                         0x19
+#define HWIO_GCC_RPMH_SYS_NOC_SYS_NOC_HS_PERF9_DFSR_SRC_DIV_DIV13_5_FVAL                                       0x1a
+#define HWIO_GCC_RPMH_SYS_NOC_SYS_NOC_HS_PERF9_DFSR_SRC_DIV_DIV14_FVAL                                         0x1b
+#define HWIO_GCC_RPMH_SYS_NOC_SYS_NOC_HS_PERF9_DFSR_SRC_DIV_DIV14_5_FVAL                                       0x1c
+#define HWIO_GCC_RPMH_SYS_NOC_SYS_NOC_HS_PERF9_DFSR_SRC_DIV_DIV15_FVAL                                         0x1d
+#define HWIO_GCC_RPMH_SYS_NOC_SYS_NOC_HS_PERF9_DFSR_SRC_DIV_DIV15_5_FVAL                                       0x1e
+#define HWIO_GCC_RPMH_SYS_NOC_SYS_NOC_HS_PERF9_DFSR_SRC_DIV_DIV16_FVAL                                         0x1f
+
+#define HWIO_GCC_RPMH_SYS_NOC_SYS_NOC_HS_PERF10_DFSR_ADDR                                                (GCC_CLK_CTL_REG_REG_BASE      + 0x00000194)
+#define HWIO_GCC_RPMH_SYS_NOC_SYS_NOC_HS_PERF10_DFSR_PHYS                                                (GCC_CLK_CTL_REG_REG_BASE_PHYS + 0x00000194)
+#define HWIO_GCC_RPMH_SYS_NOC_SYS_NOC_HS_PERF10_DFSR_OFFS                                                (GCC_CLK_CTL_REG_REG_BASE_OFFS + 0x00000194)
+#define HWIO_GCC_RPMH_SYS_NOC_SYS_NOC_HS_PERF10_DFSR_RMSK                                                     0x71f
+#define HWIO_GCC_RPMH_SYS_NOC_SYS_NOC_HS_PERF10_DFSR_ATTR                                                       0x3
+#define HWIO_GCC_RPMH_SYS_NOC_SYS_NOC_HS_PERF10_DFSR_IN          \
+        in_dword_masked(HWIO_GCC_RPMH_SYS_NOC_SYS_NOC_HS_PERF10_DFSR_ADDR, HWIO_GCC_RPMH_SYS_NOC_SYS_NOC_HS_PERF10_DFSR_RMSK)
+#define HWIO_GCC_RPMH_SYS_NOC_SYS_NOC_HS_PERF10_DFSR_INM(m)      \
+        in_dword_masked(HWIO_GCC_RPMH_SYS_NOC_SYS_NOC_HS_PERF10_DFSR_ADDR, m)
+#define HWIO_GCC_RPMH_SYS_NOC_SYS_NOC_HS_PERF10_DFSR_OUT(v)      \
+        out_dword(HWIO_GCC_RPMH_SYS_NOC_SYS_NOC_HS_PERF10_DFSR_ADDR,v)
+#define HWIO_GCC_RPMH_SYS_NOC_SYS_NOC_HS_PERF10_DFSR_OUTM(m,v) \
+        out_dword_masked_ns(HWIO_GCC_RPMH_SYS_NOC_SYS_NOC_HS_PERF10_DFSR_ADDR,m,v,HWIO_GCC_RPMH_SYS_NOC_SYS_NOC_HS_PERF10_DFSR_IN)
+#define HWIO_GCC_RPMH_SYS_NOC_SYS_NOC_HS_PERF10_DFSR_SRC_SEL_BMSK                                             0x700
+#define HWIO_GCC_RPMH_SYS_NOC_SYS_NOC_HS_PERF10_DFSR_SRC_SEL_SHFT                                               0x8
+#define HWIO_GCC_RPMH_SYS_NOC_SYS_NOC_HS_PERF10_DFSR_SRC_SEL_SRC0_FVAL                                          0x0
+#define HWIO_GCC_RPMH_SYS_NOC_SYS_NOC_HS_PERF10_DFSR_SRC_SEL_SRC1_FVAL                                          0x1
+#define HWIO_GCC_RPMH_SYS_NOC_SYS_NOC_HS_PERF10_DFSR_SRC_SEL_SRC2_FVAL                                          0x2
+#define HWIO_GCC_RPMH_SYS_NOC_SYS_NOC_HS_PERF10_DFSR_SRC_SEL_SRC3_FVAL                                          0x3
+#define HWIO_GCC_RPMH_SYS_NOC_SYS_NOC_HS_PERF10_DFSR_SRC_SEL_SRC4_FVAL                                          0x4
+#define HWIO_GCC_RPMH_SYS_NOC_SYS_NOC_HS_PERF10_DFSR_SRC_SEL_SRC5_FVAL                                          0x5
+#define HWIO_GCC_RPMH_SYS_NOC_SYS_NOC_HS_PERF10_DFSR_SRC_SEL_SRC6_FVAL                                          0x6
+#define HWIO_GCC_RPMH_SYS_NOC_SYS_NOC_HS_PERF10_DFSR_SRC_SEL_SRC7_FVAL                                          0x7
+#define HWIO_GCC_RPMH_SYS_NOC_SYS_NOC_HS_PERF10_DFSR_SRC_DIV_BMSK                                              0x1f
+#define HWIO_GCC_RPMH_SYS_NOC_SYS_NOC_HS_PERF10_DFSR_SRC_DIV_SHFT                                               0x0
+#define HWIO_GCC_RPMH_SYS_NOC_SYS_NOC_HS_PERF10_DFSR_SRC_DIV_BYPASS_FVAL                                        0x0
+#define HWIO_GCC_RPMH_SYS_NOC_SYS_NOC_HS_PERF10_DFSR_SRC_DIV_DIV1_FVAL                                          0x1
+#define HWIO_GCC_RPMH_SYS_NOC_SYS_NOC_HS_PERF10_DFSR_SRC_DIV_DIV1_5_FVAL                                        0x2
+#define HWIO_GCC_RPMH_SYS_NOC_SYS_NOC_HS_PERF10_DFSR_SRC_DIV_DIV2_FVAL                                          0x3
+#define HWIO_GCC_RPMH_SYS_NOC_SYS_NOC_HS_PERF10_DFSR_SRC_DIV_DIV2_5_FVAL                                        0x4
+#define HWIO_GCC_RPMH_SYS_NOC_SYS_NOC_HS_PERF10_DFSR_SRC_DIV_DIV3_FVAL                                          0x5
+#define HWIO_GCC_RPMH_SYS_NOC_SYS_NOC_HS_PERF10_DFSR_SRC_DIV_DIV3_5_FVAL                                        0x6
+#define HWIO_GCC_RPMH_SYS_NOC_SYS_NOC_HS_PERF10_DFSR_SRC_DIV_DIV4_FVAL                                          0x7
+#define HWIO_GCC_RPMH_SYS_NOC_SYS_NOC_HS_PERF10_DFSR_SRC_DIV_DIV4_5_FVAL                                        0x8
+#define HWIO_GCC_RPMH_SYS_NOC_SYS_NOC_HS_PERF10_DFSR_SRC_DIV_DIV5_FVAL                                          0x9
+#define HWIO_GCC_RPMH_SYS_NOC_SYS_NOC_HS_PERF10_DFSR_SRC_DIV_DIV5_5_FVAL                                        0xa
+#define HWIO_GCC_RPMH_SYS_NOC_SYS_NOC_HS_PERF10_DFSR_SRC_DIV_DIV6_FVAL                                          0xb
+#define HWIO_GCC_RPMH_SYS_NOC_SYS_NOC_HS_PERF10_DFSR_SRC_DIV_DIV6_5_FVAL                                        0xc
+#define HWIO_GCC_RPMH_SYS_NOC_SYS_NOC_HS_PERF10_DFSR_SRC_DIV_DIV7_FVAL                                          0xd
+#define HWIO_GCC_RPMH_SYS_NOC_SYS_NOC_HS_PERF10_DFSR_SRC_DIV_DIV7_5_FVAL                                        0xe
+#define HWIO_GCC_RPMH_SYS_NOC_SYS_NOC_HS_PERF10_DFSR_SRC_DIV_DIV8_FVAL                                          0xf
+#define HWIO_GCC_RPMH_SYS_NOC_SYS_NOC_HS_PERF10_DFSR_SRC_DIV_DIV8_5_FVAL                                       0x10
+#define HWIO_GCC_RPMH_SYS_NOC_SYS_NOC_HS_PERF10_DFSR_SRC_DIV_DIV9_FVAL                                         0x11
+#define HWIO_GCC_RPMH_SYS_NOC_SYS_NOC_HS_PERF10_DFSR_SRC_DIV_DIV9_5_FVAL                                       0x12
+#define HWIO_GCC_RPMH_SYS_NOC_SYS_NOC_HS_PERF10_DFSR_SRC_DIV_DIV10_FVAL                                        0x13
+#define HWIO_GCC_RPMH_SYS_NOC_SYS_NOC_HS_PERF10_DFSR_SRC_DIV_DIV10_5_FVAL                                      0x14
+#define HWIO_GCC_RPMH_SYS_NOC_SYS_NOC_HS_PERF10_DFSR_SRC_DIV_DIV11_FVAL                                        0x15
+#define HWIO_GCC_RPMH_SYS_NOC_SYS_NOC_HS_PERF10_DFSR_SRC_DIV_DIV11_5_FVAL                                      0x16
+#define HWIO_GCC_RPMH_SYS_NOC_SYS_NOC_HS_PERF10_DFSR_SRC_DIV_DIV12_FVAL                                        0x17
+#define HWIO_GCC_RPMH_SYS_NOC_SYS_NOC_HS_PERF10_DFSR_SRC_DIV_DIV12_5_FVAL                                      0x18
+#define HWIO_GCC_RPMH_SYS_NOC_SYS_NOC_HS_PERF10_DFSR_SRC_DIV_DIV13_FVAL                                        0x19
+#define HWIO_GCC_RPMH_SYS_NOC_SYS_NOC_HS_PERF10_DFSR_SRC_DIV_DIV13_5_FVAL                                      0x1a
+#define HWIO_GCC_RPMH_SYS_NOC_SYS_NOC_HS_PERF10_DFSR_SRC_DIV_DIV14_FVAL                                        0x1b
+#define HWIO_GCC_RPMH_SYS_NOC_SYS_NOC_HS_PERF10_DFSR_SRC_DIV_DIV14_5_FVAL                                      0x1c
+#define HWIO_GCC_RPMH_SYS_NOC_SYS_NOC_HS_PERF10_DFSR_SRC_DIV_DIV15_FVAL                                        0x1d
+#define HWIO_GCC_RPMH_SYS_NOC_SYS_NOC_HS_PERF10_DFSR_SRC_DIV_DIV15_5_FVAL                                      0x1e
+#define HWIO_GCC_RPMH_SYS_NOC_SYS_NOC_HS_PERF10_DFSR_SRC_DIV_DIV16_FVAL                                        0x1f
+
+#define HWIO_GCC_RPMH_SYS_NOC_SYS_NOC_HS_PERF11_DFSR_ADDR                                                (GCC_CLK_CTL_REG_REG_BASE      + 0x00000198)
+#define HWIO_GCC_RPMH_SYS_NOC_SYS_NOC_HS_PERF11_DFSR_PHYS                                                (GCC_CLK_CTL_REG_REG_BASE_PHYS + 0x00000198)
+#define HWIO_GCC_RPMH_SYS_NOC_SYS_NOC_HS_PERF11_DFSR_OFFS                                                (GCC_CLK_CTL_REG_REG_BASE_OFFS + 0x00000198)
+#define HWIO_GCC_RPMH_SYS_NOC_SYS_NOC_HS_PERF11_DFSR_RMSK                                                     0x71f
+#define HWIO_GCC_RPMH_SYS_NOC_SYS_NOC_HS_PERF11_DFSR_ATTR                                                       0x3
+#define HWIO_GCC_RPMH_SYS_NOC_SYS_NOC_HS_PERF11_DFSR_IN          \
+        in_dword_masked(HWIO_GCC_RPMH_SYS_NOC_SYS_NOC_HS_PERF11_DFSR_ADDR, HWIO_GCC_RPMH_SYS_NOC_SYS_NOC_HS_PERF11_DFSR_RMSK)
+#define HWIO_GCC_RPMH_SYS_NOC_SYS_NOC_HS_PERF11_DFSR_INM(m)      \
+        in_dword_masked(HWIO_GCC_RPMH_SYS_NOC_SYS_NOC_HS_PERF11_DFSR_ADDR, m)
+#define HWIO_GCC_RPMH_SYS_NOC_SYS_NOC_HS_PERF11_DFSR_OUT(v)      \
+        out_dword(HWIO_GCC_RPMH_SYS_NOC_SYS_NOC_HS_PERF11_DFSR_ADDR,v)
+#define HWIO_GCC_RPMH_SYS_NOC_SYS_NOC_HS_PERF11_DFSR_OUTM(m,v) \
+        out_dword_masked_ns(HWIO_GCC_RPMH_SYS_NOC_SYS_NOC_HS_PERF11_DFSR_ADDR,m,v,HWIO_GCC_RPMH_SYS_NOC_SYS_NOC_HS_PERF11_DFSR_IN)
+#define HWIO_GCC_RPMH_SYS_NOC_SYS_NOC_HS_PERF11_DFSR_SRC_SEL_BMSK                                             0x700
+#define HWIO_GCC_RPMH_SYS_NOC_SYS_NOC_HS_PERF11_DFSR_SRC_SEL_SHFT                                               0x8
+#define HWIO_GCC_RPMH_SYS_NOC_SYS_NOC_HS_PERF11_DFSR_SRC_SEL_SRC0_FVAL                                          0x0
+#define HWIO_GCC_RPMH_SYS_NOC_SYS_NOC_HS_PERF11_DFSR_SRC_SEL_SRC1_FVAL                                          0x1
+#define HWIO_GCC_RPMH_SYS_NOC_SYS_NOC_HS_PERF11_DFSR_SRC_SEL_SRC2_FVAL                                          0x2
+#define HWIO_GCC_RPMH_SYS_NOC_SYS_NOC_HS_PERF11_DFSR_SRC_SEL_SRC3_FVAL                                          0x3
+#define HWIO_GCC_RPMH_SYS_NOC_SYS_NOC_HS_PERF11_DFSR_SRC_SEL_SRC4_FVAL                                          0x4
+#define HWIO_GCC_RPMH_SYS_NOC_SYS_NOC_HS_PERF11_DFSR_SRC_SEL_SRC5_FVAL                                          0x5
+#define HWIO_GCC_RPMH_SYS_NOC_SYS_NOC_HS_PERF11_DFSR_SRC_SEL_SRC6_FVAL                                          0x6
+#define HWIO_GCC_RPMH_SYS_NOC_SYS_NOC_HS_PERF11_DFSR_SRC_SEL_SRC7_FVAL                                          0x7
+#define HWIO_GCC_RPMH_SYS_NOC_SYS_NOC_HS_PERF11_DFSR_SRC_DIV_BMSK                                              0x1f
+#define HWIO_GCC_RPMH_SYS_NOC_SYS_NOC_HS_PERF11_DFSR_SRC_DIV_SHFT                                               0x0
+#define HWIO_GCC_RPMH_SYS_NOC_SYS_NOC_HS_PERF11_DFSR_SRC_DIV_BYPASS_FVAL                                        0x0
+#define HWIO_GCC_RPMH_SYS_NOC_SYS_NOC_HS_PERF11_DFSR_SRC_DIV_DIV1_FVAL                                          0x1
+#define HWIO_GCC_RPMH_SYS_NOC_SYS_NOC_HS_PERF11_DFSR_SRC_DIV_DIV1_5_FVAL                                        0x2
+#define HWIO_GCC_RPMH_SYS_NOC_SYS_NOC_HS_PERF11_DFSR_SRC_DIV_DIV2_FVAL                                          0x3
+#define HWIO_GCC_RPMH_SYS_NOC_SYS_NOC_HS_PERF11_DFSR_SRC_DIV_DIV2_5_FVAL                                        0x4
+#define HWIO_GCC_RPMH_SYS_NOC_SYS_NOC_HS_PERF11_DFSR_SRC_DIV_DIV3_FVAL                                          0x5
+#define HWIO_GCC_RPMH_SYS_NOC_SYS_NOC_HS_PERF11_DFSR_SRC_DIV_DIV3_5_FVAL                                        0x6
+#define HWIO_GCC_RPMH_SYS_NOC_SYS_NOC_HS_PERF11_DFSR_SRC_DIV_DIV4_FVAL                                          0x7
+#define HWIO_GCC_RPMH_SYS_NOC_SYS_NOC_HS_PERF11_DFSR_SRC_DIV_DIV4_5_FVAL                                        0x8
+#define HWIO_GCC_RPMH_SYS_NOC_SYS_NOC_HS_PERF11_DFSR_SRC_DIV_DIV5_FVAL                                          0x9
+#define HWIO_GCC_RPMH_SYS_NOC_SYS_NOC_HS_PERF11_DFSR_SRC_DIV_DIV5_5_FVAL                                        0xa
+#define HWIO_GCC_RPMH_SYS_NOC_SYS_NOC_HS_PERF11_DFSR_SRC_DIV_DIV6_FVAL                                          0xb
+#define HWIO_GCC_RPMH_SYS_NOC_SYS_NOC_HS_PERF11_DFSR_SRC_DIV_DIV6_5_FVAL                                        0xc
+#define HWIO_GCC_RPMH_SYS_NOC_SYS_NOC_HS_PERF11_DFSR_SRC_DIV_DIV7_FVAL                                          0xd
+#define HWIO_GCC_RPMH_SYS_NOC_SYS_NOC_HS_PERF11_DFSR_SRC_DIV_DIV7_5_FVAL                                        0xe
+#define HWIO_GCC_RPMH_SYS_NOC_SYS_NOC_HS_PERF11_DFSR_SRC_DIV_DIV8_FVAL                                          0xf
+#define HWIO_GCC_RPMH_SYS_NOC_SYS_NOC_HS_PERF11_DFSR_SRC_DIV_DIV8_5_FVAL                                       0x10
+#define HWIO_GCC_RPMH_SYS_NOC_SYS_NOC_HS_PERF11_DFSR_SRC_DIV_DIV9_FVAL                                         0x11
+#define HWIO_GCC_RPMH_SYS_NOC_SYS_NOC_HS_PERF11_DFSR_SRC_DIV_DIV9_5_FVAL                                       0x12
+#define HWIO_GCC_RPMH_SYS_NOC_SYS_NOC_HS_PERF11_DFSR_SRC_DIV_DIV10_FVAL                                        0x13
+#define HWIO_GCC_RPMH_SYS_NOC_SYS_NOC_HS_PERF11_DFSR_SRC_DIV_DIV10_5_FVAL                                      0x14
+#define HWIO_GCC_RPMH_SYS_NOC_SYS_NOC_HS_PERF11_DFSR_SRC_DIV_DIV11_FVAL                                        0x15
+#define HWIO_GCC_RPMH_SYS_NOC_SYS_NOC_HS_PERF11_DFSR_SRC_DIV_DIV11_5_FVAL                                      0x16
+#define HWIO_GCC_RPMH_SYS_NOC_SYS_NOC_HS_PERF11_DFSR_SRC_DIV_DIV12_FVAL                                        0x17
+#define HWIO_GCC_RPMH_SYS_NOC_SYS_NOC_HS_PERF11_DFSR_SRC_DIV_DIV12_5_FVAL                                      0x18
+#define HWIO_GCC_RPMH_SYS_NOC_SYS_NOC_HS_PERF11_DFSR_SRC_DIV_DIV13_FVAL                                        0x19
+#define HWIO_GCC_RPMH_SYS_NOC_SYS_NOC_HS_PERF11_DFSR_SRC_DIV_DIV13_5_FVAL                                      0x1a
+#define HWIO_GCC_RPMH_SYS_NOC_SYS_NOC_HS_PERF11_DFSR_SRC_DIV_DIV14_FVAL                                        0x1b
+#define HWIO_GCC_RPMH_SYS_NOC_SYS_NOC_HS_PERF11_DFSR_SRC_DIV_DIV14_5_FVAL                                      0x1c
+#define HWIO_GCC_RPMH_SYS_NOC_SYS_NOC_HS_PERF11_DFSR_SRC_DIV_DIV15_FVAL                                        0x1d
+#define HWIO_GCC_RPMH_SYS_NOC_SYS_NOC_HS_PERF11_DFSR_SRC_DIV_DIV15_5_FVAL                                      0x1e
+#define HWIO_GCC_RPMH_SYS_NOC_SYS_NOC_HS_PERF11_DFSR_SRC_DIV_DIV16_FVAL                                        0x1f
+
+#define HWIO_GCC_RPMH_SYS_NOC_SYS_NOC_HS_PERF12_DFSR_ADDR                                                (GCC_CLK_CTL_REG_REG_BASE      + 0x0000019c)
+#define HWIO_GCC_RPMH_SYS_NOC_SYS_NOC_HS_PERF12_DFSR_PHYS                                                (GCC_CLK_CTL_REG_REG_BASE_PHYS + 0x0000019c)
+#define HWIO_GCC_RPMH_SYS_NOC_SYS_NOC_HS_PERF12_DFSR_OFFS                                                (GCC_CLK_CTL_REG_REG_BASE_OFFS + 0x0000019c)
+#define HWIO_GCC_RPMH_SYS_NOC_SYS_NOC_HS_PERF12_DFSR_RMSK                                                     0x71f
+#define HWIO_GCC_RPMH_SYS_NOC_SYS_NOC_HS_PERF12_DFSR_ATTR                                                       0x3
+#define HWIO_GCC_RPMH_SYS_NOC_SYS_NOC_HS_PERF12_DFSR_IN          \
+        in_dword_masked(HWIO_GCC_RPMH_SYS_NOC_SYS_NOC_HS_PERF12_DFSR_ADDR, HWIO_GCC_RPMH_SYS_NOC_SYS_NOC_HS_PERF12_DFSR_RMSK)
+#define HWIO_GCC_RPMH_SYS_NOC_SYS_NOC_HS_PERF12_DFSR_INM(m)      \
+        in_dword_masked(HWIO_GCC_RPMH_SYS_NOC_SYS_NOC_HS_PERF12_DFSR_ADDR, m)
+#define HWIO_GCC_RPMH_SYS_NOC_SYS_NOC_HS_PERF12_DFSR_OUT(v)      \
+        out_dword(HWIO_GCC_RPMH_SYS_NOC_SYS_NOC_HS_PERF12_DFSR_ADDR,v)
+#define HWIO_GCC_RPMH_SYS_NOC_SYS_NOC_HS_PERF12_DFSR_OUTM(m,v) \
+        out_dword_masked_ns(HWIO_GCC_RPMH_SYS_NOC_SYS_NOC_HS_PERF12_DFSR_ADDR,m,v,HWIO_GCC_RPMH_SYS_NOC_SYS_NOC_HS_PERF12_DFSR_IN)
+#define HWIO_GCC_RPMH_SYS_NOC_SYS_NOC_HS_PERF12_DFSR_SRC_SEL_BMSK                                             0x700
+#define HWIO_GCC_RPMH_SYS_NOC_SYS_NOC_HS_PERF12_DFSR_SRC_SEL_SHFT                                               0x8
+#define HWIO_GCC_RPMH_SYS_NOC_SYS_NOC_HS_PERF12_DFSR_SRC_SEL_SRC0_FVAL                                          0x0
+#define HWIO_GCC_RPMH_SYS_NOC_SYS_NOC_HS_PERF12_DFSR_SRC_SEL_SRC1_FVAL                                          0x1
+#define HWIO_GCC_RPMH_SYS_NOC_SYS_NOC_HS_PERF12_DFSR_SRC_SEL_SRC2_FVAL                                          0x2
+#define HWIO_GCC_RPMH_SYS_NOC_SYS_NOC_HS_PERF12_DFSR_SRC_SEL_SRC3_FVAL                                          0x3
+#define HWIO_GCC_RPMH_SYS_NOC_SYS_NOC_HS_PERF12_DFSR_SRC_SEL_SRC4_FVAL                                          0x4
+#define HWIO_GCC_RPMH_SYS_NOC_SYS_NOC_HS_PERF12_DFSR_SRC_SEL_SRC5_FVAL                                          0x5
+#define HWIO_GCC_RPMH_SYS_NOC_SYS_NOC_HS_PERF12_DFSR_SRC_SEL_SRC6_FVAL                                          0x6
+#define HWIO_GCC_RPMH_SYS_NOC_SYS_NOC_HS_PERF12_DFSR_SRC_SEL_SRC7_FVAL                                          0x7
+#define HWIO_GCC_RPMH_SYS_NOC_SYS_NOC_HS_PERF12_DFSR_SRC_DIV_BMSK                                              0x1f
+#define HWIO_GCC_RPMH_SYS_NOC_SYS_NOC_HS_PERF12_DFSR_SRC_DIV_SHFT                                               0x0
+#define HWIO_GCC_RPMH_SYS_NOC_SYS_NOC_HS_PERF12_DFSR_SRC_DIV_BYPASS_FVAL                                        0x0
+#define HWIO_GCC_RPMH_SYS_NOC_SYS_NOC_HS_PERF12_DFSR_SRC_DIV_DIV1_FVAL                                          0x1
+#define HWIO_GCC_RPMH_SYS_NOC_SYS_NOC_HS_PERF12_DFSR_SRC_DIV_DIV1_5_FVAL                                        0x2
+#define HWIO_GCC_RPMH_SYS_NOC_SYS_NOC_HS_PERF12_DFSR_SRC_DIV_DIV2_FVAL                                          0x3
+#define HWIO_GCC_RPMH_SYS_NOC_SYS_NOC_HS_PERF12_DFSR_SRC_DIV_DIV2_5_FVAL                                        0x4
+#define HWIO_GCC_RPMH_SYS_NOC_SYS_NOC_HS_PERF12_DFSR_SRC_DIV_DIV3_FVAL                                          0x5
+#define HWIO_GCC_RPMH_SYS_NOC_SYS_NOC_HS_PERF12_DFSR_SRC_DIV_DIV3_5_FVAL                                        0x6
+#define HWIO_GCC_RPMH_SYS_NOC_SYS_NOC_HS_PERF12_DFSR_SRC_DIV_DIV4_FVAL                                          0x7
+#define HWIO_GCC_RPMH_SYS_NOC_SYS_NOC_HS_PERF12_DFSR_SRC_DIV_DIV4_5_FVAL                                        0x8
+#define HWIO_GCC_RPMH_SYS_NOC_SYS_NOC_HS_PERF12_DFSR_SRC_DIV_DIV5_FVAL                                          0x9
+#define HWIO_GCC_RPMH_SYS_NOC_SYS_NOC_HS_PERF12_DFSR_SRC_DIV_DIV5_5_FVAL                                        0xa
+#define HWIO_GCC_RPMH_SYS_NOC_SYS_NOC_HS_PERF12_DFSR_SRC_DIV_DIV6_FVAL                                          0xb
+#define HWIO_GCC_RPMH_SYS_NOC_SYS_NOC_HS_PERF12_DFSR_SRC_DIV_DIV6_5_FVAL                                        0xc
+#define HWIO_GCC_RPMH_SYS_NOC_SYS_NOC_HS_PERF12_DFSR_SRC_DIV_DIV7_FVAL                                          0xd
+#define HWIO_GCC_RPMH_SYS_NOC_SYS_NOC_HS_PERF12_DFSR_SRC_DIV_DIV7_5_FVAL                                        0xe
+#define HWIO_GCC_RPMH_SYS_NOC_SYS_NOC_HS_PERF12_DFSR_SRC_DIV_DIV8_FVAL                                          0xf
+#define HWIO_GCC_RPMH_SYS_NOC_SYS_NOC_HS_PERF12_DFSR_SRC_DIV_DIV8_5_FVAL                                       0x10
+#define HWIO_GCC_RPMH_SYS_NOC_SYS_NOC_HS_PERF12_DFSR_SRC_DIV_DIV9_FVAL                                         0x11
+#define HWIO_GCC_RPMH_SYS_NOC_SYS_NOC_HS_PERF12_DFSR_SRC_DIV_DIV9_5_FVAL                                       0x12
+#define HWIO_GCC_RPMH_SYS_NOC_SYS_NOC_HS_PERF12_DFSR_SRC_DIV_DIV10_FVAL                                        0x13
+#define HWIO_GCC_RPMH_SYS_NOC_SYS_NOC_HS_PERF12_DFSR_SRC_DIV_DIV10_5_FVAL                                      0x14
+#define HWIO_GCC_RPMH_SYS_NOC_SYS_NOC_HS_PERF12_DFSR_SRC_DIV_DIV11_FVAL                                        0x15
+#define HWIO_GCC_RPMH_SYS_NOC_SYS_NOC_HS_PERF12_DFSR_SRC_DIV_DIV11_5_FVAL                                      0x16
+#define HWIO_GCC_RPMH_SYS_NOC_SYS_NOC_HS_PERF12_DFSR_SRC_DIV_DIV12_FVAL                                        0x17
+#define HWIO_GCC_RPMH_SYS_NOC_SYS_NOC_HS_PERF12_DFSR_SRC_DIV_DIV12_5_FVAL                                      0x18
+#define HWIO_GCC_RPMH_SYS_NOC_SYS_NOC_HS_PERF12_DFSR_SRC_DIV_DIV13_FVAL                                        0x19
+#define HWIO_GCC_RPMH_SYS_NOC_SYS_NOC_HS_PERF12_DFSR_SRC_DIV_DIV13_5_FVAL                                      0x1a
+#define HWIO_GCC_RPMH_SYS_NOC_SYS_NOC_HS_PERF12_DFSR_SRC_DIV_DIV14_FVAL                                        0x1b
+#define HWIO_GCC_RPMH_SYS_NOC_SYS_NOC_HS_PERF12_DFSR_SRC_DIV_DIV14_5_FVAL                                      0x1c
+#define HWIO_GCC_RPMH_SYS_NOC_SYS_NOC_HS_PERF12_DFSR_SRC_DIV_DIV15_FVAL                                        0x1d
+#define HWIO_GCC_RPMH_SYS_NOC_SYS_NOC_HS_PERF12_DFSR_SRC_DIV_DIV15_5_FVAL                                      0x1e
+#define HWIO_GCC_RPMH_SYS_NOC_SYS_NOC_HS_PERF12_DFSR_SRC_DIV_DIV16_FVAL                                        0x1f
+
+#define HWIO_GCC_RPMH_SYS_NOC_SYS_NOC_HS_PERF13_DFSR_ADDR                                                (GCC_CLK_CTL_REG_REG_BASE      + 0x000001a0)
+#define HWIO_GCC_RPMH_SYS_NOC_SYS_NOC_HS_PERF13_DFSR_PHYS                                                (GCC_CLK_CTL_REG_REG_BASE_PHYS + 0x000001a0)
+#define HWIO_GCC_RPMH_SYS_NOC_SYS_NOC_HS_PERF13_DFSR_OFFS                                                (GCC_CLK_CTL_REG_REG_BASE_OFFS + 0x000001a0)
+#define HWIO_GCC_RPMH_SYS_NOC_SYS_NOC_HS_PERF13_DFSR_RMSK                                                     0x71f
+#define HWIO_GCC_RPMH_SYS_NOC_SYS_NOC_HS_PERF13_DFSR_ATTR                                                       0x3
+#define HWIO_GCC_RPMH_SYS_NOC_SYS_NOC_HS_PERF13_DFSR_IN          \
+        in_dword_masked(HWIO_GCC_RPMH_SYS_NOC_SYS_NOC_HS_PERF13_DFSR_ADDR, HWIO_GCC_RPMH_SYS_NOC_SYS_NOC_HS_PERF13_DFSR_RMSK)
+#define HWIO_GCC_RPMH_SYS_NOC_SYS_NOC_HS_PERF13_DFSR_INM(m)      \
+        in_dword_masked(HWIO_GCC_RPMH_SYS_NOC_SYS_NOC_HS_PERF13_DFSR_ADDR, m)
+#define HWIO_GCC_RPMH_SYS_NOC_SYS_NOC_HS_PERF13_DFSR_OUT(v)      \
+        out_dword(HWIO_GCC_RPMH_SYS_NOC_SYS_NOC_HS_PERF13_DFSR_ADDR,v)
+#define HWIO_GCC_RPMH_SYS_NOC_SYS_NOC_HS_PERF13_DFSR_OUTM(m,v) \
+        out_dword_masked_ns(HWIO_GCC_RPMH_SYS_NOC_SYS_NOC_HS_PERF13_DFSR_ADDR,m,v,HWIO_GCC_RPMH_SYS_NOC_SYS_NOC_HS_PERF13_DFSR_IN)
+#define HWIO_GCC_RPMH_SYS_NOC_SYS_NOC_HS_PERF13_DFSR_SRC_SEL_BMSK                                             0x700
+#define HWIO_GCC_RPMH_SYS_NOC_SYS_NOC_HS_PERF13_DFSR_SRC_SEL_SHFT                                               0x8
+#define HWIO_GCC_RPMH_SYS_NOC_SYS_NOC_HS_PERF13_DFSR_SRC_SEL_SRC0_FVAL                                          0x0
+#define HWIO_GCC_RPMH_SYS_NOC_SYS_NOC_HS_PERF13_DFSR_SRC_SEL_SRC1_FVAL                                          0x1
+#define HWIO_GCC_RPMH_SYS_NOC_SYS_NOC_HS_PERF13_DFSR_SRC_SEL_SRC2_FVAL                                          0x2
+#define HWIO_GCC_RPMH_SYS_NOC_SYS_NOC_HS_PERF13_DFSR_SRC_SEL_SRC3_FVAL                                          0x3
+#define HWIO_GCC_RPMH_SYS_NOC_SYS_NOC_HS_PERF13_DFSR_SRC_SEL_SRC4_FVAL                                          0x4
+#define HWIO_GCC_RPMH_SYS_NOC_SYS_NOC_HS_PERF13_DFSR_SRC_SEL_SRC5_FVAL                                          0x5
+#define HWIO_GCC_RPMH_SYS_NOC_SYS_NOC_HS_PERF13_DFSR_SRC_SEL_SRC6_FVAL                                          0x6
+#define HWIO_GCC_RPMH_SYS_NOC_SYS_NOC_HS_PERF13_DFSR_SRC_SEL_SRC7_FVAL                                          0x7
+#define HWIO_GCC_RPMH_SYS_NOC_SYS_NOC_HS_PERF13_DFSR_SRC_DIV_BMSK                                              0x1f
+#define HWIO_GCC_RPMH_SYS_NOC_SYS_NOC_HS_PERF13_DFSR_SRC_DIV_SHFT                                               0x0
+#define HWIO_GCC_RPMH_SYS_NOC_SYS_NOC_HS_PERF13_DFSR_SRC_DIV_BYPASS_FVAL                                        0x0
+#define HWIO_GCC_RPMH_SYS_NOC_SYS_NOC_HS_PERF13_DFSR_SRC_DIV_DIV1_FVAL                                          0x1
+#define HWIO_GCC_RPMH_SYS_NOC_SYS_NOC_HS_PERF13_DFSR_SRC_DIV_DIV1_5_FVAL                                        0x2
+#define HWIO_GCC_RPMH_SYS_NOC_SYS_NOC_HS_PERF13_DFSR_SRC_DIV_DIV2_FVAL                                          0x3
+#define HWIO_GCC_RPMH_SYS_NOC_SYS_NOC_HS_PERF13_DFSR_SRC_DIV_DIV2_5_FVAL                                        0x4
+#define HWIO_GCC_RPMH_SYS_NOC_SYS_NOC_HS_PERF13_DFSR_SRC_DIV_DIV3_FVAL                                          0x5
+#define HWIO_GCC_RPMH_SYS_NOC_SYS_NOC_HS_PERF13_DFSR_SRC_DIV_DIV3_5_FVAL                                        0x6
+#define HWIO_GCC_RPMH_SYS_NOC_SYS_NOC_HS_PERF13_DFSR_SRC_DIV_DIV4_FVAL                                          0x7
+#define HWIO_GCC_RPMH_SYS_NOC_SYS_NOC_HS_PERF13_DFSR_SRC_DIV_DIV4_5_FVAL                                        0x8
+#define HWIO_GCC_RPMH_SYS_NOC_SYS_NOC_HS_PERF13_DFSR_SRC_DIV_DIV5_FVAL                                          0x9
+#define HWIO_GCC_RPMH_SYS_NOC_SYS_NOC_HS_PERF13_DFSR_SRC_DIV_DIV5_5_FVAL                                        0xa
+#define HWIO_GCC_RPMH_SYS_NOC_SYS_NOC_HS_PERF13_DFSR_SRC_DIV_DIV6_FVAL                                          0xb
+#define HWIO_GCC_RPMH_SYS_NOC_SYS_NOC_HS_PERF13_DFSR_SRC_DIV_DIV6_5_FVAL                                        0xc
+#define HWIO_GCC_RPMH_SYS_NOC_SYS_NOC_HS_PERF13_DFSR_SRC_DIV_DIV7_FVAL                                          0xd
+#define HWIO_GCC_RPMH_SYS_NOC_SYS_NOC_HS_PERF13_DFSR_SRC_DIV_DIV7_5_FVAL                                        0xe
+#define HWIO_GCC_RPMH_SYS_NOC_SYS_NOC_HS_PERF13_DFSR_SRC_DIV_DIV8_FVAL                                          0xf
+#define HWIO_GCC_RPMH_SYS_NOC_SYS_NOC_HS_PERF13_DFSR_SRC_DIV_DIV8_5_FVAL                                       0x10
+#define HWIO_GCC_RPMH_SYS_NOC_SYS_NOC_HS_PERF13_DFSR_SRC_DIV_DIV9_FVAL                                         0x11
+#define HWIO_GCC_RPMH_SYS_NOC_SYS_NOC_HS_PERF13_DFSR_SRC_DIV_DIV9_5_FVAL                                       0x12
+#define HWIO_GCC_RPMH_SYS_NOC_SYS_NOC_HS_PERF13_DFSR_SRC_DIV_DIV10_FVAL                                        0x13
+#define HWIO_GCC_RPMH_SYS_NOC_SYS_NOC_HS_PERF13_DFSR_SRC_DIV_DIV10_5_FVAL                                      0x14
+#define HWIO_GCC_RPMH_SYS_NOC_SYS_NOC_HS_PERF13_DFSR_SRC_DIV_DIV11_FVAL                                        0x15
+#define HWIO_GCC_RPMH_SYS_NOC_SYS_NOC_HS_PERF13_DFSR_SRC_DIV_DIV11_5_FVAL                                      0x16
+#define HWIO_GCC_RPMH_SYS_NOC_SYS_NOC_HS_PERF13_DFSR_SRC_DIV_DIV12_FVAL                                        0x17
+#define HWIO_GCC_RPMH_SYS_NOC_SYS_NOC_HS_PERF13_DFSR_SRC_DIV_DIV12_5_FVAL                                      0x18
+#define HWIO_GCC_RPMH_SYS_NOC_SYS_NOC_HS_PERF13_DFSR_SRC_DIV_DIV13_FVAL                                        0x19
+#define HWIO_GCC_RPMH_SYS_NOC_SYS_NOC_HS_PERF13_DFSR_SRC_DIV_DIV13_5_FVAL                                      0x1a
+#define HWIO_GCC_RPMH_SYS_NOC_SYS_NOC_HS_PERF13_DFSR_SRC_DIV_DIV14_FVAL                                        0x1b
+#define HWIO_GCC_RPMH_SYS_NOC_SYS_NOC_HS_PERF13_DFSR_SRC_DIV_DIV14_5_FVAL                                      0x1c
+#define HWIO_GCC_RPMH_SYS_NOC_SYS_NOC_HS_PERF13_DFSR_SRC_DIV_DIV15_FVAL                                        0x1d
+#define HWIO_GCC_RPMH_SYS_NOC_SYS_NOC_HS_PERF13_DFSR_SRC_DIV_DIV15_5_FVAL                                      0x1e
+#define HWIO_GCC_RPMH_SYS_NOC_SYS_NOC_HS_PERF13_DFSR_SRC_DIV_DIV16_FVAL                                        0x1f
+
+#define HWIO_GCC_RPMH_SYS_NOC_SYS_NOC_HS_PERF14_DFSR_ADDR                                                (GCC_CLK_CTL_REG_REG_BASE      + 0x000001a4)
+#define HWIO_GCC_RPMH_SYS_NOC_SYS_NOC_HS_PERF14_DFSR_PHYS                                                (GCC_CLK_CTL_REG_REG_BASE_PHYS + 0x000001a4)
+#define HWIO_GCC_RPMH_SYS_NOC_SYS_NOC_HS_PERF14_DFSR_OFFS                                                (GCC_CLK_CTL_REG_REG_BASE_OFFS + 0x000001a4)
+#define HWIO_GCC_RPMH_SYS_NOC_SYS_NOC_HS_PERF14_DFSR_RMSK                                                     0x71f
+#define HWIO_GCC_RPMH_SYS_NOC_SYS_NOC_HS_PERF14_DFSR_ATTR                                                       0x3
+#define HWIO_GCC_RPMH_SYS_NOC_SYS_NOC_HS_PERF14_DFSR_IN          \
+        in_dword_masked(HWIO_GCC_RPMH_SYS_NOC_SYS_NOC_HS_PERF14_DFSR_ADDR, HWIO_GCC_RPMH_SYS_NOC_SYS_NOC_HS_PERF14_DFSR_RMSK)
+#define HWIO_GCC_RPMH_SYS_NOC_SYS_NOC_HS_PERF14_DFSR_INM(m)      \
+        in_dword_masked(HWIO_GCC_RPMH_SYS_NOC_SYS_NOC_HS_PERF14_DFSR_ADDR, m)
+#define HWIO_GCC_RPMH_SYS_NOC_SYS_NOC_HS_PERF14_DFSR_OUT(v)      \
+        out_dword(HWIO_GCC_RPMH_SYS_NOC_SYS_NOC_HS_PERF14_DFSR_ADDR,v)
+#define HWIO_GCC_RPMH_SYS_NOC_SYS_NOC_HS_PERF14_DFSR_OUTM(m,v) \
+        out_dword_masked_ns(HWIO_GCC_RPMH_SYS_NOC_SYS_NOC_HS_PERF14_DFSR_ADDR,m,v,HWIO_GCC_RPMH_SYS_NOC_SYS_NOC_HS_PERF14_DFSR_IN)
+#define HWIO_GCC_RPMH_SYS_NOC_SYS_NOC_HS_PERF14_DFSR_SRC_SEL_BMSK                                             0x700
+#define HWIO_GCC_RPMH_SYS_NOC_SYS_NOC_HS_PERF14_DFSR_SRC_SEL_SHFT                                               0x8
+#define HWIO_GCC_RPMH_SYS_NOC_SYS_NOC_HS_PERF14_DFSR_SRC_SEL_SRC0_FVAL                                          0x0
+#define HWIO_GCC_RPMH_SYS_NOC_SYS_NOC_HS_PERF14_DFSR_SRC_SEL_SRC1_FVAL                                          0x1
+#define HWIO_GCC_RPMH_SYS_NOC_SYS_NOC_HS_PERF14_DFSR_SRC_SEL_SRC2_FVAL                                          0x2
+#define HWIO_GCC_RPMH_SYS_NOC_SYS_NOC_HS_PERF14_DFSR_SRC_SEL_SRC3_FVAL                                          0x3
+#define HWIO_GCC_RPMH_SYS_NOC_SYS_NOC_HS_PERF14_DFSR_SRC_SEL_SRC4_FVAL                                          0x4
+#define HWIO_GCC_RPMH_SYS_NOC_SYS_NOC_HS_PERF14_DFSR_SRC_SEL_SRC5_FVAL                                          0x5
+#define HWIO_GCC_RPMH_SYS_NOC_SYS_NOC_HS_PERF14_DFSR_SRC_SEL_SRC6_FVAL                                          0x6
+#define HWIO_GCC_RPMH_SYS_NOC_SYS_NOC_HS_PERF14_DFSR_SRC_SEL_SRC7_FVAL                                          0x7
+#define HWIO_GCC_RPMH_SYS_NOC_SYS_NOC_HS_PERF14_DFSR_SRC_DIV_BMSK                                              0x1f
+#define HWIO_GCC_RPMH_SYS_NOC_SYS_NOC_HS_PERF14_DFSR_SRC_DIV_SHFT                                               0x0
+#define HWIO_GCC_RPMH_SYS_NOC_SYS_NOC_HS_PERF14_DFSR_SRC_DIV_BYPASS_FVAL                                        0x0
+#define HWIO_GCC_RPMH_SYS_NOC_SYS_NOC_HS_PERF14_DFSR_SRC_DIV_DIV1_FVAL                                          0x1
+#define HWIO_GCC_RPMH_SYS_NOC_SYS_NOC_HS_PERF14_DFSR_SRC_DIV_DIV1_5_FVAL                                        0x2
+#define HWIO_GCC_RPMH_SYS_NOC_SYS_NOC_HS_PERF14_DFSR_SRC_DIV_DIV2_FVAL                                          0x3
+#define HWIO_GCC_RPMH_SYS_NOC_SYS_NOC_HS_PERF14_DFSR_SRC_DIV_DIV2_5_FVAL                                        0x4
+#define HWIO_GCC_RPMH_SYS_NOC_SYS_NOC_HS_PERF14_DFSR_SRC_DIV_DIV3_FVAL                                          0x5
+#define HWIO_GCC_RPMH_SYS_NOC_SYS_NOC_HS_PERF14_DFSR_SRC_DIV_DIV3_5_FVAL                                        0x6
+#define HWIO_GCC_RPMH_SYS_NOC_SYS_NOC_HS_PERF14_DFSR_SRC_DIV_DIV4_FVAL                                          0x7
+#define HWIO_GCC_RPMH_SYS_NOC_SYS_NOC_HS_PERF14_DFSR_SRC_DIV_DIV4_5_FVAL                                        0x8
+#define HWIO_GCC_RPMH_SYS_NOC_SYS_NOC_HS_PERF14_DFSR_SRC_DIV_DIV5_FVAL                                          0x9
+#define HWIO_GCC_RPMH_SYS_NOC_SYS_NOC_HS_PERF14_DFSR_SRC_DIV_DIV5_5_FVAL                                        0xa
+#define HWIO_GCC_RPMH_SYS_NOC_SYS_NOC_HS_PERF14_DFSR_SRC_DIV_DIV6_FVAL                                          0xb
+#define HWIO_GCC_RPMH_SYS_NOC_SYS_NOC_HS_PERF14_DFSR_SRC_DIV_DIV6_5_FVAL                                        0xc
+#define HWIO_GCC_RPMH_SYS_NOC_SYS_NOC_HS_PERF14_DFSR_SRC_DIV_DIV7_FVAL                                          0xd
+#define HWIO_GCC_RPMH_SYS_NOC_SYS_NOC_HS_PERF14_DFSR_SRC_DIV_DIV7_5_FVAL                                        0xe
+#define HWIO_GCC_RPMH_SYS_NOC_SYS_NOC_HS_PERF14_DFSR_SRC_DIV_DIV8_FVAL                                          0xf
+#define HWIO_GCC_RPMH_SYS_NOC_SYS_NOC_HS_PERF14_DFSR_SRC_DIV_DIV8_5_FVAL                                       0x10
+#define HWIO_GCC_RPMH_SYS_NOC_SYS_NOC_HS_PERF14_DFSR_SRC_DIV_DIV9_FVAL                                         0x11
+#define HWIO_GCC_RPMH_SYS_NOC_SYS_NOC_HS_PERF14_DFSR_SRC_DIV_DIV9_5_FVAL                                       0x12
+#define HWIO_GCC_RPMH_SYS_NOC_SYS_NOC_HS_PERF14_DFSR_SRC_DIV_DIV10_FVAL                                        0x13
+#define HWIO_GCC_RPMH_SYS_NOC_SYS_NOC_HS_PERF14_DFSR_SRC_DIV_DIV10_5_FVAL                                      0x14
+#define HWIO_GCC_RPMH_SYS_NOC_SYS_NOC_HS_PERF14_DFSR_SRC_DIV_DIV11_FVAL                                        0x15
+#define HWIO_GCC_RPMH_SYS_NOC_SYS_NOC_HS_PERF14_DFSR_SRC_DIV_DIV11_5_FVAL                                      0x16
+#define HWIO_GCC_RPMH_SYS_NOC_SYS_NOC_HS_PERF14_DFSR_SRC_DIV_DIV12_FVAL                                        0x17
+#define HWIO_GCC_RPMH_SYS_NOC_SYS_NOC_HS_PERF14_DFSR_SRC_DIV_DIV12_5_FVAL                                      0x18
+#define HWIO_GCC_RPMH_SYS_NOC_SYS_NOC_HS_PERF14_DFSR_SRC_DIV_DIV13_FVAL                                        0x19
+#define HWIO_GCC_RPMH_SYS_NOC_SYS_NOC_HS_PERF14_DFSR_SRC_DIV_DIV13_5_FVAL                                      0x1a
+#define HWIO_GCC_RPMH_SYS_NOC_SYS_NOC_HS_PERF14_DFSR_SRC_DIV_DIV14_FVAL                                        0x1b
+#define HWIO_GCC_RPMH_SYS_NOC_SYS_NOC_HS_PERF14_DFSR_SRC_DIV_DIV14_5_FVAL                                      0x1c
+#define HWIO_GCC_RPMH_SYS_NOC_SYS_NOC_HS_PERF14_DFSR_SRC_DIV_DIV15_FVAL                                        0x1d
+#define HWIO_GCC_RPMH_SYS_NOC_SYS_NOC_HS_PERF14_DFSR_SRC_DIV_DIV15_5_FVAL                                      0x1e
+#define HWIO_GCC_RPMH_SYS_NOC_SYS_NOC_HS_PERF14_DFSR_SRC_DIV_DIV16_FVAL                                        0x1f
+
+#define HWIO_GCC_RPMH_SYS_NOC_SYS_NOC_HS_PERF15_DFSR_ADDR                                                (GCC_CLK_CTL_REG_REG_BASE      + 0x000001a8)
+#define HWIO_GCC_RPMH_SYS_NOC_SYS_NOC_HS_PERF15_DFSR_PHYS                                                (GCC_CLK_CTL_REG_REG_BASE_PHYS + 0x000001a8)
+#define HWIO_GCC_RPMH_SYS_NOC_SYS_NOC_HS_PERF15_DFSR_OFFS                                                (GCC_CLK_CTL_REG_REG_BASE_OFFS + 0x000001a8)
+#define HWIO_GCC_RPMH_SYS_NOC_SYS_NOC_HS_PERF15_DFSR_RMSK                                                     0x71f
+#define HWIO_GCC_RPMH_SYS_NOC_SYS_NOC_HS_PERF15_DFSR_ATTR                                                       0x3
+#define HWIO_GCC_RPMH_SYS_NOC_SYS_NOC_HS_PERF15_DFSR_IN          \
+        in_dword_masked(HWIO_GCC_RPMH_SYS_NOC_SYS_NOC_HS_PERF15_DFSR_ADDR, HWIO_GCC_RPMH_SYS_NOC_SYS_NOC_HS_PERF15_DFSR_RMSK)
+#define HWIO_GCC_RPMH_SYS_NOC_SYS_NOC_HS_PERF15_DFSR_INM(m)      \
+        in_dword_masked(HWIO_GCC_RPMH_SYS_NOC_SYS_NOC_HS_PERF15_DFSR_ADDR, m)
+#define HWIO_GCC_RPMH_SYS_NOC_SYS_NOC_HS_PERF15_DFSR_OUT(v)      \
+        out_dword(HWIO_GCC_RPMH_SYS_NOC_SYS_NOC_HS_PERF15_DFSR_ADDR,v)
+#define HWIO_GCC_RPMH_SYS_NOC_SYS_NOC_HS_PERF15_DFSR_OUTM(m,v) \
+        out_dword_masked_ns(HWIO_GCC_RPMH_SYS_NOC_SYS_NOC_HS_PERF15_DFSR_ADDR,m,v,HWIO_GCC_RPMH_SYS_NOC_SYS_NOC_HS_PERF15_DFSR_IN)
+#define HWIO_GCC_RPMH_SYS_NOC_SYS_NOC_HS_PERF15_DFSR_SRC_SEL_BMSK                                             0x700
+#define HWIO_GCC_RPMH_SYS_NOC_SYS_NOC_HS_PERF15_DFSR_SRC_SEL_SHFT                                               0x8
+#define HWIO_GCC_RPMH_SYS_NOC_SYS_NOC_HS_PERF15_DFSR_SRC_SEL_SRC0_FVAL                                          0x0
+#define HWIO_GCC_RPMH_SYS_NOC_SYS_NOC_HS_PERF15_DFSR_SRC_SEL_SRC1_FVAL                                          0x1
+#define HWIO_GCC_RPMH_SYS_NOC_SYS_NOC_HS_PERF15_DFSR_SRC_SEL_SRC2_FVAL                                          0x2
+#define HWIO_GCC_RPMH_SYS_NOC_SYS_NOC_HS_PERF15_DFSR_SRC_SEL_SRC3_FVAL                                          0x3
+#define HWIO_GCC_RPMH_SYS_NOC_SYS_NOC_HS_PERF15_DFSR_SRC_SEL_SRC4_FVAL                                          0x4
+#define HWIO_GCC_RPMH_SYS_NOC_SYS_NOC_HS_PERF15_DFSR_SRC_SEL_SRC5_FVAL                                          0x5
+#define HWIO_GCC_RPMH_SYS_NOC_SYS_NOC_HS_PERF15_DFSR_SRC_SEL_SRC6_FVAL                                          0x6
+#define HWIO_GCC_RPMH_SYS_NOC_SYS_NOC_HS_PERF15_DFSR_SRC_SEL_SRC7_FVAL                                          0x7
+#define HWIO_GCC_RPMH_SYS_NOC_SYS_NOC_HS_PERF15_DFSR_SRC_DIV_BMSK                                              0x1f
+#define HWIO_GCC_RPMH_SYS_NOC_SYS_NOC_HS_PERF15_DFSR_SRC_DIV_SHFT                                               0x0
+#define HWIO_GCC_RPMH_SYS_NOC_SYS_NOC_HS_PERF15_DFSR_SRC_DIV_BYPASS_FVAL                                        0x0
+#define HWIO_GCC_RPMH_SYS_NOC_SYS_NOC_HS_PERF15_DFSR_SRC_DIV_DIV1_FVAL                                          0x1
+#define HWIO_GCC_RPMH_SYS_NOC_SYS_NOC_HS_PERF15_DFSR_SRC_DIV_DIV1_5_FVAL                                        0x2
+#define HWIO_GCC_RPMH_SYS_NOC_SYS_NOC_HS_PERF15_DFSR_SRC_DIV_DIV2_FVAL                                          0x3
+#define HWIO_GCC_RPMH_SYS_NOC_SYS_NOC_HS_PERF15_DFSR_SRC_DIV_DIV2_5_FVAL                                        0x4
+#define HWIO_GCC_RPMH_SYS_NOC_SYS_NOC_HS_PERF15_DFSR_SRC_DIV_DIV3_FVAL                                          0x5
+#define HWIO_GCC_RPMH_SYS_NOC_SYS_NOC_HS_PERF15_DFSR_SRC_DIV_DIV3_5_FVAL                                        0x6
+#define HWIO_GCC_RPMH_SYS_NOC_SYS_NOC_HS_PERF15_DFSR_SRC_DIV_DIV4_FVAL                                          0x7
+#define HWIO_GCC_RPMH_SYS_NOC_SYS_NOC_HS_PERF15_DFSR_SRC_DIV_DIV4_5_FVAL                                        0x8
+#define HWIO_GCC_RPMH_SYS_NOC_SYS_NOC_HS_PERF15_DFSR_SRC_DIV_DIV5_FVAL                                          0x9
+#define HWIO_GCC_RPMH_SYS_NOC_SYS_NOC_HS_PERF15_DFSR_SRC_DIV_DIV5_5_FVAL                                        0xa
+#define HWIO_GCC_RPMH_SYS_NOC_SYS_NOC_HS_PERF15_DFSR_SRC_DIV_DIV6_FVAL                                          0xb
+#define HWIO_GCC_RPMH_SYS_NOC_SYS_NOC_HS_PERF15_DFSR_SRC_DIV_DIV6_5_FVAL                                        0xc
+#define HWIO_GCC_RPMH_SYS_NOC_SYS_NOC_HS_PERF15_DFSR_SRC_DIV_DIV7_FVAL                                          0xd
+#define HWIO_GCC_RPMH_SYS_NOC_SYS_NOC_HS_PERF15_DFSR_SRC_DIV_DIV7_5_FVAL                                        0xe
+#define HWIO_GCC_RPMH_SYS_NOC_SYS_NOC_HS_PERF15_DFSR_SRC_DIV_DIV8_FVAL                                          0xf
+#define HWIO_GCC_RPMH_SYS_NOC_SYS_NOC_HS_PERF15_DFSR_SRC_DIV_DIV8_5_FVAL                                       0x10
+#define HWIO_GCC_RPMH_SYS_NOC_SYS_NOC_HS_PERF15_DFSR_SRC_DIV_DIV9_FVAL                                         0x11
+#define HWIO_GCC_RPMH_SYS_NOC_SYS_NOC_HS_PERF15_DFSR_SRC_DIV_DIV9_5_FVAL                                       0x12
+#define HWIO_GCC_RPMH_SYS_NOC_SYS_NOC_HS_PERF15_DFSR_SRC_DIV_DIV10_FVAL                                        0x13
+#define HWIO_GCC_RPMH_SYS_NOC_SYS_NOC_HS_PERF15_DFSR_SRC_DIV_DIV10_5_FVAL                                      0x14
+#define HWIO_GCC_RPMH_SYS_NOC_SYS_NOC_HS_PERF15_DFSR_SRC_DIV_DIV11_FVAL                                        0x15
+#define HWIO_GCC_RPMH_SYS_NOC_SYS_NOC_HS_PERF15_DFSR_SRC_DIV_DIV11_5_FVAL                                      0x16
+#define HWIO_GCC_RPMH_SYS_NOC_SYS_NOC_HS_PERF15_DFSR_SRC_DIV_DIV12_FVAL                                        0x17
+#define HWIO_GCC_RPMH_SYS_NOC_SYS_NOC_HS_PERF15_DFSR_SRC_DIV_DIV12_5_FVAL                                      0x18
+#define HWIO_GCC_RPMH_SYS_NOC_SYS_NOC_HS_PERF15_DFSR_SRC_DIV_DIV13_FVAL                                        0x19
+#define HWIO_GCC_RPMH_SYS_NOC_SYS_NOC_HS_PERF15_DFSR_SRC_DIV_DIV13_5_FVAL                                      0x1a
+#define HWIO_GCC_RPMH_SYS_NOC_SYS_NOC_HS_PERF15_DFSR_SRC_DIV_DIV14_FVAL                                        0x1b
+#define HWIO_GCC_RPMH_SYS_NOC_SYS_NOC_HS_PERF15_DFSR_SRC_DIV_DIV14_5_FVAL                                      0x1c
+#define HWIO_GCC_RPMH_SYS_NOC_SYS_NOC_HS_PERF15_DFSR_SRC_DIV_DIV15_FVAL                                        0x1d
+#define HWIO_GCC_RPMH_SYS_NOC_SYS_NOC_HS_PERF15_DFSR_SRC_DIV_DIV15_5_FVAL                                      0x1e
+#define HWIO_GCC_RPMH_SYS_NOC_SYS_NOC_HS_PERF15_DFSR_SRC_DIV_DIV16_FVAL                                        0x1f
+
+#define HWIO_GCC_SYS_NOC_HS_CMD_RCGR_ADDR                                                                (GCC_CLK_CTL_REG_REG_BASE      + 0x00000150)
+#define HWIO_GCC_SYS_NOC_HS_CMD_RCGR_PHYS                                                                (GCC_CLK_CTL_REG_REG_BASE_PHYS + 0x00000150)
+#define HWIO_GCC_SYS_NOC_HS_CMD_RCGR_OFFS                                                                (GCC_CLK_CTL_REG_REG_BASE_OFFS + 0x00000150)
+#define HWIO_GCC_SYS_NOC_HS_CMD_RCGR_RMSK                                                                0x80000013
+#define HWIO_GCC_SYS_NOC_HS_CMD_RCGR_ATTR                                                                       0x3
+#define HWIO_GCC_SYS_NOC_HS_CMD_RCGR_IN          \
+        in_dword_masked(HWIO_GCC_SYS_NOC_HS_CMD_RCGR_ADDR, HWIO_GCC_SYS_NOC_HS_CMD_RCGR_RMSK)
+#define HWIO_GCC_SYS_NOC_HS_CMD_RCGR_INM(m)      \
+        in_dword_masked(HWIO_GCC_SYS_NOC_HS_CMD_RCGR_ADDR, m)
+#define HWIO_GCC_SYS_NOC_HS_CMD_RCGR_OUT(v)      \
+        out_dword(HWIO_GCC_SYS_NOC_HS_CMD_RCGR_ADDR,v)
+#define HWIO_GCC_SYS_NOC_HS_CMD_RCGR_OUTM(m,v) \
+        out_dword_masked_ns(HWIO_GCC_SYS_NOC_HS_CMD_RCGR_ADDR,m,v,HWIO_GCC_SYS_NOC_HS_CMD_RCGR_IN)
+#define HWIO_GCC_SYS_NOC_HS_CMD_RCGR_ROOT_OFF_BMSK                                                       0x80000000
+#define HWIO_GCC_SYS_NOC_HS_CMD_RCGR_ROOT_OFF_SHFT                                                             0x1f
+#define HWIO_GCC_SYS_NOC_HS_CMD_RCGR_DIRTY_CFG_RCGR_BMSK                                                       0x10
+#define HWIO_GCC_SYS_NOC_HS_CMD_RCGR_DIRTY_CFG_RCGR_SHFT                                                        0x4
+#define HWIO_GCC_SYS_NOC_HS_CMD_RCGR_ROOT_EN_BMSK                                                               0x2
+#define HWIO_GCC_SYS_NOC_HS_CMD_RCGR_ROOT_EN_SHFT                                                               0x1
+#define HWIO_GCC_SYS_NOC_HS_CMD_RCGR_ROOT_EN_DISABLE_FVAL                                                       0x0
+#define HWIO_GCC_SYS_NOC_HS_CMD_RCGR_ROOT_EN_ENABLE_FVAL                                                        0x1
+#define HWIO_GCC_SYS_NOC_HS_CMD_RCGR_UPDATE_BMSK                                                                0x1
+#define HWIO_GCC_SYS_NOC_HS_CMD_RCGR_UPDATE_SHFT                                                                0x0
+#define HWIO_GCC_SYS_NOC_HS_CMD_RCGR_UPDATE_DISABLE_FVAL                                                        0x0
+#define HWIO_GCC_SYS_NOC_HS_CMD_RCGR_UPDATE_ENABLE_FVAL                                                         0x1
+
+#define HWIO_GCC_SYS_NOC_HS_CFG_RCGR_ADDR                                                                (GCC_CLK_CTL_REG_REG_BASE      + 0x00000154)
+#define HWIO_GCC_SYS_NOC_HS_CFG_RCGR_PHYS                                                                (GCC_CLK_CTL_REG_REG_BASE_PHYS + 0x00000154)
+#define HWIO_GCC_SYS_NOC_HS_CFG_RCGR_OFFS                                                                (GCC_CLK_CTL_REG_REG_BASE_OFFS + 0x00000154)
+#define HWIO_GCC_SYS_NOC_HS_CFG_RCGR_RMSK                                                                  0x11071f
+#define HWIO_GCC_SYS_NOC_HS_CFG_RCGR_ATTR                                                                       0x3
+#define HWIO_GCC_SYS_NOC_HS_CFG_RCGR_IN          \
+        in_dword_masked(HWIO_GCC_SYS_NOC_HS_CFG_RCGR_ADDR, HWIO_GCC_SYS_NOC_HS_CFG_RCGR_RMSK)
+#define HWIO_GCC_SYS_NOC_HS_CFG_RCGR_INM(m)      \
+        in_dword_masked(HWIO_GCC_SYS_NOC_HS_CFG_RCGR_ADDR, m)
+#define HWIO_GCC_SYS_NOC_HS_CFG_RCGR_OUT(v)      \
+        out_dword(HWIO_GCC_SYS_NOC_HS_CFG_RCGR_ADDR,v)
+#define HWIO_GCC_SYS_NOC_HS_CFG_RCGR_OUTM(m,v) \
+        out_dword_masked_ns(HWIO_GCC_SYS_NOC_HS_CFG_RCGR_ADDR,m,v,HWIO_GCC_SYS_NOC_HS_CFG_RCGR_IN)
+#define HWIO_GCC_SYS_NOC_HS_CFG_RCGR_HW_CLK_CONTROL_BMSK                                                   0x100000
+#define HWIO_GCC_SYS_NOC_HS_CFG_RCGR_HW_CLK_CONTROL_SHFT                                                       0x14
+#define HWIO_GCC_SYS_NOC_HS_CFG_RCGR_HW_CLK_CONTROL_DISABLE_FVAL                                                0x0
+#define HWIO_GCC_SYS_NOC_HS_CFG_RCGR_HW_CLK_CONTROL_ENABLE_FVAL                                                 0x1
+#define HWIO_GCC_SYS_NOC_HS_CFG_RCGR_RCGLITE_DISABLE_BMSK                                                   0x10000
+#define HWIO_GCC_SYS_NOC_HS_CFG_RCGR_RCGLITE_DISABLE_SHFT                                                      0x10
+#define HWIO_GCC_SYS_NOC_HS_CFG_RCGR_RCGLITE_DISABLE_RCGLITE_ENABLED_FVAL                                       0x0
+#define HWIO_GCC_SYS_NOC_HS_CFG_RCGR_RCGLITE_DISABLE_RCGLITE_DISABLED_FVAL                                      0x1
+#define HWIO_GCC_SYS_NOC_HS_CFG_RCGR_SRC_SEL_BMSK                                                             0x700
+#define HWIO_GCC_SYS_NOC_HS_CFG_RCGR_SRC_SEL_SHFT                                                               0x8
+#define HWIO_GCC_SYS_NOC_HS_CFG_RCGR_SRC_SEL_SRC0_FVAL                                                          0x0
+#define HWIO_GCC_SYS_NOC_HS_CFG_RCGR_SRC_SEL_SRC1_FVAL                                                          0x1
+#define HWIO_GCC_SYS_NOC_HS_CFG_RCGR_SRC_SEL_SRC2_FVAL                                                          0x2
+#define HWIO_GCC_SYS_NOC_HS_CFG_RCGR_SRC_SEL_SRC3_FVAL                                                          0x3
+#define HWIO_GCC_SYS_NOC_HS_CFG_RCGR_SRC_SEL_SRC4_FVAL                                                          0x4
+#define HWIO_GCC_SYS_NOC_HS_CFG_RCGR_SRC_SEL_SRC5_FVAL                                                          0x5
+#define HWIO_GCC_SYS_NOC_HS_CFG_RCGR_SRC_SEL_SRC6_FVAL                                                          0x6
+#define HWIO_GCC_SYS_NOC_HS_CFG_RCGR_SRC_SEL_SRC7_FVAL                                                          0x7
+#define HWIO_GCC_SYS_NOC_HS_CFG_RCGR_SRC_DIV_BMSK                                                              0x1f
+#define HWIO_GCC_SYS_NOC_HS_CFG_RCGR_SRC_DIV_SHFT                                                               0x0
+#define HWIO_GCC_SYS_NOC_HS_CFG_RCGR_SRC_DIV_BYPASS_FVAL                                                        0x0
+#define HWIO_GCC_SYS_NOC_HS_CFG_RCGR_SRC_DIV_DIV1_FVAL                                                          0x1
+#define HWIO_GCC_SYS_NOC_HS_CFG_RCGR_SRC_DIV_DIV1_5_FVAL                                                        0x2
+#define HWIO_GCC_SYS_NOC_HS_CFG_RCGR_SRC_DIV_DIV2_FVAL                                                          0x3
+#define HWIO_GCC_SYS_NOC_HS_CFG_RCGR_SRC_DIV_DIV2_5_FVAL                                                        0x4
+#define HWIO_GCC_SYS_NOC_HS_CFG_RCGR_SRC_DIV_DIV3_FVAL                                                          0x5
+#define HWIO_GCC_SYS_NOC_HS_CFG_RCGR_SRC_DIV_DIV3_5_FVAL                                                        0x6
+#define HWIO_GCC_SYS_NOC_HS_CFG_RCGR_SRC_DIV_DIV4_FVAL                                                          0x7
+#define HWIO_GCC_SYS_NOC_HS_CFG_RCGR_SRC_DIV_DIV4_5_FVAL                                                        0x8
+#define HWIO_GCC_SYS_NOC_HS_CFG_RCGR_SRC_DIV_DIV5_FVAL                                                          0x9
+#define HWIO_GCC_SYS_NOC_HS_CFG_RCGR_SRC_DIV_DIV5_5_FVAL                                                        0xa
+#define HWIO_GCC_SYS_NOC_HS_CFG_RCGR_SRC_DIV_DIV6_FVAL                                                          0xb
+#define HWIO_GCC_SYS_NOC_HS_CFG_RCGR_SRC_DIV_DIV6_5_FVAL                                                        0xc
+#define HWIO_GCC_SYS_NOC_HS_CFG_RCGR_SRC_DIV_DIV7_FVAL                                                          0xd
+#define HWIO_GCC_SYS_NOC_HS_CFG_RCGR_SRC_DIV_DIV7_5_FVAL                                                        0xe
+#define HWIO_GCC_SYS_NOC_HS_CFG_RCGR_SRC_DIV_DIV8_FVAL                                                          0xf
+#define HWIO_GCC_SYS_NOC_HS_CFG_RCGR_SRC_DIV_DIV8_5_FVAL                                                       0x10
+#define HWIO_GCC_SYS_NOC_HS_CFG_RCGR_SRC_DIV_DIV9_FVAL                                                         0x11
+#define HWIO_GCC_SYS_NOC_HS_CFG_RCGR_SRC_DIV_DIV9_5_FVAL                                                       0x12
+#define HWIO_GCC_SYS_NOC_HS_CFG_RCGR_SRC_DIV_DIV10_FVAL                                                        0x13
+#define HWIO_GCC_SYS_NOC_HS_CFG_RCGR_SRC_DIV_DIV10_5_FVAL                                                      0x14
+#define HWIO_GCC_SYS_NOC_HS_CFG_RCGR_SRC_DIV_DIV11_FVAL                                                        0x15
+#define HWIO_GCC_SYS_NOC_HS_CFG_RCGR_SRC_DIV_DIV11_5_FVAL                                                      0x16
+#define HWIO_GCC_SYS_NOC_HS_CFG_RCGR_SRC_DIV_DIV12_FVAL                                                        0x17
+#define HWIO_GCC_SYS_NOC_HS_CFG_RCGR_SRC_DIV_DIV12_5_FVAL                                                      0x18
+#define HWIO_GCC_SYS_NOC_HS_CFG_RCGR_SRC_DIV_DIV13_FVAL                                                        0x19
+#define HWIO_GCC_SYS_NOC_HS_CFG_RCGR_SRC_DIV_DIV13_5_FVAL                                                      0x1a
+#define HWIO_GCC_SYS_NOC_HS_CFG_RCGR_SRC_DIV_DIV14_FVAL                                                        0x1b
+#define HWIO_GCC_SYS_NOC_HS_CFG_RCGR_SRC_DIV_DIV14_5_FVAL                                                      0x1c
+#define HWIO_GCC_SYS_NOC_HS_CFG_RCGR_SRC_DIV_DIV15_FVAL                                                        0x1d
+#define HWIO_GCC_SYS_NOC_HS_CFG_RCGR_SRC_DIV_DIV15_5_FVAL                                                      0x1e
+#define HWIO_GCC_SYS_NOC_HS_CFG_RCGR_SRC_DIV_DIV16_FVAL                                                        0x1f
+
+#define HWIO_GCC_SYS_NOC_HS_DCD_CDIV_DCDR_ADDR                                                           (GCC_CLK_CTL_REG_REG_BASE      + 0x0000027c)
+#define HWIO_GCC_SYS_NOC_HS_DCD_CDIV_DCDR_PHYS                                                           (GCC_CLK_CTL_REG_REG_BASE_PHYS + 0x0000027c)
+#define HWIO_GCC_SYS_NOC_HS_DCD_CDIV_DCDR_OFFS                                                           (GCC_CLK_CTL_REG_REG_BASE_OFFS + 0x0000027c)
+#define HWIO_GCC_SYS_NOC_HS_DCD_CDIV_DCDR_RMSK                                                                  0x1
+#define HWIO_GCC_SYS_NOC_HS_DCD_CDIV_DCDR_ATTR                                                                  0x3
+#define HWIO_GCC_SYS_NOC_HS_DCD_CDIV_DCDR_IN          \
+        in_dword_masked(HWIO_GCC_SYS_NOC_HS_DCD_CDIV_DCDR_ADDR, HWIO_GCC_SYS_NOC_HS_DCD_CDIV_DCDR_RMSK)
+#define HWIO_GCC_SYS_NOC_HS_DCD_CDIV_DCDR_INM(m)      \
+        in_dword_masked(HWIO_GCC_SYS_NOC_HS_DCD_CDIV_DCDR_ADDR, m)
+#define HWIO_GCC_SYS_NOC_HS_DCD_CDIV_DCDR_OUT(v)      \
+        out_dword(HWIO_GCC_SYS_NOC_HS_DCD_CDIV_DCDR_ADDR,v)
+#define HWIO_GCC_SYS_NOC_HS_DCD_CDIV_DCDR_OUTM(m,v) \
+        out_dword_masked_ns(HWIO_GCC_SYS_NOC_HS_DCD_CDIV_DCDR_ADDR,m,v,HWIO_GCC_SYS_NOC_HS_DCD_CDIV_DCDR_IN)
+#define HWIO_GCC_SYS_NOC_HS_DCD_CDIV_DCDR_DCD_ENABLE_BMSK                                                       0x1
+#define HWIO_GCC_SYS_NOC_HS_DCD_CDIV_DCDR_DCD_ENABLE_SHFT                                                       0x0
+#define HWIO_GCC_SYS_NOC_HS_DCD_CDIV_DCDR_DCD_ENABLE_DISABLE_FVAL                                               0x0
+#define HWIO_GCC_SYS_NOC_HS_DCD_CDIV_DCDR_DCD_ENABLE_ENABLE_FVAL                                                0x1
+
+#define HWIO_GCC_SNOC_QOSGEN_EXTREF_CBCR_ADDR                                                            (GCC_CLK_CTL_REG_REG_BASE      + 0x00000280)
+#define HWIO_GCC_SNOC_QOSGEN_EXTREF_CBCR_PHYS                                                            (GCC_CLK_CTL_REG_REG_BASE_PHYS + 0x00000280)
+#define HWIO_GCC_SNOC_QOSGEN_EXTREF_CBCR_OFFS                                                            (GCC_CLK_CTL_REG_REG_BASE_OFFS + 0x00000280)
+#define HWIO_GCC_SNOC_QOSGEN_EXTREF_CBCR_RMSK                                                            0x81c00005
+#define HWIO_GCC_SNOC_QOSGEN_EXTREF_CBCR_ATTR                                                                   0x3
+#define HWIO_GCC_SNOC_QOSGEN_EXTREF_CBCR_IN          \
+        in_dword_masked(HWIO_GCC_SNOC_QOSGEN_EXTREF_CBCR_ADDR, HWIO_GCC_SNOC_QOSGEN_EXTREF_CBCR_RMSK)
+#define HWIO_GCC_SNOC_QOSGEN_EXTREF_CBCR_INM(m)      \
+        in_dword_masked(HWIO_GCC_SNOC_QOSGEN_EXTREF_CBCR_ADDR, m)
+#define HWIO_GCC_SNOC_QOSGEN_EXTREF_CBCR_OUT(v)      \
+        out_dword(HWIO_GCC_SNOC_QOSGEN_EXTREF_CBCR_ADDR,v)
+#define HWIO_GCC_SNOC_QOSGEN_EXTREF_CBCR_OUTM(m,v) \
+        out_dword_masked_ns(HWIO_GCC_SNOC_QOSGEN_EXTREF_CBCR_ADDR,m,v,HWIO_GCC_SNOC_QOSGEN_EXTREF_CBCR_IN)
+#define HWIO_GCC_SNOC_QOSGEN_EXTREF_CBCR_CLK_OFF_BMSK                                                    0x80000000
+#define HWIO_GCC_SNOC_QOSGEN_EXTREF_CBCR_CLK_OFF_SHFT                                                          0x1f
+#define HWIO_GCC_SNOC_QOSGEN_EXTREF_CBCR_IGNORE_ALL_ARES_BMSK                                             0x1000000
+#define HWIO_GCC_SNOC_QOSGEN_EXTREF_CBCR_IGNORE_ALL_ARES_SHFT                                                  0x18
+#define HWIO_GCC_SNOC_QOSGEN_EXTREF_CBCR_IGNORE_ALL_CLK_DIS_BMSK                                           0x800000
+#define HWIO_GCC_SNOC_QOSGEN_EXTREF_CBCR_IGNORE_ALL_CLK_DIS_SHFT                                               0x17
+#define HWIO_GCC_SNOC_QOSGEN_EXTREF_CBCR_CLK_DIS_BMSK                                                      0x400000
+#define HWIO_GCC_SNOC_QOSGEN_EXTREF_CBCR_CLK_DIS_SHFT                                                          0x16
+#define HWIO_GCC_SNOC_QOSGEN_EXTREF_CBCR_CLK_ARES_BMSK                                                          0x4
+#define HWIO_GCC_SNOC_QOSGEN_EXTREF_CBCR_CLK_ARES_SHFT                                                          0x2
+#define HWIO_GCC_SNOC_QOSGEN_EXTREF_CBCR_CLK_ARES_NO_RESET_FVAL                                                 0x0
+#define HWIO_GCC_SNOC_QOSGEN_EXTREF_CBCR_CLK_ARES_RESET_FVAL                                                    0x1
+#define HWIO_GCC_SNOC_QOSGEN_EXTREF_CBCR_CLK_ENABLE_BMSK                                                        0x1
+#define HWIO_GCC_SNOC_QOSGEN_EXTREF_CBCR_CLK_ENABLE_SHFT                                                        0x0
+#define HWIO_GCC_SNOC_QOSGEN_EXTREF_CBCR_CLK_ENABLE_DISABLE_FVAL                                                0x0
+#define HWIO_GCC_SNOC_QOSGEN_EXTREF_CBCR_CLK_ENABLE_ENABLE_FVAL                                                 0x1
+
+#define HWIO_GCC_PCNOC_BCR_ADDR                                                                          (GCC_CLK_CTL_REG_REG_BASE      + 0x00001000)
+#define HWIO_GCC_PCNOC_BCR_PHYS                                                                          (GCC_CLK_CTL_REG_REG_BASE_PHYS + 0x00001000)
+#define HWIO_GCC_PCNOC_BCR_OFFS                                                                          (GCC_CLK_CTL_REG_REG_BASE_OFFS + 0x00001000)
+#define HWIO_GCC_PCNOC_BCR_RMSK                                                                                 0x1
+#define HWIO_GCC_PCNOC_BCR_ATTR                                                                                 0x3
+#define HWIO_GCC_PCNOC_BCR_IN          \
+        in_dword_masked(HWIO_GCC_PCNOC_BCR_ADDR, HWIO_GCC_PCNOC_BCR_RMSK)
+#define HWIO_GCC_PCNOC_BCR_INM(m)      \
+        in_dword_masked(HWIO_GCC_PCNOC_BCR_ADDR, m)
+#define HWIO_GCC_PCNOC_BCR_OUT(v)      \
+        out_dword(HWIO_GCC_PCNOC_BCR_ADDR,v)
+#define HWIO_GCC_PCNOC_BCR_OUTM(m,v) \
+        out_dword_masked_ns(HWIO_GCC_PCNOC_BCR_ADDR,m,v,HWIO_GCC_PCNOC_BCR_IN)
+#define HWIO_GCC_PCNOC_BCR_BLK_ARES_BMSK                                                                        0x1
+#define HWIO_GCC_PCNOC_BCR_BLK_ARES_SHFT                                                                        0x0
+#define HWIO_GCC_PCNOC_BCR_BLK_ARES_DISABLE_FVAL                                                                0x0
+#define HWIO_GCC_PCNOC_BCR_BLK_ARES_ENABLE_FVAL                                                                 0x1
+
+#define HWIO_GCC_CFG_AHB_CBCR_ADDR                                                                       (GCC_CLK_CTL_REG_REG_BASE      + 0x00001004)
+#define HWIO_GCC_CFG_AHB_CBCR_PHYS                                                                       (GCC_CLK_CTL_REG_REG_BASE_PHYS + 0x00001004)
+#define HWIO_GCC_CFG_AHB_CBCR_OFFS                                                                       (GCC_CLK_CTL_REG_REG_BASE_OFFS + 0x00001004)
+#define HWIO_GCC_CFG_AHB_CBCR_RMSK                                                                       0x81d0000f
+#define HWIO_GCC_CFG_AHB_CBCR_ATTR                                                                              0x3
+#define HWIO_GCC_CFG_AHB_CBCR_IN          \
+        in_dword_masked(HWIO_GCC_CFG_AHB_CBCR_ADDR, HWIO_GCC_CFG_AHB_CBCR_RMSK)
+#define HWIO_GCC_CFG_AHB_CBCR_INM(m)      \
+        in_dword_masked(HWIO_GCC_CFG_AHB_CBCR_ADDR, m)
+#define HWIO_GCC_CFG_AHB_CBCR_OUT(v)      \
+        out_dword(HWIO_GCC_CFG_AHB_CBCR_ADDR,v)
+#define HWIO_GCC_CFG_AHB_CBCR_OUTM(m,v) \
+        out_dword_masked_ns(HWIO_GCC_CFG_AHB_CBCR_ADDR,m,v,HWIO_GCC_CFG_AHB_CBCR_IN)
+#define HWIO_GCC_CFG_AHB_CBCR_CLK_OFF_BMSK                                                               0x80000000
+#define HWIO_GCC_CFG_AHB_CBCR_CLK_OFF_SHFT                                                                     0x1f
+#define HWIO_GCC_CFG_AHB_CBCR_IGNORE_ALL_ARES_BMSK                                                        0x1000000
+#define HWIO_GCC_CFG_AHB_CBCR_IGNORE_ALL_ARES_SHFT                                                             0x18
+#define HWIO_GCC_CFG_AHB_CBCR_IGNORE_ALL_CLK_DIS_BMSK                                                      0x800000
+#define HWIO_GCC_CFG_AHB_CBCR_IGNORE_ALL_CLK_DIS_SHFT                                                          0x17
+#define HWIO_GCC_CFG_AHB_CBCR_CLK_DIS_BMSK                                                                 0x400000
+#define HWIO_GCC_CFG_AHB_CBCR_CLK_DIS_SHFT                                                                     0x16
+#define HWIO_GCC_CFG_AHB_CBCR_IGNORE_RPMH_CLK_DIS_BMSK                                                     0x100000
+#define HWIO_GCC_CFG_AHB_CBCR_IGNORE_RPMH_CLK_DIS_SHFT                                                         0x14
+#define HWIO_GCC_CFG_AHB_CBCR_SW_ONLY_EN_BMSK                                                                   0x8
+#define HWIO_GCC_CFG_AHB_CBCR_SW_ONLY_EN_SHFT                                                                   0x3
+#define HWIO_GCC_CFG_AHB_CBCR_CLK_ARES_BMSK                                                                     0x4
+#define HWIO_GCC_CFG_AHB_CBCR_CLK_ARES_SHFT                                                                     0x2
+#define HWIO_GCC_CFG_AHB_CBCR_CLK_ARES_NO_RESET_FVAL                                                            0x0
+#define HWIO_GCC_CFG_AHB_CBCR_CLK_ARES_RESET_FVAL                                                               0x1
+#define HWIO_GCC_CFG_AHB_CBCR_HW_CTL_BMSK                                                                       0x2
+#define HWIO_GCC_CFG_AHB_CBCR_HW_CTL_SHFT                                                                       0x1
+#define HWIO_GCC_CFG_AHB_CBCR_HW_CTL_DISABLE_FVAL                                                               0x0
+#define HWIO_GCC_CFG_AHB_CBCR_HW_CTL_ENABLE_FVAL                                                                0x1
+#define HWIO_GCC_CFG_AHB_CBCR_CLK_ENABLE_BMSK                                                                   0x1
+#define HWIO_GCC_CFG_AHB_CBCR_CLK_ENABLE_SHFT                                                                   0x0
+#define HWIO_GCC_CFG_AHB_CBCR_CLK_ENABLE_DISABLE_FVAL                                                           0x0
+#define HWIO_GCC_CFG_AHB_CBCR_CLK_ENABLE_ENABLE_FVAL                                                            0x1
+
+#define HWIO_GCC_NOC_DCD_XO_CBCR_ADDR                                                                    (GCC_CLK_CTL_REG_REG_BASE      + 0x00001008)
+#define HWIO_GCC_NOC_DCD_XO_CBCR_PHYS                                                                    (GCC_CLK_CTL_REG_REG_BASE_PHYS + 0x00001008)
+#define HWIO_GCC_NOC_DCD_XO_CBCR_OFFS                                                                    (GCC_CLK_CTL_REG_REG_BASE_OFFS + 0x00001008)
+#define HWIO_GCC_NOC_DCD_XO_CBCR_RMSK                                                                    0x81c00005
+#define HWIO_GCC_NOC_DCD_XO_CBCR_ATTR                                                                           0x3
+#define HWIO_GCC_NOC_DCD_XO_CBCR_IN          \
+        in_dword_masked(HWIO_GCC_NOC_DCD_XO_CBCR_ADDR, HWIO_GCC_NOC_DCD_XO_CBCR_RMSK)
+#define HWIO_GCC_NOC_DCD_XO_CBCR_INM(m)      \
+        in_dword_masked(HWIO_GCC_NOC_DCD_XO_CBCR_ADDR, m)
+#define HWIO_GCC_NOC_DCD_XO_CBCR_OUT(v)      \
+        out_dword(HWIO_GCC_NOC_DCD_XO_CBCR_ADDR,v)
+#define HWIO_GCC_NOC_DCD_XO_CBCR_OUTM(m,v) \
+        out_dword_masked_ns(HWIO_GCC_NOC_DCD_XO_CBCR_ADDR,m,v,HWIO_GCC_NOC_DCD_XO_CBCR_IN)
+#define HWIO_GCC_NOC_DCD_XO_CBCR_CLK_OFF_BMSK                                                            0x80000000
+#define HWIO_GCC_NOC_DCD_XO_CBCR_CLK_OFF_SHFT                                                                  0x1f
+#define HWIO_GCC_NOC_DCD_XO_CBCR_IGNORE_ALL_ARES_BMSK                                                     0x1000000
+#define HWIO_GCC_NOC_DCD_XO_CBCR_IGNORE_ALL_ARES_SHFT                                                          0x18
+#define HWIO_GCC_NOC_DCD_XO_CBCR_IGNORE_ALL_CLK_DIS_BMSK                                                   0x800000
+#define HWIO_GCC_NOC_DCD_XO_CBCR_IGNORE_ALL_CLK_DIS_SHFT                                                       0x17
+#define HWIO_GCC_NOC_DCD_XO_CBCR_CLK_DIS_BMSK                                                              0x400000
+#define HWIO_GCC_NOC_DCD_XO_CBCR_CLK_DIS_SHFT                                                                  0x16
+#define HWIO_GCC_NOC_DCD_XO_CBCR_CLK_ARES_BMSK                                                                  0x4
+#define HWIO_GCC_NOC_DCD_XO_CBCR_CLK_ARES_SHFT                                                                  0x2
+#define HWIO_GCC_NOC_DCD_XO_CBCR_CLK_ARES_NO_RESET_FVAL                                                         0x0
+#define HWIO_GCC_NOC_DCD_XO_CBCR_CLK_ARES_RESET_FVAL                                                            0x1
+#define HWIO_GCC_NOC_DCD_XO_CBCR_CLK_ENABLE_BMSK                                                                0x1
+#define HWIO_GCC_NOC_DCD_XO_CBCR_CLK_ENABLE_SHFT                                                                0x0
+#define HWIO_GCC_NOC_DCD_XO_CBCR_CLK_ENABLE_DISABLE_FVAL                                                        0x0
+#define HWIO_GCC_NOC_DCD_XO_CBCR_CLK_ENABLE_ENABLE_FVAL                                                         0x1
+
+#define HWIO_GCC_PCNOC_SPMI_VGIS_CBCR_ADDR                                                               (GCC_CLK_CTL_REG_REG_BASE      + 0x0000100c)
+#define HWIO_GCC_PCNOC_SPMI_VGIS_CBCR_PHYS                                                               (GCC_CLK_CTL_REG_REG_BASE_PHYS + 0x0000100c)
+#define HWIO_GCC_PCNOC_SPMI_VGIS_CBCR_OFFS                                                               (GCC_CLK_CTL_REG_REG_BASE_OFFS + 0x0000100c)
+#define HWIO_GCC_PCNOC_SPMI_VGIS_CBCR_RMSK                                                               0x81c00005
+#define HWIO_GCC_PCNOC_SPMI_VGIS_CBCR_ATTR                                                                      0x3
+#define HWIO_GCC_PCNOC_SPMI_VGIS_CBCR_IN          \
+        in_dword_masked(HWIO_GCC_PCNOC_SPMI_VGIS_CBCR_ADDR, HWIO_GCC_PCNOC_SPMI_VGIS_CBCR_RMSK)
+#define HWIO_GCC_PCNOC_SPMI_VGIS_CBCR_INM(m)      \
+        in_dword_masked(HWIO_GCC_PCNOC_SPMI_VGIS_CBCR_ADDR, m)
+#define HWIO_GCC_PCNOC_SPMI_VGIS_CBCR_OUT(v)      \
+        out_dword(HWIO_GCC_PCNOC_SPMI_VGIS_CBCR_ADDR,v)
+#define HWIO_GCC_PCNOC_SPMI_VGIS_CBCR_OUTM(m,v) \
+        out_dword_masked_ns(HWIO_GCC_PCNOC_SPMI_VGIS_CBCR_ADDR,m,v,HWIO_GCC_PCNOC_SPMI_VGIS_CBCR_IN)
+#define HWIO_GCC_PCNOC_SPMI_VGIS_CBCR_CLK_OFF_BMSK                                                       0x80000000
+#define HWIO_GCC_PCNOC_SPMI_VGIS_CBCR_CLK_OFF_SHFT                                                             0x1f
+#define HWIO_GCC_PCNOC_SPMI_VGIS_CBCR_IGNORE_ALL_ARES_BMSK                                                0x1000000
+#define HWIO_GCC_PCNOC_SPMI_VGIS_CBCR_IGNORE_ALL_ARES_SHFT                                                     0x18
+#define HWIO_GCC_PCNOC_SPMI_VGIS_CBCR_IGNORE_ALL_CLK_DIS_BMSK                                              0x800000
+#define HWIO_GCC_PCNOC_SPMI_VGIS_CBCR_IGNORE_ALL_CLK_DIS_SHFT                                                  0x17
+#define HWIO_GCC_PCNOC_SPMI_VGIS_CBCR_CLK_DIS_BMSK                                                         0x400000
+#define HWIO_GCC_PCNOC_SPMI_VGIS_CBCR_CLK_DIS_SHFT                                                             0x16
+#define HWIO_GCC_PCNOC_SPMI_VGIS_CBCR_CLK_ARES_BMSK                                                             0x4
+#define HWIO_GCC_PCNOC_SPMI_VGIS_CBCR_CLK_ARES_SHFT                                                             0x2
+#define HWIO_GCC_PCNOC_SPMI_VGIS_CBCR_CLK_ARES_NO_RESET_FVAL                                                    0x0
+#define HWIO_GCC_PCNOC_SPMI_VGIS_CBCR_CLK_ARES_RESET_FVAL                                                       0x1
+#define HWIO_GCC_PCNOC_SPMI_VGIS_CBCR_CLK_ENABLE_BMSK                                                           0x1
+#define HWIO_GCC_PCNOC_SPMI_VGIS_CBCR_CLK_ENABLE_SHFT                                                           0x0
+#define HWIO_GCC_PCNOC_SPMI_VGIS_CBCR_CLK_ENABLE_DISABLE_FVAL                                                   0x0
+#define HWIO_GCC_PCNOC_SPMI_VGIS_CBCR_CLK_ENABLE_ENABLE_FVAL                                                    0x1
+
+#define HWIO_GCC_RPMH_CNOC_CMD_DFSR_ADDR                                                                 (GCC_CLK_CTL_REG_REG_BASE      + 0x00001024)
+#define HWIO_GCC_RPMH_CNOC_CMD_DFSR_PHYS                                                                 (GCC_CLK_CTL_REG_REG_BASE_PHYS + 0x00001024)
+#define HWIO_GCC_RPMH_CNOC_CMD_DFSR_OFFS                                                                 (GCC_CLK_CTL_REG_REG_BASE_OFFS + 0x00001024)
+#define HWIO_GCC_RPMH_CNOC_CMD_DFSR_RMSK                                                                     0xffff
+#define HWIO_GCC_RPMH_CNOC_CMD_DFSR_ATTR                                                                        0x3
+#define HWIO_GCC_RPMH_CNOC_CMD_DFSR_IN          \
+        in_dword_masked(HWIO_GCC_RPMH_CNOC_CMD_DFSR_ADDR, HWIO_GCC_RPMH_CNOC_CMD_DFSR_RMSK)
+#define HWIO_GCC_RPMH_CNOC_CMD_DFSR_INM(m)      \
+        in_dword_masked(HWIO_GCC_RPMH_CNOC_CMD_DFSR_ADDR, m)
+#define HWIO_GCC_RPMH_CNOC_CMD_DFSR_OUT(v)      \
+        out_dword(HWIO_GCC_RPMH_CNOC_CMD_DFSR_ADDR,v)
+#define HWIO_GCC_RPMH_CNOC_CMD_DFSR_OUTM(m,v) \
+        out_dword_masked_ns(HWIO_GCC_RPMH_CNOC_CMD_DFSR_ADDR,m,v,HWIO_GCC_RPMH_CNOC_CMD_DFSR_IN)
+#define HWIO_GCC_RPMH_CNOC_CMD_DFSR_RCG_SW_CTRL_BMSK                                                         0x8000
+#define HWIO_GCC_RPMH_CNOC_CMD_DFSR_RCG_SW_CTRL_SHFT                                                            0xf
+#define HWIO_GCC_RPMH_CNOC_CMD_DFSR_SW_PERF_STATE_BMSK                                                       0x7800
+#define HWIO_GCC_RPMH_CNOC_CMD_DFSR_SW_PERF_STATE_SHFT                                                          0xb
+#define HWIO_GCC_RPMH_CNOC_CMD_DFSR_SW_OVERRIDE_BMSK                                                          0x400
+#define HWIO_GCC_RPMH_CNOC_CMD_DFSR_SW_OVERRIDE_SHFT                                                            0xa
+#define HWIO_GCC_RPMH_CNOC_CMD_DFSR_PERF_STATE_UPDATE_STATUS_BMSK                                             0x200
+#define HWIO_GCC_RPMH_CNOC_CMD_DFSR_PERF_STATE_UPDATE_STATUS_SHFT                                               0x9
+#define HWIO_GCC_RPMH_CNOC_CMD_DFSR_DFS_FSM_STATE_BMSK                                                        0x1c0
+#define HWIO_GCC_RPMH_CNOC_CMD_DFSR_DFS_FSM_STATE_SHFT                                                          0x6
+#define HWIO_GCC_RPMH_CNOC_CMD_DFSR_HW_CLK_CONTROL_BMSK                                                        0x20
+#define HWIO_GCC_RPMH_CNOC_CMD_DFSR_HW_CLK_CONTROL_SHFT                                                         0x5
+#define HWIO_GCC_RPMH_CNOC_CMD_DFSR_CURR_PERF_STATE_BMSK                                                       0x1e
+#define HWIO_GCC_RPMH_CNOC_CMD_DFSR_CURR_PERF_STATE_SHFT                                                        0x1
+#define HWIO_GCC_RPMH_CNOC_CMD_DFSR_DFS_EN_BMSK                                                                 0x1
+#define HWIO_GCC_RPMH_CNOC_CMD_DFSR_DFS_EN_SHFT                                                                 0x0
+#define HWIO_GCC_RPMH_CNOC_CMD_DFSR_DFS_EN_DISABLE_FVAL                                                         0x0
+#define HWIO_GCC_RPMH_CNOC_CMD_DFSR_DFS_EN_ENABLE_FVAL                                                          0x1
+
+#define HWIO_GCC_RPMH_CNOC_PCNOC_PERF0_DFSR_ADDR                                                         (GCC_CLK_CTL_REG_REG_BASE      + 0x0000102c)
+#define HWIO_GCC_RPMH_CNOC_PCNOC_PERF0_DFSR_PHYS                                                         (GCC_CLK_CTL_REG_REG_BASE_PHYS + 0x0000102c)
+#define HWIO_GCC_RPMH_CNOC_PCNOC_PERF0_DFSR_OFFS                                                         (GCC_CLK_CTL_REG_REG_BASE_OFFS + 0x0000102c)
+#define HWIO_GCC_RPMH_CNOC_PCNOC_PERF0_DFSR_RMSK                                                              0x71f
+#define HWIO_GCC_RPMH_CNOC_PCNOC_PERF0_DFSR_ATTR                                                                0x3
+#define HWIO_GCC_RPMH_CNOC_PCNOC_PERF0_DFSR_IN          \
+        in_dword_masked(HWIO_GCC_RPMH_CNOC_PCNOC_PERF0_DFSR_ADDR, HWIO_GCC_RPMH_CNOC_PCNOC_PERF0_DFSR_RMSK)
+#define HWIO_GCC_RPMH_CNOC_PCNOC_PERF0_DFSR_INM(m)      \
+        in_dword_masked(HWIO_GCC_RPMH_CNOC_PCNOC_PERF0_DFSR_ADDR, m)
+#define HWIO_GCC_RPMH_CNOC_PCNOC_PERF0_DFSR_OUT(v)      \
+        out_dword(HWIO_GCC_RPMH_CNOC_PCNOC_PERF0_DFSR_ADDR,v)
+#define HWIO_GCC_RPMH_CNOC_PCNOC_PERF0_DFSR_OUTM(m,v) \
+        out_dword_masked_ns(HWIO_GCC_RPMH_CNOC_PCNOC_PERF0_DFSR_ADDR,m,v,HWIO_GCC_RPMH_CNOC_PCNOC_PERF0_DFSR_IN)
+#define HWIO_GCC_RPMH_CNOC_PCNOC_PERF0_DFSR_SRC_SEL_BMSK                                                      0x700
+#define HWIO_GCC_RPMH_CNOC_PCNOC_PERF0_DFSR_SRC_SEL_SHFT                                                        0x8
+#define HWIO_GCC_RPMH_CNOC_PCNOC_PERF0_DFSR_SRC_SEL_SRC0_FVAL                                                   0x0
+#define HWIO_GCC_RPMH_CNOC_PCNOC_PERF0_DFSR_SRC_SEL_SRC1_FVAL                                                   0x1
+#define HWIO_GCC_RPMH_CNOC_PCNOC_PERF0_DFSR_SRC_SEL_SRC2_FVAL                                                   0x2
+#define HWIO_GCC_RPMH_CNOC_PCNOC_PERF0_DFSR_SRC_SEL_SRC3_FVAL                                                   0x3
+#define HWIO_GCC_RPMH_CNOC_PCNOC_PERF0_DFSR_SRC_SEL_SRC4_FVAL                                                   0x4
+#define HWIO_GCC_RPMH_CNOC_PCNOC_PERF0_DFSR_SRC_SEL_SRC5_FVAL                                                   0x5
+#define HWIO_GCC_RPMH_CNOC_PCNOC_PERF0_DFSR_SRC_SEL_SRC6_FVAL                                                   0x6
+#define HWIO_GCC_RPMH_CNOC_PCNOC_PERF0_DFSR_SRC_SEL_SRC7_FVAL                                                   0x7
+#define HWIO_GCC_RPMH_CNOC_PCNOC_PERF0_DFSR_SRC_DIV_BMSK                                                       0x1f
+#define HWIO_GCC_RPMH_CNOC_PCNOC_PERF0_DFSR_SRC_DIV_SHFT                                                        0x0
+#define HWIO_GCC_RPMH_CNOC_PCNOC_PERF0_DFSR_SRC_DIV_BYPASS_FVAL                                                 0x0
+#define HWIO_GCC_RPMH_CNOC_PCNOC_PERF0_DFSR_SRC_DIV_DIV1_FVAL                                                   0x1
+#define HWIO_GCC_RPMH_CNOC_PCNOC_PERF0_DFSR_SRC_DIV_DIV1_5_FVAL                                                 0x2
+#define HWIO_GCC_RPMH_CNOC_PCNOC_PERF0_DFSR_SRC_DIV_DIV2_FVAL                                                   0x3
+#define HWIO_GCC_RPMH_CNOC_PCNOC_PERF0_DFSR_SRC_DIV_DIV2_5_FVAL                                                 0x4
+#define HWIO_GCC_RPMH_CNOC_PCNOC_PERF0_DFSR_SRC_DIV_DIV3_FVAL                                                   0x5
+#define HWIO_GCC_RPMH_CNOC_PCNOC_PERF0_DFSR_SRC_DIV_DIV3_5_FVAL                                                 0x6
+#define HWIO_GCC_RPMH_CNOC_PCNOC_PERF0_DFSR_SRC_DIV_DIV4_FVAL                                                   0x7
+#define HWIO_GCC_RPMH_CNOC_PCNOC_PERF0_DFSR_SRC_DIV_DIV4_5_FVAL                                                 0x8
+#define HWIO_GCC_RPMH_CNOC_PCNOC_PERF0_DFSR_SRC_DIV_DIV5_FVAL                                                   0x9
+#define HWIO_GCC_RPMH_CNOC_PCNOC_PERF0_DFSR_SRC_DIV_DIV5_5_FVAL                                                 0xa
+#define HWIO_GCC_RPMH_CNOC_PCNOC_PERF0_DFSR_SRC_DIV_DIV6_FVAL                                                   0xb
+#define HWIO_GCC_RPMH_CNOC_PCNOC_PERF0_DFSR_SRC_DIV_DIV6_5_FVAL                                                 0xc
+#define HWIO_GCC_RPMH_CNOC_PCNOC_PERF0_DFSR_SRC_DIV_DIV7_FVAL                                                   0xd
+#define HWIO_GCC_RPMH_CNOC_PCNOC_PERF0_DFSR_SRC_DIV_DIV7_5_FVAL                                                 0xe
+#define HWIO_GCC_RPMH_CNOC_PCNOC_PERF0_DFSR_SRC_DIV_DIV8_FVAL                                                   0xf
+#define HWIO_GCC_RPMH_CNOC_PCNOC_PERF0_DFSR_SRC_DIV_DIV8_5_FVAL                                                0x10
+#define HWIO_GCC_RPMH_CNOC_PCNOC_PERF0_DFSR_SRC_DIV_DIV9_FVAL                                                  0x11
+#define HWIO_GCC_RPMH_CNOC_PCNOC_PERF0_DFSR_SRC_DIV_DIV9_5_FVAL                                                0x12
+#define HWIO_GCC_RPMH_CNOC_PCNOC_PERF0_DFSR_SRC_DIV_DIV10_FVAL                                                 0x13
+#define HWIO_GCC_RPMH_CNOC_PCNOC_PERF0_DFSR_SRC_DIV_DIV10_5_FVAL                                               0x14
+#define HWIO_GCC_RPMH_CNOC_PCNOC_PERF0_DFSR_SRC_DIV_DIV11_FVAL                                                 0x15
+#define HWIO_GCC_RPMH_CNOC_PCNOC_PERF0_DFSR_SRC_DIV_DIV11_5_FVAL                                               0x16
+#define HWIO_GCC_RPMH_CNOC_PCNOC_PERF0_DFSR_SRC_DIV_DIV12_FVAL                                                 0x17
+#define HWIO_GCC_RPMH_CNOC_PCNOC_PERF0_DFSR_SRC_DIV_DIV12_5_FVAL                                               0x18
+#define HWIO_GCC_RPMH_CNOC_PCNOC_PERF0_DFSR_SRC_DIV_DIV13_FVAL                                                 0x19
+#define HWIO_GCC_RPMH_CNOC_PCNOC_PERF0_DFSR_SRC_DIV_DIV13_5_FVAL                                               0x1a
+#define HWIO_GCC_RPMH_CNOC_PCNOC_PERF0_DFSR_SRC_DIV_DIV14_FVAL                                                 0x1b
+#define HWIO_GCC_RPMH_CNOC_PCNOC_PERF0_DFSR_SRC_DIV_DIV14_5_FVAL                                               0x1c
+#define HWIO_GCC_RPMH_CNOC_PCNOC_PERF0_DFSR_SRC_DIV_DIV15_FVAL                                                 0x1d
+#define HWIO_GCC_RPMH_CNOC_PCNOC_PERF0_DFSR_SRC_DIV_DIV15_5_FVAL                                               0x1e
+#define HWIO_GCC_RPMH_CNOC_PCNOC_PERF0_DFSR_SRC_DIV_DIV16_FVAL                                                 0x1f
+
+#define HWIO_GCC_RPMH_CNOC_PCNOC_PERF1_DFSR_ADDR                                                         (GCC_CLK_CTL_REG_REG_BASE      + 0x00001030)
+#define HWIO_GCC_RPMH_CNOC_PCNOC_PERF1_DFSR_PHYS                                                         (GCC_CLK_CTL_REG_REG_BASE_PHYS + 0x00001030)
+#define HWIO_GCC_RPMH_CNOC_PCNOC_PERF1_DFSR_OFFS                                                         (GCC_CLK_CTL_REG_REG_BASE_OFFS + 0x00001030)
+#define HWIO_GCC_RPMH_CNOC_PCNOC_PERF1_DFSR_RMSK                                                              0x71f
+#define HWIO_GCC_RPMH_CNOC_PCNOC_PERF1_DFSR_ATTR                                                                0x3
+#define HWIO_GCC_RPMH_CNOC_PCNOC_PERF1_DFSR_IN          \
+        in_dword_masked(HWIO_GCC_RPMH_CNOC_PCNOC_PERF1_DFSR_ADDR, HWIO_GCC_RPMH_CNOC_PCNOC_PERF1_DFSR_RMSK)
+#define HWIO_GCC_RPMH_CNOC_PCNOC_PERF1_DFSR_INM(m)      \
+        in_dword_masked(HWIO_GCC_RPMH_CNOC_PCNOC_PERF1_DFSR_ADDR, m)
+#define HWIO_GCC_RPMH_CNOC_PCNOC_PERF1_DFSR_OUT(v)      \
+        out_dword(HWIO_GCC_RPMH_CNOC_PCNOC_PERF1_DFSR_ADDR,v)
+#define HWIO_GCC_RPMH_CNOC_PCNOC_PERF1_DFSR_OUTM(m,v) \
+        out_dword_masked_ns(HWIO_GCC_RPMH_CNOC_PCNOC_PERF1_DFSR_ADDR,m,v,HWIO_GCC_RPMH_CNOC_PCNOC_PERF1_DFSR_IN)
+#define HWIO_GCC_RPMH_CNOC_PCNOC_PERF1_DFSR_SRC_SEL_BMSK                                                      0x700
+#define HWIO_GCC_RPMH_CNOC_PCNOC_PERF1_DFSR_SRC_SEL_SHFT                                                        0x8
+#define HWIO_GCC_RPMH_CNOC_PCNOC_PERF1_DFSR_SRC_SEL_SRC0_FVAL                                                   0x0
+#define HWIO_GCC_RPMH_CNOC_PCNOC_PERF1_DFSR_SRC_SEL_SRC1_FVAL                                                   0x1
+#define HWIO_GCC_RPMH_CNOC_PCNOC_PERF1_DFSR_SRC_SEL_SRC2_FVAL                                                   0x2
+#define HWIO_GCC_RPMH_CNOC_PCNOC_PERF1_DFSR_SRC_SEL_SRC3_FVAL                                                   0x3
+#define HWIO_GCC_RPMH_CNOC_PCNOC_PERF1_DFSR_SRC_SEL_SRC4_FVAL                                                   0x4
+#define HWIO_GCC_RPMH_CNOC_PCNOC_PERF1_DFSR_SRC_SEL_SRC5_FVAL                                                   0x5
+#define HWIO_GCC_RPMH_CNOC_PCNOC_PERF1_DFSR_SRC_SEL_SRC6_FVAL                                                   0x6
+#define HWIO_GCC_RPMH_CNOC_PCNOC_PERF1_DFSR_SRC_SEL_SRC7_FVAL                                                   0x7
+#define HWIO_GCC_RPMH_CNOC_PCNOC_PERF1_DFSR_SRC_DIV_BMSK                                                       0x1f
+#define HWIO_GCC_RPMH_CNOC_PCNOC_PERF1_DFSR_SRC_DIV_SHFT                                                        0x0
+#define HWIO_GCC_RPMH_CNOC_PCNOC_PERF1_DFSR_SRC_DIV_BYPASS_FVAL                                                 0x0
+#define HWIO_GCC_RPMH_CNOC_PCNOC_PERF1_DFSR_SRC_DIV_DIV1_FVAL                                                   0x1
+#define HWIO_GCC_RPMH_CNOC_PCNOC_PERF1_DFSR_SRC_DIV_DIV1_5_FVAL                                                 0x2
+#define HWIO_GCC_RPMH_CNOC_PCNOC_PERF1_DFSR_SRC_DIV_DIV2_FVAL                                                   0x3
+#define HWIO_GCC_RPMH_CNOC_PCNOC_PERF1_DFSR_SRC_DIV_DIV2_5_FVAL                                                 0x4
+#define HWIO_GCC_RPMH_CNOC_PCNOC_PERF1_DFSR_SRC_DIV_DIV3_FVAL                                                   0x5
+#define HWIO_GCC_RPMH_CNOC_PCNOC_PERF1_DFSR_SRC_DIV_DIV3_5_FVAL                                                 0x6
+#define HWIO_GCC_RPMH_CNOC_PCNOC_PERF1_DFSR_SRC_DIV_DIV4_FVAL                                                   0x7
+#define HWIO_GCC_RPMH_CNOC_PCNOC_PERF1_DFSR_SRC_DIV_DIV4_5_FVAL                                                 0x8
+#define HWIO_GCC_RPMH_CNOC_PCNOC_PERF1_DFSR_SRC_DIV_DIV5_FVAL                                                   0x9
+#define HWIO_GCC_RPMH_CNOC_PCNOC_PERF1_DFSR_SRC_DIV_DIV5_5_FVAL                                                 0xa
+#define HWIO_GCC_RPMH_CNOC_PCNOC_PERF1_DFSR_SRC_DIV_DIV6_FVAL                                                   0xb
+#define HWIO_GCC_RPMH_CNOC_PCNOC_PERF1_DFSR_SRC_DIV_DIV6_5_FVAL                                                 0xc
+#define HWIO_GCC_RPMH_CNOC_PCNOC_PERF1_DFSR_SRC_DIV_DIV7_FVAL                                                   0xd
+#define HWIO_GCC_RPMH_CNOC_PCNOC_PERF1_DFSR_SRC_DIV_DIV7_5_FVAL                                                 0xe
+#define HWIO_GCC_RPMH_CNOC_PCNOC_PERF1_DFSR_SRC_DIV_DIV8_FVAL                                                   0xf
+#define HWIO_GCC_RPMH_CNOC_PCNOC_PERF1_DFSR_SRC_DIV_DIV8_5_FVAL                                                0x10
+#define HWIO_GCC_RPMH_CNOC_PCNOC_PERF1_DFSR_SRC_DIV_DIV9_FVAL                                                  0x11
+#define HWIO_GCC_RPMH_CNOC_PCNOC_PERF1_DFSR_SRC_DIV_DIV9_5_FVAL                                                0x12
+#define HWIO_GCC_RPMH_CNOC_PCNOC_PERF1_DFSR_SRC_DIV_DIV10_FVAL                                                 0x13
+#define HWIO_GCC_RPMH_CNOC_PCNOC_PERF1_DFSR_SRC_DIV_DIV10_5_FVAL                                               0x14
+#define HWIO_GCC_RPMH_CNOC_PCNOC_PERF1_DFSR_SRC_DIV_DIV11_FVAL                                                 0x15
+#define HWIO_GCC_RPMH_CNOC_PCNOC_PERF1_DFSR_SRC_DIV_DIV11_5_FVAL                                               0x16
+#define HWIO_GCC_RPMH_CNOC_PCNOC_PERF1_DFSR_SRC_DIV_DIV12_FVAL                                                 0x17
+#define HWIO_GCC_RPMH_CNOC_PCNOC_PERF1_DFSR_SRC_DIV_DIV12_5_FVAL                                               0x18
+#define HWIO_GCC_RPMH_CNOC_PCNOC_PERF1_DFSR_SRC_DIV_DIV13_FVAL                                                 0x19
+#define HWIO_GCC_RPMH_CNOC_PCNOC_PERF1_DFSR_SRC_DIV_DIV13_5_FVAL                                               0x1a
+#define HWIO_GCC_RPMH_CNOC_PCNOC_PERF1_DFSR_SRC_DIV_DIV14_FVAL                                                 0x1b
+#define HWIO_GCC_RPMH_CNOC_PCNOC_PERF1_DFSR_SRC_DIV_DIV14_5_FVAL                                               0x1c
+#define HWIO_GCC_RPMH_CNOC_PCNOC_PERF1_DFSR_SRC_DIV_DIV15_FVAL                                                 0x1d
+#define HWIO_GCC_RPMH_CNOC_PCNOC_PERF1_DFSR_SRC_DIV_DIV15_5_FVAL                                               0x1e
+#define HWIO_GCC_RPMH_CNOC_PCNOC_PERF1_DFSR_SRC_DIV_DIV16_FVAL                                                 0x1f
+
+#define HWIO_GCC_RPMH_CNOC_PCNOC_PERF2_DFSR_ADDR                                                         (GCC_CLK_CTL_REG_REG_BASE      + 0x00001034)
+#define HWIO_GCC_RPMH_CNOC_PCNOC_PERF2_DFSR_PHYS                                                         (GCC_CLK_CTL_REG_REG_BASE_PHYS + 0x00001034)
+#define HWIO_GCC_RPMH_CNOC_PCNOC_PERF2_DFSR_OFFS                                                         (GCC_CLK_CTL_REG_REG_BASE_OFFS + 0x00001034)
+#define HWIO_GCC_RPMH_CNOC_PCNOC_PERF2_DFSR_RMSK                                                              0x71f
+#define HWIO_GCC_RPMH_CNOC_PCNOC_PERF2_DFSR_ATTR                                                                0x3
+#define HWIO_GCC_RPMH_CNOC_PCNOC_PERF2_DFSR_IN          \
+        in_dword_masked(HWIO_GCC_RPMH_CNOC_PCNOC_PERF2_DFSR_ADDR, HWIO_GCC_RPMH_CNOC_PCNOC_PERF2_DFSR_RMSK)
+#define HWIO_GCC_RPMH_CNOC_PCNOC_PERF2_DFSR_INM(m)      \
+        in_dword_masked(HWIO_GCC_RPMH_CNOC_PCNOC_PERF2_DFSR_ADDR, m)
+#define HWIO_GCC_RPMH_CNOC_PCNOC_PERF2_DFSR_OUT(v)      \
+        out_dword(HWIO_GCC_RPMH_CNOC_PCNOC_PERF2_DFSR_ADDR,v)
+#define HWIO_GCC_RPMH_CNOC_PCNOC_PERF2_DFSR_OUTM(m,v) \
+        out_dword_masked_ns(HWIO_GCC_RPMH_CNOC_PCNOC_PERF2_DFSR_ADDR,m,v,HWIO_GCC_RPMH_CNOC_PCNOC_PERF2_DFSR_IN)
+#define HWIO_GCC_RPMH_CNOC_PCNOC_PERF2_DFSR_SRC_SEL_BMSK                                                      0x700
+#define HWIO_GCC_RPMH_CNOC_PCNOC_PERF2_DFSR_SRC_SEL_SHFT                                                        0x8
+#define HWIO_GCC_RPMH_CNOC_PCNOC_PERF2_DFSR_SRC_SEL_SRC0_FVAL                                                   0x0
+#define HWIO_GCC_RPMH_CNOC_PCNOC_PERF2_DFSR_SRC_SEL_SRC1_FVAL                                                   0x1
+#define HWIO_GCC_RPMH_CNOC_PCNOC_PERF2_DFSR_SRC_SEL_SRC2_FVAL                                                   0x2
+#define HWIO_GCC_RPMH_CNOC_PCNOC_PERF2_DFSR_SRC_SEL_SRC3_FVAL                                                   0x3
+#define HWIO_GCC_RPMH_CNOC_PCNOC_PERF2_DFSR_SRC_SEL_SRC4_FVAL                                                   0x4
+#define HWIO_GCC_RPMH_CNOC_PCNOC_PERF2_DFSR_SRC_SEL_SRC5_FVAL                                                   0x5
+#define HWIO_GCC_RPMH_CNOC_PCNOC_PERF2_DFSR_SRC_SEL_SRC6_FVAL                                                   0x6
+#define HWIO_GCC_RPMH_CNOC_PCNOC_PERF2_DFSR_SRC_SEL_SRC7_FVAL                                                   0x7
+#define HWIO_GCC_RPMH_CNOC_PCNOC_PERF2_DFSR_SRC_DIV_BMSK                                                       0x1f
+#define HWIO_GCC_RPMH_CNOC_PCNOC_PERF2_DFSR_SRC_DIV_SHFT                                                        0x0
+#define HWIO_GCC_RPMH_CNOC_PCNOC_PERF2_DFSR_SRC_DIV_BYPASS_FVAL                                                 0x0
+#define HWIO_GCC_RPMH_CNOC_PCNOC_PERF2_DFSR_SRC_DIV_DIV1_FVAL                                                   0x1
+#define HWIO_GCC_RPMH_CNOC_PCNOC_PERF2_DFSR_SRC_DIV_DIV1_5_FVAL                                                 0x2
+#define HWIO_GCC_RPMH_CNOC_PCNOC_PERF2_DFSR_SRC_DIV_DIV2_FVAL                                                   0x3
+#define HWIO_GCC_RPMH_CNOC_PCNOC_PERF2_DFSR_SRC_DIV_DIV2_5_FVAL                                                 0x4
+#define HWIO_GCC_RPMH_CNOC_PCNOC_PERF2_DFSR_SRC_DIV_DIV3_FVAL                                                   0x5
+#define HWIO_GCC_RPMH_CNOC_PCNOC_PERF2_DFSR_SRC_DIV_DIV3_5_FVAL                                                 0x6
+#define HWIO_GCC_RPMH_CNOC_PCNOC_PERF2_DFSR_SRC_DIV_DIV4_FVAL                                                   0x7
+#define HWIO_GCC_RPMH_CNOC_PCNOC_PERF2_DFSR_SRC_DIV_DIV4_5_FVAL                                                 0x8
+#define HWIO_GCC_RPMH_CNOC_PCNOC_PERF2_DFSR_SRC_DIV_DIV5_FVAL                                                   0x9
+#define HWIO_GCC_RPMH_CNOC_PCNOC_PERF2_DFSR_SRC_DIV_DIV5_5_FVAL                                                 0xa
+#define HWIO_GCC_RPMH_CNOC_PCNOC_PERF2_DFSR_SRC_DIV_DIV6_FVAL                                                   0xb
+#define HWIO_GCC_RPMH_CNOC_PCNOC_PERF2_DFSR_SRC_DIV_DIV6_5_FVAL                                                 0xc
+#define HWIO_GCC_RPMH_CNOC_PCNOC_PERF2_DFSR_SRC_DIV_DIV7_FVAL                                                   0xd
+#define HWIO_GCC_RPMH_CNOC_PCNOC_PERF2_DFSR_SRC_DIV_DIV7_5_FVAL                                                 0xe
+#define HWIO_GCC_RPMH_CNOC_PCNOC_PERF2_DFSR_SRC_DIV_DIV8_FVAL                                                   0xf
+#define HWIO_GCC_RPMH_CNOC_PCNOC_PERF2_DFSR_SRC_DIV_DIV8_5_FVAL                                                0x10
+#define HWIO_GCC_RPMH_CNOC_PCNOC_PERF2_DFSR_SRC_DIV_DIV9_FVAL                                                  0x11
+#define HWIO_GCC_RPMH_CNOC_PCNOC_PERF2_DFSR_SRC_DIV_DIV9_5_FVAL                                                0x12
+#define HWIO_GCC_RPMH_CNOC_PCNOC_PERF2_DFSR_SRC_DIV_DIV10_FVAL                                                 0x13
+#define HWIO_GCC_RPMH_CNOC_PCNOC_PERF2_DFSR_SRC_DIV_DIV10_5_FVAL                                               0x14
+#define HWIO_GCC_RPMH_CNOC_PCNOC_PERF2_DFSR_SRC_DIV_DIV11_FVAL                                                 0x15
+#define HWIO_GCC_RPMH_CNOC_PCNOC_PERF2_DFSR_SRC_DIV_DIV11_5_FVAL                                               0x16
+#define HWIO_GCC_RPMH_CNOC_PCNOC_PERF2_DFSR_SRC_DIV_DIV12_FVAL                                                 0x17
+#define HWIO_GCC_RPMH_CNOC_PCNOC_PERF2_DFSR_SRC_DIV_DIV12_5_FVAL                                               0x18
+#define HWIO_GCC_RPMH_CNOC_PCNOC_PERF2_DFSR_SRC_DIV_DIV13_FVAL                                                 0x19
+#define HWIO_GCC_RPMH_CNOC_PCNOC_PERF2_DFSR_SRC_DIV_DIV13_5_FVAL                                               0x1a
+#define HWIO_GCC_RPMH_CNOC_PCNOC_PERF2_DFSR_SRC_DIV_DIV14_FVAL                                                 0x1b
+#define HWIO_GCC_RPMH_CNOC_PCNOC_PERF2_DFSR_SRC_DIV_DIV14_5_FVAL                                               0x1c
+#define HWIO_GCC_RPMH_CNOC_PCNOC_PERF2_DFSR_SRC_DIV_DIV15_FVAL                                                 0x1d
+#define HWIO_GCC_RPMH_CNOC_PCNOC_PERF2_DFSR_SRC_DIV_DIV15_5_FVAL                                               0x1e
+#define HWIO_GCC_RPMH_CNOC_PCNOC_PERF2_DFSR_SRC_DIV_DIV16_FVAL                                                 0x1f
+
+#define HWIO_GCC_RPMH_CNOC_PCNOC_PERF3_DFSR_ADDR                                                         (GCC_CLK_CTL_REG_REG_BASE      + 0x00001038)
+#define HWIO_GCC_RPMH_CNOC_PCNOC_PERF3_DFSR_PHYS                                                         (GCC_CLK_CTL_REG_REG_BASE_PHYS + 0x00001038)
+#define HWIO_GCC_RPMH_CNOC_PCNOC_PERF3_DFSR_OFFS                                                         (GCC_CLK_CTL_REG_REG_BASE_OFFS + 0x00001038)
+#define HWIO_GCC_RPMH_CNOC_PCNOC_PERF3_DFSR_RMSK                                                              0x71f
+#define HWIO_GCC_RPMH_CNOC_PCNOC_PERF3_DFSR_ATTR                                                                0x3
+#define HWIO_GCC_RPMH_CNOC_PCNOC_PERF3_DFSR_IN          \
+        in_dword_masked(HWIO_GCC_RPMH_CNOC_PCNOC_PERF3_DFSR_ADDR, HWIO_GCC_RPMH_CNOC_PCNOC_PERF3_DFSR_RMSK)
+#define HWIO_GCC_RPMH_CNOC_PCNOC_PERF3_DFSR_INM(m)      \
+        in_dword_masked(HWIO_GCC_RPMH_CNOC_PCNOC_PERF3_DFSR_ADDR, m)
+#define HWIO_GCC_RPMH_CNOC_PCNOC_PERF3_DFSR_OUT(v)      \
+        out_dword(HWIO_GCC_RPMH_CNOC_PCNOC_PERF3_DFSR_ADDR,v)
+#define HWIO_GCC_RPMH_CNOC_PCNOC_PERF3_DFSR_OUTM(m,v) \
+        out_dword_masked_ns(HWIO_GCC_RPMH_CNOC_PCNOC_PERF3_DFSR_ADDR,m,v,HWIO_GCC_RPMH_CNOC_PCNOC_PERF3_DFSR_IN)
+#define HWIO_GCC_RPMH_CNOC_PCNOC_PERF3_DFSR_SRC_SEL_BMSK                                                      0x700
+#define HWIO_GCC_RPMH_CNOC_PCNOC_PERF3_DFSR_SRC_SEL_SHFT                                                        0x8
+#define HWIO_GCC_RPMH_CNOC_PCNOC_PERF3_DFSR_SRC_SEL_SRC0_FVAL                                                   0x0
+#define HWIO_GCC_RPMH_CNOC_PCNOC_PERF3_DFSR_SRC_SEL_SRC1_FVAL                                                   0x1
+#define HWIO_GCC_RPMH_CNOC_PCNOC_PERF3_DFSR_SRC_SEL_SRC2_FVAL                                                   0x2
+#define HWIO_GCC_RPMH_CNOC_PCNOC_PERF3_DFSR_SRC_SEL_SRC3_FVAL                                                   0x3
+#define HWIO_GCC_RPMH_CNOC_PCNOC_PERF3_DFSR_SRC_SEL_SRC4_FVAL                                                   0x4
+#define HWIO_GCC_RPMH_CNOC_PCNOC_PERF3_DFSR_SRC_SEL_SRC5_FVAL                                                   0x5
+#define HWIO_GCC_RPMH_CNOC_PCNOC_PERF3_DFSR_SRC_SEL_SRC6_FVAL                                                   0x6
+#define HWIO_GCC_RPMH_CNOC_PCNOC_PERF3_DFSR_SRC_SEL_SRC7_FVAL                                                   0x7
+#define HWIO_GCC_RPMH_CNOC_PCNOC_PERF3_DFSR_SRC_DIV_BMSK                                                       0x1f
+#define HWIO_GCC_RPMH_CNOC_PCNOC_PERF3_DFSR_SRC_DIV_SHFT                                                        0x0
+#define HWIO_GCC_RPMH_CNOC_PCNOC_PERF3_DFSR_SRC_DIV_BYPASS_FVAL                                                 0x0
+#define HWIO_GCC_RPMH_CNOC_PCNOC_PERF3_DFSR_SRC_DIV_DIV1_FVAL                                                   0x1
+#define HWIO_GCC_RPMH_CNOC_PCNOC_PERF3_DFSR_SRC_DIV_DIV1_5_FVAL                                                 0x2
+#define HWIO_GCC_RPMH_CNOC_PCNOC_PERF3_DFSR_SRC_DIV_DIV2_FVAL                                                   0x3
+#define HWIO_GCC_RPMH_CNOC_PCNOC_PERF3_DFSR_SRC_DIV_DIV2_5_FVAL                                                 0x4
+#define HWIO_GCC_RPMH_CNOC_PCNOC_PERF3_DFSR_SRC_DIV_DIV3_FVAL                                                   0x5
+#define HWIO_GCC_RPMH_CNOC_PCNOC_PERF3_DFSR_SRC_DIV_DIV3_5_FVAL                                                 0x6
+#define HWIO_GCC_RPMH_CNOC_PCNOC_PERF3_DFSR_SRC_DIV_DIV4_FVAL                                                   0x7
+#define HWIO_GCC_RPMH_CNOC_PCNOC_PERF3_DFSR_SRC_DIV_DIV4_5_FVAL                                                 0x8
+#define HWIO_GCC_RPMH_CNOC_PCNOC_PERF3_DFSR_SRC_DIV_DIV5_FVAL                                                   0x9
+#define HWIO_GCC_RPMH_CNOC_PCNOC_PERF3_DFSR_SRC_DIV_DIV5_5_FVAL                                                 0xa
+#define HWIO_GCC_RPMH_CNOC_PCNOC_PERF3_DFSR_SRC_DIV_DIV6_FVAL                                                   0xb
+#define HWIO_GCC_RPMH_CNOC_PCNOC_PERF3_DFSR_SRC_DIV_DIV6_5_FVAL                                                 0xc
+#define HWIO_GCC_RPMH_CNOC_PCNOC_PERF3_DFSR_SRC_DIV_DIV7_FVAL                                                   0xd
+#define HWIO_GCC_RPMH_CNOC_PCNOC_PERF3_DFSR_SRC_DIV_DIV7_5_FVAL                                                 0xe
+#define HWIO_GCC_RPMH_CNOC_PCNOC_PERF3_DFSR_SRC_DIV_DIV8_FVAL                                                   0xf
+#define HWIO_GCC_RPMH_CNOC_PCNOC_PERF3_DFSR_SRC_DIV_DIV8_5_FVAL                                                0x10
+#define HWIO_GCC_RPMH_CNOC_PCNOC_PERF3_DFSR_SRC_DIV_DIV9_FVAL                                                  0x11
+#define HWIO_GCC_RPMH_CNOC_PCNOC_PERF3_DFSR_SRC_DIV_DIV9_5_FVAL                                                0x12
+#define HWIO_GCC_RPMH_CNOC_PCNOC_PERF3_DFSR_SRC_DIV_DIV10_FVAL                                                 0x13
+#define HWIO_GCC_RPMH_CNOC_PCNOC_PERF3_DFSR_SRC_DIV_DIV10_5_FVAL                                               0x14
+#define HWIO_GCC_RPMH_CNOC_PCNOC_PERF3_DFSR_SRC_DIV_DIV11_FVAL                                                 0x15
+#define HWIO_GCC_RPMH_CNOC_PCNOC_PERF3_DFSR_SRC_DIV_DIV11_5_FVAL                                               0x16
+#define HWIO_GCC_RPMH_CNOC_PCNOC_PERF3_DFSR_SRC_DIV_DIV12_FVAL                                                 0x17
+#define HWIO_GCC_RPMH_CNOC_PCNOC_PERF3_DFSR_SRC_DIV_DIV12_5_FVAL                                               0x18
+#define HWIO_GCC_RPMH_CNOC_PCNOC_PERF3_DFSR_SRC_DIV_DIV13_FVAL                                                 0x19
+#define HWIO_GCC_RPMH_CNOC_PCNOC_PERF3_DFSR_SRC_DIV_DIV13_5_FVAL                                               0x1a
+#define HWIO_GCC_RPMH_CNOC_PCNOC_PERF3_DFSR_SRC_DIV_DIV14_FVAL                                                 0x1b
+#define HWIO_GCC_RPMH_CNOC_PCNOC_PERF3_DFSR_SRC_DIV_DIV14_5_FVAL                                               0x1c
+#define HWIO_GCC_RPMH_CNOC_PCNOC_PERF3_DFSR_SRC_DIV_DIV15_FVAL                                                 0x1d
+#define HWIO_GCC_RPMH_CNOC_PCNOC_PERF3_DFSR_SRC_DIV_DIV15_5_FVAL                                               0x1e
+#define HWIO_GCC_RPMH_CNOC_PCNOC_PERF3_DFSR_SRC_DIV_DIV16_FVAL                                                 0x1f
+
+#define HWIO_GCC_RPMH_CNOC_PCNOC_PERF4_DFSR_ADDR                                                         (GCC_CLK_CTL_REG_REG_BASE      + 0x0000103c)
+#define HWIO_GCC_RPMH_CNOC_PCNOC_PERF4_DFSR_PHYS                                                         (GCC_CLK_CTL_REG_REG_BASE_PHYS + 0x0000103c)
+#define HWIO_GCC_RPMH_CNOC_PCNOC_PERF4_DFSR_OFFS                                                         (GCC_CLK_CTL_REG_REG_BASE_OFFS + 0x0000103c)
+#define HWIO_GCC_RPMH_CNOC_PCNOC_PERF4_DFSR_RMSK                                                              0x71f
+#define HWIO_GCC_RPMH_CNOC_PCNOC_PERF4_DFSR_ATTR                                                                0x3
+#define HWIO_GCC_RPMH_CNOC_PCNOC_PERF4_DFSR_IN          \
+        in_dword_masked(HWIO_GCC_RPMH_CNOC_PCNOC_PERF4_DFSR_ADDR, HWIO_GCC_RPMH_CNOC_PCNOC_PERF4_DFSR_RMSK)
+#define HWIO_GCC_RPMH_CNOC_PCNOC_PERF4_DFSR_INM(m)      \
+        in_dword_masked(HWIO_GCC_RPMH_CNOC_PCNOC_PERF4_DFSR_ADDR, m)
+#define HWIO_GCC_RPMH_CNOC_PCNOC_PERF4_DFSR_OUT(v)      \
+        out_dword(HWIO_GCC_RPMH_CNOC_PCNOC_PERF4_DFSR_ADDR,v)
+#define HWIO_GCC_RPMH_CNOC_PCNOC_PERF4_DFSR_OUTM(m,v) \
+        out_dword_masked_ns(HWIO_GCC_RPMH_CNOC_PCNOC_PERF4_DFSR_ADDR,m,v,HWIO_GCC_RPMH_CNOC_PCNOC_PERF4_DFSR_IN)
+#define HWIO_GCC_RPMH_CNOC_PCNOC_PERF4_DFSR_SRC_SEL_BMSK                                                      0x700
+#define HWIO_GCC_RPMH_CNOC_PCNOC_PERF4_DFSR_SRC_SEL_SHFT                                                        0x8
+#define HWIO_GCC_RPMH_CNOC_PCNOC_PERF4_DFSR_SRC_SEL_SRC0_FVAL                                                   0x0
+#define HWIO_GCC_RPMH_CNOC_PCNOC_PERF4_DFSR_SRC_SEL_SRC1_FVAL                                                   0x1
+#define HWIO_GCC_RPMH_CNOC_PCNOC_PERF4_DFSR_SRC_SEL_SRC2_FVAL                                                   0x2
+#define HWIO_GCC_RPMH_CNOC_PCNOC_PERF4_DFSR_SRC_SEL_SRC3_FVAL                                                   0x3
+#define HWIO_GCC_RPMH_CNOC_PCNOC_PERF4_DFSR_SRC_SEL_SRC4_FVAL                                                   0x4
+#define HWIO_GCC_RPMH_CNOC_PCNOC_PERF4_DFSR_SRC_SEL_SRC5_FVAL                                                   0x5
+#define HWIO_GCC_RPMH_CNOC_PCNOC_PERF4_DFSR_SRC_SEL_SRC6_FVAL                                                   0x6
+#define HWIO_GCC_RPMH_CNOC_PCNOC_PERF4_DFSR_SRC_SEL_SRC7_FVAL                                                   0x7
+#define HWIO_GCC_RPMH_CNOC_PCNOC_PERF4_DFSR_SRC_DIV_BMSK                                                       0x1f
+#define HWIO_GCC_RPMH_CNOC_PCNOC_PERF4_DFSR_SRC_DIV_SHFT                                                        0x0
+#define HWIO_GCC_RPMH_CNOC_PCNOC_PERF4_DFSR_SRC_DIV_BYPASS_FVAL                                                 0x0
+#define HWIO_GCC_RPMH_CNOC_PCNOC_PERF4_DFSR_SRC_DIV_DIV1_FVAL                                                   0x1
+#define HWIO_GCC_RPMH_CNOC_PCNOC_PERF4_DFSR_SRC_DIV_DIV1_5_FVAL                                                 0x2
+#define HWIO_GCC_RPMH_CNOC_PCNOC_PERF4_DFSR_SRC_DIV_DIV2_FVAL                                                   0x3
+#define HWIO_GCC_RPMH_CNOC_PCNOC_PERF4_DFSR_SRC_DIV_DIV2_5_FVAL                                                 0x4
+#define HWIO_GCC_RPMH_CNOC_PCNOC_PERF4_DFSR_SRC_DIV_DIV3_FVAL                                                   0x5
+#define HWIO_GCC_RPMH_CNOC_PCNOC_PERF4_DFSR_SRC_DIV_DIV3_5_FVAL                                                 0x6
+#define HWIO_GCC_RPMH_CNOC_PCNOC_PERF4_DFSR_SRC_DIV_DIV4_FVAL                                                   0x7
+#define HWIO_GCC_RPMH_CNOC_PCNOC_PERF4_DFSR_SRC_DIV_DIV4_5_FVAL                                                 0x8
+#define HWIO_GCC_RPMH_CNOC_PCNOC_PERF4_DFSR_SRC_DIV_DIV5_FVAL                                                   0x9
+#define HWIO_GCC_RPMH_CNOC_PCNOC_PERF4_DFSR_SRC_DIV_DIV5_5_FVAL                                                 0xa
+#define HWIO_GCC_RPMH_CNOC_PCNOC_PERF4_DFSR_SRC_DIV_DIV6_FVAL                                                   0xb
+#define HWIO_GCC_RPMH_CNOC_PCNOC_PERF4_DFSR_SRC_DIV_DIV6_5_FVAL                                                 0xc
+#define HWIO_GCC_RPMH_CNOC_PCNOC_PERF4_DFSR_SRC_DIV_DIV7_FVAL                                                   0xd
+#define HWIO_GCC_RPMH_CNOC_PCNOC_PERF4_DFSR_SRC_DIV_DIV7_5_FVAL                                                 0xe
+#define HWIO_GCC_RPMH_CNOC_PCNOC_PERF4_DFSR_SRC_DIV_DIV8_FVAL                                                   0xf
+#define HWIO_GCC_RPMH_CNOC_PCNOC_PERF4_DFSR_SRC_DIV_DIV8_5_FVAL                                                0x10
+#define HWIO_GCC_RPMH_CNOC_PCNOC_PERF4_DFSR_SRC_DIV_DIV9_FVAL                                                  0x11
+#define HWIO_GCC_RPMH_CNOC_PCNOC_PERF4_DFSR_SRC_DIV_DIV9_5_FVAL                                                0x12
+#define HWIO_GCC_RPMH_CNOC_PCNOC_PERF4_DFSR_SRC_DIV_DIV10_FVAL                                                 0x13
+#define HWIO_GCC_RPMH_CNOC_PCNOC_PERF4_DFSR_SRC_DIV_DIV10_5_FVAL                                               0x14
+#define HWIO_GCC_RPMH_CNOC_PCNOC_PERF4_DFSR_SRC_DIV_DIV11_FVAL                                                 0x15
+#define HWIO_GCC_RPMH_CNOC_PCNOC_PERF4_DFSR_SRC_DIV_DIV11_5_FVAL                                               0x16
+#define HWIO_GCC_RPMH_CNOC_PCNOC_PERF4_DFSR_SRC_DIV_DIV12_FVAL                                                 0x17
+#define HWIO_GCC_RPMH_CNOC_PCNOC_PERF4_DFSR_SRC_DIV_DIV12_5_FVAL                                               0x18
+#define HWIO_GCC_RPMH_CNOC_PCNOC_PERF4_DFSR_SRC_DIV_DIV13_FVAL                                                 0x19
+#define HWIO_GCC_RPMH_CNOC_PCNOC_PERF4_DFSR_SRC_DIV_DIV13_5_FVAL                                               0x1a
+#define HWIO_GCC_RPMH_CNOC_PCNOC_PERF4_DFSR_SRC_DIV_DIV14_FVAL                                                 0x1b
+#define HWIO_GCC_RPMH_CNOC_PCNOC_PERF4_DFSR_SRC_DIV_DIV14_5_FVAL                                               0x1c
+#define HWIO_GCC_RPMH_CNOC_PCNOC_PERF4_DFSR_SRC_DIV_DIV15_FVAL                                                 0x1d
+#define HWIO_GCC_RPMH_CNOC_PCNOC_PERF4_DFSR_SRC_DIV_DIV15_5_FVAL                                               0x1e
+#define HWIO_GCC_RPMH_CNOC_PCNOC_PERF4_DFSR_SRC_DIV_DIV16_FVAL                                                 0x1f
+
+#define HWIO_GCC_RPMH_CNOC_PCNOC_PERF5_DFSR_ADDR                                                         (GCC_CLK_CTL_REG_REG_BASE      + 0x00001040)
+#define HWIO_GCC_RPMH_CNOC_PCNOC_PERF5_DFSR_PHYS                                                         (GCC_CLK_CTL_REG_REG_BASE_PHYS + 0x00001040)
+#define HWIO_GCC_RPMH_CNOC_PCNOC_PERF5_DFSR_OFFS                                                         (GCC_CLK_CTL_REG_REG_BASE_OFFS + 0x00001040)
+#define HWIO_GCC_RPMH_CNOC_PCNOC_PERF5_DFSR_RMSK                                                              0x71f
+#define HWIO_GCC_RPMH_CNOC_PCNOC_PERF5_DFSR_ATTR                                                                0x3
+#define HWIO_GCC_RPMH_CNOC_PCNOC_PERF5_DFSR_IN          \
+        in_dword_masked(HWIO_GCC_RPMH_CNOC_PCNOC_PERF5_DFSR_ADDR, HWIO_GCC_RPMH_CNOC_PCNOC_PERF5_DFSR_RMSK)
+#define HWIO_GCC_RPMH_CNOC_PCNOC_PERF5_DFSR_INM(m)      \
+        in_dword_masked(HWIO_GCC_RPMH_CNOC_PCNOC_PERF5_DFSR_ADDR, m)
+#define HWIO_GCC_RPMH_CNOC_PCNOC_PERF5_DFSR_OUT(v)      \
+        out_dword(HWIO_GCC_RPMH_CNOC_PCNOC_PERF5_DFSR_ADDR,v)
+#define HWIO_GCC_RPMH_CNOC_PCNOC_PERF5_DFSR_OUTM(m,v) \
+        out_dword_masked_ns(HWIO_GCC_RPMH_CNOC_PCNOC_PERF5_DFSR_ADDR,m,v,HWIO_GCC_RPMH_CNOC_PCNOC_PERF5_DFSR_IN)
+#define HWIO_GCC_RPMH_CNOC_PCNOC_PERF5_DFSR_SRC_SEL_BMSK                                                      0x700
+#define HWIO_GCC_RPMH_CNOC_PCNOC_PERF5_DFSR_SRC_SEL_SHFT                                                        0x8
+#define HWIO_GCC_RPMH_CNOC_PCNOC_PERF5_DFSR_SRC_SEL_SRC0_FVAL                                                   0x0
+#define HWIO_GCC_RPMH_CNOC_PCNOC_PERF5_DFSR_SRC_SEL_SRC1_FVAL                                                   0x1
+#define HWIO_GCC_RPMH_CNOC_PCNOC_PERF5_DFSR_SRC_SEL_SRC2_FVAL                                                   0x2
+#define HWIO_GCC_RPMH_CNOC_PCNOC_PERF5_DFSR_SRC_SEL_SRC3_FVAL                                                   0x3
+#define HWIO_GCC_RPMH_CNOC_PCNOC_PERF5_DFSR_SRC_SEL_SRC4_FVAL                                                   0x4
+#define HWIO_GCC_RPMH_CNOC_PCNOC_PERF5_DFSR_SRC_SEL_SRC5_FVAL                                                   0x5
+#define HWIO_GCC_RPMH_CNOC_PCNOC_PERF5_DFSR_SRC_SEL_SRC6_FVAL                                                   0x6
+#define HWIO_GCC_RPMH_CNOC_PCNOC_PERF5_DFSR_SRC_SEL_SRC7_FVAL                                                   0x7
+#define HWIO_GCC_RPMH_CNOC_PCNOC_PERF5_DFSR_SRC_DIV_BMSK                                                       0x1f
+#define HWIO_GCC_RPMH_CNOC_PCNOC_PERF5_DFSR_SRC_DIV_SHFT                                                        0x0
+#define HWIO_GCC_RPMH_CNOC_PCNOC_PERF5_DFSR_SRC_DIV_BYPASS_FVAL                                                 0x0
+#define HWIO_GCC_RPMH_CNOC_PCNOC_PERF5_DFSR_SRC_DIV_DIV1_FVAL                                                   0x1
+#define HWIO_GCC_RPMH_CNOC_PCNOC_PERF5_DFSR_SRC_DIV_DIV1_5_FVAL                                                 0x2
+#define HWIO_GCC_RPMH_CNOC_PCNOC_PERF5_DFSR_SRC_DIV_DIV2_FVAL                                                   0x3
+#define HWIO_GCC_RPMH_CNOC_PCNOC_PERF5_DFSR_SRC_DIV_DIV2_5_FVAL                                                 0x4
+#define HWIO_GCC_RPMH_CNOC_PCNOC_PERF5_DFSR_SRC_DIV_DIV3_FVAL                                                   0x5
+#define HWIO_GCC_RPMH_CNOC_PCNOC_PERF5_DFSR_SRC_DIV_DIV3_5_FVAL                                                 0x6
+#define HWIO_GCC_RPMH_CNOC_PCNOC_PERF5_DFSR_SRC_DIV_DIV4_FVAL                                                   0x7
+#define HWIO_GCC_RPMH_CNOC_PCNOC_PERF5_DFSR_SRC_DIV_DIV4_5_FVAL                                                 0x8
+#define HWIO_GCC_RPMH_CNOC_PCNOC_PERF5_DFSR_SRC_DIV_DIV5_FVAL                                                   0x9
+#define HWIO_GCC_RPMH_CNOC_PCNOC_PERF5_DFSR_SRC_DIV_DIV5_5_FVAL                                                 0xa
+#define HWIO_GCC_RPMH_CNOC_PCNOC_PERF5_DFSR_SRC_DIV_DIV6_FVAL                                                   0xb
+#define HWIO_GCC_RPMH_CNOC_PCNOC_PERF5_DFSR_SRC_DIV_DIV6_5_FVAL                                                 0xc
+#define HWIO_GCC_RPMH_CNOC_PCNOC_PERF5_DFSR_SRC_DIV_DIV7_FVAL                                                   0xd
+#define HWIO_GCC_RPMH_CNOC_PCNOC_PERF5_DFSR_SRC_DIV_DIV7_5_FVAL                                                 0xe
+#define HWIO_GCC_RPMH_CNOC_PCNOC_PERF5_DFSR_SRC_DIV_DIV8_FVAL                                                   0xf
+#define HWIO_GCC_RPMH_CNOC_PCNOC_PERF5_DFSR_SRC_DIV_DIV8_5_FVAL                                                0x10
+#define HWIO_GCC_RPMH_CNOC_PCNOC_PERF5_DFSR_SRC_DIV_DIV9_FVAL                                                  0x11
+#define HWIO_GCC_RPMH_CNOC_PCNOC_PERF5_DFSR_SRC_DIV_DIV9_5_FVAL                                                0x12
+#define HWIO_GCC_RPMH_CNOC_PCNOC_PERF5_DFSR_SRC_DIV_DIV10_FVAL                                                 0x13
+#define HWIO_GCC_RPMH_CNOC_PCNOC_PERF5_DFSR_SRC_DIV_DIV10_5_FVAL                                               0x14
+#define HWIO_GCC_RPMH_CNOC_PCNOC_PERF5_DFSR_SRC_DIV_DIV11_FVAL                                                 0x15
+#define HWIO_GCC_RPMH_CNOC_PCNOC_PERF5_DFSR_SRC_DIV_DIV11_5_FVAL                                               0x16
+#define HWIO_GCC_RPMH_CNOC_PCNOC_PERF5_DFSR_SRC_DIV_DIV12_FVAL                                                 0x17
+#define HWIO_GCC_RPMH_CNOC_PCNOC_PERF5_DFSR_SRC_DIV_DIV12_5_FVAL                                               0x18
+#define HWIO_GCC_RPMH_CNOC_PCNOC_PERF5_DFSR_SRC_DIV_DIV13_FVAL                                                 0x19
+#define HWIO_GCC_RPMH_CNOC_PCNOC_PERF5_DFSR_SRC_DIV_DIV13_5_FVAL                                               0x1a
+#define HWIO_GCC_RPMH_CNOC_PCNOC_PERF5_DFSR_SRC_DIV_DIV14_FVAL                                                 0x1b
+#define HWIO_GCC_RPMH_CNOC_PCNOC_PERF5_DFSR_SRC_DIV_DIV14_5_FVAL                                               0x1c
+#define HWIO_GCC_RPMH_CNOC_PCNOC_PERF5_DFSR_SRC_DIV_DIV15_FVAL                                                 0x1d
+#define HWIO_GCC_RPMH_CNOC_PCNOC_PERF5_DFSR_SRC_DIV_DIV15_5_FVAL                                               0x1e
+#define HWIO_GCC_RPMH_CNOC_PCNOC_PERF5_DFSR_SRC_DIV_DIV16_FVAL                                                 0x1f
+
+#define HWIO_GCC_RPMH_CNOC_PCNOC_PERF6_DFSR_ADDR                                                         (GCC_CLK_CTL_REG_REG_BASE      + 0x00001044)
+#define HWIO_GCC_RPMH_CNOC_PCNOC_PERF6_DFSR_PHYS                                                         (GCC_CLK_CTL_REG_REG_BASE_PHYS + 0x00001044)
+#define HWIO_GCC_RPMH_CNOC_PCNOC_PERF6_DFSR_OFFS                                                         (GCC_CLK_CTL_REG_REG_BASE_OFFS + 0x00001044)
+#define HWIO_GCC_RPMH_CNOC_PCNOC_PERF6_DFSR_RMSK                                                              0x71f
+#define HWIO_GCC_RPMH_CNOC_PCNOC_PERF6_DFSR_ATTR                                                                0x3
+#define HWIO_GCC_RPMH_CNOC_PCNOC_PERF6_DFSR_IN          \
+        in_dword_masked(HWIO_GCC_RPMH_CNOC_PCNOC_PERF6_DFSR_ADDR, HWIO_GCC_RPMH_CNOC_PCNOC_PERF6_DFSR_RMSK)
+#define HWIO_GCC_RPMH_CNOC_PCNOC_PERF6_DFSR_INM(m)      \
+        in_dword_masked(HWIO_GCC_RPMH_CNOC_PCNOC_PERF6_DFSR_ADDR, m)
+#define HWIO_GCC_RPMH_CNOC_PCNOC_PERF6_DFSR_OUT(v)      \
+        out_dword(HWIO_GCC_RPMH_CNOC_PCNOC_PERF6_DFSR_ADDR,v)
+#define HWIO_GCC_RPMH_CNOC_PCNOC_PERF6_DFSR_OUTM(m,v) \
+        out_dword_masked_ns(HWIO_GCC_RPMH_CNOC_PCNOC_PERF6_DFSR_ADDR,m,v,HWIO_GCC_RPMH_CNOC_PCNOC_PERF6_DFSR_IN)
+#define HWIO_GCC_RPMH_CNOC_PCNOC_PERF6_DFSR_SRC_SEL_BMSK                                                      0x700
+#define HWIO_GCC_RPMH_CNOC_PCNOC_PERF6_DFSR_SRC_SEL_SHFT                                                        0x8
+#define HWIO_GCC_RPMH_CNOC_PCNOC_PERF6_DFSR_SRC_SEL_SRC0_FVAL                                                   0x0
+#define HWIO_GCC_RPMH_CNOC_PCNOC_PERF6_DFSR_SRC_SEL_SRC1_FVAL                                                   0x1
+#define HWIO_GCC_RPMH_CNOC_PCNOC_PERF6_DFSR_SRC_SEL_SRC2_FVAL                                                   0x2
+#define HWIO_GCC_RPMH_CNOC_PCNOC_PERF6_DFSR_SRC_SEL_SRC3_FVAL                                                   0x3
+#define HWIO_GCC_RPMH_CNOC_PCNOC_PERF6_DFSR_SRC_SEL_SRC4_FVAL                                                   0x4
+#define HWIO_GCC_RPMH_CNOC_PCNOC_PERF6_DFSR_SRC_SEL_SRC5_FVAL                                                   0x5
+#define HWIO_GCC_RPMH_CNOC_PCNOC_PERF6_DFSR_SRC_SEL_SRC6_FVAL                                                   0x6
+#define HWIO_GCC_RPMH_CNOC_PCNOC_PERF6_DFSR_SRC_SEL_SRC7_FVAL                                                   0x7
+#define HWIO_GCC_RPMH_CNOC_PCNOC_PERF6_DFSR_SRC_DIV_BMSK                                                       0x1f
+#define HWIO_GCC_RPMH_CNOC_PCNOC_PERF6_DFSR_SRC_DIV_SHFT                                                        0x0
+#define HWIO_GCC_RPMH_CNOC_PCNOC_PERF6_DFSR_SRC_DIV_BYPASS_FVAL                                                 0x0
+#define HWIO_GCC_RPMH_CNOC_PCNOC_PERF6_DFSR_SRC_DIV_DIV1_FVAL                                                   0x1
+#define HWIO_GCC_RPMH_CNOC_PCNOC_PERF6_DFSR_SRC_DIV_DIV1_5_FVAL                                                 0x2
+#define HWIO_GCC_RPMH_CNOC_PCNOC_PERF6_DFSR_SRC_DIV_DIV2_FVAL                                                   0x3
+#define HWIO_GCC_RPMH_CNOC_PCNOC_PERF6_DFSR_SRC_DIV_DIV2_5_FVAL                                                 0x4
+#define HWIO_GCC_RPMH_CNOC_PCNOC_PERF6_DFSR_SRC_DIV_DIV3_FVAL                                                   0x5
+#define HWIO_GCC_RPMH_CNOC_PCNOC_PERF6_DFSR_SRC_DIV_DIV3_5_FVAL                                                 0x6
+#define HWIO_GCC_RPMH_CNOC_PCNOC_PERF6_DFSR_SRC_DIV_DIV4_FVAL                                                   0x7
+#define HWIO_GCC_RPMH_CNOC_PCNOC_PERF6_DFSR_SRC_DIV_DIV4_5_FVAL                                                 0x8
+#define HWIO_GCC_RPMH_CNOC_PCNOC_PERF6_DFSR_SRC_DIV_DIV5_FVAL                                                   0x9
+#define HWIO_GCC_RPMH_CNOC_PCNOC_PERF6_DFSR_SRC_DIV_DIV5_5_FVAL                                                 0xa
+#define HWIO_GCC_RPMH_CNOC_PCNOC_PERF6_DFSR_SRC_DIV_DIV6_FVAL                                                   0xb
+#define HWIO_GCC_RPMH_CNOC_PCNOC_PERF6_DFSR_SRC_DIV_DIV6_5_FVAL                                                 0xc
+#define HWIO_GCC_RPMH_CNOC_PCNOC_PERF6_DFSR_SRC_DIV_DIV7_FVAL                                                   0xd
+#define HWIO_GCC_RPMH_CNOC_PCNOC_PERF6_DFSR_SRC_DIV_DIV7_5_FVAL                                                 0xe
+#define HWIO_GCC_RPMH_CNOC_PCNOC_PERF6_DFSR_SRC_DIV_DIV8_FVAL                                                   0xf
+#define HWIO_GCC_RPMH_CNOC_PCNOC_PERF6_DFSR_SRC_DIV_DIV8_5_FVAL                                                0x10
+#define HWIO_GCC_RPMH_CNOC_PCNOC_PERF6_DFSR_SRC_DIV_DIV9_FVAL                                                  0x11
+#define HWIO_GCC_RPMH_CNOC_PCNOC_PERF6_DFSR_SRC_DIV_DIV9_5_FVAL                                                0x12
+#define HWIO_GCC_RPMH_CNOC_PCNOC_PERF6_DFSR_SRC_DIV_DIV10_FVAL                                                 0x13
+#define HWIO_GCC_RPMH_CNOC_PCNOC_PERF6_DFSR_SRC_DIV_DIV10_5_FVAL                                               0x14
+#define HWIO_GCC_RPMH_CNOC_PCNOC_PERF6_DFSR_SRC_DIV_DIV11_FVAL                                                 0x15
+#define HWIO_GCC_RPMH_CNOC_PCNOC_PERF6_DFSR_SRC_DIV_DIV11_5_FVAL                                               0x16
+#define HWIO_GCC_RPMH_CNOC_PCNOC_PERF6_DFSR_SRC_DIV_DIV12_FVAL                                                 0x17
+#define HWIO_GCC_RPMH_CNOC_PCNOC_PERF6_DFSR_SRC_DIV_DIV12_5_FVAL                                               0x18
+#define HWIO_GCC_RPMH_CNOC_PCNOC_PERF6_DFSR_SRC_DIV_DIV13_FVAL                                                 0x19
+#define HWIO_GCC_RPMH_CNOC_PCNOC_PERF6_DFSR_SRC_DIV_DIV13_5_FVAL                                               0x1a
+#define HWIO_GCC_RPMH_CNOC_PCNOC_PERF6_DFSR_SRC_DIV_DIV14_FVAL                                                 0x1b
+#define HWIO_GCC_RPMH_CNOC_PCNOC_PERF6_DFSR_SRC_DIV_DIV14_5_FVAL                                               0x1c
+#define HWIO_GCC_RPMH_CNOC_PCNOC_PERF6_DFSR_SRC_DIV_DIV15_FVAL                                                 0x1d
+#define HWIO_GCC_RPMH_CNOC_PCNOC_PERF6_DFSR_SRC_DIV_DIV15_5_FVAL                                               0x1e
+#define HWIO_GCC_RPMH_CNOC_PCNOC_PERF6_DFSR_SRC_DIV_DIV16_FVAL                                                 0x1f
+
+#define HWIO_GCC_RPMH_CNOC_PCNOC_PERF7_DFSR_ADDR                                                         (GCC_CLK_CTL_REG_REG_BASE      + 0x00001048)
+#define HWIO_GCC_RPMH_CNOC_PCNOC_PERF7_DFSR_PHYS                                                         (GCC_CLK_CTL_REG_REG_BASE_PHYS + 0x00001048)
+#define HWIO_GCC_RPMH_CNOC_PCNOC_PERF7_DFSR_OFFS                                                         (GCC_CLK_CTL_REG_REG_BASE_OFFS + 0x00001048)
+#define HWIO_GCC_RPMH_CNOC_PCNOC_PERF7_DFSR_RMSK                                                              0x71f
+#define HWIO_GCC_RPMH_CNOC_PCNOC_PERF7_DFSR_ATTR                                                                0x3
+#define HWIO_GCC_RPMH_CNOC_PCNOC_PERF7_DFSR_IN          \
+        in_dword_masked(HWIO_GCC_RPMH_CNOC_PCNOC_PERF7_DFSR_ADDR, HWIO_GCC_RPMH_CNOC_PCNOC_PERF7_DFSR_RMSK)
+#define HWIO_GCC_RPMH_CNOC_PCNOC_PERF7_DFSR_INM(m)      \
+        in_dword_masked(HWIO_GCC_RPMH_CNOC_PCNOC_PERF7_DFSR_ADDR, m)
+#define HWIO_GCC_RPMH_CNOC_PCNOC_PERF7_DFSR_OUT(v)      \
+        out_dword(HWIO_GCC_RPMH_CNOC_PCNOC_PERF7_DFSR_ADDR,v)
+#define HWIO_GCC_RPMH_CNOC_PCNOC_PERF7_DFSR_OUTM(m,v) \
+        out_dword_masked_ns(HWIO_GCC_RPMH_CNOC_PCNOC_PERF7_DFSR_ADDR,m,v,HWIO_GCC_RPMH_CNOC_PCNOC_PERF7_DFSR_IN)
+#define HWIO_GCC_RPMH_CNOC_PCNOC_PERF7_DFSR_SRC_SEL_BMSK                                                      0x700
+#define HWIO_GCC_RPMH_CNOC_PCNOC_PERF7_DFSR_SRC_SEL_SHFT                                                        0x8
+#define HWIO_GCC_RPMH_CNOC_PCNOC_PERF7_DFSR_SRC_SEL_SRC0_FVAL                                                   0x0
+#define HWIO_GCC_RPMH_CNOC_PCNOC_PERF7_DFSR_SRC_SEL_SRC1_FVAL                                                   0x1
+#define HWIO_GCC_RPMH_CNOC_PCNOC_PERF7_DFSR_SRC_SEL_SRC2_FVAL                                                   0x2
+#define HWIO_GCC_RPMH_CNOC_PCNOC_PERF7_DFSR_SRC_SEL_SRC3_FVAL                                                   0x3
+#define HWIO_GCC_RPMH_CNOC_PCNOC_PERF7_DFSR_SRC_SEL_SRC4_FVAL                                                   0x4
+#define HWIO_GCC_RPMH_CNOC_PCNOC_PERF7_DFSR_SRC_SEL_SRC5_FVAL                                                   0x5
+#define HWIO_GCC_RPMH_CNOC_PCNOC_PERF7_DFSR_SRC_SEL_SRC6_FVAL                                                   0x6
+#define HWIO_GCC_RPMH_CNOC_PCNOC_PERF7_DFSR_SRC_SEL_SRC7_FVAL                                                   0x7
+#define HWIO_GCC_RPMH_CNOC_PCNOC_PERF7_DFSR_SRC_DIV_BMSK                                                       0x1f
+#define HWIO_GCC_RPMH_CNOC_PCNOC_PERF7_DFSR_SRC_DIV_SHFT                                                        0x0
+#define HWIO_GCC_RPMH_CNOC_PCNOC_PERF7_DFSR_SRC_DIV_BYPASS_FVAL                                                 0x0
+#define HWIO_GCC_RPMH_CNOC_PCNOC_PERF7_DFSR_SRC_DIV_DIV1_FVAL                                                   0x1
+#define HWIO_GCC_RPMH_CNOC_PCNOC_PERF7_DFSR_SRC_DIV_DIV1_5_FVAL                                                 0x2
+#define HWIO_GCC_RPMH_CNOC_PCNOC_PERF7_DFSR_SRC_DIV_DIV2_FVAL                                                   0x3
+#define HWIO_GCC_RPMH_CNOC_PCNOC_PERF7_DFSR_SRC_DIV_DIV2_5_FVAL                                                 0x4
+#define HWIO_GCC_RPMH_CNOC_PCNOC_PERF7_DFSR_SRC_DIV_DIV3_FVAL                                                   0x5
+#define HWIO_GCC_RPMH_CNOC_PCNOC_PERF7_DFSR_SRC_DIV_DIV3_5_FVAL                                                 0x6
+#define HWIO_GCC_RPMH_CNOC_PCNOC_PERF7_DFSR_SRC_DIV_DIV4_FVAL                                                   0x7
+#define HWIO_GCC_RPMH_CNOC_PCNOC_PERF7_DFSR_SRC_DIV_DIV4_5_FVAL                                                 0x8
+#define HWIO_GCC_RPMH_CNOC_PCNOC_PERF7_DFSR_SRC_DIV_DIV5_FVAL                                                   0x9
+#define HWIO_GCC_RPMH_CNOC_PCNOC_PERF7_DFSR_SRC_DIV_DIV5_5_FVAL                                                 0xa
+#define HWIO_GCC_RPMH_CNOC_PCNOC_PERF7_DFSR_SRC_DIV_DIV6_FVAL                                                   0xb
+#define HWIO_GCC_RPMH_CNOC_PCNOC_PERF7_DFSR_SRC_DIV_DIV6_5_FVAL                                                 0xc
+#define HWIO_GCC_RPMH_CNOC_PCNOC_PERF7_DFSR_SRC_DIV_DIV7_FVAL                                                   0xd
+#define HWIO_GCC_RPMH_CNOC_PCNOC_PERF7_DFSR_SRC_DIV_DIV7_5_FVAL                                                 0xe
+#define HWIO_GCC_RPMH_CNOC_PCNOC_PERF7_DFSR_SRC_DIV_DIV8_FVAL                                                   0xf
+#define HWIO_GCC_RPMH_CNOC_PCNOC_PERF7_DFSR_SRC_DIV_DIV8_5_FVAL                                                0x10
+#define HWIO_GCC_RPMH_CNOC_PCNOC_PERF7_DFSR_SRC_DIV_DIV9_FVAL                                                  0x11
+#define HWIO_GCC_RPMH_CNOC_PCNOC_PERF7_DFSR_SRC_DIV_DIV9_5_FVAL                                                0x12
+#define HWIO_GCC_RPMH_CNOC_PCNOC_PERF7_DFSR_SRC_DIV_DIV10_FVAL                                                 0x13
+#define HWIO_GCC_RPMH_CNOC_PCNOC_PERF7_DFSR_SRC_DIV_DIV10_5_FVAL                                               0x14
+#define HWIO_GCC_RPMH_CNOC_PCNOC_PERF7_DFSR_SRC_DIV_DIV11_FVAL                                                 0x15
+#define HWIO_GCC_RPMH_CNOC_PCNOC_PERF7_DFSR_SRC_DIV_DIV11_5_FVAL                                               0x16
+#define HWIO_GCC_RPMH_CNOC_PCNOC_PERF7_DFSR_SRC_DIV_DIV12_FVAL                                                 0x17
+#define HWIO_GCC_RPMH_CNOC_PCNOC_PERF7_DFSR_SRC_DIV_DIV12_5_FVAL                                               0x18
+#define HWIO_GCC_RPMH_CNOC_PCNOC_PERF7_DFSR_SRC_DIV_DIV13_FVAL                                                 0x19
+#define HWIO_GCC_RPMH_CNOC_PCNOC_PERF7_DFSR_SRC_DIV_DIV13_5_FVAL                                               0x1a
+#define HWIO_GCC_RPMH_CNOC_PCNOC_PERF7_DFSR_SRC_DIV_DIV14_FVAL                                                 0x1b
+#define HWIO_GCC_RPMH_CNOC_PCNOC_PERF7_DFSR_SRC_DIV_DIV14_5_FVAL                                               0x1c
+#define HWIO_GCC_RPMH_CNOC_PCNOC_PERF7_DFSR_SRC_DIV_DIV15_FVAL                                                 0x1d
+#define HWIO_GCC_RPMH_CNOC_PCNOC_PERF7_DFSR_SRC_DIV_DIV15_5_FVAL                                               0x1e
+#define HWIO_GCC_RPMH_CNOC_PCNOC_PERF7_DFSR_SRC_DIV_DIV16_FVAL                                                 0x1f
+
+#define HWIO_GCC_RPMH_CNOC_PCNOC_PERF8_DFSR_ADDR                                                         (GCC_CLK_CTL_REG_REG_BASE      + 0x0000104c)
+#define HWIO_GCC_RPMH_CNOC_PCNOC_PERF8_DFSR_PHYS                                                         (GCC_CLK_CTL_REG_REG_BASE_PHYS + 0x0000104c)
+#define HWIO_GCC_RPMH_CNOC_PCNOC_PERF8_DFSR_OFFS                                                         (GCC_CLK_CTL_REG_REG_BASE_OFFS + 0x0000104c)
+#define HWIO_GCC_RPMH_CNOC_PCNOC_PERF8_DFSR_RMSK                                                              0x71f
+#define HWIO_GCC_RPMH_CNOC_PCNOC_PERF8_DFSR_ATTR                                                                0x3
+#define HWIO_GCC_RPMH_CNOC_PCNOC_PERF8_DFSR_IN          \
+        in_dword_masked(HWIO_GCC_RPMH_CNOC_PCNOC_PERF8_DFSR_ADDR, HWIO_GCC_RPMH_CNOC_PCNOC_PERF8_DFSR_RMSK)
+#define HWIO_GCC_RPMH_CNOC_PCNOC_PERF8_DFSR_INM(m)      \
+        in_dword_masked(HWIO_GCC_RPMH_CNOC_PCNOC_PERF8_DFSR_ADDR, m)
+#define HWIO_GCC_RPMH_CNOC_PCNOC_PERF8_DFSR_OUT(v)      \
+        out_dword(HWIO_GCC_RPMH_CNOC_PCNOC_PERF8_DFSR_ADDR,v)
+#define HWIO_GCC_RPMH_CNOC_PCNOC_PERF8_DFSR_OUTM(m,v) \
+        out_dword_masked_ns(HWIO_GCC_RPMH_CNOC_PCNOC_PERF8_DFSR_ADDR,m,v,HWIO_GCC_RPMH_CNOC_PCNOC_PERF8_DFSR_IN)
+#define HWIO_GCC_RPMH_CNOC_PCNOC_PERF8_DFSR_SRC_SEL_BMSK                                                      0x700
+#define HWIO_GCC_RPMH_CNOC_PCNOC_PERF8_DFSR_SRC_SEL_SHFT                                                        0x8
+#define HWIO_GCC_RPMH_CNOC_PCNOC_PERF8_DFSR_SRC_SEL_SRC0_FVAL                                                   0x0
+#define HWIO_GCC_RPMH_CNOC_PCNOC_PERF8_DFSR_SRC_SEL_SRC1_FVAL                                                   0x1
+#define HWIO_GCC_RPMH_CNOC_PCNOC_PERF8_DFSR_SRC_SEL_SRC2_FVAL                                                   0x2
+#define HWIO_GCC_RPMH_CNOC_PCNOC_PERF8_DFSR_SRC_SEL_SRC3_FVAL                                                   0x3
+#define HWIO_GCC_RPMH_CNOC_PCNOC_PERF8_DFSR_SRC_SEL_SRC4_FVAL                                                   0x4
+#define HWIO_GCC_RPMH_CNOC_PCNOC_PERF8_DFSR_SRC_SEL_SRC5_FVAL                                                   0x5
+#define HWIO_GCC_RPMH_CNOC_PCNOC_PERF8_DFSR_SRC_SEL_SRC6_FVAL                                                   0x6
+#define HWIO_GCC_RPMH_CNOC_PCNOC_PERF8_DFSR_SRC_SEL_SRC7_FVAL                                                   0x7
+#define HWIO_GCC_RPMH_CNOC_PCNOC_PERF8_DFSR_SRC_DIV_BMSK                                                       0x1f
+#define HWIO_GCC_RPMH_CNOC_PCNOC_PERF8_DFSR_SRC_DIV_SHFT                                                        0x0
+#define HWIO_GCC_RPMH_CNOC_PCNOC_PERF8_DFSR_SRC_DIV_BYPASS_FVAL                                                 0x0
+#define HWIO_GCC_RPMH_CNOC_PCNOC_PERF8_DFSR_SRC_DIV_DIV1_FVAL                                                   0x1
+#define HWIO_GCC_RPMH_CNOC_PCNOC_PERF8_DFSR_SRC_DIV_DIV1_5_FVAL                                                 0x2
+#define HWIO_GCC_RPMH_CNOC_PCNOC_PERF8_DFSR_SRC_DIV_DIV2_FVAL                                                   0x3
+#define HWIO_GCC_RPMH_CNOC_PCNOC_PERF8_DFSR_SRC_DIV_DIV2_5_FVAL                                                 0x4
+#define HWIO_GCC_RPMH_CNOC_PCNOC_PERF8_DFSR_SRC_DIV_DIV3_FVAL                                                   0x5
+#define HWIO_GCC_RPMH_CNOC_PCNOC_PERF8_DFSR_SRC_DIV_DIV3_5_FVAL                                                 0x6
+#define HWIO_GCC_RPMH_CNOC_PCNOC_PERF8_DFSR_SRC_DIV_DIV4_FVAL                                                   0x7
+#define HWIO_GCC_RPMH_CNOC_PCNOC_PERF8_DFSR_SRC_DIV_DIV4_5_FVAL                                                 0x8
+#define HWIO_GCC_RPMH_CNOC_PCNOC_PERF8_DFSR_SRC_DIV_DIV5_FVAL                                                   0x9
+#define HWIO_GCC_RPMH_CNOC_PCNOC_PERF8_DFSR_SRC_DIV_DIV5_5_FVAL                                                 0xa
+#define HWIO_GCC_RPMH_CNOC_PCNOC_PERF8_DFSR_SRC_DIV_DIV6_FVAL                                                   0xb
+#define HWIO_GCC_RPMH_CNOC_PCNOC_PERF8_DFSR_SRC_DIV_DIV6_5_FVAL                                                 0xc
+#define HWIO_GCC_RPMH_CNOC_PCNOC_PERF8_DFSR_SRC_DIV_DIV7_FVAL                                                   0xd
+#define HWIO_GCC_RPMH_CNOC_PCNOC_PERF8_DFSR_SRC_DIV_DIV7_5_FVAL                                                 0xe
+#define HWIO_GCC_RPMH_CNOC_PCNOC_PERF8_DFSR_SRC_DIV_DIV8_FVAL                                                   0xf
+#define HWIO_GCC_RPMH_CNOC_PCNOC_PERF8_DFSR_SRC_DIV_DIV8_5_FVAL                                                0x10
+#define HWIO_GCC_RPMH_CNOC_PCNOC_PERF8_DFSR_SRC_DIV_DIV9_FVAL                                                  0x11
+#define HWIO_GCC_RPMH_CNOC_PCNOC_PERF8_DFSR_SRC_DIV_DIV9_5_FVAL                                                0x12
+#define HWIO_GCC_RPMH_CNOC_PCNOC_PERF8_DFSR_SRC_DIV_DIV10_FVAL                                                 0x13
+#define HWIO_GCC_RPMH_CNOC_PCNOC_PERF8_DFSR_SRC_DIV_DIV10_5_FVAL                                               0x14
+#define HWIO_GCC_RPMH_CNOC_PCNOC_PERF8_DFSR_SRC_DIV_DIV11_FVAL                                                 0x15
+#define HWIO_GCC_RPMH_CNOC_PCNOC_PERF8_DFSR_SRC_DIV_DIV11_5_FVAL                                               0x16
+#define HWIO_GCC_RPMH_CNOC_PCNOC_PERF8_DFSR_SRC_DIV_DIV12_FVAL                                                 0x17
+#define HWIO_GCC_RPMH_CNOC_PCNOC_PERF8_DFSR_SRC_DIV_DIV12_5_FVAL                                               0x18
+#define HWIO_GCC_RPMH_CNOC_PCNOC_PERF8_DFSR_SRC_DIV_DIV13_FVAL                                                 0x19
+#define HWIO_GCC_RPMH_CNOC_PCNOC_PERF8_DFSR_SRC_DIV_DIV13_5_FVAL                                               0x1a
+#define HWIO_GCC_RPMH_CNOC_PCNOC_PERF8_DFSR_SRC_DIV_DIV14_FVAL                                                 0x1b
+#define HWIO_GCC_RPMH_CNOC_PCNOC_PERF8_DFSR_SRC_DIV_DIV14_5_FVAL                                               0x1c
+#define HWIO_GCC_RPMH_CNOC_PCNOC_PERF8_DFSR_SRC_DIV_DIV15_FVAL                                                 0x1d
+#define HWIO_GCC_RPMH_CNOC_PCNOC_PERF8_DFSR_SRC_DIV_DIV15_5_FVAL                                               0x1e
+#define HWIO_GCC_RPMH_CNOC_PCNOC_PERF8_DFSR_SRC_DIV_DIV16_FVAL                                                 0x1f
+
+#define HWIO_GCC_RPMH_CNOC_PCNOC_PERF9_DFSR_ADDR                                                         (GCC_CLK_CTL_REG_REG_BASE      + 0x00001050)
+#define HWIO_GCC_RPMH_CNOC_PCNOC_PERF9_DFSR_PHYS                                                         (GCC_CLK_CTL_REG_REG_BASE_PHYS + 0x00001050)
+#define HWIO_GCC_RPMH_CNOC_PCNOC_PERF9_DFSR_OFFS                                                         (GCC_CLK_CTL_REG_REG_BASE_OFFS + 0x00001050)
+#define HWIO_GCC_RPMH_CNOC_PCNOC_PERF9_DFSR_RMSK                                                              0x71f
+#define HWIO_GCC_RPMH_CNOC_PCNOC_PERF9_DFSR_ATTR                                                                0x3
+#define HWIO_GCC_RPMH_CNOC_PCNOC_PERF9_DFSR_IN          \
+        in_dword_masked(HWIO_GCC_RPMH_CNOC_PCNOC_PERF9_DFSR_ADDR, HWIO_GCC_RPMH_CNOC_PCNOC_PERF9_DFSR_RMSK)
+#define HWIO_GCC_RPMH_CNOC_PCNOC_PERF9_DFSR_INM(m)      \
+        in_dword_masked(HWIO_GCC_RPMH_CNOC_PCNOC_PERF9_DFSR_ADDR, m)
+#define HWIO_GCC_RPMH_CNOC_PCNOC_PERF9_DFSR_OUT(v)      \
+        out_dword(HWIO_GCC_RPMH_CNOC_PCNOC_PERF9_DFSR_ADDR,v)
+#define HWIO_GCC_RPMH_CNOC_PCNOC_PERF9_DFSR_OUTM(m,v) \
+        out_dword_masked_ns(HWIO_GCC_RPMH_CNOC_PCNOC_PERF9_DFSR_ADDR,m,v,HWIO_GCC_RPMH_CNOC_PCNOC_PERF9_DFSR_IN)
+#define HWIO_GCC_RPMH_CNOC_PCNOC_PERF9_DFSR_SRC_SEL_BMSK                                                      0x700
+#define HWIO_GCC_RPMH_CNOC_PCNOC_PERF9_DFSR_SRC_SEL_SHFT                                                        0x8
+#define HWIO_GCC_RPMH_CNOC_PCNOC_PERF9_DFSR_SRC_SEL_SRC0_FVAL                                                   0x0
+#define HWIO_GCC_RPMH_CNOC_PCNOC_PERF9_DFSR_SRC_SEL_SRC1_FVAL                                                   0x1
+#define HWIO_GCC_RPMH_CNOC_PCNOC_PERF9_DFSR_SRC_SEL_SRC2_FVAL                                                   0x2
+#define HWIO_GCC_RPMH_CNOC_PCNOC_PERF9_DFSR_SRC_SEL_SRC3_FVAL                                                   0x3
+#define HWIO_GCC_RPMH_CNOC_PCNOC_PERF9_DFSR_SRC_SEL_SRC4_FVAL                                                   0x4
+#define HWIO_GCC_RPMH_CNOC_PCNOC_PERF9_DFSR_SRC_SEL_SRC5_FVAL                                                   0x5
+#define HWIO_GCC_RPMH_CNOC_PCNOC_PERF9_DFSR_SRC_SEL_SRC6_FVAL                                                   0x6
+#define HWIO_GCC_RPMH_CNOC_PCNOC_PERF9_DFSR_SRC_SEL_SRC7_FVAL                                                   0x7
+#define HWIO_GCC_RPMH_CNOC_PCNOC_PERF9_DFSR_SRC_DIV_BMSK                                                       0x1f
+#define HWIO_GCC_RPMH_CNOC_PCNOC_PERF9_DFSR_SRC_DIV_SHFT                                                        0x0
+#define HWIO_GCC_RPMH_CNOC_PCNOC_PERF9_DFSR_SRC_DIV_BYPASS_FVAL                                                 0x0
+#define HWIO_GCC_RPMH_CNOC_PCNOC_PERF9_DFSR_SRC_DIV_DIV1_FVAL                                                   0x1
+#define HWIO_GCC_RPMH_CNOC_PCNOC_PERF9_DFSR_SRC_DIV_DIV1_5_FVAL                                                 0x2
+#define HWIO_GCC_RPMH_CNOC_PCNOC_PERF9_DFSR_SRC_DIV_DIV2_FVAL                                                   0x3
+#define HWIO_GCC_RPMH_CNOC_PCNOC_PERF9_DFSR_SRC_DIV_DIV2_5_FVAL                                                 0x4
+#define HWIO_GCC_RPMH_CNOC_PCNOC_PERF9_DFSR_SRC_DIV_DIV3_FVAL                                                   0x5
+#define HWIO_GCC_RPMH_CNOC_PCNOC_PERF9_DFSR_SRC_DIV_DIV3_5_FVAL                                                 0x6
+#define HWIO_GCC_RPMH_CNOC_PCNOC_PERF9_DFSR_SRC_DIV_DIV4_FVAL                                                   0x7
+#define HWIO_GCC_RPMH_CNOC_PCNOC_PERF9_DFSR_SRC_DIV_DIV4_5_FVAL                                                 0x8
+#define HWIO_GCC_RPMH_CNOC_PCNOC_PERF9_DFSR_SRC_DIV_DIV5_FVAL                                                   0x9
+#define HWIO_GCC_RPMH_CNOC_PCNOC_PERF9_DFSR_SRC_DIV_DIV5_5_FVAL                                                 0xa
+#define HWIO_GCC_RPMH_CNOC_PCNOC_PERF9_DFSR_SRC_DIV_DIV6_FVAL                                                   0xb
+#define HWIO_GCC_RPMH_CNOC_PCNOC_PERF9_DFSR_SRC_DIV_DIV6_5_FVAL                                                 0xc
+#define HWIO_GCC_RPMH_CNOC_PCNOC_PERF9_DFSR_SRC_DIV_DIV7_FVAL                                                   0xd
+#define HWIO_GCC_RPMH_CNOC_PCNOC_PERF9_DFSR_SRC_DIV_DIV7_5_FVAL                                                 0xe
+#define HWIO_GCC_RPMH_CNOC_PCNOC_PERF9_DFSR_SRC_DIV_DIV8_FVAL                                                   0xf
+#define HWIO_GCC_RPMH_CNOC_PCNOC_PERF9_DFSR_SRC_DIV_DIV8_5_FVAL                                                0x10
+#define HWIO_GCC_RPMH_CNOC_PCNOC_PERF9_DFSR_SRC_DIV_DIV9_FVAL                                                  0x11
+#define HWIO_GCC_RPMH_CNOC_PCNOC_PERF9_DFSR_SRC_DIV_DIV9_5_FVAL                                                0x12
+#define HWIO_GCC_RPMH_CNOC_PCNOC_PERF9_DFSR_SRC_DIV_DIV10_FVAL                                                 0x13
+#define HWIO_GCC_RPMH_CNOC_PCNOC_PERF9_DFSR_SRC_DIV_DIV10_5_FVAL                                               0x14
+#define HWIO_GCC_RPMH_CNOC_PCNOC_PERF9_DFSR_SRC_DIV_DIV11_FVAL                                                 0x15
+#define HWIO_GCC_RPMH_CNOC_PCNOC_PERF9_DFSR_SRC_DIV_DIV11_5_FVAL                                               0x16
+#define HWIO_GCC_RPMH_CNOC_PCNOC_PERF9_DFSR_SRC_DIV_DIV12_FVAL                                                 0x17
+#define HWIO_GCC_RPMH_CNOC_PCNOC_PERF9_DFSR_SRC_DIV_DIV12_5_FVAL                                               0x18
+#define HWIO_GCC_RPMH_CNOC_PCNOC_PERF9_DFSR_SRC_DIV_DIV13_FVAL                                                 0x19
+#define HWIO_GCC_RPMH_CNOC_PCNOC_PERF9_DFSR_SRC_DIV_DIV13_5_FVAL                                               0x1a
+#define HWIO_GCC_RPMH_CNOC_PCNOC_PERF9_DFSR_SRC_DIV_DIV14_FVAL                                                 0x1b
+#define HWIO_GCC_RPMH_CNOC_PCNOC_PERF9_DFSR_SRC_DIV_DIV14_5_FVAL                                               0x1c
+#define HWIO_GCC_RPMH_CNOC_PCNOC_PERF9_DFSR_SRC_DIV_DIV15_FVAL                                                 0x1d
+#define HWIO_GCC_RPMH_CNOC_PCNOC_PERF9_DFSR_SRC_DIV_DIV15_5_FVAL                                               0x1e
+#define HWIO_GCC_RPMH_CNOC_PCNOC_PERF9_DFSR_SRC_DIV_DIV16_FVAL                                                 0x1f
+
+#define HWIO_GCC_RPMH_CNOC_PCNOC_PERF10_DFSR_ADDR                                                        (GCC_CLK_CTL_REG_REG_BASE      + 0x00001054)
+#define HWIO_GCC_RPMH_CNOC_PCNOC_PERF10_DFSR_PHYS                                                        (GCC_CLK_CTL_REG_REG_BASE_PHYS + 0x00001054)
+#define HWIO_GCC_RPMH_CNOC_PCNOC_PERF10_DFSR_OFFS                                                        (GCC_CLK_CTL_REG_REG_BASE_OFFS + 0x00001054)
+#define HWIO_GCC_RPMH_CNOC_PCNOC_PERF10_DFSR_RMSK                                                             0x71f
+#define HWIO_GCC_RPMH_CNOC_PCNOC_PERF10_DFSR_ATTR                                                               0x3
+#define HWIO_GCC_RPMH_CNOC_PCNOC_PERF10_DFSR_IN          \
+        in_dword_masked(HWIO_GCC_RPMH_CNOC_PCNOC_PERF10_DFSR_ADDR, HWIO_GCC_RPMH_CNOC_PCNOC_PERF10_DFSR_RMSK)
+#define HWIO_GCC_RPMH_CNOC_PCNOC_PERF10_DFSR_INM(m)      \
+        in_dword_masked(HWIO_GCC_RPMH_CNOC_PCNOC_PERF10_DFSR_ADDR, m)
+#define HWIO_GCC_RPMH_CNOC_PCNOC_PERF10_DFSR_OUT(v)      \
+        out_dword(HWIO_GCC_RPMH_CNOC_PCNOC_PERF10_DFSR_ADDR,v)
+#define HWIO_GCC_RPMH_CNOC_PCNOC_PERF10_DFSR_OUTM(m,v) \
+        out_dword_masked_ns(HWIO_GCC_RPMH_CNOC_PCNOC_PERF10_DFSR_ADDR,m,v,HWIO_GCC_RPMH_CNOC_PCNOC_PERF10_DFSR_IN)
+#define HWIO_GCC_RPMH_CNOC_PCNOC_PERF10_DFSR_SRC_SEL_BMSK                                                     0x700
+#define HWIO_GCC_RPMH_CNOC_PCNOC_PERF10_DFSR_SRC_SEL_SHFT                                                       0x8
+#define HWIO_GCC_RPMH_CNOC_PCNOC_PERF10_DFSR_SRC_SEL_SRC0_FVAL                                                  0x0
+#define HWIO_GCC_RPMH_CNOC_PCNOC_PERF10_DFSR_SRC_SEL_SRC1_FVAL                                                  0x1
+#define HWIO_GCC_RPMH_CNOC_PCNOC_PERF10_DFSR_SRC_SEL_SRC2_FVAL                                                  0x2
+#define HWIO_GCC_RPMH_CNOC_PCNOC_PERF10_DFSR_SRC_SEL_SRC3_FVAL                                                  0x3
+#define HWIO_GCC_RPMH_CNOC_PCNOC_PERF10_DFSR_SRC_SEL_SRC4_FVAL                                                  0x4
+#define HWIO_GCC_RPMH_CNOC_PCNOC_PERF10_DFSR_SRC_SEL_SRC5_FVAL                                                  0x5
+#define HWIO_GCC_RPMH_CNOC_PCNOC_PERF10_DFSR_SRC_SEL_SRC6_FVAL                                                  0x6
+#define HWIO_GCC_RPMH_CNOC_PCNOC_PERF10_DFSR_SRC_SEL_SRC7_FVAL                                                  0x7
+#define HWIO_GCC_RPMH_CNOC_PCNOC_PERF10_DFSR_SRC_DIV_BMSK                                                      0x1f
+#define HWIO_GCC_RPMH_CNOC_PCNOC_PERF10_DFSR_SRC_DIV_SHFT                                                       0x0
+#define HWIO_GCC_RPMH_CNOC_PCNOC_PERF10_DFSR_SRC_DIV_BYPASS_FVAL                                                0x0
+#define HWIO_GCC_RPMH_CNOC_PCNOC_PERF10_DFSR_SRC_DIV_DIV1_FVAL                                                  0x1
+#define HWIO_GCC_RPMH_CNOC_PCNOC_PERF10_DFSR_SRC_DIV_DIV1_5_FVAL                                                0x2
+#define HWIO_GCC_RPMH_CNOC_PCNOC_PERF10_DFSR_SRC_DIV_DIV2_FVAL                                                  0x3
+#define HWIO_GCC_RPMH_CNOC_PCNOC_PERF10_DFSR_SRC_DIV_DIV2_5_FVAL                                                0x4
+#define HWIO_GCC_RPMH_CNOC_PCNOC_PERF10_DFSR_SRC_DIV_DIV3_FVAL                                                  0x5
+#define HWIO_GCC_RPMH_CNOC_PCNOC_PERF10_DFSR_SRC_DIV_DIV3_5_FVAL                                                0x6
+#define HWIO_GCC_RPMH_CNOC_PCNOC_PERF10_DFSR_SRC_DIV_DIV4_FVAL                                                  0x7
+#define HWIO_GCC_RPMH_CNOC_PCNOC_PERF10_DFSR_SRC_DIV_DIV4_5_FVAL                                                0x8
+#define HWIO_GCC_RPMH_CNOC_PCNOC_PERF10_DFSR_SRC_DIV_DIV5_FVAL                                                  0x9
+#define HWIO_GCC_RPMH_CNOC_PCNOC_PERF10_DFSR_SRC_DIV_DIV5_5_FVAL                                                0xa
+#define HWIO_GCC_RPMH_CNOC_PCNOC_PERF10_DFSR_SRC_DIV_DIV6_FVAL                                                  0xb
+#define HWIO_GCC_RPMH_CNOC_PCNOC_PERF10_DFSR_SRC_DIV_DIV6_5_FVAL                                                0xc
+#define HWIO_GCC_RPMH_CNOC_PCNOC_PERF10_DFSR_SRC_DIV_DIV7_FVAL                                                  0xd
+#define HWIO_GCC_RPMH_CNOC_PCNOC_PERF10_DFSR_SRC_DIV_DIV7_5_FVAL                                                0xe
+#define HWIO_GCC_RPMH_CNOC_PCNOC_PERF10_DFSR_SRC_DIV_DIV8_FVAL                                                  0xf
+#define HWIO_GCC_RPMH_CNOC_PCNOC_PERF10_DFSR_SRC_DIV_DIV8_5_FVAL                                               0x10
+#define HWIO_GCC_RPMH_CNOC_PCNOC_PERF10_DFSR_SRC_DIV_DIV9_FVAL                                                 0x11
+#define HWIO_GCC_RPMH_CNOC_PCNOC_PERF10_DFSR_SRC_DIV_DIV9_5_FVAL                                               0x12
+#define HWIO_GCC_RPMH_CNOC_PCNOC_PERF10_DFSR_SRC_DIV_DIV10_FVAL                                                0x13
+#define HWIO_GCC_RPMH_CNOC_PCNOC_PERF10_DFSR_SRC_DIV_DIV10_5_FVAL                                              0x14
+#define HWIO_GCC_RPMH_CNOC_PCNOC_PERF10_DFSR_SRC_DIV_DIV11_FVAL                                                0x15
+#define HWIO_GCC_RPMH_CNOC_PCNOC_PERF10_DFSR_SRC_DIV_DIV11_5_FVAL                                              0x16
+#define HWIO_GCC_RPMH_CNOC_PCNOC_PERF10_DFSR_SRC_DIV_DIV12_FVAL                                                0x17
+#define HWIO_GCC_RPMH_CNOC_PCNOC_PERF10_DFSR_SRC_DIV_DIV12_5_FVAL                                              0x18
+#define HWIO_GCC_RPMH_CNOC_PCNOC_PERF10_DFSR_SRC_DIV_DIV13_FVAL                                                0x19
+#define HWIO_GCC_RPMH_CNOC_PCNOC_PERF10_DFSR_SRC_DIV_DIV13_5_FVAL                                              0x1a
+#define HWIO_GCC_RPMH_CNOC_PCNOC_PERF10_DFSR_SRC_DIV_DIV14_FVAL                                                0x1b
+#define HWIO_GCC_RPMH_CNOC_PCNOC_PERF10_DFSR_SRC_DIV_DIV14_5_FVAL                                              0x1c
+#define HWIO_GCC_RPMH_CNOC_PCNOC_PERF10_DFSR_SRC_DIV_DIV15_FVAL                                                0x1d
+#define HWIO_GCC_RPMH_CNOC_PCNOC_PERF10_DFSR_SRC_DIV_DIV15_5_FVAL                                              0x1e
+#define HWIO_GCC_RPMH_CNOC_PCNOC_PERF10_DFSR_SRC_DIV_DIV16_FVAL                                                0x1f
+
+#define HWIO_GCC_RPMH_CNOC_PCNOC_PERF11_DFSR_ADDR                                                        (GCC_CLK_CTL_REG_REG_BASE      + 0x00001058)
+#define HWIO_GCC_RPMH_CNOC_PCNOC_PERF11_DFSR_PHYS                                                        (GCC_CLK_CTL_REG_REG_BASE_PHYS + 0x00001058)
+#define HWIO_GCC_RPMH_CNOC_PCNOC_PERF11_DFSR_OFFS                                                        (GCC_CLK_CTL_REG_REG_BASE_OFFS + 0x00001058)
+#define HWIO_GCC_RPMH_CNOC_PCNOC_PERF11_DFSR_RMSK                                                             0x71f
+#define HWIO_GCC_RPMH_CNOC_PCNOC_PERF11_DFSR_ATTR                                                               0x3
+#define HWIO_GCC_RPMH_CNOC_PCNOC_PERF11_DFSR_IN          \
+        in_dword_masked(HWIO_GCC_RPMH_CNOC_PCNOC_PERF11_DFSR_ADDR, HWIO_GCC_RPMH_CNOC_PCNOC_PERF11_DFSR_RMSK)
+#define HWIO_GCC_RPMH_CNOC_PCNOC_PERF11_DFSR_INM(m)      \
+        in_dword_masked(HWIO_GCC_RPMH_CNOC_PCNOC_PERF11_DFSR_ADDR, m)
+#define HWIO_GCC_RPMH_CNOC_PCNOC_PERF11_DFSR_OUT(v)      \
+        out_dword(HWIO_GCC_RPMH_CNOC_PCNOC_PERF11_DFSR_ADDR,v)
+#define HWIO_GCC_RPMH_CNOC_PCNOC_PERF11_DFSR_OUTM(m,v) \
+        out_dword_masked_ns(HWIO_GCC_RPMH_CNOC_PCNOC_PERF11_DFSR_ADDR,m,v,HWIO_GCC_RPMH_CNOC_PCNOC_PERF11_DFSR_IN)
+#define HWIO_GCC_RPMH_CNOC_PCNOC_PERF11_DFSR_SRC_SEL_BMSK                                                     0x700
+#define HWIO_GCC_RPMH_CNOC_PCNOC_PERF11_DFSR_SRC_SEL_SHFT                                                       0x8
+#define HWIO_GCC_RPMH_CNOC_PCNOC_PERF11_DFSR_SRC_SEL_SRC0_FVAL                                                  0x0
+#define HWIO_GCC_RPMH_CNOC_PCNOC_PERF11_DFSR_SRC_SEL_SRC1_FVAL                                                  0x1
+#define HWIO_GCC_RPMH_CNOC_PCNOC_PERF11_DFSR_SRC_SEL_SRC2_FVAL                                                  0x2
+#define HWIO_GCC_RPMH_CNOC_PCNOC_PERF11_DFSR_SRC_SEL_SRC3_FVAL                                                  0x3
+#define HWIO_GCC_RPMH_CNOC_PCNOC_PERF11_DFSR_SRC_SEL_SRC4_FVAL                                                  0x4
+#define HWIO_GCC_RPMH_CNOC_PCNOC_PERF11_DFSR_SRC_SEL_SRC5_FVAL                                                  0x5
+#define HWIO_GCC_RPMH_CNOC_PCNOC_PERF11_DFSR_SRC_SEL_SRC6_FVAL                                                  0x6
+#define HWIO_GCC_RPMH_CNOC_PCNOC_PERF11_DFSR_SRC_SEL_SRC7_FVAL                                                  0x7
+#define HWIO_GCC_RPMH_CNOC_PCNOC_PERF11_DFSR_SRC_DIV_BMSK                                                      0x1f
+#define HWIO_GCC_RPMH_CNOC_PCNOC_PERF11_DFSR_SRC_DIV_SHFT                                                       0x0
+#define HWIO_GCC_RPMH_CNOC_PCNOC_PERF11_DFSR_SRC_DIV_BYPASS_FVAL                                                0x0
+#define HWIO_GCC_RPMH_CNOC_PCNOC_PERF11_DFSR_SRC_DIV_DIV1_FVAL                                                  0x1
+#define HWIO_GCC_RPMH_CNOC_PCNOC_PERF11_DFSR_SRC_DIV_DIV1_5_FVAL                                                0x2
+#define HWIO_GCC_RPMH_CNOC_PCNOC_PERF11_DFSR_SRC_DIV_DIV2_FVAL                                                  0x3
+#define HWIO_GCC_RPMH_CNOC_PCNOC_PERF11_DFSR_SRC_DIV_DIV2_5_FVAL                                                0x4
+#define HWIO_GCC_RPMH_CNOC_PCNOC_PERF11_DFSR_SRC_DIV_DIV3_FVAL                                                  0x5
+#define HWIO_GCC_RPMH_CNOC_PCNOC_PERF11_DFSR_SRC_DIV_DIV3_5_FVAL                                                0x6
+#define HWIO_GCC_RPMH_CNOC_PCNOC_PERF11_DFSR_SRC_DIV_DIV4_FVAL                                                  0x7
+#define HWIO_GCC_RPMH_CNOC_PCNOC_PERF11_DFSR_SRC_DIV_DIV4_5_FVAL                                                0x8
+#define HWIO_GCC_RPMH_CNOC_PCNOC_PERF11_DFSR_SRC_DIV_DIV5_FVAL                                                  0x9
+#define HWIO_GCC_RPMH_CNOC_PCNOC_PERF11_DFSR_SRC_DIV_DIV5_5_FVAL                                                0xa
+#define HWIO_GCC_RPMH_CNOC_PCNOC_PERF11_DFSR_SRC_DIV_DIV6_FVAL                                                  0xb
+#define HWIO_GCC_RPMH_CNOC_PCNOC_PERF11_DFSR_SRC_DIV_DIV6_5_FVAL                                                0xc
+#define HWIO_GCC_RPMH_CNOC_PCNOC_PERF11_DFSR_SRC_DIV_DIV7_FVAL                                                  0xd
+#define HWIO_GCC_RPMH_CNOC_PCNOC_PERF11_DFSR_SRC_DIV_DIV7_5_FVAL                                                0xe
+#define HWIO_GCC_RPMH_CNOC_PCNOC_PERF11_DFSR_SRC_DIV_DIV8_FVAL                                                  0xf
+#define HWIO_GCC_RPMH_CNOC_PCNOC_PERF11_DFSR_SRC_DIV_DIV8_5_FVAL                                               0x10
+#define HWIO_GCC_RPMH_CNOC_PCNOC_PERF11_DFSR_SRC_DIV_DIV9_FVAL                                                 0x11
+#define HWIO_GCC_RPMH_CNOC_PCNOC_PERF11_DFSR_SRC_DIV_DIV9_5_FVAL                                               0x12
+#define HWIO_GCC_RPMH_CNOC_PCNOC_PERF11_DFSR_SRC_DIV_DIV10_FVAL                                                0x13
+#define HWIO_GCC_RPMH_CNOC_PCNOC_PERF11_DFSR_SRC_DIV_DIV10_5_FVAL                                              0x14
+#define HWIO_GCC_RPMH_CNOC_PCNOC_PERF11_DFSR_SRC_DIV_DIV11_FVAL                                                0x15
+#define HWIO_GCC_RPMH_CNOC_PCNOC_PERF11_DFSR_SRC_DIV_DIV11_5_FVAL                                              0x16
+#define HWIO_GCC_RPMH_CNOC_PCNOC_PERF11_DFSR_SRC_DIV_DIV12_FVAL                                                0x17
+#define HWIO_GCC_RPMH_CNOC_PCNOC_PERF11_DFSR_SRC_DIV_DIV12_5_FVAL                                              0x18
+#define HWIO_GCC_RPMH_CNOC_PCNOC_PERF11_DFSR_SRC_DIV_DIV13_FVAL                                                0x19
+#define HWIO_GCC_RPMH_CNOC_PCNOC_PERF11_DFSR_SRC_DIV_DIV13_5_FVAL                                              0x1a
+#define HWIO_GCC_RPMH_CNOC_PCNOC_PERF11_DFSR_SRC_DIV_DIV14_FVAL                                                0x1b
+#define HWIO_GCC_RPMH_CNOC_PCNOC_PERF11_DFSR_SRC_DIV_DIV14_5_FVAL                                              0x1c
+#define HWIO_GCC_RPMH_CNOC_PCNOC_PERF11_DFSR_SRC_DIV_DIV15_FVAL                                                0x1d
+#define HWIO_GCC_RPMH_CNOC_PCNOC_PERF11_DFSR_SRC_DIV_DIV15_5_FVAL                                              0x1e
+#define HWIO_GCC_RPMH_CNOC_PCNOC_PERF11_DFSR_SRC_DIV_DIV16_FVAL                                                0x1f
+
+#define HWIO_GCC_RPMH_CNOC_PCNOC_PERF12_DFSR_ADDR                                                        (GCC_CLK_CTL_REG_REG_BASE      + 0x0000105c)
+#define HWIO_GCC_RPMH_CNOC_PCNOC_PERF12_DFSR_PHYS                                                        (GCC_CLK_CTL_REG_REG_BASE_PHYS + 0x0000105c)
+#define HWIO_GCC_RPMH_CNOC_PCNOC_PERF12_DFSR_OFFS                                                        (GCC_CLK_CTL_REG_REG_BASE_OFFS + 0x0000105c)
+#define HWIO_GCC_RPMH_CNOC_PCNOC_PERF12_DFSR_RMSK                                                             0x71f
+#define HWIO_GCC_RPMH_CNOC_PCNOC_PERF12_DFSR_ATTR                                                               0x3
+#define HWIO_GCC_RPMH_CNOC_PCNOC_PERF12_DFSR_IN          \
+        in_dword_masked(HWIO_GCC_RPMH_CNOC_PCNOC_PERF12_DFSR_ADDR, HWIO_GCC_RPMH_CNOC_PCNOC_PERF12_DFSR_RMSK)
+#define HWIO_GCC_RPMH_CNOC_PCNOC_PERF12_DFSR_INM(m)      \
+        in_dword_masked(HWIO_GCC_RPMH_CNOC_PCNOC_PERF12_DFSR_ADDR, m)
+#define HWIO_GCC_RPMH_CNOC_PCNOC_PERF12_DFSR_OUT(v)      \
+        out_dword(HWIO_GCC_RPMH_CNOC_PCNOC_PERF12_DFSR_ADDR,v)
+#define HWIO_GCC_RPMH_CNOC_PCNOC_PERF12_DFSR_OUTM(m,v) \
+        out_dword_masked_ns(HWIO_GCC_RPMH_CNOC_PCNOC_PERF12_DFSR_ADDR,m,v,HWIO_GCC_RPMH_CNOC_PCNOC_PERF12_DFSR_IN)
+#define HWIO_GCC_RPMH_CNOC_PCNOC_PERF12_DFSR_SRC_SEL_BMSK                                                     0x700
+#define HWIO_GCC_RPMH_CNOC_PCNOC_PERF12_DFSR_SRC_SEL_SHFT                                                       0x8
+#define HWIO_GCC_RPMH_CNOC_PCNOC_PERF12_DFSR_SRC_SEL_SRC0_FVAL                                                  0x0
+#define HWIO_GCC_RPMH_CNOC_PCNOC_PERF12_DFSR_SRC_SEL_SRC1_FVAL                                                  0x1
+#define HWIO_GCC_RPMH_CNOC_PCNOC_PERF12_DFSR_SRC_SEL_SRC2_FVAL                                                  0x2
+#define HWIO_GCC_RPMH_CNOC_PCNOC_PERF12_DFSR_SRC_SEL_SRC3_FVAL                                                  0x3
+#define HWIO_GCC_RPMH_CNOC_PCNOC_PERF12_DFSR_SRC_SEL_SRC4_FVAL                                                  0x4
+#define HWIO_GCC_RPMH_CNOC_PCNOC_PERF12_DFSR_SRC_SEL_SRC5_FVAL                                                  0x5
+#define HWIO_GCC_RPMH_CNOC_PCNOC_PERF12_DFSR_SRC_SEL_SRC6_FVAL                                                  0x6
+#define HWIO_GCC_RPMH_CNOC_PCNOC_PERF12_DFSR_SRC_SEL_SRC7_FVAL                                                  0x7
+#define HWIO_GCC_RPMH_CNOC_PCNOC_PERF12_DFSR_SRC_DIV_BMSK                                                      0x1f
+#define HWIO_GCC_RPMH_CNOC_PCNOC_PERF12_DFSR_SRC_DIV_SHFT                                                       0x0
+#define HWIO_GCC_RPMH_CNOC_PCNOC_PERF12_DFSR_SRC_DIV_BYPASS_FVAL                                                0x0
+#define HWIO_GCC_RPMH_CNOC_PCNOC_PERF12_DFSR_SRC_DIV_DIV1_FVAL                                                  0x1
+#define HWIO_GCC_RPMH_CNOC_PCNOC_PERF12_DFSR_SRC_DIV_DIV1_5_FVAL                                                0x2
+#define HWIO_GCC_RPMH_CNOC_PCNOC_PERF12_DFSR_SRC_DIV_DIV2_FVAL                                                  0x3
+#define HWIO_GCC_RPMH_CNOC_PCNOC_PERF12_DFSR_SRC_DIV_DIV2_5_FVAL                                                0x4
+#define HWIO_GCC_RPMH_CNOC_PCNOC_PERF12_DFSR_SRC_DIV_DIV3_FVAL                                                  0x5
+#define HWIO_GCC_RPMH_CNOC_PCNOC_PERF12_DFSR_SRC_DIV_DIV3_5_FVAL                                                0x6
+#define HWIO_GCC_RPMH_CNOC_PCNOC_PERF12_DFSR_SRC_DIV_DIV4_FVAL                                                  0x7
+#define HWIO_GCC_RPMH_CNOC_PCNOC_PERF12_DFSR_SRC_DIV_DIV4_5_FVAL                                                0x8
+#define HWIO_GCC_RPMH_CNOC_PCNOC_PERF12_DFSR_SRC_DIV_DIV5_FVAL                                                  0x9
+#define HWIO_GCC_RPMH_CNOC_PCNOC_PERF12_DFSR_SRC_DIV_DIV5_5_FVAL                                                0xa
+#define HWIO_GCC_RPMH_CNOC_PCNOC_PERF12_DFSR_SRC_DIV_DIV6_FVAL                                                  0xb
+#define HWIO_GCC_RPMH_CNOC_PCNOC_PERF12_DFSR_SRC_DIV_DIV6_5_FVAL                                                0xc
+#define HWIO_GCC_RPMH_CNOC_PCNOC_PERF12_DFSR_SRC_DIV_DIV7_FVAL                                                  0xd
+#define HWIO_GCC_RPMH_CNOC_PCNOC_PERF12_DFSR_SRC_DIV_DIV7_5_FVAL                                                0xe
+#define HWIO_GCC_RPMH_CNOC_PCNOC_PERF12_DFSR_SRC_DIV_DIV8_FVAL                                                  0xf
+#define HWIO_GCC_RPMH_CNOC_PCNOC_PERF12_DFSR_SRC_DIV_DIV8_5_FVAL                                               0x10
+#define HWIO_GCC_RPMH_CNOC_PCNOC_PERF12_DFSR_SRC_DIV_DIV9_FVAL                                                 0x11
+#define HWIO_GCC_RPMH_CNOC_PCNOC_PERF12_DFSR_SRC_DIV_DIV9_5_FVAL                                               0x12
+#define HWIO_GCC_RPMH_CNOC_PCNOC_PERF12_DFSR_SRC_DIV_DIV10_FVAL                                                0x13
+#define HWIO_GCC_RPMH_CNOC_PCNOC_PERF12_DFSR_SRC_DIV_DIV10_5_FVAL                                              0x14
+#define HWIO_GCC_RPMH_CNOC_PCNOC_PERF12_DFSR_SRC_DIV_DIV11_FVAL                                                0x15
+#define HWIO_GCC_RPMH_CNOC_PCNOC_PERF12_DFSR_SRC_DIV_DIV11_5_FVAL                                              0x16
+#define HWIO_GCC_RPMH_CNOC_PCNOC_PERF12_DFSR_SRC_DIV_DIV12_FVAL                                                0x17
+#define HWIO_GCC_RPMH_CNOC_PCNOC_PERF12_DFSR_SRC_DIV_DIV12_5_FVAL                                              0x18
+#define HWIO_GCC_RPMH_CNOC_PCNOC_PERF12_DFSR_SRC_DIV_DIV13_FVAL                                                0x19
+#define HWIO_GCC_RPMH_CNOC_PCNOC_PERF12_DFSR_SRC_DIV_DIV13_5_FVAL                                              0x1a
+#define HWIO_GCC_RPMH_CNOC_PCNOC_PERF12_DFSR_SRC_DIV_DIV14_FVAL                                                0x1b
+#define HWIO_GCC_RPMH_CNOC_PCNOC_PERF12_DFSR_SRC_DIV_DIV14_5_FVAL                                              0x1c
+#define HWIO_GCC_RPMH_CNOC_PCNOC_PERF12_DFSR_SRC_DIV_DIV15_FVAL                                                0x1d
+#define HWIO_GCC_RPMH_CNOC_PCNOC_PERF12_DFSR_SRC_DIV_DIV15_5_FVAL                                              0x1e
+#define HWIO_GCC_RPMH_CNOC_PCNOC_PERF12_DFSR_SRC_DIV_DIV16_FVAL                                                0x1f
+
+#define HWIO_GCC_RPMH_CNOC_PCNOC_PERF13_DFSR_ADDR                                                        (GCC_CLK_CTL_REG_REG_BASE      + 0x00001060)
+#define HWIO_GCC_RPMH_CNOC_PCNOC_PERF13_DFSR_PHYS                                                        (GCC_CLK_CTL_REG_REG_BASE_PHYS + 0x00001060)
+#define HWIO_GCC_RPMH_CNOC_PCNOC_PERF13_DFSR_OFFS                                                        (GCC_CLK_CTL_REG_REG_BASE_OFFS + 0x00001060)
+#define HWIO_GCC_RPMH_CNOC_PCNOC_PERF13_DFSR_RMSK                                                             0x71f
+#define HWIO_GCC_RPMH_CNOC_PCNOC_PERF13_DFSR_ATTR                                                               0x3
+#define HWIO_GCC_RPMH_CNOC_PCNOC_PERF13_DFSR_IN          \
+        in_dword_masked(HWIO_GCC_RPMH_CNOC_PCNOC_PERF13_DFSR_ADDR, HWIO_GCC_RPMH_CNOC_PCNOC_PERF13_DFSR_RMSK)
+#define HWIO_GCC_RPMH_CNOC_PCNOC_PERF13_DFSR_INM(m)      \
+        in_dword_masked(HWIO_GCC_RPMH_CNOC_PCNOC_PERF13_DFSR_ADDR, m)
+#define HWIO_GCC_RPMH_CNOC_PCNOC_PERF13_DFSR_OUT(v)      \
+        out_dword(HWIO_GCC_RPMH_CNOC_PCNOC_PERF13_DFSR_ADDR,v)
+#define HWIO_GCC_RPMH_CNOC_PCNOC_PERF13_DFSR_OUTM(m,v) \
+        out_dword_masked_ns(HWIO_GCC_RPMH_CNOC_PCNOC_PERF13_DFSR_ADDR,m,v,HWIO_GCC_RPMH_CNOC_PCNOC_PERF13_DFSR_IN)
+#define HWIO_GCC_RPMH_CNOC_PCNOC_PERF13_DFSR_SRC_SEL_BMSK                                                     0x700
+#define HWIO_GCC_RPMH_CNOC_PCNOC_PERF13_DFSR_SRC_SEL_SHFT                                                       0x8
+#define HWIO_GCC_RPMH_CNOC_PCNOC_PERF13_DFSR_SRC_SEL_SRC0_FVAL                                                  0x0
+#define HWIO_GCC_RPMH_CNOC_PCNOC_PERF13_DFSR_SRC_SEL_SRC1_FVAL                                                  0x1
+#define HWIO_GCC_RPMH_CNOC_PCNOC_PERF13_DFSR_SRC_SEL_SRC2_FVAL                                                  0x2
+#define HWIO_GCC_RPMH_CNOC_PCNOC_PERF13_DFSR_SRC_SEL_SRC3_FVAL                                                  0x3
+#define HWIO_GCC_RPMH_CNOC_PCNOC_PERF13_DFSR_SRC_SEL_SRC4_FVAL                                                  0x4
+#define HWIO_GCC_RPMH_CNOC_PCNOC_PERF13_DFSR_SRC_SEL_SRC5_FVAL                                                  0x5
+#define HWIO_GCC_RPMH_CNOC_PCNOC_PERF13_DFSR_SRC_SEL_SRC6_FVAL                                                  0x6
+#define HWIO_GCC_RPMH_CNOC_PCNOC_PERF13_DFSR_SRC_SEL_SRC7_FVAL                                                  0x7
+#define HWIO_GCC_RPMH_CNOC_PCNOC_PERF13_DFSR_SRC_DIV_BMSK                                                      0x1f
+#define HWIO_GCC_RPMH_CNOC_PCNOC_PERF13_DFSR_SRC_DIV_SHFT                                                       0x0
+#define HWIO_GCC_RPMH_CNOC_PCNOC_PERF13_DFSR_SRC_DIV_BYPASS_FVAL                                                0x0
+#define HWIO_GCC_RPMH_CNOC_PCNOC_PERF13_DFSR_SRC_DIV_DIV1_FVAL                                                  0x1
+#define HWIO_GCC_RPMH_CNOC_PCNOC_PERF13_DFSR_SRC_DIV_DIV1_5_FVAL                                                0x2
+#define HWIO_GCC_RPMH_CNOC_PCNOC_PERF13_DFSR_SRC_DIV_DIV2_FVAL                                                  0x3
+#define HWIO_GCC_RPMH_CNOC_PCNOC_PERF13_DFSR_SRC_DIV_DIV2_5_FVAL                                                0x4
+#define HWIO_GCC_RPMH_CNOC_PCNOC_PERF13_DFSR_SRC_DIV_DIV3_FVAL                                                  0x5
+#define HWIO_GCC_RPMH_CNOC_PCNOC_PERF13_DFSR_SRC_DIV_DIV3_5_FVAL                                                0x6
+#define HWIO_GCC_RPMH_CNOC_PCNOC_PERF13_DFSR_SRC_DIV_DIV4_FVAL                                                  0x7
+#define HWIO_GCC_RPMH_CNOC_PCNOC_PERF13_DFSR_SRC_DIV_DIV4_5_FVAL                                                0x8
+#define HWIO_GCC_RPMH_CNOC_PCNOC_PERF13_DFSR_SRC_DIV_DIV5_FVAL                                                  0x9
+#define HWIO_GCC_RPMH_CNOC_PCNOC_PERF13_DFSR_SRC_DIV_DIV5_5_FVAL                                                0xa
+#define HWIO_GCC_RPMH_CNOC_PCNOC_PERF13_DFSR_SRC_DIV_DIV6_FVAL                                                  0xb
+#define HWIO_GCC_RPMH_CNOC_PCNOC_PERF13_DFSR_SRC_DIV_DIV6_5_FVAL                                                0xc
+#define HWIO_GCC_RPMH_CNOC_PCNOC_PERF13_DFSR_SRC_DIV_DIV7_FVAL                                                  0xd
+#define HWIO_GCC_RPMH_CNOC_PCNOC_PERF13_DFSR_SRC_DIV_DIV7_5_FVAL                                                0xe
+#define HWIO_GCC_RPMH_CNOC_PCNOC_PERF13_DFSR_SRC_DIV_DIV8_FVAL                                                  0xf
+#define HWIO_GCC_RPMH_CNOC_PCNOC_PERF13_DFSR_SRC_DIV_DIV8_5_FVAL                                               0x10
+#define HWIO_GCC_RPMH_CNOC_PCNOC_PERF13_DFSR_SRC_DIV_DIV9_FVAL                                                 0x11
+#define HWIO_GCC_RPMH_CNOC_PCNOC_PERF13_DFSR_SRC_DIV_DIV9_5_FVAL                                               0x12
+#define HWIO_GCC_RPMH_CNOC_PCNOC_PERF13_DFSR_SRC_DIV_DIV10_FVAL                                                0x13
+#define HWIO_GCC_RPMH_CNOC_PCNOC_PERF13_DFSR_SRC_DIV_DIV10_5_FVAL                                              0x14
+#define HWIO_GCC_RPMH_CNOC_PCNOC_PERF13_DFSR_SRC_DIV_DIV11_FVAL                                                0x15
+#define HWIO_GCC_RPMH_CNOC_PCNOC_PERF13_DFSR_SRC_DIV_DIV11_5_FVAL                                              0x16
+#define HWIO_GCC_RPMH_CNOC_PCNOC_PERF13_DFSR_SRC_DIV_DIV12_FVAL                                                0x17
+#define HWIO_GCC_RPMH_CNOC_PCNOC_PERF13_DFSR_SRC_DIV_DIV12_5_FVAL                                              0x18
+#define HWIO_GCC_RPMH_CNOC_PCNOC_PERF13_DFSR_SRC_DIV_DIV13_FVAL                                                0x19
+#define HWIO_GCC_RPMH_CNOC_PCNOC_PERF13_DFSR_SRC_DIV_DIV13_5_FVAL                                              0x1a
+#define HWIO_GCC_RPMH_CNOC_PCNOC_PERF13_DFSR_SRC_DIV_DIV14_FVAL                                                0x1b
+#define HWIO_GCC_RPMH_CNOC_PCNOC_PERF13_DFSR_SRC_DIV_DIV14_5_FVAL                                              0x1c
+#define HWIO_GCC_RPMH_CNOC_PCNOC_PERF13_DFSR_SRC_DIV_DIV15_FVAL                                                0x1d
+#define HWIO_GCC_RPMH_CNOC_PCNOC_PERF13_DFSR_SRC_DIV_DIV15_5_FVAL                                              0x1e
+#define HWIO_GCC_RPMH_CNOC_PCNOC_PERF13_DFSR_SRC_DIV_DIV16_FVAL                                                0x1f
+
+#define HWIO_GCC_RPMH_CNOC_PCNOC_PERF14_DFSR_ADDR                                                        (GCC_CLK_CTL_REG_REG_BASE      + 0x00001064)
+#define HWIO_GCC_RPMH_CNOC_PCNOC_PERF14_DFSR_PHYS                                                        (GCC_CLK_CTL_REG_REG_BASE_PHYS + 0x00001064)
+#define HWIO_GCC_RPMH_CNOC_PCNOC_PERF14_DFSR_OFFS                                                        (GCC_CLK_CTL_REG_REG_BASE_OFFS + 0x00001064)
+#define HWIO_GCC_RPMH_CNOC_PCNOC_PERF14_DFSR_RMSK                                                             0x71f
+#define HWIO_GCC_RPMH_CNOC_PCNOC_PERF14_DFSR_ATTR                                                               0x3
+#define HWIO_GCC_RPMH_CNOC_PCNOC_PERF14_DFSR_IN          \
+        in_dword_masked(HWIO_GCC_RPMH_CNOC_PCNOC_PERF14_DFSR_ADDR, HWIO_GCC_RPMH_CNOC_PCNOC_PERF14_DFSR_RMSK)
+#define HWIO_GCC_RPMH_CNOC_PCNOC_PERF14_DFSR_INM(m)      \
+        in_dword_masked(HWIO_GCC_RPMH_CNOC_PCNOC_PERF14_DFSR_ADDR, m)
+#define HWIO_GCC_RPMH_CNOC_PCNOC_PERF14_DFSR_OUT(v)      \
+        out_dword(HWIO_GCC_RPMH_CNOC_PCNOC_PERF14_DFSR_ADDR,v)
+#define HWIO_GCC_RPMH_CNOC_PCNOC_PERF14_DFSR_OUTM(m,v) \
+        out_dword_masked_ns(HWIO_GCC_RPMH_CNOC_PCNOC_PERF14_DFSR_ADDR,m,v,HWIO_GCC_RPMH_CNOC_PCNOC_PERF14_DFSR_IN)
+#define HWIO_GCC_RPMH_CNOC_PCNOC_PERF14_DFSR_SRC_SEL_BMSK                                                     0x700
+#define HWIO_GCC_RPMH_CNOC_PCNOC_PERF14_DFSR_SRC_SEL_SHFT                                                       0x8
+#define HWIO_GCC_RPMH_CNOC_PCNOC_PERF14_DFSR_SRC_SEL_SRC0_FVAL                                                  0x0
+#define HWIO_GCC_RPMH_CNOC_PCNOC_PERF14_DFSR_SRC_SEL_SRC1_FVAL                                                  0x1
+#define HWIO_GCC_RPMH_CNOC_PCNOC_PERF14_DFSR_SRC_SEL_SRC2_FVAL                                                  0x2
+#define HWIO_GCC_RPMH_CNOC_PCNOC_PERF14_DFSR_SRC_SEL_SRC3_FVAL                                                  0x3
+#define HWIO_GCC_RPMH_CNOC_PCNOC_PERF14_DFSR_SRC_SEL_SRC4_FVAL                                                  0x4
+#define HWIO_GCC_RPMH_CNOC_PCNOC_PERF14_DFSR_SRC_SEL_SRC5_FVAL                                                  0x5
+#define HWIO_GCC_RPMH_CNOC_PCNOC_PERF14_DFSR_SRC_SEL_SRC6_FVAL                                                  0x6
+#define HWIO_GCC_RPMH_CNOC_PCNOC_PERF14_DFSR_SRC_SEL_SRC7_FVAL                                                  0x7
+#define HWIO_GCC_RPMH_CNOC_PCNOC_PERF14_DFSR_SRC_DIV_BMSK                                                      0x1f
+#define HWIO_GCC_RPMH_CNOC_PCNOC_PERF14_DFSR_SRC_DIV_SHFT                                                       0x0
+#define HWIO_GCC_RPMH_CNOC_PCNOC_PERF14_DFSR_SRC_DIV_BYPASS_FVAL                                                0x0
+#define HWIO_GCC_RPMH_CNOC_PCNOC_PERF14_DFSR_SRC_DIV_DIV1_FVAL                                                  0x1
+#define HWIO_GCC_RPMH_CNOC_PCNOC_PERF14_DFSR_SRC_DIV_DIV1_5_FVAL                                                0x2
+#define HWIO_GCC_RPMH_CNOC_PCNOC_PERF14_DFSR_SRC_DIV_DIV2_FVAL                                                  0x3
+#define HWIO_GCC_RPMH_CNOC_PCNOC_PERF14_DFSR_SRC_DIV_DIV2_5_FVAL                                                0x4
+#define HWIO_GCC_RPMH_CNOC_PCNOC_PERF14_DFSR_SRC_DIV_DIV3_FVAL                                                  0x5
+#define HWIO_GCC_RPMH_CNOC_PCNOC_PERF14_DFSR_SRC_DIV_DIV3_5_FVAL                                                0x6
+#define HWIO_GCC_RPMH_CNOC_PCNOC_PERF14_DFSR_SRC_DIV_DIV4_FVAL                                                  0x7
+#define HWIO_GCC_RPMH_CNOC_PCNOC_PERF14_DFSR_SRC_DIV_DIV4_5_FVAL                                                0x8
+#define HWIO_GCC_RPMH_CNOC_PCNOC_PERF14_DFSR_SRC_DIV_DIV5_FVAL                                                  0x9
+#define HWIO_GCC_RPMH_CNOC_PCNOC_PERF14_DFSR_SRC_DIV_DIV5_5_FVAL                                                0xa
+#define HWIO_GCC_RPMH_CNOC_PCNOC_PERF14_DFSR_SRC_DIV_DIV6_FVAL                                                  0xb
+#define HWIO_GCC_RPMH_CNOC_PCNOC_PERF14_DFSR_SRC_DIV_DIV6_5_FVAL                                                0xc
+#define HWIO_GCC_RPMH_CNOC_PCNOC_PERF14_DFSR_SRC_DIV_DIV7_FVAL                                                  0xd
+#define HWIO_GCC_RPMH_CNOC_PCNOC_PERF14_DFSR_SRC_DIV_DIV7_5_FVAL                                                0xe
+#define HWIO_GCC_RPMH_CNOC_PCNOC_PERF14_DFSR_SRC_DIV_DIV8_FVAL                                                  0xf
+#define HWIO_GCC_RPMH_CNOC_PCNOC_PERF14_DFSR_SRC_DIV_DIV8_5_FVAL                                               0x10
+#define HWIO_GCC_RPMH_CNOC_PCNOC_PERF14_DFSR_SRC_DIV_DIV9_FVAL                                                 0x11
+#define HWIO_GCC_RPMH_CNOC_PCNOC_PERF14_DFSR_SRC_DIV_DIV9_5_FVAL                                               0x12
+#define HWIO_GCC_RPMH_CNOC_PCNOC_PERF14_DFSR_SRC_DIV_DIV10_FVAL                                                0x13
+#define HWIO_GCC_RPMH_CNOC_PCNOC_PERF14_DFSR_SRC_DIV_DIV10_5_FVAL                                              0x14
+#define HWIO_GCC_RPMH_CNOC_PCNOC_PERF14_DFSR_SRC_DIV_DIV11_FVAL                                                0x15
+#define HWIO_GCC_RPMH_CNOC_PCNOC_PERF14_DFSR_SRC_DIV_DIV11_5_FVAL                                              0x16
+#define HWIO_GCC_RPMH_CNOC_PCNOC_PERF14_DFSR_SRC_DIV_DIV12_FVAL                                                0x17
+#define HWIO_GCC_RPMH_CNOC_PCNOC_PERF14_DFSR_SRC_DIV_DIV12_5_FVAL                                              0x18
+#define HWIO_GCC_RPMH_CNOC_PCNOC_PERF14_DFSR_SRC_DIV_DIV13_FVAL                                                0x19
+#define HWIO_GCC_RPMH_CNOC_PCNOC_PERF14_DFSR_SRC_DIV_DIV13_5_FVAL                                              0x1a
+#define HWIO_GCC_RPMH_CNOC_PCNOC_PERF14_DFSR_SRC_DIV_DIV14_FVAL                                                0x1b
+#define HWIO_GCC_RPMH_CNOC_PCNOC_PERF14_DFSR_SRC_DIV_DIV14_5_FVAL                                              0x1c
+#define HWIO_GCC_RPMH_CNOC_PCNOC_PERF14_DFSR_SRC_DIV_DIV15_FVAL                                                0x1d
+#define HWIO_GCC_RPMH_CNOC_PCNOC_PERF14_DFSR_SRC_DIV_DIV15_5_FVAL                                              0x1e
+#define HWIO_GCC_RPMH_CNOC_PCNOC_PERF14_DFSR_SRC_DIV_DIV16_FVAL                                                0x1f
+
+#define HWIO_GCC_RPMH_CNOC_PCNOC_PERF15_DFSR_ADDR                                                        (GCC_CLK_CTL_REG_REG_BASE      + 0x00001068)
+#define HWIO_GCC_RPMH_CNOC_PCNOC_PERF15_DFSR_PHYS                                                        (GCC_CLK_CTL_REG_REG_BASE_PHYS + 0x00001068)
+#define HWIO_GCC_RPMH_CNOC_PCNOC_PERF15_DFSR_OFFS                                                        (GCC_CLK_CTL_REG_REG_BASE_OFFS + 0x00001068)
+#define HWIO_GCC_RPMH_CNOC_PCNOC_PERF15_DFSR_RMSK                                                             0x71f
+#define HWIO_GCC_RPMH_CNOC_PCNOC_PERF15_DFSR_ATTR                                                               0x3
+#define HWIO_GCC_RPMH_CNOC_PCNOC_PERF15_DFSR_IN          \
+        in_dword_masked(HWIO_GCC_RPMH_CNOC_PCNOC_PERF15_DFSR_ADDR, HWIO_GCC_RPMH_CNOC_PCNOC_PERF15_DFSR_RMSK)
+#define HWIO_GCC_RPMH_CNOC_PCNOC_PERF15_DFSR_INM(m)      \
+        in_dword_masked(HWIO_GCC_RPMH_CNOC_PCNOC_PERF15_DFSR_ADDR, m)
+#define HWIO_GCC_RPMH_CNOC_PCNOC_PERF15_DFSR_OUT(v)      \
+        out_dword(HWIO_GCC_RPMH_CNOC_PCNOC_PERF15_DFSR_ADDR,v)
+#define HWIO_GCC_RPMH_CNOC_PCNOC_PERF15_DFSR_OUTM(m,v) \
+        out_dword_masked_ns(HWIO_GCC_RPMH_CNOC_PCNOC_PERF15_DFSR_ADDR,m,v,HWIO_GCC_RPMH_CNOC_PCNOC_PERF15_DFSR_IN)
+#define HWIO_GCC_RPMH_CNOC_PCNOC_PERF15_DFSR_SRC_SEL_BMSK                                                     0x700
+#define HWIO_GCC_RPMH_CNOC_PCNOC_PERF15_DFSR_SRC_SEL_SHFT                                                       0x8
+#define HWIO_GCC_RPMH_CNOC_PCNOC_PERF15_DFSR_SRC_SEL_SRC0_FVAL                                                  0x0
+#define HWIO_GCC_RPMH_CNOC_PCNOC_PERF15_DFSR_SRC_SEL_SRC1_FVAL                                                  0x1
+#define HWIO_GCC_RPMH_CNOC_PCNOC_PERF15_DFSR_SRC_SEL_SRC2_FVAL                                                  0x2
+#define HWIO_GCC_RPMH_CNOC_PCNOC_PERF15_DFSR_SRC_SEL_SRC3_FVAL                                                  0x3
+#define HWIO_GCC_RPMH_CNOC_PCNOC_PERF15_DFSR_SRC_SEL_SRC4_FVAL                                                  0x4
+#define HWIO_GCC_RPMH_CNOC_PCNOC_PERF15_DFSR_SRC_SEL_SRC5_FVAL                                                  0x5
+#define HWIO_GCC_RPMH_CNOC_PCNOC_PERF15_DFSR_SRC_SEL_SRC6_FVAL                                                  0x6
+#define HWIO_GCC_RPMH_CNOC_PCNOC_PERF15_DFSR_SRC_SEL_SRC7_FVAL                                                  0x7
+#define HWIO_GCC_RPMH_CNOC_PCNOC_PERF15_DFSR_SRC_DIV_BMSK                                                      0x1f
+#define HWIO_GCC_RPMH_CNOC_PCNOC_PERF15_DFSR_SRC_DIV_SHFT                                                       0x0
+#define HWIO_GCC_RPMH_CNOC_PCNOC_PERF15_DFSR_SRC_DIV_BYPASS_FVAL                                                0x0
+#define HWIO_GCC_RPMH_CNOC_PCNOC_PERF15_DFSR_SRC_DIV_DIV1_FVAL                                                  0x1
+#define HWIO_GCC_RPMH_CNOC_PCNOC_PERF15_DFSR_SRC_DIV_DIV1_5_FVAL                                                0x2
+#define HWIO_GCC_RPMH_CNOC_PCNOC_PERF15_DFSR_SRC_DIV_DIV2_FVAL                                                  0x3
+#define HWIO_GCC_RPMH_CNOC_PCNOC_PERF15_DFSR_SRC_DIV_DIV2_5_FVAL                                                0x4
+#define HWIO_GCC_RPMH_CNOC_PCNOC_PERF15_DFSR_SRC_DIV_DIV3_FVAL                                                  0x5
+#define HWIO_GCC_RPMH_CNOC_PCNOC_PERF15_DFSR_SRC_DIV_DIV3_5_FVAL                                                0x6
+#define HWIO_GCC_RPMH_CNOC_PCNOC_PERF15_DFSR_SRC_DIV_DIV4_FVAL                                                  0x7
+#define HWIO_GCC_RPMH_CNOC_PCNOC_PERF15_DFSR_SRC_DIV_DIV4_5_FVAL                                                0x8
+#define HWIO_GCC_RPMH_CNOC_PCNOC_PERF15_DFSR_SRC_DIV_DIV5_FVAL                                                  0x9
+#define HWIO_GCC_RPMH_CNOC_PCNOC_PERF15_DFSR_SRC_DIV_DIV5_5_FVAL                                                0xa
+#define HWIO_GCC_RPMH_CNOC_PCNOC_PERF15_DFSR_SRC_DIV_DIV6_FVAL                                                  0xb
+#define HWIO_GCC_RPMH_CNOC_PCNOC_PERF15_DFSR_SRC_DIV_DIV6_5_FVAL                                                0xc
+#define HWIO_GCC_RPMH_CNOC_PCNOC_PERF15_DFSR_SRC_DIV_DIV7_FVAL                                                  0xd
+#define HWIO_GCC_RPMH_CNOC_PCNOC_PERF15_DFSR_SRC_DIV_DIV7_5_FVAL                                                0xe
+#define HWIO_GCC_RPMH_CNOC_PCNOC_PERF15_DFSR_SRC_DIV_DIV8_FVAL                                                  0xf
+#define HWIO_GCC_RPMH_CNOC_PCNOC_PERF15_DFSR_SRC_DIV_DIV8_5_FVAL                                               0x10
+#define HWIO_GCC_RPMH_CNOC_PCNOC_PERF15_DFSR_SRC_DIV_DIV9_FVAL                                                 0x11
+#define HWIO_GCC_RPMH_CNOC_PCNOC_PERF15_DFSR_SRC_DIV_DIV9_5_FVAL                                               0x12
+#define HWIO_GCC_RPMH_CNOC_PCNOC_PERF15_DFSR_SRC_DIV_DIV10_FVAL                                                0x13
+#define HWIO_GCC_RPMH_CNOC_PCNOC_PERF15_DFSR_SRC_DIV_DIV10_5_FVAL                                              0x14
+#define HWIO_GCC_RPMH_CNOC_PCNOC_PERF15_DFSR_SRC_DIV_DIV11_FVAL                                                0x15
+#define HWIO_GCC_RPMH_CNOC_PCNOC_PERF15_DFSR_SRC_DIV_DIV11_5_FVAL                                              0x16
+#define HWIO_GCC_RPMH_CNOC_PCNOC_PERF15_DFSR_SRC_DIV_DIV12_FVAL                                                0x17
+#define HWIO_GCC_RPMH_CNOC_PCNOC_PERF15_DFSR_SRC_DIV_DIV12_5_FVAL                                              0x18
+#define HWIO_GCC_RPMH_CNOC_PCNOC_PERF15_DFSR_SRC_DIV_DIV13_FVAL                                                0x19
+#define HWIO_GCC_RPMH_CNOC_PCNOC_PERF15_DFSR_SRC_DIV_DIV13_5_FVAL                                              0x1a
+#define HWIO_GCC_RPMH_CNOC_PCNOC_PERF15_DFSR_SRC_DIV_DIV14_FVAL                                                0x1b
+#define HWIO_GCC_RPMH_CNOC_PCNOC_PERF15_DFSR_SRC_DIV_DIV14_5_FVAL                                              0x1c
+#define HWIO_GCC_RPMH_CNOC_PCNOC_PERF15_DFSR_SRC_DIV_DIV15_FVAL                                                0x1d
+#define HWIO_GCC_RPMH_CNOC_PCNOC_PERF15_DFSR_SRC_DIV_DIV15_5_FVAL                                              0x1e
+#define HWIO_GCC_RPMH_CNOC_PCNOC_PERF15_DFSR_SRC_DIV_DIV16_FVAL                                                0x1f
+
+#define HWIO_GCC_PCNOC_CMD_RCGR_ADDR                                                                     (GCC_CLK_CTL_REG_REG_BASE      + 0x00001010)
+#define HWIO_GCC_PCNOC_CMD_RCGR_PHYS                                                                     (GCC_CLK_CTL_REG_REG_BASE_PHYS + 0x00001010)
+#define HWIO_GCC_PCNOC_CMD_RCGR_OFFS                                                                     (GCC_CLK_CTL_REG_REG_BASE_OFFS + 0x00001010)
+#define HWIO_GCC_PCNOC_CMD_RCGR_RMSK                                                                     0x80000013
+#define HWIO_GCC_PCNOC_CMD_RCGR_ATTR                                                                            0x3
+#define HWIO_GCC_PCNOC_CMD_RCGR_IN          \
+        in_dword_masked(HWIO_GCC_PCNOC_CMD_RCGR_ADDR, HWIO_GCC_PCNOC_CMD_RCGR_RMSK)
+#define HWIO_GCC_PCNOC_CMD_RCGR_INM(m)      \
+        in_dword_masked(HWIO_GCC_PCNOC_CMD_RCGR_ADDR, m)
+#define HWIO_GCC_PCNOC_CMD_RCGR_OUT(v)      \
+        out_dword(HWIO_GCC_PCNOC_CMD_RCGR_ADDR,v)
+#define HWIO_GCC_PCNOC_CMD_RCGR_OUTM(m,v) \
+        out_dword_masked_ns(HWIO_GCC_PCNOC_CMD_RCGR_ADDR,m,v,HWIO_GCC_PCNOC_CMD_RCGR_IN)
+#define HWIO_GCC_PCNOC_CMD_RCGR_ROOT_OFF_BMSK                                                            0x80000000
+#define HWIO_GCC_PCNOC_CMD_RCGR_ROOT_OFF_SHFT                                                                  0x1f
+#define HWIO_GCC_PCNOC_CMD_RCGR_DIRTY_CFG_RCGR_BMSK                                                            0x10
+#define HWIO_GCC_PCNOC_CMD_RCGR_DIRTY_CFG_RCGR_SHFT                                                             0x4
+#define HWIO_GCC_PCNOC_CMD_RCGR_ROOT_EN_BMSK                                                                    0x2
+#define HWIO_GCC_PCNOC_CMD_RCGR_ROOT_EN_SHFT                                                                    0x1
+#define HWIO_GCC_PCNOC_CMD_RCGR_ROOT_EN_DISABLE_FVAL                                                            0x0
+#define HWIO_GCC_PCNOC_CMD_RCGR_ROOT_EN_ENABLE_FVAL                                                             0x1
+#define HWIO_GCC_PCNOC_CMD_RCGR_UPDATE_BMSK                                                                     0x1
+#define HWIO_GCC_PCNOC_CMD_RCGR_UPDATE_SHFT                                                                     0x0
+#define HWIO_GCC_PCNOC_CMD_RCGR_UPDATE_DISABLE_FVAL                                                             0x0
+#define HWIO_GCC_PCNOC_CMD_RCGR_UPDATE_ENABLE_FVAL                                                              0x1
+
+#define HWIO_GCC_PCNOC_CFG_RCGR_ADDR                                                                     (GCC_CLK_CTL_REG_REG_BASE      + 0x00001014)
+#define HWIO_GCC_PCNOC_CFG_RCGR_PHYS                                                                     (GCC_CLK_CTL_REG_REG_BASE_PHYS + 0x00001014)
+#define HWIO_GCC_PCNOC_CFG_RCGR_OFFS                                                                     (GCC_CLK_CTL_REG_REG_BASE_OFFS + 0x00001014)
+#define HWIO_GCC_PCNOC_CFG_RCGR_RMSK                                                                       0x11071f
+#define HWIO_GCC_PCNOC_CFG_RCGR_ATTR                                                                            0x3
+#define HWIO_GCC_PCNOC_CFG_RCGR_IN          \
+        in_dword_masked(HWIO_GCC_PCNOC_CFG_RCGR_ADDR, HWIO_GCC_PCNOC_CFG_RCGR_RMSK)
+#define HWIO_GCC_PCNOC_CFG_RCGR_INM(m)      \
+        in_dword_masked(HWIO_GCC_PCNOC_CFG_RCGR_ADDR, m)
+#define HWIO_GCC_PCNOC_CFG_RCGR_OUT(v)      \
+        out_dword(HWIO_GCC_PCNOC_CFG_RCGR_ADDR,v)
+#define HWIO_GCC_PCNOC_CFG_RCGR_OUTM(m,v) \
+        out_dword_masked_ns(HWIO_GCC_PCNOC_CFG_RCGR_ADDR,m,v,HWIO_GCC_PCNOC_CFG_RCGR_IN)
+#define HWIO_GCC_PCNOC_CFG_RCGR_HW_CLK_CONTROL_BMSK                                                        0x100000
+#define HWIO_GCC_PCNOC_CFG_RCGR_HW_CLK_CONTROL_SHFT                                                            0x14
+#define HWIO_GCC_PCNOC_CFG_RCGR_HW_CLK_CONTROL_DISABLE_FVAL                                                     0x0
+#define HWIO_GCC_PCNOC_CFG_RCGR_HW_CLK_CONTROL_ENABLE_FVAL                                                      0x1
+#define HWIO_GCC_PCNOC_CFG_RCGR_RCGLITE_DISABLE_BMSK                                                        0x10000
+#define HWIO_GCC_PCNOC_CFG_RCGR_RCGLITE_DISABLE_SHFT                                                           0x10
+#define HWIO_GCC_PCNOC_CFG_RCGR_RCGLITE_DISABLE_RCGLITE_ENABLED_FVAL                                            0x0
+#define HWIO_GCC_PCNOC_CFG_RCGR_RCGLITE_DISABLE_RCGLITE_DISABLED_FVAL                                           0x1
+#define HWIO_GCC_PCNOC_CFG_RCGR_SRC_SEL_BMSK                                                                  0x700
+#define HWIO_GCC_PCNOC_CFG_RCGR_SRC_SEL_SHFT                                                                    0x8
+#define HWIO_GCC_PCNOC_CFG_RCGR_SRC_SEL_SRC0_FVAL                                                               0x0
+#define HWIO_GCC_PCNOC_CFG_RCGR_SRC_SEL_SRC1_FVAL                                                               0x1
+#define HWIO_GCC_PCNOC_CFG_RCGR_SRC_SEL_SRC2_FVAL                                                               0x2
+#define HWIO_GCC_PCNOC_CFG_RCGR_SRC_SEL_SRC3_FVAL                                                               0x3
+#define HWIO_GCC_PCNOC_CFG_RCGR_SRC_SEL_SRC4_FVAL                                                               0x4
+#define HWIO_GCC_PCNOC_CFG_RCGR_SRC_SEL_SRC5_FVAL                                                               0x5
+#define HWIO_GCC_PCNOC_CFG_RCGR_SRC_SEL_SRC6_FVAL                                                               0x6
+#define HWIO_GCC_PCNOC_CFG_RCGR_SRC_SEL_SRC7_FVAL                                                               0x7
+#define HWIO_GCC_PCNOC_CFG_RCGR_SRC_DIV_BMSK                                                                   0x1f
+#define HWIO_GCC_PCNOC_CFG_RCGR_SRC_DIV_SHFT                                                                    0x0
+#define HWIO_GCC_PCNOC_CFG_RCGR_SRC_DIV_BYPASS_FVAL                                                             0x0
+#define HWIO_GCC_PCNOC_CFG_RCGR_SRC_DIV_DIV1_FVAL                                                               0x1
+#define HWIO_GCC_PCNOC_CFG_RCGR_SRC_DIV_DIV1_5_FVAL                                                             0x2
+#define HWIO_GCC_PCNOC_CFG_RCGR_SRC_DIV_DIV2_FVAL                                                               0x3
+#define HWIO_GCC_PCNOC_CFG_RCGR_SRC_DIV_DIV2_5_FVAL                                                             0x4
+#define HWIO_GCC_PCNOC_CFG_RCGR_SRC_DIV_DIV3_FVAL                                                               0x5
+#define HWIO_GCC_PCNOC_CFG_RCGR_SRC_DIV_DIV3_5_FVAL                                                             0x6
+#define HWIO_GCC_PCNOC_CFG_RCGR_SRC_DIV_DIV4_FVAL                                                               0x7
+#define HWIO_GCC_PCNOC_CFG_RCGR_SRC_DIV_DIV4_5_FVAL                                                             0x8
+#define HWIO_GCC_PCNOC_CFG_RCGR_SRC_DIV_DIV5_FVAL                                                               0x9
+#define HWIO_GCC_PCNOC_CFG_RCGR_SRC_DIV_DIV5_5_FVAL                                                             0xa
+#define HWIO_GCC_PCNOC_CFG_RCGR_SRC_DIV_DIV6_FVAL                                                               0xb
+#define HWIO_GCC_PCNOC_CFG_RCGR_SRC_DIV_DIV6_5_FVAL                                                             0xc
+#define HWIO_GCC_PCNOC_CFG_RCGR_SRC_DIV_DIV7_FVAL                                                               0xd
+#define HWIO_GCC_PCNOC_CFG_RCGR_SRC_DIV_DIV7_5_FVAL                                                             0xe
+#define HWIO_GCC_PCNOC_CFG_RCGR_SRC_DIV_DIV8_FVAL                                                               0xf
+#define HWIO_GCC_PCNOC_CFG_RCGR_SRC_DIV_DIV8_5_FVAL                                                            0x10
+#define HWIO_GCC_PCNOC_CFG_RCGR_SRC_DIV_DIV9_FVAL                                                              0x11
+#define HWIO_GCC_PCNOC_CFG_RCGR_SRC_DIV_DIV9_5_FVAL                                                            0x12
+#define HWIO_GCC_PCNOC_CFG_RCGR_SRC_DIV_DIV10_FVAL                                                             0x13
+#define HWIO_GCC_PCNOC_CFG_RCGR_SRC_DIV_DIV10_5_FVAL                                                           0x14
+#define HWIO_GCC_PCNOC_CFG_RCGR_SRC_DIV_DIV11_FVAL                                                             0x15
+#define HWIO_GCC_PCNOC_CFG_RCGR_SRC_DIV_DIV11_5_FVAL                                                           0x16
+#define HWIO_GCC_PCNOC_CFG_RCGR_SRC_DIV_DIV12_FVAL                                                             0x17
+#define HWIO_GCC_PCNOC_CFG_RCGR_SRC_DIV_DIV12_5_FVAL                                                           0x18
+#define HWIO_GCC_PCNOC_CFG_RCGR_SRC_DIV_DIV13_FVAL                                                             0x19
+#define HWIO_GCC_PCNOC_CFG_RCGR_SRC_DIV_DIV13_5_FVAL                                                           0x1a
+#define HWIO_GCC_PCNOC_CFG_RCGR_SRC_DIV_DIV14_FVAL                                                             0x1b
+#define HWIO_GCC_PCNOC_CFG_RCGR_SRC_DIV_DIV14_5_FVAL                                                           0x1c
+#define HWIO_GCC_PCNOC_CFG_RCGR_SRC_DIV_DIV15_FVAL                                                             0x1d
+#define HWIO_GCC_PCNOC_CFG_RCGR_SRC_DIV_DIV15_5_FVAL                                                           0x1e
+#define HWIO_GCC_PCNOC_CFG_RCGR_SRC_DIV_DIV16_FVAL                                                             0x1f
+
+#define HWIO_GCC_PCNOC_DCD_CDIV_DCDR_ADDR                                                                (GCC_CLK_CTL_REG_REG_BASE      + 0x0000113c)
+#define HWIO_GCC_PCNOC_DCD_CDIV_DCDR_PHYS                                                                (GCC_CLK_CTL_REG_REG_BASE_PHYS + 0x0000113c)
+#define HWIO_GCC_PCNOC_DCD_CDIV_DCDR_OFFS                                                                (GCC_CLK_CTL_REG_REG_BASE_OFFS + 0x0000113c)
+#define HWIO_GCC_PCNOC_DCD_CDIV_DCDR_RMSK                                                                       0x1
+#define HWIO_GCC_PCNOC_DCD_CDIV_DCDR_ATTR                                                                       0x3
+#define HWIO_GCC_PCNOC_DCD_CDIV_DCDR_IN          \
+        in_dword_masked(HWIO_GCC_PCNOC_DCD_CDIV_DCDR_ADDR, HWIO_GCC_PCNOC_DCD_CDIV_DCDR_RMSK)
+#define HWIO_GCC_PCNOC_DCD_CDIV_DCDR_INM(m)      \
+        in_dword_masked(HWIO_GCC_PCNOC_DCD_CDIV_DCDR_ADDR, m)
+#define HWIO_GCC_PCNOC_DCD_CDIV_DCDR_OUT(v)      \
+        out_dword(HWIO_GCC_PCNOC_DCD_CDIV_DCDR_ADDR,v)
+#define HWIO_GCC_PCNOC_DCD_CDIV_DCDR_OUTM(m,v) \
+        out_dword_masked_ns(HWIO_GCC_PCNOC_DCD_CDIV_DCDR_ADDR,m,v,HWIO_GCC_PCNOC_DCD_CDIV_DCDR_IN)
+#define HWIO_GCC_PCNOC_DCD_CDIV_DCDR_DCD_ENABLE_BMSK                                                            0x1
+#define HWIO_GCC_PCNOC_DCD_CDIV_DCDR_DCD_ENABLE_SHFT                                                            0x0
+#define HWIO_GCC_PCNOC_DCD_CDIV_DCDR_DCD_ENABLE_DISABLE_FVAL                                                    0x0
+#define HWIO_GCC_PCNOC_DCD_CDIV_DCDR_DCD_ENABLE_ENABLE_FVAL                                                     0x1
+
+#define HWIO_GCC_TIC_CBCR_ADDR                                                                           (GCC_CLK_CTL_REG_REG_BASE      + 0x00002000)
+#define HWIO_GCC_TIC_CBCR_PHYS                                                                           (GCC_CLK_CTL_REG_REG_BASE_PHYS + 0x00002000)
+#define HWIO_GCC_TIC_CBCR_OFFS                                                                           (GCC_CLK_CTL_REG_REG_BASE_OFFS + 0x00002000)
+#define HWIO_GCC_TIC_CBCR_RMSK                                                                           0x81c0000f
+#define HWIO_GCC_TIC_CBCR_ATTR                                                                                  0x3
+#define HWIO_GCC_TIC_CBCR_IN          \
+        in_dword_masked(HWIO_GCC_TIC_CBCR_ADDR, HWIO_GCC_TIC_CBCR_RMSK)
+#define HWIO_GCC_TIC_CBCR_INM(m)      \
+        in_dword_masked(HWIO_GCC_TIC_CBCR_ADDR, m)
+#define HWIO_GCC_TIC_CBCR_OUT(v)      \
+        out_dword(HWIO_GCC_TIC_CBCR_ADDR,v)
+#define HWIO_GCC_TIC_CBCR_OUTM(m,v) \
+        out_dword_masked_ns(HWIO_GCC_TIC_CBCR_ADDR,m,v,HWIO_GCC_TIC_CBCR_IN)
+#define HWIO_GCC_TIC_CBCR_CLK_OFF_BMSK                                                                   0x80000000
+#define HWIO_GCC_TIC_CBCR_CLK_OFF_SHFT                                                                         0x1f
+#define HWIO_GCC_TIC_CBCR_IGNORE_ALL_ARES_BMSK                                                            0x1000000
+#define HWIO_GCC_TIC_CBCR_IGNORE_ALL_ARES_SHFT                                                                 0x18
+#define HWIO_GCC_TIC_CBCR_IGNORE_ALL_CLK_DIS_BMSK                                                          0x800000
+#define HWIO_GCC_TIC_CBCR_IGNORE_ALL_CLK_DIS_SHFT                                                              0x17
+#define HWIO_GCC_TIC_CBCR_CLK_DIS_BMSK                                                                     0x400000
+#define HWIO_GCC_TIC_CBCR_CLK_DIS_SHFT                                                                         0x16
+#define HWIO_GCC_TIC_CBCR_SW_ONLY_EN_BMSK                                                                       0x8
+#define HWIO_GCC_TIC_CBCR_SW_ONLY_EN_SHFT                                                                       0x3
+#define HWIO_GCC_TIC_CBCR_CLK_ARES_BMSK                                                                         0x4
+#define HWIO_GCC_TIC_CBCR_CLK_ARES_SHFT                                                                         0x2
+#define HWIO_GCC_TIC_CBCR_CLK_ARES_NO_RESET_FVAL                                                                0x0
+#define HWIO_GCC_TIC_CBCR_CLK_ARES_RESET_FVAL                                                                   0x1
+#define HWIO_GCC_TIC_CBCR_HW_CTL_BMSK                                                                           0x2
+#define HWIO_GCC_TIC_CBCR_HW_CTL_SHFT                                                                           0x1
+#define HWIO_GCC_TIC_CBCR_HW_CTL_DISABLE_FVAL                                                                   0x0
+#define HWIO_GCC_TIC_CBCR_HW_CTL_ENABLE_FVAL                                                                    0x1
+#define HWIO_GCC_TIC_CBCR_CLK_ENABLE_BMSK                                                                       0x1
+#define HWIO_GCC_TIC_CBCR_CLK_ENABLE_SHFT                                                                       0x0
+#define HWIO_GCC_TIC_CBCR_CLK_ENABLE_DISABLE_FVAL                                                               0x0
+#define HWIO_GCC_TIC_CBCR_CLK_ENABLE_ENABLE_FVAL                                                                0x1
+
+#define HWIO_GCC_TIC_CFG_AHB_CBCR_ADDR                                                                   (GCC_CLK_CTL_REG_REG_BASE      + 0x00002004)
+#define HWIO_GCC_TIC_CFG_AHB_CBCR_PHYS                                                                   (GCC_CLK_CTL_REG_REG_BASE_PHYS + 0x00002004)
+#define HWIO_GCC_TIC_CFG_AHB_CBCR_OFFS                                                                   (GCC_CLK_CTL_REG_REG_BASE_OFFS + 0x00002004)
+#define HWIO_GCC_TIC_CFG_AHB_CBCR_RMSK                                                                   0x81d07fff
+#define HWIO_GCC_TIC_CFG_AHB_CBCR_ATTR                                                                          0x3
+#define HWIO_GCC_TIC_CFG_AHB_CBCR_IN          \
+        in_dword_masked(HWIO_GCC_TIC_CFG_AHB_CBCR_ADDR, HWIO_GCC_TIC_CFG_AHB_CBCR_RMSK)
+#define HWIO_GCC_TIC_CFG_AHB_CBCR_INM(m)      \
+        in_dword_masked(HWIO_GCC_TIC_CFG_AHB_CBCR_ADDR, m)
+#define HWIO_GCC_TIC_CFG_AHB_CBCR_OUT(v)      \
+        out_dword(HWIO_GCC_TIC_CFG_AHB_CBCR_ADDR,v)
+#define HWIO_GCC_TIC_CFG_AHB_CBCR_OUTM(m,v) \
+        out_dword_masked_ns(HWIO_GCC_TIC_CFG_AHB_CBCR_ADDR,m,v,HWIO_GCC_TIC_CFG_AHB_CBCR_IN)
+#define HWIO_GCC_TIC_CFG_AHB_CBCR_CLK_OFF_BMSK                                                           0x80000000
+#define HWIO_GCC_TIC_CFG_AHB_CBCR_CLK_OFF_SHFT                                                                 0x1f
+#define HWIO_GCC_TIC_CFG_AHB_CBCR_IGNORE_ALL_ARES_BMSK                                                    0x1000000
+#define HWIO_GCC_TIC_CFG_AHB_CBCR_IGNORE_ALL_ARES_SHFT                                                         0x18
+#define HWIO_GCC_TIC_CFG_AHB_CBCR_IGNORE_ALL_CLK_DIS_BMSK                                                  0x800000
+#define HWIO_GCC_TIC_CFG_AHB_CBCR_IGNORE_ALL_CLK_DIS_SHFT                                                      0x17
+#define HWIO_GCC_TIC_CFG_AHB_CBCR_CLK_DIS_BMSK                                                             0x400000
+#define HWIO_GCC_TIC_CFG_AHB_CBCR_CLK_DIS_SHFT                                                                 0x16
+#define HWIO_GCC_TIC_CFG_AHB_CBCR_IGNORE_RPMH_CLK_DIS_BMSK                                                 0x100000
+#define HWIO_GCC_TIC_CFG_AHB_CBCR_IGNORE_RPMH_CLK_DIS_SHFT                                                     0x14
+#define HWIO_GCC_TIC_CFG_AHB_CBCR_FORCE_MEM_CORE_ON_BMSK                                                     0x4000
+#define HWIO_GCC_TIC_CFG_AHB_CBCR_FORCE_MEM_CORE_ON_SHFT                                                        0xe
+#define HWIO_GCC_TIC_CFG_AHB_CBCR_FORCE_MEM_CORE_ON_FORCE_DISABLE_FVAL                                          0x0
+#define HWIO_GCC_TIC_CFG_AHB_CBCR_FORCE_MEM_CORE_ON_FORCE_ENABLE_FVAL                                           0x1
+#define HWIO_GCC_TIC_CFG_AHB_CBCR_FORCE_MEM_PERIPH_ON_BMSK                                                   0x2000
+#define HWIO_GCC_TIC_CFG_AHB_CBCR_FORCE_MEM_PERIPH_ON_SHFT                                                      0xd
+#define HWIO_GCC_TIC_CFG_AHB_CBCR_FORCE_MEM_PERIPH_ON_FORCE_DISABLE_FVAL                                        0x0
+#define HWIO_GCC_TIC_CFG_AHB_CBCR_FORCE_MEM_PERIPH_ON_FORCE_ENABLE_FVAL                                         0x1
+#define HWIO_GCC_TIC_CFG_AHB_CBCR_FORCE_MEM_PERIPH_OFF_BMSK                                                  0x1000
+#define HWIO_GCC_TIC_CFG_AHB_CBCR_FORCE_MEM_PERIPH_OFF_SHFT                                                     0xc
+#define HWIO_GCC_TIC_CFG_AHB_CBCR_FORCE_MEM_PERIPH_OFF_FORCE_DISABLE_FVAL                                       0x0
+#define HWIO_GCC_TIC_CFG_AHB_CBCR_FORCE_MEM_PERIPH_OFF_FORCE_ENABLE_FVAL                                        0x1
+#define HWIO_GCC_TIC_CFG_AHB_CBCR_WAKEUP_BMSK                                                                 0xf00
+#define HWIO_GCC_TIC_CFG_AHB_CBCR_WAKEUP_SHFT                                                                   0x8
+#define HWIO_GCC_TIC_CFG_AHB_CBCR_WAKEUP_CLOCK0_FVAL                                                            0x0
+#define HWIO_GCC_TIC_CFG_AHB_CBCR_WAKEUP_CLOCK1_FVAL                                                            0x1
+#define HWIO_GCC_TIC_CFG_AHB_CBCR_WAKEUP_CLOCK2_FVAL                                                            0x2
+#define HWIO_GCC_TIC_CFG_AHB_CBCR_WAKEUP_CLOCK3_FVAL                                                            0x3
+#define HWIO_GCC_TIC_CFG_AHB_CBCR_WAKEUP_CLOCK4_FVAL                                                            0x4
+#define HWIO_GCC_TIC_CFG_AHB_CBCR_WAKEUP_CLOCK5_FVAL                                                            0x5
+#define HWIO_GCC_TIC_CFG_AHB_CBCR_WAKEUP_CLOCK6_FVAL                                                            0x6
+#define HWIO_GCC_TIC_CFG_AHB_CBCR_WAKEUP_CLOCK7_FVAL                                                            0x7
+#define HWIO_GCC_TIC_CFG_AHB_CBCR_WAKEUP_CLOCK8_FVAL                                                            0x8
+#define HWIO_GCC_TIC_CFG_AHB_CBCR_WAKEUP_CLOCK9_FVAL                                                            0x9
+#define HWIO_GCC_TIC_CFG_AHB_CBCR_WAKEUP_CLOCK10_FVAL                                                           0xa
+#define HWIO_GCC_TIC_CFG_AHB_CBCR_WAKEUP_CLOCK11_FVAL                                                           0xb
+#define HWIO_GCC_TIC_CFG_AHB_CBCR_WAKEUP_CLOCK12_FVAL                                                           0xc
+#define HWIO_GCC_TIC_CFG_AHB_CBCR_WAKEUP_CLOCK13_FVAL                                                           0xd
+#define HWIO_GCC_TIC_CFG_AHB_CBCR_WAKEUP_CLOCK14_FVAL                                                           0xe
+#define HWIO_GCC_TIC_CFG_AHB_CBCR_WAKEUP_CLOCK15_FVAL                                                           0xf
+#define HWIO_GCC_TIC_CFG_AHB_CBCR_SLEEP_BMSK                                                                   0xf0
+#define HWIO_GCC_TIC_CFG_AHB_CBCR_SLEEP_SHFT                                                                    0x4
+#define HWIO_GCC_TIC_CFG_AHB_CBCR_SLEEP_CLOCK0_FVAL                                                             0x0
+#define HWIO_GCC_TIC_CFG_AHB_CBCR_SLEEP_CLOCK1_FVAL                                                             0x1
+#define HWIO_GCC_TIC_CFG_AHB_CBCR_SLEEP_CLOCK2_FVAL                                                             0x2
+#define HWIO_GCC_TIC_CFG_AHB_CBCR_SLEEP_CLOCK3_FVAL                                                             0x3
+#define HWIO_GCC_TIC_CFG_AHB_CBCR_SLEEP_CLOCK4_FVAL                                                             0x4
+#define HWIO_GCC_TIC_CFG_AHB_CBCR_SLEEP_CLOCK5_FVAL                                                             0x5
+#define HWIO_GCC_TIC_CFG_AHB_CBCR_SLEEP_CLOCK6_FVAL                                                             0x6
+#define HWIO_GCC_TIC_CFG_AHB_CBCR_SLEEP_CLOCK7_FVAL                                                             0x7
+#define HWIO_GCC_TIC_CFG_AHB_CBCR_SLEEP_CLOCK8_FVAL                                                             0x8
+#define HWIO_GCC_TIC_CFG_AHB_CBCR_SLEEP_CLOCK9_FVAL                                                             0x9
+#define HWIO_GCC_TIC_CFG_AHB_CBCR_SLEEP_CLOCK10_FVAL                                                            0xa
+#define HWIO_GCC_TIC_CFG_AHB_CBCR_SLEEP_CLOCK11_FVAL                                                            0xb
+#define HWIO_GCC_TIC_CFG_AHB_CBCR_SLEEP_CLOCK12_FVAL                                                            0xc
+#define HWIO_GCC_TIC_CFG_AHB_CBCR_SLEEP_CLOCK13_FVAL                                                            0xd
+#define HWIO_GCC_TIC_CFG_AHB_CBCR_SLEEP_CLOCK14_FVAL                                                            0xe
+#define HWIO_GCC_TIC_CFG_AHB_CBCR_SLEEP_CLOCK15_FVAL                                                            0xf
+#define HWIO_GCC_TIC_CFG_AHB_CBCR_SW_ONLY_EN_BMSK                                                               0x8
+#define HWIO_GCC_TIC_CFG_AHB_CBCR_SW_ONLY_EN_SHFT                                                               0x3
+#define HWIO_GCC_TIC_CFG_AHB_CBCR_CLK_ARES_BMSK                                                                 0x4
+#define HWIO_GCC_TIC_CFG_AHB_CBCR_CLK_ARES_SHFT                                                                 0x2
+#define HWIO_GCC_TIC_CFG_AHB_CBCR_CLK_ARES_NO_RESET_FVAL                                                        0x0
+#define HWIO_GCC_TIC_CFG_AHB_CBCR_CLK_ARES_RESET_FVAL                                                           0x1
+#define HWIO_GCC_TIC_CFG_AHB_CBCR_HW_CTL_BMSK                                                                   0x2
+#define HWIO_GCC_TIC_CFG_AHB_CBCR_HW_CTL_SHFT                                                                   0x1
+#define HWIO_GCC_TIC_CFG_AHB_CBCR_HW_CTL_DISABLE_FVAL                                                           0x0
+#define HWIO_GCC_TIC_CFG_AHB_CBCR_HW_CTL_ENABLE_FVAL                                                            0x1
+#define HWIO_GCC_TIC_CFG_AHB_CBCR_CLK_ENABLE_BMSK                                                               0x1
+#define HWIO_GCC_TIC_CFG_AHB_CBCR_CLK_ENABLE_SHFT                                                               0x0
+#define HWIO_GCC_TIC_CFG_AHB_CBCR_CLK_ENABLE_DISABLE_FVAL                                                       0x0
+#define HWIO_GCC_TIC_CFG_AHB_CBCR_CLK_ENABLE_ENABLE_FVAL                                                        0x1
+
+#define HWIO_GCC_TIC_CFG_AHB_SREGR_ADDR                                                                  (GCC_CLK_CTL_REG_REG_BASE      + 0x00002008)
+#define HWIO_GCC_TIC_CFG_AHB_SREGR_PHYS                                                                  (GCC_CLK_CTL_REG_REG_BASE_PHYS + 0x00002008)
+#define HWIO_GCC_TIC_CFG_AHB_SREGR_OFFS                                                                  (GCC_CLK_CTL_REG_REG_BASE_OFFS + 0x00002008)
+#define HWIO_GCC_TIC_CFG_AHB_SREGR_RMSK                                                                  0xfffffffe
+#define HWIO_GCC_TIC_CFG_AHB_SREGR_ATTR                                                                         0x3
+#define HWIO_GCC_TIC_CFG_AHB_SREGR_IN          \
+        in_dword_masked(HWIO_GCC_TIC_CFG_AHB_SREGR_ADDR, HWIO_GCC_TIC_CFG_AHB_SREGR_RMSK)
+#define HWIO_GCC_TIC_CFG_AHB_SREGR_INM(m)      \
+        in_dword_masked(HWIO_GCC_TIC_CFG_AHB_SREGR_ADDR, m)
+#define HWIO_GCC_TIC_CFG_AHB_SREGR_OUT(v)      \
+        out_dword(HWIO_GCC_TIC_CFG_AHB_SREGR_ADDR,v)
+#define HWIO_GCC_TIC_CFG_AHB_SREGR_OUTM(m,v) \
+        out_dword_masked_ns(HWIO_GCC_TIC_CFG_AHB_SREGR_ADDR,m,v,HWIO_GCC_TIC_CFG_AHB_SREGR_IN)
+#define HWIO_GCC_TIC_CFG_AHB_SREGR_SREG_PSCBC_SPARE_CTRL_OUT_BMSK                                        0xff000000
+#define HWIO_GCC_TIC_CFG_AHB_SREGR_SREG_PSCBC_SPARE_CTRL_OUT_SHFT                                              0x18
+#define HWIO_GCC_TIC_CFG_AHB_SREGR_SREG_PSCBC_SPARE_CTRL_IN_BMSK                                           0xff0000
+#define HWIO_GCC_TIC_CFG_AHB_SREGR_SREG_PSCBC_SPARE_CTRL_IN_SHFT                                               0x10
+#define HWIO_GCC_TIC_CFG_AHB_SREGR_IGNORE_GDSC_PWR_DWN_CSR_BMSK                                              0x8000
+#define HWIO_GCC_TIC_CFG_AHB_SREGR_IGNORE_GDSC_PWR_DWN_CSR_SHFT                                                 0xf
+#define HWIO_GCC_TIC_CFG_AHB_SREGR_IGNORE_GDSC_PWR_DWN_CSR_NO_IGNORE_FVAL                                       0x0
+#define HWIO_GCC_TIC_CFG_AHB_SREGR_IGNORE_GDSC_PWR_DWN_CSR_IGNORE_FVAL                                          0x1
+#define HWIO_GCC_TIC_CFG_AHB_SREGR_PSCBC_SLP_STG_MODE_CSR_BMSK                                               0x4000
+#define HWIO_GCC_TIC_CFG_AHB_SREGR_PSCBC_SLP_STG_MODE_CSR_SHFT                                                  0xe
+#define HWIO_GCC_TIC_CFG_AHB_SREGR_PSCBC_SLP_STG_MODE_CSR_SREG_PSCBC_MODE_FVAL                                  0x0
+#define HWIO_GCC_TIC_CFG_AHB_SREGR_PSCBC_SLP_STG_MODE_CSR_PSCBC_SLP_STG_MODE_FVAL                               0x1
+#define HWIO_GCC_TIC_CFG_AHB_SREGR_MEM_CPH_RST_SW_OVERRIDE_BMSK                                              0x2000
+#define HWIO_GCC_TIC_CFG_AHB_SREGR_MEM_CPH_RST_SW_OVERRIDE_SHFT                                                 0xd
+#define HWIO_GCC_TIC_CFG_AHB_SREGR_MEM_CPH_RST_SW_OVERRIDE_NO_OVERRIDE_FVAL                                     0x0
+#define HWIO_GCC_TIC_CFG_AHB_SREGR_MEM_CPH_RST_SW_OVERRIDE_OVERRIDE_FVAL                                        0x1
+#define HWIO_GCC_TIC_CFG_AHB_SREGR_SW_SM_PSCBC_SEQ_IN_OVERRIDE_BMSK                                          0x1000
+#define HWIO_GCC_TIC_CFG_AHB_SREGR_SW_SM_PSCBC_SEQ_IN_OVERRIDE_SHFT                                             0xc
+#define HWIO_GCC_TIC_CFG_AHB_SREGR_SW_SM_PSCBC_SEQ_IN_OVERRIDE_NO_RESET_FVAL                                    0x0
+#define HWIO_GCC_TIC_CFG_AHB_SREGR_SW_SM_PSCBC_SEQ_IN_OVERRIDE_RESET_FVAL                                       0x1
+#define HWIO_GCC_TIC_CFG_AHB_SREGR_MEM_CORE_ON_ACK_BMSK                                                       0x800
+#define HWIO_GCC_TIC_CFG_AHB_SREGR_MEM_CORE_ON_ACK_SHFT                                                         0xb
+#define HWIO_GCC_TIC_CFG_AHB_SREGR_MEM_PERIPH_ON_ACK_BMSK                                                     0x400
+#define HWIO_GCC_TIC_CFG_AHB_SREGR_MEM_PERIPH_ON_ACK_SHFT                                                       0xa
+#define HWIO_GCC_TIC_CFG_AHB_SREGR_SW_DIV_RATIO_SLP_STG_CLK_BMSK                                              0x300
+#define HWIO_GCC_TIC_CFG_AHB_SREGR_SW_DIV_RATIO_SLP_STG_CLK_SHFT                                                0x8
+#define HWIO_GCC_TIC_CFG_AHB_SREGR_SW_DIV_RATIO_SLP_STG_CLK_DIV_BY_1_FVAL                                       0x0
+#define HWIO_GCC_TIC_CFG_AHB_SREGR_SW_DIV_RATIO_SLP_STG_CLK_DIV_BY_2_FVAL                                       0x1
+#define HWIO_GCC_TIC_CFG_AHB_SREGR_SW_DIV_RATIO_SLP_STG_CLK_DIV_BY_4_FVAL                                       0x2
+#define HWIO_GCC_TIC_CFG_AHB_SREGR_SW_DIV_RATIO_SLP_STG_CLK_DIV_BY_8_FVAL                                       0x3
+#define HWIO_GCC_TIC_CFG_AHB_SREGR_MEM_CPH_ENABLE_BMSK                                                         0x80
+#define HWIO_GCC_TIC_CFG_AHB_SREGR_MEM_CPH_ENABLE_SHFT                                                          0x7
+#define HWIO_GCC_TIC_CFG_AHB_SREGR_MEM_CPH_ENABLE_DISABLE_FVAL                                                  0x0
+#define HWIO_GCC_TIC_CFG_AHB_SREGR_MEM_CPH_ENABLE_ENABLE_FVAL                                                   0x1
+#define HWIO_GCC_TIC_CFG_AHB_SREGR_FORCE_CLK_ON_BMSK                                                           0x40
+#define HWIO_GCC_TIC_CFG_AHB_SREGR_FORCE_CLK_ON_SHFT                                                            0x6
+#define HWIO_GCC_TIC_CFG_AHB_SREGR_FORCE_CLK_ON_NO_FORCE_FVAL                                                   0x0
+#define HWIO_GCC_TIC_CFG_AHB_SREGR_FORCE_CLK_ON_FORCE_ENABLE_FVAL                                               0x1
+#define HWIO_GCC_TIC_CFG_AHB_SREGR_SW_RST_SEL_SLP_STG_BMSK                                                     0x20
+#define HWIO_GCC_TIC_CFG_AHB_SREGR_SW_RST_SEL_SLP_STG_SHFT                                                      0x5
+#define HWIO_GCC_TIC_CFG_AHB_SREGR_SW_RST_SEL_SLP_STG_SELECT_THE_HARDWARE_ARES_FVAL                             0x0
+#define HWIO_GCC_TIC_CFG_AHB_SREGR_SW_RST_SEL_SLP_STG_SELECT_THE_SW_RST_SLP_STG_BIT_FVAL                        0x1
+#define HWIO_GCC_TIC_CFG_AHB_SREGR_SW_RST_SLP_STG_BMSK                                                         0x10
+#define HWIO_GCC_TIC_CFG_AHB_SREGR_SW_RST_SLP_STG_SHFT                                                          0x4
+#define HWIO_GCC_TIC_CFG_AHB_SREGR_SW_RST_SLP_STG_DE_ASSERTION_OF_THE_RESET_FVAL                                0x0
+#define HWIO_GCC_TIC_CFG_AHB_SREGR_SW_RST_SLP_STG_ASSERTION_OF_THE_RESET_FVAL                                   0x1
+#define HWIO_GCC_TIC_CFG_AHB_SREGR_SW_CTRL_PWR_DOWN_BMSK                                                        0x8
+#define HWIO_GCC_TIC_CFG_AHB_SREGR_SW_CTRL_PWR_DOWN_SHFT                                                        0x3
+#define HWIO_GCC_TIC_CFG_AHB_SREGR_SW_CTRL_PWR_DOWN_NO_SW_CTRL_FVAL                                             0x0
+#define HWIO_GCC_TIC_CFG_AHB_SREGR_SW_CTRL_PWR_DOWN_SW_CTRL_FVAL                                                0x1
+#define HWIO_GCC_TIC_CFG_AHB_SREGR_SW_CLK_EN_SEL_SLP_STG_BMSK                                                   0x4
+#define HWIO_GCC_TIC_CFG_AHB_SREGR_SW_CLK_EN_SEL_SLP_STG_SHFT                                                   0x2
+#define HWIO_GCC_TIC_CFG_AHB_SREGR_SW_CLK_EN_SEL_SLP_STG_SLP_STG_CLK_GATE_CONTROLD_BY_HW_FSM_FVAL               0x0
+#define HWIO_GCC_TIC_CFG_AHB_SREGR_SW_CLK_EN_SEL_SLP_STG_SLP_STG_CLK_GATE_CONTROLD_BY_SW_CLK_EN_SLP_STG_BIT_FVAL        0x1
+#define HWIO_GCC_TIC_CFG_AHB_SREGR_SW_CLK_EN_SLP_STG_BMSK                                                       0x2
+#define HWIO_GCC_TIC_CFG_AHB_SREGR_SW_CLK_EN_SLP_STG_SHFT                                                       0x1
+#define HWIO_GCC_TIC_CFG_AHB_SREGR_SW_CLK_EN_SLP_STG_SLP_STG_CLOCK_DISABLE_FVAL                                 0x0
+#define HWIO_GCC_TIC_CFG_AHB_SREGR_SW_CLK_EN_SLP_STG_SLP_STG_CLOCK_ENABLE_FVAL                                  0x1
+
+#define HWIO_GCC_IMEM_BCR_ADDR                                                                           (GCC_CLK_CTL_REG_REG_BASE      + 0x00003000)
+#define HWIO_GCC_IMEM_BCR_PHYS                                                                           (GCC_CLK_CTL_REG_REG_BASE_PHYS + 0x00003000)
+#define HWIO_GCC_IMEM_BCR_OFFS                                                                           (GCC_CLK_CTL_REG_REG_BASE_OFFS + 0x00003000)
+#define HWIO_GCC_IMEM_BCR_RMSK                                                                                  0x1
+#define HWIO_GCC_IMEM_BCR_ATTR                                                                                  0x3
+#define HWIO_GCC_IMEM_BCR_IN          \
+        in_dword_masked(HWIO_GCC_IMEM_BCR_ADDR, HWIO_GCC_IMEM_BCR_RMSK)
+#define HWIO_GCC_IMEM_BCR_INM(m)      \
+        in_dword_masked(HWIO_GCC_IMEM_BCR_ADDR, m)
+#define HWIO_GCC_IMEM_BCR_OUT(v)      \
+        out_dword(HWIO_GCC_IMEM_BCR_ADDR,v)
+#define HWIO_GCC_IMEM_BCR_OUTM(m,v) \
+        out_dword_masked_ns(HWIO_GCC_IMEM_BCR_ADDR,m,v,HWIO_GCC_IMEM_BCR_IN)
+#define HWIO_GCC_IMEM_BCR_BLK_ARES_BMSK                                                                         0x1
+#define HWIO_GCC_IMEM_BCR_BLK_ARES_SHFT                                                                         0x0
+#define HWIO_GCC_IMEM_BCR_BLK_ARES_DISABLE_FVAL                                                                 0x0
+#define HWIO_GCC_IMEM_BCR_BLK_ARES_ENABLE_FVAL                                                                  0x1
+
+#define HWIO_GCC_IMEM_AXI_CBCR_ADDR                                                                      (GCC_CLK_CTL_REG_REG_BASE      + 0x00003004)
+#define HWIO_GCC_IMEM_AXI_CBCR_PHYS                                                                      (GCC_CLK_CTL_REG_REG_BASE_PHYS + 0x00003004)
+#define HWIO_GCC_IMEM_AXI_CBCR_OFFS                                                                      (GCC_CLK_CTL_REG_REG_BASE_OFFS + 0x00003004)
+#define HWIO_GCC_IMEM_AXI_CBCR_RMSK                                                                      0x81d07ff4
+#define HWIO_GCC_IMEM_AXI_CBCR_ATTR                                                                             0x3
+#define HWIO_GCC_IMEM_AXI_CBCR_IN          \
+        in_dword_masked(HWIO_GCC_IMEM_AXI_CBCR_ADDR, HWIO_GCC_IMEM_AXI_CBCR_RMSK)
+#define HWIO_GCC_IMEM_AXI_CBCR_INM(m)      \
+        in_dword_masked(HWIO_GCC_IMEM_AXI_CBCR_ADDR, m)
+#define HWIO_GCC_IMEM_AXI_CBCR_OUT(v)      \
+        out_dword(HWIO_GCC_IMEM_AXI_CBCR_ADDR,v)
+#define HWIO_GCC_IMEM_AXI_CBCR_OUTM(m,v) \
+        out_dword_masked_ns(HWIO_GCC_IMEM_AXI_CBCR_ADDR,m,v,HWIO_GCC_IMEM_AXI_CBCR_IN)
+#define HWIO_GCC_IMEM_AXI_CBCR_CLK_OFF_BMSK                                                              0x80000000
+#define HWIO_GCC_IMEM_AXI_CBCR_CLK_OFF_SHFT                                                                    0x1f
+#define HWIO_GCC_IMEM_AXI_CBCR_IGNORE_ALL_ARES_BMSK                                                       0x1000000
+#define HWIO_GCC_IMEM_AXI_CBCR_IGNORE_ALL_ARES_SHFT                                                            0x18
+#define HWIO_GCC_IMEM_AXI_CBCR_IGNORE_ALL_CLK_DIS_BMSK                                                     0x800000
+#define HWIO_GCC_IMEM_AXI_CBCR_IGNORE_ALL_CLK_DIS_SHFT                                                         0x17
+#define HWIO_GCC_IMEM_AXI_CBCR_CLK_DIS_BMSK                                                                0x400000
+#define HWIO_GCC_IMEM_AXI_CBCR_CLK_DIS_SHFT                                                                    0x16
+#define HWIO_GCC_IMEM_AXI_CBCR_IGNORE_RPMH_CLK_DIS_BMSK                                                    0x100000
+#define HWIO_GCC_IMEM_AXI_CBCR_IGNORE_RPMH_CLK_DIS_SHFT                                                        0x14
+#define HWIO_GCC_IMEM_AXI_CBCR_FORCE_MEM_CORE_ON_BMSK                                                        0x4000
+#define HWIO_GCC_IMEM_AXI_CBCR_FORCE_MEM_CORE_ON_SHFT                                                           0xe
+#define HWIO_GCC_IMEM_AXI_CBCR_FORCE_MEM_CORE_ON_FORCE_DISABLE_FVAL                                             0x0
+#define HWIO_GCC_IMEM_AXI_CBCR_FORCE_MEM_CORE_ON_FORCE_ENABLE_FVAL                                              0x1
+#define HWIO_GCC_IMEM_AXI_CBCR_FORCE_MEM_PERIPH_ON_BMSK                                                      0x2000
+#define HWIO_GCC_IMEM_AXI_CBCR_FORCE_MEM_PERIPH_ON_SHFT                                                         0xd
+#define HWIO_GCC_IMEM_AXI_CBCR_FORCE_MEM_PERIPH_ON_FORCE_DISABLE_FVAL                                           0x0
+#define HWIO_GCC_IMEM_AXI_CBCR_FORCE_MEM_PERIPH_ON_FORCE_ENABLE_FVAL                                            0x1
+#define HWIO_GCC_IMEM_AXI_CBCR_FORCE_MEM_PERIPH_OFF_BMSK                                                     0x1000
+#define HWIO_GCC_IMEM_AXI_CBCR_FORCE_MEM_PERIPH_OFF_SHFT                                                        0xc
+#define HWIO_GCC_IMEM_AXI_CBCR_FORCE_MEM_PERIPH_OFF_FORCE_DISABLE_FVAL                                          0x0
+#define HWIO_GCC_IMEM_AXI_CBCR_FORCE_MEM_PERIPH_OFF_FORCE_ENABLE_FVAL                                           0x1
+#define HWIO_GCC_IMEM_AXI_CBCR_WAKEUP_BMSK                                                                    0xf00
+#define HWIO_GCC_IMEM_AXI_CBCR_WAKEUP_SHFT                                                                      0x8
+#define HWIO_GCC_IMEM_AXI_CBCR_WAKEUP_CLOCK0_FVAL                                                               0x0
+#define HWIO_GCC_IMEM_AXI_CBCR_WAKEUP_CLOCK1_FVAL                                                               0x1
+#define HWIO_GCC_IMEM_AXI_CBCR_WAKEUP_CLOCK2_FVAL                                                               0x2
+#define HWIO_GCC_IMEM_AXI_CBCR_WAKEUP_CLOCK3_FVAL                                                               0x3
+#define HWIO_GCC_IMEM_AXI_CBCR_WAKEUP_CLOCK4_FVAL                                                               0x4
+#define HWIO_GCC_IMEM_AXI_CBCR_WAKEUP_CLOCK5_FVAL                                                               0x5
+#define HWIO_GCC_IMEM_AXI_CBCR_WAKEUP_CLOCK6_FVAL                                                               0x6
+#define HWIO_GCC_IMEM_AXI_CBCR_WAKEUP_CLOCK7_FVAL                                                               0x7
+#define HWIO_GCC_IMEM_AXI_CBCR_WAKEUP_CLOCK8_FVAL                                                               0x8
+#define HWIO_GCC_IMEM_AXI_CBCR_WAKEUP_CLOCK9_FVAL                                                               0x9
+#define HWIO_GCC_IMEM_AXI_CBCR_WAKEUP_CLOCK10_FVAL                                                              0xa
+#define HWIO_GCC_IMEM_AXI_CBCR_WAKEUP_CLOCK11_FVAL                                                              0xb
+#define HWIO_GCC_IMEM_AXI_CBCR_WAKEUP_CLOCK12_FVAL                                                              0xc
+#define HWIO_GCC_IMEM_AXI_CBCR_WAKEUP_CLOCK13_FVAL                                                              0xd
+#define HWIO_GCC_IMEM_AXI_CBCR_WAKEUP_CLOCK14_FVAL                                                              0xe
+#define HWIO_GCC_IMEM_AXI_CBCR_WAKEUP_CLOCK15_FVAL                                                              0xf
+#define HWIO_GCC_IMEM_AXI_CBCR_SLEEP_BMSK                                                                      0xf0
+#define HWIO_GCC_IMEM_AXI_CBCR_SLEEP_SHFT                                                                       0x4
+#define HWIO_GCC_IMEM_AXI_CBCR_SLEEP_CLOCK0_FVAL                                                                0x0
+#define HWIO_GCC_IMEM_AXI_CBCR_SLEEP_CLOCK1_FVAL                                                                0x1
+#define HWIO_GCC_IMEM_AXI_CBCR_SLEEP_CLOCK2_FVAL                                                                0x2
+#define HWIO_GCC_IMEM_AXI_CBCR_SLEEP_CLOCK3_FVAL                                                                0x3
+#define HWIO_GCC_IMEM_AXI_CBCR_SLEEP_CLOCK4_FVAL                                                                0x4
+#define HWIO_GCC_IMEM_AXI_CBCR_SLEEP_CLOCK5_FVAL                                                                0x5
+#define HWIO_GCC_IMEM_AXI_CBCR_SLEEP_CLOCK6_FVAL                                                                0x6
+#define HWIO_GCC_IMEM_AXI_CBCR_SLEEP_CLOCK7_FVAL                                                                0x7
+#define HWIO_GCC_IMEM_AXI_CBCR_SLEEP_CLOCK8_FVAL                                                                0x8
+#define HWIO_GCC_IMEM_AXI_CBCR_SLEEP_CLOCK9_FVAL                                                                0x9
+#define HWIO_GCC_IMEM_AXI_CBCR_SLEEP_CLOCK10_FVAL                                                               0xa
+#define HWIO_GCC_IMEM_AXI_CBCR_SLEEP_CLOCK11_FVAL                                                               0xb
+#define HWIO_GCC_IMEM_AXI_CBCR_SLEEP_CLOCK12_FVAL                                                               0xc
+#define HWIO_GCC_IMEM_AXI_CBCR_SLEEP_CLOCK13_FVAL                                                               0xd
+#define HWIO_GCC_IMEM_AXI_CBCR_SLEEP_CLOCK14_FVAL                                                               0xe
+#define HWIO_GCC_IMEM_AXI_CBCR_SLEEP_CLOCK15_FVAL                                                               0xf
+#define HWIO_GCC_IMEM_AXI_CBCR_CLK_ARES_BMSK                                                                    0x4
+#define HWIO_GCC_IMEM_AXI_CBCR_CLK_ARES_SHFT                                                                    0x2
+#define HWIO_GCC_IMEM_AXI_CBCR_CLK_ARES_NO_RESET_FVAL                                                           0x0
+#define HWIO_GCC_IMEM_AXI_CBCR_CLK_ARES_RESET_FVAL                                                              0x1
+
+#define HWIO_GCC_IMEM_AXI_SREGR_ADDR                                                                     (GCC_CLK_CTL_REG_REG_BASE      + 0x00003008)
+#define HWIO_GCC_IMEM_AXI_SREGR_PHYS                                                                     (GCC_CLK_CTL_REG_REG_BASE_PHYS + 0x00003008)
+#define HWIO_GCC_IMEM_AXI_SREGR_OFFS                                                                     (GCC_CLK_CTL_REG_REG_BASE_OFFS + 0x00003008)
+#define HWIO_GCC_IMEM_AXI_SREGR_RMSK                                                                     0xfffffffe
+#define HWIO_GCC_IMEM_AXI_SREGR_ATTR                                                                            0x3
+#define HWIO_GCC_IMEM_AXI_SREGR_IN          \
+        in_dword_masked(HWIO_GCC_IMEM_AXI_SREGR_ADDR, HWIO_GCC_IMEM_AXI_SREGR_RMSK)
+#define HWIO_GCC_IMEM_AXI_SREGR_INM(m)      \
+        in_dword_masked(HWIO_GCC_IMEM_AXI_SREGR_ADDR, m)
+#define HWIO_GCC_IMEM_AXI_SREGR_OUT(v)      \
+        out_dword(HWIO_GCC_IMEM_AXI_SREGR_ADDR,v)
+#define HWIO_GCC_IMEM_AXI_SREGR_OUTM(m,v) \
+        out_dword_masked_ns(HWIO_GCC_IMEM_AXI_SREGR_ADDR,m,v,HWIO_GCC_IMEM_AXI_SREGR_IN)
+#define HWIO_GCC_IMEM_AXI_SREGR_SREG_PSCBC_SPARE_CTRL_OUT_BMSK                                           0xff000000
+#define HWIO_GCC_IMEM_AXI_SREGR_SREG_PSCBC_SPARE_CTRL_OUT_SHFT                                                 0x18
+#define HWIO_GCC_IMEM_AXI_SREGR_SREG_PSCBC_SPARE_CTRL_IN_BMSK                                              0xff0000
+#define HWIO_GCC_IMEM_AXI_SREGR_SREG_PSCBC_SPARE_CTRL_IN_SHFT                                                  0x10
+#define HWIO_GCC_IMEM_AXI_SREGR_IGNORE_GDSC_PWR_DWN_CSR_BMSK                                                 0x8000
+#define HWIO_GCC_IMEM_AXI_SREGR_IGNORE_GDSC_PWR_DWN_CSR_SHFT                                                    0xf
+#define HWIO_GCC_IMEM_AXI_SREGR_IGNORE_GDSC_PWR_DWN_CSR_NO_IGNORE_FVAL                                          0x0
+#define HWIO_GCC_IMEM_AXI_SREGR_IGNORE_GDSC_PWR_DWN_CSR_IGNORE_FVAL                                             0x1
+#define HWIO_GCC_IMEM_AXI_SREGR_PSCBC_SLP_STG_MODE_CSR_BMSK                                                  0x4000
+#define HWIO_GCC_IMEM_AXI_SREGR_PSCBC_SLP_STG_MODE_CSR_SHFT                                                     0xe
+#define HWIO_GCC_IMEM_AXI_SREGR_PSCBC_SLP_STG_MODE_CSR_SREG_PSCBC_MODE_FVAL                                     0x0
+#define HWIO_GCC_IMEM_AXI_SREGR_PSCBC_SLP_STG_MODE_CSR_PSCBC_SLP_STG_MODE_FVAL                                  0x1
+#define HWIO_GCC_IMEM_AXI_SREGR_MEM_CPH_RST_SW_OVERRIDE_BMSK                                                 0x2000
+#define HWIO_GCC_IMEM_AXI_SREGR_MEM_CPH_RST_SW_OVERRIDE_SHFT                                                    0xd
+#define HWIO_GCC_IMEM_AXI_SREGR_MEM_CPH_RST_SW_OVERRIDE_NO_OVERRIDE_FVAL                                        0x0
+#define HWIO_GCC_IMEM_AXI_SREGR_MEM_CPH_RST_SW_OVERRIDE_OVERRIDE_FVAL                                           0x1
+#define HWIO_GCC_IMEM_AXI_SREGR_SW_SM_PSCBC_SEQ_IN_OVERRIDE_BMSK                                             0x1000
+#define HWIO_GCC_IMEM_AXI_SREGR_SW_SM_PSCBC_SEQ_IN_OVERRIDE_SHFT                                                0xc
+#define HWIO_GCC_IMEM_AXI_SREGR_SW_SM_PSCBC_SEQ_IN_OVERRIDE_NO_RESET_FVAL                                       0x0
+#define HWIO_GCC_IMEM_AXI_SREGR_SW_SM_PSCBC_SEQ_IN_OVERRIDE_RESET_FVAL                                          0x1
+#define HWIO_GCC_IMEM_AXI_SREGR_MEM_CORE_ON_ACK_BMSK                                                          0x800
+#define HWIO_GCC_IMEM_AXI_SREGR_MEM_CORE_ON_ACK_SHFT                                                            0xb
+#define HWIO_GCC_IMEM_AXI_SREGR_MEM_PERIPH_ON_ACK_BMSK                                                        0x400
+#define HWIO_GCC_IMEM_AXI_SREGR_MEM_PERIPH_ON_ACK_SHFT                                                          0xa
+#define HWIO_GCC_IMEM_AXI_SREGR_SW_DIV_RATIO_SLP_STG_CLK_BMSK                                                 0x300
+#define HWIO_GCC_IMEM_AXI_SREGR_SW_DIV_RATIO_SLP_STG_CLK_SHFT                                                   0x8
+#define HWIO_GCC_IMEM_AXI_SREGR_SW_DIV_RATIO_SLP_STG_CLK_DIV_BY_1_FVAL                                          0x0
+#define HWIO_GCC_IMEM_AXI_SREGR_SW_DIV_RATIO_SLP_STG_CLK_DIV_BY_2_FVAL                                          0x1
+#define HWIO_GCC_IMEM_AXI_SREGR_SW_DIV_RATIO_SLP_STG_CLK_DIV_BY_4_FVAL                                          0x2
+#define HWIO_GCC_IMEM_AXI_SREGR_SW_DIV_RATIO_SLP_STG_CLK_DIV_BY_8_FVAL                                          0x3
+#define HWIO_GCC_IMEM_AXI_SREGR_MEM_CPH_ENABLE_BMSK                                                            0x80
+#define HWIO_GCC_IMEM_AXI_SREGR_MEM_CPH_ENABLE_SHFT                                                             0x7
+#define HWIO_GCC_IMEM_AXI_SREGR_MEM_CPH_ENABLE_DISABLE_FVAL                                                     0x0
+#define HWIO_GCC_IMEM_AXI_SREGR_MEM_CPH_ENABLE_ENABLE_FVAL                                                      0x1
+#define HWIO_GCC_IMEM_AXI_SREGR_FORCE_CLK_ON_BMSK                                                              0x40
+#define HWIO_GCC_IMEM_AXI_SREGR_FORCE_CLK_ON_SHFT                                                               0x6
+#define HWIO_GCC_IMEM_AXI_SREGR_FORCE_CLK_ON_NO_FORCE_FVAL                                                      0x0
+#define HWIO_GCC_IMEM_AXI_SREGR_FORCE_CLK_ON_FORCE_ENABLE_FVAL                                                  0x1
+#define HWIO_GCC_IMEM_AXI_SREGR_SW_RST_SEL_SLP_STG_BMSK                                                        0x20
+#define HWIO_GCC_IMEM_AXI_SREGR_SW_RST_SEL_SLP_STG_SHFT                                                         0x5
+#define HWIO_GCC_IMEM_AXI_SREGR_SW_RST_SEL_SLP_STG_SELECT_THE_HARDWARE_ARES_FVAL                                0x0
+#define HWIO_GCC_IMEM_AXI_SREGR_SW_RST_SEL_SLP_STG_SELECT_THE_SW_RST_SLP_STG_BIT_FVAL                           0x1
+#define HWIO_GCC_IMEM_AXI_SREGR_SW_RST_SLP_STG_BMSK                                                            0x10
+#define HWIO_GCC_IMEM_AXI_SREGR_SW_RST_SLP_STG_SHFT                                                             0x4
+#define HWIO_GCC_IMEM_AXI_SREGR_SW_RST_SLP_STG_DE_ASSERTION_OF_THE_RESET_FVAL                                   0x0
+#define HWIO_GCC_IMEM_AXI_SREGR_SW_RST_SLP_STG_ASSERTION_OF_THE_RESET_FVAL                                      0x1
+#define HWIO_GCC_IMEM_AXI_SREGR_SW_CTRL_PWR_DOWN_BMSK                                                           0x8
+#define HWIO_GCC_IMEM_AXI_SREGR_SW_CTRL_PWR_DOWN_SHFT                                                           0x3
+#define HWIO_GCC_IMEM_AXI_SREGR_SW_CTRL_PWR_DOWN_NO_SW_CTRL_FVAL                                                0x0
+#define HWIO_GCC_IMEM_AXI_SREGR_SW_CTRL_PWR_DOWN_SW_CTRL_FVAL                                                   0x1
+#define HWIO_GCC_IMEM_AXI_SREGR_SW_CLK_EN_SEL_SLP_STG_BMSK                                                      0x4
+#define HWIO_GCC_IMEM_AXI_SREGR_SW_CLK_EN_SEL_SLP_STG_SHFT                                                      0x2
+#define HWIO_GCC_IMEM_AXI_SREGR_SW_CLK_EN_SEL_SLP_STG_SLP_STG_CLK_GATE_CONTROLD_BY_HW_FSM_FVAL                  0x0
+#define HWIO_GCC_IMEM_AXI_SREGR_SW_CLK_EN_SEL_SLP_STG_SLP_STG_CLK_GATE_CONTROLD_BY_SW_CLK_EN_SLP_STG_BIT_FVAL        0x1
+#define HWIO_GCC_IMEM_AXI_SREGR_SW_CLK_EN_SLP_STG_BMSK                                                          0x2
+#define HWIO_GCC_IMEM_AXI_SREGR_SW_CLK_EN_SLP_STG_SHFT                                                          0x1
+#define HWIO_GCC_IMEM_AXI_SREGR_SW_CLK_EN_SLP_STG_SLP_STG_CLOCK_DISABLE_FVAL                                    0x0
+#define HWIO_GCC_IMEM_AXI_SREGR_SW_CLK_EN_SLP_STG_SLP_STG_CLOCK_ENABLE_FVAL                                     0x1
+
+#define HWIO_GCC_IMEM_CFG_AHB_CBCR_ADDR                                                                  (GCC_CLK_CTL_REG_REG_BASE      + 0x0000300c)
+#define HWIO_GCC_IMEM_CFG_AHB_CBCR_PHYS                                                                  (GCC_CLK_CTL_REG_REG_BASE_PHYS + 0x0000300c)
+#define HWIO_GCC_IMEM_CFG_AHB_CBCR_OFFS                                                                  (GCC_CLK_CTL_REG_REG_BASE_OFFS + 0x0000300c)
+#define HWIO_GCC_IMEM_CFG_AHB_CBCR_RMSK                                                                  0x81d00005
+#define HWIO_GCC_IMEM_CFG_AHB_CBCR_ATTR                                                                         0x3
+#define HWIO_GCC_IMEM_CFG_AHB_CBCR_IN          \
+        in_dword_masked(HWIO_GCC_IMEM_CFG_AHB_CBCR_ADDR, HWIO_GCC_IMEM_CFG_AHB_CBCR_RMSK)
+#define HWIO_GCC_IMEM_CFG_AHB_CBCR_INM(m)      \
+        in_dword_masked(HWIO_GCC_IMEM_CFG_AHB_CBCR_ADDR, m)
+#define HWIO_GCC_IMEM_CFG_AHB_CBCR_OUT(v)      \
+        out_dword(HWIO_GCC_IMEM_CFG_AHB_CBCR_ADDR,v)
+#define HWIO_GCC_IMEM_CFG_AHB_CBCR_OUTM(m,v) \
+        out_dword_masked_ns(HWIO_GCC_IMEM_CFG_AHB_CBCR_ADDR,m,v,HWIO_GCC_IMEM_CFG_AHB_CBCR_IN)
+#define HWIO_GCC_IMEM_CFG_AHB_CBCR_CLK_OFF_BMSK                                                          0x80000000
+#define HWIO_GCC_IMEM_CFG_AHB_CBCR_CLK_OFF_SHFT                                                                0x1f
+#define HWIO_GCC_IMEM_CFG_AHB_CBCR_IGNORE_ALL_ARES_BMSK                                                   0x1000000
+#define HWIO_GCC_IMEM_CFG_AHB_CBCR_IGNORE_ALL_ARES_SHFT                                                        0x18
+#define HWIO_GCC_IMEM_CFG_AHB_CBCR_IGNORE_ALL_CLK_DIS_BMSK                                                 0x800000
+#define HWIO_GCC_IMEM_CFG_AHB_CBCR_IGNORE_ALL_CLK_DIS_SHFT                                                     0x17
+#define HWIO_GCC_IMEM_CFG_AHB_CBCR_CLK_DIS_BMSK                                                            0x400000
+#define HWIO_GCC_IMEM_CFG_AHB_CBCR_CLK_DIS_SHFT                                                                0x16
+#define HWIO_GCC_IMEM_CFG_AHB_CBCR_IGNORE_RPMH_CLK_DIS_BMSK                                                0x100000
+#define HWIO_GCC_IMEM_CFG_AHB_CBCR_IGNORE_RPMH_CLK_DIS_SHFT                                                    0x14
+#define HWIO_GCC_IMEM_CFG_AHB_CBCR_CLK_ARES_BMSK                                                                0x4
+#define HWIO_GCC_IMEM_CFG_AHB_CBCR_CLK_ARES_SHFT                                                                0x2
+#define HWIO_GCC_IMEM_CFG_AHB_CBCR_CLK_ARES_NO_RESET_FVAL                                                       0x0
+#define HWIO_GCC_IMEM_CFG_AHB_CBCR_CLK_ARES_RESET_FVAL                                                          0x1
+#define HWIO_GCC_IMEM_CFG_AHB_CBCR_CLK_ENABLE_BMSK                                                              0x1
+#define HWIO_GCC_IMEM_CFG_AHB_CBCR_CLK_ENABLE_SHFT                                                              0x0
+#define HWIO_GCC_IMEM_CFG_AHB_CBCR_CLK_ENABLE_DISABLE_FVAL                                                      0x0
+#define HWIO_GCC_IMEM_CFG_AHB_CBCR_CLK_ENABLE_ENABLE_FVAL                                                       0x1
+
+#define HWIO_GCC_MMU_BCR_ADDR                                                                            (GCC_CLK_CTL_REG_REG_BASE      + 0x00004000)
+#define HWIO_GCC_MMU_BCR_PHYS                                                                            (GCC_CLK_CTL_REG_REG_BASE_PHYS + 0x00004000)
+#define HWIO_GCC_MMU_BCR_OFFS                                                                            (GCC_CLK_CTL_REG_REG_BASE_OFFS + 0x00004000)
+#define HWIO_GCC_MMU_BCR_RMSK                                                                                   0x1
+#define HWIO_GCC_MMU_BCR_ATTR                                                                                   0x3
+#define HWIO_GCC_MMU_BCR_IN          \
+        in_dword_masked(HWIO_GCC_MMU_BCR_ADDR, HWIO_GCC_MMU_BCR_RMSK)
+#define HWIO_GCC_MMU_BCR_INM(m)      \
+        in_dword_masked(HWIO_GCC_MMU_BCR_ADDR, m)
+#define HWIO_GCC_MMU_BCR_OUT(v)      \
+        out_dword(HWIO_GCC_MMU_BCR_ADDR,v)
+#define HWIO_GCC_MMU_BCR_OUTM(m,v) \
+        out_dword_masked_ns(HWIO_GCC_MMU_BCR_ADDR,m,v,HWIO_GCC_MMU_BCR_IN)
+#define HWIO_GCC_MMU_BCR_BLK_ARES_BMSK                                                                          0x1
+#define HWIO_GCC_MMU_BCR_BLK_ARES_SHFT                                                                          0x0
+#define HWIO_GCC_MMU_BCR_BLK_ARES_DISABLE_FVAL                                                                  0x0
+#define HWIO_GCC_MMU_BCR_BLK_ARES_ENABLE_FVAL                                                                   0x1
+
+#define HWIO_GCC_SYS_NOC_TCU_CBCR_ADDR                                                                   (GCC_CLK_CTL_REG_REG_BASE      + 0x00004004)
+#define HWIO_GCC_SYS_NOC_TCU_CBCR_PHYS                                                                   (GCC_CLK_CTL_REG_REG_BASE_PHYS + 0x00004004)
+#define HWIO_GCC_SYS_NOC_TCU_CBCR_OFFS                                                                   (GCC_CLK_CTL_REG_REG_BASE_OFFS + 0x00004004)
+#define HWIO_GCC_SYS_NOC_TCU_CBCR_RMSK                                                                   0x81d0000f
+#define HWIO_GCC_SYS_NOC_TCU_CBCR_ATTR                                                                          0x3
+#define HWIO_GCC_SYS_NOC_TCU_CBCR_IN          \
+        in_dword_masked(HWIO_GCC_SYS_NOC_TCU_CBCR_ADDR, HWIO_GCC_SYS_NOC_TCU_CBCR_RMSK)
+#define HWIO_GCC_SYS_NOC_TCU_CBCR_INM(m)      \
+        in_dword_masked(HWIO_GCC_SYS_NOC_TCU_CBCR_ADDR, m)
+#define HWIO_GCC_SYS_NOC_TCU_CBCR_OUT(v)      \
+        out_dword(HWIO_GCC_SYS_NOC_TCU_CBCR_ADDR,v)
+#define HWIO_GCC_SYS_NOC_TCU_CBCR_OUTM(m,v) \
+        out_dword_masked_ns(HWIO_GCC_SYS_NOC_TCU_CBCR_ADDR,m,v,HWIO_GCC_SYS_NOC_TCU_CBCR_IN)
+#define HWIO_GCC_SYS_NOC_TCU_CBCR_CLK_OFF_BMSK                                                           0x80000000
+#define HWIO_GCC_SYS_NOC_TCU_CBCR_CLK_OFF_SHFT                                                                 0x1f
+#define HWIO_GCC_SYS_NOC_TCU_CBCR_IGNORE_ALL_ARES_BMSK                                                    0x1000000
+#define HWIO_GCC_SYS_NOC_TCU_CBCR_IGNORE_ALL_ARES_SHFT                                                         0x18
+#define HWIO_GCC_SYS_NOC_TCU_CBCR_IGNORE_ALL_CLK_DIS_BMSK                                                  0x800000
+#define HWIO_GCC_SYS_NOC_TCU_CBCR_IGNORE_ALL_CLK_DIS_SHFT                                                      0x17
+#define HWIO_GCC_SYS_NOC_TCU_CBCR_CLK_DIS_BMSK                                                             0x400000
+#define HWIO_GCC_SYS_NOC_TCU_CBCR_CLK_DIS_SHFT                                                                 0x16
+#define HWIO_GCC_SYS_NOC_TCU_CBCR_IGNORE_RPMH_CLK_DIS_BMSK                                                 0x100000
+#define HWIO_GCC_SYS_NOC_TCU_CBCR_IGNORE_RPMH_CLK_DIS_SHFT                                                     0x14
+#define HWIO_GCC_SYS_NOC_TCU_CBCR_SW_ONLY_EN_BMSK                                                               0x8
+#define HWIO_GCC_SYS_NOC_TCU_CBCR_SW_ONLY_EN_SHFT                                                               0x3
+#define HWIO_GCC_SYS_NOC_TCU_CBCR_CLK_ARES_BMSK                                                                 0x4
+#define HWIO_GCC_SYS_NOC_TCU_CBCR_CLK_ARES_SHFT                                                                 0x2
+#define HWIO_GCC_SYS_NOC_TCU_CBCR_CLK_ARES_NO_RESET_FVAL                                                        0x0
+#define HWIO_GCC_SYS_NOC_TCU_CBCR_CLK_ARES_RESET_FVAL                                                           0x1
+#define HWIO_GCC_SYS_NOC_TCU_CBCR_HW_CTL_BMSK                                                                   0x2
+#define HWIO_GCC_SYS_NOC_TCU_CBCR_HW_CTL_SHFT                                                                   0x1
+#define HWIO_GCC_SYS_NOC_TCU_CBCR_HW_CTL_DISABLE_FVAL                                                           0x0
+#define HWIO_GCC_SYS_NOC_TCU_CBCR_HW_CTL_ENABLE_FVAL                                                            0x1
+#define HWIO_GCC_SYS_NOC_TCU_CBCR_CLK_ENABLE_BMSK                                                               0x1
+#define HWIO_GCC_SYS_NOC_TCU_CBCR_CLK_ENABLE_SHFT                                                               0x0
+#define HWIO_GCC_SYS_NOC_TCU_CBCR_CLK_ENABLE_DISABLE_FVAL                                                       0x0
+#define HWIO_GCC_SYS_NOC_TCU_CBCR_CLK_ENABLE_ENABLE_FVAL                                                        0x1
+
+#define HWIO_GCC_MMU_TCU_CBCR_ADDR                                                                       (GCC_CLK_CTL_REG_REG_BASE      + 0x00004008)
+#define HWIO_GCC_MMU_TCU_CBCR_PHYS                                                                       (GCC_CLK_CTL_REG_REG_BASE_PHYS + 0x00004008)
+#define HWIO_GCC_MMU_TCU_CBCR_OFFS                                                                       (GCC_CLK_CTL_REG_REG_BASE_OFFS + 0x00004008)
+#define HWIO_GCC_MMU_TCU_CBCR_RMSK                                                                       0x81d07fff
+#define HWIO_GCC_MMU_TCU_CBCR_ATTR                                                                              0x3
+#define HWIO_GCC_MMU_TCU_CBCR_IN          \
+        in_dword_masked(HWIO_GCC_MMU_TCU_CBCR_ADDR, HWIO_GCC_MMU_TCU_CBCR_RMSK)
+#define HWIO_GCC_MMU_TCU_CBCR_INM(m)      \
+        in_dword_masked(HWIO_GCC_MMU_TCU_CBCR_ADDR, m)
+#define HWIO_GCC_MMU_TCU_CBCR_OUT(v)      \
+        out_dword(HWIO_GCC_MMU_TCU_CBCR_ADDR,v)
+#define HWIO_GCC_MMU_TCU_CBCR_OUTM(m,v) \
+        out_dword_masked_ns(HWIO_GCC_MMU_TCU_CBCR_ADDR,m,v,HWIO_GCC_MMU_TCU_CBCR_IN)
+#define HWIO_GCC_MMU_TCU_CBCR_CLK_OFF_BMSK                                                               0x80000000
+#define HWIO_GCC_MMU_TCU_CBCR_CLK_OFF_SHFT                                                                     0x1f
+#define HWIO_GCC_MMU_TCU_CBCR_IGNORE_ALL_ARES_BMSK                                                        0x1000000
+#define HWIO_GCC_MMU_TCU_CBCR_IGNORE_ALL_ARES_SHFT                                                             0x18
+#define HWIO_GCC_MMU_TCU_CBCR_IGNORE_ALL_CLK_DIS_BMSK                                                      0x800000
+#define HWIO_GCC_MMU_TCU_CBCR_IGNORE_ALL_CLK_DIS_SHFT                                                          0x17
+#define HWIO_GCC_MMU_TCU_CBCR_CLK_DIS_BMSK                                                                 0x400000
+#define HWIO_GCC_MMU_TCU_CBCR_CLK_DIS_SHFT                                                                     0x16
+#define HWIO_GCC_MMU_TCU_CBCR_IGNORE_RPMH_CLK_DIS_BMSK                                                     0x100000
+#define HWIO_GCC_MMU_TCU_CBCR_IGNORE_RPMH_CLK_DIS_SHFT                                                         0x14
+#define HWIO_GCC_MMU_TCU_CBCR_FORCE_MEM_CORE_ON_BMSK                                                         0x4000
+#define HWIO_GCC_MMU_TCU_CBCR_FORCE_MEM_CORE_ON_SHFT                                                            0xe
+#define HWIO_GCC_MMU_TCU_CBCR_FORCE_MEM_CORE_ON_FORCE_DISABLE_FVAL                                              0x0
+#define HWIO_GCC_MMU_TCU_CBCR_FORCE_MEM_CORE_ON_FORCE_ENABLE_FVAL                                               0x1
+#define HWIO_GCC_MMU_TCU_CBCR_FORCE_MEM_PERIPH_ON_BMSK                                                       0x2000
+#define HWIO_GCC_MMU_TCU_CBCR_FORCE_MEM_PERIPH_ON_SHFT                                                          0xd
+#define HWIO_GCC_MMU_TCU_CBCR_FORCE_MEM_PERIPH_ON_FORCE_DISABLE_FVAL                                            0x0
+#define HWIO_GCC_MMU_TCU_CBCR_FORCE_MEM_PERIPH_ON_FORCE_ENABLE_FVAL                                             0x1
+#define HWIO_GCC_MMU_TCU_CBCR_FORCE_MEM_PERIPH_OFF_BMSK                                                      0x1000
+#define HWIO_GCC_MMU_TCU_CBCR_FORCE_MEM_PERIPH_OFF_SHFT                                                         0xc
+#define HWIO_GCC_MMU_TCU_CBCR_FORCE_MEM_PERIPH_OFF_FORCE_DISABLE_FVAL                                           0x0
+#define HWIO_GCC_MMU_TCU_CBCR_FORCE_MEM_PERIPH_OFF_FORCE_ENABLE_FVAL                                            0x1
+#define HWIO_GCC_MMU_TCU_CBCR_WAKEUP_BMSK                                                                     0xf00
+#define HWIO_GCC_MMU_TCU_CBCR_WAKEUP_SHFT                                                                       0x8
+#define HWIO_GCC_MMU_TCU_CBCR_WAKEUP_CLOCK0_FVAL                                                                0x0
+#define HWIO_GCC_MMU_TCU_CBCR_WAKEUP_CLOCK1_FVAL                                                                0x1
+#define HWIO_GCC_MMU_TCU_CBCR_WAKEUP_CLOCK2_FVAL                                                                0x2
+#define HWIO_GCC_MMU_TCU_CBCR_WAKEUP_CLOCK3_FVAL                                                                0x3
+#define HWIO_GCC_MMU_TCU_CBCR_WAKEUP_CLOCK4_FVAL                                                                0x4
+#define HWIO_GCC_MMU_TCU_CBCR_WAKEUP_CLOCK5_FVAL                                                                0x5
+#define HWIO_GCC_MMU_TCU_CBCR_WAKEUP_CLOCK6_FVAL                                                                0x6
+#define HWIO_GCC_MMU_TCU_CBCR_WAKEUP_CLOCK7_FVAL                                                                0x7
+#define HWIO_GCC_MMU_TCU_CBCR_WAKEUP_CLOCK8_FVAL                                                                0x8
+#define HWIO_GCC_MMU_TCU_CBCR_WAKEUP_CLOCK9_FVAL                                                                0x9
+#define HWIO_GCC_MMU_TCU_CBCR_WAKEUP_CLOCK10_FVAL                                                               0xa
+#define HWIO_GCC_MMU_TCU_CBCR_WAKEUP_CLOCK11_FVAL                                                               0xb
+#define HWIO_GCC_MMU_TCU_CBCR_WAKEUP_CLOCK12_FVAL                                                               0xc
+#define HWIO_GCC_MMU_TCU_CBCR_WAKEUP_CLOCK13_FVAL                                                               0xd
+#define HWIO_GCC_MMU_TCU_CBCR_WAKEUP_CLOCK14_FVAL                                                               0xe
+#define HWIO_GCC_MMU_TCU_CBCR_WAKEUP_CLOCK15_FVAL                                                               0xf
+#define HWIO_GCC_MMU_TCU_CBCR_SLEEP_BMSK                                                                       0xf0
+#define HWIO_GCC_MMU_TCU_CBCR_SLEEP_SHFT                                                                        0x4
+#define HWIO_GCC_MMU_TCU_CBCR_SLEEP_CLOCK0_FVAL                                                                 0x0
+#define HWIO_GCC_MMU_TCU_CBCR_SLEEP_CLOCK1_FVAL                                                                 0x1
+#define HWIO_GCC_MMU_TCU_CBCR_SLEEP_CLOCK2_FVAL                                                                 0x2
+#define HWIO_GCC_MMU_TCU_CBCR_SLEEP_CLOCK3_FVAL                                                                 0x3
+#define HWIO_GCC_MMU_TCU_CBCR_SLEEP_CLOCK4_FVAL                                                                 0x4
+#define HWIO_GCC_MMU_TCU_CBCR_SLEEP_CLOCK5_FVAL                                                                 0x5
+#define HWIO_GCC_MMU_TCU_CBCR_SLEEP_CLOCK6_FVAL                                                                 0x6
+#define HWIO_GCC_MMU_TCU_CBCR_SLEEP_CLOCK7_FVAL                                                                 0x7
+#define HWIO_GCC_MMU_TCU_CBCR_SLEEP_CLOCK8_FVAL                                                                 0x8
+#define HWIO_GCC_MMU_TCU_CBCR_SLEEP_CLOCK9_FVAL                                                                 0x9
+#define HWIO_GCC_MMU_TCU_CBCR_SLEEP_CLOCK10_FVAL                                                                0xa
+#define HWIO_GCC_MMU_TCU_CBCR_SLEEP_CLOCK11_FVAL                                                                0xb
+#define HWIO_GCC_MMU_TCU_CBCR_SLEEP_CLOCK12_FVAL                                                                0xc
+#define HWIO_GCC_MMU_TCU_CBCR_SLEEP_CLOCK13_FVAL                                                                0xd
+#define HWIO_GCC_MMU_TCU_CBCR_SLEEP_CLOCK14_FVAL                                                                0xe
+#define HWIO_GCC_MMU_TCU_CBCR_SLEEP_CLOCK15_FVAL                                                                0xf
+#define HWIO_GCC_MMU_TCU_CBCR_SW_ONLY_EN_BMSK                                                                   0x8
+#define HWIO_GCC_MMU_TCU_CBCR_SW_ONLY_EN_SHFT                                                                   0x3
+#define HWIO_GCC_MMU_TCU_CBCR_CLK_ARES_BMSK                                                                     0x4
+#define HWIO_GCC_MMU_TCU_CBCR_CLK_ARES_SHFT                                                                     0x2
+#define HWIO_GCC_MMU_TCU_CBCR_CLK_ARES_NO_RESET_FVAL                                                            0x0
+#define HWIO_GCC_MMU_TCU_CBCR_CLK_ARES_RESET_FVAL                                                               0x1
+#define HWIO_GCC_MMU_TCU_CBCR_HW_CTL_BMSK                                                                       0x2
+#define HWIO_GCC_MMU_TCU_CBCR_HW_CTL_SHFT                                                                       0x1
+#define HWIO_GCC_MMU_TCU_CBCR_HW_CTL_DISABLE_FVAL                                                               0x0
+#define HWIO_GCC_MMU_TCU_CBCR_HW_CTL_ENABLE_FVAL                                                                0x1
+#define HWIO_GCC_MMU_TCU_CBCR_CLK_ENABLE_BMSK                                                                   0x1
+#define HWIO_GCC_MMU_TCU_CBCR_CLK_ENABLE_SHFT                                                                   0x0
+#define HWIO_GCC_MMU_TCU_CBCR_CLK_ENABLE_DISABLE_FVAL                                                           0x0
+#define HWIO_GCC_MMU_TCU_CBCR_CLK_ENABLE_ENABLE_FVAL                                                            0x1
+
+#define HWIO_GCC_MMU_TCU_SREGR_ADDR                                                                      (GCC_CLK_CTL_REG_REG_BASE      + 0x0000400c)
+#define HWIO_GCC_MMU_TCU_SREGR_PHYS                                                                      (GCC_CLK_CTL_REG_REG_BASE_PHYS + 0x0000400c)
+#define HWIO_GCC_MMU_TCU_SREGR_OFFS                                                                      (GCC_CLK_CTL_REG_REG_BASE_OFFS + 0x0000400c)
+#define HWIO_GCC_MMU_TCU_SREGR_RMSK                                                                      0xfffffffe
+#define HWIO_GCC_MMU_TCU_SREGR_ATTR                                                                             0x3
+#define HWIO_GCC_MMU_TCU_SREGR_IN          \
+        in_dword_masked(HWIO_GCC_MMU_TCU_SREGR_ADDR, HWIO_GCC_MMU_TCU_SREGR_RMSK)
+#define HWIO_GCC_MMU_TCU_SREGR_INM(m)      \
+        in_dword_masked(HWIO_GCC_MMU_TCU_SREGR_ADDR, m)
+#define HWIO_GCC_MMU_TCU_SREGR_OUT(v)      \
+        out_dword(HWIO_GCC_MMU_TCU_SREGR_ADDR,v)
+#define HWIO_GCC_MMU_TCU_SREGR_OUTM(m,v) \
+        out_dword_masked_ns(HWIO_GCC_MMU_TCU_SREGR_ADDR,m,v,HWIO_GCC_MMU_TCU_SREGR_IN)
+#define HWIO_GCC_MMU_TCU_SREGR_SREG_PSCBC_SPARE_CTRL_OUT_BMSK                                            0xff000000
+#define HWIO_GCC_MMU_TCU_SREGR_SREG_PSCBC_SPARE_CTRL_OUT_SHFT                                                  0x18
+#define HWIO_GCC_MMU_TCU_SREGR_SREG_PSCBC_SPARE_CTRL_IN_BMSK                                               0xff0000
+#define HWIO_GCC_MMU_TCU_SREGR_SREG_PSCBC_SPARE_CTRL_IN_SHFT                                                   0x10
+#define HWIO_GCC_MMU_TCU_SREGR_IGNORE_GDSC_PWR_DWN_CSR_BMSK                                                  0x8000
+#define HWIO_GCC_MMU_TCU_SREGR_IGNORE_GDSC_PWR_DWN_CSR_SHFT                                                     0xf
+#define HWIO_GCC_MMU_TCU_SREGR_IGNORE_GDSC_PWR_DWN_CSR_NO_IGNORE_FVAL                                           0x0
+#define HWIO_GCC_MMU_TCU_SREGR_IGNORE_GDSC_PWR_DWN_CSR_IGNORE_FVAL                                              0x1
+#define HWIO_GCC_MMU_TCU_SREGR_PSCBC_SLP_STG_MODE_CSR_BMSK                                                   0x4000
+#define HWIO_GCC_MMU_TCU_SREGR_PSCBC_SLP_STG_MODE_CSR_SHFT                                                      0xe
+#define HWIO_GCC_MMU_TCU_SREGR_PSCBC_SLP_STG_MODE_CSR_SREG_PSCBC_MODE_FVAL                                      0x0
+#define HWIO_GCC_MMU_TCU_SREGR_PSCBC_SLP_STG_MODE_CSR_PSCBC_SLP_STG_MODE_FVAL                                   0x1
+#define HWIO_GCC_MMU_TCU_SREGR_MEM_CPH_RST_SW_OVERRIDE_BMSK                                                  0x2000
+#define HWIO_GCC_MMU_TCU_SREGR_MEM_CPH_RST_SW_OVERRIDE_SHFT                                                     0xd
+#define HWIO_GCC_MMU_TCU_SREGR_MEM_CPH_RST_SW_OVERRIDE_NO_OVERRIDE_FVAL                                         0x0
+#define HWIO_GCC_MMU_TCU_SREGR_MEM_CPH_RST_SW_OVERRIDE_OVERRIDE_FVAL                                            0x1
+#define HWIO_GCC_MMU_TCU_SREGR_SW_SM_PSCBC_SEQ_IN_OVERRIDE_BMSK                                              0x1000
+#define HWIO_GCC_MMU_TCU_SREGR_SW_SM_PSCBC_SEQ_IN_OVERRIDE_SHFT                                                 0xc
+#define HWIO_GCC_MMU_TCU_SREGR_SW_SM_PSCBC_SEQ_IN_OVERRIDE_NO_RESET_FVAL                                        0x0
+#define HWIO_GCC_MMU_TCU_SREGR_SW_SM_PSCBC_SEQ_IN_OVERRIDE_RESET_FVAL                                           0x1
+#define HWIO_GCC_MMU_TCU_SREGR_MEM_CORE_ON_ACK_BMSK                                                           0x800
+#define HWIO_GCC_MMU_TCU_SREGR_MEM_CORE_ON_ACK_SHFT                                                             0xb
+#define HWIO_GCC_MMU_TCU_SREGR_MEM_PERIPH_ON_ACK_BMSK                                                         0x400
+#define HWIO_GCC_MMU_TCU_SREGR_MEM_PERIPH_ON_ACK_SHFT                                                           0xa
+#define HWIO_GCC_MMU_TCU_SREGR_SW_DIV_RATIO_SLP_STG_CLK_BMSK                                                  0x300
+#define HWIO_GCC_MMU_TCU_SREGR_SW_DIV_RATIO_SLP_STG_CLK_SHFT                                                    0x8
+#define HWIO_GCC_MMU_TCU_SREGR_SW_DIV_RATIO_SLP_STG_CLK_DIV_BY_1_FVAL                                           0x0
+#define HWIO_GCC_MMU_TCU_SREGR_SW_DIV_RATIO_SLP_STG_CLK_DIV_BY_2_FVAL                                           0x1
+#define HWIO_GCC_MMU_TCU_SREGR_SW_DIV_RATIO_SLP_STG_CLK_DIV_BY_4_FVAL                                           0x2
+#define HWIO_GCC_MMU_TCU_SREGR_SW_DIV_RATIO_SLP_STG_CLK_DIV_BY_8_FVAL                                           0x3
+#define HWIO_GCC_MMU_TCU_SREGR_MEM_CPH_ENABLE_BMSK                                                             0x80
+#define HWIO_GCC_MMU_TCU_SREGR_MEM_CPH_ENABLE_SHFT                                                              0x7
+#define HWIO_GCC_MMU_TCU_SREGR_MEM_CPH_ENABLE_DISABLE_FVAL                                                      0x0
+#define HWIO_GCC_MMU_TCU_SREGR_MEM_CPH_ENABLE_ENABLE_FVAL                                                       0x1
+#define HWIO_GCC_MMU_TCU_SREGR_FORCE_CLK_ON_BMSK                                                               0x40
+#define HWIO_GCC_MMU_TCU_SREGR_FORCE_CLK_ON_SHFT                                                                0x6
+#define HWIO_GCC_MMU_TCU_SREGR_FORCE_CLK_ON_NO_FORCE_FVAL                                                       0x0
+#define HWIO_GCC_MMU_TCU_SREGR_FORCE_CLK_ON_FORCE_ENABLE_FVAL                                                   0x1
+#define HWIO_GCC_MMU_TCU_SREGR_SW_RST_SEL_SLP_STG_BMSK                                                         0x20
+#define HWIO_GCC_MMU_TCU_SREGR_SW_RST_SEL_SLP_STG_SHFT                                                          0x5
+#define HWIO_GCC_MMU_TCU_SREGR_SW_RST_SEL_SLP_STG_SELECT_THE_HARDWARE_ARES_FVAL                                 0x0
+#define HWIO_GCC_MMU_TCU_SREGR_SW_RST_SEL_SLP_STG_SELECT_THE_SW_RST_SLP_STG_BIT_FVAL                            0x1
+#define HWIO_GCC_MMU_TCU_SREGR_SW_RST_SLP_STG_BMSK                                                             0x10
+#define HWIO_GCC_MMU_TCU_SREGR_SW_RST_SLP_STG_SHFT                                                              0x4
+#define HWIO_GCC_MMU_TCU_SREGR_SW_RST_SLP_STG_DE_ASSERTION_OF_THE_RESET_FVAL                                    0x0
+#define HWIO_GCC_MMU_TCU_SREGR_SW_RST_SLP_STG_ASSERTION_OF_THE_RESET_FVAL                                       0x1
+#define HWIO_GCC_MMU_TCU_SREGR_SW_CTRL_PWR_DOWN_BMSK                                                            0x8
+#define HWIO_GCC_MMU_TCU_SREGR_SW_CTRL_PWR_DOWN_SHFT                                                            0x3
+#define HWIO_GCC_MMU_TCU_SREGR_SW_CTRL_PWR_DOWN_NO_SW_CTRL_FVAL                                                 0x0
+#define HWIO_GCC_MMU_TCU_SREGR_SW_CTRL_PWR_DOWN_SW_CTRL_FVAL                                                    0x1
+#define HWIO_GCC_MMU_TCU_SREGR_SW_CLK_EN_SEL_SLP_STG_BMSK                                                       0x4
+#define HWIO_GCC_MMU_TCU_SREGR_SW_CLK_EN_SEL_SLP_STG_SHFT                                                       0x2
+#define HWIO_GCC_MMU_TCU_SREGR_SW_CLK_EN_SEL_SLP_STG_SLP_STG_CLK_GATE_CONTROLD_BY_HW_FSM_FVAL                   0x0
+#define HWIO_GCC_MMU_TCU_SREGR_SW_CLK_EN_SEL_SLP_STG_SLP_STG_CLK_GATE_CONTROLD_BY_SW_CLK_EN_SLP_STG_BIT_FVAL        0x1
+#define HWIO_GCC_MMU_TCU_SREGR_SW_CLK_EN_SLP_STG_BMSK                                                           0x2
+#define HWIO_GCC_MMU_TCU_SREGR_SW_CLK_EN_SLP_STG_SHFT                                                           0x1
+#define HWIO_GCC_MMU_TCU_SREGR_SW_CLK_EN_SLP_STG_SLP_STG_CLOCK_DISABLE_FVAL                                     0x0
+#define HWIO_GCC_MMU_TCU_SREGR_SW_CLK_EN_SLP_STG_SLP_STG_CLOCK_ENABLE_FVAL                                      0x1
+
+#define HWIO_GCC_RPMH_SHUB_CMD_DFSR_ADDR                                                                 (GCC_CLK_CTL_REG_REG_BASE      + 0x00004024)
+#define HWIO_GCC_RPMH_SHUB_CMD_DFSR_PHYS                                                                 (GCC_CLK_CTL_REG_REG_BASE_PHYS + 0x00004024)
+#define HWIO_GCC_RPMH_SHUB_CMD_DFSR_OFFS                                                                 (GCC_CLK_CTL_REG_REG_BASE_OFFS + 0x00004024)
+#define HWIO_GCC_RPMH_SHUB_CMD_DFSR_RMSK                                                                    0xfffff
+#define HWIO_GCC_RPMH_SHUB_CMD_DFSR_ATTR                                                                        0x3
+#define HWIO_GCC_RPMH_SHUB_CMD_DFSR_IN          \
+        in_dword_masked(HWIO_GCC_RPMH_SHUB_CMD_DFSR_ADDR, HWIO_GCC_RPMH_SHUB_CMD_DFSR_RMSK)
+#define HWIO_GCC_RPMH_SHUB_CMD_DFSR_INM(m)      \
+        in_dword_masked(HWIO_GCC_RPMH_SHUB_CMD_DFSR_ADDR, m)
+#define HWIO_GCC_RPMH_SHUB_CMD_DFSR_OUT(v)      \
+        out_dword(HWIO_GCC_RPMH_SHUB_CMD_DFSR_ADDR,v)
+#define HWIO_GCC_RPMH_SHUB_CMD_DFSR_OUTM(m,v) \
+        out_dword_masked_ns(HWIO_GCC_RPMH_SHUB_CMD_DFSR_ADDR,m,v,HWIO_GCC_RPMH_SHUB_CMD_DFSR_IN)
+#define HWIO_GCC_RPMH_SHUB_CMD_DFSR_RCG_SW_CTRL_BMSK                                                        0xf8000
+#define HWIO_GCC_RPMH_SHUB_CMD_DFSR_RCG_SW_CTRL_SHFT                                                            0xf
+#define HWIO_GCC_RPMH_SHUB_CMD_DFSR_SW_PERF_STATE_BMSK                                                       0x7800
+#define HWIO_GCC_RPMH_SHUB_CMD_DFSR_SW_PERF_STATE_SHFT                                                          0xb
+#define HWIO_GCC_RPMH_SHUB_CMD_DFSR_SW_OVERRIDE_BMSK                                                          0x400
+#define HWIO_GCC_RPMH_SHUB_CMD_DFSR_SW_OVERRIDE_SHFT                                                            0xa
+#define HWIO_GCC_RPMH_SHUB_CMD_DFSR_PERF_STATE_UPDATE_STATUS_BMSK                                             0x200
+#define HWIO_GCC_RPMH_SHUB_CMD_DFSR_PERF_STATE_UPDATE_STATUS_SHFT                                               0x9
+#define HWIO_GCC_RPMH_SHUB_CMD_DFSR_DFS_FSM_STATE_BMSK                                                        0x1c0
+#define HWIO_GCC_RPMH_SHUB_CMD_DFSR_DFS_FSM_STATE_SHFT                                                          0x6
+#define HWIO_GCC_RPMH_SHUB_CMD_DFSR_HW_CLK_CONTROL_BMSK                                                        0x20
+#define HWIO_GCC_RPMH_SHUB_CMD_DFSR_HW_CLK_CONTROL_SHFT                                                         0x5
+#define HWIO_GCC_RPMH_SHUB_CMD_DFSR_CURR_PERF_STATE_BMSK                                                       0x1e
+#define HWIO_GCC_RPMH_SHUB_CMD_DFSR_CURR_PERF_STATE_SHFT                                                        0x1
+#define HWIO_GCC_RPMH_SHUB_CMD_DFSR_DFS_EN_BMSK                                                                 0x1
+#define HWIO_GCC_RPMH_SHUB_CMD_DFSR_DFS_EN_SHFT                                                                 0x0
+#define HWIO_GCC_RPMH_SHUB_CMD_DFSR_DFS_EN_DISABLE_FVAL                                                         0x0
+#define HWIO_GCC_RPMH_SHUB_CMD_DFSR_DFS_EN_ENABLE_FVAL                                                          0x1
+
+#define HWIO_GCC_RPMH_SHUB_MMU_TCU_PERF0_DFSR_ADDR                                                       (GCC_CLK_CTL_REG_REG_BASE      + 0x0000402c)
+#define HWIO_GCC_RPMH_SHUB_MMU_TCU_PERF0_DFSR_PHYS                                                       (GCC_CLK_CTL_REG_REG_BASE_PHYS + 0x0000402c)
+#define HWIO_GCC_RPMH_SHUB_MMU_TCU_PERF0_DFSR_OFFS                                                       (GCC_CLK_CTL_REG_REG_BASE_OFFS + 0x0000402c)
+#define HWIO_GCC_RPMH_SHUB_MMU_TCU_PERF0_DFSR_RMSK                                                            0x71f
+#define HWIO_GCC_RPMH_SHUB_MMU_TCU_PERF0_DFSR_ATTR                                                              0x3
+#define HWIO_GCC_RPMH_SHUB_MMU_TCU_PERF0_DFSR_IN          \
+        in_dword_masked(HWIO_GCC_RPMH_SHUB_MMU_TCU_PERF0_DFSR_ADDR, HWIO_GCC_RPMH_SHUB_MMU_TCU_PERF0_DFSR_RMSK)
+#define HWIO_GCC_RPMH_SHUB_MMU_TCU_PERF0_DFSR_INM(m)      \
+        in_dword_masked(HWIO_GCC_RPMH_SHUB_MMU_TCU_PERF0_DFSR_ADDR, m)
+#define HWIO_GCC_RPMH_SHUB_MMU_TCU_PERF0_DFSR_OUT(v)      \
+        out_dword(HWIO_GCC_RPMH_SHUB_MMU_TCU_PERF0_DFSR_ADDR,v)
+#define HWIO_GCC_RPMH_SHUB_MMU_TCU_PERF0_DFSR_OUTM(m,v) \
+        out_dword_masked_ns(HWIO_GCC_RPMH_SHUB_MMU_TCU_PERF0_DFSR_ADDR,m,v,HWIO_GCC_RPMH_SHUB_MMU_TCU_PERF0_DFSR_IN)
+#define HWIO_GCC_RPMH_SHUB_MMU_TCU_PERF0_DFSR_SRC_SEL_BMSK                                                    0x700
+#define HWIO_GCC_RPMH_SHUB_MMU_TCU_PERF0_DFSR_SRC_SEL_SHFT                                                      0x8
+#define HWIO_GCC_RPMH_SHUB_MMU_TCU_PERF0_DFSR_SRC_SEL_SRC0_FVAL                                                 0x0
+#define HWIO_GCC_RPMH_SHUB_MMU_TCU_PERF0_DFSR_SRC_SEL_SRC1_FVAL                                                 0x1
+#define HWIO_GCC_RPMH_SHUB_MMU_TCU_PERF0_DFSR_SRC_SEL_SRC2_FVAL                                                 0x2
+#define HWIO_GCC_RPMH_SHUB_MMU_TCU_PERF0_DFSR_SRC_SEL_SRC3_FVAL                                                 0x3
+#define HWIO_GCC_RPMH_SHUB_MMU_TCU_PERF0_DFSR_SRC_SEL_SRC4_FVAL                                                 0x4
+#define HWIO_GCC_RPMH_SHUB_MMU_TCU_PERF0_DFSR_SRC_SEL_SRC5_FVAL                                                 0x5
+#define HWIO_GCC_RPMH_SHUB_MMU_TCU_PERF0_DFSR_SRC_SEL_SRC6_FVAL                                                 0x6
+#define HWIO_GCC_RPMH_SHUB_MMU_TCU_PERF0_DFSR_SRC_SEL_SRC7_FVAL                                                 0x7
+#define HWIO_GCC_RPMH_SHUB_MMU_TCU_PERF0_DFSR_SRC_DIV_BMSK                                                     0x1f
+#define HWIO_GCC_RPMH_SHUB_MMU_TCU_PERF0_DFSR_SRC_DIV_SHFT                                                      0x0
+#define HWIO_GCC_RPMH_SHUB_MMU_TCU_PERF0_DFSR_SRC_DIV_BYPASS_FVAL                                               0x0
+#define HWIO_GCC_RPMH_SHUB_MMU_TCU_PERF0_DFSR_SRC_DIV_DIV1_FVAL                                                 0x1
+#define HWIO_GCC_RPMH_SHUB_MMU_TCU_PERF0_DFSR_SRC_DIV_DIV1_5_FVAL                                               0x2
+#define HWIO_GCC_RPMH_SHUB_MMU_TCU_PERF0_DFSR_SRC_DIV_DIV2_FVAL                                                 0x3
+#define HWIO_GCC_RPMH_SHUB_MMU_TCU_PERF0_DFSR_SRC_DIV_DIV2_5_FVAL                                               0x4
+#define HWIO_GCC_RPMH_SHUB_MMU_TCU_PERF0_DFSR_SRC_DIV_DIV3_FVAL                                                 0x5
+#define HWIO_GCC_RPMH_SHUB_MMU_TCU_PERF0_DFSR_SRC_DIV_DIV3_5_FVAL                                               0x6
+#define HWIO_GCC_RPMH_SHUB_MMU_TCU_PERF0_DFSR_SRC_DIV_DIV4_FVAL                                                 0x7
+#define HWIO_GCC_RPMH_SHUB_MMU_TCU_PERF0_DFSR_SRC_DIV_DIV4_5_FVAL                                               0x8
+#define HWIO_GCC_RPMH_SHUB_MMU_TCU_PERF0_DFSR_SRC_DIV_DIV5_FVAL                                                 0x9
+#define HWIO_GCC_RPMH_SHUB_MMU_TCU_PERF0_DFSR_SRC_DIV_DIV5_5_FVAL                                               0xa
+#define HWIO_GCC_RPMH_SHUB_MMU_TCU_PERF0_DFSR_SRC_DIV_DIV6_FVAL                                                 0xb
+#define HWIO_GCC_RPMH_SHUB_MMU_TCU_PERF0_DFSR_SRC_DIV_DIV6_5_FVAL                                               0xc
+#define HWIO_GCC_RPMH_SHUB_MMU_TCU_PERF0_DFSR_SRC_DIV_DIV7_FVAL                                                 0xd
+#define HWIO_GCC_RPMH_SHUB_MMU_TCU_PERF0_DFSR_SRC_DIV_DIV7_5_FVAL                                               0xe
+#define HWIO_GCC_RPMH_SHUB_MMU_TCU_PERF0_DFSR_SRC_DIV_DIV8_FVAL                                                 0xf
+#define HWIO_GCC_RPMH_SHUB_MMU_TCU_PERF0_DFSR_SRC_DIV_DIV8_5_FVAL                                              0x10
+#define HWIO_GCC_RPMH_SHUB_MMU_TCU_PERF0_DFSR_SRC_DIV_DIV9_FVAL                                                0x11
+#define HWIO_GCC_RPMH_SHUB_MMU_TCU_PERF0_DFSR_SRC_DIV_DIV9_5_FVAL                                              0x12
+#define HWIO_GCC_RPMH_SHUB_MMU_TCU_PERF0_DFSR_SRC_DIV_DIV10_FVAL                                               0x13
+#define HWIO_GCC_RPMH_SHUB_MMU_TCU_PERF0_DFSR_SRC_DIV_DIV10_5_FVAL                                             0x14
+#define HWIO_GCC_RPMH_SHUB_MMU_TCU_PERF0_DFSR_SRC_DIV_DIV11_FVAL                                               0x15
+#define HWIO_GCC_RPMH_SHUB_MMU_TCU_PERF0_DFSR_SRC_DIV_DIV11_5_FVAL                                             0x16
+#define HWIO_GCC_RPMH_SHUB_MMU_TCU_PERF0_DFSR_SRC_DIV_DIV12_FVAL                                               0x17
+#define HWIO_GCC_RPMH_SHUB_MMU_TCU_PERF0_DFSR_SRC_DIV_DIV12_5_FVAL                                             0x18
+#define HWIO_GCC_RPMH_SHUB_MMU_TCU_PERF0_DFSR_SRC_DIV_DIV13_FVAL                                               0x19
+#define HWIO_GCC_RPMH_SHUB_MMU_TCU_PERF0_DFSR_SRC_DIV_DIV13_5_FVAL                                             0x1a
+#define HWIO_GCC_RPMH_SHUB_MMU_TCU_PERF0_DFSR_SRC_DIV_DIV14_FVAL                                               0x1b
+#define HWIO_GCC_RPMH_SHUB_MMU_TCU_PERF0_DFSR_SRC_DIV_DIV14_5_FVAL                                             0x1c
+#define HWIO_GCC_RPMH_SHUB_MMU_TCU_PERF0_DFSR_SRC_DIV_DIV15_FVAL                                               0x1d
+#define HWIO_GCC_RPMH_SHUB_MMU_TCU_PERF0_DFSR_SRC_DIV_DIV15_5_FVAL                                             0x1e
+#define HWIO_GCC_RPMH_SHUB_MMU_TCU_PERF0_DFSR_SRC_DIV_DIV16_FVAL                                               0x1f
+
+#define HWIO_GCC_RPMH_SHUB_MMU_TCU_PERF1_DFSR_ADDR                                                       (GCC_CLK_CTL_REG_REG_BASE      + 0x00004030)
+#define HWIO_GCC_RPMH_SHUB_MMU_TCU_PERF1_DFSR_PHYS                                                       (GCC_CLK_CTL_REG_REG_BASE_PHYS + 0x00004030)
+#define HWIO_GCC_RPMH_SHUB_MMU_TCU_PERF1_DFSR_OFFS                                                       (GCC_CLK_CTL_REG_REG_BASE_OFFS + 0x00004030)
+#define HWIO_GCC_RPMH_SHUB_MMU_TCU_PERF1_DFSR_RMSK                                                            0x71f
+#define HWIO_GCC_RPMH_SHUB_MMU_TCU_PERF1_DFSR_ATTR                                                              0x3
+#define HWIO_GCC_RPMH_SHUB_MMU_TCU_PERF1_DFSR_IN          \
+        in_dword_masked(HWIO_GCC_RPMH_SHUB_MMU_TCU_PERF1_DFSR_ADDR, HWIO_GCC_RPMH_SHUB_MMU_TCU_PERF1_DFSR_RMSK)
+#define HWIO_GCC_RPMH_SHUB_MMU_TCU_PERF1_DFSR_INM(m)      \
+        in_dword_masked(HWIO_GCC_RPMH_SHUB_MMU_TCU_PERF1_DFSR_ADDR, m)
+#define HWIO_GCC_RPMH_SHUB_MMU_TCU_PERF1_DFSR_OUT(v)      \
+        out_dword(HWIO_GCC_RPMH_SHUB_MMU_TCU_PERF1_DFSR_ADDR,v)
+#define HWIO_GCC_RPMH_SHUB_MMU_TCU_PERF1_DFSR_OUTM(m,v) \
+        out_dword_masked_ns(HWIO_GCC_RPMH_SHUB_MMU_TCU_PERF1_DFSR_ADDR,m,v,HWIO_GCC_RPMH_SHUB_MMU_TCU_PERF1_DFSR_IN)
+#define HWIO_GCC_RPMH_SHUB_MMU_TCU_PERF1_DFSR_SRC_SEL_BMSK                                                    0x700
+#define HWIO_GCC_RPMH_SHUB_MMU_TCU_PERF1_DFSR_SRC_SEL_SHFT                                                      0x8
+#define HWIO_GCC_RPMH_SHUB_MMU_TCU_PERF1_DFSR_SRC_SEL_SRC0_FVAL                                                 0x0
+#define HWIO_GCC_RPMH_SHUB_MMU_TCU_PERF1_DFSR_SRC_SEL_SRC1_FVAL                                                 0x1
+#define HWIO_GCC_RPMH_SHUB_MMU_TCU_PERF1_DFSR_SRC_SEL_SRC2_FVAL                                                 0x2
+#define HWIO_GCC_RPMH_SHUB_MMU_TCU_PERF1_DFSR_SRC_SEL_SRC3_FVAL                                                 0x3
+#define HWIO_GCC_RPMH_SHUB_MMU_TCU_PERF1_DFSR_SRC_SEL_SRC4_FVAL                                                 0x4
+#define HWIO_GCC_RPMH_SHUB_MMU_TCU_PERF1_DFSR_SRC_SEL_SRC5_FVAL                                                 0x5
+#define HWIO_GCC_RPMH_SHUB_MMU_TCU_PERF1_DFSR_SRC_SEL_SRC6_FVAL                                                 0x6
+#define HWIO_GCC_RPMH_SHUB_MMU_TCU_PERF1_DFSR_SRC_SEL_SRC7_FVAL                                                 0x7
+#define HWIO_GCC_RPMH_SHUB_MMU_TCU_PERF1_DFSR_SRC_DIV_BMSK                                                     0x1f
+#define HWIO_GCC_RPMH_SHUB_MMU_TCU_PERF1_DFSR_SRC_DIV_SHFT                                                      0x0
+#define HWIO_GCC_RPMH_SHUB_MMU_TCU_PERF1_DFSR_SRC_DIV_BYPASS_FVAL                                               0x0
+#define HWIO_GCC_RPMH_SHUB_MMU_TCU_PERF1_DFSR_SRC_DIV_DIV1_FVAL                                                 0x1
+#define HWIO_GCC_RPMH_SHUB_MMU_TCU_PERF1_DFSR_SRC_DIV_DIV1_5_FVAL                                               0x2
+#define HWIO_GCC_RPMH_SHUB_MMU_TCU_PERF1_DFSR_SRC_DIV_DIV2_FVAL                                                 0x3
+#define HWIO_GCC_RPMH_SHUB_MMU_TCU_PERF1_DFSR_SRC_DIV_DIV2_5_FVAL                                               0x4
+#define HWIO_GCC_RPMH_SHUB_MMU_TCU_PERF1_DFSR_SRC_DIV_DIV3_FVAL                                                 0x5
+#define HWIO_GCC_RPMH_SHUB_MMU_TCU_PERF1_DFSR_SRC_DIV_DIV3_5_FVAL                                               0x6
+#define HWIO_GCC_RPMH_SHUB_MMU_TCU_PERF1_DFSR_SRC_DIV_DIV4_FVAL                                                 0x7
+#define HWIO_GCC_RPMH_SHUB_MMU_TCU_PERF1_DFSR_SRC_DIV_DIV4_5_FVAL                                               0x8
+#define HWIO_GCC_RPMH_SHUB_MMU_TCU_PERF1_DFSR_SRC_DIV_DIV5_FVAL                                                 0x9
+#define HWIO_GCC_RPMH_SHUB_MMU_TCU_PERF1_DFSR_SRC_DIV_DIV5_5_FVAL                                               0xa
+#define HWIO_GCC_RPMH_SHUB_MMU_TCU_PERF1_DFSR_SRC_DIV_DIV6_FVAL                                                 0xb
+#define HWIO_GCC_RPMH_SHUB_MMU_TCU_PERF1_DFSR_SRC_DIV_DIV6_5_FVAL                                               0xc
+#define HWIO_GCC_RPMH_SHUB_MMU_TCU_PERF1_DFSR_SRC_DIV_DIV7_FVAL                                                 0xd
+#define HWIO_GCC_RPMH_SHUB_MMU_TCU_PERF1_DFSR_SRC_DIV_DIV7_5_FVAL                                               0xe
+#define HWIO_GCC_RPMH_SHUB_MMU_TCU_PERF1_DFSR_SRC_DIV_DIV8_FVAL                                                 0xf
+#define HWIO_GCC_RPMH_SHUB_MMU_TCU_PERF1_DFSR_SRC_DIV_DIV8_5_FVAL                                              0x10
+#define HWIO_GCC_RPMH_SHUB_MMU_TCU_PERF1_DFSR_SRC_DIV_DIV9_FVAL                                                0x11
+#define HWIO_GCC_RPMH_SHUB_MMU_TCU_PERF1_DFSR_SRC_DIV_DIV9_5_FVAL                                              0x12
+#define HWIO_GCC_RPMH_SHUB_MMU_TCU_PERF1_DFSR_SRC_DIV_DIV10_FVAL                                               0x13
+#define HWIO_GCC_RPMH_SHUB_MMU_TCU_PERF1_DFSR_SRC_DIV_DIV10_5_FVAL                                             0x14
+#define HWIO_GCC_RPMH_SHUB_MMU_TCU_PERF1_DFSR_SRC_DIV_DIV11_FVAL                                               0x15
+#define HWIO_GCC_RPMH_SHUB_MMU_TCU_PERF1_DFSR_SRC_DIV_DIV11_5_FVAL                                             0x16
+#define HWIO_GCC_RPMH_SHUB_MMU_TCU_PERF1_DFSR_SRC_DIV_DIV12_FVAL                                               0x17
+#define HWIO_GCC_RPMH_SHUB_MMU_TCU_PERF1_DFSR_SRC_DIV_DIV12_5_FVAL                                             0x18
+#define HWIO_GCC_RPMH_SHUB_MMU_TCU_PERF1_DFSR_SRC_DIV_DIV13_FVAL                                               0x19
+#define HWIO_GCC_RPMH_SHUB_MMU_TCU_PERF1_DFSR_SRC_DIV_DIV13_5_FVAL                                             0x1a
+#define HWIO_GCC_RPMH_SHUB_MMU_TCU_PERF1_DFSR_SRC_DIV_DIV14_FVAL                                               0x1b
+#define HWIO_GCC_RPMH_SHUB_MMU_TCU_PERF1_DFSR_SRC_DIV_DIV14_5_FVAL                                             0x1c
+#define HWIO_GCC_RPMH_SHUB_MMU_TCU_PERF1_DFSR_SRC_DIV_DIV15_FVAL                                               0x1d
+#define HWIO_GCC_RPMH_SHUB_MMU_TCU_PERF1_DFSR_SRC_DIV_DIV15_5_FVAL                                             0x1e
+#define HWIO_GCC_RPMH_SHUB_MMU_TCU_PERF1_DFSR_SRC_DIV_DIV16_FVAL                                               0x1f
+
+#define HWIO_GCC_RPMH_SHUB_MMU_TCU_PERF2_DFSR_ADDR                                                       (GCC_CLK_CTL_REG_REG_BASE      + 0x00004034)
+#define HWIO_GCC_RPMH_SHUB_MMU_TCU_PERF2_DFSR_PHYS                                                       (GCC_CLK_CTL_REG_REG_BASE_PHYS + 0x00004034)
+#define HWIO_GCC_RPMH_SHUB_MMU_TCU_PERF2_DFSR_OFFS                                                       (GCC_CLK_CTL_REG_REG_BASE_OFFS + 0x00004034)
+#define HWIO_GCC_RPMH_SHUB_MMU_TCU_PERF2_DFSR_RMSK                                                            0x71f
+#define HWIO_GCC_RPMH_SHUB_MMU_TCU_PERF2_DFSR_ATTR                                                              0x3
+#define HWIO_GCC_RPMH_SHUB_MMU_TCU_PERF2_DFSR_IN          \
+        in_dword_masked(HWIO_GCC_RPMH_SHUB_MMU_TCU_PERF2_DFSR_ADDR, HWIO_GCC_RPMH_SHUB_MMU_TCU_PERF2_DFSR_RMSK)
+#define HWIO_GCC_RPMH_SHUB_MMU_TCU_PERF2_DFSR_INM(m)      \
+        in_dword_masked(HWIO_GCC_RPMH_SHUB_MMU_TCU_PERF2_DFSR_ADDR, m)
+#define HWIO_GCC_RPMH_SHUB_MMU_TCU_PERF2_DFSR_OUT(v)      \
+        out_dword(HWIO_GCC_RPMH_SHUB_MMU_TCU_PERF2_DFSR_ADDR,v)
+#define HWIO_GCC_RPMH_SHUB_MMU_TCU_PERF2_DFSR_OUTM(m,v) \
+        out_dword_masked_ns(HWIO_GCC_RPMH_SHUB_MMU_TCU_PERF2_DFSR_ADDR,m,v,HWIO_GCC_RPMH_SHUB_MMU_TCU_PERF2_DFSR_IN)
+#define HWIO_GCC_RPMH_SHUB_MMU_TCU_PERF2_DFSR_SRC_SEL_BMSK                                                    0x700
+#define HWIO_GCC_RPMH_SHUB_MMU_TCU_PERF2_DFSR_SRC_SEL_SHFT                                                      0x8
+#define HWIO_GCC_RPMH_SHUB_MMU_TCU_PERF2_DFSR_SRC_SEL_SRC0_FVAL                                                 0x0
+#define HWIO_GCC_RPMH_SHUB_MMU_TCU_PERF2_DFSR_SRC_SEL_SRC1_FVAL                                                 0x1
+#define HWIO_GCC_RPMH_SHUB_MMU_TCU_PERF2_DFSR_SRC_SEL_SRC2_FVAL                                                 0x2
+#define HWIO_GCC_RPMH_SHUB_MMU_TCU_PERF2_DFSR_SRC_SEL_SRC3_FVAL                                                 0x3
+#define HWIO_GCC_RPMH_SHUB_MMU_TCU_PERF2_DFSR_SRC_SEL_SRC4_FVAL                                                 0x4
+#define HWIO_GCC_RPMH_SHUB_MMU_TCU_PERF2_DFSR_SRC_SEL_SRC5_FVAL                                                 0x5
+#define HWIO_GCC_RPMH_SHUB_MMU_TCU_PERF2_DFSR_SRC_SEL_SRC6_FVAL                                                 0x6
+#define HWIO_GCC_RPMH_SHUB_MMU_TCU_PERF2_DFSR_SRC_SEL_SRC7_FVAL                                                 0x7
+#define HWIO_GCC_RPMH_SHUB_MMU_TCU_PERF2_DFSR_SRC_DIV_BMSK                                                     0x1f
+#define HWIO_GCC_RPMH_SHUB_MMU_TCU_PERF2_DFSR_SRC_DIV_SHFT                                                      0x0
+#define HWIO_GCC_RPMH_SHUB_MMU_TCU_PERF2_DFSR_SRC_DIV_BYPASS_FVAL                                               0x0
+#define HWIO_GCC_RPMH_SHUB_MMU_TCU_PERF2_DFSR_SRC_DIV_DIV1_FVAL                                                 0x1
+#define HWIO_GCC_RPMH_SHUB_MMU_TCU_PERF2_DFSR_SRC_DIV_DIV1_5_FVAL                                               0x2
+#define HWIO_GCC_RPMH_SHUB_MMU_TCU_PERF2_DFSR_SRC_DIV_DIV2_FVAL                                                 0x3
+#define HWIO_GCC_RPMH_SHUB_MMU_TCU_PERF2_DFSR_SRC_DIV_DIV2_5_FVAL                                               0x4
+#define HWIO_GCC_RPMH_SHUB_MMU_TCU_PERF2_DFSR_SRC_DIV_DIV3_FVAL                                                 0x5
+#define HWIO_GCC_RPMH_SHUB_MMU_TCU_PERF2_DFSR_SRC_DIV_DIV3_5_FVAL                                               0x6
+#define HWIO_GCC_RPMH_SHUB_MMU_TCU_PERF2_DFSR_SRC_DIV_DIV4_FVAL                                                 0x7
+#define HWIO_GCC_RPMH_SHUB_MMU_TCU_PERF2_DFSR_SRC_DIV_DIV4_5_FVAL                                               0x8
+#define HWIO_GCC_RPMH_SHUB_MMU_TCU_PERF2_DFSR_SRC_DIV_DIV5_FVAL                                                 0x9
+#define HWIO_GCC_RPMH_SHUB_MMU_TCU_PERF2_DFSR_SRC_DIV_DIV5_5_FVAL                                               0xa
+#define HWIO_GCC_RPMH_SHUB_MMU_TCU_PERF2_DFSR_SRC_DIV_DIV6_FVAL                                                 0xb
+#define HWIO_GCC_RPMH_SHUB_MMU_TCU_PERF2_DFSR_SRC_DIV_DIV6_5_FVAL                                               0xc
+#define HWIO_GCC_RPMH_SHUB_MMU_TCU_PERF2_DFSR_SRC_DIV_DIV7_FVAL                                                 0xd
+#define HWIO_GCC_RPMH_SHUB_MMU_TCU_PERF2_DFSR_SRC_DIV_DIV7_5_FVAL                                               0xe
+#define HWIO_GCC_RPMH_SHUB_MMU_TCU_PERF2_DFSR_SRC_DIV_DIV8_FVAL                                                 0xf
+#define HWIO_GCC_RPMH_SHUB_MMU_TCU_PERF2_DFSR_SRC_DIV_DIV8_5_FVAL                                              0x10
+#define HWIO_GCC_RPMH_SHUB_MMU_TCU_PERF2_DFSR_SRC_DIV_DIV9_FVAL                                                0x11
+#define HWIO_GCC_RPMH_SHUB_MMU_TCU_PERF2_DFSR_SRC_DIV_DIV9_5_FVAL                                              0x12
+#define HWIO_GCC_RPMH_SHUB_MMU_TCU_PERF2_DFSR_SRC_DIV_DIV10_FVAL                                               0x13
+#define HWIO_GCC_RPMH_SHUB_MMU_TCU_PERF2_DFSR_SRC_DIV_DIV10_5_FVAL                                             0x14
+#define HWIO_GCC_RPMH_SHUB_MMU_TCU_PERF2_DFSR_SRC_DIV_DIV11_FVAL                                               0x15
+#define HWIO_GCC_RPMH_SHUB_MMU_TCU_PERF2_DFSR_SRC_DIV_DIV11_5_FVAL                                             0x16
+#define HWIO_GCC_RPMH_SHUB_MMU_TCU_PERF2_DFSR_SRC_DIV_DIV12_FVAL                                               0x17
+#define HWIO_GCC_RPMH_SHUB_MMU_TCU_PERF2_DFSR_SRC_DIV_DIV12_5_FVAL                                             0x18
+#define HWIO_GCC_RPMH_SHUB_MMU_TCU_PERF2_DFSR_SRC_DIV_DIV13_FVAL                                               0x19
+#define HWIO_GCC_RPMH_SHUB_MMU_TCU_PERF2_DFSR_SRC_DIV_DIV13_5_FVAL                                             0x1a
+#define HWIO_GCC_RPMH_SHUB_MMU_TCU_PERF2_DFSR_SRC_DIV_DIV14_FVAL                                               0x1b
+#define HWIO_GCC_RPMH_SHUB_MMU_TCU_PERF2_DFSR_SRC_DIV_DIV14_5_FVAL                                             0x1c
+#define HWIO_GCC_RPMH_SHUB_MMU_TCU_PERF2_DFSR_SRC_DIV_DIV15_FVAL                                               0x1d
+#define HWIO_GCC_RPMH_SHUB_MMU_TCU_PERF2_DFSR_SRC_DIV_DIV15_5_FVAL                                             0x1e
+#define HWIO_GCC_RPMH_SHUB_MMU_TCU_PERF2_DFSR_SRC_DIV_DIV16_FVAL                                               0x1f
+
+#define HWIO_GCC_RPMH_SHUB_MMU_TCU_PERF3_DFSR_ADDR                                                       (GCC_CLK_CTL_REG_REG_BASE      + 0x00004038)
+#define HWIO_GCC_RPMH_SHUB_MMU_TCU_PERF3_DFSR_PHYS                                                       (GCC_CLK_CTL_REG_REG_BASE_PHYS + 0x00004038)
+#define HWIO_GCC_RPMH_SHUB_MMU_TCU_PERF3_DFSR_OFFS                                                       (GCC_CLK_CTL_REG_REG_BASE_OFFS + 0x00004038)
+#define HWIO_GCC_RPMH_SHUB_MMU_TCU_PERF3_DFSR_RMSK                                                            0x71f
+#define HWIO_GCC_RPMH_SHUB_MMU_TCU_PERF3_DFSR_ATTR                                                              0x3
+#define HWIO_GCC_RPMH_SHUB_MMU_TCU_PERF3_DFSR_IN          \
+        in_dword_masked(HWIO_GCC_RPMH_SHUB_MMU_TCU_PERF3_DFSR_ADDR, HWIO_GCC_RPMH_SHUB_MMU_TCU_PERF3_DFSR_RMSK)
+#define HWIO_GCC_RPMH_SHUB_MMU_TCU_PERF3_DFSR_INM(m)      \
+        in_dword_masked(HWIO_GCC_RPMH_SHUB_MMU_TCU_PERF3_DFSR_ADDR, m)
+#define HWIO_GCC_RPMH_SHUB_MMU_TCU_PERF3_DFSR_OUT(v)      \
+        out_dword(HWIO_GCC_RPMH_SHUB_MMU_TCU_PERF3_DFSR_ADDR,v)
+#define HWIO_GCC_RPMH_SHUB_MMU_TCU_PERF3_DFSR_OUTM(m,v) \
+        out_dword_masked_ns(HWIO_GCC_RPMH_SHUB_MMU_TCU_PERF3_DFSR_ADDR,m,v,HWIO_GCC_RPMH_SHUB_MMU_TCU_PERF3_DFSR_IN)
+#define HWIO_GCC_RPMH_SHUB_MMU_TCU_PERF3_DFSR_SRC_SEL_BMSK                                                    0x700
+#define HWIO_GCC_RPMH_SHUB_MMU_TCU_PERF3_DFSR_SRC_SEL_SHFT                                                      0x8
+#define HWIO_GCC_RPMH_SHUB_MMU_TCU_PERF3_DFSR_SRC_SEL_SRC0_FVAL                                                 0x0
+#define HWIO_GCC_RPMH_SHUB_MMU_TCU_PERF3_DFSR_SRC_SEL_SRC1_FVAL                                                 0x1
+#define HWIO_GCC_RPMH_SHUB_MMU_TCU_PERF3_DFSR_SRC_SEL_SRC2_FVAL                                                 0x2
+#define HWIO_GCC_RPMH_SHUB_MMU_TCU_PERF3_DFSR_SRC_SEL_SRC3_FVAL                                                 0x3
+#define HWIO_GCC_RPMH_SHUB_MMU_TCU_PERF3_DFSR_SRC_SEL_SRC4_FVAL                                                 0x4
+#define HWIO_GCC_RPMH_SHUB_MMU_TCU_PERF3_DFSR_SRC_SEL_SRC5_FVAL                                                 0x5
+#define HWIO_GCC_RPMH_SHUB_MMU_TCU_PERF3_DFSR_SRC_SEL_SRC6_FVAL                                                 0x6
+#define HWIO_GCC_RPMH_SHUB_MMU_TCU_PERF3_DFSR_SRC_SEL_SRC7_FVAL                                                 0x7
+#define HWIO_GCC_RPMH_SHUB_MMU_TCU_PERF3_DFSR_SRC_DIV_BMSK                                                     0x1f
+#define HWIO_GCC_RPMH_SHUB_MMU_TCU_PERF3_DFSR_SRC_DIV_SHFT                                                      0x0
+#define HWIO_GCC_RPMH_SHUB_MMU_TCU_PERF3_DFSR_SRC_DIV_BYPASS_FVAL                                               0x0
+#define HWIO_GCC_RPMH_SHUB_MMU_TCU_PERF3_DFSR_SRC_DIV_DIV1_FVAL                                                 0x1
+#define HWIO_GCC_RPMH_SHUB_MMU_TCU_PERF3_DFSR_SRC_DIV_DIV1_5_FVAL                                               0x2
+#define HWIO_GCC_RPMH_SHUB_MMU_TCU_PERF3_DFSR_SRC_DIV_DIV2_FVAL                                                 0x3
+#define HWIO_GCC_RPMH_SHUB_MMU_TCU_PERF3_DFSR_SRC_DIV_DIV2_5_FVAL                                               0x4
+#define HWIO_GCC_RPMH_SHUB_MMU_TCU_PERF3_DFSR_SRC_DIV_DIV3_FVAL                                                 0x5
+#define HWIO_GCC_RPMH_SHUB_MMU_TCU_PERF3_DFSR_SRC_DIV_DIV3_5_FVAL                                               0x6
+#define HWIO_GCC_RPMH_SHUB_MMU_TCU_PERF3_DFSR_SRC_DIV_DIV4_FVAL                                                 0x7
+#define HWIO_GCC_RPMH_SHUB_MMU_TCU_PERF3_DFSR_SRC_DIV_DIV4_5_FVAL                                               0x8
+#define HWIO_GCC_RPMH_SHUB_MMU_TCU_PERF3_DFSR_SRC_DIV_DIV5_FVAL                                                 0x9
+#define HWIO_GCC_RPMH_SHUB_MMU_TCU_PERF3_DFSR_SRC_DIV_DIV5_5_FVAL                                               0xa
+#define HWIO_GCC_RPMH_SHUB_MMU_TCU_PERF3_DFSR_SRC_DIV_DIV6_FVAL                                                 0xb
+#define HWIO_GCC_RPMH_SHUB_MMU_TCU_PERF3_DFSR_SRC_DIV_DIV6_5_FVAL                                               0xc
+#define HWIO_GCC_RPMH_SHUB_MMU_TCU_PERF3_DFSR_SRC_DIV_DIV7_FVAL                                                 0xd
+#define HWIO_GCC_RPMH_SHUB_MMU_TCU_PERF3_DFSR_SRC_DIV_DIV7_5_FVAL                                               0xe
+#define HWIO_GCC_RPMH_SHUB_MMU_TCU_PERF3_DFSR_SRC_DIV_DIV8_FVAL                                                 0xf
+#define HWIO_GCC_RPMH_SHUB_MMU_TCU_PERF3_DFSR_SRC_DIV_DIV8_5_FVAL                                              0x10
+#define HWIO_GCC_RPMH_SHUB_MMU_TCU_PERF3_DFSR_SRC_DIV_DIV9_FVAL                                                0x11
+#define HWIO_GCC_RPMH_SHUB_MMU_TCU_PERF3_DFSR_SRC_DIV_DIV9_5_FVAL                                              0x12
+#define HWIO_GCC_RPMH_SHUB_MMU_TCU_PERF3_DFSR_SRC_DIV_DIV10_FVAL                                               0x13
+#define HWIO_GCC_RPMH_SHUB_MMU_TCU_PERF3_DFSR_SRC_DIV_DIV10_5_FVAL                                             0x14
+#define HWIO_GCC_RPMH_SHUB_MMU_TCU_PERF3_DFSR_SRC_DIV_DIV11_FVAL                                               0x15
+#define HWIO_GCC_RPMH_SHUB_MMU_TCU_PERF3_DFSR_SRC_DIV_DIV11_5_FVAL                                             0x16
+#define HWIO_GCC_RPMH_SHUB_MMU_TCU_PERF3_DFSR_SRC_DIV_DIV12_FVAL                                               0x17
+#define HWIO_GCC_RPMH_SHUB_MMU_TCU_PERF3_DFSR_SRC_DIV_DIV12_5_FVAL                                             0x18
+#define HWIO_GCC_RPMH_SHUB_MMU_TCU_PERF3_DFSR_SRC_DIV_DIV13_FVAL                                               0x19
+#define HWIO_GCC_RPMH_SHUB_MMU_TCU_PERF3_DFSR_SRC_DIV_DIV13_5_FVAL                                             0x1a
+#define HWIO_GCC_RPMH_SHUB_MMU_TCU_PERF3_DFSR_SRC_DIV_DIV14_FVAL                                               0x1b
+#define HWIO_GCC_RPMH_SHUB_MMU_TCU_PERF3_DFSR_SRC_DIV_DIV14_5_FVAL                                             0x1c
+#define HWIO_GCC_RPMH_SHUB_MMU_TCU_PERF3_DFSR_SRC_DIV_DIV15_FVAL                                               0x1d
+#define HWIO_GCC_RPMH_SHUB_MMU_TCU_PERF3_DFSR_SRC_DIV_DIV15_5_FVAL                                             0x1e
+#define HWIO_GCC_RPMH_SHUB_MMU_TCU_PERF3_DFSR_SRC_DIV_DIV16_FVAL                                               0x1f
+
+#define HWIO_GCC_RPMH_SHUB_MMU_TCU_PERF4_DFSR_ADDR                                                       (GCC_CLK_CTL_REG_REG_BASE      + 0x0000403c)
+#define HWIO_GCC_RPMH_SHUB_MMU_TCU_PERF4_DFSR_PHYS                                                       (GCC_CLK_CTL_REG_REG_BASE_PHYS + 0x0000403c)
+#define HWIO_GCC_RPMH_SHUB_MMU_TCU_PERF4_DFSR_OFFS                                                       (GCC_CLK_CTL_REG_REG_BASE_OFFS + 0x0000403c)
+#define HWIO_GCC_RPMH_SHUB_MMU_TCU_PERF4_DFSR_RMSK                                                            0x71f
+#define HWIO_GCC_RPMH_SHUB_MMU_TCU_PERF4_DFSR_ATTR                                                              0x3
+#define HWIO_GCC_RPMH_SHUB_MMU_TCU_PERF4_DFSR_IN          \
+        in_dword_masked(HWIO_GCC_RPMH_SHUB_MMU_TCU_PERF4_DFSR_ADDR, HWIO_GCC_RPMH_SHUB_MMU_TCU_PERF4_DFSR_RMSK)
+#define HWIO_GCC_RPMH_SHUB_MMU_TCU_PERF4_DFSR_INM(m)      \
+        in_dword_masked(HWIO_GCC_RPMH_SHUB_MMU_TCU_PERF4_DFSR_ADDR, m)
+#define HWIO_GCC_RPMH_SHUB_MMU_TCU_PERF4_DFSR_OUT(v)      \
+        out_dword(HWIO_GCC_RPMH_SHUB_MMU_TCU_PERF4_DFSR_ADDR,v)
+#define HWIO_GCC_RPMH_SHUB_MMU_TCU_PERF4_DFSR_OUTM(m,v) \
+        out_dword_masked_ns(HWIO_GCC_RPMH_SHUB_MMU_TCU_PERF4_DFSR_ADDR,m,v,HWIO_GCC_RPMH_SHUB_MMU_TCU_PERF4_DFSR_IN)
+#define HWIO_GCC_RPMH_SHUB_MMU_TCU_PERF4_DFSR_SRC_SEL_BMSK                                                    0x700
+#define HWIO_GCC_RPMH_SHUB_MMU_TCU_PERF4_DFSR_SRC_SEL_SHFT                                                      0x8
+#define HWIO_GCC_RPMH_SHUB_MMU_TCU_PERF4_DFSR_SRC_SEL_SRC0_FVAL                                                 0x0
+#define HWIO_GCC_RPMH_SHUB_MMU_TCU_PERF4_DFSR_SRC_SEL_SRC1_FVAL                                                 0x1
+#define HWIO_GCC_RPMH_SHUB_MMU_TCU_PERF4_DFSR_SRC_SEL_SRC2_FVAL                                                 0x2
+#define HWIO_GCC_RPMH_SHUB_MMU_TCU_PERF4_DFSR_SRC_SEL_SRC3_FVAL                                                 0x3
+#define HWIO_GCC_RPMH_SHUB_MMU_TCU_PERF4_DFSR_SRC_SEL_SRC4_FVAL                                                 0x4
+#define HWIO_GCC_RPMH_SHUB_MMU_TCU_PERF4_DFSR_SRC_SEL_SRC5_FVAL                                                 0x5
+#define HWIO_GCC_RPMH_SHUB_MMU_TCU_PERF4_DFSR_SRC_SEL_SRC6_FVAL                                                 0x6
+#define HWIO_GCC_RPMH_SHUB_MMU_TCU_PERF4_DFSR_SRC_SEL_SRC7_FVAL                                                 0x7
+#define HWIO_GCC_RPMH_SHUB_MMU_TCU_PERF4_DFSR_SRC_DIV_BMSK                                                     0x1f
+#define HWIO_GCC_RPMH_SHUB_MMU_TCU_PERF4_DFSR_SRC_DIV_SHFT                                                      0x0
+#define HWIO_GCC_RPMH_SHUB_MMU_TCU_PERF4_DFSR_SRC_DIV_BYPASS_FVAL                                               0x0
+#define HWIO_GCC_RPMH_SHUB_MMU_TCU_PERF4_DFSR_SRC_DIV_DIV1_FVAL                                                 0x1
+#define HWIO_GCC_RPMH_SHUB_MMU_TCU_PERF4_DFSR_SRC_DIV_DIV1_5_FVAL                                               0x2
+#define HWIO_GCC_RPMH_SHUB_MMU_TCU_PERF4_DFSR_SRC_DIV_DIV2_FVAL                                                 0x3
+#define HWIO_GCC_RPMH_SHUB_MMU_TCU_PERF4_DFSR_SRC_DIV_DIV2_5_FVAL                                               0x4
+#define HWIO_GCC_RPMH_SHUB_MMU_TCU_PERF4_DFSR_SRC_DIV_DIV3_FVAL                                                 0x5
+#define HWIO_GCC_RPMH_SHUB_MMU_TCU_PERF4_DFSR_SRC_DIV_DIV3_5_FVAL                                               0x6
+#define HWIO_GCC_RPMH_SHUB_MMU_TCU_PERF4_DFSR_SRC_DIV_DIV4_FVAL                                                 0x7
+#define HWIO_GCC_RPMH_SHUB_MMU_TCU_PERF4_DFSR_SRC_DIV_DIV4_5_FVAL                                               0x8
+#define HWIO_GCC_RPMH_SHUB_MMU_TCU_PERF4_DFSR_SRC_DIV_DIV5_FVAL                                                 0x9
+#define HWIO_GCC_RPMH_SHUB_MMU_TCU_PERF4_DFSR_SRC_DIV_DIV5_5_FVAL                                               0xa
+#define HWIO_GCC_RPMH_SHUB_MMU_TCU_PERF4_DFSR_SRC_DIV_DIV6_FVAL                                                 0xb
+#define HWIO_GCC_RPMH_SHUB_MMU_TCU_PERF4_DFSR_SRC_DIV_DIV6_5_FVAL                                               0xc
+#define HWIO_GCC_RPMH_SHUB_MMU_TCU_PERF4_DFSR_SRC_DIV_DIV7_FVAL                                                 0xd
+#define HWIO_GCC_RPMH_SHUB_MMU_TCU_PERF4_DFSR_SRC_DIV_DIV7_5_FVAL                                               0xe
+#define HWIO_GCC_RPMH_SHUB_MMU_TCU_PERF4_DFSR_SRC_DIV_DIV8_FVAL                                                 0xf
+#define HWIO_GCC_RPMH_SHUB_MMU_TCU_PERF4_DFSR_SRC_DIV_DIV8_5_FVAL                                              0x10
+#define HWIO_GCC_RPMH_SHUB_MMU_TCU_PERF4_DFSR_SRC_DIV_DIV9_FVAL                                                0x11
+#define HWIO_GCC_RPMH_SHUB_MMU_TCU_PERF4_DFSR_SRC_DIV_DIV9_5_FVAL                                              0x12
+#define HWIO_GCC_RPMH_SHUB_MMU_TCU_PERF4_DFSR_SRC_DIV_DIV10_FVAL                                               0x13
+#define HWIO_GCC_RPMH_SHUB_MMU_TCU_PERF4_DFSR_SRC_DIV_DIV10_5_FVAL                                             0x14
+#define HWIO_GCC_RPMH_SHUB_MMU_TCU_PERF4_DFSR_SRC_DIV_DIV11_FVAL                                               0x15
+#define HWIO_GCC_RPMH_SHUB_MMU_TCU_PERF4_DFSR_SRC_DIV_DIV11_5_FVAL                                             0x16
+#define HWIO_GCC_RPMH_SHUB_MMU_TCU_PERF4_DFSR_SRC_DIV_DIV12_FVAL                                               0x17
+#define HWIO_GCC_RPMH_SHUB_MMU_TCU_PERF4_DFSR_SRC_DIV_DIV12_5_FVAL                                             0x18
+#define HWIO_GCC_RPMH_SHUB_MMU_TCU_PERF4_DFSR_SRC_DIV_DIV13_FVAL                                               0x19
+#define HWIO_GCC_RPMH_SHUB_MMU_TCU_PERF4_DFSR_SRC_DIV_DIV13_5_FVAL                                             0x1a
+#define HWIO_GCC_RPMH_SHUB_MMU_TCU_PERF4_DFSR_SRC_DIV_DIV14_FVAL                                               0x1b
+#define HWIO_GCC_RPMH_SHUB_MMU_TCU_PERF4_DFSR_SRC_DIV_DIV14_5_FVAL                                             0x1c
+#define HWIO_GCC_RPMH_SHUB_MMU_TCU_PERF4_DFSR_SRC_DIV_DIV15_FVAL                                               0x1d
+#define HWIO_GCC_RPMH_SHUB_MMU_TCU_PERF4_DFSR_SRC_DIV_DIV15_5_FVAL                                             0x1e
+#define HWIO_GCC_RPMH_SHUB_MMU_TCU_PERF4_DFSR_SRC_DIV_DIV16_FVAL                                               0x1f
+
+#define HWIO_GCC_RPMH_SHUB_MMU_TCU_PERF5_DFSR_ADDR                                                       (GCC_CLK_CTL_REG_REG_BASE      + 0x00004040)
+#define HWIO_GCC_RPMH_SHUB_MMU_TCU_PERF5_DFSR_PHYS                                                       (GCC_CLK_CTL_REG_REG_BASE_PHYS + 0x00004040)
+#define HWIO_GCC_RPMH_SHUB_MMU_TCU_PERF5_DFSR_OFFS                                                       (GCC_CLK_CTL_REG_REG_BASE_OFFS + 0x00004040)
+#define HWIO_GCC_RPMH_SHUB_MMU_TCU_PERF5_DFSR_RMSK                                                            0x71f
+#define HWIO_GCC_RPMH_SHUB_MMU_TCU_PERF5_DFSR_ATTR                                                              0x3
+#define HWIO_GCC_RPMH_SHUB_MMU_TCU_PERF5_DFSR_IN          \
+        in_dword_masked(HWIO_GCC_RPMH_SHUB_MMU_TCU_PERF5_DFSR_ADDR, HWIO_GCC_RPMH_SHUB_MMU_TCU_PERF5_DFSR_RMSK)
+#define HWIO_GCC_RPMH_SHUB_MMU_TCU_PERF5_DFSR_INM(m)      \
+        in_dword_masked(HWIO_GCC_RPMH_SHUB_MMU_TCU_PERF5_DFSR_ADDR, m)
+#define HWIO_GCC_RPMH_SHUB_MMU_TCU_PERF5_DFSR_OUT(v)      \
+        out_dword(HWIO_GCC_RPMH_SHUB_MMU_TCU_PERF5_DFSR_ADDR,v)
+#define HWIO_GCC_RPMH_SHUB_MMU_TCU_PERF5_DFSR_OUTM(m,v) \
+        out_dword_masked_ns(HWIO_GCC_RPMH_SHUB_MMU_TCU_PERF5_DFSR_ADDR,m,v,HWIO_GCC_RPMH_SHUB_MMU_TCU_PERF5_DFSR_IN)
+#define HWIO_GCC_RPMH_SHUB_MMU_TCU_PERF5_DFSR_SRC_SEL_BMSK                                                    0x700
+#define HWIO_GCC_RPMH_SHUB_MMU_TCU_PERF5_DFSR_SRC_SEL_SHFT                                                      0x8
+#define HWIO_GCC_RPMH_SHUB_MMU_TCU_PERF5_DFSR_SRC_SEL_SRC0_FVAL                                                 0x0
+#define HWIO_GCC_RPMH_SHUB_MMU_TCU_PERF5_DFSR_SRC_SEL_SRC1_FVAL                                                 0x1
+#define HWIO_GCC_RPMH_SHUB_MMU_TCU_PERF5_DFSR_SRC_SEL_SRC2_FVAL                                                 0x2
+#define HWIO_GCC_RPMH_SHUB_MMU_TCU_PERF5_DFSR_SRC_SEL_SRC3_FVAL                                                 0x3
+#define HWIO_GCC_RPMH_SHUB_MMU_TCU_PERF5_DFSR_SRC_SEL_SRC4_FVAL                                                 0x4
+#define HWIO_GCC_RPMH_SHUB_MMU_TCU_PERF5_DFSR_SRC_SEL_SRC5_FVAL                                                 0x5
+#define HWIO_GCC_RPMH_SHUB_MMU_TCU_PERF5_DFSR_SRC_SEL_SRC6_FVAL                                                 0x6
+#define HWIO_GCC_RPMH_SHUB_MMU_TCU_PERF5_DFSR_SRC_SEL_SRC7_FVAL                                                 0x7
+#define HWIO_GCC_RPMH_SHUB_MMU_TCU_PERF5_DFSR_SRC_DIV_BMSK                                                     0x1f
+#define HWIO_GCC_RPMH_SHUB_MMU_TCU_PERF5_DFSR_SRC_DIV_SHFT                                                      0x0
+#define HWIO_GCC_RPMH_SHUB_MMU_TCU_PERF5_DFSR_SRC_DIV_BYPASS_FVAL                                               0x0
+#define HWIO_GCC_RPMH_SHUB_MMU_TCU_PERF5_DFSR_SRC_DIV_DIV1_FVAL                                                 0x1
+#define HWIO_GCC_RPMH_SHUB_MMU_TCU_PERF5_DFSR_SRC_DIV_DIV1_5_FVAL                                               0x2
+#define HWIO_GCC_RPMH_SHUB_MMU_TCU_PERF5_DFSR_SRC_DIV_DIV2_FVAL                                                 0x3
+#define HWIO_GCC_RPMH_SHUB_MMU_TCU_PERF5_DFSR_SRC_DIV_DIV2_5_FVAL                                               0x4
+#define HWIO_GCC_RPMH_SHUB_MMU_TCU_PERF5_DFSR_SRC_DIV_DIV3_FVAL                                                 0x5
+#define HWIO_GCC_RPMH_SHUB_MMU_TCU_PERF5_DFSR_SRC_DIV_DIV3_5_FVAL                                               0x6
+#define HWIO_GCC_RPMH_SHUB_MMU_TCU_PERF5_DFSR_SRC_DIV_DIV4_FVAL                                                 0x7
+#define HWIO_GCC_RPMH_SHUB_MMU_TCU_PERF5_DFSR_SRC_DIV_DIV4_5_FVAL                                               0x8
+#define HWIO_GCC_RPMH_SHUB_MMU_TCU_PERF5_DFSR_SRC_DIV_DIV5_FVAL                                                 0x9
+#define HWIO_GCC_RPMH_SHUB_MMU_TCU_PERF5_DFSR_SRC_DIV_DIV5_5_FVAL                                               0xa
+#define HWIO_GCC_RPMH_SHUB_MMU_TCU_PERF5_DFSR_SRC_DIV_DIV6_FVAL                                                 0xb
+#define HWIO_GCC_RPMH_SHUB_MMU_TCU_PERF5_DFSR_SRC_DIV_DIV6_5_FVAL                                               0xc
+#define HWIO_GCC_RPMH_SHUB_MMU_TCU_PERF5_DFSR_SRC_DIV_DIV7_FVAL                                                 0xd
+#define HWIO_GCC_RPMH_SHUB_MMU_TCU_PERF5_DFSR_SRC_DIV_DIV7_5_FVAL                                               0xe
+#define HWIO_GCC_RPMH_SHUB_MMU_TCU_PERF5_DFSR_SRC_DIV_DIV8_FVAL                                                 0xf
+#define HWIO_GCC_RPMH_SHUB_MMU_TCU_PERF5_DFSR_SRC_DIV_DIV8_5_FVAL                                              0x10
+#define HWIO_GCC_RPMH_SHUB_MMU_TCU_PERF5_DFSR_SRC_DIV_DIV9_FVAL                                                0x11
+#define HWIO_GCC_RPMH_SHUB_MMU_TCU_PERF5_DFSR_SRC_DIV_DIV9_5_FVAL                                              0x12
+#define HWIO_GCC_RPMH_SHUB_MMU_TCU_PERF5_DFSR_SRC_DIV_DIV10_FVAL                                               0x13
+#define HWIO_GCC_RPMH_SHUB_MMU_TCU_PERF5_DFSR_SRC_DIV_DIV10_5_FVAL                                             0x14
+#define HWIO_GCC_RPMH_SHUB_MMU_TCU_PERF5_DFSR_SRC_DIV_DIV11_FVAL                                               0x15
+#define HWIO_GCC_RPMH_SHUB_MMU_TCU_PERF5_DFSR_SRC_DIV_DIV11_5_FVAL                                             0x16
+#define HWIO_GCC_RPMH_SHUB_MMU_TCU_PERF5_DFSR_SRC_DIV_DIV12_FVAL                                               0x17
+#define HWIO_GCC_RPMH_SHUB_MMU_TCU_PERF5_DFSR_SRC_DIV_DIV12_5_FVAL                                             0x18
+#define HWIO_GCC_RPMH_SHUB_MMU_TCU_PERF5_DFSR_SRC_DIV_DIV13_FVAL                                               0x19
+#define HWIO_GCC_RPMH_SHUB_MMU_TCU_PERF5_DFSR_SRC_DIV_DIV13_5_FVAL                                             0x1a
+#define HWIO_GCC_RPMH_SHUB_MMU_TCU_PERF5_DFSR_SRC_DIV_DIV14_FVAL                                               0x1b
+#define HWIO_GCC_RPMH_SHUB_MMU_TCU_PERF5_DFSR_SRC_DIV_DIV14_5_FVAL                                             0x1c
+#define HWIO_GCC_RPMH_SHUB_MMU_TCU_PERF5_DFSR_SRC_DIV_DIV15_FVAL                                               0x1d
+#define HWIO_GCC_RPMH_SHUB_MMU_TCU_PERF5_DFSR_SRC_DIV_DIV15_5_FVAL                                             0x1e
+#define HWIO_GCC_RPMH_SHUB_MMU_TCU_PERF5_DFSR_SRC_DIV_DIV16_FVAL                                               0x1f
+
+#define HWIO_GCC_RPMH_SHUB_MMU_TCU_PERF6_DFSR_ADDR                                                       (GCC_CLK_CTL_REG_REG_BASE      + 0x00004044)
+#define HWIO_GCC_RPMH_SHUB_MMU_TCU_PERF6_DFSR_PHYS                                                       (GCC_CLK_CTL_REG_REG_BASE_PHYS + 0x00004044)
+#define HWIO_GCC_RPMH_SHUB_MMU_TCU_PERF6_DFSR_OFFS                                                       (GCC_CLK_CTL_REG_REG_BASE_OFFS + 0x00004044)
+#define HWIO_GCC_RPMH_SHUB_MMU_TCU_PERF6_DFSR_RMSK                                                            0x71f
+#define HWIO_GCC_RPMH_SHUB_MMU_TCU_PERF6_DFSR_ATTR                                                              0x3
+#define HWIO_GCC_RPMH_SHUB_MMU_TCU_PERF6_DFSR_IN          \
+        in_dword_masked(HWIO_GCC_RPMH_SHUB_MMU_TCU_PERF6_DFSR_ADDR, HWIO_GCC_RPMH_SHUB_MMU_TCU_PERF6_DFSR_RMSK)
+#define HWIO_GCC_RPMH_SHUB_MMU_TCU_PERF6_DFSR_INM(m)      \
+        in_dword_masked(HWIO_GCC_RPMH_SHUB_MMU_TCU_PERF6_DFSR_ADDR, m)
+#define HWIO_GCC_RPMH_SHUB_MMU_TCU_PERF6_DFSR_OUT(v)      \
+        out_dword(HWIO_GCC_RPMH_SHUB_MMU_TCU_PERF6_DFSR_ADDR,v)
+#define HWIO_GCC_RPMH_SHUB_MMU_TCU_PERF6_DFSR_OUTM(m,v) \
+        out_dword_masked_ns(HWIO_GCC_RPMH_SHUB_MMU_TCU_PERF6_DFSR_ADDR,m,v,HWIO_GCC_RPMH_SHUB_MMU_TCU_PERF6_DFSR_IN)
+#define HWIO_GCC_RPMH_SHUB_MMU_TCU_PERF6_DFSR_SRC_SEL_BMSK                                                    0x700
+#define HWIO_GCC_RPMH_SHUB_MMU_TCU_PERF6_DFSR_SRC_SEL_SHFT                                                      0x8
+#define HWIO_GCC_RPMH_SHUB_MMU_TCU_PERF6_DFSR_SRC_SEL_SRC0_FVAL                                                 0x0
+#define HWIO_GCC_RPMH_SHUB_MMU_TCU_PERF6_DFSR_SRC_SEL_SRC1_FVAL                                                 0x1
+#define HWIO_GCC_RPMH_SHUB_MMU_TCU_PERF6_DFSR_SRC_SEL_SRC2_FVAL                                                 0x2
+#define HWIO_GCC_RPMH_SHUB_MMU_TCU_PERF6_DFSR_SRC_SEL_SRC3_FVAL                                                 0x3
+#define HWIO_GCC_RPMH_SHUB_MMU_TCU_PERF6_DFSR_SRC_SEL_SRC4_FVAL                                                 0x4
+#define HWIO_GCC_RPMH_SHUB_MMU_TCU_PERF6_DFSR_SRC_SEL_SRC5_FVAL                                                 0x5
+#define HWIO_GCC_RPMH_SHUB_MMU_TCU_PERF6_DFSR_SRC_SEL_SRC6_FVAL                                                 0x6
+#define HWIO_GCC_RPMH_SHUB_MMU_TCU_PERF6_DFSR_SRC_SEL_SRC7_FVAL                                                 0x7
+#define HWIO_GCC_RPMH_SHUB_MMU_TCU_PERF6_DFSR_SRC_DIV_BMSK                                                     0x1f
+#define HWIO_GCC_RPMH_SHUB_MMU_TCU_PERF6_DFSR_SRC_DIV_SHFT                                                      0x0
+#define HWIO_GCC_RPMH_SHUB_MMU_TCU_PERF6_DFSR_SRC_DIV_BYPASS_FVAL                                               0x0
+#define HWIO_GCC_RPMH_SHUB_MMU_TCU_PERF6_DFSR_SRC_DIV_DIV1_FVAL                                                 0x1
+#define HWIO_GCC_RPMH_SHUB_MMU_TCU_PERF6_DFSR_SRC_DIV_DIV1_5_FVAL                                               0x2
+#define HWIO_GCC_RPMH_SHUB_MMU_TCU_PERF6_DFSR_SRC_DIV_DIV2_FVAL                                                 0x3
+#define HWIO_GCC_RPMH_SHUB_MMU_TCU_PERF6_DFSR_SRC_DIV_DIV2_5_FVAL                                               0x4
+#define HWIO_GCC_RPMH_SHUB_MMU_TCU_PERF6_DFSR_SRC_DIV_DIV3_FVAL                                                 0x5
+#define HWIO_GCC_RPMH_SHUB_MMU_TCU_PERF6_DFSR_SRC_DIV_DIV3_5_FVAL                                               0x6
+#define HWIO_GCC_RPMH_SHUB_MMU_TCU_PERF6_DFSR_SRC_DIV_DIV4_FVAL                                                 0x7
+#define HWIO_GCC_RPMH_SHUB_MMU_TCU_PERF6_DFSR_SRC_DIV_DIV4_5_FVAL                                               0x8
+#define HWIO_GCC_RPMH_SHUB_MMU_TCU_PERF6_DFSR_SRC_DIV_DIV5_FVAL                                                 0x9
+#define HWIO_GCC_RPMH_SHUB_MMU_TCU_PERF6_DFSR_SRC_DIV_DIV5_5_FVAL                                               0xa
+#define HWIO_GCC_RPMH_SHUB_MMU_TCU_PERF6_DFSR_SRC_DIV_DIV6_FVAL                                                 0xb
+#define HWIO_GCC_RPMH_SHUB_MMU_TCU_PERF6_DFSR_SRC_DIV_DIV6_5_FVAL                                               0xc
+#define HWIO_GCC_RPMH_SHUB_MMU_TCU_PERF6_DFSR_SRC_DIV_DIV7_FVAL                                                 0xd
+#define HWIO_GCC_RPMH_SHUB_MMU_TCU_PERF6_DFSR_SRC_DIV_DIV7_5_FVAL                                               0xe
+#define HWIO_GCC_RPMH_SHUB_MMU_TCU_PERF6_DFSR_SRC_DIV_DIV8_FVAL                                                 0xf
+#define HWIO_GCC_RPMH_SHUB_MMU_TCU_PERF6_DFSR_SRC_DIV_DIV8_5_FVAL                                              0x10
+#define HWIO_GCC_RPMH_SHUB_MMU_TCU_PERF6_DFSR_SRC_DIV_DIV9_FVAL                                                0x11
+#define HWIO_GCC_RPMH_SHUB_MMU_TCU_PERF6_DFSR_SRC_DIV_DIV9_5_FVAL                                              0x12
+#define HWIO_GCC_RPMH_SHUB_MMU_TCU_PERF6_DFSR_SRC_DIV_DIV10_FVAL                                               0x13
+#define HWIO_GCC_RPMH_SHUB_MMU_TCU_PERF6_DFSR_SRC_DIV_DIV10_5_FVAL                                             0x14
+#define HWIO_GCC_RPMH_SHUB_MMU_TCU_PERF6_DFSR_SRC_DIV_DIV11_FVAL                                               0x15
+#define HWIO_GCC_RPMH_SHUB_MMU_TCU_PERF6_DFSR_SRC_DIV_DIV11_5_FVAL                                             0x16
+#define HWIO_GCC_RPMH_SHUB_MMU_TCU_PERF6_DFSR_SRC_DIV_DIV12_FVAL                                               0x17
+#define HWIO_GCC_RPMH_SHUB_MMU_TCU_PERF6_DFSR_SRC_DIV_DIV12_5_FVAL                                             0x18
+#define HWIO_GCC_RPMH_SHUB_MMU_TCU_PERF6_DFSR_SRC_DIV_DIV13_FVAL                                               0x19
+#define HWIO_GCC_RPMH_SHUB_MMU_TCU_PERF6_DFSR_SRC_DIV_DIV13_5_FVAL                                             0x1a
+#define HWIO_GCC_RPMH_SHUB_MMU_TCU_PERF6_DFSR_SRC_DIV_DIV14_FVAL                                               0x1b
+#define HWIO_GCC_RPMH_SHUB_MMU_TCU_PERF6_DFSR_SRC_DIV_DIV14_5_FVAL                                             0x1c
+#define HWIO_GCC_RPMH_SHUB_MMU_TCU_PERF6_DFSR_SRC_DIV_DIV15_FVAL                                               0x1d
+#define HWIO_GCC_RPMH_SHUB_MMU_TCU_PERF6_DFSR_SRC_DIV_DIV15_5_FVAL                                             0x1e
+#define HWIO_GCC_RPMH_SHUB_MMU_TCU_PERF6_DFSR_SRC_DIV_DIV16_FVAL                                               0x1f
+
+#define HWIO_GCC_RPMH_SHUB_MMU_TCU_PERF7_DFSR_ADDR                                                       (GCC_CLK_CTL_REG_REG_BASE      + 0x00004048)
+#define HWIO_GCC_RPMH_SHUB_MMU_TCU_PERF7_DFSR_PHYS                                                       (GCC_CLK_CTL_REG_REG_BASE_PHYS + 0x00004048)
+#define HWIO_GCC_RPMH_SHUB_MMU_TCU_PERF7_DFSR_OFFS                                                       (GCC_CLK_CTL_REG_REG_BASE_OFFS + 0x00004048)
+#define HWIO_GCC_RPMH_SHUB_MMU_TCU_PERF7_DFSR_RMSK                                                            0x71f
+#define HWIO_GCC_RPMH_SHUB_MMU_TCU_PERF7_DFSR_ATTR                                                              0x3
+#define HWIO_GCC_RPMH_SHUB_MMU_TCU_PERF7_DFSR_IN          \
+        in_dword_masked(HWIO_GCC_RPMH_SHUB_MMU_TCU_PERF7_DFSR_ADDR, HWIO_GCC_RPMH_SHUB_MMU_TCU_PERF7_DFSR_RMSK)
+#define HWIO_GCC_RPMH_SHUB_MMU_TCU_PERF7_DFSR_INM(m)      \
+        in_dword_masked(HWIO_GCC_RPMH_SHUB_MMU_TCU_PERF7_DFSR_ADDR, m)
+#define HWIO_GCC_RPMH_SHUB_MMU_TCU_PERF7_DFSR_OUT(v)      \
+        out_dword(HWIO_GCC_RPMH_SHUB_MMU_TCU_PERF7_DFSR_ADDR,v)
+#define HWIO_GCC_RPMH_SHUB_MMU_TCU_PERF7_DFSR_OUTM(m,v) \
+        out_dword_masked_ns(HWIO_GCC_RPMH_SHUB_MMU_TCU_PERF7_DFSR_ADDR,m,v,HWIO_GCC_RPMH_SHUB_MMU_TCU_PERF7_DFSR_IN)
+#define HWIO_GCC_RPMH_SHUB_MMU_TCU_PERF7_DFSR_SRC_SEL_BMSK                                                    0x700
+#define HWIO_GCC_RPMH_SHUB_MMU_TCU_PERF7_DFSR_SRC_SEL_SHFT                                                      0x8
+#define HWIO_GCC_RPMH_SHUB_MMU_TCU_PERF7_DFSR_SRC_SEL_SRC0_FVAL                                                 0x0
+#define HWIO_GCC_RPMH_SHUB_MMU_TCU_PERF7_DFSR_SRC_SEL_SRC1_FVAL                                                 0x1
+#define HWIO_GCC_RPMH_SHUB_MMU_TCU_PERF7_DFSR_SRC_SEL_SRC2_FVAL                                                 0x2
+#define HWIO_GCC_RPMH_SHUB_MMU_TCU_PERF7_DFSR_SRC_SEL_SRC3_FVAL                                                 0x3
+#define HWIO_GCC_RPMH_SHUB_MMU_TCU_PERF7_DFSR_SRC_SEL_SRC4_FVAL                                                 0x4
+#define HWIO_GCC_RPMH_SHUB_MMU_TCU_PERF7_DFSR_SRC_SEL_SRC5_FVAL                                                 0x5
+#define HWIO_GCC_RPMH_SHUB_MMU_TCU_PERF7_DFSR_SRC_SEL_SRC6_FVAL                                                 0x6
+#define HWIO_GCC_RPMH_SHUB_MMU_TCU_PERF7_DFSR_SRC_SEL_SRC7_FVAL                                                 0x7
+#define HWIO_GCC_RPMH_SHUB_MMU_TCU_PERF7_DFSR_SRC_DIV_BMSK                                                     0x1f
+#define HWIO_GCC_RPMH_SHUB_MMU_TCU_PERF7_DFSR_SRC_DIV_SHFT                                                      0x0
+#define HWIO_GCC_RPMH_SHUB_MMU_TCU_PERF7_DFSR_SRC_DIV_BYPASS_FVAL                                               0x0
+#define HWIO_GCC_RPMH_SHUB_MMU_TCU_PERF7_DFSR_SRC_DIV_DIV1_FVAL                                                 0x1
+#define HWIO_GCC_RPMH_SHUB_MMU_TCU_PERF7_DFSR_SRC_DIV_DIV1_5_FVAL                                               0x2
+#define HWIO_GCC_RPMH_SHUB_MMU_TCU_PERF7_DFSR_SRC_DIV_DIV2_FVAL                                                 0x3
+#define HWIO_GCC_RPMH_SHUB_MMU_TCU_PERF7_DFSR_SRC_DIV_DIV2_5_FVAL                                               0x4
+#define HWIO_GCC_RPMH_SHUB_MMU_TCU_PERF7_DFSR_SRC_DIV_DIV3_FVAL                                                 0x5
+#define HWIO_GCC_RPMH_SHUB_MMU_TCU_PERF7_DFSR_SRC_DIV_DIV3_5_FVAL                                               0x6
+#define HWIO_GCC_RPMH_SHUB_MMU_TCU_PERF7_DFSR_SRC_DIV_DIV4_FVAL                                                 0x7
+#define HWIO_GCC_RPMH_SHUB_MMU_TCU_PERF7_DFSR_SRC_DIV_DIV4_5_FVAL                                               0x8
+#define HWIO_GCC_RPMH_SHUB_MMU_TCU_PERF7_DFSR_SRC_DIV_DIV5_FVAL                                                 0x9
+#define HWIO_GCC_RPMH_SHUB_MMU_TCU_PERF7_DFSR_SRC_DIV_DIV5_5_FVAL                                               0xa
+#define HWIO_GCC_RPMH_SHUB_MMU_TCU_PERF7_DFSR_SRC_DIV_DIV6_FVAL                                                 0xb
+#define HWIO_GCC_RPMH_SHUB_MMU_TCU_PERF7_DFSR_SRC_DIV_DIV6_5_FVAL                                               0xc
+#define HWIO_GCC_RPMH_SHUB_MMU_TCU_PERF7_DFSR_SRC_DIV_DIV7_FVAL                                                 0xd
+#define HWIO_GCC_RPMH_SHUB_MMU_TCU_PERF7_DFSR_SRC_DIV_DIV7_5_FVAL                                               0xe
+#define HWIO_GCC_RPMH_SHUB_MMU_TCU_PERF7_DFSR_SRC_DIV_DIV8_FVAL                                                 0xf
+#define HWIO_GCC_RPMH_SHUB_MMU_TCU_PERF7_DFSR_SRC_DIV_DIV8_5_FVAL                                              0x10
+#define HWIO_GCC_RPMH_SHUB_MMU_TCU_PERF7_DFSR_SRC_DIV_DIV9_FVAL                                                0x11
+#define HWIO_GCC_RPMH_SHUB_MMU_TCU_PERF7_DFSR_SRC_DIV_DIV9_5_FVAL                                              0x12
+#define HWIO_GCC_RPMH_SHUB_MMU_TCU_PERF7_DFSR_SRC_DIV_DIV10_FVAL                                               0x13
+#define HWIO_GCC_RPMH_SHUB_MMU_TCU_PERF7_DFSR_SRC_DIV_DIV10_5_FVAL                                             0x14
+#define HWIO_GCC_RPMH_SHUB_MMU_TCU_PERF7_DFSR_SRC_DIV_DIV11_FVAL                                               0x15
+#define HWIO_GCC_RPMH_SHUB_MMU_TCU_PERF7_DFSR_SRC_DIV_DIV11_5_FVAL                                             0x16
+#define HWIO_GCC_RPMH_SHUB_MMU_TCU_PERF7_DFSR_SRC_DIV_DIV12_FVAL                                               0x17
+#define HWIO_GCC_RPMH_SHUB_MMU_TCU_PERF7_DFSR_SRC_DIV_DIV12_5_FVAL                                             0x18
+#define HWIO_GCC_RPMH_SHUB_MMU_TCU_PERF7_DFSR_SRC_DIV_DIV13_FVAL                                               0x19
+#define HWIO_GCC_RPMH_SHUB_MMU_TCU_PERF7_DFSR_SRC_DIV_DIV13_5_FVAL                                             0x1a
+#define HWIO_GCC_RPMH_SHUB_MMU_TCU_PERF7_DFSR_SRC_DIV_DIV14_FVAL                                               0x1b
+#define HWIO_GCC_RPMH_SHUB_MMU_TCU_PERF7_DFSR_SRC_DIV_DIV14_5_FVAL                                             0x1c
+#define HWIO_GCC_RPMH_SHUB_MMU_TCU_PERF7_DFSR_SRC_DIV_DIV15_FVAL                                               0x1d
+#define HWIO_GCC_RPMH_SHUB_MMU_TCU_PERF7_DFSR_SRC_DIV_DIV15_5_FVAL                                             0x1e
+#define HWIO_GCC_RPMH_SHUB_MMU_TCU_PERF7_DFSR_SRC_DIV_DIV16_FVAL                                               0x1f
+
+#define HWIO_GCC_RPMH_SHUB_MMU_TCU_PERF8_DFSR_ADDR                                                       (GCC_CLK_CTL_REG_REG_BASE      + 0x0000404c)
+#define HWIO_GCC_RPMH_SHUB_MMU_TCU_PERF8_DFSR_PHYS                                                       (GCC_CLK_CTL_REG_REG_BASE_PHYS + 0x0000404c)
+#define HWIO_GCC_RPMH_SHUB_MMU_TCU_PERF8_DFSR_OFFS                                                       (GCC_CLK_CTL_REG_REG_BASE_OFFS + 0x0000404c)
+#define HWIO_GCC_RPMH_SHUB_MMU_TCU_PERF8_DFSR_RMSK                                                            0x71f
+#define HWIO_GCC_RPMH_SHUB_MMU_TCU_PERF8_DFSR_ATTR                                                              0x3
+#define HWIO_GCC_RPMH_SHUB_MMU_TCU_PERF8_DFSR_IN          \
+        in_dword_masked(HWIO_GCC_RPMH_SHUB_MMU_TCU_PERF8_DFSR_ADDR, HWIO_GCC_RPMH_SHUB_MMU_TCU_PERF8_DFSR_RMSK)
+#define HWIO_GCC_RPMH_SHUB_MMU_TCU_PERF8_DFSR_INM(m)      \
+        in_dword_masked(HWIO_GCC_RPMH_SHUB_MMU_TCU_PERF8_DFSR_ADDR, m)
+#define HWIO_GCC_RPMH_SHUB_MMU_TCU_PERF8_DFSR_OUT(v)      \
+        out_dword(HWIO_GCC_RPMH_SHUB_MMU_TCU_PERF8_DFSR_ADDR,v)
+#define HWIO_GCC_RPMH_SHUB_MMU_TCU_PERF8_DFSR_OUTM(m,v) \
+        out_dword_masked_ns(HWIO_GCC_RPMH_SHUB_MMU_TCU_PERF8_DFSR_ADDR,m,v,HWIO_GCC_RPMH_SHUB_MMU_TCU_PERF8_DFSR_IN)
+#define HWIO_GCC_RPMH_SHUB_MMU_TCU_PERF8_DFSR_SRC_SEL_BMSK                                                    0x700
+#define HWIO_GCC_RPMH_SHUB_MMU_TCU_PERF8_DFSR_SRC_SEL_SHFT                                                      0x8
+#define HWIO_GCC_RPMH_SHUB_MMU_TCU_PERF8_DFSR_SRC_SEL_SRC0_FVAL                                                 0x0
+#define HWIO_GCC_RPMH_SHUB_MMU_TCU_PERF8_DFSR_SRC_SEL_SRC1_FVAL                                                 0x1
+#define HWIO_GCC_RPMH_SHUB_MMU_TCU_PERF8_DFSR_SRC_SEL_SRC2_FVAL                                                 0x2
+#define HWIO_GCC_RPMH_SHUB_MMU_TCU_PERF8_DFSR_SRC_SEL_SRC3_FVAL                                                 0x3
+#define HWIO_GCC_RPMH_SHUB_MMU_TCU_PERF8_DFSR_SRC_SEL_SRC4_FVAL                                                 0x4
+#define HWIO_GCC_RPMH_SHUB_MMU_TCU_PERF8_DFSR_SRC_SEL_SRC5_FVAL                                                 0x5
+#define HWIO_GCC_RPMH_SHUB_MMU_TCU_PERF8_DFSR_SRC_SEL_SRC6_FVAL                                                 0x6
+#define HWIO_GCC_RPMH_SHUB_MMU_TCU_PERF8_DFSR_SRC_SEL_SRC7_FVAL                                                 0x7
+#define HWIO_GCC_RPMH_SHUB_MMU_TCU_PERF8_DFSR_SRC_DIV_BMSK                                                     0x1f
+#define HWIO_GCC_RPMH_SHUB_MMU_TCU_PERF8_DFSR_SRC_DIV_SHFT                                                      0x0
+#define HWIO_GCC_RPMH_SHUB_MMU_TCU_PERF8_DFSR_SRC_DIV_BYPASS_FVAL                                               0x0
+#define HWIO_GCC_RPMH_SHUB_MMU_TCU_PERF8_DFSR_SRC_DIV_DIV1_FVAL                                                 0x1
+#define HWIO_GCC_RPMH_SHUB_MMU_TCU_PERF8_DFSR_SRC_DIV_DIV1_5_FVAL                                               0x2
+#define HWIO_GCC_RPMH_SHUB_MMU_TCU_PERF8_DFSR_SRC_DIV_DIV2_FVAL                                                 0x3
+#define HWIO_GCC_RPMH_SHUB_MMU_TCU_PERF8_DFSR_SRC_DIV_DIV2_5_FVAL                                               0x4
+#define HWIO_GCC_RPMH_SHUB_MMU_TCU_PERF8_DFSR_SRC_DIV_DIV3_FVAL                                                 0x5
+#define HWIO_GCC_RPMH_SHUB_MMU_TCU_PERF8_DFSR_SRC_DIV_DIV3_5_FVAL                                               0x6
+#define HWIO_GCC_RPMH_SHUB_MMU_TCU_PERF8_DFSR_SRC_DIV_DIV4_FVAL                                                 0x7
+#define HWIO_GCC_RPMH_SHUB_MMU_TCU_PERF8_DFSR_SRC_DIV_DIV4_5_FVAL                                               0x8
+#define HWIO_GCC_RPMH_SHUB_MMU_TCU_PERF8_DFSR_SRC_DIV_DIV5_FVAL                                                 0x9
+#define HWIO_GCC_RPMH_SHUB_MMU_TCU_PERF8_DFSR_SRC_DIV_DIV5_5_FVAL                                               0xa
+#define HWIO_GCC_RPMH_SHUB_MMU_TCU_PERF8_DFSR_SRC_DIV_DIV6_FVAL                                                 0xb
+#define HWIO_GCC_RPMH_SHUB_MMU_TCU_PERF8_DFSR_SRC_DIV_DIV6_5_FVAL                                               0xc
+#define HWIO_GCC_RPMH_SHUB_MMU_TCU_PERF8_DFSR_SRC_DIV_DIV7_FVAL                                                 0xd
+#define HWIO_GCC_RPMH_SHUB_MMU_TCU_PERF8_DFSR_SRC_DIV_DIV7_5_FVAL                                               0xe
+#define HWIO_GCC_RPMH_SHUB_MMU_TCU_PERF8_DFSR_SRC_DIV_DIV8_FVAL                                                 0xf
+#define HWIO_GCC_RPMH_SHUB_MMU_TCU_PERF8_DFSR_SRC_DIV_DIV8_5_FVAL                                              0x10
+#define HWIO_GCC_RPMH_SHUB_MMU_TCU_PERF8_DFSR_SRC_DIV_DIV9_FVAL                                                0x11
+#define HWIO_GCC_RPMH_SHUB_MMU_TCU_PERF8_DFSR_SRC_DIV_DIV9_5_FVAL                                              0x12
+#define HWIO_GCC_RPMH_SHUB_MMU_TCU_PERF8_DFSR_SRC_DIV_DIV10_FVAL                                               0x13
+#define HWIO_GCC_RPMH_SHUB_MMU_TCU_PERF8_DFSR_SRC_DIV_DIV10_5_FVAL                                             0x14
+#define HWIO_GCC_RPMH_SHUB_MMU_TCU_PERF8_DFSR_SRC_DIV_DIV11_FVAL                                               0x15
+#define HWIO_GCC_RPMH_SHUB_MMU_TCU_PERF8_DFSR_SRC_DIV_DIV11_5_FVAL                                             0x16
+#define HWIO_GCC_RPMH_SHUB_MMU_TCU_PERF8_DFSR_SRC_DIV_DIV12_FVAL                                               0x17
+#define HWIO_GCC_RPMH_SHUB_MMU_TCU_PERF8_DFSR_SRC_DIV_DIV12_5_FVAL                                             0x18
+#define HWIO_GCC_RPMH_SHUB_MMU_TCU_PERF8_DFSR_SRC_DIV_DIV13_FVAL                                               0x19
+#define HWIO_GCC_RPMH_SHUB_MMU_TCU_PERF8_DFSR_SRC_DIV_DIV13_5_FVAL                                             0x1a
+#define HWIO_GCC_RPMH_SHUB_MMU_TCU_PERF8_DFSR_SRC_DIV_DIV14_FVAL                                               0x1b
+#define HWIO_GCC_RPMH_SHUB_MMU_TCU_PERF8_DFSR_SRC_DIV_DIV14_5_FVAL                                             0x1c
+#define HWIO_GCC_RPMH_SHUB_MMU_TCU_PERF8_DFSR_SRC_DIV_DIV15_FVAL                                               0x1d
+#define HWIO_GCC_RPMH_SHUB_MMU_TCU_PERF8_DFSR_SRC_DIV_DIV15_5_FVAL                                             0x1e
+#define HWIO_GCC_RPMH_SHUB_MMU_TCU_PERF8_DFSR_SRC_DIV_DIV16_FVAL                                               0x1f
+
+#define HWIO_GCC_RPMH_SHUB_MMU_TCU_PERF9_DFSR_ADDR                                                       (GCC_CLK_CTL_REG_REG_BASE      + 0x00004050)
+#define HWIO_GCC_RPMH_SHUB_MMU_TCU_PERF9_DFSR_PHYS                                                       (GCC_CLK_CTL_REG_REG_BASE_PHYS + 0x00004050)
+#define HWIO_GCC_RPMH_SHUB_MMU_TCU_PERF9_DFSR_OFFS                                                       (GCC_CLK_CTL_REG_REG_BASE_OFFS + 0x00004050)
+#define HWIO_GCC_RPMH_SHUB_MMU_TCU_PERF9_DFSR_RMSK                                                            0x71f
+#define HWIO_GCC_RPMH_SHUB_MMU_TCU_PERF9_DFSR_ATTR                                                              0x3
+#define HWIO_GCC_RPMH_SHUB_MMU_TCU_PERF9_DFSR_IN          \
+        in_dword_masked(HWIO_GCC_RPMH_SHUB_MMU_TCU_PERF9_DFSR_ADDR, HWIO_GCC_RPMH_SHUB_MMU_TCU_PERF9_DFSR_RMSK)
+#define HWIO_GCC_RPMH_SHUB_MMU_TCU_PERF9_DFSR_INM(m)      \
+        in_dword_masked(HWIO_GCC_RPMH_SHUB_MMU_TCU_PERF9_DFSR_ADDR, m)
+#define HWIO_GCC_RPMH_SHUB_MMU_TCU_PERF9_DFSR_OUT(v)      \
+        out_dword(HWIO_GCC_RPMH_SHUB_MMU_TCU_PERF9_DFSR_ADDR,v)
+#define HWIO_GCC_RPMH_SHUB_MMU_TCU_PERF9_DFSR_OUTM(m,v) \
+        out_dword_masked_ns(HWIO_GCC_RPMH_SHUB_MMU_TCU_PERF9_DFSR_ADDR,m,v,HWIO_GCC_RPMH_SHUB_MMU_TCU_PERF9_DFSR_IN)
+#define HWIO_GCC_RPMH_SHUB_MMU_TCU_PERF9_DFSR_SRC_SEL_BMSK                                                    0x700
+#define HWIO_GCC_RPMH_SHUB_MMU_TCU_PERF9_DFSR_SRC_SEL_SHFT                                                      0x8
+#define HWIO_GCC_RPMH_SHUB_MMU_TCU_PERF9_DFSR_SRC_SEL_SRC0_FVAL                                                 0x0
+#define HWIO_GCC_RPMH_SHUB_MMU_TCU_PERF9_DFSR_SRC_SEL_SRC1_FVAL                                                 0x1
+#define HWIO_GCC_RPMH_SHUB_MMU_TCU_PERF9_DFSR_SRC_SEL_SRC2_FVAL                                                 0x2
+#define HWIO_GCC_RPMH_SHUB_MMU_TCU_PERF9_DFSR_SRC_SEL_SRC3_FVAL                                                 0x3
+#define HWIO_GCC_RPMH_SHUB_MMU_TCU_PERF9_DFSR_SRC_SEL_SRC4_FVAL                                                 0x4
+#define HWIO_GCC_RPMH_SHUB_MMU_TCU_PERF9_DFSR_SRC_SEL_SRC5_FVAL                                                 0x5
+#define HWIO_GCC_RPMH_SHUB_MMU_TCU_PERF9_DFSR_SRC_SEL_SRC6_FVAL                                                 0x6
+#define HWIO_GCC_RPMH_SHUB_MMU_TCU_PERF9_DFSR_SRC_SEL_SRC7_FVAL                                                 0x7
+#define HWIO_GCC_RPMH_SHUB_MMU_TCU_PERF9_DFSR_SRC_DIV_BMSK                                                     0x1f
+#define HWIO_GCC_RPMH_SHUB_MMU_TCU_PERF9_DFSR_SRC_DIV_SHFT                                                      0x0
+#define HWIO_GCC_RPMH_SHUB_MMU_TCU_PERF9_DFSR_SRC_DIV_BYPASS_FVAL                                               0x0
+#define HWIO_GCC_RPMH_SHUB_MMU_TCU_PERF9_DFSR_SRC_DIV_DIV1_FVAL                                                 0x1
+#define HWIO_GCC_RPMH_SHUB_MMU_TCU_PERF9_DFSR_SRC_DIV_DIV1_5_FVAL                                               0x2
+#define HWIO_GCC_RPMH_SHUB_MMU_TCU_PERF9_DFSR_SRC_DIV_DIV2_FVAL                                                 0x3
+#define HWIO_GCC_RPMH_SHUB_MMU_TCU_PERF9_DFSR_SRC_DIV_DIV2_5_FVAL                                               0x4
+#define HWIO_GCC_RPMH_SHUB_MMU_TCU_PERF9_DFSR_SRC_DIV_DIV3_FVAL                                                 0x5
+#define HWIO_GCC_RPMH_SHUB_MMU_TCU_PERF9_DFSR_SRC_DIV_DIV3_5_FVAL                                               0x6
+#define HWIO_GCC_RPMH_SHUB_MMU_TCU_PERF9_DFSR_SRC_DIV_DIV4_FVAL                                                 0x7
+#define HWIO_GCC_RPMH_SHUB_MMU_TCU_PERF9_DFSR_SRC_DIV_DIV4_5_FVAL                                               0x8
+#define HWIO_GCC_RPMH_SHUB_MMU_TCU_PERF9_DFSR_SRC_DIV_DIV5_FVAL                                                 0x9
+#define HWIO_GCC_RPMH_SHUB_MMU_TCU_PERF9_DFSR_SRC_DIV_DIV5_5_FVAL                                               0xa
+#define HWIO_GCC_RPMH_SHUB_MMU_TCU_PERF9_DFSR_SRC_DIV_DIV6_FVAL                                                 0xb
+#define HWIO_GCC_RPMH_SHUB_MMU_TCU_PERF9_DFSR_SRC_DIV_DIV6_5_FVAL                                               0xc
+#define HWIO_GCC_RPMH_SHUB_MMU_TCU_PERF9_DFSR_SRC_DIV_DIV7_FVAL                                                 0xd
+#define HWIO_GCC_RPMH_SHUB_MMU_TCU_PERF9_DFSR_SRC_DIV_DIV7_5_FVAL                                               0xe
+#define HWIO_GCC_RPMH_SHUB_MMU_TCU_PERF9_DFSR_SRC_DIV_DIV8_FVAL                                                 0xf
+#define HWIO_GCC_RPMH_SHUB_MMU_TCU_PERF9_DFSR_SRC_DIV_DIV8_5_FVAL                                              0x10
+#define HWIO_GCC_RPMH_SHUB_MMU_TCU_PERF9_DFSR_SRC_DIV_DIV9_FVAL                                                0x11
+#define HWIO_GCC_RPMH_SHUB_MMU_TCU_PERF9_DFSR_SRC_DIV_DIV9_5_FVAL                                              0x12
+#define HWIO_GCC_RPMH_SHUB_MMU_TCU_PERF9_DFSR_SRC_DIV_DIV10_FVAL                                               0x13
+#define HWIO_GCC_RPMH_SHUB_MMU_TCU_PERF9_DFSR_SRC_DIV_DIV10_5_FVAL                                             0x14
+#define HWIO_GCC_RPMH_SHUB_MMU_TCU_PERF9_DFSR_SRC_DIV_DIV11_FVAL                                               0x15
+#define HWIO_GCC_RPMH_SHUB_MMU_TCU_PERF9_DFSR_SRC_DIV_DIV11_5_FVAL                                             0x16
+#define HWIO_GCC_RPMH_SHUB_MMU_TCU_PERF9_DFSR_SRC_DIV_DIV12_FVAL                                               0x17
+#define HWIO_GCC_RPMH_SHUB_MMU_TCU_PERF9_DFSR_SRC_DIV_DIV12_5_FVAL                                             0x18
+#define HWIO_GCC_RPMH_SHUB_MMU_TCU_PERF9_DFSR_SRC_DIV_DIV13_FVAL                                               0x19
+#define HWIO_GCC_RPMH_SHUB_MMU_TCU_PERF9_DFSR_SRC_DIV_DIV13_5_FVAL                                             0x1a
+#define HWIO_GCC_RPMH_SHUB_MMU_TCU_PERF9_DFSR_SRC_DIV_DIV14_FVAL                                               0x1b
+#define HWIO_GCC_RPMH_SHUB_MMU_TCU_PERF9_DFSR_SRC_DIV_DIV14_5_FVAL                                             0x1c
+#define HWIO_GCC_RPMH_SHUB_MMU_TCU_PERF9_DFSR_SRC_DIV_DIV15_FVAL                                               0x1d
+#define HWIO_GCC_RPMH_SHUB_MMU_TCU_PERF9_DFSR_SRC_DIV_DIV15_5_FVAL                                             0x1e
+#define HWIO_GCC_RPMH_SHUB_MMU_TCU_PERF9_DFSR_SRC_DIV_DIV16_FVAL                                               0x1f
+
+#define HWIO_GCC_RPMH_SHUB_MMU_TCU_PERF10_DFSR_ADDR                                                      (GCC_CLK_CTL_REG_REG_BASE      + 0x00004054)
+#define HWIO_GCC_RPMH_SHUB_MMU_TCU_PERF10_DFSR_PHYS                                                      (GCC_CLK_CTL_REG_REG_BASE_PHYS + 0x00004054)
+#define HWIO_GCC_RPMH_SHUB_MMU_TCU_PERF10_DFSR_OFFS                                                      (GCC_CLK_CTL_REG_REG_BASE_OFFS + 0x00004054)
+#define HWIO_GCC_RPMH_SHUB_MMU_TCU_PERF10_DFSR_RMSK                                                           0x71f
+#define HWIO_GCC_RPMH_SHUB_MMU_TCU_PERF10_DFSR_ATTR                                                             0x3
+#define HWIO_GCC_RPMH_SHUB_MMU_TCU_PERF10_DFSR_IN          \
+        in_dword_masked(HWIO_GCC_RPMH_SHUB_MMU_TCU_PERF10_DFSR_ADDR, HWIO_GCC_RPMH_SHUB_MMU_TCU_PERF10_DFSR_RMSK)
+#define HWIO_GCC_RPMH_SHUB_MMU_TCU_PERF10_DFSR_INM(m)      \
+        in_dword_masked(HWIO_GCC_RPMH_SHUB_MMU_TCU_PERF10_DFSR_ADDR, m)
+#define HWIO_GCC_RPMH_SHUB_MMU_TCU_PERF10_DFSR_OUT(v)      \
+        out_dword(HWIO_GCC_RPMH_SHUB_MMU_TCU_PERF10_DFSR_ADDR,v)
+#define HWIO_GCC_RPMH_SHUB_MMU_TCU_PERF10_DFSR_OUTM(m,v) \
+        out_dword_masked_ns(HWIO_GCC_RPMH_SHUB_MMU_TCU_PERF10_DFSR_ADDR,m,v,HWIO_GCC_RPMH_SHUB_MMU_TCU_PERF10_DFSR_IN)
+#define HWIO_GCC_RPMH_SHUB_MMU_TCU_PERF10_DFSR_SRC_SEL_BMSK                                                   0x700
+#define HWIO_GCC_RPMH_SHUB_MMU_TCU_PERF10_DFSR_SRC_SEL_SHFT                                                     0x8
+#define HWIO_GCC_RPMH_SHUB_MMU_TCU_PERF10_DFSR_SRC_SEL_SRC0_FVAL                                                0x0
+#define HWIO_GCC_RPMH_SHUB_MMU_TCU_PERF10_DFSR_SRC_SEL_SRC1_FVAL                                                0x1
+#define HWIO_GCC_RPMH_SHUB_MMU_TCU_PERF10_DFSR_SRC_SEL_SRC2_FVAL                                                0x2
+#define HWIO_GCC_RPMH_SHUB_MMU_TCU_PERF10_DFSR_SRC_SEL_SRC3_FVAL                                                0x3
+#define HWIO_GCC_RPMH_SHUB_MMU_TCU_PERF10_DFSR_SRC_SEL_SRC4_FVAL                                                0x4
+#define HWIO_GCC_RPMH_SHUB_MMU_TCU_PERF10_DFSR_SRC_SEL_SRC5_FVAL                                                0x5
+#define HWIO_GCC_RPMH_SHUB_MMU_TCU_PERF10_DFSR_SRC_SEL_SRC6_FVAL                                                0x6
+#define HWIO_GCC_RPMH_SHUB_MMU_TCU_PERF10_DFSR_SRC_SEL_SRC7_FVAL                                                0x7
+#define HWIO_GCC_RPMH_SHUB_MMU_TCU_PERF10_DFSR_SRC_DIV_BMSK                                                    0x1f
+#define HWIO_GCC_RPMH_SHUB_MMU_TCU_PERF10_DFSR_SRC_DIV_SHFT                                                     0x0
+#define HWIO_GCC_RPMH_SHUB_MMU_TCU_PERF10_DFSR_SRC_DIV_BYPASS_FVAL                                              0x0
+#define HWIO_GCC_RPMH_SHUB_MMU_TCU_PERF10_DFSR_SRC_DIV_DIV1_FVAL                                                0x1
+#define HWIO_GCC_RPMH_SHUB_MMU_TCU_PERF10_DFSR_SRC_DIV_DIV1_5_FVAL                                              0x2
+#define HWIO_GCC_RPMH_SHUB_MMU_TCU_PERF10_DFSR_SRC_DIV_DIV2_FVAL                                                0x3
+#define HWIO_GCC_RPMH_SHUB_MMU_TCU_PERF10_DFSR_SRC_DIV_DIV2_5_FVAL                                              0x4
+#define HWIO_GCC_RPMH_SHUB_MMU_TCU_PERF10_DFSR_SRC_DIV_DIV3_FVAL                                                0x5
+#define HWIO_GCC_RPMH_SHUB_MMU_TCU_PERF10_DFSR_SRC_DIV_DIV3_5_FVAL                                              0x6
+#define HWIO_GCC_RPMH_SHUB_MMU_TCU_PERF10_DFSR_SRC_DIV_DIV4_FVAL                                                0x7
+#define HWIO_GCC_RPMH_SHUB_MMU_TCU_PERF10_DFSR_SRC_DIV_DIV4_5_FVAL                                              0x8
+#define HWIO_GCC_RPMH_SHUB_MMU_TCU_PERF10_DFSR_SRC_DIV_DIV5_FVAL                                                0x9
+#define HWIO_GCC_RPMH_SHUB_MMU_TCU_PERF10_DFSR_SRC_DIV_DIV5_5_FVAL                                              0xa
+#define HWIO_GCC_RPMH_SHUB_MMU_TCU_PERF10_DFSR_SRC_DIV_DIV6_FVAL                                                0xb
+#define HWIO_GCC_RPMH_SHUB_MMU_TCU_PERF10_DFSR_SRC_DIV_DIV6_5_FVAL                                              0xc
+#define HWIO_GCC_RPMH_SHUB_MMU_TCU_PERF10_DFSR_SRC_DIV_DIV7_FVAL                                                0xd
+#define HWIO_GCC_RPMH_SHUB_MMU_TCU_PERF10_DFSR_SRC_DIV_DIV7_5_FVAL                                              0xe
+#define HWIO_GCC_RPMH_SHUB_MMU_TCU_PERF10_DFSR_SRC_DIV_DIV8_FVAL                                                0xf
+#define HWIO_GCC_RPMH_SHUB_MMU_TCU_PERF10_DFSR_SRC_DIV_DIV8_5_FVAL                                             0x10
+#define HWIO_GCC_RPMH_SHUB_MMU_TCU_PERF10_DFSR_SRC_DIV_DIV9_FVAL                                               0x11
+#define HWIO_GCC_RPMH_SHUB_MMU_TCU_PERF10_DFSR_SRC_DIV_DIV9_5_FVAL                                             0x12
+#define HWIO_GCC_RPMH_SHUB_MMU_TCU_PERF10_DFSR_SRC_DIV_DIV10_FVAL                                              0x13
+#define HWIO_GCC_RPMH_SHUB_MMU_TCU_PERF10_DFSR_SRC_DIV_DIV10_5_FVAL                                            0x14
+#define HWIO_GCC_RPMH_SHUB_MMU_TCU_PERF10_DFSR_SRC_DIV_DIV11_FVAL                                              0x15
+#define HWIO_GCC_RPMH_SHUB_MMU_TCU_PERF10_DFSR_SRC_DIV_DIV11_5_FVAL                                            0x16
+#define HWIO_GCC_RPMH_SHUB_MMU_TCU_PERF10_DFSR_SRC_DIV_DIV12_FVAL                                              0x17
+#define HWIO_GCC_RPMH_SHUB_MMU_TCU_PERF10_DFSR_SRC_DIV_DIV12_5_FVAL                                            0x18
+#define HWIO_GCC_RPMH_SHUB_MMU_TCU_PERF10_DFSR_SRC_DIV_DIV13_FVAL                                              0x19
+#define HWIO_GCC_RPMH_SHUB_MMU_TCU_PERF10_DFSR_SRC_DIV_DIV13_5_FVAL                                            0x1a
+#define HWIO_GCC_RPMH_SHUB_MMU_TCU_PERF10_DFSR_SRC_DIV_DIV14_FVAL                                              0x1b
+#define HWIO_GCC_RPMH_SHUB_MMU_TCU_PERF10_DFSR_SRC_DIV_DIV14_5_FVAL                                            0x1c
+#define HWIO_GCC_RPMH_SHUB_MMU_TCU_PERF10_DFSR_SRC_DIV_DIV15_FVAL                                              0x1d
+#define HWIO_GCC_RPMH_SHUB_MMU_TCU_PERF10_DFSR_SRC_DIV_DIV15_5_FVAL                                            0x1e
+#define HWIO_GCC_RPMH_SHUB_MMU_TCU_PERF10_DFSR_SRC_DIV_DIV16_FVAL                                              0x1f
+
+#define HWIO_GCC_RPMH_SHUB_MMU_TCU_PERF11_DFSR_ADDR                                                      (GCC_CLK_CTL_REG_REG_BASE      + 0x00004058)
+#define HWIO_GCC_RPMH_SHUB_MMU_TCU_PERF11_DFSR_PHYS                                                      (GCC_CLK_CTL_REG_REG_BASE_PHYS + 0x00004058)
+#define HWIO_GCC_RPMH_SHUB_MMU_TCU_PERF11_DFSR_OFFS                                                      (GCC_CLK_CTL_REG_REG_BASE_OFFS + 0x00004058)
+#define HWIO_GCC_RPMH_SHUB_MMU_TCU_PERF11_DFSR_RMSK                                                           0x71f
+#define HWIO_GCC_RPMH_SHUB_MMU_TCU_PERF11_DFSR_ATTR                                                             0x3
+#define HWIO_GCC_RPMH_SHUB_MMU_TCU_PERF11_DFSR_IN          \
+        in_dword_masked(HWIO_GCC_RPMH_SHUB_MMU_TCU_PERF11_DFSR_ADDR, HWIO_GCC_RPMH_SHUB_MMU_TCU_PERF11_DFSR_RMSK)
+#define HWIO_GCC_RPMH_SHUB_MMU_TCU_PERF11_DFSR_INM(m)      \
+        in_dword_masked(HWIO_GCC_RPMH_SHUB_MMU_TCU_PERF11_DFSR_ADDR, m)
+#define HWIO_GCC_RPMH_SHUB_MMU_TCU_PERF11_DFSR_OUT(v)      \
+        out_dword(HWIO_GCC_RPMH_SHUB_MMU_TCU_PERF11_DFSR_ADDR,v)
+#define HWIO_GCC_RPMH_SHUB_MMU_TCU_PERF11_DFSR_OUTM(m,v) \
+        out_dword_masked_ns(HWIO_GCC_RPMH_SHUB_MMU_TCU_PERF11_DFSR_ADDR,m,v,HWIO_GCC_RPMH_SHUB_MMU_TCU_PERF11_DFSR_IN)
+#define HWIO_GCC_RPMH_SHUB_MMU_TCU_PERF11_DFSR_SRC_SEL_BMSK                                                   0x700
+#define HWIO_GCC_RPMH_SHUB_MMU_TCU_PERF11_DFSR_SRC_SEL_SHFT                                                     0x8
+#define HWIO_GCC_RPMH_SHUB_MMU_TCU_PERF11_DFSR_SRC_SEL_SRC0_FVAL                                                0x0
+#define HWIO_GCC_RPMH_SHUB_MMU_TCU_PERF11_DFSR_SRC_SEL_SRC1_FVAL                                                0x1
+#define HWIO_GCC_RPMH_SHUB_MMU_TCU_PERF11_DFSR_SRC_SEL_SRC2_FVAL                                                0x2
+#define HWIO_GCC_RPMH_SHUB_MMU_TCU_PERF11_DFSR_SRC_SEL_SRC3_FVAL                                                0x3
+#define HWIO_GCC_RPMH_SHUB_MMU_TCU_PERF11_DFSR_SRC_SEL_SRC4_FVAL                                                0x4
+#define HWIO_GCC_RPMH_SHUB_MMU_TCU_PERF11_DFSR_SRC_SEL_SRC5_FVAL                                                0x5
+#define HWIO_GCC_RPMH_SHUB_MMU_TCU_PERF11_DFSR_SRC_SEL_SRC6_FVAL                                                0x6
+#define HWIO_GCC_RPMH_SHUB_MMU_TCU_PERF11_DFSR_SRC_SEL_SRC7_FVAL                                                0x7
+#define HWIO_GCC_RPMH_SHUB_MMU_TCU_PERF11_DFSR_SRC_DIV_BMSK                                                    0x1f
+#define HWIO_GCC_RPMH_SHUB_MMU_TCU_PERF11_DFSR_SRC_DIV_SHFT                                                     0x0
+#define HWIO_GCC_RPMH_SHUB_MMU_TCU_PERF11_DFSR_SRC_DIV_BYPASS_FVAL                                              0x0
+#define HWIO_GCC_RPMH_SHUB_MMU_TCU_PERF11_DFSR_SRC_DIV_DIV1_FVAL                                                0x1
+#define HWIO_GCC_RPMH_SHUB_MMU_TCU_PERF11_DFSR_SRC_DIV_DIV1_5_FVAL                                              0x2
+#define HWIO_GCC_RPMH_SHUB_MMU_TCU_PERF11_DFSR_SRC_DIV_DIV2_FVAL                                                0x3
+#define HWIO_GCC_RPMH_SHUB_MMU_TCU_PERF11_DFSR_SRC_DIV_DIV2_5_FVAL                                              0x4
+#define HWIO_GCC_RPMH_SHUB_MMU_TCU_PERF11_DFSR_SRC_DIV_DIV3_FVAL                                                0x5
+#define HWIO_GCC_RPMH_SHUB_MMU_TCU_PERF11_DFSR_SRC_DIV_DIV3_5_FVAL                                              0x6
+#define HWIO_GCC_RPMH_SHUB_MMU_TCU_PERF11_DFSR_SRC_DIV_DIV4_FVAL                                                0x7
+#define HWIO_GCC_RPMH_SHUB_MMU_TCU_PERF11_DFSR_SRC_DIV_DIV4_5_FVAL                                              0x8
+#define HWIO_GCC_RPMH_SHUB_MMU_TCU_PERF11_DFSR_SRC_DIV_DIV5_FVAL                                                0x9
+#define HWIO_GCC_RPMH_SHUB_MMU_TCU_PERF11_DFSR_SRC_DIV_DIV5_5_FVAL                                              0xa
+#define HWIO_GCC_RPMH_SHUB_MMU_TCU_PERF11_DFSR_SRC_DIV_DIV6_FVAL                                                0xb
+#define HWIO_GCC_RPMH_SHUB_MMU_TCU_PERF11_DFSR_SRC_DIV_DIV6_5_FVAL                                              0xc
+#define HWIO_GCC_RPMH_SHUB_MMU_TCU_PERF11_DFSR_SRC_DIV_DIV7_FVAL                                                0xd
+#define HWIO_GCC_RPMH_SHUB_MMU_TCU_PERF11_DFSR_SRC_DIV_DIV7_5_FVAL                                              0xe
+#define HWIO_GCC_RPMH_SHUB_MMU_TCU_PERF11_DFSR_SRC_DIV_DIV8_FVAL                                                0xf
+#define HWIO_GCC_RPMH_SHUB_MMU_TCU_PERF11_DFSR_SRC_DIV_DIV8_5_FVAL                                             0x10
+#define HWIO_GCC_RPMH_SHUB_MMU_TCU_PERF11_DFSR_SRC_DIV_DIV9_FVAL                                               0x11
+#define HWIO_GCC_RPMH_SHUB_MMU_TCU_PERF11_DFSR_SRC_DIV_DIV9_5_FVAL                                             0x12
+#define HWIO_GCC_RPMH_SHUB_MMU_TCU_PERF11_DFSR_SRC_DIV_DIV10_FVAL                                              0x13
+#define HWIO_GCC_RPMH_SHUB_MMU_TCU_PERF11_DFSR_SRC_DIV_DIV10_5_FVAL                                            0x14
+#define HWIO_GCC_RPMH_SHUB_MMU_TCU_PERF11_DFSR_SRC_DIV_DIV11_FVAL                                              0x15
+#define HWIO_GCC_RPMH_SHUB_MMU_TCU_PERF11_DFSR_SRC_DIV_DIV11_5_FVAL                                            0x16
+#define HWIO_GCC_RPMH_SHUB_MMU_TCU_PERF11_DFSR_SRC_DIV_DIV12_FVAL                                              0x17
+#define HWIO_GCC_RPMH_SHUB_MMU_TCU_PERF11_DFSR_SRC_DIV_DIV12_5_FVAL                                            0x18
+#define HWIO_GCC_RPMH_SHUB_MMU_TCU_PERF11_DFSR_SRC_DIV_DIV13_FVAL                                              0x19
+#define HWIO_GCC_RPMH_SHUB_MMU_TCU_PERF11_DFSR_SRC_DIV_DIV13_5_FVAL                                            0x1a
+#define HWIO_GCC_RPMH_SHUB_MMU_TCU_PERF11_DFSR_SRC_DIV_DIV14_FVAL                                              0x1b
+#define HWIO_GCC_RPMH_SHUB_MMU_TCU_PERF11_DFSR_SRC_DIV_DIV14_5_FVAL                                            0x1c
+#define HWIO_GCC_RPMH_SHUB_MMU_TCU_PERF11_DFSR_SRC_DIV_DIV15_FVAL                                              0x1d
+#define HWIO_GCC_RPMH_SHUB_MMU_TCU_PERF11_DFSR_SRC_DIV_DIV15_5_FVAL                                            0x1e
+#define HWIO_GCC_RPMH_SHUB_MMU_TCU_PERF11_DFSR_SRC_DIV_DIV16_FVAL                                              0x1f
+
+#define HWIO_GCC_RPMH_SHUB_MMU_TCU_PERF12_DFSR_ADDR                                                      (GCC_CLK_CTL_REG_REG_BASE      + 0x0000405c)
+#define HWIO_GCC_RPMH_SHUB_MMU_TCU_PERF12_DFSR_PHYS                                                      (GCC_CLK_CTL_REG_REG_BASE_PHYS + 0x0000405c)
+#define HWIO_GCC_RPMH_SHUB_MMU_TCU_PERF12_DFSR_OFFS                                                      (GCC_CLK_CTL_REG_REG_BASE_OFFS + 0x0000405c)
+#define HWIO_GCC_RPMH_SHUB_MMU_TCU_PERF12_DFSR_RMSK                                                           0x71f
+#define HWIO_GCC_RPMH_SHUB_MMU_TCU_PERF12_DFSR_ATTR                                                             0x3
+#define HWIO_GCC_RPMH_SHUB_MMU_TCU_PERF12_DFSR_IN          \
+        in_dword_masked(HWIO_GCC_RPMH_SHUB_MMU_TCU_PERF12_DFSR_ADDR, HWIO_GCC_RPMH_SHUB_MMU_TCU_PERF12_DFSR_RMSK)
+#define HWIO_GCC_RPMH_SHUB_MMU_TCU_PERF12_DFSR_INM(m)      \
+        in_dword_masked(HWIO_GCC_RPMH_SHUB_MMU_TCU_PERF12_DFSR_ADDR, m)
+#define HWIO_GCC_RPMH_SHUB_MMU_TCU_PERF12_DFSR_OUT(v)      \
+        out_dword(HWIO_GCC_RPMH_SHUB_MMU_TCU_PERF12_DFSR_ADDR,v)
+#define HWIO_GCC_RPMH_SHUB_MMU_TCU_PERF12_DFSR_OUTM(m,v) \
+        out_dword_masked_ns(HWIO_GCC_RPMH_SHUB_MMU_TCU_PERF12_DFSR_ADDR,m,v,HWIO_GCC_RPMH_SHUB_MMU_TCU_PERF12_DFSR_IN)
+#define HWIO_GCC_RPMH_SHUB_MMU_TCU_PERF12_DFSR_SRC_SEL_BMSK                                                   0x700
+#define HWIO_GCC_RPMH_SHUB_MMU_TCU_PERF12_DFSR_SRC_SEL_SHFT                                                     0x8
+#define HWIO_GCC_RPMH_SHUB_MMU_TCU_PERF12_DFSR_SRC_SEL_SRC0_FVAL                                                0x0
+#define HWIO_GCC_RPMH_SHUB_MMU_TCU_PERF12_DFSR_SRC_SEL_SRC1_FVAL                                                0x1
+#define HWIO_GCC_RPMH_SHUB_MMU_TCU_PERF12_DFSR_SRC_SEL_SRC2_FVAL                                                0x2
+#define HWIO_GCC_RPMH_SHUB_MMU_TCU_PERF12_DFSR_SRC_SEL_SRC3_FVAL                                                0x3
+#define HWIO_GCC_RPMH_SHUB_MMU_TCU_PERF12_DFSR_SRC_SEL_SRC4_FVAL                                                0x4
+#define HWIO_GCC_RPMH_SHUB_MMU_TCU_PERF12_DFSR_SRC_SEL_SRC5_FVAL                                                0x5
+#define HWIO_GCC_RPMH_SHUB_MMU_TCU_PERF12_DFSR_SRC_SEL_SRC6_FVAL                                                0x6
+#define HWIO_GCC_RPMH_SHUB_MMU_TCU_PERF12_DFSR_SRC_SEL_SRC7_FVAL                                                0x7
+#define HWIO_GCC_RPMH_SHUB_MMU_TCU_PERF12_DFSR_SRC_DIV_BMSK                                                    0x1f
+#define HWIO_GCC_RPMH_SHUB_MMU_TCU_PERF12_DFSR_SRC_DIV_SHFT                                                     0x0
+#define HWIO_GCC_RPMH_SHUB_MMU_TCU_PERF12_DFSR_SRC_DIV_BYPASS_FVAL                                              0x0
+#define HWIO_GCC_RPMH_SHUB_MMU_TCU_PERF12_DFSR_SRC_DIV_DIV1_FVAL                                                0x1
+#define HWIO_GCC_RPMH_SHUB_MMU_TCU_PERF12_DFSR_SRC_DIV_DIV1_5_FVAL                                              0x2
+#define HWIO_GCC_RPMH_SHUB_MMU_TCU_PERF12_DFSR_SRC_DIV_DIV2_FVAL                                                0x3
+#define HWIO_GCC_RPMH_SHUB_MMU_TCU_PERF12_DFSR_SRC_DIV_DIV2_5_FVAL                                              0x4
+#define HWIO_GCC_RPMH_SHUB_MMU_TCU_PERF12_DFSR_SRC_DIV_DIV3_FVAL                                                0x5
+#define HWIO_GCC_RPMH_SHUB_MMU_TCU_PERF12_DFSR_SRC_DIV_DIV3_5_FVAL                                              0x6
+#define HWIO_GCC_RPMH_SHUB_MMU_TCU_PERF12_DFSR_SRC_DIV_DIV4_FVAL                                                0x7
+#define HWIO_GCC_RPMH_SHUB_MMU_TCU_PERF12_DFSR_SRC_DIV_DIV4_5_FVAL                                              0x8
+#define HWIO_GCC_RPMH_SHUB_MMU_TCU_PERF12_DFSR_SRC_DIV_DIV5_FVAL                                                0x9
+#define HWIO_GCC_RPMH_SHUB_MMU_TCU_PERF12_DFSR_SRC_DIV_DIV5_5_FVAL                                              0xa
+#define HWIO_GCC_RPMH_SHUB_MMU_TCU_PERF12_DFSR_SRC_DIV_DIV6_FVAL                                                0xb
+#define HWIO_GCC_RPMH_SHUB_MMU_TCU_PERF12_DFSR_SRC_DIV_DIV6_5_FVAL                                              0xc
+#define HWIO_GCC_RPMH_SHUB_MMU_TCU_PERF12_DFSR_SRC_DIV_DIV7_FVAL                                                0xd
+#define HWIO_GCC_RPMH_SHUB_MMU_TCU_PERF12_DFSR_SRC_DIV_DIV7_5_FVAL                                              0xe
+#define HWIO_GCC_RPMH_SHUB_MMU_TCU_PERF12_DFSR_SRC_DIV_DIV8_FVAL                                                0xf
+#define HWIO_GCC_RPMH_SHUB_MMU_TCU_PERF12_DFSR_SRC_DIV_DIV8_5_FVAL                                             0x10
+#define HWIO_GCC_RPMH_SHUB_MMU_TCU_PERF12_DFSR_SRC_DIV_DIV9_FVAL                                               0x11
+#define HWIO_GCC_RPMH_SHUB_MMU_TCU_PERF12_DFSR_SRC_DIV_DIV9_5_FVAL                                             0x12
+#define HWIO_GCC_RPMH_SHUB_MMU_TCU_PERF12_DFSR_SRC_DIV_DIV10_FVAL                                              0x13
+#define HWIO_GCC_RPMH_SHUB_MMU_TCU_PERF12_DFSR_SRC_DIV_DIV10_5_FVAL                                            0x14
+#define HWIO_GCC_RPMH_SHUB_MMU_TCU_PERF12_DFSR_SRC_DIV_DIV11_FVAL                                              0x15
+#define HWIO_GCC_RPMH_SHUB_MMU_TCU_PERF12_DFSR_SRC_DIV_DIV11_5_FVAL                                            0x16
+#define HWIO_GCC_RPMH_SHUB_MMU_TCU_PERF12_DFSR_SRC_DIV_DIV12_FVAL                                              0x17
+#define HWIO_GCC_RPMH_SHUB_MMU_TCU_PERF12_DFSR_SRC_DIV_DIV12_5_FVAL                                            0x18
+#define HWIO_GCC_RPMH_SHUB_MMU_TCU_PERF12_DFSR_SRC_DIV_DIV13_FVAL                                              0x19
+#define HWIO_GCC_RPMH_SHUB_MMU_TCU_PERF12_DFSR_SRC_DIV_DIV13_5_FVAL                                            0x1a
+#define HWIO_GCC_RPMH_SHUB_MMU_TCU_PERF12_DFSR_SRC_DIV_DIV14_FVAL                                              0x1b
+#define HWIO_GCC_RPMH_SHUB_MMU_TCU_PERF12_DFSR_SRC_DIV_DIV14_5_FVAL                                            0x1c
+#define HWIO_GCC_RPMH_SHUB_MMU_TCU_PERF12_DFSR_SRC_DIV_DIV15_FVAL                                              0x1d
+#define HWIO_GCC_RPMH_SHUB_MMU_TCU_PERF12_DFSR_SRC_DIV_DIV15_5_FVAL                                            0x1e
+#define HWIO_GCC_RPMH_SHUB_MMU_TCU_PERF12_DFSR_SRC_DIV_DIV16_FVAL                                              0x1f
+
+#define HWIO_GCC_RPMH_SHUB_MMU_TCU_PERF13_DFSR_ADDR                                                      (GCC_CLK_CTL_REG_REG_BASE      + 0x00004060)
+#define HWIO_GCC_RPMH_SHUB_MMU_TCU_PERF13_DFSR_PHYS                                                      (GCC_CLK_CTL_REG_REG_BASE_PHYS + 0x00004060)
+#define HWIO_GCC_RPMH_SHUB_MMU_TCU_PERF13_DFSR_OFFS                                                      (GCC_CLK_CTL_REG_REG_BASE_OFFS + 0x00004060)
+#define HWIO_GCC_RPMH_SHUB_MMU_TCU_PERF13_DFSR_RMSK                                                           0x71f
+#define HWIO_GCC_RPMH_SHUB_MMU_TCU_PERF13_DFSR_ATTR                                                             0x3
+#define HWIO_GCC_RPMH_SHUB_MMU_TCU_PERF13_DFSR_IN          \
+        in_dword_masked(HWIO_GCC_RPMH_SHUB_MMU_TCU_PERF13_DFSR_ADDR, HWIO_GCC_RPMH_SHUB_MMU_TCU_PERF13_DFSR_RMSK)
+#define HWIO_GCC_RPMH_SHUB_MMU_TCU_PERF13_DFSR_INM(m)      \
+        in_dword_masked(HWIO_GCC_RPMH_SHUB_MMU_TCU_PERF13_DFSR_ADDR, m)
+#define HWIO_GCC_RPMH_SHUB_MMU_TCU_PERF13_DFSR_OUT(v)      \
+        out_dword(HWIO_GCC_RPMH_SHUB_MMU_TCU_PERF13_DFSR_ADDR,v)
+#define HWIO_GCC_RPMH_SHUB_MMU_TCU_PERF13_DFSR_OUTM(m,v) \
+        out_dword_masked_ns(HWIO_GCC_RPMH_SHUB_MMU_TCU_PERF13_DFSR_ADDR,m,v,HWIO_GCC_RPMH_SHUB_MMU_TCU_PERF13_DFSR_IN)
+#define HWIO_GCC_RPMH_SHUB_MMU_TCU_PERF13_DFSR_SRC_SEL_BMSK                                                   0x700
+#define HWIO_GCC_RPMH_SHUB_MMU_TCU_PERF13_DFSR_SRC_SEL_SHFT                                                     0x8
+#define HWIO_GCC_RPMH_SHUB_MMU_TCU_PERF13_DFSR_SRC_SEL_SRC0_FVAL                                                0x0
+#define HWIO_GCC_RPMH_SHUB_MMU_TCU_PERF13_DFSR_SRC_SEL_SRC1_FVAL                                                0x1
+#define HWIO_GCC_RPMH_SHUB_MMU_TCU_PERF13_DFSR_SRC_SEL_SRC2_FVAL                                                0x2
+#define HWIO_GCC_RPMH_SHUB_MMU_TCU_PERF13_DFSR_SRC_SEL_SRC3_FVAL                                                0x3
+#define HWIO_GCC_RPMH_SHUB_MMU_TCU_PERF13_DFSR_SRC_SEL_SRC4_FVAL                                                0x4
+#define HWIO_GCC_RPMH_SHUB_MMU_TCU_PERF13_DFSR_SRC_SEL_SRC5_FVAL                                                0x5
+#define HWIO_GCC_RPMH_SHUB_MMU_TCU_PERF13_DFSR_SRC_SEL_SRC6_FVAL                                                0x6
+#define HWIO_GCC_RPMH_SHUB_MMU_TCU_PERF13_DFSR_SRC_SEL_SRC7_FVAL                                                0x7
+#define HWIO_GCC_RPMH_SHUB_MMU_TCU_PERF13_DFSR_SRC_DIV_BMSK                                                    0x1f
+#define HWIO_GCC_RPMH_SHUB_MMU_TCU_PERF13_DFSR_SRC_DIV_SHFT                                                     0x0
+#define HWIO_GCC_RPMH_SHUB_MMU_TCU_PERF13_DFSR_SRC_DIV_BYPASS_FVAL                                              0x0
+#define HWIO_GCC_RPMH_SHUB_MMU_TCU_PERF13_DFSR_SRC_DIV_DIV1_FVAL                                                0x1
+#define HWIO_GCC_RPMH_SHUB_MMU_TCU_PERF13_DFSR_SRC_DIV_DIV1_5_FVAL                                              0x2
+#define HWIO_GCC_RPMH_SHUB_MMU_TCU_PERF13_DFSR_SRC_DIV_DIV2_FVAL                                                0x3
+#define HWIO_GCC_RPMH_SHUB_MMU_TCU_PERF13_DFSR_SRC_DIV_DIV2_5_FVAL                                              0x4
+#define HWIO_GCC_RPMH_SHUB_MMU_TCU_PERF13_DFSR_SRC_DIV_DIV3_FVAL                                                0x5
+#define HWIO_GCC_RPMH_SHUB_MMU_TCU_PERF13_DFSR_SRC_DIV_DIV3_5_FVAL                                              0x6
+#define HWIO_GCC_RPMH_SHUB_MMU_TCU_PERF13_DFSR_SRC_DIV_DIV4_FVAL                                                0x7
+#define HWIO_GCC_RPMH_SHUB_MMU_TCU_PERF13_DFSR_SRC_DIV_DIV4_5_FVAL                                              0x8
+#define HWIO_GCC_RPMH_SHUB_MMU_TCU_PERF13_DFSR_SRC_DIV_DIV5_FVAL                                                0x9
+#define HWIO_GCC_RPMH_SHUB_MMU_TCU_PERF13_DFSR_SRC_DIV_DIV5_5_FVAL                                              0xa
+#define HWIO_GCC_RPMH_SHUB_MMU_TCU_PERF13_DFSR_SRC_DIV_DIV6_FVAL                                                0xb
+#define HWIO_GCC_RPMH_SHUB_MMU_TCU_PERF13_DFSR_SRC_DIV_DIV6_5_FVAL                                              0xc
+#define HWIO_GCC_RPMH_SHUB_MMU_TCU_PERF13_DFSR_SRC_DIV_DIV7_FVAL                                                0xd
+#define HWIO_GCC_RPMH_SHUB_MMU_TCU_PERF13_DFSR_SRC_DIV_DIV7_5_FVAL                                              0xe
+#define HWIO_GCC_RPMH_SHUB_MMU_TCU_PERF13_DFSR_SRC_DIV_DIV8_FVAL                                                0xf
+#define HWIO_GCC_RPMH_SHUB_MMU_TCU_PERF13_DFSR_SRC_DIV_DIV8_5_FVAL                                             0x10
+#define HWIO_GCC_RPMH_SHUB_MMU_TCU_PERF13_DFSR_SRC_DIV_DIV9_FVAL                                               0x11
+#define HWIO_GCC_RPMH_SHUB_MMU_TCU_PERF13_DFSR_SRC_DIV_DIV9_5_FVAL                                             0x12
+#define HWIO_GCC_RPMH_SHUB_MMU_TCU_PERF13_DFSR_SRC_DIV_DIV10_FVAL                                              0x13
+#define HWIO_GCC_RPMH_SHUB_MMU_TCU_PERF13_DFSR_SRC_DIV_DIV10_5_FVAL                                            0x14
+#define HWIO_GCC_RPMH_SHUB_MMU_TCU_PERF13_DFSR_SRC_DIV_DIV11_FVAL                                              0x15
+#define HWIO_GCC_RPMH_SHUB_MMU_TCU_PERF13_DFSR_SRC_DIV_DIV11_5_FVAL                                            0x16
+#define HWIO_GCC_RPMH_SHUB_MMU_TCU_PERF13_DFSR_SRC_DIV_DIV12_FVAL                                              0x17
+#define HWIO_GCC_RPMH_SHUB_MMU_TCU_PERF13_DFSR_SRC_DIV_DIV12_5_FVAL                                            0x18
+#define HWIO_GCC_RPMH_SHUB_MMU_TCU_PERF13_DFSR_SRC_DIV_DIV13_FVAL                                              0x19
+#define HWIO_GCC_RPMH_SHUB_MMU_TCU_PERF13_DFSR_SRC_DIV_DIV13_5_FVAL                                            0x1a
+#define HWIO_GCC_RPMH_SHUB_MMU_TCU_PERF13_DFSR_SRC_DIV_DIV14_FVAL                                              0x1b
+#define HWIO_GCC_RPMH_SHUB_MMU_TCU_PERF13_DFSR_SRC_DIV_DIV14_5_FVAL                                            0x1c
+#define HWIO_GCC_RPMH_SHUB_MMU_TCU_PERF13_DFSR_SRC_DIV_DIV15_FVAL                                              0x1d
+#define HWIO_GCC_RPMH_SHUB_MMU_TCU_PERF13_DFSR_SRC_DIV_DIV15_5_FVAL                                            0x1e
+#define HWIO_GCC_RPMH_SHUB_MMU_TCU_PERF13_DFSR_SRC_DIV_DIV16_FVAL                                              0x1f
+
+#define HWIO_GCC_RPMH_SHUB_MMU_TCU_PERF14_DFSR_ADDR                                                      (GCC_CLK_CTL_REG_REG_BASE      + 0x00004064)
+#define HWIO_GCC_RPMH_SHUB_MMU_TCU_PERF14_DFSR_PHYS                                                      (GCC_CLK_CTL_REG_REG_BASE_PHYS + 0x00004064)
+#define HWIO_GCC_RPMH_SHUB_MMU_TCU_PERF14_DFSR_OFFS                                                      (GCC_CLK_CTL_REG_REG_BASE_OFFS + 0x00004064)
+#define HWIO_GCC_RPMH_SHUB_MMU_TCU_PERF14_DFSR_RMSK                                                           0x71f
+#define HWIO_GCC_RPMH_SHUB_MMU_TCU_PERF14_DFSR_ATTR                                                             0x3
+#define HWIO_GCC_RPMH_SHUB_MMU_TCU_PERF14_DFSR_IN          \
+        in_dword_masked(HWIO_GCC_RPMH_SHUB_MMU_TCU_PERF14_DFSR_ADDR, HWIO_GCC_RPMH_SHUB_MMU_TCU_PERF14_DFSR_RMSK)
+#define HWIO_GCC_RPMH_SHUB_MMU_TCU_PERF14_DFSR_INM(m)      \
+        in_dword_masked(HWIO_GCC_RPMH_SHUB_MMU_TCU_PERF14_DFSR_ADDR, m)
+#define HWIO_GCC_RPMH_SHUB_MMU_TCU_PERF14_DFSR_OUT(v)      \
+        out_dword(HWIO_GCC_RPMH_SHUB_MMU_TCU_PERF14_DFSR_ADDR,v)
+#define HWIO_GCC_RPMH_SHUB_MMU_TCU_PERF14_DFSR_OUTM(m,v) \
+        out_dword_masked_ns(HWIO_GCC_RPMH_SHUB_MMU_TCU_PERF14_DFSR_ADDR,m,v,HWIO_GCC_RPMH_SHUB_MMU_TCU_PERF14_DFSR_IN)
+#define HWIO_GCC_RPMH_SHUB_MMU_TCU_PERF14_DFSR_SRC_SEL_BMSK                                                   0x700
+#define HWIO_GCC_RPMH_SHUB_MMU_TCU_PERF14_DFSR_SRC_SEL_SHFT                                                     0x8
+#define HWIO_GCC_RPMH_SHUB_MMU_TCU_PERF14_DFSR_SRC_SEL_SRC0_FVAL                                                0x0
+#define HWIO_GCC_RPMH_SHUB_MMU_TCU_PERF14_DFSR_SRC_SEL_SRC1_FVAL                                                0x1
+#define HWIO_GCC_RPMH_SHUB_MMU_TCU_PERF14_DFSR_SRC_SEL_SRC2_FVAL                                                0x2
+#define HWIO_GCC_RPMH_SHUB_MMU_TCU_PERF14_DFSR_SRC_SEL_SRC3_FVAL                                                0x3
+#define HWIO_GCC_RPMH_SHUB_MMU_TCU_PERF14_DFSR_SRC_SEL_SRC4_FVAL                                                0x4
+#define HWIO_GCC_RPMH_SHUB_MMU_TCU_PERF14_DFSR_SRC_SEL_SRC5_FVAL                                                0x5
+#define HWIO_GCC_RPMH_SHUB_MMU_TCU_PERF14_DFSR_SRC_SEL_SRC6_FVAL                                                0x6
+#define HWIO_GCC_RPMH_SHUB_MMU_TCU_PERF14_DFSR_SRC_SEL_SRC7_FVAL                                                0x7
+#define HWIO_GCC_RPMH_SHUB_MMU_TCU_PERF14_DFSR_SRC_DIV_BMSK                                                    0x1f
+#define HWIO_GCC_RPMH_SHUB_MMU_TCU_PERF14_DFSR_SRC_DIV_SHFT                                                     0x0
+#define HWIO_GCC_RPMH_SHUB_MMU_TCU_PERF14_DFSR_SRC_DIV_BYPASS_FVAL                                              0x0
+#define HWIO_GCC_RPMH_SHUB_MMU_TCU_PERF14_DFSR_SRC_DIV_DIV1_FVAL                                                0x1
+#define HWIO_GCC_RPMH_SHUB_MMU_TCU_PERF14_DFSR_SRC_DIV_DIV1_5_FVAL                                              0x2
+#define HWIO_GCC_RPMH_SHUB_MMU_TCU_PERF14_DFSR_SRC_DIV_DIV2_FVAL                                                0x3
+#define HWIO_GCC_RPMH_SHUB_MMU_TCU_PERF14_DFSR_SRC_DIV_DIV2_5_FVAL                                              0x4
+#define HWIO_GCC_RPMH_SHUB_MMU_TCU_PERF14_DFSR_SRC_DIV_DIV3_FVAL                                                0x5
+#define HWIO_GCC_RPMH_SHUB_MMU_TCU_PERF14_DFSR_SRC_DIV_DIV3_5_FVAL                                              0x6
+#define HWIO_GCC_RPMH_SHUB_MMU_TCU_PERF14_DFSR_SRC_DIV_DIV4_FVAL                                                0x7
+#define HWIO_GCC_RPMH_SHUB_MMU_TCU_PERF14_DFSR_SRC_DIV_DIV4_5_FVAL                                              0x8
+#define HWIO_GCC_RPMH_SHUB_MMU_TCU_PERF14_DFSR_SRC_DIV_DIV5_FVAL                                                0x9
+#define HWIO_GCC_RPMH_SHUB_MMU_TCU_PERF14_DFSR_SRC_DIV_DIV5_5_FVAL                                              0xa
+#define HWIO_GCC_RPMH_SHUB_MMU_TCU_PERF14_DFSR_SRC_DIV_DIV6_FVAL                                                0xb
+#define HWIO_GCC_RPMH_SHUB_MMU_TCU_PERF14_DFSR_SRC_DIV_DIV6_5_FVAL                                              0xc
+#define HWIO_GCC_RPMH_SHUB_MMU_TCU_PERF14_DFSR_SRC_DIV_DIV7_FVAL                                                0xd
+#define HWIO_GCC_RPMH_SHUB_MMU_TCU_PERF14_DFSR_SRC_DIV_DIV7_5_FVAL                                              0xe
+#define HWIO_GCC_RPMH_SHUB_MMU_TCU_PERF14_DFSR_SRC_DIV_DIV8_FVAL                                                0xf
+#define HWIO_GCC_RPMH_SHUB_MMU_TCU_PERF14_DFSR_SRC_DIV_DIV8_5_FVAL                                             0x10
+#define HWIO_GCC_RPMH_SHUB_MMU_TCU_PERF14_DFSR_SRC_DIV_DIV9_FVAL                                               0x11
+#define HWIO_GCC_RPMH_SHUB_MMU_TCU_PERF14_DFSR_SRC_DIV_DIV9_5_FVAL                                             0x12
+#define HWIO_GCC_RPMH_SHUB_MMU_TCU_PERF14_DFSR_SRC_DIV_DIV10_FVAL                                              0x13
+#define HWIO_GCC_RPMH_SHUB_MMU_TCU_PERF14_DFSR_SRC_DIV_DIV10_5_FVAL                                            0x14
+#define HWIO_GCC_RPMH_SHUB_MMU_TCU_PERF14_DFSR_SRC_DIV_DIV11_FVAL                                              0x15
+#define HWIO_GCC_RPMH_SHUB_MMU_TCU_PERF14_DFSR_SRC_DIV_DIV11_5_FVAL                                            0x16
+#define HWIO_GCC_RPMH_SHUB_MMU_TCU_PERF14_DFSR_SRC_DIV_DIV12_FVAL                                              0x17
+#define HWIO_GCC_RPMH_SHUB_MMU_TCU_PERF14_DFSR_SRC_DIV_DIV12_5_FVAL                                            0x18
+#define HWIO_GCC_RPMH_SHUB_MMU_TCU_PERF14_DFSR_SRC_DIV_DIV13_FVAL                                              0x19
+#define HWIO_GCC_RPMH_SHUB_MMU_TCU_PERF14_DFSR_SRC_DIV_DIV13_5_FVAL                                            0x1a
+#define HWIO_GCC_RPMH_SHUB_MMU_TCU_PERF14_DFSR_SRC_DIV_DIV14_FVAL                                              0x1b
+#define HWIO_GCC_RPMH_SHUB_MMU_TCU_PERF14_DFSR_SRC_DIV_DIV14_5_FVAL                                            0x1c
+#define HWIO_GCC_RPMH_SHUB_MMU_TCU_PERF14_DFSR_SRC_DIV_DIV15_FVAL                                              0x1d
+#define HWIO_GCC_RPMH_SHUB_MMU_TCU_PERF14_DFSR_SRC_DIV_DIV15_5_FVAL                                            0x1e
+#define HWIO_GCC_RPMH_SHUB_MMU_TCU_PERF14_DFSR_SRC_DIV_DIV16_FVAL                                              0x1f
+
+#define HWIO_GCC_RPMH_SHUB_MMU_TCU_PERF15_DFSR_ADDR                                                      (GCC_CLK_CTL_REG_REG_BASE      + 0x00004068)
+#define HWIO_GCC_RPMH_SHUB_MMU_TCU_PERF15_DFSR_PHYS                                                      (GCC_CLK_CTL_REG_REG_BASE_PHYS + 0x00004068)
+#define HWIO_GCC_RPMH_SHUB_MMU_TCU_PERF15_DFSR_OFFS                                                      (GCC_CLK_CTL_REG_REG_BASE_OFFS + 0x00004068)
+#define HWIO_GCC_RPMH_SHUB_MMU_TCU_PERF15_DFSR_RMSK                                                           0x71f
+#define HWIO_GCC_RPMH_SHUB_MMU_TCU_PERF15_DFSR_ATTR                                                             0x3
+#define HWIO_GCC_RPMH_SHUB_MMU_TCU_PERF15_DFSR_IN          \
+        in_dword_masked(HWIO_GCC_RPMH_SHUB_MMU_TCU_PERF15_DFSR_ADDR, HWIO_GCC_RPMH_SHUB_MMU_TCU_PERF15_DFSR_RMSK)
+#define HWIO_GCC_RPMH_SHUB_MMU_TCU_PERF15_DFSR_INM(m)      \
+        in_dword_masked(HWIO_GCC_RPMH_SHUB_MMU_TCU_PERF15_DFSR_ADDR, m)
+#define HWIO_GCC_RPMH_SHUB_MMU_TCU_PERF15_DFSR_OUT(v)      \
+        out_dword(HWIO_GCC_RPMH_SHUB_MMU_TCU_PERF15_DFSR_ADDR,v)
+#define HWIO_GCC_RPMH_SHUB_MMU_TCU_PERF15_DFSR_OUTM(m,v) \
+        out_dword_masked_ns(HWIO_GCC_RPMH_SHUB_MMU_TCU_PERF15_DFSR_ADDR,m,v,HWIO_GCC_RPMH_SHUB_MMU_TCU_PERF15_DFSR_IN)
+#define HWIO_GCC_RPMH_SHUB_MMU_TCU_PERF15_DFSR_SRC_SEL_BMSK                                                   0x700
+#define HWIO_GCC_RPMH_SHUB_MMU_TCU_PERF15_DFSR_SRC_SEL_SHFT                                                     0x8
+#define HWIO_GCC_RPMH_SHUB_MMU_TCU_PERF15_DFSR_SRC_SEL_SRC0_FVAL                                                0x0
+#define HWIO_GCC_RPMH_SHUB_MMU_TCU_PERF15_DFSR_SRC_SEL_SRC1_FVAL                                                0x1
+#define HWIO_GCC_RPMH_SHUB_MMU_TCU_PERF15_DFSR_SRC_SEL_SRC2_FVAL                                                0x2
+#define HWIO_GCC_RPMH_SHUB_MMU_TCU_PERF15_DFSR_SRC_SEL_SRC3_FVAL                                                0x3
+#define HWIO_GCC_RPMH_SHUB_MMU_TCU_PERF15_DFSR_SRC_SEL_SRC4_FVAL                                                0x4
+#define HWIO_GCC_RPMH_SHUB_MMU_TCU_PERF15_DFSR_SRC_SEL_SRC5_FVAL                                                0x5
+#define HWIO_GCC_RPMH_SHUB_MMU_TCU_PERF15_DFSR_SRC_SEL_SRC6_FVAL                                                0x6
+#define HWIO_GCC_RPMH_SHUB_MMU_TCU_PERF15_DFSR_SRC_SEL_SRC7_FVAL                                                0x7
+#define HWIO_GCC_RPMH_SHUB_MMU_TCU_PERF15_DFSR_SRC_DIV_BMSK                                                    0x1f
+#define HWIO_GCC_RPMH_SHUB_MMU_TCU_PERF15_DFSR_SRC_DIV_SHFT                                                     0x0
+#define HWIO_GCC_RPMH_SHUB_MMU_TCU_PERF15_DFSR_SRC_DIV_BYPASS_FVAL                                              0x0
+#define HWIO_GCC_RPMH_SHUB_MMU_TCU_PERF15_DFSR_SRC_DIV_DIV1_FVAL                                                0x1
+#define HWIO_GCC_RPMH_SHUB_MMU_TCU_PERF15_DFSR_SRC_DIV_DIV1_5_FVAL                                              0x2
+#define HWIO_GCC_RPMH_SHUB_MMU_TCU_PERF15_DFSR_SRC_DIV_DIV2_FVAL                                                0x3
+#define HWIO_GCC_RPMH_SHUB_MMU_TCU_PERF15_DFSR_SRC_DIV_DIV2_5_FVAL                                              0x4
+#define HWIO_GCC_RPMH_SHUB_MMU_TCU_PERF15_DFSR_SRC_DIV_DIV3_FVAL                                                0x5
+#define HWIO_GCC_RPMH_SHUB_MMU_TCU_PERF15_DFSR_SRC_DIV_DIV3_5_FVAL                                              0x6
+#define HWIO_GCC_RPMH_SHUB_MMU_TCU_PERF15_DFSR_SRC_DIV_DIV4_FVAL                                                0x7
+#define HWIO_GCC_RPMH_SHUB_MMU_TCU_PERF15_DFSR_SRC_DIV_DIV4_5_FVAL                                              0x8
+#define HWIO_GCC_RPMH_SHUB_MMU_TCU_PERF15_DFSR_SRC_DIV_DIV5_FVAL                                                0x9
+#define HWIO_GCC_RPMH_SHUB_MMU_TCU_PERF15_DFSR_SRC_DIV_DIV5_5_FVAL                                              0xa
+#define HWIO_GCC_RPMH_SHUB_MMU_TCU_PERF15_DFSR_SRC_DIV_DIV6_FVAL                                                0xb
+#define HWIO_GCC_RPMH_SHUB_MMU_TCU_PERF15_DFSR_SRC_DIV_DIV6_5_FVAL                                              0xc
+#define HWIO_GCC_RPMH_SHUB_MMU_TCU_PERF15_DFSR_SRC_DIV_DIV7_FVAL                                                0xd
+#define HWIO_GCC_RPMH_SHUB_MMU_TCU_PERF15_DFSR_SRC_DIV_DIV7_5_FVAL                                              0xe
+#define HWIO_GCC_RPMH_SHUB_MMU_TCU_PERF15_DFSR_SRC_DIV_DIV8_FVAL                                                0xf
+#define HWIO_GCC_RPMH_SHUB_MMU_TCU_PERF15_DFSR_SRC_DIV_DIV8_5_FVAL                                             0x10
+#define HWIO_GCC_RPMH_SHUB_MMU_TCU_PERF15_DFSR_SRC_DIV_DIV9_FVAL                                               0x11
+#define HWIO_GCC_RPMH_SHUB_MMU_TCU_PERF15_DFSR_SRC_DIV_DIV9_5_FVAL                                             0x12
+#define HWIO_GCC_RPMH_SHUB_MMU_TCU_PERF15_DFSR_SRC_DIV_DIV10_FVAL                                              0x13
+#define HWIO_GCC_RPMH_SHUB_MMU_TCU_PERF15_DFSR_SRC_DIV_DIV10_5_FVAL                                            0x14
+#define HWIO_GCC_RPMH_SHUB_MMU_TCU_PERF15_DFSR_SRC_DIV_DIV11_FVAL                                              0x15
+#define HWIO_GCC_RPMH_SHUB_MMU_TCU_PERF15_DFSR_SRC_DIV_DIV11_5_FVAL                                            0x16
+#define HWIO_GCC_RPMH_SHUB_MMU_TCU_PERF15_DFSR_SRC_DIV_DIV12_FVAL                                              0x17
+#define HWIO_GCC_RPMH_SHUB_MMU_TCU_PERF15_DFSR_SRC_DIV_DIV12_5_FVAL                                            0x18
+#define HWIO_GCC_RPMH_SHUB_MMU_TCU_PERF15_DFSR_SRC_DIV_DIV13_FVAL                                              0x19
+#define HWIO_GCC_RPMH_SHUB_MMU_TCU_PERF15_DFSR_SRC_DIV_DIV13_5_FVAL                                            0x1a
+#define HWIO_GCC_RPMH_SHUB_MMU_TCU_PERF15_DFSR_SRC_DIV_DIV14_FVAL                                              0x1b
+#define HWIO_GCC_RPMH_SHUB_MMU_TCU_PERF15_DFSR_SRC_DIV_DIV14_5_FVAL                                            0x1c
+#define HWIO_GCC_RPMH_SHUB_MMU_TCU_PERF15_DFSR_SRC_DIV_DIV15_FVAL                                              0x1d
+#define HWIO_GCC_RPMH_SHUB_MMU_TCU_PERF15_DFSR_SRC_DIV_DIV15_5_FVAL                                            0x1e
+#define HWIO_GCC_RPMH_SHUB_MMU_TCU_PERF15_DFSR_SRC_DIV_DIV16_FVAL                                              0x1f
+
+#define HWIO_GCC_MMU_TCU_CMD_RCGR_ADDR                                                                   (GCC_CLK_CTL_REG_REG_BASE      + 0x00004010)
+#define HWIO_GCC_MMU_TCU_CMD_RCGR_PHYS                                                                   (GCC_CLK_CTL_REG_REG_BASE_PHYS + 0x00004010)
+#define HWIO_GCC_MMU_TCU_CMD_RCGR_OFFS                                                                   (GCC_CLK_CTL_REG_REG_BASE_OFFS + 0x00004010)
+#define HWIO_GCC_MMU_TCU_CMD_RCGR_RMSK                                                                   0x80000013
+#define HWIO_GCC_MMU_TCU_CMD_RCGR_ATTR                                                                          0x3
+#define HWIO_GCC_MMU_TCU_CMD_RCGR_IN          \
+        in_dword_masked(HWIO_GCC_MMU_TCU_CMD_RCGR_ADDR, HWIO_GCC_MMU_TCU_CMD_RCGR_RMSK)
+#define HWIO_GCC_MMU_TCU_CMD_RCGR_INM(m)      \
+        in_dword_masked(HWIO_GCC_MMU_TCU_CMD_RCGR_ADDR, m)
+#define HWIO_GCC_MMU_TCU_CMD_RCGR_OUT(v)      \
+        out_dword(HWIO_GCC_MMU_TCU_CMD_RCGR_ADDR,v)
+#define HWIO_GCC_MMU_TCU_CMD_RCGR_OUTM(m,v) \
+        out_dword_masked_ns(HWIO_GCC_MMU_TCU_CMD_RCGR_ADDR,m,v,HWIO_GCC_MMU_TCU_CMD_RCGR_IN)
+#define HWIO_GCC_MMU_TCU_CMD_RCGR_ROOT_OFF_BMSK                                                          0x80000000
+#define HWIO_GCC_MMU_TCU_CMD_RCGR_ROOT_OFF_SHFT                                                                0x1f
+#define HWIO_GCC_MMU_TCU_CMD_RCGR_DIRTY_CFG_RCGR_BMSK                                                          0x10
+#define HWIO_GCC_MMU_TCU_CMD_RCGR_DIRTY_CFG_RCGR_SHFT                                                           0x4
+#define HWIO_GCC_MMU_TCU_CMD_RCGR_ROOT_EN_BMSK                                                                  0x2
+#define HWIO_GCC_MMU_TCU_CMD_RCGR_ROOT_EN_SHFT                                                                  0x1
+#define HWIO_GCC_MMU_TCU_CMD_RCGR_ROOT_EN_DISABLE_FVAL                                                          0x0
+#define HWIO_GCC_MMU_TCU_CMD_RCGR_ROOT_EN_ENABLE_FVAL                                                           0x1
+#define HWIO_GCC_MMU_TCU_CMD_RCGR_UPDATE_BMSK                                                                   0x1
+#define HWIO_GCC_MMU_TCU_CMD_RCGR_UPDATE_SHFT                                                                   0x0
+#define HWIO_GCC_MMU_TCU_CMD_RCGR_UPDATE_DISABLE_FVAL                                                           0x0
+#define HWIO_GCC_MMU_TCU_CMD_RCGR_UPDATE_ENABLE_FVAL                                                            0x1
+
+#define HWIO_GCC_MMU_TCU_CFG_RCGR_ADDR                                                                   (GCC_CLK_CTL_REG_REG_BASE      + 0x00004014)
+#define HWIO_GCC_MMU_TCU_CFG_RCGR_PHYS                                                                   (GCC_CLK_CTL_REG_REG_BASE_PHYS + 0x00004014)
+#define HWIO_GCC_MMU_TCU_CFG_RCGR_OFFS                                                                   (GCC_CLK_CTL_REG_REG_BASE_OFFS + 0x00004014)
+#define HWIO_GCC_MMU_TCU_CFG_RCGR_RMSK                                                                     0x11071f
+#define HWIO_GCC_MMU_TCU_CFG_RCGR_ATTR                                                                          0x3
+#define HWIO_GCC_MMU_TCU_CFG_RCGR_IN          \
+        in_dword_masked(HWIO_GCC_MMU_TCU_CFG_RCGR_ADDR, HWIO_GCC_MMU_TCU_CFG_RCGR_RMSK)
+#define HWIO_GCC_MMU_TCU_CFG_RCGR_INM(m)      \
+        in_dword_masked(HWIO_GCC_MMU_TCU_CFG_RCGR_ADDR, m)
+#define HWIO_GCC_MMU_TCU_CFG_RCGR_OUT(v)      \
+        out_dword(HWIO_GCC_MMU_TCU_CFG_RCGR_ADDR,v)
+#define HWIO_GCC_MMU_TCU_CFG_RCGR_OUTM(m,v) \
+        out_dword_masked_ns(HWIO_GCC_MMU_TCU_CFG_RCGR_ADDR,m,v,HWIO_GCC_MMU_TCU_CFG_RCGR_IN)
+#define HWIO_GCC_MMU_TCU_CFG_RCGR_HW_CLK_CONTROL_BMSK                                                      0x100000
+#define HWIO_GCC_MMU_TCU_CFG_RCGR_HW_CLK_CONTROL_SHFT                                                          0x14
+#define HWIO_GCC_MMU_TCU_CFG_RCGR_HW_CLK_CONTROL_DISABLE_FVAL                                                   0x0
+#define HWIO_GCC_MMU_TCU_CFG_RCGR_HW_CLK_CONTROL_ENABLE_FVAL                                                    0x1
+#define HWIO_GCC_MMU_TCU_CFG_RCGR_RCGLITE_DISABLE_BMSK                                                      0x10000
+#define HWIO_GCC_MMU_TCU_CFG_RCGR_RCGLITE_DISABLE_SHFT                                                         0x10
+#define HWIO_GCC_MMU_TCU_CFG_RCGR_RCGLITE_DISABLE_RCGLITE_ENABLED_FVAL                                          0x0
+#define HWIO_GCC_MMU_TCU_CFG_RCGR_RCGLITE_DISABLE_RCGLITE_DISABLED_FVAL                                         0x1
+#define HWIO_GCC_MMU_TCU_CFG_RCGR_SRC_SEL_BMSK                                                                0x700
+#define HWIO_GCC_MMU_TCU_CFG_RCGR_SRC_SEL_SHFT                                                                  0x8
+#define HWIO_GCC_MMU_TCU_CFG_RCGR_SRC_SEL_SRC0_FVAL                                                             0x0
+#define HWIO_GCC_MMU_TCU_CFG_RCGR_SRC_SEL_SRC1_FVAL                                                             0x1
+#define HWIO_GCC_MMU_TCU_CFG_RCGR_SRC_SEL_SRC2_FVAL                                                             0x2
+#define HWIO_GCC_MMU_TCU_CFG_RCGR_SRC_SEL_SRC3_FVAL                                                             0x3
+#define HWIO_GCC_MMU_TCU_CFG_RCGR_SRC_SEL_SRC4_FVAL                                                             0x4
+#define HWIO_GCC_MMU_TCU_CFG_RCGR_SRC_SEL_SRC5_FVAL                                                             0x5
+#define HWIO_GCC_MMU_TCU_CFG_RCGR_SRC_SEL_SRC6_FVAL                                                             0x6
+#define HWIO_GCC_MMU_TCU_CFG_RCGR_SRC_SEL_SRC7_FVAL                                                             0x7
+#define HWIO_GCC_MMU_TCU_CFG_RCGR_SRC_DIV_BMSK                                                                 0x1f
+#define HWIO_GCC_MMU_TCU_CFG_RCGR_SRC_DIV_SHFT                                                                  0x0
+#define HWIO_GCC_MMU_TCU_CFG_RCGR_SRC_DIV_BYPASS_FVAL                                                           0x0
+#define HWIO_GCC_MMU_TCU_CFG_RCGR_SRC_DIV_DIV1_FVAL                                                             0x1
+#define HWIO_GCC_MMU_TCU_CFG_RCGR_SRC_DIV_DIV1_5_FVAL                                                           0x2
+#define HWIO_GCC_MMU_TCU_CFG_RCGR_SRC_DIV_DIV2_FVAL                                                             0x3
+#define HWIO_GCC_MMU_TCU_CFG_RCGR_SRC_DIV_DIV2_5_FVAL                                                           0x4
+#define HWIO_GCC_MMU_TCU_CFG_RCGR_SRC_DIV_DIV3_FVAL                                                             0x5
+#define HWIO_GCC_MMU_TCU_CFG_RCGR_SRC_DIV_DIV3_5_FVAL                                                           0x6
+#define HWIO_GCC_MMU_TCU_CFG_RCGR_SRC_DIV_DIV4_FVAL                                                             0x7
+#define HWIO_GCC_MMU_TCU_CFG_RCGR_SRC_DIV_DIV4_5_FVAL                                                           0x8
+#define HWIO_GCC_MMU_TCU_CFG_RCGR_SRC_DIV_DIV5_FVAL                                                             0x9
+#define HWIO_GCC_MMU_TCU_CFG_RCGR_SRC_DIV_DIV5_5_FVAL                                                           0xa
+#define HWIO_GCC_MMU_TCU_CFG_RCGR_SRC_DIV_DIV6_FVAL                                                             0xb
+#define HWIO_GCC_MMU_TCU_CFG_RCGR_SRC_DIV_DIV6_5_FVAL                                                           0xc
+#define HWIO_GCC_MMU_TCU_CFG_RCGR_SRC_DIV_DIV7_FVAL                                                             0xd
+#define HWIO_GCC_MMU_TCU_CFG_RCGR_SRC_DIV_DIV7_5_FVAL                                                           0xe
+#define HWIO_GCC_MMU_TCU_CFG_RCGR_SRC_DIV_DIV8_FVAL                                                             0xf
+#define HWIO_GCC_MMU_TCU_CFG_RCGR_SRC_DIV_DIV8_5_FVAL                                                          0x10
+#define HWIO_GCC_MMU_TCU_CFG_RCGR_SRC_DIV_DIV9_FVAL                                                            0x11
+#define HWIO_GCC_MMU_TCU_CFG_RCGR_SRC_DIV_DIV9_5_FVAL                                                          0x12
+#define HWIO_GCC_MMU_TCU_CFG_RCGR_SRC_DIV_DIV10_FVAL                                                           0x13
+#define HWIO_GCC_MMU_TCU_CFG_RCGR_SRC_DIV_DIV10_5_FVAL                                                         0x14
+#define HWIO_GCC_MMU_TCU_CFG_RCGR_SRC_DIV_DIV11_FVAL                                                           0x15
+#define HWIO_GCC_MMU_TCU_CFG_RCGR_SRC_DIV_DIV11_5_FVAL                                                         0x16
+#define HWIO_GCC_MMU_TCU_CFG_RCGR_SRC_DIV_DIV12_FVAL                                                           0x17
+#define HWIO_GCC_MMU_TCU_CFG_RCGR_SRC_DIV_DIV12_5_FVAL                                                         0x18
+#define HWIO_GCC_MMU_TCU_CFG_RCGR_SRC_DIV_DIV13_FVAL                                                           0x19
+#define HWIO_GCC_MMU_TCU_CFG_RCGR_SRC_DIV_DIV13_5_FVAL                                                         0x1a
+#define HWIO_GCC_MMU_TCU_CFG_RCGR_SRC_DIV_DIV14_FVAL                                                           0x1b
+#define HWIO_GCC_MMU_TCU_CFG_RCGR_SRC_DIV_DIV14_5_FVAL                                                         0x1c
+#define HWIO_GCC_MMU_TCU_CFG_RCGR_SRC_DIV_DIV15_FVAL                                                           0x1d
+#define HWIO_GCC_MMU_TCU_CFG_RCGR_SRC_DIV_DIV15_5_FVAL                                                         0x1e
+#define HWIO_GCC_MMU_TCU_CFG_RCGR_SRC_DIV_DIV16_FVAL                                                           0x1f
+
+#define HWIO_GCC_MMU_TCU_DCD_CDIV_DCDR_ADDR                                                              (GCC_CLK_CTL_REG_REG_BASE      + 0x0000413c)
+#define HWIO_GCC_MMU_TCU_DCD_CDIV_DCDR_PHYS                                                              (GCC_CLK_CTL_REG_REG_BASE_PHYS + 0x0000413c)
+#define HWIO_GCC_MMU_TCU_DCD_CDIV_DCDR_OFFS                                                              (GCC_CLK_CTL_REG_REG_BASE_OFFS + 0x0000413c)
+#define HWIO_GCC_MMU_TCU_DCD_CDIV_DCDR_RMSK                                                                     0x1
+#define HWIO_GCC_MMU_TCU_DCD_CDIV_DCDR_ATTR                                                                     0x3
+#define HWIO_GCC_MMU_TCU_DCD_CDIV_DCDR_IN          \
+        in_dword_masked(HWIO_GCC_MMU_TCU_DCD_CDIV_DCDR_ADDR, HWIO_GCC_MMU_TCU_DCD_CDIV_DCDR_RMSK)
+#define HWIO_GCC_MMU_TCU_DCD_CDIV_DCDR_INM(m)      \
+        in_dword_masked(HWIO_GCC_MMU_TCU_DCD_CDIV_DCDR_ADDR, m)
+#define HWIO_GCC_MMU_TCU_DCD_CDIV_DCDR_OUT(v)      \
+        out_dword(HWIO_GCC_MMU_TCU_DCD_CDIV_DCDR_ADDR,v)
+#define HWIO_GCC_MMU_TCU_DCD_CDIV_DCDR_OUTM(m,v) \
+        out_dword_masked_ns(HWIO_GCC_MMU_TCU_DCD_CDIV_DCDR_ADDR,m,v,HWIO_GCC_MMU_TCU_DCD_CDIV_DCDR_IN)
+#define HWIO_GCC_MMU_TCU_DCD_CDIV_DCDR_DCD_ENABLE_BMSK                                                          0x1
+#define HWIO_GCC_MMU_TCU_DCD_CDIV_DCDR_DCD_ENABLE_SHFT                                                          0x0
+#define HWIO_GCC_MMU_TCU_DCD_CDIV_DCDR_DCD_ENABLE_DISABLE_FVAL                                                  0x0
+#define HWIO_GCC_MMU_TCU_DCD_CDIV_DCDR_DCD_ENABLE_ENABLE_FVAL                                                   0x1
+
+#define HWIO_GCC_ANOC_TBU_BCR_ADDR                                                                       (GCC_CLK_CTL_REG_REG_BASE      + 0x00005000)
+#define HWIO_GCC_ANOC_TBU_BCR_PHYS                                                                       (GCC_CLK_CTL_REG_REG_BASE_PHYS + 0x00005000)
+#define HWIO_GCC_ANOC_TBU_BCR_OFFS                                                                       (GCC_CLK_CTL_REG_REG_BASE_OFFS + 0x00005000)
+#define HWIO_GCC_ANOC_TBU_BCR_RMSK                                                                              0x1
+#define HWIO_GCC_ANOC_TBU_BCR_ATTR                                                                              0x3
+#define HWIO_GCC_ANOC_TBU_BCR_IN          \
+        in_dword_masked(HWIO_GCC_ANOC_TBU_BCR_ADDR, HWIO_GCC_ANOC_TBU_BCR_RMSK)
+#define HWIO_GCC_ANOC_TBU_BCR_INM(m)      \
+        in_dword_masked(HWIO_GCC_ANOC_TBU_BCR_ADDR, m)
+#define HWIO_GCC_ANOC_TBU_BCR_OUT(v)      \
+        out_dword(HWIO_GCC_ANOC_TBU_BCR_ADDR,v)
+#define HWIO_GCC_ANOC_TBU_BCR_OUTM(m,v) \
+        out_dword_masked_ns(HWIO_GCC_ANOC_TBU_BCR_ADDR,m,v,HWIO_GCC_ANOC_TBU_BCR_IN)
+#define HWIO_GCC_ANOC_TBU_BCR_BLK_ARES_BMSK                                                                     0x1
+#define HWIO_GCC_ANOC_TBU_BCR_BLK_ARES_SHFT                                                                     0x0
+#define HWIO_GCC_ANOC_TBU_BCR_BLK_ARES_DISABLE_FVAL                                                             0x0
+#define HWIO_GCC_ANOC_TBU_BCR_BLK_ARES_ENABLE_FVAL                                                              0x1
+
+#define HWIO_GCC_AGGRE_NOC_TBU1_CBCR_ADDR                                                                (GCC_CLK_CTL_REG_REG_BASE      + 0x00005004)
+#define HWIO_GCC_AGGRE_NOC_TBU1_CBCR_PHYS                                                                (GCC_CLK_CTL_REG_REG_BASE_PHYS + 0x00005004)
+#define HWIO_GCC_AGGRE_NOC_TBU1_CBCR_OFFS                                                                (GCC_CLK_CTL_REG_REG_BASE_OFFS + 0x00005004)
+#define HWIO_GCC_AGGRE_NOC_TBU1_CBCR_RMSK                                                                0x81d07fff
+#define HWIO_GCC_AGGRE_NOC_TBU1_CBCR_ATTR                                                                       0x3
+#define HWIO_GCC_AGGRE_NOC_TBU1_CBCR_IN          \
+        in_dword_masked(HWIO_GCC_AGGRE_NOC_TBU1_CBCR_ADDR, HWIO_GCC_AGGRE_NOC_TBU1_CBCR_RMSK)
+#define HWIO_GCC_AGGRE_NOC_TBU1_CBCR_INM(m)      \
+        in_dword_masked(HWIO_GCC_AGGRE_NOC_TBU1_CBCR_ADDR, m)
+#define HWIO_GCC_AGGRE_NOC_TBU1_CBCR_OUT(v)      \
+        out_dword(HWIO_GCC_AGGRE_NOC_TBU1_CBCR_ADDR,v)
+#define HWIO_GCC_AGGRE_NOC_TBU1_CBCR_OUTM(m,v) \
+        out_dword_masked_ns(HWIO_GCC_AGGRE_NOC_TBU1_CBCR_ADDR,m,v,HWIO_GCC_AGGRE_NOC_TBU1_CBCR_IN)
+#define HWIO_GCC_AGGRE_NOC_TBU1_CBCR_CLK_OFF_BMSK                                                        0x80000000
+#define HWIO_GCC_AGGRE_NOC_TBU1_CBCR_CLK_OFF_SHFT                                                              0x1f
+#define HWIO_GCC_AGGRE_NOC_TBU1_CBCR_IGNORE_ALL_ARES_BMSK                                                 0x1000000
+#define HWIO_GCC_AGGRE_NOC_TBU1_CBCR_IGNORE_ALL_ARES_SHFT                                                      0x18
+#define HWIO_GCC_AGGRE_NOC_TBU1_CBCR_IGNORE_ALL_CLK_DIS_BMSK                                               0x800000
+#define HWIO_GCC_AGGRE_NOC_TBU1_CBCR_IGNORE_ALL_CLK_DIS_SHFT                                                   0x17
+#define HWIO_GCC_AGGRE_NOC_TBU1_CBCR_CLK_DIS_BMSK                                                          0x400000
+#define HWIO_GCC_AGGRE_NOC_TBU1_CBCR_CLK_DIS_SHFT                                                              0x16
+#define HWIO_GCC_AGGRE_NOC_TBU1_CBCR_IGNORE_RPMH_CLK_DIS_BMSK                                              0x100000
+#define HWIO_GCC_AGGRE_NOC_TBU1_CBCR_IGNORE_RPMH_CLK_DIS_SHFT                                                  0x14
+#define HWIO_GCC_AGGRE_NOC_TBU1_CBCR_FORCE_MEM_CORE_ON_BMSK                                                  0x4000
+#define HWIO_GCC_AGGRE_NOC_TBU1_CBCR_FORCE_MEM_CORE_ON_SHFT                                                     0xe
+#define HWIO_GCC_AGGRE_NOC_TBU1_CBCR_FORCE_MEM_CORE_ON_FORCE_DISABLE_FVAL                                       0x0
+#define HWIO_GCC_AGGRE_NOC_TBU1_CBCR_FORCE_MEM_CORE_ON_FORCE_ENABLE_FVAL                                        0x1
+#define HWIO_GCC_AGGRE_NOC_TBU1_CBCR_FORCE_MEM_PERIPH_ON_BMSK                                                0x2000
+#define HWIO_GCC_AGGRE_NOC_TBU1_CBCR_FORCE_MEM_PERIPH_ON_SHFT                                                   0xd
+#define HWIO_GCC_AGGRE_NOC_TBU1_CBCR_FORCE_MEM_PERIPH_ON_FORCE_DISABLE_FVAL                                     0x0
+#define HWIO_GCC_AGGRE_NOC_TBU1_CBCR_FORCE_MEM_PERIPH_ON_FORCE_ENABLE_FVAL                                      0x1
+#define HWIO_GCC_AGGRE_NOC_TBU1_CBCR_FORCE_MEM_PERIPH_OFF_BMSK                                               0x1000
+#define HWIO_GCC_AGGRE_NOC_TBU1_CBCR_FORCE_MEM_PERIPH_OFF_SHFT                                                  0xc
+#define HWIO_GCC_AGGRE_NOC_TBU1_CBCR_FORCE_MEM_PERIPH_OFF_FORCE_DISABLE_FVAL                                    0x0
+#define HWIO_GCC_AGGRE_NOC_TBU1_CBCR_FORCE_MEM_PERIPH_OFF_FORCE_ENABLE_FVAL                                     0x1
+#define HWIO_GCC_AGGRE_NOC_TBU1_CBCR_WAKEUP_BMSK                                                              0xf00
+#define HWIO_GCC_AGGRE_NOC_TBU1_CBCR_WAKEUP_SHFT                                                                0x8
+#define HWIO_GCC_AGGRE_NOC_TBU1_CBCR_WAKEUP_CLOCK0_FVAL                                                         0x0
+#define HWIO_GCC_AGGRE_NOC_TBU1_CBCR_WAKEUP_CLOCK1_FVAL                                                         0x1
+#define HWIO_GCC_AGGRE_NOC_TBU1_CBCR_WAKEUP_CLOCK2_FVAL                                                         0x2
+#define HWIO_GCC_AGGRE_NOC_TBU1_CBCR_WAKEUP_CLOCK3_FVAL                                                         0x3
+#define HWIO_GCC_AGGRE_NOC_TBU1_CBCR_WAKEUP_CLOCK4_FVAL                                                         0x4
+#define HWIO_GCC_AGGRE_NOC_TBU1_CBCR_WAKEUP_CLOCK5_FVAL                                                         0x5
+#define HWIO_GCC_AGGRE_NOC_TBU1_CBCR_WAKEUP_CLOCK6_FVAL                                                         0x6
+#define HWIO_GCC_AGGRE_NOC_TBU1_CBCR_WAKEUP_CLOCK7_FVAL                                                         0x7
+#define HWIO_GCC_AGGRE_NOC_TBU1_CBCR_WAKEUP_CLOCK8_FVAL                                                         0x8
+#define HWIO_GCC_AGGRE_NOC_TBU1_CBCR_WAKEUP_CLOCK9_FVAL                                                         0x9
+#define HWIO_GCC_AGGRE_NOC_TBU1_CBCR_WAKEUP_CLOCK10_FVAL                                                        0xa
+#define HWIO_GCC_AGGRE_NOC_TBU1_CBCR_WAKEUP_CLOCK11_FVAL                                                        0xb
+#define HWIO_GCC_AGGRE_NOC_TBU1_CBCR_WAKEUP_CLOCK12_FVAL                                                        0xc
+#define HWIO_GCC_AGGRE_NOC_TBU1_CBCR_WAKEUP_CLOCK13_FVAL                                                        0xd
+#define HWIO_GCC_AGGRE_NOC_TBU1_CBCR_WAKEUP_CLOCK14_FVAL                                                        0xe
+#define HWIO_GCC_AGGRE_NOC_TBU1_CBCR_WAKEUP_CLOCK15_FVAL                                                        0xf
+#define HWIO_GCC_AGGRE_NOC_TBU1_CBCR_SLEEP_BMSK                                                                0xf0
+#define HWIO_GCC_AGGRE_NOC_TBU1_CBCR_SLEEP_SHFT                                                                 0x4
+#define HWIO_GCC_AGGRE_NOC_TBU1_CBCR_SLEEP_CLOCK0_FVAL                                                          0x0
+#define HWIO_GCC_AGGRE_NOC_TBU1_CBCR_SLEEP_CLOCK1_FVAL                                                          0x1
+#define HWIO_GCC_AGGRE_NOC_TBU1_CBCR_SLEEP_CLOCK2_FVAL                                                          0x2
+#define HWIO_GCC_AGGRE_NOC_TBU1_CBCR_SLEEP_CLOCK3_FVAL                                                          0x3
+#define HWIO_GCC_AGGRE_NOC_TBU1_CBCR_SLEEP_CLOCK4_FVAL                                                          0x4
+#define HWIO_GCC_AGGRE_NOC_TBU1_CBCR_SLEEP_CLOCK5_FVAL                                                          0x5
+#define HWIO_GCC_AGGRE_NOC_TBU1_CBCR_SLEEP_CLOCK6_FVAL                                                          0x6
+#define HWIO_GCC_AGGRE_NOC_TBU1_CBCR_SLEEP_CLOCK7_FVAL                                                          0x7
+#define HWIO_GCC_AGGRE_NOC_TBU1_CBCR_SLEEP_CLOCK8_FVAL                                                          0x8
+#define HWIO_GCC_AGGRE_NOC_TBU1_CBCR_SLEEP_CLOCK9_FVAL                                                          0x9
+#define HWIO_GCC_AGGRE_NOC_TBU1_CBCR_SLEEP_CLOCK10_FVAL                                                         0xa
+#define HWIO_GCC_AGGRE_NOC_TBU1_CBCR_SLEEP_CLOCK11_FVAL                                                         0xb
+#define HWIO_GCC_AGGRE_NOC_TBU1_CBCR_SLEEP_CLOCK12_FVAL                                                         0xc
+#define HWIO_GCC_AGGRE_NOC_TBU1_CBCR_SLEEP_CLOCK13_FVAL                                                         0xd
+#define HWIO_GCC_AGGRE_NOC_TBU1_CBCR_SLEEP_CLOCK14_FVAL                                                         0xe
+#define HWIO_GCC_AGGRE_NOC_TBU1_CBCR_SLEEP_CLOCK15_FVAL                                                         0xf
+#define HWIO_GCC_AGGRE_NOC_TBU1_CBCR_SW_ONLY_EN_BMSK                                                            0x8
+#define HWIO_GCC_AGGRE_NOC_TBU1_CBCR_SW_ONLY_EN_SHFT                                                            0x3
+#define HWIO_GCC_AGGRE_NOC_TBU1_CBCR_CLK_ARES_BMSK                                                              0x4
+#define HWIO_GCC_AGGRE_NOC_TBU1_CBCR_CLK_ARES_SHFT                                                              0x2
+#define HWIO_GCC_AGGRE_NOC_TBU1_CBCR_CLK_ARES_NO_RESET_FVAL                                                     0x0
+#define HWIO_GCC_AGGRE_NOC_TBU1_CBCR_CLK_ARES_RESET_FVAL                                                        0x1
+#define HWIO_GCC_AGGRE_NOC_TBU1_CBCR_HW_CTL_BMSK                                                                0x2
+#define HWIO_GCC_AGGRE_NOC_TBU1_CBCR_HW_CTL_SHFT                                                                0x1
+#define HWIO_GCC_AGGRE_NOC_TBU1_CBCR_HW_CTL_DISABLE_FVAL                                                        0x0
+#define HWIO_GCC_AGGRE_NOC_TBU1_CBCR_HW_CTL_ENABLE_FVAL                                                         0x1
+#define HWIO_GCC_AGGRE_NOC_TBU1_CBCR_CLK_ENABLE_BMSK                                                            0x1
+#define HWIO_GCC_AGGRE_NOC_TBU1_CBCR_CLK_ENABLE_SHFT                                                            0x0
+#define HWIO_GCC_AGGRE_NOC_TBU1_CBCR_CLK_ENABLE_DISABLE_FVAL                                                    0x0
+#define HWIO_GCC_AGGRE_NOC_TBU1_CBCR_CLK_ENABLE_ENABLE_FVAL                                                     0x1
+
+#define HWIO_GCC_AGGRE_NOC_TBU1_SREGR_ADDR                                                               (GCC_CLK_CTL_REG_REG_BASE      + 0x00005008)
+#define HWIO_GCC_AGGRE_NOC_TBU1_SREGR_PHYS                                                               (GCC_CLK_CTL_REG_REG_BASE_PHYS + 0x00005008)
+#define HWIO_GCC_AGGRE_NOC_TBU1_SREGR_OFFS                                                               (GCC_CLK_CTL_REG_REG_BASE_OFFS + 0x00005008)
+#define HWIO_GCC_AGGRE_NOC_TBU1_SREGR_RMSK                                                               0xfffffffe
+#define HWIO_GCC_AGGRE_NOC_TBU1_SREGR_ATTR                                                                      0x3
+#define HWIO_GCC_AGGRE_NOC_TBU1_SREGR_IN          \
+        in_dword_masked(HWIO_GCC_AGGRE_NOC_TBU1_SREGR_ADDR, HWIO_GCC_AGGRE_NOC_TBU1_SREGR_RMSK)
+#define HWIO_GCC_AGGRE_NOC_TBU1_SREGR_INM(m)      \
+        in_dword_masked(HWIO_GCC_AGGRE_NOC_TBU1_SREGR_ADDR, m)
+#define HWIO_GCC_AGGRE_NOC_TBU1_SREGR_OUT(v)      \
+        out_dword(HWIO_GCC_AGGRE_NOC_TBU1_SREGR_ADDR,v)
+#define HWIO_GCC_AGGRE_NOC_TBU1_SREGR_OUTM(m,v) \
+        out_dword_masked_ns(HWIO_GCC_AGGRE_NOC_TBU1_SREGR_ADDR,m,v,HWIO_GCC_AGGRE_NOC_TBU1_SREGR_IN)
+#define HWIO_GCC_AGGRE_NOC_TBU1_SREGR_SREG_PSCBC_SPARE_CTRL_OUT_BMSK                                     0xff000000
+#define HWIO_GCC_AGGRE_NOC_TBU1_SREGR_SREG_PSCBC_SPARE_CTRL_OUT_SHFT                                           0x18
+#define HWIO_GCC_AGGRE_NOC_TBU1_SREGR_SREG_PSCBC_SPARE_CTRL_IN_BMSK                                        0xff0000
+#define HWIO_GCC_AGGRE_NOC_TBU1_SREGR_SREG_PSCBC_SPARE_CTRL_IN_SHFT                                            0x10
+#define HWIO_GCC_AGGRE_NOC_TBU1_SREGR_IGNORE_GDSC_PWR_DWN_CSR_BMSK                                           0x8000
+#define HWIO_GCC_AGGRE_NOC_TBU1_SREGR_IGNORE_GDSC_PWR_DWN_CSR_SHFT                                              0xf
+#define HWIO_GCC_AGGRE_NOC_TBU1_SREGR_IGNORE_GDSC_PWR_DWN_CSR_NO_IGNORE_FVAL                                    0x0
+#define HWIO_GCC_AGGRE_NOC_TBU1_SREGR_IGNORE_GDSC_PWR_DWN_CSR_IGNORE_FVAL                                       0x1
+#define HWIO_GCC_AGGRE_NOC_TBU1_SREGR_PSCBC_SLP_STG_MODE_CSR_BMSK                                            0x4000
+#define HWIO_GCC_AGGRE_NOC_TBU1_SREGR_PSCBC_SLP_STG_MODE_CSR_SHFT                                               0xe
+#define HWIO_GCC_AGGRE_NOC_TBU1_SREGR_PSCBC_SLP_STG_MODE_CSR_SREG_PSCBC_MODE_FVAL                               0x0
+#define HWIO_GCC_AGGRE_NOC_TBU1_SREGR_PSCBC_SLP_STG_MODE_CSR_PSCBC_SLP_STG_MODE_FVAL                            0x1
+#define HWIO_GCC_AGGRE_NOC_TBU1_SREGR_MEM_CPH_RST_SW_OVERRIDE_BMSK                                           0x2000
+#define HWIO_GCC_AGGRE_NOC_TBU1_SREGR_MEM_CPH_RST_SW_OVERRIDE_SHFT                                              0xd
+#define HWIO_GCC_AGGRE_NOC_TBU1_SREGR_MEM_CPH_RST_SW_OVERRIDE_NO_OVERRIDE_FVAL                                  0x0
+#define HWIO_GCC_AGGRE_NOC_TBU1_SREGR_MEM_CPH_RST_SW_OVERRIDE_OVERRIDE_FVAL                                     0x1
+#define HWIO_GCC_AGGRE_NOC_TBU1_SREGR_SW_SM_PSCBC_SEQ_IN_OVERRIDE_BMSK                                       0x1000
+#define HWIO_GCC_AGGRE_NOC_TBU1_SREGR_SW_SM_PSCBC_SEQ_IN_OVERRIDE_SHFT                                          0xc
+#define HWIO_GCC_AGGRE_NOC_TBU1_SREGR_SW_SM_PSCBC_SEQ_IN_OVERRIDE_NO_RESET_FVAL                                 0x0
+#define HWIO_GCC_AGGRE_NOC_TBU1_SREGR_SW_SM_PSCBC_SEQ_IN_OVERRIDE_RESET_FVAL                                    0x1
+#define HWIO_GCC_AGGRE_NOC_TBU1_SREGR_MEM_CORE_ON_ACK_BMSK                                                    0x800
+#define HWIO_GCC_AGGRE_NOC_TBU1_SREGR_MEM_CORE_ON_ACK_SHFT                                                      0xb
+#define HWIO_GCC_AGGRE_NOC_TBU1_SREGR_MEM_PERIPH_ON_ACK_BMSK                                                  0x400
+#define HWIO_GCC_AGGRE_NOC_TBU1_SREGR_MEM_PERIPH_ON_ACK_SHFT                                                    0xa
+#define HWIO_GCC_AGGRE_NOC_TBU1_SREGR_SW_DIV_RATIO_SLP_STG_CLK_BMSK                                           0x300
+#define HWIO_GCC_AGGRE_NOC_TBU1_SREGR_SW_DIV_RATIO_SLP_STG_CLK_SHFT                                             0x8
+#define HWIO_GCC_AGGRE_NOC_TBU1_SREGR_SW_DIV_RATIO_SLP_STG_CLK_DIV_BY_1_FVAL                                    0x0
+#define HWIO_GCC_AGGRE_NOC_TBU1_SREGR_SW_DIV_RATIO_SLP_STG_CLK_DIV_BY_2_FVAL                                    0x1
+#define HWIO_GCC_AGGRE_NOC_TBU1_SREGR_SW_DIV_RATIO_SLP_STG_CLK_DIV_BY_4_FVAL                                    0x2
+#define HWIO_GCC_AGGRE_NOC_TBU1_SREGR_SW_DIV_RATIO_SLP_STG_CLK_DIV_BY_8_FVAL                                    0x3
+#define HWIO_GCC_AGGRE_NOC_TBU1_SREGR_MEM_CPH_ENABLE_BMSK                                                      0x80
+#define HWIO_GCC_AGGRE_NOC_TBU1_SREGR_MEM_CPH_ENABLE_SHFT                                                       0x7
+#define HWIO_GCC_AGGRE_NOC_TBU1_SREGR_MEM_CPH_ENABLE_DISABLE_FVAL                                               0x0
+#define HWIO_GCC_AGGRE_NOC_TBU1_SREGR_MEM_CPH_ENABLE_ENABLE_FVAL                                                0x1
+#define HWIO_GCC_AGGRE_NOC_TBU1_SREGR_FORCE_CLK_ON_BMSK                                                        0x40
+#define HWIO_GCC_AGGRE_NOC_TBU1_SREGR_FORCE_CLK_ON_SHFT                                                         0x6
+#define HWIO_GCC_AGGRE_NOC_TBU1_SREGR_FORCE_CLK_ON_NO_FORCE_FVAL                                                0x0
+#define HWIO_GCC_AGGRE_NOC_TBU1_SREGR_FORCE_CLK_ON_FORCE_ENABLE_FVAL                                            0x1
+#define HWIO_GCC_AGGRE_NOC_TBU1_SREGR_SW_RST_SEL_SLP_STG_BMSK                                                  0x20
+#define HWIO_GCC_AGGRE_NOC_TBU1_SREGR_SW_RST_SEL_SLP_STG_SHFT                                                   0x5
+#define HWIO_GCC_AGGRE_NOC_TBU1_SREGR_SW_RST_SEL_SLP_STG_SELECT_THE_HARDWARE_ARES_FVAL                          0x0
+#define HWIO_GCC_AGGRE_NOC_TBU1_SREGR_SW_RST_SEL_SLP_STG_SELECT_THE_SW_RST_SLP_STG_BIT_FVAL                     0x1
+#define HWIO_GCC_AGGRE_NOC_TBU1_SREGR_SW_RST_SLP_STG_BMSK                                                      0x10
+#define HWIO_GCC_AGGRE_NOC_TBU1_SREGR_SW_RST_SLP_STG_SHFT                                                       0x4
+#define HWIO_GCC_AGGRE_NOC_TBU1_SREGR_SW_RST_SLP_STG_DE_ASSERTION_OF_THE_RESET_FVAL                             0x0
+#define HWIO_GCC_AGGRE_NOC_TBU1_SREGR_SW_RST_SLP_STG_ASSERTION_OF_THE_RESET_FVAL                                0x1
+#define HWIO_GCC_AGGRE_NOC_TBU1_SREGR_SW_CTRL_PWR_DOWN_BMSK                                                     0x8
+#define HWIO_GCC_AGGRE_NOC_TBU1_SREGR_SW_CTRL_PWR_DOWN_SHFT                                                     0x3
+#define HWIO_GCC_AGGRE_NOC_TBU1_SREGR_SW_CTRL_PWR_DOWN_NO_SW_CTRL_FVAL                                          0x0
+#define HWIO_GCC_AGGRE_NOC_TBU1_SREGR_SW_CTRL_PWR_DOWN_SW_CTRL_FVAL                                             0x1
+#define HWIO_GCC_AGGRE_NOC_TBU1_SREGR_SW_CLK_EN_SEL_SLP_STG_BMSK                                                0x4
+#define HWIO_GCC_AGGRE_NOC_TBU1_SREGR_SW_CLK_EN_SEL_SLP_STG_SHFT                                                0x2
+#define HWIO_GCC_AGGRE_NOC_TBU1_SREGR_SW_CLK_EN_SEL_SLP_STG_SLP_STG_CLK_GATE_CONTROLD_BY_HW_FSM_FVAL            0x0
+#define HWIO_GCC_AGGRE_NOC_TBU1_SREGR_SW_CLK_EN_SEL_SLP_STG_SLP_STG_CLK_GATE_CONTROLD_BY_SW_CLK_EN_SLP_STG_BIT_FVAL        0x1
+#define HWIO_GCC_AGGRE_NOC_TBU1_SREGR_SW_CLK_EN_SLP_STG_BMSK                                                    0x2
+#define HWIO_GCC_AGGRE_NOC_TBU1_SREGR_SW_CLK_EN_SLP_STG_SHFT                                                    0x1
+#define HWIO_GCC_AGGRE_NOC_TBU1_SREGR_SW_CLK_EN_SLP_STG_SLP_STG_CLOCK_DISABLE_FVAL                              0x0
+#define HWIO_GCC_AGGRE_NOC_TBU1_SREGR_SW_CLK_EN_SLP_STG_SLP_STG_CLOCK_ENABLE_FVAL                               0x1
+
+#define HWIO_GCC_AGGRE_NOC_TBU2_CBCR_ADDR                                                                (GCC_CLK_CTL_REG_REG_BASE      + 0x0000500c)
+#define HWIO_GCC_AGGRE_NOC_TBU2_CBCR_PHYS                                                                (GCC_CLK_CTL_REG_REG_BASE_PHYS + 0x0000500c)
+#define HWIO_GCC_AGGRE_NOC_TBU2_CBCR_OFFS                                                                (GCC_CLK_CTL_REG_REG_BASE_OFFS + 0x0000500c)
+#define HWIO_GCC_AGGRE_NOC_TBU2_CBCR_RMSK                                                                0x81d07fff
+#define HWIO_GCC_AGGRE_NOC_TBU2_CBCR_ATTR                                                                       0x3
+#define HWIO_GCC_AGGRE_NOC_TBU2_CBCR_IN          \
+        in_dword_masked(HWIO_GCC_AGGRE_NOC_TBU2_CBCR_ADDR, HWIO_GCC_AGGRE_NOC_TBU2_CBCR_RMSK)
+#define HWIO_GCC_AGGRE_NOC_TBU2_CBCR_INM(m)      \
+        in_dword_masked(HWIO_GCC_AGGRE_NOC_TBU2_CBCR_ADDR, m)
+#define HWIO_GCC_AGGRE_NOC_TBU2_CBCR_OUT(v)      \
+        out_dword(HWIO_GCC_AGGRE_NOC_TBU2_CBCR_ADDR,v)
+#define HWIO_GCC_AGGRE_NOC_TBU2_CBCR_OUTM(m,v) \
+        out_dword_masked_ns(HWIO_GCC_AGGRE_NOC_TBU2_CBCR_ADDR,m,v,HWIO_GCC_AGGRE_NOC_TBU2_CBCR_IN)
+#define HWIO_GCC_AGGRE_NOC_TBU2_CBCR_CLK_OFF_BMSK                                                        0x80000000
+#define HWIO_GCC_AGGRE_NOC_TBU2_CBCR_CLK_OFF_SHFT                                                              0x1f
+#define HWIO_GCC_AGGRE_NOC_TBU2_CBCR_IGNORE_ALL_ARES_BMSK                                                 0x1000000
+#define HWIO_GCC_AGGRE_NOC_TBU2_CBCR_IGNORE_ALL_ARES_SHFT                                                      0x18
+#define HWIO_GCC_AGGRE_NOC_TBU2_CBCR_IGNORE_ALL_CLK_DIS_BMSK                                               0x800000
+#define HWIO_GCC_AGGRE_NOC_TBU2_CBCR_IGNORE_ALL_CLK_DIS_SHFT                                                   0x17
+#define HWIO_GCC_AGGRE_NOC_TBU2_CBCR_CLK_DIS_BMSK                                                          0x400000
+#define HWIO_GCC_AGGRE_NOC_TBU2_CBCR_CLK_DIS_SHFT                                                              0x16
+#define HWIO_GCC_AGGRE_NOC_TBU2_CBCR_IGNORE_RPMH_CLK_DIS_BMSK                                              0x100000
+#define HWIO_GCC_AGGRE_NOC_TBU2_CBCR_IGNORE_RPMH_CLK_DIS_SHFT                                                  0x14
+#define HWIO_GCC_AGGRE_NOC_TBU2_CBCR_FORCE_MEM_CORE_ON_BMSK                                                  0x4000
+#define HWIO_GCC_AGGRE_NOC_TBU2_CBCR_FORCE_MEM_CORE_ON_SHFT                                                     0xe
+#define HWIO_GCC_AGGRE_NOC_TBU2_CBCR_FORCE_MEM_CORE_ON_FORCE_DISABLE_FVAL                                       0x0
+#define HWIO_GCC_AGGRE_NOC_TBU2_CBCR_FORCE_MEM_CORE_ON_FORCE_ENABLE_FVAL                                        0x1
+#define HWIO_GCC_AGGRE_NOC_TBU2_CBCR_FORCE_MEM_PERIPH_ON_BMSK                                                0x2000
+#define HWIO_GCC_AGGRE_NOC_TBU2_CBCR_FORCE_MEM_PERIPH_ON_SHFT                                                   0xd
+#define HWIO_GCC_AGGRE_NOC_TBU2_CBCR_FORCE_MEM_PERIPH_ON_FORCE_DISABLE_FVAL                                     0x0
+#define HWIO_GCC_AGGRE_NOC_TBU2_CBCR_FORCE_MEM_PERIPH_ON_FORCE_ENABLE_FVAL                                      0x1
+#define HWIO_GCC_AGGRE_NOC_TBU2_CBCR_FORCE_MEM_PERIPH_OFF_BMSK                                               0x1000
+#define HWIO_GCC_AGGRE_NOC_TBU2_CBCR_FORCE_MEM_PERIPH_OFF_SHFT                                                  0xc
+#define HWIO_GCC_AGGRE_NOC_TBU2_CBCR_FORCE_MEM_PERIPH_OFF_FORCE_DISABLE_FVAL                                    0x0
+#define HWIO_GCC_AGGRE_NOC_TBU2_CBCR_FORCE_MEM_PERIPH_OFF_FORCE_ENABLE_FVAL                                     0x1
+#define HWIO_GCC_AGGRE_NOC_TBU2_CBCR_WAKEUP_BMSK                                                              0xf00
+#define HWIO_GCC_AGGRE_NOC_TBU2_CBCR_WAKEUP_SHFT                                                                0x8
+#define HWIO_GCC_AGGRE_NOC_TBU2_CBCR_WAKEUP_CLOCK0_FVAL                                                         0x0
+#define HWIO_GCC_AGGRE_NOC_TBU2_CBCR_WAKEUP_CLOCK1_FVAL                                                         0x1
+#define HWIO_GCC_AGGRE_NOC_TBU2_CBCR_WAKEUP_CLOCK2_FVAL                                                         0x2
+#define HWIO_GCC_AGGRE_NOC_TBU2_CBCR_WAKEUP_CLOCK3_FVAL                                                         0x3
+#define HWIO_GCC_AGGRE_NOC_TBU2_CBCR_WAKEUP_CLOCK4_FVAL                                                         0x4
+#define HWIO_GCC_AGGRE_NOC_TBU2_CBCR_WAKEUP_CLOCK5_FVAL                                                         0x5
+#define HWIO_GCC_AGGRE_NOC_TBU2_CBCR_WAKEUP_CLOCK6_FVAL                                                         0x6
+#define HWIO_GCC_AGGRE_NOC_TBU2_CBCR_WAKEUP_CLOCK7_FVAL                                                         0x7
+#define HWIO_GCC_AGGRE_NOC_TBU2_CBCR_WAKEUP_CLOCK8_FVAL                                                         0x8
+#define HWIO_GCC_AGGRE_NOC_TBU2_CBCR_WAKEUP_CLOCK9_FVAL                                                         0x9
+#define HWIO_GCC_AGGRE_NOC_TBU2_CBCR_WAKEUP_CLOCK10_FVAL                                                        0xa
+#define HWIO_GCC_AGGRE_NOC_TBU2_CBCR_WAKEUP_CLOCK11_FVAL                                                        0xb
+#define HWIO_GCC_AGGRE_NOC_TBU2_CBCR_WAKEUP_CLOCK12_FVAL                                                        0xc
+#define HWIO_GCC_AGGRE_NOC_TBU2_CBCR_WAKEUP_CLOCK13_FVAL                                                        0xd
+#define HWIO_GCC_AGGRE_NOC_TBU2_CBCR_WAKEUP_CLOCK14_FVAL                                                        0xe
+#define HWIO_GCC_AGGRE_NOC_TBU2_CBCR_WAKEUP_CLOCK15_FVAL                                                        0xf
+#define HWIO_GCC_AGGRE_NOC_TBU2_CBCR_SLEEP_BMSK                                                                0xf0
+#define HWIO_GCC_AGGRE_NOC_TBU2_CBCR_SLEEP_SHFT                                                                 0x4
+#define HWIO_GCC_AGGRE_NOC_TBU2_CBCR_SLEEP_CLOCK0_FVAL                                                          0x0
+#define HWIO_GCC_AGGRE_NOC_TBU2_CBCR_SLEEP_CLOCK1_FVAL                                                          0x1
+#define HWIO_GCC_AGGRE_NOC_TBU2_CBCR_SLEEP_CLOCK2_FVAL                                                          0x2
+#define HWIO_GCC_AGGRE_NOC_TBU2_CBCR_SLEEP_CLOCK3_FVAL                                                          0x3
+#define HWIO_GCC_AGGRE_NOC_TBU2_CBCR_SLEEP_CLOCK4_FVAL                                                          0x4
+#define HWIO_GCC_AGGRE_NOC_TBU2_CBCR_SLEEP_CLOCK5_FVAL                                                          0x5
+#define HWIO_GCC_AGGRE_NOC_TBU2_CBCR_SLEEP_CLOCK6_FVAL                                                          0x6
+#define HWIO_GCC_AGGRE_NOC_TBU2_CBCR_SLEEP_CLOCK7_FVAL                                                          0x7
+#define HWIO_GCC_AGGRE_NOC_TBU2_CBCR_SLEEP_CLOCK8_FVAL                                                          0x8
+#define HWIO_GCC_AGGRE_NOC_TBU2_CBCR_SLEEP_CLOCK9_FVAL                                                          0x9
+#define HWIO_GCC_AGGRE_NOC_TBU2_CBCR_SLEEP_CLOCK10_FVAL                                                         0xa
+#define HWIO_GCC_AGGRE_NOC_TBU2_CBCR_SLEEP_CLOCK11_FVAL                                                         0xb
+#define HWIO_GCC_AGGRE_NOC_TBU2_CBCR_SLEEP_CLOCK12_FVAL                                                         0xc
+#define HWIO_GCC_AGGRE_NOC_TBU2_CBCR_SLEEP_CLOCK13_FVAL                                                         0xd
+#define HWIO_GCC_AGGRE_NOC_TBU2_CBCR_SLEEP_CLOCK14_FVAL                                                         0xe
+#define HWIO_GCC_AGGRE_NOC_TBU2_CBCR_SLEEP_CLOCK15_FVAL                                                         0xf
+#define HWIO_GCC_AGGRE_NOC_TBU2_CBCR_SW_ONLY_EN_BMSK                                                            0x8
+#define HWIO_GCC_AGGRE_NOC_TBU2_CBCR_SW_ONLY_EN_SHFT                                                            0x3
+#define HWIO_GCC_AGGRE_NOC_TBU2_CBCR_CLK_ARES_BMSK                                                              0x4
+#define HWIO_GCC_AGGRE_NOC_TBU2_CBCR_CLK_ARES_SHFT                                                              0x2
+#define HWIO_GCC_AGGRE_NOC_TBU2_CBCR_CLK_ARES_NO_RESET_FVAL                                                     0x0
+#define HWIO_GCC_AGGRE_NOC_TBU2_CBCR_CLK_ARES_RESET_FVAL                                                        0x1
+#define HWIO_GCC_AGGRE_NOC_TBU2_CBCR_HW_CTL_BMSK                                                                0x2
+#define HWIO_GCC_AGGRE_NOC_TBU2_CBCR_HW_CTL_SHFT                                                                0x1
+#define HWIO_GCC_AGGRE_NOC_TBU2_CBCR_HW_CTL_DISABLE_FVAL                                                        0x0
+#define HWIO_GCC_AGGRE_NOC_TBU2_CBCR_HW_CTL_ENABLE_FVAL                                                         0x1
+#define HWIO_GCC_AGGRE_NOC_TBU2_CBCR_CLK_ENABLE_BMSK                                                            0x1
+#define HWIO_GCC_AGGRE_NOC_TBU2_CBCR_CLK_ENABLE_SHFT                                                            0x0
+#define HWIO_GCC_AGGRE_NOC_TBU2_CBCR_CLK_ENABLE_DISABLE_FVAL                                                    0x0
+#define HWIO_GCC_AGGRE_NOC_TBU2_CBCR_CLK_ENABLE_ENABLE_FVAL                                                     0x1
+
+#define HWIO_GCC_AGGRE_NOC_TBU2_SREGR_ADDR                                                               (GCC_CLK_CTL_REG_REG_BASE      + 0x00005010)
+#define HWIO_GCC_AGGRE_NOC_TBU2_SREGR_PHYS                                                               (GCC_CLK_CTL_REG_REG_BASE_PHYS + 0x00005010)
+#define HWIO_GCC_AGGRE_NOC_TBU2_SREGR_OFFS                                                               (GCC_CLK_CTL_REG_REG_BASE_OFFS + 0x00005010)
+#define HWIO_GCC_AGGRE_NOC_TBU2_SREGR_RMSK                                                               0xfffffffe
+#define HWIO_GCC_AGGRE_NOC_TBU2_SREGR_ATTR                                                                      0x3
+#define HWIO_GCC_AGGRE_NOC_TBU2_SREGR_IN          \
+        in_dword_masked(HWIO_GCC_AGGRE_NOC_TBU2_SREGR_ADDR, HWIO_GCC_AGGRE_NOC_TBU2_SREGR_RMSK)
+#define HWIO_GCC_AGGRE_NOC_TBU2_SREGR_INM(m)      \
+        in_dword_masked(HWIO_GCC_AGGRE_NOC_TBU2_SREGR_ADDR, m)
+#define HWIO_GCC_AGGRE_NOC_TBU2_SREGR_OUT(v)      \
+        out_dword(HWIO_GCC_AGGRE_NOC_TBU2_SREGR_ADDR,v)
+#define HWIO_GCC_AGGRE_NOC_TBU2_SREGR_OUTM(m,v) \
+        out_dword_masked_ns(HWIO_GCC_AGGRE_NOC_TBU2_SREGR_ADDR,m,v,HWIO_GCC_AGGRE_NOC_TBU2_SREGR_IN)
+#define HWIO_GCC_AGGRE_NOC_TBU2_SREGR_SREG_PSCBC_SPARE_CTRL_OUT_BMSK                                     0xff000000
+#define HWIO_GCC_AGGRE_NOC_TBU2_SREGR_SREG_PSCBC_SPARE_CTRL_OUT_SHFT                                           0x18
+#define HWIO_GCC_AGGRE_NOC_TBU2_SREGR_SREG_PSCBC_SPARE_CTRL_IN_BMSK                                        0xff0000
+#define HWIO_GCC_AGGRE_NOC_TBU2_SREGR_SREG_PSCBC_SPARE_CTRL_IN_SHFT                                            0x10
+#define HWIO_GCC_AGGRE_NOC_TBU2_SREGR_IGNORE_GDSC_PWR_DWN_CSR_BMSK                                           0x8000
+#define HWIO_GCC_AGGRE_NOC_TBU2_SREGR_IGNORE_GDSC_PWR_DWN_CSR_SHFT                                              0xf
+#define HWIO_GCC_AGGRE_NOC_TBU2_SREGR_IGNORE_GDSC_PWR_DWN_CSR_NO_IGNORE_FVAL                                    0x0
+#define HWIO_GCC_AGGRE_NOC_TBU2_SREGR_IGNORE_GDSC_PWR_DWN_CSR_IGNORE_FVAL                                       0x1
+#define HWIO_GCC_AGGRE_NOC_TBU2_SREGR_PSCBC_SLP_STG_MODE_CSR_BMSK                                            0x4000
+#define HWIO_GCC_AGGRE_NOC_TBU2_SREGR_PSCBC_SLP_STG_MODE_CSR_SHFT                                               0xe
+#define HWIO_GCC_AGGRE_NOC_TBU2_SREGR_PSCBC_SLP_STG_MODE_CSR_SREG_PSCBC_MODE_FVAL                               0x0
+#define HWIO_GCC_AGGRE_NOC_TBU2_SREGR_PSCBC_SLP_STG_MODE_CSR_PSCBC_SLP_STG_MODE_FVAL                            0x1
+#define HWIO_GCC_AGGRE_NOC_TBU2_SREGR_MEM_CPH_RST_SW_OVERRIDE_BMSK                                           0x2000
+#define HWIO_GCC_AGGRE_NOC_TBU2_SREGR_MEM_CPH_RST_SW_OVERRIDE_SHFT                                              0xd
+#define HWIO_GCC_AGGRE_NOC_TBU2_SREGR_MEM_CPH_RST_SW_OVERRIDE_NO_OVERRIDE_FVAL                                  0x0
+#define HWIO_GCC_AGGRE_NOC_TBU2_SREGR_MEM_CPH_RST_SW_OVERRIDE_OVERRIDE_FVAL                                     0x1
+#define HWIO_GCC_AGGRE_NOC_TBU2_SREGR_SW_SM_PSCBC_SEQ_IN_OVERRIDE_BMSK                                       0x1000
+#define HWIO_GCC_AGGRE_NOC_TBU2_SREGR_SW_SM_PSCBC_SEQ_IN_OVERRIDE_SHFT                                          0xc
+#define HWIO_GCC_AGGRE_NOC_TBU2_SREGR_SW_SM_PSCBC_SEQ_IN_OVERRIDE_NO_RESET_FVAL                                 0x0
+#define HWIO_GCC_AGGRE_NOC_TBU2_SREGR_SW_SM_PSCBC_SEQ_IN_OVERRIDE_RESET_FVAL                                    0x1
+#define HWIO_GCC_AGGRE_NOC_TBU2_SREGR_MEM_CORE_ON_ACK_BMSK                                                    0x800
+#define HWIO_GCC_AGGRE_NOC_TBU2_SREGR_MEM_CORE_ON_ACK_SHFT                                                      0xb
+#define HWIO_GCC_AGGRE_NOC_TBU2_SREGR_MEM_PERIPH_ON_ACK_BMSK                                                  0x400
+#define HWIO_GCC_AGGRE_NOC_TBU2_SREGR_MEM_PERIPH_ON_ACK_SHFT                                                    0xa
+#define HWIO_GCC_AGGRE_NOC_TBU2_SREGR_SW_DIV_RATIO_SLP_STG_CLK_BMSK                                           0x300
+#define HWIO_GCC_AGGRE_NOC_TBU2_SREGR_SW_DIV_RATIO_SLP_STG_CLK_SHFT                                             0x8
+#define HWIO_GCC_AGGRE_NOC_TBU2_SREGR_SW_DIV_RATIO_SLP_STG_CLK_DIV_BY_1_FVAL                                    0x0
+#define HWIO_GCC_AGGRE_NOC_TBU2_SREGR_SW_DIV_RATIO_SLP_STG_CLK_DIV_BY_2_FVAL                                    0x1
+#define HWIO_GCC_AGGRE_NOC_TBU2_SREGR_SW_DIV_RATIO_SLP_STG_CLK_DIV_BY_4_FVAL                                    0x2
+#define HWIO_GCC_AGGRE_NOC_TBU2_SREGR_SW_DIV_RATIO_SLP_STG_CLK_DIV_BY_8_FVAL                                    0x3
+#define HWIO_GCC_AGGRE_NOC_TBU2_SREGR_MEM_CPH_ENABLE_BMSK                                                      0x80
+#define HWIO_GCC_AGGRE_NOC_TBU2_SREGR_MEM_CPH_ENABLE_SHFT                                                       0x7
+#define HWIO_GCC_AGGRE_NOC_TBU2_SREGR_MEM_CPH_ENABLE_DISABLE_FVAL                                               0x0
+#define HWIO_GCC_AGGRE_NOC_TBU2_SREGR_MEM_CPH_ENABLE_ENABLE_FVAL                                                0x1
+#define HWIO_GCC_AGGRE_NOC_TBU2_SREGR_FORCE_CLK_ON_BMSK                                                        0x40
+#define HWIO_GCC_AGGRE_NOC_TBU2_SREGR_FORCE_CLK_ON_SHFT                                                         0x6
+#define HWIO_GCC_AGGRE_NOC_TBU2_SREGR_FORCE_CLK_ON_NO_FORCE_FVAL                                                0x0
+#define HWIO_GCC_AGGRE_NOC_TBU2_SREGR_FORCE_CLK_ON_FORCE_ENABLE_FVAL                                            0x1
+#define HWIO_GCC_AGGRE_NOC_TBU2_SREGR_SW_RST_SEL_SLP_STG_BMSK                                                  0x20
+#define HWIO_GCC_AGGRE_NOC_TBU2_SREGR_SW_RST_SEL_SLP_STG_SHFT                                                   0x5
+#define HWIO_GCC_AGGRE_NOC_TBU2_SREGR_SW_RST_SEL_SLP_STG_SELECT_THE_HARDWARE_ARES_FVAL                          0x0
+#define HWIO_GCC_AGGRE_NOC_TBU2_SREGR_SW_RST_SEL_SLP_STG_SELECT_THE_SW_RST_SLP_STG_BIT_FVAL                     0x1
+#define HWIO_GCC_AGGRE_NOC_TBU2_SREGR_SW_RST_SLP_STG_BMSK                                                      0x10
+#define HWIO_GCC_AGGRE_NOC_TBU2_SREGR_SW_RST_SLP_STG_SHFT                                                       0x4
+#define HWIO_GCC_AGGRE_NOC_TBU2_SREGR_SW_RST_SLP_STG_DE_ASSERTION_OF_THE_RESET_FVAL                             0x0
+#define HWIO_GCC_AGGRE_NOC_TBU2_SREGR_SW_RST_SLP_STG_ASSERTION_OF_THE_RESET_FVAL                                0x1
+#define HWIO_GCC_AGGRE_NOC_TBU2_SREGR_SW_CTRL_PWR_DOWN_BMSK                                                     0x8
+#define HWIO_GCC_AGGRE_NOC_TBU2_SREGR_SW_CTRL_PWR_DOWN_SHFT                                                     0x3
+#define HWIO_GCC_AGGRE_NOC_TBU2_SREGR_SW_CTRL_PWR_DOWN_NO_SW_CTRL_FVAL                                          0x0
+#define HWIO_GCC_AGGRE_NOC_TBU2_SREGR_SW_CTRL_PWR_DOWN_SW_CTRL_FVAL                                             0x1
+#define HWIO_GCC_AGGRE_NOC_TBU2_SREGR_SW_CLK_EN_SEL_SLP_STG_BMSK                                                0x4
+#define HWIO_GCC_AGGRE_NOC_TBU2_SREGR_SW_CLK_EN_SEL_SLP_STG_SHFT                                                0x2
+#define HWIO_GCC_AGGRE_NOC_TBU2_SREGR_SW_CLK_EN_SEL_SLP_STG_SLP_STG_CLK_GATE_CONTROLD_BY_HW_FSM_FVAL            0x0
+#define HWIO_GCC_AGGRE_NOC_TBU2_SREGR_SW_CLK_EN_SEL_SLP_STG_SLP_STG_CLK_GATE_CONTROLD_BY_SW_CLK_EN_SLP_STG_BIT_FVAL        0x1
+#define HWIO_GCC_AGGRE_NOC_TBU2_SREGR_SW_CLK_EN_SLP_STG_BMSK                                                    0x2
+#define HWIO_GCC_AGGRE_NOC_TBU2_SREGR_SW_CLK_EN_SLP_STG_SHFT                                                    0x1
+#define HWIO_GCC_AGGRE_NOC_TBU2_SREGR_SW_CLK_EN_SLP_STG_SLP_STG_CLOCK_DISABLE_FVAL                              0x0
+#define HWIO_GCC_AGGRE_NOC_TBU2_SREGR_SW_CLK_EN_SLP_STG_SLP_STG_CLOCK_ENABLE_FVAL                               0x1
+
+#define HWIO_GCC_QDSS_BCR_ADDR                                                                           (GCC_CLK_CTL_REG_REG_BASE      + 0x00006000)
+#define HWIO_GCC_QDSS_BCR_PHYS                                                                           (GCC_CLK_CTL_REG_REG_BASE_PHYS + 0x00006000)
+#define HWIO_GCC_QDSS_BCR_OFFS                                                                           (GCC_CLK_CTL_REG_REG_BASE_OFFS + 0x00006000)
+#define HWIO_GCC_QDSS_BCR_RMSK                                                                                  0x1
+#define HWIO_GCC_QDSS_BCR_ATTR                                                                                  0x3
+#define HWIO_GCC_QDSS_BCR_IN          \
+        in_dword_masked(HWIO_GCC_QDSS_BCR_ADDR, HWIO_GCC_QDSS_BCR_RMSK)
+#define HWIO_GCC_QDSS_BCR_INM(m)      \
+        in_dword_masked(HWIO_GCC_QDSS_BCR_ADDR, m)
+#define HWIO_GCC_QDSS_BCR_OUT(v)      \
+        out_dword(HWIO_GCC_QDSS_BCR_ADDR,v)
+#define HWIO_GCC_QDSS_BCR_OUTM(m,v) \
+        out_dword_masked_ns(HWIO_GCC_QDSS_BCR_ADDR,m,v,HWIO_GCC_QDSS_BCR_IN)
+#define HWIO_GCC_QDSS_BCR_BLK_ARES_BMSK                                                                         0x1
+#define HWIO_GCC_QDSS_BCR_BLK_ARES_SHFT                                                                         0x0
+#define HWIO_GCC_QDSS_BCR_BLK_ARES_DISABLE_FVAL                                                                 0x0
+#define HWIO_GCC_QDSS_BCR_BLK_ARES_ENABLE_FVAL                                                                  0x1
+
+#define HWIO_GCC_QDSS_DAP_AHB_CBCR_ADDR                                                                  (GCC_CLK_CTL_REG_REG_BASE      + 0x00006004)
+#define HWIO_GCC_QDSS_DAP_AHB_CBCR_PHYS                                                                  (GCC_CLK_CTL_REG_REG_BASE_PHYS + 0x00006004)
+#define HWIO_GCC_QDSS_DAP_AHB_CBCR_OFFS                                                                  (GCC_CLK_CTL_REG_REG_BASE_OFFS + 0x00006004)
+#define HWIO_GCC_QDSS_DAP_AHB_CBCR_RMSK                                                                  0x81d0000f
+#define HWIO_GCC_QDSS_DAP_AHB_CBCR_ATTR                                                                         0x3
+#define HWIO_GCC_QDSS_DAP_AHB_CBCR_IN          \
+        in_dword_masked(HWIO_GCC_QDSS_DAP_AHB_CBCR_ADDR, HWIO_GCC_QDSS_DAP_AHB_CBCR_RMSK)
+#define HWIO_GCC_QDSS_DAP_AHB_CBCR_INM(m)      \
+        in_dword_masked(HWIO_GCC_QDSS_DAP_AHB_CBCR_ADDR, m)
+#define HWIO_GCC_QDSS_DAP_AHB_CBCR_OUT(v)      \
+        out_dword(HWIO_GCC_QDSS_DAP_AHB_CBCR_ADDR,v)
+#define HWIO_GCC_QDSS_DAP_AHB_CBCR_OUTM(m,v) \
+        out_dword_masked_ns(HWIO_GCC_QDSS_DAP_AHB_CBCR_ADDR,m,v,HWIO_GCC_QDSS_DAP_AHB_CBCR_IN)
+#define HWIO_GCC_QDSS_DAP_AHB_CBCR_CLK_OFF_BMSK                                                          0x80000000
+#define HWIO_GCC_QDSS_DAP_AHB_CBCR_CLK_OFF_SHFT                                                                0x1f
+#define HWIO_GCC_QDSS_DAP_AHB_CBCR_IGNORE_ALL_ARES_BMSK                                                   0x1000000
+#define HWIO_GCC_QDSS_DAP_AHB_CBCR_IGNORE_ALL_ARES_SHFT                                                        0x18
+#define HWIO_GCC_QDSS_DAP_AHB_CBCR_IGNORE_ALL_CLK_DIS_BMSK                                                 0x800000
+#define HWIO_GCC_QDSS_DAP_AHB_CBCR_IGNORE_ALL_CLK_DIS_SHFT                                                     0x17
+#define HWIO_GCC_QDSS_DAP_AHB_CBCR_CLK_DIS_BMSK                                                            0x400000
+#define HWIO_GCC_QDSS_DAP_AHB_CBCR_CLK_DIS_SHFT                                                                0x16
+#define HWIO_GCC_QDSS_DAP_AHB_CBCR_IGNORE_RPMH_CLK_DIS_BMSK                                                0x100000
+#define HWIO_GCC_QDSS_DAP_AHB_CBCR_IGNORE_RPMH_CLK_DIS_SHFT                                                    0x14
+#define HWIO_GCC_QDSS_DAP_AHB_CBCR_SW_ONLY_EN_BMSK                                                              0x8
+#define HWIO_GCC_QDSS_DAP_AHB_CBCR_SW_ONLY_EN_SHFT                                                              0x3
+#define HWIO_GCC_QDSS_DAP_AHB_CBCR_CLK_ARES_BMSK                                                                0x4
+#define HWIO_GCC_QDSS_DAP_AHB_CBCR_CLK_ARES_SHFT                                                                0x2
+#define HWIO_GCC_QDSS_DAP_AHB_CBCR_CLK_ARES_NO_RESET_FVAL                                                       0x0
+#define HWIO_GCC_QDSS_DAP_AHB_CBCR_CLK_ARES_RESET_FVAL                                                          0x1
+#define HWIO_GCC_QDSS_DAP_AHB_CBCR_HW_CTL_BMSK                                                                  0x2
+#define HWIO_GCC_QDSS_DAP_AHB_CBCR_HW_CTL_SHFT                                                                  0x1
+#define HWIO_GCC_QDSS_DAP_AHB_CBCR_HW_CTL_DISABLE_FVAL                                                          0x0
+#define HWIO_GCC_QDSS_DAP_AHB_CBCR_HW_CTL_ENABLE_FVAL                                                           0x1
+#define HWIO_GCC_QDSS_DAP_AHB_CBCR_CLK_ENABLE_BMSK                                                              0x1
+#define HWIO_GCC_QDSS_DAP_AHB_CBCR_CLK_ENABLE_SHFT                                                              0x0
+#define HWIO_GCC_QDSS_DAP_AHB_CBCR_CLK_ENABLE_DISABLE_FVAL                                                      0x0
+#define HWIO_GCC_QDSS_DAP_AHB_CBCR_CLK_ENABLE_ENABLE_FVAL                                                       0x1
+
+#define HWIO_GCC_QDSS_CFG_AHB_CBCR_ADDR                                                                  (GCC_CLK_CTL_REG_REG_BASE      + 0x00006008)
+#define HWIO_GCC_QDSS_CFG_AHB_CBCR_PHYS                                                                  (GCC_CLK_CTL_REG_REG_BASE_PHYS + 0x00006008)
+#define HWIO_GCC_QDSS_CFG_AHB_CBCR_OFFS                                                                  (GCC_CLK_CTL_REG_REG_BASE_OFFS + 0x00006008)
+#define HWIO_GCC_QDSS_CFG_AHB_CBCR_RMSK                                                                  0x81d0000e
+#define HWIO_GCC_QDSS_CFG_AHB_CBCR_ATTR                                                                         0x3
+#define HWIO_GCC_QDSS_CFG_AHB_CBCR_IN          \
+        in_dword_masked(HWIO_GCC_QDSS_CFG_AHB_CBCR_ADDR, HWIO_GCC_QDSS_CFG_AHB_CBCR_RMSK)
+#define HWIO_GCC_QDSS_CFG_AHB_CBCR_INM(m)      \
+        in_dword_masked(HWIO_GCC_QDSS_CFG_AHB_CBCR_ADDR, m)
+#define HWIO_GCC_QDSS_CFG_AHB_CBCR_OUT(v)      \
+        out_dword(HWIO_GCC_QDSS_CFG_AHB_CBCR_ADDR,v)
+#define HWIO_GCC_QDSS_CFG_AHB_CBCR_OUTM(m,v) \
+        out_dword_masked_ns(HWIO_GCC_QDSS_CFG_AHB_CBCR_ADDR,m,v,HWIO_GCC_QDSS_CFG_AHB_CBCR_IN)
+#define HWIO_GCC_QDSS_CFG_AHB_CBCR_CLK_OFF_BMSK                                                          0x80000000
+#define HWIO_GCC_QDSS_CFG_AHB_CBCR_CLK_OFF_SHFT                                                                0x1f
+#define HWIO_GCC_QDSS_CFG_AHB_CBCR_IGNORE_ALL_ARES_BMSK                                                   0x1000000
+#define HWIO_GCC_QDSS_CFG_AHB_CBCR_IGNORE_ALL_ARES_SHFT                                                        0x18
+#define HWIO_GCC_QDSS_CFG_AHB_CBCR_IGNORE_ALL_CLK_DIS_BMSK                                                 0x800000
+#define HWIO_GCC_QDSS_CFG_AHB_CBCR_IGNORE_ALL_CLK_DIS_SHFT                                                     0x17
+#define HWIO_GCC_QDSS_CFG_AHB_CBCR_CLK_DIS_BMSK                                                            0x400000
+#define HWIO_GCC_QDSS_CFG_AHB_CBCR_CLK_DIS_SHFT                                                                0x16
+#define HWIO_GCC_QDSS_CFG_AHB_CBCR_IGNORE_RPMH_CLK_DIS_BMSK                                                0x100000
+#define HWIO_GCC_QDSS_CFG_AHB_CBCR_IGNORE_RPMH_CLK_DIS_SHFT                                                    0x14
+#define HWIO_GCC_QDSS_CFG_AHB_CBCR_SW_ONLY_EN_BMSK                                                              0x8
+#define HWIO_GCC_QDSS_CFG_AHB_CBCR_SW_ONLY_EN_SHFT                                                              0x3
+#define HWIO_GCC_QDSS_CFG_AHB_CBCR_CLK_ARES_BMSK                                                                0x4
+#define HWIO_GCC_QDSS_CFG_AHB_CBCR_CLK_ARES_SHFT                                                                0x2
+#define HWIO_GCC_QDSS_CFG_AHB_CBCR_CLK_ARES_NO_RESET_FVAL                                                       0x0
+#define HWIO_GCC_QDSS_CFG_AHB_CBCR_CLK_ARES_RESET_FVAL                                                          0x1
+#define HWIO_GCC_QDSS_CFG_AHB_CBCR_HW_CTL_BMSK                                                                  0x2
+#define HWIO_GCC_QDSS_CFG_AHB_CBCR_HW_CTL_SHFT                                                                  0x1
+#define HWIO_GCC_QDSS_CFG_AHB_CBCR_HW_CTL_DISABLE_FVAL                                                          0x0
+#define HWIO_GCC_QDSS_CFG_AHB_CBCR_HW_CTL_ENABLE_FVAL                                                           0x1
+
+#define HWIO_GCC_QDSS_AT_CBCR_ADDR                                                                       (GCC_CLK_CTL_REG_REG_BASE      + 0x0000600c)
+#define HWIO_GCC_QDSS_AT_CBCR_PHYS                                                                       (GCC_CLK_CTL_REG_REG_BASE_PHYS + 0x0000600c)
+#define HWIO_GCC_QDSS_AT_CBCR_OFFS                                                                       (GCC_CLK_CTL_REG_REG_BASE_OFFS + 0x0000600c)
+#define HWIO_GCC_QDSS_AT_CBCR_RMSK                                                                       0x81d0000f
+#define HWIO_GCC_QDSS_AT_CBCR_ATTR                                                                              0x3
+#define HWIO_GCC_QDSS_AT_CBCR_IN          \
+        in_dword_masked(HWIO_GCC_QDSS_AT_CBCR_ADDR, HWIO_GCC_QDSS_AT_CBCR_RMSK)
+#define HWIO_GCC_QDSS_AT_CBCR_INM(m)      \
+        in_dword_masked(HWIO_GCC_QDSS_AT_CBCR_ADDR, m)
+#define HWIO_GCC_QDSS_AT_CBCR_OUT(v)      \
+        out_dword(HWIO_GCC_QDSS_AT_CBCR_ADDR,v)
+#define HWIO_GCC_QDSS_AT_CBCR_OUTM(m,v) \
+        out_dword_masked_ns(HWIO_GCC_QDSS_AT_CBCR_ADDR,m,v,HWIO_GCC_QDSS_AT_CBCR_IN)
+#define HWIO_GCC_QDSS_AT_CBCR_CLK_OFF_BMSK                                                               0x80000000
+#define HWIO_GCC_QDSS_AT_CBCR_CLK_OFF_SHFT                                                                     0x1f
+#define HWIO_GCC_QDSS_AT_CBCR_IGNORE_ALL_ARES_BMSK                                                        0x1000000
+#define HWIO_GCC_QDSS_AT_CBCR_IGNORE_ALL_ARES_SHFT                                                             0x18
+#define HWIO_GCC_QDSS_AT_CBCR_IGNORE_ALL_CLK_DIS_BMSK                                                      0x800000
+#define HWIO_GCC_QDSS_AT_CBCR_IGNORE_ALL_CLK_DIS_SHFT                                                          0x17
+#define HWIO_GCC_QDSS_AT_CBCR_CLK_DIS_BMSK                                                                 0x400000
+#define HWIO_GCC_QDSS_AT_CBCR_CLK_DIS_SHFT                                                                     0x16
+#define HWIO_GCC_QDSS_AT_CBCR_IGNORE_RPMH_CLK_DIS_BMSK                                                     0x100000
+#define HWIO_GCC_QDSS_AT_CBCR_IGNORE_RPMH_CLK_DIS_SHFT                                                         0x14
+#define HWIO_GCC_QDSS_AT_CBCR_SW_ONLY_EN_BMSK                                                                   0x8
+#define HWIO_GCC_QDSS_AT_CBCR_SW_ONLY_EN_SHFT                                                                   0x3
+#define HWIO_GCC_QDSS_AT_CBCR_CLK_ARES_BMSK                                                                     0x4
+#define HWIO_GCC_QDSS_AT_CBCR_CLK_ARES_SHFT                                                                     0x2
+#define HWIO_GCC_QDSS_AT_CBCR_CLK_ARES_NO_RESET_FVAL                                                            0x0
+#define HWIO_GCC_QDSS_AT_CBCR_CLK_ARES_RESET_FVAL                                                               0x1
+#define HWIO_GCC_QDSS_AT_CBCR_HW_CTL_BMSK                                                                       0x2
+#define HWIO_GCC_QDSS_AT_CBCR_HW_CTL_SHFT                                                                       0x1
+#define HWIO_GCC_QDSS_AT_CBCR_HW_CTL_DISABLE_FVAL                                                               0x0
+#define HWIO_GCC_QDSS_AT_CBCR_HW_CTL_ENABLE_FVAL                                                                0x1
+#define HWIO_GCC_QDSS_AT_CBCR_CLK_ENABLE_BMSK                                                                   0x1
+#define HWIO_GCC_QDSS_AT_CBCR_CLK_ENABLE_SHFT                                                                   0x0
+#define HWIO_GCC_QDSS_AT_CBCR_CLK_ENABLE_DISABLE_FVAL                                                           0x0
+#define HWIO_GCC_QDSS_AT_CBCR_CLK_ENABLE_ENABLE_FVAL                                                            0x1
+
+#define HWIO_GCC_QDSS_ETR_USB_CBCR_ADDR                                                                  (GCC_CLK_CTL_REG_REG_BASE      + 0x00006010)
+#define HWIO_GCC_QDSS_ETR_USB_CBCR_PHYS                                                                  (GCC_CLK_CTL_REG_REG_BASE_PHYS + 0x00006010)
+#define HWIO_GCC_QDSS_ETR_USB_CBCR_OFFS                                                                  (GCC_CLK_CTL_REG_REG_BASE_OFFS + 0x00006010)
+#define HWIO_GCC_QDSS_ETR_USB_CBCR_RMSK                                                                  0x81d0000f
+#define HWIO_GCC_QDSS_ETR_USB_CBCR_ATTR                                                                         0x3
+#define HWIO_GCC_QDSS_ETR_USB_CBCR_IN          \
+        in_dword_masked(HWIO_GCC_QDSS_ETR_USB_CBCR_ADDR, HWIO_GCC_QDSS_ETR_USB_CBCR_RMSK)
+#define HWIO_GCC_QDSS_ETR_USB_CBCR_INM(m)      \
+        in_dword_masked(HWIO_GCC_QDSS_ETR_USB_CBCR_ADDR, m)
+#define HWIO_GCC_QDSS_ETR_USB_CBCR_OUT(v)      \
+        out_dword(HWIO_GCC_QDSS_ETR_USB_CBCR_ADDR,v)
+#define HWIO_GCC_QDSS_ETR_USB_CBCR_OUTM(m,v) \
+        out_dword_masked_ns(HWIO_GCC_QDSS_ETR_USB_CBCR_ADDR,m,v,HWIO_GCC_QDSS_ETR_USB_CBCR_IN)
+#define HWIO_GCC_QDSS_ETR_USB_CBCR_CLK_OFF_BMSK                                                          0x80000000
+#define HWIO_GCC_QDSS_ETR_USB_CBCR_CLK_OFF_SHFT                                                                0x1f
+#define HWIO_GCC_QDSS_ETR_USB_CBCR_IGNORE_ALL_ARES_BMSK                                                   0x1000000
+#define HWIO_GCC_QDSS_ETR_USB_CBCR_IGNORE_ALL_ARES_SHFT                                                        0x18
+#define HWIO_GCC_QDSS_ETR_USB_CBCR_IGNORE_ALL_CLK_DIS_BMSK                                                 0x800000
+#define HWIO_GCC_QDSS_ETR_USB_CBCR_IGNORE_ALL_CLK_DIS_SHFT                                                     0x17
+#define HWIO_GCC_QDSS_ETR_USB_CBCR_CLK_DIS_BMSK                                                            0x400000
+#define HWIO_GCC_QDSS_ETR_USB_CBCR_CLK_DIS_SHFT                                                                0x16
+#define HWIO_GCC_QDSS_ETR_USB_CBCR_IGNORE_RPMH_CLK_DIS_BMSK                                                0x100000
+#define HWIO_GCC_QDSS_ETR_USB_CBCR_IGNORE_RPMH_CLK_DIS_SHFT                                                    0x14
+#define HWIO_GCC_QDSS_ETR_USB_CBCR_SW_ONLY_EN_BMSK                                                              0x8
+#define HWIO_GCC_QDSS_ETR_USB_CBCR_SW_ONLY_EN_SHFT                                                              0x3
+#define HWIO_GCC_QDSS_ETR_USB_CBCR_CLK_ARES_BMSK                                                                0x4
+#define HWIO_GCC_QDSS_ETR_USB_CBCR_CLK_ARES_SHFT                                                                0x2
+#define HWIO_GCC_QDSS_ETR_USB_CBCR_CLK_ARES_NO_RESET_FVAL                                                       0x0
+#define HWIO_GCC_QDSS_ETR_USB_CBCR_CLK_ARES_RESET_FVAL                                                          0x1
+#define HWIO_GCC_QDSS_ETR_USB_CBCR_HW_CTL_BMSK                                                                  0x2
+#define HWIO_GCC_QDSS_ETR_USB_CBCR_HW_CTL_SHFT                                                                  0x1
+#define HWIO_GCC_QDSS_ETR_USB_CBCR_HW_CTL_DISABLE_FVAL                                                          0x0
+#define HWIO_GCC_QDSS_ETR_USB_CBCR_HW_CTL_ENABLE_FVAL                                                           0x1
+#define HWIO_GCC_QDSS_ETR_USB_CBCR_CLK_ENABLE_BMSK                                                              0x1
+#define HWIO_GCC_QDSS_ETR_USB_CBCR_CLK_ENABLE_SHFT                                                              0x0
+#define HWIO_GCC_QDSS_ETR_USB_CBCR_CLK_ENABLE_DISABLE_FVAL                                                      0x0
+#define HWIO_GCC_QDSS_ETR_USB_CBCR_CLK_ENABLE_ENABLE_FVAL                                                       0x1
+
+#define HWIO_GCC_QDSS_STM_CBCR_ADDR                                                                      (GCC_CLK_CTL_REG_REG_BASE      + 0x00006014)
+#define HWIO_GCC_QDSS_STM_CBCR_PHYS                                                                      (GCC_CLK_CTL_REG_REG_BASE_PHYS + 0x00006014)
+#define HWIO_GCC_QDSS_STM_CBCR_OFFS                                                                      (GCC_CLK_CTL_REG_REG_BASE_OFFS + 0x00006014)
+#define HWIO_GCC_QDSS_STM_CBCR_RMSK                                                                      0x81d0000f
+#define HWIO_GCC_QDSS_STM_CBCR_ATTR                                                                             0x3
+#define HWIO_GCC_QDSS_STM_CBCR_IN          \
+        in_dword_masked(HWIO_GCC_QDSS_STM_CBCR_ADDR, HWIO_GCC_QDSS_STM_CBCR_RMSK)
+#define HWIO_GCC_QDSS_STM_CBCR_INM(m)      \
+        in_dword_masked(HWIO_GCC_QDSS_STM_CBCR_ADDR, m)
+#define HWIO_GCC_QDSS_STM_CBCR_OUT(v)      \
+        out_dword(HWIO_GCC_QDSS_STM_CBCR_ADDR,v)
+#define HWIO_GCC_QDSS_STM_CBCR_OUTM(m,v) \
+        out_dword_masked_ns(HWIO_GCC_QDSS_STM_CBCR_ADDR,m,v,HWIO_GCC_QDSS_STM_CBCR_IN)
+#define HWIO_GCC_QDSS_STM_CBCR_CLK_OFF_BMSK                                                              0x80000000
+#define HWIO_GCC_QDSS_STM_CBCR_CLK_OFF_SHFT                                                                    0x1f
+#define HWIO_GCC_QDSS_STM_CBCR_IGNORE_ALL_ARES_BMSK                                                       0x1000000
+#define HWIO_GCC_QDSS_STM_CBCR_IGNORE_ALL_ARES_SHFT                                                            0x18
+#define HWIO_GCC_QDSS_STM_CBCR_IGNORE_ALL_CLK_DIS_BMSK                                                     0x800000
+#define HWIO_GCC_QDSS_STM_CBCR_IGNORE_ALL_CLK_DIS_SHFT                                                         0x17
+#define HWIO_GCC_QDSS_STM_CBCR_CLK_DIS_BMSK                                                                0x400000
+#define HWIO_GCC_QDSS_STM_CBCR_CLK_DIS_SHFT                                                                    0x16
+#define HWIO_GCC_QDSS_STM_CBCR_IGNORE_RPMH_CLK_DIS_BMSK                                                    0x100000
+#define HWIO_GCC_QDSS_STM_CBCR_IGNORE_RPMH_CLK_DIS_SHFT                                                        0x14
+#define HWIO_GCC_QDSS_STM_CBCR_SW_ONLY_EN_BMSK                                                                  0x8
+#define HWIO_GCC_QDSS_STM_CBCR_SW_ONLY_EN_SHFT                                                                  0x3
+#define HWIO_GCC_QDSS_STM_CBCR_CLK_ARES_BMSK                                                                    0x4
+#define HWIO_GCC_QDSS_STM_CBCR_CLK_ARES_SHFT                                                                    0x2
+#define HWIO_GCC_QDSS_STM_CBCR_CLK_ARES_NO_RESET_FVAL                                                           0x0
+#define HWIO_GCC_QDSS_STM_CBCR_CLK_ARES_RESET_FVAL                                                              0x1
+#define HWIO_GCC_QDSS_STM_CBCR_HW_CTL_BMSK                                                                      0x2
+#define HWIO_GCC_QDSS_STM_CBCR_HW_CTL_SHFT                                                                      0x1
+#define HWIO_GCC_QDSS_STM_CBCR_HW_CTL_DISABLE_FVAL                                                              0x0
+#define HWIO_GCC_QDSS_STM_CBCR_HW_CTL_ENABLE_FVAL                                                               0x1
+#define HWIO_GCC_QDSS_STM_CBCR_CLK_ENABLE_BMSK                                                                  0x1
+#define HWIO_GCC_QDSS_STM_CBCR_CLK_ENABLE_SHFT                                                                  0x0
+#define HWIO_GCC_QDSS_STM_CBCR_CLK_ENABLE_DISABLE_FVAL                                                          0x0
+#define HWIO_GCC_QDSS_STM_CBCR_CLK_ENABLE_ENABLE_FVAL                                                           0x1
+
+#define HWIO_GCC_QDSS_TRACECLKIN_CBCR_ADDR                                                               (GCC_CLK_CTL_REG_REG_BASE      + 0x00006018)
+#define HWIO_GCC_QDSS_TRACECLKIN_CBCR_PHYS                                                               (GCC_CLK_CTL_REG_REG_BASE_PHYS + 0x00006018)
+#define HWIO_GCC_QDSS_TRACECLKIN_CBCR_OFFS                                                               (GCC_CLK_CTL_REG_REG_BASE_OFFS + 0x00006018)
+#define HWIO_GCC_QDSS_TRACECLKIN_CBCR_RMSK                                                               0x81d0000f
+#define HWIO_GCC_QDSS_TRACECLKIN_CBCR_ATTR                                                                      0x3
+#define HWIO_GCC_QDSS_TRACECLKIN_CBCR_IN          \
+        in_dword_masked(HWIO_GCC_QDSS_TRACECLKIN_CBCR_ADDR, HWIO_GCC_QDSS_TRACECLKIN_CBCR_RMSK)
+#define HWIO_GCC_QDSS_TRACECLKIN_CBCR_INM(m)      \
+        in_dword_masked(HWIO_GCC_QDSS_TRACECLKIN_CBCR_ADDR, m)
+#define HWIO_GCC_QDSS_TRACECLKIN_CBCR_OUT(v)      \
+        out_dword(HWIO_GCC_QDSS_TRACECLKIN_CBCR_ADDR,v)
+#define HWIO_GCC_QDSS_TRACECLKIN_CBCR_OUTM(m,v) \
+        out_dword_masked_ns(HWIO_GCC_QDSS_TRACECLKIN_CBCR_ADDR,m,v,HWIO_GCC_QDSS_TRACECLKIN_CBCR_IN)
+#define HWIO_GCC_QDSS_TRACECLKIN_CBCR_CLK_OFF_BMSK                                                       0x80000000
+#define HWIO_GCC_QDSS_TRACECLKIN_CBCR_CLK_OFF_SHFT                                                             0x1f
+#define HWIO_GCC_QDSS_TRACECLKIN_CBCR_IGNORE_ALL_ARES_BMSK                                                0x1000000
+#define HWIO_GCC_QDSS_TRACECLKIN_CBCR_IGNORE_ALL_ARES_SHFT                                                     0x18
+#define HWIO_GCC_QDSS_TRACECLKIN_CBCR_IGNORE_ALL_CLK_DIS_BMSK                                              0x800000
+#define HWIO_GCC_QDSS_TRACECLKIN_CBCR_IGNORE_ALL_CLK_DIS_SHFT                                                  0x17
+#define HWIO_GCC_QDSS_TRACECLKIN_CBCR_CLK_DIS_BMSK                                                         0x400000
+#define HWIO_GCC_QDSS_TRACECLKIN_CBCR_CLK_DIS_SHFT                                                             0x16
+#define HWIO_GCC_QDSS_TRACECLKIN_CBCR_IGNORE_RPMH_CLK_DIS_BMSK                                             0x100000
+#define HWIO_GCC_QDSS_TRACECLKIN_CBCR_IGNORE_RPMH_CLK_DIS_SHFT                                                 0x14
+#define HWIO_GCC_QDSS_TRACECLKIN_CBCR_SW_ONLY_EN_BMSK                                                           0x8
+#define HWIO_GCC_QDSS_TRACECLKIN_CBCR_SW_ONLY_EN_SHFT                                                           0x3
+#define HWIO_GCC_QDSS_TRACECLKIN_CBCR_CLK_ARES_BMSK                                                             0x4
+#define HWIO_GCC_QDSS_TRACECLKIN_CBCR_CLK_ARES_SHFT                                                             0x2
+#define HWIO_GCC_QDSS_TRACECLKIN_CBCR_CLK_ARES_NO_RESET_FVAL                                                    0x0
+#define HWIO_GCC_QDSS_TRACECLKIN_CBCR_CLK_ARES_RESET_FVAL                                                       0x1
+#define HWIO_GCC_QDSS_TRACECLKIN_CBCR_HW_CTL_BMSK                                                               0x2
+#define HWIO_GCC_QDSS_TRACECLKIN_CBCR_HW_CTL_SHFT                                                               0x1
+#define HWIO_GCC_QDSS_TRACECLKIN_CBCR_HW_CTL_DISABLE_FVAL                                                       0x0
+#define HWIO_GCC_QDSS_TRACECLKIN_CBCR_HW_CTL_ENABLE_FVAL                                                        0x1
+#define HWIO_GCC_QDSS_TRACECLKIN_CBCR_CLK_ENABLE_BMSK                                                           0x1
+#define HWIO_GCC_QDSS_TRACECLKIN_CBCR_CLK_ENABLE_SHFT                                                           0x0
+#define HWIO_GCC_QDSS_TRACECLKIN_CBCR_CLK_ENABLE_DISABLE_FVAL                                                   0x0
+#define HWIO_GCC_QDSS_TRACECLKIN_CBCR_CLK_ENABLE_ENABLE_FVAL                                                    0x1
+
+#define HWIO_GCC_QDSS_TSCTR_CBCR_ADDR                                                                    (GCC_CLK_CTL_REG_REG_BASE      + 0x0000601c)
+#define HWIO_GCC_QDSS_TSCTR_CBCR_PHYS                                                                    (GCC_CLK_CTL_REG_REG_BASE_PHYS + 0x0000601c)
+#define HWIO_GCC_QDSS_TSCTR_CBCR_OFFS                                                                    (GCC_CLK_CTL_REG_REG_BASE_OFFS + 0x0000601c)
+#define HWIO_GCC_QDSS_TSCTR_CBCR_RMSK                                                                    0x81c0000f
+#define HWIO_GCC_QDSS_TSCTR_CBCR_ATTR                                                                           0x3
+#define HWIO_GCC_QDSS_TSCTR_CBCR_IN          \
+        in_dword_masked(HWIO_GCC_QDSS_TSCTR_CBCR_ADDR, HWIO_GCC_QDSS_TSCTR_CBCR_RMSK)
+#define HWIO_GCC_QDSS_TSCTR_CBCR_INM(m)      \
+        in_dword_masked(HWIO_GCC_QDSS_TSCTR_CBCR_ADDR, m)
+#define HWIO_GCC_QDSS_TSCTR_CBCR_OUT(v)      \
+        out_dword(HWIO_GCC_QDSS_TSCTR_CBCR_ADDR,v)
+#define HWIO_GCC_QDSS_TSCTR_CBCR_OUTM(m,v) \
+        out_dword_masked_ns(HWIO_GCC_QDSS_TSCTR_CBCR_ADDR,m,v,HWIO_GCC_QDSS_TSCTR_CBCR_IN)
+#define HWIO_GCC_QDSS_TSCTR_CBCR_CLK_OFF_BMSK                                                            0x80000000
+#define HWIO_GCC_QDSS_TSCTR_CBCR_CLK_OFF_SHFT                                                                  0x1f
+#define HWIO_GCC_QDSS_TSCTR_CBCR_IGNORE_ALL_ARES_BMSK                                                     0x1000000
+#define HWIO_GCC_QDSS_TSCTR_CBCR_IGNORE_ALL_ARES_SHFT                                                          0x18
+#define HWIO_GCC_QDSS_TSCTR_CBCR_IGNORE_ALL_CLK_DIS_BMSK                                                   0x800000
+#define HWIO_GCC_QDSS_TSCTR_CBCR_IGNORE_ALL_CLK_DIS_SHFT                                                       0x17
+#define HWIO_GCC_QDSS_TSCTR_CBCR_CLK_DIS_BMSK                                                              0x400000
+#define HWIO_GCC_QDSS_TSCTR_CBCR_CLK_DIS_SHFT                                                                  0x16
+#define HWIO_GCC_QDSS_TSCTR_CBCR_SW_ONLY_EN_BMSK                                                                0x8
+#define HWIO_GCC_QDSS_TSCTR_CBCR_SW_ONLY_EN_SHFT                                                                0x3
+#define HWIO_GCC_QDSS_TSCTR_CBCR_CLK_ARES_BMSK                                                                  0x4
+#define HWIO_GCC_QDSS_TSCTR_CBCR_CLK_ARES_SHFT                                                                  0x2
+#define HWIO_GCC_QDSS_TSCTR_CBCR_CLK_ARES_NO_RESET_FVAL                                                         0x0
+#define HWIO_GCC_QDSS_TSCTR_CBCR_CLK_ARES_RESET_FVAL                                                            0x1
+#define HWIO_GCC_QDSS_TSCTR_CBCR_HW_CTL_BMSK                                                                    0x2
+#define HWIO_GCC_QDSS_TSCTR_CBCR_HW_CTL_SHFT                                                                    0x1
+#define HWIO_GCC_QDSS_TSCTR_CBCR_HW_CTL_DISABLE_FVAL                                                            0x0
+#define HWIO_GCC_QDSS_TSCTR_CBCR_HW_CTL_ENABLE_FVAL                                                             0x1
+#define HWIO_GCC_QDSS_TSCTR_CBCR_CLK_ENABLE_BMSK                                                                0x1
+#define HWIO_GCC_QDSS_TSCTR_CBCR_CLK_ENABLE_SHFT                                                                0x0
+#define HWIO_GCC_QDSS_TSCTR_CBCR_CLK_ENABLE_DISABLE_FVAL                                                        0x0
+#define HWIO_GCC_QDSS_TSCTR_CBCR_CLK_ENABLE_ENABLE_FVAL                                                         0x1
+
+#define HWIO_GCC_QDSS_TRIG_CBCR_ADDR                                                                     (GCC_CLK_CTL_REG_REG_BASE      + 0x00006020)
+#define HWIO_GCC_QDSS_TRIG_CBCR_PHYS                                                                     (GCC_CLK_CTL_REG_REG_BASE_PHYS + 0x00006020)
+#define HWIO_GCC_QDSS_TRIG_CBCR_OFFS                                                                     (GCC_CLK_CTL_REG_REG_BASE_OFFS + 0x00006020)
+#define HWIO_GCC_QDSS_TRIG_CBCR_RMSK                                                                     0x81d0000f
+#define HWIO_GCC_QDSS_TRIG_CBCR_ATTR                                                                            0x3
+#define HWIO_GCC_QDSS_TRIG_CBCR_IN          \
+        in_dword_masked(HWIO_GCC_QDSS_TRIG_CBCR_ADDR, HWIO_GCC_QDSS_TRIG_CBCR_RMSK)
+#define HWIO_GCC_QDSS_TRIG_CBCR_INM(m)      \
+        in_dword_masked(HWIO_GCC_QDSS_TRIG_CBCR_ADDR, m)
+#define HWIO_GCC_QDSS_TRIG_CBCR_OUT(v)      \
+        out_dword(HWIO_GCC_QDSS_TRIG_CBCR_ADDR,v)
+#define HWIO_GCC_QDSS_TRIG_CBCR_OUTM(m,v) \
+        out_dword_masked_ns(HWIO_GCC_QDSS_TRIG_CBCR_ADDR,m,v,HWIO_GCC_QDSS_TRIG_CBCR_IN)
+#define HWIO_GCC_QDSS_TRIG_CBCR_CLK_OFF_BMSK                                                             0x80000000
+#define HWIO_GCC_QDSS_TRIG_CBCR_CLK_OFF_SHFT                                                                   0x1f
+#define HWIO_GCC_QDSS_TRIG_CBCR_IGNORE_ALL_ARES_BMSK                                                      0x1000000
+#define HWIO_GCC_QDSS_TRIG_CBCR_IGNORE_ALL_ARES_SHFT                                                           0x18
+#define HWIO_GCC_QDSS_TRIG_CBCR_IGNORE_ALL_CLK_DIS_BMSK                                                    0x800000
+#define HWIO_GCC_QDSS_TRIG_CBCR_IGNORE_ALL_CLK_DIS_SHFT                                                        0x17
+#define HWIO_GCC_QDSS_TRIG_CBCR_CLK_DIS_BMSK                                                               0x400000
+#define HWIO_GCC_QDSS_TRIG_CBCR_CLK_DIS_SHFT                                                                   0x16
+#define HWIO_GCC_QDSS_TRIG_CBCR_IGNORE_RPMH_CLK_DIS_BMSK                                                   0x100000
+#define HWIO_GCC_QDSS_TRIG_CBCR_IGNORE_RPMH_CLK_DIS_SHFT                                                       0x14
+#define HWIO_GCC_QDSS_TRIG_CBCR_SW_ONLY_EN_BMSK                                                                 0x8
+#define HWIO_GCC_QDSS_TRIG_CBCR_SW_ONLY_EN_SHFT                                                                 0x3
+#define HWIO_GCC_QDSS_TRIG_CBCR_CLK_ARES_BMSK                                                                   0x4
+#define HWIO_GCC_QDSS_TRIG_CBCR_CLK_ARES_SHFT                                                                   0x2
+#define HWIO_GCC_QDSS_TRIG_CBCR_CLK_ARES_NO_RESET_FVAL                                                          0x0
+#define HWIO_GCC_QDSS_TRIG_CBCR_CLK_ARES_RESET_FVAL                                                             0x1
+#define HWIO_GCC_QDSS_TRIG_CBCR_HW_CTL_BMSK                                                                     0x2
+#define HWIO_GCC_QDSS_TRIG_CBCR_HW_CTL_SHFT                                                                     0x1
+#define HWIO_GCC_QDSS_TRIG_CBCR_HW_CTL_DISABLE_FVAL                                                             0x0
+#define HWIO_GCC_QDSS_TRIG_CBCR_HW_CTL_ENABLE_FVAL                                                              0x1
+#define HWIO_GCC_QDSS_TRIG_CBCR_CLK_ENABLE_BMSK                                                                 0x1
+#define HWIO_GCC_QDSS_TRIG_CBCR_CLK_ENABLE_SHFT                                                                 0x0
+#define HWIO_GCC_QDSS_TRIG_CBCR_CLK_ENABLE_DISABLE_FVAL                                                         0x0
+#define HWIO_GCC_QDSS_TRIG_CBCR_CLK_ENABLE_ENABLE_FVAL                                                          0x1
+
+#define HWIO_GCC_QDSS_DAP_CBCR_ADDR                                                                      (GCC_CLK_CTL_REG_REG_BASE      + 0x00006024)
+#define HWIO_GCC_QDSS_DAP_CBCR_PHYS                                                                      (GCC_CLK_CTL_REG_REG_BASE_PHYS + 0x00006024)
+#define HWIO_GCC_QDSS_DAP_CBCR_OFFS                                                                      (GCC_CLK_CTL_REG_REG_BASE_OFFS + 0x00006024)
+#define HWIO_GCC_QDSS_DAP_CBCR_RMSK                                                                      0x81c0000f
+#define HWIO_GCC_QDSS_DAP_CBCR_ATTR                                                                             0x3
+#define HWIO_GCC_QDSS_DAP_CBCR_IN          \
+        in_dword_masked(HWIO_GCC_QDSS_DAP_CBCR_ADDR, HWIO_GCC_QDSS_DAP_CBCR_RMSK)
+#define HWIO_GCC_QDSS_DAP_CBCR_INM(m)      \
+        in_dword_masked(HWIO_GCC_QDSS_DAP_CBCR_ADDR, m)
+#define HWIO_GCC_QDSS_DAP_CBCR_OUT(v)      \
+        out_dword(HWIO_GCC_QDSS_DAP_CBCR_ADDR,v)
+#define HWIO_GCC_QDSS_DAP_CBCR_OUTM(m,v) \
+        out_dword_masked_ns(HWIO_GCC_QDSS_DAP_CBCR_ADDR,m,v,HWIO_GCC_QDSS_DAP_CBCR_IN)
+#define HWIO_GCC_QDSS_DAP_CBCR_CLK_OFF_BMSK                                                              0x80000000
+#define HWIO_GCC_QDSS_DAP_CBCR_CLK_OFF_SHFT                                                                    0x1f
+#define HWIO_GCC_QDSS_DAP_CBCR_IGNORE_ALL_ARES_BMSK                                                       0x1000000
+#define HWIO_GCC_QDSS_DAP_CBCR_IGNORE_ALL_ARES_SHFT                                                            0x18
+#define HWIO_GCC_QDSS_DAP_CBCR_IGNORE_ALL_CLK_DIS_BMSK                                                     0x800000
+#define HWIO_GCC_QDSS_DAP_CBCR_IGNORE_ALL_CLK_DIS_SHFT                                                         0x17
+#define HWIO_GCC_QDSS_DAP_CBCR_CLK_DIS_BMSK                                                                0x400000
+#define HWIO_GCC_QDSS_DAP_CBCR_CLK_DIS_SHFT                                                                    0x16
+#define HWIO_GCC_QDSS_DAP_CBCR_SW_ONLY_EN_BMSK                                                                  0x8
+#define HWIO_GCC_QDSS_DAP_CBCR_SW_ONLY_EN_SHFT                                                                  0x3
+#define HWIO_GCC_QDSS_DAP_CBCR_CLK_ARES_BMSK                                                                    0x4
+#define HWIO_GCC_QDSS_DAP_CBCR_CLK_ARES_SHFT                                                                    0x2
+#define HWIO_GCC_QDSS_DAP_CBCR_CLK_ARES_NO_RESET_FVAL                                                           0x0
+#define HWIO_GCC_QDSS_DAP_CBCR_CLK_ARES_RESET_FVAL                                                              0x1
+#define HWIO_GCC_QDSS_DAP_CBCR_HW_CTL_BMSK                                                                      0x2
+#define HWIO_GCC_QDSS_DAP_CBCR_HW_CTL_SHFT                                                                      0x1
+#define HWIO_GCC_QDSS_DAP_CBCR_HW_CTL_DISABLE_FVAL                                                              0x0
+#define HWIO_GCC_QDSS_DAP_CBCR_HW_CTL_ENABLE_FVAL                                                               0x1
+#define HWIO_GCC_QDSS_DAP_CBCR_CLK_ENABLE_BMSK                                                                  0x1
+#define HWIO_GCC_QDSS_DAP_CBCR_CLK_ENABLE_SHFT                                                                  0x0
+#define HWIO_GCC_QDSS_DAP_CBCR_CLK_ENABLE_DISABLE_FVAL                                                          0x0
+#define HWIO_GCC_QDSS_DAP_CBCR_CLK_ENABLE_ENABLE_FVAL                                                           0x1
+
+#define HWIO_GCC_APB_CBCR_ADDR                                                                           (GCC_CLK_CTL_REG_REG_BASE      + 0x00006028)
+#define HWIO_GCC_APB_CBCR_PHYS                                                                           (GCC_CLK_CTL_REG_REG_BASE_PHYS + 0x00006028)
+#define HWIO_GCC_APB_CBCR_OFFS                                                                           (GCC_CLK_CTL_REG_REG_BASE_OFFS + 0x00006028)
+#define HWIO_GCC_APB_CBCR_RMSK                                                                           0x81c0000f
+#define HWIO_GCC_APB_CBCR_ATTR                                                                                  0x3
+#define HWIO_GCC_APB_CBCR_IN          \
+        in_dword_masked(HWIO_GCC_APB_CBCR_ADDR, HWIO_GCC_APB_CBCR_RMSK)
+#define HWIO_GCC_APB_CBCR_INM(m)      \
+        in_dword_masked(HWIO_GCC_APB_CBCR_ADDR, m)
+#define HWIO_GCC_APB_CBCR_OUT(v)      \
+        out_dword(HWIO_GCC_APB_CBCR_ADDR,v)
+#define HWIO_GCC_APB_CBCR_OUTM(m,v) \
+        out_dword_masked_ns(HWIO_GCC_APB_CBCR_ADDR,m,v,HWIO_GCC_APB_CBCR_IN)
+#define HWIO_GCC_APB_CBCR_CLK_OFF_BMSK                                                                   0x80000000
+#define HWIO_GCC_APB_CBCR_CLK_OFF_SHFT                                                                         0x1f
+#define HWIO_GCC_APB_CBCR_IGNORE_ALL_ARES_BMSK                                                            0x1000000
+#define HWIO_GCC_APB_CBCR_IGNORE_ALL_ARES_SHFT                                                                 0x18
+#define HWIO_GCC_APB_CBCR_IGNORE_ALL_CLK_DIS_BMSK                                                          0x800000
+#define HWIO_GCC_APB_CBCR_IGNORE_ALL_CLK_DIS_SHFT                                                              0x17
+#define HWIO_GCC_APB_CBCR_CLK_DIS_BMSK                                                                     0x400000
+#define HWIO_GCC_APB_CBCR_CLK_DIS_SHFT                                                                         0x16
+#define HWIO_GCC_APB_CBCR_SW_ONLY_EN_BMSK                                                                       0x8
+#define HWIO_GCC_APB_CBCR_SW_ONLY_EN_SHFT                                                                       0x3
+#define HWIO_GCC_APB_CBCR_CLK_ARES_BMSK                                                                         0x4
+#define HWIO_GCC_APB_CBCR_CLK_ARES_SHFT                                                                         0x2
+#define HWIO_GCC_APB_CBCR_CLK_ARES_NO_RESET_FVAL                                                                0x0
+#define HWIO_GCC_APB_CBCR_CLK_ARES_RESET_FVAL                                                                   0x1
+#define HWIO_GCC_APB_CBCR_HW_CTL_BMSK                                                                           0x2
+#define HWIO_GCC_APB_CBCR_HW_CTL_SHFT                                                                           0x1
+#define HWIO_GCC_APB_CBCR_HW_CTL_DISABLE_FVAL                                                                   0x0
+#define HWIO_GCC_APB_CBCR_HW_CTL_ENABLE_FVAL                                                                    0x1
+#define HWIO_GCC_APB_CBCR_CLK_ENABLE_BMSK                                                                       0x1
+#define HWIO_GCC_APB_CBCR_CLK_ENABLE_SHFT                                                                       0x0
+#define HWIO_GCC_APB_CBCR_CLK_ENABLE_DISABLE_FVAL                                                               0x0
+#define HWIO_GCC_APB_CBCR_CLK_ENABLE_ENABLE_FVAL                                                                0x1
+
+#define HWIO_GCC_QDSS_XO_CBCR_ADDR                                                                       (GCC_CLK_CTL_REG_REG_BASE      + 0x0000602c)
+#define HWIO_GCC_QDSS_XO_CBCR_PHYS                                                                       (GCC_CLK_CTL_REG_REG_BASE_PHYS + 0x0000602c)
+#define HWIO_GCC_QDSS_XO_CBCR_OFFS                                                                       (GCC_CLK_CTL_REG_REG_BASE_OFFS + 0x0000602c)
+#define HWIO_GCC_QDSS_XO_CBCR_RMSK                                                                       0x81c0000f
+#define HWIO_GCC_QDSS_XO_CBCR_ATTR                                                                              0x3
+#define HWIO_GCC_QDSS_XO_CBCR_IN          \
+        in_dword_masked(HWIO_GCC_QDSS_XO_CBCR_ADDR, HWIO_GCC_QDSS_XO_CBCR_RMSK)
+#define HWIO_GCC_QDSS_XO_CBCR_INM(m)      \
+        in_dword_masked(HWIO_GCC_QDSS_XO_CBCR_ADDR, m)
+#define HWIO_GCC_QDSS_XO_CBCR_OUT(v)      \
+        out_dword(HWIO_GCC_QDSS_XO_CBCR_ADDR,v)
+#define HWIO_GCC_QDSS_XO_CBCR_OUTM(m,v) \
+        out_dword_masked_ns(HWIO_GCC_QDSS_XO_CBCR_ADDR,m,v,HWIO_GCC_QDSS_XO_CBCR_IN)
+#define HWIO_GCC_QDSS_XO_CBCR_CLK_OFF_BMSK                                                               0x80000000
+#define HWIO_GCC_QDSS_XO_CBCR_CLK_OFF_SHFT                                                                     0x1f
+#define HWIO_GCC_QDSS_XO_CBCR_IGNORE_ALL_ARES_BMSK                                                        0x1000000
+#define HWIO_GCC_QDSS_XO_CBCR_IGNORE_ALL_ARES_SHFT                                                             0x18
+#define HWIO_GCC_QDSS_XO_CBCR_IGNORE_ALL_CLK_DIS_BMSK                                                      0x800000
+#define HWIO_GCC_QDSS_XO_CBCR_IGNORE_ALL_CLK_DIS_SHFT                                                          0x17
+#define HWIO_GCC_QDSS_XO_CBCR_CLK_DIS_BMSK                                                                 0x400000
+#define HWIO_GCC_QDSS_XO_CBCR_CLK_DIS_SHFT                                                                     0x16
+#define HWIO_GCC_QDSS_XO_CBCR_SW_ONLY_EN_BMSK                                                                   0x8
+#define HWIO_GCC_QDSS_XO_CBCR_SW_ONLY_EN_SHFT                                                                   0x3
+#define HWIO_GCC_QDSS_XO_CBCR_CLK_ARES_BMSK                                                                     0x4
+#define HWIO_GCC_QDSS_XO_CBCR_CLK_ARES_SHFT                                                                     0x2
+#define HWIO_GCC_QDSS_XO_CBCR_CLK_ARES_NO_RESET_FVAL                                                            0x0
+#define HWIO_GCC_QDSS_XO_CBCR_CLK_ARES_RESET_FVAL                                                               0x1
+#define HWIO_GCC_QDSS_XO_CBCR_HW_CTL_BMSK                                                                       0x2
+#define HWIO_GCC_QDSS_XO_CBCR_HW_CTL_SHFT                                                                       0x1
+#define HWIO_GCC_QDSS_XO_CBCR_HW_CTL_DISABLE_FVAL                                                               0x0
+#define HWIO_GCC_QDSS_XO_CBCR_HW_CTL_ENABLE_FVAL                                                                0x1
+#define HWIO_GCC_QDSS_XO_CBCR_CLK_ENABLE_BMSK                                                                   0x1
+#define HWIO_GCC_QDSS_XO_CBCR_CLK_ENABLE_SHFT                                                                   0x0
+#define HWIO_GCC_QDSS_XO_CBCR_CLK_ENABLE_DISABLE_FVAL                                                           0x0
+#define HWIO_GCC_QDSS_XO_CBCR_CLK_ENABLE_ENABLE_FVAL                                                            0x1
+
+#define HWIO_GCC_RPMH_SYS_NOC_QDSS_STM_PERF0_DFSR_ADDR                                                   (GCC_CLK_CTL_REG_REG_BASE      + 0x0000604c)
+#define HWIO_GCC_RPMH_SYS_NOC_QDSS_STM_PERF0_DFSR_PHYS                                                   (GCC_CLK_CTL_REG_REG_BASE_PHYS + 0x0000604c)
+#define HWIO_GCC_RPMH_SYS_NOC_QDSS_STM_PERF0_DFSR_OFFS                                                   (GCC_CLK_CTL_REG_REG_BASE_OFFS + 0x0000604c)
+#define HWIO_GCC_RPMH_SYS_NOC_QDSS_STM_PERF0_DFSR_RMSK                                                        0x71f
+#define HWIO_GCC_RPMH_SYS_NOC_QDSS_STM_PERF0_DFSR_ATTR                                                          0x3
+#define HWIO_GCC_RPMH_SYS_NOC_QDSS_STM_PERF0_DFSR_IN          \
+        in_dword_masked(HWIO_GCC_RPMH_SYS_NOC_QDSS_STM_PERF0_DFSR_ADDR, HWIO_GCC_RPMH_SYS_NOC_QDSS_STM_PERF0_DFSR_RMSK)
+#define HWIO_GCC_RPMH_SYS_NOC_QDSS_STM_PERF0_DFSR_INM(m)      \
+        in_dword_masked(HWIO_GCC_RPMH_SYS_NOC_QDSS_STM_PERF0_DFSR_ADDR, m)
+#define HWIO_GCC_RPMH_SYS_NOC_QDSS_STM_PERF0_DFSR_OUT(v)      \
+        out_dword(HWIO_GCC_RPMH_SYS_NOC_QDSS_STM_PERF0_DFSR_ADDR,v)
+#define HWIO_GCC_RPMH_SYS_NOC_QDSS_STM_PERF0_DFSR_OUTM(m,v) \
+        out_dword_masked_ns(HWIO_GCC_RPMH_SYS_NOC_QDSS_STM_PERF0_DFSR_ADDR,m,v,HWIO_GCC_RPMH_SYS_NOC_QDSS_STM_PERF0_DFSR_IN)
+#define HWIO_GCC_RPMH_SYS_NOC_QDSS_STM_PERF0_DFSR_SRC_SEL_BMSK                                                0x700
+#define HWIO_GCC_RPMH_SYS_NOC_QDSS_STM_PERF0_DFSR_SRC_SEL_SHFT                                                  0x8
+#define HWIO_GCC_RPMH_SYS_NOC_QDSS_STM_PERF0_DFSR_SRC_SEL_SRC0_FVAL                                             0x0
+#define HWIO_GCC_RPMH_SYS_NOC_QDSS_STM_PERF0_DFSR_SRC_SEL_SRC1_FVAL                                             0x1
+#define HWIO_GCC_RPMH_SYS_NOC_QDSS_STM_PERF0_DFSR_SRC_SEL_SRC2_FVAL                                             0x2
+#define HWIO_GCC_RPMH_SYS_NOC_QDSS_STM_PERF0_DFSR_SRC_SEL_SRC3_FVAL                                             0x3
+#define HWIO_GCC_RPMH_SYS_NOC_QDSS_STM_PERF0_DFSR_SRC_SEL_SRC4_FVAL                                             0x4
+#define HWIO_GCC_RPMH_SYS_NOC_QDSS_STM_PERF0_DFSR_SRC_SEL_SRC5_FVAL                                             0x5
+#define HWIO_GCC_RPMH_SYS_NOC_QDSS_STM_PERF0_DFSR_SRC_SEL_SRC6_FVAL                                             0x6
+#define HWIO_GCC_RPMH_SYS_NOC_QDSS_STM_PERF0_DFSR_SRC_SEL_SRC7_FVAL                                             0x7
+#define HWIO_GCC_RPMH_SYS_NOC_QDSS_STM_PERF0_DFSR_SRC_DIV_BMSK                                                 0x1f
+#define HWIO_GCC_RPMH_SYS_NOC_QDSS_STM_PERF0_DFSR_SRC_DIV_SHFT                                                  0x0
+#define HWIO_GCC_RPMH_SYS_NOC_QDSS_STM_PERF0_DFSR_SRC_DIV_BYPASS_FVAL                                           0x0
+#define HWIO_GCC_RPMH_SYS_NOC_QDSS_STM_PERF0_DFSR_SRC_DIV_DIV1_FVAL                                             0x1
+#define HWIO_GCC_RPMH_SYS_NOC_QDSS_STM_PERF0_DFSR_SRC_DIV_DIV1_5_FVAL                                           0x2
+#define HWIO_GCC_RPMH_SYS_NOC_QDSS_STM_PERF0_DFSR_SRC_DIV_DIV2_FVAL                                             0x3
+#define HWIO_GCC_RPMH_SYS_NOC_QDSS_STM_PERF0_DFSR_SRC_DIV_DIV2_5_FVAL                                           0x4
+#define HWIO_GCC_RPMH_SYS_NOC_QDSS_STM_PERF0_DFSR_SRC_DIV_DIV3_FVAL                                             0x5
+#define HWIO_GCC_RPMH_SYS_NOC_QDSS_STM_PERF0_DFSR_SRC_DIV_DIV3_5_FVAL                                           0x6
+#define HWIO_GCC_RPMH_SYS_NOC_QDSS_STM_PERF0_DFSR_SRC_DIV_DIV4_FVAL                                             0x7
+#define HWIO_GCC_RPMH_SYS_NOC_QDSS_STM_PERF0_DFSR_SRC_DIV_DIV4_5_FVAL                                           0x8
+#define HWIO_GCC_RPMH_SYS_NOC_QDSS_STM_PERF0_DFSR_SRC_DIV_DIV5_FVAL                                             0x9
+#define HWIO_GCC_RPMH_SYS_NOC_QDSS_STM_PERF0_DFSR_SRC_DIV_DIV5_5_FVAL                                           0xa
+#define HWIO_GCC_RPMH_SYS_NOC_QDSS_STM_PERF0_DFSR_SRC_DIV_DIV6_FVAL                                             0xb
+#define HWIO_GCC_RPMH_SYS_NOC_QDSS_STM_PERF0_DFSR_SRC_DIV_DIV6_5_FVAL                                           0xc
+#define HWIO_GCC_RPMH_SYS_NOC_QDSS_STM_PERF0_DFSR_SRC_DIV_DIV7_FVAL                                             0xd
+#define HWIO_GCC_RPMH_SYS_NOC_QDSS_STM_PERF0_DFSR_SRC_DIV_DIV7_5_FVAL                                           0xe
+#define HWIO_GCC_RPMH_SYS_NOC_QDSS_STM_PERF0_DFSR_SRC_DIV_DIV8_FVAL                                             0xf
+#define HWIO_GCC_RPMH_SYS_NOC_QDSS_STM_PERF0_DFSR_SRC_DIV_DIV8_5_FVAL                                          0x10
+#define HWIO_GCC_RPMH_SYS_NOC_QDSS_STM_PERF0_DFSR_SRC_DIV_DIV9_FVAL                                            0x11
+#define HWIO_GCC_RPMH_SYS_NOC_QDSS_STM_PERF0_DFSR_SRC_DIV_DIV9_5_FVAL                                          0x12
+#define HWIO_GCC_RPMH_SYS_NOC_QDSS_STM_PERF0_DFSR_SRC_DIV_DIV10_FVAL                                           0x13
+#define HWIO_GCC_RPMH_SYS_NOC_QDSS_STM_PERF0_DFSR_SRC_DIV_DIV10_5_FVAL                                         0x14
+#define HWIO_GCC_RPMH_SYS_NOC_QDSS_STM_PERF0_DFSR_SRC_DIV_DIV11_FVAL                                           0x15
+#define HWIO_GCC_RPMH_SYS_NOC_QDSS_STM_PERF0_DFSR_SRC_DIV_DIV11_5_FVAL                                         0x16
+#define HWIO_GCC_RPMH_SYS_NOC_QDSS_STM_PERF0_DFSR_SRC_DIV_DIV12_FVAL                                           0x17
+#define HWIO_GCC_RPMH_SYS_NOC_QDSS_STM_PERF0_DFSR_SRC_DIV_DIV12_5_FVAL                                         0x18
+#define HWIO_GCC_RPMH_SYS_NOC_QDSS_STM_PERF0_DFSR_SRC_DIV_DIV13_FVAL                                           0x19
+#define HWIO_GCC_RPMH_SYS_NOC_QDSS_STM_PERF0_DFSR_SRC_DIV_DIV13_5_FVAL                                         0x1a
+#define HWIO_GCC_RPMH_SYS_NOC_QDSS_STM_PERF0_DFSR_SRC_DIV_DIV14_FVAL                                           0x1b
+#define HWIO_GCC_RPMH_SYS_NOC_QDSS_STM_PERF0_DFSR_SRC_DIV_DIV14_5_FVAL                                         0x1c
+#define HWIO_GCC_RPMH_SYS_NOC_QDSS_STM_PERF0_DFSR_SRC_DIV_DIV15_FVAL                                           0x1d
+#define HWIO_GCC_RPMH_SYS_NOC_QDSS_STM_PERF0_DFSR_SRC_DIV_DIV15_5_FVAL                                         0x1e
+#define HWIO_GCC_RPMH_SYS_NOC_QDSS_STM_PERF0_DFSR_SRC_DIV_DIV16_FVAL                                           0x1f
+
+#define HWIO_GCC_RPMH_SYS_NOC_QDSS_STM_PERF1_DFSR_ADDR                                                   (GCC_CLK_CTL_REG_REG_BASE      + 0x00006050)
+#define HWIO_GCC_RPMH_SYS_NOC_QDSS_STM_PERF1_DFSR_PHYS                                                   (GCC_CLK_CTL_REG_REG_BASE_PHYS + 0x00006050)
+#define HWIO_GCC_RPMH_SYS_NOC_QDSS_STM_PERF1_DFSR_OFFS                                                   (GCC_CLK_CTL_REG_REG_BASE_OFFS + 0x00006050)
+#define HWIO_GCC_RPMH_SYS_NOC_QDSS_STM_PERF1_DFSR_RMSK                                                        0x71f
+#define HWIO_GCC_RPMH_SYS_NOC_QDSS_STM_PERF1_DFSR_ATTR                                                          0x3
+#define HWIO_GCC_RPMH_SYS_NOC_QDSS_STM_PERF1_DFSR_IN          \
+        in_dword_masked(HWIO_GCC_RPMH_SYS_NOC_QDSS_STM_PERF1_DFSR_ADDR, HWIO_GCC_RPMH_SYS_NOC_QDSS_STM_PERF1_DFSR_RMSK)
+#define HWIO_GCC_RPMH_SYS_NOC_QDSS_STM_PERF1_DFSR_INM(m)      \
+        in_dword_masked(HWIO_GCC_RPMH_SYS_NOC_QDSS_STM_PERF1_DFSR_ADDR, m)
+#define HWIO_GCC_RPMH_SYS_NOC_QDSS_STM_PERF1_DFSR_OUT(v)      \
+        out_dword(HWIO_GCC_RPMH_SYS_NOC_QDSS_STM_PERF1_DFSR_ADDR,v)
+#define HWIO_GCC_RPMH_SYS_NOC_QDSS_STM_PERF1_DFSR_OUTM(m,v) \
+        out_dword_masked_ns(HWIO_GCC_RPMH_SYS_NOC_QDSS_STM_PERF1_DFSR_ADDR,m,v,HWIO_GCC_RPMH_SYS_NOC_QDSS_STM_PERF1_DFSR_IN)
+#define HWIO_GCC_RPMH_SYS_NOC_QDSS_STM_PERF1_DFSR_SRC_SEL_BMSK                                                0x700
+#define HWIO_GCC_RPMH_SYS_NOC_QDSS_STM_PERF1_DFSR_SRC_SEL_SHFT                                                  0x8
+#define HWIO_GCC_RPMH_SYS_NOC_QDSS_STM_PERF1_DFSR_SRC_SEL_SRC0_FVAL                                             0x0
+#define HWIO_GCC_RPMH_SYS_NOC_QDSS_STM_PERF1_DFSR_SRC_SEL_SRC1_FVAL                                             0x1
+#define HWIO_GCC_RPMH_SYS_NOC_QDSS_STM_PERF1_DFSR_SRC_SEL_SRC2_FVAL                                             0x2
+#define HWIO_GCC_RPMH_SYS_NOC_QDSS_STM_PERF1_DFSR_SRC_SEL_SRC3_FVAL                                             0x3
+#define HWIO_GCC_RPMH_SYS_NOC_QDSS_STM_PERF1_DFSR_SRC_SEL_SRC4_FVAL                                             0x4
+#define HWIO_GCC_RPMH_SYS_NOC_QDSS_STM_PERF1_DFSR_SRC_SEL_SRC5_FVAL                                             0x5
+#define HWIO_GCC_RPMH_SYS_NOC_QDSS_STM_PERF1_DFSR_SRC_SEL_SRC6_FVAL                                             0x6
+#define HWIO_GCC_RPMH_SYS_NOC_QDSS_STM_PERF1_DFSR_SRC_SEL_SRC7_FVAL                                             0x7
+#define HWIO_GCC_RPMH_SYS_NOC_QDSS_STM_PERF1_DFSR_SRC_DIV_BMSK                                                 0x1f
+#define HWIO_GCC_RPMH_SYS_NOC_QDSS_STM_PERF1_DFSR_SRC_DIV_SHFT                                                  0x0
+#define HWIO_GCC_RPMH_SYS_NOC_QDSS_STM_PERF1_DFSR_SRC_DIV_BYPASS_FVAL                                           0x0
+#define HWIO_GCC_RPMH_SYS_NOC_QDSS_STM_PERF1_DFSR_SRC_DIV_DIV1_FVAL                                             0x1
+#define HWIO_GCC_RPMH_SYS_NOC_QDSS_STM_PERF1_DFSR_SRC_DIV_DIV1_5_FVAL                                           0x2
+#define HWIO_GCC_RPMH_SYS_NOC_QDSS_STM_PERF1_DFSR_SRC_DIV_DIV2_FVAL                                             0x3
+#define HWIO_GCC_RPMH_SYS_NOC_QDSS_STM_PERF1_DFSR_SRC_DIV_DIV2_5_FVAL                                           0x4
+#define HWIO_GCC_RPMH_SYS_NOC_QDSS_STM_PERF1_DFSR_SRC_DIV_DIV3_FVAL                                             0x5
+#define HWIO_GCC_RPMH_SYS_NOC_QDSS_STM_PERF1_DFSR_SRC_DIV_DIV3_5_FVAL                                           0x6
+#define HWIO_GCC_RPMH_SYS_NOC_QDSS_STM_PERF1_DFSR_SRC_DIV_DIV4_FVAL                                             0x7
+#define HWIO_GCC_RPMH_SYS_NOC_QDSS_STM_PERF1_DFSR_SRC_DIV_DIV4_5_FVAL                                           0x8
+#define HWIO_GCC_RPMH_SYS_NOC_QDSS_STM_PERF1_DFSR_SRC_DIV_DIV5_FVAL                                             0x9
+#define HWIO_GCC_RPMH_SYS_NOC_QDSS_STM_PERF1_DFSR_SRC_DIV_DIV5_5_FVAL                                           0xa
+#define HWIO_GCC_RPMH_SYS_NOC_QDSS_STM_PERF1_DFSR_SRC_DIV_DIV6_FVAL                                             0xb
+#define HWIO_GCC_RPMH_SYS_NOC_QDSS_STM_PERF1_DFSR_SRC_DIV_DIV6_5_FVAL                                           0xc
+#define HWIO_GCC_RPMH_SYS_NOC_QDSS_STM_PERF1_DFSR_SRC_DIV_DIV7_FVAL                                             0xd
+#define HWIO_GCC_RPMH_SYS_NOC_QDSS_STM_PERF1_DFSR_SRC_DIV_DIV7_5_FVAL                                           0xe
+#define HWIO_GCC_RPMH_SYS_NOC_QDSS_STM_PERF1_DFSR_SRC_DIV_DIV8_FVAL                                             0xf
+#define HWIO_GCC_RPMH_SYS_NOC_QDSS_STM_PERF1_DFSR_SRC_DIV_DIV8_5_FVAL                                          0x10
+#define HWIO_GCC_RPMH_SYS_NOC_QDSS_STM_PERF1_DFSR_SRC_DIV_DIV9_FVAL                                            0x11
+#define HWIO_GCC_RPMH_SYS_NOC_QDSS_STM_PERF1_DFSR_SRC_DIV_DIV9_5_FVAL                                          0x12
+#define HWIO_GCC_RPMH_SYS_NOC_QDSS_STM_PERF1_DFSR_SRC_DIV_DIV10_FVAL                                           0x13
+#define HWIO_GCC_RPMH_SYS_NOC_QDSS_STM_PERF1_DFSR_SRC_DIV_DIV10_5_FVAL                                         0x14
+#define HWIO_GCC_RPMH_SYS_NOC_QDSS_STM_PERF1_DFSR_SRC_DIV_DIV11_FVAL                                           0x15
+#define HWIO_GCC_RPMH_SYS_NOC_QDSS_STM_PERF1_DFSR_SRC_DIV_DIV11_5_FVAL                                         0x16
+#define HWIO_GCC_RPMH_SYS_NOC_QDSS_STM_PERF1_DFSR_SRC_DIV_DIV12_FVAL                                           0x17
+#define HWIO_GCC_RPMH_SYS_NOC_QDSS_STM_PERF1_DFSR_SRC_DIV_DIV12_5_FVAL                                         0x18
+#define HWIO_GCC_RPMH_SYS_NOC_QDSS_STM_PERF1_DFSR_SRC_DIV_DIV13_FVAL                                           0x19
+#define HWIO_GCC_RPMH_SYS_NOC_QDSS_STM_PERF1_DFSR_SRC_DIV_DIV13_5_FVAL                                         0x1a
+#define HWIO_GCC_RPMH_SYS_NOC_QDSS_STM_PERF1_DFSR_SRC_DIV_DIV14_FVAL                                           0x1b
+#define HWIO_GCC_RPMH_SYS_NOC_QDSS_STM_PERF1_DFSR_SRC_DIV_DIV14_5_FVAL                                         0x1c
+#define HWIO_GCC_RPMH_SYS_NOC_QDSS_STM_PERF1_DFSR_SRC_DIV_DIV15_FVAL                                           0x1d
+#define HWIO_GCC_RPMH_SYS_NOC_QDSS_STM_PERF1_DFSR_SRC_DIV_DIV15_5_FVAL                                         0x1e
+#define HWIO_GCC_RPMH_SYS_NOC_QDSS_STM_PERF1_DFSR_SRC_DIV_DIV16_FVAL                                           0x1f
+
+#define HWIO_GCC_RPMH_SYS_NOC_QDSS_STM_PERF2_DFSR_ADDR                                                   (GCC_CLK_CTL_REG_REG_BASE      + 0x00006054)
+#define HWIO_GCC_RPMH_SYS_NOC_QDSS_STM_PERF2_DFSR_PHYS                                                   (GCC_CLK_CTL_REG_REG_BASE_PHYS + 0x00006054)
+#define HWIO_GCC_RPMH_SYS_NOC_QDSS_STM_PERF2_DFSR_OFFS                                                   (GCC_CLK_CTL_REG_REG_BASE_OFFS + 0x00006054)
+#define HWIO_GCC_RPMH_SYS_NOC_QDSS_STM_PERF2_DFSR_RMSK                                                        0x71f
+#define HWIO_GCC_RPMH_SYS_NOC_QDSS_STM_PERF2_DFSR_ATTR                                                          0x3
+#define HWIO_GCC_RPMH_SYS_NOC_QDSS_STM_PERF2_DFSR_IN          \
+        in_dword_masked(HWIO_GCC_RPMH_SYS_NOC_QDSS_STM_PERF2_DFSR_ADDR, HWIO_GCC_RPMH_SYS_NOC_QDSS_STM_PERF2_DFSR_RMSK)
+#define HWIO_GCC_RPMH_SYS_NOC_QDSS_STM_PERF2_DFSR_INM(m)      \
+        in_dword_masked(HWIO_GCC_RPMH_SYS_NOC_QDSS_STM_PERF2_DFSR_ADDR, m)
+#define HWIO_GCC_RPMH_SYS_NOC_QDSS_STM_PERF2_DFSR_OUT(v)      \
+        out_dword(HWIO_GCC_RPMH_SYS_NOC_QDSS_STM_PERF2_DFSR_ADDR,v)
+#define HWIO_GCC_RPMH_SYS_NOC_QDSS_STM_PERF2_DFSR_OUTM(m,v) \
+        out_dword_masked_ns(HWIO_GCC_RPMH_SYS_NOC_QDSS_STM_PERF2_DFSR_ADDR,m,v,HWIO_GCC_RPMH_SYS_NOC_QDSS_STM_PERF2_DFSR_IN)
+#define HWIO_GCC_RPMH_SYS_NOC_QDSS_STM_PERF2_DFSR_SRC_SEL_BMSK                                                0x700
+#define HWIO_GCC_RPMH_SYS_NOC_QDSS_STM_PERF2_DFSR_SRC_SEL_SHFT                                                  0x8
+#define HWIO_GCC_RPMH_SYS_NOC_QDSS_STM_PERF2_DFSR_SRC_SEL_SRC0_FVAL                                             0x0
+#define HWIO_GCC_RPMH_SYS_NOC_QDSS_STM_PERF2_DFSR_SRC_SEL_SRC1_FVAL                                             0x1
+#define HWIO_GCC_RPMH_SYS_NOC_QDSS_STM_PERF2_DFSR_SRC_SEL_SRC2_FVAL                                             0x2
+#define HWIO_GCC_RPMH_SYS_NOC_QDSS_STM_PERF2_DFSR_SRC_SEL_SRC3_FVAL                                             0x3
+#define HWIO_GCC_RPMH_SYS_NOC_QDSS_STM_PERF2_DFSR_SRC_SEL_SRC4_FVAL                                             0x4
+#define HWIO_GCC_RPMH_SYS_NOC_QDSS_STM_PERF2_DFSR_SRC_SEL_SRC5_FVAL                                             0x5
+#define HWIO_GCC_RPMH_SYS_NOC_QDSS_STM_PERF2_DFSR_SRC_SEL_SRC6_FVAL                                             0x6
+#define HWIO_GCC_RPMH_SYS_NOC_QDSS_STM_PERF2_DFSR_SRC_SEL_SRC7_FVAL                                             0x7
+#define HWIO_GCC_RPMH_SYS_NOC_QDSS_STM_PERF2_DFSR_SRC_DIV_BMSK                                                 0x1f
+#define HWIO_GCC_RPMH_SYS_NOC_QDSS_STM_PERF2_DFSR_SRC_DIV_SHFT                                                  0x0
+#define HWIO_GCC_RPMH_SYS_NOC_QDSS_STM_PERF2_DFSR_SRC_DIV_BYPASS_FVAL                                           0x0
+#define HWIO_GCC_RPMH_SYS_NOC_QDSS_STM_PERF2_DFSR_SRC_DIV_DIV1_FVAL                                             0x1
+#define HWIO_GCC_RPMH_SYS_NOC_QDSS_STM_PERF2_DFSR_SRC_DIV_DIV1_5_FVAL                                           0x2
+#define HWIO_GCC_RPMH_SYS_NOC_QDSS_STM_PERF2_DFSR_SRC_DIV_DIV2_FVAL                                             0x3
+#define HWIO_GCC_RPMH_SYS_NOC_QDSS_STM_PERF2_DFSR_SRC_DIV_DIV2_5_FVAL                                           0x4
+#define HWIO_GCC_RPMH_SYS_NOC_QDSS_STM_PERF2_DFSR_SRC_DIV_DIV3_FVAL                                             0x5
+#define HWIO_GCC_RPMH_SYS_NOC_QDSS_STM_PERF2_DFSR_SRC_DIV_DIV3_5_FVAL                                           0x6
+#define HWIO_GCC_RPMH_SYS_NOC_QDSS_STM_PERF2_DFSR_SRC_DIV_DIV4_FVAL                                             0x7
+#define HWIO_GCC_RPMH_SYS_NOC_QDSS_STM_PERF2_DFSR_SRC_DIV_DIV4_5_FVAL                                           0x8
+#define HWIO_GCC_RPMH_SYS_NOC_QDSS_STM_PERF2_DFSR_SRC_DIV_DIV5_FVAL                                             0x9
+#define HWIO_GCC_RPMH_SYS_NOC_QDSS_STM_PERF2_DFSR_SRC_DIV_DIV5_5_FVAL                                           0xa
+#define HWIO_GCC_RPMH_SYS_NOC_QDSS_STM_PERF2_DFSR_SRC_DIV_DIV6_FVAL                                             0xb
+#define HWIO_GCC_RPMH_SYS_NOC_QDSS_STM_PERF2_DFSR_SRC_DIV_DIV6_5_FVAL                                           0xc
+#define HWIO_GCC_RPMH_SYS_NOC_QDSS_STM_PERF2_DFSR_SRC_DIV_DIV7_FVAL                                             0xd
+#define HWIO_GCC_RPMH_SYS_NOC_QDSS_STM_PERF2_DFSR_SRC_DIV_DIV7_5_FVAL                                           0xe
+#define HWIO_GCC_RPMH_SYS_NOC_QDSS_STM_PERF2_DFSR_SRC_DIV_DIV8_FVAL                                             0xf
+#define HWIO_GCC_RPMH_SYS_NOC_QDSS_STM_PERF2_DFSR_SRC_DIV_DIV8_5_FVAL                                          0x10
+#define HWIO_GCC_RPMH_SYS_NOC_QDSS_STM_PERF2_DFSR_SRC_DIV_DIV9_FVAL                                            0x11
+#define HWIO_GCC_RPMH_SYS_NOC_QDSS_STM_PERF2_DFSR_SRC_DIV_DIV9_5_FVAL                                          0x12
+#define HWIO_GCC_RPMH_SYS_NOC_QDSS_STM_PERF2_DFSR_SRC_DIV_DIV10_FVAL                                           0x13
+#define HWIO_GCC_RPMH_SYS_NOC_QDSS_STM_PERF2_DFSR_SRC_DIV_DIV10_5_FVAL                                         0x14
+#define HWIO_GCC_RPMH_SYS_NOC_QDSS_STM_PERF2_DFSR_SRC_DIV_DIV11_FVAL                                           0x15
+#define HWIO_GCC_RPMH_SYS_NOC_QDSS_STM_PERF2_DFSR_SRC_DIV_DIV11_5_FVAL                                         0x16
+#define HWIO_GCC_RPMH_SYS_NOC_QDSS_STM_PERF2_DFSR_SRC_DIV_DIV12_FVAL                                           0x17
+#define HWIO_GCC_RPMH_SYS_NOC_QDSS_STM_PERF2_DFSR_SRC_DIV_DIV12_5_FVAL                                         0x18
+#define HWIO_GCC_RPMH_SYS_NOC_QDSS_STM_PERF2_DFSR_SRC_DIV_DIV13_FVAL                                           0x19
+#define HWIO_GCC_RPMH_SYS_NOC_QDSS_STM_PERF2_DFSR_SRC_DIV_DIV13_5_FVAL                                         0x1a
+#define HWIO_GCC_RPMH_SYS_NOC_QDSS_STM_PERF2_DFSR_SRC_DIV_DIV14_FVAL                                           0x1b
+#define HWIO_GCC_RPMH_SYS_NOC_QDSS_STM_PERF2_DFSR_SRC_DIV_DIV14_5_FVAL                                         0x1c
+#define HWIO_GCC_RPMH_SYS_NOC_QDSS_STM_PERF2_DFSR_SRC_DIV_DIV15_FVAL                                           0x1d
+#define HWIO_GCC_RPMH_SYS_NOC_QDSS_STM_PERF2_DFSR_SRC_DIV_DIV15_5_FVAL                                         0x1e
+#define HWIO_GCC_RPMH_SYS_NOC_QDSS_STM_PERF2_DFSR_SRC_DIV_DIV16_FVAL                                           0x1f
+
+#define HWIO_GCC_RPMH_SYS_NOC_QDSS_STM_PERF3_DFSR_ADDR                                                   (GCC_CLK_CTL_REG_REG_BASE      + 0x00006058)
+#define HWIO_GCC_RPMH_SYS_NOC_QDSS_STM_PERF3_DFSR_PHYS                                                   (GCC_CLK_CTL_REG_REG_BASE_PHYS + 0x00006058)
+#define HWIO_GCC_RPMH_SYS_NOC_QDSS_STM_PERF3_DFSR_OFFS                                                   (GCC_CLK_CTL_REG_REG_BASE_OFFS + 0x00006058)
+#define HWIO_GCC_RPMH_SYS_NOC_QDSS_STM_PERF3_DFSR_RMSK                                                        0x71f
+#define HWIO_GCC_RPMH_SYS_NOC_QDSS_STM_PERF3_DFSR_ATTR                                                          0x3
+#define HWIO_GCC_RPMH_SYS_NOC_QDSS_STM_PERF3_DFSR_IN          \
+        in_dword_masked(HWIO_GCC_RPMH_SYS_NOC_QDSS_STM_PERF3_DFSR_ADDR, HWIO_GCC_RPMH_SYS_NOC_QDSS_STM_PERF3_DFSR_RMSK)
+#define HWIO_GCC_RPMH_SYS_NOC_QDSS_STM_PERF3_DFSR_INM(m)      \
+        in_dword_masked(HWIO_GCC_RPMH_SYS_NOC_QDSS_STM_PERF3_DFSR_ADDR, m)
+#define HWIO_GCC_RPMH_SYS_NOC_QDSS_STM_PERF3_DFSR_OUT(v)      \
+        out_dword(HWIO_GCC_RPMH_SYS_NOC_QDSS_STM_PERF3_DFSR_ADDR,v)
+#define HWIO_GCC_RPMH_SYS_NOC_QDSS_STM_PERF3_DFSR_OUTM(m,v) \
+        out_dword_masked_ns(HWIO_GCC_RPMH_SYS_NOC_QDSS_STM_PERF3_DFSR_ADDR,m,v,HWIO_GCC_RPMH_SYS_NOC_QDSS_STM_PERF3_DFSR_IN)
+#define HWIO_GCC_RPMH_SYS_NOC_QDSS_STM_PERF3_DFSR_SRC_SEL_BMSK                                                0x700
+#define HWIO_GCC_RPMH_SYS_NOC_QDSS_STM_PERF3_DFSR_SRC_SEL_SHFT                                                  0x8
+#define HWIO_GCC_RPMH_SYS_NOC_QDSS_STM_PERF3_DFSR_SRC_SEL_SRC0_FVAL                                             0x0
+#define HWIO_GCC_RPMH_SYS_NOC_QDSS_STM_PERF3_DFSR_SRC_SEL_SRC1_FVAL                                             0x1
+#define HWIO_GCC_RPMH_SYS_NOC_QDSS_STM_PERF3_DFSR_SRC_SEL_SRC2_FVAL                                             0x2
+#define HWIO_GCC_RPMH_SYS_NOC_QDSS_STM_PERF3_DFSR_SRC_SEL_SRC3_FVAL                                             0x3
+#define HWIO_GCC_RPMH_SYS_NOC_QDSS_STM_PERF3_DFSR_SRC_SEL_SRC4_FVAL                                             0x4
+#define HWIO_GCC_RPMH_SYS_NOC_QDSS_STM_PERF3_DFSR_SRC_SEL_SRC5_FVAL                                             0x5
+#define HWIO_GCC_RPMH_SYS_NOC_QDSS_STM_PERF3_DFSR_SRC_SEL_SRC6_FVAL                                             0x6
+#define HWIO_GCC_RPMH_SYS_NOC_QDSS_STM_PERF3_DFSR_SRC_SEL_SRC7_FVAL                                             0x7
+#define HWIO_GCC_RPMH_SYS_NOC_QDSS_STM_PERF3_DFSR_SRC_DIV_BMSK                                                 0x1f
+#define HWIO_GCC_RPMH_SYS_NOC_QDSS_STM_PERF3_DFSR_SRC_DIV_SHFT                                                  0x0
+#define HWIO_GCC_RPMH_SYS_NOC_QDSS_STM_PERF3_DFSR_SRC_DIV_BYPASS_FVAL                                           0x0
+#define HWIO_GCC_RPMH_SYS_NOC_QDSS_STM_PERF3_DFSR_SRC_DIV_DIV1_FVAL                                             0x1
+#define HWIO_GCC_RPMH_SYS_NOC_QDSS_STM_PERF3_DFSR_SRC_DIV_DIV1_5_FVAL                                           0x2
+#define HWIO_GCC_RPMH_SYS_NOC_QDSS_STM_PERF3_DFSR_SRC_DIV_DIV2_FVAL                                             0x3
+#define HWIO_GCC_RPMH_SYS_NOC_QDSS_STM_PERF3_DFSR_SRC_DIV_DIV2_5_FVAL                                           0x4
+#define HWIO_GCC_RPMH_SYS_NOC_QDSS_STM_PERF3_DFSR_SRC_DIV_DIV3_FVAL                                             0x5
+#define HWIO_GCC_RPMH_SYS_NOC_QDSS_STM_PERF3_DFSR_SRC_DIV_DIV3_5_FVAL                                           0x6
+#define HWIO_GCC_RPMH_SYS_NOC_QDSS_STM_PERF3_DFSR_SRC_DIV_DIV4_FVAL                                             0x7
+#define HWIO_GCC_RPMH_SYS_NOC_QDSS_STM_PERF3_DFSR_SRC_DIV_DIV4_5_FVAL                                           0x8
+#define HWIO_GCC_RPMH_SYS_NOC_QDSS_STM_PERF3_DFSR_SRC_DIV_DIV5_FVAL                                             0x9
+#define HWIO_GCC_RPMH_SYS_NOC_QDSS_STM_PERF3_DFSR_SRC_DIV_DIV5_5_FVAL                                           0xa
+#define HWIO_GCC_RPMH_SYS_NOC_QDSS_STM_PERF3_DFSR_SRC_DIV_DIV6_FVAL                                             0xb
+#define HWIO_GCC_RPMH_SYS_NOC_QDSS_STM_PERF3_DFSR_SRC_DIV_DIV6_5_FVAL                                           0xc
+#define HWIO_GCC_RPMH_SYS_NOC_QDSS_STM_PERF3_DFSR_SRC_DIV_DIV7_FVAL                                             0xd
+#define HWIO_GCC_RPMH_SYS_NOC_QDSS_STM_PERF3_DFSR_SRC_DIV_DIV7_5_FVAL                                           0xe
+#define HWIO_GCC_RPMH_SYS_NOC_QDSS_STM_PERF3_DFSR_SRC_DIV_DIV8_FVAL                                             0xf
+#define HWIO_GCC_RPMH_SYS_NOC_QDSS_STM_PERF3_DFSR_SRC_DIV_DIV8_5_FVAL                                          0x10
+#define HWIO_GCC_RPMH_SYS_NOC_QDSS_STM_PERF3_DFSR_SRC_DIV_DIV9_FVAL                                            0x11
+#define HWIO_GCC_RPMH_SYS_NOC_QDSS_STM_PERF3_DFSR_SRC_DIV_DIV9_5_FVAL                                          0x12
+#define HWIO_GCC_RPMH_SYS_NOC_QDSS_STM_PERF3_DFSR_SRC_DIV_DIV10_FVAL                                           0x13
+#define HWIO_GCC_RPMH_SYS_NOC_QDSS_STM_PERF3_DFSR_SRC_DIV_DIV10_5_FVAL                                         0x14
+#define HWIO_GCC_RPMH_SYS_NOC_QDSS_STM_PERF3_DFSR_SRC_DIV_DIV11_FVAL                                           0x15
+#define HWIO_GCC_RPMH_SYS_NOC_QDSS_STM_PERF3_DFSR_SRC_DIV_DIV11_5_FVAL                                         0x16
+#define HWIO_GCC_RPMH_SYS_NOC_QDSS_STM_PERF3_DFSR_SRC_DIV_DIV12_FVAL                                           0x17
+#define HWIO_GCC_RPMH_SYS_NOC_QDSS_STM_PERF3_DFSR_SRC_DIV_DIV12_5_FVAL                                         0x18
+#define HWIO_GCC_RPMH_SYS_NOC_QDSS_STM_PERF3_DFSR_SRC_DIV_DIV13_FVAL                                           0x19
+#define HWIO_GCC_RPMH_SYS_NOC_QDSS_STM_PERF3_DFSR_SRC_DIV_DIV13_5_FVAL                                         0x1a
+#define HWIO_GCC_RPMH_SYS_NOC_QDSS_STM_PERF3_DFSR_SRC_DIV_DIV14_FVAL                                           0x1b
+#define HWIO_GCC_RPMH_SYS_NOC_QDSS_STM_PERF3_DFSR_SRC_DIV_DIV14_5_FVAL                                         0x1c
+#define HWIO_GCC_RPMH_SYS_NOC_QDSS_STM_PERF3_DFSR_SRC_DIV_DIV15_FVAL                                           0x1d
+#define HWIO_GCC_RPMH_SYS_NOC_QDSS_STM_PERF3_DFSR_SRC_DIV_DIV15_5_FVAL                                         0x1e
+#define HWIO_GCC_RPMH_SYS_NOC_QDSS_STM_PERF3_DFSR_SRC_DIV_DIV16_FVAL                                           0x1f
+
+#define HWIO_GCC_RPMH_SYS_NOC_QDSS_STM_PERF4_DFSR_ADDR                                                   (GCC_CLK_CTL_REG_REG_BASE      + 0x0000605c)
+#define HWIO_GCC_RPMH_SYS_NOC_QDSS_STM_PERF4_DFSR_PHYS                                                   (GCC_CLK_CTL_REG_REG_BASE_PHYS + 0x0000605c)
+#define HWIO_GCC_RPMH_SYS_NOC_QDSS_STM_PERF4_DFSR_OFFS                                                   (GCC_CLK_CTL_REG_REG_BASE_OFFS + 0x0000605c)
+#define HWIO_GCC_RPMH_SYS_NOC_QDSS_STM_PERF4_DFSR_RMSK                                                        0x71f
+#define HWIO_GCC_RPMH_SYS_NOC_QDSS_STM_PERF4_DFSR_ATTR                                                          0x3
+#define HWIO_GCC_RPMH_SYS_NOC_QDSS_STM_PERF4_DFSR_IN          \
+        in_dword_masked(HWIO_GCC_RPMH_SYS_NOC_QDSS_STM_PERF4_DFSR_ADDR, HWIO_GCC_RPMH_SYS_NOC_QDSS_STM_PERF4_DFSR_RMSK)
+#define HWIO_GCC_RPMH_SYS_NOC_QDSS_STM_PERF4_DFSR_INM(m)      \
+        in_dword_masked(HWIO_GCC_RPMH_SYS_NOC_QDSS_STM_PERF4_DFSR_ADDR, m)
+#define HWIO_GCC_RPMH_SYS_NOC_QDSS_STM_PERF4_DFSR_OUT(v)      \
+        out_dword(HWIO_GCC_RPMH_SYS_NOC_QDSS_STM_PERF4_DFSR_ADDR,v)
+#define HWIO_GCC_RPMH_SYS_NOC_QDSS_STM_PERF4_DFSR_OUTM(m,v) \
+        out_dword_masked_ns(HWIO_GCC_RPMH_SYS_NOC_QDSS_STM_PERF4_DFSR_ADDR,m,v,HWIO_GCC_RPMH_SYS_NOC_QDSS_STM_PERF4_DFSR_IN)
+#define HWIO_GCC_RPMH_SYS_NOC_QDSS_STM_PERF4_DFSR_SRC_SEL_BMSK                                                0x700
+#define HWIO_GCC_RPMH_SYS_NOC_QDSS_STM_PERF4_DFSR_SRC_SEL_SHFT                                                  0x8
+#define HWIO_GCC_RPMH_SYS_NOC_QDSS_STM_PERF4_DFSR_SRC_SEL_SRC0_FVAL                                             0x0
+#define HWIO_GCC_RPMH_SYS_NOC_QDSS_STM_PERF4_DFSR_SRC_SEL_SRC1_FVAL                                             0x1
+#define HWIO_GCC_RPMH_SYS_NOC_QDSS_STM_PERF4_DFSR_SRC_SEL_SRC2_FVAL                                             0x2
+#define HWIO_GCC_RPMH_SYS_NOC_QDSS_STM_PERF4_DFSR_SRC_SEL_SRC3_FVAL                                             0x3
+#define HWIO_GCC_RPMH_SYS_NOC_QDSS_STM_PERF4_DFSR_SRC_SEL_SRC4_FVAL                                             0x4
+#define HWIO_GCC_RPMH_SYS_NOC_QDSS_STM_PERF4_DFSR_SRC_SEL_SRC5_FVAL                                             0x5
+#define HWIO_GCC_RPMH_SYS_NOC_QDSS_STM_PERF4_DFSR_SRC_SEL_SRC6_FVAL                                             0x6
+#define HWIO_GCC_RPMH_SYS_NOC_QDSS_STM_PERF4_DFSR_SRC_SEL_SRC7_FVAL                                             0x7
+#define HWIO_GCC_RPMH_SYS_NOC_QDSS_STM_PERF4_DFSR_SRC_DIV_BMSK                                                 0x1f
+#define HWIO_GCC_RPMH_SYS_NOC_QDSS_STM_PERF4_DFSR_SRC_DIV_SHFT                                                  0x0
+#define HWIO_GCC_RPMH_SYS_NOC_QDSS_STM_PERF4_DFSR_SRC_DIV_BYPASS_FVAL                                           0x0
+#define HWIO_GCC_RPMH_SYS_NOC_QDSS_STM_PERF4_DFSR_SRC_DIV_DIV1_FVAL                                             0x1
+#define HWIO_GCC_RPMH_SYS_NOC_QDSS_STM_PERF4_DFSR_SRC_DIV_DIV1_5_FVAL                                           0x2
+#define HWIO_GCC_RPMH_SYS_NOC_QDSS_STM_PERF4_DFSR_SRC_DIV_DIV2_FVAL                                             0x3
+#define HWIO_GCC_RPMH_SYS_NOC_QDSS_STM_PERF4_DFSR_SRC_DIV_DIV2_5_FVAL                                           0x4
+#define HWIO_GCC_RPMH_SYS_NOC_QDSS_STM_PERF4_DFSR_SRC_DIV_DIV3_FVAL                                             0x5
+#define HWIO_GCC_RPMH_SYS_NOC_QDSS_STM_PERF4_DFSR_SRC_DIV_DIV3_5_FVAL                                           0x6
+#define HWIO_GCC_RPMH_SYS_NOC_QDSS_STM_PERF4_DFSR_SRC_DIV_DIV4_FVAL                                             0x7
+#define HWIO_GCC_RPMH_SYS_NOC_QDSS_STM_PERF4_DFSR_SRC_DIV_DIV4_5_FVAL                                           0x8
+#define HWIO_GCC_RPMH_SYS_NOC_QDSS_STM_PERF4_DFSR_SRC_DIV_DIV5_FVAL                                             0x9
+#define HWIO_GCC_RPMH_SYS_NOC_QDSS_STM_PERF4_DFSR_SRC_DIV_DIV5_5_FVAL                                           0xa
+#define HWIO_GCC_RPMH_SYS_NOC_QDSS_STM_PERF4_DFSR_SRC_DIV_DIV6_FVAL                                             0xb
+#define HWIO_GCC_RPMH_SYS_NOC_QDSS_STM_PERF4_DFSR_SRC_DIV_DIV6_5_FVAL                                           0xc
+#define HWIO_GCC_RPMH_SYS_NOC_QDSS_STM_PERF4_DFSR_SRC_DIV_DIV7_FVAL                                             0xd
+#define HWIO_GCC_RPMH_SYS_NOC_QDSS_STM_PERF4_DFSR_SRC_DIV_DIV7_5_FVAL                                           0xe
+#define HWIO_GCC_RPMH_SYS_NOC_QDSS_STM_PERF4_DFSR_SRC_DIV_DIV8_FVAL                                             0xf
+#define HWIO_GCC_RPMH_SYS_NOC_QDSS_STM_PERF4_DFSR_SRC_DIV_DIV8_5_FVAL                                          0x10
+#define HWIO_GCC_RPMH_SYS_NOC_QDSS_STM_PERF4_DFSR_SRC_DIV_DIV9_FVAL                                            0x11
+#define HWIO_GCC_RPMH_SYS_NOC_QDSS_STM_PERF4_DFSR_SRC_DIV_DIV9_5_FVAL                                          0x12
+#define HWIO_GCC_RPMH_SYS_NOC_QDSS_STM_PERF4_DFSR_SRC_DIV_DIV10_FVAL                                           0x13
+#define HWIO_GCC_RPMH_SYS_NOC_QDSS_STM_PERF4_DFSR_SRC_DIV_DIV10_5_FVAL                                         0x14
+#define HWIO_GCC_RPMH_SYS_NOC_QDSS_STM_PERF4_DFSR_SRC_DIV_DIV11_FVAL                                           0x15
+#define HWIO_GCC_RPMH_SYS_NOC_QDSS_STM_PERF4_DFSR_SRC_DIV_DIV11_5_FVAL                                         0x16
+#define HWIO_GCC_RPMH_SYS_NOC_QDSS_STM_PERF4_DFSR_SRC_DIV_DIV12_FVAL                                           0x17
+#define HWIO_GCC_RPMH_SYS_NOC_QDSS_STM_PERF4_DFSR_SRC_DIV_DIV12_5_FVAL                                         0x18
+#define HWIO_GCC_RPMH_SYS_NOC_QDSS_STM_PERF4_DFSR_SRC_DIV_DIV13_FVAL                                           0x19
+#define HWIO_GCC_RPMH_SYS_NOC_QDSS_STM_PERF4_DFSR_SRC_DIV_DIV13_5_FVAL                                         0x1a
+#define HWIO_GCC_RPMH_SYS_NOC_QDSS_STM_PERF4_DFSR_SRC_DIV_DIV14_FVAL                                           0x1b
+#define HWIO_GCC_RPMH_SYS_NOC_QDSS_STM_PERF4_DFSR_SRC_DIV_DIV14_5_FVAL                                         0x1c
+#define HWIO_GCC_RPMH_SYS_NOC_QDSS_STM_PERF4_DFSR_SRC_DIV_DIV15_FVAL                                           0x1d
+#define HWIO_GCC_RPMH_SYS_NOC_QDSS_STM_PERF4_DFSR_SRC_DIV_DIV15_5_FVAL                                         0x1e
+#define HWIO_GCC_RPMH_SYS_NOC_QDSS_STM_PERF4_DFSR_SRC_DIV_DIV16_FVAL                                           0x1f
+
+#define HWIO_GCC_RPMH_SYS_NOC_QDSS_STM_PERF5_DFSR_ADDR                                                   (GCC_CLK_CTL_REG_REG_BASE      + 0x00006060)
+#define HWIO_GCC_RPMH_SYS_NOC_QDSS_STM_PERF5_DFSR_PHYS                                                   (GCC_CLK_CTL_REG_REG_BASE_PHYS + 0x00006060)
+#define HWIO_GCC_RPMH_SYS_NOC_QDSS_STM_PERF5_DFSR_OFFS                                                   (GCC_CLK_CTL_REG_REG_BASE_OFFS + 0x00006060)
+#define HWIO_GCC_RPMH_SYS_NOC_QDSS_STM_PERF5_DFSR_RMSK                                                        0x71f
+#define HWIO_GCC_RPMH_SYS_NOC_QDSS_STM_PERF5_DFSR_ATTR                                                          0x3
+#define HWIO_GCC_RPMH_SYS_NOC_QDSS_STM_PERF5_DFSR_IN          \
+        in_dword_masked(HWIO_GCC_RPMH_SYS_NOC_QDSS_STM_PERF5_DFSR_ADDR, HWIO_GCC_RPMH_SYS_NOC_QDSS_STM_PERF5_DFSR_RMSK)
+#define HWIO_GCC_RPMH_SYS_NOC_QDSS_STM_PERF5_DFSR_INM(m)      \
+        in_dword_masked(HWIO_GCC_RPMH_SYS_NOC_QDSS_STM_PERF5_DFSR_ADDR, m)
+#define HWIO_GCC_RPMH_SYS_NOC_QDSS_STM_PERF5_DFSR_OUT(v)      \
+        out_dword(HWIO_GCC_RPMH_SYS_NOC_QDSS_STM_PERF5_DFSR_ADDR,v)
+#define HWIO_GCC_RPMH_SYS_NOC_QDSS_STM_PERF5_DFSR_OUTM(m,v) \
+        out_dword_masked_ns(HWIO_GCC_RPMH_SYS_NOC_QDSS_STM_PERF5_DFSR_ADDR,m,v,HWIO_GCC_RPMH_SYS_NOC_QDSS_STM_PERF5_DFSR_IN)
+#define HWIO_GCC_RPMH_SYS_NOC_QDSS_STM_PERF5_DFSR_SRC_SEL_BMSK                                                0x700
+#define HWIO_GCC_RPMH_SYS_NOC_QDSS_STM_PERF5_DFSR_SRC_SEL_SHFT                                                  0x8
+#define HWIO_GCC_RPMH_SYS_NOC_QDSS_STM_PERF5_DFSR_SRC_SEL_SRC0_FVAL                                             0x0
+#define HWIO_GCC_RPMH_SYS_NOC_QDSS_STM_PERF5_DFSR_SRC_SEL_SRC1_FVAL                                             0x1
+#define HWIO_GCC_RPMH_SYS_NOC_QDSS_STM_PERF5_DFSR_SRC_SEL_SRC2_FVAL                                             0x2
+#define HWIO_GCC_RPMH_SYS_NOC_QDSS_STM_PERF5_DFSR_SRC_SEL_SRC3_FVAL                                             0x3
+#define HWIO_GCC_RPMH_SYS_NOC_QDSS_STM_PERF5_DFSR_SRC_SEL_SRC4_FVAL                                             0x4
+#define HWIO_GCC_RPMH_SYS_NOC_QDSS_STM_PERF5_DFSR_SRC_SEL_SRC5_FVAL                                             0x5
+#define HWIO_GCC_RPMH_SYS_NOC_QDSS_STM_PERF5_DFSR_SRC_SEL_SRC6_FVAL                                             0x6
+#define HWIO_GCC_RPMH_SYS_NOC_QDSS_STM_PERF5_DFSR_SRC_SEL_SRC7_FVAL                                             0x7
+#define HWIO_GCC_RPMH_SYS_NOC_QDSS_STM_PERF5_DFSR_SRC_DIV_BMSK                                                 0x1f
+#define HWIO_GCC_RPMH_SYS_NOC_QDSS_STM_PERF5_DFSR_SRC_DIV_SHFT                                                  0x0
+#define HWIO_GCC_RPMH_SYS_NOC_QDSS_STM_PERF5_DFSR_SRC_DIV_BYPASS_FVAL                                           0x0
+#define HWIO_GCC_RPMH_SYS_NOC_QDSS_STM_PERF5_DFSR_SRC_DIV_DIV1_FVAL                                             0x1
+#define HWIO_GCC_RPMH_SYS_NOC_QDSS_STM_PERF5_DFSR_SRC_DIV_DIV1_5_FVAL                                           0x2
+#define HWIO_GCC_RPMH_SYS_NOC_QDSS_STM_PERF5_DFSR_SRC_DIV_DIV2_FVAL                                             0x3
+#define HWIO_GCC_RPMH_SYS_NOC_QDSS_STM_PERF5_DFSR_SRC_DIV_DIV2_5_FVAL                                           0x4
+#define HWIO_GCC_RPMH_SYS_NOC_QDSS_STM_PERF5_DFSR_SRC_DIV_DIV3_FVAL                                             0x5
+#define HWIO_GCC_RPMH_SYS_NOC_QDSS_STM_PERF5_DFSR_SRC_DIV_DIV3_5_FVAL                                           0x6
+#define HWIO_GCC_RPMH_SYS_NOC_QDSS_STM_PERF5_DFSR_SRC_DIV_DIV4_FVAL                                             0x7
+#define HWIO_GCC_RPMH_SYS_NOC_QDSS_STM_PERF5_DFSR_SRC_DIV_DIV4_5_FVAL                                           0x8
+#define HWIO_GCC_RPMH_SYS_NOC_QDSS_STM_PERF5_DFSR_SRC_DIV_DIV5_FVAL                                             0x9
+#define HWIO_GCC_RPMH_SYS_NOC_QDSS_STM_PERF5_DFSR_SRC_DIV_DIV5_5_FVAL                                           0xa
+#define HWIO_GCC_RPMH_SYS_NOC_QDSS_STM_PERF5_DFSR_SRC_DIV_DIV6_FVAL                                             0xb
+#define HWIO_GCC_RPMH_SYS_NOC_QDSS_STM_PERF5_DFSR_SRC_DIV_DIV6_5_FVAL                                           0xc
+#define HWIO_GCC_RPMH_SYS_NOC_QDSS_STM_PERF5_DFSR_SRC_DIV_DIV7_FVAL                                             0xd
+#define HWIO_GCC_RPMH_SYS_NOC_QDSS_STM_PERF5_DFSR_SRC_DIV_DIV7_5_FVAL                                           0xe
+#define HWIO_GCC_RPMH_SYS_NOC_QDSS_STM_PERF5_DFSR_SRC_DIV_DIV8_FVAL                                             0xf
+#define HWIO_GCC_RPMH_SYS_NOC_QDSS_STM_PERF5_DFSR_SRC_DIV_DIV8_5_FVAL                                          0x10
+#define HWIO_GCC_RPMH_SYS_NOC_QDSS_STM_PERF5_DFSR_SRC_DIV_DIV9_FVAL                                            0x11
+#define HWIO_GCC_RPMH_SYS_NOC_QDSS_STM_PERF5_DFSR_SRC_DIV_DIV9_5_FVAL                                          0x12
+#define HWIO_GCC_RPMH_SYS_NOC_QDSS_STM_PERF5_DFSR_SRC_DIV_DIV10_FVAL                                           0x13
+#define HWIO_GCC_RPMH_SYS_NOC_QDSS_STM_PERF5_DFSR_SRC_DIV_DIV10_5_FVAL                                         0x14
+#define HWIO_GCC_RPMH_SYS_NOC_QDSS_STM_PERF5_DFSR_SRC_DIV_DIV11_FVAL                                           0x15
+#define HWIO_GCC_RPMH_SYS_NOC_QDSS_STM_PERF5_DFSR_SRC_DIV_DIV11_5_FVAL                                         0x16
+#define HWIO_GCC_RPMH_SYS_NOC_QDSS_STM_PERF5_DFSR_SRC_DIV_DIV12_FVAL                                           0x17
+#define HWIO_GCC_RPMH_SYS_NOC_QDSS_STM_PERF5_DFSR_SRC_DIV_DIV12_5_FVAL                                         0x18
+#define HWIO_GCC_RPMH_SYS_NOC_QDSS_STM_PERF5_DFSR_SRC_DIV_DIV13_FVAL                                           0x19
+#define HWIO_GCC_RPMH_SYS_NOC_QDSS_STM_PERF5_DFSR_SRC_DIV_DIV13_5_FVAL                                         0x1a
+#define HWIO_GCC_RPMH_SYS_NOC_QDSS_STM_PERF5_DFSR_SRC_DIV_DIV14_FVAL                                           0x1b
+#define HWIO_GCC_RPMH_SYS_NOC_QDSS_STM_PERF5_DFSR_SRC_DIV_DIV14_5_FVAL                                         0x1c
+#define HWIO_GCC_RPMH_SYS_NOC_QDSS_STM_PERF5_DFSR_SRC_DIV_DIV15_FVAL                                           0x1d
+#define HWIO_GCC_RPMH_SYS_NOC_QDSS_STM_PERF5_DFSR_SRC_DIV_DIV15_5_FVAL                                         0x1e
+#define HWIO_GCC_RPMH_SYS_NOC_QDSS_STM_PERF5_DFSR_SRC_DIV_DIV16_FVAL                                           0x1f
+
+#define HWIO_GCC_RPMH_SYS_NOC_QDSS_STM_PERF6_DFSR_ADDR                                                   (GCC_CLK_CTL_REG_REG_BASE      + 0x00006064)
+#define HWIO_GCC_RPMH_SYS_NOC_QDSS_STM_PERF6_DFSR_PHYS                                                   (GCC_CLK_CTL_REG_REG_BASE_PHYS + 0x00006064)
+#define HWIO_GCC_RPMH_SYS_NOC_QDSS_STM_PERF6_DFSR_OFFS                                                   (GCC_CLK_CTL_REG_REG_BASE_OFFS + 0x00006064)
+#define HWIO_GCC_RPMH_SYS_NOC_QDSS_STM_PERF6_DFSR_RMSK                                                        0x71f
+#define HWIO_GCC_RPMH_SYS_NOC_QDSS_STM_PERF6_DFSR_ATTR                                                          0x3
+#define HWIO_GCC_RPMH_SYS_NOC_QDSS_STM_PERF6_DFSR_IN          \
+        in_dword_masked(HWIO_GCC_RPMH_SYS_NOC_QDSS_STM_PERF6_DFSR_ADDR, HWIO_GCC_RPMH_SYS_NOC_QDSS_STM_PERF6_DFSR_RMSK)
+#define HWIO_GCC_RPMH_SYS_NOC_QDSS_STM_PERF6_DFSR_INM(m)      \
+        in_dword_masked(HWIO_GCC_RPMH_SYS_NOC_QDSS_STM_PERF6_DFSR_ADDR, m)
+#define HWIO_GCC_RPMH_SYS_NOC_QDSS_STM_PERF6_DFSR_OUT(v)      \
+        out_dword(HWIO_GCC_RPMH_SYS_NOC_QDSS_STM_PERF6_DFSR_ADDR,v)
+#define HWIO_GCC_RPMH_SYS_NOC_QDSS_STM_PERF6_DFSR_OUTM(m,v) \
+        out_dword_masked_ns(HWIO_GCC_RPMH_SYS_NOC_QDSS_STM_PERF6_DFSR_ADDR,m,v,HWIO_GCC_RPMH_SYS_NOC_QDSS_STM_PERF6_DFSR_IN)
+#define HWIO_GCC_RPMH_SYS_NOC_QDSS_STM_PERF6_DFSR_SRC_SEL_BMSK                                                0x700
+#define HWIO_GCC_RPMH_SYS_NOC_QDSS_STM_PERF6_DFSR_SRC_SEL_SHFT                                                  0x8
+#define HWIO_GCC_RPMH_SYS_NOC_QDSS_STM_PERF6_DFSR_SRC_SEL_SRC0_FVAL                                             0x0
+#define HWIO_GCC_RPMH_SYS_NOC_QDSS_STM_PERF6_DFSR_SRC_SEL_SRC1_FVAL                                             0x1
+#define HWIO_GCC_RPMH_SYS_NOC_QDSS_STM_PERF6_DFSR_SRC_SEL_SRC2_FVAL                                             0x2
+#define HWIO_GCC_RPMH_SYS_NOC_QDSS_STM_PERF6_DFSR_SRC_SEL_SRC3_FVAL                                             0x3
+#define HWIO_GCC_RPMH_SYS_NOC_QDSS_STM_PERF6_DFSR_SRC_SEL_SRC4_FVAL                                             0x4
+#define HWIO_GCC_RPMH_SYS_NOC_QDSS_STM_PERF6_DFSR_SRC_SEL_SRC5_FVAL                                             0x5
+#define HWIO_GCC_RPMH_SYS_NOC_QDSS_STM_PERF6_DFSR_SRC_SEL_SRC6_FVAL                                             0x6
+#define HWIO_GCC_RPMH_SYS_NOC_QDSS_STM_PERF6_DFSR_SRC_SEL_SRC7_FVAL                                             0x7
+#define HWIO_GCC_RPMH_SYS_NOC_QDSS_STM_PERF6_DFSR_SRC_DIV_BMSK                                                 0x1f
+#define HWIO_GCC_RPMH_SYS_NOC_QDSS_STM_PERF6_DFSR_SRC_DIV_SHFT                                                  0x0
+#define HWIO_GCC_RPMH_SYS_NOC_QDSS_STM_PERF6_DFSR_SRC_DIV_BYPASS_FVAL                                           0x0
+#define HWIO_GCC_RPMH_SYS_NOC_QDSS_STM_PERF6_DFSR_SRC_DIV_DIV1_FVAL                                             0x1
+#define HWIO_GCC_RPMH_SYS_NOC_QDSS_STM_PERF6_DFSR_SRC_DIV_DIV1_5_FVAL                                           0x2
+#define HWIO_GCC_RPMH_SYS_NOC_QDSS_STM_PERF6_DFSR_SRC_DIV_DIV2_FVAL                                             0x3
+#define HWIO_GCC_RPMH_SYS_NOC_QDSS_STM_PERF6_DFSR_SRC_DIV_DIV2_5_FVAL                                           0x4
+#define HWIO_GCC_RPMH_SYS_NOC_QDSS_STM_PERF6_DFSR_SRC_DIV_DIV3_FVAL                                             0x5
+#define HWIO_GCC_RPMH_SYS_NOC_QDSS_STM_PERF6_DFSR_SRC_DIV_DIV3_5_FVAL                                           0x6
+#define HWIO_GCC_RPMH_SYS_NOC_QDSS_STM_PERF6_DFSR_SRC_DIV_DIV4_FVAL                                             0x7
+#define HWIO_GCC_RPMH_SYS_NOC_QDSS_STM_PERF6_DFSR_SRC_DIV_DIV4_5_FVAL                                           0x8
+#define HWIO_GCC_RPMH_SYS_NOC_QDSS_STM_PERF6_DFSR_SRC_DIV_DIV5_FVAL                                             0x9
+#define HWIO_GCC_RPMH_SYS_NOC_QDSS_STM_PERF6_DFSR_SRC_DIV_DIV5_5_FVAL                                           0xa
+#define HWIO_GCC_RPMH_SYS_NOC_QDSS_STM_PERF6_DFSR_SRC_DIV_DIV6_FVAL                                             0xb
+#define HWIO_GCC_RPMH_SYS_NOC_QDSS_STM_PERF6_DFSR_SRC_DIV_DIV6_5_FVAL                                           0xc
+#define HWIO_GCC_RPMH_SYS_NOC_QDSS_STM_PERF6_DFSR_SRC_DIV_DIV7_FVAL                                             0xd
+#define HWIO_GCC_RPMH_SYS_NOC_QDSS_STM_PERF6_DFSR_SRC_DIV_DIV7_5_FVAL                                           0xe
+#define HWIO_GCC_RPMH_SYS_NOC_QDSS_STM_PERF6_DFSR_SRC_DIV_DIV8_FVAL                                             0xf
+#define HWIO_GCC_RPMH_SYS_NOC_QDSS_STM_PERF6_DFSR_SRC_DIV_DIV8_5_FVAL                                          0x10
+#define HWIO_GCC_RPMH_SYS_NOC_QDSS_STM_PERF6_DFSR_SRC_DIV_DIV9_FVAL                                            0x11
+#define HWIO_GCC_RPMH_SYS_NOC_QDSS_STM_PERF6_DFSR_SRC_DIV_DIV9_5_FVAL                                          0x12
+#define HWIO_GCC_RPMH_SYS_NOC_QDSS_STM_PERF6_DFSR_SRC_DIV_DIV10_FVAL                                           0x13
+#define HWIO_GCC_RPMH_SYS_NOC_QDSS_STM_PERF6_DFSR_SRC_DIV_DIV10_5_FVAL                                         0x14
+#define HWIO_GCC_RPMH_SYS_NOC_QDSS_STM_PERF6_DFSR_SRC_DIV_DIV11_FVAL                                           0x15
+#define HWIO_GCC_RPMH_SYS_NOC_QDSS_STM_PERF6_DFSR_SRC_DIV_DIV11_5_FVAL                                         0x16
+#define HWIO_GCC_RPMH_SYS_NOC_QDSS_STM_PERF6_DFSR_SRC_DIV_DIV12_FVAL                                           0x17
+#define HWIO_GCC_RPMH_SYS_NOC_QDSS_STM_PERF6_DFSR_SRC_DIV_DIV12_5_FVAL                                         0x18
+#define HWIO_GCC_RPMH_SYS_NOC_QDSS_STM_PERF6_DFSR_SRC_DIV_DIV13_FVAL                                           0x19
+#define HWIO_GCC_RPMH_SYS_NOC_QDSS_STM_PERF6_DFSR_SRC_DIV_DIV13_5_FVAL                                         0x1a
+#define HWIO_GCC_RPMH_SYS_NOC_QDSS_STM_PERF6_DFSR_SRC_DIV_DIV14_FVAL                                           0x1b
+#define HWIO_GCC_RPMH_SYS_NOC_QDSS_STM_PERF6_DFSR_SRC_DIV_DIV14_5_FVAL                                         0x1c
+#define HWIO_GCC_RPMH_SYS_NOC_QDSS_STM_PERF6_DFSR_SRC_DIV_DIV15_FVAL                                           0x1d
+#define HWIO_GCC_RPMH_SYS_NOC_QDSS_STM_PERF6_DFSR_SRC_DIV_DIV15_5_FVAL                                         0x1e
+#define HWIO_GCC_RPMH_SYS_NOC_QDSS_STM_PERF6_DFSR_SRC_DIV_DIV16_FVAL                                           0x1f
+
+#define HWIO_GCC_RPMH_SYS_NOC_QDSS_STM_PERF7_DFSR_ADDR                                                   (GCC_CLK_CTL_REG_REG_BASE      + 0x00006068)
+#define HWIO_GCC_RPMH_SYS_NOC_QDSS_STM_PERF7_DFSR_PHYS                                                   (GCC_CLK_CTL_REG_REG_BASE_PHYS + 0x00006068)
+#define HWIO_GCC_RPMH_SYS_NOC_QDSS_STM_PERF7_DFSR_OFFS                                                   (GCC_CLK_CTL_REG_REG_BASE_OFFS + 0x00006068)
+#define HWIO_GCC_RPMH_SYS_NOC_QDSS_STM_PERF7_DFSR_RMSK                                                        0x71f
+#define HWIO_GCC_RPMH_SYS_NOC_QDSS_STM_PERF7_DFSR_ATTR                                                          0x3
+#define HWIO_GCC_RPMH_SYS_NOC_QDSS_STM_PERF7_DFSR_IN          \
+        in_dword_masked(HWIO_GCC_RPMH_SYS_NOC_QDSS_STM_PERF7_DFSR_ADDR, HWIO_GCC_RPMH_SYS_NOC_QDSS_STM_PERF7_DFSR_RMSK)
+#define HWIO_GCC_RPMH_SYS_NOC_QDSS_STM_PERF7_DFSR_INM(m)      \
+        in_dword_masked(HWIO_GCC_RPMH_SYS_NOC_QDSS_STM_PERF7_DFSR_ADDR, m)
+#define HWIO_GCC_RPMH_SYS_NOC_QDSS_STM_PERF7_DFSR_OUT(v)      \
+        out_dword(HWIO_GCC_RPMH_SYS_NOC_QDSS_STM_PERF7_DFSR_ADDR,v)
+#define HWIO_GCC_RPMH_SYS_NOC_QDSS_STM_PERF7_DFSR_OUTM(m,v) \
+        out_dword_masked_ns(HWIO_GCC_RPMH_SYS_NOC_QDSS_STM_PERF7_DFSR_ADDR,m,v,HWIO_GCC_RPMH_SYS_NOC_QDSS_STM_PERF7_DFSR_IN)
+#define HWIO_GCC_RPMH_SYS_NOC_QDSS_STM_PERF7_DFSR_SRC_SEL_BMSK                                                0x700
+#define HWIO_GCC_RPMH_SYS_NOC_QDSS_STM_PERF7_DFSR_SRC_SEL_SHFT                                                  0x8
+#define HWIO_GCC_RPMH_SYS_NOC_QDSS_STM_PERF7_DFSR_SRC_SEL_SRC0_FVAL                                             0x0
+#define HWIO_GCC_RPMH_SYS_NOC_QDSS_STM_PERF7_DFSR_SRC_SEL_SRC1_FVAL                                             0x1
+#define HWIO_GCC_RPMH_SYS_NOC_QDSS_STM_PERF7_DFSR_SRC_SEL_SRC2_FVAL                                             0x2
+#define HWIO_GCC_RPMH_SYS_NOC_QDSS_STM_PERF7_DFSR_SRC_SEL_SRC3_FVAL                                             0x3
+#define HWIO_GCC_RPMH_SYS_NOC_QDSS_STM_PERF7_DFSR_SRC_SEL_SRC4_FVAL                                             0x4
+#define HWIO_GCC_RPMH_SYS_NOC_QDSS_STM_PERF7_DFSR_SRC_SEL_SRC5_FVAL                                             0x5
+#define HWIO_GCC_RPMH_SYS_NOC_QDSS_STM_PERF7_DFSR_SRC_SEL_SRC6_FVAL                                             0x6
+#define HWIO_GCC_RPMH_SYS_NOC_QDSS_STM_PERF7_DFSR_SRC_SEL_SRC7_FVAL                                             0x7
+#define HWIO_GCC_RPMH_SYS_NOC_QDSS_STM_PERF7_DFSR_SRC_DIV_BMSK                                                 0x1f
+#define HWIO_GCC_RPMH_SYS_NOC_QDSS_STM_PERF7_DFSR_SRC_DIV_SHFT                                                  0x0
+#define HWIO_GCC_RPMH_SYS_NOC_QDSS_STM_PERF7_DFSR_SRC_DIV_BYPASS_FVAL                                           0x0
+#define HWIO_GCC_RPMH_SYS_NOC_QDSS_STM_PERF7_DFSR_SRC_DIV_DIV1_FVAL                                             0x1
+#define HWIO_GCC_RPMH_SYS_NOC_QDSS_STM_PERF7_DFSR_SRC_DIV_DIV1_5_FVAL                                           0x2
+#define HWIO_GCC_RPMH_SYS_NOC_QDSS_STM_PERF7_DFSR_SRC_DIV_DIV2_FVAL                                             0x3
+#define HWIO_GCC_RPMH_SYS_NOC_QDSS_STM_PERF7_DFSR_SRC_DIV_DIV2_5_FVAL                                           0x4
+#define HWIO_GCC_RPMH_SYS_NOC_QDSS_STM_PERF7_DFSR_SRC_DIV_DIV3_FVAL                                             0x5
+#define HWIO_GCC_RPMH_SYS_NOC_QDSS_STM_PERF7_DFSR_SRC_DIV_DIV3_5_FVAL                                           0x6
+#define HWIO_GCC_RPMH_SYS_NOC_QDSS_STM_PERF7_DFSR_SRC_DIV_DIV4_FVAL                                             0x7
+#define HWIO_GCC_RPMH_SYS_NOC_QDSS_STM_PERF7_DFSR_SRC_DIV_DIV4_5_FVAL                                           0x8
+#define HWIO_GCC_RPMH_SYS_NOC_QDSS_STM_PERF7_DFSR_SRC_DIV_DIV5_FVAL                                             0x9
+#define HWIO_GCC_RPMH_SYS_NOC_QDSS_STM_PERF7_DFSR_SRC_DIV_DIV5_5_FVAL                                           0xa
+#define HWIO_GCC_RPMH_SYS_NOC_QDSS_STM_PERF7_DFSR_SRC_DIV_DIV6_FVAL                                             0xb
+#define HWIO_GCC_RPMH_SYS_NOC_QDSS_STM_PERF7_DFSR_SRC_DIV_DIV6_5_FVAL                                           0xc
+#define HWIO_GCC_RPMH_SYS_NOC_QDSS_STM_PERF7_DFSR_SRC_DIV_DIV7_FVAL                                             0xd
+#define HWIO_GCC_RPMH_SYS_NOC_QDSS_STM_PERF7_DFSR_SRC_DIV_DIV7_5_FVAL                                           0xe
+#define HWIO_GCC_RPMH_SYS_NOC_QDSS_STM_PERF7_DFSR_SRC_DIV_DIV8_FVAL                                             0xf
+#define HWIO_GCC_RPMH_SYS_NOC_QDSS_STM_PERF7_DFSR_SRC_DIV_DIV8_5_FVAL                                          0x10
+#define HWIO_GCC_RPMH_SYS_NOC_QDSS_STM_PERF7_DFSR_SRC_DIV_DIV9_FVAL                                            0x11
+#define HWIO_GCC_RPMH_SYS_NOC_QDSS_STM_PERF7_DFSR_SRC_DIV_DIV9_5_FVAL                                          0x12
+#define HWIO_GCC_RPMH_SYS_NOC_QDSS_STM_PERF7_DFSR_SRC_DIV_DIV10_FVAL                                           0x13
+#define HWIO_GCC_RPMH_SYS_NOC_QDSS_STM_PERF7_DFSR_SRC_DIV_DIV10_5_FVAL                                         0x14
+#define HWIO_GCC_RPMH_SYS_NOC_QDSS_STM_PERF7_DFSR_SRC_DIV_DIV11_FVAL                                           0x15
+#define HWIO_GCC_RPMH_SYS_NOC_QDSS_STM_PERF7_DFSR_SRC_DIV_DIV11_5_FVAL                                         0x16
+#define HWIO_GCC_RPMH_SYS_NOC_QDSS_STM_PERF7_DFSR_SRC_DIV_DIV12_FVAL                                           0x17
+#define HWIO_GCC_RPMH_SYS_NOC_QDSS_STM_PERF7_DFSR_SRC_DIV_DIV12_5_FVAL                                         0x18
+#define HWIO_GCC_RPMH_SYS_NOC_QDSS_STM_PERF7_DFSR_SRC_DIV_DIV13_FVAL                                           0x19
+#define HWIO_GCC_RPMH_SYS_NOC_QDSS_STM_PERF7_DFSR_SRC_DIV_DIV13_5_FVAL                                         0x1a
+#define HWIO_GCC_RPMH_SYS_NOC_QDSS_STM_PERF7_DFSR_SRC_DIV_DIV14_FVAL                                           0x1b
+#define HWIO_GCC_RPMH_SYS_NOC_QDSS_STM_PERF7_DFSR_SRC_DIV_DIV14_5_FVAL                                         0x1c
+#define HWIO_GCC_RPMH_SYS_NOC_QDSS_STM_PERF7_DFSR_SRC_DIV_DIV15_FVAL                                           0x1d
+#define HWIO_GCC_RPMH_SYS_NOC_QDSS_STM_PERF7_DFSR_SRC_DIV_DIV15_5_FVAL                                         0x1e
+#define HWIO_GCC_RPMH_SYS_NOC_QDSS_STM_PERF7_DFSR_SRC_DIV_DIV16_FVAL                                           0x1f
+
+#define HWIO_GCC_RPMH_SYS_NOC_QDSS_STM_PERF8_DFSR_ADDR                                                   (GCC_CLK_CTL_REG_REG_BASE      + 0x0000606c)
+#define HWIO_GCC_RPMH_SYS_NOC_QDSS_STM_PERF8_DFSR_PHYS                                                   (GCC_CLK_CTL_REG_REG_BASE_PHYS + 0x0000606c)
+#define HWIO_GCC_RPMH_SYS_NOC_QDSS_STM_PERF8_DFSR_OFFS                                                   (GCC_CLK_CTL_REG_REG_BASE_OFFS + 0x0000606c)
+#define HWIO_GCC_RPMH_SYS_NOC_QDSS_STM_PERF8_DFSR_RMSK                                                        0x71f
+#define HWIO_GCC_RPMH_SYS_NOC_QDSS_STM_PERF8_DFSR_ATTR                                                          0x3
+#define HWIO_GCC_RPMH_SYS_NOC_QDSS_STM_PERF8_DFSR_IN          \
+        in_dword_masked(HWIO_GCC_RPMH_SYS_NOC_QDSS_STM_PERF8_DFSR_ADDR, HWIO_GCC_RPMH_SYS_NOC_QDSS_STM_PERF8_DFSR_RMSK)
+#define HWIO_GCC_RPMH_SYS_NOC_QDSS_STM_PERF8_DFSR_INM(m)      \
+        in_dword_masked(HWIO_GCC_RPMH_SYS_NOC_QDSS_STM_PERF8_DFSR_ADDR, m)
+#define HWIO_GCC_RPMH_SYS_NOC_QDSS_STM_PERF8_DFSR_OUT(v)      \
+        out_dword(HWIO_GCC_RPMH_SYS_NOC_QDSS_STM_PERF8_DFSR_ADDR,v)
+#define HWIO_GCC_RPMH_SYS_NOC_QDSS_STM_PERF8_DFSR_OUTM(m,v) \
+        out_dword_masked_ns(HWIO_GCC_RPMH_SYS_NOC_QDSS_STM_PERF8_DFSR_ADDR,m,v,HWIO_GCC_RPMH_SYS_NOC_QDSS_STM_PERF8_DFSR_IN)
+#define HWIO_GCC_RPMH_SYS_NOC_QDSS_STM_PERF8_DFSR_SRC_SEL_BMSK                                                0x700
+#define HWIO_GCC_RPMH_SYS_NOC_QDSS_STM_PERF8_DFSR_SRC_SEL_SHFT                                                  0x8
+#define HWIO_GCC_RPMH_SYS_NOC_QDSS_STM_PERF8_DFSR_SRC_SEL_SRC0_FVAL                                             0x0
+#define HWIO_GCC_RPMH_SYS_NOC_QDSS_STM_PERF8_DFSR_SRC_SEL_SRC1_FVAL                                             0x1
+#define HWIO_GCC_RPMH_SYS_NOC_QDSS_STM_PERF8_DFSR_SRC_SEL_SRC2_FVAL                                             0x2
+#define HWIO_GCC_RPMH_SYS_NOC_QDSS_STM_PERF8_DFSR_SRC_SEL_SRC3_FVAL                                             0x3
+#define HWIO_GCC_RPMH_SYS_NOC_QDSS_STM_PERF8_DFSR_SRC_SEL_SRC4_FVAL                                             0x4
+#define HWIO_GCC_RPMH_SYS_NOC_QDSS_STM_PERF8_DFSR_SRC_SEL_SRC5_FVAL                                             0x5
+#define HWIO_GCC_RPMH_SYS_NOC_QDSS_STM_PERF8_DFSR_SRC_SEL_SRC6_FVAL                                             0x6
+#define HWIO_GCC_RPMH_SYS_NOC_QDSS_STM_PERF8_DFSR_SRC_SEL_SRC7_FVAL                                             0x7
+#define HWIO_GCC_RPMH_SYS_NOC_QDSS_STM_PERF8_DFSR_SRC_DIV_BMSK                                                 0x1f
+#define HWIO_GCC_RPMH_SYS_NOC_QDSS_STM_PERF8_DFSR_SRC_DIV_SHFT                                                  0x0
+#define HWIO_GCC_RPMH_SYS_NOC_QDSS_STM_PERF8_DFSR_SRC_DIV_BYPASS_FVAL                                           0x0
+#define HWIO_GCC_RPMH_SYS_NOC_QDSS_STM_PERF8_DFSR_SRC_DIV_DIV1_FVAL                                             0x1
+#define HWIO_GCC_RPMH_SYS_NOC_QDSS_STM_PERF8_DFSR_SRC_DIV_DIV1_5_FVAL                                           0x2
+#define HWIO_GCC_RPMH_SYS_NOC_QDSS_STM_PERF8_DFSR_SRC_DIV_DIV2_FVAL                                             0x3
+#define HWIO_GCC_RPMH_SYS_NOC_QDSS_STM_PERF8_DFSR_SRC_DIV_DIV2_5_FVAL                                           0x4
+#define HWIO_GCC_RPMH_SYS_NOC_QDSS_STM_PERF8_DFSR_SRC_DIV_DIV3_FVAL                                             0x5
+#define HWIO_GCC_RPMH_SYS_NOC_QDSS_STM_PERF8_DFSR_SRC_DIV_DIV3_5_FVAL                                           0x6
+#define HWIO_GCC_RPMH_SYS_NOC_QDSS_STM_PERF8_DFSR_SRC_DIV_DIV4_FVAL                                             0x7
+#define HWIO_GCC_RPMH_SYS_NOC_QDSS_STM_PERF8_DFSR_SRC_DIV_DIV4_5_FVAL                                           0x8
+#define HWIO_GCC_RPMH_SYS_NOC_QDSS_STM_PERF8_DFSR_SRC_DIV_DIV5_FVAL                                             0x9
+#define HWIO_GCC_RPMH_SYS_NOC_QDSS_STM_PERF8_DFSR_SRC_DIV_DIV5_5_FVAL                                           0xa
+#define HWIO_GCC_RPMH_SYS_NOC_QDSS_STM_PERF8_DFSR_SRC_DIV_DIV6_FVAL                                             0xb
+#define HWIO_GCC_RPMH_SYS_NOC_QDSS_STM_PERF8_DFSR_SRC_DIV_DIV6_5_FVAL                                           0xc
+#define HWIO_GCC_RPMH_SYS_NOC_QDSS_STM_PERF8_DFSR_SRC_DIV_DIV7_FVAL                                             0xd
+#define HWIO_GCC_RPMH_SYS_NOC_QDSS_STM_PERF8_DFSR_SRC_DIV_DIV7_5_FVAL                                           0xe
+#define HWIO_GCC_RPMH_SYS_NOC_QDSS_STM_PERF8_DFSR_SRC_DIV_DIV8_FVAL                                             0xf
+#define HWIO_GCC_RPMH_SYS_NOC_QDSS_STM_PERF8_DFSR_SRC_DIV_DIV8_5_FVAL                                          0x10
+#define HWIO_GCC_RPMH_SYS_NOC_QDSS_STM_PERF8_DFSR_SRC_DIV_DIV9_FVAL                                            0x11
+#define HWIO_GCC_RPMH_SYS_NOC_QDSS_STM_PERF8_DFSR_SRC_DIV_DIV9_5_FVAL                                          0x12
+#define HWIO_GCC_RPMH_SYS_NOC_QDSS_STM_PERF8_DFSR_SRC_DIV_DIV10_FVAL                                           0x13
+#define HWIO_GCC_RPMH_SYS_NOC_QDSS_STM_PERF8_DFSR_SRC_DIV_DIV10_5_FVAL                                         0x14
+#define HWIO_GCC_RPMH_SYS_NOC_QDSS_STM_PERF8_DFSR_SRC_DIV_DIV11_FVAL                                           0x15
+#define HWIO_GCC_RPMH_SYS_NOC_QDSS_STM_PERF8_DFSR_SRC_DIV_DIV11_5_FVAL                                         0x16
+#define HWIO_GCC_RPMH_SYS_NOC_QDSS_STM_PERF8_DFSR_SRC_DIV_DIV12_FVAL                                           0x17
+#define HWIO_GCC_RPMH_SYS_NOC_QDSS_STM_PERF8_DFSR_SRC_DIV_DIV12_5_FVAL                                         0x18
+#define HWIO_GCC_RPMH_SYS_NOC_QDSS_STM_PERF8_DFSR_SRC_DIV_DIV13_FVAL                                           0x19
+#define HWIO_GCC_RPMH_SYS_NOC_QDSS_STM_PERF8_DFSR_SRC_DIV_DIV13_5_FVAL                                         0x1a
+#define HWIO_GCC_RPMH_SYS_NOC_QDSS_STM_PERF8_DFSR_SRC_DIV_DIV14_FVAL                                           0x1b
+#define HWIO_GCC_RPMH_SYS_NOC_QDSS_STM_PERF8_DFSR_SRC_DIV_DIV14_5_FVAL                                         0x1c
+#define HWIO_GCC_RPMH_SYS_NOC_QDSS_STM_PERF8_DFSR_SRC_DIV_DIV15_FVAL                                           0x1d
+#define HWIO_GCC_RPMH_SYS_NOC_QDSS_STM_PERF8_DFSR_SRC_DIV_DIV15_5_FVAL                                         0x1e
+#define HWIO_GCC_RPMH_SYS_NOC_QDSS_STM_PERF8_DFSR_SRC_DIV_DIV16_FVAL                                           0x1f
+
+#define HWIO_GCC_RPMH_SYS_NOC_QDSS_STM_PERF9_DFSR_ADDR                                                   (GCC_CLK_CTL_REG_REG_BASE      + 0x00006070)
+#define HWIO_GCC_RPMH_SYS_NOC_QDSS_STM_PERF9_DFSR_PHYS                                                   (GCC_CLK_CTL_REG_REG_BASE_PHYS + 0x00006070)
+#define HWIO_GCC_RPMH_SYS_NOC_QDSS_STM_PERF9_DFSR_OFFS                                                   (GCC_CLK_CTL_REG_REG_BASE_OFFS + 0x00006070)
+#define HWIO_GCC_RPMH_SYS_NOC_QDSS_STM_PERF9_DFSR_RMSK                                                        0x71f
+#define HWIO_GCC_RPMH_SYS_NOC_QDSS_STM_PERF9_DFSR_ATTR                                                          0x3
+#define HWIO_GCC_RPMH_SYS_NOC_QDSS_STM_PERF9_DFSR_IN          \
+        in_dword_masked(HWIO_GCC_RPMH_SYS_NOC_QDSS_STM_PERF9_DFSR_ADDR, HWIO_GCC_RPMH_SYS_NOC_QDSS_STM_PERF9_DFSR_RMSK)
+#define HWIO_GCC_RPMH_SYS_NOC_QDSS_STM_PERF9_DFSR_INM(m)      \
+        in_dword_masked(HWIO_GCC_RPMH_SYS_NOC_QDSS_STM_PERF9_DFSR_ADDR, m)
+#define HWIO_GCC_RPMH_SYS_NOC_QDSS_STM_PERF9_DFSR_OUT(v)      \
+        out_dword(HWIO_GCC_RPMH_SYS_NOC_QDSS_STM_PERF9_DFSR_ADDR,v)
+#define HWIO_GCC_RPMH_SYS_NOC_QDSS_STM_PERF9_DFSR_OUTM(m,v) \
+        out_dword_masked_ns(HWIO_GCC_RPMH_SYS_NOC_QDSS_STM_PERF9_DFSR_ADDR,m,v,HWIO_GCC_RPMH_SYS_NOC_QDSS_STM_PERF9_DFSR_IN)
+#define HWIO_GCC_RPMH_SYS_NOC_QDSS_STM_PERF9_DFSR_SRC_SEL_BMSK                                                0x700
+#define HWIO_GCC_RPMH_SYS_NOC_QDSS_STM_PERF9_DFSR_SRC_SEL_SHFT                                                  0x8
+#define HWIO_GCC_RPMH_SYS_NOC_QDSS_STM_PERF9_DFSR_SRC_SEL_SRC0_FVAL                                             0x0
+#define HWIO_GCC_RPMH_SYS_NOC_QDSS_STM_PERF9_DFSR_SRC_SEL_SRC1_FVAL                                             0x1
+#define HWIO_GCC_RPMH_SYS_NOC_QDSS_STM_PERF9_DFSR_SRC_SEL_SRC2_FVAL                                             0x2
+#define HWIO_GCC_RPMH_SYS_NOC_QDSS_STM_PERF9_DFSR_SRC_SEL_SRC3_FVAL                                             0x3
+#define HWIO_GCC_RPMH_SYS_NOC_QDSS_STM_PERF9_DFSR_SRC_SEL_SRC4_FVAL                                             0x4
+#define HWIO_GCC_RPMH_SYS_NOC_QDSS_STM_PERF9_DFSR_SRC_SEL_SRC5_FVAL                                             0x5
+#define HWIO_GCC_RPMH_SYS_NOC_QDSS_STM_PERF9_DFSR_SRC_SEL_SRC6_FVAL                                             0x6
+#define HWIO_GCC_RPMH_SYS_NOC_QDSS_STM_PERF9_DFSR_SRC_SEL_SRC7_FVAL                                             0x7
+#define HWIO_GCC_RPMH_SYS_NOC_QDSS_STM_PERF9_DFSR_SRC_DIV_BMSK                                                 0x1f
+#define HWIO_GCC_RPMH_SYS_NOC_QDSS_STM_PERF9_DFSR_SRC_DIV_SHFT                                                  0x0
+#define HWIO_GCC_RPMH_SYS_NOC_QDSS_STM_PERF9_DFSR_SRC_DIV_BYPASS_FVAL                                           0x0
+#define HWIO_GCC_RPMH_SYS_NOC_QDSS_STM_PERF9_DFSR_SRC_DIV_DIV1_FVAL                                             0x1
+#define HWIO_GCC_RPMH_SYS_NOC_QDSS_STM_PERF9_DFSR_SRC_DIV_DIV1_5_FVAL                                           0x2
+#define HWIO_GCC_RPMH_SYS_NOC_QDSS_STM_PERF9_DFSR_SRC_DIV_DIV2_FVAL                                             0x3
+#define HWIO_GCC_RPMH_SYS_NOC_QDSS_STM_PERF9_DFSR_SRC_DIV_DIV2_5_FVAL                                           0x4
+#define HWIO_GCC_RPMH_SYS_NOC_QDSS_STM_PERF9_DFSR_SRC_DIV_DIV3_FVAL                                             0x5
+#define HWIO_GCC_RPMH_SYS_NOC_QDSS_STM_PERF9_DFSR_SRC_DIV_DIV3_5_FVAL                                           0x6
+#define HWIO_GCC_RPMH_SYS_NOC_QDSS_STM_PERF9_DFSR_SRC_DIV_DIV4_FVAL                                             0x7
+#define HWIO_GCC_RPMH_SYS_NOC_QDSS_STM_PERF9_DFSR_SRC_DIV_DIV4_5_FVAL                                           0x8
+#define HWIO_GCC_RPMH_SYS_NOC_QDSS_STM_PERF9_DFSR_SRC_DIV_DIV5_FVAL                                             0x9
+#define HWIO_GCC_RPMH_SYS_NOC_QDSS_STM_PERF9_DFSR_SRC_DIV_DIV5_5_FVAL                                           0xa
+#define HWIO_GCC_RPMH_SYS_NOC_QDSS_STM_PERF9_DFSR_SRC_DIV_DIV6_FVAL                                             0xb
+#define HWIO_GCC_RPMH_SYS_NOC_QDSS_STM_PERF9_DFSR_SRC_DIV_DIV6_5_FVAL                                           0xc
+#define HWIO_GCC_RPMH_SYS_NOC_QDSS_STM_PERF9_DFSR_SRC_DIV_DIV7_FVAL                                             0xd
+#define HWIO_GCC_RPMH_SYS_NOC_QDSS_STM_PERF9_DFSR_SRC_DIV_DIV7_5_FVAL                                           0xe
+#define HWIO_GCC_RPMH_SYS_NOC_QDSS_STM_PERF9_DFSR_SRC_DIV_DIV8_FVAL                                             0xf
+#define HWIO_GCC_RPMH_SYS_NOC_QDSS_STM_PERF9_DFSR_SRC_DIV_DIV8_5_FVAL                                          0x10
+#define HWIO_GCC_RPMH_SYS_NOC_QDSS_STM_PERF9_DFSR_SRC_DIV_DIV9_FVAL                                            0x11
+#define HWIO_GCC_RPMH_SYS_NOC_QDSS_STM_PERF9_DFSR_SRC_DIV_DIV9_5_FVAL                                          0x12
+#define HWIO_GCC_RPMH_SYS_NOC_QDSS_STM_PERF9_DFSR_SRC_DIV_DIV10_FVAL                                           0x13
+#define HWIO_GCC_RPMH_SYS_NOC_QDSS_STM_PERF9_DFSR_SRC_DIV_DIV10_5_FVAL                                         0x14
+#define HWIO_GCC_RPMH_SYS_NOC_QDSS_STM_PERF9_DFSR_SRC_DIV_DIV11_FVAL                                           0x15
+#define HWIO_GCC_RPMH_SYS_NOC_QDSS_STM_PERF9_DFSR_SRC_DIV_DIV11_5_FVAL                                         0x16
+#define HWIO_GCC_RPMH_SYS_NOC_QDSS_STM_PERF9_DFSR_SRC_DIV_DIV12_FVAL                                           0x17
+#define HWIO_GCC_RPMH_SYS_NOC_QDSS_STM_PERF9_DFSR_SRC_DIV_DIV12_5_FVAL                                         0x18
+#define HWIO_GCC_RPMH_SYS_NOC_QDSS_STM_PERF9_DFSR_SRC_DIV_DIV13_FVAL                                           0x19
+#define HWIO_GCC_RPMH_SYS_NOC_QDSS_STM_PERF9_DFSR_SRC_DIV_DIV13_5_FVAL                                         0x1a
+#define HWIO_GCC_RPMH_SYS_NOC_QDSS_STM_PERF9_DFSR_SRC_DIV_DIV14_FVAL                                           0x1b
+#define HWIO_GCC_RPMH_SYS_NOC_QDSS_STM_PERF9_DFSR_SRC_DIV_DIV14_5_FVAL                                         0x1c
+#define HWIO_GCC_RPMH_SYS_NOC_QDSS_STM_PERF9_DFSR_SRC_DIV_DIV15_FVAL                                           0x1d
+#define HWIO_GCC_RPMH_SYS_NOC_QDSS_STM_PERF9_DFSR_SRC_DIV_DIV15_5_FVAL                                         0x1e
+#define HWIO_GCC_RPMH_SYS_NOC_QDSS_STM_PERF9_DFSR_SRC_DIV_DIV16_FVAL                                           0x1f
+
+#define HWIO_GCC_RPMH_SYS_NOC_QDSS_STM_PERF10_DFSR_ADDR                                                  (GCC_CLK_CTL_REG_REG_BASE      + 0x00006074)
+#define HWIO_GCC_RPMH_SYS_NOC_QDSS_STM_PERF10_DFSR_PHYS                                                  (GCC_CLK_CTL_REG_REG_BASE_PHYS + 0x00006074)
+#define HWIO_GCC_RPMH_SYS_NOC_QDSS_STM_PERF10_DFSR_OFFS                                                  (GCC_CLK_CTL_REG_REG_BASE_OFFS + 0x00006074)
+#define HWIO_GCC_RPMH_SYS_NOC_QDSS_STM_PERF10_DFSR_RMSK                                                       0x71f
+#define HWIO_GCC_RPMH_SYS_NOC_QDSS_STM_PERF10_DFSR_ATTR                                                         0x3
+#define HWIO_GCC_RPMH_SYS_NOC_QDSS_STM_PERF10_DFSR_IN          \
+        in_dword_masked(HWIO_GCC_RPMH_SYS_NOC_QDSS_STM_PERF10_DFSR_ADDR, HWIO_GCC_RPMH_SYS_NOC_QDSS_STM_PERF10_DFSR_RMSK)
+#define HWIO_GCC_RPMH_SYS_NOC_QDSS_STM_PERF10_DFSR_INM(m)      \
+        in_dword_masked(HWIO_GCC_RPMH_SYS_NOC_QDSS_STM_PERF10_DFSR_ADDR, m)
+#define HWIO_GCC_RPMH_SYS_NOC_QDSS_STM_PERF10_DFSR_OUT(v)      \
+        out_dword(HWIO_GCC_RPMH_SYS_NOC_QDSS_STM_PERF10_DFSR_ADDR,v)
+#define HWIO_GCC_RPMH_SYS_NOC_QDSS_STM_PERF10_DFSR_OUTM(m,v) \
+        out_dword_masked_ns(HWIO_GCC_RPMH_SYS_NOC_QDSS_STM_PERF10_DFSR_ADDR,m,v,HWIO_GCC_RPMH_SYS_NOC_QDSS_STM_PERF10_DFSR_IN)
+#define HWIO_GCC_RPMH_SYS_NOC_QDSS_STM_PERF10_DFSR_SRC_SEL_BMSK                                               0x700
+#define HWIO_GCC_RPMH_SYS_NOC_QDSS_STM_PERF10_DFSR_SRC_SEL_SHFT                                                 0x8
+#define HWIO_GCC_RPMH_SYS_NOC_QDSS_STM_PERF10_DFSR_SRC_SEL_SRC0_FVAL                                            0x0
+#define HWIO_GCC_RPMH_SYS_NOC_QDSS_STM_PERF10_DFSR_SRC_SEL_SRC1_FVAL                                            0x1
+#define HWIO_GCC_RPMH_SYS_NOC_QDSS_STM_PERF10_DFSR_SRC_SEL_SRC2_FVAL                                            0x2
+#define HWIO_GCC_RPMH_SYS_NOC_QDSS_STM_PERF10_DFSR_SRC_SEL_SRC3_FVAL                                            0x3
+#define HWIO_GCC_RPMH_SYS_NOC_QDSS_STM_PERF10_DFSR_SRC_SEL_SRC4_FVAL                                            0x4
+#define HWIO_GCC_RPMH_SYS_NOC_QDSS_STM_PERF10_DFSR_SRC_SEL_SRC5_FVAL                                            0x5
+#define HWIO_GCC_RPMH_SYS_NOC_QDSS_STM_PERF10_DFSR_SRC_SEL_SRC6_FVAL                                            0x6
+#define HWIO_GCC_RPMH_SYS_NOC_QDSS_STM_PERF10_DFSR_SRC_SEL_SRC7_FVAL                                            0x7
+#define HWIO_GCC_RPMH_SYS_NOC_QDSS_STM_PERF10_DFSR_SRC_DIV_BMSK                                                0x1f
+#define HWIO_GCC_RPMH_SYS_NOC_QDSS_STM_PERF10_DFSR_SRC_DIV_SHFT                                                 0x0
+#define HWIO_GCC_RPMH_SYS_NOC_QDSS_STM_PERF10_DFSR_SRC_DIV_BYPASS_FVAL                                          0x0
+#define HWIO_GCC_RPMH_SYS_NOC_QDSS_STM_PERF10_DFSR_SRC_DIV_DIV1_FVAL                                            0x1
+#define HWIO_GCC_RPMH_SYS_NOC_QDSS_STM_PERF10_DFSR_SRC_DIV_DIV1_5_FVAL                                          0x2
+#define HWIO_GCC_RPMH_SYS_NOC_QDSS_STM_PERF10_DFSR_SRC_DIV_DIV2_FVAL                                            0x3
+#define HWIO_GCC_RPMH_SYS_NOC_QDSS_STM_PERF10_DFSR_SRC_DIV_DIV2_5_FVAL                                          0x4
+#define HWIO_GCC_RPMH_SYS_NOC_QDSS_STM_PERF10_DFSR_SRC_DIV_DIV3_FVAL                                            0x5
+#define HWIO_GCC_RPMH_SYS_NOC_QDSS_STM_PERF10_DFSR_SRC_DIV_DIV3_5_FVAL                                          0x6
+#define HWIO_GCC_RPMH_SYS_NOC_QDSS_STM_PERF10_DFSR_SRC_DIV_DIV4_FVAL                                            0x7
+#define HWIO_GCC_RPMH_SYS_NOC_QDSS_STM_PERF10_DFSR_SRC_DIV_DIV4_5_FVAL                                          0x8
+#define HWIO_GCC_RPMH_SYS_NOC_QDSS_STM_PERF10_DFSR_SRC_DIV_DIV5_FVAL                                            0x9
+#define HWIO_GCC_RPMH_SYS_NOC_QDSS_STM_PERF10_DFSR_SRC_DIV_DIV5_5_FVAL                                          0xa
+#define HWIO_GCC_RPMH_SYS_NOC_QDSS_STM_PERF10_DFSR_SRC_DIV_DIV6_FVAL                                            0xb
+#define HWIO_GCC_RPMH_SYS_NOC_QDSS_STM_PERF10_DFSR_SRC_DIV_DIV6_5_FVAL                                          0xc
+#define HWIO_GCC_RPMH_SYS_NOC_QDSS_STM_PERF10_DFSR_SRC_DIV_DIV7_FVAL                                            0xd
+#define HWIO_GCC_RPMH_SYS_NOC_QDSS_STM_PERF10_DFSR_SRC_DIV_DIV7_5_FVAL                                          0xe
+#define HWIO_GCC_RPMH_SYS_NOC_QDSS_STM_PERF10_DFSR_SRC_DIV_DIV8_FVAL                                            0xf
+#define HWIO_GCC_RPMH_SYS_NOC_QDSS_STM_PERF10_DFSR_SRC_DIV_DIV8_5_FVAL                                         0x10
+#define HWIO_GCC_RPMH_SYS_NOC_QDSS_STM_PERF10_DFSR_SRC_DIV_DIV9_FVAL                                           0x11
+#define HWIO_GCC_RPMH_SYS_NOC_QDSS_STM_PERF10_DFSR_SRC_DIV_DIV9_5_FVAL                                         0x12
+#define HWIO_GCC_RPMH_SYS_NOC_QDSS_STM_PERF10_DFSR_SRC_DIV_DIV10_FVAL                                          0x13
+#define HWIO_GCC_RPMH_SYS_NOC_QDSS_STM_PERF10_DFSR_SRC_DIV_DIV10_5_FVAL                                        0x14
+#define HWIO_GCC_RPMH_SYS_NOC_QDSS_STM_PERF10_DFSR_SRC_DIV_DIV11_FVAL                                          0x15
+#define HWIO_GCC_RPMH_SYS_NOC_QDSS_STM_PERF10_DFSR_SRC_DIV_DIV11_5_FVAL                                        0x16
+#define HWIO_GCC_RPMH_SYS_NOC_QDSS_STM_PERF10_DFSR_SRC_DIV_DIV12_FVAL                                          0x17
+#define HWIO_GCC_RPMH_SYS_NOC_QDSS_STM_PERF10_DFSR_SRC_DIV_DIV12_5_FVAL                                        0x18
+#define HWIO_GCC_RPMH_SYS_NOC_QDSS_STM_PERF10_DFSR_SRC_DIV_DIV13_FVAL                                          0x19
+#define HWIO_GCC_RPMH_SYS_NOC_QDSS_STM_PERF10_DFSR_SRC_DIV_DIV13_5_FVAL                                        0x1a
+#define HWIO_GCC_RPMH_SYS_NOC_QDSS_STM_PERF10_DFSR_SRC_DIV_DIV14_FVAL                                          0x1b
+#define HWIO_GCC_RPMH_SYS_NOC_QDSS_STM_PERF10_DFSR_SRC_DIV_DIV14_5_FVAL                                        0x1c
+#define HWIO_GCC_RPMH_SYS_NOC_QDSS_STM_PERF10_DFSR_SRC_DIV_DIV15_FVAL                                          0x1d
+#define HWIO_GCC_RPMH_SYS_NOC_QDSS_STM_PERF10_DFSR_SRC_DIV_DIV15_5_FVAL                                        0x1e
+#define HWIO_GCC_RPMH_SYS_NOC_QDSS_STM_PERF10_DFSR_SRC_DIV_DIV16_FVAL                                          0x1f
+
+#define HWIO_GCC_RPMH_SYS_NOC_QDSS_STM_PERF11_DFSR_ADDR                                                  (GCC_CLK_CTL_REG_REG_BASE      + 0x00006078)
+#define HWIO_GCC_RPMH_SYS_NOC_QDSS_STM_PERF11_DFSR_PHYS                                                  (GCC_CLK_CTL_REG_REG_BASE_PHYS + 0x00006078)
+#define HWIO_GCC_RPMH_SYS_NOC_QDSS_STM_PERF11_DFSR_OFFS                                                  (GCC_CLK_CTL_REG_REG_BASE_OFFS + 0x00006078)
+#define HWIO_GCC_RPMH_SYS_NOC_QDSS_STM_PERF11_DFSR_RMSK                                                       0x71f
+#define HWIO_GCC_RPMH_SYS_NOC_QDSS_STM_PERF11_DFSR_ATTR                                                         0x3
+#define HWIO_GCC_RPMH_SYS_NOC_QDSS_STM_PERF11_DFSR_IN          \
+        in_dword_masked(HWIO_GCC_RPMH_SYS_NOC_QDSS_STM_PERF11_DFSR_ADDR, HWIO_GCC_RPMH_SYS_NOC_QDSS_STM_PERF11_DFSR_RMSK)
+#define HWIO_GCC_RPMH_SYS_NOC_QDSS_STM_PERF11_DFSR_INM(m)      \
+        in_dword_masked(HWIO_GCC_RPMH_SYS_NOC_QDSS_STM_PERF11_DFSR_ADDR, m)
+#define HWIO_GCC_RPMH_SYS_NOC_QDSS_STM_PERF11_DFSR_OUT(v)      \
+        out_dword(HWIO_GCC_RPMH_SYS_NOC_QDSS_STM_PERF11_DFSR_ADDR,v)
+#define HWIO_GCC_RPMH_SYS_NOC_QDSS_STM_PERF11_DFSR_OUTM(m,v) \
+        out_dword_masked_ns(HWIO_GCC_RPMH_SYS_NOC_QDSS_STM_PERF11_DFSR_ADDR,m,v,HWIO_GCC_RPMH_SYS_NOC_QDSS_STM_PERF11_DFSR_IN)
+#define HWIO_GCC_RPMH_SYS_NOC_QDSS_STM_PERF11_DFSR_SRC_SEL_BMSK                                               0x700
+#define HWIO_GCC_RPMH_SYS_NOC_QDSS_STM_PERF11_DFSR_SRC_SEL_SHFT                                                 0x8
+#define HWIO_GCC_RPMH_SYS_NOC_QDSS_STM_PERF11_DFSR_SRC_SEL_SRC0_FVAL                                            0x0
+#define HWIO_GCC_RPMH_SYS_NOC_QDSS_STM_PERF11_DFSR_SRC_SEL_SRC1_FVAL                                            0x1
+#define HWIO_GCC_RPMH_SYS_NOC_QDSS_STM_PERF11_DFSR_SRC_SEL_SRC2_FVAL                                            0x2
+#define HWIO_GCC_RPMH_SYS_NOC_QDSS_STM_PERF11_DFSR_SRC_SEL_SRC3_FVAL                                            0x3
+#define HWIO_GCC_RPMH_SYS_NOC_QDSS_STM_PERF11_DFSR_SRC_SEL_SRC4_FVAL                                            0x4
+#define HWIO_GCC_RPMH_SYS_NOC_QDSS_STM_PERF11_DFSR_SRC_SEL_SRC5_FVAL                                            0x5
+#define HWIO_GCC_RPMH_SYS_NOC_QDSS_STM_PERF11_DFSR_SRC_SEL_SRC6_FVAL                                            0x6
+#define HWIO_GCC_RPMH_SYS_NOC_QDSS_STM_PERF11_DFSR_SRC_SEL_SRC7_FVAL                                            0x7
+#define HWIO_GCC_RPMH_SYS_NOC_QDSS_STM_PERF11_DFSR_SRC_DIV_BMSK                                                0x1f
+#define HWIO_GCC_RPMH_SYS_NOC_QDSS_STM_PERF11_DFSR_SRC_DIV_SHFT                                                 0x0
+#define HWIO_GCC_RPMH_SYS_NOC_QDSS_STM_PERF11_DFSR_SRC_DIV_BYPASS_FVAL                                          0x0
+#define HWIO_GCC_RPMH_SYS_NOC_QDSS_STM_PERF11_DFSR_SRC_DIV_DIV1_FVAL                                            0x1
+#define HWIO_GCC_RPMH_SYS_NOC_QDSS_STM_PERF11_DFSR_SRC_DIV_DIV1_5_FVAL                                          0x2
+#define HWIO_GCC_RPMH_SYS_NOC_QDSS_STM_PERF11_DFSR_SRC_DIV_DIV2_FVAL                                            0x3
+#define HWIO_GCC_RPMH_SYS_NOC_QDSS_STM_PERF11_DFSR_SRC_DIV_DIV2_5_FVAL                                          0x4
+#define HWIO_GCC_RPMH_SYS_NOC_QDSS_STM_PERF11_DFSR_SRC_DIV_DIV3_FVAL                                            0x5
+#define HWIO_GCC_RPMH_SYS_NOC_QDSS_STM_PERF11_DFSR_SRC_DIV_DIV3_5_FVAL                                          0x6
+#define HWIO_GCC_RPMH_SYS_NOC_QDSS_STM_PERF11_DFSR_SRC_DIV_DIV4_FVAL                                            0x7
+#define HWIO_GCC_RPMH_SYS_NOC_QDSS_STM_PERF11_DFSR_SRC_DIV_DIV4_5_FVAL                                          0x8
+#define HWIO_GCC_RPMH_SYS_NOC_QDSS_STM_PERF11_DFSR_SRC_DIV_DIV5_FVAL                                            0x9
+#define HWIO_GCC_RPMH_SYS_NOC_QDSS_STM_PERF11_DFSR_SRC_DIV_DIV5_5_FVAL                                          0xa
+#define HWIO_GCC_RPMH_SYS_NOC_QDSS_STM_PERF11_DFSR_SRC_DIV_DIV6_FVAL                                            0xb
+#define HWIO_GCC_RPMH_SYS_NOC_QDSS_STM_PERF11_DFSR_SRC_DIV_DIV6_5_FVAL                                          0xc
+#define HWIO_GCC_RPMH_SYS_NOC_QDSS_STM_PERF11_DFSR_SRC_DIV_DIV7_FVAL                                            0xd
+#define HWIO_GCC_RPMH_SYS_NOC_QDSS_STM_PERF11_DFSR_SRC_DIV_DIV7_5_FVAL                                          0xe
+#define HWIO_GCC_RPMH_SYS_NOC_QDSS_STM_PERF11_DFSR_SRC_DIV_DIV8_FVAL                                            0xf
+#define HWIO_GCC_RPMH_SYS_NOC_QDSS_STM_PERF11_DFSR_SRC_DIV_DIV8_5_FVAL                                         0x10
+#define HWIO_GCC_RPMH_SYS_NOC_QDSS_STM_PERF11_DFSR_SRC_DIV_DIV9_FVAL                                           0x11
+#define HWIO_GCC_RPMH_SYS_NOC_QDSS_STM_PERF11_DFSR_SRC_DIV_DIV9_5_FVAL                                         0x12
+#define HWIO_GCC_RPMH_SYS_NOC_QDSS_STM_PERF11_DFSR_SRC_DIV_DIV10_FVAL                                          0x13
+#define HWIO_GCC_RPMH_SYS_NOC_QDSS_STM_PERF11_DFSR_SRC_DIV_DIV10_5_FVAL                                        0x14
+#define HWIO_GCC_RPMH_SYS_NOC_QDSS_STM_PERF11_DFSR_SRC_DIV_DIV11_FVAL                                          0x15
+#define HWIO_GCC_RPMH_SYS_NOC_QDSS_STM_PERF11_DFSR_SRC_DIV_DIV11_5_FVAL                                        0x16
+#define HWIO_GCC_RPMH_SYS_NOC_QDSS_STM_PERF11_DFSR_SRC_DIV_DIV12_FVAL                                          0x17
+#define HWIO_GCC_RPMH_SYS_NOC_QDSS_STM_PERF11_DFSR_SRC_DIV_DIV12_5_FVAL                                        0x18
+#define HWIO_GCC_RPMH_SYS_NOC_QDSS_STM_PERF11_DFSR_SRC_DIV_DIV13_FVAL                                          0x19
+#define HWIO_GCC_RPMH_SYS_NOC_QDSS_STM_PERF11_DFSR_SRC_DIV_DIV13_5_FVAL                                        0x1a
+#define HWIO_GCC_RPMH_SYS_NOC_QDSS_STM_PERF11_DFSR_SRC_DIV_DIV14_FVAL                                          0x1b
+#define HWIO_GCC_RPMH_SYS_NOC_QDSS_STM_PERF11_DFSR_SRC_DIV_DIV14_5_FVAL                                        0x1c
+#define HWIO_GCC_RPMH_SYS_NOC_QDSS_STM_PERF11_DFSR_SRC_DIV_DIV15_FVAL                                          0x1d
+#define HWIO_GCC_RPMH_SYS_NOC_QDSS_STM_PERF11_DFSR_SRC_DIV_DIV15_5_FVAL                                        0x1e
+#define HWIO_GCC_RPMH_SYS_NOC_QDSS_STM_PERF11_DFSR_SRC_DIV_DIV16_FVAL                                          0x1f
+
+#define HWIO_GCC_RPMH_SYS_NOC_QDSS_STM_PERF12_DFSR_ADDR                                                  (GCC_CLK_CTL_REG_REG_BASE      + 0x0000607c)
+#define HWIO_GCC_RPMH_SYS_NOC_QDSS_STM_PERF12_DFSR_PHYS                                                  (GCC_CLK_CTL_REG_REG_BASE_PHYS + 0x0000607c)
+#define HWIO_GCC_RPMH_SYS_NOC_QDSS_STM_PERF12_DFSR_OFFS                                                  (GCC_CLK_CTL_REG_REG_BASE_OFFS + 0x0000607c)
+#define HWIO_GCC_RPMH_SYS_NOC_QDSS_STM_PERF12_DFSR_RMSK                                                       0x71f
+#define HWIO_GCC_RPMH_SYS_NOC_QDSS_STM_PERF12_DFSR_ATTR                                                         0x3
+#define HWIO_GCC_RPMH_SYS_NOC_QDSS_STM_PERF12_DFSR_IN          \
+        in_dword_masked(HWIO_GCC_RPMH_SYS_NOC_QDSS_STM_PERF12_DFSR_ADDR, HWIO_GCC_RPMH_SYS_NOC_QDSS_STM_PERF12_DFSR_RMSK)
+#define HWIO_GCC_RPMH_SYS_NOC_QDSS_STM_PERF12_DFSR_INM(m)      \
+        in_dword_masked(HWIO_GCC_RPMH_SYS_NOC_QDSS_STM_PERF12_DFSR_ADDR, m)
+#define HWIO_GCC_RPMH_SYS_NOC_QDSS_STM_PERF12_DFSR_OUT(v)      \
+        out_dword(HWIO_GCC_RPMH_SYS_NOC_QDSS_STM_PERF12_DFSR_ADDR,v)
+#define HWIO_GCC_RPMH_SYS_NOC_QDSS_STM_PERF12_DFSR_OUTM(m,v) \
+        out_dword_masked_ns(HWIO_GCC_RPMH_SYS_NOC_QDSS_STM_PERF12_DFSR_ADDR,m,v,HWIO_GCC_RPMH_SYS_NOC_QDSS_STM_PERF12_DFSR_IN)
+#define HWIO_GCC_RPMH_SYS_NOC_QDSS_STM_PERF12_DFSR_SRC_SEL_BMSK                                               0x700
+#define HWIO_GCC_RPMH_SYS_NOC_QDSS_STM_PERF12_DFSR_SRC_SEL_SHFT                                                 0x8
+#define HWIO_GCC_RPMH_SYS_NOC_QDSS_STM_PERF12_DFSR_SRC_SEL_SRC0_FVAL                                            0x0
+#define HWIO_GCC_RPMH_SYS_NOC_QDSS_STM_PERF12_DFSR_SRC_SEL_SRC1_FVAL                                            0x1
+#define HWIO_GCC_RPMH_SYS_NOC_QDSS_STM_PERF12_DFSR_SRC_SEL_SRC2_FVAL                                            0x2
+#define HWIO_GCC_RPMH_SYS_NOC_QDSS_STM_PERF12_DFSR_SRC_SEL_SRC3_FVAL                                            0x3
+#define HWIO_GCC_RPMH_SYS_NOC_QDSS_STM_PERF12_DFSR_SRC_SEL_SRC4_FVAL                                            0x4
+#define HWIO_GCC_RPMH_SYS_NOC_QDSS_STM_PERF12_DFSR_SRC_SEL_SRC5_FVAL                                            0x5
+#define HWIO_GCC_RPMH_SYS_NOC_QDSS_STM_PERF12_DFSR_SRC_SEL_SRC6_FVAL                                            0x6
+#define HWIO_GCC_RPMH_SYS_NOC_QDSS_STM_PERF12_DFSR_SRC_SEL_SRC7_FVAL                                            0x7
+#define HWIO_GCC_RPMH_SYS_NOC_QDSS_STM_PERF12_DFSR_SRC_DIV_BMSK                                                0x1f
+#define HWIO_GCC_RPMH_SYS_NOC_QDSS_STM_PERF12_DFSR_SRC_DIV_SHFT                                                 0x0
+#define HWIO_GCC_RPMH_SYS_NOC_QDSS_STM_PERF12_DFSR_SRC_DIV_BYPASS_FVAL                                          0x0
+#define HWIO_GCC_RPMH_SYS_NOC_QDSS_STM_PERF12_DFSR_SRC_DIV_DIV1_FVAL                                            0x1
+#define HWIO_GCC_RPMH_SYS_NOC_QDSS_STM_PERF12_DFSR_SRC_DIV_DIV1_5_FVAL                                          0x2
+#define HWIO_GCC_RPMH_SYS_NOC_QDSS_STM_PERF12_DFSR_SRC_DIV_DIV2_FVAL                                            0x3
+#define HWIO_GCC_RPMH_SYS_NOC_QDSS_STM_PERF12_DFSR_SRC_DIV_DIV2_5_FVAL                                          0x4
+#define HWIO_GCC_RPMH_SYS_NOC_QDSS_STM_PERF12_DFSR_SRC_DIV_DIV3_FVAL                                            0x5
+#define HWIO_GCC_RPMH_SYS_NOC_QDSS_STM_PERF12_DFSR_SRC_DIV_DIV3_5_FVAL                                          0x6
+#define HWIO_GCC_RPMH_SYS_NOC_QDSS_STM_PERF12_DFSR_SRC_DIV_DIV4_FVAL                                            0x7
+#define HWIO_GCC_RPMH_SYS_NOC_QDSS_STM_PERF12_DFSR_SRC_DIV_DIV4_5_FVAL                                          0x8
+#define HWIO_GCC_RPMH_SYS_NOC_QDSS_STM_PERF12_DFSR_SRC_DIV_DIV5_FVAL                                            0x9
+#define HWIO_GCC_RPMH_SYS_NOC_QDSS_STM_PERF12_DFSR_SRC_DIV_DIV5_5_FVAL                                          0xa
+#define HWIO_GCC_RPMH_SYS_NOC_QDSS_STM_PERF12_DFSR_SRC_DIV_DIV6_FVAL                                            0xb
+#define HWIO_GCC_RPMH_SYS_NOC_QDSS_STM_PERF12_DFSR_SRC_DIV_DIV6_5_FVAL                                          0xc
+#define HWIO_GCC_RPMH_SYS_NOC_QDSS_STM_PERF12_DFSR_SRC_DIV_DIV7_FVAL                                            0xd
+#define HWIO_GCC_RPMH_SYS_NOC_QDSS_STM_PERF12_DFSR_SRC_DIV_DIV7_5_FVAL                                          0xe
+#define HWIO_GCC_RPMH_SYS_NOC_QDSS_STM_PERF12_DFSR_SRC_DIV_DIV8_FVAL                                            0xf
+#define HWIO_GCC_RPMH_SYS_NOC_QDSS_STM_PERF12_DFSR_SRC_DIV_DIV8_5_FVAL                                         0x10
+#define HWIO_GCC_RPMH_SYS_NOC_QDSS_STM_PERF12_DFSR_SRC_DIV_DIV9_FVAL                                           0x11
+#define HWIO_GCC_RPMH_SYS_NOC_QDSS_STM_PERF12_DFSR_SRC_DIV_DIV9_5_FVAL                                         0x12
+#define HWIO_GCC_RPMH_SYS_NOC_QDSS_STM_PERF12_DFSR_SRC_DIV_DIV10_FVAL                                          0x13
+#define HWIO_GCC_RPMH_SYS_NOC_QDSS_STM_PERF12_DFSR_SRC_DIV_DIV10_5_FVAL                                        0x14
+#define HWIO_GCC_RPMH_SYS_NOC_QDSS_STM_PERF12_DFSR_SRC_DIV_DIV11_FVAL                                          0x15
+#define HWIO_GCC_RPMH_SYS_NOC_QDSS_STM_PERF12_DFSR_SRC_DIV_DIV11_5_FVAL                                        0x16
+#define HWIO_GCC_RPMH_SYS_NOC_QDSS_STM_PERF12_DFSR_SRC_DIV_DIV12_FVAL                                          0x17
+#define HWIO_GCC_RPMH_SYS_NOC_QDSS_STM_PERF12_DFSR_SRC_DIV_DIV12_5_FVAL                                        0x18
+#define HWIO_GCC_RPMH_SYS_NOC_QDSS_STM_PERF12_DFSR_SRC_DIV_DIV13_FVAL                                          0x19
+#define HWIO_GCC_RPMH_SYS_NOC_QDSS_STM_PERF12_DFSR_SRC_DIV_DIV13_5_FVAL                                        0x1a
+#define HWIO_GCC_RPMH_SYS_NOC_QDSS_STM_PERF12_DFSR_SRC_DIV_DIV14_FVAL                                          0x1b
+#define HWIO_GCC_RPMH_SYS_NOC_QDSS_STM_PERF12_DFSR_SRC_DIV_DIV14_5_FVAL                                        0x1c
+#define HWIO_GCC_RPMH_SYS_NOC_QDSS_STM_PERF12_DFSR_SRC_DIV_DIV15_FVAL                                          0x1d
+#define HWIO_GCC_RPMH_SYS_NOC_QDSS_STM_PERF12_DFSR_SRC_DIV_DIV15_5_FVAL                                        0x1e
+#define HWIO_GCC_RPMH_SYS_NOC_QDSS_STM_PERF12_DFSR_SRC_DIV_DIV16_FVAL                                          0x1f
+
+#define HWIO_GCC_RPMH_SYS_NOC_QDSS_STM_PERF13_DFSR_ADDR                                                  (GCC_CLK_CTL_REG_REG_BASE      + 0x00006080)
+#define HWIO_GCC_RPMH_SYS_NOC_QDSS_STM_PERF13_DFSR_PHYS                                                  (GCC_CLK_CTL_REG_REG_BASE_PHYS + 0x00006080)
+#define HWIO_GCC_RPMH_SYS_NOC_QDSS_STM_PERF13_DFSR_OFFS                                                  (GCC_CLK_CTL_REG_REG_BASE_OFFS + 0x00006080)
+#define HWIO_GCC_RPMH_SYS_NOC_QDSS_STM_PERF13_DFSR_RMSK                                                       0x71f
+#define HWIO_GCC_RPMH_SYS_NOC_QDSS_STM_PERF13_DFSR_ATTR                                                         0x3
+#define HWIO_GCC_RPMH_SYS_NOC_QDSS_STM_PERF13_DFSR_IN          \
+        in_dword_masked(HWIO_GCC_RPMH_SYS_NOC_QDSS_STM_PERF13_DFSR_ADDR, HWIO_GCC_RPMH_SYS_NOC_QDSS_STM_PERF13_DFSR_RMSK)
+#define HWIO_GCC_RPMH_SYS_NOC_QDSS_STM_PERF13_DFSR_INM(m)      \
+        in_dword_masked(HWIO_GCC_RPMH_SYS_NOC_QDSS_STM_PERF13_DFSR_ADDR, m)
+#define HWIO_GCC_RPMH_SYS_NOC_QDSS_STM_PERF13_DFSR_OUT(v)      \
+        out_dword(HWIO_GCC_RPMH_SYS_NOC_QDSS_STM_PERF13_DFSR_ADDR,v)
+#define HWIO_GCC_RPMH_SYS_NOC_QDSS_STM_PERF13_DFSR_OUTM(m,v) \
+        out_dword_masked_ns(HWIO_GCC_RPMH_SYS_NOC_QDSS_STM_PERF13_DFSR_ADDR,m,v,HWIO_GCC_RPMH_SYS_NOC_QDSS_STM_PERF13_DFSR_IN)
+#define HWIO_GCC_RPMH_SYS_NOC_QDSS_STM_PERF13_DFSR_SRC_SEL_BMSK                                               0x700
+#define HWIO_GCC_RPMH_SYS_NOC_QDSS_STM_PERF13_DFSR_SRC_SEL_SHFT                                                 0x8
+#define HWIO_GCC_RPMH_SYS_NOC_QDSS_STM_PERF13_DFSR_SRC_SEL_SRC0_FVAL                                            0x0
+#define HWIO_GCC_RPMH_SYS_NOC_QDSS_STM_PERF13_DFSR_SRC_SEL_SRC1_FVAL                                            0x1
+#define HWIO_GCC_RPMH_SYS_NOC_QDSS_STM_PERF13_DFSR_SRC_SEL_SRC2_FVAL                                            0x2
+#define HWIO_GCC_RPMH_SYS_NOC_QDSS_STM_PERF13_DFSR_SRC_SEL_SRC3_FVAL                                            0x3
+#define HWIO_GCC_RPMH_SYS_NOC_QDSS_STM_PERF13_DFSR_SRC_SEL_SRC4_FVAL                                            0x4
+#define HWIO_GCC_RPMH_SYS_NOC_QDSS_STM_PERF13_DFSR_SRC_SEL_SRC5_FVAL                                            0x5
+#define HWIO_GCC_RPMH_SYS_NOC_QDSS_STM_PERF13_DFSR_SRC_SEL_SRC6_FVAL                                            0x6
+#define HWIO_GCC_RPMH_SYS_NOC_QDSS_STM_PERF13_DFSR_SRC_SEL_SRC7_FVAL                                            0x7
+#define HWIO_GCC_RPMH_SYS_NOC_QDSS_STM_PERF13_DFSR_SRC_DIV_BMSK                                                0x1f
+#define HWIO_GCC_RPMH_SYS_NOC_QDSS_STM_PERF13_DFSR_SRC_DIV_SHFT                                                 0x0
+#define HWIO_GCC_RPMH_SYS_NOC_QDSS_STM_PERF13_DFSR_SRC_DIV_BYPASS_FVAL                                          0x0
+#define HWIO_GCC_RPMH_SYS_NOC_QDSS_STM_PERF13_DFSR_SRC_DIV_DIV1_FVAL                                            0x1
+#define HWIO_GCC_RPMH_SYS_NOC_QDSS_STM_PERF13_DFSR_SRC_DIV_DIV1_5_FVAL                                          0x2
+#define HWIO_GCC_RPMH_SYS_NOC_QDSS_STM_PERF13_DFSR_SRC_DIV_DIV2_FVAL                                            0x3
+#define HWIO_GCC_RPMH_SYS_NOC_QDSS_STM_PERF13_DFSR_SRC_DIV_DIV2_5_FVAL                                          0x4
+#define HWIO_GCC_RPMH_SYS_NOC_QDSS_STM_PERF13_DFSR_SRC_DIV_DIV3_FVAL                                            0x5
+#define HWIO_GCC_RPMH_SYS_NOC_QDSS_STM_PERF13_DFSR_SRC_DIV_DIV3_5_FVAL                                          0x6
+#define HWIO_GCC_RPMH_SYS_NOC_QDSS_STM_PERF13_DFSR_SRC_DIV_DIV4_FVAL                                            0x7
+#define HWIO_GCC_RPMH_SYS_NOC_QDSS_STM_PERF13_DFSR_SRC_DIV_DIV4_5_FVAL                                          0x8
+#define HWIO_GCC_RPMH_SYS_NOC_QDSS_STM_PERF13_DFSR_SRC_DIV_DIV5_FVAL                                            0x9
+#define HWIO_GCC_RPMH_SYS_NOC_QDSS_STM_PERF13_DFSR_SRC_DIV_DIV5_5_FVAL                                          0xa
+#define HWIO_GCC_RPMH_SYS_NOC_QDSS_STM_PERF13_DFSR_SRC_DIV_DIV6_FVAL                                            0xb
+#define HWIO_GCC_RPMH_SYS_NOC_QDSS_STM_PERF13_DFSR_SRC_DIV_DIV6_5_FVAL                                          0xc
+#define HWIO_GCC_RPMH_SYS_NOC_QDSS_STM_PERF13_DFSR_SRC_DIV_DIV7_FVAL                                            0xd
+#define HWIO_GCC_RPMH_SYS_NOC_QDSS_STM_PERF13_DFSR_SRC_DIV_DIV7_5_FVAL                                          0xe
+#define HWIO_GCC_RPMH_SYS_NOC_QDSS_STM_PERF13_DFSR_SRC_DIV_DIV8_FVAL                                            0xf
+#define HWIO_GCC_RPMH_SYS_NOC_QDSS_STM_PERF13_DFSR_SRC_DIV_DIV8_5_FVAL                                         0x10
+#define HWIO_GCC_RPMH_SYS_NOC_QDSS_STM_PERF13_DFSR_SRC_DIV_DIV9_FVAL                                           0x11
+#define HWIO_GCC_RPMH_SYS_NOC_QDSS_STM_PERF13_DFSR_SRC_DIV_DIV9_5_FVAL                                         0x12
+#define HWIO_GCC_RPMH_SYS_NOC_QDSS_STM_PERF13_DFSR_SRC_DIV_DIV10_FVAL                                          0x13
+#define HWIO_GCC_RPMH_SYS_NOC_QDSS_STM_PERF13_DFSR_SRC_DIV_DIV10_5_FVAL                                        0x14
+#define HWIO_GCC_RPMH_SYS_NOC_QDSS_STM_PERF13_DFSR_SRC_DIV_DIV11_FVAL                                          0x15
+#define HWIO_GCC_RPMH_SYS_NOC_QDSS_STM_PERF13_DFSR_SRC_DIV_DIV11_5_FVAL                                        0x16
+#define HWIO_GCC_RPMH_SYS_NOC_QDSS_STM_PERF13_DFSR_SRC_DIV_DIV12_FVAL                                          0x17
+#define HWIO_GCC_RPMH_SYS_NOC_QDSS_STM_PERF13_DFSR_SRC_DIV_DIV12_5_FVAL                                        0x18
+#define HWIO_GCC_RPMH_SYS_NOC_QDSS_STM_PERF13_DFSR_SRC_DIV_DIV13_FVAL                                          0x19
+#define HWIO_GCC_RPMH_SYS_NOC_QDSS_STM_PERF13_DFSR_SRC_DIV_DIV13_5_FVAL                                        0x1a
+#define HWIO_GCC_RPMH_SYS_NOC_QDSS_STM_PERF13_DFSR_SRC_DIV_DIV14_FVAL                                          0x1b
+#define HWIO_GCC_RPMH_SYS_NOC_QDSS_STM_PERF13_DFSR_SRC_DIV_DIV14_5_FVAL                                        0x1c
+#define HWIO_GCC_RPMH_SYS_NOC_QDSS_STM_PERF13_DFSR_SRC_DIV_DIV15_FVAL                                          0x1d
+#define HWIO_GCC_RPMH_SYS_NOC_QDSS_STM_PERF13_DFSR_SRC_DIV_DIV15_5_FVAL                                        0x1e
+#define HWIO_GCC_RPMH_SYS_NOC_QDSS_STM_PERF13_DFSR_SRC_DIV_DIV16_FVAL                                          0x1f
+
+#define HWIO_GCC_RPMH_SYS_NOC_QDSS_STM_PERF14_DFSR_ADDR                                                  (GCC_CLK_CTL_REG_REG_BASE      + 0x00006084)
+#define HWIO_GCC_RPMH_SYS_NOC_QDSS_STM_PERF14_DFSR_PHYS                                                  (GCC_CLK_CTL_REG_REG_BASE_PHYS + 0x00006084)
+#define HWIO_GCC_RPMH_SYS_NOC_QDSS_STM_PERF14_DFSR_OFFS                                                  (GCC_CLK_CTL_REG_REG_BASE_OFFS + 0x00006084)
+#define HWIO_GCC_RPMH_SYS_NOC_QDSS_STM_PERF14_DFSR_RMSK                                                       0x71f
+#define HWIO_GCC_RPMH_SYS_NOC_QDSS_STM_PERF14_DFSR_ATTR                                                         0x3
+#define HWIO_GCC_RPMH_SYS_NOC_QDSS_STM_PERF14_DFSR_IN          \
+        in_dword_masked(HWIO_GCC_RPMH_SYS_NOC_QDSS_STM_PERF14_DFSR_ADDR, HWIO_GCC_RPMH_SYS_NOC_QDSS_STM_PERF14_DFSR_RMSK)
+#define HWIO_GCC_RPMH_SYS_NOC_QDSS_STM_PERF14_DFSR_INM(m)      \
+        in_dword_masked(HWIO_GCC_RPMH_SYS_NOC_QDSS_STM_PERF14_DFSR_ADDR, m)
+#define HWIO_GCC_RPMH_SYS_NOC_QDSS_STM_PERF14_DFSR_OUT(v)      \
+        out_dword(HWIO_GCC_RPMH_SYS_NOC_QDSS_STM_PERF14_DFSR_ADDR,v)
+#define HWIO_GCC_RPMH_SYS_NOC_QDSS_STM_PERF14_DFSR_OUTM(m,v) \
+        out_dword_masked_ns(HWIO_GCC_RPMH_SYS_NOC_QDSS_STM_PERF14_DFSR_ADDR,m,v,HWIO_GCC_RPMH_SYS_NOC_QDSS_STM_PERF14_DFSR_IN)
+#define HWIO_GCC_RPMH_SYS_NOC_QDSS_STM_PERF14_DFSR_SRC_SEL_BMSK                                               0x700
+#define HWIO_GCC_RPMH_SYS_NOC_QDSS_STM_PERF14_DFSR_SRC_SEL_SHFT                                                 0x8
+#define HWIO_GCC_RPMH_SYS_NOC_QDSS_STM_PERF14_DFSR_SRC_SEL_SRC0_FVAL                                            0x0
+#define HWIO_GCC_RPMH_SYS_NOC_QDSS_STM_PERF14_DFSR_SRC_SEL_SRC1_FVAL                                            0x1
+#define HWIO_GCC_RPMH_SYS_NOC_QDSS_STM_PERF14_DFSR_SRC_SEL_SRC2_FVAL                                            0x2
+#define HWIO_GCC_RPMH_SYS_NOC_QDSS_STM_PERF14_DFSR_SRC_SEL_SRC3_FVAL                                            0x3
+#define HWIO_GCC_RPMH_SYS_NOC_QDSS_STM_PERF14_DFSR_SRC_SEL_SRC4_FVAL                                            0x4
+#define HWIO_GCC_RPMH_SYS_NOC_QDSS_STM_PERF14_DFSR_SRC_SEL_SRC5_FVAL                                            0x5
+#define HWIO_GCC_RPMH_SYS_NOC_QDSS_STM_PERF14_DFSR_SRC_SEL_SRC6_FVAL                                            0x6
+#define HWIO_GCC_RPMH_SYS_NOC_QDSS_STM_PERF14_DFSR_SRC_SEL_SRC7_FVAL                                            0x7
+#define HWIO_GCC_RPMH_SYS_NOC_QDSS_STM_PERF14_DFSR_SRC_DIV_BMSK                                                0x1f
+#define HWIO_GCC_RPMH_SYS_NOC_QDSS_STM_PERF14_DFSR_SRC_DIV_SHFT                                                 0x0
+#define HWIO_GCC_RPMH_SYS_NOC_QDSS_STM_PERF14_DFSR_SRC_DIV_BYPASS_FVAL                                          0x0
+#define HWIO_GCC_RPMH_SYS_NOC_QDSS_STM_PERF14_DFSR_SRC_DIV_DIV1_FVAL                                            0x1
+#define HWIO_GCC_RPMH_SYS_NOC_QDSS_STM_PERF14_DFSR_SRC_DIV_DIV1_5_FVAL                                          0x2
+#define HWIO_GCC_RPMH_SYS_NOC_QDSS_STM_PERF14_DFSR_SRC_DIV_DIV2_FVAL                                            0x3
+#define HWIO_GCC_RPMH_SYS_NOC_QDSS_STM_PERF14_DFSR_SRC_DIV_DIV2_5_FVAL                                          0x4
+#define HWIO_GCC_RPMH_SYS_NOC_QDSS_STM_PERF14_DFSR_SRC_DIV_DIV3_FVAL                                            0x5
+#define HWIO_GCC_RPMH_SYS_NOC_QDSS_STM_PERF14_DFSR_SRC_DIV_DIV3_5_FVAL                                          0x6
+#define HWIO_GCC_RPMH_SYS_NOC_QDSS_STM_PERF14_DFSR_SRC_DIV_DIV4_FVAL                                            0x7
+#define HWIO_GCC_RPMH_SYS_NOC_QDSS_STM_PERF14_DFSR_SRC_DIV_DIV4_5_FVAL                                          0x8
+#define HWIO_GCC_RPMH_SYS_NOC_QDSS_STM_PERF14_DFSR_SRC_DIV_DIV5_FVAL                                            0x9
+#define HWIO_GCC_RPMH_SYS_NOC_QDSS_STM_PERF14_DFSR_SRC_DIV_DIV5_5_FVAL                                          0xa
+#define HWIO_GCC_RPMH_SYS_NOC_QDSS_STM_PERF14_DFSR_SRC_DIV_DIV6_FVAL                                            0xb
+#define HWIO_GCC_RPMH_SYS_NOC_QDSS_STM_PERF14_DFSR_SRC_DIV_DIV6_5_FVAL                                          0xc
+#define HWIO_GCC_RPMH_SYS_NOC_QDSS_STM_PERF14_DFSR_SRC_DIV_DIV7_FVAL                                            0xd
+#define HWIO_GCC_RPMH_SYS_NOC_QDSS_STM_PERF14_DFSR_SRC_DIV_DIV7_5_FVAL                                          0xe
+#define HWIO_GCC_RPMH_SYS_NOC_QDSS_STM_PERF14_DFSR_SRC_DIV_DIV8_FVAL                                            0xf
+#define HWIO_GCC_RPMH_SYS_NOC_QDSS_STM_PERF14_DFSR_SRC_DIV_DIV8_5_FVAL                                         0x10
+#define HWIO_GCC_RPMH_SYS_NOC_QDSS_STM_PERF14_DFSR_SRC_DIV_DIV9_FVAL                                           0x11
+#define HWIO_GCC_RPMH_SYS_NOC_QDSS_STM_PERF14_DFSR_SRC_DIV_DIV9_5_FVAL                                         0x12
+#define HWIO_GCC_RPMH_SYS_NOC_QDSS_STM_PERF14_DFSR_SRC_DIV_DIV10_FVAL                                          0x13
+#define HWIO_GCC_RPMH_SYS_NOC_QDSS_STM_PERF14_DFSR_SRC_DIV_DIV10_5_FVAL                                        0x14
+#define HWIO_GCC_RPMH_SYS_NOC_QDSS_STM_PERF14_DFSR_SRC_DIV_DIV11_FVAL                                          0x15
+#define HWIO_GCC_RPMH_SYS_NOC_QDSS_STM_PERF14_DFSR_SRC_DIV_DIV11_5_FVAL                                        0x16
+#define HWIO_GCC_RPMH_SYS_NOC_QDSS_STM_PERF14_DFSR_SRC_DIV_DIV12_FVAL                                          0x17
+#define HWIO_GCC_RPMH_SYS_NOC_QDSS_STM_PERF14_DFSR_SRC_DIV_DIV12_5_FVAL                                        0x18
+#define HWIO_GCC_RPMH_SYS_NOC_QDSS_STM_PERF14_DFSR_SRC_DIV_DIV13_FVAL                                          0x19
+#define HWIO_GCC_RPMH_SYS_NOC_QDSS_STM_PERF14_DFSR_SRC_DIV_DIV13_5_FVAL                                        0x1a
+#define HWIO_GCC_RPMH_SYS_NOC_QDSS_STM_PERF14_DFSR_SRC_DIV_DIV14_FVAL                                          0x1b
+#define HWIO_GCC_RPMH_SYS_NOC_QDSS_STM_PERF14_DFSR_SRC_DIV_DIV14_5_FVAL                                        0x1c
+#define HWIO_GCC_RPMH_SYS_NOC_QDSS_STM_PERF14_DFSR_SRC_DIV_DIV15_FVAL                                          0x1d
+#define HWIO_GCC_RPMH_SYS_NOC_QDSS_STM_PERF14_DFSR_SRC_DIV_DIV15_5_FVAL                                        0x1e
+#define HWIO_GCC_RPMH_SYS_NOC_QDSS_STM_PERF14_DFSR_SRC_DIV_DIV16_FVAL                                          0x1f
+
+#define HWIO_GCC_RPMH_SYS_NOC_QDSS_STM_PERF15_DFSR_ADDR                                                  (GCC_CLK_CTL_REG_REG_BASE      + 0x00006088)
+#define HWIO_GCC_RPMH_SYS_NOC_QDSS_STM_PERF15_DFSR_PHYS                                                  (GCC_CLK_CTL_REG_REG_BASE_PHYS + 0x00006088)
+#define HWIO_GCC_RPMH_SYS_NOC_QDSS_STM_PERF15_DFSR_OFFS                                                  (GCC_CLK_CTL_REG_REG_BASE_OFFS + 0x00006088)
+#define HWIO_GCC_RPMH_SYS_NOC_QDSS_STM_PERF15_DFSR_RMSK                                                       0x71f
+#define HWIO_GCC_RPMH_SYS_NOC_QDSS_STM_PERF15_DFSR_ATTR                                                         0x3
+#define HWIO_GCC_RPMH_SYS_NOC_QDSS_STM_PERF15_DFSR_IN          \
+        in_dword_masked(HWIO_GCC_RPMH_SYS_NOC_QDSS_STM_PERF15_DFSR_ADDR, HWIO_GCC_RPMH_SYS_NOC_QDSS_STM_PERF15_DFSR_RMSK)
+#define HWIO_GCC_RPMH_SYS_NOC_QDSS_STM_PERF15_DFSR_INM(m)      \
+        in_dword_masked(HWIO_GCC_RPMH_SYS_NOC_QDSS_STM_PERF15_DFSR_ADDR, m)
+#define HWIO_GCC_RPMH_SYS_NOC_QDSS_STM_PERF15_DFSR_OUT(v)      \
+        out_dword(HWIO_GCC_RPMH_SYS_NOC_QDSS_STM_PERF15_DFSR_ADDR,v)
+#define HWIO_GCC_RPMH_SYS_NOC_QDSS_STM_PERF15_DFSR_OUTM(m,v) \
+        out_dword_masked_ns(HWIO_GCC_RPMH_SYS_NOC_QDSS_STM_PERF15_DFSR_ADDR,m,v,HWIO_GCC_RPMH_SYS_NOC_QDSS_STM_PERF15_DFSR_IN)
+#define HWIO_GCC_RPMH_SYS_NOC_QDSS_STM_PERF15_DFSR_SRC_SEL_BMSK                                               0x700
+#define HWIO_GCC_RPMH_SYS_NOC_QDSS_STM_PERF15_DFSR_SRC_SEL_SHFT                                                 0x8
+#define HWIO_GCC_RPMH_SYS_NOC_QDSS_STM_PERF15_DFSR_SRC_SEL_SRC0_FVAL                                            0x0
+#define HWIO_GCC_RPMH_SYS_NOC_QDSS_STM_PERF15_DFSR_SRC_SEL_SRC1_FVAL                                            0x1
+#define HWIO_GCC_RPMH_SYS_NOC_QDSS_STM_PERF15_DFSR_SRC_SEL_SRC2_FVAL                                            0x2
+#define HWIO_GCC_RPMH_SYS_NOC_QDSS_STM_PERF15_DFSR_SRC_SEL_SRC3_FVAL                                            0x3
+#define HWIO_GCC_RPMH_SYS_NOC_QDSS_STM_PERF15_DFSR_SRC_SEL_SRC4_FVAL                                            0x4
+#define HWIO_GCC_RPMH_SYS_NOC_QDSS_STM_PERF15_DFSR_SRC_SEL_SRC5_FVAL                                            0x5
+#define HWIO_GCC_RPMH_SYS_NOC_QDSS_STM_PERF15_DFSR_SRC_SEL_SRC6_FVAL                                            0x6
+#define HWIO_GCC_RPMH_SYS_NOC_QDSS_STM_PERF15_DFSR_SRC_SEL_SRC7_FVAL                                            0x7
+#define HWIO_GCC_RPMH_SYS_NOC_QDSS_STM_PERF15_DFSR_SRC_DIV_BMSK                                                0x1f
+#define HWIO_GCC_RPMH_SYS_NOC_QDSS_STM_PERF15_DFSR_SRC_DIV_SHFT                                                 0x0
+#define HWIO_GCC_RPMH_SYS_NOC_QDSS_STM_PERF15_DFSR_SRC_DIV_BYPASS_FVAL                                          0x0
+#define HWIO_GCC_RPMH_SYS_NOC_QDSS_STM_PERF15_DFSR_SRC_DIV_DIV1_FVAL                                            0x1
+#define HWIO_GCC_RPMH_SYS_NOC_QDSS_STM_PERF15_DFSR_SRC_DIV_DIV1_5_FVAL                                          0x2
+#define HWIO_GCC_RPMH_SYS_NOC_QDSS_STM_PERF15_DFSR_SRC_DIV_DIV2_FVAL                                            0x3
+#define HWIO_GCC_RPMH_SYS_NOC_QDSS_STM_PERF15_DFSR_SRC_DIV_DIV2_5_FVAL                                          0x4
+#define HWIO_GCC_RPMH_SYS_NOC_QDSS_STM_PERF15_DFSR_SRC_DIV_DIV3_FVAL                                            0x5
+#define HWIO_GCC_RPMH_SYS_NOC_QDSS_STM_PERF15_DFSR_SRC_DIV_DIV3_5_FVAL                                          0x6
+#define HWIO_GCC_RPMH_SYS_NOC_QDSS_STM_PERF15_DFSR_SRC_DIV_DIV4_FVAL                                            0x7
+#define HWIO_GCC_RPMH_SYS_NOC_QDSS_STM_PERF15_DFSR_SRC_DIV_DIV4_5_FVAL                                          0x8
+#define HWIO_GCC_RPMH_SYS_NOC_QDSS_STM_PERF15_DFSR_SRC_DIV_DIV5_FVAL                                            0x9
+#define HWIO_GCC_RPMH_SYS_NOC_QDSS_STM_PERF15_DFSR_SRC_DIV_DIV5_5_FVAL                                          0xa
+#define HWIO_GCC_RPMH_SYS_NOC_QDSS_STM_PERF15_DFSR_SRC_DIV_DIV6_FVAL                                            0xb
+#define HWIO_GCC_RPMH_SYS_NOC_QDSS_STM_PERF15_DFSR_SRC_DIV_DIV6_5_FVAL                                          0xc
+#define HWIO_GCC_RPMH_SYS_NOC_QDSS_STM_PERF15_DFSR_SRC_DIV_DIV7_FVAL                                            0xd
+#define HWIO_GCC_RPMH_SYS_NOC_QDSS_STM_PERF15_DFSR_SRC_DIV_DIV7_5_FVAL                                          0xe
+#define HWIO_GCC_RPMH_SYS_NOC_QDSS_STM_PERF15_DFSR_SRC_DIV_DIV8_FVAL                                            0xf
+#define HWIO_GCC_RPMH_SYS_NOC_QDSS_STM_PERF15_DFSR_SRC_DIV_DIV8_5_FVAL                                         0x10
+#define HWIO_GCC_RPMH_SYS_NOC_QDSS_STM_PERF15_DFSR_SRC_DIV_DIV9_FVAL                                           0x11
+#define HWIO_GCC_RPMH_SYS_NOC_QDSS_STM_PERF15_DFSR_SRC_DIV_DIV9_5_FVAL                                         0x12
+#define HWIO_GCC_RPMH_SYS_NOC_QDSS_STM_PERF15_DFSR_SRC_DIV_DIV10_FVAL                                          0x13
+#define HWIO_GCC_RPMH_SYS_NOC_QDSS_STM_PERF15_DFSR_SRC_DIV_DIV10_5_FVAL                                        0x14
+#define HWIO_GCC_RPMH_SYS_NOC_QDSS_STM_PERF15_DFSR_SRC_DIV_DIV11_FVAL                                          0x15
+#define HWIO_GCC_RPMH_SYS_NOC_QDSS_STM_PERF15_DFSR_SRC_DIV_DIV11_5_FVAL                                        0x16
+#define HWIO_GCC_RPMH_SYS_NOC_QDSS_STM_PERF15_DFSR_SRC_DIV_DIV12_FVAL                                          0x17
+#define HWIO_GCC_RPMH_SYS_NOC_QDSS_STM_PERF15_DFSR_SRC_DIV_DIV12_5_FVAL                                        0x18
+#define HWIO_GCC_RPMH_SYS_NOC_QDSS_STM_PERF15_DFSR_SRC_DIV_DIV13_FVAL                                          0x19
+#define HWIO_GCC_RPMH_SYS_NOC_QDSS_STM_PERF15_DFSR_SRC_DIV_DIV13_5_FVAL                                        0x1a
+#define HWIO_GCC_RPMH_SYS_NOC_QDSS_STM_PERF15_DFSR_SRC_DIV_DIV14_FVAL                                          0x1b
+#define HWIO_GCC_RPMH_SYS_NOC_QDSS_STM_PERF15_DFSR_SRC_DIV_DIV14_5_FVAL                                        0x1c
+#define HWIO_GCC_RPMH_SYS_NOC_QDSS_STM_PERF15_DFSR_SRC_DIV_DIV15_FVAL                                          0x1d
+#define HWIO_GCC_RPMH_SYS_NOC_QDSS_STM_PERF15_DFSR_SRC_DIV_DIV15_5_FVAL                                        0x1e
+#define HWIO_GCC_RPMH_SYS_NOC_QDSS_STM_PERF15_DFSR_SRC_DIV_DIV16_FVAL                                          0x1f
+
+#define HWIO_GCC_QDSS_STM_CMD_RCGR_ADDR                                                                  (GCC_CLK_CTL_REG_REG_BASE      + 0x00006030)
+#define HWIO_GCC_QDSS_STM_CMD_RCGR_PHYS                                                                  (GCC_CLK_CTL_REG_REG_BASE_PHYS + 0x00006030)
+#define HWIO_GCC_QDSS_STM_CMD_RCGR_OFFS                                                                  (GCC_CLK_CTL_REG_REG_BASE_OFFS + 0x00006030)
+#define HWIO_GCC_QDSS_STM_CMD_RCGR_RMSK                                                                  0x80000013
+#define HWIO_GCC_QDSS_STM_CMD_RCGR_ATTR                                                                         0x3
+#define HWIO_GCC_QDSS_STM_CMD_RCGR_IN          \
+        in_dword_masked(HWIO_GCC_QDSS_STM_CMD_RCGR_ADDR, HWIO_GCC_QDSS_STM_CMD_RCGR_RMSK)
+#define HWIO_GCC_QDSS_STM_CMD_RCGR_INM(m)      \
+        in_dword_masked(HWIO_GCC_QDSS_STM_CMD_RCGR_ADDR, m)
+#define HWIO_GCC_QDSS_STM_CMD_RCGR_OUT(v)      \
+        out_dword(HWIO_GCC_QDSS_STM_CMD_RCGR_ADDR,v)
+#define HWIO_GCC_QDSS_STM_CMD_RCGR_OUTM(m,v) \
+        out_dword_masked_ns(HWIO_GCC_QDSS_STM_CMD_RCGR_ADDR,m,v,HWIO_GCC_QDSS_STM_CMD_RCGR_IN)
+#define HWIO_GCC_QDSS_STM_CMD_RCGR_ROOT_OFF_BMSK                                                         0x80000000
+#define HWIO_GCC_QDSS_STM_CMD_RCGR_ROOT_OFF_SHFT                                                               0x1f
+#define HWIO_GCC_QDSS_STM_CMD_RCGR_DIRTY_CFG_RCGR_BMSK                                                         0x10
+#define HWIO_GCC_QDSS_STM_CMD_RCGR_DIRTY_CFG_RCGR_SHFT                                                          0x4
+#define HWIO_GCC_QDSS_STM_CMD_RCGR_ROOT_EN_BMSK                                                                 0x2
+#define HWIO_GCC_QDSS_STM_CMD_RCGR_ROOT_EN_SHFT                                                                 0x1
+#define HWIO_GCC_QDSS_STM_CMD_RCGR_ROOT_EN_DISABLE_FVAL                                                         0x0
+#define HWIO_GCC_QDSS_STM_CMD_RCGR_ROOT_EN_ENABLE_FVAL                                                          0x1
+#define HWIO_GCC_QDSS_STM_CMD_RCGR_UPDATE_BMSK                                                                  0x1
+#define HWIO_GCC_QDSS_STM_CMD_RCGR_UPDATE_SHFT                                                                  0x0
+#define HWIO_GCC_QDSS_STM_CMD_RCGR_UPDATE_DISABLE_FVAL                                                          0x0
+#define HWIO_GCC_QDSS_STM_CMD_RCGR_UPDATE_ENABLE_FVAL                                                           0x1
+
+#define HWIO_GCC_QDSS_STM_CFG_RCGR_ADDR                                                                  (GCC_CLK_CTL_REG_REG_BASE      + 0x00006034)
+#define HWIO_GCC_QDSS_STM_CFG_RCGR_PHYS                                                                  (GCC_CLK_CTL_REG_REG_BASE_PHYS + 0x00006034)
+#define HWIO_GCC_QDSS_STM_CFG_RCGR_OFFS                                                                  (GCC_CLK_CTL_REG_REG_BASE_OFFS + 0x00006034)
+#define HWIO_GCC_QDSS_STM_CFG_RCGR_RMSK                                                                    0x11071f
+#define HWIO_GCC_QDSS_STM_CFG_RCGR_ATTR                                                                         0x3
+#define HWIO_GCC_QDSS_STM_CFG_RCGR_IN          \
+        in_dword_masked(HWIO_GCC_QDSS_STM_CFG_RCGR_ADDR, HWIO_GCC_QDSS_STM_CFG_RCGR_RMSK)
+#define HWIO_GCC_QDSS_STM_CFG_RCGR_INM(m)      \
+        in_dword_masked(HWIO_GCC_QDSS_STM_CFG_RCGR_ADDR, m)
+#define HWIO_GCC_QDSS_STM_CFG_RCGR_OUT(v)      \
+        out_dword(HWIO_GCC_QDSS_STM_CFG_RCGR_ADDR,v)
+#define HWIO_GCC_QDSS_STM_CFG_RCGR_OUTM(m,v) \
+        out_dword_masked_ns(HWIO_GCC_QDSS_STM_CFG_RCGR_ADDR,m,v,HWIO_GCC_QDSS_STM_CFG_RCGR_IN)
+#define HWIO_GCC_QDSS_STM_CFG_RCGR_HW_CLK_CONTROL_BMSK                                                     0x100000
+#define HWIO_GCC_QDSS_STM_CFG_RCGR_HW_CLK_CONTROL_SHFT                                                         0x14
+#define HWIO_GCC_QDSS_STM_CFG_RCGR_HW_CLK_CONTROL_DISABLE_FVAL                                                  0x0
+#define HWIO_GCC_QDSS_STM_CFG_RCGR_HW_CLK_CONTROL_ENABLE_FVAL                                                   0x1
+#define HWIO_GCC_QDSS_STM_CFG_RCGR_RCGLITE_DISABLE_BMSK                                                     0x10000
+#define HWIO_GCC_QDSS_STM_CFG_RCGR_RCGLITE_DISABLE_SHFT                                                        0x10
+#define HWIO_GCC_QDSS_STM_CFG_RCGR_RCGLITE_DISABLE_RCGLITE_ENABLED_FVAL                                         0x0
+#define HWIO_GCC_QDSS_STM_CFG_RCGR_RCGLITE_DISABLE_RCGLITE_DISABLED_FVAL                                        0x1
+#define HWIO_GCC_QDSS_STM_CFG_RCGR_SRC_SEL_BMSK                                                               0x700
+#define HWIO_GCC_QDSS_STM_CFG_RCGR_SRC_SEL_SHFT                                                                 0x8
+#define HWIO_GCC_QDSS_STM_CFG_RCGR_SRC_SEL_SRC0_FVAL                                                            0x0
+#define HWIO_GCC_QDSS_STM_CFG_RCGR_SRC_SEL_SRC1_FVAL                                                            0x1
+#define HWIO_GCC_QDSS_STM_CFG_RCGR_SRC_SEL_SRC2_FVAL                                                            0x2
+#define HWIO_GCC_QDSS_STM_CFG_RCGR_SRC_SEL_SRC3_FVAL                                                            0x3
+#define HWIO_GCC_QDSS_STM_CFG_RCGR_SRC_SEL_SRC4_FVAL                                                            0x4
+#define HWIO_GCC_QDSS_STM_CFG_RCGR_SRC_SEL_SRC5_FVAL                                                            0x5
+#define HWIO_GCC_QDSS_STM_CFG_RCGR_SRC_SEL_SRC6_FVAL                                                            0x6
+#define HWIO_GCC_QDSS_STM_CFG_RCGR_SRC_SEL_SRC7_FVAL                                                            0x7
+#define HWIO_GCC_QDSS_STM_CFG_RCGR_SRC_DIV_BMSK                                                                0x1f
+#define HWIO_GCC_QDSS_STM_CFG_RCGR_SRC_DIV_SHFT                                                                 0x0
+#define HWIO_GCC_QDSS_STM_CFG_RCGR_SRC_DIV_BYPASS_FVAL                                                          0x0
+#define HWIO_GCC_QDSS_STM_CFG_RCGR_SRC_DIV_DIV1_FVAL                                                            0x1
+#define HWIO_GCC_QDSS_STM_CFG_RCGR_SRC_DIV_DIV1_5_FVAL                                                          0x2
+#define HWIO_GCC_QDSS_STM_CFG_RCGR_SRC_DIV_DIV2_FVAL                                                            0x3
+#define HWIO_GCC_QDSS_STM_CFG_RCGR_SRC_DIV_DIV2_5_FVAL                                                          0x4
+#define HWIO_GCC_QDSS_STM_CFG_RCGR_SRC_DIV_DIV3_FVAL                                                            0x5
+#define HWIO_GCC_QDSS_STM_CFG_RCGR_SRC_DIV_DIV3_5_FVAL                                                          0x6
+#define HWIO_GCC_QDSS_STM_CFG_RCGR_SRC_DIV_DIV4_FVAL                                                            0x7
+#define HWIO_GCC_QDSS_STM_CFG_RCGR_SRC_DIV_DIV4_5_FVAL                                                          0x8
+#define HWIO_GCC_QDSS_STM_CFG_RCGR_SRC_DIV_DIV5_FVAL                                                            0x9
+#define HWIO_GCC_QDSS_STM_CFG_RCGR_SRC_DIV_DIV5_5_FVAL                                                          0xa
+#define HWIO_GCC_QDSS_STM_CFG_RCGR_SRC_DIV_DIV6_FVAL                                                            0xb
+#define HWIO_GCC_QDSS_STM_CFG_RCGR_SRC_DIV_DIV6_5_FVAL                                                          0xc
+#define HWIO_GCC_QDSS_STM_CFG_RCGR_SRC_DIV_DIV7_FVAL                                                            0xd
+#define HWIO_GCC_QDSS_STM_CFG_RCGR_SRC_DIV_DIV7_5_FVAL                                                          0xe
+#define HWIO_GCC_QDSS_STM_CFG_RCGR_SRC_DIV_DIV8_FVAL                                                            0xf
+#define HWIO_GCC_QDSS_STM_CFG_RCGR_SRC_DIV_DIV8_5_FVAL                                                         0x10
+#define HWIO_GCC_QDSS_STM_CFG_RCGR_SRC_DIV_DIV9_FVAL                                                           0x11
+#define HWIO_GCC_QDSS_STM_CFG_RCGR_SRC_DIV_DIV9_5_FVAL                                                         0x12
+#define HWIO_GCC_QDSS_STM_CFG_RCGR_SRC_DIV_DIV10_FVAL                                                          0x13
+#define HWIO_GCC_QDSS_STM_CFG_RCGR_SRC_DIV_DIV10_5_FVAL                                                        0x14
+#define HWIO_GCC_QDSS_STM_CFG_RCGR_SRC_DIV_DIV11_FVAL                                                          0x15
+#define HWIO_GCC_QDSS_STM_CFG_RCGR_SRC_DIV_DIV11_5_FVAL                                                        0x16
+#define HWIO_GCC_QDSS_STM_CFG_RCGR_SRC_DIV_DIV12_FVAL                                                          0x17
+#define HWIO_GCC_QDSS_STM_CFG_RCGR_SRC_DIV_DIV12_5_FVAL                                                        0x18
+#define HWIO_GCC_QDSS_STM_CFG_RCGR_SRC_DIV_DIV13_FVAL                                                          0x19
+#define HWIO_GCC_QDSS_STM_CFG_RCGR_SRC_DIV_DIV13_5_FVAL                                                        0x1a
+#define HWIO_GCC_QDSS_STM_CFG_RCGR_SRC_DIV_DIV14_FVAL                                                          0x1b
+#define HWIO_GCC_QDSS_STM_CFG_RCGR_SRC_DIV_DIV14_5_FVAL                                                        0x1c
+#define HWIO_GCC_QDSS_STM_CFG_RCGR_SRC_DIV_DIV15_FVAL                                                          0x1d
+#define HWIO_GCC_QDSS_STM_CFG_RCGR_SRC_DIV_DIV15_5_FVAL                                                        0x1e
+#define HWIO_GCC_QDSS_STM_CFG_RCGR_SRC_DIV_DIV16_FVAL                                                          0x1f
+
+#define HWIO_GCC_RPMH_SHUB_QDSS_TRACECLKIN_PERF0_DFSR_ADDR                                               (GCC_CLK_CTL_REG_REG_BASE      + 0x00006178)
+#define HWIO_GCC_RPMH_SHUB_QDSS_TRACECLKIN_PERF0_DFSR_PHYS                                               (GCC_CLK_CTL_REG_REG_BASE_PHYS + 0x00006178)
+#define HWIO_GCC_RPMH_SHUB_QDSS_TRACECLKIN_PERF0_DFSR_OFFS                                               (GCC_CLK_CTL_REG_REG_BASE_OFFS + 0x00006178)
+#define HWIO_GCC_RPMH_SHUB_QDSS_TRACECLKIN_PERF0_DFSR_RMSK                                                    0x71f
+#define HWIO_GCC_RPMH_SHUB_QDSS_TRACECLKIN_PERF0_DFSR_ATTR                                                      0x3
+#define HWIO_GCC_RPMH_SHUB_QDSS_TRACECLKIN_PERF0_DFSR_IN          \
+        in_dword_masked(HWIO_GCC_RPMH_SHUB_QDSS_TRACECLKIN_PERF0_DFSR_ADDR, HWIO_GCC_RPMH_SHUB_QDSS_TRACECLKIN_PERF0_DFSR_RMSK)
+#define HWIO_GCC_RPMH_SHUB_QDSS_TRACECLKIN_PERF0_DFSR_INM(m)      \
+        in_dword_masked(HWIO_GCC_RPMH_SHUB_QDSS_TRACECLKIN_PERF0_DFSR_ADDR, m)
+#define HWIO_GCC_RPMH_SHUB_QDSS_TRACECLKIN_PERF0_DFSR_OUT(v)      \
+        out_dword(HWIO_GCC_RPMH_SHUB_QDSS_TRACECLKIN_PERF0_DFSR_ADDR,v)
+#define HWIO_GCC_RPMH_SHUB_QDSS_TRACECLKIN_PERF0_DFSR_OUTM(m,v) \
+        out_dword_masked_ns(HWIO_GCC_RPMH_SHUB_QDSS_TRACECLKIN_PERF0_DFSR_ADDR,m,v,HWIO_GCC_RPMH_SHUB_QDSS_TRACECLKIN_PERF0_DFSR_IN)
+#define HWIO_GCC_RPMH_SHUB_QDSS_TRACECLKIN_PERF0_DFSR_SRC_SEL_BMSK                                            0x700
+#define HWIO_GCC_RPMH_SHUB_QDSS_TRACECLKIN_PERF0_DFSR_SRC_SEL_SHFT                                              0x8
+#define HWIO_GCC_RPMH_SHUB_QDSS_TRACECLKIN_PERF0_DFSR_SRC_SEL_SRC0_FVAL                                         0x0
+#define HWIO_GCC_RPMH_SHUB_QDSS_TRACECLKIN_PERF0_DFSR_SRC_SEL_SRC1_FVAL                                         0x1
+#define HWIO_GCC_RPMH_SHUB_QDSS_TRACECLKIN_PERF0_DFSR_SRC_SEL_SRC2_FVAL                                         0x2
+#define HWIO_GCC_RPMH_SHUB_QDSS_TRACECLKIN_PERF0_DFSR_SRC_SEL_SRC3_FVAL                                         0x3
+#define HWIO_GCC_RPMH_SHUB_QDSS_TRACECLKIN_PERF0_DFSR_SRC_SEL_SRC4_FVAL                                         0x4
+#define HWIO_GCC_RPMH_SHUB_QDSS_TRACECLKIN_PERF0_DFSR_SRC_SEL_SRC5_FVAL                                         0x5
+#define HWIO_GCC_RPMH_SHUB_QDSS_TRACECLKIN_PERF0_DFSR_SRC_SEL_SRC6_FVAL                                         0x6
+#define HWIO_GCC_RPMH_SHUB_QDSS_TRACECLKIN_PERF0_DFSR_SRC_SEL_SRC7_FVAL                                         0x7
+#define HWIO_GCC_RPMH_SHUB_QDSS_TRACECLKIN_PERF0_DFSR_SRC_DIV_BMSK                                             0x1f
+#define HWIO_GCC_RPMH_SHUB_QDSS_TRACECLKIN_PERF0_DFSR_SRC_DIV_SHFT                                              0x0
+#define HWIO_GCC_RPMH_SHUB_QDSS_TRACECLKIN_PERF0_DFSR_SRC_DIV_BYPASS_FVAL                                       0x0
+#define HWIO_GCC_RPMH_SHUB_QDSS_TRACECLKIN_PERF0_DFSR_SRC_DIV_DIV1_FVAL                                         0x1
+#define HWIO_GCC_RPMH_SHUB_QDSS_TRACECLKIN_PERF0_DFSR_SRC_DIV_DIV1_5_FVAL                                       0x2
+#define HWIO_GCC_RPMH_SHUB_QDSS_TRACECLKIN_PERF0_DFSR_SRC_DIV_DIV2_FVAL                                         0x3
+#define HWIO_GCC_RPMH_SHUB_QDSS_TRACECLKIN_PERF0_DFSR_SRC_DIV_DIV2_5_FVAL                                       0x4
+#define HWIO_GCC_RPMH_SHUB_QDSS_TRACECLKIN_PERF0_DFSR_SRC_DIV_DIV3_FVAL                                         0x5
+#define HWIO_GCC_RPMH_SHUB_QDSS_TRACECLKIN_PERF0_DFSR_SRC_DIV_DIV3_5_FVAL                                       0x6
+#define HWIO_GCC_RPMH_SHUB_QDSS_TRACECLKIN_PERF0_DFSR_SRC_DIV_DIV4_FVAL                                         0x7
+#define HWIO_GCC_RPMH_SHUB_QDSS_TRACECLKIN_PERF0_DFSR_SRC_DIV_DIV4_5_FVAL                                       0x8
+#define HWIO_GCC_RPMH_SHUB_QDSS_TRACECLKIN_PERF0_DFSR_SRC_DIV_DIV5_FVAL                                         0x9
+#define HWIO_GCC_RPMH_SHUB_QDSS_TRACECLKIN_PERF0_DFSR_SRC_DIV_DIV5_5_FVAL                                       0xa
+#define HWIO_GCC_RPMH_SHUB_QDSS_TRACECLKIN_PERF0_DFSR_SRC_DIV_DIV6_FVAL                                         0xb
+#define HWIO_GCC_RPMH_SHUB_QDSS_TRACECLKIN_PERF0_DFSR_SRC_DIV_DIV6_5_FVAL                                       0xc
+#define HWIO_GCC_RPMH_SHUB_QDSS_TRACECLKIN_PERF0_DFSR_SRC_DIV_DIV7_FVAL                                         0xd
+#define HWIO_GCC_RPMH_SHUB_QDSS_TRACECLKIN_PERF0_DFSR_SRC_DIV_DIV7_5_FVAL                                       0xe
+#define HWIO_GCC_RPMH_SHUB_QDSS_TRACECLKIN_PERF0_DFSR_SRC_DIV_DIV8_FVAL                                         0xf
+#define HWIO_GCC_RPMH_SHUB_QDSS_TRACECLKIN_PERF0_DFSR_SRC_DIV_DIV8_5_FVAL                                      0x10
+#define HWIO_GCC_RPMH_SHUB_QDSS_TRACECLKIN_PERF0_DFSR_SRC_DIV_DIV9_FVAL                                        0x11
+#define HWIO_GCC_RPMH_SHUB_QDSS_TRACECLKIN_PERF0_DFSR_SRC_DIV_DIV9_5_FVAL                                      0x12
+#define HWIO_GCC_RPMH_SHUB_QDSS_TRACECLKIN_PERF0_DFSR_SRC_DIV_DIV10_FVAL                                       0x13
+#define HWIO_GCC_RPMH_SHUB_QDSS_TRACECLKIN_PERF0_DFSR_SRC_DIV_DIV10_5_FVAL                                     0x14
+#define HWIO_GCC_RPMH_SHUB_QDSS_TRACECLKIN_PERF0_DFSR_SRC_DIV_DIV11_FVAL                                       0x15
+#define HWIO_GCC_RPMH_SHUB_QDSS_TRACECLKIN_PERF0_DFSR_SRC_DIV_DIV11_5_FVAL                                     0x16
+#define HWIO_GCC_RPMH_SHUB_QDSS_TRACECLKIN_PERF0_DFSR_SRC_DIV_DIV12_FVAL                                       0x17
+#define HWIO_GCC_RPMH_SHUB_QDSS_TRACECLKIN_PERF0_DFSR_SRC_DIV_DIV12_5_FVAL                                     0x18
+#define HWIO_GCC_RPMH_SHUB_QDSS_TRACECLKIN_PERF0_DFSR_SRC_DIV_DIV13_FVAL                                       0x19
+#define HWIO_GCC_RPMH_SHUB_QDSS_TRACECLKIN_PERF0_DFSR_SRC_DIV_DIV13_5_FVAL                                     0x1a
+#define HWIO_GCC_RPMH_SHUB_QDSS_TRACECLKIN_PERF0_DFSR_SRC_DIV_DIV14_FVAL                                       0x1b
+#define HWIO_GCC_RPMH_SHUB_QDSS_TRACECLKIN_PERF0_DFSR_SRC_DIV_DIV14_5_FVAL                                     0x1c
+#define HWIO_GCC_RPMH_SHUB_QDSS_TRACECLKIN_PERF0_DFSR_SRC_DIV_DIV15_FVAL                                       0x1d
+#define HWIO_GCC_RPMH_SHUB_QDSS_TRACECLKIN_PERF0_DFSR_SRC_DIV_DIV15_5_FVAL                                     0x1e
+#define HWIO_GCC_RPMH_SHUB_QDSS_TRACECLKIN_PERF0_DFSR_SRC_DIV_DIV16_FVAL                                       0x1f
+
+#define HWIO_GCC_RPMH_SHUB_QDSS_TRACECLKIN_PERF1_DFSR_ADDR                                               (GCC_CLK_CTL_REG_REG_BASE      + 0x0000617c)
+#define HWIO_GCC_RPMH_SHUB_QDSS_TRACECLKIN_PERF1_DFSR_PHYS                                               (GCC_CLK_CTL_REG_REG_BASE_PHYS + 0x0000617c)
+#define HWIO_GCC_RPMH_SHUB_QDSS_TRACECLKIN_PERF1_DFSR_OFFS                                               (GCC_CLK_CTL_REG_REG_BASE_OFFS + 0x0000617c)
+#define HWIO_GCC_RPMH_SHUB_QDSS_TRACECLKIN_PERF1_DFSR_RMSK                                                    0x71f
+#define HWIO_GCC_RPMH_SHUB_QDSS_TRACECLKIN_PERF1_DFSR_ATTR                                                      0x3
+#define HWIO_GCC_RPMH_SHUB_QDSS_TRACECLKIN_PERF1_DFSR_IN          \
+        in_dword_masked(HWIO_GCC_RPMH_SHUB_QDSS_TRACECLKIN_PERF1_DFSR_ADDR, HWIO_GCC_RPMH_SHUB_QDSS_TRACECLKIN_PERF1_DFSR_RMSK)
+#define HWIO_GCC_RPMH_SHUB_QDSS_TRACECLKIN_PERF1_DFSR_INM(m)      \
+        in_dword_masked(HWIO_GCC_RPMH_SHUB_QDSS_TRACECLKIN_PERF1_DFSR_ADDR, m)
+#define HWIO_GCC_RPMH_SHUB_QDSS_TRACECLKIN_PERF1_DFSR_OUT(v)      \
+        out_dword(HWIO_GCC_RPMH_SHUB_QDSS_TRACECLKIN_PERF1_DFSR_ADDR,v)
+#define HWIO_GCC_RPMH_SHUB_QDSS_TRACECLKIN_PERF1_DFSR_OUTM(m,v) \
+        out_dword_masked_ns(HWIO_GCC_RPMH_SHUB_QDSS_TRACECLKIN_PERF1_DFSR_ADDR,m,v,HWIO_GCC_RPMH_SHUB_QDSS_TRACECLKIN_PERF1_DFSR_IN)
+#define HWIO_GCC_RPMH_SHUB_QDSS_TRACECLKIN_PERF1_DFSR_SRC_SEL_BMSK                                            0x700
+#define HWIO_GCC_RPMH_SHUB_QDSS_TRACECLKIN_PERF1_DFSR_SRC_SEL_SHFT                                              0x8
+#define HWIO_GCC_RPMH_SHUB_QDSS_TRACECLKIN_PERF1_DFSR_SRC_SEL_SRC0_FVAL                                         0x0
+#define HWIO_GCC_RPMH_SHUB_QDSS_TRACECLKIN_PERF1_DFSR_SRC_SEL_SRC1_FVAL                                         0x1
+#define HWIO_GCC_RPMH_SHUB_QDSS_TRACECLKIN_PERF1_DFSR_SRC_SEL_SRC2_FVAL                                         0x2
+#define HWIO_GCC_RPMH_SHUB_QDSS_TRACECLKIN_PERF1_DFSR_SRC_SEL_SRC3_FVAL                                         0x3
+#define HWIO_GCC_RPMH_SHUB_QDSS_TRACECLKIN_PERF1_DFSR_SRC_SEL_SRC4_FVAL                                         0x4
+#define HWIO_GCC_RPMH_SHUB_QDSS_TRACECLKIN_PERF1_DFSR_SRC_SEL_SRC5_FVAL                                         0x5
+#define HWIO_GCC_RPMH_SHUB_QDSS_TRACECLKIN_PERF1_DFSR_SRC_SEL_SRC6_FVAL                                         0x6
+#define HWIO_GCC_RPMH_SHUB_QDSS_TRACECLKIN_PERF1_DFSR_SRC_SEL_SRC7_FVAL                                         0x7
+#define HWIO_GCC_RPMH_SHUB_QDSS_TRACECLKIN_PERF1_DFSR_SRC_DIV_BMSK                                             0x1f
+#define HWIO_GCC_RPMH_SHUB_QDSS_TRACECLKIN_PERF1_DFSR_SRC_DIV_SHFT                                              0x0
+#define HWIO_GCC_RPMH_SHUB_QDSS_TRACECLKIN_PERF1_DFSR_SRC_DIV_BYPASS_FVAL                                       0x0
+#define HWIO_GCC_RPMH_SHUB_QDSS_TRACECLKIN_PERF1_DFSR_SRC_DIV_DIV1_FVAL                                         0x1
+#define HWIO_GCC_RPMH_SHUB_QDSS_TRACECLKIN_PERF1_DFSR_SRC_DIV_DIV1_5_FVAL                                       0x2
+#define HWIO_GCC_RPMH_SHUB_QDSS_TRACECLKIN_PERF1_DFSR_SRC_DIV_DIV2_FVAL                                         0x3
+#define HWIO_GCC_RPMH_SHUB_QDSS_TRACECLKIN_PERF1_DFSR_SRC_DIV_DIV2_5_FVAL                                       0x4
+#define HWIO_GCC_RPMH_SHUB_QDSS_TRACECLKIN_PERF1_DFSR_SRC_DIV_DIV3_FVAL                                         0x5
+#define HWIO_GCC_RPMH_SHUB_QDSS_TRACECLKIN_PERF1_DFSR_SRC_DIV_DIV3_5_FVAL                                       0x6
+#define HWIO_GCC_RPMH_SHUB_QDSS_TRACECLKIN_PERF1_DFSR_SRC_DIV_DIV4_FVAL                                         0x7
+#define HWIO_GCC_RPMH_SHUB_QDSS_TRACECLKIN_PERF1_DFSR_SRC_DIV_DIV4_5_FVAL                                       0x8
+#define HWIO_GCC_RPMH_SHUB_QDSS_TRACECLKIN_PERF1_DFSR_SRC_DIV_DIV5_FVAL                                         0x9
+#define HWIO_GCC_RPMH_SHUB_QDSS_TRACECLKIN_PERF1_DFSR_SRC_DIV_DIV5_5_FVAL                                       0xa
+#define HWIO_GCC_RPMH_SHUB_QDSS_TRACECLKIN_PERF1_DFSR_SRC_DIV_DIV6_FVAL                                         0xb
+#define HWIO_GCC_RPMH_SHUB_QDSS_TRACECLKIN_PERF1_DFSR_SRC_DIV_DIV6_5_FVAL                                       0xc
+#define HWIO_GCC_RPMH_SHUB_QDSS_TRACECLKIN_PERF1_DFSR_SRC_DIV_DIV7_FVAL                                         0xd
+#define HWIO_GCC_RPMH_SHUB_QDSS_TRACECLKIN_PERF1_DFSR_SRC_DIV_DIV7_5_FVAL                                       0xe
+#define HWIO_GCC_RPMH_SHUB_QDSS_TRACECLKIN_PERF1_DFSR_SRC_DIV_DIV8_FVAL                                         0xf
+#define HWIO_GCC_RPMH_SHUB_QDSS_TRACECLKIN_PERF1_DFSR_SRC_DIV_DIV8_5_FVAL                                      0x10
+#define HWIO_GCC_RPMH_SHUB_QDSS_TRACECLKIN_PERF1_DFSR_SRC_DIV_DIV9_FVAL                                        0x11
+#define HWIO_GCC_RPMH_SHUB_QDSS_TRACECLKIN_PERF1_DFSR_SRC_DIV_DIV9_5_FVAL                                      0x12
+#define HWIO_GCC_RPMH_SHUB_QDSS_TRACECLKIN_PERF1_DFSR_SRC_DIV_DIV10_FVAL                                       0x13
+#define HWIO_GCC_RPMH_SHUB_QDSS_TRACECLKIN_PERF1_DFSR_SRC_DIV_DIV10_5_FVAL                                     0x14
+#define HWIO_GCC_RPMH_SHUB_QDSS_TRACECLKIN_PERF1_DFSR_SRC_DIV_DIV11_FVAL                                       0x15
+#define HWIO_GCC_RPMH_SHUB_QDSS_TRACECLKIN_PERF1_DFSR_SRC_DIV_DIV11_5_FVAL                                     0x16
+#define HWIO_GCC_RPMH_SHUB_QDSS_TRACECLKIN_PERF1_DFSR_SRC_DIV_DIV12_FVAL                                       0x17
+#define HWIO_GCC_RPMH_SHUB_QDSS_TRACECLKIN_PERF1_DFSR_SRC_DIV_DIV12_5_FVAL                                     0x18
+#define HWIO_GCC_RPMH_SHUB_QDSS_TRACECLKIN_PERF1_DFSR_SRC_DIV_DIV13_FVAL                                       0x19
+#define HWIO_GCC_RPMH_SHUB_QDSS_TRACECLKIN_PERF1_DFSR_SRC_DIV_DIV13_5_FVAL                                     0x1a
+#define HWIO_GCC_RPMH_SHUB_QDSS_TRACECLKIN_PERF1_DFSR_SRC_DIV_DIV14_FVAL                                       0x1b
+#define HWIO_GCC_RPMH_SHUB_QDSS_TRACECLKIN_PERF1_DFSR_SRC_DIV_DIV14_5_FVAL                                     0x1c
+#define HWIO_GCC_RPMH_SHUB_QDSS_TRACECLKIN_PERF1_DFSR_SRC_DIV_DIV15_FVAL                                       0x1d
+#define HWIO_GCC_RPMH_SHUB_QDSS_TRACECLKIN_PERF1_DFSR_SRC_DIV_DIV15_5_FVAL                                     0x1e
+#define HWIO_GCC_RPMH_SHUB_QDSS_TRACECLKIN_PERF1_DFSR_SRC_DIV_DIV16_FVAL                                       0x1f
+
+#define HWIO_GCC_RPMH_SHUB_QDSS_TRACECLKIN_PERF2_DFSR_ADDR                                               (GCC_CLK_CTL_REG_REG_BASE      + 0x00006180)
+#define HWIO_GCC_RPMH_SHUB_QDSS_TRACECLKIN_PERF2_DFSR_PHYS                                               (GCC_CLK_CTL_REG_REG_BASE_PHYS + 0x00006180)
+#define HWIO_GCC_RPMH_SHUB_QDSS_TRACECLKIN_PERF2_DFSR_OFFS                                               (GCC_CLK_CTL_REG_REG_BASE_OFFS + 0x00006180)
+#define HWIO_GCC_RPMH_SHUB_QDSS_TRACECLKIN_PERF2_DFSR_RMSK                                                    0x71f
+#define HWIO_GCC_RPMH_SHUB_QDSS_TRACECLKIN_PERF2_DFSR_ATTR                                                      0x3
+#define HWIO_GCC_RPMH_SHUB_QDSS_TRACECLKIN_PERF2_DFSR_IN          \
+        in_dword_masked(HWIO_GCC_RPMH_SHUB_QDSS_TRACECLKIN_PERF2_DFSR_ADDR, HWIO_GCC_RPMH_SHUB_QDSS_TRACECLKIN_PERF2_DFSR_RMSK)
+#define HWIO_GCC_RPMH_SHUB_QDSS_TRACECLKIN_PERF2_DFSR_INM(m)      \
+        in_dword_masked(HWIO_GCC_RPMH_SHUB_QDSS_TRACECLKIN_PERF2_DFSR_ADDR, m)
+#define HWIO_GCC_RPMH_SHUB_QDSS_TRACECLKIN_PERF2_DFSR_OUT(v)      \
+        out_dword(HWIO_GCC_RPMH_SHUB_QDSS_TRACECLKIN_PERF2_DFSR_ADDR,v)
+#define HWIO_GCC_RPMH_SHUB_QDSS_TRACECLKIN_PERF2_DFSR_OUTM(m,v) \
+        out_dword_masked_ns(HWIO_GCC_RPMH_SHUB_QDSS_TRACECLKIN_PERF2_DFSR_ADDR,m,v,HWIO_GCC_RPMH_SHUB_QDSS_TRACECLKIN_PERF2_DFSR_IN)
+#define HWIO_GCC_RPMH_SHUB_QDSS_TRACECLKIN_PERF2_DFSR_SRC_SEL_BMSK                                            0x700
+#define HWIO_GCC_RPMH_SHUB_QDSS_TRACECLKIN_PERF2_DFSR_SRC_SEL_SHFT                                              0x8
+#define HWIO_GCC_RPMH_SHUB_QDSS_TRACECLKIN_PERF2_DFSR_SRC_SEL_SRC0_FVAL                                         0x0
+#define HWIO_GCC_RPMH_SHUB_QDSS_TRACECLKIN_PERF2_DFSR_SRC_SEL_SRC1_FVAL                                         0x1
+#define HWIO_GCC_RPMH_SHUB_QDSS_TRACECLKIN_PERF2_DFSR_SRC_SEL_SRC2_FVAL                                         0x2
+#define HWIO_GCC_RPMH_SHUB_QDSS_TRACECLKIN_PERF2_DFSR_SRC_SEL_SRC3_FVAL                                         0x3
+#define HWIO_GCC_RPMH_SHUB_QDSS_TRACECLKIN_PERF2_DFSR_SRC_SEL_SRC4_FVAL                                         0x4
+#define HWIO_GCC_RPMH_SHUB_QDSS_TRACECLKIN_PERF2_DFSR_SRC_SEL_SRC5_FVAL                                         0x5
+#define HWIO_GCC_RPMH_SHUB_QDSS_TRACECLKIN_PERF2_DFSR_SRC_SEL_SRC6_FVAL                                         0x6
+#define HWIO_GCC_RPMH_SHUB_QDSS_TRACECLKIN_PERF2_DFSR_SRC_SEL_SRC7_FVAL                                         0x7
+#define HWIO_GCC_RPMH_SHUB_QDSS_TRACECLKIN_PERF2_DFSR_SRC_DIV_BMSK                                             0x1f
+#define HWIO_GCC_RPMH_SHUB_QDSS_TRACECLKIN_PERF2_DFSR_SRC_DIV_SHFT                                              0x0
+#define HWIO_GCC_RPMH_SHUB_QDSS_TRACECLKIN_PERF2_DFSR_SRC_DIV_BYPASS_FVAL                                       0x0
+#define HWIO_GCC_RPMH_SHUB_QDSS_TRACECLKIN_PERF2_DFSR_SRC_DIV_DIV1_FVAL                                         0x1
+#define HWIO_GCC_RPMH_SHUB_QDSS_TRACECLKIN_PERF2_DFSR_SRC_DIV_DIV1_5_FVAL                                       0x2
+#define HWIO_GCC_RPMH_SHUB_QDSS_TRACECLKIN_PERF2_DFSR_SRC_DIV_DIV2_FVAL                                         0x3
+#define HWIO_GCC_RPMH_SHUB_QDSS_TRACECLKIN_PERF2_DFSR_SRC_DIV_DIV2_5_FVAL                                       0x4
+#define HWIO_GCC_RPMH_SHUB_QDSS_TRACECLKIN_PERF2_DFSR_SRC_DIV_DIV3_FVAL                                         0x5
+#define HWIO_GCC_RPMH_SHUB_QDSS_TRACECLKIN_PERF2_DFSR_SRC_DIV_DIV3_5_FVAL                                       0x6
+#define HWIO_GCC_RPMH_SHUB_QDSS_TRACECLKIN_PERF2_DFSR_SRC_DIV_DIV4_FVAL                                         0x7
+#define HWIO_GCC_RPMH_SHUB_QDSS_TRACECLKIN_PERF2_DFSR_SRC_DIV_DIV4_5_FVAL                                       0x8
+#define HWIO_GCC_RPMH_SHUB_QDSS_TRACECLKIN_PERF2_DFSR_SRC_DIV_DIV5_FVAL                                         0x9
+#define HWIO_GCC_RPMH_SHUB_QDSS_TRACECLKIN_PERF2_DFSR_SRC_DIV_DIV5_5_FVAL                                       0xa
+#define HWIO_GCC_RPMH_SHUB_QDSS_TRACECLKIN_PERF2_DFSR_SRC_DIV_DIV6_FVAL                                         0xb
+#define HWIO_GCC_RPMH_SHUB_QDSS_TRACECLKIN_PERF2_DFSR_SRC_DIV_DIV6_5_FVAL                                       0xc
+#define HWIO_GCC_RPMH_SHUB_QDSS_TRACECLKIN_PERF2_DFSR_SRC_DIV_DIV7_FVAL                                         0xd
+#define HWIO_GCC_RPMH_SHUB_QDSS_TRACECLKIN_PERF2_DFSR_SRC_DIV_DIV7_5_FVAL                                       0xe
+#define HWIO_GCC_RPMH_SHUB_QDSS_TRACECLKIN_PERF2_DFSR_SRC_DIV_DIV8_FVAL                                         0xf
+#define HWIO_GCC_RPMH_SHUB_QDSS_TRACECLKIN_PERF2_DFSR_SRC_DIV_DIV8_5_FVAL                                      0x10
+#define HWIO_GCC_RPMH_SHUB_QDSS_TRACECLKIN_PERF2_DFSR_SRC_DIV_DIV9_FVAL                                        0x11
+#define HWIO_GCC_RPMH_SHUB_QDSS_TRACECLKIN_PERF2_DFSR_SRC_DIV_DIV9_5_FVAL                                      0x12
+#define HWIO_GCC_RPMH_SHUB_QDSS_TRACECLKIN_PERF2_DFSR_SRC_DIV_DIV10_FVAL                                       0x13
+#define HWIO_GCC_RPMH_SHUB_QDSS_TRACECLKIN_PERF2_DFSR_SRC_DIV_DIV10_5_FVAL                                     0x14
+#define HWIO_GCC_RPMH_SHUB_QDSS_TRACECLKIN_PERF2_DFSR_SRC_DIV_DIV11_FVAL                                       0x15
+#define HWIO_GCC_RPMH_SHUB_QDSS_TRACECLKIN_PERF2_DFSR_SRC_DIV_DIV11_5_FVAL                                     0x16
+#define HWIO_GCC_RPMH_SHUB_QDSS_TRACECLKIN_PERF2_DFSR_SRC_DIV_DIV12_FVAL                                       0x17
+#define HWIO_GCC_RPMH_SHUB_QDSS_TRACECLKIN_PERF2_DFSR_SRC_DIV_DIV12_5_FVAL                                     0x18
+#define HWIO_GCC_RPMH_SHUB_QDSS_TRACECLKIN_PERF2_DFSR_SRC_DIV_DIV13_FVAL                                       0x19
+#define HWIO_GCC_RPMH_SHUB_QDSS_TRACECLKIN_PERF2_DFSR_SRC_DIV_DIV13_5_FVAL                                     0x1a
+#define HWIO_GCC_RPMH_SHUB_QDSS_TRACECLKIN_PERF2_DFSR_SRC_DIV_DIV14_FVAL                                       0x1b
+#define HWIO_GCC_RPMH_SHUB_QDSS_TRACECLKIN_PERF2_DFSR_SRC_DIV_DIV14_5_FVAL                                     0x1c
+#define HWIO_GCC_RPMH_SHUB_QDSS_TRACECLKIN_PERF2_DFSR_SRC_DIV_DIV15_FVAL                                       0x1d
+#define HWIO_GCC_RPMH_SHUB_QDSS_TRACECLKIN_PERF2_DFSR_SRC_DIV_DIV15_5_FVAL                                     0x1e
+#define HWIO_GCC_RPMH_SHUB_QDSS_TRACECLKIN_PERF2_DFSR_SRC_DIV_DIV16_FVAL                                       0x1f
+
+#define HWIO_GCC_RPMH_SHUB_QDSS_TRACECLKIN_PERF3_DFSR_ADDR                                               (GCC_CLK_CTL_REG_REG_BASE      + 0x00006184)
+#define HWIO_GCC_RPMH_SHUB_QDSS_TRACECLKIN_PERF3_DFSR_PHYS                                               (GCC_CLK_CTL_REG_REG_BASE_PHYS + 0x00006184)
+#define HWIO_GCC_RPMH_SHUB_QDSS_TRACECLKIN_PERF3_DFSR_OFFS                                               (GCC_CLK_CTL_REG_REG_BASE_OFFS + 0x00006184)
+#define HWIO_GCC_RPMH_SHUB_QDSS_TRACECLKIN_PERF3_DFSR_RMSK                                                    0x71f
+#define HWIO_GCC_RPMH_SHUB_QDSS_TRACECLKIN_PERF3_DFSR_ATTR                                                      0x3
+#define HWIO_GCC_RPMH_SHUB_QDSS_TRACECLKIN_PERF3_DFSR_IN          \
+        in_dword_masked(HWIO_GCC_RPMH_SHUB_QDSS_TRACECLKIN_PERF3_DFSR_ADDR, HWIO_GCC_RPMH_SHUB_QDSS_TRACECLKIN_PERF3_DFSR_RMSK)
+#define HWIO_GCC_RPMH_SHUB_QDSS_TRACECLKIN_PERF3_DFSR_INM(m)      \
+        in_dword_masked(HWIO_GCC_RPMH_SHUB_QDSS_TRACECLKIN_PERF3_DFSR_ADDR, m)
+#define HWIO_GCC_RPMH_SHUB_QDSS_TRACECLKIN_PERF3_DFSR_OUT(v)      \
+        out_dword(HWIO_GCC_RPMH_SHUB_QDSS_TRACECLKIN_PERF3_DFSR_ADDR,v)
+#define HWIO_GCC_RPMH_SHUB_QDSS_TRACECLKIN_PERF3_DFSR_OUTM(m,v) \
+        out_dword_masked_ns(HWIO_GCC_RPMH_SHUB_QDSS_TRACECLKIN_PERF3_DFSR_ADDR,m,v,HWIO_GCC_RPMH_SHUB_QDSS_TRACECLKIN_PERF3_DFSR_IN)
+#define HWIO_GCC_RPMH_SHUB_QDSS_TRACECLKIN_PERF3_DFSR_SRC_SEL_BMSK                                            0x700
+#define HWIO_GCC_RPMH_SHUB_QDSS_TRACECLKIN_PERF3_DFSR_SRC_SEL_SHFT                                              0x8
+#define HWIO_GCC_RPMH_SHUB_QDSS_TRACECLKIN_PERF3_DFSR_SRC_SEL_SRC0_FVAL                                         0x0
+#define HWIO_GCC_RPMH_SHUB_QDSS_TRACECLKIN_PERF3_DFSR_SRC_SEL_SRC1_FVAL                                         0x1
+#define HWIO_GCC_RPMH_SHUB_QDSS_TRACECLKIN_PERF3_DFSR_SRC_SEL_SRC2_FVAL                                         0x2
+#define HWIO_GCC_RPMH_SHUB_QDSS_TRACECLKIN_PERF3_DFSR_SRC_SEL_SRC3_FVAL                                         0x3
+#define HWIO_GCC_RPMH_SHUB_QDSS_TRACECLKIN_PERF3_DFSR_SRC_SEL_SRC4_FVAL                                         0x4
+#define HWIO_GCC_RPMH_SHUB_QDSS_TRACECLKIN_PERF3_DFSR_SRC_SEL_SRC5_FVAL                                         0x5
+#define HWIO_GCC_RPMH_SHUB_QDSS_TRACECLKIN_PERF3_DFSR_SRC_SEL_SRC6_FVAL                                         0x6
+#define HWIO_GCC_RPMH_SHUB_QDSS_TRACECLKIN_PERF3_DFSR_SRC_SEL_SRC7_FVAL                                         0x7
+#define HWIO_GCC_RPMH_SHUB_QDSS_TRACECLKIN_PERF3_DFSR_SRC_DIV_BMSK                                             0x1f
+#define HWIO_GCC_RPMH_SHUB_QDSS_TRACECLKIN_PERF3_DFSR_SRC_DIV_SHFT                                              0x0
+#define HWIO_GCC_RPMH_SHUB_QDSS_TRACECLKIN_PERF3_DFSR_SRC_DIV_BYPASS_FVAL                                       0x0
+#define HWIO_GCC_RPMH_SHUB_QDSS_TRACECLKIN_PERF3_DFSR_SRC_DIV_DIV1_FVAL                                         0x1
+#define HWIO_GCC_RPMH_SHUB_QDSS_TRACECLKIN_PERF3_DFSR_SRC_DIV_DIV1_5_FVAL                                       0x2
+#define HWIO_GCC_RPMH_SHUB_QDSS_TRACECLKIN_PERF3_DFSR_SRC_DIV_DIV2_FVAL                                         0x3
+#define HWIO_GCC_RPMH_SHUB_QDSS_TRACECLKIN_PERF3_DFSR_SRC_DIV_DIV2_5_FVAL                                       0x4
+#define HWIO_GCC_RPMH_SHUB_QDSS_TRACECLKIN_PERF3_DFSR_SRC_DIV_DIV3_FVAL                                         0x5
+#define HWIO_GCC_RPMH_SHUB_QDSS_TRACECLKIN_PERF3_DFSR_SRC_DIV_DIV3_5_FVAL                                       0x6
+#define HWIO_GCC_RPMH_SHUB_QDSS_TRACECLKIN_PERF3_DFSR_SRC_DIV_DIV4_FVAL                                         0x7
+#define HWIO_GCC_RPMH_SHUB_QDSS_TRACECLKIN_PERF3_DFSR_SRC_DIV_DIV4_5_FVAL                                       0x8
+#define HWIO_GCC_RPMH_SHUB_QDSS_TRACECLKIN_PERF3_DFSR_SRC_DIV_DIV5_FVAL                                         0x9
+#define HWIO_GCC_RPMH_SHUB_QDSS_TRACECLKIN_PERF3_DFSR_SRC_DIV_DIV5_5_FVAL                                       0xa
+#define HWIO_GCC_RPMH_SHUB_QDSS_TRACECLKIN_PERF3_DFSR_SRC_DIV_DIV6_FVAL                                         0xb
+#define HWIO_GCC_RPMH_SHUB_QDSS_TRACECLKIN_PERF3_DFSR_SRC_DIV_DIV6_5_FVAL                                       0xc
+#define HWIO_GCC_RPMH_SHUB_QDSS_TRACECLKIN_PERF3_DFSR_SRC_DIV_DIV7_FVAL                                         0xd
+#define HWIO_GCC_RPMH_SHUB_QDSS_TRACECLKIN_PERF3_DFSR_SRC_DIV_DIV7_5_FVAL                                       0xe
+#define HWIO_GCC_RPMH_SHUB_QDSS_TRACECLKIN_PERF3_DFSR_SRC_DIV_DIV8_FVAL                                         0xf
+#define HWIO_GCC_RPMH_SHUB_QDSS_TRACECLKIN_PERF3_DFSR_SRC_DIV_DIV8_5_FVAL                                      0x10
+#define HWIO_GCC_RPMH_SHUB_QDSS_TRACECLKIN_PERF3_DFSR_SRC_DIV_DIV9_FVAL                                        0x11
+#define HWIO_GCC_RPMH_SHUB_QDSS_TRACECLKIN_PERF3_DFSR_SRC_DIV_DIV9_5_FVAL                                      0x12
+#define HWIO_GCC_RPMH_SHUB_QDSS_TRACECLKIN_PERF3_DFSR_SRC_DIV_DIV10_FVAL                                       0x13
+#define HWIO_GCC_RPMH_SHUB_QDSS_TRACECLKIN_PERF3_DFSR_SRC_DIV_DIV10_5_FVAL                                     0x14
+#define HWIO_GCC_RPMH_SHUB_QDSS_TRACECLKIN_PERF3_DFSR_SRC_DIV_DIV11_FVAL                                       0x15
+#define HWIO_GCC_RPMH_SHUB_QDSS_TRACECLKIN_PERF3_DFSR_SRC_DIV_DIV11_5_FVAL                                     0x16
+#define HWIO_GCC_RPMH_SHUB_QDSS_TRACECLKIN_PERF3_DFSR_SRC_DIV_DIV12_FVAL                                       0x17
+#define HWIO_GCC_RPMH_SHUB_QDSS_TRACECLKIN_PERF3_DFSR_SRC_DIV_DIV12_5_FVAL                                     0x18
+#define HWIO_GCC_RPMH_SHUB_QDSS_TRACECLKIN_PERF3_DFSR_SRC_DIV_DIV13_FVAL                                       0x19
+#define HWIO_GCC_RPMH_SHUB_QDSS_TRACECLKIN_PERF3_DFSR_SRC_DIV_DIV13_5_FVAL                                     0x1a
+#define HWIO_GCC_RPMH_SHUB_QDSS_TRACECLKIN_PERF3_DFSR_SRC_DIV_DIV14_FVAL                                       0x1b
+#define HWIO_GCC_RPMH_SHUB_QDSS_TRACECLKIN_PERF3_DFSR_SRC_DIV_DIV14_5_FVAL                                     0x1c
+#define HWIO_GCC_RPMH_SHUB_QDSS_TRACECLKIN_PERF3_DFSR_SRC_DIV_DIV15_FVAL                                       0x1d
+#define HWIO_GCC_RPMH_SHUB_QDSS_TRACECLKIN_PERF3_DFSR_SRC_DIV_DIV15_5_FVAL                                     0x1e
+#define HWIO_GCC_RPMH_SHUB_QDSS_TRACECLKIN_PERF3_DFSR_SRC_DIV_DIV16_FVAL                                       0x1f
+
+#define HWIO_GCC_RPMH_SHUB_QDSS_TRACECLKIN_PERF4_DFSR_ADDR                                               (GCC_CLK_CTL_REG_REG_BASE      + 0x00006188)
+#define HWIO_GCC_RPMH_SHUB_QDSS_TRACECLKIN_PERF4_DFSR_PHYS                                               (GCC_CLK_CTL_REG_REG_BASE_PHYS + 0x00006188)
+#define HWIO_GCC_RPMH_SHUB_QDSS_TRACECLKIN_PERF4_DFSR_OFFS                                               (GCC_CLK_CTL_REG_REG_BASE_OFFS + 0x00006188)
+#define HWIO_GCC_RPMH_SHUB_QDSS_TRACECLKIN_PERF4_DFSR_RMSK                                                    0x71f
+#define HWIO_GCC_RPMH_SHUB_QDSS_TRACECLKIN_PERF4_DFSR_ATTR                                                      0x3
+#define HWIO_GCC_RPMH_SHUB_QDSS_TRACECLKIN_PERF4_DFSR_IN          \
+        in_dword_masked(HWIO_GCC_RPMH_SHUB_QDSS_TRACECLKIN_PERF4_DFSR_ADDR, HWIO_GCC_RPMH_SHUB_QDSS_TRACECLKIN_PERF4_DFSR_RMSK)
+#define HWIO_GCC_RPMH_SHUB_QDSS_TRACECLKIN_PERF4_DFSR_INM(m)      \
+        in_dword_masked(HWIO_GCC_RPMH_SHUB_QDSS_TRACECLKIN_PERF4_DFSR_ADDR, m)
+#define HWIO_GCC_RPMH_SHUB_QDSS_TRACECLKIN_PERF4_DFSR_OUT(v)      \
+        out_dword(HWIO_GCC_RPMH_SHUB_QDSS_TRACECLKIN_PERF4_DFSR_ADDR,v)
+#define HWIO_GCC_RPMH_SHUB_QDSS_TRACECLKIN_PERF4_DFSR_OUTM(m,v) \
+        out_dword_masked_ns(HWIO_GCC_RPMH_SHUB_QDSS_TRACECLKIN_PERF4_DFSR_ADDR,m,v,HWIO_GCC_RPMH_SHUB_QDSS_TRACECLKIN_PERF4_DFSR_IN)
+#define HWIO_GCC_RPMH_SHUB_QDSS_TRACECLKIN_PERF4_DFSR_SRC_SEL_BMSK                                            0x700
+#define HWIO_GCC_RPMH_SHUB_QDSS_TRACECLKIN_PERF4_DFSR_SRC_SEL_SHFT                                              0x8
+#define HWIO_GCC_RPMH_SHUB_QDSS_TRACECLKIN_PERF4_DFSR_SRC_SEL_SRC0_FVAL                                         0x0
+#define HWIO_GCC_RPMH_SHUB_QDSS_TRACECLKIN_PERF4_DFSR_SRC_SEL_SRC1_FVAL                                         0x1
+#define HWIO_GCC_RPMH_SHUB_QDSS_TRACECLKIN_PERF4_DFSR_SRC_SEL_SRC2_FVAL                                         0x2
+#define HWIO_GCC_RPMH_SHUB_QDSS_TRACECLKIN_PERF4_DFSR_SRC_SEL_SRC3_FVAL                                         0x3
+#define HWIO_GCC_RPMH_SHUB_QDSS_TRACECLKIN_PERF4_DFSR_SRC_SEL_SRC4_FVAL                                         0x4
+#define HWIO_GCC_RPMH_SHUB_QDSS_TRACECLKIN_PERF4_DFSR_SRC_SEL_SRC5_FVAL                                         0x5
+#define HWIO_GCC_RPMH_SHUB_QDSS_TRACECLKIN_PERF4_DFSR_SRC_SEL_SRC6_FVAL                                         0x6
+#define HWIO_GCC_RPMH_SHUB_QDSS_TRACECLKIN_PERF4_DFSR_SRC_SEL_SRC7_FVAL                                         0x7
+#define HWIO_GCC_RPMH_SHUB_QDSS_TRACECLKIN_PERF4_DFSR_SRC_DIV_BMSK                                             0x1f
+#define HWIO_GCC_RPMH_SHUB_QDSS_TRACECLKIN_PERF4_DFSR_SRC_DIV_SHFT                                              0x0
+#define HWIO_GCC_RPMH_SHUB_QDSS_TRACECLKIN_PERF4_DFSR_SRC_DIV_BYPASS_FVAL                                       0x0
+#define HWIO_GCC_RPMH_SHUB_QDSS_TRACECLKIN_PERF4_DFSR_SRC_DIV_DIV1_FVAL                                         0x1
+#define HWIO_GCC_RPMH_SHUB_QDSS_TRACECLKIN_PERF4_DFSR_SRC_DIV_DIV1_5_FVAL                                       0x2
+#define HWIO_GCC_RPMH_SHUB_QDSS_TRACECLKIN_PERF4_DFSR_SRC_DIV_DIV2_FVAL                                         0x3
+#define HWIO_GCC_RPMH_SHUB_QDSS_TRACECLKIN_PERF4_DFSR_SRC_DIV_DIV2_5_FVAL                                       0x4
+#define HWIO_GCC_RPMH_SHUB_QDSS_TRACECLKIN_PERF4_DFSR_SRC_DIV_DIV3_FVAL                                         0x5
+#define HWIO_GCC_RPMH_SHUB_QDSS_TRACECLKIN_PERF4_DFSR_SRC_DIV_DIV3_5_FVAL                                       0x6
+#define HWIO_GCC_RPMH_SHUB_QDSS_TRACECLKIN_PERF4_DFSR_SRC_DIV_DIV4_FVAL                                         0x7
+#define HWIO_GCC_RPMH_SHUB_QDSS_TRACECLKIN_PERF4_DFSR_SRC_DIV_DIV4_5_FVAL                                       0x8
+#define HWIO_GCC_RPMH_SHUB_QDSS_TRACECLKIN_PERF4_DFSR_SRC_DIV_DIV5_FVAL                                         0x9
+#define HWIO_GCC_RPMH_SHUB_QDSS_TRACECLKIN_PERF4_DFSR_SRC_DIV_DIV5_5_FVAL                                       0xa
+#define HWIO_GCC_RPMH_SHUB_QDSS_TRACECLKIN_PERF4_DFSR_SRC_DIV_DIV6_FVAL                                         0xb
+#define HWIO_GCC_RPMH_SHUB_QDSS_TRACECLKIN_PERF4_DFSR_SRC_DIV_DIV6_5_FVAL                                       0xc
+#define HWIO_GCC_RPMH_SHUB_QDSS_TRACECLKIN_PERF4_DFSR_SRC_DIV_DIV7_FVAL                                         0xd
+#define HWIO_GCC_RPMH_SHUB_QDSS_TRACECLKIN_PERF4_DFSR_SRC_DIV_DIV7_5_FVAL                                       0xe
+#define HWIO_GCC_RPMH_SHUB_QDSS_TRACECLKIN_PERF4_DFSR_SRC_DIV_DIV8_FVAL                                         0xf
+#define HWIO_GCC_RPMH_SHUB_QDSS_TRACECLKIN_PERF4_DFSR_SRC_DIV_DIV8_5_FVAL                                      0x10
+#define HWIO_GCC_RPMH_SHUB_QDSS_TRACECLKIN_PERF4_DFSR_SRC_DIV_DIV9_FVAL                                        0x11
+#define HWIO_GCC_RPMH_SHUB_QDSS_TRACECLKIN_PERF4_DFSR_SRC_DIV_DIV9_5_FVAL                                      0x12
+#define HWIO_GCC_RPMH_SHUB_QDSS_TRACECLKIN_PERF4_DFSR_SRC_DIV_DIV10_FVAL                                       0x13
+#define HWIO_GCC_RPMH_SHUB_QDSS_TRACECLKIN_PERF4_DFSR_SRC_DIV_DIV10_5_FVAL                                     0x14
+#define HWIO_GCC_RPMH_SHUB_QDSS_TRACECLKIN_PERF4_DFSR_SRC_DIV_DIV11_FVAL                                       0x15
+#define HWIO_GCC_RPMH_SHUB_QDSS_TRACECLKIN_PERF4_DFSR_SRC_DIV_DIV11_5_FVAL                                     0x16
+#define HWIO_GCC_RPMH_SHUB_QDSS_TRACECLKIN_PERF4_DFSR_SRC_DIV_DIV12_FVAL                                       0x17
+#define HWIO_GCC_RPMH_SHUB_QDSS_TRACECLKIN_PERF4_DFSR_SRC_DIV_DIV12_5_FVAL                                     0x18
+#define HWIO_GCC_RPMH_SHUB_QDSS_TRACECLKIN_PERF4_DFSR_SRC_DIV_DIV13_FVAL                                       0x19
+#define HWIO_GCC_RPMH_SHUB_QDSS_TRACECLKIN_PERF4_DFSR_SRC_DIV_DIV13_5_FVAL                                     0x1a
+#define HWIO_GCC_RPMH_SHUB_QDSS_TRACECLKIN_PERF4_DFSR_SRC_DIV_DIV14_FVAL                                       0x1b
+#define HWIO_GCC_RPMH_SHUB_QDSS_TRACECLKIN_PERF4_DFSR_SRC_DIV_DIV14_5_FVAL                                     0x1c
+#define HWIO_GCC_RPMH_SHUB_QDSS_TRACECLKIN_PERF4_DFSR_SRC_DIV_DIV15_FVAL                                       0x1d
+#define HWIO_GCC_RPMH_SHUB_QDSS_TRACECLKIN_PERF4_DFSR_SRC_DIV_DIV15_5_FVAL                                     0x1e
+#define HWIO_GCC_RPMH_SHUB_QDSS_TRACECLKIN_PERF4_DFSR_SRC_DIV_DIV16_FVAL                                       0x1f
+
+#define HWIO_GCC_RPMH_SHUB_QDSS_TRACECLKIN_PERF5_DFSR_ADDR                                               (GCC_CLK_CTL_REG_REG_BASE      + 0x0000618c)
+#define HWIO_GCC_RPMH_SHUB_QDSS_TRACECLKIN_PERF5_DFSR_PHYS                                               (GCC_CLK_CTL_REG_REG_BASE_PHYS + 0x0000618c)
+#define HWIO_GCC_RPMH_SHUB_QDSS_TRACECLKIN_PERF5_DFSR_OFFS                                               (GCC_CLK_CTL_REG_REG_BASE_OFFS + 0x0000618c)
+#define HWIO_GCC_RPMH_SHUB_QDSS_TRACECLKIN_PERF5_DFSR_RMSK                                                    0x71f
+#define HWIO_GCC_RPMH_SHUB_QDSS_TRACECLKIN_PERF5_DFSR_ATTR                                                      0x3
+#define HWIO_GCC_RPMH_SHUB_QDSS_TRACECLKIN_PERF5_DFSR_IN          \
+        in_dword_masked(HWIO_GCC_RPMH_SHUB_QDSS_TRACECLKIN_PERF5_DFSR_ADDR, HWIO_GCC_RPMH_SHUB_QDSS_TRACECLKIN_PERF5_DFSR_RMSK)
+#define HWIO_GCC_RPMH_SHUB_QDSS_TRACECLKIN_PERF5_DFSR_INM(m)      \
+        in_dword_masked(HWIO_GCC_RPMH_SHUB_QDSS_TRACECLKIN_PERF5_DFSR_ADDR, m)
+#define HWIO_GCC_RPMH_SHUB_QDSS_TRACECLKIN_PERF5_DFSR_OUT(v)      \
+        out_dword(HWIO_GCC_RPMH_SHUB_QDSS_TRACECLKIN_PERF5_DFSR_ADDR,v)
+#define HWIO_GCC_RPMH_SHUB_QDSS_TRACECLKIN_PERF5_DFSR_OUTM(m,v) \
+        out_dword_masked_ns(HWIO_GCC_RPMH_SHUB_QDSS_TRACECLKIN_PERF5_DFSR_ADDR,m,v,HWIO_GCC_RPMH_SHUB_QDSS_TRACECLKIN_PERF5_DFSR_IN)
+#define HWIO_GCC_RPMH_SHUB_QDSS_TRACECLKIN_PERF5_DFSR_SRC_SEL_BMSK                                            0x700
+#define HWIO_GCC_RPMH_SHUB_QDSS_TRACECLKIN_PERF5_DFSR_SRC_SEL_SHFT                                              0x8
+#define HWIO_GCC_RPMH_SHUB_QDSS_TRACECLKIN_PERF5_DFSR_SRC_SEL_SRC0_FVAL                                         0x0
+#define HWIO_GCC_RPMH_SHUB_QDSS_TRACECLKIN_PERF5_DFSR_SRC_SEL_SRC1_FVAL                                         0x1
+#define HWIO_GCC_RPMH_SHUB_QDSS_TRACECLKIN_PERF5_DFSR_SRC_SEL_SRC2_FVAL                                         0x2
+#define HWIO_GCC_RPMH_SHUB_QDSS_TRACECLKIN_PERF5_DFSR_SRC_SEL_SRC3_FVAL                                         0x3
+#define HWIO_GCC_RPMH_SHUB_QDSS_TRACECLKIN_PERF5_DFSR_SRC_SEL_SRC4_FVAL                                         0x4
+#define HWIO_GCC_RPMH_SHUB_QDSS_TRACECLKIN_PERF5_DFSR_SRC_SEL_SRC5_FVAL                                         0x5
+#define HWIO_GCC_RPMH_SHUB_QDSS_TRACECLKIN_PERF5_DFSR_SRC_SEL_SRC6_FVAL                                         0x6
+#define HWIO_GCC_RPMH_SHUB_QDSS_TRACECLKIN_PERF5_DFSR_SRC_SEL_SRC7_FVAL                                         0x7
+#define HWIO_GCC_RPMH_SHUB_QDSS_TRACECLKIN_PERF5_DFSR_SRC_DIV_BMSK                                             0x1f
+#define HWIO_GCC_RPMH_SHUB_QDSS_TRACECLKIN_PERF5_DFSR_SRC_DIV_SHFT                                              0x0
+#define HWIO_GCC_RPMH_SHUB_QDSS_TRACECLKIN_PERF5_DFSR_SRC_DIV_BYPASS_FVAL                                       0x0
+#define HWIO_GCC_RPMH_SHUB_QDSS_TRACECLKIN_PERF5_DFSR_SRC_DIV_DIV1_FVAL                                         0x1
+#define HWIO_GCC_RPMH_SHUB_QDSS_TRACECLKIN_PERF5_DFSR_SRC_DIV_DIV1_5_FVAL                                       0x2
+#define HWIO_GCC_RPMH_SHUB_QDSS_TRACECLKIN_PERF5_DFSR_SRC_DIV_DIV2_FVAL                                         0x3
+#define HWIO_GCC_RPMH_SHUB_QDSS_TRACECLKIN_PERF5_DFSR_SRC_DIV_DIV2_5_FVAL                                       0x4
+#define HWIO_GCC_RPMH_SHUB_QDSS_TRACECLKIN_PERF5_DFSR_SRC_DIV_DIV3_FVAL                                         0x5
+#define HWIO_GCC_RPMH_SHUB_QDSS_TRACECLKIN_PERF5_DFSR_SRC_DIV_DIV3_5_FVAL                                       0x6
+#define HWIO_GCC_RPMH_SHUB_QDSS_TRACECLKIN_PERF5_DFSR_SRC_DIV_DIV4_FVAL                                         0x7
+#define HWIO_GCC_RPMH_SHUB_QDSS_TRACECLKIN_PERF5_DFSR_SRC_DIV_DIV4_5_FVAL                                       0x8
+#define HWIO_GCC_RPMH_SHUB_QDSS_TRACECLKIN_PERF5_DFSR_SRC_DIV_DIV5_FVAL                                         0x9
+#define HWIO_GCC_RPMH_SHUB_QDSS_TRACECLKIN_PERF5_DFSR_SRC_DIV_DIV5_5_FVAL                                       0xa
+#define HWIO_GCC_RPMH_SHUB_QDSS_TRACECLKIN_PERF5_DFSR_SRC_DIV_DIV6_FVAL                                         0xb
+#define HWIO_GCC_RPMH_SHUB_QDSS_TRACECLKIN_PERF5_DFSR_SRC_DIV_DIV6_5_FVAL                                       0xc
+#define HWIO_GCC_RPMH_SHUB_QDSS_TRACECLKIN_PERF5_DFSR_SRC_DIV_DIV7_FVAL                                         0xd
+#define HWIO_GCC_RPMH_SHUB_QDSS_TRACECLKIN_PERF5_DFSR_SRC_DIV_DIV7_5_FVAL                                       0xe
+#define HWIO_GCC_RPMH_SHUB_QDSS_TRACECLKIN_PERF5_DFSR_SRC_DIV_DIV8_FVAL                                         0xf
+#define HWIO_GCC_RPMH_SHUB_QDSS_TRACECLKIN_PERF5_DFSR_SRC_DIV_DIV8_5_FVAL                                      0x10
+#define HWIO_GCC_RPMH_SHUB_QDSS_TRACECLKIN_PERF5_DFSR_SRC_DIV_DIV9_FVAL                                        0x11
+#define HWIO_GCC_RPMH_SHUB_QDSS_TRACECLKIN_PERF5_DFSR_SRC_DIV_DIV9_5_FVAL                                      0x12
+#define HWIO_GCC_RPMH_SHUB_QDSS_TRACECLKIN_PERF5_DFSR_SRC_DIV_DIV10_FVAL                                       0x13
+#define HWIO_GCC_RPMH_SHUB_QDSS_TRACECLKIN_PERF5_DFSR_SRC_DIV_DIV10_5_FVAL                                     0x14
+#define HWIO_GCC_RPMH_SHUB_QDSS_TRACECLKIN_PERF5_DFSR_SRC_DIV_DIV11_FVAL                                       0x15
+#define HWIO_GCC_RPMH_SHUB_QDSS_TRACECLKIN_PERF5_DFSR_SRC_DIV_DIV11_5_FVAL                                     0x16
+#define HWIO_GCC_RPMH_SHUB_QDSS_TRACECLKIN_PERF5_DFSR_SRC_DIV_DIV12_FVAL                                       0x17
+#define HWIO_GCC_RPMH_SHUB_QDSS_TRACECLKIN_PERF5_DFSR_SRC_DIV_DIV12_5_FVAL                                     0x18
+#define HWIO_GCC_RPMH_SHUB_QDSS_TRACECLKIN_PERF5_DFSR_SRC_DIV_DIV13_FVAL                                       0x19
+#define HWIO_GCC_RPMH_SHUB_QDSS_TRACECLKIN_PERF5_DFSR_SRC_DIV_DIV13_5_FVAL                                     0x1a
+#define HWIO_GCC_RPMH_SHUB_QDSS_TRACECLKIN_PERF5_DFSR_SRC_DIV_DIV14_FVAL                                       0x1b
+#define HWIO_GCC_RPMH_SHUB_QDSS_TRACECLKIN_PERF5_DFSR_SRC_DIV_DIV14_5_FVAL                                     0x1c
+#define HWIO_GCC_RPMH_SHUB_QDSS_TRACECLKIN_PERF5_DFSR_SRC_DIV_DIV15_FVAL                                       0x1d
+#define HWIO_GCC_RPMH_SHUB_QDSS_TRACECLKIN_PERF5_DFSR_SRC_DIV_DIV15_5_FVAL                                     0x1e
+#define HWIO_GCC_RPMH_SHUB_QDSS_TRACECLKIN_PERF5_DFSR_SRC_DIV_DIV16_FVAL                                       0x1f
+
+#define HWIO_GCC_RPMH_SHUB_QDSS_TRACECLKIN_PERF6_DFSR_ADDR                                               (GCC_CLK_CTL_REG_REG_BASE      + 0x00006190)
+#define HWIO_GCC_RPMH_SHUB_QDSS_TRACECLKIN_PERF6_DFSR_PHYS                                               (GCC_CLK_CTL_REG_REG_BASE_PHYS + 0x00006190)
+#define HWIO_GCC_RPMH_SHUB_QDSS_TRACECLKIN_PERF6_DFSR_OFFS                                               (GCC_CLK_CTL_REG_REG_BASE_OFFS + 0x00006190)
+#define HWIO_GCC_RPMH_SHUB_QDSS_TRACECLKIN_PERF6_DFSR_RMSK                                                    0x71f
+#define HWIO_GCC_RPMH_SHUB_QDSS_TRACECLKIN_PERF6_DFSR_ATTR                                                      0x3
+#define HWIO_GCC_RPMH_SHUB_QDSS_TRACECLKIN_PERF6_DFSR_IN          \
+        in_dword_masked(HWIO_GCC_RPMH_SHUB_QDSS_TRACECLKIN_PERF6_DFSR_ADDR, HWIO_GCC_RPMH_SHUB_QDSS_TRACECLKIN_PERF6_DFSR_RMSK)
+#define HWIO_GCC_RPMH_SHUB_QDSS_TRACECLKIN_PERF6_DFSR_INM(m)      \
+        in_dword_masked(HWIO_GCC_RPMH_SHUB_QDSS_TRACECLKIN_PERF6_DFSR_ADDR, m)
+#define HWIO_GCC_RPMH_SHUB_QDSS_TRACECLKIN_PERF6_DFSR_OUT(v)      \
+        out_dword(HWIO_GCC_RPMH_SHUB_QDSS_TRACECLKIN_PERF6_DFSR_ADDR,v)
+#define HWIO_GCC_RPMH_SHUB_QDSS_TRACECLKIN_PERF6_DFSR_OUTM(m,v) \
+        out_dword_masked_ns(HWIO_GCC_RPMH_SHUB_QDSS_TRACECLKIN_PERF6_DFSR_ADDR,m,v,HWIO_GCC_RPMH_SHUB_QDSS_TRACECLKIN_PERF6_DFSR_IN)
+#define HWIO_GCC_RPMH_SHUB_QDSS_TRACECLKIN_PERF6_DFSR_SRC_SEL_BMSK                                            0x700
+#define HWIO_GCC_RPMH_SHUB_QDSS_TRACECLKIN_PERF6_DFSR_SRC_SEL_SHFT                                              0x8
+#define HWIO_GCC_RPMH_SHUB_QDSS_TRACECLKIN_PERF6_DFSR_SRC_SEL_SRC0_FVAL                                         0x0
+#define HWIO_GCC_RPMH_SHUB_QDSS_TRACECLKIN_PERF6_DFSR_SRC_SEL_SRC1_FVAL                                         0x1
+#define HWIO_GCC_RPMH_SHUB_QDSS_TRACECLKIN_PERF6_DFSR_SRC_SEL_SRC2_FVAL                                         0x2
+#define HWIO_GCC_RPMH_SHUB_QDSS_TRACECLKIN_PERF6_DFSR_SRC_SEL_SRC3_FVAL                                         0x3
+#define HWIO_GCC_RPMH_SHUB_QDSS_TRACECLKIN_PERF6_DFSR_SRC_SEL_SRC4_FVAL                                         0x4
+#define HWIO_GCC_RPMH_SHUB_QDSS_TRACECLKIN_PERF6_DFSR_SRC_SEL_SRC5_FVAL                                         0x5
+#define HWIO_GCC_RPMH_SHUB_QDSS_TRACECLKIN_PERF6_DFSR_SRC_SEL_SRC6_FVAL                                         0x6
+#define HWIO_GCC_RPMH_SHUB_QDSS_TRACECLKIN_PERF6_DFSR_SRC_SEL_SRC7_FVAL                                         0x7
+#define HWIO_GCC_RPMH_SHUB_QDSS_TRACECLKIN_PERF6_DFSR_SRC_DIV_BMSK                                             0x1f
+#define HWIO_GCC_RPMH_SHUB_QDSS_TRACECLKIN_PERF6_DFSR_SRC_DIV_SHFT                                              0x0
+#define HWIO_GCC_RPMH_SHUB_QDSS_TRACECLKIN_PERF6_DFSR_SRC_DIV_BYPASS_FVAL                                       0x0
+#define HWIO_GCC_RPMH_SHUB_QDSS_TRACECLKIN_PERF6_DFSR_SRC_DIV_DIV1_FVAL                                         0x1
+#define HWIO_GCC_RPMH_SHUB_QDSS_TRACECLKIN_PERF6_DFSR_SRC_DIV_DIV1_5_FVAL                                       0x2
+#define HWIO_GCC_RPMH_SHUB_QDSS_TRACECLKIN_PERF6_DFSR_SRC_DIV_DIV2_FVAL                                         0x3
+#define HWIO_GCC_RPMH_SHUB_QDSS_TRACECLKIN_PERF6_DFSR_SRC_DIV_DIV2_5_FVAL                                       0x4
+#define HWIO_GCC_RPMH_SHUB_QDSS_TRACECLKIN_PERF6_DFSR_SRC_DIV_DIV3_FVAL                                         0x5
+#define HWIO_GCC_RPMH_SHUB_QDSS_TRACECLKIN_PERF6_DFSR_SRC_DIV_DIV3_5_FVAL                                       0x6
+#define HWIO_GCC_RPMH_SHUB_QDSS_TRACECLKIN_PERF6_DFSR_SRC_DIV_DIV4_FVAL                                         0x7
+#define HWIO_GCC_RPMH_SHUB_QDSS_TRACECLKIN_PERF6_DFSR_SRC_DIV_DIV4_5_FVAL                                       0x8
+#define HWIO_GCC_RPMH_SHUB_QDSS_TRACECLKIN_PERF6_DFSR_SRC_DIV_DIV5_FVAL                                         0x9
+#define HWIO_GCC_RPMH_SHUB_QDSS_TRACECLKIN_PERF6_DFSR_SRC_DIV_DIV5_5_FVAL                                       0xa
+#define HWIO_GCC_RPMH_SHUB_QDSS_TRACECLKIN_PERF6_DFSR_SRC_DIV_DIV6_FVAL                                         0xb
+#define HWIO_GCC_RPMH_SHUB_QDSS_TRACECLKIN_PERF6_DFSR_SRC_DIV_DIV6_5_FVAL                                       0xc
+#define HWIO_GCC_RPMH_SHUB_QDSS_TRACECLKIN_PERF6_DFSR_SRC_DIV_DIV7_FVAL                                         0xd
+#define HWIO_GCC_RPMH_SHUB_QDSS_TRACECLKIN_PERF6_DFSR_SRC_DIV_DIV7_5_FVAL                                       0xe
+#define HWIO_GCC_RPMH_SHUB_QDSS_TRACECLKIN_PERF6_DFSR_SRC_DIV_DIV8_FVAL                                         0xf
+#define HWIO_GCC_RPMH_SHUB_QDSS_TRACECLKIN_PERF6_DFSR_SRC_DIV_DIV8_5_FVAL                                      0x10
+#define HWIO_GCC_RPMH_SHUB_QDSS_TRACECLKIN_PERF6_DFSR_SRC_DIV_DIV9_FVAL                                        0x11
+#define HWIO_GCC_RPMH_SHUB_QDSS_TRACECLKIN_PERF6_DFSR_SRC_DIV_DIV9_5_FVAL                                      0x12
+#define HWIO_GCC_RPMH_SHUB_QDSS_TRACECLKIN_PERF6_DFSR_SRC_DIV_DIV10_FVAL                                       0x13
+#define HWIO_GCC_RPMH_SHUB_QDSS_TRACECLKIN_PERF6_DFSR_SRC_DIV_DIV10_5_FVAL                                     0x14
+#define HWIO_GCC_RPMH_SHUB_QDSS_TRACECLKIN_PERF6_DFSR_SRC_DIV_DIV11_FVAL                                       0x15
+#define HWIO_GCC_RPMH_SHUB_QDSS_TRACECLKIN_PERF6_DFSR_SRC_DIV_DIV11_5_FVAL                                     0x16
+#define HWIO_GCC_RPMH_SHUB_QDSS_TRACECLKIN_PERF6_DFSR_SRC_DIV_DIV12_FVAL                                       0x17
+#define HWIO_GCC_RPMH_SHUB_QDSS_TRACECLKIN_PERF6_DFSR_SRC_DIV_DIV12_5_FVAL                                     0x18
+#define HWIO_GCC_RPMH_SHUB_QDSS_TRACECLKIN_PERF6_DFSR_SRC_DIV_DIV13_FVAL                                       0x19
+#define HWIO_GCC_RPMH_SHUB_QDSS_TRACECLKIN_PERF6_DFSR_SRC_DIV_DIV13_5_FVAL                                     0x1a
+#define HWIO_GCC_RPMH_SHUB_QDSS_TRACECLKIN_PERF6_DFSR_SRC_DIV_DIV14_FVAL                                       0x1b
+#define HWIO_GCC_RPMH_SHUB_QDSS_TRACECLKIN_PERF6_DFSR_SRC_DIV_DIV14_5_FVAL                                     0x1c
+#define HWIO_GCC_RPMH_SHUB_QDSS_TRACECLKIN_PERF6_DFSR_SRC_DIV_DIV15_FVAL                                       0x1d
+#define HWIO_GCC_RPMH_SHUB_QDSS_TRACECLKIN_PERF6_DFSR_SRC_DIV_DIV15_5_FVAL                                     0x1e
+#define HWIO_GCC_RPMH_SHUB_QDSS_TRACECLKIN_PERF6_DFSR_SRC_DIV_DIV16_FVAL                                       0x1f
+
+#define HWIO_GCC_RPMH_SHUB_QDSS_TRACECLKIN_PERF7_DFSR_ADDR                                               (GCC_CLK_CTL_REG_REG_BASE      + 0x00006194)
+#define HWIO_GCC_RPMH_SHUB_QDSS_TRACECLKIN_PERF7_DFSR_PHYS                                               (GCC_CLK_CTL_REG_REG_BASE_PHYS + 0x00006194)
+#define HWIO_GCC_RPMH_SHUB_QDSS_TRACECLKIN_PERF7_DFSR_OFFS                                               (GCC_CLK_CTL_REG_REG_BASE_OFFS + 0x00006194)
+#define HWIO_GCC_RPMH_SHUB_QDSS_TRACECLKIN_PERF7_DFSR_RMSK                                                    0x71f
+#define HWIO_GCC_RPMH_SHUB_QDSS_TRACECLKIN_PERF7_DFSR_ATTR                                                      0x3
+#define HWIO_GCC_RPMH_SHUB_QDSS_TRACECLKIN_PERF7_DFSR_IN          \
+        in_dword_masked(HWIO_GCC_RPMH_SHUB_QDSS_TRACECLKIN_PERF7_DFSR_ADDR, HWIO_GCC_RPMH_SHUB_QDSS_TRACECLKIN_PERF7_DFSR_RMSK)
+#define HWIO_GCC_RPMH_SHUB_QDSS_TRACECLKIN_PERF7_DFSR_INM(m)      \
+        in_dword_masked(HWIO_GCC_RPMH_SHUB_QDSS_TRACECLKIN_PERF7_DFSR_ADDR, m)
+#define HWIO_GCC_RPMH_SHUB_QDSS_TRACECLKIN_PERF7_DFSR_OUT(v)      \
+        out_dword(HWIO_GCC_RPMH_SHUB_QDSS_TRACECLKIN_PERF7_DFSR_ADDR,v)
+#define HWIO_GCC_RPMH_SHUB_QDSS_TRACECLKIN_PERF7_DFSR_OUTM(m,v) \
+        out_dword_masked_ns(HWIO_GCC_RPMH_SHUB_QDSS_TRACECLKIN_PERF7_DFSR_ADDR,m,v,HWIO_GCC_RPMH_SHUB_QDSS_TRACECLKIN_PERF7_DFSR_IN)
+#define HWIO_GCC_RPMH_SHUB_QDSS_TRACECLKIN_PERF7_DFSR_SRC_SEL_BMSK                                            0x700
+#define HWIO_GCC_RPMH_SHUB_QDSS_TRACECLKIN_PERF7_DFSR_SRC_SEL_SHFT                                              0x8
+#define HWIO_GCC_RPMH_SHUB_QDSS_TRACECLKIN_PERF7_DFSR_SRC_SEL_SRC0_FVAL                                         0x0
+#define HWIO_GCC_RPMH_SHUB_QDSS_TRACECLKIN_PERF7_DFSR_SRC_SEL_SRC1_FVAL                                         0x1
+#define HWIO_GCC_RPMH_SHUB_QDSS_TRACECLKIN_PERF7_DFSR_SRC_SEL_SRC2_FVAL                                         0x2
+#define HWIO_GCC_RPMH_SHUB_QDSS_TRACECLKIN_PERF7_DFSR_SRC_SEL_SRC3_FVAL                                         0x3
+#define HWIO_GCC_RPMH_SHUB_QDSS_TRACECLKIN_PERF7_DFSR_SRC_SEL_SRC4_FVAL                                         0x4
+#define HWIO_GCC_RPMH_SHUB_QDSS_TRACECLKIN_PERF7_DFSR_SRC_SEL_SRC5_FVAL                                         0x5
+#define HWIO_GCC_RPMH_SHUB_QDSS_TRACECLKIN_PERF7_DFSR_SRC_SEL_SRC6_FVAL                                         0x6
+#define HWIO_GCC_RPMH_SHUB_QDSS_TRACECLKIN_PERF7_DFSR_SRC_SEL_SRC7_FVAL                                         0x7
+#define HWIO_GCC_RPMH_SHUB_QDSS_TRACECLKIN_PERF7_DFSR_SRC_DIV_BMSK                                             0x1f
+#define HWIO_GCC_RPMH_SHUB_QDSS_TRACECLKIN_PERF7_DFSR_SRC_DIV_SHFT                                              0x0
+#define HWIO_GCC_RPMH_SHUB_QDSS_TRACECLKIN_PERF7_DFSR_SRC_DIV_BYPASS_FVAL                                       0x0
+#define HWIO_GCC_RPMH_SHUB_QDSS_TRACECLKIN_PERF7_DFSR_SRC_DIV_DIV1_FVAL                                         0x1
+#define HWIO_GCC_RPMH_SHUB_QDSS_TRACECLKIN_PERF7_DFSR_SRC_DIV_DIV1_5_FVAL                                       0x2
+#define HWIO_GCC_RPMH_SHUB_QDSS_TRACECLKIN_PERF7_DFSR_SRC_DIV_DIV2_FVAL                                         0x3
+#define HWIO_GCC_RPMH_SHUB_QDSS_TRACECLKIN_PERF7_DFSR_SRC_DIV_DIV2_5_FVAL                                       0x4
+#define HWIO_GCC_RPMH_SHUB_QDSS_TRACECLKIN_PERF7_DFSR_SRC_DIV_DIV3_FVAL                                         0x5
+#define HWIO_GCC_RPMH_SHUB_QDSS_TRACECLKIN_PERF7_DFSR_SRC_DIV_DIV3_5_FVAL                                       0x6
+#define HWIO_GCC_RPMH_SHUB_QDSS_TRACECLKIN_PERF7_DFSR_SRC_DIV_DIV4_FVAL                                         0x7
+#define HWIO_GCC_RPMH_SHUB_QDSS_TRACECLKIN_PERF7_DFSR_SRC_DIV_DIV4_5_FVAL                                       0x8
+#define HWIO_GCC_RPMH_SHUB_QDSS_TRACECLKIN_PERF7_DFSR_SRC_DIV_DIV5_FVAL                                         0x9
+#define HWIO_GCC_RPMH_SHUB_QDSS_TRACECLKIN_PERF7_DFSR_SRC_DIV_DIV5_5_FVAL                                       0xa
+#define HWIO_GCC_RPMH_SHUB_QDSS_TRACECLKIN_PERF7_DFSR_SRC_DIV_DIV6_FVAL                                         0xb
+#define HWIO_GCC_RPMH_SHUB_QDSS_TRACECLKIN_PERF7_DFSR_SRC_DIV_DIV6_5_FVAL                                       0xc
+#define HWIO_GCC_RPMH_SHUB_QDSS_TRACECLKIN_PERF7_DFSR_SRC_DIV_DIV7_FVAL                                         0xd
+#define HWIO_GCC_RPMH_SHUB_QDSS_TRACECLKIN_PERF7_DFSR_SRC_DIV_DIV7_5_FVAL                                       0xe
+#define HWIO_GCC_RPMH_SHUB_QDSS_TRACECLKIN_PERF7_DFSR_SRC_DIV_DIV8_FVAL                                         0xf
+#define HWIO_GCC_RPMH_SHUB_QDSS_TRACECLKIN_PERF7_DFSR_SRC_DIV_DIV8_5_FVAL                                      0x10
+#define HWIO_GCC_RPMH_SHUB_QDSS_TRACECLKIN_PERF7_DFSR_SRC_DIV_DIV9_FVAL                                        0x11
+#define HWIO_GCC_RPMH_SHUB_QDSS_TRACECLKIN_PERF7_DFSR_SRC_DIV_DIV9_5_FVAL                                      0x12
+#define HWIO_GCC_RPMH_SHUB_QDSS_TRACECLKIN_PERF7_DFSR_SRC_DIV_DIV10_FVAL                                       0x13
+#define HWIO_GCC_RPMH_SHUB_QDSS_TRACECLKIN_PERF7_DFSR_SRC_DIV_DIV10_5_FVAL                                     0x14
+#define HWIO_GCC_RPMH_SHUB_QDSS_TRACECLKIN_PERF7_DFSR_SRC_DIV_DIV11_FVAL                                       0x15
+#define HWIO_GCC_RPMH_SHUB_QDSS_TRACECLKIN_PERF7_DFSR_SRC_DIV_DIV11_5_FVAL                                     0x16
+#define HWIO_GCC_RPMH_SHUB_QDSS_TRACECLKIN_PERF7_DFSR_SRC_DIV_DIV12_FVAL                                       0x17
+#define HWIO_GCC_RPMH_SHUB_QDSS_TRACECLKIN_PERF7_DFSR_SRC_DIV_DIV12_5_FVAL                                     0x18
+#define HWIO_GCC_RPMH_SHUB_QDSS_TRACECLKIN_PERF7_DFSR_SRC_DIV_DIV13_FVAL                                       0x19
+#define HWIO_GCC_RPMH_SHUB_QDSS_TRACECLKIN_PERF7_DFSR_SRC_DIV_DIV13_5_FVAL                                     0x1a
+#define HWIO_GCC_RPMH_SHUB_QDSS_TRACECLKIN_PERF7_DFSR_SRC_DIV_DIV14_FVAL                                       0x1b
+#define HWIO_GCC_RPMH_SHUB_QDSS_TRACECLKIN_PERF7_DFSR_SRC_DIV_DIV14_5_FVAL                                     0x1c
+#define HWIO_GCC_RPMH_SHUB_QDSS_TRACECLKIN_PERF7_DFSR_SRC_DIV_DIV15_FVAL                                       0x1d
+#define HWIO_GCC_RPMH_SHUB_QDSS_TRACECLKIN_PERF7_DFSR_SRC_DIV_DIV15_5_FVAL                                     0x1e
+#define HWIO_GCC_RPMH_SHUB_QDSS_TRACECLKIN_PERF7_DFSR_SRC_DIV_DIV16_FVAL                                       0x1f
+
+#define HWIO_GCC_RPMH_SHUB_QDSS_TRACECLKIN_PERF8_DFSR_ADDR                                               (GCC_CLK_CTL_REG_REG_BASE      + 0x00006198)
+#define HWIO_GCC_RPMH_SHUB_QDSS_TRACECLKIN_PERF8_DFSR_PHYS                                               (GCC_CLK_CTL_REG_REG_BASE_PHYS + 0x00006198)
+#define HWIO_GCC_RPMH_SHUB_QDSS_TRACECLKIN_PERF8_DFSR_OFFS                                               (GCC_CLK_CTL_REG_REG_BASE_OFFS + 0x00006198)
+#define HWIO_GCC_RPMH_SHUB_QDSS_TRACECLKIN_PERF8_DFSR_RMSK                                                    0x71f
+#define HWIO_GCC_RPMH_SHUB_QDSS_TRACECLKIN_PERF8_DFSR_ATTR                                                      0x3
+#define HWIO_GCC_RPMH_SHUB_QDSS_TRACECLKIN_PERF8_DFSR_IN          \
+        in_dword_masked(HWIO_GCC_RPMH_SHUB_QDSS_TRACECLKIN_PERF8_DFSR_ADDR, HWIO_GCC_RPMH_SHUB_QDSS_TRACECLKIN_PERF8_DFSR_RMSK)
+#define HWIO_GCC_RPMH_SHUB_QDSS_TRACECLKIN_PERF8_DFSR_INM(m)      \
+        in_dword_masked(HWIO_GCC_RPMH_SHUB_QDSS_TRACECLKIN_PERF8_DFSR_ADDR, m)
+#define HWIO_GCC_RPMH_SHUB_QDSS_TRACECLKIN_PERF8_DFSR_OUT(v)      \
+        out_dword(HWIO_GCC_RPMH_SHUB_QDSS_TRACECLKIN_PERF8_DFSR_ADDR,v)
+#define HWIO_GCC_RPMH_SHUB_QDSS_TRACECLKIN_PERF8_DFSR_OUTM(m,v) \
+        out_dword_masked_ns(HWIO_GCC_RPMH_SHUB_QDSS_TRACECLKIN_PERF8_DFSR_ADDR,m,v,HWIO_GCC_RPMH_SHUB_QDSS_TRACECLKIN_PERF8_DFSR_IN)
+#define HWIO_GCC_RPMH_SHUB_QDSS_TRACECLKIN_PERF8_DFSR_SRC_SEL_BMSK                                            0x700
+#define HWIO_GCC_RPMH_SHUB_QDSS_TRACECLKIN_PERF8_DFSR_SRC_SEL_SHFT                                              0x8
+#define HWIO_GCC_RPMH_SHUB_QDSS_TRACECLKIN_PERF8_DFSR_SRC_SEL_SRC0_FVAL                                         0x0
+#define HWIO_GCC_RPMH_SHUB_QDSS_TRACECLKIN_PERF8_DFSR_SRC_SEL_SRC1_FVAL                                         0x1
+#define HWIO_GCC_RPMH_SHUB_QDSS_TRACECLKIN_PERF8_DFSR_SRC_SEL_SRC2_FVAL                                         0x2
+#define HWIO_GCC_RPMH_SHUB_QDSS_TRACECLKIN_PERF8_DFSR_SRC_SEL_SRC3_FVAL                                         0x3
+#define HWIO_GCC_RPMH_SHUB_QDSS_TRACECLKIN_PERF8_DFSR_SRC_SEL_SRC4_FVAL                                         0x4
+#define HWIO_GCC_RPMH_SHUB_QDSS_TRACECLKIN_PERF8_DFSR_SRC_SEL_SRC5_FVAL                                         0x5
+#define HWIO_GCC_RPMH_SHUB_QDSS_TRACECLKIN_PERF8_DFSR_SRC_SEL_SRC6_FVAL                                         0x6
+#define HWIO_GCC_RPMH_SHUB_QDSS_TRACECLKIN_PERF8_DFSR_SRC_SEL_SRC7_FVAL                                         0x7
+#define HWIO_GCC_RPMH_SHUB_QDSS_TRACECLKIN_PERF8_DFSR_SRC_DIV_BMSK                                             0x1f
+#define HWIO_GCC_RPMH_SHUB_QDSS_TRACECLKIN_PERF8_DFSR_SRC_DIV_SHFT                                              0x0
+#define HWIO_GCC_RPMH_SHUB_QDSS_TRACECLKIN_PERF8_DFSR_SRC_DIV_BYPASS_FVAL                                       0x0
+#define HWIO_GCC_RPMH_SHUB_QDSS_TRACECLKIN_PERF8_DFSR_SRC_DIV_DIV1_FVAL                                         0x1
+#define HWIO_GCC_RPMH_SHUB_QDSS_TRACECLKIN_PERF8_DFSR_SRC_DIV_DIV1_5_FVAL                                       0x2
+#define HWIO_GCC_RPMH_SHUB_QDSS_TRACECLKIN_PERF8_DFSR_SRC_DIV_DIV2_FVAL                                         0x3
+#define HWIO_GCC_RPMH_SHUB_QDSS_TRACECLKIN_PERF8_DFSR_SRC_DIV_DIV2_5_FVAL                                       0x4
+#define HWIO_GCC_RPMH_SHUB_QDSS_TRACECLKIN_PERF8_DFSR_SRC_DIV_DIV3_FVAL                                         0x5
+#define HWIO_GCC_RPMH_SHUB_QDSS_TRACECLKIN_PERF8_DFSR_SRC_DIV_DIV3_5_FVAL                                       0x6
+#define HWIO_GCC_RPMH_SHUB_QDSS_TRACECLKIN_PERF8_DFSR_SRC_DIV_DIV4_FVAL                                         0x7
+#define HWIO_GCC_RPMH_SHUB_QDSS_TRACECLKIN_PERF8_DFSR_SRC_DIV_DIV4_5_FVAL                                       0x8
+#define HWIO_GCC_RPMH_SHUB_QDSS_TRACECLKIN_PERF8_DFSR_SRC_DIV_DIV5_FVAL                                         0x9
+#define HWIO_GCC_RPMH_SHUB_QDSS_TRACECLKIN_PERF8_DFSR_SRC_DIV_DIV5_5_FVAL                                       0xa
+#define HWIO_GCC_RPMH_SHUB_QDSS_TRACECLKIN_PERF8_DFSR_SRC_DIV_DIV6_FVAL                                         0xb
+#define HWIO_GCC_RPMH_SHUB_QDSS_TRACECLKIN_PERF8_DFSR_SRC_DIV_DIV6_5_FVAL                                       0xc
+#define HWIO_GCC_RPMH_SHUB_QDSS_TRACECLKIN_PERF8_DFSR_SRC_DIV_DIV7_FVAL                                         0xd
+#define HWIO_GCC_RPMH_SHUB_QDSS_TRACECLKIN_PERF8_DFSR_SRC_DIV_DIV7_5_FVAL                                       0xe
+#define HWIO_GCC_RPMH_SHUB_QDSS_TRACECLKIN_PERF8_DFSR_SRC_DIV_DIV8_FVAL                                         0xf
+#define HWIO_GCC_RPMH_SHUB_QDSS_TRACECLKIN_PERF8_DFSR_SRC_DIV_DIV8_5_FVAL                                      0x10
+#define HWIO_GCC_RPMH_SHUB_QDSS_TRACECLKIN_PERF8_DFSR_SRC_DIV_DIV9_FVAL                                        0x11
+#define HWIO_GCC_RPMH_SHUB_QDSS_TRACECLKIN_PERF8_DFSR_SRC_DIV_DIV9_5_FVAL                                      0x12
+#define HWIO_GCC_RPMH_SHUB_QDSS_TRACECLKIN_PERF8_DFSR_SRC_DIV_DIV10_FVAL                                       0x13
+#define HWIO_GCC_RPMH_SHUB_QDSS_TRACECLKIN_PERF8_DFSR_SRC_DIV_DIV10_5_FVAL                                     0x14
+#define HWIO_GCC_RPMH_SHUB_QDSS_TRACECLKIN_PERF8_DFSR_SRC_DIV_DIV11_FVAL                                       0x15
+#define HWIO_GCC_RPMH_SHUB_QDSS_TRACECLKIN_PERF8_DFSR_SRC_DIV_DIV11_5_FVAL                                     0x16
+#define HWIO_GCC_RPMH_SHUB_QDSS_TRACECLKIN_PERF8_DFSR_SRC_DIV_DIV12_FVAL                                       0x17
+#define HWIO_GCC_RPMH_SHUB_QDSS_TRACECLKIN_PERF8_DFSR_SRC_DIV_DIV12_5_FVAL                                     0x18
+#define HWIO_GCC_RPMH_SHUB_QDSS_TRACECLKIN_PERF8_DFSR_SRC_DIV_DIV13_FVAL                                       0x19
+#define HWIO_GCC_RPMH_SHUB_QDSS_TRACECLKIN_PERF8_DFSR_SRC_DIV_DIV13_5_FVAL                                     0x1a
+#define HWIO_GCC_RPMH_SHUB_QDSS_TRACECLKIN_PERF8_DFSR_SRC_DIV_DIV14_FVAL                                       0x1b
+#define HWIO_GCC_RPMH_SHUB_QDSS_TRACECLKIN_PERF8_DFSR_SRC_DIV_DIV14_5_FVAL                                     0x1c
+#define HWIO_GCC_RPMH_SHUB_QDSS_TRACECLKIN_PERF8_DFSR_SRC_DIV_DIV15_FVAL                                       0x1d
+#define HWIO_GCC_RPMH_SHUB_QDSS_TRACECLKIN_PERF8_DFSR_SRC_DIV_DIV15_5_FVAL                                     0x1e
+#define HWIO_GCC_RPMH_SHUB_QDSS_TRACECLKIN_PERF8_DFSR_SRC_DIV_DIV16_FVAL                                       0x1f
+
+#define HWIO_GCC_RPMH_SHUB_QDSS_TRACECLKIN_PERF9_DFSR_ADDR                                               (GCC_CLK_CTL_REG_REG_BASE      + 0x0000619c)
+#define HWIO_GCC_RPMH_SHUB_QDSS_TRACECLKIN_PERF9_DFSR_PHYS                                               (GCC_CLK_CTL_REG_REG_BASE_PHYS + 0x0000619c)
+#define HWIO_GCC_RPMH_SHUB_QDSS_TRACECLKIN_PERF9_DFSR_OFFS                                               (GCC_CLK_CTL_REG_REG_BASE_OFFS + 0x0000619c)
+#define HWIO_GCC_RPMH_SHUB_QDSS_TRACECLKIN_PERF9_DFSR_RMSK                                                    0x71f
+#define HWIO_GCC_RPMH_SHUB_QDSS_TRACECLKIN_PERF9_DFSR_ATTR                                                      0x3
+#define HWIO_GCC_RPMH_SHUB_QDSS_TRACECLKIN_PERF9_DFSR_IN          \
+        in_dword_masked(HWIO_GCC_RPMH_SHUB_QDSS_TRACECLKIN_PERF9_DFSR_ADDR, HWIO_GCC_RPMH_SHUB_QDSS_TRACECLKIN_PERF9_DFSR_RMSK)
+#define HWIO_GCC_RPMH_SHUB_QDSS_TRACECLKIN_PERF9_DFSR_INM(m)      \
+        in_dword_masked(HWIO_GCC_RPMH_SHUB_QDSS_TRACECLKIN_PERF9_DFSR_ADDR, m)
+#define HWIO_GCC_RPMH_SHUB_QDSS_TRACECLKIN_PERF9_DFSR_OUT(v)      \
+        out_dword(HWIO_GCC_RPMH_SHUB_QDSS_TRACECLKIN_PERF9_DFSR_ADDR,v)
+#define HWIO_GCC_RPMH_SHUB_QDSS_TRACECLKIN_PERF9_DFSR_OUTM(m,v) \
+        out_dword_masked_ns(HWIO_GCC_RPMH_SHUB_QDSS_TRACECLKIN_PERF9_DFSR_ADDR,m,v,HWIO_GCC_RPMH_SHUB_QDSS_TRACECLKIN_PERF9_DFSR_IN)
+#define HWIO_GCC_RPMH_SHUB_QDSS_TRACECLKIN_PERF9_DFSR_SRC_SEL_BMSK                                            0x700
+#define HWIO_GCC_RPMH_SHUB_QDSS_TRACECLKIN_PERF9_DFSR_SRC_SEL_SHFT                                              0x8
+#define HWIO_GCC_RPMH_SHUB_QDSS_TRACECLKIN_PERF9_DFSR_SRC_SEL_SRC0_FVAL                                         0x0
+#define HWIO_GCC_RPMH_SHUB_QDSS_TRACECLKIN_PERF9_DFSR_SRC_SEL_SRC1_FVAL                                         0x1
+#define HWIO_GCC_RPMH_SHUB_QDSS_TRACECLKIN_PERF9_DFSR_SRC_SEL_SRC2_FVAL                                         0x2
+#define HWIO_GCC_RPMH_SHUB_QDSS_TRACECLKIN_PERF9_DFSR_SRC_SEL_SRC3_FVAL                                         0x3
+#define HWIO_GCC_RPMH_SHUB_QDSS_TRACECLKIN_PERF9_DFSR_SRC_SEL_SRC4_FVAL                                         0x4
+#define HWIO_GCC_RPMH_SHUB_QDSS_TRACECLKIN_PERF9_DFSR_SRC_SEL_SRC5_FVAL                                         0x5
+#define HWIO_GCC_RPMH_SHUB_QDSS_TRACECLKIN_PERF9_DFSR_SRC_SEL_SRC6_FVAL                                         0x6
+#define HWIO_GCC_RPMH_SHUB_QDSS_TRACECLKIN_PERF9_DFSR_SRC_SEL_SRC7_FVAL                                         0x7
+#define HWIO_GCC_RPMH_SHUB_QDSS_TRACECLKIN_PERF9_DFSR_SRC_DIV_BMSK                                             0x1f
+#define HWIO_GCC_RPMH_SHUB_QDSS_TRACECLKIN_PERF9_DFSR_SRC_DIV_SHFT                                              0x0
+#define HWIO_GCC_RPMH_SHUB_QDSS_TRACECLKIN_PERF9_DFSR_SRC_DIV_BYPASS_FVAL                                       0x0
+#define HWIO_GCC_RPMH_SHUB_QDSS_TRACECLKIN_PERF9_DFSR_SRC_DIV_DIV1_FVAL                                         0x1
+#define HWIO_GCC_RPMH_SHUB_QDSS_TRACECLKIN_PERF9_DFSR_SRC_DIV_DIV1_5_FVAL                                       0x2
+#define HWIO_GCC_RPMH_SHUB_QDSS_TRACECLKIN_PERF9_DFSR_SRC_DIV_DIV2_FVAL                                         0x3
+#define HWIO_GCC_RPMH_SHUB_QDSS_TRACECLKIN_PERF9_DFSR_SRC_DIV_DIV2_5_FVAL                                       0x4
+#define HWIO_GCC_RPMH_SHUB_QDSS_TRACECLKIN_PERF9_DFSR_SRC_DIV_DIV3_FVAL                                         0x5
+#define HWIO_GCC_RPMH_SHUB_QDSS_TRACECLKIN_PERF9_DFSR_SRC_DIV_DIV3_5_FVAL                                       0x6
+#define HWIO_GCC_RPMH_SHUB_QDSS_TRACECLKIN_PERF9_DFSR_SRC_DIV_DIV4_FVAL                                         0x7
+#define HWIO_GCC_RPMH_SHUB_QDSS_TRACECLKIN_PERF9_DFSR_SRC_DIV_DIV4_5_FVAL                                       0x8
+#define HWIO_GCC_RPMH_SHUB_QDSS_TRACECLKIN_PERF9_DFSR_SRC_DIV_DIV5_FVAL                                         0x9
+#define HWIO_GCC_RPMH_SHUB_QDSS_TRACECLKIN_PERF9_DFSR_SRC_DIV_DIV5_5_FVAL                                       0xa
+#define HWIO_GCC_RPMH_SHUB_QDSS_TRACECLKIN_PERF9_DFSR_SRC_DIV_DIV6_FVAL                                         0xb
+#define HWIO_GCC_RPMH_SHUB_QDSS_TRACECLKIN_PERF9_DFSR_SRC_DIV_DIV6_5_FVAL                                       0xc
+#define HWIO_GCC_RPMH_SHUB_QDSS_TRACECLKIN_PERF9_DFSR_SRC_DIV_DIV7_FVAL                                         0xd
+#define HWIO_GCC_RPMH_SHUB_QDSS_TRACECLKIN_PERF9_DFSR_SRC_DIV_DIV7_5_FVAL                                       0xe
+#define HWIO_GCC_RPMH_SHUB_QDSS_TRACECLKIN_PERF9_DFSR_SRC_DIV_DIV8_FVAL                                         0xf
+#define HWIO_GCC_RPMH_SHUB_QDSS_TRACECLKIN_PERF9_DFSR_SRC_DIV_DIV8_5_FVAL                                      0x10
+#define HWIO_GCC_RPMH_SHUB_QDSS_TRACECLKIN_PERF9_DFSR_SRC_DIV_DIV9_FVAL                                        0x11
+#define HWIO_GCC_RPMH_SHUB_QDSS_TRACECLKIN_PERF9_DFSR_SRC_DIV_DIV9_5_FVAL                                      0x12
+#define HWIO_GCC_RPMH_SHUB_QDSS_TRACECLKIN_PERF9_DFSR_SRC_DIV_DIV10_FVAL                                       0x13
+#define HWIO_GCC_RPMH_SHUB_QDSS_TRACECLKIN_PERF9_DFSR_SRC_DIV_DIV10_5_FVAL                                     0x14
+#define HWIO_GCC_RPMH_SHUB_QDSS_TRACECLKIN_PERF9_DFSR_SRC_DIV_DIV11_FVAL                                       0x15
+#define HWIO_GCC_RPMH_SHUB_QDSS_TRACECLKIN_PERF9_DFSR_SRC_DIV_DIV11_5_FVAL                                     0x16
+#define HWIO_GCC_RPMH_SHUB_QDSS_TRACECLKIN_PERF9_DFSR_SRC_DIV_DIV12_FVAL                                       0x17
+#define HWIO_GCC_RPMH_SHUB_QDSS_TRACECLKIN_PERF9_DFSR_SRC_DIV_DIV12_5_FVAL                                     0x18
+#define HWIO_GCC_RPMH_SHUB_QDSS_TRACECLKIN_PERF9_DFSR_SRC_DIV_DIV13_FVAL                                       0x19
+#define HWIO_GCC_RPMH_SHUB_QDSS_TRACECLKIN_PERF9_DFSR_SRC_DIV_DIV13_5_FVAL                                     0x1a
+#define HWIO_GCC_RPMH_SHUB_QDSS_TRACECLKIN_PERF9_DFSR_SRC_DIV_DIV14_FVAL                                       0x1b
+#define HWIO_GCC_RPMH_SHUB_QDSS_TRACECLKIN_PERF9_DFSR_SRC_DIV_DIV14_5_FVAL                                     0x1c
+#define HWIO_GCC_RPMH_SHUB_QDSS_TRACECLKIN_PERF9_DFSR_SRC_DIV_DIV15_FVAL                                       0x1d
+#define HWIO_GCC_RPMH_SHUB_QDSS_TRACECLKIN_PERF9_DFSR_SRC_DIV_DIV15_5_FVAL                                     0x1e
+#define HWIO_GCC_RPMH_SHUB_QDSS_TRACECLKIN_PERF9_DFSR_SRC_DIV_DIV16_FVAL                                       0x1f
+
+#define HWIO_GCC_RPMH_SHUB_QDSS_TRACECLKIN_PERF10_DFSR_ADDR                                              (GCC_CLK_CTL_REG_REG_BASE      + 0x000061a0)
+#define HWIO_GCC_RPMH_SHUB_QDSS_TRACECLKIN_PERF10_DFSR_PHYS                                              (GCC_CLK_CTL_REG_REG_BASE_PHYS + 0x000061a0)
+#define HWIO_GCC_RPMH_SHUB_QDSS_TRACECLKIN_PERF10_DFSR_OFFS                                              (GCC_CLK_CTL_REG_REG_BASE_OFFS + 0x000061a0)
+#define HWIO_GCC_RPMH_SHUB_QDSS_TRACECLKIN_PERF10_DFSR_RMSK                                                   0x71f
+#define HWIO_GCC_RPMH_SHUB_QDSS_TRACECLKIN_PERF10_DFSR_ATTR                                                     0x3
+#define HWIO_GCC_RPMH_SHUB_QDSS_TRACECLKIN_PERF10_DFSR_IN          \
+        in_dword_masked(HWIO_GCC_RPMH_SHUB_QDSS_TRACECLKIN_PERF10_DFSR_ADDR, HWIO_GCC_RPMH_SHUB_QDSS_TRACECLKIN_PERF10_DFSR_RMSK)
+#define HWIO_GCC_RPMH_SHUB_QDSS_TRACECLKIN_PERF10_DFSR_INM(m)      \
+        in_dword_masked(HWIO_GCC_RPMH_SHUB_QDSS_TRACECLKIN_PERF10_DFSR_ADDR, m)
+#define HWIO_GCC_RPMH_SHUB_QDSS_TRACECLKIN_PERF10_DFSR_OUT(v)      \
+        out_dword(HWIO_GCC_RPMH_SHUB_QDSS_TRACECLKIN_PERF10_DFSR_ADDR,v)
+#define HWIO_GCC_RPMH_SHUB_QDSS_TRACECLKIN_PERF10_DFSR_OUTM(m,v) \
+        out_dword_masked_ns(HWIO_GCC_RPMH_SHUB_QDSS_TRACECLKIN_PERF10_DFSR_ADDR,m,v,HWIO_GCC_RPMH_SHUB_QDSS_TRACECLKIN_PERF10_DFSR_IN)
+#define HWIO_GCC_RPMH_SHUB_QDSS_TRACECLKIN_PERF10_DFSR_SRC_SEL_BMSK                                           0x700
+#define HWIO_GCC_RPMH_SHUB_QDSS_TRACECLKIN_PERF10_DFSR_SRC_SEL_SHFT                                             0x8
+#define HWIO_GCC_RPMH_SHUB_QDSS_TRACECLKIN_PERF10_DFSR_SRC_SEL_SRC0_FVAL                                        0x0
+#define HWIO_GCC_RPMH_SHUB_QDSS_TRACECLKIN_PERF10_DFSR_SRC_SEL_SRC1_FVAL                                        0x1
+#define HWIO_GCC_RPMH_SHUB_QDSS_TRACECLKIN_PERF10_DFSR_SRC_SEL_SRC2_FVAL                                        0x2
+#define HWIO_GCC_RPMH_SHUB_QDSS_TRACECLKIN_PERF10_DFSR_SRC_SEL_SRC3_FVAL                                        0x3
+#define HWIO_GCC_RPMH_SHUB_QDSS_TRACECLKIN_PERF10_DFSR_SRC_SEL_SRC4_FVAL                                        0x4
+#define HWIO_GCC_RPMH_SHUB_QDSS_TRACECLKIN_PERF10_DFSR_SRC_SEL_SRC5_FVAL                                        0x5
+#define HWIO_GCC_RPMH_SHUB_QDSS_TRACECLKIN_PERF10_DFSR_SRC_SEL_SRC6_FVAL                                        0x6
+#define HWIO_GCC_RPMH_SHUB_QDSS_TRACECLKIN_PERF10_DFSR_SRC_SEL_SRC7_FVAL                                        0x7
+#define HWIO_GCC_RPMH_SHUB_QDSS_TRACECLKIN_PERF10_DFSR_SRC_DIV_BMSK                                            0x1f
+#define HWIO_GCC_RPMH_SHUB_QDSS_TRACECLKIN_PERF10_DFSR_SRC_DIV_SHFT                                             0x0
+#define HWIO_GCC_RPMH_SHUB_QDSS_TRACECLKIN_PERF10_DFSR_SRC_DIV_BYPASS_FVAL                                      0x0
+#define HWIO_GCC_RPMH_SHUB_QDSS_TRACECLKIN_PERF10_DFSR_SRC_DIV_DIV1_FVAL                                        0x1
+#define HWIO_GCC_RPMH_SHUB_QDSS_TRACECLKIN_PERF10_DFSR_SRC_DIV_DIV1_5_FVAL                                      0x2
+#define HWIO_GCC_RPMH_SHUB_QDSS_TRACECLKIN_PERF10_DFSR_SRC_DIV_DIV2_FVAL                                        0x3
+#define HWIO_GCC_RPMH_SHUB_QDSS_TRACECLKIN_PERF10_DFSR_SRC_DIV_DIV2_5_FVAL                                      0x4
+#define HWIO_GCC_RPMH_SHUB_QDSS_TRACECLKIN_PERF10_DFSR_SRC_DIV_DIV3_FVAL                                        0x5
+#define HWIO_GCC_RPMH_SHUB_QDSS_TRACECLKIN_PERF10_DFSR_SRC_DIV_DIV3_5_FVAL                                      0x6
+#define HWIO_GCC_RPMH_SHUB_QDSS_TRACECLKIN_PERF10_DFSR_SRC_DIV_DIV4_FVAL                                        0x7
+#define HWIO_GCC_RPMH_SHUB_QDSS_TRACECLKIN_PERF10_DFSR_SRC_DIV_DIV4_5_FVAL                                      0x8
+#define HWIO_GCC_RPMH_SHUB_QDSS_TRACECLKIN_PERF10_DFSR_SRC_DIV_DIV5_FVAL                                        0x9
+#define HWIO_GCC_RPMH_SHUB_QDSS_TRACECLKIN_PERF10_DFSR_SRC_DIV_DIV5_5_FVAL                                      0xa
+#define HWIO_GCC_RPMH_SHUB_QDSS_TRACECLKIN_PERF10_DFSR_SRC_DIV_DIV6_FVAL                                        0xb
+#define HWIO_GCC_RPMH_SHUB_QDSS_TRACECLKIN_PERF10_DFSR_SRC_DIV_DIV6_5_FVAL                                      0xc
+#define HWIO_GCC_RPMH_SHUB_QDSS_TRACECLKIN_PERF10_DFSR_SRC_DIV_DIV7_FVAL                                        0xd
+#define HWIO_GCC_RPMH_SHUB_QDSS_TRACECLKIN_PERF10_DFSR_SRC_DIV_DIV7_5_FVAL                                      0xe
+#define HWIO_GCC_RPMH_SHUB_QDSS_TRACECLKIN_PERF10_DFSR_SRC_DIV_DIV8_FVAL                                        0xf
+#define HWIO_GCC_RPMH_SHUB_QDSS_TRACECLKIN_PERF10_DFSR_SRC_DIV_DIV8_5_FVAL                                     0x10
+#define HWIO_GCC_RPMH_SHUB_QDSS_TRACECLKIN_PERF10_DFSR_SRC_DIV_DIV9_FVAL                                       0x11
+#define HWIO_GCC_RPMH_SHUB_QDSS_TRACECLKIN_PERF10_DFSR_SRC_DIV_DIV9_5_FVAL                                     0x12
+#define HWIO_GCC_RPMH_SHUB_QDSS_TRACECLKIN_PERF10_DFSR_SRC_DIV_DIV10_FVAL                                      0x13
+#define HWIO_GCC_RPMH_SHUB_QDSS_TRACECLKIN_PERF10_DFSR_SRC_DIV_DIV10_5_FVAL                                    0x14
+#define HWIO_GCC_RPMH_SHUB_QDSS_TRACECLKIN_PERF10_DFSR_SRC_DIV_DIV11_FVAL                                      0x15
+#define HWIO_GCC_RPMH_SHUB_QDSS_TRACECLKIN_PERF10_DFSR_SRC_DIV_DIV11_5_FVAL                                    0x16
+#define HWIO_GCC_RPMH_SHUB_QDSS_TRACECLKIN_PERF10_DFSR_SRC_DIV_DIV12_FVAL                                      0x17
+#define HWIO_GCC_RPMH_SHUB_QDSS_TRACECLKIN_PERF10_DFSR_SRC_DIV_DIV12_5_FVAL                                    0x18
+#define HWIO_GCC_RPMH_SHUB_QDSS_TRACECLKIN_PERF10_DFSR_SRC_DIV_DIV13_FVAL                                      0x19
+#define HWIO_GCC_RPMH_SHUB_QDSS_TRACECLKIN_PERF10_DFSR_SRC_DIV_DIV13_5_FVAL                                    0x1a
+#define HWIO_GCC_RPMH_SHUB_QDSS_TRACECLKIN_PERF10_DFSR_SRC_DIV_DIV14_FVAL                                      0x1b
+#define HWIO_GCC_RPMH_SHUB_QDSS_TRACECLKIN_PERF10_DFSR_SRC_DIV_DIV14_5_FVAL                                    0x1c
+#define HWIO_GCC_RPMH_SHUB_QDSS_TRACECLKIN_PERF10_DFSR_SRC_DIV_DIV15_FVAL                                      0x1d
+#define HWIO_GCC_RPMH_SHUB_QDSS_TRACECLKIN_PERF10_DFSR_SRC_DIV_DIV15_5_FVAL                                    0x1e
+#define HWIO_GCC_RPMH_SHUB_QDSS_TRACECLKIN_PERF10_DFSR_SRC_DIV_DIV16_FVAL                                      0x1f
+
+#define HWIO_GCC_RPMH_SHUB_QDSS_TRACECLKIN_PERF11_DFSR_ADDR                                              (GCC_CLK_CTL_REG_REG_BASE      + 0x000061a4)
+#define HWIO_GCC_RPMH_SHUB_QDSS_TRACECLKIN_PERF11_DFSR_PHYS                                              (GCC_CLK_CTL_REG_REG_BASE_PHYS + 0x000061a4)
+#define HWIO_GCC_RPMH_SHUB_QDSS_TRACECLKIN_PERF11_DFSR_OFFS                                              (GCC_CLK_CTL_REG_REG_BASE_OFFS + 0x000061a4)
+#define HWIO_GCC_RPMH_SHUB_QDSS_TRACECLKIN_PERF11_DFSR_RMSK                                                   0x71f
+#define HWIO_GCC_RPMH_SHUB_QDSS_TRACECLKIN_PERF11_DFSR_ATTR                                                     0x3
+#define HWIO_GCC_RPMH_SHUB_QDSS_TRACECLKIN_PERF11_DFSR_IN          \
+        in_dword_masked(HWIO_GCC_RPMH_SHUB_QDSS_TRACECLKIN_PERF11_DFSR_ADDR, HWIO_GCC_RPMH_SHUB_QDSS_TRACECLKIN_PERF11_DFSR_RMSK)
+#define HWIO_GCC_RPMH_SHUB_QDSS_TRACECLKIN_PERF11_DFSR_INM(m)      \
+        in_dword_masked(HWIO_GCC_RPMH_SHUB_QDSS_TRACECLKIN_PERF11_DFSR_ADDR, m)
+#define HWIO_GCC_RPMH_SHUB_QDSS_TRACECLKIN_PERF11_DFSR_OUT(v)      \
+        out_dword(HWIO_GCC_RPMH_SHUB_QDSS_TRACECLKIN_PERF11_DFSR_ADDR,v)
+#define HWIO_GCC_RPMH_SHUB_QDSS_TRACECLKIN_PERF11_DFSR_OUTM(m,v) \
+        out_dword_masked_ns(HWIO_GCC_RPMH_SHUB_QDSS_TRACECLKIN_PERF11_DFSR_ADDR,m,v,HWIO_GCC_RPMH_SHUB_QDSS_TRACECLKIN_PERF11_DFSR_IN)
+#define HWIO_GCC_RPMH_SHUB_QDSS_TRACECLKIN_PERF11_DFSR_SRC_SEL_BMSK                                           0x700
+#define HWIO_GCC_RPMH_SHUB_QDSS_TRACECLKIN_PERF11_DFSR_SRC_SEL_SHFT                                             0x8
+#define HWIO_GCC_RPMH_SHUB_QDSS_TRACECLKIN_PERF11_DFSR_SRC_SEL_SRC0_FVAL                                        0x0
+#define HWIO_GCC_RPMH_SHUB_QDSS_TRACECLKIN_PERF11_DFSR_SRC_SEL_SRC1_FVAL                                        0x1
+#define HWIO_GCC_RPMH_SHUB_QDSS_TRACECLKIN_PERF11_DFSR_SRC_SEL_SRC2_FVAL                                        0x2
+#define HWIO_GCC_RPMH_SHUB_QDSS_TRACECLKIN_PERF11_DFSR_SRC_SEL_SRC3_FVAL                                        0x3
+#define HWIO_GCC_RPMH_SHUB_QDSS_TRACECLKIN_PERF11_DFSR_SRC_SEL_SRC4_FVAL                                        0x4
+#define HWIO_GCC_RPMH_SHUB_QDSS_TRACECLKIN_PERF11_DFSR_SRC_SEL_SRC5_FVAL                                        0x5
+#define HWIO_GCC_RPMH_SHUB_QDSS_TRACECLKIN_PERF11_DFSR_SRC_SEL_SRC6_FVAL                                        0x6
+#define HWIO_GCC_RPMH_SHUB_QDSS_TRACECLKIN_PERF11_DFSR_SRC_SEL_SRC7_FVAL                                        0x7
+#define HWIO_GCC_RPMH_SHUB_QDSS_TRACECLKIN_PERF11_DFSR_SRC_DIV_BMSK                                            0x1f
+#define HWIO_GCC_RPMH_SHUB_QDSS_TRACECLKIN_PERF11_DFSR_SRC_DIV_SHFT                                             0x0
+#define HWIO_GCC_RPMH_SHUB_QDSS_TRACECLKIN_PERF11_DFSR_SRC_DIV_BYPASS_FVAL                                      0x0
+#define HWIO_GCC_RPMH_SHUB_QDSS_TRACECLKIN_PERF11_DFSR_SRC_DIV_DIV1_FVAL                                        0x1
+#define HWIO_GCC_RPMH_SHUB_QDSS_TRACECLKIN_PERF11_DFSR_SRC_DIV_DIV1_5_FVAL                                      0x2
+#define HWIO_GCC_RPMH_SHUB_QDSS_TRACECLKIN_PERF11_DFSR_SRC_DIV_DIV2_FVAL                                        0x3
+#define HWIO_GCC_RPMH_SHUB_QDSS_TRACECLKIN_PERF11_DFSR_SRC_DIV_DIV2_5_FVAL                                      0x4
+#define HWIO_GCC_RPMH_SHUB_QDSS_TRACECLKIN_PERF11_DFSR_SRC_DIV_DIV3_FVAL                                        0x5
+#define HWIO_GCC_RPMH_SHUB_QDSS_TRACECLKIN_PERF11_DFSR_SRC_DIV_DIV3_5_FVAL                                      0x6
+#define HWIO_GCC_RPMH_SHUB_QDSS_TRACECLKIN_PERF11_DFSR_SRC_DIV_DIV4_FVAL                                        0x7
+#define HWIO_GCC_RPMH_SHUB_QDSS_TRACECLKIN_PERF11_DFSR_SRC_DIV_DIV4_5_FVAL                                      0x8
+#define HWIO_GCC_RPMH_SHUB_QDSS_TRACECLKIN_PERF11_DFSR_SRC_DIV_DIV5_FVAL                                        0x9
+#define HWIO_GCC_RPMH_SHUB_QDSS_TRACECLKIN_PERF11_DFSR_SRC_DIV_DIV5_5_FVAL                                      0xa
+#define HWIO_GCC_RPMH_SHUB_QDSS_TRACECLKIN_PERF11_DFSR_SRC_DIV_DIV6_FVAL                                        0xb
+#define HWIO_GCC_RPMH_SHUB_QDSS_TRACECLKIN_PERF11_DFSR_SRC_DIV_DIV6_5_FVAL                                      0xc
+#define HWIO_GCC_RPMH_SHUB_QDSS_TRACECLKIN_PERF11_DFSR_SRC_DIV_DIV7_FVAL                                        0xd
+#define HWIO_GCC_RPMH_SHUB_QDSS_TRACECLKIN_PERF11_DFSR_SRC_DIV_DIV7_5_FVAL                                      0xe
+#define HWIO_GCC_RPMH_SHUB_QDSS_TRACECLKIN_PERF11_DFSR_SRC_DIV_DIV8_FVAL                                        0xf
+#define HWIO_GCC_RPMH_SHUB_QDSS_TRACECLKIN_PERF11_DFSR_SRC_DIV_DIV8_5_FVAL                                     0x10
+#define HWIO_GCC_RPMH_SHUB_QDSS_TRACECLKIN_PERF11_DFSR_SRC_DIV_DIV9_FVAL                                       0x11
+#define HWIO_GCC_RPMH_SHUB_QDSS_TRACECLKIN_PERF11_DFSR_SRC_DIV_DIV9_5_FVAL                                     0x12
+#define HWIO_GCC_RPMH_SHUB_QDSS_TRACECLKIN_PERF11_DFSR_SRC_DIV_DIV10_FVAL                                      0x13
+#define HWIO_GCC_RPMH_SHUB_QDSS_TRACECLKIN_PERF11_DFSR_SRC_DIV_DIV10_5_FVAL                                    0x14
+#define HWIO_GCC_RPMH_SHUB_QDSS_TRACECLKIN_PERF11_DFSR_SRC_DIV_DIV11_FVAL                                      0x15
+#define HWIO_GCC_RPMH_SHUB_QDSS_TRACECLKIN_PERF11_DFSR_SRC_DIV_DIV11_5_FVAL                                    0x16
+#define HWIO_GCC_RPMH_SHUB_QDSS_TRACECLKIN_PERF11_DFSR_SRC_DIV_DIV12_FVAL                                      0x17
+#define HWIO_GCC_RPMH_SHUB_QDSS_TRACECLKIN_PERF11_DFSR_SRC_DIV_DIV12_5_FVAL                                    0x18
+#define HWIO_GCC_RPMH_SHUB_QDSS_TRACECLKIN_PERF11_DFSR_SRC_DIV_DIV13_FVAL                                      0x19
+#define HWIO_GCC_RPMH_SHUB_QDSS_TRACECLKIN_PERF11_DFSR_SRC_DIV_DIV13_5_FVAL                                    0x1a
+#define HWIO_GCC_RPMH_SHUB_QDSS_TRACECLKIN_PERF11_DFSR_SRC_DIV_DIV14_FVAL                                      0x1b
+#define HWIO_GCC_RPMH_SHUB_QDSS_TRACECLKIN_PERF11_DFSR_SRC_DIV_DIV14_5_FVAL                                    0x1c
+#define HWIO_GCC_RPMH_SHUB_QDSS_TRACECLKIN_PERF11_DFSR_SRC_DIV_DIV15_FVAL                                      0x1d
+#define HWIO_GCC_RPMH_SHUB_QDSS_TRACECLKIN_PERF11_DFSR_SRC_DIV_DIV15_5_FVAL                                    0x1e
+#define HWIO_GCC_RPMH_SHUB_QDSS_TRACECLKIN_PERF11_DFSR_SRC_DIV_DIV16_FVAL                                      0x1f
+
+#define HWIO_GCC_RPMH_SHUB_QDSS_TRACECLKIN_PERF12_DFSR_ADDR                                              (GCC_CLK_CTL_REG_REG_BASE      + 0x000061a8)
+#define HWIO_GCC_RPMH_SHUB_QDSS_TRACECLKIN_PERF12_DFSR_PHYS                                              (GCC_CLK_CTL_REG_REG_BASE_PHYS + 0x000061a8)
+#define HWIO_GCC_RPMH_SHUB_QDSS_TRACECLKIN_PERF12_DFSR_OFFS                                              (GCC_CLK_CTL_REG_REG_BASE_OFFS + 0x000061a8)
+#define HWIO_GCC_RPMH_SHUB_QDSS_TRACECLKIN_PERF12_DFSR_RMSK                                                   0x71f
+#define HWIO_GCC_RPMH_SHUB_QDSS_TRACECLKIN_PERF12_DFSR_ATTR                                                     0x3
+#define HWIO_GCC_RPMH_SHUB_QDSS_TRACECLKIN_PERF12_DFSR_IN          \
+        in_dword_masked(HWIO_GCC_RPMH_SHUB_QDSS_TRACECLKIN_PERF12_DFSR_ADDR, HWIO_GCC_RPMH_SHUB_QDSS_TRACECLKIN_PERF12_DFSR_RMSK)
+#define HWIO_GCC_RPMH_SHUB_QDSS_TRACECLKIN_PERF12_DFSR_INM(m)      \
+        in_dword_masked(HWIO_GCC_RPMH_SHUB_QDSS_TRACECLKIN_PERF12_DFSR_ADDR, m)
+#define HWIO_GCC_RPMH_SHUB_QDSS_TRACECLKIN_PERF12_DFSR_OUT(v)      \
+        out_dword(HWIO_GCC_RPMH_SHUB_QDSS_TRACECLKIN_PERF12_DFSR_ADDR,v)
+#define HWIO_GCC_RPMH_SHUB_QDSS_TRACECLKIN_PERF12_DFSR_OUTM(m,v) \
+        out_dword_masked_ns(HWIO_GCC_RPMH_SHUB_QDSS_TRACECLKIN_PERF12_DFSR_ADDR,m,v,HWIO_GCC_RPMH_SHUB_QDSS_TRACECLKIN_PERF12_DFSR_IN)
+#define HWIO_GCC_RPMH_SHUB_QDSS_TRACECLKIN_PERF12_DFSR_SRC_SEL_BMSK                                           0x700
+#define HWIO_GCC_RPMH_SHUB_QDSS_TRACECLKIN_PERF12_DFSR_SRC_SEL_SHFT                                             0x8
+#define HWIO_GCC_RPMH_SHUB_QDSS_TRACECLKIN_PERF12_DFSR_SRC_SEL_SRC0_FVAL                                        0x0
+#define HWIO_GCC_RPMH_SHUB_QDSS_TRACECLKIN_PERF12_DFSR_SRC_SEL_SRC1_FVAL                                        0x1
+#define HWIO_GCC_RPMH_SHUB_QDSS_TRACECLKIN_PERF12_DFSR_SRC_SEL_SRC2_FVAL                                        0x2
+#define HWIO_GCC_RPMH_SHUB_QDSS_TRACECLKIN_PERF12_DFSR_SRC_SEL_SRC3_FVAL                                        0x3
+#define HWIO_GCC_RPMH_SHUB_QDSS_TRACECLKIN_PERF12_DFSR_SRC_SEL_SRC4_FVAL                                        0x4
+#define HWIO_GCC_RPMH_SHUB_QDSS_TRACECLKIN_PERF12_DFSR_SRC_SEL_SRC5_FVAL                                        0x5
+#define HWIO_GCC_RPMH_SHUB_QDSS_TRACECLKIN_PERF12_DFSR_SRC_SEL_SRC6_FVAL                                        0x6
+#define HWIO_GCC_RPMH_SHUB_QDSS_TRACECLKIN_PERF12_DFSR_SRC_SEL_SRC7_FVAL                                        0x7
+#define HWIO_GCC_RPMH_SHUB_QDSS_TRACECLKIN_PERF12_DFSR_SRC_DIV_BMSK                                            0x1f
+#define HWIO_GCC_RPMH_SHUB_QDSS_TRACECLKIN_PERF12_DFSR_SRC_DIV_SHFT                                             0x0
+#define HWIO_GCC_RPMH_SHUB_QDSS_TRACECLKIN_PERF12_DFSR_SRC_DIV_BYPASS_FVAL                                      0x0
+#define HWIO_GCC_RPMH_SHUB_QDSS_TRACECLKIN_PERF12_DFSR_SRC_DIV_DIV1_FVAL                                        0x1
+#define HWIO_GCC_RPMH_SHUB_QDSS_TRACECLKIN_PERF12_DFSR_SRC_DIV_DIV1_5_FVAL                                      0x2
+#define HWIO_GCC_RPMH_SHUB_QDSS_TRACECLKIN_PERF12_DFSR_SRC_DIV_DIV2_FVAL                                        0x3
+#define HWIO_GCC_RPMH_SHUB_QDSS_TRACECLKIN_PERF12_DFSR_SRC_DIV_DIV2_5_FVAL                                      0x4
+#define HWIO_GCC_RPMH_SHUB_QDSS_TRACECLKIN_PERF12_DFSR_SRC_DIV_DIV3_FVAL                                        0x5
+#define HWIO_GCC_RPMH_SHUB_QDSS_TRACECLKIN_PERF12_DFSR_SRC_DIV_DIV3_5_FVAL                                      0x6
+#define HWIO_GCC_RPMH_SHUB_QDSS_TRACECLKIN_PERF12_DFSR_SRC_DIV_DIV4_FVAL                                        0x7
+#define HWIO_GCC_RPMH_SHUB_QDSS_TRACECLKIN_PERF12_DFSR_SRC_DIV_DIV4_5_FVAL                                      0x8
+#define HWIO_GCC_RPMH_SHUB_QDSS_TRACECLKIN_PERF12_DFSR_SRC_DIV_DIV5_FVAL                                        0x9
+#define HWIO_GCC_RPMH_SHUB_QDSS_TRACECLKIN_PERF12_DFSR_SRC_DIV_DIV5_5_FVAL                                      0xa
+#define HWIO_GCC_RPMH_SHUB_QDSS_TRACECLKIN_PERF12_DFSR_SRC_DIV_DIV6_FVAL                                        0xb
+#define HWIO_GCC_RPMH_SHUB_QDSS_TRACECLKIN_PERF12_DFSR_SRC_DIV_DIV6_5_FVAL                                      0xc
+#define HWIO_GCC_RPMH_SHUB_QDSS_TRACECLKIN_PERF12_DFSR_SRC_DIV_DIV7_FVAL                                        0xd
+#define HWIO_GCC_RPMH_SHUB_QDSS_TRACECLKIN_PERF12_DFSR_SRC_DIV_DIV7_5_FVAL                                      0xe
+#define HWIO_GCC_RPMH_SHUB_QDSS_TRACECLKIN_PERF12_DFSR_SRC_DIV_DIV8_FVAL                                        0xf
+#define HWIO_GCC_RPMH_SHUB_QDSS_TRACECLKIN_PERF12_DFSR_SRC_DIV_DIV8_5_FVAL                                     0x10
+#define HWIO_GCC_RPMH_SHUB_QDSS_TRACECLKIN_PERF12_DFSR_SRC_DIV_DIV9_FVAL                                       0x11
+#define HWIO_GCC_RPMH_SHUB_QDSS_TRACECLKIN_PERF12_DFSR_SRC_DIV_DIV9_5_FVAL                                     0x12
+#define HWIO_GCC_RPMH_SHUB_QDSS_TRACECLKIN_PERF12_DFSR_SRC_DIV_DIV10_FVAL                                      0x13
+#define HWIO_GCC_RPMH_SHUB_QDSS_TRACECLKIN_PERF12_DFSR_SRC_DIV_DIV10_5_FVAL                                    0x14
+#define HWIO_GCC_RPMH_SHUB_QDSS_TRACECLKIN_PERF12_DFSR_SRC_DIV_DIV11_FVAL                                      0x15
+#define HWIO_GCC_RPMH_SHUB_QDSS_TRACECLKIN_PERF12_DFSR_SRC_DIV_DIV11_5_FVAL                                    0x16
+#define HWIO_GCC_RPMH_SHUB_QDSS_TRACECLKIN_PERF12_DFSR_SRC_DIV_DIV12_FVAL                                      0x17
+#define HWIO_GCC_RPMH_SHUB_QDSS_TRACECLKIN_PERF12_DFSR_SRC_DIV_DIV12_5_FVAL                                    0x18
+#define HWIO_GCC_RPMH_SHUB_QDSS_TRACECLKIN_PERF12_DFSR_SRC_DIV_DIV13_FVAL                                      0x19
+#define HWIO_GCC_RPMH_SHUB_QDSS_TRACECLKIN_PERF12_DFSR_SRC_DIV_DIV13_5_FVAL                                    0x1a
+#define HWIO_GCC_RPMH_SHUB_QDSS_TRACECLKIN_PERF12_DFSR_SRC_DIV_DIV14_FVAL                                      0x1b
+#define HWIO_GCC_RPMH_SHUB_QDSS_TRACECLKIN_PERF12_DFSR_SRC_DIV_DIV14_5_FVAL                                    0x1c
+#define HWIO_GCC_RPMH_SHUB_QDSS_TRACECLKIN_PERF12_DFSR_SRC_DIV_DIV15_FVAL                                      0x1d
+#define HWIO_GCC_RPMH_SHUB_QDSS_TRACECLKIN_PERF12_DFSR_SRC_DIV_DIV15_5_FVAL                                    0x1e
+#define HWIO_GCC_RPMH_SHUB_QDSS_TRACECLKIN_PERF12_DFSR_SRC_DIV_DIV16_FVAL                                      0x1f
+
+#define HWIO_GCC_RPMH_SHUB_QDSS_TRACECLKIN_PERF13_DFSR_ADDR                                              (GCC_CLK_CTL_REG_REG_BASE      + 0x000061ac)
+#define HWIO_GCC_RPMH_SHUB_QDSS_TRACECLKIN_PERF13_DFSR_PHYS                                              (GCC_CLK_CTL_REG_REG_BASE_PHYS + 0x000061ac)
+#define HWIO_GCC_RPMH_SHUB_QDSS_TRACECLKIN_PERF13_DFSR_OFFS                                              (GCC_CLK_CTL_REG_REG_BASE_OFFS + 0x000061ac)
+#define HWIO_GCC_RPMH_SHUB_QDSS_TRACECLKIN_PERF13_DFSR_RMSK                                                   0x71f
+#define HWIO_GCC_RPMH_SHUB_QDSS_TRACECLKIN_PERF13_DFSR_ATTR                                                     0x3
+#define HWIO_GCC_RPMH_SHUB_QDSS_TRACECLKIN_PERF13_DFSR_IN          \
+        in_dword_masked(HWIO_GCC_RPMH_SHUB_QDSS_TRACECLKIN_PERF13_DFSR_ADDR, HWIO_GCC_RPMH_SHUB_QDSS_TRACECLKIN_PERF13_DFSR_RMSK)
+#define HWIO_GCC_RPMH_SHUB_QDSS_TRACECLKIN_PERF13_DFSR_INM(m)      \
+        in_dword_masked(HWIO_GCC_RPMH_SHUB_QDSS_TRACECLKIN_PERF13_DFSR_ADDR, m)
+#define HWIO_GCC_RPMH_SHUB_QDSS_TRACECLKIN_PERF13_DFSR_OUT(v)      \
+        out_dword(HWIO_GCC_RPMH_SHUB_QDSS_TRACECLKIN_PERF13_DFSR_ADDR,v)
+#define HWIO_GCC_RPMH_SHUB_QDSS_TRACECLKIN_PERF13_DFSR_OUTM(m,v) \
+        out_dword_masked_ns(HWIO_GCC_RPMH_SHUB_QDSS_TRACECLKIN_PERF13_DFSR_ADDR,m,v,HWIO_GCC_RPMH_SHUB_QDSS_TRACECLKIN_PERF13_DFSR_IN)
+#define HWIO_GCC_RPMH_SHUB_QDSS_TRACECLKIN_PERF13_DFSR_SRC_SEL_BMSK                                           0x700
+#define HWIO_GCC_RPMH_SHUB_QDSS_TRACECLKIN_PERF13_DFSR_SRC_SEL_SHFT                                             0x8
+#define HWIO_GCC_RPMH_SHUB_QDSS_TRACECLKIN_PERF13_DFSR_SRC_SEL_SRC0_FVAL                                        0x0
+#define HWIO_GCC_RPMH_SHUB_QDSS_TRACECLKIN_PERF13_DFSR_SRC_SEL_SRC1_FVAL                                        0x1
+#define HWIO_GCC_RPMH_SHUB_QDSS_TRACECLKIN_PERF13_DFSR_SRC_SEL_SRC2_FVAL                                        0x2
+#define HWIO_GCC_RPMH_SHUB_QDSS_TRACECLKIN_PERF13_DFSR_SRC_SEL_SRC3_FVAL                                        0x3
+#define HWIO_GCC_RPMH_SHUB_QDSS_TRACECLKIN_PERF13_DFSR_SRC_SEL_SRC4_FVAL                                        0x4
+#define HWIO_GCC_RPMH_SHUB_QDSS_TRACECLKIN_PERF13_DFSR_SRC_SEL_SRC5_FVAL                                        0x5
+#define HWIO_GCC_RPMH_SHUB_QDSS_TRACECLKIN_PERF13_DFSR_SRC_SEL_SRC6_FVAL                                        0x6
+#define HWIO_GCC_RPMH_SHUB_QDSS_TRACECLKIN_PERF13_DFSR_SRC_SEL_SRC7_FVAL                                        0x7
+#define HWIO_GCC_RPMH_SHUB_QDSS_TRACECLKIN_PERF13_DFSR_SRC_DIV_BMSK                                            0x1f
+#define HWIO_GCC_RPMH_SHUB_QDSS_TRACECLKIN_PERF13_DFSR_SRC_DIV_SHFT                                             0x0
+#define HWIO_GCC_RPMH_SHUB_QDSS_TRACECLKIN_PERF13_DFSR_SRC_DIV_BYPASS_FVAL                                      0x0
+#define HWIO_GCC_RPMH_SHUB_QDSS_TRACECLKIN_PERF13_DFSR_SRC_DIV_DIV1_FVAL                                        0x1
+#define HWIO_GCC_RPMH_SHUB_QDSS_TRACECLKIN_PERF13_DFSR_SRC_DIV_DIV1_5_FVAL                                      0x2
+#define HWIO_GCC_RPMH_SHUB_QDSS_TRACECLKIN_PERF13_DFSR_SRC_DIV_DIV2_FVAL                                        0x3
+#define HWIO_GCC_RPMH_SHUB_QDSS_TRACECLKIN_PERF13_DFSR_SRC_DIV_DIV2_5_FVAL                                      0x4
+#define HWIO_GCC_RPMH_SHUB_QDSS_TRACECLKIN_PERF13_DFSR_SRC_DIV_DIV3_FVAL                                        0x5
+#define HWIO_GCC_RPMH_SHUB_QDSS_TRACECLKIN_PERF13_DFSR_SRC_DIV_DIV3_5_FVAL                                      0x6
+#define HWIO_GCC_RPMH_SHUB_QDSS_TRACECLKIN_PERF13_DFSR_SRC_DIV_DIV4_FVAL                                        0x7
+#define HWIO_GCC_RPMH_SHUB_QDSS_TRACECLKIN_PERF13_DFSR_SRC_DIV_DIV4_5_FVAL                                      0x8
+#define HWIO_GCC_RPMH_SHUB_QDSS_TRACECLKIN_PERF13_DFSR_SRC_DIV_DIV5_FVAL                                        0x9
+#define HWIO_GCC_RPMH_SHUB_QDSS_TRACECLKIN_PERF13_DFSR_SRC_DIV_DIV5_5_FVAL                                      0xa
+#define HWIO_GCC_RPMH_SHUB_QDSS_TRACECLKIN_PERF13_DFSR_SRC_DIV_DIV6_FVAL                                        0xb
+#define HWIO_GCC_RPMH_SHUB_QDSS_TRACECLKIN_PERF13_DFSR_SRC_DIV_DIV6_5_FVAL                                      0xc
+#define HWIO_GCC_RPMH_SHUB_QDSS_TRACECLKIN_PERF13_DFSR_SRC_DIV_DIV7_FVAL                                        0xd
+#define HWIO_GCC_RPMH_SHUB_QDSS_TRACECLKIN_PERF13_DFSR_SRC_DIV_DIV7_5_FVAL                                      0xe
+#define HWIO_GCC_RPMH_SHUB_QDSS_TRACECLKIN_PERF13_DFSR_SRC_DIV_DIV8_FVAL                                        0xf
+#define HWIO_GCC_RPMH_SHUB_QDSS_TRACECLKIN_PERF13_DFSR_SRC_DIV_DIV8_5_FVAL                                     0x10
+#define HWIO_GCC_RPMH_SHUB_QDSS_TRACECLKIN_PERF13_DFSR_SRC_DIV_DIV9_FVAL                                       0x11
+#define HWIO_GCC_RPMH_SHUB_QDSS_TRACECLKIN_PERF13_DFSR_SRC_DIV_DIV9_5_FVAL                                     0x12
+#define HWIO_GCC_RPMH_SHUB_QDSS_TRACECLKIN_PERF13_DFSR_SRC_DIV_DIV10_FVAL                                      0x13
+#define HWIO_GCC_RPMH_SHUB_QDSS_TRACECLKIN_PERF13_DFSR_SRC_DIV_DIV10_5_FVAL                                    0x14
+#define HWIO_GCC_RPMH_SHUB_QDSS_TRACECLKIN_PERF13_DFSR_SRC_DIV_DIV11_FVAL                                      0x15
+#define HWIO_GCC_RPMH_SHUB_QDSS_TRACECLKIN_PERF13_DFSR_SRC_DIV_DIV11_5_FVAL                                    0x16
+#define HWIO_GCC_RPMH_SHUB_QDSS_TRACECLKIN_PERF13_DFSR_SRC_DIV_DIV12_FVAL                                      0x17
+#define HWIO_GCC_RPMH_SHUB_QDSS_TRACECLKIN_PERF13_DFSR_SRC_DIV_DIV12_5_FVAL                                    0x18
+#define HWIO_GCC_RPMH_SHUB_QDSS_TRACECLKIN_PERF13_DFSR_SRC_DIV_DIV13_FVAL                                      0x19
+#define HWIO_GCC_RPMH_SHUB_QDSS_TRACECLKIN_PERF13_DFSR_SRC_DIV_DIV13_5_FVAL                                    0x1a
+#define HWIO_GCC_RPMH_SHUB_QDSS_TRACECLKIN_PERF13_DFSR_SRC_DIV_DIV14_FVAL                                      0x1b
+#define HWIO_GCC_RPMH_SHUB_QDSS_TRACECLKIN_PERF13_DFSR_SRC_DIV_DIV14_5_FVAL                                    0x1c
+#define HWIO_GCC_RPMH_SHUB_QDSS_TRACECLKIN_PERF13_DFSR_SRC_DIV_DIV15_FVAL                                      0x1d
+#define HWIO_GCC_RPMH_SHUB_QDSS_TRACECLKIN_PERF13_DFSR_SRC_DIV_DIV15_5_FVAL                                    0x1e
+#define HWIO_GCC_RPMH_SHUB_QDSS_TRACECLKIN_PERF13_DFSR_SRC_DIV_DIV16_FVAL                                      0x1f
+
+#define HWIO_GCC_RPMH_SHUB_QDSS_TRACECLKIN_PERF14_DFSR_ADDR                                              (GCC_CLK_CTL_REG_REG_BASE      + 0x000061b0)
+#define HWIO_GCC_RPMH_SHUB_QDSS_TRACECLKIN_PERF14_DFSR_PHYS                                              (GCC_CLK_CTL_REG_REG_BASE_PHYS + 0x000061b0)
+#define HWIO_GCC_RPMH_SHUB_QDSS_TRACECLKIN_PERF14_DFSR_OFFS                                              (GCC_CLK_CTL_REG_REG_BASE_OFFS + 0x000061b0)
+#define HWIO_GCC_RPMH_SHUB_QDSS_TRACECLKIN_PERF14_DFSR_RMSK                                                   0x71f
+#define HWIO_GCC_RPMH_SHUB_QDSS_TRACECLKIN_PERF14_DFSR_ATTR                                                     0x3
+#define HWIO_GCC_RPMH_SHUB_QDSS_TRACECLKIN_PERF14_DFSR_IN          \
+        in_dword_masked(HWIO_GCC_RPMH_SHUB_QDSS_TRACECLKIN_PERF14_DFSR_ADDR, HWIO_GCC_RPMH_SHUB_QDSS_TRACECLKIN_PERF14_DFSR_RMSK)
+#define HWIO_GCC_RPMH_SHUB_QDSS_TRACECLKIN_PERF14_DFSR_INM(m)      \
+        in_dword_masked(HWIO_GCC_RPMH_SHUB_QDSS_TRACECLKIN_PERF14_DFSR_ADDR, m)
+#define HWIO_GCC_RPMH_SHUB_QDSS_TRACECLKIN_PERF14_DFSR_OUT(v)      \
+        out_dword(HWIO_GCC_RPMH_SHUB_QDSS_TRACECLKIN_PERF14_DFSR_ADDR,v)
+#define HWIO_GCC_RPMH_SHUB_QDSS_TRACECLKIN_PERF14_DFSR_OUTM(m,v) \
+        out_dword_masked_ns(HWIO_GCC_RPMH_SHUB_QDSS_TRACECLKIN_PERF14_DFSR_ADDR,m,v,HWIO_GCC_RPMH_SHUB_QDSS_TRACECLKIN_PERF14_DFSR_IN)
+#define HWIO_GCC_RPMH_SHUB_QDSS_TRACECLKIN_PERF14_DFSR_SRC_SEL_BMSK                                           0x700
+#define HWIO_GCC_RPMH_SHUB_QDSS_TRACECLKIN_PERF14_DFSR_SRC_SEL_SHFT                                             0x8
+#define HWIO_GCC_RPMH_SHUB_QDSS_TRACECLKIN_PERF14_DFSR_SRC_SEL_SRC0_FVAL                                        0x0
+#define HWIO_GCC_RPMH_SHUB_QDSS_TRACECLKIN_PERF14_DFSR_SRC_SEL_SRC1_FVAL                                        0x1
+#define HWIO_GCC_RPMH_SHUB_QDSS_TRACECLKIN_PERF14_DFSR_SRC_SEL_SRC2_FVAL                                        0x2
+#define HWIO_GCC_RPMH_SHUB_QDSS_TRACECLKIN_PERF14_DFSR_SRC_SEL_SRC3_FVAL                                        0x3
+#define HWIO_GCC_RPMH_SHUB_QDSS_TRACECLKIN_PERF14_DFSR_SRC_SEL_SRC4_FVAL                                        0x4
+#define HWIO_GCC_RPMH_SHUB_QDSS_TRACECLKIN_PERF14_DFSR_SRC_SEL_SRC5_FVAL                                        0x5
+#define HWIO_GCC_RPMH_SHUB_QDSS_TRACECLKIN_PERF14_DFSR_SRC_SEL_SRC6_FVAL                                        0x6
+#define HWIO_GCC_RPMH_SHUB_QDSS_TRACECLKIN_PERF14_DFSR_SRC_SEL_SRC7_FVAL                                        0x7
+#define HWIO_GCC_RPMH_SHUB_QDSS_TRACECLKIN_PERF14_DFSR_SRC_DIV_BMSK                                            0x1f
+#define HWIO_GCC_RPMH_SHUB_QDSS_TRACECLKIN_PERF14_DFSR_SRC_DIV_SHFT                                             0x0
+#define HWIO_GCC_RPMH_SHUB_QDSS_TRACECLKIN_PERF14_DFSR_SRC_DIV_BYPASS_FVAL                                      0x0
+#define HWIO_GCC_RPMH_SHUB_QDSS_TRACECLKIN_PERF14_DFSR_SRC_DIV_DIV1_FVAL                                        0x1
+#define HWIO_GCC_RPMH_SHUB_QDSS_TRACECLKIN_PERF14_DFSR_SRC_DIV_DIV1_5_FVAL                                      0x2
+#define HWIO_GCC_RPMH_SHUB_QDSS_TRACECLKIN_PERF14_DFSR_SRC_DIV_DIV2_FVAL                                        0x3
+#define HWIO_GCC_RPMH_SHUB_QDSS_TRACECLKIN_PERF14_DFSR_SRC_DIV_DIV2_5_FVAL                                      0x4
+#define HWIO_GCC_RPMH_SHUB_QDSS_TRACECLKIN_PERF14_DFSR_SRC_DIV_DIV3_FVAL                                        0x5
+#define HWIO_GCC_RPMH_SHUB_QDSS_TRACECLKIN_PERF14_DFSR_SRC_DIV_DIV3_5_FVAL                                      0x6
+#define HWIO_GCC_RPMH_SHUB_QDSS_TRACECLKIN_PERF14_DFSR_SRC_DIV_DIV4_FVAL                                        0x7
+#define HWIO_GCC_RPMH_SHUB_QDSS_TRACECLKIN_PERF14_DFSR_SRC_DIV_DIV4_5_FVAL                                      0x8
+#define HWIO_GCC_RPMH_SHUB_QDSS_TRACECLKIN_PERF14_DFSR_SRC_DIV_DIV5_FVAL                                        0x9
+#define HWIO_GCC_RPMH_SHUB_QDSS_TRACECLKIN_PERF14_DFSR_SRC_DIV_DIV5_5_FVAL                                      0xa
+#define HWIO_GCC_RPMH_SHUB_QDSS_TRACECLKIN_PERF14_DFSR_SRC_DIV_DIV6_FVAL                                        0xb
+#define HWIO_GCC_RPMH_SHUB_QDSS_TRACECLKIN_PERF14_DFSR_SRC_DIV_DIV6_5_FVAL                                      0xc
+#define HWIO_GCC_RPMH_SHUB_QDSS_TRACECLKIN_PERF14_DFSR_SRC_DIV_DIV7_FVAL                                        0xd
+#define HWIO_GCC_RPMH_SHUB_QDSS_TRACECLKIN_PERF14_DFSR_SRC_DIV_DIV7_5_FVAL                                      0xe
+#define HWIO_GCC_RPMH_SHUB_QDSS_TRACECLKIN_PERF14_DFSR_SRC_DIV_DIV8_FVAL                                        0xf
+#define HWIO_GCC_RPMH_SHUB_QDSS_TRACECLKIN_PERF14_DFSR_SRC_DIV_DIV8_5_FVAL                                     0x10
+#define HWIO_GCC_RPMH_SHUB_QDSS_TRACECLKIN_PERF14_DFSR_SRC_DIV_DIV9_FVAL                                       0x11
+#define HWIO_GCC_RPMH_SHUB_QDSS_TRACECLKIN_PERF14_DFSR_SRC_DIV_DIV9_5_FVAL                                     0x12
+#define HWIO_GCC_RPMH_SHUB_QDSS_TRACECLKIN_PERF14_DFSR_SRC_DIV_DIV10_FVAL                                      0x13
+#define HWIO_GCC_RPMH_SHUB_QDSS_TRACECLKIN_PERF14_DFSR_SRC_DIV_DIV10_5_FVAL                                    0x14
+#define HWIO_GCC_RPMH_SHUB_QDSS_TRACECLKIN_PERF14_DFSR_SRC_DIV_DIV11_FVAL                                      0x15
+#define HWIO_GCC_RPMH_SHUB_QDSS_TRACECLKIN_PERF14_DFSR_SRC_DIV_DIV11_5_FVAL                                    0x16
+#define HWIO_GCC_RPMH_SHUB_QDSS_TRACECLKIN_PERF14_DFSR_SRC_DIV_DIV12_FVAL                                      0x17
+#define HWIO_GCC_RPMH_SHUB_QDSS_TRACECLKIN_PERF14_DFSR_SRC_DIV_DIV12_5_FVAL                                    0x18
+#define HWIO_GCC_RPMH_SHUB_QDSS_TRACECLKIN_PERF14_DFSR_SRC_DIV_DIV13_FVAL                                      0x19
+#define HWIO_GCC_RPMH_SHUB_QDSS_TRACECLKIN_PERF14_DFSR_SRC_DIV_DIV13_5_FVAL                                    0x1a
+#define HWIO_GCC_RPMH_SHUB_QDSS_TRACECLKIN_PERF14_DFSR_SRC_DIV_DIV14_FVAL                                      0x1b
+#define HWIO_GCC_RPMH_SHUB_QDSS_TRACECLKIN_PERF14_DFSR_SRC_DIV_DIV14_5_FVAL                                    0x1c
+#define HWIO_GCC_RPMH_SHUB_QDSS_TRACECLKIN_PERF14_DFSR_SRC_DIV_DIV15_FVAL                                      0x1d
+#define HWIO_GCC_RPMH_SHUB_QDSS_TRACECLKIN_PERF14_DFSR_SRC_DIV_DIV15_5_FVAL                                    0x1e
+#define HWIO_GCC_RPMH_SHUB_QDSS_TRACECLKIN_PERF14_DFSR_SRC_DIV_DIV16_FVAL                                      0x1f
+
+#define HWIO_GCC_RPMH_SHUB_QDSS_TRACECLKIN_PERF15_DFSR_ADDR                                              (GCC_CLK_CTL_REG_REG_BASE      + 0x000061b4)
+#define HWIO_GCC_RPMH_SHUB_QDSS_TRACECLKIN_PERF15_DFSR_PHYS                                              (GCC_CLK_CTL_REG_REG_BASE_PHYS + 0x000061b4)
+#define HWIO_GCC_RPMH_SHUB_QDSS_TRACECLKIN_PERF15_DFSR_OFFS                                              (GCC_CLK_CTL_REG_REG_BASE_OFFS + 0x000061b4)
+#define HWIO_GCC_RPMH_SHUB_QDSS_TRACECLKIN_PERF15_DFSR_RMSK                                                   0x71f
+#define HWIO_GCC_RPMH_SHUB_QDSS_TRACECLKIN_PERF15_DFSR_ATTR                                                     0x3
+#define HWIO_GCC_RPMH_SHUB_QDSS_TRACECLKIN_PERF15_DFSR_IN          \
+        in_dword_masked(HWIO_GCC_RPMH_SHUB_QDSS_TRACECLKIN_PERF15_DFSR_ADDR, HWIO_GCC_RPMH_SHUB_QDSS_TRACECLKIN_PERF15_DFSR_RMSK)
+#define HWIO_GCC_RPMH_SHUB_QDSS_TRACECLKIN_PERF15_DFSR_INM(m)      \
+        in_dword_masked(HWIO_GCC_RPMH_SHUB_QDSS_TRACECLKIN_PERF15_DFSR_ADDR, m)
+#define HWIO_GCC_RPMH_SHUB_QDSS_TRACECLKIN_PERF15_DFSR_OUT(v)      \
+        out_dword(HWIO_GCC_RPMH_SHUB_QDSS_TRACECLKIN_PERF15_DFSR_ADDR,v)
+#define HWIO_GCC_RPMH_SHUB_QDSS_TRACECLKIN_PERF15_DFSR_OUTM(m,v) \
+        out_dword_masked_ns(HWIO_GCC_RPMH_SHUB_QDSS_TRACECLKIN_PERF15_DFSR_ADDR,m,v,HWIO_GCC_RPMH_SHUB_QDSS_TRACECLKIN_PERF15_DFSR_IN)
+#define HWIO_GCC_RPMH_SHUB_QDSS_TRACECLKIN_PERF15_DFSR_SRC_SEL_BMSK                                           0x700
+#define HWIO_GCC_RPMH_SHUB_QDSS_TRACECLKIN_PERF15_DFSR_SRC_SEL_SHFT                                             0x8
+#define HWIO_GCC_RPMH_SHUB_QDSS_TRACECLKIN_PERF15_DFSR_SRC_SEL_SRC0_FVAL                                        0x0
+#define HWIO_GCC_RPMH_SHUB_QDSS_TRACECLKIN_PERF15_DFSR_SRC_SEL_SRC1_FVAL                                        0x1
+#define HWIO_GCC_RPMH_SHUB_QDSS_TRACECLKIN_PERF15_DFSR_SRC_SEL_SRC2_FVAL                                        0x2
+#define HWIO_GCC_RPMH_SHUB_QDSS_TRACECLKIN_PERF15_DFSR_SRC_SEL_SRC3_FVAL                                        0x3
+#define HWIO_GCC_RPMH_SHUB_QDSS_TRACECLKIN_PERF15_DFSR_SRC_SEL_SRC4_FVAL                                        0x4
+#define HWIO_GCC_RPMH_SHUB_QDSS_TRACECLKIN_PERF15_DFSR_SRC_SEL_SRC5_FVAL                                        0x5
+#define HWIO_GCC_RPMH_SHUB_QDSS_TRACECLKIN_PERF15_DFSR_SRC_SEL_SRC6_FVAL                                        0x6
+#define HWIO_GCC_RPMH_SHUB_QDSS_TRACECLKIN_PERF15_DFSR_SRC_SEL_SRC7_FVAL                                        0x7
+#define HWIO_GCC_RPMH_SHUB_QDSS_TRACECLKIN_PERF15_DFSR_SRC_DIV_BMSK                                            0x1f
+#define HWIO_GCC_RPMH_SHUB_QDSS_TRACECLKIN_PERF15_DFSR_SRC_DIV_SHFT                                             0x0
+#define HWIO_GCC_RPMH_SHUB_QDSS_TRACECLKIN_PERF15_DFSR_SRC_DIV_BYPASS_FVAL                                      0x0
+#define HWIO_GCC_RPMH_SHUB_QDSS_TRACECLKIN_PERF15_DFSR_SRC_DIV_DIV1_FVAL                                        0x1
+#define HWIO_GCC_RPMH_SHUB_QDSS_TRACECLKIN_PERF15_DFSR_SRC_DIV_DIV1_5_FVAL                                      0x2
+#define HWIO_GCC_RPMH_SHUB_QDSS_TRACECLKIN_PERF15_DFSR_SRC_DIV_DIV2_FVAL                                        0x3
+#define HWIO_GCC_RPMH_SHUB_QDSS_TRACECLKIN_PERF15_DFSR_SRC_DIV_DIV2_5_FVAL                                      0x4
+#define HWIO_GCC_RPMH_SHUB_QDSS_TRACECLKIN_PERF15_DFSR_SRC_DIV_DIV3_FVAL                                        0x5
+#define HWIO_GCC_RPMH_SHUB_QDSS_TRACECLKIN_PERF15_DFSR_SRC_DIV_DIV3_5_FVAL                                      0x6
+#define HWIO_GCC_RPMH_SHUB_QDSS_TRACECLKIN_PERF15_DFSR_SRC_DIV_DIV4_FVAL                                        0x7
+#define HWIO_GCC_RPMH_SHUB_QDSS_TRACECLKIN_PERF15_DFSR_SRC_DIV_DIV4_5_FVAL                                      0x8
+#define HWIO_GCC_RPMH_SHUB_QDSS_TRACECLKIN_PERF15_DFSR_SRC_DIV_DIV5_FVAL                                        0x9
+#define HWIO_GCC_RPMH_SHUB_QDSS_TRACECLKIN_PERF15_DFSR_SRC_DIV_DIV5_5_FVAL                                      0xa
+#define HWIO_GCC_RPMH_SHUB_QDSS_TRACECLKIN_PERF15_DFSR_SRC_DIV_DIV6_FVAL                                        0xb
+#define HWIO_GCC_RPMH_SHUB_QDSS_TRACECLKIN_PERF15_DFSR_SRC_DIV_DIV6_5_FVAL                                      0xc
+#define HWIO_GCC_RPMH_SHUB_QDSS_TRACECLKIN_PERF15_DFSR_SRC_DIV_DIV7_FVAL                                        0xd
+#define HWIO_GCC_RPMH_SHUB_QDSS_TRACECLKIN_PERF15_DFSR_SRC_DIV_DIV7_5_FVAL                                      0xe
+#define HWIO_GCC_RPMH_SHUB_QDSS_TRACECLKIN_PERF15_DFSR_SRC_DIV_DIV8_FVAL                                        0xf
+#define HWIO_GCC_RPMH_SHUB_QDSS_TRACECLKIN_PERF15_DFSR_SRC_DIV_DIV8_5_FVAL                                     0x10
+#define HWIO_GCC_RPMH_SHUB_QDSS_TRACECLKIN_PERF15_DFSR_SRC_DIV_DIV9_FVAL                                       0x11
+#define HWIO_GCC_RPMH_SHUB_QDSS_TRACECLKIN_PERF15_DFSR_SRC_DIV_DIV9_5_FVAL                                     0x12
+#define HWIO_GCC_RPMH_SHUB_QDSS_TRACECLKIN_PERF15_DFSR_SRC_DIV_DIV10_FVAL                                      0x13
+#define HWIO_GCC_RPMH_SHUB_QDSS_TRACECLKIN_PERF15_DFSR_SRC_DIV_DIV10_5_FVAL                                    0x14
+#define HWIO_GCC_RPMH_SHUB_QDSS_TRACECLKIN_PERF15_DFSR_SRC_DIV_DIV11_FVAL                                      0x15
+#define HWIO_GCC_RPMH_SHUB_QDSS_TRACECLKIN_PERF15_DFSR_SRC_DIV_DIV11_5_FVAL                                    0x16
+#define HWIO_GCC_RPMH_SHUB_QDSS_TRACECLKIN_PERF15_DFSR_SRC_DIV_DIV12_FVAL                                      0x17
+#define HWIO_GCC_RPMH_SHUB_QDSS_TRACECLKIN_PERF15_DFSR_SRC_DIV_DIV12_5_FVAL                                    0x18
+#define HWIO_GCC_RPMH_SHUB_QDSS_TRACECLKIN_PERF15_DFSR_SRC_DIV_DIV13_FVAL                                      0x19
+#define HWIO_GCC_RPMH_SHUB_QDSS_TRACECLKIN_PERF15_DFSR_SRC_DIV_DIV13_5_FVAL                                    0x1a
+#define HWIO_GCC_RPMH_SHUB_QDSS_TRACECLKIN_PERF15_DFSR_SRC_DIV_DIV14_FVAL                                      0x1b
+#define HWIO_GCC_RPMH_SHUB_QDSS_TRACECLKIN_PERF15_DFSR_SRC_DIV_DIV14_5_FVAL                                    0x1c
+#define HWIO_GCC_RPMH_SHUB_QDSS_TRACECLKIN_PERF15_DFSR_SRC_DIV_DIV15_FVAL                                      0x1d
+#define HWIO_GCC_RPMH_SHUB_QDSS_TRACECLKIN_PERF15_DFSR_SRC_DIV_DIV15_5_FVAL                                    0x1e
+#define HWIO_GCC_RPMH_SHUB_QDSS_TRACECLKIN_PERF15_DFSR_SRC_DIV_DIV16_FVAL                                      0x1f
+
+#define HWIO_GCC_QDSS_TRACECLKIN_CMD_RCGR_ADDR                                                           (GCC_CLK_CTL_REG_REG_BASE      + 0x0000615c)
+#define HWIO_GCC_QDSS_TRACECLKIN_CMD_RCGR_PHYS                                                           (GCC_CLK_CTL_REG_REG_BASE_PHYS + 0x0000615c)
+#define HWIO_GCC_QDSS_TRACECLKIN_CMD_RCGR_OFFS                                                           (GCC_CLK_CTL_REG_REG_BASE_OFFS + 0x0000615c)
+#define HWIO_GCC_QDSS_TRACECLKIN_CMD_RCGR_RMSK                                                           0x80000013
+#define HWIO_GCC_QDSS_TRACECLKIN_CMD_RCGR_ATTR                                                                  0x3
+#define HWIO_GCC_QDSS_TRACECLKIN_CMD_RCGR_IN          \
+        in_dword_masked(HWIO_GCC_QDSS_TRACECLKIN_CMD_RCGR_ADDR, HWIO_GCC_QDSS_TRACECLKIN_CMD_RCGR_RMSK)
+#define HWIO_GCC_QDSS_TRACECLKIN_CMD_RCGR_INM(m)      \
+        in_dword_masked(HWIO_GCC_QDSS_TRACECLKIN_CMD_RCGR_ADDR, m)
+#define HWIO_GCC_QDSS_TRACECLKIN_CMD_RCGR_OUT(v)      \
+        out_dword(HWIO_GCC_QDSS_TRACECLKIN_CMD_RCGR_ADDR,v)
+#define HWIO_GCC_QDSS_TRACECLKIN_CMD_RCGR_OUTM(m,v) \
+        out_dword_masked_ns(HWIO_GCC_QDSS_TRACECLKIN_CMD_RCGR_ADDR,m,v,HWIO_GCC_QDSS_TRACECLKIN_CMD_RCGR_IN)
+#define HWIO_GCC_QDSS_TRACECLKIN_CMD_RCGR_ROOT_OFF_BMSK                                                  0x80000000
+#define HWIO_GCC_QDSS_TRACECLKIN_CMD_RCGR_ROOT_OFF_SHFT                                                        0x1f
+#define HWIO_GCC_QDSS_TRACECLKIN_CMD_RCGR_DIRTY_CFG_RCGR_BMSK                                                  0x10
+#define HWIO_GCC_QDSS_TRACECLKIN_CMD_RCGR_DIRTY_CFG_RCGR_SHFT                                                   0x4
+#define HWIO_GCC_QDSS_TRACECLKIN_CMD_RCGR_ROOT_EN_BMSK                                                          0x2
+#define HWIO_GCC_QDSS_TRACECLKIN_CMD_RCGR_ROOT_EN_SHFT                                                          0x1
+#define HWIO_GCC_QDSS_TRACECLKIN_CMD_RCGR_ROOT_EN_DISABLE_FVAL                                                  0x0
+#define HWIO_GCC_QDSS_TRACECLKIN_CMD_RCGR_ROOT_EN_ENABLE_FVAL                                                   0x1
+#define HWIO_GCC_QDSS_TRACECLKIN_CMD_RCGR_UPDATE_BMSK                                                           0x1
+#define HWIO_GCC_QDSS_TRACECLKIN_CMD_RCGR_UPDATE_SHFT                                                           0x0
+#define HWIO_GCC_QDSS_TRACECLKIN_CMD_RCGR_UPDATE_DISABLE_FVAL                                                   0x0
+#define HWIO_GCC_QDSS_TRACECLKIN_CMD_RCGR_UPDATE_ENABLE_FVAL                                                    0x1
+
+#define HWIO_GCC_QDSS_TRACECLKIN_CFG_RCGR_ADDR                                                           (GCC_CLK_CTL_REG_REG_BASE      + 0x00006160)
+#define HWIO_GCC_QDSS_TRACECLKIN_CFG_RCGR_PHYS                                                           (GCC_CLK_CTL_REG_REG_BASE_PHYS + 0x00006160)
+#define HWIO_GCC_QDSS_TRACECLKIN_CFG_RCGR_OFFS                                                           (GCC_CLK_CTL_REG_REG_BASE_OFFS + 0x00006160)
+#define HWIO_GCC_QDSS_TRACECLKIN_CFG_RCGR_RMSK                                                             0x11071f
+#define HWIO_GCC_QDSS_TRACECLKIN_CFG_RCGR_ATTR                                                                  0x3
+#define HWIO_GCC_QDSS_TRACECLKIN_CFG_RCGR_IN          \
+        in_dword_masked(HWIO_GCC_QDSS_TRACECLKIN_CFG_RCGR_ADDR, HWIO_GCC_QDSS_TRACECLKIN_CFG_RCGR_RMSK)
+#define HWIO_GCC_QDSS_TRACECLKIN_CFG_RCGR_INM(m)      \
+        in_dword_masked(HWIO_GCC_QDSS_TRACECLKIN_CFG_RCGR_ADDR, m)
+#define HWIO_GCC_QDSS_TRACECLKIN_CFG_RCGR_OUT(v)      \
+        out_dword(HWIO_GCC_QDSS_TRACECLKIN_CFG_RCGR_ADDR,v)
+#define HWIO_GCC_QDSS_TRACECLKIN_CFG_RCGR_OUTM(m,v) \
+        out_dword_masked_ns(HWIO_GCC_QDSS_TRACECLKIN_CFG_RCGR_ADDR,m,v,HWIO_GCC_QDSS_TRACECLKIN_CFG_RCGR_IN)
+#define HWIO_GCC_QDSS_TRACECLKIN_CFG_RCGR_HW_CLK_CONTROL_BMSK                                              0x100000
+#define HWIO_GCC_QDSS_TRACECLKIN_CFG_RCGR_HW_CLK_CONTROL_SHFT                                                  0x14
+#define HWIO_GCC_QDSS_TRACECLKIN_CFG_RCGR_HW_CLK_CONTROL_DISABLE_FVAL                                           0x0
+#define HWIO_GCC_QDSS_TRACECLKIN_CFG_RCGR_HW_CLK_CONTROL_ENABLE_FVAL                                            0x1
+#define HWIO_GCC_QDSS_TRACECLKIN_CFG_RCGR_RCGLITE_DISABLE_BMSK                                              0x10000
+#define HWIO_GCC_QDSS_TRACECLKIN_CFG_RCGR_RCGLITE_DISABLE_SHFT                                                 0x10
+#define HWIO_GCC_QDSS_TRACECLKIN_CFG_RCGR_RCGLITE_DISABLE_RCGLITE_ENABLED_FVAL                                  0x0
+#define HWIO_GCC_QDSS_TRACECLKIN_CFG_RCGR_RCGLITE_DISABLE_RCGLITE_DISABLED_FVAL                                 0x1
+#define HWIO_GCC_QDSS_TRACECLKIN_CFG_RCGR_SRC_SEL_BMSK                                                        0x700
+#define HWIO_GCC_QDSS_TRACECLKIN_CFG_RCGR_SRC_SEL_SHFT                                                          0x8
+#define HWIO_GCC_QDSS_TRACECLKIN_CFG_RCGR_SRC_SEL_SRC0_FVAL                                                     0x0
+#define HWIO_GCC_QDSS_TRACECLKIN_CFG_RCGR_SRC_SEL_SRC1_FVAL                                                     0x1
+#define HWIO_GCC_QDSS_TRACECLKIN_CFG_RCGR_SRC_SEL_SRC2_FVAL                                                     0x2
+#define HWIO_GCC_QDSS_TRACECLKIN_CFG_RCGR_SRC_SEL_SRC3_FVAL                                                     0x3
+#define HWIO_GCC_QDSS_TRACECLKIN_CFG_RCGR_SRC_SEL_SRC4_FVAL                                                     0x4
+#define HWIO_GCC_QDSS_TRACECLKIN_CFG_RCGR_SRC_SEL_SRC5_FVAL                                                     0x5
+#define HWIO_GCC_QDSS_TRACECLKIN_CFG_RCGR_SRC_SEL_SRC6_FVAL                                                     0x6
+#define HWIO_GCC_QDSS_TRACECLKIN_CFG_RCGR_SRC_SEL_SRC7_FVAL                                                     0x7
+#define HWIO_GCC_QDSS_TRACECLKIN_CFG_RCGR_SRC_DIV_BMSK                                                         0x1f
+#define HWIO_GCC_QDSS_TRACECLKIN_CFG_RCGR_SRC_DIV_SHFT                                                          0x0
+#define HWIO_GCC_QDSS_TRACECLKIN_CFG_RCGR_SRC_DIV_BYPASS_FVAL                                                   0x0
+#define HWIO_GCC_QDSS_TRACECLKIN_CFG_RCGR_SRC_DIV_DIV1_FVAL                                                     0x1
+#define HWIO_GCC_QDSS_TRACECLKIN_CFG_RCGR_SRC_DIV_DIV1_5_FVAL                                                   0x2
+#define HWIO_GCC_QDSS_TRACECLKIN_CFG_RCGR_SRC_DIV_DIV2_FVAL                                                     0x3
+#define HWIO_GCC_QDSS_TRACECLKIN_CFG_RCGR_SRC_DIV_DIV2_5_FVAL                                                   0x4
+#define HWIO_GCC_QDSS_TRACECLKIN_CFG_RCGR_SRC_DIV_DIV3_FVAL                                                     0x5
+#define HWIO_GCC_QDSS_TRACECLKIN_CFG_RCGR_SRC_DIV_DIV3_5_FVAL                                                   0x6
+#define HWIO_GCC_QDSS_TRACECLKIN_CFG_RCGR_SRC_DIV_DIV4_FVAL                                                     0x7
+#define HWIO_GCC_QDSS_TRACECLKIN_CFG_RCGR_SRC_DIV_DIV4_5_FVAL                                                   0x8
+#define HWIO_GCC_QDSS_TRACECLKIN_CFG_RCGR_SRC_DIV_DIV5_FVAL                                                     0x9
+#define HWIO_GCC_QDSS_TRACECLKIN_CFG_RCGR_SRC_DIV_DIV5_5_FVAL                                                   0xa
+#define HWIO_GCC_QDSS_TRACECLKIN_CFG_RCGR_SRC_DIV_DIV6_FVAL                                                     0xb
+#define HWIO_GCC_QDSS_TRACECLKIN_CFG_RCGR_SRC_DIV_DIV6_5_FVAL                                                   0xc
+#define HWIO_GCC_QDSS_TRACECLKIN_CFG_RCGR_SRC_DIV_DIV7_FVAL                                                     0xd
+#define HWIO_GCC_QDSS_TRACECLKIN_CFG_RCGR_SRC_DIV_DIV7_5_FVAL                                                   0xe
+#define HWIO_GCC_QDSS_TRACECLKIN_CFG_RCGR_SRC_DIV_DIV8_FVAL                                                     0xf
+#define HWIO_GCC_QDSS_TRACECLKIN_CFG_RCGR_SRC_DIV_DIV8_5_FVAL                                                  0x10
+#define HWIO_GCC_QDSS_TRACECLKIN_CFG_RCGR_SRC_DIV_DIV9_FVAL                                                    0x11
+#define HWIO_GCC_QDSS_TRACECLKIN_CFG_RCGR_SRC_DIV_DIV9_5_FVAL                                                  0x12
+#define HWIO_GCC_QDSS_TRACECLKIN_CFG_RCGR_SRC_DIV_DIV10_FVAL                                                   0x13
+#define HWIO_GCC_QDSS_TRACECLKIN_CFG_RCGR_SRC_DIV_DIV10_5_FVAL                                                 0x14
+#define HWIO_GCC_QDSS_TRACECLKIN_CFG_RCGR_SRC_DIV_DIV11_FVAL                                                   0x15
+#define HWIO_GCC_QDSS_TRACECLKIN_CFG_RCGR_SRC_DIV_DIV11_5_FVAL                                                 0x16
+#define HWIO_GCC_QDSS_TRACECLKIN_CFG_RCGR_SRC_DIV_DIV12_FVAL                                                   0x17
+#define HWIO_GCC_QDSS_TRACECLKIN_CFG_RCGR_SRC_DIV_DIV12_5_FVAL                                                 0x18
+#define HWIO_GCC_QDSS_TRACECLKIN_CFG_RCGR_SRC_DIV_DIV13_FVAL                                                   0x19
+#define HWIO_GCC_QDSS_TRACECLKIN_CFG_RCGR_SRC_DIV_DIV13_5_FVAL                                                 0x1a
+#define HWIO_GCC_QDSS_TRACECLKIN_CFG_RCGR_SRC_DIV_DIV14_FVAL                                                   0x1b
+#define HWIO_GCC_QDSS_TRACECLKIN_CFG_RCGR_SRC_DIV_DIV14_5_FVAL                                                 0x1c
+#define HWIO_GCC_QDSS_TRACECLKIN_CFG_RCGR_SRC_DIV_DIV15_FVAL                                                   0x1d
+#define HWIO_GCC_QDSS_TRACECLKIN_CFG_RCGR_SRC_DIV_DIV15_5_FVAL                                                 0x1e
+#define HWIO_GCC_QDSS_TRACECLKIN_CFG_RCGR_SRC_DIV_DIV16_FVAL                                                   0x1f
+
+#define HWIO_GCC_QDSS_APB_TSCTR_CMD_RCGR_ADDR                                                            (GCC_CLK_CTL_REG_REG_BASE      + 0x00006288)
+#define HWIO_GCC_QDSS_APB_TSCTR_CMD_RCGR_PHYS                                                            (GCC_CLK_CTL_REG_REG_BASE_PHYS + 0x00006288)
+#define HWIO_GCC_QDSS_APB_TSCTR_CMD_RCGR_OFFS                                                            (GCC_CLK_CTL_REG_REG_BASE_OFFS + 0x00006288)
+#define HWIO_GCC_QDSS_APB_TSCTR_CMD_RCGR_RMSK                                                            0x80000013
+#define HWIO_GCC_QDSS_APB_TSCTR_CMD_RCGR_ATTR                                                                   0x3
+#define HWIO_GCC_QDSS_APB_TSCTR_CMD_RCGR_IN          \
+        in_dword_masked(HWIO_GCC_QDSS_APB_TSCTR_CMD_RCGR_ADDR, HWIO_GCC_QDSS_APB_TSCTR_CMD_RCGR_RMSK)
+#define HWIO_GCC_QDSS_APB_TSCTR_CMD_RCGR_INM(m)      \
+        in_dword_masked(HWIO_GCC_QDSS_APB_TSCTR_CMD_RCGR_ADDR, m)
+#define HWIO_GCC_QDSS_APB_TSCTR_CMD_RCGR_OUT(v)      \
+        out_dword(HWIO_GCC_QDSS_APB_TSCTR_CMD_RCGR_ADDR,v)
+#define HWIO_GCC_QDSS_APB_TSCTR_CMD_RCGR_OUTM(m,v) \
+        out_dword_masked_ns(HWIO_GCC_QDSS_APB_TSCTR_CMD_RCGR_ADDR,m,v,HWIO_GCC_QDSS_APB_TSCTR_CMD_RCGR_IN)
+#define HWIO_GCC_QDSS_APB_TSCTR_CMD_RCGR_ROOT_OFF_BMSK                                                   0x80000000
+#define HWIO_GCC_QDSS_APB_TSCTR_CMD_RCGR_ROOT_OFF_SHFT                                                         0x1f
+#define HWIO_GCC_QDSS_APB_TSCTR_CMD_RCGR_DIRTY_CFG_RCGR_BMSK                                                   0x10
+#define HWIO_GCC_QDSS_APB_TSCTR_CMD_RCGR_DIRTY_CFG_RCGR_SHFT                                                    0x4
+#define HWIO_GCC_QDSS_APB_TSCTR_CMD_RCGR_ROOT_EN_BMSK                                                           0x2
+#define HWIO_GCC_QDSS_APB_TSCTR_CMD_RCGR_ROOT_EN_SHFT                                                           0x1
+#define HWIO_GCC_QDSS_APB_TSCTR_CMD_RCGR_ROOT_EN_DISABLE_FVAL                                                   0x0
+#define HWIO_GCC_QDSS_APB_TSCTR_CMD_RCGR_ROOT_EN_ENABLE_FVAL                                                    0x1
+#define HWIO_GCC_QDSS_APB_TSCTR_CMD_RCGR_UPDATE_BMSK                                                            0x1
+#define HWIO_GCC_QDSS_APB_TSCTR_CMD_RCGR_UPDATE_SHFT                                                            0x0
+#define HWIO_GCC_QDSS_APB_TSCTR_CMD_RCGR_UPDATE_DISABLE_FVAL                                                    0x0
+#define HWIO_GCC_QDSS_APB_TSCTR_CMD_RCGR_UPDATE_ENABLE_FVAL                                                     0x1
+
+#define HWIO_GCC_QDSS_APB_TSCTR_CFG_RCGR_ADDR                                                            (GCC_CLK_CTL_REG_REG_BASE      + 0x0000628c)
+#define HWIO_GCC_QDSS_APB_TSCTR_CFG_RCGR_PHYS                                                            (GCC_CLK_CTL_REG_REG_BASE_PHYS + 0x0000628c)
+#define HWIO_GCC_QDSS_APB_TSCTR_CFG_RCGR_OFFS                                                            (GCC_CLK_CTL_REG_REG_BASE_OFFS + 0x0000628c)
+#define HWIO_GCC_QDSS_APB_TSCTR_CFG_RCGR_RMSK                                                              0x11071f
+#define HWIO_GCC_QDSS_APB_TSCTR_CFG_RCGR_ATTR                                                                   0x3
+#define HWIO_GCC_QDSS_APB_TSCTR_CFG_RCGR_IN          \
+        in_dword_masked(HWIO_GCC_QDSS_APB_TSCTR_CFG_RCGR_ADDR, HWIO_GCC_QDSS_APB_TSCTR_CFG_RCGR_RMSK)
+#define HWIO_GCC_QDSS_APB_TSCTR_CFG_RCGR_INM(m)      \
+        in_dword_masked(HWIO_GCC_QDSS_APB_TSCTR_CFG_RCGR_ADDR, m)
+#define HWIO_GCC_QDSS_APB_TSCTR_CFG_RCGR_OUT(v)      \
+        out_dword(HWIO_GCC_QDSS_APB_TSCTR_CFG_RCGR_ADDR,v)
+#define HWIO_GCC_QDSS_APB_TSCTR_CFG_RCGR_OUTM(m,v) \
+        out_dword_masked_ns(HWIO_GCC_QDSS_APB_TSCTR_CFG_RCGR_ADDR,m,v,HWIO_GCC_QDSS_APB_TSCTR_CFG_RCGR_IN)
+#define HWIO_GCC_QDSS_APB_TSCTR_CFG_RCGR_HW_CLK_CONTROL_BMSK                                               0x100000
+#define HWIO_GCC_QDSS_APB_TSCTR_CFG_RCGR_HW_CLK_CONTROL_SHFT                                                   0x14
+#define HWIO_GCC_QDSS_APB_TSCTR_CFG_RCGR_HW_CLK_CONTROL_DISABLE_FVAL                                            0x0
+#define HWIO_GCC_QDSS_APB_TSCTR_CFG_RCGR_HW_CLK_CONTROL_ENABLE_FVAL                                             0x1
+#define HWIO_GCC_QDSS_APB_TSCTR_CFG_RCGR_RCGLITE_DISABLE_BMSK                                               0x10000
+#define HWIO_GCC_QDSS_APB_TSCTR_CFG_RCGR_RCGLITE_DISABLE_SHFT                                                  0x10
+#define HWIO_GCC_QDSS_APB_TSCTR_CFG_RCGR_RCGLITE_DISABLE_RCGLITE_ENABLED_FVAL                                   0x0
+#define HWIO_GCC_QDSS_APB_TSCTR_CFG_RCGR_RCGLITE_DISABLE_RCGLITE_DISABLED_FVAL                                  0x1
+#define HWIO_GCC_QDSS_APB_TSCTR_CFG_RCGR_SRC_SEL_BMSK                                                         0x700
+#define HWIO_GCC_QDSS_APB_TSCTR_CFG_RCGR_SRC_SEL_SHFT                                                           0x8
+#define HWIO_GCC_QDSS_APB_TSCTR_CFG_RCGR_SRC_SEL_SRC0_FVAL                                                      0x0
+#define HWIO_GCC_QDSS_APB_TSCTR_CFG_RCGR_SRC_SEL_SRC1_FVAL                                                      0x1
+#define HWIO_GCC_QDSS_APB_TSCTR_CFG_RCGR_SRC_SEL_SRC2_FVAL                                                      0x2
+#define HWIO_GCC_QDSS_APB_TSCTR_CFG_RCGR_SRC_SEL_SRC3_FVAL                                                      0x3
+#define HWIO_GCC_QDSS_APB_TSCTR_CFG_RCGR_SRC_SEL_SRC4_FVAL                                                      0x4
+#define HWIO_GCC_QDSS_APB_TSCTR_CFG_RCGR_SRC_SEL_SRC5_FVAL                                                      0x5
+#define HWIO_GCC_QDSS_APB_TSCTR_CFG_RCGR_SRC_SEL_SRC6_FVAL                                                      0x6
+#define HWIO_GCC_QDSS_APB_TSCTR_CFG_RCGR_SRC_SEL_SRC7_FVAL                                                      0x7
+#define HWIO_GCC_QDSS_APB_TSCTR_CFG_RCGR_SRC_DIV_BMSK                                                          0x1f
+#define HWIO_GCC_QDSS_APB_TSCTR_CFG_RCGR_SRC_DIV_SHFT                                                           0x0
+#define HWIO_GCC_QDSS_APB_TSCTR_CFG_RCGR_SRC_DIV_BYPASS_FVAL                                                    0x0
+#define HWIO_GCC_QDSS_APB_TSCTR_CFG_RCGR_SRC_DIV_DIV1_FVAL                                                      0x1
+#define HWIO_GCC_QDSS_APB_TSCTR_CFG_RCGR_SRC_DIV_DIV1_5_FVAL                                                    0x2
+#define HWIO_GCC_QDSS_APB_TSCTR_CFG_RCGR_SRC_DIV_DIV2_FVAL                                                      0x3
+#define HWIO_GCC_QDSS_APB_TSCTR_CFG_RCGR_SRC_DIV_DIV2_5_FVAL                                                    0x4
+#define HWIO_GCC_QDSS_APB_TSCTR_CFG_RCGR_SRC_DIV_DIV3_FVAL                                                      0x5
+#define HWIO_GCC_QDSS_APB_TSCTR_CFG_RCGR_SRC_DIV_DIV3_5_FVAL                                                    0x6
+#define HWIO_GCC_QDSS_APB_TSCTR_CFG_RCGR_SRC_DIV_DIV4_FVAL                                                      0x7
+#define HWIO_GCC_QDSS_APB_TSCTR_CFG_RCGR_SRC_DIV_DIV4_5_FVAL                                                    0x8
+#define HWIO_GCC_QDSS_APB_TSCTR_CFG_RCGR_SRC_DIV_DIV5_FVAL                                                      0x9
+#define HWIO_GCC_QDSS_APB_TSCTR_CFG_RCGR_SRC_DIV_DIV5_5_FVAL                                                    0xa
+#define HWIO_GCC_QDSS_APB_TSCTR_CFG_RCGR_SRC_DIV_DIV6_FVAL                                                      0xb
+#define HWIO_GCC_QDSS_APB_TSCTR_CFG_RCGR_SRC_DIV_DIV6_5_FVAL                                                    0xc
+#define HWIO_GCC_QDSS_APB_TSCTR_CFG_RCGR_SRC_DIV_DIV7_FVAL                                                      0xd
+#define HWIO_GCC_QDSS_APB_TSCTR_CFG_RCGR_SRC_DIV_DIV7_5_FVAL                                                    0xe
+#define HWIO_GCC_QDSS_APB_TSCTR_CFG_RCGR_SRC_DIV_DIV8_FVAL                                                      0xf
+#define HWIO_GCC_QDSS_APB_TSCTR_CFG_RCGR_SRC_DIV_DIV8_5_FVAL                                                   0x10
+#define HWIO_GCC_QDSS_APB_TSCTR_CFG_RCGR_SRC_DIV_DIV9_FVAL                                                     0x11
+#define HWIO_GCC_QDSS_APB_TSCTR_CFG_RCGR_SRC_DIV_DIV9_5_FVAL                                                   0x12
+#define HWIO_GCC_QDSS_APB_TSCTR_CFG_RCGR_SRC_DIV_DIV10_FVAL                                                    0x13
+#define HWIO_GCC_QDSS_APB_TSCTR_CFG_RCGR_SRC_DIV_DIV10_5_FVAL                                                  0x14
+#define HWIO_GCC_QDSS_APB_TSCTR_CFG_RCGR_SRC_DIV_DIV11_FVAL                                                    0x15
+#define HWIO_GCC_QDSS_APB_TSCTR_CFG_RCGR_SRC_DIV_DIV11_5_FVAL                                                  0x16
+#define HWIO_GCC_QDSS_APB_TSCTR_CFG_RCGR_SRC_DIV_DIV12_FVAL                                                    0x17
+#define HWIO_GCC_QDSS_APB_TSCTR_CFG_RCGR_SRC_DIV_DIV12_5_FVAL                                                  0x18
+#define HWIO_GCC_QDSS_APB_TSCTR_CFG_RCGR_SRC_DIV_DIV13_FVAL                                                    0x19
+#define HWIO_GCC_QDSS_APB_TSCTR_CFG_RCGR_SRC_DIV_DIV13_5_FVAL                                                  0x1a
+#define HWIO_GCC_QDSS_APB_TSCTR_CFG_RCGR_SRC_DIV_DIV14_FVAL                                                    0x1b
+#define HWIO_GCC_QDSS_APB_TSCTR_CFG_RCGR_SRC_DIV_DIV14_5_FVAL                                                  0x1c
+#define HWIO_GCC_QDSS_APB_TSCTR_CFG_RCGR_SRC_DIV_DIV15_FVAL                                                    0x1d
+#define HWIO_GCC_QDSS_APB_TSCTR_CFG_RCGR_SRC_DIV_DIV15_5_FVAL                                                  0x1e
+#define HWIO_GCC_QDSS_APB_TSCTR_CFG_RCGR_SRC_DIV_DIV16_FVAL                                                    0x1f
+
+#define HWIO_GCC_RPMH_SYS_NOC_QDSS_TRIG_PERF0_DFSR_ADDR                                                  (GCC_CLK_CTL_REG_REG_BASE      + 0x000062bc)
+#define HWIO_GCC_RPMH_SYS_NOC_QDSS_TRIG_PERF0_DFSR_PHYS                                                  (GCC_CLK_CTL_REG_REG_BASE_PHYS + 0x000062bc)
+#define HWIO_GCC_RPMH_SYS_NOC_QDSS_TRIG_PERF0_DFSR_OFFS                                                  (GCC_CLK_CTL_REG_REG_BASE_OFFS + 0x000062bc)
+#define HWIO_GCC_RPMH_SYS_NOC_QDSS_TRIG_PERF0_DFSR_RMSK                                                       0x71f
+#define HWIO_GCC_RPMH_SYS_NOC_QDSS_TRIG_PERF0_DFSR_ATTR                                                         0x3
+#define HWIO_GCC_RPMH_SYS_NOC_QDSS_TRIG_PERF0_DFSR_IN          \
+        in_dword_masked(HWIO_GCC_RPMH_SYS_NOC_QDSS_TRIG_PERF0_DFSR_ADDR, HWIO_GCC_RPMH_SYS_NOC_QDSS_TRIG_PERF0_DFSR_RMSK)
+#define HWIO_GCC_RPMH_SYS_NOC_QDSS_TRIG_PERF0_DFSR_INM(m)      \
+        in_dword_masked(HWIO_GCC_RPMH_SYS_NOC_QDSS_TRIG_PERF0_DFSR_ADDR, m)
+#define HWIO_GCC_RPMH_SYS_NOC_QDSS_TRIG_PERF0_DFSR_OUT(v)      \
+        out_dword(HWIO_GCC_RPMH_SYS_NOC_QDSS_TRIG_PERF0_DFSR_ADDR,v)
+#define HWIO_GCC_RPMH_SYS_NOC_QDSS_TRIG_PERF0_DFSR_OUTM(m,v) \
+        out_dword_masked_ns(HWIO_GCC_RPMH_SYS_NOC_QDSS_TRIG_PERF0_DFSR_ADDR,m,v,HWIO_GCC_RPMH_SYS_NOC_QDSS_TRIG_PERF0_DFSR_IN)
+#define HWIO_GCC_RPMH_SYS_NOC_QDSS_TRIG_PERF0_DFSR_SRC_SEL_BMSK                                               0x700
+#define HWIO_GCC_RPMH_SYS_NOC_QDSS_TRIG_PERF0_DFSR_SRC_SEL_SHFT                                                 0x8
+#define HWIO_GCC_RPMH_SYS_NOC_QDSS_TRIG_PERF0_DFSR_SRC_SEL_SRC0_FVAL                                            0x0
+#define HWIO_GCC_RPMH_SYS_NOC_QDSS_TRIG_PERF0_DFSR_SRC_SEL_SRC1_FVAL                                            0x1
+#define HWIO_GCC_RPMH_SYS_NOC_QDSS_TRIG_PERF0_DFSR_SRC_SEL_SRC2_FVAL                                            0x2
+#define HWIO_GCC_RPMH_SYS_NOC_QDSS_TRIG_PERF0_DFSR_SRC_SEL_SRC3_FVAL                                            0x3
+#define HWIO_GCC_RPMH_SYS_NOC_QDSS_TRIG_PERF0_DFSR_SRC_SEL_SRC4_FVAL                                            0x4
+#define HWIO_GCC_RPMH_SYS_NOC_QDSS_TRIG_PERF0_DFSR_SRC_SEL_SRC5_FVAL                                            0x5
+#define HWIO_GCC_RPMH_SYS_NOC_QDSS_TRIG_PERF0_DFSR_SRC_SEL_SRC6_FVAL                                            0x6
+#define HWIO_GCC_RPMH_SYS_NOC_QDSS_TRIG_PERF0_DFSR_SRC_SEL_SRC7_FVAL                                            0x7
+#define HWIO_GCC_RPMH_SYS_NOC_QDSS_TRIG_PERF0_DFSR_SRC_DIV_BMSK                                                0x1f
+#define HWIO_GCC_RPMH_SYS_NOC_QDSS_TRIG_PERF0_DFSR_SRC_DIV_SHFT                                                 0x0
+#define HWIO_GCC_RPMH_SYS_NOC_QDSS_TRIG_PERF0_DFSR_SRC_DIV_BYPASS_FVAL                                          0x0
+#define HWIO_GCC_RPMH_SYS_NOC_QDSS_TRIG_PERF0_DFSR_SRC_DIV_DIV1_FVAL                                            0x1
+#define HWIO_GCC_RPMH_SYS_NOC_QDSS_TRIG_PERF0_DFSR_SRC_DIV_DIV1_5_FVAL                                          0x2
+#define HWIO_GCC_RPMH_SYS_NOC_QDSS_TRIG_PERF0_DFSR_SRC_DIV_DIV2_FVAL                                            0x3
+#define HWIO_GCC_RPMH_SYS_NOC_QDSS_TRIG_PERF0_DFSR_SRC_DIV_DIV2_5_FVAL                                          0x4
+#define HWIO_GCC_RPMH_SYS_NOC_QDSS_TRIG_PERF0_DFSR_SRC_DIV_DIV3_FVAL                                            0x5
+#define HWIO_GCC_RPMH_SYS_NOC_QDSS_TRIG_PERF0_DFSR_SRC_DIV_DIV3_5_FVAL                                          0x6
+#define HWIO_GCC_RPMH_SYS_NOC_QDSS_TRIG_PERF0_DFSR_SRC_DIV_DIV4_FVAL                                            0x7
+#define HWIO_GCC_RPMH_SYS_NOC_QDSS_TRIG_PERF0_DFSR_SRC_DIV_DIV4_5_FVAL                                          0x8
+#define HWIO_GCC_RPMH_SYS_NOC_QDSS_TRIG_PERF0_DFSR_SRC_DIV_DIV5_FVAL                                            0x9
+#define HWIO_GCC_RPMH_SYS_NOC_QDSS_TRIG_PERF0_DFSR_SRC_DIV_DIV5_5_FVAL                                          0xa
+#define HWIO_GCC_RPMH_SYS_NOC_QDSS_TRIG_PERF0_DFSR_SRC_DIV_DIV6_FVAL                                            0xb
+#define HWIO_GCC_RPMH_SYS_NOC_QDSS_TRIG_PERF0_DFSR_SRC_DIV_DIV6_5_FVAL                                          0xc
+#define HWIO_GCC_RPMH_SYS_NOC_QDSS_TRIG_PERF0_DFSR_SRC_DIV_DIV7_FVAL                                            0xd
+#define HWIO_GCC_RPMH_SYS_NOC_QDSS_TRIG_PERF0_DFSR_SRC_DIV_DIV7_5_FVAL                                          0xe
+#define HWIO_GCC_RPMH_SYS_NOC_QDSS_TRIG_PERF0_DFSR_SRC_DIV_DIV8_FVAL                                            0xf
+#define HWIO_GCC_RPMH_SYS_NOC_QDSS_TRIG_PERF0_DFSR_SRC_DIV_DIV8_5_FVAL                                         0x10
+#define HWIO_GCC_RPMH_SYS_NOC_QDSS_TRIG_PERF0_DFSR_SRC_DIV_DIV9_FVAL                                           0x11
+#define HWIO_GCC_RPMH_SYS_NOC_QDSS_TRIG_PERF0_DFSR_SRC_DIV_DIV9_5_FVAL                                         0x12
+#define HWIO_GCC_RPMH_SYS_NOC_QDSS_TRIG_PERF0_DFSR_SRC_DIV_DIV10_FVAL                                          0x13
+#define HWIO_GCC_RPMH_SYS_NOC_QDSS_TRIG_PERF0_DFSR_SRC_DIV_DIV10_5_FVAL                                        0x14
+#define HWIO_GCC_RPMH_SYS_NOC_QDSS_TRIG_PERF0_DFSR_SRC_DIV_DIV11_FVAL                                          0x15
+#define HWIO_GCC_RPMH_SYS_NOC_QDSS_TRIG_PERF0_DFSR_SRC_DIV_DIV11_5_FVAL                                        0x16
+#define HWIO_GCC_RPMH_SYS_NOC_QDSS_TRIG_PERF0_DFSR_SRC_DIV_DIV12_FVAL                                          0x17
+#define HWIO_GCC_RPMH_SYS_NOC_QDSS_TRIG_PERF0_DFSR_SRC_DIV_DIV12_5_FVAL                                        0x18
+#define HWIO_GCC_RPMH_SYS_NOC_QDSS_TRIG_PERF0_DFSR_SRC_DIV_DIV13_FVAL                                          0x19
+#define HWIO_GCC_RPMH_SYS_NOC_QDSS_TRIG_PERF0_DFSR_SRC_DIV_DIV13_5_FVAL                                        0x1a
+#define HWIO_GCC_RPMH_SYS_NOC_QDSS_TRIG_PERF0_DFSR_SRC_DIV_DIV14_FVAL                                          0x1b
+#define HWIO_GCC_RPMH_SYS_NOC_QDSS_TRIG_PERF0_DFSR_SRC_DIV_DIV14_5_FVAL                                        0x1c
+#define HWIO_GCC_RPMH_SYS_NOC_QDSS_TRIG_PERF0_DFSR_SRC_DIV_DIV15_FVAL                                          0x1d
+#define HWIO_GCC_RPMH_SYS_NOC_QDSS_TRIG_PERF0_DFSR_SRC_DIV_DIV15_5_FVAL                                        0x1e
+#define HWIO_GCC_RPMH_SYS_NOC_QDSS_TRIG_PERF0_DFSR_SRC_DIV_DIV16_FVAL                                          0x1f
+
+#define HWIO_GCC_RPMH_SYS_NOC_QDSS_TRIG_PERF1_DFSR_ADDR                                                  (GCC_CLK_CTL_REG_REG_BASE      + 0x000062c0)
+#define HWIO_GCC_RPMH_SYS_NOC_QDSS_TRIG_PERF1_DFSR_PHYS                                                  (GCC_CLK_CTL_REG_REG_BASE_PHYS + 0x000062c0)
+#define HWIO_GCC_RPMH_SYS_NOC_QDSS_TRIG_PERF1_DFSR_OFFS                                                  (GCC_CLK_CTL_REG_REG_BASE_OFFS + 0x000062c0)
+#define HWIO_GCC_RPMH_SYS_NOC_QDSS_TRIG_PERF1_DFSR_RMSK                                                       0x71f
+#define HWIO_GCC_RPMH_SYS_NOC_QDSS_TRIG_PERF1_DFSR_ATTR                                                         0x3
+#define HWIO_GCC_RPMH_SYS_NOC_QDSS_TRIG_PERF1_DFSR_IN          \
+        in_dword_masked(HWIO_GCC_RPMH_SYS_NOC_QDSS_TRIG_PERF1_DFSR_ADDR, HWIO_GCC_RPMH_SYS_NOC_QDSS_TRIG_PERF1_DFSR_RMSK)
+#define HWIO_GCC_RPMH_SYS_NOC_QDSS_TRIG_PERF1_DFSR_INM(m)      \
+        in_dword_masked(HWIO_GCC_RPMH_SYS_NOC_QDSS_TRIG_PERF1_DFSR_ADDR, m)
+#define HWIO_GCC_RPMH_SYS_NOC_QDSS_TRIG_PERF1_DFSR_OUT(v)      \
+        out_dword(HWIO_GCC_RPMH_SYS_NOC_QDSS_TRIG_PERF1_DFSR_ADDR,v)
+#define HWIO_GCC_RPMH_SYS_NOC_QDSS_TRIG_PERF1_DFSR_OUTM(m,v) \
+        out_dword_masked_ns(HWIO_GCC_RPMH_SYS_NOC_QDSS_TRIG_PERF1_DFSR_ADDR,m,v,HWIO_GCC_RPMH_SYS_NOC_QDSS_TRIG_PERF1_DFSR_IN)
+#define HWIO_GCC_RPMH_SYS_NOC_QDSS_TRIG_PERF1_DFSR_SRC_SEL_BMSK                                               0x700
+#define HWIO_GCC_RPMH_SYS_NOC_QDSS_TRIG_PERF1_DFSR_SRC_SEL_SHFT                                                 0x8
+#define HWIO_GCC_RPMH_SYS_NOC_QDSS_TRIG_PERF1_DFSR_SRC_SEL_SRC0_FVAL                                            0x0
+#define HWIO_GCC_RPMH_SYS_NOC_QDSS_TRIG_PERF1_DFSR_SRC_SEL_SRC1_FVAL                                            0x1
+#define HWIO_GCC_RPMH_SYS_NOC_QDSS_TRIG_PERF1_DFSR_SRC_SEL_SRC2_FVAL                                            0x2
+#define HWIO_GCC_RPMH_SYS_NOC_QDSS_TRIG_PERF1_DFSR_SRC_SEL_SRC3_FVAL                                            0x3
+#define HWIO_GCC_RPMH_SYS_NOC_QDSS_TRIG_PERF1_DFSR_SRC_SEL_SRC4_FVAL                                            0x4
+#define HWIO_GCC_RPMH_SYS_NOC_QDSS_TRIG_PERF1_DFSR_SRC_SEL_SRC5_FVAL                                            0x5
+#define HWIO_GCC_RPMH_SYS_NOC_QDSS_TRIG_PERF1_DFSR_SRC_SEL_SRC6_FVAL                                            0x6
+#define HWIO_GCC_RPMH_SYS_NOC_QDSS_TRIG_PERF1_DFSR_SRC_SEL_SRC7_FVAL                                            0x7
+#define HWIO_GCC_RPMH_SYS_NOC_QDSS_TRIG_PERF1_DFSR_SRC_DIV_BMSK                                                0x1f
+#define HWIO_GCC_RPMH_SYS_NOC_QDSS_TRIG_PERF1_DFSR_SRC_DIV_SHFT                                                 0x0
+#define HWIO_GCC_RPMH_SYS_NOC_QDSS_TRIG_PERF1_DFSR_SRC_DIV_BYPASS_FVAL                                          0x0
+#define HWIO_GCC_RPMH_SYS_NOC_QDSS_TRIG_PERF1_DFSR_SRC_DIV_DIV1_FVAL                                            0x1
+#define HWIO_GCC_RPMH_SYS_NOC_QDSS_TRIG_PERF1_DFSR_SRC_DIV_DIV1_5_FVAL                                          0x2
+#define HWIO_GCC_RPMH_SYS_NOC_QDSS_TRIG_PERF1_DFSR_SRC_DIV_DIV2_FVAL                                            0x3
+#define HWIO_GCC_RPMH_SYS_NOC_QDSS_TRIG_PERF1_DFSR_SRC_DIV_DIV2_5_FVAL                                          0x4
+#define HWIO_GCC_RPMH_SYS_NOC_QDSS_TRIG_PERF1_DFSR_SRC_DIV_DIV3_FVAL                                            0x5
+#define HWIO_GCC_RPMH_SYS_NOC_QDSS_TRIG_PERF1_DFSR_SRC_DIV_DIV3_5_FVAL                                          0x6
+#define HWIO_GCC_RPMH_SYS_NOC_QDSS_TRIG_PERF1_DFSR_SRC_DIV_DIV4_FVAL                                            0x7
+#define HWIO_GCC_RPMH_SYS_NOC_QDSS_TRIG_PERF1_DFSR_SRC_DIV_DIV4_5_FVAL                                          0x8
+#define HWIO_GCC_RPMH_SYS_NOC_QDSS_TRIG_PERF1_DFSR_SRC_DIV_DIV5_FVAL                                            0x9
+#define HWIO_GCC_RPMH_SYS_NOC_QDSS_TRIG_PERF1_DFSR_SRC_DIV_DIV5_5_FVAL                                          0xa
+#define HWIO_GCC_RPMH_SYS_NOC_QDSS_TRIG_PERF1_DFSR_SRC_DIV_DIV6_FVAL                                            0xb
+#define HWIO_GCC_RPMH_SYS_NOC_QDSS_TRIG_PERF1_DFSR_SRC_DIV_DIV6_5_FVAL                                          0xc
+#define HWIO_GCC_RPMH_SYS_NOC_QDSS_TRIG_PERF1_DFSR_SRC_DIV_DIV7_FVAL                                            0xd
+#define HWIO_GCC_RPMH_SYS_NOC_QDSS_TRIG_PERF1_DFSR_SRC_DIV_DIV7_5_FVAL                                          0xe
+#define HWIO_GCC_RPMH_SYS_NOC_QDSS_TRIG_PERF1_DFSR_SRC_DIV_DIV8_FVAL                                            0xf
+#define HWIO_GCC_RPMH_SYS_NOC_QDSS_TRIG_PERF1_DFSR_SRC_DIV_DIV8_5_FVAL                                         0x10
+#define HWIO_GCC_RPMH_SYS_NOC_QDSS_TRIG_PERF1_DFSR_SRC_DIV_DIV9_FVAL                                           0x11
+#define HWIO_GCC_RPMH_SYS_NOC_QDSS_TRIG_PERF1_DFSR_SRC_DIV_DIV9_5_FVAL                                         0x12
+#define HWIO_GCC_RPMH_SYS_NOC_QDSS_TRIG_PERF1_DFSR_SRC_DIV_DIV10_FVAL                                          0x13
+#define HWIO_GCC_RPMH_SYS_NOC_QDSS_TRIG_PERF1_DFSR_SRC_DIV_DIV10_5_FVAL                                        0x14
+#define HWIO_GCC_RPMH_SYS_NOC_QDSS_TRIG_PERF1_DFSR_SRC_DIV_DIV11_FVAL                                          0x15
+#define HWIO_GCC_RPMH_SYS_NOC_QDSS_TRIG_PERF1_DFSR_SRC_DIV_DIV11_5_FVAL                                        0x16
+#define HWIO_GCC_RPMH_SYS_NOC_QDSS_TRIG_PERF1_DFSR_SRC_DIV_DIV12_FVAL                                          0x17
+#define HWIO_GCC_RPMH_SYS_NOC_QDSS_TRIG_PERF1_DFSR_SRC_DIV_DIV12_5_FVAL                                        0x18
+#define HWIO_GCC_RPMH_SYS_NOC_QDSS_TRIG_PERF1_DFSR_SRC_DIV_DIV13_FVAL                                          0x19
+#define HWIO_GCC_RPMH_SYS_NOC_QDSS_TRIG_PERF1_DFSR_SRC_DIV_DIV13_5_FVAL                                        0x1a
+#define HWIO_GCC_RPMH_SYS_NOC_QDSS_TRIG_PERF1_DFSR_SRC_DIV_DIV14_FVAL                                          0x1b
+#define HWIO_GCC_RPMH_SYS_NOC_QDSS_TRIG_PERF1_DFSR_SRC_DIV_DIV14_5_FVAL                                        0x1c
+#define HWIO_GCC_RPMH_SYS_NOC_QDSS_TRIG_PERF1_DFSR_SRC_DIV_DIV15_FVAL                                          0x1d
+#define HWIO_GCC_RPMH_SYS_NOC_QDSS_TRIG_PERF1_DFSR_SRC_DIV_DIV15_5_FVAL                                        0x1e
+#define HWIO_GCC_RPMH_SYS_NOC_QDSS_TRIG_PERF1_DFSR_SRC_DIV_DIV16_FVAL                                          0x1f
+
+#define HWIO_GCC_RPMH_SYS_NOC_QDSS_TRIG_PERF2_DFSR_ADDR                                                  (GCC_CLK_CTL_REG_REG_BASE      + 0x000062c4)
+#define HWIO_GCC_RPMH_SYS_NOC_QDSS_TRIG_PERF2_DFSR_PHYS                                                  (GCC_CLK_CTL_REG_REG_BASE_PHYS + 0x000062c4)
+#define HWIO_GCC_RPMH_SYS_NOC_QDSS_TRIG_PERF2_DFSR_OFFS                                                  (GCC_CLK_CTL_REG_REG_BASE_OFFS + 0x000062c4)
+#define HWIO_GCC_RPMH_SYS_NOC_QDSS_TRIG_PERF2_DFSR_RMSK                                                       0x71f
+#define HWIO_GCC_RPMH_SYS_NOC_QDSS_TRIG_PERF2_DFSR_ATTR                                                         0x3
+#define HWIO_GCC_RPMH_SYS_NOC_QDSS_TRIG_PERF2_DFSR_IN          \
+        in_dword_masked(HWIO_GCC_RPMH_SYS_NOC_QDSS_TRIG_PERF2_DFSR_ADDR, HWIO_GCC_RPMH_SYS_NOC_QDSS_TRIG_PERF2_DFSR_RMSK)
+#define HWIO_GCC_RPMH_SYS_NOC_QDSS_TRIG_PERF2_DFSR_INM(m)      \
+        in_dword_masked(HWIO_GCC_RPMH_SYS_NOC_QDSS_TRIG_PERF2_DFSR_ADDR, m)
+#define HWIO_GCC_RPMH_SYS_NOC_QDSS_TRIG_PERF2_DFSR_OUT(v)      \
+        out_dword(HWIO_GCC_RPMH_SYS_NOC_QDSS_TRIG_PERF2_DFSR_ADDR,v)
+#define HWIO_GCC_RPMH_SYS_NOC_QDSS_TRIG_PERF2_DFSR_OUTM(m,v) \
+        out_dword_masked_ns(HWIO_GCC_RPMH_SYS_NOC_QDSS_TRIG_PERF2_DFSR_ADDR,m,v,HWIO_GCC_RPMH_SYS_NOC_QDSS_TRIG_PERF2_DFSR_IN)
+#define HWIO_GCC_RPMH_SYS_NOC_QDSS_TRIG_PERF2_DFSR_SRC_SEL_BMSK                                               0x700
+#define HWIO_GCC_RPMH_SYS_NOC_QDSS_TRIG_PERF2_DFSR_SRC_SEL_SHFT                                                 0x8
+#define HWIO_GCC_RPMH_SYS_NOC_QDSS_TRIG_PERF2_DFSR_SRC_SEL_SRC0_FVAL                                            0x0
+#define HWIO_GCC_RPMH_SYS_NOC_QDSS_TRIG_PERF2_DFSR_SRC_SEL_SRC1_FVAL                                            0x1
+#define HWIO_GCC_RPMH_SYS_NOC_QDSS_TRIG_PERF2_DFSR_SRC_SEL_SRC2_FVAL                                            0x2
+#define HWIO_GCC_RPMH_SYS_NOC_QDSS_TRIG_PERF2_DFSR_SRC_SEL_SRC3_FVAL                                            0x3
+#define HWIO_GCC_RPMH_SYS_NOC_QDSS_TRIG_PERF2_DFSR_SRC_SEL_SRC4_FVAL                                            0x4
+#define HWIO_GCC_RPMH_SYS_NOC_QDSS_TRIG_PERF2_DFSR_SRC_SEL_SRC5_FVAL                                            0x5
+#define HWIO_GCC_RPMH_SYS_NOC_QDSS_TRIG_PERF2_DFSR_SRC_SEL_SRC6_FVAL                                            0x6
+#define HWIO_GCC_RPMH_SYS_NOC_QDSS_TRIG_PERF2_DFSR_SRC_SEL_SRC7_FVAL                                            0x7
+#define HWIO_GCC_RPMH_SYS_NOC_QDSS_TRIG_PERF2_DFSR_SRC_DIV_BMSK                                                0x1f
+#define HWIO_GCC_RPMH_SYS_NOC_QDSS_TRIG_PERF2_DFSR_SRC_DIV_SHFT                                                 0x0
+#define HWIO_GCC_RPMH_SYS_NOC_QDSS_TRIG_PERF2_DFSR_SRC_DIV_BYPASS_FVAL                                          0x0
+#define HWIO_GCC_RPMH_SYS_NOC_QDSS_TRIG_PERF2_DFSR_SRC_DIV_DIV1_FVAL                                            0x1
+#define HWIO_GCC_RPMH_SYS_NOC_QDSS_TRIG_PERF2_DFSR_SRC_DIV_DIV1_5_FVAL                                          0x2
+#define HWIO_GCC_RPMH_SYS_NOC_QDSS_TRIG_PERF2_DFSR_SRC_DIV_DIV2_FVAL                                            0x3
+#define HWIO_GCC_RPMH_SYS_NOC_QDSS_TRIG_PERF2_DFSR_SRC_DIV_DIV2_5_FVAL                                          0x4
+#define HWIO_GCC_RPMH_SYS_NOC_QDSS_TRIG_PERF2_DFSR_SRC_DIV_DIV3_FVAL                                            0x5
+#define HWIO_GCC_RPMH_SYS_NOC_QDSS_TRIG_PERF2_DFSR_SRC_DIV_DIV3_5_FVAL                                          0x6
+#define HWIO_GCC_RPMH_SYS_NOC_QDSS_TRIG_PERF2_DFSR_SRC_DIV_DIV4_FVAL                                            0x7
+#define HWIO_GCC_RPMH_SYS_NOC_QDSS_TRIG_PERF2_DFSR_SRC_DIV_DIV4_5_FVAL                                          0x8
+#define HWIO_GCC_RPMH_SYS_NOC_QDSS_TRIG_PERF2_DFSR_SRC_DIV_DIV5_FVAL                                            0x9
+#define HWIO_GCC_RPMH_SYS_NOC_QDSS_TRIG_PERF2_DFSR_SRC_DIV_DIV5_5_FVAL                                          0xa
+#define HWIO_GCC_RPMH_SYS_NOC_QDSS_TRIG_PERF2_DFSR_SRC_DIV_DIV6_FVAL                                            0xb
+#define HWIO_GCC_RPMH_SYS_NOC_QDSS_TRIG_PERF2_DFSR_SRC_DIV_DIV6_5_FVAL                                          0xc
+#define HWIO_GCC_RPMH_SYS_NOC_QDSS_TRIG_PERF2_DFSR_SRC_DIV_DIV7_FVAL                                            0xd
+#define HWIO_GCC_RPMH_SYS_NOC_QDSS_TRIG_PERF2_DFSR_SRC_DIV_DIV7_5_FVAL                                          0xe
+#define HWIO_GCC_RPMH_SYS_NOC_QDSS_TRIG_PERF2_DFSR_SRC_DIV_DIV8_FVAL                                            0xf
+#define HWIO_GCC_RPMH_SYS_NOC_QDSS_TRIG_PERF2_DFSR_SRC_DIV_DIV8_5_FVAL                                         0x10
+#define HWIO_GCC_RPMH_SYS_NOC_QDSS_TRIG_PERF2_DFSR_SRC_DIV_DIV9_FVAL                                           0x11
+#define HWIO_GCC_RPMH_SYS_NOC_QDSS_TRIG_PERF2_DFSR_SRC_DIV_DIV9_5_FVAL                                         0x12
+#define HWIO_GCC_RPMH_SYS_NOC_QDSS_TRIG_PERF2_DFSR_SRC_DIV_DIV10_FVAL                                          0x13
+#define HWIO_GCC_RPMH_SYS_NOC_QDSS_TRIG_PERF2_DFSR_SRC_DIV_DIV10_5_FVAL                                        0x14
+#define HWIO_GCC_RPMH_SYS_NOC_QDSS_TRIG_PERF2_DFSR_SRC_DIV_DIV11_FVAL                                          0x15
+#define HWIO_GCC_RPMH_SYS_NOC_QDSS_TRIG_PERF2_DFSR_SRC_DIV_DIV11_5_FVAL                                        0x16
+#define HWIO_GCC_RPMH_SYS_NOC_QDSS_TRIG_PERF2_DFSR_SRC_DIV_DIV12_FVAL                                          0x17
+#define HWIO_GCC_RPMH_SYS_NOC_QDSS_TRIG_PERF2_DFSR_SRC_DIV_DIV12_5_FVAL                                        0x18
+#define HWIO_GCC_RPMH_SYS_NOC_QDSS_TRIG_PERF2_DFSR_SRC_DIV_DIV13_FVAL                                          0x19
+#define HWIO_GCC_RPMH_SYS_NOC_QDSS_TRIG_PERF2_DFSR_SRC_DIV_DIV13_5_FVAL                                        0x1a
+#define HWIO_GCC_RPMH_SYS_NOC_QDSS_TRIG_PERF2_DFSR_SRC_DIV_DIV14_FVAL                                          0x1b
+#define HWIO_GCC_RPMH_SYS_NOC_QDSS_TRIG_PERF2_DFSR_SRC_DIV_DIV14_5_FVAL                                        0x1c
+#define HWIO_GCC_RPMH_SYS_NOC_QDSS_TRIG_PERF2_DFSR_SRC_DIV_DIV15_FVAL                                          0x1d
+#define HWIO_GCC_RPMH_SYS_NOC_QDSS_TRIG_PERF2_DFSR_SRC_DIV_DIV15_5_FVAL                                        0x1e
+#define HWIO_GCC_RPMH_SYS_NOC_QDSS_TRIG_PERF2_DFSR_SRC_DIV_DIV16_FVAL                                          0x1f
+
+#define HWIO_GCC_RPMH_SYS_NOC_QDSS_TRIG_PERF3_DFSR_ADDR                                                  (GCC_CLK_CTL_REG_REG_BASE      + 0x000062c8)
+#define HWIO_GCC_RPMH_SYS_NOC_QDSS_TRIG_PERF3_DFSR_PHYS                                                  (GCC_CLK_CTL_REG_REG_BASE_PHYS + 0x000062c8)
+#define HWIO_GCC_RPMH_SYS_NOC_QDSS_TRIG_PERF3_DFSR_OFFS                                                  (GCC_CLK_CTL_REG_REG_BASE_OFFS + 0x000062c8)
+#define HWIO_GCC_RPMH_SYS_NOC_QDSS_TRIG_PERF3_DFSR_RMSK                                                       0x71f
+#define HWIO_GCC_RPMH_SYS_NOC_QDSS_TRIG_PERF3_DFSR_ATTR                                                         0x3
+#define HWIO_GCC_RPMH_SYS_NOC_QDSS_TRIG_PERF3_DFSR_IN          \
+        in_dword_masked(HWIO_GCC_RPMH_SYS_NOC_QDSS_TRIG_PERF3_DFSR_ADDR, HWIO_GCC_RPMH_SYS_NOC_QDSS_TRIG_PERF3_DFSR_RMSK)
+#define HWIO_GCC_RPMH_SYS_NOC_QDSS_TRIG_PERF3_DFSR_INM(m)      \
+        in_dword_masked(HWIO_GCC_RPMH_SYS_NOC_QDSS_TRIG_PERF3_DFSR_ADDR, m)
+#define HWIO_GCC_RPMH_SYS_NOC_QDSS_TRIG_PERF3_DFSR_OUT(v)      \
+        out_dword(HWIO_GCC_RPMH_SYS_NOC_QDSS_TRIG_PERF3_DFSR_ADDR,v)
+#define HWIO_GCC_RPMH_SYS_NOC_QDSS_TRIG_PERF3_DFSR_OUTM(m,v) \
+        out_dword_masked_ns(HWIO_GCC_RPMH_SYS_NOC_QDSS_TRIG_PERF3_DFSR_ADDR,m,v,HWIO_GCC_RPMH_SYS_NOC_QDSS_TRIG_PERF3_DFSR_IN)
+#define HWIO_GCC_RPMH_SYS_NOC_QDSS_TRIG_PERF3_DFSR_SRC_SEL_BMSK                                               0x700
+#define HWIO_GCC_RPMH_SYS_NOC_QDSS_TRIG_PERF3_DFSR_SRC_SEL_SHFT                                                 0x8
+#define HWIO_GCC_RPMH_SYS_NOC_QDSS_TRIG_PERF3_DFSR_SRC_SEL_SRC0_FVAL                                            0x0
+#define HWIO_GCC_RPMH_SYS_NOC_QDSS_TRIG_PERF3_DFSR_SRC_SEL_SRC1_FVAL                                            0x1
+#define HWIO_GCC_RPMH_SYS_NOC_QDSS_TRIG_PERF3_DFSR_SRC_SEL_SRC2_FVAL                                            0x2
+#define HWIO_GCC_RPMH_SYS_NOC_QDSS_TRIG_PERF3_DFSR_SRC_SEL_SRC3_FVAL                                            0x3
+#define HWIO_GCC_RPMH_SYS_NOC_QDSS_TRIG_PERF3_DFSR_SRC_SEL_SRC4_FVAL                                            0x4
+#define HWIO_GCC_RPMH_SYS_NOC_QDSS_TRIG_PERF3_DFSR_SRC_SEL_SRC5_FVAL                                            0x5
+#define HWIO_GCC_RPMH_SYS_NOC_QDSS_TRIG_PERF3_DFSR_SRC_SEL_SRC6_FVAL                                            0x6
+#define HWIO_GCC_RPMH_SYS_NOC_QDSS_TRIG_PERF3_DFSR_SRC_SEL_SRC7_FVAL                                            0x7
+#define HWIO_GCC_RPMH_SYS_NOC_QDSS_TRIG_PERF3_DFSR_SRC_DIV_BMSK                                                0x1f
+#define HWIO_GCC_RPMH_SYS_NOC_QDSS_TRIG_PERF3_DFSR_SRC_DIV_SHFT                                                 0x0
+#define HWIO_GCC_RPMH_SYS_NOC_QDSS_TRIG_PERF3_DFSR_SRC_DIV_BYPASS_FVAL                                          0x0
+#define HWIO_GCC_RPMH_SYS_NOC_QDSS_TRIG_PERF3_DFSR_SRC_DIV_DIV1_FVAL                                            0x1
+#define HWIO_GCC_RPMH_SYS_NOC_QDSS_TRIG_PERF3_DFSR_SRC_DIV_DIV1_5_FVAL                                          0x2
+#define HWIO_GCC_RPMH_SYS_NOC_QDSS_TRIG_PERF3_DFSR_SRC_DIV_DIV2_FVAL                                            0x3
+#define HWIO_GCC_RPMH_SYS_NOC_QDSS_TRIG_PERF3_DFSR_SRC_DIV_DIV2_5_FVAL                                          0x4
+#define HWIO_GCC_RPMH_SYS_NOC_QDSS_TRIG_PERF3_DFSR_SRC_DIV_DIV3_FVAL                                            0x5
+#define HWIO_GCC_RPMH_SYS_NOC_QDSS_TRIG_PERF3_DFSR_SRC_DIV_DIV3_5_FVAL                                          0x6
+#define HWIO_GCC_RPMH_SYS_NOC_QDSS_TRIG_PERF3_DFSR_SRC_DIV_DIV4_FVAL                                            0x7
+#define HWIO_GCC_RPMH_SYS_NOC_QDSS_TRIG_PERF3_DFSR_SRC_DIV_DIV4_5_FVAL                                          0x8
+#define HWIO_GCC_RPMH_SYS_NOC_QDSS_TRIG_PERF3_DFSR_SRC_DIV_DIV5_FVAL                                            0x9
+#define HWIO_GCC_RPMH_SYS_NOC_QDSS_TRIG_PERF3_DFSR_SRC_DIV_DIV5_5_FVAL                                          0xa
+#define HWIO_GCC_RPMH_SYS_NOC_QDSS_TRIG_PERF3_DFSR_SRC_DIV_DIV6_FVAL                                            0xb
+#define HWIO_GCC_RPMH_SYS_NOC_QDSS_TRIG_PERF3_DFSR_SRC_DIV_DIV6_5_FVAL                                          0xc
+#define HWIO_GCC_RPMH_SYS_NOC_QDSS_TRIG_PERF3_DFSR_SRC_DIV_DIV7_FVAL                                            0xd
+#define HWIO_GCC_RPMH_SYS_NOC_QDSS_TRIG_PERF3_DFSR_SRC_DIV_DIV7_5_FVAL                                          0xe
+#define HWIO_GCC_RPMH_SYS_NOC_QDSS_TRIG_PERF3_DFSR_SRC_DIV_DIV8_FVAL                                            0xf
+#define HWIO_GCC_RPMH_SYS_NOC_QDSS_TRIG_PERF3_DFSR_SRC_DIV_DIV8_5_FVAL                                         0x10
+#define HWIO_GCC_RPMH_SYS_NOC_QDSS_TRIG_PERF3_DFSR_SRC_DIV_DIV9_FVAL                                           0x11
+#define HWIO_GCC_RPMH_SYS_NOC_QDSS_TRIG_PERF3_DFSR_SRC_DIV_DIV9_5_FVAL                                         0x12
+#define HWIO_GCC_RPMH_SYS_NOC_QDSS_TRIG_PERF3_DFSR_SRC_DIV_DIV10_FVAL                                          0x13
+#define HWIO_GCC_RPMH_SYS_NOC_QDSS_TRIG_PERF3_DFSR_SRC_DIV_DIV10_5_FVAL                                        0x14
+#define HWIO_GCC_RPMH_SYS_NOC_QDSS_TRIG_PERF3_DFSR_SRC_DIV_DIV11_FVAL                                          0x15
+#define HWIO_GCC_RPMH_SYS_NOC_QDSS_TRIG_PERF3_DFSR_SRC_DIV_DIV11_5_FVAL                                        0x16
+#define HWIO_GCC_RPMH_SYS_NOC_QDSS_TRIG_PERF3_DFSR_SRC_DIV_DIV12_FVAL                                          0x17
+#define HWIO_GCC_RPMH_SYS_NOC_QDSS_TRIG_PERF3_DFSR_SRC_DIV_DIV12_5_FVAL                                        0x18
+#define HWIO_GCC_RPMH_SYS_NOC_QDSS_TRIG_PERF3_DFSR_SRC_DIV_DIV13_FVAL                                          0x19
+#define HWIO_GCC_RPMH_SYS_NOC_QDSS_TRIG_PERF3_DFSR_SRC_DIV_DIV13_5_FVAL                                        0x1a
+#define HWIO_GCC_RPMH_SYS_NOC_QDSS_TRIG_PERF3_DFSR_SRC_DIV_DIV14_FVAL                                          0x1b
+#define HWIO_GCC_RPMH_SYS_NOC_QDSS_TRIG_PERF3_DFSR_SRC_DIV_DIV14_5_FVAL                                        0x1c
+#define HWIO_GCC_RPMH_SYS_NOC_QDSS_TRIG_PERF3_DFSR_SRC_DIV_DIV15_FVAL                                          0x1d
+#define HWIO_GCC_RPMH_SYS_NOC_QDSS_TRIG_PERF3_DFSR_SRC_DIV_DIV15_5_FVAL                                        0x1e
+#define HWIO_GCC_RPMH_SYS_NOC_QDSS_TRIG_PERF3_DFSR_SRC_DIV_DIV16_FVAL                                          0x1f
+
+#define HWIO_GCC_RPMH_SYS_NOC_QDSS_TRIG_PERF4_DFSR_ADDR                                                  (GCC_CLK_CTL_REG_REG_BASE      + 0x000062cc)
+#define HWIO_GCC_RPMH_SYS_NOC_QDSS_TRIG_PERF4_DFSR_PHYS                                                  (GCC_CLK_CTL_REG_REG_BASE_PHYS + 0x000062cc)
+#define HWIO_GCC_RPMH_SYS_NOC_QDSS_TRIG_PERF4_DFSR_OFFS                                                  (GCC_CLK_CTL_REG_REG_BASE_OFFS + 0x000062cc)
+#define HWIO_GCC_RPMH_SYS_NOC_QDSS_TRIG_PERF4_DFSR_RMSK                                                       0x71f
+#define HWIO_GCC_RPMH_SYS_NOC_QDSS_TRIG_PERF4_DFSR_ATTR                                                         0x3
+#define HWIO_GCC_RPMH_SYS_NOC_QDSS_TRIG_PERF4_DFSR_IN          \
+        in_dword_masked(HWIO_GCC_RPMH_SYS_NOC_QDSS_TRIG_PERF4_DFSR_ADDR, HWIO_GCC_RPMH_SYS_NOC_QDSS_TRIG_PERF4_DFSR_RMSK)
+#define HWIO_GCC_RPMH_SYS_NOC_QDSS_TRIG_PERF4_DFSR_INM(m)      \
+        in_dword_masked(HWIO_GCC_RPMH_SYS_NOC_QDSS_TRIG_PERF4_DFSR_ADDR, m)
+#define HWIO_GCC_RPMH_SYS_NOC_QDSS_TRIG_PERF4_DFSR_OUT(v)      \
+        out_dword(HWIO_GCC_RPMH_SYS_NOC_QDSS_TRIG_PERF4_DFSR_ADDR,v)
+#define HWIO_GCC_RPMH_SYS_NOC_QDSS_TRIG_PERF4_DFSR_OUTM(m,v) \
+        out_dword_masked_ns(HWIO_GCC_RPMH_SYS_NOC_QDSS_TRIG_PERF4_DFSR_ADDR,m,v,HWIO_GCC_RPMH_SYS_NOC_QDSS_TRIG_PERF4_DFSR_IN)
+#define HWIO_GCC_RPMH_SYS_NOC_QDSS_TRIG_PERF4_DFSR_SRC_SEL_BMSK                                               0x700
+#define HWIO_GCC_RPMH_SYS_NOC_QDSS_TRIG_PERF4_DFSR_SRC_SEL_SHFT                                                 0x8
+#define HWIO_GCC_RPMH_SYS_NOC_QDSS_TRIG_PERF4_DFSR_SRC_SEL_SRC0_FVAL                                            0x0
+#define HWIO_GCC_RPMH_SYS_NOC_QDSS_TRIG_PERF4_DFSR_SRC_SEL_SRC1_FVAL                                            0x1
+#define HWIO_GCC_RPMH_SYS_NOC_QDSS_TRIG_PERF4_DFSR_SRC_SEL_SRC2_FVAL                                            0x2
+#define HWIO_GCC_RPMH_SYS_NOC_QDSS_TRIG_PERF4_DFSR_SRC_SEL_SRC3_FVAL                                            0x3
+#define HWIO_GCC_RPMH_SYS_NOC_QDSS_TRIG_PERF4_DFSR_SRC_SEL_SRC4_FVAL                                            0x4
+#define HWIO_GCC_RPMH_SYS_NOC_QDSS_TRIG_PERF4_DFSR_SRC_SEL_SRC5_FVAL                                            0x5
+#define HWIO_GCC_RPMH_SYS_NOC_QDSS_TRIG_PERF4_DFSR_SRC_SEL_SRC6_FVAL                                            0x6
+#define HWIO_GCC_RPMH_SYS_NOC_QDSS_TRIG_PERF4_DFSR_SRC_SEL_SRC7_FVAL                                            0x7
+#define HWIO_GCC_RPMH_SYS_NOC_QDSS_TRIG_PERF4_DFSR_SRC_DIV_BMSK                                                0x1f
+#define HWIO_GCC_RPMH_SYS_NOC_QDSS_TRIG_PERF4_DFSR_SRC_DIV_SHFT                                                 0x0
+#define HWIO_GCC_RPMH_SYS_NOC_QDSS_TRIG_PERF4_DFSR_SRC_DIV_BYPASS_FVAL                                          0x0
+#define HWIO_GCC_RPMH_SYS_NOC_QDSS_TRIG_PERF4_DFSR_SRC_DIV_DIV1_FVAL                                            0x1
+#define HWIO_GCC_RPMH_SYS_NOC_QDSS_TRIG_PERF4_DFSR_SRC_DIV_DIV1_5_FVAL                                          0x2
+#define HWIO_GCC_RPMH_SYS_NOC_QDSS_TRIG_PERF4_DFSR_SRC_DIV_DIV2_FVAL                                            0x3
+#define HWIO_GCC_RPMH_SYS_NOC_QDSS_TRIG_PERF4_DFSR_SRC_DIV_DIV2_5_FVAL                                          0x4
+#define HWIO_GCC_RPMH_SYS_NOC_QDSS_TRIG_PERF4_DFSR_SRC_DIV_DIV3_FVAL                                            0x5
+#define HWIO_GCC_RPMH_SYS_NOC_QDSS_TRIG_PERF4_DFSR_SRC_DIV_DIV3_5_FVAL                                          0x6
+#define HWIO_GCC_RPMH_SYS_NOC_QDSS_TRIG_PERF4_DFSR_SRC_DIV_DIV4_FVAL                                            0x7
+#define HWIO_GCC_RPMH_SYS_NOC_QDSS_TRIG_PERF4_DFSR_SRC_DIV_DIV4_5_FVAL                                          0x8
+#define HWIO_GCC_RPMH_SYS_NOC_QDSS_TRIG_PERF4_DFSR_SRC_DIV_DIV5_FVAL                                            0x9
+#define HWIO_GCC_RPMH_SYS_NOC_QDSS_TRIG_PERF4_DFSR_SRC_DIV_DIV5_5_FVAL                                          0xa
+#define HWIO_GCC_RPMH_SYS_NOC_QDSS_TRIG_PERF4_DFSR_SRC_DIV_DIV6_FVAL                                            0xb
+#define HWIO_GCC_RPMH_SYS_NOC_QDSS_TRIG_PERF4_DFSR_SRC_DIV_DIV6_5_FVAL                                          0xc
+#define HWIO_GCC_RPMH_SYS_NOC_QDSS_TRIG_PERF4_DFSR_SRC_DIV_DIV7_FVAL                                            0xd
+#define HWIO_GCC_RPMH_SYS_NOC_QDSS_TRIG_PERF4_DFSR_SRC_DIV_DIV7_5_FVAL                                          0xe
+#define HWIO_GCC_RPMH_SYS_NOC_QDSS_TRIG_PERF4_DFSR_SRC_DIV_DIV8_FVAL                                            0xf
+#define HWIO_GCC_RPMH_SYS_NOC_QDSS_TRIG_PERF4_DFSR_SRC_DIV_DIV8_5_FVAL                                         0x10
+#define HWIO_GCC_RPMH_SYS_NOC_QDSS_TRIG_PERF4_DFSR_SRC_DIV_DIV9_FVAL                                           0x11
+#define HWIO_GCC_RPMH_SYS_NOC_QDSS_TRIG_PERF4_DFSR_SRC_DIV_DIV9_5_FVAL                                         0x12
+#define HWIO_GCC_RPMH_SYS_NOC_QDSS_TRIG_PERF4_DFSR_SRC_DIV_DIV10_FVAL                                          0x13
+#define HWIO_GCC_RPMH_SYS_NOC_QDSS_TRIG_PERF4_DFSR_SRC_DIV_DIV10_5_FVAL                                        0x14
+#define HWIO_GCC_RPMH_SYS_NOC_QDSS_TRIG_PERF4_DFSR_SRC_DIV_DIV11_FVAL                                          0x15
+#define HWIO_GCC_RPMH_SYS_NOC_QDSS_TRIG_PERF4_DFSR_SRC_DIV_DIV11_5_FVAL                                        0x16
+#define HWIO_GCC_RPMH_SYS_NOC_QDSS_TRIG_PERF4_DFSR_SRC_DIV_DIV12_FVAL                                          0x17
+#define HWIO_GCC_RPMH_SYS_NOC_QDSS_TRIG_PERF4_DFSR_SRC_DIV_DIV12_5_FVAL                                        0x18
+#define HWIO_GCC_RPMH_SYS_NOC_QDSS_TRIG_PERF4_DFSR_SRC_DIV_DIV13_FVAL                                          0x19
+#define HWIO_GCC_RPMH_SYS_NOC_QDSS_TRIG_PERF4_DFSR_SRC_DIV_DIV13_5_FVAL                                        0x1a
+#define HWIO_GCC_RPMH_SYS_NOC_QDSS_TRIG_PERF4_DFSR_SRC_DIV_DIV14_FVAL                                          0x1b
+#define HWIO_GCC_RPMH_SYS_NOC_QDSS_TRIG_PERF4_DFSR_SRC_DIV_DIV14_5_FVAL                                        0x1c
+#define HWIO_GCC_RPMH_SYS_NOC_QDSS_TRIG_PERF4_DFSR_SRC_DIV_DIV15_FVAL                                          0x1d
+#define HWIO_GCC_RPMH_SYS_NOC_QDSS_TRIG_PERF4_DFSR_SRC_DIV_DIV15_5_FVAL                                        0x1e
+#define HWIO_GCC_RPMH_SYS_NOC_QDSS_TRIG_PERF4_DFSR_SRC_DIV_DIV16_FVAL                                          0x1f
+
+#define HWIO_GCC_RPMH_SYS_NOC_QDSS_TRIG_PERF5_DFSR_ADDR                                                  (GCC_CLK_CTL_REG_REG_BASE      + 0x000062d0)
+#define HWIO_GCC_RPMH_SYS_NOC_QDSS_TRIG_PERF5_DFSR_PHYS                                                  (GCC_CLK_CTL_REG_REG_BASE_PHYS + 0x000062d0)
+#define HWIO_GCC_RPMH_SYS_NOC_QDSS_TRIG_PERF5_DFSR_OFFS                                                  (GCC_CLK_CTL_REG_REG_BASE_OFFS + 0x000062d0)
+#define HWIO_GCC_RPMH_SYS_NOC_QDSS_TRIG_PERF5_DFSR_RMSK                                                       0x71f
+#define HWIO_GCC_RPMH_SYS_NOC_QDSS_TRIG_PERF5_DFSR_ATTR                                                         0x3
+#define HWIO_GCC_RPMH_SYS_NOC_QDSS_TRIG_PERF5_DFSR_IN          \
+        in_dword_masked(HWIO_GCC_RPMH_SYS_NOC_QDSS_TRIG_PERF5_DFSR_ADDR, HWIO_GCC_RPMH_SYS_NOC_QDSS_TRIG_PERF5_DFSR_RMSK)
+#define HWIO_GCC_RPMH_SYS_NOC_QDSS_TRIG_PERF5_DFSR_INM(m)      \
+        in_dword_masked(HWIO_GCC_RPMH_SYS_NOC_QDSS_TRIG_PERF5_DFSR_ADDR, m)
+#define HWIO_GCC_RPMH_SYS_NOC_QDSS_TRIG_PERF5_DFSR_OUT(v)      \
+        out_dword(HWIO_GCC_RPMH_SYS_NOC_QDSS_TRIG_PERF5_DFSR_ADDR,v)
+#define HWIO_GCC_RPMH_SYS_NOC_QDSS_TRIG_PERF5_DFSR_OUTM(m,v) \
+        out_dword_masked_ns(HWIO_GCC_RPMH_SYS_NOC_QDSS_TRIG_PERF5_DFSR_ADDR,m,v,HWIO_GCC_RPMH_SYS_NOC_QDSS_TRIG_PERF5_DFSR_IN)
+#define HWIO_GCC_RPMH_SYS_NOC_QDSS_TRIG_PERF5_DFSR_SRC_SEL_BMSK                                               0x700
+#define HWIO_GCC_RPMH_SYS_NOC_QDSS_TRIG_PERF5_DFSR_SRC_SEL_SHFT                                                 0x8
+#define HWIO_GCC_RPMH_SYS_NOC_QDSS_TRIG_PERF5_DFSR_SRC_SEL_SRC0_FVAL                                            0x0
+#define HWIO_GCC_RPMH_SYS_NOC_QDSS_TRIG_PERF5_DFSR_SRC_SEL_SRC1_FVAL                                            0x1
+#define HWIO_GCC_RPMH_SYS_NOC_QDSS_TRIG_PERF5_DFSR_SRC_SEL_SRC2_FVAL                                            0x2
+#define HWIO_GCC_RPMH_SYS_NOC_QDSS_TRIG_PERF5_DFSR_SRC_SEL_SRC3_FVAL                                            0x3
+#define HWIO_GCC_RPMH_SYS_NOC_QDSS_TRIG_PERF5_DFSR_SRC_SEL_SRC4_FVAL                                            0x4
+#define HWIO_GCC_RPMH_SYS_NOC_QDSS_TRIG_PERF5_DFSR_SRC_SEL_SRC5_FVAL                                            0x5
+#define HWIO_GCC_RPMH_SYS_NOC_QDSS_TRIG_PERF5_DFSR_SRC_SEL_SRC6_FVAL                                            0x6
+#define HWIO_GCC_RPMH_SYS_NOC_QDSS_TRIG_PERF5_DFSR_SRC_SEL_SRC7_FVAL                                            0x7
+#define HWIO_GCC_RPMH_SYS_NOC_QDSS_TRIG_PERF5_DFSR_SRC_DIV_BMSK                                                0x1f
+#define HWIO_GCC_RPMH_SYS_NOC_QDSS_TRIG_PERF5_DFSR_SRC_DIV_SHFT                                                 0x0
+#define HWIO_GCC_RPMH_SYS_NOC_QDSS_TRIG_PERF5_DFSR_SRC_DIV_BYPASS_FVAL                                          0x0
+#define HWIO_GCC_RPMH_SYS_NOC_QDSS_TRIG_PERF5_DFSR_SRC_DIV_DIV1_FVAL                                            0x1
+#define HWIO_GCC_RPMH_SYS_NOC_QDSS_TRIG_PERF5_DFSR_SRC_DIV_DIV1_5_FVAL                                          0x2
+#define HWIO_GCC_RPMH_SYS_NOC_QDSS_TRIG_PERF5_DFSR_SRC_DIV_DIV2_FVAL                                            0x3
+#define HWIO_GCC_RPMH_SYS_NOC_QDSS_TRIG_PERF5_DFSR_SRC_DIV_DIV2_5_FVAL                                          0x4
+#define HWIO_GCC_RPMH_SYS_NOC_QDSS_TRIG_PERF5_DFSR_SRC_DIV_DIV3_FVAL                                            0x5
+#define HWIO_GCC_RPMH_SYS_NOC_QDSS_TRIG_PERF5_DFSR_SRC_DIV_DIV3_5_FVAL                                          0x6
+#define HWIO_GCC_RPMH_SYS_NOC_QDSS_TRIG_PERF5_DFSR_SRC_DIV_DIV4_FVAL                                            0x7
+#define HWIO_GCC_RPMH_SYS_NOC_QDSS_TRIG_PERF5_DFSR_SRC_DIV_DIV4_5_FVAL                                          0x8
+#define HWIO_GCC_RPMH_SYS_NOC_QDSS_TRIG_PERF5_DFSR_SRC_DIV_DIV5_FVAL                                            0x9
+#define HWIO_GCC_RPMH_SYS_NOC_QDSS_TRIG_PERF5_DFSR_SRC_DIV_DIV5_5_FVAL                                          0xa
+#define HWIO_GCC_RPMH_SYS_NOC_QDSS_TRIG_PERF5_DFSR_SRC_DIV_DIV6_FVAL                                            0xb
+#define HWIO_GCC_RPMH_SYS_NOC_QDSS_TRIG_PERF5_DFSR_SRC_DIV_DIV6_5_FVAL                                          0xc
+#define HWIO_GCC_RPMH_SYS_NOC_QDSS_TRIG_PERF5_DFSR_SRC_DIV_DIV7_FVAL                                            0xd
+#define HWIO_GCC_RPMH_SYS_NOC_QDSS_TRIG_PERF5_DFSR_SRC_DIV_DIV7_5_FVAL                                          0xe
+#define HWIO_GCC_RPMH_SYS_NOC_QDSS_TRIG_PERF5_DFSR_SRC_DIV_DIV8_FVAL                                            0xf
+#define HWIO_GCC_RPMH_SYS_NOC_QDSS_TRIG_PERF5_DFSR_SRC_DIV_DIV8_5_FVAL                                         0x10
+#define HWIO_GCC_RPMH_SYS_NOC_QDSS_TRIG_PERF5_DFSR_SRC_DIV_DIV9_FVAL                                           0x11
+#define HWIO_GCC_RPMH_SYS_NOC_QDSS_TRIG_PERF5_DFSR_SRC_DIV_DIV9_5_FVAL                                         0x12
+#define HWIO_GCC_RPMH_SYS_NOC_QDSS_TRIG_PERF5_DFSR_SRC_DIV_DIV10_FVAL                                          0x13
+#define HWIO_GCC_RPMH_SYS_NOC_QDSS_TRIG_PERF5_DFSR_SRC_DIV_DIV10_5_FVAL                                        0x14
+#define HWIO_GCC_RPMH_SYS_NOC_QDSS_TRIG_PERF5_DFSR_SRC_DIV_DIV11_FVAL                                          0x15
+#define HWIO_GCC_RPMH_SYS_NOC_QDSS_TRIG_PERF5_DFSR_SRC_DIV_DIV11_5_FVAL                                        0x16
+#define HWIO_GCC_RPMH_SYS_NOC_QDSS_TRIG_PERF5_DFSR_SRC_DIV_DIV12_FVAL                                          0x17
+#define HWIO_GCC_RPMH_SYS_NOC_QDSS_TRIG_PERF5_DFSR_SRC_DIV_DIV12_5_FVAL                                        0x18
+#define HWIO_GCC_RPMH_SYS_NOC_QDSS_TRIG_PERF5_DFSR_SRC_DIV_DIV13_FVAL                                          0x19
+#define HWIO_GCC_RPMH_SYS_NOC_QDSS_TRIG_PERF5_DFSR_SRC_DIV_DIV13_5_FVAL                                        0x1a
+#define HWIO_GCC_RPMH_SYS_NOC_QDSS_TRIG_PERF5_DFSR_SRC_DIV_DIV14_FVAL                                          0x1b
+#define HWIO_GCC_RPMH_SYS_NOC_QDSS_TRIG_PERF5_DFSR_SRC_DIV_DIV14_5_FVAL                                        0x1c
+#define HWIO_GCC_RPMH_SYS_NOC_QDSS_TRIG_PERF5_DFSR_SRC_DIV_DIV15_FVAL                                          0x1d
+#define HWIO_GCC_RPMH_SYS_NOC_QDSS_TRIG_PERF5_DFSR_SRC_DIV_DIV15_5_FVAL                                        0x1e
+#define HWIO_GCC_RPMH_SYS_NOC_QDSS_TRIG_PERF5_DFSR_SRC_DIV_DIV16_FVAL                                          0x1f
+
+#define HWIO_GCC_RPMH_SYS_NOC_QDSS_TRIG_PERF6_DFSR_ADDR                                                  (GCC_CLK_CTL_REG_REG_BASE      + 0x000062d4)
+#define HWIO_GCC_RPMH_SYS_NOC_QDSS_TRIG_PERF6_DFSR_PHYS                                                  (GCC_CLK_CTL_REG_REG_BASE_PHYS + 0x000062d4)
+#define HWIO_GCC_RPMH_SYS_NOC_QDSS_TRIG_PERF6_DFSR_OFFS                                                  (GCC_CLK_CTL_REG_REG_BASE_OFFS + 0x000062d4)
+#define HWIO_GCC_RPMH_SYS_NOC_QDSS_TRIG_PERF6_DFSR_RMSK                                                       0x71f
+#define HWIO_GCC_RPMH_SYS_NOC_QDSS_TRIG_PERF6_DFSR_ATTR                                                         0x3
+#define HWIO_GCC_RPMH_SYS_NOC_QDSS_TRIG_PERF6_DFSR_IN          \
+        in_dword_masked(HWIO_GCC_RPMH_SYS_NOC_QDSS_TRIG_PERF6_DFSR_ADDR, HWIO_GCC_RPMH_SYS_NOC_QDSS_TRIG_PERF6_DFSR_RMSK)
+#define HWIO_GCC_RPMH_SYS_NOC_QDSS_TRIG_PERF6_DFSR_INM(m)      \
+        in_dword_masked(HWIO_GCC_RPMH_SYS_NOC_QDSS_TRIG_PERF6_DFSR_ADDR, m)
+#define HWIO_GCC_RPMH_SYS_NOC_QDSS_TRIG_PERF6_DFSR_OUT(v)      \
+        out_dword(HWIO_GCC_RPMH_SYS_NOC_QDSS_TRIG_PERF6_DFSR_ADDR,v)
+#define HWIO_GCC_RPMH_SYS_NOC_QDSS_TRIG_PERF6_DFSR_OUTM(m,v) \
+        out_dword_masked_ns(HWIO_GCC_RPMH_SYS_NOC_QDSS_TRIG_PERF6_DFSR_ADDR,m,v,HWIO_GCC_RPMH_SYS_NOC_QDSS_TRIG_PERF6_DFSR_IN)
+#define HWIO_GCC_RPMH_SYS_NOC_QDSS_TRIG_PERF6_DFSR_SRC_SEL_BMSK                                               0x700
+#define HWIO_GCC_RPMH_SYS_NOC_QDSS_TRIG_PERF6_DFSR_SRC_SEL_SHFT                                                 0x8
+#define HWIO_GCC_RPMH_SYS_NOC_QDSS_TRIG_PERF6_DFSR_SRC_SEL_SRC0_FVAL                                            0x0
+#define HWIO_GCC_RPMH_SYS_NOC_QDSS_TRIG_PERF6_DFSR_SRC_SEL_SRC1_FVAL                                            0x1
+#define HWIO_GCC_RPMH_SYS_NOC_QDSS_TRIG_PERF6_DFSR_SRC_SEL_SRC2_FVAL                                            0x2
+#define HWIO_GCC_RPMH_SYS_NOC_QDSS_TRIG_PERF6_DFSR_SRC_SEL_SRC3_FVAL                                            0x3
+#define HWIO_GCC_RPMH_SYS_NOC_QDSS_TRIG_PERF6_DFSR_SRC_SEL_SRC4_FVAL                                            0x4
+#define HWIO_GCC_RPMH_SYS_NOC_QDSS_TRIG_PERF6_DFSR_SRC_SEL_SRC5_FVAL                                            0x5
+#define HWIO_GCC_RPMH_SYS_NOC_QDSS_TRIG_PERF6_DFSR_SRC_SEL_SRC6_FVAL                                            0x6
+#define HWIO_GCC_RPMH_SYS_NOC_QDSS_TRIG_PERF6_DFSR_SRC_SEL_SRC7_FVAL                                            0x7
+#define HWIO_GCC_RPMH_SYS_NOC_QDSS_TRIG_PERF6_DFSR_SRC_DIV_BMSK                                                0x1f
+#define HWIO_GCC_RPMH_SYS_NOC_QDSS_TRIG_PERF6_DFSR_SRC_DIV_SHFT                                                 0x0
+#define HWIO_GCC_RPMH_SYS_NOC_QDSS_TRIG_PERF6_DFSR_SRC_DIV_BYPASS_FVAL                                          0x0
+#define HWIO_GCC_RPMH_SYS_NOC_QDSS_TRIG_PERF6_DFSR_SRC_DIV_DIV1_FVAL                                            0x1
+#define HWIO_GCC_RPMH_SYS_NOC_QDSS_TRIG_PERF6_DFSR_SRC_DIV_DIV1_5_FVAL                                          0x2
+#define HWIO_GCC_RPMH_SYS_NOC_QDSS_TRIG_PERF6_DFSR_SRC_DIV_DIV2_FVAL                                            0x3
+#define HWIO_GCC_RPMH_SYS_NOC_QDSS_TRIG_PERF6_DFSR_SRC_DIV_DIV2_5_FVAL                                          0x4
+#define HWIO_GCC_RPMH_SYS_NOC_QDSS_TRIG_PERF6_DFSR_SRC_DIV_DIV3_FVAL                                            0x5
+#define HWIO_GCC_RPMH_SYS_NOC_QDSS_TRIG_PERF6_DFSR_SRC_DIV_DIV3_5_FVAL                                          0x6
+#define HWIO_GCC_RPMH_SYS_NOC_QDSS_TRIG_PERF6_DFSR_SRC_DIV_DIV4_FVAL                                            0x7
+#define HWIO_GCC_RPMH_SYS_NOC_QDSS_TRIG_PERF6_DFSR_SRC_DIV_DIV4_5_FVAL                                          0x8
+#define HWIO_GCC_RPMH_SYS_NOC_QDSS_TRIG_PERF6_DFSR_SRC_DIV_DIV5_FVAL                                            0x9
+#define HWIO_GCC_RPMH_SYS_NOC_QDSS_TRIG_PERF6_DFSR_SRC_DIV_DIV5_5_FVAL                                          0xa
+#define HWIO_GCC_RPMH_SYS_NOC_QDSS_TRIG_PERF6_DFSR_SRC_DIV_DIV6_FVAL                                            0xb
+#define HWIO_GCC_RPMH_SYS_NOC_QDSS_TRIG_PERF6_DFSR_SRC_DIV_DIV6_5_FVAL                                          0xc
+#define HWIO_GCC_RPMH_SYS_NOC_QDSS_TRIG_PERF6_DFSR_SRC_DIV_DIV7_FVAL                                            0xd
+#define HWIO_GCC_RPMH_SYS_NOC_QDSS_TRIG_PERF6_DFSR_SRC_DIV_DIV7_5_FVAL                                          0xe
+#define HWIO_GCC_RPMH_SYS_NOC_QDSS_TRIG_PERF6_DFSR_SRC_DIV_DIV8_FVAL                                            0xf
+#define HWIO_GCC_RPMH_SYS_NOC_QDSS_TRIG_PERF6_DFSR_SRC_DIV_DIV8_5_FVAL                                         0x10
+#define HWIO_GCC_RPMH_SYS_NOC_QDSS_TRIG_PERF6_DFSR_SRC_DIV_DIV9_FVAL                                           0x11
+#define HWIO_GCC_RPMH_SYS_NOC_QDSS_TRIG_PERF6_DFSR_SRC_DIV_DIV9_5_FVAL                                         0x12
+#define HWIO_GCC_RPMH_SYS_NOC_QDSS_TRIG_PERF6_DFSR_SRC_DIV_DIV10_FVAL                                          0x13
+#define HWIO_GCC_RPMH_SYS_NOC_QDSS_TRIG_PERF6_DFSR_SRC_DIV_DIV10_5_FVAL                                        0x14
+#define HWIO_GCC_RPMH_SYS_NOC_QDSS_TRIG_PERF6_DFSR_SRC_DIV_DIV11_FVAL                                          0x15
+#define HWIO_GCC_RPMH_SYS_NOC_QDSS_TRIG_PERF6_DFSR_SRC_DIV_DIV11_5_FVAL                                        0x16
+#define HWIO_GCC_RPMH_SYS_NOC_QDSS_TRIG_PERF6_DFSR_SRC_DIV_DIV12_FVAL                                          0x17
+#define HWIO_GCC_RPMH_SYS_NOC_QDSS_TRIG_PERF6_DFSR_SRC_DIV_DIV12_5_FVAL                                        0x18
+#define HWIO_GCC_RPMH_SYS_NOC_QDSS_TRIG_PERF6_DFSR_SRC_DIV_DIV13_FVAL                                          0x19
+#define HWIO_GCC_RPMH_SYS_NOC_QDSS_TRIG_PERF6_DFSR_SRC_DIV_DIV13_5_FVAL                                        0x1a
+#define HWIO_GCC_RPMH_SYS_NOC_QDSS_TRIG_PERF6_DFSR_SRC_DIV_DIV14_FVAL                                          0x1b
+#define HWIO_GCC_RPMH_SYS_NOC_QDSS_TRIG_PERF6_DFSR_SRC_DIV_DIV14_5_FVAL                                        0x1c
+#define HWIO_GCC_RPMH_SYS_NOC_QDSS_TRIG_PERF6_DFSR_SRC_DIV_DIV15_FVAL                                          0x1d
+#define HWIO_GCC_RPMH_SYS_NOC_QDSS_TRIG_PERF6_DFSR_SRC_DIV_DIV15_5_FVAL                                        0x1e
+#define HWIO_GCC_RPMH_SYS_NOC_QDSS_TRIG_PERF6_DFSR_SRC_DIV_DIV16_FVAL                                          0x1f
+
+#define HWIO_GCC_RPMH_SYS_NOC_QDSS_TRIG_PERF7_DFSR_ADDR                                                  (GCC_CLK_CTL_REG_REG_BASE      + 0x000062d8)
+#define HWIO_GCC_RPMH_SYS_NOC_QDSS_TRIG_PERF7_DFSR_PHYS                                                  (GCC_CLK_CTL_REG_REG_BASE_PHYS + 0x000062d8)
+#define HWIO_GCC_RPMH_SYS_NOC_QDSS_TRIG_PERF7_DFSR_OFFS                                                  (GCC_CLK_CTL_REG_REG_BASE_OFFS + 0x000062d8)
+#define HWIO_GCC_RPMH_SYS_NOC_QDSS_TRIG_PERF7_DFSR_RMSK                                                       0x71f
+#define HWIO_GCC_RPMH_SYS_NOC_QDSS_TRIG_PERF7_DFSR_ATTR                                                         0x3
+#define HWIO_GCC_RPMH_SYS_NOC_QDSS_TRIG_PERF7_DFSR_IN          \
+        in_dword_masked(HWIO_GCC_RPMH_SYS_NOC_QDSS_TRIG_PERF7_DFSR_ADDR, HWIO_GCC_RPMH_SYS_NOC_QDSS_TRIG_PERF7_DFSR_RMSK)
+#define HWIO_GCC_RPMH_SYS_NOC_QDSS_TRIG_PERF7_DFSR_INM(m)      \
+        in_dword_masked(HWIO_GCC_RPMH_SYS_NOC_QDSS_TRIG_PERF7_DFSR_ADDR, m)
+#define HWIO_GCC_RPMH_SYS_NOC_QDSS_TRIG_PERF7_DFSR_OUT(v)      \
+        out_dword(HWIO_GCC_RPMH_SYS_NOC_QDSS_TRIG_PERF7_DFSR_ADDR,v)
+#define HWIO_GCC_RPMH_SYS_NOC_QDSS_TRIG_PERF7_DFSR_OUTM(m,v) \
+        out_dword_masked_ns(HWIO_GCC_RPMH_SYS_NOC_QDSS_TRIG_PERF7_DFSR_ADDR,m,v,HWIO_GCC_RPMH_SYS_NOC_QDSS_TRIG_PERF7_DFSR_IN)
+#define HWIO_GCC_RPMH_SYS_NOC_QDSS_TRIG_PERF7_DFSR_SRC_SEL_BMSK                                               0x700
+#define HWIO_GCC_RPMH_SYS_NOC_QDSS_TRIG_PERF7_DFSR_SRC_SEL_SHFT                                                 0x8
+#define HWIO_GCC_RPMH_SYS_NOC_QDSS_TRIG_PERF7_DFSR_SRC_SEL_SRC0_FVAL                                            0x0
+#define HWIO_GCC_RPMH_SYS_NOC_QDSS_TRIG_PERF7_DFSR_SRC_SEL_SRC1_FVAL                                            0x1
+#define HWIO_GCC_RPMH_SYS_NOC_QDSS_TRIG_PERF7_DFSR_SRC_SEL_SRC2_FVAL                                            0x2
+#define HWIO_GCC_RPMH_SYS_NOC_QDSS_TRIG_PERF7_DFSR_SRC_SEL_SRC3_FVAL                                            0x3
+#define HWIO_GCC_RPMH_SYS_NOC_QDSS_TRIG_PERF7_DFSR_SRC_SEL_SRC4_FVAL                                            0x4
+#define HWIO_GCC_RPMH_SYS_NOC_QDSS_TRIG_PERF7_DFSR_SRC_SEL_SRC5_FVAL                                            0x5
+#define HWIO_GCC_RPMH_SYS_NOC_QDSS_TRIG_PERF7_DFSR_SRC_SEL_SRC6_FVAL                                            0x6
+#define HWIO_GCC_RPMH_SYS_NOC_QDSS_TRIG_PERF7_DFSR_SRC_SEL_SRC7_FVAL                                            0x7
+#define HWIO_GCC_RPMH_SYS_NOC_QDSS_TRIG_PERF7_DFSR_SRC_DIV_BMSK                                                0x1f
+#define HWIO_GCC_RPMH_SYS_NOC_QDSS_TRIG_PERF7_DFSR_SRC_DIV_SHFT                                                 0x0
+#define HWIO_GCC_RPMH_SYS_NOC_QDSS_TRIG_PERF7_DFSR_SRC_DIV_BYPASS_FVAL                                          0x0
+#define HWIO_GCC_RPMH_SYS_NOC_QDSS_TRIG_PERF7_DFSR_SRC_DIV_DIV1_FVAL                                            0x1
+#define HWIO_GCC_RPMH_SYS_NOC_QDSS_TRIG_PERF7_DFSR_SRC_DIV_DIV1_5_FVAL                                          0x2
+#define HWIO_GCC_RPMH_SYS_NOC_QDSS_TRIG_PERF7_DFSR_SRC_DIV_DIV2_FVAL                                            0x3
+#define HWIO_GCC_RPMH_SYS_NOC_QDSS_TRIG_PERF7_DFSR_SRC_DIV_DIV2_5_FVAL                                          0x4
+#define HWIO_GCC_RPMH_SYS_NOC_QDSS_TRIG_PERF7_DFSR_SRC_DIV_DIV3_FVAL                                            0x5
+#define HWIO_GCC_RPMH_SYS_NOC_QDSS_TRIG_PERF7_DFSR_SRC_DIV_DIV3_5_FVAL                                          0x6
+#define HWIO_GCC_RPMH_SYS_NOC_QDSS_TRIG_PERF7_DFSR_SRC_DIV_DIV4_FVAL                                            0x7
+#define HWIO_GCC_RPMH_SYS_NOC_QDSS_TRIG_PERF7_DFSR_SRC_DIV_DIV4_5_FVAL                                          0x8
+#define HWIO_GCC_RPMH_SYS_NOC_QDSS_TRIG_PERF7_DFSR_SRC_DIV_DIV5_FVAL                                            0x9
+#define HWIO_GCC_RPMH_SYS_NOC_QDSS_TRIG_PERF7_DFSR_SRC_DIV_DIV5_5_FVAL                                          0xa
+#define HWIO_GCC_RPMH_SYS_NOC_QDSS_TRIG_PERF7_DFSR_SRC_DIV_DIV6_FVAL                                            0xb
+#define HWIO_GCC_RPMH_SYS_NOC_QDSS_TRIG_PERF7_DFSR_SRC_DIV_DIV6_5_FVAL                                          0xc
+#define HWIO_GCC_RPMH_SYS_NOC_QDSS_TRIG_PERF7_DFSR_SRC_DIV_DIV7_FVAL                                            0xd
+#define HWIO_GCC_RPMH_SYS_NOC_QDSS_TRIG_PERF7_DFSR_SRC_DIV_DIV7_5_FVAL                                          0xe
+#define HWIO_GCC_RPMH_SYS_NOC_QDSS_TRIG_PERF7_DFSR_SRC_DIV_DIV8_FVAL                                            0xf
+#define HWIO_GCC_RPMH_SYS_NOC_QDSS_TRIG_PERF7_DFSR_SRC_DIV_DIV8_5_FVAL                                         0x10
+#define HWIO_GCC_RPMH_SYS_NOC_QDSS_TRIG_PERF7_DFSR_SRC_DIV_DIV9_FVAL                                           0x11
+#define HWIO_GCC_RPMH_SYS_NOC_QDSS_TRIG_PERF7_DFSR_SRC_DIV_DIV9_5_FVAL                                         0x12
+#define HWIO_GCC_RPMH_SYS_NOC_QDSS_TRIG_PERF7_DFSR_SRC_DIV_DIV10_FVAL                                          0x13
+#define HWIO_GCC_RPMH_SYS_NOC_QDSS_TRIG_PERF7_DFSR_SRC_DIV_DIV10_5_FVAL                                        0x14
+#define HWIO_GCC_RPMH_SYS_NOC_QDSS_TRIG_PERF7_DFSR_SRC_DIV_DIV11_FVAL                                          0x15
+#define HWIO_GCC_RPMH_SYS_NOC_QDSS_TRIG_PERF7_DFSR_SRC_DIV_DIV11_5_FVAL                                        0x16
+#define HWIO_GCC_RPMH_SYS_NOC_QDSS_TRIG_PERF7_DFSR_SRC_DIV_DIV12_FVAL                                          0x17
+#define HWIO_GCC_RPMH_SYS_NOC_QDSS_TRIG_PERF7_DFSR_SRC_DIV_DIV12_5_FVAL                                        0x18
+#define HWIO_GCC_RPMH_SYS_NOC_QDSS_TRIG_PERF7_DFSR_SRC_DIV_DIV13_FVAL                                          0x19
+#define HWIO_GCC_RPMH_SYS_NOC_QDSS_TRIG_PERF7_DFSR_SRC_DIV_DIV13_5_FVAL                                        0x1a
+#define HWIO_GCC_RPMH_SYS_NOC_QDSS_TRIG_PERF7_DFSR_SRC_DIV_DIV14_FVAL                                          0x1b
+#define HWIO_GCC_RPMH_SYS_NOC_QDSS_TRIG_PERF7_DFSR_SRC_DIV_DIV14_5_FVAL                                        0x1c
+#define HWIO_GCC_RPMH_SYS_NOC_QDSS_TRIG_PERF7_DFSR_SRC_DIV_DIV15_FVAL                                          0x1d
+#define HWIO_GCC_RPMH_SYS_NOC_QDSS_TRIG_PERF7_DFSR_SRC_DIV_DIV15_5_FVAL                                        0x1e
+#define HWIO_GCC_RPMH_SYS_NOC_QDSS_TRIG_PERF7_DFSR_SRC_DIV_DIV16_FVAL                                          0x1f
+
+#define HWIO_GCC_RPMH_SYS_NOC_QDSS_TRIG_PERF8_DFSR_ADDR                                                  (GCC_CLK_CTL_REG_REG_BASE      + 0x000062dc)
+#define HWIO_GCC_RPMH_SYS_NOC_QDSS_TRIG_PERF8_DFSR_PHYS                                                  (GCC_CLK_CTL_REG_REG_BASE_PHYS + 0x000062dc)
+#define HWIO_GCC_RPMH_SYS_NOC_QDSS_TRIG_PERF8_DFSR_OFFS                                                  (GCC_CLK_CTL_REG_REG_BASE_OFFS + 0x000062dc)
+#define HWIO_GCC_RPMH_SYS_NOC_QDSS_TRIG_PERF8_DFSR_RMSK                                                       0x71f
+#define HWIO_GCC_RPMH_SYS_NOC_QDSS_TRIG_PERF8_DFSR_ATTR                                                         0x3
+#define HWIO_GCC_RPMH_SYS_NOC_QDSS_TRIG_PERF8_DFSR_IN          \
+        in_dword_masked(HWIO_GCC_RPMH_SYS_NOC_QDSS_TRIG_PERF8_DFSR_ADDR, HWIO_GCC_RPMH_SYS_NOC_QDSS_TRIG_PERF8_DFSR_RMSK)
+#define HWIO_GCC_RPMH_SYS_NOC_QDSS_TRIG_PERF8_DFSR_INM(m)      \
+        in_dword_masked(HWIO_GCC_RPMH_SYS_NOC_QDSS_TRIG_PERF8_DFSR_ADDR, m)
+#define HWIO_GCC_RPMH_SYS_NOC_QDSS_TRIG_PERF8_DFSR_OUT(v)      \
+        out_dword(HWIO_GCC_RPMH_SYS_NOC_QDSS_TRIG_PERF8_DFSR_ADDR,v)
+#define HWIO_GCC_RPMH_SYS_NOC_QDSS_TRIG_PERF8_DFSR_OUTM(m,v) \
+        out_dword_masked_ns(HWIO_GCC_RPMH_SYS_NOC_QDSS_TRIG_PERF8_DFSR_ADDR,m,v,HWIO_GCC_RPMH_SYS_NOC_QDSS_TRIG_PERF8_DFSR_IN)
+#define HWIO_GCC_RPMH_SYS_NOC_QDSS_TRIG_PERF8_DFSR_SRC_SEL_BMSK                                               0x700
+#define HWIO_GCC_RPMH_SYS_NOC_QDSS_TRIG_PERF8_DFSR_SRC_SEL_SHFT                                                 0x8
+#define HWIO_GCC_RPMH_SYS_NOC_QDSS_TRIG_PERF8_DFSR_SRC_SEL_SRC0_FVAL                                            0x0
+#define HWIO_GCC_RPMH_SYS_NOC_QDSS_TRIG_PERF8_DFSR_SRC_SEL_SRC1_FVAL                                            0x1
+#define HWIO_GCC_RPMH_SYS_NOC_QDSS_TRIG_PERF8_DFSR_SRC_SEL_SRC2_FVAL                                            0x2
+#define HWIO_GCC_RPMH_SYS_NOC_QDSS_TRIG_PERF8_DFSR_SRC_SEL_SRC3_FVAL                                            0x3
+#define HWIO_GCC_RPMH_SYS_NOC_QDSS_TRIG_PERF8_DFSR_SRC_SEL_SRC4_FVAL                                            0x4
+#define HWIO_GCC_RPMH_SYS_NOC_QDSS_TRIG_PERF8_DFSR_SRC_SEL_SRC5_FVAL                                            0x5
+#define HWIO_GCC_RPMH_SYS_NOC_QDSS_TRIG_PERF8_DFSR_SRC_SEL_SRC6_FVAL                                            0x6
+#define HWIO_GCC_RPMH_SYS_NOC_QDSS_TRIG_PERF8_DFSR_SRC_SEL_SRC7_FVAL                                            0x7
+#define HWIO_GCC_RPMH_SYS_NOC_QDSS_TRIG_PERF8_DFSR_SRC_DIV_BMSK                                                0x1f
+#define HWIO_GCC_RPMH_SYS_NOC_QDSS_TRIG_PERF8_DFSR_SRC_DIV_SHFT                                                 0x0
+#define HWIO_GCC_RPMH_SYS_NOC_QDSS_TRIG_PERF8_DFSR_SRC_DIV_BYPASS_FVAL                                          0x0
+#define HWIO_GCC_RPMH_SYS_NOC_QDSS_TRIG_PERF8_DFSR_SRC_DIV_DIV1_FVAL                                            0x1
+#define HWIO_GCC_RPMH_SYS_NOC_QDSS_TRIG_PERF8_DFSR_SRC_DIV_DIV1_5_FVAL                                          0x2
+#define HWIO_GCC_RPMH_SYS_NOC_QDSS_TRIG_PERF8_DFSR_SRC_DIV_DIV2_FVAL                                            0x3
+#define HWIO_GCC_RPMH_SYS_NOC_QDSS_TRIG_PERF8_DFSR_SRC_DIV_DIV2_5_FVAL                                          0x4
+#define HWIO_GCC_RPMH_SYS_NOC_QDSS_TRIG_PERF8_DFSR_SRC_DIV_DIV3_FVAL                                            0x5
+#define HWIO_GCC_RPMH_SYS_NOC_QDSS_TRIG_PERF8_DFSR_SRC_DIV_DIV3_5_FVAL                                          0x6
+#define HWIO_GCC_RPMH_SYS_NOC_QDSS_TRIG_PERF8_DFSR_SRC_DIV_DIV4_FVAL                                            0x7
+#define HWIO_GCC_RPMH_SYS_NOC_QDSS_TRIG_PERF8_DFSR_SRC_DIV_DIV4_5_FVAL                                          0x8
+#define HWIO_GCC_RPMH_SYS_NOC_QDSS_TRIG_PERF8_DFSR_SRC_DIV_DIV5_FVAL                                            0x9
+#define HWIO_GCC_RPMH_SYS_NOC_QDSS_TRIG_PERF8_DFSR_SRC_DIV_DIV5_5_FVAL                                          0xa
+#define HWIO_GCC_RPMH_SYS_NOC_QDSS_TRIG_PERF8_DFSR_SRC_DIV_DIV6_FVAL                                            0xb
+#define HWIO_GCC_RPMH_SYS_NOC_QDSS_TRIG_PERF8_DFSR_SRC_DIV_DIV6_5_FVAL                                          0xc
+#define HWIO_GCC_RPMH_SYS_NOC_QDSS_TRIG_PERF8_DFSR_SRC_DIV_DIV7_FVAL                                            0xd
+#define HWIO_GCC_RPMH_SYS_NOC_QDSS_TRIG_PERF8_DFSR_SRC_DIV_DIV7_5_FVAL                                          0xe
+#define HWIO_GCC_RPMH_SYS_NOC_QDSS_TRIG_PERF8_DFSR_SRC_DIV_DIV8_FVAL                                            0xf
+#define HWIO_GCC_RPMH_SYS_NOC_QDSS_TRIG_PERF8_DFSR_SRC_DIV_DIV8_5_FVAL                                         0x10
+#define HWIO_GCC_RPMH_SYS_NOC_QDSS_TRIG_PERF8_DFSR_SRC_DIV_DIV9_FVAL                                           0x11
+#define HWIO_GCC_RPMH_SYS_NOC_QDSS_TRIG_PERF8_DFSR_SRC_DIV_DIV9_5_FVAL                                         0x12
+#define HWIO_GCC_RPMH_SYS_NOC_QDSS_TRIG_PERF8_DFSR_SRC_DIV_DIV10_FVAL                                          0x13
+#define HWIO_GCC_RPMH_SYS_NOC_QDSS_TRIG_PERF8_DFSR_SRC_DIV_DIV10_5_FVAL                                        0x14
+#define HWIO_GCC_RPMH_SYS_NOC_QDSS_TRIG_PERF8_DFSR_SRC_DIV_DIV11_FVAL                                          0x15
+#define HWIO_GCC_RPMH_SYS_NOC_QDSS_TRIG_PERF8_DFSR_SRC_DIV_DIV11_5_FVAL                                        0x16
+#define HWIO_GCC_RPMH_SYS_NOC_QDSS_TRIG_PERF8_DFSR_SRC_DIV_DIV12_FVAL                                          0x17
+#define HWIO_GCC_RPMH_SYS_NOC_QDSS_TRIG_PERF8_DFSR_SRC_DIV_DIV12_5_FVAL                                        0x18
+#define HWIO_GCC_RPMH_SYS_NOC_QDSS_TRIG_PERF8_DFSR_SRC_DIV_DIV13_FVAL                                          0x19
+#define HWIO_GCC_RPMH_SYS_NOC_QDSS_TRIG_PERF8_DFSR_SRC_DIV_DIV13_5_FVAL                                        0x1a
+#define HWIO_GCC_RPMH_SYS_NOC_QDSS_TRIG_PERF8_DFSR_SRC_DIV_DIV14_FVAL                                          0x1b
+#define HWIO_GCC_RPMH_SYS_NOC_QDSS_TRIG_PERF8_DFSR_SRC_DIV_DIV14_5_FVAL                                        0x1c
+#define HWIO_GCC_RPMH_SYS_NOC_QDSS_TRIG_PERF8_DFSR_SRC_DIV_DIV15_FVAL                                          0x1d
+#define HWIO_GCC_RPMH_SYS_NOC_QDSS_TRIG_PERF8_DFSR_SRC_DIV_DIV15_5_FVAL                                        0x1e
+#define HWIO_GCC_RPMH_SYS_NOC_QDSS_TRIG_PERF8_DFSR_SRC_DIV_DIV16_FVAL                                          0x1f
+
+#define HWIO_GCC_RPMH_SYS_NOC_QDSS_TRIG_PERF9_DFSR_ADDR                                                  (GCC_CLK_CTL_REG_REG_BASE      + 0x000062e0)
+#define HWIO_GCC_RPMH_SYS_NOC_QDSS_TRIG_PERF9_DFSR_PHYS                                                  (GCC_CLK_CTL_REG_REG_BASE_PHYS + 0x000062e0)
+#define HWIO_GCC_RPMH_SYS_NOC_QDSS_TRIG_PERF9_DFSR_OFFS                                                  (GCC_CLK_CTL_REG_REG_BASE_OFFS + 0x000062e0)
+#define HWIO_GCC_RPMH_SYS_NOC_QDSS_TRIG_PERF9_DFSR_RMSK                                                       0x71f
+#define HWIO_GCC_RPMH_SYS_NOC_QDSS_TRIG_PERF9_DFSR_ATTR                                                         0x3
+#define HWIO_GCC_RPMH_SYS_NOC_QDSS_TRIG_PERF9_DFSR_IN          \
+        in_dword_masked(HWIO_GCC_RPMH_SYS_NOC_QDSS_TRIG_PERF9_DFSR_ADDR, HWIO_GCC_RPMH_SYS_NOC_QDSS_TRIG_PERF9_DFSR_RMSK)
+#define HWIO_GCC_RPMH_SYS_NOC_QDSS_TRIG_PERF9_DFSR_INM(m)      \
+        in_dword_masked(HWIO_GCC_RPMH_SYS_NOC_QDSS_TRIG_PERF9_DFSR_ADDR, m)
+#define HWIO_GCC_RPMH_SYS_NOC_QDSS_TRIG_PERF9_DFSR_OUT(v)      \
+        out_dword(HWIO_GCC_RPMH_SYS_NOC_QDSS_TRIG_PERF9_DFSR_ADDR,v)
+#define HWIO_GCC_RPMH_SYS_NOC_QDSS_TRIG_PERF9_DFSR_OUTM(m,v) \
+        out_dword_masked_ns(HWIO_GCC_RPMH_SYS_NOC_QDSS_TRIG_PERF9_DFSR_ADDR,m,v,HWIO_GCC_RPMH_SYS_NOC_QDSS_TRIG_PERF9_DFSR_IN)
+#define HWIO_GCC_RPMH_SYS_NOC_QDSS_TRIG_PERF9_DFSR_SRC_SEL_BMSK                                               0x700
+#define HWIO_GCC_RPMH_SYS_NOC_QDSS_TRIG_PERF9_DFSR_SRC_SEL_SHFT                                                 0x8
+#define HWIO_GCC_RPMH_SYS_NOC_QDSS_TRIG_PERF9_DFSR_SRC_SEL_SRC0_FVAL                                            0x0
+#define HWIO_GCC_RPMH_SYS_NOC_QDSS_TRIG_PERF9_DFSR_SRC_SEL_SRC1_FVAL                                            0x1
+#define HWIO_GCC_RPMH_SYS_NOC_QDSS_TRIG_PERF9_DFSR_SRC_SEL_SRC2_FVAL                                            0x2
+#define HWIO_GCC_RPMH_SYS_NOC_QDSS_TRIG_PERF9_DFSR_SRC_SEL_SRC3_FVAL                                            0x3
+#define HWIO_GCC_RPMH_SYS_NOC_QDSS_TRIG_PERF9_DFSR_SRC_SEL_SRC4_FVAL                                            0x4
+#define HWIO_GCC_RPMH_SYS_NOC_QDSS_TRIG_PERF9_DFSR_SRC_SEL_SRC5_FVAL                                            0x5
+#define HWIO_GCC_RPMH_SYS_NOC_QDSS_TRIG_PERF9_DFSR_SRC_SEL_SRC6_FVAL                                            0x6
+#define HWIO_GCC_RPMH_SYS_NOC_QDSS_TRIG_PERF9_DFSR_SRC_SEL_SRC7_FVAL                                            0x7
+#define HWIO_GCC_RPMH_SYS_NOC_QDSS_TRIG_PERF9_DFSR_SRC_DIV_BMSK                                                0x1f
+#define HWIO_GCC_RPMH_SYS_NOC_QDSS_TRIG_PERF9_DFSR_SRC_DIV_SHFT                                                 0x0
+#define HWIO_GCC_RPMH_SYS_NOC_QDSS_TRIG_PERF9_DFSR_SRC_DIV_BYPASS_FVAL                                          0x0
+#define HWIO_GCC_RPMH_SYS_NOC_QDSS_TRIG_PERF9_DFSR_SRC_DIV_DIV1_FVAL                                            0x1
+#define HWIO_GCC_RPMH_SYS_NOC_QDSS_TRIG_PERF9_DFSR_SRC_DIV_DIV1_5_FVAL                                          0x2
+#define HWIO_GCC_RPMH_SYS_NOC_QDSS_TRIG_PERF9_DFSR_SRC_DIV_DIV2_FVAL                                            0x3
+#define HWIO_GCC_RPMH_SYS_NOC_QDSS_TRIG_PERF9_DFSR_SRC_DIV_DIV2_5_FVAL                                          0x4
+#define HWIO_GCC_RPMH_SYS_NOC_QDSS_TRIG_PERF9_DFSR_SRC_DIV_DIV3_FVAL                                            0x5
+#define HWIO_GCC_RPMH_SYS_NOC_QDSS_TRIG_PERF9_DFSR_SRC_DIV_DIV3_5_FVAL                                          0x6
+#define HWIO_GCC_RPMH_SYS_NOC_QDSS_TRIG_PERF9_DFSR_SRC_DIV_DIV4_FVAL                                            0x7
+#define HWIO_GCC_RPMH_SYS_NOC_QDSS_TRIG_PERF9_DFSR_SRC_DIV_DIV4_5_FVAL                                          0x8
+#define HWIO_GCC_RPMH_SYS_NOC_QDSS_TRIG_PERF9_DFSR_SRC_DIV_DIV5_FVAL                                            0x9
+#define HWIO_GCC_RPMH_SYS_NOC_QDSS_TRIG_PERF9_DFSR_SRC_DIV_DIV5_5_FVAL                                          0xa
+#define HWIO_GCC_RPMH_SYS_NOC_QDSS_TRIG_PERF9_DFSR_SRC_DIV_DIV6_FVAL                                            0xb
+#define HWIO_GCC_RPMH_SYS_NOC_QDSS_TRIG_PERF9_DFSR_SRC_DIV_DIV6_5_FVAL                                          0xc
+#define HWIO_GCC_RPMH_SYS_NOC_QDSS_TRIG_PERF9_DFSR_SRC_DIV_DIV7_FVAL                                            0xd
+#define HWIO_GCC_RPMH_SYS_NOC_QDSS_TRIG_PERF9_DFSR_SRC_DIV_DIV7_5_FVAL                                          0xe
+#define HWIO_GCC_RPMH_SYS_NOC_QDSS_TRIG_PERF9_DFSR_SRC_DIV_DIV8_FVAL                                            0xf
+#define HWIO_GCC_RPMH_SYS_NOC_QDSS_TRIG_PERF9_DFSR_SRC_DIV_DIV8_5_FVAL                                         0x10
+#define HWIO_GCC_RPMH_SYS_NOC_QDSS_TRIG_PERF9_DFSR_SRC_DIV_DIV9_FVAL                                           0x11
+#define HWIO_GCC_RPMH_SYS_NOC_QDSS_TRIG_PERF9_DFSR_SRC_DIV_DIV9_5_FVAL                                         0x12
+#define HWIO_GCC_RPMH_SYS_NOC_QDSS_TRIG_PERF9_DFSR_SRC_DIV_DIV10_FVAL                                          0x13
+#define HWIO_GCC_RPMH_SYS_NOC_QDSS_TRIG_PERF9_DFSR_SRC_DIV_DIV10_5_FVAL                                        0x14
+#define HWIO_GCC_RPMH_SYS_NOC_QDSS_TRIG_PERF9_DFSR_SRC_DIV_DIV11_FVAL                                          0x15
+#define HWIO_GCC_RPMH_SYS_NOC_QDSS_TRIG_PERF9_DFSR_SRC_DIV_DIV11_5_FVAL                                        0x16
+#define HWIO_GCC_RPMH_SYS_NOC_QDSS_TRIG_PERF9_DFSR_SRC_DIV_DIV12_FVAL                                          0x17
+#define HWIO_GCC_RPMH_SYS_NOC_QDSS_TRIG_PERF9_DFSR_SRC_DIV_DIV12_5_FVAL                                        0x18
+#define HWIO_GCC_RPMH_SYS_NOC_QDSS_TRIG_PERF9_DFSR_SRC_DIV_DIV13_FVAL                                          0x19
+#define HWIO_GCC_RPMH_SYS_NOC_QDSS_TRIG_PERF9_DFSR_SRC_DIV_DIV13_5_FVAL                                        0x1a
+#define HWIO_GCC_RPMH_SYS_NOC_QDSS_TRIG_PERF9_DFSR_SRC_DIV_DIV14_FVAL                                          0x1b
+#define HWIO_GCC_RPMH_SYS_NOC_QDSS_TRIG_PERF9_DFSR_SRC_DIV_DIV14_5_FVAL                                        0x1c
+#define HWIO_GCC_RPMH_SYS_NOC_QDSS_TRIG_PERF9_DFSR_SRC_DIV_DIV15_FVAL                                          0x1d
+#define HWIO_GCC_RPMH_SYS_NOC_QDSS_TRIG_PERF9_DFSR_SRC_DIV_DIV15_5_FVAL                                        0x1e
+#define HWIO_GCC_RPMH_SYS_NOC_QDSS_TRIG_PERF9_DFSR_SRC_DIV_DIV16_FVAL                                          0x1f
+
+#define HWIO_GCC_RPMH_SYS_NOC_QDSS_TRIG_PERF10_DFSR_ADDR                                                 (GCC_CLK_CTL_REG_REG_BASE      + 0x000062e4)
+#define HWIO_GCC_RPMH_SYS_NOC_QDSS_TRIG_PERF10_DFSR_PHYS                                                 (GCC_CLK_CTL_REG_REG_BASE_PHYS + 0x000062e4)
+#define HWIO_GCC_RPMH_SYS_NOC_QDSS_TRIG_PERF10_DFSR_OFFS                                                 (GCC_CLK_CTL_REG_REG_BASE_OFFS + 0x000062e4)
+#define HWIO_GCC_RPMH_SYS_NOC_QDSS_TRIG_PERF10_DFSR_RMSK                                                      0x71f
+#define HWIO_GCC_RPMH_SYS_NOC_QDSS_TRIG_PERF10_DFSR_ATTR                                                        0x3
+#define HWIO_GCC_RPMH_SYS_NOC_QDSS_TRIG_PERF10_DFSR_IN          \
+        in_dword_masked(HWIO_GCC_RPMH_SYS_NOC_QDSS_TRIG_PERF10_DFSR_ADDR, HWIO_GCC_RPMH_SYS_NOC_QDSS_TRIG_PERF10_DFSR_RMSK)
+#define HWIO_GCC_RPMH_SYS_NOC_QDSS_TRIG_PERF10_DFSR_INM(m)      \
+        in_dword_masked(HWIO_GCC_RPMH_SYS_NOC_QDSS_TRIG_PERF10_DFSR_ADDR, m)
+#define HWIO_GCC_RPMH_SYS_NOC_QDSS_TRIG_PERF10_DFSR_OUT(v)      \
+        out_dword(HWIO_GCC_RPMH_SYS_NOC_QDSS_TRIG_PERF10_DFSR_ADDR,v)
+#define HWIO_GCC_RPMH_SYS_NOC_QDSS_TRIG_PERF10_DFSR_OUTM(m,v) \
+        out_dword_masked_ns(HWIO_GCC_RPMH_SYS_NOC_QDSS_TRIG_PERF10_DFSR_ADDR,m,v,HWIO_GCC_RPMH_SYS_NOC_QDSS_TRIG_PERF10_DFSR_IN)
+#define HWIO_GCC_RPMH_SYS_NOC_QDSS_TRIG_PERF10_DFSR_SRC_SEL_BMSK                                              0x700
+#define HWIO_GCC_RPMH_SYS_NOC_QDSS_TRIG_PERF10_DFSR_SRC_SEL_SHFT                                                0x8
+#define HWIO_GCC_RPMH_SYS_NOC_QDSS_TRIG_PERF10_DFSR_SRC_SEL_SRC0_FVAL                                           0x0
+#define HWIO_GCC_RPMH_SYS_NOC_QDSS_TRIG_PERF10_DFSR_SRC_SEL_SRC1_FVAL                                           0x1
+#define HWIO_GCC_RPMH_SYS_NOC_QDSS_TRIG_PERF10_DFSR_SRC_SEL_SRC2_FVAL                                           0x2
+#define HWIO_GCC_RPMH_SYS_NOC_QDSS_TRIG_PERF10_DFSR_SRC_SEL_SRC3_FVAL                                           0x3
+#define HWIO_GCC_RPMH_SYS_NOC_QDSS_TRIG_PERF10_DFSR_SRC_SEL_SRC4_FVAL                                           0x4
+#define HWIO_GCC_RPMH_SYS_NOC_QDSS_TRIG_PERF10_DFSR_SRC_SEL_SRC5_FVAL                                           0x5
+#define HWIO_GCC_RPMH_SYS_NOC_QDSS_TRIG_PERF10_DFSR_SRC_SEL_SRC6_FVAL                                           0x6
+#define HWIO_GCC_RPMH_SYS_NOC_QDSS_TRIG_PERF10_DFSR_SRC_SEL_SRC7_FVAL                                           0x7
+#define HWIO_GCC_RPMH_SYS_NOC_QDSS_TRIG_PERF10_DFSR_SRC_DIV_BMSK                                               0x1f
+#define HWIO_GCC_RPMH_SYS_NOC_QDSS_TRIG_PERF10_DFSR_SRC_DIV_SHFT                                                0x0
+#define HWIO_GCC_RPMH_SYS_NOC_QDSS_TRIG_PERF10_DFSR_SRC_DIV_BYPASS_FVAL                                         0x0
+#define HWIO_GCC_RPMH_SYS_NOC_QDSS_TRIG_PERF10_DFSR_SRC_DIV_DIV1_FVAL                                           0x1
+#define HWIO_GCC_RPMH_SYS_NOC_QDSS_TRIG_PERF10_DFSR_SRC_DIV_DIV1_5_FVAL                                         0x2
+#define HWIO_GCC_RPMH_SYS_NOC_QDSS_TRIG_PERF10_DFSR_SRC_DIV_DIV2_FVAL                                           0x3
+#define HWIO_GCC_RPMH_SYS_NOC_QDSS_TRIG_PERF10_DFSR_SRC_DIV_DIV2_5_FVAL                                         0x4
+#define HWIO_GCC_RPMH_SYS_NOC_QDSS_TRIG_PERF10_DFSR_SRC_DIV_DIV3_FVAL                                           0x5
+#define HWIO_GCC_RPMH_SYS_NOC_QDSS_TRIG_PERF10_DFSR_SRC_DIV_DIV3_5_FVAL                                         0x6
+#define HWIO_GCC_RPMH_SYS_NOC_QDSS_TRIG_PERF10_DFSR_SRC_DIV_DIV4_FVAL                                           0x7
+#define HWIO_GCC_RPMH_SYS_NOC_QDSS_TRIG_PERF10_DFSR_SRC_DIV_DIV4_5_FVAL                                         0x8
+#define HWIO_GCC_RPMH_SYS_NOC_QDSS_TRIG_PERF10_DFSR_SRC_DIV_DIV5_FVAL                                           0x9
+#define HWIO_GCC_RPMH_SYS_NOC_QDSS_TRIG_PERF10_DFSR_SRC_DIV_DIV5_5_FVAL                                         0xa
+#define HWIO_GCC_RPMH_SYS_NOC_QDSS_TRIG_PERF10_DFSR_SRC_DIV_DIV6_FVAL                                           0xb
+#define HWIO_GCC_RPMH_SYS_NOC_QDSS_TRIG_PERF10_DFSR_SRC_DIV_DIV6_5_FVAL                                         0xc
+#define HWIO_GCC_RPMH_SYS_NOC_QDSS_TRIG_PERF10_DFSR_SRC_DIV_DIV7_FVAL                                           0xd
+#define HWIO_GCC_RPMH_SYS_NOC_QDSS_TRIG_PERF10_DFSR_SRC_DIV_DIV7_5_FVAL                                         0xe
+#define HWIO_GCC_RPMH_SYS_NOC_QDSS_TRIG_PERF10_DFSR_SRC_DIV_DIV8_FVAL                                           0xf
+#define HWIO_GCC_RPMH_SYS_NOC_QDSS_TRIG_PERF10_DFSR_SRC_DIV_DIV8_5_FVAL                                        0x10
+#define HWIO_GCC_RPMH_SYS_NOC_QDSS_TRIG_PERF10_DFSR_SRC_DIV_DIV9_FVAL                                          0x11
+#define HWIO_GCC_RPMH_SYS_NOC_QDSS_TRIG_PERF10_DFSR_SRC_DIV_DIV9_5_FVAL                                        0x12
+#define HWIO_GCC_RPMH_SYS_NOC_QDSS_TRIG_PERF10_DFSR_SRC_DIV_DIV10_FVAL                                         0x13
+#define HWIO_GCC_RPMH_SYS_NOC_QDSS_TRIG_PERF10_DFSR_SRC_DIV_DIV10_5_FVAL                                       0x14
+#define HWIO_GCC_RPMH_SYS_NOC_QDSS_TRIG_PERF10_DFSR_SRC_DIV_DIV11_FVAL                                         0x15
+#define HWIO_GCC_RPMH_SYS_NOC_QDSS_TRIG_PERF10_DFSR_SRC_DIV_DIV11_5_FVAL                                       0x16
+#define HWIO_GCC_RPMH_SYS_NOC_QDSS_TRIG_PERF10_DFSR_SRC_DIV_DIV12_FVAL                                         0x17
+#define HWIO_GCC_RPMH_SYS_NOC_QDSS_TRIG_PERF10_DFSR_SRC_DIV_DIV12_5_FVAL                                       0x18
+#define HWIO_GCC_RPMH_SYS_NOC_QDSS_TRIG_PERF10_DFSR_SRC_DIV_DIV13_FVAL                                         0x19
+#define HWIO_GCC_RPMH_SYS_NOC_QDSS_TRIG_PERF10_DFSR_SRC_DIV_DIV13_5_FVAL                                       0x1a
+#define HWIO_GCC_RPMH_SYS_NOC_QDSS_TRIG_PERF10_DFSR_SRC_DIV_DIV14_FVAL                                         0x1b
+#define HWIO_GCC_RPMH_SYS_NOC_QDSS_TRIG_PERF10_DFSR_SRC_DIV_DIV14_5_FVAL                                       0x1c
+#define HWIO_GCC_RPMH_SYS_NOC_QDSS_TRIG_PERF10_DFSR_SRC_DIV_DIV15_FVAL                                         0x1d
+#define HWIO_GCC_RPMH_SYS_NOC_QDSS_TRIG_PERF10_DFSR_SRC_DIV_DIV15_5_FVAL                                       0x1e
+#define HWIO_GCC_RPMH_SYS_NOC_QDSS_TRIG_PERF10_DFSR_SRC_DIV_DIV16_FVAL                                         0x1f
+
+#define HWIO_GCC_RPMH_SYS_NOC_QDSS_TRIG_PERF11_DFSR_ADDR                                                 (GCC_CLK_CTL_REG_REG_BASE      + 0x000062e8)
+#define HWIO_GCC_RPMH_SYS_NOC_QDSS_TRIG_PERF11_DFSR_PHYS                                                 (GCC_CLK_CTL_REG_REG_BASE_PHYS + 0x000062e8)
+#define HWIO_GCC_RPMH_SYS_NOC_QDSS_TRIG_PERF11_DFSR_OFFS                                                 (GCC_CLK_CTL_REG_REG_BASE_OFFS + 0x000062e8)
+#define HWIO_GCC_RPMH_SYS_NOC_QDSS_TRIG_PERF11_DFSR_RMSK                                                      0x71f
+#define HWIO_GCC_RPMH_SYS_NOC_QDSS_TRIG_PERF11_DFSR_ATTR                                                        0x3
+#define HWIO_GCC_RPMH_SYS_NOC_QDSS_TRIG_PERF11_DFSR_IN          \
+        in_dword_masked(HWIO_GCC_RPMH_SYS_NOC_QDSS_TRIG_PERF11_DFSR_ADDR, HWIO_GCC_RPMH_SYS_NOC_QDSS_TRIG_PERF11_DFSR_RMSK)
+#define HWIO_GCC_RPMH_SYS_NOC_QDSS_TRIG_PERF11_DFSR_INM(m)      \
+        in_dword_masked(HWIO_GCC_RPMH_SYS_NOC_QDSS_TRIG_PERF11_DFSR_ADDR, m)
+#define HWIO_GCC_RPMH_SYS_NOC_QDSS_TRIG_PERF11_DFSR_OUT(v)      \
+        out_dword(HWIO_GCC_RPMH_SYS_NOC_QDSS_TRIG_PERF11_DFSR_ADDR,v)
+#define HWIO_GCC_RPMH_SYS_NOC_QDSS_TRIG_PERF11_DFSR_OUTM(m,v) \
+        out_dword_masked_ns(HWIO_GCC_RPMH_SYS_NOC_QDSS_TRIG_PERF11_DFSR_ADDR,m,v,HWIO_GCC_RPMH_SYS_NOC_QDSS_TRIG_PERF11_DFSR_IN)
+#define HWIO_GCC_RPMH_SYS_NOC_QDSS_TRIG_PERF11_DFSR_SRC_SEL_BMSK                                              0x700
+#define HWIO_GCC_RPMH_SYS_NOC_QDSS_TRIG_PERF11_DFSR_SRC_SEL_SHFT                                                0x8
+#define HWIO_GCC_RPMH_SYS_NOC_QDSS_TRIG_PERF11_DFSR_SRC_SEL_SRC0_FVAL                                           0x0
+#define HWIO_GCC_RPMH_SYS_NOC_QDSS_TRIG_PERF11_DFSR_SRC_SEL_SRC1_FVAL                                           0x1
+#define HWIO_GCC_RPMH_SYS_NOC_QDSS_TRIG_PERF11_DFSR_SRC_SEL_SRC2_FVAL                                           0x2
+#define HWIO_GCC_RPMH_SYS_NOC_QDSS_TRIG_PERF11_DFSR_SRC_SEL_SRC3_FVAL                                           0x3
+#define HWIO_GCC_RPMH_SYS_NOC_QDSS_TRIG_PERF11_DFSR_SRC_SEL_SRC4_FVAL                                           0x4
+#define HWIO_GCC_RPMH_SYS_NOC_QDSS_TRIG_PERF11_DFSR_SRC_SEL_SRC5_FVAL                                           0x5
+#define HWIO_GCC_RPMH_SYS_NOC_QDSS_TRIG_PERF11_DFSR_SRC_SEL_SRC6_FVAL                                           0x6
+#define HWIO_GCC_RPMH_SYS_NOC_QDSS_TRIG_PERF11_DFSR_SRC_SEL_SRC7_FVAL                                           0x7
+#define HWIO_GCC_RPMH_SYS_NOC_QDSS_TRIG_PERF11_DFSR_SRC_DIV_BMSK                                               0x1f
+#define HWIO_GCC_RPMH_SYS_NOC_QDSS_TRIG_PERF11_DFSR_SRC_DIV_SHFT                                                0x0
+#define HWIO_GCC_RPMH_SYS_NOC_QDSS_TRIG_PERF11_DFSR_SRC_DIV_BYPASS_FVAL                                         0x0
+#define HWIO_GCC_RPMH_SYS_NOC_QDSS_TRIG_PERF11_DFSR_SRC_DIV_DIV1_FVAL                                           0x1
+#define HWIO_GCC_RPMH_SYS_NOC_QDSS_TRIG_PERF11_DFSR_SRC_DIV_DIV1_5_FVAL                                         0x2
+#define HWIO_GCC_RPMH_SYS_NOC_QDSS_TRIG_PERF11_DFSR_SRC_DIV_DIV2_FVAL                                           0x3
+#define HWIO_GCC_RPMH_SYS_NOC_QDSS_TRIG_PERF11_DFSR_SRC_DIV_DIV2_5_FVAL                                         0x4
+#define HWIO_GCC_RPMH_SYS_NOC_QDSS_TRIG_PERF11_DFSR_SRC_DIV_DIV3_FVAL                                           0x5
+#define HWIO_GCC_RPMH_SYS_NOC_QDSS_TRIG_PERF11_DFSR_SRC_DIV_DIV3_5_FVAL                                         0x6
+#define HWIO_GCC_RPMH_SYS_NOC_QDSS_TRIG_PERF11_DFSR_SRC_DIV_DIV4_FVAL                                           0x7
+#define HWIO_GCC_RPMH_SYS_NOC_QDSS_TRIG_PERF11_DFSR_SRC_DIV_DIV4_5_FVAL                                         0x8
+#define HWIO_GCC_RPMH_SYS_NOC_QDSS_TRIG_PERF11_DFSR_SRC_DIV_DIV5_FVAL                                           0x9
+#define HWIO_GCC_RPMH_SYS_NOC_QDSS_TRIG_PERF11_DFSR_SRC_DIV_DIV5_5_FVAL                                         0xa
+#define HWIO_GCC_RPMH_SYS_NOC_QDSS_TRIG_PERF11_DFSR_SRC_DIV_DIV6_FVAL                                           0xb
+#define HWIO_GCC_RPMH_SYS_NOC_QDSS_TRIG_PERF11_DFSR_SRC_DIV_DIV6_5_FVAL                                         0xc
+#define HWIO_GCC_RPMH_SYS_NOC_QDSS_TRIG_PERF11_DFSR_SRC_DIV_DIV7_FVAL                                           0xd
+#define HWIO_GCC_RPMH_SYS_NOC_QDSS_TRIG_PERF11_DFSR_SRC_DIV_DIV7_5_FVAL                                         0xe
+#define HWIO_GCC_RPMH_SYS_NOC_QDSS_TRIG_PERF11_DFSR_SRC_DIV_DIV8_FVAL                                           0xf
+#define HWIO_GCC_RPMH_SYS_NOC_QDSS_TRIG_PERF11_DFSR_SRC_DIV_DIV8_5_FVAL                                        0x10
+#define HWIO_GCC_RPMH_SYS_NOC_QDSS_TRIG_PERF11_DFSR_SRC_DIV_DIV9_FVAL                                          0x11
+#define HWIO_GCC_RPMH_SYS_NOC_QDSS_TRIG_PERF11_DFSR_SRC_DIV_DIV9_5_FVAL                                        0x12
+#define HWIO_GCC_RPMH_SYS_NOC_QDSS_TRIG_PERF11_DFSR_SRC_DIV_DIV10_FVAL                                         0x13
+#define HWIO_GCC_RPMH_SYS_NOC_QDSS_TRIG_PERF11_DFSR_SRC_DIV_DIV10_5_FVAL                                       0x14
+#define HWIO_GCC_RPMH_SYS_NOC_QDSS_TRIG_PERF11_DFSR_SRC_DIV_DIV11_FVAL                                         0x15
+#define HWIO_GCC_RPMH_SYS_NOC_QDSS_TRIG_PERF11_DFSR_SRC_DIV_DIV11_5_FVAL                                       0x16
+#define HWIO_GCC_RPMH_SYS_NOC_QDSS_TRIG_PERF11_DFSR_SRC_DIV_DIV12_FVAL                                         0x17
+#define HWIO_GCC_RPMH_SYS_NOC_QDSS_TRIG_PERF11_DFSR_SRC_DIV_DIV12_5_FVAL                                       0x18
+#define HWIO_GCC_RPMH_SYS_NOC_QDSS_TRIG_PERF11_DFSR_SRC_DIV_DIV13_FVAL                                         0x19
+#define HWIO_GCC_RPMH_SYS_NOC_QDSS_TRIG_PERF11_DFSR_SRC_DIV_DIV13_5_FVAL                                       0x1a
+#define HWIO_GCC_RPMH_SYS_NOC_QDSS_TRIG_PERF11_DFSR_SRC_DIV_DIV14_FVAL                                         0x1b
+#define HWIO_GCC_RPMH_SYS_NOC_QDSS_TRIG_PERF11_DFSR_SRC_DIV_DIV14_5_FVAL                                       0x1c
+#define HWIO_GCC_RPMH_SYS_NOC_QDSS_TRIG_PERF11_DFSR_SRC_DIV_DIV15_FVAL                                         0x1d
+#define HWIO_GCC_RPMH_SYS_NOC_QDSS_TRIG_PERF11_DFSR_SRC_DIV_DIV15_5_FVAL                                       0x1e
+#define HWIO_GCC_RPMH_SYS_NOC_QDSS_TRIG_PERF11_DFSR_SRC_DIV_DIV16_FVAL                                         0x1f
+
+#define HWIO_GCC_RPMH_SYS_NOC_QDSS_TRIG_PERF12_DFSR_ADDR                                                 (GCC_CLK_CTL_REG_REG_BASE      + 0x000062ec)
+#define HWIO_GCC_RPMH_SYS_NOC_QDSS_TRIG_PERF12_DFSR_PHYS                                                 (GCC_CLK_CTL_REG_REG_BASE_PHYS + 0x000062ec)
+#define HWIO_GCC_RPMH_SYS_NOC_QDSS_TRIG_PERF12_DFSR_OFFS                                                 (GCC_CLK_CTL_REG_REG_BASE_OFFS + 0x000062ec)
+#define HWIO_GCC_RPMH_SYS_NOC_QDSS_TRIG_PERF12_DFSR_RMSK                                                      0x71f
+#define HWIO_GCC_RPMH_SYS_NOC_QDSS_TRIG_PERF12_DFSR_ATTR                                                        0x3
+#define HWIO_GCC_RPMH_SYS_NOC_QDSS_TRIG_PERF12_DFSR_IN          \
+        in_dword_masked(HWIO_GCC_RPMH_SYS_NOC_QDSS_TRIG_PERF12_DFSR_ADDR, HWIO_GCC_RPMH_SYS_NOC_QDSS_TRIG_PERF12_DFSR_RMSK)
+#define HWIO_GCC_RPMH_SYS_NOC_QDSS_TRIG_PERF12_DFSR_INM(m)      \
+        in_dword_masked(HWIO_GCC_RPMH_SYS_NOC_QDSS_TRIG_PERF12_DFSR_ADDR, m)
+#define HWIO_GCC_RPMH_SYS_NOC_QDSS_TRIG_PERF12_DFSR_OUT(v)      \
+        out_dword(HWIO_GCC_RPMH_SYS_NOC_QDSS_TRIG_PERF12_DFSR_ADDR,v)
+#define HWIO_GCC_RPMH_SYS_NOC_QDSS_TRIG_PERF12_DFSR_OUTM(m,v) \
+        out_dword_masked_ns(HWIO_GCC_RPMH_SYS_NOC_QDSS_TRIG_PERF12_DFSR_ADDR,m,v,HWIO_GCC_RPMH_SYS_NOC_QDSS_TRIG_PERF12_DFSR_IN)
+#define HWIO_GCC_RPMH_SYS_NOC_QDSS_TRIG_PERF12_DFSR_SRC_SEL_BMSK                                              0x700
+#define HWIO_GCC_RPMH_SYS_NOC_QDSS_TRIG_PERF12_DFSR_SRC_SEL_SHFT                                                0x8
+#define HWIO_GCC_RPMH_SYS_NOC_QDSS_TRIG_PERF12_DFSR_SRC_SEL_SRC0_FVAL                                           0x0
+#define HWIO_GCC_RPMH_SYS_NOC_QDSS_TRIG_PERF12_DFSR_SRC_SEL_SRC1_FVAL                                           0x1
+#define HWIO_GCC_RPMH_SYS_NOC_QDSS_TRIG_PERF12_DFSR_SRC_SEL_SRC2_FVAL                                           0x2
+#define HWIO_GCC_RPMH_SYS_NOC_QDSS_TRIG_PERF12_DFSR_SRC_SEL_SRC3_FVAL                                           0x3
+#define HWIO_GCC_RPMH_SYS_NOC_QDSS_TRIG_PERF12_DFSR_SRC_SEL_SRC4_FVAL                                           0x4
+#define HWIO_GCC_RPMH_SYS_NOC_QDSS_TRIG_PERF12_DFSR_SRC_SEL_SRC5_FVAL                                           0x5
+#define HWIO_GCC_RPMH_SYS_NOC_QDSS_TRIG_PERF12_DFSR_SRC_SEL_SRC6_FVAL                                           0x6
+#define HWIO_GCC_RPMH_SYS_NOC_QDSS_TRIG_PERF12_DFSR_SRC_SEL_SRC7_FVAL                                           0x7
+#define HWIO_GCC_RPMH_SYS_NOC_QDSS_TRIG_PERF12_DFSR_SRC_DIV_BMSK                                               0x1f
+#define HWIO_GCC_RPMH_SYS_NOC_QDSS_TRIG_PERF12_DFSR_SRC_DIV_SHFT                                                0x0
+#define HWIO_GCC_RPMH_SYS_NOC_QDSS_TRIG_PERF12_DFSR_SRC_DIV_BYPASS_FVAL                                         0x0
+#define HWIO_GCC_RPMH_SYS_NOC_QDSS_TRIG_PERF12_DFSR_SRC_DIV_DIV1_FVAL                                           0x1
+#define HWIO_GCC_RPMH_SYS_NOC_QDSS_TRIG_PERF12_DFSR_SRC_DIV_DIV1_5_FVAL                                         0x2
+#define HWIO_GCC_RPMH_SYS_NOC_QDSS_TRIG_PERF12_DFSR_SRC_DIV_DIV2_FVAL                                           0x3
+#define HWIO_GCC_RPMH_SYS_NOC_QDSS_TRIG_PERF12_DFSR_SRC_DIV_DIV2_5_FVAL                                         0x4
+#define HWIO_GCC_RPMH_SYS_NOC_QDSS_TRIG_PERF12_DFSR_SRC_DIV_DIV3_FVAL                                           0x5
+#define HWIO_GCC_RPMH_SYS_NOC_QDSS_TRIG_PERF12_DFSR_SRC_DIV_DIV3_5_FVAL                                         0x6
+#define HWIO_GCC_RPMH_SYS_NOC_QDSS_TRIG_PERF12_DFSR_SRC_DIV_DIV4_FVAL                                           0x7
+#define HWIO_GCC_RPMH_SYS_NOC_QDSS_TRIG_PERF12_DFSR_SRC_DIV_DIV4_5_FVAL                                         0x8
+#define HWIO_GCC_RPMH_SYS_NOC_QDSS_TRIG_PERF12_DFSR_SRC_DIV_DIV5_FVAL                                           0x9
+#define HWIO_GCC_RPMH_SYS_NOC_QDSS_TRIG_PERF12_DFSR_SRC_DIV_DIV5_5_FVAL                                         0xa
+#define HWIO_GCC_RPMH_SYS_NOC_QDSS_TRIG_PERF12_DFSR_SRC_DIV_DIV6_FVAL                                           0xb
+#define HWIO_GCC_RPMH_SYS_NOC_QDSS_TRIG_PERF12_DFSR_SRC_DIV_DIV6_5_FVAL                                         0xc
+#define HWIO_GCC_RPMH_SYS_NOC_QDSS_TRIG_PERF12_DFSR_SRC_DIV_DIV7_FVAL                                           0xd
+#define HWIO_GCC_RPMH_SYS_NOC_QDSS_TRIG_PERF12_DFSR_SRC_DIV_DIV7_5_FVAL                                         0xe
+#define HWIO_GCC_RPMH_SYS_NOC_QDSS_TRIG_PERF12_DFSR_SRC_DIV_DIV8_FVAL                                           0xf
+#define HWIO_GCC_RPMH_SYS_NOC_QDSS_TRIG_PERF12_DFSR_SRC_DIV_DIV8_5_FVAL                                        0x10
+#define HWIO_GCC_RPMH_SYS_NOC_QDSS_TRIG_PERF12_DFSR_SRC_DIV_DIV9_FVAL                                          0x11
+#define HWIO_GCC_RPMH_SYS_NOC_QDSS_TRIG_PERF12_DFSR_SRC_DIV_DIV9_5_FVAL                                        0x12
+#define HWIO_GCC_RPMH_SYS_NOC_QDSS_TRIG_PERF12_DFSR_SRC_DIV_DIV10_FVAL                                         0x13
+#define HWIO_GCC_RPMH_SYS_NOC_QDSS_TRIG_PERF12_DFSR_SRC_DIV_DIV10_5_FVAL                                       0x14
+#define HWIO_GCC_RPMH_SYS_NOC_QDSS_TRIG_PERF12_DFSR_SRC_DIV_DIV11_FVAL                                         0x15
+#define HWIO_GCC_RPMH_SYS_NOC_QDSS_TRIG_PERF12_DFSR_SRC_DIV_DIV11_5_FVAL                                       0x16
+#define HWIO_GCC_RPMH_SYS_NOC_QDSS_TRIG_PERF12_DFSR_SRC_DIV_DIV12_FVAL                                         0x17
+#define HWIO_GCC_RPMH_SYS_NOC_QDSS_TRIG_PERF12_DFSR_SRC_DIV_DIV12_5_FVAL                                       0x18
+#define HWIO_GCC_RPMH_SYS_NOC_QDSS_TRIG_PERF12_DFSR_SRC_DIV_DIV13_FVAL                                         0x19
+#define HWIO_GCC_RPMH_SYS_NOC_QDSS_TRIG_PERF12_DFSR_SRC_DIV_DIV13_5_FVAL                                       0x1a
+#define HWIO_GCC_RPMH_SYS_NOC_QDSS_TRIG_PERF12_DFSR_SRC_DIV_DIV14_FVAL                                         0x1b
+#define HWIO_GCC_RPMH_SYS_NOC_QDSS_TRIG_PERF12_DFSR_SRC_DIV_DIV14_5_FVAL                                       0x1c
+#define HWIO_GCC_RPMH_SYS_NOC_QDSS_TRIG_PERF12_DFSR_SRC_DIV_DIV15_FVAL                                         0x1d
+#define HWIO_GCC_RPMH_SYS_NOC_QDSS_TRIG_PERF12_DFSR_SRC_DIV_DIV15_5_FVAL                                       0x1e
+#define HWIO_GCC_RPMH_SYS_NOC_QDSS_TRIG_PERF12_DFSR_SRC_DIV_DIV16_FVAL                                         0x1f
+
+#define HWIO_GCC_RPMH_SYS_NOC_QDSS_TRIG_PERF13_DFSR_ADDR                                                 (GCC_CLK_CTL_REG_REG_BASE      + 0x000062f0)
+#define HWIO_GCC_RPMH_SYS_NOC_QDSS_TRIG_PERF13_DFSR_PHYS                                                 (GCC_CLK_CTL_REG_REG_BASE_PHYS + 0x000062f0)
+#define HWIO_GCC_RPMH_SYS_NOC_QDSS_TRIG_PERF13_DFSR_OFFS                                                 (GCC_CLK_CTL_REG_REG_BASE_OFFS + 0x000062f0)
+#define HWIO_GCC_RPMH_SYS_NOC_QDSS_TRIG_PERF13_DFSR_RMSK                                                      0x71f
+#define HWIO_GCC_RPMH_SYS_NOC_QDSS_TRIG_PERF13_DFSR_ATTR                                                        0x3
+#define HWIO_GCC_RPMH_SYS_NOC_QDSS_TRIG_PERF13_DFSR_IN          \
+        in_dword_masked(HWIO_GCC_RPMH_SYS_NOC_QDSS_TRIG_PERF13_DFSR_ADDR, HWIO_GCC_RPMH_SYS_NOC_QDSS_TRIG_PERF13_DFSR_RMSK)
+#define HWIO_GCC_RPMH_SYS_NOC_QDSS_TRIG_PERF13_DFSR_INM(m)      \
+        in_dword_masked(HWIO_GCC_RPMH_SYS_NOC_QDSS_TRIG_PERF13_DFSR_ADDR, m)
+#define HWIO_GCC_RPMH_SYS_NOC_QDSS_TRIG_PERF13_DFSR_OUT(v)      \
+        out_dword(HWIO_GCC_RPMH_SYS_NOC_QDSS_TRIG_PERF13_DFSR_ADDR,v)
+#define HWIO_GCC_RPMH_SYS_NOC_QDSS_TRIG_PERF13_DFSR_OUTM(m,v) \
+        out_dword_masked_ns(HWIO_GCC_RPMH_SYS_NOC_QDSS_TRIG_PERF13_DFSR_ADDR,m,v,HWIO_GCC_RPMH_SYS_NOC_QDSS_TRIG_PERF13_DFSR_IN)
+#define HWIO_GCC_RPMH_SYS_NOC_QDSS_TRIG_PERF13_DFSR_SRC_SEL_BMSK                                              0x700
+#define HWIO_GCC_RPMH_SYS_NOC_QDSS_TRIG_PERF13_DFSR_SRC_SEL_SHFT                                                0x8
+#define HWIO_GCC_RPMH_SYS_NOC_QDSS_TRIG_PERF13_DFSR_SRC_SEL_SRC0_FVAL                                           0x0
+#define HWIO_GCC_RPMH_SYS_NOC_QDSS_TRIG_PERF13_DFSR_SRC_SEL_SRC1_FVAL                                           0x1
+#define HWIO_GCC_RPMH_SYS_NOC_QDSS_TRIG_PERF13_DFSR_SRC_SEL_SRC2_FVAL                                           0x2
+#define HWIO_GCC_RPMH_SYS_NOC_QDSS_TRIG_PERF13_DFSR_SRC_SEL_SRC3_FVAL                                           0x3
+#define HWIO_GCC_RPMH_SYS_NOC_QDSS_TRIG_PERF13_DFSR_SRC_SEL_SRC4_FVAL                                           0x4
+#define HWIO_GCC_RPMH_SYS_NOC_QDSS_TRIG_PERF13_DFSR_SRC_SEL_SRC5_FVAL                                           0x5
+#define HWIO_GCC_RPMH_SYS_NOC_QDSS_TRIG_PERF13_DFSR_SRC_SEL_SRC6_FVAL                                           0x6
+#define HWIO_GCC_RPMH_SYS_NOC_QDSS_TRIG_PERF13_DFSR_SRC_SEL_SRC7_FVAL                                           0x7
+#define HWIO_GCC_RPMH_SYS_NOC_QDSS_TRIG_PERF13_DFSR_SRC_DIV_BMSK                                               0x1f
+#define HWIO_GCC_RPMH_SYS_NOC_QDSS_TRIG_PERF13_DFSR_SRC_DIV_SHFT                                                0x0
+#define HWIO_GCC_RPMH_SYS_NOC_QDSS_TRIG_PERF13_DFSR_SRC_DIV_BYPASS_FVAL                                         0x0
+#define HWIO_GCC_RPMH_SYS_NOC_QDSS_TRIG_PERF13_DFSR_SRC_DIV_DIV1_FVAL                                           0x1
+#define HWIO_GCC_RPMH_SYS_NOC_QDSS_TRIG_PERF13_DFSR_SRC_DIV_DIV1_5_FVAL                                         0x2
+#define HWIO_GCC_RPMH_SYS_NOC_QDSS_TRIG_PERF13_DFSR_SRC_DIV_DIV2_FVAL                                           0x3
+#define HWIO_GCC_RPMH_SYS_NOC_QDSS_TRIG_PERF13_DFSR_SRC_DIV_DIV2_5_FVAL                                         0x4
+#define HWIO_GCC_RPMH_SYS_NOC_QDSS_TRIG_PERF13_DFSR_SRC_DIV_DIV3_FVAL                                           0x5
+#define HWIO_GCC_RPMH_SYS_NOC_QDSS_TRIG_PERF13_DFSR_SRC_DIV_DIV3_5_FVAL                                         0x6
+#define HWIO_GCC_RPMH_SYS_NOC_QDSS_TRIG_PERF13_DFSR_SRC_DIV_DIV4_FVAL                                           0x7
+#define HWIO_GCC_RPMH_SYS_NOC_QDSS_TRIG_PERF13_DFSR_SRC_DIV_DIV4_5_FVAL                                         0x8
+#define HWIO_GCC_RPMH_SYS_NOC_QDSS_TRIG_PERF13_DFSR_SRC_DIV_DIV5_FVAL                                           0x9
+#define HWIO_GCC_RPMH_SYS_NOC_QDSS_TRIG_PERF13_DFSR_SRC_DIV_DIV5_5_FVAL                                         0xa
+#define HWIO_GCC_RPMH_SYS_NOC_QDSS_TRIG_PERF13_DFSR_SRC_DIV_DIV6_FVAL                                           0xb
+#define HWIO_GCC_RPMH_SYS_NOC_QDSS_TRIG_PERF13_DFSR_SRC_DIV_DIV6_5_FVAL                                         0xc
+#define HWIO_GCC_RPMH_SYS_NOC_QDSS_TRIG_PERF13_DFSR_SRC_DIV_DIV7_FVAL                                           0xd
+#define HWIO_GCC_RPMH_SYS_NOC_QDSS_TRIG_PERF13_DFSR_SRC_DIV_DIV7_5_FVAL                                         0xe
+#define HWIO_GCC_RPMH_SYS_NOC_QDSS_TRIG_PERF13_DFSR_SRC_DIV_DIV8_FVAL                                           0xf
+#define HWIO_GCC_RPMH_SYS_NOC_QDSS_TRIG_PERF13_DFSR_SRC_DIV_DIV8_5_FVAL                                        0x10
+#define HWIO_GCC_RPMH_SYS_NOC_QDSS_TRIG_PERF13_DFSR_SRC_DIV_DIV9_FVAL                                          0x11
+#define HWIO_GCC_RPMH_SYS_NOC_QDSS_TRIG_PERF13_DFSR_SRC_DIV_DIV9_5_FVAL                                        0x12
+#define HWIO_GCC_RPMH_SYS_NOC_QDSS_TRIG_PERF13_DFSR_SRC_DIV_DIV10_FVAL                                         0x13
+#define HWIO_GCC_RPMH_SYS_NOC_QDSS_TRIG_PERF13_DFSR_SRC_DIV_DIV10_5_FVAL                                       0x14
+#define HWIO_GCC_RPMH_SYS_NOC_QDSS_TRIG_PERF13_DFSR_SRC_DIV_DIV11_FVAL                                         0x15
+#define HWIO_GCC_RPMH_SYS_NOC_QDSS_TRIG_PERF13_DFSR_SRC_DIV_DIV11_5_FVAL                                       0x16
+#define HWIO_GCC_RPMH_SYS_NOC_QDSS_TRIG_PERF13_DFSR_SRC_DIV_DIV12_FVAL                                         0x17
+#define HWIO_GCC_RPMH_SYS_NOC_QDSS_TRIG_PERF13_DFSR_SRC_DIV_DIV12_5_FVAL                                       0x18
+#define HWIO_GCC_RPMH_SYS_NOC_QDSS_TRIG_PERF13_DFSR_SRC_DIV_DIV13_FVAL                                         0x19
+#define HWIO_GCC_RPMH_SYS_NOC_QDSS_TRIG_PERF13_DFSR_SRC_DIV_DIV13_5_FVAL                                       0x1a
+#define HWIO_GCC_RPMH_SYS_NOC_QDSS_TRIG_PERF13_DFSR_SRC_DIV_DIV14_FVAL                                         0x1b
+#define HWIO_GCC_RPMH_SYS_NOC_QDSS_TRIG_PERF13_DFSR_SRC_DIV_DIV14_5_FVAL                                       0x1c
+#define HWIO_GCC_RPMH_SYS_NOC_QDSS_TRIG_PERF13_DFSR_SRC_DIV_DIV15_FVAL                                         0x1d
+#define HWIO_GCC_RPMH_SYS_NOC_QDSS_TRIG_PERF13_DFSR_SRC_DIV_DIV15_5_FVAL                                       0x1e
+#define HWIO_GCC_RPMH_SYS_NOC_QDSS_TRIG_PERF13_DFSR_SRC_DIV_DIV16_FVAL                                         0x1f
+
+#define HWIO_GCC_RPMH_SYS_NOC_QDSS_TRIG_PERF14_DFSR_ADDR                                                 (GCC_CLK_CTL_REG_REG_BASE      + 0x000062f4)
+#define HWIO_GCC_RPMH_SYS_NOC_QDSS_TRIG_PERF14_DFSR_PHYS                                                 (GCC_CLK_CTL_REG_REG_BASE_PHYS + 0x000062f4)
+#define HWIO_GCC_RPMH_SYS_NOC_QDSS_TRIG_PERF14_DFSR_OFFS                                                 (GCC_CLK_CTL_REG_REG_BASE_OFFS + 0x000062f4)
+#define HWIO_GCC_RPMH_SYS_NOC_QDSS_TRIG_PERF14_DFSR_RMSK                                                      0x71f
+#define HWIO_GCC_RPMH_SYS_NOC_QDSS_TRIG_PERF14_DFSR_ATTR                                                        0x3
+#define HWIO_GCC_RPMH_SYS_NOC_QDSS_TRIG_PERF14_DFSR_IN          \
+        in_dword_masked(HWIO_GCC_RPMH_SYS_NOC_QDSS_TRIG_PERF14_DFSR_ADDR, HWIO_GCC_RPMH_SYS_NOC_QDSS_TRIG_PERF14_DFSR_RMSK)
+#define HWIO_GCC_RPMH_SYS_NOC_QDSS_TRIG_PERF14_DFSR_INM(m)      \
+        in_dword_masked(HWIO_GCC_RPMH_SYS_NOC_QDSS_TRIG_PERF14_DFSR_ADDR, m)
+#define HWIO_GCC_RPMH_SYS_NOC_QDSS_TRIG_PERF14_DFSR_OUT(v)      \
+        out_dword(HWIO_GCC_RPMH_SYS_NOC_QDSS_TRIG_PERF14_DFSR_ADDR,v)
+#define HWIO_GCC_RPMH_SYS_NOC_QDSS_TRIG_PERF14_DFSR_OUTM(m,v) \
+        out_dword_masked_ns(HWIO_GCC_RPMH_SYS_NOC_QDSS_TRIG_PERF14_DFSR_ADDR,m,v,HWIO_GCC_RPMH_SYS_NOC_QDSS_TRIG_PERF14_DFSR_IN)
+#define HWIO_GCC_RPMH_SYS_NOC_QDSS_TRIG_PERF14_DFSR_SRC_SEL_BMSK                                              0x700
+#define HWIO_GCC_RPMH_SYS_NOC_QDSS_TRIG_PERF14_DFSR_SRC_SEL_SHFT                                                0x8
+#define HWIO_GCC_RPMH_SYS_NOC_QDSS_TRIG_PERF14_DFSR_SRC_SEL_SRC0_FVAL                                           0x0
+#define HWIO_GCC_RPMH_SYS_NOC_QDSS_TRIG_PERF14_DFSR_SRC_SEL_SRC1_FVAL                                           0x1
+#define HWIO_GCC_RPMH_SYS_NOC_QDSS_TRIG_PERF14_DFSR_SRC_SEL_SRC2_FVAL                                           0x2
+#define HWIO_GCC_RPMH_SYS_NOC_QDSS_TRIG_PERF14_DFSR_SRC_SEL_SRC3_FVAL                                           0x3
+#define HWIO_GCC_RPMH_SYS_NOC_QDSS_TRIG_PERF14_DFSR_SRC_SEL_SRC4_FVAL                                           0x4
+#define HWIO_GCC_RPMH_SYS_NOC_QDSS_TRIG_PERF14_DFSR_SRC_SEL_SRC5_FVAL                                           0x5
+#define HWIO_GCC_RPMH_SYS_NOC_QDSS_TRIG_PERF14_DFSR_SRC_SEL_SRC6_FVAL                                           0x6
+#define HWIO_GCC_RPMH_SYS_NOC_QDSS_TRIG_PERF14_DFSR_SRC_SEL_SRC7_FVAL                                           0x7
+#define HWIO_GCC_RPMH_SYS_NOC_QDSS_TRIG_PERF14_DFSR_SRC_DIV_BMSK                                               0x1f
+#define HWIO_GCC_RPMH_SYS_NOC_QDSS_TRIG_PERF14_DFSR_SRC_DIV_SHFT                                                0x0
+#define HWIO_GCC_RPMH_SYS_NOC_QDSS_TRIG_PERF14_DFSR_SRC_DIV_BYPASS_FVAL                                         0x0
+#define HWIO_GCC_RPMH_SYS_NOC_QDSS_TRIG_PERF14_DFSR_SRC_DIV_DIV1_FVAL                                           0x1
+#define HWIO_GCC_RPMH_SYS_NOC_QDSS_TRIG_PERF14_DFSR_SRC_DIV_DIV1_5_FVAL                                         0x2
+#define HWIO_GCC_RPMH_SYS_NOC_QDSS_TRIG_PERF14_DFSR_SRC_DIV_DIV2_FVAL                                           0x3
+#define HWIO_GCC_RPMH_SYS_NOC_QDSS_TRIG_PERF14_DFSR_SRC_DIV_DIV2_5_FVAL                                         0x4
+#define HWIO_GCC_RPMH_SYS_NOC_QDSS_TRIG_PERF14_DFSR_SRC_DIV_DIV3_FVAL                                           0x5
+#define HWIO_GCC_RPMH_SYS_NOC_QDSS_TRIG_PERF14_DFSR_SRC_DIV_DIV3_5_FVAL                                         0x6
+#define HWIO_GCC_RPMH_SYS_NOC_QDSS_TRIG_PERF14_DFSR_SRC_DIV_DIV4_FVAL                                           0x7
+#define HWIO_GCC_RPMH_SYS_NOC_QDSS_TRIG_PERF14_DFSR_SRC_DIV_DIV4_5_FVAL                                         0x8
+#define HWIO_GCC_RPMH_SYS_NOC_QDSS_TRIG_PERF14_DFSR_SRC_DIV_DIV5_FVAL                                           0x9
+#define HWIO_GCC_RPMH_SYS_NOC_QDSS_TRIG_PERF14_DFSR_SRC_DIV_DIV5_5_FVAL                                         0xa
+#define HWIO_GCC_RPMH_SYS_NOC_QDSS_TRIG_PERF14_DFSR_SRC_DIV_DIV6_FVAL                                           0xb
+#define HWIO_GCC_RPMH_SYS_NOC_QDSS_TRIG_PERF14_DFSR_SRC_DIV_DIV6_5_FVAL                                         0xc
+#define HWIO_GCC_RPMH_SYS_NOC_QDSS_TRIG_PERF14_DFSR_SRC_DIV_DIV7_FVAL                                           0xd
+#define HWIO_GCC_RPMH_SYS_NOC_QDSS_TRIG_PERF14_DFSR_SRC_DIV_DIV7_5_FVAL                                         0xe
+#define HWIO_GCC_RPMH_SYS_NOC_QDSS_TRIG_PERF14_DFSR_SRC_DIV_DIV8_FVAL                                           0xf
+#define HWIO_GCC_RPMH_SYS_NOC_QDSS_TRIG_PERF14_DFSR_SRC_DIV_DIV8_5_FVAL                                        0x10
+#define HWIO_GCC_RPMH_SYS_NOC_QDSS_TRIG_PERF14_DFSR_SRC_DIV_DIV9_FVAL                                          0x11
+#define HWIO_GCC_RPMH_SYS_NOC_QDSS_TRIG_PERF14_DFSR_SRC_DIV_DIV9_5_FVAL                                        0x12
+#define HWIO_GCC_RPMH_SYS_NOC_QDSS_TRIG_PERF14_DFSR_SRC_DIV_DIV10_FVAL                                         0x13
+#define HWIO_GCC_RPMH_SYS_NOC_QDSS_TRIG_PERF14_DFSR_SRC_DIV_DIV10_5_FVAL                                       0x14
+#define HWIO_GCC_RPMH_SYS_NOC_QDSS_TRIG_PERF14_DFSR_SRC_DIV_DIV11_FVAL                                         0x15
+#define HWIO_GCC_RPMH_SYS_NOC_QDSS_TRIG_PERF14_DFSR_SRC_DIV_DIV11_5_FVAL                                       0x16
+#define HWIO_GCC_RPMH_SYS_NOC_QDSS_TRIG_PERF14_DFSR_SRC_DIV_DIV12_FVAL                                         0x17
+#define HWIO_GCC_RPMH_SYS_NOC_QDSS_TRIG_PERF14_DFSR_SRC_DIV_DIV12_5_FVAL                                       0x18
+#define HWIO_GCC_RPMH_SYS_NOC_QDSS_TRIG_PERF14_DFSR_SRC_DIV_DIV13_FVAL                                         0x19
+#define HWIO_GCC_RPMH_SYS_NOC_QDSS_TRIG_PERF14_DFSR_SRC_DIV_DIV13_5_FVAL                                       0x1a
+#define HWIO_GCC_RPMH_SYS_NOC_QDSS_TRIG_PERF14_DFSR_SRC_DIV_DIV14_FVAL                                         0x1b
+#define HWIO_GCC_RPMH_SYS_NOC_QDSS_TRIG_PERF14_DFSR_SRC_DIV_DIV14_5_FVAL                                       0x1c
+#define HWIO_GCC_RPMH_SYS_NOC_QDSS_TRIG_PERF14_DFSR_SRC_DIV_DIV15_FVAL                                         0x1d
+#define HWIO_GCC_RPMH_SYS_NOC_QDSS_TRIG_PERF14_DFSR_SRC_DIV_DIV15_5_FVAL                                       0x1e
+#define HWIO_GCC_RPMH_SYS_NOC_QDSS_TRIG_PERF14_DFSR_SRC_DIV_DIV16_FVAL                                         0x1f
+
+#define HWIO_GCC_RPMH_SYS_NOC_QDSS_TRIG_PERF15_DFSR_ADDR                                                 (GCC_CLK_CTL_REG_REG_BASE      + 0x000062f8)
+#define HWIO_GCC_RPMH_SYS_NOC_QDSS_TRIG_PERF15_DFSR_PHYS                                                 (GCC_CLK_CTL_REG_REG_BASE_PHYS + 0x000062f8)
+#define HWIO_GCC_RPMH_SYS_NOC_QDSS_TRIG_PERF15_DFSR_OFFS                                                 (GCC_CLK_CTL_REG_REG_BASE_OFFS + 0x000062f8)
+#define HWIO_GCC_RPMH_SYS_NOC_QDSS_TRIG_PERF15_DFSR_RMSK                                                      0x71f
+#define HWIO_GCC_RPMH_SYS_NOC_QDSS_TRIG_PERF15_DFSR_ATTR                                                        0x3
+#define HWIO_GCC_RPMH_SYS_NOC_QDSS_TRIG_PERF15_DFSR_IN          \
+        in_dword_masked(HWIO_GCC_RPMH_SYS_NOC_QDSS_TRIG_PERF15_DFSR_ADDR, HWIO_GCC_RPMH_SYS_NOC_QDSS_TRIG_PERF15_DFSR_RMSK)
+#define HWIO_GCC_RPMH_SYS_NOC_QDSS_TRIG_PERF15_DFSR_INM(m)      \
+        in_dword_masked(HWIO_GCC_RPMH_SYS_NOC_QDSS_TRIG_PERF15_DFSR_ADDR, m)
+#define HWIO_GCC_RPMH_SYS_NOC_QDSS_TRIG_PERF15_DFSR_OUT(v)      \
+        out_dword(HWIO_GCC_RPMH_SYS_NOC_QDSS_TRIG_PERF15_DFSR_ADDR,v)
+#define HWIO_GCC_RPMH_SYS_NOC_QDSS_TRIG_PERF15_DFSR_OUTM(m,v) \
+        out_dword_masked_ns(HWIO_GCC_RPMH_SYS_NOC_QDSS_TRIG_PERF15_DFSR_ADDR,m,v,HWIO_GCC_RPMH_SYS_NOC_QDSS_TRIG_PERF15_DFSR_IN)
+#define HWIO_GCC_RPMH_SYS_NOC_QDSS_TRIG_PERF15_DFSR_SRC_SEL_BMSK                                              0x700
+#define HWIO_GCC_RPMH_SYS_NOC_QDSS_TRIG_PERF15_DFSR_SRC_SEL_SHFT                                                0x8
+#define HWIO_GCC_RPMH_SYS_NOC_QDSS_TRIG_PERF15_DFSR_SRC_SEL_SRC0_FVAL                                           0x0
+#define HWIO_GCC_RPMH_SYS_NOC_QDSS_TRIG_PERF15_DFSR_SRC_SEL_SRC1_FVAL                                           0x1
+#define HWIO_GCC_RPMH_SYS_NOC_QDSS_TRIG_PERF15_DFSR_SRC_SEL_SRC2_FVAL                                           0x2
+#define HWIO_GCC_RPMH_SYS_NOC_QDSS_TRIG_PERF15_DFSR_SRC_SEL_SRC3_FVAL                                           0x3
+#define HWIO_GCC_RPMH_SYS_NOC_QDSS_TRIG_PERF15_DFSR_SRC_SEL_SRC4_FVAL                                           0x4
+#define HWIO_GCC_RPMH_SYS_NOC_QDSS_TRIG_PERF15_DFSR_SRC_SEL_SRC5_FVAL                                           0x5
+#define HWIO_GCC_RPMH_SYS_NOC_QDSS_TRIG_PERF15_DFSR_SRC_SEL_SRC6_FVAL                                           0x6
+#define HWIO_GCC_RPMH_SYS_NOC_QDSS_TRIG_PERF15_DFSR_SRC_SEL_SRC7_FVAL                                           0x7
+#define HWIO_GCC_RPMH_SYS_NOC_QDSS_TRIG_PERF15_DFSR_SRC_DIV_BMSK                                               0x1f
+#define HWIO_GCC_RPMH_SYS_NOC_QDSS_TRIG_PERF15_DFSR_SRC_DIV_SHFT                                                0x0
+#define HWIO_GCC_RPMH_SYS_NOC_QDSS_TRIG_PERF15_DFSR_SRC_DIV_BYPASS_FVAL                                         0x0
+#define HWIO_GCC_RPMH_SYS_NOC_QDSS_TRIG_PERF15_DFSR_SRC_DIV_DIV1_FVAL                                           0x1
+#define HWIO_GCC_RPMH_SYS_NOC_QDSS_TRIG_PERF15_DFSR_SRC_DIV_DIV1_5_FVAL                                         0x2
+#define HWIO_GCC_RPMH_SYS_NOC_QDSS_TRIG_PERF15_DFSR_SRC_DIV_DIV2_FVAL                                           0x3
+#define HWIO_GCC_RPMH_SYS_NOC_QDSS_TRIG_PERF15_DFSR_SRC_DIV_DIV2_5_FVAL                                         0x4
+#define HWIO_GCC_RPMH_SYS_NOC_QDSS_TRIG_PERF15_DFSR_SRC_DIV_DIV3_FVAL                                           0x5
+#define HWIO_GCC_RPMH_SYS_NOC_QDSS_TRIG_PERF15_DFSR_SRC_DIV_DIV3_5_FVAL                                         0x6
+#define HWIO_GCC_RPMH_SYS_NOC_QDSS_TRIG_PERF15_DFSR_SRC_DIV_DIV4_FVAL                                           0x7
+#define HWIO_GCC_RPMH_SYS_NOC_QDSS_TRIG_PERF15_DFSR_SRC_DIV_DIV4_5_FVAL                                         0x8
+#define HWIO_GCC_RPMH_SYS_NOC_QDSS_TRIG_PERF15_DFSR_SRC_DIV_DIV5_FVAL                                           0x9
+#define HWIO_GCC_RPMH_SYS_NOC_QDSS_TRIG_PERF15_DFSR_SRC_DIV_DIV5_5_FVAL                                         0xa
+#define HWIO_GCC_RPMH_SYS_NOC_QDSS_TRIG_PERF15_DFSR_SRC_DIV_DIV6_FVAL                                           0xb
+#define HWIO_GCC_RPMH_SYS_NOC_QDSS_TRIG_PERF15_DFSR_SRC_DIV_DIV6_5_FVAL                                         0xc
+#define HWIO_GCC_RPMH_SYS_NOC_QDSS_TRIG_PERF15_DFSR_SRC_DIV_DIV7_FVAL                                           0xd
+#define HWIO_GCC_RPMH_SYS_NOC_QDSS_TRIG_PERF15_DFSR_SRC_DIV_DIV7_5_FVAL                                         0xe
+#define HWIO_GCC_RPMH_SYS_NOC_QDSS_TRIG_PERF15_DFSR_SRC_DIV_DIV8_FVAL                                           0xf
+#define HWIO_GCC_RPMH_SYS_NOC_QDSS_TRIG_PERF15_DFSR_SRC_DIV_DIV8_5_FVAL                                        0x10
+#define HWIO_GCC_RPMH_SYS_NOC_QDSS_TRIG_PERF15_DFSR_SRC_DIV_DIV9_FVAL                                          0x11
+#define HWIO_GCC_RPMH_SYS_NOC_QDSS_TRIG_PERF15_DFSR_SRC_DIV_DIV9_5_FVAL                                        0x12
+#define HWIO_GCC_RPMH_SYS_NOC_QDSS_TRIG_PERF15_DFSR_SRC_DIV_DIV10_FVAL                                         0x13
+#define HWIO_GCC_RPMH_SYS_NOC_QDSS_TRIG_PERF15_DFSR_SRC_DIV_DIV10_5_FVAL                                       0x14
+#define HWIO_GCC_RPMH_SYS_NOC_QDSS_TRIG_PERF15_DFSR_SRC_DIV_DIV11_FVAL                                         0x15
+#define HWIO_GCC_RPMH_SYS_NOC_QDSS_TRIG_PERF15_DFSR_SRC_DIV_DIV11_5_FVAL                                       0x16
+#define HWIO_GCC_RPMH_SYS_NOC_QDSS_TRIG_PERF15_DFSR_SRC_DIV_DIV12_FVAL                                         0x17
+#define HWIO_GCC_RPMH_SYS_NOC_QDSS_TRIG_PERF15_DFSR_SRC_DIV_DIV12_5_FVAL                                       0x18
+#define HWIO_GCC_RPMH_SYS_NOC_QDSS_TRIG_PERF15_DFSR_SRC_DIV_DIV13_FVAL                                         0x19
+#define HWIO_GCC_RPMH_SYS_NOC_QDSS_TRIG_PERF15_DFSR_SRC_DIV_DIV13_5_FVAL                                       0x1a
+#define HWIO_GCC_RPMH_SYS_NOC_QDSS_TRIG_PERF15_DFSR_SRC_DIV_DIV14_FVAL                                         0x1b
+#define HWIO_GCC_RPMH_SYS_NOC_QDSS_TRIG_PERF15_DFSR_SRC_DIV_DIV14_5_FVAL                                       0x1c
+#define HWIO_GCC_RPMH_SYS_NOC_QDSS_TRIG_PERF15_DFSR_SRC_DIV_DIV15_FVAL                                         0x1d
+#define HWIO_GCC_RPMH_SYS_NOC_QDSS_TRIG_PERF15_DFSR_SRC_DIV_DIV15_5_FVAL                                       0x1e
+#define HWIO_GCC_RPMH_SYS_NOC_QDSS_TRIG_PERF15_DFSR_SRC_DIV_DIV16_FVAL                                         0x1f
+
+#define HWIO_GCC_QDSS_TRIG_CMD_RCGR_ADDR                                                                 (GCC_CLK_CTL_REG_REG_BASE      + 0x000062a0)
+#define HWIO_GCC_QDSS_TRIG_CMD_RCGR_PHYS                                                                 (GCC_CLK_CTL_REG_REG_BASE_PHYS + 0x000062a0)
+#define HWIO_GCC_QDSS_TRIG_CMD_RCGR_OFFS                                                                 (GCC_CLK_CTL_REG_REG_BASE_OFFS + 0x000062a0)
+#define HWIO_GCC_QDSS_TRIG_CMD_RCGR_RMSK                                                                 0x80000013
+#define HWIO_GCC_QDSS_TRIG_CMD_RCGR_ATTR                                                                        0x3
+#define HWIO_GCC_QDSS_TRIG_CMD_RCGR_IN          \
+        in_dword_masked(HWIO_GCC_QDSS_TRIG_CMD_RCGR_ADDR, HWIO_GCC_QDSS_TRIG_CMD_RCGR_RMSK)
+#define HWIO_GCC_QDSS_TRIG_CMD_RCGR_INM(m)      \
+        in_dword_masked(HWIO_GCC_QDSS_TRIG_CMD_RCGR_ADDR, m)
+#define HWIO_GCC_QDSS_TRIG_CMD_RCGR_OUT(v)      \
+        out_dword(HWIO_GCC_QDSS_TRIG_CMD_RCGR_ADDR,v)
+#define HWIO_GCC_QDSS_TRIG_CMD_RCGR_OUTM(m,v) \
+        out_dword_masked_ns(HWIO_GCC_QDSS_TRIG_CMD_RCGR_ADDR,m,v,HWIO_GCC_QDSS_TRIG_CMD_RCGR_IN)
+#define HWIO_GCC_QDSS_TRIG_CMD_RCGR_ROOT_OFF_BMSK                                                        0x80000000
+#define HWIO_GCC_QDSS_TRIG_CMD_RCGR_ROOT_OFF_SHFT                                                              0x1f
+#define HWIO_GCC_QDSS_TRIG_CMD_RCGR_DIRTY_CFG_RCGR_BMSK                                                        0x10
+#define HWIO_GCC_QDSS_TRIG_CMD_RCGR_DIRTY_CFG_RCGR_SHFT                                                         0x4
+#define HWIO_GCC_QDSS_TRIG_CMD_RCGR_ROOT_EN_BMSK                                                                0x2
+#define HWIO_GCC_QDSS_TRIG_CMD_RCGR_ROOT_EN_SHFT                                                                0x1
+#define HWIO_GCC_QDSS_TRIG_CMD_RCGR_ROOT_EN_DISABLE_FVAL                                                        0x0
+#define HWIO_GCC_QDSS_TRIG_CMD_RCGR_ROOT_EN_ENABLE_FVAL                                                         0x1
+#define HWIO_GCC_QDSS_TRIG_CMD_RCGR_UPDATE_BMSK                                                                 0x1
+#define HWIO_GCC_QDSS_TRIG_CMD_RCGR_UPDATE_SHFT                                                                 0x0
+#define HWIO_GCC_QDSS_TRIG_CMD_RCGR_UPDATE_DISABLE_FVAL                                                         0x0
+#define HWIO_GCC_QDSS_TRIG_CMD_RCGR_UPDATE_ENABLE_FVAL                                                          0x1
+
+#define HWIO_GCC_QDSS_TRIG_CFG_RCGR_ADDR                                                                 (GCC_CLK_CTL_REG_REG_BASE      + 0x000062a4)
+#define HWIO_GCC_QDSS_TRIG_CFG_RCGR_PHYS                                                                 (GCC_CLK_CTL_REG_REG_BASE_PHYS + 0x000062a4)
+#define HWIO_GCC_QDSS_TRIG_CFG_RCGR_OFFS                                                                 (GCC_CLK_CTL_REG_REG_BASE_OFFS + 0x000062a4)
+#define HWIO_GCC_QDSS_TRIG_CFG_RCGR_RMSK                                                                   0x11071f
+#define HWIO_GCC_QDSS_TRIG_CFG_RCGR_ATTR                                                                        0x3
+#define HWIO_GCC_QDSS_TRIG_CFG_RCGR_IN          \
+        in_dword_masked(HWIO_GCC_QDSS_TRIG_CFG_RCGR_ADDR, HWIO_GCC_QDSS_TRIG_CFG_RCGR_RMSK)
+#define HWIO_GCC_QDSS_TRIG_CFG_RCGR_INM(m)      \
+        in_dword_masked(HWIO_GCC_QDSS_TRIG_CFG_RCGR_ADDR, m)
+#define HWIO_GCC_QDSS_TRIG_CFG_RCGR_OUT(v)      \
+        out_dword(HWIO_GCC_QDSS_TRIG_CFG_RCGR_ADDR,v)
+#define HWIO_GCC_QDSS_TRIG_CFG_RCGR_OUTM(m,v) \
+        out_dword_masked_ns(HWIO_GCC_QDSS_TRIG_CFG_RCGR_ADDR,m,v,HWIO_GCC_QDSS_TRIG_CFG_RCGR_IN)
+#define HWIO_GCC_QDSS_TRIG_CFG_RCGR_HW_CLK_CONTROL_BMSK                                                    0x100000
+#define HWIO_GCC_QDSS_TRIG_CFG_RCGR_HW_CLK_CONTROL_SHFT                                                        0x14
+#define HWIO_GCC_QDSS_TRIG_CFG_RCGR_HW_CLK_CONTROL_DISABLE_FVAL                                                 0x0
+#define HWIO_GCC_QDSS_TRIG_CFG_RCGR_HW_CLK_CONTROL_ENABLE_FVAL                                                  0x1
+#define HWIO_GCC_QDSS_TRIG_CFG_RCGR_RCGLITE_DISABLE_BMSK                                                    0x10000
+#define HWIO_GCC_QDSS_TRIG_CFG_RCGR_RCGLITE_DISABLE_SHFT                                                       0x10
+#define HWIO_GCC_QDSS_TRIG_CFG_RCGR_RCGLITE_DISABLE_RCGLITE_ENABLED_FVAL                                        0x0
+#define HWIO_GCC_QDSS_TRIG_CFG_RCGR_RCGLITE_DISABLE_RCGLITE_DISABLED_FVAL                                       0x1
+#define HWIO_GCC_QDSS_TRIG_CFG_RCGR_SRC_SEL_BMSK                                                              0x700
+#define HWIO_GCC_QDSS_TRIG_CFG_RCGR_SRC_SEL_SHFT                                                                0x8
+#define HWIO_GCC_QDSS_TRIG_CFG_RCGR_SRC_SEL_SRC0_FVAL                                                           0x0
+#define HWIO_GCC_QDSS_TRIG_CFG_RCGR_SRC_SEL_SRC1_FVAL                                                           0x1
+#define HWIO_GCC_QDSS_TRIG_CFG_RCGR_SRC_SEL_SRC2_FVAL                                                           0x2
+#define HWIO_GCC_QDSS_TRIG_CFG_RCGR_SRC_SEL_SRC3_FVAL                                                           0x3
+#define HWIO_GCC_QDSS_TRIG_CFG_RCGR_SRC_SEL_SRC4_FVAL                                                           0x4
+#define HWIO_GCC_QDSS_TRIG_CFG_RCGR_SRC_SEL_SRC5_FVAL                                                           0x5
+#define HWIO_GCC_QDSS_TRIG_CFG_RCGR_SRC_SEL_SRC6_FVAL                                                           0x6
+#define HWIO_GCC_QDSS_TRIG_CFG_RCGR_SRC_SEL_SRC7_FVAL                                                           0x7
+#define HWIO_GCC_QDSS_TRIG_CFG_RCGR_SRC_DIV_BMSK                                                               0x1f
+#define HWIO_GCC_QDSS_TRIG_CFG_RCGR_SRC_DIV_SHFT                                                                0x0
+#define HWIO_GCC_QDSS_TRIG_CFG_RCGR_SRC_DIV_BYPASS_FVAL                                                         0x0
+#define HWIO_GCC_QDSS_TRIG_CFG_RCGR_SRC_DIV_DIV1_FVAL                                                           0x1
+#define HWIO_GCC_QDSS_TRIG_CFG_RCGR_SRC_DIV_DIV1_5_FVAL                                                         0x2
+#define HWIO_GCC_QDSS_TRIG_CFG_RCGR_SRC_DIV_DIV2_FVAL                                                           0x3
+#define HWIO_GCC_QDSS_TRIG_CFG_RCGR_SRC_DIV_DIV2_5_FVAL                                                         0x4
+#define HWIO_GCC_QDSS_TRIG_CFG_RCGR_SRC_DIV_DIV3_FVAL                                                           0x5
+#define HWIO_GCC_QDSS_TRIG_CFG_RCGR_SRC_DIV_DIV3_5_FVAL                                                         0x6
+#define HWIO_GCC_QDSS_TRIG_CFG_RCGR_SRC_DIV_DIV4_FVAL                                                           0x7
+#define HWIO_GCC_QDSS_TRIG_CFG_RCGR_SRC_DIV_DIV4_5_FVAL                                                         0x8
+#define HWIO_GCC_QDSS_TRIG_CFG_RCGR_SRC_DIV_DIV5_FVAL                                                           0x9
+#define HWIO_GCC_QDSS_TRIG_CFG_RCGR_SRC_DIV_DIV5_5_FVAL                                                         0xa
+#define HWIO_GCC_QDSS_TRIG_CFG_RCGR_SRC_DIV_DIV6_FVAL                                                           0xb
+#define HWIO_GCC_QDSS_TRIG_CFG_RCGR_SRC_DIV_DIV6_5_FVAL                                                         0xc
+#define HWIO_GCC_QDSS_TRIG_CFG_RCGR_SRC_DIV_DIV7_FVAL                                                           0xd
+#define HWIO_GCC_QDSS_TRIG_CFG_RCGR_SRC_DIV_DIV7_5_FVAL                                                         0xe
+#define HWIO_GCC_QDSS_TRIG_CFG_RCGR_SRC_DIV_DIV8_FVAL                                                           0xf
+#define HWIO_GCC_QDSS_TRIG_CFG_RCGR_SRC_DIV_DIV8_5_FVAL                                                        0x10
+#define HWIO_GCC_QDSS_TRIG_CFG_RCGR_SRC_DIV_DIV9_FVAL                                                          0x11
+#define HWIO_GCC_QDSS_TRIG_CFG_RCGR_SRC_DIV_DIV9_5_FVAL                                                        0x12
+#define HWIO_GCC_QDSS_TRIG_CFG_RCGR_SRC_DIV_DIV10_FVAL                                                         0x13
+#define HWIO_GCC_QDSS_TRIG_CFG_RCGR_SRC_DIV_DIV10_5_FVAL                                                       0x14
+#define HWIO_GCC_QDSS_TRIG_CFG_RCGR_SRC_DIV_DIV11_FVAL                                                         0x15
+#define HWIO_GCC_QDSS_TRIG_CFG_RCGR_SRC_DIV_DIV11_5_FVAL                                                       0x16
+#define HWIO_GCC_QDSS_TRIG_CFG_RCGR_SRC_DIV_DIV12_FVAL                                                         0x17
+#define HWIO_GCC_QDSS_TRIG_CFG_RCGR_SRC_DIV_DIV12_5_FVAL                                                       0x18
+#define HWIO_GCC_QDSS_TRIG_CFG_RCGR_SRC_DIV_DIV13_FVAL                                                         0x19
+#define HWIO_GCC_QDSS_TRIG_CFG_RCGR_SRC_DIV_DIV13_5_FVAL                                                       0x1a
+#define HWIO_GCC_QDSS_TRIG_CFG_RCGR_SRC_DIV_DIV14_FVAL                                                         0x1b
+#define HWIO_GCC_QDSS_TRIG_CFG_RCGR_SRC_DIV_DIV14_5_FVAL                                                       0x1c
+#define HWIO_GCC_QDSS_TRIG_CFG_RCGR_SRC_DIV_DIV15_FVAL                                                         0x1d
+#define HWIO_GCC_QDSS_TRIG_CFG_RCGR_SRC_DIV_DIV15_5_FVAL                                                       0x1e
+#define HWIO_GCC_QDSS_TRIG_CFG_RCGR_SRC_DIV_DIV16_FVAL                                                         0x1f
+
+#define HWIO_GCC_RPMH_SHUB_QDSS_AT_PERF0_DFSR_ADDR                                                       (GCC_CLK_CTL_REG_REG_BASE      + 0x000063e8)
+#define HWIO_GCC_RPMH_SHUB_QDSS_AT_PERF0_DFSR_PHYS                                                       (GCC_CLK_CTL_REG_REG_BASE_PHYS + 0x000063e8)
+#define HWIO_GCC_RPMH_SHUB_QDSS_AT_PERF0_DFSR_OFFS                                                       (GCC_CLK_CTL_REG_REG_BASE_OFFS + 0x000063e8)
+#define HWIO_GCC_RPMH_SHUB_QDSS_AT_PERF0_DFSR_RMSK                                                            0x71f
+#define HWIO_GCC_RPMH_SHUB_QDSS_AT_PERF0_DFSR_ATTR                                                              0x3
+#define HWIO_GCC_RPMH_SHUB_QDSS_AT_PERF0_DFSR_IN          \
+        in_dword_masked(HWIO_GCC_RPMH_SHUB_QDSS_AT_PERF0_DFSR_ADDR, HWIO_GCC_RPMH_SHUB_QDSS_AT_PERF0_DFSR_RMSK)
+#define HWIO_GCC_RPMH_SHUB_QDSS_AT_PERF0_DFSR_INM(m)      \
+        in_dword_masked(HWIO_GCC_RPMH_SHUB_QDSS_AT_PERF0_DFSR_ADDR, m)
+#define HWIO_GCC_RPMH_SHUB_QDSS_AT_PERF0_DFSR_OUT(v)      \
+        out_dword(HWIO_GCC_RPMH_SHUB_QDSS_AT_PERF0_DFSR_ADDR,v)
+#define HWIO_GCC_RPMH_SHUB_QDSS_AT_PERF0_DFSR_OUTM(m,v) \
+        out_dword_masked_ns(HWIO_GCC_RPMH_SHUB_QDSS_AT_PERF0_DFSR_ADDR,m,v,HWIO_GCC_RPMH_SHUB_QDSS_AT_PERF0_DFSR_IN)
+#define HWIO_GCC_RPMH_SHUB_QDSS_AT_PERF0_DFSR_SRC_SEL_BMSK                                                    0x700
+#define HWIO_GCC_RPMH_SHUB_QDSS_AT_PERF0_DFSR_SRC_SEL_SHFT                                                      0x8
+#define HWIO_GCC_RPMH_SHUB_QDSS_AT_PERF0_DFSR_SRC_SEL_SRC0_FVAL                                                 0x0
+#define HWIO_GCC_RPMH_SHUB_QDSS_AT_PERF0_DFSR_SRC_SEL_SRC1_FVAL                                                 0x1
+#define HWIO_GCC_RPMH_SHUB_QDSS_AT_PERF0_DFSR_SRC_SEL_SRC2_FVAL                                                 0x2
+#define HWIO_GCC_RPMH_SHUB_QDSS_AT_PERF0_DFSR_SRC_SEL_SRC3_FVAL                                                 0x3
+#define HWIO_GCC_RPMH_SHUB_QDSS_AT_PERF0_DFSR_SRC_SEL_SRC4_FVAL                                                 0x4
+#define HWIO_GCC_RPMH_SHUB_QDSS_AT_PERF0_DFSR_SRC_SEL_SRC5_FVAL                                                 0x5
+#define HWIO_GCC_RPMH_SHUB_QDSS_AT_PERF0_DFSR_SRC_SEL_SRC6_FVAL                                                 0x6
+#define HWIO_GCC_RPMH_SHUB_QDSS_AT_PERF0_DFSR_SRC_SEL_SRC7_FVAL                                                 0x7
+#define HWIO_GCC_RPMH_SHUB_QDSS_AT_PERF0_DFSR_SRC_DIV_BMSK                                                     0x1f
+#define HWIO_GCC_RPMH_SHUB_QDSS_AT_PERF0_DFSR_SRC_DIV_SHFT                                                      0x0
+#define HWIO_GCC_RPMH_SHUB_QDSS_AT_PERF0_DFSR_SRC_DIV_BYPASS_FVAL                                               0x0
+#define HWIO_GCC_RPMH_SHUB_QDSS_AT_PERF0_DFSR_SRC_DIV_DIV1_FVAL                                                 0x1
+#define HWIO_GCC_RPMH_SHUB_QDSS_AT_PERF0_DFSR_SRC_DIV_DIV1_5_FVAL                                               0x2
+#define HWIO_GCC_RPMH_SHUB_QDSS_AT_PERF0_DFSR_SRC_DIV_DIV2_FVAL                                                 0x3
+#define HWIO_GCC_RPMH_SHUB_QDSS_AT_PERF0_DFSR_SRC_DIV_DIV2_5_FVAL                                               0x4
+#define HWIO_GCC_RPMH_SHUB_QDSS_AT_PERF0_DFSR_SRC_DIV_DIV3_FVAL                                                 0x5
+#define HWIO_GCC_RPMH_SHUB_QDSS_AT_PERF0_DFSR_SRC_DIV_DIV3_5_FVAL                                               0x6
+#define HWIO_GCC_RPMH_SHUB_QDSS_AT_PERF0_DFSR_SRC_DIV_DIV4_FVAL                                                 0x7
+#define HWIO_GCC_RPMH_SHUB_QDSS_AT_PERF0_DFSR_SRC_DIV_DIV4_5_FVAL                                               0x8
+#define HWIO_GCC_RPMH_SHUB_QDSS_AT_PERF0_DFSR_SRC_DIV_DIV5_FVAL                                                 0x9
+#define HWIO_GCC_RPMH_SHUB_QDSS_AT_PERF0_DFSR_SRC_DIV_DIV5_5_FVAL                                               0xa
+#define HWIO_GCC_RPMH_SHUB_QDSS_AT_PERF0_DFSR_SRC_DIV_DIV6_FVAL                                                 0xb
+#define HWIO_GCC_RPMH_SHUB_QDSS_AT_PERF0_DFSR_SRC_DIV_DIV6_5_FVAL                                               0xc
+#define HWIO_GCC_RPMH_SHUB_QDSS_AT_PERF0_DFSR_SRC_DIV_DIV7_FVAL                                                 0xd
+#define HWIO_GCC_RPMH_SHUB_QDSS_AT_PERF0_DFSR_SRC_DIV_DIV7_5_FVAL                                               0xe
+#define HWIO_GCC_RPMH_SHUB_QDSS_AT_PERF0_DFSR_SRC_DIV_DIV8_FVAL                                                 0xf
+#define HWIO_GCC_RPMH_SHUB_QDSS_AT_PERF0_DFSR_SRC_DIV_DIV8_5_FVAL                                              0x10
+#define HWIO_GCC_RPMH_SHUB_QDSS_AT_PERF0_DFSR_SRC_DIV_DIV9_FVAL                                                0x11
+#define HWIO_GCC_RPMH_SHUB_QDSS_AT_PERF0_DFSR_SRC_DIV_DIV9_5_FVAL                                              0x12
+#define HWIO_GCC_RPMH_SHUB_QDSS_AT_PERF0_DFSR_SRC_DIV_DIV10_FVAL                                               0x13
+#define HWIO_GCC_RPMH_SHUB_QDSS_AT_PERF0_DFSR_SRC_DIV_DIV10_5_FVAL                                             0x14
+#define HWIO_GCC_RPMH_SHUB_QDSS_AT_PERF0_DFSR_SRC_DIV_DIV11_FVAL                                               0x15
+#define HWIO_GCC_RPMH_SHUB_QDSS_AT_PERF0_DFSR_SRC_DIV_DIV11_5_FVAL                                             0x16
+#define HWIO_GCC_RPMH_SHUB_QDSS_AT_PERF0_DFSR_SRC_DIV_DIV12_FVAL                                               0x17
+#define HWIO_GCC_RPMH_SHUB_QDSS_AT_PERF0_DFSR_SRC_DIV_DIV12_5_FVAL                                             0x18
+#define HWIO_GCC_RPMH_SHUB_QDSS_AT_PERF0_DFSR_SRC_DIV_DIV13_FVAL                                               0x19
+#define HWIO_GCC_RPMH_SHUB_QDSS_AT_PERF0_DFSR_SRC_DIV_DIV13_5_FVAL                                             0x1a
+#define HWIO_GCC_RPMH_SHUB_QDSS_AT_PERF0_DFSR_SRC_DIV_DIV14_FVAL                                               0x1b
+#define HWIO_GCC_RPMH_SHUB_QDSS_AT_PERF0_DFSR_SRC_DIV_DIV14_5_FVAL                                             0x1c
+#define HWIO_GCC_RPMH_SHUB_QDSS_AT_PERF0_DFSR_SRC_DIV_DIV15_FVAL                                               0x1d
+#define HWIO_GCC_RPMH_SHUB_QDSS_AT_PERF0_DFSR_SRC_DIV_DIV15_5_FVAL                                             0x1e
+#define HWIO_GCC_RPMH_SHUB_QDSS_AT_PERF0_DFSR_SRC_DIV_DIV16_FVAL                                               0x1f
+
+#define HWIO_GCC_RPMH_SHUB_QDSS_AT_PERF1_DFSR_ADDR                                                       (GCC_CLK_CTL_REG_REG_BASE      + 0x000063ec)
+#define HWIO_GCC_RPMH_SHUB_QDSS_AT_PERF1_DFSR_PHYS                                                       (GCC_CLK_CTL_REG_REG_BASE_PHYS + 0x000063ec)
+#define HWIO_GCC_RPMH_SHUB_QDSS_AT_PERF1_DFSR_OFFS                                                       (GCC_CLK_CTL_REG_REG_BASE_OFFS + 0x000063ec)
+#define HWIO_GCC_RPMH_SHUB_QDSS_AT_PERF1_DFSR_RMSK                                                            0x71f
+#define HWIO_GCC_RPMH_SHUB_QDSS_AT_PERF1_DFSR_ATTR                                                              0x3
+#define HWIO_GCC_RPMH_SHUB_QDSS_AT_PERF1_DFSR_IN          \
+        in_dword_masked(HWIO_GCC_RPMH_SHUB_QDSS_AT_PERF1_DFSR_ADDR, HWIO_GCC_RPMH_SHUB_QDSS_AT_PERF1_DFSR_RMSK)
+#define HWIO_GCC_RPMH_SHUB_QDSS_AT_PERF1_DFSR_INM(m)      \
+        in_dword_masked(HWIO_GCC_RPMH_SHUB_QDSS_AT_PERF1_DFSR_ADDR, m)
+#define HWIO_GCC_RPMH_SHUB_QDSS_AT_PERF1_DFSR_OUT(v)      \
+        out_dword(HWIO_GCC_RPMH_SHUB_QDSS_AT_PERF1_DFSR_ADDR,v)
+#define HWIO_GCC_RPMH_SHUB_QDSS_AT_PERF1_DFSR_OUTM(m,v) \
+        out_dword_masked_ns(HWIO_GCC_RPMH_SHUB_QDSS_AT_PERF1_DFSR_ADDR,m,v,HWIO_GCC_RPMH_SHUB_QDSS_AT_PERF1_DFSR_IN)
+#define HWIO_GCC_RPMH_SHUB_QDSS_AT_PERF1_DFSR_SRC_SEL_BMSK                                                    0x700
+#define HWIO_GCC_RPMH_SHUB_QDSS_AT_PERF1_DFSR_SRC_SEL_SHFT                                                      0x8
+#define HWIO_GCC_RPMH_SHUB_QDSS_AT_PERF1_DFSR_SRC_SEL_SRC0_FVAL                                                 0x0
+#define HWIO_GCC_RPMH_SHUB_QDSS_AT_PERF1_DFSR_SRC_SEL_SRC1_FVAL                                                 0x1
+#define HWIO_GCC_RPMH_SHUB_QDSS_AT_PERF1_DFSR_SRC_SEL_SRC2_FVAL                                                 0x2
+#define HWIO_GCC_RPMH_SHUB_QDSS_AT_PERF1_DFSR_SRC_SEL_SRC3_FVAL                                                 0x3
+#define HWIO_GCC_RPMH_SHUB_QDSS_AT_PERF1_DFSR_SRC_SEL_SRC4_FVAL                                                 0x4
+#define HWIO_GCC_RPMH_SHUB_QDSS_AT_PERF1_DFSR_SRC_SEL_SRC5_FVAL                                                 0x5
+#define HWIO_GCC_RPMH_SHUB_QDSS_AT_PERF1_DFSR_SRC_SEL_SRC6_FVAL                                                 0x6
+#define HWIO_GCC_RPMH_SHUB_QDSS_AT_PERF1_DFSR_SRC_SEL_SRC7_FVAL                                                 0x7
+#define HWIO_GCC_RPMH_SHUB_QDSS_AT_PERF1_DFSR_SRC_DIV_BMSK                                                     0x1f
+#define HWIO_GCC_RPMH_SHUB_QDSS_AT_PERF1_DFSR_SRC_DIV_SHFT                                                      0x0
+#define HWIO_GCC_RPMH_SHUB_QDSS_AT_PERF1_DFSR_SRC_DIV_BYPASS_FVAL                                               0x0
+#define HWIO_GCC_RPMH_SHUB_QDSS_AT_PERF1_DFSR_SRC_DIV_DIV1_FVAL                                                 0x1
+#define HWIO_GCC_RPMH_SHUB_QDSS_AT_PERF1_DFSR_SRC_DIV_DIV1_5_FVAL                                               0x2
+#define HWIO_GCC_RPMH_SHUB_QDSS_AT_PERF1_DFSR_SRC_DIV_DIV2_FVAL                                                 0x3
+#define HWIO_GCC_RPMH_SHUB_QDSS_AT_PERF1_DFSR_SRC_DIV_DIV2_5_FVAL                                               0x4
+#define HWIO_GCC_RPMH_SHUB_QDSS_AT_PERF1_DFSR_SRC_DIV_DIV3_FVAL                                                 0x5
+#define HWIO_GCC_RPMH_SHUB_QDSS_AT_PERF1_DFSR_SRC_DIV_DIV3_5_FVAL                                               0x6
+#define HWIO_GCC_RPMH_SHUB_QDSS_AT_PERF1_DFSR_SRC_DIV_DIV4_FVAL                                                 0x7
+#define HWIO_GCC_RPMH_SHUB_QDSS_AT_PERF1_DFSR_SRC_DIV_DIV4_5_FVAL                                               0x8
+#define HWIO_GCC_RPMH_SHUB_QDSS_AT_PERF1_DFSR_SRC_DIV_DIV5_FVAL                                                 0x9
+#define HWIO_GCC_RPMH_SHUB_QDSS_AT_PERF1_DFSR_SRC_DIV_DIV5_5_FVAL                                               0xa
+#define HWIO_GCC_RPMH_SHUB_QDSS_AT_PERF1_DFSR_SRC_DIV_DIV6_FVAL                                                 0xb
+#define HWIO_GCC_RPMH_SHUB_QDSS_AT_PERF1_DFSR_SRC_DIV_DIV6_5_FVAL                                               0xc
+#define HWIO_GCC_RPMH_SHUB_QDSS_AT_PERF1_DFSR_SRC_DIV_DIV7_FVAL                                                 0xd
+#define HWIO_GCC_RPMH_SHUB_QDSS_AT_PERF1_DFSR_SRC_DIV_DIV7_5_FVAL                                               0xe
+#define HWIO_GCC_RPMH_SHUB_QDSS_AT_PERF1_DFSR_SRC_DIV_DIV8_FVAL                                                 0xf
+#define HWIO_GCC_RPMH_SHUB_QDSS_AT_PERF1_DFSR_SRC_DIV_DIV8_5_FVAL                                              0x10
+#define HWIO_GCC_RPMH_SHUB_QDSS_AT_PERF1_DFSR_SRC_DIV_DIV9_FVAL                                                0x11
+#define HWIO_GCC_RPMH_SHUB_QDSS_AT_PERF1_DFSR_SRC_DIV_DIV9_5_FVAL                                              0x12
+#define HWIO_GCC_RPMH_SHUB_QDSS_AT_PERF1_DFSR_SRC_DIV_DIV10_FVAL                                               0x13
+#define HWIO_GCC_RPMH_SHUB_QDSS_AT_PERF1_DFSR_SRC_DIV_DIV10_5_FVAL                                             0x14
+#define HWIO_GCC_RPMH_SHUB_QDSS_AT_PERF1_DFSR_SRC_DIV_DIV11_FVAL                                               0x15
+#define HWIO_GCC_RPMH_SHUB_QDSS_AT_PERF1_DFSR_SRC_DIV_DIV11_5_FVAL                                             0x16
+#define HWIO_GCC_RPMH_SHUB_QDSS_AT_PERF1_DFSR_SRC_DIV_DIV12_FVAL                                               0x17
+#define HWIO_GCC_RPMH_SHUB_QDSS_AT_PERF1_DFSR_SRC_DIV_DIV12_5_FVAL                                             0x18
+#define HWIO_GCC_RPMH_SHUB_QDSS_AT_PERF1_DFSR_SRC_DIV_DIV13_FVAL                                               0x19
+#define HWIO_GCC_RPMH_SHUB_QDSS_AT_PERF1_DFSR_SRC_DIV_DIV13_5_FVAL                                             0x1a
+#define HWIO_GCC_RPMH_SHUB_QDSS_AT_PERF1_DFSR_SRC_DIV_DIV14_FVAL                                               0x1b
+#define HWIO_GCC_RPMH_SHUB_QDSS_AT_PERF1_DFSR_SRC_DIV_DIV14_5_FVAL                                             0x1c
+#define HWIO_GCC_RPMH_SHUB_QDSS_AT_PERF1_DFSR_SRC_DIV_DIV15_FVAL                                               0x1d
+#define HWIO_GCC_RPMH_SHUB_QDSS_AT_PERF1_DFSR_SRC_DIV_DIV15_5_FVAL                                             0x1e
+#define HWIO_GCC_RPMH_SHUB_QDSS_AT_PERF1_DFSR_SRC_DIV_DIV16_FVAL                                               0x1f
+
+#define HWIO_GCC_RPMH_SHUB_QDSS_AT_PERF2_DFSR_ADDR                                                       (GCC_CLK_CTL_REG_REG_BASE      + 0x000063f0)
+#define HWIO_GCC_RPMH_SHUB_QDSS_AT_PERF2_DFSR_PHYS                                                       (GCC_CLK_CTL_REG_REG_BASE_PHYS + 0x000063f0)
+#define HWIO_GCC_RPMH_SHUB_QDSS_AT_PERF2_DFSR_OFFS                                                       (GCC_CLK_CTL_REG_REG_BASE_OFFS + 0x000063f0)
+#define HWIO_GCC_RPMH_SHUB_QDSS_AT_PERF2_DFSR_RMSK                                                            0x71f
+#define HWIO_GCC_RPMH_SHUB_QDSS_AT_PERF2_DFSR_ATTR                                                              0x3
+#define HWIO_GCC_RPMH_SHUB_QDSS_AT_PERF2_DFSR_IN          \
+        in_dword_masked(HWIO_GCC_RPMH_SHUB_QDSS_AT_PERF2_DFSR_ADDR, HWIO_GCC_RPMH_SHUB_QDSS_AT_PERF2_DFSR_RMSK)
+#define HWIO_GCC_RPMH_SHUB_QDSS_AT_PERF2_DFSR_INM(m)      \
+        in_dword_masked(HWIO_GCC_RPMH_SHUB_QDSS_AT_PERF2_DFSR_ADDR, m)
+#define HWIO_GCC_RPMH_SHUB_QDSS_AT_PERF2_DFSR_OUT(v)      \
+        out_dword(HWIO_GCC_RPMH_SHUB_QDSS_AT_PERF2_DFSR_ADDR,v)
+#define HWIO_GCC_RPMH_SHUB_QDSS_AT_PERF2_DFSR_OUTM(m,v) \
+        out_dword_masked_ns(HWIO_GCC_RPMH_SHUB_QDSS_AT_PERF2_DFSR_ADDR,m,v,HWIO_GCC_RPMH_SHUB_QDSS_AT_PERF2_DFSR_IN)
+#define HWIO_GCC_RPMH_SHUB_QDSS_AT_PERF2_DFSR_SRC_SEL_BMSK                                                    0x700
+#define HWIO_GCC_RPMH_SHUB_QDSS_AT_PERF2_DFSR_SRC_SEL_SHFT                                                      0x8
+#define HWIO_GCC_RPMH_SHUB_QDSS_AT_PERF2_DFSR_SRC_SEL_SRC0_FVAL                                                 0x0
+#define HWIO_GCC_RPMH_SHUB_QDSS_AT_PERF2_DFSR_SRC_SEL_SRC1_FVAL                                                 0x1
+#define HWIO_GCC_RPMH_SHUB_QDSS_AT_PERF2_DFSR_SRC_SEL_SRC2_FVAL                                                 0x2
+#define HWIO_GCC_RPMH_SHUB_QDSS_AT_PERF2_DFSR_SRC_SEL_SRC3_FVAL                                                 0x3
+#define HWIO_GCC_RPMH_SHUB_QDSS_AT_PERF2_DFSR_SRC_SEL_SRC4_FVAL                                                 0x4
+#define HWIO_GCC_RPMH_SHUB_QDSS_AT_PERF2_DFSR_SRC_SEL_SRC5_FVAL                                                 0x5
+#define HWIO_GCC_RPMH_SHUB_QDSS_AT_PERF2_DFSR_SRC_SEL_SRC6_FVAL                                                 0x6
+#define HWIO_GCC_RPMH_SHUB_QDSS_AT_PERF2_DFSR_SRC_SEL_SRC7_FVAL                                                 0x7
+#define HWIO_GCC_RPMH_SHUB_QDSS_AT_PERF2_DFSR_SRC_DIV_BMSK                                                     0x1f
+#define HWIO_GCC_RPMH_SHUB_QDSS_AT_PERF2_DFSR_SRC_DIV_SHFT                                                      0x0
+#define HWIO_GCC_RPMH_SHUB_QDSS_AT_PERF2_DFSR_SRC_DIV_BYPASS_FVAL                                               0x0
+#define HWIO_GCC_RPMH_SHUB_QDSS_AT_PERF2_DFSR_SRC_DIV_DIV1_FVAL                                                 0x1
+#define HWIO_GCC_RPMH_SHUB_QDSS_AT_PERF2_DFSR_SRC_DIV_DIV1_5_FVAL                                               0x2
+#define HWIO_GCC_RPMH_SHUB_QDSS_AT_PERF2_DFSR_SRC_DIV_DIV2_FVAL                                                 0x3
+#define HWIO_GCC_RPMH_SHUB_QDSS_AT_PERF2_DFSR_SRC_DIV_DIV2_5_FVAL                                               0x4
+#define HWIO_GCC_RPMH_SHUB_QDSS_AT_PERF2_DFSR_SRC_DIV_DIV3_FVAL                                                 0x5
+#define HWIO_GCC_RPMH_SHUB_QDSS_AT_PERF2_DFSR_SRC_DIV_DIV3_5_FVAL                                               0x6
+#define HWIO_GCC_RPMH_SHUB_QDSS_AT_PERF2_DFSR_SRC_DIV_DIV4_FVAL                                                 0x7
+#define HWIO_GCC_RPMH_SHUB_QDSS_AT_PERF2_DFSR_SRC_DIV_DIV4_5_FVAL                                               0x8
+#define HWIO_GCC_RPMH_SHUB_QDSS_AT_PERF2_DFSR_SRC_DIV_DIV5_FVAL                                                 0x9
+#define HWIO_GCC_RPMH_SHUB_QDSS_AT_PERF2_DFSR_SRC_DIV_DIV5_5_FVAL                                               0xa
+#define HWIO_GCC_RPMH_SHUB_QDSS_AT_PERF2_DFSR_SRC_DIV_DIV6_FVAL                                                 0xb
+#define HWIO_GCC_RPMH_SHUB_QDSS_AT_PERF2_DFSR_SRC_DIV_DIV6_5_FVAL                                               0xc
+#define HWIO_GCC_RPMH_SHUB_QDSS_AT_PERF2_DFSR_SRC_DIV_DIV7_FVAL                                                 0xd
+#define HWIO_GCC_RPMH_SHUB_QDSS_AT_PERF2_DFSR_SRC_DIV_DIV7_5_FVAL                                               0xe
+#define HWIO_GCC_RPMH_SHUB_QDSS_AT_PERF2_DFSR_SRC_DIV_DIV8_FVAL                                                 0xf
+#define HWIO_GCC_RPMH_SHUB_QDSS_AT_PERF2_DFSR_SRC_DIV_DIV8_5_FVAL                                              0x10
+#define HWIO_GCC_RPMH_SHUB_QDSS_AT_PERF2_DFSR_SRC_DIV_DIV9_FVAL                                                0x11
+#define HWIO_GCC_RPMH_SHUB_QDSS_AT_PERF2_DFSR_SRC_DIV_DIV9_5_FVAL                                              0x12
+#define HWIO_GCC_RPMH_SHUB_QDSS_AT_PERF2_DFSR_SRC_DIV_DIV10_FVAL                                               0x13
+#define HWIO_GCC_RPMH_SHUB_QDSS_AT_PERF2_DFSR_SRC_DIV_DIV10_5_FVAL                                             0x14
+#define HWIO_GCC_RPMH_SHUB_QDSS_AT_PERF2_DFSR_SRC_DIV_DIV11_FVAL                                               0x15
+#define HWIO_GCC_RPMH_SHUB_QDSS_AT_PERF2_DFSR_SRC_DIV_DIV11_5_FVAL                                             0x16
+#define HWIO_GCC_RPMH_SHUB_QDSS_AT_PERF2_DFSR_SRC_DIV_DIV12_FVAL                                               0x17
+#define HWIO_GCC_RPMH_SHUB_QDSS_AT_PERF2_DFSR_SRC_DIV_DIV12_5_FVAL                                             0x18
+#define HWIO_GCC_RPMH_SHUB_QDSS_AT_PERF2_DFSR_SRC_DIV_DIV13_FVAL                                               0x19
+#define HWIO_GCC_RPMH_SHUB_QDSS_AT_PERF2_DFSR_SRC_DIV_DIV13_5_FVAL                                             0x1a
+#define HWIO_GCC_RPMH_SHUB_QDSS_AT_PERF2_DFSR_SRC_DIV_DIV14_FVAL                                               0x1b
+#define HWIO_GCC_RPMH_SHUB_QDSS_AT_PERF2_DFSR_SRC_DIV_DIV14_5_FVAL                                             0x1c
+#define HWIO_GCC_RPMH_SHUB_QDSS_AT_PERF2_DFSR_SRC_DIV_DIV15_FVAL                                               0x1d
+#define HWIO_GCC_RPMH_SHUB_QDSS_AT_PERF2_DFSR_SRC_DIV_DIV15_5_FVAL                                             0x1e
+#define HWIO_GCC_RPMH_SHUB_QDSS_AT_PERF2_DFSR_SRC_DIV_DIV16_FVAL                                               0x1f
+
+#define HWIO_GCC_RPMH_SHUB_QDSS_AT_PERF3_DFSR_ADDR                                                       (GCC_CLK_CTL_REG_REG_BASE      + 0x000063f4)
+#define HWIO_GCC_RPMH_SHUB_QDSS_AT_PERF3_DFSR_PHYS                                                       (GCC_CLK_CTL_REG_REG_BASE_PHYS + 0x000063f4)
+#define HWIO_GCC_RPMH_SHUB_QDSS_AT_PERF3_DFSR_OFFS                                                       (GCC_CLK_CTL_REG_REG_BASE_OFFS + 0x000063f4)
+#define HWIO_GCC_RPMH_SHUB_QDSS_AT_PERF3_DFSR_RMSK                                                            0x71f
+#define HWIO_GCC_RPMH_SHUB_QDSS_AT_PERF3_DFSR_ATTR                                                              0x3
+#define HWIO_GCC_RPMH_SHUB_QDSS_AT_PERF3_DFSR_IN          \
+        in_dword_masked(HWIO_GCC_RPMH_SHUB_QDSS_AT_PERF3_DFSR_ADDR, HWIO_GCC_RPMH_SHUB_QDSS_AT_PERF3_DFSR_RMSK)
+#define HWIO_GCC_RPMH_SHUB_QDSS_AT_PERF3_DFSR_INM(m)      \
+        in_dword_masked(HWIO_GCC_RPMH_SHUB_QDSS_AT_PERF3_DFSR_ADDR, m)
+#define HWIO_GCC_RPMH_SHUB_QDSS_AT_PERF3_DFSR_OUT(v)      \
+        out_dword(HWIO_GCC_RPMH_SHUB_QDSS_AT_PERF3_DFSR_ADDR,v)
+#define HWIO_GCC_RPMH_SHUB_QDSS_AT_PERF3_DFSR_OUTM(m,v) \
+        out_dword_masked_ns(HWIO_GCC_RPMH_SHUB_QDSS_AT_PERF3_DFSR_ADDR,m,v,HWIO_GCC_RPMH_SHUB_QDSS_AT_PERF3_DFSR_IN)
+#define HWIO_GCC_RPMH_SHUB_QDSS_AT_PERF3_DFSR_SRC_SEL_BMSK                                                    0x700
+#define HWIO_GCC_RPMH_SHUB_QDSS_AT_PERF3_DFSR_SRC_SEL_SHFT                                                      0x8
+#define HWIO_GCC_RPMH_SHUB_QDSS_AT_PERF3_DFSR_SRC_SEL_SRC0_FVAL                                                 0x0
+#define HWIO_GCC_RPMH_SHUB_QDSS_AT_PERF3_DFSR_SRC_SEL_SRC1_FVAL                                                 0x1
+#define HWIO_GCC_RPMH_SHUB_QDSS_AT_PERF3_DFSR_SRC_SEL_SRC2_FVAL                                                 0x2
+#define HWIO_GCC_RPMH_SHUB_QDSS_AT_PERF3_DFSR_SRC_SEL_SRC3_FVAL                                                 0x3
+#define HWIO_GCC_RPMH_SHUB_QDSS_AT_PERF3_DFSR_SRC_SEL_SRC4_FVAL                                                 0x4
+#define HWIO_GCC_RPMH_SHUB_QDSS_AT_PERF3_DFSR_SRC_SEL_SRC5_FVAL                                                 0x5
+#define HWIO_GCC_RPMH_SHUB_QDSS_AT_PERF3_DFSR_SRC_SEL_SRC6_FVAL                                                 0x6
+#define HWIO_GCC_RPMH_SHUB_QDSS_AT_PERF3_DFSR_SRC_SEL_SRC7_FVAL                                                 0x7
+#define HWIO_GCC_RPMH_SHUB_QDSS_AT_PERF3_DFSR_SRC_DIV_BMSK                                                     0x1f
+#define HWIO_GCC_RPMH_SHUB_QDSS_AT_PERF3_DFSR_SRC_DIV_SHFT                                                      0x0
+#define HWIO_GCC_RPMH_SHUB_QDSS_AT_PERF3_DFSR_SRC_DIV_BYPASS_FVAL                                               0x0
+#define HWIO_GCC_RPMH_SHUB_QDSS_AT_PERF3_DFSR_SRC_DIV_DIV1_FVAL                                                 0x1
+#define HWIO_GCC_RPMH_SHUB_QDSS_AT_PERF3_DFSR_SRC_DIV_DIV1_5_FVAL                                               0x2
+#define HWIO_GCC_RPMH_SHUB_QDSS_AT_PERF3_DFSR_SRC_DIV_DIV2_FVAL                                                 0x3
+#define HWIO_GCC_RPMH_SHUB_QDSS_AT_PERF3_DFSR_SRC_DIV_DIV2_5_FVAL                                               0x4
+#define HWIO_GCC_RPMH_SHUB_QDSS_AT_PERF3_DFSR_SRC_DIV_DIV3_FVAL                                                 0x5
+#define HWIO_GCC_RPMH_SHUB_QDSS_AT_PERF3_DFSR_SRC_DIV_DIV3_5_FVAL                                               0x6
+#define HWIO_GCC_RPMH_SHUB_QDSS_AT_PERF3_DFSR_SRC_DIV_DIV4_FVAL                                                 0x7
+#define HWIO_GCC_RPMH_SHUB_QDSS_AT_PERF3_DFSR_SRC_DIV_DIV4_5_FVAL                                               0x8
+#define HWIO_GCC_RPMH_SHUB_QDSS_AT_PERF3_DFSR_SRC_DIV_DIV5_FVAL                                                 0x9
+#define HWIO_GCC_RPMH_SHUB_QDSS_AT_PERF3_DFSR_SRC_DIV_DIV5_5_FVAL                                               0xa
+#define HWIO_GCC_RPMH_SHUB_QDSS_AT_PERF3_DFSR_SRC_DIV_DIV6_FVAL                                                 0xb
+#define HWIO_GCC_RPMH_SHUB_QDSS_AT_PERF3_DFSR_SRC_DIV_DIV6_5_FVAL                                               0xc
+#define HWIO_GCC_RPMH_SHUB_QDSS_AT_PERF3_DFSR_SRC_DIV_DIV7_FVAL                                                 0xd
+#define HWIO_GCC_RPMH_SHUB_QDSS_AT_PERF3_DFSR_SRC_DIV_DIV7_5_FVAL                                               0xe
+#define HWIO_GCC_RPMH_SHUB_QDSS_AT_PERF3_DFSR_SRC_DIV_DIV8_FVAL                                                 0xf
+#define HWIO_GCC_RPMH_SHUB_QDSS_AT_PERF3_DFSR_SRC_DIV_DIV8_5_FVAL                                              0x10
+#define HWIO_GCC_RPMH_SHUB_QDSS_AT_PERF3_DFSR_SRC_DIV_DIV9_FVAL                                                0x11
+#define HWIO_GCC_RPMH_SHUB_QDSS_AT_PERF3_DFSR_SRC_DIV_DIV9_5_FVAL                                              0x12
+#define HWIO_GCC_RPMH_SHUB_QDSS_AT_PERF3_DFSR_SRC_DIV_DIV10_FVAL                                               0x13
+#define HWIO_GCC_RPMH_SHUB_QDSS_AT_PERF3_DFSR_SRC_DIV_DIV10_5_FVAL                                             0x14
+#define HWIO_GCC_RPMH_SHUB_QDSS_AT_PERF3_DFSR_SRC_DIV_DIV11_FVAL                                               0x15
+#define HWIO_GCC_RPMH_SHUB_QDSS_AT_PERF3_DFSR_SRC_DIV_DIV11_5_FVAL                                             0x16
+#define HWIO_GCC_RPMH_SHUB_QDSS_AT_PERF3_DFSR_SRC_DIV_DIV12_FVAL                                               0x17
+#define HWIO_GCC_RPMH_SHUB_QDSS_AT_PERF3_DFSR_SRC_DIV_DIV12_5_FVAL                                             0x18
+#define HWIO_GCC_RPMH_SHUB_QDSS_AT_PERF3_DFSR_SRC_DIV_DIV13_FVAL                                               0x19
+#define HWIO_GCC_RPMH_SHUB_QDSS_AT_PERF3_DFSR_SRC_DIV_DIV13_5_FVAL                                             0x1a
+#define HWIO_GCC_RPMH_SHUB_QDSS_AT_PERF3_DFSR_SRC_DIV_DIV14_FVAL                                               0x1b
+#define HWIO_GCC_RPMH_SHUB_QDSS_AT_PERF3_DFSR_SRC_DIV_DIV14_5_FVAL                                             0x1c
+#define HWIO_GCC_RPMH_SHUB_QDSS_AT_PERF3_DFSR_SRC_DIV_DIV15_FVAL                                               0x1d
+#define HWIO_GCC_RPMH_SHUB_QDSS_AT_PERF3_DFSR_SRC_DIV_DIV15_5_FVAL                                             0x1e
+#define HWIO_GCC_RPMH_SHUB_QDSS_AT_PERF3_DFSR_SRC_DIV_DIV16_FVAL                                               0x1f
+
+#define HWIO_GCC_RPMH_SHUB_QDSS_AT_PERF4_DFSR_ADDR                                                       (GCC_CLK_CTL_REG_REG_BASE      + 0x000063f8)
+#define HWIO_GCC_RPMH_SHUB_QDSS_AT_PERF4_DFSR_PHYS                                                       (GCC_CLK_CTL_REG_REG_BASE_PHYS + 0x000063f8)
+#define HWIO_GCC_RPMH_SHUB_QDSS_AT_PERF4_DFSR_OFFS                                                       (GCC_CLK_CTL_REG_REG_BASE_OFFS + 0x000063f8)
+#define HWIO_GCC_RPMH_SHUB_QDSS_AT_PERF4_DFSR_RMSK                                                            0x71f
+#define HWIO_GCC_RPMH_SHUB_QDSS_AT_PERF4_DFSR_ATTR                                                              0x3
+#define HWIO_GCC_RPMH_SHUB_QDSS_AT_PERF4_DFSR_IN          \
+        in_dword_masked(HWIO_GCC_RPMH_SHUB_QDSS_AT_PERF4_DFSR_ADDR, HWIO_GCC_RPMH_SHUB_QDSS_AT_PERF4_DFSR_RMSK)
+#define HWIO_GCC_RPMH_SHUB_QDSS_AT_PERF4_DFSR_INM(m)      \
+        in_dword_masked(HWIO_GCC_RPMH_SHUB_QDSS_AT_PERF4_DFSR_ADDR, m)
+#define HWIO_GCC_RPMH_SHUB_QDSS_AT_PERF4_DFSR_OUT(v)      \
+        out_dword(HWIO_GCC_RPMH_SHUB_QDSS_AT_PERF4_DFSR_ADDR,v)
+#define HWIO_GCC_RPMH_SHUB_QDSS_AT_PERF4_DFSR_OUTM(m,v) \
+        out_dword_masked_ns(HWIO_GCC_RPMH_SHUB_QDSS_AT_PERF4_DFSR_ADDR,m,v,HWIO_GCC_RPMH_SHUB_QDSS_AT_PERF4_DFSR_IN)
+#define HWIO_GCC_RPMH_SHUB_QDSS_AT_PERF4_DFSR_SRC_SEL_BMSK                                                    0x700
+#define HWIO_GCC_RPMH_SHUB_QDSS_AT_PERF4_DFSR_SRC_SEL_SHFT                                                      0x8
+#define HWIO_GCC_RPMH_SHUB_QDSS_AT_PERF4_DFSR_SRC_SEL_SRC0_FVAL                                                 0x0
+#define HWIO_GCC_RPMH_SHUB_QDSS_AT_PERF4_DFSR_SRC_SEL_SRC1_FVAL                                                 0x1
+#define HWIO_GCC_RPMH_SHUB_QDSS_AT_PERF4_DFSR_SRC_SEL_SRC2_FVAL                                                 0x2
+#define HWIO_GCC_RPMH_SHUB_QDSS_AT_PERF4_DFSR_SRC_SEL_SRC3_FVAL                                                 0x3
+#define HWIO_GCC_RPMH_SHUB_QDSS_AT_PERF4_DFSR_SRC_SEL_SRC4_FVAL                                                 0x4
+#define HWIO_GCC_RPMH_SHUB_QDSS_AT_PERF4_DFSR_SRC_SEL_SRC5_FVAL                                                 0x5
+#define HWIO_GCC_RPMH_SHUB_QDSS_AT_PERF4_DFSR_SRC_SEL_SRC6_FVAL                                                 0x6
+#define HWIO_GCC_RPMH_SHUB_QDSS_AT_PERF4_DFSR_SRC_SEL_SRC7_FVAL                                                 0x7
+#define HWIO_GCC_RPMH_SHUB_QDSS_AT_PERF4_DFSR_SRC_DIV_BMSK                                                     0x1f
+#define HWIO_GCC_RPMH_SHUB_QDSS_AT_PERF4_DFSR_SRC_DIV_SHFT                                                      0x0
+#define HWIO_GCC_RPMH_SHUB_QDSS_AT_PERF4_DFSR_SRC_DIV_BYPASS_FVAL                                               0x0
+#define HWIO_GCC_RPMH_SHUB_QDSS_AT_PERF4_DFSR_SRC_DIV_DIV1_FVAL                                                 0x1
+#define HWIO_GCC_RPMH_SHUB_QDSS_AT_PERF4_DFSR_SRC_DIV_DIV1_5_FVAL                                               0x2
+#define HWIO_GCC_RPMH_SHUB_QDSS_AT_PERF4_DFSR_SRC_DIV_DIV2_FVAL                                                 0x3
+#define HWIO_GCC_RPMH_SHUB_QDSS_AT_PERF4_DFSR_SRC_DIV_DIV2_5_FVAL                                               0x4
+#define HWIO_GCC_RPMH_SHUB_QDSS_AT_PERF4_DFSR_SRC_DIV_DIV3_FVAL                                                 0x5
+#define HWIO_GCC_RPMH_SHUB_QDSS_AT_PERF4_DFSR_SRC_DIV_DIV3_5_FVAL                                               0x6
+#define HWIO_GCC_RPMH_SHUB_QDSS_AT_PERF4_DFSR_SRC_DIV_DIV4_FVAL                                                 0x7
+#define HWIO_GCC_RPMH_SHUB_QDSS_AT_PERF4_DFSR_SRC_DIV_DIV4_5_FVAL                                               0x8
+#define HWIO_GCC_RPMH_SHUB_QDSS_AT_PERF4_DFSR_SRC_DIV_DIV5_FVAL                                                 0x9
+#define HWIO_GCC_RPMH_SHUB_QDSS_AT_PERF4_DFSR_SRC_DIV_DIV5_5_FVAL                                               0xa
+#define HWIO_GCC_RPMH_SHUB_QDSS_AT_PERF4_DFSR_SRC_DIV_DIV6_FVAL                                                 0xb
+#define HWIO_GCC_RPMH_SHUB_QDSS_AT_PERF4_DFSR_SRC_DIV_DIV6_5_FVAL                                               0xc
+#define HWIO_GCC_RPMH_SHUB_QDSS_AT_PERF4_DFSR_SRC_DIV_DIV7_FVAL                                                 0xd
+#define HWIO_GCC_RPMH_SHUB_QDSS_AT_PERF4_DFSR_SRC_DIV_DIV7_5_FVAL                                               0xe
+#define HWIO_GCC_RPMH_SHUB_QDSS_AT_PERF4_DFSR_SRC_DIV_DIV8_FVAL                                                 0xf
+#define HWIO_GCC_RPMH_SHUB_QDSS_AT_PERF4_DFSR_SRC_DIV_DIV8_5_FVAL                                              0x10
+#define HWIO_GCC_RPMH_SHUB_QDSS_AT_PERF4_DFSR_SRC_DIV_DIV9_FVAL                                                0x11
+#define HWIO_GCC_RPMH_SHUB_QDSS_AT_PERF4_DFSR_SRC_DIV_DIV9_5_FVAL                                              0x12
+#define HWIO_GCC_RPMH_SHUB_QDSS_AT_PERF4_DFSR_SRC_DIV_DIV10_FVAL                                               0x13
+#define HWIO_GCC_RPMH_SHUB_QDSS_AT_PERF4_DFSR_SRC_DIV_DIV10_5_FVAL                                             0x14
+#define HWIO_GCC_RPMH_SHUB_QDSS_AT_PERF4_DFSR_SRC_DIV_DIV11_FVAL                                               0x15
+#define HWIO_GCC_RPMH_SHUB_QDSS_AT_PERF4_DFSR_SRC_DIV_DIV11_5_FVAL                                             0x16
+#define HWIO_GCC_RPMH_SHUB_QDSS_AT_PERF4_DFSR_SRC_DIV_DIV12_FVAL                                               0x17
+#define HWIO_GCC_RPMH_SHUB_QDSS_AT_PERF4_DFSR_SRC_DIV_DIV12_5_FVAL                                             0x18
+#define HWIO_GCC_RPMH_SHUB_QDSS_AT_PERF4_DFSR_SRC_DIV_DIV13_FVAL                                               0x19
+#define HWIO_GCC_RPMH_SHUB_QDSS_AT_PERF4_DFSR_SRC_DIV_DIV13_5_FVAL                                             0x1a
+#define HWIO_GCC_RPMH_SHUB_QDSS_AT_PERF4_DFSR_SRC_DIV_DIV14_FVAL                                               0x1b
+#define HWIO_GCC_RPMH_SHUB_QDSS_AT_PERF4_DFSR_SRC_DIV_DIV14_5_FVAL                                             0x1c
+#define HWIO_GCC_RPMH_SHUB_QDSS_AT_PERF4_DFSR_SRC_DIV_DIV15_FVAL                                               0x1d
+#define HWIO_GCC_RPMH_SHUB_QDSS_AT_PERF4_DFSR_SRC_DIV_DIV15_5_FVAL                                             0x1e
+#define HWIO_GCC_RPMH_SHUB_QDSS_AT_PERF4_DFSR_SRC_DIV_DIV16_FVAL                                               0x1f
+
+#define HWIO_GCC_RPMH_SHUB_QDSS_AT_PERF5_DFSR_ADDR                                                       (GCC_CLK_CTL_REG_REG_BASE      + 0x000063fc)
+#define HWIO_GCC_RPMH_SHUB_QDSS_AT_PERF5_DFSR_PHYS                                                       (GCC_CLK_CTL_REG_REG_BASE_PHYS + 0x000063fc)
+#define HWIO_GCC_RPMH_SHUB_QDSS_AT_PERF5_DFSR_OFFS                                                       (GCC_CLK_CTL_REG_REG_BASE_OFFS + 0x000063fc)
+#define HWIO_GCC_RPMH_SHUB_QDSS_AT_PERF5_DFSR_RMSK                                                            0x71f
+#define HWIO_GCC_RPMH_SHUB_QDSS_AT_PERF5_DFSR_ATTR                                                              0x3
+#define HWIO_GCC_RPMH_SHUB_QDSS_AT_PERF5_DFSR_IN          \
+        in_dword_masked(HWIO_GCC_RPMH_SHUB_QDSS_AT_PERF5_DFSR_ADDR, HWIO_GCC_RPMH_SHUB_QDSS_AT_PERF5_DFSR_RMSK)
+#define HWIO_GCC_RPMH_SHUB_QDSS_AT_PERF5_DFSR_INM(m)      \
+        in_dword_masked(HWIO_GCC_RPMH_SHUB_QDSS_AT_PERF5_DFSR_ADDR, m)
+#define HWIO_GCC_RPMH_SHUB_QDSS_AT_PERF5_DFSR_OUT(v)      \
+        out_dword(HWIO_GCC_RPMH_SHUB_QDSS_AT_PERF5_DFSR_ADDR,v)
+#define HWIO_GCC_RPMH_SHUB_QDSS_AT_PERF5_DFSR_OUTM(m,v) \
+        out_dword_masked_ns(HWIO_GCC_RPMH_SHUB_QDSS_AT_PERF5_DFSR_ADDR,m,v,HWIO_GCC_RPMH_SHUB_QDSS_AT_PERF5_DFSR_IN)
+#define HWIO_GCC_RPMH_SHUB_QDSS_AT_PERF5_DFSR_SRC_SEL_BMSK                                                    0x700
+#define HWIO_GCC_RPMH_SHUB_QDSS_AT_PERF5_DFSR_SRC_SEL_SHFT                                                      0x8
+#define HWIO_GCC_RPMH_SHUB_QDSS_AT_PERF5_DFSR_SRC_SEL_SRC0_FVAL                                                 0x0
+#define HWIO_GCC_RPMH_SHUB_QDSS_AT_PERF5_DFSR_SRC_SEL_SRC1_FVAL                                                 0x1
+#define HWIO_GCC_RPMH_SHUB_QDSS_AT_PERF5_DFSR_SRC_SEL_SRC2_FVAL                                                 0x2
+#define HWIO_GCC_RPMH_SHUB_QDSS_AT_PERF5_DFSR_SRC_SEL_SRC3_FVAL                                                 0x3
+#define HWIO_GCC_RPMH_SHUB_QDSS_AT_PERF5_DFSR_SRC_SEL_SRC4_FVAL                                                 0x4
+#define HWIO_GCC_RPMH_SHUB_QDSS_AT_PERF5_DFSR_SRC_SEL_SRC5_FVAL                                                 0x5
+#define HWIO_GCC_RPMH_SHUB_QDSS_AT_PERF5_DFSR_SRC_SEL_SRC6_FVAL                                                 0x6
+#define HWIO_GCC_RPMH_SHUB_QDSS_AT_PERF5_DFSR_SRC_SEL_SRC7_FVAL                                                 0x7
+#define HWIO_GCC_RPMH_SHUB_QDSS_AT_PERF5_DFSR_SRC_DIV_BMSK                                                     0x1f
+#define HWIO_GCC_RPMH_SHUB_QDSS_AT_PERF5_DFSR_SRC_DIV_SHFT                                                      0x0
+#define HWIO_GCC_RPMH_SHUB_QDSS_AT_PERF5_DFSR_SRC_DIV_BYPASS_FVAL                                               0x0
+#define HWIO_GCC_RPMH_SHUB_QDSS_AT_PERF5_DFSR_SRC_DIV_DIV1_FVAL                                                 0x1
+#define HWIO_GCC_RPMH_SHUB_QDSS_AT_PERF5_DFSR_SRC_DIV_DIV1_5_FVAL                                               0x2
+#define HWIO_GCC_RPMH_SHUB_QDSS_AT_PERF5_DFSR_SRC_DIV_DIV2_FVAL                                                 0x3
+#define HWIO_GCC_RPMH_SHUB_QDSS_AT_PERF5_DFSR_SRC_DIV_DIV2_5_FVAL                                               0x4
+#define HWIO_GCC_RPMH_SHUB_QDSS_AT_PERF5_DFSR_SRC_DIV_DIV3_FVAL                                                 0x5
+#define HWIO_GCC_RPMH_SHUB_QDSS_AT_PERF5_DFSR_SRC_DIV_DIV3_5_FVAL                                               0x6
+#define HWIO_GCC_RPMH_SHUB_QDSS_AT_PERF5_DFSR_SRC_DIV_DIV4_FVAL                                                 0x7
+#define HWIO_GCC_RPMH_SHUB_QDSS_AT_PERF5_DFSR_SRC_DIV_DIV4_5_FVAL                                               0x8
+#define HWIO_GCC_RPMH_SHUB_QDSS_AT_PERF5_DFSR_SRC_DIV_DIV5_FVAL                                                 0x9
+#define HWIO_GCC_RPMH_SHUB_QDSS_AT_PERF5_DFSR_SRC_DIV_DIV5_5_FVAL                                               0xa
+#define HWIO_GCC_RPMH_SHUB_QDSS_AT_PERF5_DFSR_SRC_DIV_DIV6_FVAL                                                 0xb
+#define HWIO_GCC_RPMH_SHUB_QDSS_AT_PERF5_DFSR_SRC_DIV_DIV6_5_FVAL                                               0xc
+#define HWIO_GCC_RPMH_SHUB_QDSS_AT_PERF5_DFSR_SRC_DIV_DIV7_FVAL                                                 0xd
+#define HWIO_GCC_RPMH_SHUB_QDSS_AT_PERF5_DFSR_SRC_DIV_DIV7_5_FVAL                                               0xe
+#define HWIO_GCC_RPMH_SHUB_QDSS_AT_PERF5_DFSR_SRC_DIV_DIV8_FVAL                                                 0xf
+#define HWIO_GCC_RPMH_SHUB_QDSS_AT_PERF5_DFSR_SRC_DIV_DIV8_5_FVAL                                              0x10
+#define HWIO_GCC_RPMH_SHUB_QDSS_AT_PERF5_DFSR_SRC_DIV_DIV9_FVAL                                                0x11
+#define HWIO_GCC_RPMH_SHUB_QDSS_AT_PERF5_DFSR_SRC_DIV_DIV9_5_FVAL                                              0x12
+#define HWIO_GCC_RPMH_SHUB_QDSS_AT_PERF5_DFSR_SRC_DIV_DIV10_FVAL                                               0x13
+#define HWIO_GCC_RPMH_SHUB_QDSS_AT_PERF5_DFSR_SRC_DIV_DIV10_5_FVAL                                             0x14
+#define HWIO_GCC_RPMH_SHUB_QDSS_AT_PERF5_DFSR_SRC_DIV_DIV11_FVAL                                               0x15
+#define HWIO_GCC_RPMH_SHUB_QDSS_AT_PERF5_DFSR_SRC_DIV_DIV11_5_FVAL                                             0x16
+#define HWIO_GCC_RPMH_SHUB_QDSS_AT_PERF5_DFSR_SRC_DIV_DIV12_FVAL                                               0x17
+#define HWIO_GCC_RPMH_SHUB_QDSS_AT_PERF5_DFSR_SRC_DIV_DIV12_5_FVAL                                             0x18
+#define HWIO_GCC_RPMH_SHUB_QDSS_AT_PERF5_DFSR_SRC_DIV_DIV13_FVAL                                               0x19
+#define HWIO_GCC_RPMH_SHUB_QDSS_AT_PERF5_DFSR_SRC_DIV_DIV13_5_FVAL                                             0x1a
+#define HWIO_GCC_RPMH_SHUB_QDSS_AT_PERF5_DFSR_SRC_DIV_DIV14_FVAL                                               0x1b
+#define HWIO_GCC_RPMH_SHUB_QDSS_AT_PERF5_DFSR_SRC_DIV_DIV14_5_FVAL                                             0x1c
+#define HWIO_GCC_RPMH_SHUB_QDSS_AT_PERF5_DFSR_SRC_DIV_DIV15_FVAL                                               0x1d
+#define HWIO_GCC_RPMH_SHUB_QDSS_AT_PERF5_DFSR_SRC_DIV_DIV15_5_FVAL                                             0x1e
+#define HWIO_GCC_RPMH_SHUB_QDSS_AT_PERF5_DFSR_SRC_DIV_DIV16_FVAL                                               0x1f
+
+#define HWIO_GCC_RPMH_SHUB_QDSS_AT_PERF6_DFSR_ADDR                                                       (GCC_CLK_CTL_REG_REG_BASE      + 0x00006400)
+#define HWIO_GCC_RPMH_SHUB_QDSS_AT_PERF6_DFSR_PHYS                                                       (GCC_CLK_CTL_REG_REG_BASE_PHYS + 0x00006400)
+#define HWIO_GCC_RPMH_SHUB_QDSS_AT_PERF6_DFSR_OFFS                                                       (GCC_CLK_CTL_REG_REG_BASE_OFFS + 0x00006400)
+#define HWIO_GCC_RPMH_SHUB_QDSS_AT_PERF6_DFSR_RMSK                                                            0x71f
+#define HWIO_GCC_RPMH_SHUB_QDSS_AT_PERF6_DFSR_ATTR                                                              0x3
+#define HWIO_GCC_RPMH_SHUB_QDSS_AT_PERF6_DFSR_IN          \
+        in_dword_masked(HWIO_GCC_RPMH_SHUB_QDSS_AT_PERF6_DFSR_ADDR, HWIO_GCC_RPMH_SHUB_QDSS_AT_PERF6_DFSR_RMSK)
+#define HWIO_GCC_RPMH_SHUB_QDSS_AT_PERF6_DFSR_INM(m)      \
+        in_dword_masked(HWIO_GCC_RPMH_SHUB_QDSS_AT_PERF6_DFSR_ADDR, m)
+#define HWIO_GCC_RPMH_SHUB_QDSS_AT_PERF6_DFSR_OUT(v)      \
+        out_dword(HWIO_GCC_RPMH_SHUB_QDSS_AT_PERF6_DFSR_ADDR,v)
+#define HWIO_GCC_RPMH_SHUB_QDSS_AT_PERF6_DFSR_OUTM(m,v) \
+        out_dword_masked_ns(HWIO_GCC_RPMH_SHUB_QDSS_AT_PERF6_DFSR_ADDR,m,v,HWIO_GCC_RPMH_SHUB_QDSS_AT_PERF6_DFSR_IN)
+#define HWIO_GCC_RPMH_SHUB_QDSS_AT_PERF6_DFSR_SRC_SEL_BMSK                                                    0x700
+#define HWIO_GCC_RPMH_SHUB_QDSS_AT_PERF6_DFSR_SRC_SEL_SHFT                                                      0x8
+#define HWIO_GCC_RPMH_SHUB_QDSS_AT_PERF6_DFSR_SRC_SEL_SRC0_FVAL                                                 0x0
+#define HWIO_GCC_RPMH_SHUB_QDSS_AT_PERF6_DFSR_SRC_SEL_SRC1_FVAL                                                 0x1
+#define HWIO_GCC_RPMH_SHUB_QDSS_AT_PERF6_DFSR_SRC_SEL_SRC2_FVAL                                                 0x2
+#define HWIO_GCC_RPMH_SHUB_QDSS_AT_PERF6_DFSR_SRC_SEL_SRC3_FVAL                                                 0x3
+#define HWIO_GCC_RPMH_SHUB_QDSS_AT_PERF6_DFSR_SRC_SEL_SRC4_FVAL                                                 0x4
+#define HWIO_GCC_RPMH_SHUB_QDSS_AT_PERF6_DFSR_SRC_SEL_SRC5_FVAL                                                 0x5
+#define HWIO_GCC_RPMH_SHUB_QDSS_AT_PERF6_DFSR_SRC_SEL_SRC6_FVAL                                                 0x6
+#define HWIO_GCC_RPMH_SHUB_QDSS_AT_PERF6_DFSR_SRC_SEL_SRC7_FVAL                                                 0x7
+#define HWIO_GCC_RPMH_SHUB_QDSS_AT_PERF6_DFSR_SRC_DIV_BMSK                                                     0x1f
+#define HWIO_GCC_RPMH_SHUB_QDSS_AT_PERF6_DFSR_SRC_DIV_SHFT                                                      0x0
+#define HWIO_GCC_RPMH_SHUB_QDSS_AT_PERF6_DFSR_SRC_DIV_BYPASS_FVAL                                               0x0
+#define HWIO_GCC_RPMH_SHUB_QDSS_AT_PERF6_DFSR_SRC_DIV_DIV1_FVAL                                                 0x1
+#define HWIO_GCC_RPMH_SHUB_QDSS_AT_PERF6_DFSR_SRC_DIV_DIV1_5_FVAL                                               0x2
+#define HWIO_GCC_RPMH_SHUB_QDSS_AT_PERF6_DFSR_SRC_DIV_DIV2_FVAL                                                 0x3
+#define HWIO_GCC_RPMH_SHUB_QDSS_AT_PERF6_DFSR_SRC_DIV_DIV2_5_FVAL                                               0x4
+#define HWIO_GCC_RPMH_SHUB_QDSS_AT_PERF6_DFSR_SRC_DIV_DIV3_FVAL                                                 0x5
+#define HWIO_GCC_RPMH_SHUB_QDSS_AT_PERF6_DFSR_SRC_DIV_DIV3_5_FVAL                                               0x6
+#define HWIO_GCC_RPMH_SHUB_QDSS_AT_PERF6_DFSR_SRC_DIV_DIV4_FVAL                                                 0x7
+#define HWIO_GCC_RPMH_SHUB_QDSS_AT_PERF6_DFSR_SRC_DIV_DIV4_5_FVAL                                               0x8
+#define HWIO_GCC_RPMH_SHUB_QDSS_AT_PERF6_DFSR_SRC_DIV_DIV5_FVAL                                                 0x9
+#define HWIO_GCC_RPMH_SHUB_QDSS_AT_PERF6_DFSR_SRC_DIV_DIV5_5_FVAL                                               0xa
+#define HWIO_GCC_RPMH_SHUB_QDSS_AT_PERF6_DFSR_SRC_DIV_DIV6_FVAL                                                 0xb
+#define HWIO_GCC_RPMH_SHUB_QDSS_AT_PERF6_DFSR_SRC_DIV_DIV6_5_FVAL                                               0xc
+#define HWIO_GCC_RPMH_SHUB_QDSS_AT_PERF6_DFSR_SRC_DIV_DIV7_FVAL                                                 0xd
+#define HWIO_GCC_RPMH_SHUB_QDSS_AT_PERF6_DFSR_SRC_DIV_DIV7_5_FVAL                                               0xe
+#define HWIO_GCC_RPMH_SHUB_QDSS_AT_PERF6_DFSR_SRC_DIV_DIV8_FVAL                                                 0xf
+#define HWIO_GCC_RPMH_SHUB_QDSS_AT_PERF6_DFSR_SRC_DIV_DIV8_5_FVAL                                              0x10
+#define HWIO_GCC_RPMH_SHUB_QDSS_AT_PERF6_DFSR_SRC_DIV_DIV9_FVAL                                                0x11
+#define HWIO_GCC_RPMH_SHUB_QDSS_AT_PERF6_DFSR_SRC_DIV_DIV9_5_FVAL                                              0x12
+#define HWIO_GCC_RPMH_SHUB_QDSS_AT_PERF6_DFSR_SRC_DIV_DIV10_FVAL                                               0x13
+#define HWIO_GCC_RPMH_SHUB_QDSS_AT_PERF6_DFSR_SRC_DIV_DIV10_5_FVAL                                             0x14
+#define HWIO_GCC_RPMH_SHUB_QDSS_AT_PERF6_DFSR_SRC_DIV_DIV11_FVAL                                               0x15
+#define HWIO_GCC_RPMH_SHUB_QDSS_AT_PERF6_DFSR_SRC_DIV_DIV11_5_FVAL                                             0x16
+#define HWIO_GCC_RPMH_SHUB_QDSS_AT_PERF6_DFSR_SRC_DIV_DIV12_FVAL                                               0x17
+#define HWIO_GCC_RPMH_SHUB_QDSS_AT_PERF6_DFSR_SRC_DIV_DIV12_5_FVAL                                             0x18
+#define HWIO_GCC_RPMH_SHUB_QDSS_AT_PERF6_DFSR_SRC_DIV_DIV13_FVAL                                               0x19
+#define HWIO_GCC_RPMH_SHUB_QDSS_AT_PERF6_DFSR_SRC_DIV_DIV13_5_FVAL                                             0x1a
+#define HWIO_GCC_RPMH_SHUB_QDSS_AT_PERF6_DFSR_SRC_DIV_DIV14_FVAL                                               0x1b
+#define HWIO_GCC_RPMH_SHUB_QDSS_AT_PERF6_DFSR_SRC_DIV_DIV14_5_FVAL                                             0x1c
+#define HWIO_GCC_RPMH_SHUB_QDSS_AT_PERF6_DFSR_SRC_DIV_DIV15_FVAL                                               0x1d
+#define HWIO_GCC_RPMH_SHUB_QDSS_AT_PERF6_DFSR_SRC_DIV_DIV15_5_FVAL                                             0x1e
+#define HWIO_GCC_RPMH_SHUB_QDSS_AT_PERF6_DFSR_SRC_DIV_DIV16_FVAL                                               0x1f
+
+#define HWIO_GCC_RPMH_SHUB_QDSS_AT_PERF7_DFSR_ADDR                                                       (GCC_CLK_CTL_REG_REG_BASE      + 0x00006404)
+#define HWIO_GCC_RPMH_SHUB_QDSS_AT_PERF7_DFSR_PHYS                                                       (GCC_CLK_CTL_REG_REG_BASE_PHYS + 0x00006404)
+#define HWIO_GCC_RPMH_SHUB_QDSS_AT_PERF7_DFSR_OFFS                                                       (GCC_CLK_CTL_REG_REG_BASE_OFFS + 0x00006404)
+#define HWIO_GCC_RPMH_SHUB_QDSS_AT_PERF7_DFSR_RMSK                                                            0x71f
+#define HWIO_GCC_RPMH_SHUB_QDSS_AT_PERF7_DFSR_ATTR                                                              0x3
+#define HWIO_GCC_RPMH_SHUB_QDSS_AT_PERF7_DFSR_IN          \
+        in_dword_masked(HWIO_GCC_RPMH_SHUB_QDSS_AT_PERF7_DFSR_ADDR, HWIO_GCC_RPMH_SHUB_QDSS_AT_PERF7_DFSR_RMSK)
+#define HWIO_GCC_RPMH_SHUB_QDSS_AT_PERF7_DFSR_INM(m)      \
+        in_dword_masked(HWIO_GCC_RPMH_SHUB_QDSS_AT_PERF7_DFSR_ADDR, m)
+#define HWIO_GCC_RPMH_SHUB_QDSS_AT_PERF7_DFSR_OUT(v)      \
+        out_dword(HWIO_GCC_RPMH_SHUB_QDSS_AT_PERF7_DFSR_ADDR,v)
+#define HWIO_GCC_RPMH_SHUB_QDSS_AT_PERF7_DFSR_OUTM(m,v) \
+        out_dword_masked_ns(HWIO_GCC_RPMH_SHUB_QDSS_AT_PERF7_DFSR_ADDR,m,v,HWIO_GCC_RPMH_SHUB_QDSS_AT_PERF7_DFSR_IN)
+#define HWIO_GCC_RPMH_SHUB_QDSS_AT_PERF7_DFSR_SRC_SEL_BMSK                                                    0x700
+#define HWIO_GCC_RPMH_SHUB_QDSS_AT_PERF7_DFSR_SRC_SEL_SHFT                                                      0x8
+#define HWIO_GCC_RPMH_SHUB_QDSS_AT_PERF7_DFSR_SRC_SEL_SRC0_FVAL                                                 0x0
+#define HWIO_GCC_RPMH_SHUB_QDSS_AT_PERF7_DFSR_SRC_SEL_SRC1_FVAL                                                 0x1
+#define HWIO_GCC_RPMH_SHUB_QDSS_AT_PERF7_DFSR_SRC_SEL_SRC2_FVAL                                                 0x2
+#define HWIO_GCC_RPMH_SHUB_QDSS_AT_PERF7_DFSR_SRC_SEL_SRC3_FVAL                                                 0x3
+#define HWIO_GCC_RPMH_SHUB_QDSS_AT_PERF7_DFSR_SRC_SEL_SRC4_FVAL                                                 0x4
+#define HWIO_GCC_RPMH_SHUB_QDSS_AT_PERF7_DFSR_SRC_SEL_SRC5_FVAL                                                 0x5
+#define HWIO_GCC_RPMH_SHUB_QDSS_AT_PERF7_DFSR_SRC_SEL_SRC6_FVAL                                                 0x6
+#define HWIO_GCC_RPMH_SHUB_QDSS_AT_PERF7_DFSR_SRC_SEL_SRC7_FVAL                                                 0x7
+#define HWIO_GCC_RPMH_SHUB_QDSS_AT_PERF7_DFSR_SRC_DIV_BMSK                                                     0x1f
+#define HWIO_GCC_RPMH_SHUB_QDSS_AT_PERF7_DFSR_SRC_DIV_SHFT                                                      0x0
+#define HWIO_GCC_RPMH_SHUB_QDSS_AT_PERF7_DFSR_SRC_DIV_BYPASS_FVAL                                               0x0
+#define HWIO_GCC_RPMH_SHUB_QDSS_AT_PERF7_DFSR_SRC_DIV_DIV1_FVAL                                                 0x1
+#define HWIO_GCC_RPMH_SHUB_QDSS_AT_PERF7_DFSR_SRC_DIV_DIV1_5_FVAL                                               0x2
+#define HWIO_GCC_RPMH_SHUB_QDSS_AT_PERF7_DFSR_SRC_DIV_DIV2_FVAL                                                 0x3
+#define HWIO_GCC_RPMH_SHUB_QDSS_AT_PERF7_DFSR_SRC_DIV_DIV2_5_FVAL                                               0x4
+#define HWIO_GCC_RPMH_SHUB_QDSS_AT_PERF7_DFSR_SRC_DIV_DIV3_FVAL                                                 0x5
+#define HWIO_GCC_RPMH_SHUB_QDSS_AT_PERF7_DFSR_SRC_DIV_DIV3_5_FVAL                                               0x6
+#define HWIO_GCC_RPMH_SHUB_QDSS_AT_PERF7_DFSR_SRC_DIV_DIV4_FVAL                                                 0x7
+#define HWIO_GCC_RPMH_SHUB_QDSS_AT_PERF7_DFSR_SRC_DIV_DIV4_5_FVAL                                               0x8
+#define HWIO_GCC_RPMH_SHUB_QDSS_AT_PERF7_DFSR_SRC_DIV_DIV5_FVAL                                                 0x9
+#define HWIO_GCC_RPMH_SHUB_QDSS_AT_PERF7_DFSR_SRC_DIV_DIV5_5_FVAL                                               0xa
+#define HWIO_GCC_RPMH_SHUB_QDSS_AT_PERF7_DFSR_SRC_DIV_DIV6_FVAL                                                 0xb
+#define HWIO_GCC_RPMH_SHUB_QDSS_AT_PERF7_DFSR_SRC_DIV_DIV6_5_FVAL                                               0xc
+#define HWIO_GCC_RPMH_SHUB_QDSS_AT_PERF7_DFSR_SRC_DIV_DIV7_FVAL                                                 0xd
+#define HWIO_GCC_RPMH_SHUB_QDSS_AT_PERF7_DFSR_SRC_DIV_DIV7_5_FVAL                                               0xe
+#define HWIO_GCC_RPMH_SHUB_QDSS_AT_PERF7_DFSR_SRC_DIV_DIV8_FVAL                                                 0xf
+#define HWIO_GCC_RPMH_SHUB_QDSS_AT_PERF7_DFSR_SRC_DIV_DIV8_5_FVAL                                              0x10
+#define HWIO_GCC_RPMH_SHUB_QDSS_AT_PERF7_DFSR_SRC_DIV_DIV9_FVAL                                                0x11
+#define HWIO_GCC_RPMH_SHUB_QDSS_AT_PERF7_DFSR_SRC_DIV_DIV9_5_FVAL                                              0x12
+#define HWIO_GCC_RPMH_SHUB_QDSS_AT_PERF7_DFSR_SRC_DIV_DIV10_FVAL                                               0x13
+#define HWIO_GCC_RPMH_SHUB_QDSS_AT_PERF7_DFSR_SRC_DIV_DIV10_5_FVAL                                             0x14
+#define HWIO_GCC_RPMH_SHUB_QDSS_AT_PERF7_DFSR_SRC_DIV_DIV11_FVAL                                               0x15
+#define HWIO_GCC_RPMH_SHUB_QDSS_AT_PERF7_DFSR_SRC_DIV_DIV11_5_FVAL                                             0x16
+#define HWIO_GCC_RPMH_SHUB_QDSS_AT_PERF7_DFSR_SRC_DIV_DIV12_FVAL                                               0x17
+#define HWIO_GCC_RPMH_SHUB_QDSS_AT_PERF7_DFSR_SRC_DIV_DIV12_5_FVAL                                             0x18
+#define HWIO_GCC_RPMH_SHUB_QDSS_AT_PERF7_DFSR_SRC_DIV_DIV13_FVAL                                               0x19
+#define HWIO_GCC_RPMH_SHUB_QDSS_AT_PERF7_DFSR_SRC_DIV_DIV13_5_FVAL                                             0x1a
+#define HWIO_GCC_RPMH_SHUB_QDSS_AT_PERF7_DFSR_SRC_DIV_DIV14_FVAL                                               0x1b
+#define HWIO_GCC_RPMH_SHUB_QDSS_AT_PERF7_DFSR_SRC_DIV_DIV14_5_FVAL                                             0x1c
+#define HWIO_GCC_RPMH_SHUB_QDSS_AT_PERF7_DFSR_SRC_DIV_DIV15_FVAL                                               0x1d
+#define HWIO_GCC_RPMH_SHUB_QDSS_AT_PERF7_DFSR_SRC_DIV_DIV15_5_FVAL                                             0x1e
+#define HWIO_GCC_RPMH_SHUB_QDSS_AT_PERF7_DFSR_SRC_DIV_DIV16_FVAL                                               0x1f
+
+#define HWIO_GCC_RPMH_SHUB_QDSS_AT_PERF8_DFSR_ADDR                                                       (GCC_CLK_CTL_REG_REG_BASE      + 0x00006408)
+#define HWIO_GCC_RPMH_SHUB_QDSS_AT_PERF8_DFSR_PHYS                                                       (GCC_CLK_CTL_REG_REG_BASE_PHYS + 0x00006408)
+#define HWIO_GCC_RPMH_SHUB_QDSS_AT_PERF8_DFSR_OFFS                                                       (GCC_CLK_CTL_REG_REG_BASE_OFFS + 0x00006408)
+#define HWIO_GCC_RPMH_SHUB_QDSS_AT_PERF8_DFSR_RMSK                                                            0x71f
+#define HWIO_GCC_RPMH_SHUB_QDSS_AT_PERF8_DFSR_ATTR                                                              0x3
+#define HWIO_GCC_RPMH_SHUB_QDSS_AT_PERF8_DFSR_IN          \
+        in_dword_masked(HWIO_GCC_RPMH_SHUB_QDSS_AT_PERF8_DFSR_ADDR, HWIO_GCC_RPMH_SHUB_QDSS_AT_PERF8_DFSR_RMSK)
+#define HWIO_GCC_RPMH_SHUB_QDSS_AT_PERF8_DFSR_INM(m)      \
+        in_dword_masked(HWIO_GCC_RPMH_SHUB_QDSS_AT_PERF8_DFSR_ADDR, m)
+#define HWIO_GCC_RPMH_SHUB_QDSS_AT_PERF8_DFSR_OUT(v)      \
+        out_dword(HWIO_GCC_RPMH_SHUB_QDSS_AT_PERF8_DFSR_ADDR,v)
+#define HWIO_GCC_RPMH_SHUB_QDSS_AT_PERF8_DFSR_OUTM(m,v) \
+        out_dword_masked_ns(HWIO_GCC_RPMH_SHUB_QDSS_AT_PERF8_DFSR_ADDR,m,v,HWIO_GCC_RPMH_SHUB_QDSS_AT_PERF8_DFSR_IN)
+#define HWIO_GCC_RPMH_SHUB_QDSS_AT_PERF8_DFSR_SRC_SEL_BMSK                                                    0x700
+#define HWIO_GCC_RPMH_SHUB_QDSS_AT_PERF8_DFSR_SRC_SEL_SHFT                                                      0x8
+#define HWIO_GCC_RPMH_SHUB_QDSS_AT_PERF8_DFSR_SRC_SEL_SRC0_FVAL                                                 0x0
+#define HWIO_GCC_RPMH_SHUB_QDSS_AT_PERF8_DFSR_SRC_SEL_SRC1_FVAL                                                 0x1
+#define HWIO_GCC_RPMH_SHUB_QDSS_AT_PERF8_DFSR_SRC_SEL_SRC2_FVAL                                                 0x2
+#define HWIO_GCC_RPMH_SHUB_QDSS_AT_PERF8_DFSR_SRC_SEL_SRC3_FVAL                                                 0x3
+#define HWIO_GCC_RPMH_SHUB_QDSS_AT_PERF8_DFSR_SRC_SEL_SRC4_FVAL                                                 0x4
+#define HWIO_GCC_RPMH_SHUB_QDSS_AT_PERF8_DFSR_SRC_SEL_SRC5_FVAL                                                 0x5
+#define HWIO_GCC_RPMH_SHUB_QDSS_AT_PERF8_DFSR_SRC_SEL_SRC6_FVAL                                                 0x6
+#define HWIO_GCC_RPMH_SHUB_QDSS_AT_PERF8_DFSR_SRC_SEL_SRC7_FVAL                                                 0x7
+#define HWIO_GCC_RPMH_SHUB_QDSS_AT_PERF8_DFSR_SRC_DIV_BMSK                                                     0x1f
+#define HWIO_GCC_RPMH_SHUB_QDSS_AT_PERF8_DFSR_SRC_DIV_SHFT                                                      0x0
+#define HWIO_GCC_RPMH_SHUB_QDSS_AT_PERF8_DFSR_SRC_DIV_BYPASS_FVAL                                               0x0
+#define HWIO_GCC_RPMH_SHUB_QDSS_AT_PERF8_DFSR_SRC_DIV_DIV1_FVAL                                                 0x1
+#define HWIO_GCC_RPMH_SHUB_QDSS_AT_PERF8_DFSR_SRC_DIV_DIV1_5_FVAL                                               0x2
+#define HWIO_GCC_RPMH_SHUB_QDSS_AT_PERF8_DFSR_SRC_DIV_DIV2_FVAL                                                 0x3
+#define HWIO_GCC_RPMH_SHUB_QDSS_AT_PERF8_DFSR_SRC_DIV_DIV2_5_FVAL                                               0x4
+#define HWIO_GCC_RPMH_SHUB_QDSS_AT_PERF8_DFSR_SRC_DIV_DIV3_FVAL                                                 0x5
+#define HWIO_GCC_RPMH_SHUB_QDSS_AT_PERF8_DFSR_SRC_DIV_DIV3_5_FVAL                                               0x6
+#define HWIO_GCC_RPMH_SHUB_QDSS_AT_PERF8_DFSR_SRC_DIV_DIV4_FVAL                                                 0x7
+#define HWIO_GCC_RPMH_SHUB_QDSS_AT_PERF8_DFSR_SRC_DIV_DIV4_5_FVAL                                               0x8
+#define HWIO_GCC_RPMH_SHUB_QDSS_AT_PERF8_DFSR_SRC_DIV_DIV5_FVAL                                                 0x9
+#define HWIO_GCC_RPMH_SHUB_QDSS_AT_PERF8_DFSR_SRC_DIV_DIV5_5_FVAL                                               0xa
+#define HWIO_GCC_RPMH_SHUB_QDSS_AT_PERF8_DFSR_SRC_DIV_DIV6_FVAL                                                 0xb
+#define HWIO_GCC_RPMH_SHUB_QDSS_AT_PERF8_DFSR_SRC_DIV_DIV6_5_FVAL                                               0xc
+#define HWIO_GCC_RPMH_SHUB_QDSS_AT_PERF8_DFSR_SRC_DIV_DIV7_FVAL                                                 0xd
+#define HWIO_GCC_RPMH_SHUB_QDSS_AT_PERF8_DFSR_SRC_DIV_DIV7_5_FVAL                                               0xe
+#define HWIO_GCC_RPMH_SHUB_QDSS_AT_PERF8_DFSR_SRC_DIV_DIV8_FVAL                                                 0xf
+#define HWIO_GCC_RPMH_SHUB_QDSS_AT_PERF8_DFSR_SRC_DIV_DIV8_5_FVAL                                              0x10
+#define HWIO_GCC_RPMH_SHUB_QDSS_AT_PERF8_DFSR_SRC_DIV_DIV9_FVAL                                                0x11
+#define HWIO_GCC_RPMH_SHUB_QDSS_AT_PERF8_DFSR_SRC_DIV_DIV9_5_FVAL                                              0x12
+#define HWIO_GCC_RPMH_SHUB_QDSS_AT_PERF8_DFSR_SRC_DIV_DIV10_FVAL                                               0x13
+#define HWIO_GCC_RPMH_SHUB_QDSS_AT_PERF8_DFSR_SRC_DIV_DIV10_5_FVAL                                             0x14
+#define HWIO_GCC_RPMH_SHUB_QDSS_AT_PERF8_DFSR_SRC_DIV_DIV11_FVAL                                               0x15
+#define HWIO_GCC_RPMH_SHUB_QDSS_AT_PERF8_DFSR_SRC_DIV_DIV11_5_FVAL                                             0x16
+#define HWIO_GCC_RPMH_SHUB_QDSS_AT_PERF8_DFSR_SRC_DIV_DIV12_FVAL                                               0x17
+#define HWIO_GCC_RPMH_SHUB_QDSS_AT_PERF8_DFSR_SRC_DIV_DIV12_5_FVAL                                             0x18
+#define HWIO_GCC_RPMH_SHUB_QDSS_AT_PERF8_DFSR_SRC_DIV_DIV13_FVAL                                               0x19
+#define HWIO_GCC_RPMH_SHUB_QDSS_AT_PERF8_DFSR_SRC_DIV_DIV13_5_FVAL                                             0x1a
+#define HWIO_GCC_RPMH_SHUB_QDSS_AT_PERF8_DFSR_SRC_DIV_DIV14_FVAL                                               0x1b
+#define HWIO_GCC_RPMH_SHUB_QDSS_AT_PERF8_DFSR_SRC_DIV_DIV14_5_FVAL                                             0x1c
+#define HWIO_GCC_RPMH_SHUB_QDSS_AT_PERF8_DFSR_SRC_DIV_DIV15_FVAL                                               0x1d
+#define HWIO_GCC_RPMH_SHUB_QDSS_AT_PERF8_DFSR_SRC_DIV_DIV15_5_FVAL                                             0x1e
+#define HWIO_GCC_RPMH_SHUB_QDSS_AT_PERF8_DFSR_SRC_DIV_DIV16_FVAL                                               0x1f
+
+#define HWIO_GCC_RPMH_SHUB_QDSS_AT_PERF9_DFSR_ADDR                                                       (GCC_CLK_CTL_REG_REG_BASE      + 0x0000640c)
+#define HWIO_GCC_RPMH_SHUB_QDSS_AT_PERF9_DFSR_PHYS                                                       (GCC_CLK_CTL_REG_REG_BASE_PHYS + 0x0000640c)
+#define HWIO_GCC_RPMH_SHUB_QDSS_AT_PERF9_DFSR_OFFS                                                       (GCC_CLK_CTL_REG_REG_BASE_OFFS + 0x0000640c)
+#define HWIO_GCC_RPMH_SHUB_QDSS_AT_PERF9_DFSR_RMSK                                                            0x71f
+#define HWIO_GCC_RPMH_SHUB_QDSS_AT_PERF9_DFSR_ATTR                                                              0x3
+#define HWIO_GCC_RPMH_SHUB_QDSS_AT_PERF9_DFSR_IN          \
+        in_dword_masked(HWIO_GCC_RPMH_SHUB_QDSS_AT_PERF9_DFSR_ADDR, HWIO_GCC_RPMH_SHUB_QDSS_AT_PERF9_DFSR_RMSK)
+#define HWIO_GCC_RPMH_SHUB_QDSS_AT_PERF9_DFSR_INM(m)      \
+        in_dword_masked(HWIO_GCC_RPMH_SHUB_QDSS_AT_PERF9_DFSR_ADDR, m)
+#define HWIO_GCC_RPMH_SHUB_QDSS_AT_PERF9_DFSR_OUT(v)      \
+        out_dword(HWIO_GCC_RPMH_SHUB_QDSS_AT_PERF9_DFSR_ADDR,v)
+#define HWIO_GCC_RPMH_SHUB_QDSS_AT_PERF9_DFSR_OUTM(m,v) \
+        out_dword_masked_ns(HWIO_GCC_RPMH_SHUB_QDSS_AT_PERF9_DFSR_ADDR,m,v,HWIO_GCC_RPMH_SHUB_QDSS_AT_PERF9_DFSR_IN)
+#define HWIO_GCC_RPMH_SHUB_QDSS_AT_PERF9_DFSR_SRC_SEL_BMSK                                                    0x700
+#define HWIO_GCC_RPMH_SHUB_QDSS_AT_PERF9_DFSR_SRC_SEL_SHFT                                                      0x8
+#define HWIO_GCC_RPMH_SHUB_QDSS_AT_PERF9_DFSR_SRC_SEL_SRC0_FVAL                                                 0x0
+#define HWIO_GCC_RPMH_SHUB_QDSS_AT_PERF9_DFSR_SRC_SEL_SRC1_FVAL                                                 0x1
+#define HWIO_GCC_RPMH_SHUB_QDSS_AT_PERF9_DFSR_SRC_SEL_SRC2_FVAL                                                 0x2
+#define HWIO_GCC_RPMH_SHUB_QDSS_AT_PERF9_DFSR_SRC_SEL_SRC3_FVAL                                                 0x3
+#define HWIO_GCC_RPMH_SHUB_QDSS_AT_PERF9_DFSR_SRC_SEL_SRC4_FVAL                                                 0x4
+#define HWIO_GCC_RPMH_SHUB_QDSS_AT_PERF9_DFSR_SRC_SEL_SRC5_FVAL                                                 0x5
+#define HWIO_GCC_RPMH_SHUB_QDSS_AT_PERF9_DFSR_SRC_SEL_SRC6_FVAL                                                 0x6
+#define HWIO_GCC_RPMH_SHUB_QDSS_AT_PERF9_DFSR_SRC_SEL_SRC7_FVAL                                                 0x7
+#define HWIO_GCC_RPMH_SHUB_QDSS_AT_PERF9_DFSR_SRC_DIV_BMSK                                                     0x1f
+#define HWIO_GCC_RPMH_SHUB_QDSS_AT_PERF9_DFSR_SRC_DIV_SHFT                                                      0x0
+#define HWIO_GCC_RPMH_SHUB_QDSS_AT_PERF9_DFSR_SRC_DIV_BYPASS_FVAL                                               0x0
+#define HWIO_GCC_RPMH_SHUB_QDSS_AT_PERF9_DFSR_SRC_DIV_DIV1_FVAL                                                 0x1
+#define HWIO_GCC_RPMH_SHUB_QDSS_AT_PERF9_DFSR_SRC_DIV_DIV1_5_FVAL                                               0x2
+#define HWIO_GCC_RPMH_SHUB_QDSS_AT_PERF9_DFSR_SRC_DIV_DIV2_FVAL                                                 0x3
+#define HWIO_GCC_RPMH_SHUB_QDSS_AT_PERF9_DFSR_SRC_DIV_DIV2_5_FVAL                                               0x4
+#define HWIO_GCC_RPMH_SHUB_QDSS_AT_PERF9_DFSR_SRC_DIV_DIV3_FVAL                                                 0x5
+#define HWIO_GCC_RPMH_SHUB_QDSS_AT_PERF9_DFSR_SRC_DIV_DIV3_5_FVAL                                               0x6
+#define HWIO_GCC_RPMH_SHUB_QDSS_AT_PERF9_DFSR_SRC_DIV_DIV4_FVAL                                                 0x7
+#define HWIO_GCC_RPMH_SHUB_QDSS_AT_PERF9_DFSR_SRC_DIV_DIV4_5_FVAL                                               0x8
+#define HWIO_GCC_RPMH_SHUB_QDSS_AT_PERF9_DFSR_SRC_DIV_DIV5_FVAL                                                 0x9
+#define HWIO_GCC_RPMH_SHUB_QDSS_AT_PERF9_DFSR_SRC_DIV_DIV5_5_FVAL                                               0xa
+#define HWIO_GCC_RPMH_SHUB_QDSS_AT_PERF9_DFSR_SRC_DIV_DIV6_FVAL                                                 0xb
+#define HWIO_GCC_RPMH_SHUB_QDSS_AT_PERF9_DFSR_SRC_DIV_DIV6_5_FVAL                                               0xc
+#define HWIO_GCC_RPMH_SHUB_QDSS_AT_PERF9_DFSR_SRC_DIV_DIV7_FVAL                                                 0xd
+#define HWIO_GCC_RPMH_SHUB_QDSS_AT_PERF9_DFSR_SRC_DIV_DIV7_5_FVAL                                               0xe
+#define HWIO_GCC_RPMH_SHUB_QDSS_AT_PERF9_DFSR_SRC_DIV_DIV8_FVAL                                                 0xf
+#define HWIO_GCC_RPMH_SHUB_QDSS_AT_PERF9_DFSR_SRC_DIV_DIV8_5_FVAL                                              0x10
+#define HWIO_GCC_RPMH_SHUB_QDSS_AT_PERF9_DFSR_SRC_DIV_DIV9_FVAL                                                0x11
+#define HWIO_GCC_RPMH_SHUB_QDSS_AT_PERF9_DFSR_SRC_DIV_DIV9_5_FVAL                                              0x12
+#define HWIO_GCC_RPMH_SHUB_QDSS_AT_PERF9_DFSR_SRC_DIV_DIV10_FVAL                                               0x13
+#define HWIO_GCC_RPMH_SHUB_QDSS_AT_PERF9_DFSR_SRC_DIV_DIV10_5_FVAL                                             0x14
+#define HWIO_GCC_RPMH_SHUB_QDSS_AT_PERF9_DFSR_SRC_DIV_DIV11_FVAL                                               0x15
+#define HWIO_GCC_RPMH_SHUB_QDSS_AT_PERF9_DFSR_SRC_DIV_DIV11_5_FVAL                                             0x16
+#define HWIO_GCC_RPMH_SHUB_QDSS_AT_PERF9_DFSR_SRC_DIV_DIV12_FVAL                                               0x17
+#define HWIO_GCC_RPMH_SHUB_QDSS_AT_PERF9_DFSR_SRC_DIV_DIV12_5_FVAL                                             0x18
+#define HWIO_GCC_RPMH_SHUB_QDSS_AT_PERF9_DFSR_SRC_DIV_DIV13_FVAL                                               0x19
+#define HWIO_GCC_RPMH_SHUB_QDSS_AT_PERF9_DFSR_SRC_DIV_DIV13_5_FVAL                                             0x1a
+#define HWIO_GCC_RPMH_SHUB_QDSS_AT_PERF9_DFSR_SRC_DIV_DIV14_FVAL                                               0x1b
+#define HWIO_GCC_RPMH_SHUB_QDSS_AT_PERF9_DFSR_SRC_DIV_DIV14_5_FVAL                                             0x1c
+#define HWIO_GCC_RPMH_SHUB_QDSS_AT_PERF9_DFSR_SRC_DIV_DIV15_FVAL                                               0x1d
+#define HWIO_GCC_RPMH_SHUB_QDSS_AT_PERF9_DFSR_SRC_DIV_DIV15_5_FVAL                                             0x1e
+#define HWIO_GCC_RPMH_SHUB_QDSS_AT_PERF9_DFSR_SRC_DIV_DIV16_FVAL                                               0x1f
+
+#define HWIO_GCC_RPMH_SHUB_QDSS_AT_PERF10_DFSR_ADDR                                                      (GCC_CLK_CTL_REG_REG_BASE      + 0x00006410)
+#define HWIO_GCC_RPMH_SHUB_QDSS_AT_PERF10_DFSR_PHYS                                                      (GCC_CLK_CTL_REG_REG_BASE_PHYS + 0x00006410)
+#define HWIO_GCC_RPMH_SHUB_QDSS_AT_PERF10_DFSR_OFFS                                                      (GCC_CLK_CTL_REG_REG_BASE_OFFS + 0x00006410)
+#define HWIO_GCC_RPMH_SHUB_QDSS_AT_PERF10_DFSR_RMSK                                                           0x71f
+#define HWIO_GCC_RPMH_SHUB_QDSS_AT_PERF10_DFSR_ATTR                                                             0x3
+#define HWIO_GCC_RPMH_SHUB_QDSS_AT_PERF10_DFSR_IN          \
+        in_dword_masked(HWIO_GCC_RPMH_SHUB_QDSS_AT_PERF10_DFSR_ADDR, HWIO_GCC_RPMH_SHUB_QDSS_AT_PERF10_DFSR_RMSK)
+#define HWIO_GCC_RPMH_SHUB_QDSS_AT_PERF10_DFSR_INM(m)      \
+        in_dword_masked(HWIO_GCC_RPMH_SHUB_QDSS_AT_PERF10_DFSR_ADDR, m)
+#define HWIO_GCC_RPMH_SHUB_QDSS_AT_PERF10_DFSR_OUT(v)      \
+        out_dword(HWIO_GCC_RPMH_SHUB_QDSS_AT_PERF10_DFSR_ADDR,v)
+#define HWIO_GCC_RPMH_SHUB_QDSS_AT_PERF10_DFSR_OUTM(m,v) \
+        out_dword_masked_ns(HWIO_GCC_RPMH_SHUB_QDSS_AT_PERF10_DFSR_ADDR,m,v,HWIO_GCC_RPMH_SHUB_QDSS_AT_PERF10_DFSR_IN)
+#define HWIO_GCC_RPMH_SHUB_QDSS_AT_PERF10_DFSR_SRC_SEL_BMSK                                                   0x700
+#define HWIO_GCC_RPMH_SHUB_QDSS_AT_PERF10_DFSR_SRC_SEL_SHFT                                                     0x8
+#define HWIO_GCC_RPMH_SHUB_QDSS_AT_PERF10_DFSR_SRC_SEL_SRC0_FVAL                                                0x0
+#define HWIO_GCC_RPMH_SHUB_QDSS_AT_PERF10_DFSR_SRC_SEL_SRC1_FVAL                                                0x1
+#define HWIO_GCC_RPMH_SHUB_QDSS_AT_PERF10_DFSR_SRC_SEL_SRC2_FVAL                                                0x2
+#define HWIO_GCC_RPMH_SHUB_QDSS_AT_PERF10_DFSR_SRC_SEL_SRC3_FVAL                                                0x3
+#define HWIO_GCC_RPMH_SHUB_QDSS_AT_PERF10_DFSR_SRC_SEL_SRC4_FVAL                                                0x4
+#define HWIO_GCC_RPMH_SHUB_QDSS_AT_PERF10_DFSR_SRC_SEL_SRC5_FVAL                                                0x5
+#define HWIO_GCC_RPMH_SHUB_QDSS_AT_PERF10_DFSR_SRC_SEL_SRC6_FVAL                                                0x6
+#define HWIO_GCC_RPMH_SHUB_QDSS_AT_PERF10_DFSR_SRC_SEL_SRC7_FVAL                                                0x7
+#define HWIO_GCC_RPMH_SHUB_QDSS_AT_PERF10_DFSR_SRC_DIV_BMSK                                                    0x1f
+#define HWIO_GCC_RPMH_SHUB_QDSS_AT_PERF10_DFSR_SRC_DIV_SHFT                                                     0x0
+#define HWIO_GCC_RPMH_SHUB_QDSS_AT_PERF10_DFSR_SRC_DIV_BYPASS_FVAL                                              0x0
+#define HWIO_GCC_RPMH_SHUB_QDSS_AT_PERF10_DFSR_SRC_DIV_DIV1_FVAL                                                0x1
+#define HWIO_GCC_RPMH_SHUB_QDSS_AT_PERF10_DFSR_SRC_DIV_DIV1_5_FVAL                                              0x2
+#define HWIO_GCC_RPMH_SHUB_QDSS_AT_PERF10_DFSR_SRC_DIV_DIV2_FVAL                                                0x3
+#define HWIO_GCC_RPMH_SHUB_QDSS_AT_PERF10_DFSR_SRC_DIV_DIV2_5_FVAL                                              0x4
+#define HWIO_GCC_RPMH_SHUB_QDSS_AT_PERF10_DFSR_SRC_DIV_DIV3_FVAL                                                0x5
+#define HWIO_GCC_RPMH_SHUB_QDSS_AT_PERF10_DFSR_SRC_DIV_DIV3_5_FVAL                                              0x6
+#define HWIO_GCC_RPMH_SHUB_QDSS_AT_PERF10_DFSR_SRC_DIV_DIV4_FVAL                                                0x7
+#define HWIO_GCC_RPMH_SHUB_QDSS_AT_PERF10_DFSR_SRC_DIV_DIV4_5_FVAL                                              0x8
+#define HWIO_GCC_RPMH_SHUB_QDSS_AT_PERF10_DFSR_SRC_DIV_DIV5_FVAL                                                0x9
+#define HWIO_GCC_RPMH_SHUB_QDSS_AT_PERF10_DFSR_SRC_DIV_DIV5_5_FVAL                                              0xa
+#define HWIO_GCC_RPMH_SHUB_QDSS_AT_PERF10_DFSR_SRC_DIV_DIV6_FVAL                                                0xb
+#define HWIO_GCC_RPMH_SHUB_QDSS_AT_PERF10_DFSR_SRC_DIV_DIV6_5_FVAL                                              0xc
+#define HWIO_GCC_RPMH_SHUB_QDSS_AT_PERF10_DFSR_SRC_DIV_DIV7_FVAL                                                0xd
+#define HWIO_GCC_RPMH_SHUB_QDSS_AT_PERF10_DFSR_SRC_DIV_DIV7_5_FVAL                                              0xe
+#define HWIO_GCC_RPMH_SHUB_QDSS_AT_PERF10_DFSR_SRC_DIV_DIV8_FVAL                                                0xf
+#define HWIO_GCC_RPMH_SHUB_QDSS_AT_PERF10_DFSR_SRC_DIV_DIV8_5_FVAL                                             0x10
+#define HWIO_GCC_RPMH_SHUB_QDSS_AT_PERF10_DFSR_SRC_DIV_DIV9_FVAL                                               0x11
+#define HWIO_GCC_RPMH_SHUB_QDSS_AT_PERF10_DFSR_SRC_DIV_DIV9_5_FVAL                                             0x12
+#define HWIO_GCC_RPMH_SHUB_QDSS_AT_PERF10_DFSR_SRC_DIV_DIV10_FVAL                                              0x13
+#define HWIO_GCC_RPMH_SHUB_QDSS_AT_PERF10_DFSR_SRC_DIV_DIV10_5_FVAL                                            0x14
+#define HWIO_GCC_RPMH_SHUB_QDSS_AT_PERF10_DFSR_SRC_DIV_DIV11_FVAL                                              0x15
+#define HWIO_GCC_RPMH_SHUB_QDSS_AT_PERF10_DFSR_SRC_DIV_DIV11_5_FVAL                                            0x16
+#define HWIO_GCC_RPMH_SHUB_QDSS_AT_PERF10_DFSR_SRC_DIV_DIV12_FVAL                                              0x17
+#define HWIO_GCC_RPMH_SHUB_QDSS_AT_PERF10_DFSR_SRC_DIV_DIV12_5_FVAL                                            0x18
+#define HWIO_GCC_RPMH_SHUB_QDSS_AT_PERF10_DFSR_SRC_DIV_DIV13_FVAL                                              0x19
+#define HWIO_GCC_RPMH_SHUB_QDSS_AT_PERF10_DFSR_SRC_DIV_DIV13_5_FVAL                                            0x1a
+#define HWIO_GCC_RPMH_SHUB_QDSS_AT_PERF10_DFSR_SRC_DIV_DIV14_FVAL                                              0x1b
+#define HWIO_GCC_RPMH_SHUB_QDSS_AT_PERF10_DFSR_SRC_DIV_DIV14_5_FVAL                                            0x1c
+#define HWIO_GCC_RPMH_SHUB_QDSS_AT_PERF10_DFSR_SRC_DIV_DIV15_FVAL                                              0x1d
+#define HWIO_GCC_RPMH_SHUB_QDSS_AT_PERF10_DFSR_SRC_DIV_DIV15_5_FVAL                                            0x1e
+#define HWIO_GCC_RPMH_SHUB_QDSS_AT_PERF10_DFSR_SRC_DIV_DIV16_FVAL                                              0x1f
+
+#define HWIO_GCC_RPMH_SHUB_QDSS_AT_PERF11_DFSR_ADDR                                                      (GCC_CLK_CTL_REG_REG_BASE      + 0x00006414)
+#define HWIO_GCC_RPMH_SHUB_QDSS_AT_PERF11_DFSR_PHYS                                                      (GCC_CLK_CTL_REG_REG_BASE_PHYS + 0x00006414)
+#define HWIO_GCC_RPMH_SHUB_QDSS_AT_PERF11_DFSR_OFFS                                                      (GCC_CLK_CTL_REG_REG_BASE_OFFS + 0x00006414)
+#define HWIO_GCC_RPMH_SHUB_QDSS_AT_PERF11_DFSR_RMSK                                                           0x71f
+#define HWIO_GCC_RPMH_SHUB_QDSS_AT_PERF11_DFSR_ATTR                                                             0x3
+#define HWIO_GCC_RPMH_SHUB_QDSS_AT_PERF11_DFSR_IN          \
+        in_dword_masked(HWIO_GCC_RPMH_SHUB_QDSS_AT_PERF11_DFSR_ADDR, HWIO_GCC_RPMH_SHUB_QDSS_AT_PERF11_DFSR_RMSK)
+#define HWIO_GCC_RPMH_SHUB_QDSS_AT_PERF11_DFSR_INM(m)      \
+        in_dword_masked(HWIO_GCC_RPMH_SHUB_QDSS_AT_PERF11_DFSR_ADDR, m)
+#define HWIO_GCC_RPMH_SHUB_QDSS_AT_PERF11_DFSR_OUT(v)      \
+        out_dword(HWIO_GCC_RPMH_SHUB_QDSS_AT_PERF11_DFSR_ADDR,v)
+#define HWIO_GCC_RPMH_SHUB_QDSS_AT_PERF11_DFSR_OUTM(m,v) \
+        out_dword_masked_ns(HWIO_GCC_RPMH_SHUB_QDSS_AT_PERF11_DFSR_ADDR,m,v,HWIO_GCC_RPMH_SHUB_QDSS_AT_PERF11_DFSR_IN)
+#define HWIO_GCC_RPMH_SHUB_QDSS_AT_PERF11_DFSR_SRC_SEL_BMSK                                                   0x700
+#define HWIO_GCC_RPMH_SHUB_QDSS_AT_PERF11_DFSR_SRC_SEL_SHFT                                                     0x8
+#define HWIO_GCC_RPMH_SHUB_QDSS_AT_PERF11_DFSR_SRC_SEL_SRC0_FVAL                                                0x0
+#define HWIO_GCC_RPMH_SHUB_QDSS_AT_PERF11_DFSR_SRC_SEL_SRC1_FVAL                                                0x1
+#define HWIO_GCC_RPMH_SHUB_QDSS_AT_PERF11_DFSR_SRC_SEL_SRC2_FVAL                                                0x2
+#define HWIO_GCC_RPMH_SHUB_QDSS_AT_PERF11_DFSR_SRC_SEL_SRC3_FVAL                                                0x3
+#define HWIO_GCC_RPMH_SHUB_QDSS_AT_PERF11_DFSR_SRC_SEL_SRC4_FVAL                                                0x4
+#define HWIO_GCC_RPMH_SHUB_QDSS_AT_PERF11_DFSR_SRC_SEL_SRC5_FVAL                                                0x5
+#define HWIO_GCC_RPMH_SHUB_QDSS_AT_PERF11_DFSR_SRC_SEL_SRC6_FVAL                                                0x6
+#define HWIO_GCC_RPMH_SHUB_QDSS_AT_PERF11_DFSR_SRC_SEL_SRC7_FVAL                                                0x7
+#define HWIO_GCC_RPMH_SHUB_QDSS_AT_PERF11_DFSR_SRC_DIV_BMSK                                                    0x1f
+#define HWIO_GCC_RPMH_SHUB_QDSS_AT_PERF11_DFSR_SRC_DIV_SHFT                                                     0x0
+#define HWIO_GCC_RPMH_SHUB_QDSS_AT_PERF11_DFSR_SRC_DIV_BYPASS_FVAL                                              0x0
+#define HWIO_GCC_RPMH_SHUB_QDSS_AT_PERF11_DFSR_SRC_DIV_DIV1_FVAL                                                0x1
+#define HWIO_GCC_RPMH_SHUB_QDSS_AT_PERF11_DFSR_SRC_DIV_DIV1_5_FVAL                                              0x2
+#define HWIO_GCC_RPMH_SHUB_QDSS_AT_PERF11_DFSR_SRC_DIV_DIV2_FVAL                                                0x3
+#define HWIO_GCC_RPMH_SHUB_QDSS_AT_PERF11_DFSR_SRC_DIV_DIV2_5_FVAL                                              0x4
+#define HWIO_GCC_RPMH_SHUB_QDSS_AT_PERF11_DFSR_SRC_DIV_DIV3_FVAL                                                0x5
+#define HWIO_GCC_RPMH_SHUB_QDSS_AT_PERF11_DFSR_SRC_DIV_DIV3_5_FVAL                                              0x6
+#define HWIO_GCC_RPMH_SHUB_QDSS_AT_PERF11_DFSR_SRC_DIV_DIV4_FVAL                                                0x7
+#define HWIO_GCC_RPMH_SHUB_QDSS_AT_PERF11_DFSR_SRC_DIV_DIV4_5_FVAL                                              0x8
+#define HWIO_GCC_RPMH_SHUB_QDSS_AT_PERF11_DFSR_SRC_DIV_DIV5_FVAL                                                0x9
+#define HWIO_GCC_RPMH_SHUB_QDSS_AT_PERF11_DFSR_SRC_DIV_DIV5_5_FVAL                                              0xa
+#define HWIO_GCC_RPMH_SHUB_QDSS_AT_PERF11_DFSR_SRC_DIV_DIV6_FVAL                                                0xb
+#define HWIO_GCC_RPMH_SHUB_QDSS_AT_PERF11_DFSR_SRC_DIV_DIV6_5_FVAL                                              0xc
+#define HWIO_GCC_RPMH_SHUB_QDSS_AT_PERF11_DFSR_SRC_DIV_DIV7_FVAL                                                0xd
+#define HWIO_GCC_RPMH_SHUB_QDSS_AT_PERF11_DFSR_SRC_DIV_DIV7_5_FVAL                                              0xe
+#define HWIO_GCC_RPMH_SHUB_QDSS_AT_PERF11_DFSR_SRC_DIV_DIV8_FVAL                                                0xf
+#define HWIO_GCC_RPMH_SHUB_QDSS_AT_PERF11_DFSR_SRC_DIV_DIV8_5_FVAL                                             0x10
+#define HWIO_GCC_RPMH_SHUB_QDSS_AT_PERF11_DFSR_SRC_DIV_DIV9_FVAL                                               0x11
+#define HWIO_GCC_RPMH_SHUB_QDSS_AT_PERF11_DFSR_SRC_DIV_DIV9_5_FVAL                                             0x12
+#define HWIO_GCC_RPMH_SHUB_QDSS_AT_PERF11_DFSR_SRC_DIV_DIV10_FVAL                                              0x13
+#define HWIO_GCC_RPMH_SHUB_QDSS_AT_PERF11_DFSR_SRC_DIV_DIV10_5_FVAL                                            0x14
+#define HWIO_GCC_RPMH_SHUB_QDSS_AT_PERF11_DFSR_SRC_DIV_DIV11_FVAL                                              0x15
+#define HWIO_GCC_RPMH_SHUB_QDSS_AT_PERF11_DFSR_SRC_DIV_DIV11_5_FVAL                                            0x16
+#define HWIO_GCC_RPMH_SHUB_QDSS_AT_PERF11_DFSR_SRC_DIV_DIV12_FVAL                                              0x17
+#define HWIO_GCC_RPMH_SHUB_QDSS_AT_PERF11_DFSR_SRC_DIV_DIV12_5_FVAL                                            0x18
+#define HWIO_GCC_RPMH_SHUB_QDSS_AT_PERF11_DFSR_SRC_DIV_DIV13_FVAL                                              0x19
+#define HWIO_GCC_RPMH_SHUB_QDSS_AT_PERF11_DFSR_SRC_DIV_DIV13_5_FVAL                                            0x1a
+#define HWIO_GCC_RPMH_SHUB_QDSS_AT_PERF11_DFSR_SRC_DIV_DIV14_FVAL                                              0x1b
+#define HWIO_GCC_RPMH_SHUB_QDSS_AT_PERF11_DFSR_SRC_DIV_DIV14_5_FVAL                                            0x1c
+#define HWIO_GCC_RPMH_SHUB_QDSS_AT_PERF11_DFSR_SRC_DIV_DIV15_FVAL                                              0x1d
+#define HWIO_GCC_RPMH_SHUB_QDSS_AT_PERF11_DFSR_SRC_DIV_DIV15_5_FVAL                                            0x1e
+#define HWIO_GCC_RPMH_SHUB_QDSS_AT_PERF11_DFSR_SRC_DIV_DIV16_FVAL                                              0x1f
+
+#define HWIO_GCC_RPMH_SHUB_QDSS_AT_PERF12_DFSR_ADDR                                                      (GCC_CLK_CTL_REG_REG_BASE      + 0x00006418)
+#define HWIO_GCC_RPMH_SHUB_QDSS_AT_PERF12_DFSR_PHYS                                                      (GCC_CLK_CTL_REG_REG_BASE_PHYS + 0x00006418)
+#define HWIO_GCC_RPMH_SHUB_QDSS_AT_PERF12_DFSR_OFFS                                                      (GCC_CLK_CTL_REG_REG_BASE_OFFS + 0x00006418)
+#define HWIO_GCC_RPMH_SHUB_QDSS_AT_PERF12_DFSR_RMSK                                                           0x71f
+#define HWIO_GCC_RPMH_SHUB_QDSS_AT_PERF12_DFSR_ATTR                                                             0x3
+#define HWIO_GCC_RPMH_SHUB_QDSS_AT_PERF12_DFSR_IN          \
+        in_dword_masked(HWIO_GCC_RPMH_SHUB_QDSS_AT_PERF12_DFSR_ADDR, HWIO_GCC_RPMH_SHUB_QDSS_AT_PERF12_DFSR_RMSK)
+#define HWIO_GCC_RPMH_SHUB_QDSS_AT_PERF12_DFSR_INM(m)      \
+        in_dword_masked(HWIO_GCC_RPMH_SHUB_QDSS_AT_PERF12_DFSR_ADDR, m)
+#define HWIO_GCC_RPMH_SHUB_QDSS_AT_PERF12_DFSR_OUT(v)      \
+        out_dword(HWIO_GCC_RPMH_SHUB_QDSS_AT_PERF12_DFSR_ADDR,v)
+#define HWIO_GCC_RPMH_SHUB_QDSS_AT_PERF12_DFSR_OUTM(m,v) \
+        out_dword_masked_ns(HWIO_GCC_RPMH_SHUB_QDSS_AT_PERF12_DFSR_ADDR,m,v,HWIO_GCC_RPMH_SHUB_QDSS_AT_PERF12_DFSR_IN)
+#define HWIO_GCC_RPMH_SHUB_QDSS_AT_PERF12_DFSR_SRC_SEL_BMSK                                                   0x700
+#define HWIO_GCC_RPMH_SHUB_QDSS_AT_PERF12_DFSR_SRC_SEL_SHFT                                                     0x8
+#define HWIO_GCC_RPMH_SHUB_QDSS_AT_PERF12_DFSR_SRC_SEL_SRC0_FVAL                                                0x0
+#define HWIO_GCC_RPMH_SHUB_QDSS_AT_PERF12_DFSR_SRC_SEL_SRC1_FVAL                                                0x1
+#define HWIO_GCC_RPMH_SHUB_QDSS_AT_PERF12_DFSR_SRC_SEL_SRC2_FVAL                                                0x2
+#define HWIO_GCC_RPMH_SHUB_QDSS_AT_PERF12_DFSR_SRC_SEL_SRC3_FVAL                                                0x3
+#define HWIO_GCC_RPMH_SHUB_QDSS_AT_PERF12_DFSR_SRC_SEL_SRC4_FVAL                                                0x4
+#define HWIO_GCC_RPMH_SHUB_QDSS_AT_PERF12_DFSR_SRC_SEL_SRC5_FVAL                                                0x5
+#define HWIO_GCC_RPMH_SHUB_QDSS_AT_PERF12_DFSR_SRC_SEL_SRC6_FVAL                                                0x6
+#define HWIO_GCC_RPMH_SHUB_QDSS_AT_PERF12_DFSR_SRC_SEL_SRC7_FVAL                                                0x7
+#define HWIO_GCC_RPMH_SHUB_QDSS_AT_PERF12_DFSR_SRC_DIV_BMSK                                                    0x1f
+#define HWIO_GCC_RPMH_SHUB_QDSS_AT_PERF12_DFSR_SRC_DIV_SHFT                                                     0x0
+#define HWIO_GCC_RPMH_SHUB_QDSS_AT_PERF12_DFSR_SRC_DIV_BYPASS_FVAL                                              0x0
+#define HWIO_GCC_RPMH_SHUB_QDSS_AT_PERF12_DFSR_SRC_DIV_DIV1_FVAL                                                0x1
+#define HWIO_GCC_RPMH_SHUB_QDSS_AT_PERF12_DFSR_SRC_DIV_DIV1_5_FVAL                                              0x2
+#define HWIO_GCC_RPMH_SHUB_QDSS_AT_PERF12_DFSR_SRC_DIV_DIV2_FVAL                                                0x3
+#define HWIO_GCC_RPMH_SHUB_QDSS_AT_PERF12_DFSR_SRC_DIV_DIV2_5_FVAL                                              0x4
+#define HWIO_GCC_RPMH_SHUB_QDSS_AT_PERF12_DFSR_SRC_DIV_DIV3_FVAL                                                0x5
+#define HWIO_GCC_RPMH_SHUB_QDSS_AT_PERF12_DFSR_SRC_DIV_DIV3_5_FVAL                                              0x6
+#define HWIO_GCC_RPMH_SHUB_QDSS_AT_PERF12_DFSR_SRC_DIV_DIV4_FVAL                                                0x7
+#define HWIO_GCC_RPMH_SHUB_QDSS_AT_PERF12_DFSR_SRC_DIV_DIV4_5_FVAL                                              0x8
+#define HWIO_GCC_RPMH_SHUB_QDSS_AT_PERF12_DFSR_SRC_DIV_DIV5_FVAL                                                0x9
+#define HWIO_GCC_RPMH_SHUB_QDSS_AT_PERF12_DFSR_SRC_DIV_DIV5_5_FVAL                                              0xa
+#define HWIO_GCC_RPMH_SHUB_QDSS_AT_PERF12_DFSR_SRC_DIV_DIV6_FVAL                                                0xb
+#define HWIO_GCC_RPMH_SHUB_QDSS_AT_PERF12_DFSR_SRC_DIV_DIV6_5_FVAL                                              0xc
+#define HWIO_GCC_RPMH_SHUB_QDSS_AT_PERF12_DFSR_SRC_DIV_DIV7_FVAL                                                0xd
+#define HWIO_GCC_RPMH_SHUB_QDSS_AT_PERF12_DFSR_SRC_DIV_DIV7_5_FVAL                                              0xe
+#define HWIO_GCC_RPMH_SHUB_QDSS_AT_PERF12_DFSR_SRC_DIV_DIV8_FVAL                                                0xf
+#define HWIO_GCC_RPMH_SHUB_QDSS_AT_PERF12_DFSR_SRC_DIV_DIV8_5_FVAL                                             0x10
+#define HWIO_GCC_RPMH_SHUB_QDSS_AT_PERF12_DFSR_SRC_DIV_DIV9_FVAL                                               0x11
+#define HWIO_GCC_RPMH_SHUB_QDSS_AT_PERF12_DFSR_SRC_DIV_DIV9_5_FVAL                                             0x12
+#define HWIO_GCC_RPMH_SHUB_QDSS_AT_PERF12_DFSR_SRC_DIV_DIV10_FVAL                                              0x13
+#define HWIO_GCC_RPMH_SHUB_QDSS_AT_PERF12_DFSR_SRC_DIV_DIV10_5_FVAL                                            0x14
+#define HWIO_GCC_RPMH_SHUB_QDSS_AT_PERF12_DFSR_SRC_DIV_DIV11_FVAL                                              0x15
+#define HWIO_GCC_RPMH_SHUB_QDSS_AT_PERF12_DFSR_SRC_DIV_DIV11_5_FVAL                                            0x16
+#define HWIO_GCC_RPMH_SHUB_QDSS_AT_PERF12_DFSR_SRC_DIV_DIV12_FVAL                                              0x17
+#define HWIO_GCC_RPMH_SHUB_QDSS_AT_PERF12_DFSR_SRC_DIV_DIV12_5_FVAL                                            0x18
+#define HWIO_GCC_RPMH_SHUB_QDSS_AT_PERF12_DFSR_SRC_DIV_DIV13_FVAL                                              0x19
+#define HWIO_GCC_RPMH_SHUB_QDSS_AT_PERF12_DFSR_SRC_DIV_DIV13_5_FVAL                                            0x1a
+#define HWIO_GCC_RPMH_SHUB_QDSS_AT_PERF12_DFSR_SRC_DIV_DIV14_FVAL                                              0x1b
+#define HWIO_GCC_RPMH_SHUB_QDSS_AT_PERF12_DFSR_SRC_DIV_DIV14_5_FVAL                                            0x1c
+#define HWIO_GCC_RPMH_SHUB_QDSS_AT_PERF12_DFSR_SRC_DIV_DIV15_FVAL                                              0x1d
+#define HWIO_GCC_RPMH_SHUB_QDSS_AT_PERF12_DFSR_SRC_DIV_DIV15_5_FVAL                                            0x1e
+#define HWIO_GCC_RPMH_SHUB_QDSS_AT_PERF12_DFSR_SRC_DIV_DIV16_FVAL                                              0x1f
+
+#define HWIO_GCC_RPMH_SHUB_QDSS_AT_PERF13_DFSR_ADDR                                                      (GCC_CLK_CTL_REG_REG_BASE      + 0x0000641c)
+#define HWIO_GCC_RPMH_SHUB_QDSS_AT_PERF13_DFSR_PHYS                                                      (GCC_CLK_CTL_REG_REG_BASE_PHYS + 0x0000641c)
+#define HWIO_GCC_RPMH_SHUB_QDSS_AT_PERF13_DFSR_OFFS                                                      (GCC_CLK_CTL_REG_REG_BASE_OFFS + 0x0000641c)
+#define HWIO_GCC_RPMH_SHUB_QDSS_AT_PERF13_DFSR_RMSK                                                           0x71f
+#define HWIO_GCC_RPMH_SHUB_QDSS_AT_PERF13_DFSR_ATTR                                                             0x3
+#define HWIO_GCC_RPMH_SHUB_QDSS_AT_PERF13_DFSR_IN          \
+        in_dword_masked(HWIO_GCC_RPMH_SHUB_QDSS_AT_PERF13_DFSR_ADDR, HWIO_GCC_RPMH_SHUB_QDSS_AT_PERF13_DFSR_RMSK)
+#define HWIO_GCC_RPMH_SHUB_QDSS_AT_PERF13_DFSR_INM(m)      \
+        in_dword_masked(HWIO_GCC_RPMH_SHUB_QDSS_AT_PERF13_DFSR_ADDR, m)
+#define HWIO_GCC_RPMH_SHUB_QDSS_AT_PERF13_DFSR_OUT(v)      \
+        out_dword(HWIO_GCC_RPMH_SHUB_QDSS_AT_PERF13_DFSR_ADDR,v)
+#define HWIO_GCC_RPMH_SHUB_QDSS_AT_PERF13_DFSR_OUTM(m,v) \
+        out_dword_masked_ns(HWIO_GCC_RPMH_SHUB_QDSS_AT_PERF13_DFSR_ADDR,m,v,HWIO_GCC_RPMH_SHUB_QDSS_AT_PERF13_DFSR_IN)
+#define HWIO_GCC_RPMH_SHUB_QDSS_AT_PERF13_DFSR_SRC_SEL_BMSK                                                   0x700
+#define HWIO_GCC_RPMH_SHUB_QDSS_AT_PERF13_DFSR_SRC_SEL_SHFT                                                     0x8
+#define HWIO_GCC_RPMH_SHUB_QDSS_AT_PERF13_DFSR_SRC_SEL_SRC0_FVAL                                                0x0
+#define HWIO_GCC_RPMH_SHUB_QDSS_AT_PERF13_DFSR_SRC_SEL_SRC1_FVAL                                                0x1
+#define HWIO_GCC_RPMH_SHUB_QDSS_AT_PERF13_DFSR_SRC_SEL_SRC2_FVAL                                                0x2
+#define HWIO_GCC_RPMH_SHUB_QDSS_AT_PERF13_DFSR_SRC_SEL_SRC3_FVAL                                                0x3
+#define HWIO_GCC_RPMH_SHUB_QDSS_AT_PERF13_DFSR_SRC_SEL_SRC4_FVAL                                                0x4
+#define HWIO_GCC_RPMH_SHUB_QDSS_AT_PERF13_DFSR_SRC_SEL_SRC5_FVAL                                                0x5
+#define HWIO_GCC_RPMH_SHUB_QDSS_AT_PERF13_DFSR_SRC_SEL_SRC6_FVAL                                                0x6
+#define HWIO_GCC_RPMH_SHUB_QDSS_AT_PERF13_DFSR_SRC_SEL_SRC7_FVAL                                                0x7
+#define HWIO_GCC_RPMH_SHUB_QDSS_AT_PERF13_DFSR_SRC_DIV_BMSK                                                    0x1f
+#define HWIO_GCC_RPMH_SHUB_QDSS_AT_PERF13_DFSR_SRC_DIV_SHFT                                                     0x0
+#define HWIO_GCC_RPMH_SHUB_QDSS_AT_PERF13_DFSR_SRC_DIV_BYPASS_FVAL                                              0x0
+#define HWIO_GCC_RPMH_SHUB_QDSS_AT_PERF13_DFSR_SRC_DIV_DIV1_FVAL                                                0x1
+#define HWIO_GCC_RPMH_SHUB_QDSS_AT_PERF13_DFSR_SRC_DIV_DIV1_5_FVAL                                              0x2
+#define HWIO_GCC_RPMH_SHUB_QDSS_AT_PERF13_DFSR_SRC_DIV_DIV2_FVAL                                                0x3
+#define HWIO_GCC_RPMH_SHUB_QDSS_AT_PERF13_DFSR_SRC_DIV_DIV2_5_FVAL                                              0x4
+#define HWIO_GCC_RPMH_SHUB_QDSS_AT_PERF13_DFSR_SRC_DIV_DIV3_FVAL                                                0x5
+#define HWIO_GCC_RPMH_SHUB_QDSS_AT_PERF13_DFSR_SRC_DIV_DIV3_5_FVAL                                              0x6
+#define HWIO_GCC_RPMH_SHUB_QDSS_AT_PERF13_DFSR_SRC_DIV_DIV4_FVAL                                                0x7
+#define HWIO_GCC_RPMH_SHUB_QDSS_AT_PERF13_DFSR_SRC_DIV_DIV4_5_FVAL                                              0x8
+#define HWIO_GCC_RPMH_SHUB_QDSS_AT_PERF13_DFSR_SRC_DIV_DIV5_FVAL                                                0x9
+#define HWIO_GCC_RPMH_SHUB_QDSS_AT_PERF13_DFSR_SRC_DIV_DIV5_5_FVAL                                              0xa
+#define HWIO_GCC_RPMH_SHUB_QDSS_AT_PERF13_DFSR_SRC_DIV_DIV6_FVAL                                                0xb
+#define HWIO_GCC_RPMH_SHUB_QDSS_AT_PERF13_DFSR_SRC_DIV_DIV6_5_FVAL                                              0xc
+#define HWIO_GCC_RPMH_SHUB_QDSS_AT_PERF13_DFSR_SRC_DIV_DIV7_FVAL                                                0xd
+#define HWIO_GCC_RPMH_SHUB_QDSS_AT_PERF13_DFSR_SRC_DIV_DIV7_5_FVAL                                              0xe
+#define HWIO_GCC_RPMH_SHUB_QDSS_AT_PERF13_DFSR_SRC_DIV_DIV8_FVAL                                                0xf
+#define HWIO_GCC_RPMH_SHUB_QDSS_AT_PERF13_DFSR_SRC_DIV_DIV8_5_FVAL                                             0x10
+#define HWIO_GCC_RPMH_SHUB_QDSS_AT_PERF13_DFSR_SRC_DIV_DIV9_FVAL                                               0x11
+#define HWIO_GCC_RPMH_SHUB_QDSS_AT_PERF13_DFSR_SRC_DIV_DIV9_5_FVAL                                             0x12
+#define HWIO_GCC_RPMH_SHUB_QDSS_AT_PERF13_DFSR_SRC_DIV_DIV10_FVAL                                              0x13
+#define HWIO_GCC_RPMH_SHUB_QDSS_AT_PERF13_DFSR_SRC_DIV_DIV10_5_FVAL                                            0x14
+#define HWIO_GCC_RPMH_SHUB_QDSS_AT_PERF13_DFSR_SRC_DIV_DIV11_FVAL                                              0x15
+#define HWIO_GCC_RPMH_SHUB_QDSS_AT_PERF13_DFSR_SRC_DIV_DIV11_5_FVAL                                            0x16
+#define HWIO_GCC_RPMH_SHUB_QDSS_AT_PERF13_DFSR_SRC_DIV_DIV12_FVAL                                              0x17
+#define HWIO_GCC_RPMH_SHUB_QDSS_AT_PERF13_DFSR_SRC_DIV_DIV12_5_FVAL                                            0x18
+#define HWIO_GCC_RPMH_SHUB_QDSS_AT_PERF13_DFSR_SRC_DIV_DIV13_FVAL                                              0x19
+#define HWIO_GCC_RPMH_SHUB_QDSS_AT_PERF13_DFSR_SRC_DIV_DIV13_5_FVAL                                            0x1a
+#define HWIO_GCC_RPMH_SHUB_QDSS_AT_PERF13_DFSR_SRC_DIV_DIV14_FVAL                                              0x1b
+#define HWIO_GCC_RPMH_SHUB_QDSS_AT_PERF13_DFSR_SRC_DIV_DIV14_5_FVAL                                            0x1c
+#define HWIO_GCC_RPMH_SHUB_QDSS_AT_PERF13_DFSR_SRC_DIV_DIV15_FVAL                                              0x1d
+#define HWIO_GCC_RPMH_SHUB_QDSS_AT_PERF13_DFSR_SRC_DIV_DIV15_5_FVAL                                            0x1e
+#define HWIO_GCC_RPMH_SHUB_QDSS_AT_PERF13_DFSR_SRC_DIV_DIV16_FVAL                                              0x1f
+
+#define HWIO_GCC_RPMH_SHUB_QDSS_AT_PERF14_DFSR_ADDR                                                      (GCC_CLK_CTL_REG_REG_BASE      + 0x00006420)
+#define HWIO_GCC_RPMH_SHUB_QDSS_AT_PERF14_DFSR_PHYS                                                      (GCC_CLK_CTL_REG_REG_BASE_PHYS + 0x00006420)
+#define HWIO_GCC_RPMH_SHUB_QDSS_AT_PERF14_DFSR_OFFS                                                      (GCC_CLK_CTL_REG_REG_BASE_OFFS + 0x00006420)
+#define HWIO_GCC_RPMH_SHUB_QDSS_AT_PERF14_DFSR_RMSK                                                           0x71f
+#define HWIO_GCC_RPMH_SHUB_QDSS_AT_PERF14_DFSR_ATTR                                                             0x3
+#define HWIO_GCC_RPMH_SHUB_QDSS_AT_PERF14_DFSR_IN          \
+        in_dword_masked(HWIO_GCC_RPMH_SHUB_QDSS_AT_PERF14_DFSR_ADDR, HWIO_GCC_RPMH_SHUB_QDSS_AT_PERF14_DFSR_RMSK)
+#define HWIO_GCC_RPMH_SHUB_QDSS_AT_PERF14_DFSR_INM(m)      \
+        in_dword_masked(HWIO_GCC_RPMH_SHUB_QDSS_AT_PERF14_DFSR_ADDR, m)
+#define HWIO_GCC_RPMH_SHUB_QDSS_AT_PERF14_DFSR_OUT(v)      \
+        out_dword(HWIO_GCC_RPMH_SHUB_QDSS_AT_PERF14_DFSR_ADDR,v)
+#define HWIO_GCC_RPMH_SHUB_QDSS_AT_PERF14_DFSR_OUTM(m,v) \
+        out_dword_masked_ns(HWIO_GCC_RPMH_SHUB_QDSS_AT_PERF14_DFSR_ADDR,m,v,HWIO_GCC_RPMH_SHUB_QDSS_AT_PERF14_DFSR_IN)
+#define HWIO_GCC_RPMH_SHUB_QDSS_AT_PERF14_DFSR_SRC_SEL_BMSK                                                   0x700
+#define HWIO_GCC_RPMH_SHUB_QDSS_AT_PERF14_DFSR_SRC_SEL_SHFT                                                     0x8
+#define HWIO_GCC_RPMH_SHUB_QDSS_AT_PERF14_DFSR_SRC_SEL_SRC0_FVAL                                                0x0
+#define HWIO_GCC_RPMH_SHUB_QDSS_AT_PERF14_DFSR_SRC_SEL_SRC1_FVAL                                                0x1
+#define HWIO_GCC_RPMH_SHUB_QDSS_AT_PERF14_DFSR_SRC_SEL_SRC2_FVAL                                                0x2
+#define HWIO_GCC_RPMH_SHUB_QDSS_AT_PERF14_DFSR_SRC_SEL_SRC3_FVAL                                                0x3
+#define HWIO_GCC_RPMH_SHUB_QDSS_AT_PERF14_DFSR_SRC_SEL_SRC4_FVAL                                                0x4
+#define HWIO_GCC_RPMH_SHUB_QDSS_AT_PERF14_DFSR_SRC_SEL_SRC5_FVAL                                                0x5
+#define HWIO_GCC_RPMH_SHUB_QDSS_AT_PERF14_DFSR_SRC_SEL_SRC6_FVAL                                                0x6
+#define HWIO_GCC_RPMH_SHUB_QDSS_AT_PERF14_DFSR_SRC_SEL_SRC7_FVAL                                                0x7
+#define HWIO_GCC_RPMH_SHUB_QDSS_AT_PERF14_DFSR_SRC_DIV_BMSK                                                    0x1f
+#define HWIO_GCC_RPMH_SHUB_QDSS_AT_PERF14_DFSR_SRC_DIV_SHFT                                                     0x0
+#define HWIO_GCC_RPMH_SHUB_QDSS_AT_PERF14_DFSR_SRC_DIV_BYPASS_FVAL                                              0x0
+#define HWIO_GCC_RPMH_SHUB_QDSS_AT_PERF14_DFSR_SRC_DIV_DIV1_FVAL                                                0x1
+#define HWIO_GCC_RPMH_SHUB_QDSS_AT_PERF14_DFSR_SRC_DIV_DIV1_5_FVAL                                              0x2
+#define HWIO_GCC_RPMH_SHUB_QDSS_AT_PERF14_DFSR_SRC_DIV_DIV2_FVAL                                                0x3
+#define HWIO_GCC_RPMH_SHUB_QDSS_AT_PERF14_DFSR_SRC_DIV_DIV2_5_FVAL                                              0x4
+#define HWIO_GCC_RPMH_SHUB_QDSS_AT_PERF14_DFSR_SRC_DIV_DIV3_FVAL                                                0x5
+#define HWIO_GCC_RPMH_SHUB_QDSS_AT_PERF14_DFSR_SRC_DIV_DIV3_5_FVAL                                              0x6
+#define HWIO_GCC_RPMH_SHUB_QDSS_AT_PERF14_DFSR_SRC_DIV_DIV4_FVAL                                                0x7
+#define HWIO_GCC_RPMH_SHUB_QDSS_AT_PERF14_DFSR_SRC_DIV_DIV4_5_FVAL                                              0x8
+#define HWIO_GCC_RPMH_SHUB_QDSS_AT_PERF14_DFSR_SRC_DIV_DIV5_FVAL                                                0x9
+#define HWIO_GCC_RPMH_SHUB_QDSS_AT_PERF14_DFSR_SRC_DIV_DIV5_5_FVAL                                              0xa
+#define HWIO_GCC_RPMH_SHUB_QDSS_AT_PERF14_DFSR_SRC_DIV_DIV6_FVAL                                                0xb
+#define HWIO_GCC_RPMH_SHUB_QDSS_AT_PERF14_DFSR_SRC_DIV_DIV6_5_FVAL                                              0xc
+#define HWIO_GCC_RPMH_SHUB_QDSS_AT_PERF14_DFSR_SRC_DIV_DIV7_FVAL                                                0xd
+#define HWIO_GCC_RPMH_SHUB_QDSS_AT_PERF14_DFSR_SRC_DIV_DIV7_5_FVAL                                              0xe
+#define HWIO_GCC_RPMH_SHUB_QDSS_AT_PERF14_DFSR_SRC_DIV_DIV8_FVAL                                                0xf
+#define HWIO_GCC_RPMH_SHUB_QDSS_AT_PERF14_DFSR_SRC_DIV_DIV8_5_FVAL                                             0x10
+#define HWIO_GCC_RPMH_SHUB_QDSS_AT_PERF14_DFSR_SRC_DIV_DIV9_FVAL                                               0x11
+#define HWIO_GCC_RPMH_SHUB_QDSS_AT_PERF14_DFSR_SRC_DIV_DIV9_5_FVAL                                             0x12
+#define HWIO_GCC_RPMH_SHUB_QDSS_AT_PERF14_DFSR_SRC_DIV_DIV10_FVAL                                              0x13
+#define HWIO_GCC_RPMH_SHUB_QDSS_AT_PERF14_DFSR_SRC_DIV_DIV10_5_FVAL                                            0x14
+#define HWIO_GCC_RPMH_SHUB_QDSS_AT_PERF14_DFSR_SRC_DIV_DIV11_FVAL                                              0x15
+#define HWIO_GCC_RPMH_SHUB_QDSS_AT_PERF14_DFSR_SRC_DIV_DIV11_5_FVAL                                            0x16
+#define HWIO_GCC_RPMH_SHUB_QDSS_AT_PERF14_DFSR_SRC_DIV_DIV12_FVAL                                              0x17
+#define HWIO_GCC_RPMH_SHUB_QDSS_AT_PERF14_DFSR_SRC_DIV_DIV12_5_FVAL                                            0x18
+#define HWIO_GCC_RPMH_SHUB_QDSS_AT_PERF14_DFSR_SRC_DIV_DIV13_FVAL                                              0x19
+#define HWIO_GCC_RPMH_SHUB_QDSS_AT_PERF14_DFSR_SRC_DIV_DIV13_5_FVAL                                            0x1a
+#define HWIO_GCC_RPMH_SHUB_QDSS_AT_PERF14_DFSR_SRC_DIV_DIV14_FVAL                                              0x1b
+#define HWIO_GCC_RPMH_SHUB_QDSS_AT_PERF14_DFSR_SRC_DIV_DIV14_5_FVAL                                            0x1c
+#define HWIO_GCC_RPMH_SHUB_QDSS_AT_PERF14_DFSR_SRC_DIV_DIV15_FVAL                                              0x1d
+#define HWIO_GCC_RPMH_SHUB_QDSS_AT_PERF14_DFSR_SRC_DIV_DIV15_5_FVAL                                            0x1e
+#define HWIO_GCC_RPMH_SHUB_QDSS_AT_PERF14_DFSR_SRC_DIV_DIV16_FVAL                                              0x1f
+
+#define HWIO_GCC_RPMH_SHUB_QDSS_AT_PERF15_DFSR_ADDR                                                      (GCC_CLK_CTL_REG_REG_BASE      + 0x00006424)
+#define HWIO_GCC_RPMH_SHUB_QDSS_AT_PERF15_DFSR_PHYS                                                      (GCC_CLK_CTL_REG_REG_BASE_PHYS + 0x00006424)
+#define HWIO_GCC_RPMH_SHUB_QDSS_AT_PERF15_DFSR_OFFS                                                      (GCC_CLK_CTL_REG_REG_BASE_OFFS + 0x00006424)
+#define HWIO_GCC_RPMH_SHUB_QDSS_AT_PERF15_DFSR_RMSK                                                           0x71f
+#define HWIO_GCC_RPMH_SHUB_QDSS_AT_PERF15_DFSR_ATTR                                                             0x3
+#define HWIO_GCC_RPMH_SHUB_QDSS_AT_PERF15_DFSR_IN          \
+        in_dword_masked(HWIO_GCC_RPMH_SHUB_QDSS_AT_PERF15_DFSR_ADDR, HWIO_GCC_RPMH_SHUB_QDSS_AT_PERF15_DFSR_RMSK)
+#define HWIO_GCC_RPMH_SHUB_QDSS_AT_PERF15_DFSR_INM(m)      \
+        in_dword_masked(HWIO_GCC_RPMH_SHUB_QDSS_AT_PERF15_DFSR_ADDR, m)
+#define HWIO_GCC_RPMH_SHUB_QDSS_AT_PERF15_DFSR_OUT(v)      \
+        out_dword(HWIO_GCC_RPMH_SHUB_QDSS_AT_PERF15_DFSR_ADDR,v)
+#define HWIO_GCC_RPMH_SHUB_QDSS_AT_PERF15_DFSR_OUTM(m,v) \
+        out_dword_masked_ns(HWIO_GCC_RPMH_SHUB_QDSS_AT_PERF15_DFSR_ADDR,m,v,HWIO_GCC_RPMH_SHUB_QDSS_AT_PERF15_DFSR_IN)
+#define HWIO_GCC_RPMH_SHUB_QDSS_AT_PERF15_DFSR_SRC_SEL_BMSK                                                   0x700
+#define HWIO_GCC_RPMH_SHUB_QDSS_AT_PERF15_DFSR_SRC_SEL_SHFT                                                     0x8
+#define HWIO_GCC_RPMH_SHUB_QDSS_AT_PERF15_DFSR_SRC_SEL_SRC0_FVAL                                                0x0
+#define HWIO_GCC_RPMH_SHUB_QDSS_AT_PERF15_DFSR_SRC_SEL_SRC1_FVAL                                                0x1
+#define HWIO_GCC_RPMH_SHUB_QDSS_AT_PERF15_DFSR_SRC_SEL_SRC2_FVAL                                                0x2
+#define HWIO_GCC_RPMH_SHUB_QDSS_AT_PERF15_DFSR_SRC_SEL_SRC3_FVAL                                                0x3
+#define HWIO_GCC_RPMH_SHUB_QDSS_AT_PERF15_DFSR_SRC_SEL_SRC4_FVAL                                                0x4
+#define HWIO_GCC_RPMH_SHUB_QDSS_AT_PERF15_DFSR_SRC_SEL_SRC5_FVAL                                                0x5
+#define HWIO_GCC_RPMH_SHUB_QDSS_AT_PERF15_DFSR_SRC_SEL_SRC6_FVAL                                                0x6
+#define HWIO_GCC_RPMH_SHUB_QDSS_AT_PERF15_DFSR_SRC_SEL_SRC7_FVAL                                                0x7
+#define HWIO_GCC_RPMH_SHUB_QDSS_AT_PERF15_DFSR_SRC_DIV_BMSK                                                    0x1f
+#define HWIO_GCC_RPMH_SHUB_QDSS_AT_PERF15_DFSR_SRC_DIV_SHFT                                                     0x0
+#define HWIO_GCC_RPMH_SHUB_QDSS_AT_PERF15_DFSR_SRC_DIV_BYPASS_FVAL                                              0x0
+#define HWIO_GCC_RPMH_SHUB_QDSS_AT_PERF15_DFSR_SRC_DIV_DIV1_FVAL                                                0x1
+#define HWIO_GCC_RPMH_SHUB_QDSS_AT_PERF15_DFSR_SRC_DIV_DIV1_5_FVAL                                              0x2
+#define HWIO_GCC_RPMH_SHUB_QDSS_AT_PERF15_DFSR_SRC_DIV_DIV2_FVAL                                                0x3
+#define HWIO_GCC_RPMH_SHUB_QDSS_AT_PERF15_DFSR_SRC_DIV_DIV2_5_FVAL                                              0x4
+#define HWIO_GCC_RPMH_SHUB_QDSS_AT_PERF15_DFSR_SRC_DIV_DIV3_FVAL                                                0x5
+#define HWIO_GCC_RPMH_SHUB_QDSS_AT_PERF15_DFSR_SRC_DIV_DIV3_5_FVAL                                              0x6
+#define HWIO_GCC_RPMH_SHUB_QDSS_AT_PERF15_DFSR_SRC_DIV_DIV4_FVAL                                                0x7
+#define HWIO_GCC_RPMH_SHUB_QDSS_AT_PERF15_DFSR_SRC_DIV_DIV4_5_FVAL                                              0x8
+#define HWIO_GCC_RPMH_SHUB_QDSS_AT_PERF15_DFSR_SRC_DIV_DIV5_FVAL                                                0x9
+#define HWIO_GCC_RPMH_SHUB_QDSS_AT_PERF15_DFSR_SRC_DIV_DIV5_5_FVAL                                              0xa
+#define HWIO_GCC_RPMH_SHUB_QDSS_AT_PERF15_DFSR_SRC_DIV_DIV6_FVAL                                                0xb
+#define HWIO_GCC_RPMH_SHUB_QDSS_AT_PERF15_DFSR_SRC_DIV_DIV6_5_FVAL                                              0xc
+#define HWIO_GCC_RPMH_SHUB_QDSS_AT_PERF15_DFSR_SRC_DIV_DIV7_FVAL                                                0xd
+#define HWIO_GCC_RPMH_SHUB_QDSS_AT_PERF15_DFSR_SRC_DIV_DIV7_5_FVAL                                              0xe
+#define HWIO_GCC_RPMH_SHUB_QDSS_AT_PERF15_DFSR_SRC_DIV_DIV8_FVAL                                                0xf
+#define HWIO_GCC_RPMH_SHUB_QDSS_AT_PERF15_DFSR_SRC_DIV_DIV8_5_FVAL                                             0x10
+#define HWIO_GCC_RPMH_SHUB_QDSS_AT_PERF15_DFSR_SRC_DIV_DIV9_FVAL                                               0x11
+#define HWIO_GCC_RPMH_SHUB_QDSS_AT_PERF15_DFSR_SRC_DIV_DIV9_5_FVAL                                             0x12
+#define HWIO_GCC_RPMH_SHUB_QDSS_AT_PERF15_DFSR_SRC_DIV_DIV10_FVAL                                              0x13
+#define HWIO_GCC_RPMH_SHUB_QDSS_AT_PERF15_DFSR_SRC_DIV_DIV10_5_FVAL                                            0x14
+#define HWIO_GCC_RPMH_SHUB_QDSS_AT_PERF15_DFSR_SRC_DIV_DIV11_FVAL                                              0x15
+#define HWIO_GCC_RPMH_SHUB_QDSS_AT_PERF15_DFSR_SRC_DIV_DIV11_5_FVAL                                            0x16
+#define HWIO_GCC_RPMH_SHUB_QDSS_AT_PERF15_DFSR_SRC_DIV_DIV12_FVAL                                              0x17
+#define HWIO_GCC_RPMH_SHUB_QDSS_AT_PERF15_DFSR_SRC_DIV_DIV12_5_FVAL                                            0x18
+#define HWIO_GCC_RPMH_SHUB_QDSS_AT_PERF15_DFSR_SRC_DIV_DIV13_FVAL                                              0x19
+#define HWIO_GCC_RPMH_SHUB_QDSS_AT_PERF15_DFSR_SRC_DIV_DIV13_5_FVAL                                            0x1a
+#define HWIO_GCC_RPMH_SHUB_QDSS_AT_PERF15_DFSR_SRC_DIV_DIV14_FVAL                                              0x1b
+#define HWIO_GCC_RPMH_SHUB_QDSS_AT_PERF15_DFSR_SRC_DIV_DIV14_5_FVAL                                            0x1c
+#define HWIO_GCC_RPMH_SHUB_QDSS_AT_PERF15_DFSR_SRC_DIV_DIV15_FVAL                                              0x1d
+#define HWIO_GCC_RPMH_SHUB_QDSS_AT_PERF15_DFSR_SRC_DIV_DIV15_5_FVAL                                            0x1e
+#define HWIO_GCC_RPMH_SHUB_QDSS_AT_PERF15_DFSR_SRC_DIV_DIV16_FVAL                                              0x1f
+
+#define HWIO_GCC_QDSS_AT_CMD_RCGR_ADDR                                                                   (GCC_CLK_CTL_REG_REG_BASE      + 0x000063cc)
+#define HWIO_GCC_QDSS_AT_CMD_RCGR_PHYS                                                                   (GCC_CLK_CTL_REG_REG_BASE_PHYS + 0x000063cc)
+#define HWIO_GCC_QDSS_AT_CMD_RCGR_OFFS                                                                   (GCC_CLK_CTL_REG_REG_BASE_OFFS + 0x000063cc)
+#define HWIO_GCC_QDSS_AT_CMD_RCGR_RMSK                                                                   0x80000013
+#define HWIO_GCC_QDSS_AT_CMD_RCGR_ATTR                                                                          0x3
+#define HWIO_GCC_QDSS_AT_CMD_RCGR_IN          \
+        in_dword_masked(HWIO_GCC_QDSS_AT_CMD_RCGR_ADDR, HWIO_GCC_QDSS_AT_CMD_RCGR_RMSK)
+#define HWIO_GCC_QDSS_AT_CMD_RCGR_INM(m)      \
+        in_dword_masked(HWIO_GCC_QDSS_AT_CMD_RCGR_ADDR, m)
+#define HWIO_GCC_QDSS_AT_CMD_RCGR_OUT(v)      \
+        out_dword(HWIO_GCC_QDSS_AT_CMD_RCGR_ADDR,v)
+#define HWIO_GCC_QDSS_AT_CMD_RCGR_OUTM(m,v) \
+        out_dword_masked_ns(HWIO_GCC_QDSS_AT_CMD_RCGR_ADDR,m,v,HWIO_GCC_QDSS_AT_CMD_RCGR_IN)
+#define HWIO_GCC_QDSS_AT_CMD_RCGR_ROOT_OFF_BMSK                                                          0x80000000
+#define HWIO_GCC_QDSS_AT_CMD_RCGR_ROOT_OFF_SHFT                                                                0x1f
+#define HWIO_GCC_QDSS_AT_CMD_RCGR_DIRTY_CFG_RCGR_BMSK                                                          0x10
+#define HWIO_GCC_QDSS_AT_CMD_RCGR_DIRTY_CFG_RCGR_SHFT                                                           0x4
+#define HWIO_GCC_QDSS_AT_CMD_RCGR_ROOT_EN_BMSK                                                                  0x2
+#define HWIO_GCC_QDSS_AT_CMD_RCGR_ROOT_EN_SHFT                                                                  0x1
+#define HWIO_GCC_QDSS_AT_CMD_RCGR_ROOT_EN_DISABLE_FVAL                                                          0x0
+#define HWIO_GCC_QDSS_AT_CMD_RCGR_ROOT_EN_ENABLE_FVAL                                                           0x1
+#define HWIO_GCC_QDSS_AT_CMD_RCGR_UPDATE_BMSK                                                                   0x1
+#define HWIO_GCC_QDSS_AT_CMD_RCGR_UPDATE_SHFT                                                                   0x0
+#define HWIO_GCC_QDSS_AT_CMD_RCGR_UPDATE_DISABLE_FVAL                                                           0x0
+#define HWIO_GCC_QDSS_AT_CMD_RCGR_UPDATE_ENABLE_FVAL                                                            0x1
+
+#define HWIO_GCC_QDSS_AT_CFG_RCGR_ADDR                                                                   (GCC_CLK_CTL_REG_REG_BASE      + 0x000063d0)
+#define HWIO_GCC_QDSS_AT_CFG_RCGR_PHYS                                                                   (GCC_CLK_CTL_REG_REG_BASE_PHYS + 0x000063d0)
+#define HWIO_GCC_QDSS_AT_CFG_RCGR_OFFS                                                                   (GCC_CLK_CTL_REG_REG_BASE_OFFS + 0x000063d0)
+#define HWIO_GCC_QDSS_AT_CFG_RCGR_RMSK                                                                     0x11071f
+#define HWIO_GCC_QDSS_AT_CFG_RCGR_ATTR                                                                          0x3
+#define HWIO_GCC_QDSS_AT_CFG_RCGR_IN          \
+        in_dword_masked(HWIO_GCC_QDSS_AT_CFG_RCGR_ADDR, HWIO_GCC_QDSS_AT_CFG_RCGR_RMSK)
+#define HWIO_GCC_QDSS_AT_CFG_RCGR_INM(m)      \
+        in_dword_masked(HWIO_GCC_QDSS_AT_CFG_RCGR_ADDR, m)
+#define HWIO_GCC_QDSS_AT_CFG_RCGR_OUT(v)      \
+        out_dword(HWIO_GCC_QDSS_AT_CFG_RCGR_ADDR,v)
+#define HWIO_GCC_QDSS_AT_CFG_RCGR_OUTM(m,v) \
+        out_dword_masked_ns(HWIO_GCC_QDSS_AT_CFG_RCGR_ADDR,m,v,HWIO_GCC_QDSS_AT_CFG_RCGR_IN)
+#define HWIO_GCC_QDSS_AT_CFG_RCGR_HW_CLK_CONTROL_BMSK                                                      0x100000
+#define HWIO_GCC_QDSS_AT_CFG_RCGR_HW_CLK_CONTROL_SHFT                                                          0x14
+#define HWIO_GCC_QDSS_AT_CFG_RCGR_HW_CLK_CONTROL_DISABLE_FVAL                                                   0x0
+#define HWIO_GCC_QDSS_AT_CFG_RCGR_HW_CLK_CONTROL_ENABLE_FVAL                                                    0x1
+#define HWIO_GCC_QDSS_AT_CFG_RCGR_RCGLITE_DISABLE_BMSK                                                      0x10000
+#define HWIO_GCC_QDSS_AT_CFG_RCGR_RCGLITE_DISABLE_SHFT                                                         0x10
+#define HWIO_GCC_QDSS_AT_CFG_RCGR_RCGLITE_DISABLE_RCGLITE_ENABLED_FVAL                                          0x0
+#define HWIO_GCC_QDSS_AT_CFG_RCGR_RCGLITE_DISABLE_RCGLITE_DISABLED_FVAL                                         0x1
+#define HWIO_GCC_QDSS_AT_CFG_RCGR_SRC_SEL_BMSK                                                                0x700
+#define HWIO_GCC_QDSS_AT_CFG_RCGR_SRC_SEL_SHFT                                                                  0x8
+#define HWIO_GCC_QDSS_AT_CFG_RCGR_SRC_SEL_SRC0_FVAL                                                             0x0
+#define HWIO_GCC_QDSS_AT_CFG_RCGR_SRC_SEL_SRC1_FVAL                                                             0x1
+#define HWIO_GCC_QDSS_AT_CFG_RCGR_SRC_SEL_SRC2_FVAL                                                             0x2
+#define HWIO_GCC_QDSS_AT_CFG_RCGR_SRC_SEL_SRC3_FVAL                                                             0x3
+#define HWIO_GCC_QDSS_AT_CFG_RCGR_SRC_SEL_SRC4_FVAL                                                             0x4
+#define HWIO_GCC_QDSS_AT_CFG_RCGR_SRC_SEL_SRC5_FVAL                                                             0x5
+#define HWIO_GCC_QDSS_AT_CFG_RCGR_SRC_SEL_SRC6_FVAL                                                             0x6
+#define HWIO_GCC_QDSS_AT_CFG_RCGR_SRC_SEL_SRC7_FVAL                                                             0x7
+#define HWIO_GCC_QDSS_AT_CFG_RCGR_SRC_DIV_BMSK                                                                 0x1f
+#define HWIO_GCC_QDSS_AT_CFG_RCGR_SRC_DIV_SHFT                                                                  0x0
+#define HWIO_GCC_QDSS_AT_CFG_RCGR_SRC_DIV_BYPASS_FVAL                                                           0x0
+#define HWIO_GCC_QDSS_AT_CFG_RCGR_SRC_DIV_DIV1_FVAL                                                             0x1
+#define HWIO_GCC_QDSS_AT_CFG_RCGR_SRC_DIV_DIV1_5_FVAL                                                           0x2
+#define HWIO_GCC_QDSS_AT_CFG_RCGR_SRC_DIV_DIV2_FVAL                                                             0x3
+#define HWIO_GCC_QDSS_AT_CFG_RCGR_SRC_DIV_DIV2_5_FVAL                                                           0x4
+#define HWIO_GCC_QDSS_AT_CFG_RCGR_SRC_DIV_DIV3_FVAL                                                             0x5
+#define HWIO_GCC_QDSS_AT_CFG_RCGR_SRC_DIV_DIV3_5_FVAL                                                           0x6
+#define HWIO_GCC_QDSS_AT_CFG_RCGR_SRC_DIV_DIV4_FVAL                                                             0x7
+#define HWIO_GCC_QDSS_AT_CFG_RCGR_SRC_DIV_DIV4_5_FVAL                                                           0x8
+#define HWIO_GCC_QDSS_AT_CFG_RCGR_SRC_DIV_DIV5_FVAL                                                             0x9
+#define HWIO_GCC_QDSS_AT_CFG_RCGR_SRC_DIV_DIV5_5_FVAL                                                           0xa
+#define HWIO_GCC_QDSS_AT_CFG_RCGR_SRC_DIV_DIV6_FVAL                                                             0xb
+#define HWIO_GCC_QDSS_AT_CFG_RCGR_SRC_DIV_DIV6_5_FVAL                                                           0xc
+#define HWIO_GCC_QDSS_AT_CFG_RCGR_SRC_DIV_DIV7_FVAL                                                             0xd
+#define HWIO_GCC_QDSS_AT_CFG_RCGR_SRC_DIV_DIV7_5_FVAL                                                           0xe
+#define HWIO_GCC_QDSS_AT_CFG_RCGR_SRC_DIV_DIV8_FVAL                                                             0xf
+#define HWIO_GCC_QDSS_AT_CFG_RCGR_SRC_DIV_DIV8_5_FVAL                                                          0x10
+#define HWIO_GCC_QDSS_AT_CFG_RCGR_SRC_DIV_DIV9_FVAL                                                            0x11
+#define HWIO_GCC_QDSS_AT_CFG_RCGR_SRC_DIV_DIV9_5_FVAL                                                          0x12
+#define HWIO_GCC_QDSS_AT_CFG_RCGR_SRC_DIV_DIV10_FVAL                                                           0x13
+#define HWIO_GCC_QDSS_AT_CFG_RCGR_SRC_DIV_DIV10_5_FVAL                                                         0x14
+#define HWIO_GCC_QDSS_AT_CFG_RCGR_SRC_DIV_DIV11_FVAL                                                           0x15
+#define HWIO_GCC_QDSS_AT_CFG_RCGR_SRC_DIV_DIV11_5_FVAL                                                         0x16
+#define HWIO_GCC_QDSS_AT_CFG_RCGR_SRC_DIV_DIV12_FVAL                                                           0x17
+#define HWIO_GCC_QDSS_AT_CFG_RCGR_SRC_DIV_DIV12_5_FVAL                                                         0x18
+#define HWIO_GCC_QDSS_AT_CFG_RCGR_SRC_DIV_DIV13_FVAL                                                           0x19
+#define HWIO_GCC_QDSS_AT_CFG_RCGR_SRC_DIV_DIV13_5_FVAL                                                         0x1a
+#define HWIO_GCC_QDSS_AT_CFG_RCGR_SRC_DIV_DIV14_FVAL                                                           0x1b
+#define HWIO_GCC_QDSS_AT_CFG_RCGR_SRC_DIV_DIV14_5_FVAL                                                         0x1c
+#define HWIO_GCC_QDSS_AT_CFG_RCGR_SRC_DIV_DIV15_FVAL                                                           0x1d
+#define HWIO_GCC_QDSS_AT_CFG_RCGR_SRC_DIV_DIV15_5_FVAL                                                         0x1e
+#define HWIO_GCC_QDSS_AT_CFG_RCGR_SRC_DIV_DIV16_FVAL                                                           0x1f
+
+#define HWIO_GCC_USB30_BCR_ADDR                                                                          (GCC_CLK_CTL_REG_REG_BASE      + 0x00007000)
+#define HWIO_GCC_USB30_BCR_PHYS                                                                          (GCC_CLK_CTL_REG_REG_BASE_PHYS + 0x00007000)
+#define HWIO_GCC_USB30_BCR_OFFS                                                                          (GCC_CLK_CTL_REG_REG_BASE_OFFS + 0x00007000)
+#define HWIO_GCC_USB30_BCR_RMSK                                                                                 0x1
+#define HWIO_GCC_USB30_BCR_ATTR                                                                                 0x3
+#define HWIO_GCC_USB30_BCR_IN          \
+        in_dword_masked(HWIO_GCC_USB30_BCR_ADDR, HWIO_GCC_USB30_BCR_RMSK)
+#define HWIO_GCC_USB30_BCR_INM(m)      \
+        in_dword_masked(HWIO_GCC_USB30_BCR_ADDR, m)
+#define HWIO_GCC_USB30_BCR_OUT(v)      \
+        out_dword(HWIO_GCC_USB30_BCR_ADDR,v)
+#define HWIO_GCC_USB30_BCR_OUTM(m,v) \
+        out_dword_masked_ns(HWIO_GCC_USB30_BCR_ADDR,m,v,HWIO_GCC_USB30_BCR_IN)
+#define HWIO_GCC_USB30_BCR_BLK_ARES_BMSK                                                                        0x1
+#define HWIO_GCC_USB30_BCR_BLK_ARES_SHFT                                                                        0x0
+#define HWIO_GCC_USB30_BCR_BLK_ARES_DISABLE_FVAL                                                                0x0
+#define HWIO_GCC_USB30_BCR_BLK_ARES_ENABLE_FVAL                                                                 0x1
+
+#define HWIO_GCC_USB30_GDSCR_ADDR                                                                        (GCC_CLK_CTL_REG_REG_BASE      + 0x00007004)
+#define HWIO_GCC_USB30_GDSCR_PHYS                                                                        (GCC_CLK_CTL_REG_REG_BASE_PHYS + 0x00007004)
+#define HWIO_GCC_USB30_GDSCR_OFFS                                                                        (GCC_CLK_CTL_REG_REG_BASE_OFFS + 0x00007004)
+#define HWIO_GCC_USB30_GDSCR_RMSK                                                                        0xf8ffffff
+#define HWIO_GCC_USB30_GDSCR_ATTR                                                                               0x3
+#define HWIO_GCC_USB30_GDSCR_IN          \
+        in_dword_masked(HWIO_GCC_USB30_GDSCR_ADDR, HWIO_GCC_USB30_GDSCR_RMSK)
+#define HWIO_GCC_USB30_GDSCR_INM(m)      \
+        in_dword_masked(HWIO_GCC_USB30_GDSCR_ADDR, m)
+#define HWIO_GCC_USB30_GDSCR_OUT(v)      \
+        out_dword(HWIO_GCC_USB30_GDSCR_ADDR,v)
+#define HWIO_GCC_USB30_GDSCR_OUTM(m,v) \
+        out_dword_masked_ns(HWIO_GCC_USB30_GDSCR_ADDR,m,v,HWIO_GCC_USB30_GDSCR_IN)
+#define HWIO_GCC_USB30_GDSCR_PWR_ON_BMSK                                                                 0x80000000
+#define HWIO_GCC_USB30_GDSCR_PWR_ON_SHFT                                                                       0x1f
+#define HWIO_GCC_USB30_GDSCR_GDSC_STATE_BMSK                                                             0x78000000
+#define HWIO_GCC_USB30_GDSCR_GDSC_STATE_SHFT                                                                   0x1b
+#define HWIO_GCC_USB30_GDSCR_EN_REST_WAIT_BMSK                                                             0xf00000
+#define HWIO_GCC_USB30_GDSCR_EN_REST_WAIT_SHFT                                                                 0x14
+#define HWIO_GCC_USB30_GDSCR_EN_FEW_WAIT_BMSK                                                               0xf0000
+#define HWIO_GCC_USB30_GDSCR_EN_FEW_WAIT_SHFT                                                                  0x10
+#define HWIO_GCC_USB30_GDSCR_CLK_DIS_WAIT_BMSK                                                               0xf000
+#define HWIO_GCC_USB30_GDSCR_CLK_DIS_WAIT_SHFT                                                                  0xc
+#define HWIO_GCC_USB30_GDSCR_RETAIN_FF_ENABLE_BMSK                                                            0x800
+#define HWIO_GCC_USB30_GDSCR_RETAIN_FF_ENABLE_SHFT                                                              0xb
+#define HWIO_GCC_USB30_GDSCR_RETAIN_FF_ENABLE_DISABLE_FVAL                                                      0x0
+#define HWIO_GCC_USB30_GDSCR_RETAIN_FF_ENABLE_ENABLE_FVAL                                                       0x1
+#define HWIO_GCC_USB30_GDSCR_RESTORE_BMSK                                                                     0x400
+#define HWIO_GCC_USB30_GDSCR_RESTORE_SHFT                                                                       0xa
+#define HWIO_GCC_USB30_GDSCR_RESTORE_DISABLE_FVAL                                                               0x0
+#define HWIO_GCC_USB30_GDSCR_RESTORE_ENABLE_FVAL                                                                0x1
+#define HWIO_GCC_USB30_GDSCR_SAVE_BMSK                                                                        0x200
+#define HWIO_GCC_USB30_GDSCR_SAVE_SHFT                                                                          0x9
+#define HWIO_GCC_USB30_GDSCR_SAVE_DISABLE_FVAL                                                                  0x0
+#define HWIO_GCC_USB30_GDSCR_SAVE_ENABLE_FVAL                                                                   0x1
+#define HWIO_GCC_USB30_GDSCR_RETAIN_BMSK                                                                      0x100
+#define HWIO_GCC_USB30_GDSCR_RETAIN_SHFT                                                                        0x8
+#define HWIO_GCC_USB30_GDSCR_RETAIN_DISABLE_FVAL                                                                0x0
+#define HWIO_GCC_USB30_GDSCR_RETAIN_ENABLE_FVAL                                                                 0x1
+#define HWIO_GCC_USB30_GDSCR_EN_REST_BMSK                                                                      0x80
+#define HWIO_GCC_USB30_GDSCR_EN_REST_SHFT                                                                       0x7
+#define HWIO_GCC_USB30_GDSCR_EN_REST_DISABLE_FVAL                                                               0x0
+#define HWIO_GCC_USB30_GDSCR_EN_REST_ENABLE_FVAL                                                                0x1
+#define HWIO_GCC_USB30_GDSCR_EN_FEW_BMSK                                                                       0x40
+#define HWIO_GCC_USB30_GDSCR_EN_FEW_SHFT                                                                        0x6
+#define HWIO_GCC_USB30_GDSCR_EN_FEW_DISABLE_FVAL                                                                0x0
+#define HWIO_GCC_USB30_GDSCR_EN_FEW_ENABLE_FVAL                                                                 0x1
+#define HWIO_GCC_USB30_GDSCR_CLAMP_IO_BMSK                                                                     0x20
+#define HWIO_GCC_USB30_GDSCR_CLAMP_IO_SHFT                                                                      0x5
+#define HWIO_GCC_USB30_GDSCR_CLAMP_IO_DISABLE_FVAL                                                              0x0
+#define HWIO_GCC_USB30_GDSCR_CLAMP_IO_ENABLE_FVAL                                                               0x1
+#define HWIO_GCC_USB30_GDSCR_CLK_DISABLE_BMSK                                                                  0x10
+#define HWIO_GCC_USB30_GDSCR_CLK_DISABLE_SHFT                                                                   0x4
+#define HWIO_GCC_USB30_GDSCR_CLK_DISABLE_CLK_NOT_DISABLE_FVAL                                                   0x0
+#define HWIO_GCC_USB30_GDSCR_CLK_DISABLE_CLK_IS_DISABLE_FVAL                                                    0x1
+#define HWIO_GCC_USB30_GDSCR_PD_ARES_BMSK                                                                       0x8
+#define HWIO_GCC_USB30_GDSCR_PD_ARES_SHFT                                                                       0x3
+#define HWIO_GCC_USB30_GDSCR_PD_ARES_NO_RESET_FVAL                                                              0x0
+#define HWIO_GCC_USB30_GDSCR_PD_ARES_RESET_FVAL                                                                 0x1
+#define HWIO_GCC_USB30_GDSCR_SW_OVERRIDE_BMSK                                                                   0x4
+#define HWIO_GCC_USB30_GDSCR_SW_OVERRIDE_SHFT                                                                   0x2
+#define HWIO_GCC_USB30_GDSCR_SW_OVERRIDE_DISABLE_FVAL                                                           0x0
+#define HWIO_GCC_USB30_GDSCR_SW_OVERRIDE_ENABLE_FVAL                                                            0x1
+#define HWIO_GCC_USB30_GDSCR_HW_CONTROL_BMSK                                                                    0x2
+#define HWIO_GCC_USB30_GDSCR_HW_CONTROL_SHFT                                                                    0x1
+#define HWIO_GCC_USB30_GDSCR_HW_CONTROL_DISABLE_FVAL                                                            0x0
+#define HWIO_GCC_USB30_GDSCR_HW_CONTROL_ENABLE_FVAL                                                             0x1
+#define HWIO_GCC_USB30_GDSCR_SW_COLLAPSE_BMSK                                                                   0x1
+#define HWIO_GCC_USB30_GDSCR_SW_COLLAPSE_SHFT                                                                   0x0
+#define HWIO_GCC_USB30_GDSCR_SW_COLLAPSE_DISABLE_FVAL                                                           0x0
+#define HWIO_GCC_USB30_GDSCR_SW_COLLAPSE_ENABLE_FVAL                                                            0x1
+
+#define HWIO_GCC_USB30_CFG_GDSCR_ADDR                                                                    (GCC_CLK_CTL_REG_REG_BASE      + 0x00007008)
+#define HWIO_GCC_USB30_CFG_GDSCR_PHYS                                                                    (GCC_CLK_CTL_REG_REG_BASE_PHYS + 0x00007008)
+#define HWIO_GCC_USB30_CFG_GDSCR_OFFS                                                                    (GCC_CLK_CTL_REG_REG_BASE_OFFS + 0x00007008)
+#define HWIO_GCC_USB30_CFG_GDSCR_RMSK                                                                     0x3ffffff
+#define HWIO_GCC_USB30_CFG_GDSCR_ATTR                                                                           0x3
+#define HWIO_GCC_USB30_CFG_GDSCR_IN          \
+        in_dword_masked(HWIO_GCC_USB30_CFG_GDSCR_ADDR, HWIO_GCC_USB30_CFG_GDSCR_RMSK)
+#define HWIO_GCC_USB30_CFG_GDSCR_INM(m)      \
+        in_dword_masked(HWIO_GCC_USB30_CFG_GDSCR_ADDR, m)
+#define HWIO_GCC_USB30_CFG_GDSCR_OUT(v)      \
+        out_dword(HWIO_GCC_USB30_CFG_GDSCR_ADDR,v)
+#define HWIO_GCC_USB30_CFG_GDSCR_OUTM(m,v) \
+        out_dword_masked_ns(HWIO_GCC_USB30_CFG_GDSCR_ADDR,m,v,HWIO_GCC_USB30_CFG_GDSCR_IN)
+#define HWIO_GCC_USB30_CFG_GDSCR_GDSC_PWR_DWN_START_BMSK                                                  0x2000000
+#define HWIO_GCC_USB30_CFG_GDSCR_GDSC_PWR_DWN_START_SHFT                                                       0x19
+#define HWIO_GCC_USB30_CFG_GDSCR_GDSC_PWR_UP_START_BMSK                                                   0x1000000
+#define HWIO_GCC_USB30_CFG_GDSCR_GDSC_PWR_UP_START_SHFT                                                        0x18
+#define HWIO_GCC_USB30_CFG_GDSCR_GDSC_CFG_FSM_STATE_STATUS_BMSK                                            0xf00000
+#define HWIO_GCC_USB30_CFG_GDSCR_GDSC_CFG_FSM_STATE_STATUS_SHFT                                                0x14
+#define HWIO_GCC_USB30_CFG_GDSCR_GDSC_MEM_PWR_ACK_STATUS_BMSK                                               0x80000
+#define HWIO_GCC_USB30_CFG_GDSCR_GDSC_MEM_PWR_ACK_STATUS_SHFT                                                  0x13
+#define HWIO_GCC_USB30_CFG_GDSCR_GDSC_ENR_ACK_STATUS_BMSK                                                   0x40000
+#define HWIO_GCC_USB30_CFG_GDSCR_GDSC_ENR_ACK_STATUS_SHFT                                                      0x12
+#define HWIO_GCC_USB30_CFG_GDSCR_GDSC_ENF_ACK_STATUS_BMSK                                                   0x20000
+#define HWIO_GCC_USB30_CFG_GDSCR_GDSC_ENF_ACK_STATUS_SHFT                                                      0x11
+#define HWIO_GCC_USB30_CFG_GDSCR_GDSC_POWER_UP_COMPLETE_BMSK                                                0x10000
+#define HWIO_GCC_USB30_CFG_GDSCR_GDSC_POWER_UP_COMPLETE_SHFT                                                   0x10
+#define HWIO_GCC_USB30_CFG_GDSCR_GDSC_POWER_DOWN_COMPLETE_BMSK                                               0x8000
+#define HWIO_GCC_USB30_CFG_GDSCR_GDSC_POWER_DOWN_COMPLETE_SHFT                                                  0xf
+#define HWIO_GCC_USB30_CFG_GDSCR_SOFTWARE_CONTROL_OVERRIDE_BMSK                                              0x7800
+#define HWIO_GCC_USB30_CFG_GDSCR_SOFTWARE_CONTROL_OVERRIDE_SHFT                                                 0xb
+#define HWIO_GCC_USB30_CFG_GDSCR_GDSC_HANDSHAKE_DIS_BMSK                                                      0x400
+#define HWIO_GCC_USB30_CFG_GDSCR_GDSC_HANDSHAKE_DIS_SHFT                                                        0xa
+#define HWIO_GCC_USB30_CFG_GDSCR_GDSC_MEM_PERI_FORCE_IN_SW_BMSK                                               0x200
+#define HWIO_GCC_USB30_CFG_GDSCR_GDSC_MEM_PERI_FORCE_IN_SW_SHFT                                                 0x9
+#define HWIO_GCC_USB30_CFG_GDSCR_GDSC_MEM_CORE_FORCE_IN_SW_BMSK                                               0x100
+#define HWIO_GCC_USB30_CFG_GDSCR_GDSC_MEM_CORE_FORCE_IN_SW_SHFT                                                 0x8
+#define HWIO_GCC_USB30_CFG_GDSCR_GDSC_PHASE_RESET_EN_SW_BMSK                                                   0x80
+#define HWIO_GCC_USB30_CFG_GDSCR_GDSC_PHASE_RESET_EN_SW_SHFT                                                    0x7
+#define HWIO_GCC_USB30_CFG_GDSCR_GDSC_PHASE_RESET_DELAY_COUNT_SW_BMSK                                          0x60
+#define HWIO_GCC_USB30_CFG_GDSCR_GDSC_PHASE_RESET_DELAY_COUNT_SW_SHFT                                           0x5
+#define HWIO_GCC_USB30_CFG_GDSCR_GDSC_PSCBC_PWR_DWN_SW_BMSK                                                    0x10
+#define HWIO_GCC_USB30_CFG_GDSCR_GDSC_PSCBC_PWR_DWN_SW_SHFT                                                     0x4
+#define HWIO_GCC_USB30_CFG_GDSCR_UNCLAMP_IO_SOFTWARE_OVERRIDE_BMSK                                              0x8
+#define HWIO_GCC_USB30_CFG_GDSCR_UNCLAMP_IO_SOFTWARE_OVERRIDE_SHFT                                              0x3
+#define HWIO_GCC_USB30_CFG_GDSCR_SAVE_RESTORE_SOFTWARE_OVERRIDE_BMSK                                            0x4
+#define HWIO_GCC_USB30_CFG_GDSCR_SAVE_RESTORE_SOFTWARE_OVERRIDE_SHFT                                            0x2
+#define HWIO_GCC_USB30_CFG_GDSCR_CLAMP_IO_SOFTWARE_OVERRIDE_BMSK                                                0x2
+#define HWIO_GCC_USB30_CFG_GDSCR_CLAMP_IO_SOFTWARE_OVERRIDE_SHFT                                                0x1
+#define HWIO_GCC_USB30_CFG_GDSCR_DISABLE_CLK_SOFTWARE_OVERRIDE_BMSK                                             0x1
+#define HWIO_GCC_USB30_CFG_GDSCR_DISABLE_CLK_SOFTWARE_OVERRIDE_SHFT                                             0x0
+
+#define HWIO_GCC_USB30_CFG2_GDSCR_ADDR                                                                   (GCC_CLK_CTL_REG_REG_BASE      + 0x0000700c)
+#define HWIO_GCC_USB30_CFG2_GDSCR_PHYS                                                                   (GCC_CLK_CTL_REG_REG_BASE_PHYS + 0x0000700c)
+#define HWIO_GCC_USB30_CFG2_GDSCR_OFFS                                                                   (GCC_CLK_CTL_REG_REG_BASE_OFFS + 0x0000700c)
+#define HWIO_GCC_USB30_CFG2_GDSCR_RMSK                                                                      0x7ffff
+#define HWIO_GCC_USB30_CFG2_GDSCR_ATTR                                                                          0x3
+#define HWIO_GCC_USB30_CFG2_GDSCR_IN          \
+        in_dword_masked(HWIO_GCC_USB30_CFG2_GDSCR_ADDR, HWIO_GCC_USB30_CFG2_GDSCR_RMSK)
+#define HWIO_GCC_USB30_CFG2_GDSCR_INM(m)      \
+        in_dword_masked(HWIO_GCC_USB30_CFG2_GDSCR_ADDR, m)
+#define HWIO_GCC_USB30_CFG2_GDSCR_OUT(v)      \
+        out_dword(HWIO_GCC_USB30_CFG2_GDSCR_ADDR,v)
+#define HWIO_GCC_USB30_CFG2_GDSCR_OUTM(m,v) \
+        out_dword_masked_ns(HWIO_GCC_USB30_CFG2_GDSCR_ADDR,m,v,HWIO_GCC_USB30_CFG2_GDSCR_IN)
+#define HWIO_GCC_USB30_CFG2_GDSCR_GDSC_MEM_PWRUP_ACK_OVERRIDE_BMSK                                          0x40000
+#define HWIO_GCC_USB30_CFG2_GDSCR_GDSC_MEM_PWRUP_ACK_OVERRIDE_SHFT                                             0x12
+#define HWIO_GCC_USB30_CFG2_GDSCR_GDSC_PWRDWN_ENABLE_ACK_OVERRIDE_BMSK                                      0x20000
+#define HWIO_GCC_USB30_CFG2_GDSCR_GDSC_PWRDWN_ENABLE_ACK_OVERRIDE_SHFT                                         0x11
+#define HWIO_GCC_USB30_CFG2_GDSCR_GDSC_CLAMP_MEM_SW_BMSK                                                    0x10000
+#define HWIO_GCC_USB30_CFG2_GDSCR_GDSC_CLAMP_MEM_SW_SHFT                                                       0x10
+#define HWIO_GCC_USB30_CFG2_GDSCR_DLY_MEM_PWR_UP_BMSK                                                        0xf000
+#define HWIO_GCC_USB30_CFG2_GDSCR_DLY_MEM_PWR_UP_SHFT                                                           0xc
+#define HWIO_GCC_USB30_CFG2_GDSCR_DLY_DEASSERT_CLAMP_MEM_BMSK                                                 0xf00
+#define HWIO_GCC_USB30_CFG2_GDSCR_DLY_DEASSERT_CLAMP_MEM_SHFT                                                   0x8
+#define HWIO_GCC_USB30_CFG2_GDSCR_DLY_ASSERT_CLAMP_MEM_BMSK                                                    0xf0
+#define HWIO_GCC_USB30_CFG2_GDSCR_DLY_ASSERT_CLAMP_MEM_SHFT                                                     0x4
+#define HWIO_GCC_USB30_CFG2_GDSCR_MEM_PWR_DWN_TIMEOUT_BMSK                                                      0xf
+#define HWIO_GCC_USB30_CFG2_GDSCR_MEM_PWR_DWN_TIMEOUT_SHFT                                                      0x0
+
+#define HWIO_GCC_USB30_CFG3_GDSCR_ADDR                                                                   (GCC_CLK_CTL_REG_REG_BASE      + 0x00007010)
+#define HWIO_GCC_USB30_CFG3_GDSCR_PHYS                                                                   (GCC_CLK_CTL_REG_REG_BASE_PHYS + 0x00007010)
+#define HWIO_GCC_USB30_CFG3_GDSCR_OFFS                                                                   (GCC_CLK_CTL_REG_REG_BASE_OFFS + 0x00007010)
+#define HWIO_GCC_USB30_CFG3_GDSCR_RMSK                                                                    0x7ffffff
+#define HWIO_GCC_USB30_CFG3_GDSCR_ATTR                                                                          0x3
+#define HWIO_GCC_USB30_CFG3_GDSCR_IN          \
+        in_dword_masked(HWIO_GCC_USB30_CFG3_GDSCR_ADDR, HWIO_GCC_USB30_CFG3_GDSCR_RMSK)
+#define HWIO_GCC_USB30_CFG3_GDSCR_INM(m)      \
+        in_dword_masked(HWIO_GCC_USB30_CFG3_GDSCR_ADDR, m)
+#define HWIO_GCC_USB30_CFG3_GDSCR_OUT(v)      \
+        out_dword(HWIO_GCC_USB30_CFG3_GDSCR_ADDR,v)
+#define HWIO_GCC_USB30_CFG3_GDSCR_OUTM(m,v) \
+        out_dword_masked_ns(HWIO_GCC_USB30_CFG3_GDSCR_ADDR,m,v,HWIO_GCC_USB30_CFG3_GDSCR_IN)
+#define HWIO_GCC_USB30_CFG3_GDSCR_GDSC_ACCU_RED_SHIFTER_DONE_STATUS_BMSK                                  0x4000000
+#define HWIO_GCC_USB30_CFG3_GDSCR_GDSC_ACCU_RED_SHIFTER_DONE_STATUS_SHFT                                       0x1a
+#define HWIO_GCC_USB30_CFG3_GDSCR_GDSC_ACCU_RED_ENABLE_BMSK                                               0x2000000
+#define HWIO_GCC_USB30_CFG3_GDSCR_GDSC_ACCU_RED_ENABLE_SHFT                                                    0x19
+#define HWIO_GCC_USB30_CFG3_GDSCR_GDSC_ACCU_RED_ENABLE_DISABLE_FVAL                                             0x0
+#define HWIO_GCC_USB30_CFG3_GDSCR_GDSC_ACCU_RED_ENABLE_ENABLE_FVAL                                              0x1
+#define HWIO_GCC_USB30_CFG3_GDSCR_DLY_ACCU_RED_SHIFTER_DONE_BMSK                                          0x1e00000
+#define HWIO_GCC_USB30_CFG3_GDSCR_DLY_ACCU_RED_SHIFTER_DONE_SHFT                                               0x15
+#define HWIO_GCC_USB30_CFG3_GDSCR_GDSC_ACCU_RED_TIMER_EN_SW_BMSK                                           0x100000
+#define HWIO_GCC_USB30_CFG3_GDSCR_GDSC_ACCU_RED_TIMER_EN_SW_SHFT                                               0x14
+#define HWIO_GCC_USB30_CFG3_GDSCR_GDSC_ACCU_RED_TIMER_EN_SW_DISABLE_FVAL                                        0x0
+#define HWIO_GCC_USB30_CFG3_GDSCR_GDSC_ACCU_RED_TIMER_EN_SW_ENABLE_FVAL                                         0x1
+#define HWIO_GCC_USB30_CFG3_GDSCR_GDSC_ACCU_RED_SHIFTER_DONE_OVERRIDE_BMSK                                  0x80000
+#define HWIO_GCC_USB30_CFG3_GDSCR_GDSC_ACCU_RED_SHIFTER_DONE_OVERRIDE_SHFT                                     0x13
+#define HWIO_GCC_USB30_CFG3_GDSCR_GDSC_ACCU_RED_SHIFTER_DONE_OVERRIDE_DISABLE_FVAL                              0x0
+#define HWIO_GCC_USB30_CFG3_GDSCR_GDSC_ACCU_RED_SHIFTER_DONE_OVERRIDE_ENABLE_FVAL                               0x1
+#define HWIO_GCC_USB30_CFG3_GDSCR_GDSC_ACCU_RED_SHIFTER_CLK_EN_SW_BMSK                                      0x40000
+#define HWIO_GCC_USB30_CFG3_GDSCR_GDSC_ACCU_RED_SHIFTER_CLK_EN_SW_SHFT                                         0x12
+#define HWIO_GCC_USB30_CFG3_GDSCR_GDSC_ACCU_RED_SHIFTER_CLK_EN_SW_DISABLE_FVAL                                  0x0
+#define HWIO_GCC_USB30_CFG3_GDSCR_GDSC_ACCU_RED_SHIFTER_CLK_EN_SW_ENABLE_FVAL                                   0x1
+#define HWIO_GCC_USB30_CFG3_GDSCR_GDSC_ACCU_RED_SHIFTER_START_SW_BMSK                                       0x20000
+#define HWIO_GCC_USB30_CFG3_GDSCR_GDSC_ACCU_RED_SHIFTER_START_SW_SHFT                                          0x11
+#define HWIO_GCC_USB30_CFG3_GDSCR_GDSC_ACCU_RED_SHIFTER_START_SW_DISABLE_FVAL                                   0x0
+#define HWIO_GCC_USB30_CFG3_GDSCR_GDSC_ACCU_RED_SHIFTER_START_SW_ENABLE_FVAL                                    0x1
+#define HWIO_GCC_USB30_CFG3_GDSCR_GDSC_ACCU_RED_SW_OVERRIDE_BMSK                                            0x10000
+#define HWIO_GCC_USB30_CFG3_GDSCR_GDSC_ACCU_RED_SW_OVERRIDE_SHFT                                               0x10
+#define HWIO_GCC_USB30_CFG3_GDSCR_GDSC_ACCU_RED_SW_OVERRIDE_DISABLE_FVAL                                        0x0
+#define HWIO_GCC_USB30_CFG3_GDSCR_GDSC_ACCU_RED_SW_OVERRIDE_ENABLE_FVAL                                         0x1
+#define HWIO_GCC_USB30_CFG3_GDSCR_GDSC_SPARE_CTRL_IN_BMSK                                                    0xff00
+#define HWIO_GCC_USB30_CFG3_GDSCR_GDSC_SPARE_CTRL_IN_SHFT                                                       0x8
+#define HWIO_GCC_USB30_CFG3_GDSCR_GDSC_SPARE_CTRL_OUT_BMSK                                                     0xff
+#define HWIO_GCC_USB30_CFG3_GDSCR_GDSC_SPARE_CTRL_OUT_SHFT                                                      0x0
+
+#define HWIO_GCC_USB30_CFG4_GDSCR_ADDR                                                                   (GCC_CLK_CTL_REG_REG_BASE      + 0x00007014)
+#define HWIO_GCC_USB30_CFG4_GDSCR_PHYS                                                                   (GCC_CLK_CTL_REG_REG_BASE_PHYS + 0x00007014)
+#define HWIO_GCC_USB30_CFG4_GDSCR_OFFS                                                                   (GCC_CLK_CTL_REG_REG_BASE_OFFS + 0x00007014)
+#define HWIO_GCC_USB30_CFG4_GDSCR_RMSK                                                                     0xffffff
+#define HWIO_GCC_USB30_CFG4_GDSCR_ATTR                                                                          0x3
+#define HWIO_GCC_USB30_CFG4_GDSCR_IN          \
+        in_dword_masked(HWIO_GCC_USB30_CFG4_GDSCR_ADDR, HWIO_GCC_USB30_CFG4_GDSCR_RMSK)
+#define HWIO_GCC_USB30_CFG4_GDSCR_INM(m)      \
+        in_dword_masked(HWIO_GCC_USB30_CFG4_GDSCR_ADDR, m)
+#define HWIO_GCC_USB30_CFG4_GDSCR_OUT(v)      \
+        out_dword(HWIO_GCC_USB30_CFG4_GDSCR_ADDR,v)
+#define HWIO_GCC_USB30_CFG4_GDSCR_OUTM(m,v) \
+        out_dword_masked_ns(HWIO_GCC_USB30_CFG4_GDSCR_ADDR,m,v,HWIO_GCC_USB30_CFG4_GDSCR_IN)
+#define HWIO_GCC_USB30_CFG4_GDSCR_DLY_UNCLAMPIO_BMSK                                                       0xf00000
+#define HWIO_GCC_USB30_CFG4_GDSCR_DLY_UNCLAMPIO_SHFT                                                           0x14
+#define HWIO_GCC_USB30_CFG4_GDSCR_DLY_RESTOREFF_BMSK                                                        0xf0000
+#define HWIO_GCC_USB30_CFG4_GDSCR_DLY_RESTOREFF_SHFT                                                           0x10
+#define HWIO_GCC_USB30_CFG4_GDSCR_DLY_NORETAINFF_BMSK                                                        0xf000
+#define HWIO_GCC_USB30_CFG4_GDSCR_DLY_NORETAINFF_SHFT                                                           0xc
+#define HWIO_GCC_USB30_CFG4_GDSCR_DLY_DEASSERTARES_BMSK                                                       0xf00
+#define HWIO_GCC_USB30_CFG4_GDSCR_DLY_DEASSERTARES_SHFT                                                         0x8
+#define HWIO_GCC_USB30_CFG4_GDSCR_DLY_CLAMPIO_BMSK                                                             0xf0
+#define HWIO_GCC_USB30_CFG4_GDSCR_DLY_CLAMPIO_SHFT                                                              0x4
+#define HWIO_GCC_USB30_CFG4_GDSCR_DLY_RETAINFF_BMSK                                                             0xf
+#define HWIO_GCC_USB30_CFG4_GDSCR_DLY_RETAINFF_SHFT                                                             0x0
+
+#define HWIO_GCC_USB30_MASTER_CBCR_ADDR                                                                  (GCC_CLK_CTL_REG_REG_BASE      + 0x00007018)
+#define HWIO_GCC_USB30_MASTER_CBCR_PHYS                                                                  (GCC_CLK_CTL_REG_REG_BASE_PHYS + 0x00007018)
+#define HWIO_GCC_USB30_MASTER_CBCR_OFFS                                                                  (GCC_CLK_CTL_REG_REG_BASE_OFFS + 0x00007018)
+#define HWIO_GCC_USB30_MASTER_CBCR_RMSK                                                                  0x81c07ff5
+#define HWIO_GCC_USB30_MASTER_CBCR_ATTR                                                                         0x3
+#define HWIO_GCC_USB30_MASTER_CBCR_IN          \
+        in_dword_masked(HWIO_GCC_USB30_MASTER_CBCR_ADDR, HWIO_GCC_USB30_MASTER_CBCR_RMSK)
+#define HWIO_GCC_USB30_MASTER_CBCR_INM(m)      \
+        in_dword_masked(HWIO_GCC_USB30_MASTER_CBCR_ADDR, m)
+#define HWIO_GCC_USB30_MASTER_CBCR_OUT(v)      \
+        out_dword(HWIO_GCC_USB30_MASTER_CBCR_ADDR,v)
+#define HWIO_GCC_USB30_MASTER_CBCR_OUTM(m,v) \
+        out_dword_masked_ns(HWIO_GCC_USB30_MASTER_CBCR_ADDR,m,v,HWIO_GCC_USB30_MASTER_CBCR_IN)
+#define HWIO_GCC_USB30_MASTER_CBCR_CLK_OFF_BMSK                                                          0x80000000
+#define HWIO_GCC_USB30_MASTER_CBCR_CLK_OFF_SHFT                                                                0x1f
+#define HWIO_GCC_USB30_MASTER_CBCR_IGNORE_ALL_ARES_BMSK                                                   0x1000000
+#define HWIO_GCC_USB30_MASTER_CBCR_IGNORE_ALL_ARES_SHFT                                                        0x18
+#define HWIO_GCC_USB30_MASTER_CBCR_IGNORE_ALL_CLK_DIS_BMSK                                                 0x800000
+#define HWIO_GCC_USB30_MASTER_CBCR_IGNORE_ALL_CLK_DIS_SHFT                                                     0x17
+#define HWIO_GCC_USB30_MASTER_CBCR_CLK_DIS_BMSK                                                            0x400000
+#define HWIO_GCC_USB30_MASTER_CBCR_CLK_DIS_SHFT                                                                0x16
+#define HWIO_GCC_USB30_MASTER_CBCR_FORCE_MEM_CORE_ON_BMSK                                                    0x4000
+#define HWIO_GCC_USB30_MASTER_CBCR_FORCE_MEM_CORE_ON_SHFT                                                       0xe
+#define HWIO_GCC_USB30_MASTER_CBCR_FORCE_MEM_CORE_ON_FORCE_DISABLE_FVAL                                         0x0
+#define HWIO_GCC_USB30_MASTER_CBCR_FORCE_MEM_CORE_ON_FORCE_ENABLE_FVAL                                          0x1
+#define HWIO_GCC_USB30_MASTER_CBCR_FORCE_MEM_PERIPH_ON_BMSK                                                  0x2000
+#define HWIO_GCC_USB30_MASTER_CBCR_FORCE_MEM_PERIPH_ON_SHFT                                                     0xd
+#define HWIO_GCC_USB30_MASTER_CBCR_FORCE_MEM_PERIPH_ON_FORCE_DISABLE_FVAL                                       0x0
+#define HWIO_GCC_USB30_MASTER_CBCR_FORCE_MEM_PERIPH_ON_FORCE_ENABLE_FVAL                                        0x1
+#define HWIO_GCC_USB30_MASTER_CBCR_FORCE_MEM_PERIPH_OFF_BMSK                                                 0x1000
+#define HWIO_GCC_USB30_MASTER_CBCR_FORCE_MEM_PERIPH_OFF_SHFT                                                    0xc
+#define HWIO_GCC_USB30_MASTER_CBCR_FORCE_MEM_PERIPH_OFF_FORCE_DISABLE_FVAL                                      0x0
+#define HWIO_GCC_USB30_MASTER_CBCR_FORCE_MEM_PERIPH_OFF_FORCE_ENABLE_FVAL                                       0x1
+#define HWIO_GCC_USB30_MASTER_CBCR_WAKEUP_BMSK                                                                0xf00
+#define HWIO_GCC_USB30_MASTER_CBCR_WAKEUP_SHFT                                                                  0x8
+#define HWIO_GCC_USB30_MASTER_CBCR_WAKEUP_CLOCK0_FVAL                                                           0x0
+#define HWIO_GCC_USB30_MASTER_CBCR_WAKEUP_CLOCK1_FVAL                                                           0x1
+#define HWIO_GCC_USB30_MASTER_CBCR_WAKEUP_CLOCK2_FVAL                                                           0x2
+#define HWIO_GCC_USB30_MASTER_CBCR_WAKEUP_CLOCK3_FVAL                                                           0x3
+#define HWIO_GCC_USB30_MASTER_CBCR_WAKEUP_CLOCK4_FVAL                                                           0x4
+#define HWIO_GCC_USB30_MASTER_CBCR_WAKEUP_CLOCK5_FVAL                                                           0x5
+#define HWIO_GCC_USB30_MASTER_CBCR_WAKEUP_CLOCK6_FVAL                                                           0x6
+#define HWIO_GCC_USB30_MASTER_CBCR_WAKEUP_CLOCK7_FVAL                                                           0x7
+#define HWIO_GCC_USB30_MASTER_CBCR_WAKEUP_CLOCK8_FVAL                                                           0x8
+#define HWIO_GCC_USB30_MASTER_CBCR_WAKEUP_CLOCK9_FVAL                                                           0x9
+#define HWIO_GCC_USB30_MASTER_CBCR_WAKEUP_CLOCK10_FVAL                                                          0xa
+#define HWIO_GCC_USB30_MASTER_CBCR_WAKEUP_CLOCK11_FVAL                                                          0xb
+#define HWIO_GCC_USB30_MASTER_CBCR_WAKEUP_CLOCK12_FVAL                                                          0xc
+#define HWIO_GCC_USB30_MASTER_CBCR_WAKEUP_CLOCK13_FVAL                                                          0xd
+#define HWIO_GCC_USB30_MASTER_CBCR_WAKEUP_CLOCK14_FVAL                                                          0xe
+#define HWIO_GCC_USB30_MASTER_CBCR_WAKEUP_CLOCK15_FVAL                                                          0xf
+#define HWIO_GCC_USB30_MASTER_CBCR_SLEEP_BMSK                                                                  0xf0
+#define HWIO_GCC_USB30_MASTER_CBCR_SLEEP_SHFT                                                                   0x4
+#define HWIO_GCC_USB30_MASTER_CBCR_SLEEP_CLOCK0_FVAL                                                            0x0
+#define HWIO_GCC_USB30_MASTER_CBCR_SLEEP_CLOCK1_FVAL                                                            0x1
+#define HWIO_GCC_USB30_MASTER_CBCR_SLEEP_CLOCK2_FVAL                                                            0x2
+#define HWIO_GCC_USB30_MASTER_CBCR_SLEEP_CLOCK3_FVAL                                                            0x3
+#define HWIO_GCC_USB30_MASTER_CBCR_SLEEP_CLOCK4_FVAL                                                            0x4
+#define HWIO_GCC_USB30_MASTER_CBCR_SLEEP_CLOCK5_FVAL                                                            0x5
+#define HWIO_GCC_USB30_MASTER_CBCR_SLEEP_CLOCK6_FVAL                                                            0x6
+#define HWIO_GCC_USB30_MASTER_CBCR_SLEEP_CLOCK7_FVAL                                                            0x7
+#define HWIO_GCC_USB30_MASTER_CBCR_SLEEP_CLOCK8_FVAL                                                            0x8
+#define HWIO_GCC_USB30_MASTER_CBCR_SLEEP_CLOCK9_FVAL                                                            0x9
+#define HWIO_GCC_USB30_MASTER_CBCR_SLEEP_CLOCK10_FVAL                                                           0xa
+#define HWIO_GCC_USB30_MASTER_CBCR_SLEEP_CLOCK11_FVAL                                                           0xb
+#define HWIO_GCC_USB30_MASTER_CBCR_SLEEP_CLOCK12_FVAL                                                           0xc
+#define HWIO_GCC_USB30_MASTER_CBCR_SLEEP_CLOCK13_FVAL                                                           0xd
+#define HWIO_GCC_USB30_MASTER_CBCR_SLEEP_CLOCK14_FVAL                                                           0xe
+#define HWIO_GCC_USB30_MASTER_CBCR_SLEEP_CLOCK15_FVAL                                                           0xf
+#define HWIO_GCC_USB30_MASTER_CBCR_CLK_ARES_BMSK                                                                0x4
+#define HWIO_GCC_USB30_MASTER_CBCR_CLK_ARES_SHFT                                                                0x2
+#define HWIO_GCC_USB30_MASTER_CBCR_CLK_ARES_NO_RESET_FVAL                                                       0x0
+#define HWIO_GCC_USB30_MASTER_CBCR_CLK_ARES_RESET_FVAL                                                          0x1
+#define HWIO_GCC_USB30_MASTER_CBCR_CLK_ENABLE_BMSK                                                              0x1
+#define HWIO_GCC_USB30_MASTER_CBCR_CLK_ENABLE_SHFT                                                              0x0
+#define HWIO_GCC_USB30_MASTER_CBCR_CLK_ENABLE_DISABLE_FVAL                                                      0x0
+#define HWIO_GCC_USB30_MASTER_CBCR_CLK_ENABLE_ENABLE_FVAL                                                       0x1
+
+#define HWIO_GCC_USB30_MASTER_SREGR_ADDR                                                                 (GCC_CLK_CTL_REG_REG_BASE      + 0x0000701c)
+#define HWIO_GCC_USB30_MASTER_SREGR_PHYS                                                                 (GCC_CLK_CTL_REG_REG_BASE_PHYS + 0x0000701c)
+#define HWIO_GCC_USB30_MASTER_SREGR_OFFS                                                                 (GCC_CLK_CTL_REG_REG_BASE_OFFS + 0x0000701c)
+#define HWIO_GCC_USB30_MASTER_SREGR_RMSK                                                                 0xfffffffe
+#define HWIO_GCC_USB30_MASTER_SREGR_ATTR                                                                        0x3
+#define HWIO_GCC_USB30_MASTER_SREGR_IN          \
+        in_dword_masked(HWIO_GCC_USB30_MASTER_SREGR_ADDR, HWIO_GCC_USB30_MASTER_SREGR_RMSK)
+#define HWIO_GCC_USB30_MASTER_SREGR_INM(m)      \
+        in_dword_masked(HWIO_GCC_USB30_MASTER_SREGR_ADDR, m)
+#define HWIO_GCC_USB30_MASTER_SREGR_OUT(v)      \
+        out_dword(HWIO_GCC_USB30_MASTER_SREGR_ADDR,v)
+#define HWIO_GCC_USB30_MASTER_SREGR_OUTM(m,v) \
+        out_dword_masked_ns(HWIO_GCC_USB30_MASTER_SREGR_ADDR,m,v,HWIO_GCC_USB30_MASTER_SREGR_IN)
+#define HWIO_GCC_USB30_MASTER_SREGR_SREG_PSCBC_SPARE_CTRL_OUT_BMSK                                       0xff000000
+#define HWIO_GCC_USB30_MASTER_SREGR_SREG_PSCBC_SPARE_CTRL_OUT_SHFT                                             0x18
+#define HWIO_GCC_USB30_MASTER_SREGR_SREG_PSCBC_SPARE_CTRL_IN_BMSK                                          0xff0000
+#define HWIO_GCC_USB30_MASTER_SREGR_SREG_PSCBC_SPARE_CTRL_IN_SHFT                                              0x10
+#define HWIO_GCC_USB30_MASTER_SREGR_IGNORE_GDSC_PWR_DWN_CSR_BMSK                                             0x8000
+#define HWIO_GCC_USB30_MASTER_SREGR_IGNORE_GDSC_PWR_DWN_CSR_SHFT                                                0xf
+#define HWIO_GCC_USB30_MASTER_SREGR_IGNORE_GDSC_PWR_DWN_CSR_NO_IGNORE_FVAL                                      0x0
+#define HWIO_GCC_USB30_MASTER_SREGR_IGNORE_GDSC_PWR_DWN_CSR_IGNORE_FVAL                                         0x1
+#define HWIO_GCC_USB30_MASTER_SREGR_PSCBC_SLP_STG_MODE_CSR_BMSK                                              0x4000
+#define HWIO_GCC_USB30_MASTER_SREGR_PSCBC_SLP_STG_MODE_CSR_SHFT                                                 0xe
+#define HWIO_GCC_USB30_MASTER_SREGR_PSCBC_SLP_STG_MODE_CSR_SREG_PSCBC_MODE_FVAL                                 0x0
+#define HWIO_GCC_USB30_MASTER_SREGR_PSCBC_SLP_STG_MODE_CSR_PSCBC_SLP_STG_MODE_FVAL                              0x1
+#define HWIO_GCC_USB30_MASTER_SREGR_MEM_CPH_RST_SW_OVERRIDE_BMSK                                             0x2000
+#define HWIO_GCC_USB30_MASTER_SREGR_MEM_CPH_RST_SW_OVERRIDE_SHFT                                                0xd
+#define HWIO_GCC_USB30_MASTER_SREGR_MEM_CPH_RST_SW_OVERRIDE_NO_OVERRIDE_FVAL                                    0x0
+#define HWIO_GCC_USB30_MASTER_SREGR_MEM_CPH_RST_SW_OVERRIDE_OVERRIDE_FVAL                                       0x1
+#define HWIO_GCC_USB30_MASTER_SREGR_SW_SM_PSCBC_SEQ_IN_OVERRIDE_BMSK                                         0x1000
+#define HWIO_GCC_USB30_MASTER_SREGR_SW_SM_PSCBC_SEQ_IN_OVERRIDE_SHFT                                            0xc
+#define HWIO_GCC_USB30_MASTER_SREGR_SW_SM_PSCBC_SEQ_IN_OVERRIDE_NO_RESET_FVAL                                   0x0
+#define HWIO_GCC_USB30_MASTER_SREGR_SW_SM_PSCBC_SEQ_IN_OVERRIDE_RESET_FVAL                                      0x1
+#define HWIO_GCC_USB30_MASTER_SREGR_MEM_CORE_ON_ACK_BMSK                                                      0x800
+#define HWIO_GCC_USB30_MASTER_SREGR_MEM_CORE_ON_ACK_SHFT                                                        0xb
+#define HWIO_GCC_USB30_MASTER_SREGR_MEM_PERIPH_ON_ACK_BMSK                                                    0x400
+#define HWIO_GCC_USB30_MASTER_SREGR_MEM_PERIPH_ON_ACK_SHFT                                                      0xa
+#define HWIO_GCC_USB30_MASTER_SREGR_SW_DIV_RATIO_SLP_STG_CLK_BMSK                                             0x300
+#define HWIO_GCC_USB30_MASTER_SREGR_SW_DIV_RATIO_SLP_STG_CLK_SHFT                                               0x8
+#define HWIO_GCC_USB30_MASTER_SREGR_SW_DIV_RATIO_SLP_STG_CLK_DIV_BY_1_FVAL                                      0x0
+#define HWIO_GCC_USB30_MASTER_SREGR_SW_DIV_RATIO_SLP_STG_CLK_DIV_BY_2_FVAL                                      0x1
+#define HWIO_GCC_USB30_MASTER_SREGR_SW_DIV_RATIO_SLP_STG_CLK_DIV_BY_4_FVAL                                      0x2
+#define HWIO_GCC_USB30_MASTER_SREGR_SW_DIV_RATIO_SLP_STG_CLK_DIV_BY_8_FVAL                                      0x3
+#define HWIO_GCC_USB30_MASTER_SREGR_MEM_CPH_ENABLE_BMSK                                                        0x80
+#define HWIO_GCC_USB30_MASTER_SREGR_MEM_CPH_ENABLE_SHFT                                                         0x7
+#define HWIO_GCC_USB30_MASTER_SREGR_MEM_CPH_ENABLE_DISABLE_FVAL                                                 0x0
+#define HWIO_GCC_USB30_MASTER_SREGR_MEM_CPH_ENABLE_ENABLE_FVAL                                                  0x1
+#define HWIO_GCC_USB30_MASTER_SREGR_FORCE_CLK_ON_BMSK                                                          0x40
+#define HWIO_GCC_USB30_MASTER_SREGR_FORCE_CLK_ON_SHFT                                                           0x6
+#define HWIO_GCC_USB30_MASTER_SREGR_FORCE_CLK_ON_NO_FORCE_FVAL                                                  0x0
+#define HWIO_GCC_USB30_MASTER_SREGR_FORCE_CLK_ON_FORCE_ENABLE_FVAL                                              0x1
+#define HWIO_GCC_USB30_MASTER_SREGR_SW_RST_SEL_SLP_STG_BMSK                                                    0x20
+#define HWIO_GCC_USB30_MASTER_SREGR_SW_RST_SEL_SLP_STG_SHFT                                                     0x5
+#define HWIO_GCC_USB30_MASTER_SREGR_SW_RST_SEL_SLP_STG_SELECT_THE_HARDWARE_ARES_FVAL                            0x0
+#define HWIO_GCC_USB30_MASTER_SREGR_SW_RST_SEL_SLP_STG_SELECT_THE_SW_RST_SLP_STG_BIT_FVAL                       0x1
+#define HWIO_GCC_USB30_MASTER_SREGR_SW_RST_SLP_STG_BMSK                                                        0x10
+#define HWIO_GCC_USB30_MASTER_SREGR_SW_RST_SLP_STG_SHFT                                                         0x4
+#define HWIO_GCC_USB30_MASTER_SREGR_SW_RST_SLP_STG_DE_ASSERTION_OF_THE_RESET_FVAL                               0x0
+#define HWIO_GCC_USB30_MASTER_SREGR_SW_RST_SLP_STG_ASSERTION_OF_THE_RESET_FVAL                                  0x1
+#define HWIO_GCC_USB30_MASTER_SREGR_SW_CTRL_PWR_DOWN_BMSK                                                       0x8
+#define HWIO_GCC_USB30_MASTER_SREGR_SW_CTRL_PWR_DOWN_SHFT                                                       0x3
+#define HWIO_GCC_USB30_MASTER_SREGR_SW_CTRL_PWR_DOWN_NO_SW_CTRL_FVAL                                            0x0
+#define HWIO_GCC_USB30_MASTER_SREGR_SW_CTRL_PWR_DOWN_SW_CTRL_FVAL                                               0x1
+#define HWIO_GCC_USB30_MASTER_SREGR_SW_CLK_EN_SEL_SLP_STG_BMSK                                                  0x4
+#define HWIO_GCC_USB30_MASTER_SREGR_SW_CLK_EN_SEL_SLP_STG_SHFT                                                  0x2
+#define HWIO_GCC_USB30_MASTER_SREGR_SW_CLK_EN_SEL_SLP_STG_SLP_STG_CLK_GATE_CONTROLD_BY_HW_FSM_FVAL              0x0
+#define HWIO_GCC_USB30_MASTER_SREGR_SW_CLK_EN_SEL_SLP_STG_SLP_STG_CLK_GATE_CONTROLD_BY_SW_CLK_EN_SLP_STG_BIT_FVAL        0x1
+#define HWIO_GCC_USB30_MASTER_SREGR_SW_CLK_EN_SLP_STG_BMSK                                                      0x2
+#define HWIO_GCC_USB30_MASTER_SREGR_SW_CLK_EN_SLP_STG_SHFT                                                      0x1
+#define HWIO_GCC_USB30_MASTER_SREGR_SW_CLK_EN_SLP_STG_SLP_STG_CLOCK_DISABLE_FVAL                                0x0
+#define HWIO_GCC_USB30_MASTER_SREGR_SW_CLK_EN_SLP_STG_SLP_STG_CLOCK_ENABLE_FVAL                                 0x1
+
+#define HWIO_GCC_USB30_MSTR_AXI_CBCR_ADDR                                                                (GCC_CLK_CTL_REG_REG_BASE      + 0x00007020)
+#define HWIO_GCC_USB30_MSTR_AXI_CBCR_PHYS                                                                (GCC_CLK_CTL_REG_REG_BASE_PHYS + 0x00007020)
+#define HWIO_GCC_USB30_MSTR_AXI_CBCR_OFFS                                                                (GCC_CLK_CTL_REG_REG_BASE_OFFS + 0x00007020)
+#define HWIO_GCC_USB30_MSTR_AXI_CBCR_RMSK                                                                0x81d00005
+#define HWIO_GCC_USB30_MSTR_AXI_CBCR_ATTR                                                                       0x3
+#define HWIO_GCC_USB30_MSTR_AXI_CBCR_IN          \
+        in_dword_masked(HWIO_GCC_USB30_MSTR_AXI_CBCR_ADDR, HWIO_GCC_USB30_MSTR_AXI_CBCR_RMSK)
+#define HWIO_GCC_USB30_MSTR_AXI_CBCR_INM(m)      \
+        in_dword_masked(HWIO_GCC_USB30_MSTR_AXI_CBCR_ADDR, m)
+#define HWIO_GCC_USB30_MSTR_AXI_CBCR_OUT(v)      \
+        out_dword(HWIO_GCC_USB30_MSTR_AXI_CBCR_ADDR,v)
+#define HWIO_GCC_USB30_MSTR_AXI_CBCR_OUTM(m,v) \
+        out_dword_masked_ns(HWIO_GCC_USB30_MSTR_AXI_CBCR_ADDR,m,v,HWIO_GCC_USB30_MSTR_AXI_CBCR_IN)
+#define HWIO_GCC_USB30_MSTR_AXI_CBCR_CLK_OFF_BMSK                                                        0x80000000
+#define HWIO_GCC_USB30_MSTR_AXI_CBCR_CLK_OFF_SHFT                                                              0x1f
+#define HWIO_GCC_USB30_MSTR_AXI_CBCR_IGNORE_ALL_ARES_BMSK                                                 0x1000000
+#define HWIO_GCC_USB30_MSTR_AXI_CBCR_IGNORE_ALL_ARES_SHFT                                                      0x18
+#define HWIO_GCC_USB30_MSTR_AXI_CBCR_IGNORE_ALL_CLK_DIS_BMSK                                               0x800000
+#define HWIO_GCC_USB30_MSTR_AXI_CBCR_IGNORE_ALL_CLK_DIS_SHFT                                                   0x17
+#define HWIO_GCC_USB30_MSTR_AXI_CBCR_CLK_DIS_BMSK                                                          0x400000
+#define HWIO_GCC_USB30_MSTR_AXI_CBCR_CLK_DIS_SHFT                                                              0x16
+#define HWIO_GCC_USB30_MSTR_AXI_CBCR_IGNORE_RPMH_CLK_DIS_BMSK                                              0x100000
+#define HWIO_GCC_USB30_MSTR_AXI_CBCR_IGNORE_RPMH_CLK_DIS_SHFT                                                  0x14
+#define HWIO_GCC_USB30_MSTR_AXI_CBCR_CLK_ARES_BMSK                                                              0x4
+#define HWIO_GCC_USB30_MSTR_AXI_CBCR_CLK_ARES_SHFT                                                              0x2
+#define HWIO_GCC_USB30_MSTR_AXI_CBCR_CLK_ARES_NO_RESET_FVAL                                                     0x0
+#define HWIO_GCC_USB30_MSTR_AXI_CBCR_CLK_ARES_RESET_FVAL                                                        0x1
+#define HWIO_GCC_USB30_MSTR_AXI_CBCR_CLK_ENABLE_BMSK                                                            0x1
+#define HWIO_GCC_USB30_MSTR_AXI_CBCR_CLK_ENABLE_SHFT                                                            0x0
+#define HWIO_GCC_USB30_MSTR_AXI_CBCR_CLK_ENABLE_DISABLE_FVAL                                                    0x0
+#define HWIO_GCC_USB30_MSTR_AXI_CBCR_CLK_ENABLE_ENABLE_FVAL                                                     0x1
+
+#define HWIO_GCC_USB30_SLV_AHB_CBCR_ADDR                                                                 (GCC_CLK_CTL_REG_REG_BASE      + 0x00007024)
+#define HWIO_GCC_USB30_SLV_AHB_CBCR_PHYS                                                                 (GCC_CLK_CTL_REG_REG_BASE_PHYS + 0x00007024)
+#define HWIO_GCC_USB30_SLV_AHB_CBCR_OFFS                                                                 (GCC_CLK_CTL_REG_REG_BASE_OFFS + 0x00007024)
+#define HWIO_GCC_USB30_SLV_AHB_CBCR_RMSK                                                                 0x81d00005
+#define HWIO_GCC_USB30_SLV_AHB_CBCR_ATTR                                                                        0x3
+#define HWIO_GCC_USB30_SLV_AHB_CBCR_IN          \
+        in_dword_masked(HWIO_GCC_USB30_SLV_AHB_CBCR_ADDR, HWIO_GCC_USB30_SLV_AHB_CBCR_RMSK)
+#define HWIO_GCC_USB30_SLV_AHB_CBCR_INM(m)      \
+        in_dword_masked(HWIO_GCC_USB30_SLV_AHB_CBCR_ADDR, m)
+#define HWIO_GCC_USB30_SLV_AHB_CBCR_OUT(v)      \
+        out_dword(HWIO_GCC_USB30_SLV_AHB_CBCR_ADDR,v)
+#define HWIO_GCC_USB30_SLV_AHB_CBCR_OUTM(m,v) \
+        out_dword_masked_ns(HWIO_GCC_USB30_SLV_AHB_CBCR_ADDR,m,v,HWIO_GCC_USB30_SLV_AHB_CBCR_IN)
+#define HWIO_GCC_USB30_SLV_AHB_CBCR_CLK_OFF_BMSK                                                         0x80000000
+#define HWIO_GCC_USB30_SLV_AHB_CBCR_CLK_OFF_SHFT                                                               0x1f
+#define HWIO_GCC_USB30_SLV_AHB_CBCR_IGNORE_ALL_ARES_BMSK                                                  0x1000000
+#define HWIO_GCC_USB30_SLV_AHB_CBCR_IGNORE_ALL_ARES_SHFT                                                       0x18
+#define HWIO_GCC_USB30_SLV_AHB_CBCR_IGNORE_ALL_CLK_DIS_BMSK                                                0x800000
+#define HWIO_GCC_USB30_SLV_AHB_CBCR_IGNORE_ALL_CLK_DIS_SHFT                                                    0x17
+#define HWIO_GCC_USB30_SLV_AHB_CBCR_CLK_DIS_BMSK                                                           0x400000
+#define HWIO_GCC_USB30_SLV_AHB_CBCR_CLK_DIS_SHFT                                                               0x16
+#define HWIO_GCC_USB30_SLV_AHB_CBCR_IGNORE_RPMH_CLK_DIS_BMSK                                               0x100000
+#define HWIO_GCC_USB30_SLV_AHB_CBCR_IGNORE_RPMH_CLK_DIS_SHFT                                                   0x14
+#define HWIO_GCC_USB30_SLV_AHB_CBCR_CLK_ARES_BMSK                                                               0x4
+#define HWIO_GCC_USB30_SLV_AHB_CBCR_CLK_ARES_SHFT                                                               0x2
+#define HWIO_GCC_USB30_SLV_AHB_CBCR_CLK_ARES_NO_RESET_FVAL                                                      0x0
+#define HWIO_GCC_USB30_SLV_AHB_CBCR_CLK_ARES_RESET_FVAL                                                         0x1
+#define HWIO_GCC_USB30_SLV_AHB_CBCR_CLK_ENABLE_BMSK                                                             0x1
+#define HWIO_GCC_USB30_SLV_AHB_CBCR_CLK_ENABLE_SHFT                                                             0x0
+#define HWIO_GCC_USB30_SLV_AHB_CBCR_CLK_ENABLE_DISABLE_FVAL                                                     0x0
+#define HWIO_GCC_USB30_SLV_AHB_CBCR_CLK_ENABLE_ENABLE_FVAL                                                      0x1
+
+#define HWIO_GCC_USB30_SLEEP_CBCR_ADDR                                                                   (GCC_CLK_CTL_REG_REG_BASE      + 0x00007028)
+#define HWIO_GCC_USB30_SLEEP_CBCR_PHYS                                                                   (GCC_CLK_CTL_REG_REG_BASE_PHYS + 0x00007028)
+#define HWIO_GCC_USB30_SLEEP_CBCR_OFFS                                                                   (GCC_CLK_CTL_REG_REG_BASE_OFFS + 0x00007028)
+#define HWIO_GCC_USB30_SLEEP_CBCR_RMSK                                                                   0x81c00005
+#define HWIO_GCC_USB30_SLEEP_CBCR_ATTR                                                                          0x3
+#define HWIO_GCC_USB30_SLEEP_CBCR_IN          \
+        in_dword_masked(HWIO_GCC_USB30_SLEEP_CBCR_ADDR, HWIO_GCC_USB30_SLEEP_CBCR_RMSK)
+#define HWIO_GCC_USB30_SLEEP_CBCR_INM(m)      \
+        in_dword_masked(HWIO_GCC_USB30_SLEEP_CBCR_ADDR, m)
+#define HWIO_GCC_USB30_SLEEP_CBCR_OUT(v)      \
+        out_dword(HWIO_GCC_USB30_SLEEP_CBCR_ADDR,v)
+#define HWIO_GCC_USB30_SLEEP_CBCR_OUTM(m,v) \
+        out_dword_masked_ns(HWIO_GCC_USB30_SLEEP_CBCR_ADDR,m,v,HWIO_GCC_USB30_SLEEP_CBCR_IN)
+#define HWIO_GCC_USB30_SLEEP_CBCR_CLK_OFF_BMSK                                                           0x80000000
+#define HWIO_GCC_USB30_SLEEP_CBCR_CLK_OFF_SHFT                                                                 0x1f
+#define HWIO_GCC_USB30_SLEEP_CBCR_IGNORE_ALL_ARES_BMSK                                                    0x1000000
+#define HWIO_GCC_USB30_SLEEP_CBCR_IGNORE_ALL_ARES_SHFT                                                         0x18
+#define HWIO_GCC_USB30_SLEEP_CBCR_IGNORE_ALL_CLK_DIS_BMSK                                                  0x800000
+#define HWIO_GCC_USB30_SLEEP_CBCR_IGNORE_ALL_CLK_DIS_SHFT                                                      0x17
+#define HWIO_GCC_USB30_SLEEP_CBCR_CLK_DIS_BMSK                                                             0x400000
+#define HWIO_GCC_USB30_SLEEP_CBCR_CLK_DIS_SHFT                                                                 0x16
+#define HWIO_GCC_USB30_SLEEP_CBCR_CLK_ARES_BMSK                                                                 0x4
+#define HWIO_GCC_USB30_SLEEP_CBCR_CLK_ARES_SHFT                                                                 0x2
+#define HWIO_GCC_USB30_SLEEP_CBCR_CLK_ARES_NO_RESET_FVAL                                                        0x0
+#define HWIO_GCC_USB30_SLEEP_CBCR_CLK_ARES_RESET_FVAL                                                           0x1
+#define HWIO_GCC_USB30_SLEEP_CBCR_CLK_ENABLE_BMSK                                                               0x1
+#define HWIO_GCC_USB30_SLEEP_CBCR_CLK_ENABLE_SHFT                                                               0x0
+#define HWIO_GCC_USB30_SLEEP_CBCR_CLK_ENABLE_DISABLE_FVAL                                                       0x0
+#define HWIO_GCC_USB30_SLEEP_CBCR_CLK_ENABLE_ENABLE_FVAL                                                        0x1
+
+#define HWIO_GCC_USB30_MOCK_UTMI_CBCR_ADDR                                                               (GCC_CLK_CTL_REG_REG_BASE      + 0x0000702c)
+#define HWIO_GCC_USB30_MOCK_UTMI_CBCR_PHYS                                                               (GCC_CLK_CTL_REG_REG_BASE_PHYS + 0x0000702c)
+#define HWIO_GCC_USB30_MOCK_UTMI_CBCR_OFFS                                                               (GCC_CLK_CTL_REG_REG_BASE_OFFS + 0x0000702c)
+#define HWIO_GCC_USB30_MOCK_UTMI_CBCR_RMSK                                                               0x81c00005
+#define HWIO_GCC_USB30_MOCK_UTMI_CBCR_ATTR                                                                      0x3
+#define HWIO_GCC_USB30_MOCK_UTMI_CBCR_IN          \
+        in_dword_masked(HWIO_GCC_USB30_MOCK_UTMI_CBCR_ADDR, HWIO_GCC_USB30_MOCK_UTMI_CBCR_RMSK)
+#define HWIO_GCC_USB30_MOCK_UTMI_CBCR_INM(m)      \
+        in_dword_masked(HWIO_GCC_USB30_MOCK_UTMI_CBCR_ADDR, m)
+#define HWIO_GCC_USB30_MOCK_UTMI_CBCR_OUT(v)      \
+        out_dword(HWIO_GCC_USB30_MOCK_UTMI_CBCR_ADDR,v)
+#define HWIO_GCC_USB30_MOCK_UTMI_CBCR_OUTM(m,v) \
+        out_dword_masked_ns(HWIO_GCC_USB30_MOCK_UTMI_CBCR_ADDR,m,v,HWIO_GCC_USB30_MOCK_UTMI_CBCR_IN)
+#define HWIO_GCC_USB30_MOCK_UTMI_CBCR_CLK_OFF_BMSK                                                       0x80000000
+#define HWIO_GCC_USB30_MOCK_UTMI_CBCR_CLK_OFF_SHFT                                                             0x1f
+#define HWIO_GCC_USB30_MOCK_UTMI_CBCR_IGNORE_ALL_ARES_BMSK                                                0x1000000
+#define HWIO_GCC_USB30_MOCK_UTMI_CBCR_IGNORE_ALL_ARES_SHFT                                                     0x18
+#define HWIO_GCC_USB30_MOCK_UTMI_CBCR_IGNORE_ALL_CLK_DIS_BMSK                                              0x800000
+#define HWIO_GCC_USB30_MOCK_UTMI_CBCR_IGNORE_ALL_CLK_DIS_SHFT                                                  0x17
+#define HWIO_GCC_USB30_MOCK_UTMI_CBCR_CLK_DIS_BMSK                                                         0x400000
+#define HWIO_GCC_USB30_MOCK_UTMI_CBCR_CLK_DIS_SHFT                                                             0x16
+#define HWIO_GCC_USB30_MOCK_UTMI_CBCR_CLK_ARES_BMSK                                                             0x4
+#define HWIO_GCC_USB30_MOCK_UTMI_CBCR_CLK_ARES_SHFT                                                             0x2
+#define HWIO_GCC_USB30_MOCK_UTMI_CBCR_CLK_ARES_NO_RESET_FVAL                                                    0x0
+#define HWIO_GCC_USB30_MOCK_UTMI_CBCR_CLK_ARES_RESET_FVAL                                                       0x1
+#define HWIO_GCC_USB30_MOCK_UTMI_CBCR_CLK_ENABLE_BMSK                                                           0x1
+#define HWIO_GCC_USB30_MOCK_UTMI_CBCR_CLK_ENABLE_SHFT                                                           0x0
+#define HWIO_GCC_USB30_MOCK_UTMI_CBCR_CLK_ENABLE_DISABLE_FVAL                                                   0x0
+#define HWIO_GCC_USB30_MOCK_UTMI_CBCR_CLK_ENABLE_ENABLE_FVAL                                                    0x1
+
+#define HWIO_GCC_USB30_MASTER_CMD_RCGR_ADDR                                                              (GCC_CLK_CTL_REG_REG_BASE      + 0x00007030)
+#define HWIO_GCC_USB30_MASTER_CMD_RCGR_PHYS                                                              (GCC_CLK_CTL_REG_REG_BASE_PHYS + 0x00007030)
+#define HWIO_GCC_USB30_MASTER_CMD_RCGR_OFFS                                                              (GCC_CLK_CTL_REG_REG_BASE_OFFS + 0x00007030)
+#define HWIO_GCC_USB30_MASTER_CMD_RCGR_RMSK                                                              0x800000f3
+#define HWIO_GCC_USB30_MASTER_CMD_RCGR_ATTR                                                                     0x3
+#define HWIO_GCC_USB30_MASTER_CMD_RCGR_IN          \
+        in_dword_masked(HWIO_GCC_USB30_MASTER_CMD_RCGR_ADDR, HWIO_GCC_USB30_MASTER_CMD_RCGR_RMSK)
+#define HWIO_GCC_USB30_MASTER_CMD_RCGR_INM(m)      \
+        in_dword_masked(HWIO_GCC_USB30_MASTER_CMD_RCGR_ADDR, m)
+#define HWIO_GCC_USB30_MASTER_CMD_RCGR_OUT(v)      \
+        out_dword(HWIO_GCC_USB30_MASTER_CMD_RCGR_ADDR,v)
+#define HWIO_GCC_USB30_MASTER_CMD_RCGR_OUTM(m,v) \
+        out_dword_masked_ns(HWIO_GCC_USB30_MASTER_CMD_RCGR_ADDR,m,v,HWIO_GCC_USB30_MASTER_CMD_RCGR_IN)
+#define HWIO_GCC_USB30_MASTER_CMD_RCGR_ROOT_OFF_BMSK                                                     0x80000000
+#define HWIO_GCC_USB30_MASTER_CMD_RCGR_ROOT_OFF_SHFT                                                           0x1f
+#define HWIO_GCC_USB30_MASTER_CMD_RCGR_DIRTY_D_BMSK                                                            0x80
+#define HWIO_GCC_USB30_MASTER_CMD_RCGR_DIRTY_D_SHFT                                                             0x7
+#define HWIO_GCC_USB30_MASTER_CMD_RCGR_DIRTY_N_BMSK                                                            0x40
+#define HWIO_GCC_USB30_MASTER_CMD_RCGR_DIRTY_N_SHFT                                                             0x6
+#define HWIO_GCC_USB30_MASTER_CMD_RCGR_DIRTY_M_BMSK                                                            0x20
+#define HWIO_GCC_USB30_MASTER_CMD_RCGR_DIRTY_M_SHFT                                                             0x5
+#define HWIO_GCC_USB30_MASTER_CMD_RCGR_DIRTY_CFG_RCGR_BMSK                                                     0x10
+#define HWIO_GCC_USB30_MASTER_CMD_RCGR_DIRTY_CFG_RCGR_SHFT                                                      0x4
+#define HWIO_GCC_USB30_MASTER_CMD_RCGR_ROOT_EN_BMSK                                                             0x2
+#define HWIO_GCC_USB30_MASTER_CMD_RCGR_ROOT_EN_SHFT                                                             0x1
+#define HWIO_GCC_USB30_MASTER_CMD_RCGR_ROOT_EN_DISABLE_FVAL                                                     0x0
+#define HWIO_GCC_USB30_MASTER_CMD_RCGR_ROOT_EN_ENABLE_FVAL                                                      0x1
+#define HWIO_GCC_USB30_MASTER_CMD_RCGR_UPDATE_BMSK                                                              0x1
+#define HWIO_GCC_USB30_MASTER_CMD_RCGR_UPDATE_SHFT                                                              0x0
+#define HWIO_GCC_USB30_MASTER_CMD_RCGR_UPDATE_DISABLE_FVAL                                                      0x0
+#define HWIO_GCC_USB30_MASTER_CMD_RCGR_UPDATE_ENABLE_FVAL                                                       0x1
+
+#define HWIO_GCC_USB30_MASTER_CFG_RCGR_ADDR                                                              (GCC_CLK_CTL_REG_REG_BASE      + 0x00007034)
+#define HWIO_GCC_USB30_MASTER_CFG_RCGR_PHYS                                                              (GCC_CLK_CTL_REG_REG_BASE_PHYS + 0x00007034)
+#define HWIO_GCC_USB30_MASTER_CFG_RCGR_OFFS                                                              (GCC_CLK_CTL_REG_REG_BASE_OFFS + 0x00007034)
+#define HWIO_GCC_USB30_MASTER_CFG_RCGR_RMSK                                                                0x10371f
+#define HWIO_GCC_USB30_MASTER_CFG_RCGR_ATTR                                                                     0x3
+#define HWIO_GCC_USB30_MASTER_CFG_RCGR_IN          \
+        in_dword_masked(HWIO_GCC_USB30_MASTER_CFG_RCGR_ADDR, HWIO_GCC_USB30_MASTER_CFG_RCGR_RMSK)
+#define HWIO_GCC_USB30_MASTER_CFG_RCGR_INM(m)      \
+        in_dword_masked(HWIO_GCC_USB30_MASTER_CFG_RCGR_ADDR, m)
+#define HWIO_GCC_USB30_MASTER_CFG_RCGR_OUT(v)      \
+        out_dword(HWIO_GCC_USB30_MASTER_CFG_RCGR_ADDR,v)
+#define HWIO_GCC_USB30_MASTER_CFG_RCGR_OUTM(m,v) \
+        out_dword_masked_ns(HWIO_GCC_USB30_MASTER_CFG_RCGR_ADDR,m,v,HWIO_GCC_USB30_MASTER_CFG_RCGR_IN)
+#define HWIO_GCC_USB30_MASTER_CFG_RCGR_HW_CLK_CONTROL_BMSK                                                 0x100000
+#define HWIO_GCC_USB30_MASTER_CFG_RCGR_HW_CLK_CONTROL_SHFT                                                     0x14
+#define HWIO_GCC_USB30_MASTER_CFG_RCGR_HW_CLK_CONTROL_DISABLE_FVAL                                              0x0
+#define HWIO_GCC_USB30_MASTER_CFG_RCGR_HW_CLK_CONTROL_ENABLE_FVAL                                               0x1
+#define HWIO_GCC_USB30_MASTER_CFG_RCGR_MODE_BMSK                                                             0x3000
+#define HWIO_GCC_USB30_MASTER_CFG_RCGR_MODE_SHFT                                                                0xc
+#define HWIO_GCC_USB30_MASTER_CFG_RCGR_MODE_BYPASS_FVAL                                                         0x0
+#define HWIO_GCC_USB30_MASTER_CFG_RCGR_MODE_SWALLOW_FVAL                                                        0x1
+#define HWIO_GCC_USB30_MASTER_CFG_RCGR_MODE_DUAL_EDGE_FVAL                                                      0x2
+#define HWIO_GCC_USB30_MASTER_CFG_RCGR_MODE_SINGLE_EDGE_FVAL                                                    0x3
+#define HWIO_GCC_USB30_MASTER_CFG_RCGR_SRC_SEL_BMSK                                                           0x700
+#define HWIO_GCC_USB30_MASTER_CFG_RCGR_SRC_SEL_SHFT                                                             0x8
+#define HWIO_GCC_USB30_MASTER_CFG_RCGR_SRC_SEL_SRC0_FVAL                                                        0x0
+#define HWIO_GCC_USB30_MASTER_CFG_RCGR_SRC_SEL_SRC1_FVAL                                                        0x1
+#define HWIO_GCC_USB30_MASTER_CFG_RCGR_SRC_SEL_SRC2_FVAL                                                        0x2
+#define HWIO_GCC_USB30_MASTER_CFG_RCGR_SRC_SEL_SRC3_FVAL                                                        0x3
+#define HWIO_GCC_USB30_MASTER_CFG_RCGR_SRC_SEL_SRC4_FVAL                                                        0x4
+#define HWIO_GCC_USB30_MASTER_CFG_RCGR_SRC_SEL_SRC5_FVAL                                                        0x5
+#define HWIO_GCC_USB30_MASTER_CFG_RCGR_SRC_SEL_SRC6_FVAL                                                        0x6
+#define HWIO_GCC_USB30_MASTER_CFG_RCGR_SRC_SEL_SRC7_FVAL                                                        0x7
+#define HWIO_GCC_USB30_MASTER_CFG_RCGR_SRC_DIV_BMSK                                                            0x1f
+#define HWIO_GCC_USB30_MASTER_CFG_RCGR_SRC_DIV_SHFT                                                             0x0
+#define HWIO_GCC_USB30_MASTER_CFG_RCGR_SRC_DIV_BYPASS_FVAL                                                      0x0
+#define HWIO_GCC_USB30_MASTER_CFG_RCGR_SRC_DIV_DIV1_FVAL                                                        0x1
+#define HWIO_GCC_USB30_MASTER_CFG_RCGR_SRC_DIV_DIV1_5_FVAL                                                      0x2
+#define HWIO_GCC_USB30_MASTER_CFG_RCGR_SRC_DIV_DIV2_FVAL                                                        0x3
+#define HWIO_GCC_USB30_MASTER_CFG_RCGR_SRC_DIV_DIV2_5_FVAL                                                      0x4
+#define HWIO_GCC_USB30_MASTER_CFG_RCGR_SRC_DIV_DIV3_FVAL                                                        0x5
+#define HWIO_GCC_USB30_MASTER_CFG_RCGR_SRC_DIV_DIV3_5_FVAL                                                      0x6
+#define HWIO_GCC_USB30_MASTER_CFG_RCGR_SRC_DIV_DIV4_FVAL                                                        0x7
+#define HWIO_GCC_USB30_MASTER_CFG_RCGR_SRC_DIV_DIV4_5_FVAL                                                      0x8
+#define HWIO_GCC_USB30_MASTER_CFG_RCGR_SRC_DIV_DIV5_FVAL                                                        0x9
+#define HWIO_GCC_USB30_MASTER_CFG_RCGR_SRC_DIV_DIV5_5_FVAL                                                      0xa
+#define HWIO_GCC_USB30_MASTER_CFG_RCGR_SRC_DIV_DIV6_FVAL                                                        0xb
+#define HWIO_GCC_USB30_MASTER_CFG_RCGR_SRC_DIV_DIV6_5_FVAL                                                      0xc
+#define HWIO_GCC_USB30_MASTER_CFG_RCGR_SRC_DIV_DIV7_FVAL                                                        0xd
+#define HWIO_GCC_USB30_MASTER_CFG_RCGR_SRC_DIV_DIV7_5_FVAL                                                      0xe
+#define HWIO_GCC_USB30_MASTER_CFG_RCGR_SRC_DIV_DIV8_FVAL                                                        0xf
+#define HWIO_GCC_USB30_MASTER_CFG_RCGR_SRC_DIV_DIV8_5_FVAL                                                     0x10
+#define HWIO_GCC_USB30_MASTER_CFG_RCGR_SRC_DIV_DIV9_FVAL                                                       0x11
+#define HWIO_GCC_USB30_MASTER_CFG_RCGR_SRC_DIV_DIV9_5_FVAL                                                     0x12
+#define HWIO_GCC_USB30_MASTER_CFG_RCGR_SRC_DIV_DIV10_FVAL                                                      0x13
+#define HWIO_GCC_USB30_MASTER_CFG_RCGR_SRC_DIV_DIV10_5_FVAL                                                    0x14
+#define HWIO_GCC_USB30_MASTER_CFG_RCGR_SRC_DIV_DIV11_FVAL                                                      0x15
+#define HWIO_GCC_USB30_MASTER_CFG_RCGR_SRC_DIV_DIV11_5_FVAL                                                    0x16
+#define HWIO_GCC_USB30_MASTER_CFG_RCGR_SRC_DIV_DIV12_FVAL                                                      0x17
+#define HWIO_GCC_USB30_MASTER_CFG_RCGR_SRC_DIV_DIV12_5_FVAL                                                    0x18
+#define HWIO_GCC_USB30_MASTER_CFG_RCGR_SRC_DIV_DIV13_FVAL                                                      0x19
+#define HWIO_GCC_USB30_MASTER_CFG_RCGR_SRC_DIV_DIV13_5_FVAL                                                    0x1a
+#define HWIO_GCC_USB30_MASTER_CFG_RCGR_SRC_DIV_DIV14_FVAL                                                      0x1b
+#define HWIO_GCC_USB30_MASTER_CFG_RCGR_SRC_DIV_DIV14_5_FVAL                                                    0x1c
+#define HWIO_GCC_USB30_MASTER_CFG_RCGR_SRC_DIV_DIV15_FVAL                                                      0x1d
+#define HWIO_GCC_USB30_MASTER_CFG_RCGR_SRC_DIV_DIV15_5_FVAL                                                    0x1e
+#define HWIO_GCC_USB30_MASTER_CFG_RCGR_SRC_DIV_DIV16_FVAL                                                      0x1f
+
+#define HWIO_GCC_USB30_MASTER_M_ADDR                                                                     (GCC_CLK_CTL_REG_REG_BASE      + 0x00007038)
+#define HWIO_GCC_USB30_MASTER_M_PHYS                                                                     (GCC_CLK_CTL_REG_REG_BASE_PHYS + 0x00007038)
+#define HWIO_GCC_USB30_MASTER_M_OFFS                                                                     (GCC_CLK_CTL_REG_REG_BASE_OFFS + 0x00007038)
+#define HWIO_GCC_USB30_MASTER_M_RMSK                                                                           0xff
+#define HWIO_GCC_USB30_MASTER_M_ATTR                                                                            0x3
+#define HWIO_GCC_USB30_MASTER_M_IN          \
+        in_dword_masked(HWIO_GCC_USB30_MASTER_M_ADDR, HWIO_GCC_USB30_MASTER_M_RMSK)
+#define HWIO_GCC_USB30_MASTER_M_INM(m)      \
+        in_dword_masked(HWIO_GCC_USB30_MASTER_M_ADDR, m)
+#define HWIO_GCC_USB30_MASTER_M_OUT(v)      \
+        out_dword(HWIO_GCC_USB30_MASTER_M_ADDR,v)
+#define HWIO_GCC_USB30_MASTER_M_OUTM(m,v) \
+        out_dword_masked_ns(HWIO_GCC_USB30_MASTER_M_ADDR,m,v,HWIO_GCC_USB30_MASTER_M_IN)
+#define HWIO_GCC_USB30_MASTER_M_M_BMSK                                                                         0xff
+#define HWIO_GCC_USB30_MASTER_M_M_SHFT                                                                          0x0
+
+#define HWIO_GCC_USB30_MASTER_N_ADDR                                                                     (GCC_CLK_CTL_REG_REG_BASE      + 0x0000703c)
+#define HWIO_GCC_USB30_MASTER_N_PHYS                                                                     (GCC_CLK_CTL_REG_REG_BASE_PHYS + 0x0000703c)
+#define HWIO_GCC_USB30_MASTER_N_OFFS                                                                     (GCC_CLK_CTL_REG_REG_BASE_OFFS + 0x0000703c)
+#define HWIO_GCC_USB30_MASTER_N_RMSK                                                                           0xff
+#define HWIO_GCC_USB30_MASTER_N_ATTR                                                                            0x3
+#define HWIO_GCC_USB30_MASTER_N_IN          \
+        in_dword_masked(HWIO_GCC_USB30_MASTER_N_ADDR, HWIO_GCC_USB30_MASTER_N_RMSK)
+#define HWIO_GCC_USB30_MASTER_N_INM(m)      \
+        in_dword_masked(HWIO_GCC_USB30_MASTER_N_ADDR, m)
+#define HWIO_GCC_USB30_MASTER_N_OUT(v)      \
+        out_dword(HWIO_GCC_USB30_MASTER_N_ADDR,v)
+#define HWIO_GCC_USB30_MASTER_N_OUTM(m,v) \
+        out_dword_masked_ns(HWIO_GCC_USB30_MASTER_N_ADDR,m,v,HWIO_GCC_USB30_MASTER_N_IN)
+#define HWIO_GCC_USB30_MASTER_N_NOT_N_MINUS_M_BMSK                                                             0xff
+#define HWIO_GCC_USB30_MASTER_N_NOT_N_MINUS_M_SHFT                                                              0x0
+
+#define HWIO_GCC_USB30_MASTER_D_ADDR                                                                     (GCC_CLK_CTL_REG_REG_BASE      + 0x00007040)
+#define HWIO_GCC_USB30_MASTER_D_PHYS                                                                     (GCC_CLK_CTL_REG_REG_BASE_PHYS + 0x00007040)
+#define HWIO_GCC_USB30_MASTER_D_OFFS                                                                     (GCC_CLK_CTL_REG_REG_BASE_OFFS + 0x00007040)
+#define HWIO_GCC_USB30_MASTER_D_RMSK                                                                           0xff
+#define HWIO_GCC_USB30_MASTER_D_ATTR                                                                            0x3
+#define HWIO_GCC_USB30_MASTER_D_IN          \
+        in_dword_masked(HWIO_GCC_USB30_MASTER_D_ADDR, HWIO_GCC_USB30_MASTER_D_RMSK)
+#define HWIO_GCC_USB30_MASTER_D_INM(m)      \
+        in_dword_masked(HWIO_GCC_USB30_MASTER_D_ADDR, m)
+#define HWIO_GCC_USB30_MASTER_D_OUT(v)      \
+        out_dword(HWIO_GCC_USB30_MASTER_D_ADDR,v)
+#define HWIO_GCC_USB30_MASTER_D_OUTM(m,v) \
+        out_dword_masked_ns(HWIO_GCC_USB30_MASTER_D_ADDR,m,v,HWIO_GCC_USB30_MASTER_D_IN)
+#define HWIO_GCC_USB30_MASTER_D_NOT_2D_BMSK                                                                    0xff
+#define HWIO_GCC_USB30_MASTER_D_NOT_2D_SHFT                                                                     0x0
+
+#define HWIO_GCC_USB30_MOCK_UTMI_CMD_RCGR_ADDR                                                           (GCC_CLK_CTL_REG_REG_BASE      + 0x00007048)
+#define HWIO_GCC_USB30_MOCK_UTMI_CMD_RCGR_PHYS                                                           (GCC_CLK_CTL_REG_REG_BASE_PHYS + 0x00007048)
+#define HWIO_GCC_USB30_MOCK_UTMI_CMD_RCGR_OFFS                                                           (GCC_CLK_CTL_REG_REG_BASE_OFFS + 0x00007048)
+#define HWIO_GCC_USB30_MOCK_UTMI_CMD_RCGR_RMSK                                                           0x80000013
+#define HWIO_GCC_USB30_MOCK_UTMI_CMD_RCGR_ATTR                                                                  0x3
+#define HWIO_GCC_USB30_MOCK_UTMI_CMD_RCGR_IN          \
+        in_dword_masked(HWIO_GCC_USB30_MOCK_UTMI_CMD_RCGR_ADDR, HWIO_GCC_USB30_MOCK_UTMI_CMD_RCGR_RMSK)
+#define HWIO_GCC_USB30_MOCK_UTMI_CMD_RCGR_INM(m)      \
+        in_dword_masked(HWIO_GCC_USB30_MOCK_UTMI_CMD_RCGR_ADDR, m)
+#define HWIO_GCC_USB30_MOCK_UTMI_CMD_RCGR_OUT(v)      \
+        out_dword(HWIO_GCC_USB30_MOCK_UTMI_CMD_RCGR_ADDR,v)
+#define HWIO_GCC_USB30_MOCK_UTMI_CMD_RCGR_OUTM(m,v) \
+        out_dword_masked_ns(HWIO_GCC_USB30_MOCK_UTMI_CMD_RCGR_ADDR,m,v,HWIO_GCC_USB30_MOCK_UTMI_CMD_RCGR_IN)
+#define HWIO_GCC_USB30_MOCK_UTMI_CMD_RCGR_ROOT_OFF_BMSK                                                  0x80000000
+#define HWIO_GCC_USB30_MOCK_UTMI_CMD_RCGR_ROOT_OFF_SHFT                                                        0x1f
+#define HWIO_GCC_USB30_MOCK_UTMI_CMD_RCGR_DIRTY_CFG_RCGR_BMSK                                                  0x10
+#define HWIO_GCC_USB30_MOCK_UTMI_CMD_RCGR_DIRTY_CFG_RCGR_SHFT                                                   0x4
+#define HWIO_GCC_USB30_MOCK_UTMI_CMD_RCGR_ROOT_EN_BMSK                                                          0x2
+#define HWIO_GCC_USB30_MOCK_UTMI_CMD_RCGR_ROOT_EN_SHFT                                                          0x1
+#define HWIO_GCC_USB30_MOCK_UTMI_CMD_RCGR_ROOT_EN_DISABLE_FVAL                                                  0x0
+#define HWIO_GCC_USB30_MOCK_UTMI_CMD_RCGR_ROOT_EN_ENABLE_FVAL                                                   0x1
+#define HWIO_GCC_USB30_MOCK_UTMI_CMD_RCGR_UPDATE_BMSK                                                           0x1
+#define HWIO_GCC_USB30_MOCK_UTMI_CMD_RCGR_UPDATE_SHFT                                                           0x0
+#define HWIO_GCC_USB30_MOCK_UTMI_CMD_RCGR_UPDATE_DISABLE_FVAL                                                   0x0
+#define HWIO_GCC_USB30_MOCK_UTMI_CMD_RCGR_UPDATE_ENABLE_FVAL                                                    0x1
+
+#define HWIO_GCC_USB30_MOCK_UTMI_CFG_RCGR_ADDR                                                           (GCC_CLK_CTL_REG_REG_BASE      + 0x0000704c)
+#define HWIO_GCC_USB30_MOCK_UTMI_CFG_RCGR_PHYS                                                           (GCC_CLK_CTL_REG_REG_BASE_PHYS + 0x0000704c)
+#define HWIO_GCC_USB30_MOCK_UTMI_CFG_RCGR_OFFS                                                           (GCC_CLK_CTL_REG_REG_BASE_OFFS + 0x0000704c)
+#define HWIO_GCC_USB30_MOCK_UTMI_CFG_RCGR_RMSK                                                             0x11071f
+#define HWIO_GCC_USB30_MOCK_UTMI_CFG_RCGR_ATTR                                                                  0x3
+#define HWIO_GCC_USB30_MOCK_UTMI_CFG_RCGR_IN          \
+        in_dword_masked(HWIO_GCC_USB30_MOCK_UTMI_CFG_RCGR_ADDR, HWIO_GCC_USB30_MOCK_UTMI_CFG_RCGR_RMSK)
+#define HWIO_GCC_USB30_MOCK_UTMI_CFG_RCGR_INM(m)      \
+        in_dword_masked(HWIO_GCC_USB30_MOCK_UTMI_CFG_RCGR_ADDR, m)
+#define HWIO_GCC_USB30_MOCK_UTMI_CFG_RCGR_OUT(v)      \
+        out_dword(HWIO_GCC_USB30_MOCK_UTMI_CFG_RCGR_ADDR,v)
+#define HWIO_GCC_USB30_MOCK_UTMI_CFG_RCGR_OUTM(m,v) \
+        out_dword_masked_ns(HWIO_GCC_USB30_MOCK_UTMI_CFG_RCGR_ADDR,m,v,HWIO_GCC_USB30_MOCK_UTMI_CFG_RCGR_IN)
+#define HWIO_GCC_USB30_MOCK_UTMI_CFG_RCGR_HW_CLK_CONTROL_BMSK                                              0x100000
+#define HWIO_GCC_USB30_MOCK_UTMI_CFG_RCGR_HW_CLK_CONTROL_SHFT                                                  0x14
+#define HWIO_GCC_USB30_MOCK_UTMI_CFG_RCGR_HW_CLK_CONTROL_DISABLE_FVAL                                           0x0
+#define HWIO_GCC_USB30_MOCK_UTMI_CFG_RCGR_HW_CLK_CONTROL_ENABLE_FVAL                                            0x1
+#define HWIO_GCC_USB30_MOCK_UTMI_CFG_RCGR_RCGLITE_DISABLE_BMSK                                              0x10000
+#define HWIO_GCC_USB30_MOCK_UTMI_CFG_RCGR_RCGLITE_DISABLE_SHFT                                                 0x10
+#define HWIO_GCC_USB30_MOCK_UTMI_CFG_RCGR_RCGLITE_DISABLE_RCGLITE_ENABLED_FVAL                                  0x0
+#define HWIO_GCC_USB30_MOCK_UTMI_CFG_RCGR_RCGLITE_DISABLE_RCGLITE_DISABLED_FVAL                                 0x1
+#define HWIO_GCC_USB30_MOCK_UTMI_CFG_RCGR_SRC_SEL_BMSK                                                        0x700
+#define HWIO_GCC_USB30_MOCK_UTMI_CFG_RCGR_SRC_SEL_SHFT                                                          0x8
+#define HWIO_GCC_USB30_MOCK_UTMI_CFG_RCGR_SRC_SEL_SRC0_FVAL                                                     0x0
+#define HWIO_GCC_USB30_MOCK_UTMI_CFG_RCGR_SRC_SEL_SRC1_FVAL                                                     0x1
+#define HWIO_GCC_USB30_MOCK_UTMI_CFG_RCGR_SRC_SEL_SRC2_FVAL                                                     0x2
+#define HWIO_GCC_USB30_MOCK_UTMI_CFG_RCGR_SRC_SEL_SRC3_FVAL                                                     0x3
+#define HWIO_GCC_USB30_MOCK_UTMI_CFG_RCGR_SRC_SEL_SRC4_FVAL                                                     0x4
+#define HWIO_GCC_USB30_MOCK_UTMI_CFG_RCGR_SRC_SEL_SRC5_FVAL                                                     0x5
+#define HWIO_GCC_USB30_MOCK_UTMI_CFG_RCGR_SRC_SEL_SRC6_FVAL                                                     0x6
+#define HWIO_GCC_USB30_MOCK_UTMI_CFG_RCGR_SRC_SEL_SRC7_FVAL                                                     0x7
+#define HWIO_GCC_USB30_MOCK_UTMI_CFG_RCGR_SRC_DIV_BMSK                                                         0x1f
+#define HWIO_GCC_USB30_MOCK_UTMI_CFG_RCGR_SRC_DIV_SHFT                                                          0x0
+#define HWIO_GCC_USB30_MOCK_UTMI_CFG_RCGR_SRC_DIV_BYPASS_FVAL                                                   0x0
+#define HWIO_GCC_USB30_MOCK_UTMI_CFG_RCGR_SRC_DIV_DIV1_FVAL                                                     0x1
+#define HWIO_GCC_USB30_MOCK_UTMI_CFG_RCGR_SRC_DIV_DIV1_5_FVAL                                                   0x2
+#define HWIO_GCC_USB30_MOCK_UTMI_CFG_RCGR_SRC_DIV_DIV2_FVAL                                                     0x3
+#define HWIO_GCC_USB30_MOCK_UTMI_CFG_RCGR_SRC_DIV_DIV2_5_FVAL                                                   0x4
+#define HWIO_GCC_USB30_MOCK_UTMI_CFG_RCGR_SRC_DIV_DIV3_FVAL                                                     0x5
+#define HWIO_GCC_USB30_MOCK_UTMI_CFG_RCGR_SRC_DIV_DIV3_5_FVAL                                                   0x6
+#define HWIO_GCC_USB30_MOCK_UTMI_CFG_RCGR_SRC_DIV_DIV4_FVAL                                                     0x7
+#define HWIO_GCC_USB30_MOCK_UTMI_CFG_RCGR_SRC_DIV_DIV4_5_FVAL                                                   0x8
+#define HWIO_GCC_USB30_MOCK_UTMI_CFG_RCGR_SRC_DIV_DIV5_FVAL                                                     0x9
+#define HWIO_GCC_USB30_MOCK_UTMI_CFG_RCGR_SRC_DIV_DIV5_5_FVAL                                                   0xa
+#define HWIO_GCC_USB30_MOCK_UTMI_CFG_RCGR_SRC_DIV_DIV6_FVAL                                                     0xb
+#define HWIO_GCC_USB30_MOCK_UTMI_CFG_RCGR_SRC_DIV_DIV6_5_FVAL                                                   0xc
+#define HWIO_GCC_USB30_MOCK_UTMI_CFG_RCGR_SRC_DIV_DIV7_FVAL                                                     0xd
+#define HWIO_GCC_USB30_MOCK_UTMI_CFG_RCGR_SRC_DIV_DIV7_5_FVAL                                                   0xe
+#define HWIO_GCC_USB30_MOCK_UTMI_CFG_RCGR_SRC_DIV_DIV8_FVAL                                                     0xf
+#define HWIO_GCC_USB30_MOCK_UTMI_CFG_RCGR_SRC_DIV_DIV8_5_FVAL                                                  0x10
+#define HWIO_GCC_USB30_MOCK_UTMI_CFG_RCGR_SRC_DIV_DIV9_FVAL                                                    0x11
+#define HWIO_GCC_USB30_MOCK_UTMI_CFG_RCGR_SRC_DIV_DIV9_5_FVAL                                                  0x12
+#define HWIO_GCC_USB30_MOCK_UTMI_CFG_RCGR_SRC_DIV_DIV10_FVAL                                                   0x13
+#define HWIO_GCC_USB30_MOCK_UTMI_CFG_RCGR_SRC_DIV_DIV10_5_FVAL                                                 0x14
+#define HWIO_GCC_USB30_MOCK_UTMI_CFG_RCGR_SRC_DIV_DIV11_FVAL                                                   0x15
+#define HWIO_GCC_USB30_MOCK_UTMI_CFG_RCGR_SRC_DIV_DIV11_5_FVAL                                                 0x16
+#define HWIO_GCC_USB30_MOCK_UTMI_CFG_RCGR_SRC_DIV_DIV12_FVAL                                                   0x17
+#define HWIO_GCC_USB30_MOCK_UTMI_CFG_RCGR_SRC_DIV_DIV12_5_FVAL                                                 0x18
+#define HWIO_GCC_USB30_MOCK_UTMI_CFG_RCGR_SRC_DIV_DIV13_FVAL                                                   0x19
+#define HWIO_GCC_USB30_MOCK_UTMI_CFG_RCGR_SRC_DIV_DIV13_5_FVAL                                                 0x1a
+#define HWIO_GCC_USB30_MOCK_UTMI_CFG_RCGR_SRC_DIV_DIV14_FVAL                                                   0x1b
+#define HWIO_GCC_USB30_MOCK_UTMI_CFG_RCGR_SRC_DIV_DIV14_5_FVAL                                                 0x1c
+#define HWIO_GCC_USB30_MOCK_UTMI_CFG_RCGR_SRC_DIV_DIV15_FVAL                                                   0x1d
+#define HWIO_GCC_USB30_MOCK_UTMI_CFG_RCGR_SRC_DIV_DIV15_5_FVAL                                                 0x1e
+#define HWIO_GCC_USB30_MOCK_UTMI_CFG_RCGR_SRC_DIV_DIV16_FVAL                                                   0x1f
+
+#define HWIO_GCC_USB30_MOCK_UTMI_POSTDIV_CDIVR_ADDR                                                      (GCC_CLK_CTL_REG_REG_BASE      + 0x00007060)
+#define HWIO_GCC_USB30_MOCK_UTMI_POSTDIV_CDIVR_PHYS                                                      (GCC_CLK_CTL_REG_REG_BASE_PHYS + 0x00007060)
+#define HWIO_GCC_USB30_MOCK_UTMI_POSTDIV_CDIVR_OFFS                                                      (GCC_CLK_CTL_REG_REG_BASE_OFFS + 0x00007060)
+#define HWIO_GCC_USB30_MOCK_UTMI_POSTDIV_CDIVR_RMSK                                                             0xf
+#define HWIO_GCC_USB30_MOCK_UTMI_POSTDIV_CDIVR_ATTR                                                             0x3
+#define HWIO_GCC_USB30_MOCK_UTMI_POSTDIV_CDIVR_IN          \
+        in_dword_masked(HWIO_GCC_USB30_MOCK_UTMI_POSTDIV_CDIVR_ADDR, HWIO_GCC_USB30_MOCK_UTMI_POSTDIV_CDIVR_RMSK)
+#define HWIO_GCC_USB30_MOCK_UTMI_POSTDIV_CDIVR_INM(m)      \
+        in_dword_masked(HWIO_GCC_USB30_MOCK_UTMI_POSTDIV_CDIVR_ADDR, m)
+#define HWIO_GCC_USB30_MOCK_UTMI_POSTDIV_CDIVR_OUT(v)      \
+        out_dword(HWIO_GCC_USB30_MOCK_UTMI_POSTDIV_CDIVR_ADDR,v)
+#define HWIO_GCC_USB30_MOCK_UTMI_POSTDIV_CDIVR_OUTM(m,v) \
+        out_dword_masked_ns(HWIO_GCC_USB30_MOCK_UTMI_POSTDIV_CDIVR_ADDR,m,v,HWIO_GCC_USB30_MOCK_UTMI_POSTDIV_CDIVR_IN)
+#define HWIO_GCC_USB30_MOCK_UTMI_POSTDIV_CDIVR_CLK_DIV_BMSK                                                     0xf
+#define HWIO_GCC_USB30_MOCK_UTMI_POSTDIV_CDIVR_CLK_DIV_SHFT                                                     0x0
+
+#define HWIO_GCC_USB3_PHY_AUX_CBCR_ADDR                                                                  (GCC_CLK_CTL_REG_REG_BASE      + 0x00007064)
+#define HWIO_GCC_USB3_PHY_AUX_CBCR_PHYS                                                                  (GCC_CLK_CTL_REG_REG_BASE_PHYS + 0x00007064)
+#define HWIO_GCC_USB3_PHY_AUX_CBCR_OFFS                                                                  (GCC_CLK_CTL_REG_REG_BASE_OFFS + 0x00007064)
+#define HWIO_GCC_USB3_PHY_AUX_CBCR_RMSK                                                                  0x81c00005
+#define HWIO_GCC_USB3_PHY_AUX_CBCR_ATTR                                                                         0x3
+#define HWIO_GCC_USB3_PHY_AUX_CBCR_IN          \
+        in_dword_masked(HWIO_GCC_USB3_PHY_AUX_CBCR_ADDR, HWIO_GCC_USB3_PHY_AUX_CBCR_RMSK)
+#define HWIO_GCC_USB3_PHY_AUX_CBCR_INM(m)      \
+        in_dword_masked(HWIO_GCC_USB3_PHY_AUX_CBCR_ADDR, m)
+#define HWIO_GCC_USB3_PHY_AUX_CBCR_OUT(v)      \
+        out_dword(HWIO_GCC_USB3_PHY_AUX_CBCR_ADDR,v)
+#define HWIO_GCC_USB3_PHY_AUX_CBCR_OUTM(m,v) \
+        out_dword_masked_ns(HWIO_GCC_USB3_PHY_AUX_CBCR_ADDR,m,v,HWIO_GCC_USB3_PHY_AUX_CBCR_IN)
+#define HWIO_GCC_USB3_PHY_AUX_CBCR_CLK_OFF_BMSK                                                          0x80000000
+#define HWIO_GCC_USB3_PHY_AUX_CBCR_CLK_OFF_SHFT                                                                0x1f
+#define HWIO_GCC_USB3_PHY_AUX_CBCR_IGNORE_ALL_ARES_BMSK                                                   0x1000000
+#define HWIO_GCC_USB3_PHY_AUX_CBCR_IGNORE_ALL_ARES_SHFT                                                        0x18
+#define HWIO_GCC_USB3_PHY_AUX_CBCR_IGNORE_ALL_CLK_DIS_BMSK                                                 0x800000
+#define HWIO_GCC_USB3_PHY_AUX_CBCR_IGNORE_ALL_CLK_DIS_SHFT                                                     0x17
+#define HWIO_GCC_USB3_PHY_AUX_CBCR_CLK_DIS_BMSK                                                            0x400000
+#define HWIO_GCC_USB3_PHY_AUX_CBCR_CLK_DIS_SHFT                                                                0x16
+#define HWIO_GCC_USB3_PHY_AUX_CBCR_CLK_ARES_BMSK                                                                0x4
+#define HWIO_GCC_USB3_PHY_AUX_CBCR_CLK_ARES_SHFT                                                                0x2
+#define HWIO_GCC_USB3_PHY_AUX_CBCR_CLK_ARES_NO_RESET_FVAL                                                       0x0
+#define HWIO_GCC_USB3_PHY_AUX_CBCR_CLK_ARES_RESET_FVAL                                                          0x1
+#define HWIO_GCC_USB3_PHY_AUX_CBCR_CLK_ENABLE_BMSK                                                              0x1
+#define HWIO_GCC_USB3_PHY_AUX_CBCR_CLK_ENABLE_SHFT                                                              0x0
+#define HWIO_GCC_USB3_PHY_AUX_CBCR_CLK_ENABLE_DISABLE_FVAL                                                      0x0
+#define HWIO_GCC_USB3_PHY_AUX_CBCR_CLK_ENABLE_ENABLE_FVAL                                                       0x1
+
+#define HWIO_GCC_USB3_PHY_PIPE_CBCR_ADDR                                                                 (GCC_CLK_CTL_REG_REG_BASE      + 0x00007068)
+#define HWIO_GCC_USB3_PHY_PIPE_CBCR_PHYS                                                                 (GCC_CLK_CTL_REG_REG_BASE_PHYS + 0x00007068)
+#define HWIO_GCC_USB3_PHY_PIPE_CBCR_OFFS                                                                 (GCC_CLK_CTL_REG_REG_BASE_OFFS + 0x00007068)
+#define HWIO_GCC_USB3_PHY_PIPE_CBCR_RMSK                                                                 0x81c0000f
+#define HWIO_GCC_USB3_PHY_PIPE_CBCR_ATTR                                                                        0x3
+#define HWIO_GCC_USB3_PHY_PIPE_CBCR_IN          \
+        in_dword_masked(HWIO_GCC_USB3_PHY_PIPE_CBCR_ADDR, HWIO_GCC_USB3_PHY_PIPE_CBCR_RMSK)
+#define HWIO_GCC_USB3_PHY_PIPE_CBCR_INM(m)      \
+        in_dword_masked(HWIO_GCC_USB3_PHY_PIPE_CBCR_ADDR, m)
+#define HWIO_GCC_USB3_PHY_PIPE_CBCR_OUT(v)      \
+        out_dword(HWIO_GCC_USB3_PHY_PIPE_CBCR_ADDR,v)
+#define HWIO_GCC_USB3_PHY_PIPE_CBCR_OUTM(m,v) \
+        out_dword_masked_ns(HWIO_GCC_USB3_PHY_PIPE_CBCR_ADDR,m,v,HWIO_GCC_USB3_PHY_PIPE_CBCR_IN)
+#define HWIO_GCC_USB3_PHY_PIPE_CBCR_CLK_OFF_BMSK                                                         0x80000000
+#define HWIO_GCC_USB3_PHY_PIPE_CBCR_CLK_OFF_SHFT                                                               0x1f
+#define HWIO_GCC_USB3_PHY_PIPE_CBCR_IGNORE_ALL_ARES_BMSK                                                  0x1000000
+#define HWIO_GCC_USB3_PHY_PIPE_CBCR_IGNORE_ALL_ARES_SHFT                                                       0x18
+#define HWIO_GCC_USB3_PHY_PIPE_CBCR_IGNORE_ALL_CLK_DIS_BMSK                                                0x800000
+#define HWIO_GCC_USB3_PHY_PIPE_CBCR_IGNORE_ALL_CLK_DIS_SHFT                                                    0x17
+#define HWIO_GCC_USB3_PHY_PIPE_CBCR_CLK_DIS_BMSK                                                           0x400000
+#define HWIO_GCC_USB3_PHY_PIPE_CBCR_CLK_DIS_SHFT                                                               0x16
+#define HWIO_GCC_USB3_PHY_PIPE_CBCR_SW_ONLY_EN_BMSK                                                             0x8
+#define HWIO_GCC_USB3_PHY_PIPE_CBCR_SW_ONLY_EN_SHFT                                                             0x3
+#define HWIO_GCC_USB3_PHY_PIPE_CBCR_CLK_ARES_BMSK                                                               0x4
+#define HWIO_GCC_USB3_PHY_PIPE_CBCR_CLK_ARES_SHFT                                                               0x2
+#define HWIO_GCC_USB3_PHY_PIPE_CBCR_CLK_ARES_NO_RESET_FVAL                                                      0x0
+#define HWIO_GCC_USB3_PHY_PIPE_CBCR_CLK_ARES_RESET_FVAL                                                         0x1
+#define HWIO_GCC_USB3_PHY_PIPE_CBCR_HW_CTL_BMSK                                                                 0x2
+#define HWIO_GCC_USB3_PHY_PIPE_CBCR_HW_CTL_SHFT                                                                 0x1
+#define HWIO_GCC_USB3_PHY_PIPE_CBCR_HW_CTL_DISABLE_FVAL                                                         0x0
+#define HWIO_GCC_USB3_PHY_PIPE_CBCR_HW_CTL_ENABLE_FVAL                                                          0x1
+#define HWIO_GCC_USB3_PHY_PIPE_CBCR_CLK_ENABLE_BMSK                                                             0x1
+#define HWIO_GCC_USB3_PHY_PIPE_CBCR_CLK_ENABLE_SHFT                                                             0x0
+#define HWIO_GCC_USB3_PHY_PIPE_CBCR_CLK_ENABLE_DISABLE_FVAL                                                     0x0
+#define HWIO_GCC_USB3_PHY_PIPE_CBCR_CLK_ENABLE_ENABLE_FVAL                                                      0x1
+
+#define HWIO_GCC_USB3_PHY_AUX_CMD_RCGR_ADDR                                                              (GCC_CLK_CTL_REG_REG_BASE      + 0x00007070)
+#define HWIO_GCC_USB3_PHY_AUX_CMD_RCGR_PHYS                                                              (GCC_CLK_CTL_REG_REG_BASE_PHYS + 0x00007070)
+#define HWIO_GCC_USB3_PHY_AUX_CMD_RCGR_OFFS                                                              (GCC_CLK_CTL_REG_REG_BASE_OFFS + 0x00007070)
+#define HWIO_GCC_USB3_PHY_AUX_CMD_RCGR_RMSK                                                              0x800000f3
+#define HWIO_GCC_USB3_PHY_AUX_CMD_RCGR_ATTR                                                                     0x3
+#define HWIO_GCC_USB3_PHY_AUX_CMD_RCGR_IN          \
+        in_dword_masked(HWIO_GCC_USB3_PHY_AUX_CMD_RCGR_ADDR, HWIO_GCC_USB3_PHY_AUX_CMD_RCGR_RMSK)
+#define HWIO_GCC_USB3_PHY_AUX_CMD_RCGR_INM(m)      \
+        in_dword_masked(HWIO_GCC_USB3_PHY_AUX_CMD_RCGR_ADDR, m)
+#define HWIO_GCC_USB3_PHY_AUX_CMD_RCGR_OUT(v)      \
+        out_dword(HWIO_GCC_USB3_PHY_AUX_CMD_RCGR_ADDR,v)
+#define HWIO_GCC_USB3_PHY_AUX_CMD_RCGR_OUTM(m,v) \
+        out_dword_masked_ns(HWIO_GCC_USB3_PHY_AUX_CMD_RCGR_ADDR,m,v,HWIO_GCC_USB3_PHY_AUX_CMD_RCGR_IN)
+#define HWIO_GCC_USB3_PHY_AUX_CMD_RCGR_ROOT_OFF_BMSK                                                     0x80000000
+#define HWIO_GCC_USB3_PHY_AUX_CMD_RCGR_ROOT_OFF_SHFT                                                           0x1f
+#define HWIO_GCC_USB3_PHY_AUX_CMD_RCGR_DIRTY_D_BMSK                                                            0x80
+#define HWIO_GCC_USB3_PHY_AUX_CMD_RCGR_DIRTY_D_SHFT                                                             0x7
+#define HWIO_GCC_USB3_PHY_AUX_CMD_RCGR_DIRTY_N_BMSK                                                            0x40
+#define HWIO_GCC_USB3_PHY_AUX_CMD_RCGR_DIRTY_N_SHFT                                                             0x6
+#define HWIO_GCC_USB3_PHY_AUX_CMD_RCGR_DIRTY_M_BMSK                                                            0x20
+#define HWIO_GCC_USB3_PHY_AUX_CMD_RCGR_DIRTY_M_SHFT                                                             0x5
+#define HWIO_GCC_USB3_PHY_AUX_CMD_RCGR_DIRTY_CFG_RCGR_BMSK                                                     0x10
+#define HWIO_GCC_USB3_PHY_AUX_CMD_RCGR_DIRTY_CFG_RCGR_SHFT                                                      0x4
+#define HWIO_GCC_USB3_PHY_AUX_CMD_RCGR_ROOT_EN_BMSK                                                             0x2
+#define HWIO_GCC_USB3_PHY_AUX_CMD_RCGR_ROOT_EN_SHFT                                                             0x1
+#define HWIO_GCC_USB3_PHY_AUX_CMD_RCGR_ROOT_EN_DISABLE_FVAL                                                     0x0
+#define HWIO_GCC_USB3_PHY_AUX_CMD_RCGR_ROOT_EN_ENABLE_FVAL                                                      0x1
+#define HWIO_GCC_USB3_PHY_AUX_CMD_RCGR_UPDATE_BMSK                                                              0x1
+#define HWIO_GCC_USB3_PHY_AUX_CMD_RCGR_UPDATE_SHFT                                                              0x0
+#define HWIO_GCC_USB3_PHY_AUX_CMD_RCGR_UPDATE_DISABLE_FVAL                                                      0x0
+#define HWIO_GCC_USB3_PHY_AUX_CMD_RCGR_UPDATE_ENABLE_FVAL                                                       0x1
+
+#define HWIO_GCC_USB3_PHY_AUX_CFG_RCGR_ADDR                                                              (GCC_CLK_CTL_REG_REG_BASE      + 0x00007074)
+#define HWIO_GCC_USB3_PHY_AUX_CFG_RCGR_PHYS                                                              (GCC_CLK_CTL_REG_REG_BASE_PHYS + 0x00007074)
+#define HWIO_GCC_USB3_PHY_AUX_CFG_RCGR_OFFS                                                              (GCC_CLK_CTL_REG_REG_BASE_OFFS + 0x00007074)
+#define HWIO_GCC_USB3_PHY_AUX_CFG_RCGR_RMSK                                                                0x10371f
+#define HWIO_GCC_USB3_PHY_AUX_CFG_RCGR_ATTR                                                                     0x3
+#define HWIO_GCC_USB3_PHY_AUX_CFG_RCGR_IN          \
+        in_dword_masked(HWIO_GCC_USB3_PHY_AUX_CFG_RCGR_ADDR, HWIO_GCC_USB3_PHY_AUX_CFG_RCGR_RMSK)
+#define HWIO_GCC_USB3_PHY_AUX_CFG_RCGR_INM(m)      \
+        in_dword_masked(HWIO_GCC_USB3_PHY_AUX_CFG_RCGR_ADDR, m)
+#define HWIO_GCC_USB3_PHY_AUX_CFG_RCGR_OUT(v)      \
+        out_dword(HWIO_GCC_USB3_PHY_AUX_CFG_RCGR_ADDR,v)
+#define HWIO_GCC_USB3_PHY_AUX_CFG_RCGR_OUTM(m,v) \
+        out_dword_masked_ns(HWIO_GCC_USB3_PHY_AUX_CFG_RCGR_ADDR,m,v,HWIO_GCC_USB3_PHY_AUX_CFG_RCGR_IN)
+#define HWIO_GCC_USB3_PHY_AUX_CFG_RCGR_HW_CLK_CONTROL_BMSK                                                 0x100000
+#define HWIO_GCC_USB3_PHY_AUX_CFG_RCGR_HW_CLK_CONTROL_SHFT                                                     0x14
+#define HWIO_GCC_USB3_PHY_AUX_CFG_RCGR_HW_CLK_CONTROL_DISABLE_FVAL                                              0x0
+#define HWIO_GCC_USB3_PHY_AUX_CFG_RCGR_HW_CLK_CONTROL_ENABLE_FVAL                                               0x1
+#define HWIO_GCC_USB3_PHY_AUX_CFG_RCGR_MODE_BMSK                                                             0x3000
+#define HWIO_GCC_USB3_PHY_AUX_CFG_RCGR_MODE_SHFT                                                                0xc
+#define HWIO_GCC_USB3_PHY_AUX_CFG_RCGR_MODE_BYPASS_FVAL                                                         0x0
+#define HWIO_GCC_USB3_PHY_AUX_CFG_RCGR_MODE_SWALLOW_FVAL                                                        0x1
+#define HWIO_GCC_USB3_PHY_AUX_CFG_RCGR_MODE_DUAL_EDGE_FVAL                                                      0x2
+#define HWIO_GCC_USB3_PHY_AUX_CFG_RCGR_MODE_SINGLE_EDGE_FVAL                                                    0x3
+#define HWIO_GCC_USB3_PHY_AUX_CFG_RCGR_SRC_SEL_BMSK                                                           0x700
+#define HWIO_GCC_USB3_PHY_AUX_CFG_RCGR_SRC_SEL_SHFT                                                             0x8
+#define HWIO_GCC_USB3_PHY_AUX_CFG_RCGR_SRC_SEL_SRC0_FVAL                                                        0x0
+#define HWIO_GCC_USB3_PHY_AUX_CFG_RCGR_SRC_SEL_SRC1_FVAL                                                        0x1
+#define HWIO_GCC_USB3_PHY_AUX_CFG_RCGR_SRC_SEL_SRC2_FVAL                                                        0x2
+#define HWIO_GCC_USB3_PHY_AUX_CFG_RCGR_SRC_SEL_SRC3_FVAL                                                        0x3
+#define HWIO_GCC_USB3_PHY_AUX_CFG_RCGR_SRC_SEL_SRC4_FVAL                                                        0x4
+#define HWIO_GCC_USB3_PHY_AUX_CFG_RCGR_SRC_SEL_SRC5_FVAL                                                        0x5
+#define HWIO_GCC_USB3_PHY_AUX_CFG_RCGR_SRC_SEL_SRC6_FVAL                                                        0x6
+#define HWIO_GCC_USB3_PHY_AUX_CFG_RCGR_SRC_SEL_SRC7_FVAL                                                        0x7
+#define HWIO_GCC_USB3_PHY_AUX_CFG_RCGR_SRC_DIV_BMSK                                                            0x1f
+#define HWIO_GCC_USB3_PHY_AUX_CFG_RCGR_SRC_DIV_SHFT                                                             0x0
+#define HWIO_GCC_USB3_PHY_AUX_CFG_RCGR_SRC_DIV_BYPASS_FVAL                                                      0x0
+#define HWIO_GCC_USB3_PHY_AUX_CFG_RCGR_SRC_DIV_DIV1_FVAL                                                        0x1
+#define HWIO_GCC_USB3_PHY_AUX_CFG_RCGR_SRC_DIV_DIV1_5_FVAL                                                      0x2
+#define HWIO_GCC_USB3_PHY_AUX_CFG_RCGR_SRC_DIV_DIV2_FVAL                                                        0x3
+#define HWIO_GCC_USB3_PHY_AUX_CFG_RCGR_SRC_DIV_DIV2_5_FVAL                                                      0x4
+#define HWIO_GCC_USB3_PHY_AUX_CFG_RCGR_SRC_DIV_DIV3_FVAL                                                        0x5
+#define HWIO_GCC_USB3_PHY_AUX_CFG_RCGR_SRC_DIV_DIV3_5_FVAL                                                      0x6
+#define HWIO_GCC_USB3_PHY_AUX_CFG_RCGR_SRC_DIV_DIV4_FVAL                                                        0x7
+#define HWIO_GCC_USB3_PHY_AUX_CFG_RCGR_SRC_DIV_DIV4_5_FVAL                                                      0x8
+#define HWIO_GCC_USB3_PHY_AUX_CFG_RCGR_SRC_DIV_DIV5_FVAL                                                        0x9
+#define HWIO_GCC_USB3_PHY_AUX_CFG_RCGR_SRC_DIV_DIV5_5_FVAL                                                      0xa
+#define HWIO_GCC_USB3_PHY_AUX_CFG_RCGR_SRC_DIV_DIV6_FVAL                                                        0xb
+#define HWIO_GCC_USB3_PHY_AUX_CFG_RCGR_SRC_DIV_DIV6_5_FVAL                                                      0xc
+#define HWIO_GCC_USB3_PHY_AUX_CFG_RCGR_SRC_DIV_DIV7_FVAL                                                        0xd
+#define HWIO_GCC_USB3_PHY_AUX_CFG_RCGR_SRC_DIV_DIV7_5_FVAL                                                      0xe
+#define HWIO_GCC_USB3_PHY_AUX_CFG_RCGR_SRC_DIV_DIV8_FVAL                                                        0xf
+#define HWIO_GCC_USB3_PHY_AUX_CFG_RCGR_SRC_DIV_DIV8_5_FVAL                                                     0x10
+#define HWIO_GCC_USB3_PHY_AUX_CFG_RCGR_SRC_DIV_DIV9_FVAL                                                       0x11
+#define HWIO_GCC_USB3_PHY_AUX_CFG_RCGR_SRC_DIV_DIV9_5_FVAL                                                     0x12
+#define HWIO_GCC_USB3_PHY_AUX_CFG_RCGR_SRC_DIV_DIV10_FVAL                                                      0x13
+#define HWIO_GCC_USB3_PHY_AUX_CFG_RCGR_SRC_DIV_DIV10_5_FVAL                                                    0x14
+#define HWIO_GCC_USB3_PHY_AUX_CFG_RCGR_SRC_DIV_DIV11_FVAL                                                      0x15
+#define HWIO_GCC_USB3_PHY_AUX_CFG_RCGR_SRC_DIV_DIV11_5_FVAL                                                    0x16
+#define HWIO_GCC_USB3_PHY_AUX_CFG_RCGR_SRC_DIV_DIV12_FVAL                                                      0x17
+#define HWIO_GCC_USB3_PHY_AUX_CFG_RCGR_SRC_DIV_DIV12_5_FVAL                                                    0x18
+#define HWIO_GCC_USB3_PHY_AUX_CFG_RCGR_SRC_DIV_DIV13_FVAL                                                      0x19
+#define HWIO_GCC_USB3_PHY_AUX_CFG_RCGR_SRC_DIV_DIV13_5_FVAL                                                    0x1a
+#define HWIO_GCC_USB3_PHY_AUX_CFG_RCGR_SRC_DIV_DIV14_FVAL                                                      0x1b
+#define HWIO_GCC_USB3_PHY_AUX_CFG_RCGR_SRC_DIV_DIV14_5_FVAL                                                    0x1c
+#define HWIO_GCC_USB3_PHY_AUX_CFG_RCGR_SRC_DIV_DIV15_FVAL                                                      0x1d
+#define HWIO_GCC_USB3_PHY_AUX_CFG_RCGR_SRC_DIV_DIV15_5_FVAL                                                    0x1e
+#define HWIO_GCC_USB3_PHY_AUX_CFG_RCGR_SRC_DIV_DIV16_FVAL                                                      0x1f
+
+#define HWIO_GCC_USB3_PHY_AUX_M_ADDR                                                                     (GCC_CLK_CTL_REG_REG_BASE      + 0x00007078)
+#define HWIO_GCC_USB3_PHY_AUX_M_PHYS                                                                     (GCC_CLK_CTL_REG_REG_BASE_PHYS + 0x00007078)
+#define HWIO_GCC_USB3_PHY_AUX_M_OFFS                                                                     (GCC_CLK_CTL_REG_REG_BASE_OFFS + 0x00007078)
+#define HWIO_GCC_USB3_PHY_AUX_M_RMSK                                                                         0xffff
+#define HWIO_GCC_USB3_PHY_AUX_M_ATTR                                                                            0x3
+#define HWIO_GCC_USB3_PHY_AUX_M_IN          \
+        in_dword_masked(HWIO_GCC_USB3_PHY_AUX_M_ADDR, HWIO_GCC_USB3_PHY_AUX_M_RMSK)
+#define HWIO_GCC_USB3_PHY_AUX_M_INM(m)      \
+        in_dword_masked(HWIO_GCC_USB3_PHY_AUX_M_ADDR, m)
+#define HWIO_GCC_USB3_PHY_AUX_M_OUT(v)      \
+        out_dword(HWIO_GCC_USB3_PHY_AUX_M_ADDR,v)
+#define HWIO_GCC_USB3_PHY_AUX_M_OUTM(m,v) \
+        out_dword_masked_ns(HWIO_GCC_USB3_PHY_AUX_M_ADDR,m,v,HWIO_GCC_USB3_PHY_AUX_M_IN)
+#define HWIO_GCC_USB3_PHY_AUX_M_M_BMSK                                                                       0xffff
+#define HWIO_GCC_USB3_PHY_AUX_M_M_SHFT                                                                          0x0
+
+#define HWIO_GCC_USB3_PHY_AUX_N_ADDR                                                                     (GCC_CLK_CTL_REG_REG_BASE      + 0x0000707c)
+#define HWIO_GCC_USB3_PHY_AUX_N_PHYS                                                                     (GCC_CLK_CTL_REG_REG_BASE_PHYS + 0x0000707c)
+#define HWIO_GCC_USB3_PHY_AUX_N_OFFS                                                                     (GCC_CLK_CTL_REG_REG_BASE_OFFS + 0x0000707c)
+#define HWIO_GCC_USB3_PHY_AUX_N_RMSK                                                                         0xffff
+#define HWIO_GCC_USB3_PHY_AUX_N_ATTR                                                                            0x3
+#define HWIO_GCC_USB3_PHY_AUX_N_IN          \
+        in_dword_masked(HWIO_GCC_USB3_PHY_AUX_N_ADDR, HWIO_GCC_USB3_PHY_AUX_N_RMSK)
+#define HWIO_GCC_USB3_PHY_AUX_N_INM(m)      \
+        in_dword_masked(HWIO_GCC_USB3_PHY_AUX_N_ADDR, m)
+#define HWIO_GCC_USB3_PHY_AUX_N_OUT(v)      \
+        out_dword(HWIO_GCC_USB3_PHY_AUX_N_ADDR,v)
+#define HWIO_GCC_USB3_PHY_AUX_N_OUTM(m,v) \
+        out_dword_masked_ns(HWIO_GCC_USB3_PHY_AUX_N_ADDR,m,v,HWIO_GCC_USB3_PHY_AUX_N_IN)
+#define HWIO_GCC_USB3_PHY_AUX_N_NOT_N_MINUS_M_BMSK                                                           0xffff
+#define HWIO_GCC_USB3_PHY_AUX_N_NOT_N_MINUS_M_SHFT                                                              0x0
+
+#define HWIO_GCC_USB3_PHY_AUX_D_ADDR                                                                     (GCC_CLK_CTL_REG_REG_BASE      + 0x00007080)
+#define HWIO_GCC_USB3_PHY_AUX_D_PHYS                                                                     (GCC_CLK_CTL_REG_REG_BASE_PHYS + 0x00007080)
+#define HWIO_GCC_USB3_PHY_AUX_D_OFFS                                                                     (GCC_CLK_CTL_REG_REG_BASE_OFFS + 0x00007080)
+#define HWIO_GCC_USB3_PHY_AUX_D_RMSK                                                                         0xffff
+#define HWIO_GCC_USB3_PHY_AUX_D_ATTR                                                                            0x3
+#define HWIO_GCC_USB3_PHY_AUX_D_IN          \
+        in_dword_masked(HWIO_GCC_USB3_PHY_AUX_D_ADDR, HWIO_GCC_USB3_PHY_AUX_D_RMSK)
+#define HWIO_GCC_USB3_PHY_AUX_D_INM(m)      \
+        in_dword_masked(HWIO_GCC_USB3_PHY_AUX_D_ADDR, m)
+#define HWIO_GCC_USB3_PHY_AUX_D_OUT(v)      \
+        out_dword(HWIO_GCC_USB3_PHY_AUX_D_ADDR,v)
+#define HWIO_GCC_USB3_PHY_AUX_D_OUTM(m,v) \
+        out_dword_masked_ns(HWIO_GCC_USB3_PHY_AUX_D_ADDR,m,v,HWIO_GCC_USB3_PHY_AUX_D_IN)
+#define HWIO_GCC_USB3_PHY_AUX_D_NOT_2D_BMSK                                                                  0xffff
+#define HWIO_GCC_USB3_PHY_AUX_D_NOT_2D_SHFT                                                                     0x0
+
+#define HWIO_GCC_USB3_PHY_BCR_ADDR                                                                       (GCC_CLK_CTL_REG_REG_BASE      + 0x00008000)
+#define HWIO_GCC_USB3_PHY_BCR_PHYS                                                                       (GCC_CLK_CTL_REG_REG_BASE_PHYS + 0x00008000)
+#define HWIO_GCC_USB3_PHY_BCR_OFFS                                                                       (GCC_CLK_CTL_REG_REG_BASE_OFFS + 0x00008000)
+#define HWIO_GCC_USB3_PHY_BCR_RMSK                                                                              0x1
+#define HWIO_GCC_USB3_PHY_BCR_ATTR                                                                              0x3
+#define HWIO_GCC_USB3_PHY_BCR_IN          \
+        in_dword_masked(HWIO_GCC_USB3_PHY_BCR_ADDR, HWIO_GCC_USB3_PHY_BCR_RMSK)
+#define HWIO_GCC_USB3_PHY_BCR_INM(m)      \
+        in_dword_masked(HWIO_GCC_USB3_PHY_BCR_ADDR, m)
+#define HWIO_GCC_USB3_PHY_BCR_OUT(v)      \
+        out_dword(HWIO_GCC_USB3_PHY_BCR_ADDR,v)
+#define HWIO_GCC_USB3_PHY_BCR_OUTM(m,v) \
+        out_dword_masked_ns(HWIO_GCC_USB3_PHY_BCR_ADDR,m,v,HWIO_GCC_USB3_PHY_BCR_IN)
+#define HWIO_GCC_USB3_PHY_BCR_BLK_ARES_BMSK                                                                     0x1
+#define HWIO_GCC_USB3_PHY_BCR_BLK_ARES_SHFT                                                                     0x0
+#define HWIO_GCC_USB3_PHY_BCR_BLK_ARES_DISABLE_FVAL                                                             0x0
+#define HWIO_GCC_USB3_PHY_BCR_BLK_ARES_ENABLE_FVAL                                                              0x1
+
+#define HWIO_GCC_USB3PHY_PHY_BCR_ADDR                                                                    (GCC_CLK_CTL_REG_REG_BASE      + 0x00008004)
+#define HWIO_GCC_USB3PHY_PHY_BCR_PHYS                                                                    (GCC_CLK_CTL_REG_REG_BASE_PHYS + 0x00008004)
+#define HWIO_GCC_USB3PHY_PHY_BCR_OFFS                                                                    (GCC_CLK_CTL_REG_REG_BASE_OFFS + 0x00008004)
+#define HWIO_GCC_USB3PHY_PHY_BCR_RMSK                                                                           0x1
+#define HWIO_GCC_USB3PHY_PHY_BCR_ATTR                                                                           0x3
+#define HWIO_GCC_USB3PHY_PHY_BCR_IN          \
+        in_dword_masked(HWIO_GCC_USB3PHY_PHY_BCR_ADDR, HWIO_GCC_USB3PHY_PHY_BCR_RMSK)
+#define HWIO_GCC_USB3PHY_PHY_BCR_INM(m)      \
+        in_dword_masked(HWIO_GCC_USB3PHY_PHY_BCR_ADDR, m)
+#define HWIO_GCC_USB3PHY_PHY_BCR_OUT(v)      \
+        out_dword(HWIO_GCC_USB3PHY_PHY_BCR_ADDR,v)
+#define HWIO_GCC_USB3PHY_PHY_BCR_OUTM(m,v) \
+        out_dword_masked_ns(HWIO_GCC_USB3PHY_PHY_BCR_ADDR,m,v,HWIO_GCC_USB3PHY_PHY_BCR_IN)
+#define HWIO_GCC_USB3PHY_PHY_BCR_BLK_ARES_BMSK                                                                  0x1
+#define HWIO_GCC_USB3PHY_PHY_BCR_BLK_ARES_SHFT                                                                  0x0
+#define HWIO_GCC_USB3PHY_PHY_BCR_BLK_ARES_DISABLE_FVAL                                                          0x0
+#define HWIO_GCC_USB3PHY_PHY_BCR_BLK_ARES_ENABLE_FVAL                                                           0x1
+
+#define HWIO_GCC_QUSB2PHY_BCR_ADDR                                                                       (GCC_CLK_CTL_REG_REG_BASE      + 0x00009000)
+#define HWIO_GCC_QUSB2PHY_BCR_PHYS                                                                       (GCC_CLK_CTL_REG_REG_BASE_PHYS + 0x00009000)
+#define HWIO_GCC_QUSB2PHY_BCR_OFFS                                                                       (GCC_CLK_CTL_REG_REG_BASE_OFFS + 0x00009000)
+#define HWIO_GCC_QUSB2PHY_BCR_RMSK                                                                              0x1
+#define HWIO_GCC_QUSB2PHY_BCR_ATTR                                                                              0x3
+#define HWIO_GCC_QUSB2PHY_BCR_IN          \
+        in_dword_masked(HWIO_GCC_QUSB2PHY_BCR_ADDR, HWIO_GCC_QUSB2PHY_BCR_RMSK)
+#define HWIO_GCC_QUSB2PHY_BCR_INM(m)      \
+        in_dword_masked(HWIO_GCC_QUSB2PHY_BCR_ADDR, m)
+#define HWIO_GCC_QUSB2PHY_BCR_OUT(v)      \
+        out_dword(HWIO_GCC_QUSB2PHY_BCR_ADDR,v)
+#define HWIO_GCC_QUSB2PHY_BCR_OUTM(m,v) \
+        out_dword_masked_ns(HWIO_GCC_QUSB2PHY_BCR_ADDR,m,v,HWIO_GCC_QUSB2PHY_BCR_IN)
+#define HWIO_GCC_QUSB2PHY_BCR_BLK_ARES_BMSK                                                                     0x1
+#define HWIO_GCC_QUSB2PHY_BCR_BLK_ARES_SHFT                                                                     0x0
+#define HWIO_GCC_QUSB2PHY_BCR_BLK_ARES_DISABLE_FVAL                                                             0x0
+#define HWIO_GCC_QUSB2PHY_BCR_BLK_ARES_ENABLE_FVAL                                                              0x1
+
+#define HWIO_GCC_USB_PHY_CFG_AHB2PHY_BCR_ADDR                                                            (GCC_CLK_CTL_REG_REG_BASE      + 0x00009004)
+#define HWIO_GCC_USB_PHY_CFG_AHB2PHY_BCR_PHYS                                                            (GCC_CLK_CTL_REG_REG_BASE_PHYS + 0x00009004)
+#define HWIO_GCC_USB_PHY_CFG_AHB2PHY_BCR_OFFS                                                            (GCC_CLK_CTL_REG_REG_BASE_OFFS + 0x00009004)
+#define HWIO_GCC_USB_PHY_CFG_AHB2PHY_BCR_RMSK                                                                   0x1
+#define HWIO_GCC_USB_PHY_CFG_AHB2PHY_BCR_ATTR                                                                   0x3
+#define HWIO_GCC_USB_PHY_CFG_AHB2PHY_BCR_IN          \
+        in_dword_masked(HWIO_GCC_USB_PHY_CFG_AHB2PHY_BCR_ADDR, HWIO_GCC_USB_PHY_CFG_AHB2PHY_BCR_RMSK)
+#define HWIO_GCC_USB_PHY_CFG_AHB2PHY_BCR_INM(m)      \
+        in_dword_masked(HWIO_GCC_USB_PHY_CFG_AHB2PHY_BCR_ADDR, m)
+#define HWIO_GCC_USB_PHY_CFG_AHB2PHY_BCR_OUT(v)      \
+        out_dword(HWIO_GCC_USB_PHY_CFG_AHB2PHY_BCR_ADDR,v)
+#define HWIO_GCC_USB_PHY_CFG_AHB2PHY_BCR_OUTM(m,v) \
+        out_dword_masked_ns(HWIO_GCC_USB_PHY_CFG_AHB2PHY_BCR_ADDR,m,v,HWIO_GCC_USB_PHY_CFG_AHB2PHY_BCR_IN)
+#define HWIO_GCC_USB_PHY_CFG_AHB2PHY_BCR_BLK_ARES_BMSK                                                          0x1
+#define HWIO_GCC_USB_PHY_CFG_AHB2PHY_BCR_BLK_ARES_SHFT                                                          0x0
+#define HWIO_GCC_USB_PHY_CFG_AHB2PHY_BCR_BLK_ARES_DISABLE_FVAL                                                  0x0
+#define HWIO_GCC_USB_PHY_CFG_AHB2PHY_BCR_BLK_ARES_ENABLE_FVAL                                                   0x1
+
+#define HWIO_GCC_USB_PHY_CFG_AHB2PHY_CBCR_ADDR                                                           (GCC_CLK_CTL_REG_REG_BASE      + 0x00009008)
+#define HWIO_GCC_USB_PHY_CFG_AHB2PHY_CBCR_PHYS                                                           (GCC_CLK_CTL_REG_REG_BASE_PHYS + 0x00009008)
+#define HWIO_GCC_USB_PHY_CFG_AHB2PHY_CBCR_OFFS                                                           (GCC_CLK_CTL_REG_REG_BASE_OFFS + 0x00009008)
+#define HWIO_GCC_USB_PHY_CFG_AHB2PHY_CBCR_RMSK                                                           0x81d0000f
+#define HWIO_GCC_USB_PHY_CFG_AHB2PHY_CBCR_ATTR                                                                  0x3
+#define HWIO_GCC_USB_PHY_CFG_AHB2PHY_CBCR_IN          \
+        in_dword_masked(HWIO_GCC_USB_PHY_CFG_AHB2PHY_CBCR_ADDR, HWIO_GCC_USB_PHY_CFG_AHB2PHY_CBCR_RMSK)
+#define HWIO_GCC_USB_PHY_CFG_AHB2PHY_CBCR_INM(m)      \
+        in_dword_masked(HWIO_GCC_USB_PHY_CFG_AHB2PHY_CBCR_ADDR, m)
+#define HWIO_GCC_USB_PHY_CFG_AHB2PHY_CBCR_OUT(v)      \
+        out_dword(HWIO_GCC_USB_PHY_CFG_AHB2PHY_CBCR_ADDR,v)
+#define HWIO_GCC_USB_PHY_CFG_AHB2PHY_CBCR_OUTM(m,v) \
+        out_dword_masked_ns(HWIO_GCC_USB_PHY_CFG_AHB2PHY_CBCR_ADDR,m,v,HWIO_GCC_USB_PHY_CFG_AHB2PHY_CBCR_IN)
+#define HWIO_GCC_USB_PHY_CFG_AHB2PHY_CBCR_CLK_OFF_BMSK                                                   0x80000000
+#define HWIO_GCC_USB_PHY_CFG_AHB2PHY_CBCR_CLK_OFF_SHFT                                                         0x1f
+#define HWIO_GCC_USB_PHY_CFG_AHB2PHY_CBCR_IGNORE_ALL_ARES_BMSK                                            0x1000000
+#define HWIO_GCC_USB_PHY_CFG_AHB2PHY_CBCR_IGNORE_ALL_ARES_SHFT                                                 0x18
+#define HWIO_GCC_USB_PHY_CFG_AHB2PHY_CBCR_IGNORE_ALL_CLK_DIS_BMSK                                          0x800000
+#define HWIO_GCC_USB_PHY_CFG_AHB2PHY_CBCR_IGNORE_ALL_CLK_DIS_SHFT                                              0x17
+#define HWIO_GCC_USB_PHY_CFG_AHB2PHY_CBCR_CLK_DIS_BMSK                                                     0x400000
+#define HWIO_GCC_USB_PHY_CFG_AHB2PHY_CBCR_CLK_DIS_SHFT                                                         0x16
+#define HWIO_GCC_USB_PHY_CFG_AHB2PHY_CBCR_IGNORE_RPMH_CLK_DIS_BMSK                                         0x100000
+#define HWIO_GCC_USB_PHY_CFG_AHB2PHY_CBCR_IGNORE_RPMH_CLK_DIS_SHFT                                             0x14
+#define HWIO_GCC_USB_PHY_CFG_AHB2PHY_CBCR_SW_ONLY_EN_BMSK                                                       0x8
+#define HWIO_GCC_USB_PHY_CFG_AHB2PHY_CBCR_SW_ONLY_EN_SHFT                                                       0x3
+#define HWIO_GCC_USB_PHY_CFG_AHB2PHY_CBCR_CLK_ARES_BMSK                                                         0x4
+#define HWIO_GCC_USB_PHY_CFG_AHB2PHY_CBCR_CLK_ARES_SHFT                                                         0x2
+#define HWIO_GCC_USB_PHY_CFG_AHB2PHY_CBCR_CLK_ARES_NO_RESET_FVAL                                                0x0
+#define HWIO_GCC_USB_PHY_CFG_AHB2PHY_CBCR_CLK_ARES_RESET_FVAL                                                   0x1
+#define HWIO_GCC_USB_PHY_CFG_AHB2PHY_CBCR_HW_CTL_BMSK                                                           0x2
+#define HWIO_GCC_USB_PHY_CFG_AHB2PHY_CBCR_HW_CTL_SHFT                                                           0x1
+#define HWIO_GCC_USB_PHY_CFG_AHB2PHY_CBCR_HW_CTL_DISABLE_FVAL                                                   0x0
+#define HWIO_GCC_USB_PHY_CFG_AHB2PHY_CBCR_HW_CTL_ENABLE_FVAL                                                    0x1
+#define HWIO_GCC_USB_PHY_CFG_AHB2PHY_CBCR_CLK_ENABLE_BMSK                                                       0x1
+#define HWIO_GCC_USB_PHY_CFG_AHB2PHY_CBCR_CLK_ENABLE_SHFT                                                       0x0
+#define HWIO_GCC_USB_PHY_CFG_AHB2PHY_CBCR_CLK_ENABLE_DISABLE_FVAL                                               0x0
+#define HWIO_GCC_USB_PHY_CFG_AHB2PHY_CBCR_CLK_ENABLE_ENABLE_FVAL                                                0x1
+
+#define HWIO_GCC_SDCC1_BCR_ADDR                                                                          (GCC_CLK_CTL_REG_REG_BASE      + 0x0000a000)
+#define HWIO_GCC_SDCC1_BCR_PHYS                                                                          (GCC_CLK_CTL_REG_REG_BASE_PHYS + 0x0000a000)
+#define HWIO_GCC_SDCC1_BCR_OFFS                                                                          (GCC_CLK_CTL_REG_REG_BASE_OFFS + 0x0000a000)
+#define HWIO_GCC_SDCC1_BCR_RMSK                                                                                 0x1
+#define HWIO_GCC_SDCC1_BCR_ATTR                                                                                 0x3
+#define HWIO_GCC_SDCC1_BCR_IN          \
+        in_dword_masked(HWIO_GCC_SDCC1_BCR_ADDR, HWIO_GCC_SDCC1_BCR_RMSK)
+#define HWIO_GCC_SDCC1_BCR_INM(m)      \
+        in_dword_masked(HWIO_GCC_SDCC1_BCR_ADDR, m)
+#define HWIO_GCC_SDCC1_BCR_OUT(v)      \
+        out_dword(HWIO_GCC_SDCC1_BCR_ADDR,v)
+#define HWIO_GCC_SDCC1_BCR_OUTM(m,v) \
+        out_dword_masked_ns(HWIO_GCC_SDCC1_BCR_ADDR,m,v,HWIO_GCC_SDCC1_BCR_IN)
+#define HWIO_GCC_SDCC1_BCR_BLK_ARES_BMSK                                                                        0x1
+#define HWIO_GCC_SDCC1_BCR_BLK_ARES_SHFT                                                                        0x0
+#define HWIO_GCC_SDCC1_BCR_BLK_ARES_DISABLE_FVAL                                                                0x0
+#define HWIO_GCC_SDCC1_BCR_BLK_ARES_ENABLE_FVAL                                                                 0x1
+
+#define HWIO_GCC_SDCC1_APPS_CBCR_ADDR                                                                    (GCC_CLK_CTL_REG_REG_BASE      + 0x0000a004)
+#define HWIO_GCC_SDCC1_APPS_CBCR_PHYS                                                                    (GCC_CLK_CTL_REG_REG_BASE_PHYS + 0x0000a004)
+#define HWIO_GCC_SDCC1_APPS_CBCR_OFFS                                                                    (GCC_CLK_CTL_REG_REG_BASE_OFFS + 0x0000a004)
+#define HWIO_GCC_SDCC1_APPS_CBCR_RMSK                                                                    0x81c07ff5
+#define HWIO_GCC_SDCC1_APPS_CBCR_ATTR                                                                           0x3
+#define HWIO_GCC_SDCC1_APPS_CBCR_IN          \
+        in_dword_masked(HWIO_GCC_SDCC1_APPS_CBCR_ADDR, HWIO_GCC_SDCC1_APPS_CBCR_RMSK)
+#define HWIO_GCC_SDCC1_APPS_CBCR_INM(m)      \
+        in_dword_masked(HWIO_GCC_SDCC1_APPS_CBCR_ADDR, m)
+#define HWIO_GCC_SDCC1_APPS_CBCR_OUT(v)      \
+        out_dword(HWIO_GCC_SDCC1_APPS_CBCR_ADDR,v)
+#define HWIO_GCC_SDCC1_APPS_CBCR_OUTM(m,v) \
+        out_dword_masked_ns(HWIO_GCC_SDCC1_APPS_CBCR_ADDR,m,v,HWIO_GCC_SDCC1_APPS_CBCR_IN)
+#define HWIO_GCC_SDCC1_APPS_CBCR_CLK_OFF_BMSK                                                            0x80000000
+#define HWIO_GCC_SDCC1_APPS_CBCR_CLK_OFF_SHFT                                                                  0x1f
+#define HWIO_GCC_SDCC1_APPS_CBCR_IGNORE_ALL_ARES_BMSK                                                     0x1000000
+#define HWIO_GCC_SDCC1_APPS_CBCR_IGNORE_ALL_ARES_SHFT                                                          0x18
+#define HWIO_GCC_SDCC1_APPS_CBCR_IGNORE_ALL_CLK_DIS_BMSK                                                   0x800000
+#define HWIO_GCC_SDCC1_APPS_CBCR_IGNORE_ALL_CLK_DIS_SHFT                                                       0x17
+#define HWIO_GCC_SDCC1_APPS_CBCR_CLK_DIS_BMSK                                                              0x400000
+#define HWIO_GCC_SDCC1_APPS_CBCR_CLK_DIS_SHFT                                                                  0x16
+#define HWIO_GCC_SDCC1_APPS_CBCR_FORCE_MEM_CORE_ON_BMSK                                                      0x4000
+#define HWIO_GCC_SDCC1_APPS_CBCR_FORCE_MEM_CORE_ON_SHFT                                                         0xe
+#define HWIO_GCC_SDCC1_APPS_CBCR_FORCE_MEM_CORE_ON_FORCE_DISABLE_FVAL                                           0x0
+#define HWIO_GCC_SDCC1_APPS_CBCR_FORCE_MEM_CORE_ON_FORCE_ENABLE_FVAL                                            0x1
+#define HWIO_GCC_SDCC1_APPS_CBCR_FORCE_MEM_PERIPH_ON_BMSK                                                    0x2000
+#define HWIO_GCC_SDCC1_APPS_CBCR_FORCE_MEM_PERIPH_ON_SHFT                                                       0xd
+#define HWIO_GCC_SDCC1_APPS_CBCR_FORCE_MEM_PERIPH_ON_FORCE_DISABLE_FVAL                                         0x0
+#define HWIO_GCC_SDCC1_APPS_CBCR_FORCE_MEM_PERIPH_ON_FORCE_ENABLE_FVAL                                          0x1
+#define HWIO_GCC_SDCC1_APPS_CBCR_FORCE_MEM_PERIPH_OFF_BMSK                                                   0x1000
+#define HWIO_GCC_SDCC1_APPS_CBCR_FORCE_MEM_PERIPH_OFF_SHFT                                                      0xc
+#define HWIO_GCC_SDCC1_APPS_CBCR_FORCE_MEM_PERIPH_OFF_FORCE_DISABLE_FVAL                                        0x0
+#define HWIO_GCC_SDCC1_APPS_CBCR_FORCE_MEM_PERIPH_OFF_FORCE_ENABLE_FVAL                                         0x1
+#define HWIO_GCC_SDCC1_APPS_CBCR_WAKEUP_BMSK                                                                  0xf00
+#define HWIO_GCC_SDCC1_APPS_CBCR_WAKEUP_SHFT                                                                    0x8
+#define HWIO_GCC_SDCC1_APPS_CBCR_WAKEUP_CLOCK0_FVAL                                                             0x0
+#define HWIO_GCC_SDCC1_APPS_CBCR_WAKEUP_CLOCK1_FVAL                                                             0x1
+#define HWIO_GCC_SDCC1_APPS_CBCR_WAKEUP_CLOCK2_FVAL                                                             0x2
+#define HWIO_GCC_SDCC1_APPS_CBCR_WAKEUP_CLOCK3_FVAL                                                             0x3
+#define HWIO_GCC_SDCC1_APPS_CBCR_WAKEUP_CLOCK4_FVAL                                                             0x4
+#define HWIO_GCC_SDCC1_APPS_CBCR_WAKEUP_CLOCK5_FVAL                                                             0x5
+#define HWIO_GCC_SDCC1_APPS_CBCR_WAKEUP_CLOCK6_FVAL                                                             0x6
+#define HWIO_GCC_SDCC1_APPS_CBCR_WAKEUP_CLOCK7_FVAL                                                             0x7
+#define HWIO_GCC_SDCC1_APPS_CBCR_WAKEUP_CLOCK8_FVAL                                                             0x8
+#define HWIO_GCC_SDCC1_APPS_CBCR_WAKEUP_CLOCK9_FVAL                                                             0x9
+#define HWIO_GCC_SDCC1_APPS_CBCR_WAKEUP_CLOCK10_FVAL                                                            0xa
+#define HWIO_GCC_SDCC1_APPS_CBCR_WAKEUP_CLOCK11_FVAL                                                            0xb
+#define HWIO_GCC_SDCC1_APPS_CBCR_WAKEUP_CLOCK12_FVAL                                                            0xc
+#define HWIO_GCC_SDCC1_APPS_CBCR_WAKEUP_CLOCK13_FVAL                                                            0xd
+#define HWIO_GCC_SDCC1_APPS_CBCR_WAKEUP_CLOCK14_FVAL                                                            0xe
+#define HWIO_GCC_SDCC1_APPS_CBCR_WAKEUP_CLOCK15_FVAL                                                            0xf
+#define HWIO_GCC_SDCC1_APPS_CBCR_SLEEP_BMSK                                                                    0xf0
+#define HWIO_GCC_SDCC1_APPS_CBCR_SLEEP_SHFT                                                                     0x4
+#define HWIO_GCC_SDCC1_APPS_CBCR_SLEEP_CLOCK0_FVAL                                                              0x0
+#define HWIO_GCC_SDCC1_APPS_CBCR_SLEEP_CLOCK1_FVAL                                                              0x1
+#define HWIO_GCC_SDCC1_APPS_CBCR_SLEEP_CLOCK2_FVAL                                                              0x2
+#define HWIO_GCC_SDCC1_APPS_CBCR_SLEEP_CLOCK3_FVAL                                                              0x3
+#define HWIO_GCC_SDCC1_APPS_CBCR_SLEEP_CLOCK4_FVAL                                                              0x4
+#define HWIO_GCC_SDCC1_APPS_CBCR_SLEEP_CLOCK5_FVAL                                                              0x5
+#define HWIO_GCC_SDCC1_APPS_CBCR_SLEEP_CLOCK6_FVAL                                                              0x6
+#define HWIO_GCC_SDCC1_APPS_CBCR_SLEEP_CLOCK7_FVAL                                                              0x7
+#define HWIO_GCC_SDCC1_APPS_CBCR_SLEEP_CLOCK8_FVAL                                                              0x8
+#define HWIO_GCC_SDCC1_APPS_CBCR_SLEEP_CLOCK9_FVAL                                                              0x9
+#define HWIO_GCC_SDCC1_APPS_CBCR_SLEEP_CLOCK10_FVAL                                                             0xa
+#define HWIO_GCC_SDCC1_APPS_CBCR_SLEEP_CLOCK11_FVAL                                                             0xb
+#define HWIO_GCC_SDCC1_APPS_CBCR_SLEEP_CLOCK12_FVAL                                                             0xc
+#define HWIO_GCC_SDCC1_APPS_CBCR_SLEEP_CLOCK13_FVAL                                                             0xd
+#define HWIO_GCC_SDCC1_APPS_CBCR_SLEEP_CLOCK14_FVAL                                                             0xe
+#define HWIO_GCC_SDCC1_APPS_CBCR_SLEEP_CLOCK15_FVAL                                                             0xf
+#define HWIO_GCC_SDCC1_APPS_CBCR_CLK_ARES_BMSK                                                                  0x4
+#define HWIO_GCC_SDCC1_APPS_CBCR_CLK_ARES_SHFT                                                                  0x2
+#define HWIO_GCC_SDCC1_APPS_CBCR_CLK_ARES_NO_RESET_FVAL                                                         0x0
+#define HWIO_GCC_SDCC1_APPS_CBCR_CLK_ARES_RESET_FVAL                                                            0x1
+#define HWIO_GCC_SDCC1_APPS_CBCR_CLK_ENABLE_BMSK                                                                0x1
+#define HWIO_GCC_SDCC1_APPS_CBCR_CLK_ENABLE_SHFT                                                                0x0
+#define HWIO_GCC_SDCC1_APPS_CBCR_CLK_ENABLE_DISABLE_FVAL                                                        0x0
+#define HWIO_GCC_SDCC1_APPS_CBCR_CLK_ENABLE_ENABLE_FVAL                                                         0x1
+
+#define HWIO_GCC_SDCC1_APPS_SREGR_ADDR                                                                   (GCC_CLK_CTL_REG_REG_BASE      + 0x0000a008)
+#define HWIO_GCC_SDCC1_APPS_SREGR_PHYS                                                                   (GCC_CLK_CTL_REG_REG_BASE_PHYS + 0x0000a008)
+#define HWIO_GCC_SDCC1_APPS_SREGR_OFFS                                                                   (GCC_CLK_CTL_REG_REG_BASE_OFFS + 0x0000a008)
+#define HWIO_GCC_SDCC1_APPS_SREGR_RMSK                                                                   0xfffffffe
+#define HWIO_GCC_SDCC1_APPS_SREGR_ATTR                                                                          0x3
+#define HWIO_GCC_SDCC1_APPS_SREGR_IN          \
+        in_dword_masked(HWIO_GCC_SDCC1_APPS_SREGR_ADDR, HWIO_GCC_SDCC1_APPS_SREGR_RMSK)
+#define HWIO_GCC_SDCC1_APPS_SREGR_INM(m)      \
+        in_dword_masked(HWIO_GCC_SDCC1_APPS_SREGR_ADDR, m)
+#define HWIO_GCC_SDCC1_APPS_SREGR_OUT(v)      \
+        out_dword(HWIO_GCC_SDCC1_APPS_SREGR_ADDR,v)
+#define HWIO_GCC_SDCC1_APPS_SREGR_OUTM(m,v) \
+        out_dword_masked_ns(HWIO_GCC_SDCC1_APPS_SREGR_ADDR,m,v,HWIO_GCC_SDCC1_APPS_SREGR_IN)
+#define HWIO_GCC_SDCC1_APPS_SREGR_SREG_PSCBC_SPARE_CTRL_OUT_BMSK                                         0xff000000
+#define HWIO_GCC_SDCC1_APPS_SREGR_SREG_PSCBC_SPARE_CTRL_OUT_SHFT                                               0x18
+#define HWIO_GCC_SDCC1_APPS_SREGR_SREG_PSCBC_SPARE_CTRL_IN_BMSK                                            0xff0000
+#define HWIO_GCC_SDCC1_APPS_SREGR_SREG_PSCBC_SPARE_CTRL_IN_SHFT                                                0x10
+#define HWIO_GCC_SDCC1_APPS_SREGR_IGNORE_GDSC_PWR_DWN_CSR_BMSK                                               0x8000
+#define HWIO_GCC_SDCC1_APPS_SREGR_IGNORE_GDSC_PWR_DWN_CSR_SHFT                                                  0xf
+#define HWIO_GCC_SDCC1_APPS_SREGR_IGNORE_GDSC_PWR_DWN_CSR_NO_IGNORE_FVAL                                        0x0
+#define HWIO_GCC_SDCC1_APPS_SREGR_IGNORE_GDSC_PWR_DWN_CSR_IGNORE_FVAL                                           0x1
+#define HWIO_GCC_SDCC1_APPS_SREGR_PSCBC_SLP_STG_MODE_CSR_BMSK                                                0x4000
+#define HWIO_GCC_SDCC1_APPS_SREGR_PSCBC_SLP_STG_MODE_CSR_SHFT                                                   0xe
+#define HWIO_GCC_SDCC1_APPS_SREGR_PSCBC_SLP_STG_MODE_CSR_SREG_PSCBC_MODE_FVAL                                   0x0
+#define HWIO_GCC_SDCC1_APPS_SREGR_PSCBC_SLP_STG_MODE_CSR_PSCBC_SLP_STG_MODE_FVAL                                0x1
+#define HWIO_GCC_SDCC1_APPS_SREGR_MEM_CPH_RST_SW_OVERRIDE_BMSK                                               0x2000
+#define HWIO_GCC_SDCC1_APPS_SREGR_MEM_CPH_RST_SW_OVERRIDE_SHFT                                                  0xd
+#define HWIO_GCC_SDCC1_APPS_SREGR_MEM_CPH_RST_SW_OVERRIDE_NO_OVERRIDE_FVAL                                      0x0
+#define HWIO_GCC_SDCC1_APPS_SREGR_MEM_CPH_RST_SW_OVERRIDE_OVERRIDE_FVAL                                         0x1
+#define HWIO_GCC_SDCC1_APPS_SREGR_SW_SM_PSCBC_SEQ_IN_OVERRIDE_BMSK                                           0x1000
+#define HWIO_GCC_SDCC1_APPS_SREGR_SW_SM_PSCBC_SEQ_IN_OVERRIDE_SHFT                                              0xc
+#define HWIO_GCC_SDCC1_APPS_SREGR_SW_SM_PSCBC_SEQ_IN_OVERRIDE_NO_RESET_FVAL                                     0x0
+#define HWIO_GCC_SDCC1_APPS_SREGR_SW_SM_PSCBC_SEQ_IN_OVERRIDE_RESET_FVAL                                        0x1
+#define HWIO_GCC_SDCC1_APPS_SREGR_MEM_CORE_ON_ACK_BMSK                                                        0x800
+#define HWIO_GCC_SDCC1_APPS_SREGR_MEM_CORE_ON_ACK_SHFT                                                          0xb
+#define HWIO_GCC_SDCC1_APPS_SREGR_MEM_PERIPH_ON_ACK_BMSK                                                      0x400
+#define HWIO_GCC_SDCC1_APPS_SREGR_MEM_PERIPH_ON_ACK_SHFT                                                        0xa
+#define HWIO_GCC_SDCC1_APPS_SREGR_SW_DIV_RATIO_SLP_STG_CLK_BMSK                                               0x300
+#define HWIO_GCC_SDCC1_APPS_SREGR_SW_DIV_RATIO_SLP_STG_CLK_SHFT                                                 0x8
+#define HWIO_GCC_SDCC1_APPS_SREGR_SW_DIV_RATIO_SLP_STG_CLK_DIV_BY_1_FVAL                                        0x0
+#define HWIO_GCC_SDCC1_APPS_SREGR_SW_DIV_RATIO_SLP_STG_CLK_DIV_BY_2_FVAL                                        0x1
+#define HWIO_GCC_SDCC1_APPS_SREGR_SW_DIV_RATIO_SLP_STG_CLK_DIV_BY_4_FVAL                                        0x2
+#define HWIO_GCC_SDCC1_APPS_SREGR_SW_DIV_RATIO_SLP_STG_CLK_DIV_BY_8_FVAL                                        0x3
+#define HWIO_GCC_SDCC1_APPS_SREGR_MEM_CPH_ENABLE_BMSK                                                          0x80
+#define HWIO_GCC_SDCC1_APPS_SREGR_MEM_CPH_ENABLE_SHFT                                                           0x7
+#define HWIO_GCC_SDCC1_APPS_SREGR_MEM_CPH_ENABLE_DISABLE_FVAL                                                   0x0
+#define HWIO_GCC_SDCC1_APPS_SREGR_MEM_CPH_ENABLE_ENABLE_FVAL                                                    0x1
+#define HWIO_GCC_SDCC1_APPS_SREGR_FORCE_CLK_ON_BMSK                                                            0x40
+#define HWIO_GCC_SDCC1_APPS_SREGR_FORCE_CLK_ON_SHFT                                                             0x6
+#define HWIO_GCC_SDCC1_APPS_SREGR_FORCE_CLK_ON_NO_FORCE_FVAL                                                    0x0
+#define HWIO_GCC_SDCC1_APPS_SREGR_FORCE_CLK_ON_FORCE_ENABLE_FVAL                                                0x1
+#define HWIO_GCC_SDCC1_APPS_SREGR_SW_RST_SEL_SLP_STG_BMSK                                                      0x20
+#define HWIO_GCC_SDCC1_APPS_SREGR_SW_RST_SEL_SLP_STG_SHFT                                                       0x5
+#define HWIO_GCC_SDCC1_APPS_SREGR_SW_RST_SEL_SLP_STG_SELECT_THE_HARDWARE_ARES_FVAL                              0x0
+#define HWIO_GCC_SDCC1_APPS_SREGR_SW_RST_SEL_SLP_STG_SELECT_THE_SW_RST_SLP_STG_BIT_FVAL                         0x1
+#define HWIO_GCC_SDCC1_APPS_SREGR_SW_RST_SLP_STG_BMSK                                                          0x10
+#define HWIO_GCC_SDCC1_APPS_SREGR_SW_RST_SLP_STG_SHFT                                                           0x4
+#define HWIO_GCC_SDCC1_APPS_SREGR_SW_RST_SLP_STG_DE_ASSERTION_OF_THE_RESET_FVAL                                 0x0
+#define HWIO_GCC_SDCC1_APPS_SREGR_SW_RST_SLP_STG_ASSERTION_OF_THE_RESET_FVAL                                    0x1
+#define HWIO_GCC_SDCC1_APPS_SREGR_SW_CTRL_PWR_DOWN_BMSK                                                         0x8
+#define HWIO_GCC_SDCC1_APPS_SREGR_SW_CTRL_PWR_DOWN_SHFT                                                         0x3
+#define HWIO_GCC_SDCC1_APPS_SREGR_SW_CTRL_PWR_DOWN_NO_SW_CTRL_FVAL                                              0x0
+#define HWIO_GCC_SDCC1_APPS_SREGR_SW_CTRL_PWR_DOWN_SW_CTRL_FVAL                                                 0x1
+#define HWIO_GCC_SDCC1_APPS_SREGR_SW_CLK_EN_SEL_SLP_STG_BMSK                                                    0x4
+#define HWIO_GCC_SDCC1_APPS_SREGR_SW_CLK_EN_SEL_SLP_STG_SHFT                                                    0x2
+#define HWIO_GCC_SDCC1_APPS_SREGR_SW_CLK_EN_SEL_SLP_STG_SLP_STG_CLK_GATE_CONTROLD_BY_HW_FSM_FVAL                0x0
+#define HWIO_GCC_SDCC1_APPS_SREGR_SW_CLK_EN_SEL_SLP_STG_SLP_STG_CLK_GATE_CONTROLD_BY_SW_CLK_EN_SLP_STG_BIT_FVAL        0x1
+#define HWIO_GCC_SDCC1_APPS_SREGR_SW_CLK_EN_SLP_STG_BMSK                                                        0x2
+#define HWIO_GCC_SDCC1_APPS_SREGR_SW_CLK_EN_SLP_STG_SHFT                                                        0x1
+#define HWIO_GCC_SDCC1_APPS_SREGR_SW_CLK_EN_SLP_STG_SLP_STG_CLOCK_DISABLE_FVAL                                  0x0
+#define HWIO_GCC_SDCC1_APPS_SREGR_SW_CLK_EN_SLP_STG_SLP_STG_CLOCK_ENABLE_FVAL                                   0x1
+
+#define HWIO_GCC_SDCC1_AHB_CBCR_ADDR                                                                     (GCC_CLK_CTL_REG_REG_BASE      + 0x0000a00c)
+#define HWIO_GCC_SDCC1_AHB_CBCR_PHYS                                                                     (GCC_CLK_CTL_REG_REG_BASE_PHYS + 0x0000a00c)
+#define HWIO_GCC_SDCC1_AHB_CBCR_OFFS                                                                     (GCC_CLK_CTL_REG_REG_BASE_OFFS + 0x0000a00c)
+#define HWIO_GCC_SDCC1_AHB_CBCR_RMSK                                                                     0x81d00005
+#define HWIO_GCC_SDCC1_AHB_CBCR_ATTR                                                                            0x3
+#define HWIO_GCC_SDCC1_AHB_CBCR_IN          \
+        in_dword_masked(HWIO_GCC_SDCC1_AHB_CBCR_ADDR, HWIO_GCC_SDCC1_AHB_CBCR_RMSK)
+#define HWIO_GCC_SDCC1_AHB_CBCR_INM(m)      \
+        in_dword_masked(HWIO_GCC_SDCC1_AHB_CBCR_ADDR, m)
+#define HWIO_GCC_SDCC1_AHB_CBCR_OUT(v)      \
+        out_dword(HWIO_GCC_SDCC1_AHB_CBCR_ADDR,v)
+#define HWIO_GCC_SDCC1_AHB_CBCR_OUTM(m,v) \
+        out_dword_masked_ns(HWIO_GCC_SDCC1_AHB_CBCR_ADDR,m,v,HWIO_GCC_SDCC1_AHB_CBCR_IN)
+#define HWIO_GCC_SDCC1_AHB_CBCR_CLK_OFF_BMSK                                                             0x80000000
+#define HWIO_GCC_SDCC1_AHB_CBCR_CLK_OFF_SHFT                                                                   0x1f
+#define HWIO_GCC_SDCC1_AHB_CBCR_IGNORE_ALL_ARES_BMSK                                                      0x1000000
+#define HWIO_GCC_SDCC1_AHB_CBCR_IGNORE_ALL_ARES_SHFT                                                           0x18
+#define HWIO_GCC_SDCC1_AHB_CBCR_IGNORE_ALL_CLK_DIS_BMSK                                                    0x800000
+#define HWIO_GCC_SDCC1_AHB_CBCR_IGNORE_ALL_CLK_DIS_SHFT                                                        0x17
+#define HWIO_GCC_SDCC1_AHB_CBCR_CLK_DIS_BMSK                                                               0x400000
+#define HWIO_GCC_SDCC1_AHB_CBCR_CLK_DIS_SHFT                                                                   0x16
+#define HWIO_GCC_SDCC1_AHB_CBCR_IGNORE_RPMH_CLK_DIS_BMSK                                                   0x100000
+#define HWIO_GCC_SDCC1_AHB_CBCR_IGNORE_RPMH_CLK_DIS_SHFT                                                       0x14
+#define HWIO_GCC_SDCC1_AHB_CBCR_CLK_ARES_BMSK                                                                   0x4
+#define HWIO_GCC_SDCC1_AHB_CBCR_CLK_ARES_SHFT                                                                   0x2
+#define HWIO_GCC_SDCC1_AHB_CBCR_CLK_ARES_NO_RESET_FVAL                                                          0x0
+#define HWIO_GCC_SDCC1_AHB_CBCR_CLK_ARES_RESET_FVAL                                                             0x1
+#define HWIO_GCC_SDCC1_AHB_CBCR_CLK_ENABLE_BMSK                                                                 0x1
+#define HWIO_GCC_SDCC1_AHB_CBCR_CLK_ENABLE_SHFT                                                                 0x0
+#define HWIO_GCC_SDCC1_AHB_CBCR_CLK_ENABLE_DISABLE_FVAL                                                         0x0
+#define HWIO_GCC_SDCC1_AHB_CBCR_CLK_ENABLE_ENABLE_FVAL                                                          0x1
+
+#define HWIO_GCC_SDCC1_APPS_CMD_RCGR_ADDR                                                                (GCC_CLK_CTL_REG_REG_BASE      + 0x0000a010)
+#define HWIO_GCC_SDCC1_APPS_CMD_RCGR_PHYS                                                                (GCC_CLK_CTL_REG_REG_BASE_PHYS + 0x0000a010)
+#define HWIO_GCC_SDCC1_APPS_CMD_RCGR_OFFS                                                                (GCC_CLK_CTL_REG_REG_BASE_OFFS + 0x0000a010)
+#define HWIO_GCC_SDCC1_APPS_CMD_RCGR_RMSK                                                                0x800000f3
+#define HWIO_GCC_SDCC1_APPS_CMD_RCGR_ATTR                                                                       0x3
+#define HWIO_GCC_SDCC1_APPS_CMD_RCGR_IN          \
+        in_dword_masked(HWIO_GCC_SDCC1_APPS_CMD_RCGR_ADDR, HWIO_GCC_SDCC1_APPS_CMD_RCGR_RMSK)
+#define HWIO_GCC_SDCC1_APPS_CMD_RCGR_INM(m)      \
+        in_dword_masked(HWIO_GCC_SDCC1_APPS_CMD_RCGR_ADDR, m)
+#define HWIO_GCC_SDCC1_APPS_CMD_RCGR_OUT(v)      \
+        out_dword(HWIO_GCC_SDCC1_APPS_CMD_RCGR_ADDR,v)
+#define HWIO_GCC_SDCC1_APPS_CMD_RCGR_OUTM(m,v) \
+        out_dword_masked_ns(HWIO_GCC_SDCC1_APPS_CMD_RCGR_ADDR,m,v,HWIO_GCC_SDCC1_APPS_CMD_RCGR_IN)
+#define HWIO_GCC_SDCC1_APPS_CMD_RCGR_ROOT_OFF_BMSK                                                       0x80000000
+#define HWIO_GCC_SDCC1_APPS_CMD_RCGR_ROOT_OFF_SHFT                                                             0x1f
+#define HWIO_GCC_SDCC1_APPS_CMD_RCGR_DIRTY_D_BMSK                                                              0x80
+#define HWIO_GCC_SDCC1_APPS_CMD_RCGR_DIRTY_D_SHFT                                                               0x7
+#define HWIO_GCC_SDCC1_APPS_CMD_RCGR_DIRTY_N_BMSK                                                              0x40
+#define HWIO_GCC_SDCC1_APPS_CMD_RCGR_DIRTY_N_SHFT                                                               0x6
+#define HWIO_GCC_SDCC1_APPS_CMD_RCGR_DIRTY_M_BMSK                                                              0x20
+#define HWIO_GCC_SDCC1_APPS_CMD_RCGR_DIRTY_M_SHFT                                                               0x5
+#define HWIO_GCC_SDCC1_APPS_CMD_RCGR_DIRTY_CFG_RCGR_BMSK                                                       0x10
+#define HWIO_GCC_SDCC1_APPS_CMD_RCGR_DIRTY_CFG_RCGR_SHFT                                                        0x4
+#define HWIO_GCC_SDCC1_APPS_CMD_RCGR_ROOT_EN_BMSK                                                               0x2
+#define HWIO_GCC_SDCC1_APPS_CMD_RCGR_ROOT_EN_SHFT                                                               0x1
+#define HWIO_GCC_SDCC1_APPS_CMD_RCGR_ROOT_EN_DISABLE_FVAL                                                       0x0
+#define HWIO_GCC_SDCC1_APPS_CMD_RCGR_ROOT_EN_ENABLE_FVAL                                                        0x1
+#define HWIO_GCC_SDCC1_APPS_CMD_RCGR_UPDATE_BMSK                                                                0x1
+#define HWIO_GCC_SDCC1_APPS_CMD_RCGR_UPDATE_SHFT                                                                0x0
+#define HWIO_GCC_SDCC1_APPS_CMD_RCGR_UPDATE_DISABLE_FVAL                                                        0x0
+#define HWIO_GCC_SDCC1_APPS_CMD_RCGR_UPDATE_ENABLE_FVAL                                                         0x1
+
+#define HWIO_GCC_SDCC1_APPS_CFG_RCGR_ADDR                                                                (GCC_CLK_CTL_REG_REG_BASE      + 0x0000a014)
+#define HWIO_GCC_SDCC1_APPS_CFG_RCGR_PHYS                                                                (GCC_CLK_CTL_REG_REG_BASE_PHYS + 0x0000a014)
+#define HWIO_GCC_SDCC1_APPS_CFG_RCGR_OFFS                                                                (GCC_CLK_CTL_REG_REG_BASE_OFFS + 0x0000a014)
+#define HWIO_GCC_SDCC1_APPS_CFG_RCGR_RMSK                                                                  0x10371f
+#define HWIO_GCC_SDCC1_APPS_CFG_RCGR_ATTR                                                                       0x3
+#define HWIO_GCC_SDCC1_APPS_CFG_RCGR_IN          \
+        in_dword_masked(HWIO_GCC_SDCC1_APPS_CFG_RCGR_ADDR, HWIO_GCC_SDCC1_APPS_CFG_RCGR_RMSK)
+#define HWIO_GCC_SDCC1_APPS_CFG_RCGR_INM(m)      \
+        in_dword_masked(HWIO_GCC_SDCC1_APPS_CFG_RCGR_ADDR, m)
+#define HWIO_GCC_SDCC1_APPS_CFG_RCGR_OUT(v)      \
+        out_dword(HWIO_GCC_SDCC1_APPS_CFG_RCGR_ADDR,v)
+#define HWIO_GCC_SDCC1_APPS_CFG_RCGR_OUTM(m,v) \
+        out_dword_masked_ns(HWIO_GCC_SDCC1_APPS_CFG_RCGR_ADDR,m,v,HWIO_GCC_SDCC1_APPS_CFG_RCGR_IN)
+#define HWIO_GCC_SDCC1_APPS_CFG_RCGR_HW_CLK_CONTROL_BMSK                                                   0x100000
+#define HWIO_GCC_SDCC1_APPS_CFG_RCGR_HW_CLK_CONTROL_SHFT                                                       0x14
+#define HWIO_GCC_SDCC1_APPS_CFG_RCGR_HW_CLK_CONTROL_DISABLE_FVAL                                                0x0
+#define HWIO_GCC_SDCC1_APPS_CFG_RCGR_HW_CLK_CONTROL_ENABLE_FVAL                                                 0x1
+#define HWIO_GCC_SDCC1_APPS_CFG_RCGR_MODE_BMSK                                                               0x3000
+#define HWIO_GCC_SDCC1_APPS_CFG_RCGR_MODE_SHFT                                                                  0xc
+#define HWIO_GCC_SDCC1_APPS_CFG_RCGR_MODE_BYPASS_FVAL                                                           0x0
+#define HWIO_GCC_SDCC1_APPS_CFG_RCGR_MODE_SWALLOW_FVAL                                                          0x1
+#define HWIO_GCC_SDCC1_APPS_CFG_RCGR_MODE_DUAL_EDGE_FVAL                                                        0x2
+#define HWIO_GCC_SDCC1_APPS_CFG_RCGR_MODE_SINGLE_EDGE_FVAL                                                      0x3
+#define HWIO_GCC_SDCC1_APPS_CFG_RCGR_SRC_SEL_BMSK                                                             0x700
+#define HWIO_GCC_SDCC1_APPS_CFG_RCGR_SRC_SEL_SHFT                                                               0x8
+#define HWIO_GCC_SDCC1_APPS_CFG_RCGR_SRC_SEL_SRC0_FVAL                                                          0x0
+#define HWIO_GCC_SDCC1_APPS_CFG_RCGR_SRC_SEL_SRC1_FVAL                                                          0x1
+#define HWIO_GCC_SDCC1_APPS_CFG_RCGR_SRC_SEL_SRC2_FVAL                                                          0x2
+#define HWIO_GCC_SDCC1_APPS_CFG_RCGR_SRC_SEL_SRC3_FVAL                                                          0x3
+#define HWIO_GCC_SDCC1_APPS_CFG_RCGR_SRC_SEL_SRC4_FVAL                                                          0x4
+#define HWIO_GCC_SDCC1_APPS_CFG_RCGR_SRC_SEL_SRC5_FVAL                                                          0x5
+#define HWIO_GCC_SDCC1_APPS_CFG_RCGR_SRC_SEL_SRC6_FVAL                                                          0x6
+#define HWIO_GCC_SDCC1_APPS_CFG_RCGR_SRC_SEL_SRC7_FVAL                                                          0x7
+#define HWIO_GCC_SDCC1_APPS_CFG_RCGR_SRC_DIV_BMSK                                                              0x1f
+#define HWIO_GCC_SDCC1_APPS_CFG_RCGR_SRC_DIV_SHFT                                                               0x0
+#define HWIO_GCC_SDCC1_APPS_CFG_RCGR_SRC_DIV_BYPASS_FVAL                                                        0x0
+#define HWIO_GCC_SDCC1_APPS_CFG_RCGR_SRC_DIV_DIV1_FVAL                                                          0x1
+#define HWIO_GCC_SDCC1_APPS_CFG_RCGR_SRC_DIV_DIV1_5_FVAL                                                        0x2
+#define HWIO_GCC_SDCC1_APPS_CFG_RCGR_SRC_DIV_DIV2_FVAL                                                          0x3
+#define HWIO_GCC_SDCC1_APPS_CFG_RCGR_SRC_DIV_DIV2_5_FVAL                                                        0x4
+#define HWIO_GCC_SDCC1_APPS_CFG_RCGR_SRC_DIV_DIV3_FVAL                                                          0x5
+#define HWIO_GCC_SDCC1_APPS_CFG_RCGR_SRC_DIV_DIV3_5_FVAL                                                        0x6
+#define HWIO_GCC_SDCC1_APPS_CFG_RCGR_SRC_DIV_DIV4_FVAL                                                          0x7
+#define HWIO_GCC_SDCC1_APPS_CFG_RCGR_SRC_DIV_DIV4_5_FVAL                                                        0x8
+#define HWIO_GCC_SDCC1_APPS_CFG_RCGR_SRC_DIV_DIV5_FVAL                                                          0x9
+#define HWIO_GCC_SDCC1_APPS_CFG_RCGR_SRC_DIV_DIV5_5_FVAL                                                        0xa
+#define HWIO_GCC_SDCC1_APPS_CFG_RCGR_SRC_DIV_DIV6_FVAL                                                          0xb
+#define HWIO_GCC_SDCC1_APPS_CFG_RCGR_SRC_DIV_DIV6_5_FVAL                                                        0xc
+#define HWIO_GCC_SDCC1_APPS_CFG_RCGR_SRC_DIV_DIV7_FVAL                                                          0xd
+#define HWIO_GCC_SDCC1_APPS_CFG_RCGR_SRC_DIV_DIV7_5_FVAL                                                        0xe
+#define HWIO_GCC_SDCC1_APPS_CFG_RCGR_SRC_DIV_DIV8_FVAL                                                          0xf
+#define HWIO_GCC_SDCC1_APPS_CFG_RCGR_SRC_DIV_DIV8_5_FVAL                                                       0x10
+#define HWIO_GCC_SDCC1_APPS_CFG_RCGR_SRC_DIV_DIV9_FVAL                                                         0x11
+#define HWIO_GCC_SDCC1_APPS_CFG_RCGR_SRC_DIV_DIV9_5_FVAL                                                       0x12
+#define HWIO_GCC_SDCC1_APPS_CFG_RCGR_SRC_DIV_DIV10_FVAL                                                        0x13
+#define HWIO_GCC_SDCC1_APPS_CFG_RCGR_SRC_DIV_DIV10_5_FVAL                                                      0x14
+#define HWIO_GCC_SDCC1_APPS_CFG_RCGR_SRC_DIV_DIV11_FVAL                                                        0x15
+#define HWIO_GCC_SDCC1_APPS_CFG_RCGR_SRC_DIV_DIV11_5_FVAL                                                      0x16
+#define HWIO_GCC_SDCC1_APPS_CFG_RCGR_SRC_DIV_DIV12_FVAL                                                        0x17
+#define HWIO_GCC_SDCC1_APPS_CFG_RCGR_SRC_DIV_DIV12_5_FVAL                                                      0x18
+#define HWIO_GCC_SDCC1_APPS_CFG_RCGR_SRC_DIV_DIV13_FVAL                                                        0x19
+#define HWIO_GCC_SDCC1_APPS_CFG_RCGR_SRC_DIV_DIV13_5_FVAL                                                      0x1a
+#define HWIO_GCC_SDCC1_APPS_CFG_RCGR_SRC_DIV_DIV14_FVAL                                                        0x1b
+#define HWIO_GCC_SDCC1_APPS_CFG_RCGR_SRC_DIV_DIV14_5_FVAL                                                      0x1c
+#define HWIO_GCC_SDCC1_APPS_CFG_RCGR_SRC_DIV_DIV15_FVAL                                                        0x1d
+#define HWIO_GCC_SDCC1_APPS_CFG_RCGR_SRC_DIV_DIV15_5_FVAL                                                      0x1e
+#define HWIO_GCC_SDCC1_APPS_CFG_RCGR_SRC_DIV_DIV16_FVAL                                                        0x1f
+
+#define HWIO_GCC_SDCC1_APPS_M_ADDR                                                                       (GCC_CLK_CTL_REG_REG_BASE      + 0x0000a018)
+#define HWIO_GCC_SDCC1_APPS_M_PHYS                                                                       (GCC_CLK_CTL_REG_REG_BASE_PHYS + 0x0000a018)
+#define HWIO_GCC_SDCC1_APPS_M_OFFS                                                                       (GCC_CLK_CTL_REG_REG_BASE_OFFS + 0x0000a018)
+#define HWIO_GCC_SDCC1_APPS_M_RMSK                                                                             0xff
+#define HWIO_GCC_SDCC1_APPS_M_ATTR                                                                              0x3
+#define HWIO_GCC_SDCC1_APPS_M_IN          \
+        in_dword_masked(HWIO_GCC_SDCC1_APPS_M_ADDR, HWIO_GCC_SDCC1_APPS_M_RMSK)
+#define HWIO_GCC_SDCC1_APPS_M_INM(m)      \
+        in_dword_masked(HWIO_GCC_SDCC1_APPS_M_ADDR, m)
+#define HWIO_GCC_SDCC1_APPS_M_OUT(v)      \
+        out_dword(HWIO_GCC_SDCC1_APPS_M_ADDR,v)
+#define HWIO_GCC_SDCC1_APPS_M_OUTM(m,v) \
+        out_dword_masked_ns(HWIO_GCC_SDCC1_APPS_M_ADDR,m,v,HWIO_GCC_SDCC1_APPS_M_IN)
+#define HWIO_GCC_SDCC1_APPS_M_M_BMSK                                                                           0xff
+#define HWIO_GCC_SDCC1_APPS_M_M_SHFT                                                                            0x0
+
+#define HWIO_GCC_SDCC1_APPS_N_ADDR                                                                       (GCC_CLK_CTL_REG_REG_BASE      + 0x0000a01c)
+#define HWIO_GCC_SDCC1_APPS_N_PHYS                                                                       (GCC_CLK_CTL_REG_REG_BASE_PHYS + 0x0000a01c)
+#define HWIO_GCC_SDCC1_APPS_N_OFFS                                                                       (GCC_CLK_CTL_REG_REG_BASE_OFFS + 0x0000a01c)
+#define HWIO_GCC_SDCC1_APPS_N_RMSK                                                                             0xff
+#define HWIO_GCC_SDCC1_APPS_N_ATTR                                                                              0x3
+#define HWIO_GCC_SDCC1_APPS_N_IN          \
+        in_dword_masked(HWIO_GCC_SDCC1_APPS_N_ADDR, HWIO_GCC_SDCC1_APPS_N_RMSK)
+#define HWIO_GCC_SDCC1_APPS_N_INM(m)      \
+        in_dword_masked(HWIO_GCC_SDCC1_APPS_N_ADDR, m)
+#define HWIO_GCC_SDCC1_APPS_N_OUT(v)      \
+        out_dword(HWIO_GCC_SDCC1_APPS_N_ADDR,v)
+#define HWIO_GCC_SDCC1_APPS_N_OUTM(m,v) \
+        out_dword_masked_ns(HWIO_GCC_SDCC1_APPS_N_ADDR,m,v,HWIO_GCC_SDCC1_APPS_N_IN)
+#define HWIO_GCC_SDCC1_APPS_N_NOT_N_MINUS_M_BMSK                                                               0xff
+#define HWIO_GCC_SDCC1_APPS_N_NOT_N_MINUS_M_SHFT                                                                0x0
+
+#define HWIO_GCC_SDCC1_APPS_D_ADDR                                                                       (GCC_CLK_CTL_REG_REG_BASE      + 0x0000a020)
+#define HWIO_GCC_SDCC1_APPS_D_PHYS                                                                       (GCC_CLK_CTL_REG_REG_BASE_PHYS + 0x0000a020)
+#define HWIO_GCC_SDCC1_APPS_D_OFFS                                                                       (GCC_CLK_CTL_REG_REG_BASE_OFFS + 0x0000a020)
+#define HWIO_GCC_SDCC1_APPS_D_RMSK                                                                             0xff
+#define HWIO_GCC_SDCC1_APPS_D_ATTR                                                                              0x3
+#define HWIO_GCC_SDCC1_APPS_D_IN          \
+        in_dword_masked(HWIO_GCC_SDCC1_APPS_D_ADDR, HWIO_GCC_SDCC1_APPS_D_RMSK)
+#define HWIO_GCC_SDCC1_APPS_D_INM(m)      \
+        in_dword_masked(HWIO_GCC_SDCC1_APPS_D_ADDR, m)
+#define HWIO_GCC_SDCC1_APPS_D_OUT(v)      \
+        out_dword(HWIO_GCC_SDCC1_APPS_D_ADDR,v)
+#define HWIO_GCC_SDCC1_APPS_D_OUTM(m,v) \
+        out_dword_masked_ns(HWIO_GCC_SDCC1_APPS_D_ADDR,m,v,HWIO_GCC_SDCC1_APPS_D_IN)
+#define HWIO_GCC_SDCC1_APPS_D_NOT_2D_BMSK                                                                      0xff
+#define HWIO_GCC_SDCC1_APPS_D_NOT_2D_SHFT                                                                       0x0
+
+#define HWIO_GCC_BLSP1_BCR_ADDR                                                                          (GCC_CLK_CTL_REG_REG_BASE      + 0x0000b000)
+#define HWIO_GCC_BLSP1_BCR_PHYS                                                                          (GCC_CLK_CTL_REG_REG_BASE_PHYS + 0x0000b000)
+#define HWIO_GCC_BLSP1_BCR_OFFS                                                                          (GCC_CLK_CTL_REG_REG_BASE_OFFS + 0x0000b000)
+#define HWIO_GCC_BLSP1_BCR_RMSK                                                                                 0x1
+#define HWIO_GCC_BLSP1_BCR_ATTR                                                                                 0x3
+#define HWIO_GCC_BLSP1_BCR_IN          \
+        in_dword_masked(HWIO_GCC_BLSP1_BCR_ADDR, HWIO_GCC_BLSP1_BCR_RMSK)
+#define HWIO_GCC_BLSP1_BCR_INM(m)      \
+        in_dword_masked(HWIO_GCC_BLSP1_BCR_ADDR, m)
+#define HWIO_GCC_BLSP1_BCR_OUT(v)      \
+        out_dword(HWIO_GCC_BLSP1_BCR_ADDR,v)
+#define HWIO_GCC_BLSP1_BCR_OUTM(m,v) \
+        out_dword_masked_ns(HWIO_GCC_BLSP1_BCR_ADDR,m,v,HWIO_GCC_BLSP1_BCR_IN)
+#define HWIO_GCC_BLSP1_BCR_BLK_ARES_BMSK                                                                        0x1
+#define HWIO_GCC_BLSP1_BCR_BLK_ARES_SHFT                                                                        0x0
+#define HWIO_GCC_BLSP1_BCR_BLK_ARES_DISABLE_FVAL                                                                0x0
+#define HWIO_GCC_BLSP1_BCR_BLK_ARES_ENABLE_FVAL                                                                 0x1
+
+#define HWIO_GCC_BLSP1_AHB_CBCR_ADDR                                                                     (GCC_CLK_CTL_REG_REG_BASE      + 0x0000b004)
+#define HWIO_GCC_BLSP1_AHB_CBCR_PHYS                                                                     (GCC_CLK_CTL_REG_REG_BASE_PHYS + 0x0000b004)
+#define HWIO_GCC_BLSP1_AHB_CBCR_OFFS                                                                     (GCC_CLK_CTL_REG_REG_BASE_OFFS + 0x0000b004)
+#define HWIO_GCC_BLSP1_AHB_CBCR_RMSK                                                                     0x81d07ff4
+#define HWIO_GCC_BLSP1_AHB_CBCR_ATTR                                                                            0x3
+#define HWIO_GCC_BLSP1_AHB_CBCR_IN          \
+        in_dword_masked(HWIO_GCC_BLSP1_AHB_CBCR_ADDR, HWIO_GCC_BLSP1_AHB_CBCR_RMSK)
+#define HWIO_GCC_BLSP1_AHB_CBCR_INM(m)      \
+        in_dword_masked(HWIO_GCC_BLSP1_AHB_CBCR_ADDR, m)
+#define HWIO_GCC_BLSP1_AHB_CBCR_OUT(v)      \
+        out_dword(HWIO_GCC_BLSP1_AHB_CBCR_ADDR,v)
+#define HWIO_GCC_BLSP1_AHB_CBCR_OUTM(m,v) \
+        out_dword_masked_ns(HWIO_GCC_BLSP1_AHB_CBCR_ADDR,m,v,HWIO_GCC_BLSP1_AHB_CBCR_IN)
+#define HWIO_GCC_BLSP1_AHB_CBCR_CLK_OFF_BMSK                                                             0x80000000
+#define HWIO_GCC_BLSP1_AHB_CBCR_CLK_OFF_SHFT                                                                   0x1f
+#define HWIO_GCC_BLSP1_AHB_CBCR_IGNORE_ALL_ARES_BMSK                                                      0x1000000
+#define HWIO_GCC_BLSP1_AHB_CBCR_IGNORE_ALL_ARES_SHFT                                                           0x18
+#define HWIO_GCC_BLSP1_AHB_CBCR_IGNORE_ALL_CLK_DIS_BMSK                                                    0x800000
+#define HWIO_GCC_BLSP1_AHB_CBCR_IGNORE_ALL_CLK_DIS_SHFT                                                        0x17
+#define HWIO_GCC_BLSP1_AHB_CBCR_CLK_DIS_BMSK                                                               0x400000
+#define HWIO_GCC_BLSP1_AHB_CBCR_CLK_DIS_SHFT                                                                   0x16
+#define HWIO_GCC_BLSP1_AHB_CBCR_IGNORE_RPMH_CLK_DIS_BMSK                                                   0x100000
+#define HWIO_GCC_BLSP1_AHB_CBCR_IGNORE_RPMH_CLK_DIS_SHFT                                                       0x14
+#define HWIO_GCC_BLSP1_AHB_CBCR_FORCE_MEM_CORE_ON_BMSK                                                       0x4000
+#define HWIO_GCC_BLSP1_AHB_CBCR_FORCE_MEM_CORE_ON_SHFT                                                          0xe
+#define HWIO_GCC_BLSP1_AHB_CBCR_FORCE_MEM_CORE_ON_FORCE_DISABLE_FVAL                                            0x0
+#define HWIO_GCC_BLSP1_AHB_CBCR_FORCE_MEM_CORE_ON_FORCE_ENABLE_FVAL                                             0x1
+#define HWIO_GCC_BLSP1_AHB_CBCR_FORCE_MEM_PERIPH_ON_BMSK                                                     0x2000
+#define HWIO_GCC_BLSP1_AHB_CBCR_FORCE_MEM_PERIPH_ON_SHFT                                                        0xd
+#define HWIO_GCC_BLSP1_AHB_CBCR_FORCE_MEM_PERIPH_ON_FORCE_DISABLE_FVAL                                          0x0
+#define HWIO_GCC_BLSP1_AHB_CBCR_FORCE_MEM_PERIPH_ON_FORCE_ENABLE_FVAL                                           0x1
+#define HWIO_GCC_BLSP1_AHB_CBCR_FORCE_MEM_PERIPH_OFF_BMSK                                                    0x1000
+#define HWIO_GCC_BLSP1_AHB_CBCR_FORCE_MEM_PERIPH_OFF_SHFT                                                       0xc
+#define HWIO_GCC_BLSP1_AHB_CBCR_FORCE_MEM_PERIPH_OFF_FORCE_DISABLE_FVAL                                         0x0
+#define HWIO_GCC_BLSP1_AHB_CBCR_FORCE_MEM_PERIPH_OFF_FORCE_ENABLE_FVAL                                          0x1
+#define HWIO_GCC_BLSP1_AHB_CBCR_WAKEUP_BMSK                                                                   0xf00
+#define HWIO_GCC_BLSP1_AHB_CBCR_WAKEUP_SHFT                                                                     0x8
+#define HWIO_GCC_BLSP1_AHB_CBCR_WAKEUP_CLOCK0_FVAL                                                              0x0
+#define HWIO_GCC_BLSP1_AHB_CBCR_WAKEUP_CLOCK1_FVAL                                                              0x1
+#define HWIO_GCC_BLSP1_AHB_CBCR_WAKEUP_CLOCK2_FVAL                                                              0x2
+#define HWIO_GCC_BLSP1_AHB_CBCR_WAKEUP_CLOCK3_FVAL                                                              0x3
+#define HWIO_GCC_BLSP1_AHB_CBCR_WAKEUP_CLOCK4_FVAL                                                              0x4
+#define HWIO_GCC_BLSP1_AHB_CBCR_WAKEUP_CLOCK5_FVAL                                                              0x5
+#define HWIO_GCC_BLSP1_AHB_CBCR_WAKEUP_CLOCK6_FVAL                                                              0x6
+#define HWIO_GCC_BLSP1_AHB_CBCR_WAKEUP_CLOCK7_FVAL                                                              0x7
+#define HWIO_GCC_BLSP1_AHB_CBCR_WAKEUP_CLOCK8_FVAL                                                              0x8
+#define HWIO_GCC_BLSP1_AHB_CBCR_WAKEUP_CLOCK9_FVAL                                                              0x9
+#define HWIO_GCC_BLSP1_AHB_CBCR_WAKEUP_CLOCK10_FVAL                                                             0xa
+#define HWIO_GCC_BLSP1_AHB_CBCR_WAKEUP_CLOCK11_FVAL                                                             0xb
+#define HWIO_GCC_BLSP1_AHB_CBCR_WAKEUP_CLOCK12_FVAL                                                             0xc
+#define HWIO_GCC_BLSP1_AHB_CBCR_WAKEUP_CLOCK13_FVAL                                                             0xd
+#define HWIO_GCC_BLSP1_AHB_CBCR_WAKEUP_CLOCK14_FVAL                                                             0xe
+#define HWIO_GCC_BLSP1_AHB_CBCR_WAKEUP_CLOCK15_FVAL                                                             0xf
+#define HWIO_GCC_BLSP1_AHB_CBCR_SLEEP_BMSK                                                                     0xf0
+#define HWIO_GCC_BLSP1_AHB_CBCR_SLEEP_SHFT                                                                      0x4
+#define HWIO_GCC_BLSP1_AHB_CBCR_SLEEP_CLOCK0_FVAL                                                               0x0
+#define HWIO_GCC_BLSP1_AHB_CBCR_SLEEP_CLOCK1_FVAL                                                               0x1
+#define HWIO_GCC_BLSP1_AHB_CBCR_SLEEP_CLOCK2_FVAL                                                               0x2
+#define HWIO_GCC_BLSP1_AHB_CBCR_SLEEP_CLOCK3_FVAL                                                               0x3
+#define HWIO_GCC_BLSP1_AHB_CBCR_SLEEP_CLOCK4_FVAL                                                               0x4
+#define HWIO_GCC_BLSP1_AHB_CBCR_SLEEP_CLOCK5_FVAL                                                               0x5
+#define HWIO_GCC_BLSP1_AHB_CBCR_SLEEP_CLOCK6_FVAL                                                               0x6
+#define HWIO_GCC_BLSP1_AHB_CBCR_SLEEP_CLOCK7_FVAL                                                               0x7
+#define HWIO_GCC_BLSP1_AHB_CBCR_SLEEP_CLOCK8_FVAL                                                               0x8
+#define HWIO_GCC_BLSP1_AHB_CBCR_SLEEP_CLOCK9_FVAL                                                               0x9
+#define HWIO_GCC_BLSP1_AHB_CBCR_SLEEP_CLOCK10_FVAL                                                              0xa
+#define HWIO_GCC_BLSP1_AHB_CBCR_SLEEP_CLOCK11_FVAL                                                              0xb
+#define HWIO_GCC_BLSP1_AHB_CBCR_SLEEP_CLOCK12_FVAL                                                              0xc
+#define HWIO_GCC_BLSP1_AHB_CBCR_SLEEP_CLOCK13_FVAL                                                              0xd
+#define HWIO_GCC_BLSP1_AHB_CBCR_SLEEP_CLOCK14_FVAL                                                              0xe
+#define HWIO_GCC_BLSP1_AHB_CBCR_SLEEP_CLOCK15_FVAL                                                              0xf
+#define HWIO_GCC_BLSP1_AHB_CBCR_CLK_ARES_BMSK                                                                   0x4
+#define HWIO_GCC_BLSP1_AHB_CBCR_CLK_ARES_SHFT                                                                   0x2
+#define HWIO_GCC_BLSP1_AHB_CBCR_CLK_ARES_NO_RESET_FVAL                                                          0x0
+#define HWIO_GCC_BLSP1_AHB_CBCR_CLK_ARES_RESET_FVAL                                                             0x1
+
+#define HWIO_GCC_BLSP1_AHB_SREGR_ADDR                                                                    (GCC_CLK_CTL_REG_REG_BASE      + 0x0000b008)
+#define HWIO_GCC_BLSP1_AHB_SREGR_PHYS                                                                    (GCC_CLK_CTL_REG_REG_BASE_PHYS + 0x0000b008)
+#define HWIO_GCC_BLSP1_AHB_SREGR_OFFS                                                                    (GCC_CLK_CTL_REG_REG_BASE_OFFS + 0x0000b008)
+#define HWIO_GCC_BLSP1_AHB_SREGR_RMSK                                                                    0xfffffffe
+#define HWIO_GCC_BLSP1_AHB_SREGR_ATTR                                                                           0x3
+#define HWIO_GCC_BLSP1_AHB_SREGR_IN          \
+        in_dword_masked(HWIO_GCC_BLSP1_AHB_SREGR_ADDR, HWIO_GCC_BLSP1_AHB_SREGR_RMSK)
+#define HWIO_GCC_BLSP1_AHB_SREGR_INM(m)      \
+        in_dword_masked(HWIO_GCC_BLSP1_AHB_SREGR_ADDR, m)
+#define HWIO_GCC_BLSP1_AHB_SREGR_OUT(v)      \
+        out_dword(HWIO_GCC_BLSP1_AHB_SREGR_ADDR,v)
+#define HWIO_GCC_BLSP1_AHB_SREGR_OUTM(m,v) \
+        out_dword_masked_ns(HWIO_GCC_BLSP1_AHB_SREGR_ADDR,m,v,HWIO_GCC_BLSP1_AHB_SREGR_IN)
+#define HWIO_GCC_BLSP1_AHB_SREGR_SREG_PSCBC_SPARE_CTRL_OUT_BMSK                                          0xff000000
+#define HWIO_GCC_BLSP1_AHB_SREGR_SREG_PSCBC_SPARE_CTRL_OUT_SHFT                                                0x18
+#define HWIO_GCC_BLSP1_AHB_SREGR_SREG_PSCBC_SPARE_CTRL_IN_BMSK                                             0xff0000
+#define HWIO_GCC_BLSP1_AHB_SREGR_SREG_PSCBC_SPARE_CTRL_IN_SHFT                                                 0x10
+#define HWIO_GCC_BLSP1_AHB_SREGR_IGNORE_GDSC_PWR_DWN_CSR_BMSK                                                0x8000
+#define HWIO_GCC_BLSP1_AHB_SREGR_IGNORE_GDSC_PWR_DWN_CSR_SHFT                                                   0xf
+#define HWIO_GCC_BLSP1_AHB_SREGR_IGNORE_GDSC_PWR_DWN_CSR_NO_IGNORE_FVAL                                         0x0
+#define HWIO_GCC_BLSP1_AHB_SREGR_IGNORE_GDSC_PWR_DWN_CSR_IGNORE_FVAL                                            0x1
+#define HWIO_GCC_BLSP1_AHB_SREGR_PSCBC_SLP_STG_MODE_CSR_BMSK                                                 0x4000
+#define HWIO_GCC_BLSP1_AHB_SREGR_PSCBC_SLP_STG_MODE_CSR_SHFT                                                    0xe
+#define HWIO_GCC_BLSP1_AHB_SREGR_PSCBC_SLP_STG_MODE_CSR_SREG_PSCBC_MODE_FVAL                                    0x0
+#define HWIO_GCC_BLSP1_AHB_SREGR_PSCBC_SLP_STG_MODE_CSR_PSCBC_SLP_STG_MODE_FVAL                                 0x1
+#define HWIO_GCC_BLSP1_AHB_SREGR_MEM_CPH_RST_SW_OVERRIDE_BMSK                                                0x2000
+#define HWIO_GCC_BLSP1_AHB_SREGR_MEM_CPH_RST_SW_OVERRIDE_SHFT                                                   0xd
+#define HWIO_GCC_BLSP1_AHB_SREGR_MEM_CPH_RST_SW_OVERRIDE_NO_OVERRIDE_FVAL                                       0x0
+#define HWIO_GCC_BLSP1_AHB_SREGR_MEM_CPH_RST_SW_OVERRIDE_OVERRIDE_FVAL                                          0x1
+#define HWIO_GCC_BLSP1_AHB_SREGR_SW_SM_PSCBC_SEQ_IN_OVERRIDE_BMSK                                            0x1000
+#define HWIO_GCC_BLSP1_AHB_SREGR_SW_SM_PSCBC_SEQ_IN_OVERRIDE_SHFT                                               0xc
+#define HWIO_GCC_BLSP1_AHB_SREGR_SW_SM_PSCBC_SEQ_IN_OVERRIDE_NO_RESET_FVAL                                      0x0
+#define HWIO_GCC_BLSP1_AHB_SREGR_SW_SM_PSCBC_SEQ_IN_OVERRIDE_RESET_FVAL                                         0x1
+#define HWIO_GCC_BLSP1_AHB_SREGR_MEM_CORE_ON_ACK_BMSK                                                         0x800
+#define HWIO_GCC_BLSP1_AHB_SREGR_MEM_CORE_ON_ACK_SHFT                                                           0xb
+#define HWIO_GCC_BLSP1_AHB_SREGR_MEM_PERIPH_ON_ACK_BMSK                                                       0x400
+#define HWIO_GCC_BLSP1_AHB_SREGR_MEM_PERIPH_ON_ACK_SHFT                                                         0xa
+#define HWIO_GCC_BLSP1_AHB_SREGR_SW_DIV_RATIO_SLP_STG_CLK_BMSK                                                0x300
+#define HWIO_GCC_BLSP1_AHB_SREGR_SW_DIV_RATIO_SLP_STG_CLK_SHFT                                                  0x8
+#define HWIO_GCC_BLSP1_AHB_SREGR_SW_DIV_RATIO_SLP_STG_CLK_DIV_BY_1_FVAL                                         0x0
+#define HWIO_GCC_BLSP1_AHB_SREGR_SW_DIV_RATIO_SLP_STG_CLK_DIV_BY_2_FVAL                                         0x1
+#define HWIO_GCC_BLSP1_AHB_SREGR_SW_DIV_RATIO_SLP_STG_CLK_DIV_BY_4_FVAL                                         0x2
+#define HWIO_GCC_BLSP1_AHB_SREGR_SW_DIV_RATIO_SLP_STG_CLK_DIV_BY_8_FVAL                                         0x3
+#define HWIO_GCC_BLSP1_AHB_SREGR_MEM_CPH_ENABLE_BMSK                                                           0x80
+#define HWIO_GCC_BLSP1_AHB_SREGR_MEM_CPH_ENABLE_SHFT                                                            0x7
+#define HWIO_GCC_BLSP1_AHB_SREGR_MEM_CPH_ENABLE_DISABLE_FVAL                                                    0x0
+#define HWIO_GCC_BLSP1_AHB_SREGR_MEM_CPH_ENABLE_ENABLE_FVAL                                                     0x1
+#define HWIO_GCC_BLSP1_AHB_SREGR_FORCE_CLK_ON_BMSK                                                             0x40
+#define HWIO_GCC_BLSP1_AHB_SREGR_FORCE_CLK_ON_SHFT                                                              0x6
+#define HWIO_GCC_BLSP1_AHB_SREGR_FORCE_CLK_ON_NO_FORCE_FVAL                                                     0x0
+#define HWIO_GCC_BLSP1_AHB_SREGR_FORCE_CLK_ON_FORCE_ENABLE_FVAL                                                 0x1
+#define HWIO_GCC_BLSP1_AHB_SREGR_SW_RST_SEL_SLP_STG_BMSK                                                       0x20
+#define HWIO_GCC_BLSP1_AHB_SREGR_SW_RST_SEL_SLP_STG_SHFT                                                        0x5
+#define HWIO_GCC_BLSP1_AHB_SREGR_SW_RST_SEL_SLP_STG_SELECT_THE_HARDWARE_ARES_FVAL                               0x0
+#define HWIO_GCC_BLSP1_AHB_SREGR_SW_RST_SEL_SLP_STG_SELECT_THE_SW_RST_SLP_STG_BIT_FVAL                          0x1
+#define HWIO_GCC_BLSP1_AHB_SREGR_SW_RST_SLP_STG_BMSK                                                           0x10
+#define HWIO_GCC_BLSP1_AHB_SREGR_SW_RST_SLP_STG_SHFT                                                            0x4
+#define HWIO_GCC_BLSP1_AHB_SREGR_SW_RST_SLP_STG_DE_ASSERTION_OF_THE_RESET_FVAL                                  0x0
+#define HWIO_GCC_BLSP1_AHB_SREGR_SW_RST_SLP_STG_ASSERTION_OF_THE_RESET_FVAL                                     0x1
+#define HWIO_GCC_BLSP1_AHB_SREGR_SW_CTRL_PWR_DOWN_BMSK                                                          0x8
+#define HWIO_GCC_BLSP1_AHB_SREGR_SW_CTRL_PWR_DOWN_SHFT                                                          0x3
+#define HWIO_GCC_BLSP1_AHB_SREGR_SW_CTRL_PWR_DOWN_NO_SW_CTRL_FVAL                                               0x0
+#define HWIO_GCC_BLSP1_AHB_SREGR_SW_CTRL_PWR_DOWN_SW_CTRL_FVAL                                                  0x1
+#define HWIO_GCC_BLSP1_AHB_SREGR_SW_CLK_EN_SEL_SLP_STG_BMSK                                                     0x4
+#define HWIO_GCC_BLSP1_AHB_SREGR_SW_CLK_EN_SEL_SLP_STG_SHFT                                                     0x2
+#define HWIO_GCC_BLSP1_AHB_SREGR_SW_CLK_EN_SEL_SLP_STG_SLP_STG_CLK_GATE_CONTROLD_BY_HW_FSM_FVAL                 0x0
+#define HWIO_GCC_BLSP1_AHB_SREGR_SW_CLK_EN_SEL_SLP_STG_SLP_STG_CLK_GATE_CONTROLD_BY_SW_CLK_EN_SLP_STG_BIT_FVAL        0x1
+#define HWIO_GCC_BLSP1_AHB_SREGR_SW_CLK_EN_SLP_STG_BMSK                                                         0x2
+#define HWIO_GCC_BLSP1_AHB_SREGR_SW_CLK_EN_SLP_STG_SHFT                                                         0x1
+#define HWIO_GCC_BLSP1_AHB_SREGR_SW_CLK_EN_SLP_STG_SLP_STG_CLOCK_DISABLE_FVAL                                   0x0
+#define HWIO_GCC_BLSP1_AHB_SREGR_SW_CLK_EN_SLP_STG_SLP_STG_CLOCK_ENABLE_FVAL                                    0x1
+
+#define HWIO_GCC_BLSP1_SLEEP_CBCR_ADDR                                                                   (GCC_CLK_CTL_REG_REG_BASE      + 0x0000b00c)
+#define HWIO_GCC_BLSP1_SLEEP_CBCR_PHYS                                                                   (GCC_CLK_CTL_REG_REG_BASE_PHYS + 0x0000b00c)
+#define HWIO_GCC_BLSP1_SLEEP_CBCR_OFFS                                                                   (GCC_CLK_CTL_REG_REG_BASE_OFFS + 0x0000b00c)
+#define HWIO_GCC_BLSP1_SLEEP_CBCR_RMSK                                                                   0x81c00004
+#define HWIO_GCC_BLSP1_SLEEP_CBCR_ATTR                                                                          0x3
+#define HWIO_GCC_BLSP1_SLEEP_CBCR_IN          \
+        in_dword_masked(HWIO_GCC_BLSP1_SLEEP_CBCR_ADDR, HWIO_GCC_BLSP1_SLEEP_CBCR_RMSK)
+#define HWIO_GCC_BLSP1_SLEEP_CBCR_INM(m)      \
+        in_dword_masked(HWIO_GCC_BLSP1_SLEEP_CBCR_ADDR, m)
+#define HWIO_GCC_BLSP1_SLEEP_CBCR_OUT(v)      \
+        out_dword(HWIO_GCC_BLSP1_SLEEP_CBCR_ADDR,v)
+#define HWIO_GCC_BLSP1_SLEEP_CBCR_OUTM(m,v) \
+        out_dword_masked_ns(HWIO_GCC_BLSP1_SLEEP_CBCR_ADDR,m,v,HWIO_GCC_BLSP1_SLEEP_CBCR_IN)
+#define HWIO_GCC_BLSP1_SLEEP_CBCR_CLK_OFF_BMSK                                                           0x80000000
+#define HWIO_GCC_BLSP1_SLEEP_CBCR_CLK_OFF_SHFT                                                                 0x1f
+#define HWIO_GCC_BLSP1_SLEEP_CBCR_IGNORE_ALL_ARES_BMSK                                                    0x1000000
+#define HWIO_GCC_BLSP1_SLEEP_CBCR_IGNORE_ALL_ARES_SHFT                                                         0x18
+#define HWIO_GCC_BLSP1_SLEEP_CBCR_IGNORE_ALL_CLK_DIS_BMSK                                                  0x800000
+#define HWIO_GCC_BLSP1_SLEEP_CBCR_IGNORE_ALL_CLK_DIS_SHFT                                                      0x17
+#define HWIO_GCC_BLSP1_SLEEP_CBCR_CLK_DIS_BMSK                                                             0x400000
+#define HWIO_GCC_BLSP1_SLEEP_CBCR_CLK_DIS_SHFT                                                                 0x16
+#define HWIO_GCC_BLSP1_SLEEP_CBCR_CLK_ARES_BMSK                                                                 0x4
+#define HWIO_GCC_BLSP1_SLEEP_CBCR_CLK_ARES_SHFT                                                                 0x2
+#define HWIO_GCC_BLSP1_SLEEP_CBCR_CLK_ARES_NO_RESET_FVAL                                                        0x0
+#define HWIO_GCC_BLSP1_SLEEP_CBCR_CLK_ARES_RESET_FVAL                                                           0x1
+
+#define HWIO_GCC_BLSP_UART_SIM_CMD_RCGR_ADDR                                                             (GCC_CLK_CTL_REG_REG_BASE      + 0x0000b010)
+#define HWIO_GCC_BLSP_UART_SIM_CMD_RCGR_PHYS                                                             (GCC_CLK_CTL_REG_REG_BASE_PHYS + 0x0000b010)
+#define HWIO_GCC_BLSP_UART_SIM_CMD_RCGR_OFFS                                                             (GCC_CLK_CTL_REG_REG_BASE_OFFS + 0x0000b010)
+#define HWIO_GCC_BLSP_UART_SIM_CMD_RCGR_RMSK                                                             0x800000f3
+#define HWIO_GCC_BLSP_UART_SIM_CMD_RCGR_ATTR                                                                    0x3
+#define HWIO_GCC_BLSP_UART_SIM_CMD_RCGR_IN          \
+        in_dword_masked(HWIO_GCC_BLSP_UART_SIM_CMD_RCGR_ADDR, HWIO_GCC_BLSP_UART_SIM_CMD_RCGR_RMSK)
+#define HWIO_GCC_BLSP_UART_SIM_CMD_RCGR_INM(m)      \
+        in_dword_masked(HWIO_GCC_BLSP_UART_SIM_CMD_RCGR_ADDR, m)
+#define HWIO_GCC_BLSP_UART_SIM_CMD_RCGR_OUT(v)      \
+        out_dword(HWIO_GCC_BLSP_UART_SIM_CMD_RCGR_ADDR,v)
+#define HWIO_GCC_BLSP_UART_SIM_CMD_RCGR_OUTM(m,v) \
+        out_dword_masked_ns(HWIO_GCC_BLSP_UART_SIM_CMD_RCGR_ADDR,m,v,HWIO_GCC_BLSP_UART_SIM_CMD_RCGR_IN)
+#define HWIO_GCC_BLSP_UART_SIM_CMD_RCGR_ROOT_OFF_BMSK                                                    0x80000000
+#define HWIO_GCC_BLSP_UART_SIM_CMD_RCGR_ROOT_OFF_SHFT                                                          0x1f
+#define HWIO_GCC_BLSP_UART_SIM_CMD_RCGR_DIRTY_D_BMSK                                                           0x80
+#define HWIO_GCC_BLSP_UART_SIM_CMD_RCGR_DIRTY_D_SHFT                                                            0x7
+#define HWIO_GCC_BLSP_UART_SIM_CMD_RCGR_DIRTY_N_BMSK                                                           0x40
+#define HWIO_GCC_BLSP_UART_SIM_CMD_RCGR_DIRTY_N_SHFT                                                            0x6
+#define HWIO_GCC_BLSP_UART_SIM_CMD_RCGR_DIRTY_M_BMSK                                                           0x20
+#define HWIO_GCC_BLSP_UART_SIM_CMD_RCGR_DIRTY_M_SHFT                                                            0x5
+#define HWIO_GCC_BLSP_UART_SIM_CMD_RCGR_DIRTY_CFG_RCGR_BMSK                                                    0x10
+#define HWIO_GCC_BLSP_UART_SIM_CMD_RCGR_DIRTY_CFG_RCGR_SHFT                                                     0x4
+#define HWIO_GCC_BLSP_UART_SIM_CMD_RCGR_ROOT_EN_BMSK                                                            0x2
+#define HWIO_GCC_BLSP_UART_SIM_CMD_RCGR_ROOT_EN_SHFT                                                            0x1
+#define HWIO_GCC_BLSP_UART_SIM_CMD_RCGR_ROOT_EN_DISABLE_FVAL                                                    0x0
+#define HWIO_GCC_BLSP_UART_SIM_CMD_RCGR_ROOT_EN_ENABLE_FVAL                                                     0x1
+#define HWIO_GCC_BLSP_UART_SIM_CMD_RCGR_UPDATE_BMSK                                                             0x1
+#define HWIO_GCC_BLSP_UART_SIM_CMD_RCGR_UPDATE_SHFT                                                             0x0
+#define HWIO_GCC_BLSP_UART_SIM_CMD_RCGR_UPDATE_DISABLE_FVAL                                                     0x0
+#define HWIO_GCC_BLSP_UART_SIM_CMD_RCGR_UPDATE_ENABLE_FVAL                                                      0x1
+
+#define HWIO_GCC_BLSP_UART_SIM_CFG_RCGR_ADDR                                                             (GCC_CLK_CTL_REG_REG_BASE      + 0x0000b014)
+#define HWIO_GCC_BLSP_UART_SIM_CFG_RCGR_PHYS                                                             (GCC_CLK_CTL_REG_REG_BASE_PHYS + 0x0000b014)
+#define HWIO_GCC_BLSP_UART_SIM_CFG_RCGR_OFFS                                                             (GCC_CLK_CTL_REG_REG_BASE_OFFS + 0x0000b014)
+#define HWIO_GCC_BLSP_UART_SIM_CFG_RCGR_RMSK                                                               0x10371f
+#define HWIO_GCC_BLSP_UART_SIM_CFG_RCGR_ATTR                                                                    0x3
+#define HWIO_GCC_BLSP_UART_SIM_CFG_RCGR_IN          \
+        in_dword_masked(HWIO_GCC_BLSP_UART_SIM_CFG_RCGR_ADDR, HWIO_GCC_BLSP_UART_SIM_CFG_RCGR_RMSK)
+#define HWIO_GCC_BLSP_UART_SIM_CFG_RCGR_INM(m)      \
+        in_dword_masked(HWIO_GCC_BLSP_UART_SIM_CFG_RCGR_ADDR, m)
+#define HWIO_GCC_BLSP_UART_SIM_CFG_RCGR_OUT(v)      \
+        out_dword(HWIO_GCC_BLSP_UART_SIM_CFG_RCGR_ADDR,v)
+#define HWIO_GCC_BLSP_UART_SIM_CFG_RCGR_OUTM(m,v) \
+        out_dword_masked_ns(HWIO_GCC_BLSP_UART_SIM_CFG_RCGR_ADDR,m,v,HWIO_GCC_BLSP_UART_SIM_CFG_RCGR_IN)
+#define HWIO_GCC_BLSP_UART_SIM_CFG_RCGR_HW_CLK_CONTROL_BMSK                                                0x100000
+#define HWIO_GCC_BLSP_UART_SIM_CFG_RCGR_HW_CLK_CONTROL_SHFT                                                    0x14
+#define HWIO_GCC_BLSP_UART_SIM_CFG_RCGR_HW_CLK_CONTROL_DISABLE_FVAL                                             0x0
+#define HWIO_GCC_BLSP_UART_SIM_CFG_RCGR_HW_CLK_CONTROL_ENABLE_FVAL                                              0x1
+#define HWIO_GCC_BLSP_UART_SIM_CFG_RCGR_MODE_BMSK                                                            0x3000
+#define HWIO_GCC_BLSP_UART_SIM_CFG_RCGR_MODE_SHFT                                                               0xc
+#define HWIO_GCC_BLSP_UART_SIM_CFG_RCGR_MODE_BYPASS_FVAL                                                        0x0
+#define HWIO_GCC_BLSP_UART_SIM_CFG_RCGR_MODE_SWALLOW_FVAL                                                       0x1
+#define HWIO_GCC_BLSP_UART_SIM_CFG_RCGR_MODE_DUAL_EDGE_FVAL                                                     0x2
+#define HWIO_GCC_BLSP_UART_SIM_CFG_RCGR_MODE_SINGLE_EDGE_FVAL                                                   0x3
+#define HWIO_GCC_BLSP_UART_SIM_CFG_RCGR_SRC_SEL_BMSK                                                          0x700
+#define HWIO_GCC_BLSP_UART_SIM_CFG_RCGR_SRC_SEL_SHFT                                                            0x8
+#define HWIO_GCC_BLSP_UART_SIM_CFG_RCGR_SRC_SEL_SRC0_FVAL                                                       0x0
+#define HWIO_GCC_BLSP_UART_SIM_CFG_RCGR_SRC_SEL_SRC1_FVAL                                                       0x1
+#define HWIO_GCC_BLSP_UART_SIM_CFG_RCGR_SRC_SEL_SRC2_FVAL                                                       0x2
+#define HWIO_GCC_BLSP_UART_SIM_CFG_RCGR_SRC_SEL_SRC3_FVAL                                                       0x3
+#define HWIO_GCC_BLSP_UART_SIM_CFG_RCGR_SRC_SEL_SRC4_FVAL                                                       0x4
+#define HWIO_GCC_BLSP_UART_SIM_CFG_RCGR_SRC_SEL_SRC5_FVAL                                                       0x5
+#define HWIO_GCC_BLSP_UART_SIM_CFG_RCGR_SRC_SEL_SRC6_FVAL                                                       0x6
+#define HWIO_GCC_BLSP_UART_SIM_CFG_RCGR_SRC_SEL_SRC7_FVAL                                                       0x7
+#define HWIO_GCC_BLSP_UART_SIM_CFG_RCGR_SRC_DIV_BMSK                                                           0x1f
+#define HWIO_GCC_BLSP_UART_SIM_CFG_RCGR_SRC_DIV_SHFT                                                            0x0
+#define HWIO_GCC_BLSP_UART_SIM_CFG_RCGR_SRC_DIV_BYPASS_FVAL                                                     0x0
+#define HWIO_GCC_BLSP_UART_SIM_CFG_RCGR_SRC_DIV_DIV1_FVAL                                                       0x1
+#define HWIO_GCC_BLSP_UART_SIM_CFG_RCGR_SRC_DIV_DIV1_5_FVAL                                                     0x2
+#define HWIO_GCC_BLSP_UART_SIM_CFG_RCGR_SRC_DIV_DIV2_FVAL                                                       0x3
+#define HWIO_GCC_BLSP_UART_SIM_CFG_RCGR_SRC_DIV_DIV2_5_FVAL                                                     0x4
+#define HWIO_GCC_BLSP_UART_SIM_CFG_RCGR_SRC_DIV_DIV3_FVAL                                                       0x5
+#define HWIO_GCC_BLSP_UART_SIM_CFG_RCGR_SRC_DIV_DIV3_5_FVAL                                                     0x6
+#define HWIO_GCC_BLSP_UART_SIM_CFG_RCGR_SRC_DIV_DIV4_FVAL                                                       0x7
+#define HWIO_GCC_BLSP_UART_SIM_CFG_RCGR_SRC_DIV_DIV4_5_FVAL                                                     0x8
+#define HWIO_GCC_BLSP_UART_SIM_CFG_RCGR_SRC_DIV_DIV5_FVAL                                                       0x9
+#define HWIO_GCC_BLSP_UART_SIM_CFG_RCGR_SRC_DIV_DIV5_5_FVAL                                                     0xa
+#define HWIO_GCC_BLSP_UART_SIM_CFG_RCGR_SRC_DIV_DIV6_FVAL                                                       0xb
+#define HWIO_GCC_BLSP_UART_SIM_CFG_RCGR_SRC_DIV_DIV6_5_FVAL                                                     0xc
+#define HWIO_GCC_BLSP_UART_SIM_CFG_RCGR_SRC_DIV_DIV7_FVAL                                                       0xd
+#define HWIO_GCC_BLSP_UART_SIM_CFG_RCGR_SRC_DIV_DIV7_5_FVAL                                                     0xe
+#define HWIO_GCC_BLSP_UART_SIM_CFG_RCGR_SRC_DIV_DIV8_FVAL                                                       0xf
+#define HWIO_GCC_BLSP_UART_SIM_CFG_RCGR_SRC_DIV_DIV8_5_FVAL                                                    0x10
+#define HWIO_GCC_BLSP_UART_SIM_CFG_RCGR_SRC_DIV_DIV9_FVAL                                                      0x11
+#define HWIO_GCC_BLSP_UART_SIM_CFG_RCGR_SRC_DIV_DIV9_5_FVAL                                                    0x12
+#define HWIO_GCC_BLSP_UART_SIM_CFG_RCGR_SRC_DIV_DIV10_FVAL                                                     0x13
+#define HWIO_GCC_BLSP_UART_SIM_CFG_RCGR_SRC_DIV_DIV10_5_FVAL                                                   0x14
+#define HWIO_GCC_BLSP_UART_SIM_CFG_RCGR_SRC_DIV_DIV11_FVAL                                                     0x15
+#define HWIO_GCC_BLSP_UART_SIM_CFG_RCGR_SRC_DIV_DIV11_5_FVAL                                                   0x16
+#define HWIO_GCC_BLSP_UART_SIM_CFG_RCGR_SRC_DIV_DIV12_FVAL                                                     0x17
+#define HWIO_GCC_BLSP_UART_SIM_CFG_RCGR_SRC_DIV_DIV12_5_FVAL                                                   0x18
+#define HWIO_GCC_BLSP_UART_SIM_CFG_RCGR_SRC_DIV_DIV13_FVAL                                                     0x19
+#define HWIO_GCC_BLSP_UART_SIM_CFG_RCGR_SRC_DIV_DIV13_5_FVAL                                                   0x1a
+#define HWIO_GCC_BLSP_UART_SIM_CFG_RCGR_SRC_DIV_DIV14_FVAL                                                     0x1b
+#define HWIO_GCC_BLSP_UART_SIM_CFG_RCGR_SRC_DIV_DIV14_5_FVAL                                                   0x1c
+#define HWIO_GCC_BLSP_UART_SIM_CFG_RCGR_SRC_DIV_DIV15_FVAL                                                     0x1d
+#define HWIO_GCC_BLSP_UART_SIM_CFG_RCGR_SRC_DIV_DIV15_5_FVAL                                                   0x1e
+#define HWIO_GCC_BLSP_UART_SIM_CFG_RCGR_SRC_DIV_DIV16_FVAL                                                     0x1f
+
+#define HWIO_GCC_BLSP_UART_SIM_M_ADDR                                                                    (GCC_CLK_CTL_REG_REG_BASE      + 0x0000b018)
+#define HWIO_GCC_BLSP_UART_SIM_M_PHYS                                                                    (GCC_CLK_CTL_REG_REG_BASE_PHYS + 0x0000b018)
+#define HWIO_GCC_BLSP_UART_SIM_M_OFFS                                                                    (GCC_CLK_CTL_REG_REG_BASE_OFFS + 0x0000b018)
+#define HWIO_GCC_BLSP_UART_SIM_M_RMSK                                                                          0xff
+#define HWIO_GCC_BLSP_UART_SIM_M_ATTR                                                                           0x3
+#define HWIO_GCC_BLSP_UART_SIM_M_IN          \
+        in_dword_masked(HWIO_GCC_BLSP_UART_SIM_M_ADDR, HWIO_GCC_BLSP_UART_SIM_M_RMSK)
+#define HWIO_GCC_BLSP_UART_SIM_M_INM(m)      \
+        in_dword_masked(HWIO_GCC_BLSP_UART_SIM_M_ADDR, m)
+#define HWIO_GCC_BLSP_UART_SIM_M_OUT(v)      \
+        out_dword(HWIO_GCC_BLSP_UART_SIM_M_ADDR,v)
+#define HWIO_GCC_BLSP_UART_SIM_M_OUTM(m,v) \
+        out_dword_masked_ns(HWIO_GCC_BLSP_UART_SIM_M_ADDR,m,v,HWIO_GCC_BLSP_UART_SIM_M_IN)
+#define HWIO_GCC_BLSP_UART_SIM_M_M_BMSK                                                                        0xff
+#define HWIO_GCC_BLSP_UART_SIM_M_M_SHFT                                                                         0x0
+
+#define HWIO_GCC_BLSP_UART_SIM_N_ADDR                                                                    (GCC_CLK_CTL_REG_REG_BASE      + 0x0000b01c)
+#define HWIO_GCC_BLSP_UART_SIM_N_PHYS                                                                    (GCC_CLK_CTL_REG_REG_BASE_PHYS + 0x0000b01c)
+#define HWIO_GCC_BLSP_UART_SIM_N_OFFS                                                                    (GCC_CLK_CTL_REG_REG_BASE_OFFS + 0x0000b01c)
+#define HWIO_GCC_BLSP_UART_SIM_N_RMSK                                                                          0xff
+#define HWIO_GCC_BLSP_UART_SIM_N_ATTR                                                                           0x3
+#define HWIO_GCC_BLSP_UART_SIM_N_IN          \
+        in_dword_masked(HWIO_GCC_BLSP_UART_SIM_N_ADDR, HWIO_GCC_BLSP_UART_SIM_N_RMSK)
+#define HWIO_GCC_BLSP_UART_SIM_N_INM(m)      \
+        in_dword_masked(HWIO_GCC_BLSP_UART_SIM_N_ADDR, m)
+#define HWIO_GCC_BLSP_UART_SIM_N_OUT(v)      \
+        out_dword(HWIO_GCC_BLSP_UART_SIM_N_ADDR,v)
+#define HWIO_GCC_BLSP_UART_SIM_N_OUTM(m,v) \
+        out_dword_masked_ns(HWIO_GCC_BLSP_UART_SIM_N_ADDR,m,v,HWIO_GCC_BLSP_UART_SIM_N_IN)
+#define HWIO_GCC_BLSP_UART_SIM_N_NOT_N_MINUS_M_BMSK                                                            0xff
+#define HWIO_GCC_BLSP_UART_SIM_N_NOT_N_MINUS_M_SHFT                                                             0x0
+
+#define HWIO_GCC_BLSP_UART_SIM_D_ADDR                                                                    (GCC_CLK_CTL_REG_REG_BASE      + 0x0000b020)
+#define HWIO_GCC_BLSP_UART_SIM_D_PHYS                                                                    (GCC_CLK_CTL_REG_REG_BASE_PHYS + 0x0000b020)
+#define HWIO_GCC_BLSP_UART_SIM_D_OFFS                                                                    (GCC_CLK_CTL_REG_REG_BASE_OFFS + 0x0000b020)
+#define HWIO_GCC_BLSP_UART_SIM_D_RMSK                                                                          0xff
+#define HWIO_GCC_BLSP_UART_SIM_D_ATTR                                                                           0x3
+#define HWIO_GCC_BLSP_UART_SIM_D_IN          \
+        in_dword_masked(HWIO_GCC_BLSP_UART_SIM_D_ADDR, HWIO_GCC_BLSP_UART_SIM_D_RMSK)
+#define HWIO_GCC_BLSP_UART_SIM_D_INM(m)      \
+        in_dword_masked(HWIO_GCC_BLSP_UART_SIM_D_ADDR, m)
+#define HWIO_GCC_BLSP_UART_SIM_D_OUT(v)      \
+        out_dword(HWIO_GCC_BLSP_UART_SIM_D_ADDR,v)
+#define HWIO_GCC_BLSP_UART_SIM_D_OUTM(m,v) \
+        out_dword_masked_ns(HWIO_GCC_BLSP_UART_SIM_D_ADDR,m,v,HWIO_GCC_BLSP_UART_SIM_D_IN)
+#define HWIO_GCC_BLSP_UART_SIM_D_NOT_2D_BMSK                                                                   0xff
+#define HWIO_GCC_BLSP_UART_SIM_D_NOT_2D_SHFT                                                                    0x0
+
+#define HWIO_GCC_BLSP1_QUP1_BCR_ADDR                                                                     (GCC_CLK_CTL_REG_REG_BASE      + 0x0000c000)
+#define HWIO_GCC_BLSP1_QUP1_BCR_PHYS                                                                     (GCC_CLK_CTL_REG_REG_BASE_PHYS + 0x0000c000)
+#define HWIO_GCC_BLSP1_QUP1_BCR_OFFS                                                                     (GCC_CLK_CTL_REG_REG_BASE_OFFS + 0x0000c000)
+#define HWIO_GCC_BLSP1_QUP1_BCR_RMSK                                                                            0x1
+#define HWIO_GCC_BLSP1_QUP1_BCR_ATTR                                                                            0x3
+#define HWIO_GCC_BLSP1_QUP1_BCR_IN          \
+        in_dword_masked(HWIO_GCC_BLSP1_QUP1_BCR_ADDR, HWIO_GCC_BLSP1_QUP1_BCR_RMSK)
+#define HWIO_GCC_BLSP1_QUP1_BCR_INM(m)      \
+        in_dword_masked(HWIO_GCC_BLSP1_QUP1_BCR_ADDR, m)
+#define HWIO_GCC_BLSP1_QUP1_BCR_OUT(v)      \
+        out_dword(HWIO_GCC_BLSP1_QUP1_BCR_ADDR,v)
+#define HWIO_GCC_BLSP1_QUP1_BCR_OUTM(m,v) \
+        out_dword_masked_ns(HWIO_GCC_BLSP1_QUP1_BCR_ADDR,m,v,HWIO_GCC_BLSP1_QUP1_BCR_IN)
+#define HWIO_GCC_BLSP1_QUP1_BCR_BLK_ARES_BMSK                                                                   0x1
+#define HWIO_GCC_BLSP1_QUP1_BCR_BLK_ARES_SHFT                                                                   0x0
+#define HWIO_GCC_BLSP1_QUP1_BCR_BLK_ARES_DISABLE_FVAL                                                           0x0
+#define HWIO_GCC_BLSP1_QUP1_BCR_BLK_ARES_ENABLE_FVAL                                                            0x1
+
+#define HWIO_GCC_BLSP1_QUP1_SPI_APPS_CBCR_ADDR                                                           (GCC_CLK_CTL_REG_REG_BASE      + 0x0000c004)
+#define HWIO_GCC_BLSP1_QUP1_SPI_APPS_CBCR_PHYS                                                           (GCC_CLK_CTL_REG_REG_BASE_PHYS + 0x0000c004)
+#define HWIO_GCC_BLSP1_QUP1_SPI_APPS_CBCR_OFFS                                                           (GCC_CLK_CTL_REG_REG_BASE_OFFS + 0x0000c004)
+#define HWIO_GCC_BLSP1_QUP1_SPI_APPS_CBCR_RMSK                                                           0x81c00005
+#define HWIO_GCC_BLSP1_QUP1_SPI_APPS_CBCR_ATTR                                                                  0x3
+#define HWIO_GCC_BLSP1_QUP1_SPI_APPS_CBCR_IN          \
+        in_dword_masked(HWIO_GCC_BLSP1_QUP1_SPI_APPS_CBCR_ADDR, HWIO_GCC_BLSP1_QUP1_SPI_APPS_CBCR_RMSK)
+#define HWIO_GCC_BLSP1_QUP1_SPI_APPS_CBCR_INM(m)      \
+        in_dword_masked(HWIO_GCC_BLSP1_QUP1_SPI_APPS_CBCR_ADDR, m)
+#define HWIO_GCC_BLSP1_QUP1_SPI_APPS_CBCR_OUT(v)      \
+        out_dword(HWIO_GCC_BLSP1_QUP1_SPI_APPS_CBCR_ADDR,v)
+#define HWIO_GCC_BLSP1_QUP1_SPI_APPS_CBCR_OUTM(m,v) \
+        out_dword_masked_ns(HWIO_GCC_BLSP1_QUP1_SPI_APPS_CBCR_ADDR,m,v,HWIO_GCC_BLSP1_QUP1_SPI_APPS_CBCR_IN)
+#define HWIO_GCC_BLSP1_QUP1_SPI_APPS_CBCR_CLK_OFF_BMSK                                                   0x80000000
+#define HWIO_GCC_BLSP1_QUP1_SPI_APPS_CBCR_CLK_OFF_SHFT                                                         0x1f
+#define HWIO_GCC_BLSP1_QUP1_SPI_APPS_CBCR_IGNORE_ALL_ARES_BMSK                                            0x1000000
+#define HWIO_GCC_BLSP1_QUP1_SPI_APPS_CBCR_IGNORE_ALL_ARES_SHFT                                                 0x18
+#define HWIO_GCC_BLSP1_QUP1_SPI_APPS_CBCR_IGNORE_ALL_CLK_DIS_BMSK                                          0x800000
+#define HWIO_GCC_BLSP1_QUP1_SPI_APPS_CBCR_IGNORE_ALL_CLK_DIS_SHFT                                              0x17
+#define HWIO_GCC_BLSP1_QUP1_SPI_APPS_CBCR_CLK_DIS_BMSK                                                     0x400000
+#define HWIO_GCC_BLSP1_QUP1_SPI_APPS_CBCR_CLK_DIS_SHFT                                                         0x16
+#define HWIO_GCC_BLSP1_QUP1_SPI_APPS_CBCR_CLK_ARES_BMSK                                                         0x4
+#define HWIO_GCC_BLSP1_QUP1_SPI_APPS_CBCR_CLK_ARES_SHFT                                                         0x2
+#define HWIO_GCC_BLSP1_QUP1_SPI_APPS_CBCR_CLK_ARES_NO_RESET_FVAL                                                0x0
+#define HWIO_GCC_BLSP1_QUP1_SPI_APPS_CBCR_CLK_ARES_RESET_FVAL                                                   0x1
+#define HWIO_GCC_BLSP1_QUP1_SPI_APPS_CBCR_CLK_ENABLE_BMSK                                                       0x1
+#define HWIO_GCC_BLSP1_QUP1_SPI_APPS_CBCR_CLK_ENABLE_SHFT                                                       0x0
+#define HWIO_GCC_BLSP1_QUP1_SPI_APPS_CBCR_CLK_ENABLE_DISABLE_FVAL                                               0x0
+#define HWIO_GCC_BLSP1_QUP1_SPI_APPS_CBCR_CLK_ENABLE_ENABLE_FVAL                                                0x1
+
+#define HWIO_GCC_BLSP1_QUP1_I2C_APPS_CBCR_ADDR                                                           (GCC_CLK_CTL_REG_REG_BASE      + 0x0000c008)
+#define HWIO_GCC_BLSP1_QUP1_I2C_APPS_CBCR_PHYS                                                           (GCC_CLK_CTL_REG_REG_BASE_PHYS + 0x0000c008)
+#define HWIO_GCC_BLSP1_QUP1_I2C_APPS_CBCR_OFFS                                                           (GCC_CLK_CTL_REG_REG_BASE_OFFS + 0x0000c008)
+#define HWIO_GCC_BLSP1_QUP1_I2C_APPS_CBCR_RMSK                                                           0x81c00005
+#define HWIO_GCC_BLSP1_QUP1_I2C_APPS_CBCR_ATTR                                                                  0x3
+#define HWIO_GCC_BLSP1_QUP1_I2C_APPS_CBCR_IN          \
+        in_dword_masked(HWIO_GCC_BLSP1_QUP1_I2C_APPS_CBCR_ADDR, HWIO_GCC_BLSP1_QUP1_I2C_APPS_CBCR_RMSK)
+#define HWIO_GCC_BLSP1_QUP1_I2C_APPS_CBCR_INM(m)      \
+        in_dword_masked(HWIO_GCC_BLSP1_QUP1_I2C_APPS_CBCR_ADDR, m)
+#define HWIO_GCC_BLSP1_QUP1_I2C_APPS_CBCR_OUT(v)      \
+        out_dword(HWIO_GCC_BLSP1_QUP1_I2C_APPS_CBCR_ADDR,v)
+#define HWIO_GCC_BLSP1_QUP1_I2C_APPS_CBCR_OUTM(m,v) \
+        out_dword_masked_ns(HWIO_GCC_BLSP1_QUP1_I2C_APPS_CBCR_ADDR,m,v,HWIO_GCC_BLSP1_QUP1_I2C_APPS_CBCR_IN)
+#define HWIO_GCC_BLSP1_QUP1_I2C_APPS_CBCR_CLK_OFF_BMSK                                                   0x80000000
+#define HWIO_GCC_BLSP1_QUP1_I2C_APPS_CBCR_CLK_OFF_SHFT                                                         0x1f
+#define HWIO_GCC_BLSP1_QUP1_I2C_APPS_CBCR_IGNORE_ALL_ARES_BMSK                                            0x1000000
+#define HWIO_GCC_BLSP1_QUP1_I2C_APPS_CBCR_IGNORE_ALL_ARES_SHFT                                                 0x18
+#define HWIO_GCC_BLSP1_QUP1_I2C_APPS_CBCR_IGNORE_ALL_CLK_DIS_BMSK                                          0x800000
+#define HWIO_GCC_BLSP1_QUP1_I2C_APPS_CBCR_IGNORE_ALL_CLK_DIS_SHFT                                              0x17
+#define HWIO_GCC_BLSP1_QUP1_I2C_APPS_CBCR_CLK_DIS_BMSK                                                     0x400000
+#define HWIO_GCC_BLSP1_QUP1_I2C_APPS_CBCR_CLK_DIS_SHFT                                                         0x16
+#define HWIO_GCC_BLSP1_QUP1_I2C_APPS_CBCR_CLK_ARES_BMSK                                                         0x4
+#define HWIO_GCC_BLSP1_QUP1_I2C_APPS_CBCR_CLK_ARES_SHFT                                                         0x2
+#define HWIO_GCC_BLSP1_QUP1_I2C_APPS_CBCR_CLK_ARES_NO_RESET_FVAL                                                0x0
+#define HWIO_GCC_BLSP1_QUP1_I2C_APPS_CBCR_CLK_ARES_RESET_FVAL                                                   0x1
+#define HWIO_GCC_BLSP1_QUP1_I2C_APPS_CBCR_CLK_ENABLE_BMSK                                                       0x1
+#define HWIO_GCC_BLSP1_QUP1_I2C_APPS_CBCR_CLK_ENABLE_SHFT                                                       0x0
+#define HWIO_GCC_BLSP1_QUP1_I2C_APPS_CBCR_CLK_ENABLE_DISABLE_FVAL                                               0x0
+#define HWIO_GCC_BLSP1_QUP1_I2C_APPS_CBCR_CLK_ENABLE_ENABLE_FVAL                                                0x1
+
+#define HWIO_GCC_BLSP1_QUP1_SPI_APPS_CMD_RCGR_ADDR                                                       (GCC_CLK_CTL_REG_REG_BASE      + 0x0000c00c)
+#define HWIO_GCC_BLSP1_QUP1_SPI_APPS_CMD_RCGR_PHYS                                                       (GCC_CLK_CTL_REG_REG_BASE_PHYS + 0x0000c00c)
+#define HWIO_GCC_BLSP1_QUP1_SPI_APPS_CMD_RCGR_OFFS                                                       (GCC_CLK_CTL_REG_REG_BASE_OFFS + 0x0000c00c)
+#define HWIO_GCC_BLSP1_QUP1_SPI_APPS_CMD_RCGR_RMSK                                                       0x800000f3
+#define HWIO_GCC_BLSP1_QUP1_SPI_APPS_CMD_RCGR_ATTR                                                              0x3
+#define HWIO_GCC_BLSP1_QUP1_SPI_APPS_CMD_RCGR_IN          \
+        in_dword_masked(HWIO_GCC_BLSP1_QUP1_SPI_APPS_CMD_RCGR_ADDR, HWIO_GCC_BLSP1_QUP1_SPI_APPS_CMD_RCGR_RMSK)
+#define HWIO_GCC_BLSP1_QUP1_SPI_APPS_CMD_RCGR_INM(m)      \
+        in_dword_masked(HWIO_GCC_BLSP1_QUP1_SPI_APPS_CMD_RCGR_ADDR, m)
+#define HWIO_GCC_BLSP1_QUP1_SPI_APPS_CMD_RCGR_OUT(v)      \
+        out_dword(HWIO_GCC_BLSP1_QUP1_SPI_APPS_CMD_RCGR_ADDR,v)
+#define HWIO_GCC_BLSP1_QUP1_SPI_APPS_CMD_RCGR_OUTM(m,v) \
+        out_dword_masked_ns(HWIO_GCC_BLSP1_QUP1_SPI_APPS_CMD_RCGR_ADDR,m,v,HWIO_GCC_BLSP1_QUP1_SPI_APPS_CMD_RCGR_IN)
+#define HWIO_GCC_BLSP1_QUP1_SPI_APPS_CMD_RCGR_ROOT_OFF_BMSK                                              0x80000000
+#define HWIO_GCC_BLSP1_QUP1_SPI_APPS_CMD_RCGR_ROOT_OFF_SHFT                                                    0x1f
+#define HWIO_GCC_BLSP1_QUP1_SPI_APPS_CMD_RCGR_DIRTY_D_BMSK                                                     0x80
+#define HWIO_GCC_BLSP1_QUP1_SPI_APPS_CMD_RCGR_DIRTY_D_SHFT                                                      0x7
+#define HWIO_GCC_BLSP1_QUP1_SPI_APPS_CMD_RCGR_DIRTY_N_BMSK                                                     0x40
+#define HWIO_GCC_BLSP1_QUP1_SPI_APPS_CMD_RCGR_DIRTY_N_SHFT                                                      0x6
+#define HWIO_GCC_BLSP1_QUP1_SPI_APPS_CMD_RCGR_DIRTY_M_BMSK                                                     0x20
+#define HWIO_GCC_BLSP1_QUP1_SPI_APPS_CMD_RCGR_DIRTY_M_SHFT                                                      0x5
+#define HWIO_GCC_BLSP1_QUP1_SPI_APPS_CMD_RCGR_DIRTY_CFG_RCGR_BMSK                                              0x10
+#define HWIO_GCC_BLSP1_QUP1_SPI_APPS_CMD_RCGR_DIRTY_CFG_RCGR_SHFT                                               0x4
+#define HWIO_GCC_BLSP1_QUP1_SPI_APPS_CMD_RCGR_ROOT_EN_BMSK                                                      0x2
+#define HWIO_GCC_BLSP1_QUP1_SPI_APPS_CMD_RCGR_ROOT_EN_SHFT                                                      0x1
+#define HWIO_GCC_BLSP1_QUP1_SPI_APPS_CMD_RCGR_ROOT_EN_DISABLE_FVAL                                              0x0
+#define HWIO_GCC_BLSP1_QUP1_SPI_APPS_CMD_RCGR_ROOT_EN_ENABLE_FVAL                                               0x1
+#define HWIO_GCC_BLSP1_QUP1_SPI_APPS_CMD_RCGR_UPDATE_BMSK                                                       0x1
+#define HWIO_GCC_BLSP1_QUP1_SPI_APPS_CMD_RCGR_UPDATE_SHFT                                                       0x0
+#define HWIO_GCC_BLSP1_QUP1_SPI_APPS_CMD_RCGR_UPDATE_DISABLE_FVAL                                               0x0
+#define HWIO_GCC_BLSP1_QUP1_SPI_APPS_CMD_RCGR_UPDATE_ENABLE_FVAL                                                0x1
+
+#define HWIO_GCC_BLSP1_QUP1_SPI_APPS_CFG_RCGR_ADDR                                                       (GCC_CLK_CTL_REG_REG_BASE      + 0x0000c010)
+#define HWIO_GCC_BLSP1_QUP1_SPI_APPS_CFG_RCGR_PHYS                                                       (GCC_CLK_CTL_REG_REG_BASE_PHYS + 0x0000c010)
+#define HWIO_GCC_BLSP1_QUP1_SPI_APPS_CFG_RCGR_OFFS                                                       (GCC_CLK_CTL_REG_REG_BASE_OFFS + 0x0000c010)
+#define HWIO_GCC_BLSP1_QUP1_SPI_APPS_CFG_RCGR_RMSK                                                         0x10371f
+#define HWIO_GCC_BLSP1_QUP1_SPI_APPS_CFG_RCGR_ATTR                                                              0x3
+#define HWIO_GCC_BLSP1_QUP1_SPI_APPS_CFG_RCGR_IN          \
+        in_dword_masked(HWIO_GCC_BLSP1_QUP1_SPI_APPS_CFG_RCGR_ADDR, HWIO_GCC_BLSP1_QUP1_SPI_APPS_CFG_RCGR_RMSK)
+#define HWIO_GCC_BLSP1_QUP1_SPI_APPS_CFG_RCGR_INM(m)      \
+        in_dword_masked(HWIO_GCC_BLSP1_QUP1_SPI_APPS_CFG_RCGR_ADDR, m)
+#define HWIO_GCC_BLSP1_QUP1_SPI_APPS_CFG_RCGR_OUT(v)      \
+        out_dword(HWIO_GCC_BLSP1_QUP1_SPI_APPS_CFG_RCGR_ADDR,v)
+#define HWIO_GCC_BLSP1_QUP1_SPI_APPS_CFG_RCGR_OUTM(m,v) \
+        out_dword_masked_ns(HWIO_GCC_BLSP1_QUP1_SPI_APPS_CFG_RCGR_ADDR,m,v,HWIO_GCC_BLSP1_QUP1_SPI_APPS_CFG_RCGR_IN)
+#define HWIO_GCC_BLSP1_QUP1_SPI_APPS_CFG_RCGR_HW_CLK_CONTROL_BMSK                                          0x100000
+#define HWIO_GCC_BLSP1_QUP1_SPI_APPS_CFG_RCGR_HW_CLK_CONTROL_SHFT                                              0x14
+#define HWIO_GCC_BLSP1_QUP1_SPI_APPS_CFG_RCGR_HW_CLK_CONTROL_DISABLE_FVAL                                       0x0
+#define HWIO_GCC_BLSP1_QUP1_SPI_APPS_CFG_RCGR_HW_CLK_CONTROL_ENABLE_FVAL                                        0x1
+#define HWIO_GCC_BLSP1_QUP1_SPI_APPS_CFG_RCGR_MODE_BMSK                                                      0x3000
+#define HWIO_GCC_BLSP1_QUP1_SPI_APPS_CFG_RCGR_MODE_SHFT                                                         0xc
+#define HWIO_GCC_BLSP1_QUP1_SPI_APPS_CFG_RCGR_MODE_BYPASS_FVAL                                                  0x0
+#define HWIO_GCC_BLSP1_QUP1_SPI_APPS_CFG_RCGR_MODE_SWALLOW_FVAL                                                 0x1
+#define HWIO_GCC_BLSP1_QUP1_SPI_APPS_CFG_RCGR_MODE_DUAL_EDGE_FVAL                                               0x2
+#define HWIO_GCC_BLSP1_QUP1_SPI_APPS_CFG_RCGR_MODE_SINGLE_EDGE_FVAL                                             0x3
+#define HWIO_GCC_BLSP1_QUP1_SPI_APPS_CFG_RCGR_SRC_SEL_BMSK                                                    0x700
+#define HWIO_GCC_BLSP1_QUP1_SPI_APPS_CFG_RCGR_SRC_SEL_SHFT                                                      0x8
+#define HWIO_GCC_BLSP1_QUP1_SPI_APPS_CFG_RCGR_SRC_SEL_SRC0_FVAL                                                 0x0
+#define HWIO_GCC_BLSP1_QUP1_SPI_APPS_CFG_RCGR_SRC_SEL_SRC1_FVAL                                                 0x1
+#define HWIO_GCC_BLSP1_QUP1_SPI_APPS_CFG_RCGR_SRC_SEL_SRC2_FVAL                                                 0x2
+#define HWIO_GCC_BLSP1_QUP1_SPI_APPS_CFG_RCGR_SRC_SEL_SRC3_FVAL                                                 0x3
+#define HWIO_GCC_BLSP1_QUP1_SPI_APPS_CFG_RCGR_SRC_SEL_SRC4_FVAL                                                 0x4
+#define HWIO_GCC_BLSP1_QUP1_SPI_APPS_CFG_RCGR_SRC_SEL_SRC5_FVAL                                                 0x5
+#define HWIO_GCC_BLSP1_QUP1_SPI_APPS_CFG_RCGR_SRC_SEL_SRC6_FVAL                                                 0x6
+#define HWIO_GCC_BLSP1_QUP1_SPI_APPS_CFG_RCGR_SRC_SEL_SRC7_FVAL                                                 0x7
+#define HWIO_GCC_BLSP1_QUP1_SPI_APPS_CFG_RCGR_SRC_DIV_BMSK                                                     0x1f
+#define HWIO_GCC_BLSP1_QUP1_SPI_APPS_CFG_RCGR_SRC_DIV_SHFT                                                      0x0
+#define HWIO_GCC_BLSP1_QUP1_SPI_APPS_CFG_RCGR_SRC_DIV_BYPASS_FVAL                                               0x0
+#define HWIO_GCC_BLSP1_QUP1_SPI_APPS_CFG_RCGR_SRC_DIV_DIV1_FVAL                                                 0x1
+#define HWIO_GCC_BLSP1_QUP1_SPI_APPS_CFG_RCGR_SRC_DIV_DIV1_5_FVAL                                               0x2
+#define HWIO_GCC_BLSP1_QUP1_SPI_APPS_CFG_RCGR_SRC_DIV_DIV2_FVAL                                                 0x3
+#define HWIO_GCC_BLSP1_QUP1_SPI_APPS_CFG_RCGR_SRC_DIV_DIV2_5_FVAL                                               0x4
+#define HWIO_GCC_BLSP1_QUP1_SPI_APPS_CFG_RCGR_SRC_DIV_DIV3_FVAL                                                 0x5
+#define HWIO_GCC_BLSP1_QUP1_SPI_APPS_CFG_RCGR_SRC_DIV_DIV3_5_FVAL                                               0x6
+#define HWIO_GCC_BLSP1_QUP1_SPI_APPS_CFG_RCGR_SRC_DIV_DIV4_FVAL                                                 0x7
+#define HWIO_GCC_BLSP1_QUP1_SPI_APPS_CFG_RCGR_SRC_DIV_DIV4_5_FVAL                                               0x8
+#define HWIO_GCC_BLSP1_QUP1_SPI_APPS_CFG_RCGR_SRC_DIV_DIV5_FVAL                                                 0x9
+#define HWIO_GCC_BLSP1_QUP1_SPI_APPS_CFG_RCGR_SRC_DIV_DIV5_5_FVAL                                               0xa
+#define HWIO_GCC_BLSP1_QUP1_SPI_APPS_CFG_RCGR_SRC_DIV_DIV6_FVAL                                                 0xb
+#define HWIO_GCC_BLSP1_QUP1_SPI_APPS_CFG_RCGR_SRC_DIV_DIV6_5_FVAL                                               0xc
+#define HWIO_GCC_BLSP1_QUP1_SPI_APPS_CFG_RCGR_SRC_DIV_DIV7_FVAL                                                 0xd
+#define HWIO_GCC_BLSP1_QUP1_SPI_APPS_CFG_RCGR_SRC_DIV_DIV7_5_FVAL                                               0xe
+#define HWIO_GCC_BLSP1_QUP1_SPI_APPS_CFG_RCGR_SRC_DIV_DIV8_FVAL                                                 0xf
+#define HWIO_GCC_BLSP1_QUP1_SPI_APPS_CFG_RCGR_SRC_DIV_DIV8_5_FVAL                                              0x10
+#define HWIO_GCC_BLSP1_QUP1_SPI_APPS_CFG_RCGR_SRC_DIV_DIV9_FVAL                                                0x11
+#define HWIO_GCC_BLSP1_QUP1_SPI_APPS_CFG_RCGR_SRC_DIV_DIV9_5_FVAL                                              0x12
+#define HWIO_GCC_BLSP1_QUP1_SPI_APPS_CFG_RCGR_SRC_DIV_DIV10_FVAL                                               0x13
+#define HWIO_GCC_BLSP1_QUP1_SPI_APPS_CFG_RCGR_SRC_DIV_DIV10_5_FVAL                                             0x14
+#define HWIO_GCC_BLSP1_QUP1_SPI_APPS_CFG_RCGR_SRC_DIV_DIV11_FVAL                                               0x15
+#define HWIO_GCC_BLSP1_QUP1_SPI_APPS_CFG_RCGR_SRC_DIV_DIV11_5_FVAL                                             0x16
+#define HWIO_GCC_BLSP1_QUP1_SPI_APPS_CFG_RCGR_SRC_DIV_DIV12_FVAL                                               0x17
+#define HWIO_GCC_BLSP1_QUP1_SPI_APPS_CFG_RCGR_SRC_DIV_DIV12_5_FVAL                                             0x18
+#define HWIO_GCC_BLSP1_QUP1_SPI_APPS_CFG_RCGR_SRC_DIV_DIV13_FVAL                                               0x19
+#define HWIO_GCC_BLSP1_QUP1_SPI_APPS_CFG_RCGR_SRC_DIV_DIV13_5_FVAL                                             0x1a
+#define HWIO_GCC_BLSP1_QUP1_SPI_APPS_CFG_RCGR_SRC_DIV_DIV14_FVAL                                               0x1b
+#define HWIO_GCC_BLSP1_QUP1_SPI_APPS_CFG_RCGR_SRC_DIV_DIV14_5_FVAL                                             0x1c
+#define HWIO_GCC_BLSP1_QUP1_SPI_APPS_CFG_RCGR_SRC_DIV_DIV15_FVAL                                               0x1d
+#define HWIO_GCC_BLSP1_QUP1_SPI_APPS_CFG_RCGR_SRC_DIV_DIV15_5_FVAL                                             0x1e
+#define HWIO_GCC_BLSP1_QUP1_SPI_APPS_CFG_RCGR_SRC_DIV_DIV16_FVAL                                               0x1f
+
+#define HWIO_GCC_BLSP1_QUP1_SPI_APPS_M_ADDR                                                              (GCC_CLK_CTL_REG_REG_BASE      + 0x0000c014)
+#define HWIO_GCC_BLSP1_QUP1_SPI_APPS_M_PHYS                                                              (GCC_CLK_CTL_REG_REG_BASE_PHYS + 0x0000c014)
+#define HWIO_GCC_BLSP1_QUP1_SPI_APPS_M_OFFS                                                              (GCC_CLK_CTL_REG_REG_BASE_OFFS + 0x0000c014)
+#define HWIO_GCC_BLSP1_QUP1_SPI_APPS_M_RMSK                                                                    0xff
+#define HWIO_GCC_BLSP1_QUP1_SPI_APPS_M_ATTR                                                                     0x3
+#define HWIO_GCC_BLSP1_QUP1_SPI_APPS_M_IN          \
+        in_dword_masked(HWIO_GCC_BLSP1_QUP1_SPI_APPS_M_ADDR, HWIO_GCC_BLSP1_QUP1_SPI_APPS_M_RMSK)
+#define HWIO_GCC_BLSP1_QUP1_SPI_APPS_M_INM(m)      \
+        in_dword_masked(HWIO_GCC_BLSP1_QUP1_SPI_APPS_M_ADDR, m)
+#define HWIO_GCC_BLSP1_QUP1_SPI_APPS_M_OUT(v)      \
+        out_dword(HWIO_GCC_BLSP1_QUP1_SPI_APPS_M_ADDR,v)
+#define HWIO_GCC_BLSP1_QUP1_SPI_APPS_M_OUTM(m,v) \
+        out_dword_masked_ns(HWIO_GCC_BLSP1_QUP1_SPI_APPS_M_ADDR,m,v,HWIO_GCC_BLSP1_QUP1_SPI_APPS_M_IN)
+#define HWIO_GCC_BLSP1_QUP1_SPI_APPS_M_M_BMSK                                                                  0xff
+#define HWIO_GCC_BLSP1_QUP1_SPI_APPS_M_M_SHFT                                                                   0x0
+
+#define HWIO_GCC_BLSP1_QUP1_SPI_APPS_N_ADDR                                                              (GCC_CLK_CTL_REG_REG_BASE      + 0x0000c018)
+#define HWIO_GCC_BLSP1_QUP1_SPI_APPS_N_PHYS                                                              (GCC_CLK_CTL_REG_REG_BASE_PHYS + 0x0000c018)
+#define HWIO_GCC_BLSP1_QUP1_SPI_APPS_N_OFFS                                                              (GCC_CLK_CTL_REG_REG_BASE_OFFS + 0x0000c018)
+#define HWIO_GCC_BLSP1_QUP1_SPI_APPS_N_RMSK                                                                    0xff
+#define HWIO_GCC_BLSP1_QUP1_SPI_APPS_N_ATTR                                                                     0x3
+#define HWIO_GCC_BLSP1_QUP1_SPI_APPS_N_IN          \
+        in_dword_masked(HWIO_GCC_BLSP1_QUP1_SPI_APPS_N_ADDR, HWIO_GCC_BLSP1_QUP1_SPI_APPS_N_RMSK)
+#define HWIO_GCC_BLSP1_QUP1_SPI_APPS_N_INM(m)      \
+        in_dword_masked(HWIO_GCC_BLSP1_QUP1_SPI_APPS_N_ADDR, m)
+#define HWIO_GCC_BLSP1_QUP1_SPI_APPS_N_OUT(v)      \
+        out_dword(HWIO_GCC_BLSP1_QUP1_SPI_APPS_N_ADDR,v)
+#define HWIO_GCC_BLSP1_QUP1_SPI_APPS_N_OUTM(m,v) \
+        out_dword_masked_ns(HWIO_GCC_BLSP1_QUP1_SPI_APPS_N_ADDR,m,v,HWIO_GCC_BLSP1_QUP1_SPI_APPS_N_IN)
+#define HWIO_GCC_BLSP1_QUP1_SPI_APPS_N_NOT_N_MINUS_M_BMSK                                                      0xff
+#define HWIO_GCC_BLSP1_QUP1_SPI_APPS_N_NOT_N_MINUS_M_SHFT                                                       0x0
+
+#define HWIO_GCC_BLSP1_QUP1_SPI_APPS_D_ADDR                                                              (GCC_CLK_CTL_REG_REG_BASE      + 0x0000c01c)
+#define HWIO_GCC_BLSP1_QUP1_SPI_APPS_D_PHYS                                                              (GCC_CLK_CTL_REG_REG_BASE_PHYS + 0x0000c01c)
+#define HWIO_GCC_BLSP1_QUP1_SPI_APPS_D_OFFS                                                              (GCC_CLK_CTL_REG_REG_BASE_OFFS + 0x0000c01c)
+#define HWIO_GCC_BLSP1_QUP1_SPI_APPS_D_RMSK                                                                    0xff
+#define HWIO_GCC_BLSP1_QUP1_SPI_APPS_D_ATTR                                                                     0x3
+#define HWIO_GCC_BLSP1_QUP1_SPI_APPS_D_IN          \
+        in_dword_masked(HWIO_GCC_BLSP1_QUP1_SPI_APPS_D_ADDR, HWIO_GCC_BLSP1_QUP1_SPI_APPS_D_RMSK)
+#define HWIO_GCC_BLSP1_QUP1_SPI_APPS_D_INM(m)      \
+        in_dword_masked(HWIO_GCC_BLSP1_QUP1_SPI_APPS_D_ADDR, m)
+#define HWIO_GCC_BLSP1_QUP1_SPI_APPS_D_OUT(v)      \
+        out_dword(HWIO_GCC_BLSP1_QUP1_SPI_APPS_D_ADDR,v)
+#define HWIO_GCC_BLSP1_QUP1_SPI_APPS_D_OUTM(m,v) \
+        out_dword_masked_ns(HWIO_GCC_BLSP1_QUP1_SPI_APPS_D_ADDR,m,v,HWIO_GCC_BLSP1_QUP1_SPI_APPS_D_IN)
+#define HWIO_GCC_BLSP1_QUP1_SPI_APPS_D_NOT_2D_BMSK                                                             0xff
+#define HWIO_GCC_BLSP1_QUP1_SPI_APPS_D_NOT_2D_SHFT                                                              0x0
+
+#define HWIO_GCC_BLSP1_QUP1_I2C_APPS_CMD_RCGR_ADDR                                                       (GCC_CLK_CTL_REG_REG_BASE      + 0x0000c024)
+#define HWIO_GCC_BLSP1_QUP1_I2C_APPS_CMD_RCGR_PHYS                                                       (GCC_CLK_CTL_REG_REG_BASE_PHYS + 0x0000c024)
+#define HWIO_GCC_BLSP1_QUP1_I2C_APPS_CMD_RCGR_OFFS                                                       (GCC_CLK_CTL_REG_REG_BASE_OFFS + 0x0000c024)
+#define HWIO_GCC_BLSP1_QUP1_I2C_APPS_CMD_RCGR_RMSK                                                       0x800000f3
+#define HWIO_GCC_BLSP1_QUP1_I2C_APPS_CMD_RCGR_ATTR                                                              0x3
+#define HWIO_GCC_BLSP1_QUP1_I2C_APPS_CMD_RCGR_IN          \
+        in_dword_masked(HWIO_GCC_BLSP1_QUP1_I2C_APPS_CMD_RCGR_ADDR, HWIO_GCC_BLSP1_QUP1_I2C_APPS_CMD_RCGR_RMSK)
+#define HWIO_GCC_BLSP1_QUP1_I2C_APPS_CMD_RCGR_INM(m)      \
+        in_dword_masked(HWIO_GCC_BLSP1_QUP1_I2C_APPS_CMD_RCGR_ADDR, m)
+#define HWIO_GCC_BLSP1_QUP1_I2C_APPS_CMD_RCGR_OUT(v)      \
+        out_dword(HWIO_GCC_BLSP1_QUP1_I2C_APPS_CMD_RCGR_ADDR,v)
+#define HWIO_GCC_BLSP1_QUP1_I2C_APPS_CMD_RCGR_OUTM(m,v) \
+        out_dword_masked_ns(HWIO_GCC_BLSP1_QUP1_I2C_APPS_CMD_RCGR_ADDR,m,v,HWIO_GCC_BLSP1_QUP1_I2C_APPS_CMD_RCGR_IN)
+#define HWIO_GCC_BLSP1_QUP1_I2C_APPS_CMD_RCGR_ROOT_OFF_BMSK                                              0x80000000
+#define HWIO_GCC_BLSP1_QUP1_I2C_APPS_CMD_RCGR_ROOT_OFF_SHFT                                                    0x1f
+#define HWIO_GCC_BLSP1_QUP1_I2C_APPS_CMD_RCGR_DIRTY_D_BMSK                                                     0x80
+#define HWIO_GCC_BLSP1_QUP1_I2C_APPS_CMD_RCGR_DIRTY_D_SHFT                                                      0x7
+#define HWIO_GCC_BLSP1_QUP1_I2C_APPS_CMD_RCGR_DIRTY_N_BMSK                                                     0x40
+#define HWIO_GCC_BLSP1_QUP1_I2C_APPS_CMD_RCGR_DIRTY_N_SHFT                                                      0x6
+#define HWIO_GCC_BLSP1_QUP1_I2C_APPS_CMD_RCGR_DIRTY_M_BMSK                                                     0x20
+#define HWIO_GCC_BLSP1_QUP1_I2C_APPS_CMD_RCGR_DIRTY_M_SHFT                                                      0x5
+#define HWIO_GCC_BLSP1_QUP1_I2C_APPS_CMD_RCGR_DIRTY_CFG_RCGR_BMSK                                              0x10
+#define HWIO_GCC_BLSP1_QUP1_I2C_APPS_CMD_RCGR_DIRTY_CFG_RCGR_SHFT                                               0x4
+#define HWIO_GCC_BLSP1_QUP1_I2C_APPS_CMD_RCGR_ROOT_EN_BMSK                                                      0x2
+#define HWIO_GCC_BLSP1_QUP1_I2C_APPS_CMD_RCGR_ROOT_EN_SHFT                                                      0x1
+#define HWIO_GCC_BLSP1_QUP1_I2C_APPS_CMD_RCGR_ROOT_EN_DISABLE_FVAL                                              0x0
+#define HWIO_GCC_BLSP1_QUP1_I2C_APPS_CMD_RCGR_ROOT_EN_ENABLE_FVAL                                               0x1
+#define HWIO_GCC_BLSP1_QUP1_I2C_APPS_CMD_RCGR_UPDATE_BMSK                                                       0x1
+#define HWIO_GCC_BLSP1_QUP1_I2C_APPS_CMD_RCGR_UPDATE_SHFT                                                       0x0
+#define HWIO_GCC_BLSP1_QUP1_I2C_APPS_CMD_RCGR_UPDATE_DISABLE_FVAL                                               0x0
+#define HWIO_GCC_BLSP1_QUP1_I2C_APPS_CMD_RCGR_UPDATE_ENABLE_FVAL                                                0x1
+
+#define HWIO_GCC_BLSP1_QUP1_I2C_APPS_CFG_RCGR_ADDR                                                       (GCC_CLK_CTL_REG_REG_BASE      + 0x0000c028)
+#define HWIO_GCC_BLSP1_QUP1_I2C_APPS_CFG_RCGR_PHYS                                                       (GCC_CLK_CTL_REG_REG_BASE_PHYS + 0x0000c028)
+#define HWIO_GCC_BLSP1_QUP1_I2C_APPS_CFG_RCGR_OFFS                                                       (GCC_CLK_CTL_REG_REG_BASE_OFFS + 0x0000c028)
+#define HWIO_GCC_BLSP1_QUP1_I2C_APPS_CFG_RCGR_RMSK                                                         0x10371f
+#define HWIO_GCC_BLSP1_QUP1_I2C_APPS_CFG_RCGR_ATTR                                                              0x3
+#define HWIO_GCC_BLSP1_QUP1_I2C_APPS_CFG_RCGR_IN          \
+        in_dword_masked(HWIO_GCC_BLSP1_QUP1_I2C_APPS_CFG_RCGR_ADDR, HWIO_GCC_BLSP1_QUP1_I2C_APPS_CFG_RCGR_RMSK)
+#define HWIO_GCC_BLSP1_QUP1_I2C_APPS_CFG_RCGR_INM(m)      \
+        in_dword_masked(HWIO_GCC_BLSP1_QUP1_I2C_APPS_CFG_RCGR_ADDR, m)
+#define HWIO_GCC_BLSP1_QUP1_I2C_APPS_CFG_RCGR_OUT(v)      \
+        out_dword(HWIO_GCC_BLSP1_QUP1_I2C_APPS_CFG_RCGR_ADDR,v)
+#define HWIO_GCC_BLSP1_QUP1_I2C_APPS_CFG_RCGR_OUTM(m,v) \
+        out_dword_masked_ns(HWIO_GCC_BLSP1_QUP1_I2C_APPS_CFG_RCGR_ADDR,m,v,HWIO_GCC_BLSP1_QUP1_I2C_APPS_CFG_RCGR_IN)
+#define HWIO_GCC_BLSP1_QUP1_I2C_APPS_CFG_RCGR_HW_CLK_CONTROL_BMSK                                          0x100000
+#define HWIO_GCC_BLSP1_QUP1_I2C_APPS_CFG_RCGR_HW_CLK_CONTROL_SHFT                                              0x14
+#define HWIO_GCC_BLSP1_QUP1_I2C_APPS_CFG_RCGR_HW_CLK_CONTROL_DISABLE_FVAL                                       0x0
+#define HWIO_GCC_BLSP1_QUP1_I2C_APPS_CFG_RCGR_HW_CLK_CONTROL_ENABLE_FVAL                                        0x1
+#define HWIO_GCC_BLSP1_QUP1_I2C_APPS_CFG_RCGR_MODE_BMSK                                                      0x3000
+#define HWIO_GCC_BLSP1_QUP1_I2C_APPS_CFG_RCGR_MODE_SHFT                                                         0xc
+#define HWIO_GCC_BLSP1_QUP1_I2C_APPS_CFG_RCGR_MODE_BYPASS_FVAL                                                  0x0
+#define HWIO_GCC_BLSP1_QUP1_I2C_APPS_CFG_RCGR_MODE_SWALLOW_FVAL                                                 0x1
+#define HWIO_GCC_BLSP1_QUP1_I2C_APPS_CFG_RCGR_MODE_DUAL_EDGE_FVAL                                               0x2
+#define HWIO_GCC_BLSP1_QUP1_I2C_APPS_CFG_RCGR_MODE_SINGLE_EDGE_FVAL                                             0x3
+#define HWIO_GCC_BLSP1_QUP1_I2C_APPS_CFG_RCGR_SRC_SEL_BMSK                                                    0x700
+#define HWIO_GCC_BLSP1_QUP1_I2C_APPS_CFG_RCGR_SRC_SEL_SHFT                                                      0x8
+#define HWIO_GCC_BLSP1_QUP1_I2C_APPS_CFG_RCGR_SRC_SEL_SRC0_FVAL                                                 0x0
+#define HWIO_GCC_BLSP1_QUP1_I2C_APPS_CFG_RCGR_SRC_SEL_SRC1_FVAL                                                 0x1
+#define HWIO_GCC_BLSP1_QUP1_I2C_APPS_CFG_RCGR_SRC_SEL_SRC2_FVAL                                                 0x2
+#define HWIO_GCC_BLSP1_QUP1_I2C_APPS_CFG_RCGR_SRC_SEL_SRC3_FVAL                                                 0x3
+#define HWIO_GCC_BLSP1_QUP1_I2C_APPS_CFG_RCGR_SRC_SEL_SRC4_FVAL                                                 0x4
+#define HWIO_GCC_BLSP1_QUP1_I2C_APPS_CFG_RCGR_SRC_SEL_SRC5_FVAL                                                 0x5
+#define HWIO_GCC_BLSP1_QUP1_I2C_APPS_CFG_RCGR_SRC_SEL_SRC6_FVAL                                                 0x6
+#define HWIO_GCC_BLSP1_QUP1_I2C_APPS_CFG_RCGR_SRC_SEL_SRC7_FVAL                                                 0x7
+#define HWIO_GCC_BLSP1_QUP1_I2C_APPS_CFG_RCGR_SRC_DIV_BMSK                                                     0x1f
+#define HWIO_GCC_BLSP1_QUP1_I2C_APPS_CFG_RCGR_SRC_DIV_SHFT                                                      0x0
+#define HWIO_GCC_BLSP1_QUP1_I2C_APPS_CFG_RCGR_SRC_DIV_BYPASS_FVAL                                               0x0
+#define HWIO_GCC_BLSP1_QUP1_I2C_APPS_CFG_RCGR_SRC_DIV_DIV1_FVAL                                                 0x1
+#define HWIO_GCC_BLSP1_QUP1_I2C_APPS_CFG_RCGR_SRC_DIV_DIV1_5_FVAL                                               0x2
+#define HWIO_GCC_BLSP1_QUP1_I2C_APPS_CFG_RCGR_SRC_DIV_DIV2_FVAL                                                 0x3
+#define HWIO_GCC_BLSP1_QUP1_I2C_APPS_CFG_RCGR_SRC_DIV_DIV2_5_FVAL                                               0x4
+#define HWIO_GCC_BLSP1_QUP1_I2C_APPS_CFG_RCGR_SRC_DIV_DIV3_FVAL                                                 0x5
+#define HWIO_GCC_BLSP1_QUP1_I2C_APPS_CFG_RCGR_SRC_DIV_DIV3_5_FVAL                                               0x6
+#define HWIO_GCC_BLSP1_QUP1_I2C_APPS_CFG_RCGR_SRC_DIV_DIV4_FVAL                                                 0x7
+#define HWIO_GCC_BLSP1_QUP1_I2C_APPS_CFG_RCGR_SRC_DIV_DIV4_5_FVAL                                               0x8
+#define HWIO_GCC_BLSP1_QUP1_I2C_APPS_CFG_RCGR_SRC_DIV_DIV5_FVAL                                                 0x9
+#define HWIO_GCC_BLSP1_QUP1_I2C_APPS_CFG_RCGR_SRC_DIV_DIV5_5_FVAL                                               0xa
+#define HWIO_GCC_BLSP1_QUP1_I2C_APPS_CFG_RCGR_SRC_DIV_DIV6_FVAL                                                 0xb
+#define HWIO_GCC_BLSP1_QUP1_I2C_APPS_CFG_RCGR_SRC_DIV_DIV6_5_FVAL                                               0xc
+#define HWIO_GCC_BLSP1_QUP1_I2C_APPS_CFG_RCGR_SRC_DIV_DIV7_FVAL                                                 0xd
+#define HWIO_GCC_BLSP1_QUP1_I2C_APPS_CFG_RCGR_SRC_DIV_DIV7_5_FVAL                                               0xe
+#define HWIO_GCC_BLSP1_QUP1_I2C_APPS_CFG_RCGR_SRC_DIV_DIV8_FVAL                                                 0xf
+#define HWIO_GCC_BLSP1_QUP1_I2C_APPS_CFG_RCGR_SRC_DIV_DIV8_5_FVAL                                              0x10
+#define HWIO_GCC_BLSP1_QUP1_I2C_APPS_CFG_RCGR_SRC_DIV_DIV9_FVAL                                                0x11
+#define HWIO_GCC_BLSP1_QUP1_I2C_APPS_CFG_RCGR_SRC_DIV_DIV9_5_FVAL                                              0x12
+#define HWIO_GCC_BLSP1_QUP1_I2C_APPS_CFG_RCGR_SRC_DIV_DIV10_FVAL                                               0x13
+#define HWIO_GCC_BLSP1_QUP1_I2C_APPS_CFG_RCGR_SRC_DIV_DIV10_5_FVAL                                             0x14
+#define HWIO_GCC_BLSP1_QUP1_I2C_APPS_CFG_RCGR_SRC_DIV_DIV11_FVAL                                               0x15
+#define HWIO_GCC_BLSP1_QUP1_I2C_APPS_CFG_RCGR_SRC_DIV_DIV11_5_FVAL                                             0x16
+#define HWIO_GCC_BLSP1_QUP1_I2C_APPS_CFG_RCGR_SRC_DIV_DIV12_FVAL                                               0x17
+#define HWIO_GCC_BLSP1_QUP1_I2C_APPS_CFG_RCGR_SRC_DIV_DIV12_5_FVAL                                             0x18
+#define HWIO_GCC_BLSP1_QUP1_I2C_APPS_CFG_RCGR_SRC_DIV_DIV13_FVAL                                               0x19
+#define HWIO_GCC_BLSP1_QUP1_I2C_APPS_CFG_RCGR_SRC_DIV_DIV13_5_FVAL                                             0x1a
+#define HWIO_GCC_BLSP1_QUP1_I2C_APPS_CFG_RCGR_SRC_DIV_DIV14_FVAL                                               0x1b
+#define HWIO_GCC_BLSP1_QUP1_I2C_APPS_CFG_RCGR_SRC_DIV_DIV14_5_FVAL                                             0x1c
+#define HWIO_GCC_BLSP1_QUP1_I2C_APPS_CFG_RCGR_SRC_DIV_DIV15_FVAL                                               0x1d
+#define HWIO_GCC_BLSP1_QUP1_I2C_APPS_CFG_RCGR_SRC_DIV_DIV15_5_FVAL                                             0x1e
+#define HWIO_GCC_BLSP1_QUP1_I2C_APPS_CFG_RCGR_SRC_DIV_DIV16_FVAL                                               0x1f
+
+#define HWIO_GCC_BLSP1_QUP1_I2C_APPS_M_ADDR                                                              (GCC_CLK_CTL_REG_REG_BASE      + 0x0000c02c)
+#define HWIO_GCC_BLSP1_QUP1_I2C_APPS_M_PHYS                                                              (GCC_CLK_CTL_REG_REG_BASE_PHYS + 0x0000c02c)
+#define HWIO_GCC_BLSP1_QUP1_I2C_APPS_M_OFFS                                                              (GCC_CLK_CTL_REG_REG_BASE_OFFS + 0x0000c02c)
+#define HWIO_GCC_BLSP1_QUP1_I2C_APPS_M_RMSK                                                                    0xff
+#define HWIO_GCC_BLSP1_QUP1_I2C_APPS_M_ATTR                                                                     0x3
+#define HWIO_GCC_BLSP1_QUP1_I2C_APPS_M_IN          \
+        in_dword_masked(HWIO_GCC_BLSP1_QUP1_I2C_APPS_M_ADDR, HWIO_GCC_BLSP1_QUP1_I2C_APPS_M_RMSK)
+#define HWIO_GCC_BLSP1_QUP1_I2C_APPS_M_INM(m)      \
+        in_dword_masked(HWIO_GCC_BLSP1_QUP1_I2C_APPS_M_ADDR, m)
+#define HWIO_GCC_BLSP1_QUP1_I2C_APPS_M_OUT(v)      \
+        out_dword(HWIO_GCC_BLSP1_QUP1_I2C_APPS_M_ADDR,v)
+#define HWIO_GCC_BLSP1_QUP1_I2C_APPS_M_OUTM(m,v) \
+        out_dword_masked_ns(HWIO_GCC_BLSP1_QUP1_I2C_APPS_M_ADDR,m,v,HWIO_GCC_BLSP1_QUP1_I2C_APPS_M_IN)
+#define HWIO_GCC_BLSP1_QUP1_I2C_APPS_M_M_BMSK                                                                  0xff
+#define HWIO_GCC_BLSP1_QUP1_I2C_APPS_M_M_SHFT                                                                   0x0
+
+#define HWIO_GCC_BLSP1_QUP1_I2C_APPS_N_ADDR                                                              (GCC_CLK_CTL_REG_REG_BASE      + 0x0000c030)
+#define HWIO_GCC_BLSP1_QUP1_I2C_APPS_N_PHYS                                                              (GCC_CLK_CTL_REG_REG_BASE_PHYS + 0x0000c030)
+#define HWIO_GCC_BLSP1_QUP1_I2C_APPS_N_OFFS                                                              (GCC_CLK_CTL_REG_REG_BASE_OFFS + 0x0000c030)
+#define HWIO_GCC_BLSP1_QUP1_I2C_APPS_N_RMSK                                                                    0xff
+#define HWIO_GCC_BLSP1_QUP1_I2C_APPS_N_ATTR                                                                     0x3
+#define HWIO_GCC_BLSP1_QUP1_I2C_APPS_N_IN          \
+        in_dword_masked(HWIO_GCC_BLSP1_QUP1_I2C_APPS_N_ADDR, HWIO_GCC_BLSP1_QUP1_I2C_APPS_N_RMSK)
+#define HWIO_GCC_BLSP1_QUP1_I2C_APPS_N_INM(m)      \
+        in_dword_masked(HWIO_GCC_BLSP1_QUP1_I2C_APPS_N_ADDR, m)
+#define HWIO_GCC_BLSP1_QUP1_I2C_APPS_N_OUT(v)      \
+        out_dword(HWIO_GCC_BLSP1_QUP1_I2C_APPS_N_ADDR,v)
+#define HWIO_GCC_BLSP1_QUP1_I2C_APPS_N_OUTM(m,v) \
+        out_dword_masked_ns(HWIO_GCC_BLSP1_QUP1_I2C_APPS_N_ADDR,m,v,HWIO_GCC_BLSP1_QUP1_I2C_APPS_N_IN)
+#define HWIO_GCC_BLSP1_QUP1_I2C_APPS_N_NOT_N_MINUS_M_BMSK                                                      0xff
+#define HWIO_GCC_BLSP1_QUP1_I2C_APPS_N_NOT_N_MINUS_M_SHFT                                                       0x0
+
+#define HWIO_GCC_BLSP1_QUP1_I2C_APPS_D_ADDR                                                              (GCC_CLK_CTL_REG_REG_BASE      + 0x0000c034)
+#define HWIO_GCC_BLSP1_QUP1_I2C_APPS_D_PHYS                                                              (GCC_CLK_CTL_REG_REG_BASE_PHYS + 0x0000c034)
+#define HWIO_GCC_BLSP1_QUP1_I2C_APPS_D_OFFS                                                              (GCC_CLK_CTL_REG_REG_BASE_OFFS + 0x0000c034)
+#define HWIO_GCC_BLSP1_QUP1_I2C_APPS_D_RMSK                                                                    0xff
+#define HWIO_GCC_BLSP1_QUP1_I2C_APPS_D_ATTR                                                                     0x3
+#define HWIO_GCC_BLSP1_QUP1_I2C_APPS_D_IN          \
+        in_dword_masked(HWIO_GCC_BLSP1_QUP1_I2C_APPS_D_ADDR, HWIO_GCC_BLSP1_QUP1_I2C_APPS_D_RMSK)
+#define HWIO_GCC_BLSP1_QUP1_I2C_APPS_D_INM(m)      \
+        in_dword_masked(HWIO_GCC_BLSP1_QUP1_I2C_APPS_D_ADDR, m)
+#define HWIO_GCC_BLSP1_QUP1_I2C_APPS_D_OUT(v)      \
+        out_dword(HWIO_GCC_BLSP1_QUP1_I2C_APPS_D_ADDR,v)
+#define HWIO_GCC_BLSP1_QUP1_I2C_APPS_D_OUTM(m,v) \
+        out_dword_masked_ns(HWIO_GCC_BLSP1_QUP1_I2C_APPS_D_ADDR,m,v,HWIO_GCC_BLSP1_QUP1_I2C_APPS_D_IN)
+#define HWIO_GCC_BLSP1_QUP1_I2C_APPS_D_NOT_2D_BMSK                                                             0xff
+#define HWIO_GCC_BLSP1_QUP1_I2C_APPS_D_NOT_2D_SHFT                                                              0x0
+
+#define HWIO_GCC_BLSP1_UART1_BCR_ADDR                                                                    (GCC_CLK_CTL_REG_REG_BASE      + 0x0000d000)
+#define HWIO_GCC_BLSP1_UART1_BCR_PHYS                                                                    (GCC_CLK_CTL_REG_REG_BASE_PHYS + 0x0000d000)
+#define HWIO_GCC_BLSP1_UART1_BCR_OFFS                                                                    (GCC_CLK_CTL_REG_REG_BASE_OFFS + 0x0000d000)
+#define HWIO_GCC_BLSP1_UART1_BCR_RMSK                                                                           0x1
+#define HWIO_GCC_BLSP1_UART1_BCR_ATTR                                                                           0x3
+#define HWIO_GCC_BLSP1_UART1_BCR_IN          \
+        in_dword_masked(HWIO_GCC_BLSP1_UART1_BCR_ADDR, HWIO_GCC_BLSP1_UART1_BCR_RMSK)
+#define HWIO_GCC_BLSP1_UART1_BCR_INM(m)      \
+        in_dword_masked(HWIO_GCC_BLSP1_UART1_BCR_ADDR, m)
+#define HWIO_GCC_BLSP1_UART1_BCR_OUT(v)      \
+        out_dword(HWIO_GCC_BLSP1_UART1_BCR_ADDR,v)
+#define HWIO_GCC_BLSP1_UART1_BCR_OUTM(m,v) \
+        out_dword_masked_ns(HWIO_GCC_BLSP1_UART1_BCR_ADDR,m,v,HWIO_GCC_BLSP1_UART1_BCR_IN)
+#define HWIO_GCC_BLSP1_UART1_BCR_BLK_ARES_BMSK                                                                  0x1
+#define HWIO_GCC_BLSP1_UART1_BCR_BLK_ARES_SHFT                                                                  0x0
+#define HWIO_GCC_BLSP1_UART1_BCR_BLK_ARES_DISABLE_FVAL                                                          0x0
+#define HWIO_GCC_BLSP1_UART1_BCR_BLK_ARES_ENABLE_FVAL                                                           0x1
+
+#define HWIO_GCC_BLSP1_UART1_APPS_CBCR_ADDR                                                              (GCC_CLK_CTL_REG_REG_BASE      + 0x0000d004)
+#define HWIO_GCC_BLSP1_UART1_APPS_CBCR_PHYS                                                              (GCC_CLK_CTL_REG_REG_BASE_PHYS + 0x0000d004)
+#define HWIO_GCC_BLSP1_UART1_APPS_CBCR_OFFS                                                              (GCC_CLK_CTL_REG_REG_BASE_OFFS + 0x0000d004)
+#define HWIO_GCC_BLSP1_UART1_APPS_CBCR_RMSK                                                              0x81c00005
+#define HWIO_GCC_BLSP1_UART1_APPS_CBCR_ATTR                                                                     0x3
+#define HWIO_GCC_BLSP1_UART1_APPS_CBCR_IN          \
+        in_dword_masked(HWIO_GCC_BLSP1_UART1_APPS_CBCR_ADDR, HWIO_GCC_BLSP1_UART1_APPS_CBCR_RMSK)
+#define HWIO_GCC_BLSP1_UART1_APPS_CBCR_INM(m)      \
+        in_dword_masked(HWIO_GCC_BLSP1_UART1_APPS_CBCR_ADDR, m)
+#define HWIO_GCC_BLSP1_UART1_APPS_CBCR_OUT(v)      \
+        out_dword(HWIO_GCC_BLSP1_UART1_APPS_CBCR_ADDR,v)
+#define HWIO_GCC_BLSP1_UART1_APPS_CBCR_OUTM(m,v) \
+        out_dword_masked_ns(HWIO_GCC_BLSP1_UART1_APPS_CBCR_ADDR,m,v,HWIO_GCC_BLSP1_UART1_APPS_CBCR_IN)
+#define HWIO_GCC_BLSP1_UART1_APPS_CBCR_CLK_OFF_BMSK                                                      0x80000000
+#define HWIO_GCC_BLSP1_UART1_APPS_CBCR_CLK_OFF_SHFT                                                            0x1f
+#define HWIO_GCC_BLSP1_UART1_APPS_CBCR_IGNORE_ALL_ARES_BMSK                                               0x1000000
+#define HWIO_GCC_BLSP1_UART1_APPS_CBCR_IGNORE_ALL_ARES_SHFT                                                    0x18
+#define HWIO_GCC_BLSP1_UART1_APPS_CBCR_IGNORE_ALL_CLK_DIS_BMSK                                             0x800000
+#define HWIO_GCC_BLSP1_UART1_APPS_CBCR_IGNORE_ALL_CLK_DIS_SHFT                                                 0x17
+#define HWIO_GCC_BLSP1_UART1_APPS_CBCR_CLK_DIS_BMSK                                                        0x400000
+#define HWIO_GCC_BLSP1_UART1_APPS_CBCR_CLK_DIS_SHFT                                                            0x16
+#define HWIO_GCC_BLSP1_UART1_APPS_CBCR_CLK_ARES_BMSK                                                            0x4
+#define HWIO_GCC_BLSP1_UART1_APPS_CBCR_CLK_ARES_SHFT                                                            0x2
+#define HWIO_GCC_BLSP1_UART1_APPS_CBCR_CLK_ARES_NO_RESET_FVAL                                                   0x0
+#define HWIO_GCC_BLSP1_UART1_APPS_CBCR_CLK_ARES_RESET_FVAL                                                      0x1
+#define HWIO_GCC_BLSP1_UART1_APPS_CBCR_CLK_ENABLE_BMSK                                                          0x1
+#define HWIO_GCC_BLSP1_UART1_APPS_CBCR_CLK_ENABLE_SHFT                                                          0x0
+#define HWIO_GCC_BLSP1_UART1_APPS_CBCR_CLK_ENABLE_DISABLE_FVAL                                                  0x0
+#define HWIO_GCC_BLSP1_UART1_APPS_CBCR_CLK_ENABLE_ENABLE_FVAL                                                   0x1
+
+#define HWIO_GCC_BLSP1_UART1_SIM_CBCR_ADDR                                                               (GCC_CLK_CTL_REG_REG_BASE      + 0x0000d008)
+#define HWIO_GCC_BLSP1_UART1_SIM_CBCR_PHYS                                                               (GCC_CLK_CTL_REG_REG_BASE_PHYS + 0x0000d008)
+#define HWIO_GCC_BLSP1_UART1_SIM_CBCR_OFFS                                                               (GCC_CLK_CTL_REG_REG_BASE_OFFS + 0x0000d008)
+#define HWIO_GCC_BLSP1_UART1_SIM_CBCR_RMSK                                                               0x81c00005
+#define HWIO_GCC_BLSP1_UART1_SIM_CBCR_ATTR                                                                      0x3
+#define HWIO_GCC_BLSP1_UART1_SIM_CBCR_IN          \
+        in_dword_masked(HWIO_GCC_BLSP1_UART1_SIM_CBCR_ADDR, HWIO_GCC_BLSP1_UART1_SIM_CBCR_RMSK)
+#define HWIO_GCC_BLSP1_UART1_SIM_CBCR_INM(m)      \
+        in_dword_masked(HWIO_GCC_BLSP1_UART1_SIM_CBCR_ADDR, m)
+#define HWIO_GCC_BLSP1_UART1_SIM_CBCR_OUT(v)      \
+        out_dword(HWIO_GCC_BLSP1_UART1_SIM_CBCR_ADDR,v)
+#define HWIO_GCC_BLSP1_UART1_SIM_CBCR_OUTM(m,v) \
+        out_dword_masked_ns(HWIO_GCC_BLSP1_UART1_SIM_CBCR_ADDR,m,v,HWIO_GCC_BLSP1_UART1_SIM_CBCR_IN)
+#define HWIO_GCC_BLSP1_UART1_SIM_CBCR_CLK_OFF_BMSK                                                       0x80000000
+#define HWIO_GCC_BLSP1_UART1_SIM_CBCR_CLK_OFF_SHFT                                                             0x1f
+#define HWIO_GCC_BLSP1_UART1_SIM_CBCR_IGNORE_ALL_ARES_BMSK                                                0x1000000
+#define HWIO_GCC_BLSP1_UART1_SIM_CBCR_IGNORE_ALL_ARES_SHFT                                                     0x18
+#define HWIO_GCC_BLSP1_UART1_SIM_CBCR_IGNORE_ALL_CLK_DIS_BMSK                                              0x800000
+#define HWIO_GCC_BLSP1_UART1_SIM_CBCR_IGNORE_ALL_CLK_DIS_SHFT                                                  0x17
+#define HWIO_GCC_BLSP1_UART1_SIM_CBCR_CLK_DIS_BMSK                                                         0x400000
+#define HWIO_GCC_BLSP1_UART1_SIM_CBCR_CLK_DIS_SHFT                                                             0x16
+#define HWIO_GCC_BLSP1_UART1_SIM_CBCR_CLK_ARES_BMSK                                                             0x4
+#define HWIO_GCC_BLSP1_UART1_SIM_CBCR_CLK_ARES_SHFT                                                             0x2
+#define HWIO_GCC_BLSP1_UART1_SIM_CBCR_CLK_ARES_NO_RESET_FVAL                                                    0x0
+#define HWIO_GCC_BLSP1_UART1_SIM_CBCR_CLK_ARES_RESET_FVAL                                                       0x1
+#define HWIO_GCC_BLSP1_UART1_SIM_CBCR_CLK_ENABLE_BMSK                                                           0x1
+#define HWIO_GCC_BLSP1_UART1_SIM_CBCR_CLK_ENABLE_SHFT                                                           0x0
+#define HWIO_GCC_BLSP1_UART1_SIM_CBCR_CLK_ENABLE_DISABLE_FVAL                                                   0x0
+#define HWIO_GCC_BLSP1_UART1_SIM_CBCR_CLK_ENABLE_ENABLE_FVAL                                                    0x1
+
+#define HWIO_GCC_BLSP1_UART1_APPS_CMD_RCGR_ADDR                                                          (GCC_CLK_CTL_REG_REG_BASE      + 0x0000d00c)
+#define HWIO_GCC_BLSP1_UART1_APPS_CMD_RCGR_PHYS                                                          (GCC_CLK_CTL_REG_REG_BASE_PHYS + 0x0000d00c)
+#define HWIO_GCC_BLSP1_UART1_APPS_CMD_RCGR_OFFS                                                          (GCC_CLK_CTL_REG_REG_BASE_OFFS + 0x0000d00c)
+#define HWIO_GCC_BLSP1_UART1_APPS_CMD_RCGR_RMSK                                                          0x800000f3
+#define HWIO_GCC_BLSP1_UART1_APPS_CMD_RCGR_ATTR                                                                 0x3
+#define HWIO_GCC_BLSP1_UART1_APPS_CMD_RCGR_IN          \
+        in_dword_masked(HWIO_GCC_BLSP1_UART1_APPS_CMD_RCGR_ADDR, HWIO_GCC_BLSP1_UART1_APPS_CMD_RCGR_RMSK)
+#define HWIO_GCC_BLSP1_UART1_APPS_CMD_RCGR_INM(m)      \
+        in_dword_masked(HWIO_GCC_BLSP1_UART1_APPS_CMD_RCGR_ADDR, m)
+#define HWIO_GCC_BLSP1_UART1_APPS_CMD_RCGR_OUT(v)      \
+        out_dword(HWIO_GCC_BLSP1_UART1_APPS_CMD_RCGR_ADDR,v)
+#define HWIO_GCC_BLSP1_UART1_APPS_CMD_RCGR_OUTM(m,v) \
+        out_dword_masked_ns(HWIO_GCC_BLSP1_UART1_APPS_CMD_RCGR_ADDR,m,v,HWIO_GCC_BLSP1_UART1_APPS_CMD_RCGR_IN)
+#define HWIO_GCC_BLSP1_UART1_APPS_CMD_RCGR_ROOT_OFF_BMSK                                                 0x80000000
+#define HWIO_GCC_BLSP1_UART1_APPS_CMD_RCGR_ROOT_OFF_SHFT                                                       0x1f
+#define HWIO_GCC_BLSP1_UART1_APPS_CMD_RCGR_DIRTY_D_BMSK                                                        0x80
+#define HWIO_GCC_BLSP1_UART1_APPS_CMD_RCGR_DIRTY_D_SHFT                                                         0x7
+#define HWIO_GCC_BLSP1_UART1_APPS_CMD_RCGR_DIRTY_N_BMSK                                                        0x40
+#define HWIO_GCC_BLSP1_UART1_APPS_CMD_RCGR_DIRTY_N_SHFT                                                         0x6
+#define HWIO_GCC_BLSP1_UART1_APPS_CMD_RCGR_DIRTY_M_BMSK                                                        0x20
+#define HWIO_GCC_BLSP1_UART1_APPS_CMD_RCGR_DIRTY_M_SHFT                                                         0x5
+#define HWIO_GCC_BLSP1_UART1_APPS_CMD_RCGR_DIRTY_CFG_RCGR_BMSK                                                 0x10
+#define HWIO_GCC_BLSP1_UART1_APPS_CMD_RCGR_DIRTY_CFG_RCGR_SHFT                                                  0x4
+#define HWIO_GCC_BLSP1_UART1_APPS_CMD_RCGR_ROOT_EN_BMSK                                                         0x2
+#define HWIO_GCC_BLSP1_UART1_APPS_CMD_RCGR_ROOT_EN_SHFT                                                         0x1
+#define HWIO_GCC_BLSP1_UART1_APPS_CMD_RCGR_ROOT_EN_DISABLE_FVAL                                                 0x0
+#define HWIO_GCC_BLSP1_UART1_APPS_CMD_RCGR_ROOT_EN_ENABLE_FVAL                                                  0x1
+#define HWIO_GCC_BLSP1_UART1_APPS_CMD_RCGR_UPDATE_BMSK                                                          0x1
+#define HWIO_GCC_BLSP1_UART1_APPS_CMD_RCGR_UPDATE_SHFT                                                          0x0
+#define HWIO_GCC_BLSP1_UART1_APPS_CMD_RCGR_UPDATE_DISABLE_FVAL                                                  0x0
+#define HWIO_GCC_BLSP1_UART1_APPS_CMD_RCGR_UPDATE_ENABLE_FVAL                                                   0x1
+
+#define HWIO_GCC_BLSP1_UART1_APPS_CFG_RCGR_ADDR                                                          (GCC_CLK_CTL_REG_REG_BASE      + 0x0000d010)
+#define HWIO_GCC_BLSP1_UART1_APPS_CFG_RCGR_PHYS                                                          (GCC_CLK_CTL_REG_REG_BASE_PHYS + 0x0000d010)
+#define HWIO_GCC_BLSP1_UART1_APPS_CFG_RCGR_OFFS                                                          (GCC_CLK_CTL_REG_REG_BASE_OFFS + 0x0000d010)
+#define HWIO_GCC_BLSP1_UART1_APPS_CFG_RCGR_RMSK                                                            0x10371f
+#define HWIO_GCC_BLSP1_UART1_APPS_CFG_RCGR_ATTR                                                                 0x3
+#define HWIO_GCC_BLSP1_UART1_APPS_CFG_RCGR_IN          \
+        in_dword_masked(HWIO_GCC_BLSP1_UART1_APPS_CFG_RCGR_ADDR, HWIO_GCC_BLSP1_UART1_APPS_CFG_RCGR_RMSK)
+#define HWIO_GCC_BLSP1_UART1_APPS_CFG_RCGR_INM(m)      \
+        in_dword_masked(HWIO_GCC_BLSP1_UART1_APPS_CFG_RCGR_ADDR, m)
+#define HWIO_GCC_BLSP1_UART1_APPS_CFG_RCGR_OUT(v)      \
+        out_dword(HWIO_GCC_BLSP1_UART1_APPS_CFG_RCGR_ADDR,v)
+#define HWIO_GCC_BLSP1_UART1_APPS_CFG_RCGR_OUTM(m,v) \
+        out_dword_masked_ns(HWIO_GCC_BLSP1_UART1_APPS_CFG_RCGR_ADDR,m,v,HWIO_GCC_BLSP1_UART1_APPS_CFG_RCGR_IN)
+#define HWIO_GCC_BLSP1_UART1_APPS_CFG_RCGR_HW_CLK_CONTROL_BMSK                                             0x100000
+#define HWIO_GCC_BLSP1_UART1_APPS_CFG_RCGR_HW_CLK_CONTROL_SHFT                                                 0x14
+#define HWIO_GCC_BLSP1_UART1_APPS_CFG_RCGR_HW_CLK_CONTROL_DISABLE_FVAL                                          0x0
+#define HWIO_GCC_BLSP1_UART1_APPS_CFG_RCGR_HW_CLK_CONTROL_ENABLE_FVAL                                           0x1
+#define HWIO_GCC_BLSP1_UART1_APPS_CFG_RCGR_MODE_BMSK                                                         0x3000
+#define HWIO_GCC_BLSP1_UART1_APPS_CFG_RCGR_MODE_SHFT                                                            0xc
+#define HWIO_GCC_BLSP1_UART1_APPS_CFG_RCGR_MODE_BYPASS_FVAL                                                     0x0
+#define HWIO_GCC_BLSP1_UART1_APPS_CFG_RCGR_MODE_SWALLOW_FVAL                                                    0x1
+#define HWIO_GCC_BLSP1_UART1_APPS_CFG_RCGR_MODE_DUAL_EDGE_FVAL                                                  0x2
+#define HWIO_GCC_BLSP1_UART1_APPS_CFG_RCGR_MODE_SINGLE_EDGE_FVAL                                                0x3
+#define HWIO_GCC_BLSP1_UART1_APPS_CFG_RCGR_SRC_SEL_BMSK                                                       0x700
+#define HWIO_GCC_BLSP1_UART1_APPS_CFG_RCGR_SRC_SEL_SHFT                                                         0x8
+#define HWIO_GCC_BLSP1_UART1_APPS_CFG_RCGR_SRC_SEL_SRC0_FVAL                                                    0x0
+#define HWIO_GCC_BLSP1_UART1_APPS_CFG_RCGR_SRC_SEL_SRC1_FVAL                                                    0x1
+#define HWIO_GCC_BLSP1_UART1_APPS_CFG_RCGR_SRC_SEL_SRC2_FVAL                                                    0x2
+#define HWIO_GCC_BLSP1_UART1_APPS_CFG_RCGR_SRC_SEL_SRC3_FVAL                                                    0x3
+#define HWIO_GCC_BLSP1_UART1_APPS_CFG_RCGR_SRC_SEL_SRC4_FVAL                                                    0x4
+#define HWIO_GCC_BLSP1_UART1_APPS_CFG_RCGR_SRC_SEL_SRC5_FVAL                                                    0x5
+#define HWIO_GCC_BLSP1_UART1_APPS_CFG_RCGR_SRC_SEL_SRC6_FVAL                                                    0x6
+#define HWIO_GCC_BLSP1_UART1_APPS_CFG_RCGR_SRC_SEL_SRC7_FVAL                                                    0x7
+#define HWIO_GCC_BLSP1_UART1_APPS_CFG_RCGR_SRC_DIV_BMSK                                                        0x1f
+#define HWIO_GCC_BLSP1_UART1_APPS_CFG_RCGR_SRC_DIV_SHFT                                                         0x0
+#define HWIO_GCC_BLSP1_UART1_APPS_CFG_RCGR_SRC_DIV_BYPASS_FVAL                                                  0x0
+#define HWIO_GCC_BLSP1_UART1_APPS_CFG_RCGR_SRC_DIV_DIV1_FVAL                                                    0x1
+#define HWIO_GCC_BLSP1_UART1_APPS_CFG_RCGR_SRC_DIV_DIV1_5_FVAL                                                  0x2
+#define HWIO_GCC_BLSP1_UART1_APPS_CFG_RCGR_SRC_DIV_DIV2_FVAL                                                    0x3
+#define HWIO_GCC_BLSP1_UART1_APPS_CFG_RCGR_SRC_DIV_DIV2_5_FVAL                                                  0x4
+#define HWIO_GCC_BLSP1_UART1_APPS_CFG_RCGR_SRC_DIV_DIV3_FVAL                                                    0x5
+#define HWIO_GCC_BLSP1_UART1_APPS_CFG_RCGR_SRC_DIV_DIV3_5_FVAL                                                  0x6
+#define HWIO_GCC_BLSP1_UART1_APPS_CFG_RCGR_SRC_DIV_DIV4_FVAL                                                    0x7
+#define HWIO_GCC_BLSP1_UART1_APPS_CFG_RCGR_SRC_DIV_DIV4_5_FVAL                                                  0x8
+#define HWIO_GCC_BLSP1_UART1_APPS_CFG_RCGR_SRC_DIV_DIV5_FVAL                                                    0x9
+#define HWIO_GCC_BLSP1_UART1_APPS_CFG_RCGR_SRC_DIV_DIV5_5_FVAL                                                  0xa
+#define HWIO_GCC_BLSP1_UART1_APPS_CFG_RCGR_SRC_DIV_DIV6_FVAL                                                    0xb
+#define HWIO_GCC_BLSP1_UART1_APPS_CFG_RCGR_SRC_DIV_DIV6_5_FVAL                                                  0xc
+#define HWIO_GCC_BLSP1_UART1_APPS_CFG_RCGR_SRC_DIV_DIV7_FVAL                                                    0xd
+#define HWIO_GCC_BLSP1_UART1_APPS_CFG_RCGR_SRC_DIV_DIV7_5_FVAL                                                  0xe
+#define HWIO_GCC_BLSP1_UART1_APPS_CFG_RCGR_SRC_DIV_DIV8_FVAL                                                    0xf
+#define HWIO_GCC_BLSP1_UART1_APPS_CFG_RCGR_SRC_DIV_DIV8_5_FVAL                                                 0x10
+#define HWIO_GCC_BLSP1_UART1_APPS_CFG_RCGR_SRC_DIV_DIV9_FVAL                                                   0x11
+#define HWIO_GCC_BLSP1_UART1_APPS_CFG_RCGR_SRC_DIV_DIV9_5_FVAL                                                 0x12
+#define HWIO_GCC_BLSP1_UART1_APPS_CFG_RCGR_SRC_DIV_DIV10_FVAL                                                  0x13
+#define HWIO_GCC_BLSP1_UART1_APPS_CFG_RCGR_SRC_DIV_DIV10_5_FVAL                                                0x14
+#define HWIO_GCC_BLSP1_UART1_APPS_CFG_RCGR_SRC_DIV_DIV11_FVAL                                                  0x15
+#define HWIO_GCC_BLSP1_UART1_APPS_CFG_RCGR_SRC_DIV_DIV11_5_FVAL                                                0x16
+#define HWIO_GCC_BLSP1_UART1_APPS_CFG_RCGR_SRC_DIV_DIV12_FVAL                                                  0x17
+#define HWIO_GCC_BLSP1_UART1_APPS_CFG_RCGR_SRC_DIV_DIV12_5_FVAL                                                0x18
+#define HWIO_GCC_BLSP1_UART1_APPS_CFG_RCGR_SRC_DIV_DIV13_FVAL                                                  0x19
+#define HWIO_GCC_BLSP1_UART1_APPS_CFG_RCGR_SRC_DIV_DIV13_5_FVAL                                                0x1a
+#define HWIO_GCC_BLSP1_UART1_APPS_CFG_RCGR_SRC_DIV_DIV14_FVAL                                                  0x1b
+#define HWIO_GCC_BLSP1_UART1_APPS_CFG_RCGR_SRC_DIV_DIV14_5_FVAL                                                0x1c
+#define HWIO_GCC_BLSP1_UART1_APPS_CFG_RCGR_SRC_DIV_DIV15_FVAL                                                  0x1d
+#define HWIO_GCC_BLSP1_UART1_APPS_CFG_RCGR_SRC_DIV_DIV15_5_FVAL                                                0x1e
+#define HWIO_GCC_BLSP1_UART1_APPS_CFG_RCGR_SRC_DIV_DIV16_FVAL                                                  0x1f
+
+#define HWIO_GCC_BLSP1_UART1_APPS_M_ADDR                                                                 (GCC_CLK_CTL_REG_REG_BASE      + 0x0000d014)
+#define HWIO_GCC_BLSP1_UART1_APPS_M_PHYS                                                                 (GCC_CLK_CTL_REG_REG_BASE_PHYS + 0x0000d014)
+#define HWIO_GCC_BLSP1_UART1_APPS_M_OFFS                                                                 (GCC_CLK_CTL_REG_REG_BASE_OFFS + 0x0000d014)
+#define HWIO_GCC_BLSP1_UART1_APPS_M_RMSK                                                                     0xffff
+#define HWIO_GCC_BLSP1_UART1_APPS_M_ATTR                                                                        0x3
+#define HWIO_GCC_BLSP1_UART1_APPS_M_IN          \
+        in_dword_masked(HWIO_GCC_BLSP1_UART1_APPS_M_ADDR, HWIO_GCC_BLSP1_UART1_APPS_M_RMSK)
+#define HWIO_GCC_BLSP1_UART1_APPS_M_INM(m)      \
+        in_dword_masked(HWIO_GCC_BLSP1_UART1_APPS_M_ADDR, m)
+#define HWIO_GCC_BLSP1_UART1_APPS_M_OUT(v)      \
+        out_dword(HWIO_GCC_BLSP1_UART1_APPS_M_ADDR,v)
+#define HWIO_GCC_BLSP1_UART1_APPS_M_OUTM(m,v) \
+        out_dword_masked_ns(HWIO_GCC_BLSP1_UART1_APPS_M_ADDR,m,v,HWIO_GCC_BLSP1_UART1_APPS_M_IN)
+#define HWIO_GCC_BLSP1_UART1_APPS_M_M_BMSK                                                                   0xffff
+#define HWIO_GCC_BLSP1_UART1_APPS_M_M_SHFT                                                                      0x0
+
+#define HWIO_GCC_BLSP1_UART1_APPS_N_ADDR                                                                 (GCC_CLK_CTL_REG_REG_BASE      + 0x0000d018)
+#define HWIO_GCC_BLSP1_UART1_APPS_N_PHYS                                                                 (GCC_CLK_CTL_REG_REG_BASE_PHYS + 0x0000d018)
+#define HWIO_GCC_BLSP1_UART1_APPS_N_OFFS                                                                 (GCC_CLK_CTL_REG_REG_BASE_OFFS + 0x0000d018)
+#define HWIO_GCC_BLSP1_UART1_APPS_N_RMSK                                                                     0xffff
+#define HWIO_GCC_BLSP1_UART1_APPS_N_ATTR                                                                        0x3
+#define HWIO_GCC_BLSP1_UART1_APPS_N_IN          \
+        in_dword_masked(HWIO_GCC_BLSP1_UART1_APPS_N_ADDR, HWIO_GCC_BLSP1_UART1_APPS_N_RMSK)
+#define HWIO_GCC_BLSP1_UART1_APPS_N_INM(m)      \
+        in_dword_masked(HWIO_GCC_BLSP1_UART1_APPS_N_ADDR, m)
+#define HWIO_GCC_BLSP1_UART1_APPS_N_OUT(v)      \
+        out_dword(HWIO_GCC_BLSP1_UART1_APPS_N_ADDR,v)
+#define HWIO_GCC_BLSP1_UART1_APPS_N_OUTM(m,v) \
+        out_dword_masked_ns(HWIO_GCC_BLSP1_UART1_APPS_N_ADDR,m,v,HWIO_GCC_BLSP1_UART1_APPS_N_IN)
+#define HWIO_GCC_BLSP1_UART1_APPS_N_NOT_N_MINUS_M_BMSK                                                       0xffff
+#define HWIO_GCC_BLSP1_UART1_APPS_N_NOT_N_MINUS_M_SHFT                                                          0x0
+
+#define HWIO_GCC_BLSP1_UART1_APPS_D_ADDR                                                                 (GCC_CLK_CTL_REG_REG_BASE      + 0x0000d01c)
+#define HWIO_GCC_BLSP1_UART1_APPS_D_PHYS                                                                 (GCC_CLK_CTL_REG_REG_BASE_PHYS + 0x0000d01c)
+#define HWIO_GCC_BLSP1_UART1_APPS_D_OFFS                                                                 (GCC_CLK_CTL_REG_REG_BASE_OFFS + 0x0000d01c)
+#define HWIO_GCC_BLSP1_UART1_APPS_D_RMSK                                                                     0xffff
+#define HWIO_GCC_BLSP1_UART1_APPS_D_ATTR                                                                        0x3
+#define HWIO_GCC_BLSP1_UART1_APPS_D_IN          \
+        in_dword_masked(HWIO_GCC_BLSP1_UART1_APPS_D_ADDR, HWIO_GCC_BLSP1_UART1_APPS_D_RMSK)
+#define HWIO_GCC_BLSP1_UART1_APPS_D_INM(m)      \
+        in_dword_masked(HWIO_GCC_BLSP1_UART1_APPS_D_ADDR, m)
+#define HWIO_GCC_BLSP1_UART1_APPS_D_OUT(v)      \
+        out_dword(HWIO_GCC_BLSP1_UART1_APPS_D_ADDR,v)
+#define HWIO_GCC_BLSP1_UART1_APPS_D_OUTM(m,v) \
+        out_dword_masked_ns(HWIO_GCC_BLSP1_UART1_APPS_D_ADDR,m,v,HWIO_GCC_BLSP1_UART1_APPS_D_IN)
+#define HWIO_GCC_BLSP1_UART1_APPS_D_NOT_2D_BMSK                                                              0xffff
+#define HWIO_GCC_BLSP1_UART1_APPS_D_NOT_2D_SHFT                                                                 0x0
+
+#define HWIO_GCC_BLSP1_QUP2_BCR_ADDR                                                                     (GCC_CLK_CTL_REG_REG_BASE      + 0x0000e000)
+#define HWIO_GCC_BLSP1_QUP2_BCR_PHYS                                                                     (GCC_CLK_CTL_REG_REG_BASE_PHYS + 0x0000e000)
+#define HWIO_GCC_BLSP1_QUP2_BCR_OFFS                                                                     (GCC_CLK_CTL_REG_REG_BASE_OFFS + 0x0000e000)
+#define HWIO_GCC_BLSP1_QUP2_BCR_RMSK                                                                            0x1
+#define HWIO_GCC_BLSP1_QUP2_BCR_ATTR                                                                            0x3
+#define HWIO_GCC_BLSP1_QUP2_BCR_IN          \
+        in_dword_masked(HWIO_GCC_BLSP1_QUP2_BCR_ADDR, HWIO_GCC_BLSP1_QUP2_BCR_RMSK)
+#define HWIO_GCC_BLSP1_QUP2_BCR_INM(m)      \
+        in_dword_masked(HWIO_GCC_BLSP1_QUP2_BCR_ADDR, m)
+#define HWIO_GCC_BLSP1_QUP2_BCR_OUT(v)      \
+        out_dword(HWIO_GCC_BLSP1_QUP2_BCR_ADDR,v)
+#define HWIO_GCC_BLSP1_QUP2_BCR_OUTM(m,v) \
+        out_dword_masked_ns(HWIO_GCC_BLSP1_QUP2_BCR_ADDR,m,v,HWIO_GCC_BLSP1_QUP2_BCR_IN)
+#define HWIO_GCC_BLSP1_QUP2_BCR_BLK_ARES_BMSK                                                                   0x1
+#define HWIO_GCC_BLSP1_QUP2_BCR_BLK_ARES_SHFT                                                                   0x0
+#define HWIO_GCC_BLSP1_QUP2_BCR_BLK_ARES_DISABLE_FVAL                                                           0x0
+#define HWIO_GCC_BLSP1_QUP2_BCR_BLK_ARES_ENABLE_FVAL                                                            0x1
+
+#define HWIO_GCC_BLSP1_QUP2_SPI_APPS_CBCR_ADDR                                                           (GCC_CLK_CTL_REG_REG_BASE      + 0x0000e004)
+#define HWIO_GCC_BLSP1_QUP2_SPI_APPS_CBCR_PHYS                                                           (GCC_CLK_CTL_REG_REG_BASE_PHYS + 0x0000e004)
+#define HWIO_GCC_BLSP1_QUP2_SPI_APPS_CBCR_OFFS                                                           (GCC_CLK_CTL_REG_REG_BASE_OFFS + 0x0000e004)
+#define HWIO_GCC_BLSP1_QUP2_SPI_APPS_CBCR_RMSK                                                           0x81c00005
+#define HWIO_GCC_BLSP1_QUP2_SPI_APPS_CBCR_ATTR                                                                  0x3
+#define HWIO_GCC_BLSP1_QUP2_SPI_APPS_CBCR_IN          \
+        in_dword_masked(HWIO_GCC_BLSP1_QUP2_SPI_APPS_CBCR_ADDR, HWIO_GCC_BLSP1_QUP2_SPI_APPS_CBCR_RMSK)
+#define HWIO_GCC_BLSP1_QUP2_SPI_APPS_CBCR_INM(m)      \
+        in_dword_masked(HWIO_GCC_BLSP1_QUP2_SPI_APPS_CBCR_ADDR, m)
+#define HWIO_GCC_BLSP1_QUP2_SPI_APPS_CBCR_OUT(v)      \
+        out_dword(HWIO_GCC_BLSP1_QUP2_SPI_APPS_CBCR_ADDR,v)
+#define HWIO_GCC_BLSP1_QUP2_SPI_APPS_CBCR_OUTM(m,v) \
+        out_dword_masked_ns(HWIO_GCC_BLSP1_QUP2_SPI_APPS_CBCR_ADDR,m,v,HWIO_GCC_BLSP1_QUP2_SPI_APPS_CBCR_IN)
+#define HWIO_GCC_BLSP1_QUP2_SPI_APPS_CBCR_CLK_OFF_BMSK                                                   0x80000000
+#define HWIO_GCC_BLSP1_QUP2_SPI_APPS_CBCR_CLK_OFF_SHFT                                                         0x1f
+#define HWIO_GCC_BLSP1_QUP2_SPI_APPS_CBCR_IGNORE_ALL_ARES_BMSK                                            0x1000000
+#define HWIO_GCC_BLSP1_QUP2_SPI_APPS_CBCR_IGNORE_ALL_ARES_SHFT                                                 0x18
+#define HWIO_GCC_BLSP1_QUP2_SPI_APPS_CBCR_IGNORE_ALL_CLK_DIS_BMSK                                          0x800000
+#define HWIO_GCC_BLSP1_QUP2_SPI_APPS_CBCR_IGNORE_ALL_CLK_DIS_SHFT                                              0x17
+#define HWIO_GCC_BLSP1_QUP2_SPI_APPS_CBCR_CLK_DIS_BMSK                                                     0x400000
+#define HWIO_GCC_BLSP1_QUP2_SPI_APPS_CBCR_CLK_DIS_SHFT                                                         0x16
+#define HWIO_GCC_BLSP1_QUP2_SPI_APPS_CBCR_CLK_ARES_BMSK                                                         0x4
+#define HWIO_GCC_BLSP1_QUP2_SPI_APPS_CBCR_CLK_ARES_SHFT                                                         0x2
+#define HWIO_GCC_BLSP1_QUP2_SPI_APPS_CBCR_CLK_ARES_NO_RESET_FVAL                                                0x0
+#define HWIO_GCC_BLSP1_QUP2_SPI_APPS_CBCR_CLK_ARES_RESET_FVAL                                                   0x1
+#define HWIO_GCC_BLSP1_QUP2_SPI_APPS_CBCR_CLK_ENABLE_BMSK                                                       0x1
+#define HWIO_GCC_BLSP1_QUP2_SPI_APPS_CBCR_CLK_ENABLE_SHFT                                                       0x0
+#define HWIO_GCC_BLSP1_QUP2_SPI_APPS_CBCR_CLK_ENABLE_DISABLE_FVAL                                               0x0
+#define HWIO_GCC_BLSP1_QUP2_SPI_APPS_CBCR_CLK_ENABLE_ENABLE_FVAL                                                0x1
+
+#define HWIO_GCC_BLSP1_QUP2_I2C_APPS_CBCR_ADDR                                                           (GCC_CLK_CTL_REG_REG_BASE      + 0x0000e008)
+#define HWIO_GCC_BLSP1_QUP2_I2C_APPS_CBCR_PHYS                                                           (GCC_CLK_CTL_REG_REG_BASE_PHYS + 0x0000e008)
+#define HWIO_GCC_BLSP1_QUP2_I2C_APPS_CBCR_OFFS                                                           (GCC_CLK_CTL_REG_REG_BASE_OFFS + 0x0000e008)
+#define HWIO_GCC_BLSP1_QUP2_I2C_APPS_CBCR_RMSK                                                           0x81c00005
+#define HWIO_GCC_BLSP1_QUP2_I2C_APPS_CBCR_ATTR                                                                  0x3
+#define HWIO_GCC_BLSP1_QUP2_I2C_APPS_CBCR_IN          \
+        in_dword_masked(HWIO_GCC_BLSP1_QUP2_I2C_APPS_CBCR_ADDR, HWIO_GCC_BLSP1_QUP2_I2C_APPS_CBCR_RMSK)
+#define HWIO_GCC_BLSP1_QUP2_I2C_APPS_CBCR_INM(m)      \
+        in_dword_masked(HWIO_GCC_BLSP1_QUP2_I2C_APPS_CBCR_ADDR, m)
+#define HWIO_GCC_BLSP1_QUP2_I2C_APPS_CBCR_OUT(v)      \
+        out_dword(HWIO_GCC_BLSP1_QUP2_I2C_APPS_CBCR_ADDR,v)
+#define HWIO_GCC_BLSP1_QUP2_I2C_APPS_CBCR_OUTM(m,v) \
+        out_dword_masked_ns(HWIO_GCC_BLSP1_QUP2_I2C_APPS_CBCR_ADDR,m,v,HWIO_GCC_BLSP1_QUP2_I2C_APPS_CBCR_IN)
+#define HWIO_GCC_BLSP1_QUP2_I2C_APPS_CBCR_CLK_OFF_BMSK                                                   0x80000000
+#define HWIO_GCC_BLSP1_QUP2_I2C_APPS_CBCR_CLK_OFF_SHFT                                                         0x1f
+#define HWIO_GCC_BLSP1_QUP2_I2C_APPS_CBCR_IGNORE_ALL_ARES_BMSK                                            0x1000000
+#define HWIO_GCC_BLSP1_QUP2_I2C_APPS_CBCR_IGNORE_ALL_ARES_SHFT                                                 0x18
+#define HWIO_GCC_BLSP1_QUP2_I2C_APPS_CBCR_IGNORE_ALL_CLK_DIS_BMSK                                          0x800000
+#define HWIO_GCC_BLSP1_QUP2_I2C_APPS_CBCR_IGNORE_ALL_CLK_DIS_SHFT                                              0x17
+#define HWIO_GCC_BLSP1_QUP2_I2C_APPS_CBCR_CLK_DIS_BMSK                                                     0x400000
+#define HWIO_GCC_BLSP1_QUP2_I2C_APPS_CBCR_CLK_DIS_SHFT                                                         0x16
+#define HWIO_GCC_BLSP1_QUP2_I2C_APPS_CBCR_CLK_ARES_BMSK                                                         0x4
+#define HWIO_GCC_BLSP1_QUP2_I2C_APPS_CBCR_CLK_ARES_SHFT                                                         0x2
+#define HWIO_GCC_BLSP1_QUP2_I2C_APPS_CBCR_CLK_ARES_NO_RESET_FVAL                                                0x0
+#define HWIO_GCC_BLSP1_QUP2_I2C_APPS_CBCR_CLK_ARES_RESET_FVAL                                                   0x1
+#define HWIO_GCC_BLSP1_QUP2_I2C_APPS_CBCR_CLK_ENABLE_BMSK                                                       0x1
+#define HWIO_GCC_BLSP1_QUP2_I2C_APPS_CBCR_CLK_ENABLE_SHFT                                                       0x0
+#define HWIO_GCC_BLSP1_QUP2_I2C_APPS_CBCR_CLK_ENABLE_DISABLE_FVAL                                               0x0
+#define HWIO_GCC_BLSP1_QUP2_I2C_APPS_CBCR_CLK_ENABLE_ENABLE_FVAL                                                0x1
+
+#define HWIO_GCC_BLSP1_QUP2_SPI_APPS_CMD_RCGR_ADDR                                                       (GCC_CLK_CTL_REG_REG_BASE      + 0x0000e00c)
+#define HWIO_GCC_BLSP1_QUP2_SPI_APPS_CMD_RCGR_PHYS                                                       (GCC_CLK_CTL_REG_REG_BASE_PHYS + 0x0000e00c)
+#define HWIO_GCC_BLSP1_QUP2_SPI_APPS_CMD_RCGR_OFFS                                                       (GCC_CLK_CTL_REG_REG_BASE_OFFS + 0x0000e00c)
+#define HWIO_GCC_BLSP1_QUP2_SPI_APPS_CMD_RCGR_RMSK                                                       0x800000f3
+#define HWIO_GCC_BLSP1_QUP2_SPI_APPS_CMD_RCGR_ATTR                                                              0x3
+#define HWIO_GCC_BLSP1_QUP2_SPI_APPS_CMD_RCGR_IN          \
+        in_dword_masked(HWIO_GCC_BLSP1_QUP2_SPI_APPS_CMD_RCGR_ADDR, HWIO_GCC_BLSP1_QUP2_SPI_APPS_CMD_RCGR_RMSK)
+#define HWIO_GCC_BLSP1_QUP2_SPI_APPS_CMD_RCGR_INM(m)      \
+        in_dword_masked(HWIO_GCC_BLSP1_QUP2_SPI_APPS_CMD_RCGR_ADDR, m)
+#define HWIO_GCC_BLSP1_QUP2_SPI_APPS_CMD_RCGR_OUT(v)      \
+        out_dword(HWIO_GCC_BLSP1_QUP2_SPI_APPS_CMD_RCGR_ADDR,v)
+#define HWIO_GCC_BLSP1_QUP2_SPI_APPS_CMD_RCGR_OUTM(m,v) \
+        out_dword_masked_ns(HWIO_GCC_BLSP1_QUP2_SPI_APPS_CMD_RCGR_ADDR,m,v,HWIO_GCC_BLSP1_QUP2_SPI_APPS_CMD_RCGR_IN)
+#define HWIO_GCC_BLSP1_QUP2_SPI_APPS_CMD_RCGR_ROOT_OFF_BMSK                                              0x80000000
+#define HWIO_GCC_BLSP1_QUP2_SPI_APPS_CMD_RCGR_ROOT_OFF_SHFT                                                    0x1f
+#define HWIO_GCC_BLSP1_QUP2_SPI_APPS_CMD_RCGR_DIRTY_D_BMSK                                                     0x80
+#define HWIO_GCC_BLSP1_QUP2_SPI_APPS_CMD_RCGR_DIRTY_D_SHFT                                                      0x7
+#define HWIO_GCC_BLSP1_QUP2_SPI_APPS_CMD_RCGR_DIRTY_N_BMSK                                                     0x40
+#define HWIO_GCC_BLSP1_QUP2_SPI_APPS_CMD_RCGR_DIRTY_N_SHFT                                                      0x6
+#define HWIO_GCC_BLSP1_QUP2_SPI_APPS_CMD_RCGR_DIRTY_M_BMSK                                                     0x20
+#define HWIO_GCC_BLSP1_QUP2_SPI_APPS_CMD_RCGR_DIRTY_M_SHFT                                                      0x5
+#define HWIO_GCC_BLSP1_QUP2_SPI_APPS_CMD_RCGR_DIRTY_CFG_RCGR_BMSK                                              0x10
+#define HWIO_GCC_BLSP1_QUP2_SPI_APPS_CMD_RCGR_DIRTY_CFG_RCGR_SHFT                                               0x4
+#define HWIO_GCC_BLSP1_QUP2_SPI_APPS_CMD_RCGR_ROOT_EN_BMSK                                                      0x2
+#define HWIO_GCC_BLSP1_QUP2_SPI_APPS_CMD_RCGR_ROOT_EN_SHFT                                                      0x1
+#define HWIO_GCC_BLSP1_QUP2_SPI_APPS_CMD_RCGR_ROOT_EN_DISABLE_FVAL                                              0x0
+#define HWIO_GCC_BLSP1_QUP2_SPI_APPS_CMD_RCGR_ROOT_EN_ENABLE_FVAL                                               0x1
+#define HWIO_GCC_BLSP1_QUP2_SPI_APPS_CMD_RCGR_UPDATE_BMSK                                                       0x1
+#define HWIO_GCC_BLSP1_QUP2_SPI_APPS_CMD_RCGR_UPDATE_SHFT                                                       0x0
+#define HWIO_GCC_BLSP1_QUP2_SPI_APPS_CMD_RCGR_UPDATE_DISABLE_FVAL                                               0x0
+#define HWIO_GCC_BLSP1_QUP2_SPI_APPS_CMD_RCGR_UPDATE_ENABLE_FVAL                                                0x1
+
+#define HWIO_GCC_BLSP1_QUP2_SPI_APPS_CFG_RCGR_ADDR                                                       (GCC_CLK_CTL_REG_REG_BASE      + 0x0000e010)
+#define HWIO_GCC_BLSP1_QUP2_SPI_APPS_CFG_RCGR_PHYS                                                       (GCC_CLK_CTL_REG_REG_BASE_PHYS + 0x0000e010)
+#define HWIO_GCC_BLSP1_QUP2_SPI_APPS_CFG_RCGR_OFFS                                                       (GCC_CLK_CTL_REG_REG_BASE_OFFS + 0x0000e010)
+#define HWIO_GCC_BLSP1_QUP2_SPI_APPS_CFG_RCGR_RMSK                                                         0x10371f
+#define HWIO_GCC_BLSP1_QUP2_SPI_APPS_CFG_RCGR_ATTR                                                              0x3
+#define HWIO_GCC_BLSP1_QUP2_SPI_APPS_CFG_RCGR_IN          \
+        in_dword_masked(HWIO_GCC_BLSP1_QUP2_SPI_APPS_CFG_RCGR_ADDR, HWIO_GCC_BLSP1_QUP2_SPI_APPS_CFG_RCGR_RMSK)
+#define HWIO_GCC_BLSP1_QUP2_SPI_APPS_CFG_RCGR_INM(m)      \
+        in_dword_masked(HWIO_GCC_BLSP1_QUP2_SPI_APPS_CFG_RCGR_ADDR, m)
+#define HWIO_GCC_BLSP1_QUP2_SPI_APPS_CFG_RCGR_OUT(v)      \
+        out_dword(HWIO_GCC_BLSP1_QUP2_SPI_APPS_CFG_RCGR_ADDR,v)
+#define HWIO_GCC_BLSP1_QUP2_SPI_APPS_CFG_RCGR_OUTM(m,v) \
+        out_dword_masked_ns(HWIO_GCC_BLSP1_QUP2_SPI_APPS_CFG_RCGR_ADDR,m,v,HWIO_GCC_BLSP1_QUP2_SPI_APPS_CFG_RCGR_IN)
+#define HWIO_GCC_BLSP1_QUP2_SPI_APPS_CFG_RCGR_HW_CLK_CONTROL_BMSK                                          0x100000
+#define HWIO_GCC_BLSP1_QUP2_SPI_APPS_CFG_RCGR_HW_CLK_CONTROL_SHFT                                              0x14
+#define HWIO_GCC_BLSP1_QUP2_SPI_APPS_CFG_RCGR_HW_CLK_CONTROL_DISABLE_FVAL                                       0x0
+#define HWIO_GCC_BLSP1_QUP2_SPI_APPS_CFG_RCGR_HW_CLK_CONTROL_ENABLE_FVAL                                        0x1
+#define HWIO_GCC_BLSP1_QUP2_SPI_APPS_CFG_RCGR_MODE_BMSK                                                      0x3000
+#define HWIO_GCC_BLSP1_QUP2_SPI_APPS_CFG_RCGR_MODE_SHFT                                                         0xc
+#define HWIO_GCC_BLSP1_QUP2_SPI_APPS_CFG_RCGR_MODE_BYPASS_FVAL                                                  0x0
+#define HWIO_GCC_BLSP1_QUP2_SPI_APPS_CFG_RCGR_MODE_SWALLOW_FVAL                                                 0x1
+#define HWIO_GCC_BLSP1_QUP2_SPI_APPS_CFG_RCGR_MODE_DUAL_EDGE_FVAL                                               0x2
+#define HWIO_GCC_BLSP1_QUP2_SPI_APPS_CFG_RCGR_MODE_SINGLE_EDGE_FVAL                                             0x3
+#define HWIO_GCC_BLSP1_QUP2_SPI_APPS_CFG_RCGR_SRC_SEL_BMSK                                                    0x700
+#define HWIO_GCC_BLSP1_QUP2_SPI_APPS_CFG_RCGR_SRC_SEL_SHFT                                                      0x8
+#define HWIO_GCC_BLSP1_QUP2_SPI_APPS_CFG_RCGR_SRC_SEL_SRC0_FVAL                                                 0x0
+#define HWIO_GCC_BLSP1_QUP2_SPI_APPS_CFG_RCGR_SRC_SEL_SRC1_FVAL                                                 0x1
+#define HWIO_GCC_BLSP1_QUP2_SPI_APPS_CFG_RCGR_SRC_SEL_SRC2_FVAL                                                 0x2
+#define HWIO_GCC_BLSP1_QUP2_SPI_APPS_CFG_RCGR_SRC_SEL_SRC3_FVAL                                                 0x3
+#define HWIO_GCC_BLSP1_QUP2_SPI_APPS_CFG_RCGR_SRC_SEL_SRC4_FVAL                                                 0x4
+#define HWIO_GCC_BLSP1_QUP2_SPI_APPS_CFG_RCGR_SRC_SEL_SRC5_FVAL                                                 0x5
+#define HWIO_GCC_BLSP1_QUP2_SPI_APPS_CFG_RCGR_SRC_SEL_SRC6_FVAL                                                 0x6
+#define HWIO_GCC_BLSP1_QUP2_SPI_APPS_CFG_RCGR_SRC_SEL_SRC7_FVAL                                                 0x7
+#define HWIO_GCC_BLSP1_QUP2_SPI_APPS_CFG_RCGR_SRC_DIV_BMSK                                                     0x1f
+#define HWIO_GCC_BLSP1_QUP2_SPI_APPS_CFG_RCGR_SRC_DIV_SHFT                                                      0x0
+#define HWIO_GCC_BLSP1_QUP2_SPI_APPS_CFG_RCGR_SRC_DIV_BYPASS_FVAL                                               0x0
+#define HWIO_GCC_BLSP1_QUP2_SPI_APPS_CFG_RCGR_SRC_DIV_DIV1_FVAL                                                 0x1
+#define HWIO_GCC_BLSP1_QUP2_SPI_APPS_CFG_RCGR_SRC_DIV_DIV1_5_FVAL                                               0x2
+#define HWIO_GCC_BLSP1_QUP2_SPI_APPS_CFG_RCGR_SRC_DIV_DIV2_FVAL                                                 0x3
+#define HWIO_GCC_BLSP1_QUP2_SPI_APPS_CFG_RCGR_SRC_DIV_DIV2_5_FVAL                                               0x4
+#define HWIO_GCC_BLSP1_QUP2_SPI_APPS_CFG_RCGR_SRC_DIV_DIV3_FVAL                                                 0x5
+#define HWIO_GCC_BLSP1_QUP2_SPI_APPS_CFG_RCGR_SRC_DIV_DIV3_5_FVAL                                               0x6
+#define HWIO_GCC_BLSP1_QUP2_SPI_APPS_CFG_RCGR_SRC_DIV_DIV4_FVAL                                                 0x7
+#define HWIO_GCC_BLSP1_QUP2_SPI_APPS_CFG_RCGR_SRC_DIV_DIV4_5_FVAL                                               0x8
+#define HWIO_GCC_BLSP1_QUP2_SPI_APPS_CFG_RCGR_SRC_DIV_DIV5_FVAL                                                 0x9
+#define HWIO_GCC_BLSP1_QUP2_SPI_APPS_CFG_RCGR_SRC_DIV_DIV5_5_FVAL                                               0xa
+#define HWIO_GCC_BLSP1_QUP2_SPI_APPS_CFG_RCGR_SRC_DIV_DIV6_FVAL                                                 0xb
+#define HWIO_GCC_BLSP1_QUP2_SPI_APPS_CFG_RCGR_SRC_DIV_DIV6_5_FVAL                                               0xc
+#define HWIO_GCC_BLSP1_QUP2_SPI_APPS_CFG_RCGR_SRC_DIV_DIV7_FVAL                                                 0xd
+#define HWIO_GCC_BLSP1_QUP2_SPI_APPS_CFG_RCGR_SRC_DIV_DIV7_5_FVAL                                               0xe
+#define HWIO_GCC_BLSP1_QUP2_SPI_APPS_CFG_RCGR_SRC_DIV_DIV8_FVAL                                                 0xf
+#define HWIO_GCC_BLSP1_QUP2_SPI_APPS_CFG_RCGR_SRC_DIV_DIV8_5_FVAL                                              0x10
+#define HWIO_GCC_BLSP1_QUP2_SPI_APPS_CFG_RCGR_SRC_DIV_DIV9_FVAL                                                0x11
+#define HWIO_GCC_BLSP1_QUP2_SPI_APPS_CFG_RCGR_SRC_DIV_DIV9_5_FVAL                                              0x12
+#define HWIO_GCC_BLSP1_QUP2_SPI_APPS_CFG_RCGR_SRC_DIV_DIV10_FVAL                                               0x13
+#define HWIO_GCC_BLSP1_QUP2_SPI_APPS_CFG_RCGR_SRC_DIV_DIV10_5_FVAL                                             0x14
+#define HWIO_GCC_BLSP1_QUP2_SPI_APPS_CFG_RCGR_SRC_DIV_DIV11_FVAL                                               0x15
+#define HWIO_GCC_BLSP1_QUP2_SPI_APPS_CFG_RCGR_SRC_DIV_DIV11_5_FVAL                                             0x16
+#define HWIO_GCC_BLSP1_QUP2_SPI_APPS_CFG_RCGR_SRC_DIV_DIV12_FVAL                                               0x17
+#define HWIO_GCC_BLSP1_QUP2_SPI_APPS_CFG_RCGR_SRC_DIV_DIV12_5_FVAL                                             0x18
+#define HWIO_GCC_BLSP1_QUP2_SPI_APPS_CFG_RCGR_SRC_DIV_DIV13_FVAL                                               0x19
+#define HWIO_GCC_BLSP1_QUP2_SPI_APPS_CFG_RCGR_SRC_DIV_DIV13_5_FVAL                                             0x1a
+#define HWIO_GCC_BLSP1_QUP2_SPI_APPS_CFG_RCGR_SRC_DIV_DIV14_FVAL                                               0x1b
+#define HWIO_GCC_BLSP1_QUP2_SPI_APPS_CFG_RCGR_SRC_DIV_DIV14_5_FVAL                                             0x1c
+#define HWIO_GCC_BLSP1_QUP2_SPI_APPS_CFG_RCGR_SRC_DIV_DIV15_FVAL                                               0x1d
+#define HWIO_GCC_BLSP1_QUP2_SPI_APPS_CFG_RCGR_SRC_DIV_DIV15_5_FVAL                                             0x1e
+#define HWIO_GCC_BLSP1_QUP2_SPI_APPS_CFG_RCGR_SRC_DIV_DIV16_FVAL                                               0x1f
+
+#define HWIO_GCC_BLSP1_QUP2_SPI_APPS_M_ADDR                                                              (GCC_CLK_CTL_REG_REG_BASE      + 0x0000e014)
+#define HWIO_GCC_BLSP1_QUP2_SPI_APPS_M_PHYS                                                              (GCC_CLK_CTL_REG_REG_BASE_PHYS + 0x0000e014)
+#define HWIO_GCC_BLSP1_QUP2_SPI_APPS_M_OFFS                                                              (GCC_CLK_CTL_REG_REG_BASE_OFFS + 0x0000e014)
+#define HWIO_GCC_BLSP1_QUP2_SPI_APPS_M_RMSK                                                                    0xff
+#define HWIO_GCC_BLSP1_QUP2_SPI_APPS_M_ATTR                                                                     0x3
+#define HWIO_GCC_BLSP1_QUP2_SPI_APPS_M_IN          \
+        in_dword_masked(HWIO_GCC_BLSP1_QUP2_SPI_APPS_M_ADDR, HWIO_GCC_BLSP1_QUP2_SPI_APPS_M_RMSK)
+#define HWIO_GCC_BLSP1_QUP2_SPI_APPS_M_INM(m)      \
+        in_dword_masked(HWIO_GCC_BLSP1_QUP2_SPI_APPS_M_ADDR, m)
+#define HWIO_GCC_BLSP1_QUP2_SPI_APPS_M_OUT(v)      \
+        out_dword(HWIO_GCC_BLSP1_QUP2_SPI_APPS_M_ADDR,v)
+#define HWIO_GCC_BLSP1_QUP2_SPI_APPS_M_OUTM(m,v) \
+        out_dword_masked_ns(HWIO_GCC_BLSP1_QUP2_SPI_APPS_M_ADDR,m,v,HWIO_GCC_BLSP1_QUP2_SPI_APPS_M_IN)
+#define HWIO_GCC_BLSP1_QUP2_SPI_APPS_M_M_BMSK                                                                  0xff
+#define HWIO_GCC_BLSP1_QUP2_SPI_APPS_M_M_SHFT                                                                   0x0
+
+#define HWIO_GCC_BLSP1_QUP2_SPI_APPS_N_ADDR                                                              (GCC_CLK_CTL_REG_REG_BASE      + 0x0000e018)
+#define HWIO_GCC_BLSP1_QUP2_SPI_APPS_N_PHYS                                                              (GCC_CLK_CTL_REG_REG_BASE_PHYS + 0x0000e018)
+#define HWIO_GCC_BLSP1_QUP2_SPI_APPS_N_OFFS                                                              (GCC_CLK_CTL_REG_REG_BASE_OFFS + 0x0000e018)
+#define HWIO_GCC_BLSP1_QUP2_SPI_APPS_N_RMSK                                                                    0xff
+#define HWIO_GCC_BLSP1_QUP2_SPI_APPS_N_ATTR                                                                     0x3
+#define HWIO_GCC_BLSP1_QUP2_SPI_APPS_N_IN          \
+        in_dword_masked(HWIO_GCC_BLSP1_QUP2_SPI_APPS_N_ADDR, HWIO_GCC_BLSP1_QUP2_SPI_APPS_N_RMSK)
+#define HWIO_GCC_BLSP1_QUP2_SPI_APPS_N_INM(m)      \
+        in_dword_masked(HWIO_GCC_BLSP1_QUP2_SPI_APPS_N_ADDR, m)
+#define HWIO_GCC_BLSP1_QUP2_SPI_APPS_N_OUT(v)      \
+        out_dword(HWIO_GCC_BLSP1_QUP2_SPI_APPS_N_ADDR,v)
+#define HWIO_GCC_BLSP1_QUP2_SPI_APPS_N_OUTM(m,v) \
+        out_dword_masked_ns(HWIO_GCC_BLSP1_QUP2_SPI_APPS_N_ADDR,m,v,HWIO_GCC_BLSP1_QUP2_SPI_APPS_N_IN)
+#define HWIO_GCC_BLSP1_QUP2_SPI_APPS_N_NOT_N_MINUS_M_BMSK                                                      0xff
+#define HWIO_GCC_BLSP1_QUP2_SPI_APPS_N_NOT_N_MINUS_M_SHFT                                                       0x0
+
+#define HWIO_GCC_BLSP1_QUP2_SPI_APPS_D_ADDR                                                              (GCC_CLK_CTL_REG_REG_BASE      + 0x0000e01c)
+#define HWIO_GCC_BLSP1_QUP2_SPI_APPS_D_PHYS                                                              (GCC_CLK_CTL_REG_REG_BASE_PHYS + 0x0000e01c)
+#define HWIO_GCC_BLSP1_QUP2_SPI_APPS_D_OFFS                                                              (GCC_CLK_CTL_REG_REG_BASE_OFFS + 0x0000e01c)
+#define HWIO_GCC_BLSP1_QUP2_SPI_APPS_D_RMSK                                                                    0xff
+#define HWIO_GCC_BLSP1_QUP2_SPI_APPS_D_ATTR                                                                     0x3
+#define HWIO_GCC_BLSP1_QUP2_SPI_APPS_D_IN          \
+        in_dword_masked(HWIO_GCC_BLSP1_QUP2_SPI_APPS_D_ADDR, HWIO_GCC_BLSP1_QUP2_SPI_APPS_D_RMSK)
+#define HWIO_GCC_BLSP1_QUP2_SPI_APPS_D_INM(m)      \
+        in_dword_masked(HWIO_GCC_BLSP1_QUP2_SPI_APPS_D_ADDR, m)
+#define HWIO_GCC_BLSP1_QUP2_SPI_APPS_D_OUT(v)      \
+        out_dword(HWIO_GCC_BLSP1_QUP2_SPI_APPS_D_ADDR,v)
+#define HWIO_GCC_BLSP1_QUP2_SPI_APPS_D_OUTM(m,v) \
+        out_dword_masked_ns(HWIO_GCC_BLSP1_QUP2_SPI_APPS_D_ADDR,m,v,HWIO_GCC_BLSP1_QUP2_SPI_APPS_D_IN)
+#define HWIO_GCC_BLSP1_QUP2_SPI_APPS_D_NOT_2D_BMSK                                                             0xff
+#define HWIO_GCC_BLSP1_QUP2_SPI_APPS_D_NOT_2D_SHFT                                                              0x0
+
+#define HWIO_GCC_BLSP1_QUP2_I2C_APPS_CMD_RCGR_ADDR                                                       (GCC_CLK_CTL_REG_REG_BASE      + 0x0000e024)
+#define HWIO_GCC_BLSP1_QUP2_I2C_APPS_CMD_RCGR_PHYS                                                       (GCC_CLK_CTL_REG_REG_BASE_PHYS + 0x0000e024)
+#define HWIO_GCC_BLSP1_QUP2_I2C_APPS_CMD_RCGR_OFFS                                                       (GCC_CLK_CTL_REG_REG_BASE_OFFS + 0x0000e024)
+#define HWIO_GCC_BLSP1_QUP2_I2C_APPS_CMD_RCGR_RMSK                                                       0x800000f3
+#define HWIO_GCC_BLSP1_QUP2_I2C_APPS_CMD_RCGR_ATTR                                                              0x3
+#define HWIO_GCC_BLSP1_QUP2_I2C_APPS_CMD_RCGR_IN          \
+        in_dword_masked(HWIO_GCC_BLSP1_QUP2_I2C_APPS_CMD_RCGR_ADDR, HWIO_GCC_BLSP1_QUP2_I2C_APPS_CMD_RCGR_RMSK)
+#define HWIO_GCC_BLSP1_QUP2_I2C_APPS_CMD_RCGR_INM(m)      \
+        in_dword_masked(HWIO_GCC_BLSP1_QUP2_I2C_APPS_CMD_RCGR_ADDR, m)
+#define HWIO_GCC_BLSP1_QUP2_I2C_APPS_CMD_RCGR_OUT(v)      \
+        out_dword(HWIO_GCC_BLSP1_QUP2_I2C_APPS_CMD_RCGR_ADDR,v)
+#define HWIO_GCC_BLSP1_QUP2_I2C_APPS_CMD_RCGR_OUTM(m,v) \
+        out_dword_masked_ns(HWIO_GCC_BLSP1_QUP2_I2C_APPS_CMD_RCGR_ADDR,m,v,HWIO_GCC_BLSP1_QUP2_I2C_APPS_CMD_RCGR_IN)
+#define HWIO_GCC_BLSP1_QUP2_I2C_APPS_CMD_RCGR_ROOT_OFF_BMSK                                              0x80000000
+#define HWIO_GCC_BLSP1_QUP2_I2C_APPS_CMD_RCGR_ROOT_OFF_SHFT                                                    0x1f
+#define HWIO_GCC_BLSP1_QUP2_I2C_APPS_CMD_RCGR_DIRTY_D_BMSK                                                     0x80
+#define HWIO_GCC_BLSP1_QUP2_I2C_APPS_CMD_RCGR_DIRTY_D_SHFT                                                      0x7
+#define HWIO_GCC_BLSP1_QUP2_I2C_APPS_CMD_RCGR_DIRTY_N_BMSK                                                     0x40
+#define HWIO_GCC_BLSP1_QUP2_I2C_APPS_CMD_RCGR_DIRTY_N_SHFT                                                      0x6
+#define HWIO_GCC_BLSP1_QUP2_I2C_APPS_CMD_RCGR_DIRTY_M_BMSK                                                     0x20
+#define HWIO_GCC_BLSP1_QUP2_I2C_APPS_CMD_RCGR_DIRTY_M_SHFT                                                      0x5
+#define HWIO_GCC_BLSP1_QUP2_I2C_APPS_CMD_RCGR_DIRTY_CFG_RCGR_BMSK                                              0x10
+#define HWIO_GCC_BLSP1_QUP2_I2C_APPS_CMD_RCGR_DIRTY_CFG_RCGR_SHFT                                               0x4
+#define HWIO_GCC_BLSP1_QUP2_I2C_APPS_CMD_RCGR_ROOT_EN_BMSK                                                      0x2
+#define HWIO_GCC_BLSP1_QUP2_I2C_APPS_CMD_RCGR_ROOT_EN_SHFT                                                      0x1
+#define HWIO_GCC_BLSP1_QUP2_I2C_APPS_CMD_RCGR_ROOT_EN_DISABLE_FVAL                                              0x0
+#define HWIO_GCC_BLSP1_QUP2_I2C_APPS_CMD_RCGR_ROOT_EN_ENABLE_FVAL                                               0x1
+#define HWIO_GCC_BLSP1_QUP2_I2C_APPS_CMD_RCGR_UPDATE_BMSK                                                       0x1
+#define HWIO_GCC_BLSP1_QUP2_I2C_APPS_CMD_RCGR_UPDATE_SHFT                                                       0x0
+#define HWIO_GCC_BLSP1_QUP2_I2C_APPS_CMD_RCGR_UPDATE_DISABLE_FVAL                                               0x0
+#define HWIO_GCC_BLSP1_QUP2_I2C_APPS_CMD_RCGR_UPDATE_ENABLE_FVAL                                                0x1
+
+#define HWIO_GCC_BLSP1_QUP2_I2C_APPS_CFG_RCGR_ADDR                                                       (GCC_CLK_CTL_REG_REG_BASE      + 0x0000e028)
+#define HWIO_GCC_BLSP1_QUP2_I2C_APPS_CFG_RCGR_PHYS                                                       (GCC_CLK_CTL_REG_REG_BASE_PHYS + 0x0000e028)
+#define HWIO_GCC_BLSP1_QUP2_I2C_APPS_CFG_RCGR_OFFS                                                       (GCC_CLK_CTL_REG_REG_BASE_OFFS + 0x0000e028)
+#define HWIO_GCC_BLSP1_QUP2_I2C_APPS_CFG_RCGR_RMSK                                                         0x10371f
+#define HWIO_GCC_BLSP1_QUP2_I2C_APPS_CFG_RCGR_ATTR                                                              0x3
+#define HWIO_GCC_BLSP1_QUP2_I2C_APPS_CFG_RCGR_IN          \
+        in_dword_masked(HWIO_GCC_BLSP1_QUP2_I2C_APPS_CFG_RCGR_ADDR, HWIO_GCC_BLSP1_QUP2_I2C_APPS_CFG_RCGR_RMSK)
+#define HWIO_GCC_BLSP1_QUP2_I2C_APPS_CFG_RCGR_INM(m)      \
+        in_dword_masked(HWIO_GCC_BLSP1_QUP2_I2C_APPS_CFG_RCGR_ADDR, m)
+#define HWIO_GCC_BLSP1_QUP2_I2C_APPS_CFG_RCGR_OUT(v)      \
+        out_dword(HWIO_GCC_BLSP1_QUP2_I2C_APPS_CFG_RCGR_ADDR,v)
+#define HWIO_GCC_BLSP1_QUP2_I2C_APPS_CFG_RCGR_OUTM(m,v) \
+        out_dword_masked_ns(HWIO_GCC_BLSP1_QUP2_I2C_APPS_CFG_RCGR_ADDR,m,v,HWIO_GCC_BLSP1_QUP2_I2C_APPS_CFG_RCGR_IN)
+#define HWIO_GCC_BLSP1_QUP2_I2C_APPS_CFG_RCGR_HW_CLK_CONTROL_BMSK                                          0x100000
+#define HWIO_GCC_BLSP1_QUP2_I2C_APPS_CFG_RCGR_HW_CLK_CONTROL_SHFT                                              0x14
+#define HWIO_GCC_BLSP1_QUP2_I2C_APPS_CFG_RCGR_HW_CLK_CONTROL_DISABLE_FVAL                                       0x0
+#define HWIO_GCC_BLSP1_QUP2_I2C_APPS_CFG_RCGR_HW_CLK_CONTROL_ENABLE_FVAL                                        0x1
+#define HWIO_GCC_BLSP1_QUP2_I2C_APPS_CFG_RCGR_MODE_BMSK                                                      0x3000
+#define HWIO_GCC_BLSP1_QUP2_I2C_APPS_CFG_RCGR_MODE_SHFT                                                         0xc
+#define HWIO_GCC_BLSP1_QUP2_I2C_APPS_CFG_RCGR_MODE_BYPASS_FVAL                                                  0x0
+#define HWIO_GCC_BLSP1_QUP2_I2C_APPS_CFG_RCGR_MODE_SWALLOW_FVAL                                                 0x1
+#define HWIO_GCC_BLSP1_QUP2_I2C_APPS_CFG_RCGR_MODE_DUAL_EDGE_FVAL                                               0x2
+#define HWIO_GCC_BLSP1_QUP2_I2C_APPS_CFG_RCGR_MODE_SINGLE_EDGE_FVAL                                             0x3
+#define HWIO_GCC_BLSP1_QUP2_I2C_APPS_CFG_RCGR_SRC_SEL_BMSK                                                    0x700
+#define HWIO_GCC_BLSP1_QUP2_I2C_APPS_CFG_RCGR_SRC_SEL_SHFT                                                      0x8
+#define HWIO_GCC_BLSP1_QUP2_I2C_APPS_CFG_RCGR_SRC_SEL_SRC0_FVAL                                                 0x0
+#define HWIO_GCC_BLSP1_QUP2_I2C_APPS_CFG_RCGR_SRC_SEL_SRC1_FVAL                                                 0x1
+#define HWIO_GCC_BLSP1_QUP2_I2C_APPS_CFG_RCGR_SRC_SEL_SRC2_FVAL                                                 0x2
+#define HWIO_GCC_BLSP1_QUP2_I2C_APPS_CFG_RCGR_SRC_SEL_SRC3_FVAL                                                 0x3
+#define HWIO_GCC_BLSP1_QUP2_I2C_APPS_CFG_RCGR_SRC_SEL_SRC4_FVAL                                                 0x4
+#define HWIO_GCC_BLSP1_QUP2_I2C_APPS_CFG_RCGR_SRC_SEL_SRC5_FVAL                                                 0x5
+#define HWIO_GCC_BLSP1_QUP2_I2C_APPS_CFG_RCGR_SRC_SEL_SRC6_FVAL                                                 0x6
+#define HWIO_GCC_BLSP1_QUP2_I2C_APPS_CFG_RCGR_SRC_SEL_SRC7_FVAL                                                 0x7
+#define HWIO_GCC_BLSP1_QUP2_I2C_APPS_CFG_RCGR_SRC_DIV_BMSK                                                     0x1f
+#define HWIO_GCC_BLSP1_QUP2_I2C_APPS_CFG_RCGR_SRC_DIV_SHFT                                                      0x0
+#define HWIO_GCC_BLSP1_QUP2_I2C_APPS_CFG_RCGR_SRC_DIV_BYPASS_FVAL                                               0x0
+#define HWIO_GCC_BLSP1_QUP2_I2C_APPS_CFG_RCGR_SRC_DIV_DIV1_FVAL                                                 0x1
+#define HWIO_GCC_BLSP1_QUP2_I2C_APPS_CFG_RCGR_SRC_DIV_DIV1_5_FVAL                                               0x2
+#define HWIO_GCC_BLSP1_QUP2_I2C_APPS_CFG_RCGR_SRC_DIV_DIV2_FVAL                                                 0x3
+#define HWIO_GCC_BLSP1_QUP2_I2C_APPS_CFG_RCGR_SRC_DIV_DIV2_5_FVAL                                               0x4
+#define HWIO_GCC_BLSP1_QUP2_I2C_APPS_CFG_RCGR_SRC_DIV_DIV3_FVAL                                                 0x5
+#define HWIO_GCC_BLSP1_QUP2_I2C_APPS_CFG_RCGR_SRC_DIV_DIV3_5_FVAL                                               0x6
+#define HWIO_GCC_BLSP1_QUP2_I2C_APPS_CFG_RCGR_SRC_DIV_DIV4_FVAL                                                 0x7
+#define HWIO_GCC_BLSP1_QUP2_I2C_APPS_CFG_RCGR_SRC_DIV_DIV4_5_FVAL                                               0x8
+#define HWIO_GCC_BLSP1_QUP2_I2C_APPS_CFG_RCGR_SRC_DIV_DIV5_FVAL                                                 0x9
+#define HWIO_GCC_BLSP1_QUP2_I2C_APPS_CFG_RCGR_SRC_DIV_DIV5_5_FVAL                                               0xa
+#define HWIO_GCC_BLSP1_QUP2_I2C_APPS_CFG_RCGR_SRC_DIV_DIV6_FVAL                                                 0xb
+#define HWIO_GCC_BLSP1_QUP2_I2C_APPS_CFG_RCGR_SRC_DIV_DIV6_5_FVAL                                               0xc
+#define HWIO_GCC_BLSP1_QUP2_I2C_APPS_CFG_RCGR_SRC_DIV_DIV7_FVAL                                                 0xd
+#define HWIO_GCC_BLSP1_QUP2_I2C_APPS_CFG_RCGR_SRC_DIV_DIV7_5_FVAL                                               0xe
+#define HWIO_GCC_BLSP1_QUP2_I2C_APPS_CFG_RCGR_SRC_DIV_DIV8_FVAL                                                 0xf
+#define HWIO_GCC_BLSP1_QUP2_I2C_APPS_CFG_RCGR_SRC_DIV_DIV8_5_FVAL                                              0x10
+#define HWIO_GCC_BLSP1_QUP2_I2C_APPS_CFG_RCGR_SRC_DIV_DIV9_FVAL                                                0x11
+#define HWIO_GCC_BLSP1_QUP2_I2C_APPS_CFG_RCGR_SRC_DIV_DIV9_5_FVAL                                              0x12
+#define HWIO_GCC_BLSP1_QUP2_I2C_APPS_CFG_RCGR_SRC_DIV_DIV10_FVAL                                               0x13
+#define HWIO_GCC_BLSP1_QUP2_I2C_APPS_CFG_RCGR_SRC_DIV_DIV10_5_FVAL                                             0x14
+#define HWIO_GCC_BLSP1_QUP2_I2C_APPS_CFG_RCGR_SRC_DIV_DIV11_FVAL                                               0x15
+#define HWIO_GCC_BLSP1_QUP2_I2C_APPS_CFG_RCGR_SRC_DIV_DIV11_5_FVAL                                             0x16
+#define HWIO_GCC_BLSP1_QUP2_I2C_APPS_CFG_RCGR_SRC_DIV_DIV12_FVAL                                               0x17
+#define HWIO_GCC_BLSP1_QUP2_I2C_APPS_CFG_RCGR_SRC_DIV_DIV12_5_FVAL                                             0x18
+#define HWIO_GCC_BLSP1_QUP2_I2C_APPS_CFG_RCGR_SRC_DIV_DIV13_FVAL                                               0x19
+#define HWIO_GCC_BLSP1_QUP2_I2C_APPS_CFG_RCGR_SRC_DIV_DIV13_5_FVAL                                             0x1a
+#define HWIO_GCC_BLSP1_QUP2_I2C_APPS_CFG_RCGR_SRC_DIV_DIV14_FVAL                                               0x1b
+#define HWIO_GCC_BLSP1_QUP2_I2C_APPS_CFG_RCGR_SRC_DIV_DIV14_5_FVAL                                             0x1c
+#define HWIO_GCC_BLSP1_QUP2_I2C_APPS_CFG_RCGR_SRC_DIV_DIV15_FVAL                                               0x1d
+#define HWIO_GCC_BLSP1_QUP2_I2C_APPS_CFG_RCGR_SRC_DIV_DIV15_5_FVAL                                             0x1e
+#define HWIO_GCC_BLSP1_QUP2_I2C_APPS_CFG_RCGR_SRC_DIV_DIV16_FVAL                                               0x1f
+
+#define HWIO_GCC_BLSP1_QUP2_I2C_APPS_M_ADDR                                                              (GCC_CLK_CTL_REG_REG_BASE      + 0x0000e02c)
+#define HWIO_GCC_BLSP1_QUP2_I2C_APPS_M_PHYS                                                              (GCC_CLK_CTL_REG_REG_BASE_PHYS + 0x0000e02c)
+#define HWIO_GCC_BLSP1_QUP2_I2C_APPS_M_OFFS                                                              (GCC_CLK_CTL_REG_REG_BASE_OFFS + 0x0000e02c)
+#define HWIO_GCC_BLSP1_QUP2_I2C_APPS_M_RMSK                                                                    0xff
+#define HWIO_GCC_BLSP1_QUP2_I2C_APPS_M_ATTR                                                                     0x3
+#define HWIO_GCC_BLSP1_QUP2_I2C_APPS_M_IN          \
+        in_dword_masked(HWIO_GCC_BLSP1_QUP2_I2C_APPS_M_ADDR, HWIO_GCC_BLSP1_QUP2_I2C_APPS_M_RMSK)
+#define HWIO_GCC_BLSP1_QUP2_I2C_APPS_M_INM(m)      \
+        in_dword_masked(HWIO_GCC_BLSP1_QUP2_I2C_APPS_M_ADDR, m)
+#define HWIO_GCC_BLSP1_QUP2_I2C_APPS_M_OUT(v)      \
+        out_dword(HWIO_GCC_BLSP1_QUP2_I2C_APPS_M_ADDR,v)
+#define HWIO_GCC_BLSP1_QUP2_I2C_APPS_M_OUTM(m,v) \
+        out_dword_masked_ns(HWIO_GCC_BLSP1_QUP2_I2C_APPS_M_ADDR,m,v,HWIO_GCC_BLSP1_QUP2_I2C_APPS_M_IN)
+#define HWIO_GCC_BLSP1_QUP2_I2C_APPS_M_M_BMSK                                                                  0xff
+#define HWIO_GCC_BLSP1_QUP2_I2C_APPS_M_M_SHFT                                                                   0x0
+
+#define HWIO_GCC_BLSP1_QUP2_I2C_APPS_N_ADDR                                                              (GCC_CLK_CTL_REG_REG_BASE      + 0x0000e030)
+#define HWIO_GCC_BLSP1_QUP2_I2C_APPS_N_PHYS                                                              (GCC_CLK_CTL_REG_REG_BASE_PHYS + 0x0000e030)
+#define HWIO_GCC_BLSP1_QUP2_I2C_APPS_N_OFFS                                                              (GCC_CLK_CTL_REG_REG_BASE_OFFS + 0x0000e030)
+#define HWIO_GCC_BLSP1_QUP2_I2C_APPS_N_RMSK                                                                    0xff
+#define HWIO_GCC_BLSP1_QUP2_I2C_APPS_N_ATTR                                                                     0x3
+#define HWIO_GCC_BLSP1_QUP2_I2C_APPS_N_IN          \
+        in_dword_masked(HWIO_GCC_BLSP1_QUP2_I2C_APPS_N_ADDR, HWIO_GCC_BLSP1_QUP2_I2C_APPS_N_RMSK)
+#define HWIO_GCC_BLSP1_QUP2_I2C_APPS_N_INM(m)      \
+        in_dword_masked(HWIO_GCC_BLSP1_QUP2_I2C_APPS_N_ADDR, m)
+#define HWIO_GCC_BLSP1_QUP2_I2C_APPS_N_OUT(v)      \
+        out_dword(HWIO_GCC_BLSP1_QUP2_I2C_APPS_N_ADDR,v)
+#define HWIO_GCC_BLSP1_QUP2_I2C_APPS_N_OUTM(m,v) \
+        out_dword_masked_ns(HWIO_GCC_BLSP1_QUP2_I2C_APPS_N_ADDR,m,v,HWIO_GCC_BLSP1_QUP2_I2C_APPS_N_IN)
+#define HWIO_GCC_BLSP1_QUP2_I2C_APPS_N_NOT_N_MINUS_M_BMSK                                                      0xff
+#define HWIO_GCC_BLSP1_QUP2_I2C_APPS_N_NOT_N_MINUS_M_SHFT                                                       0x0
+
+#define HWIO_GCC_BLSP1_QUP2_I2C_APPS_D_ADDR                                                              (GCC_CLK_CTL_REG_REG_BASE      + 0x0000e034)
+#define HWIO_GCC_BLSP1_QUP2_I2C_APPS_D_PHYS                                                              (GCC_CLK_CTL_REG_REG_BASE_PHYS + 0x0000e034)
+#define HWIO_GCC_BLSP1_QUP2_I2C_APPS_D_OFFS                                                              (GCC_CLK_CTL_REG_REG_BASE_OFFS + 0x0000e034)
+#define HWIO_GCC_BLSP1_QUP2_I2C_APPS_D_RMSK                                                                    0xff
+#define HWIO_GCC_BLSP1_QUP2_I2C_APPS_D_ATTR                                                                     0x3
+#define HWIO_GCC_BLSP1_QUP2_I2C_APPS_D_IN          \
+        in_dword_masked(HWIO_GCC_BLSP1_QUP2_I2C_APPS_D_ADDR, HWIO_GCC_BLSP1_QUP2_I2C_APPS_D_RMSK)
+#define HWIO_GCC_BLSP1_QUP2_I2C_APPS_D_INM(m)      \
+        in_dword_masked(HWIO_GCC_BLSP1_QUP2_I2C_APPS_D_ADDR, m)
+#define HWIO_GCC_BLSP1_QUP2_I2C_APPS_D_OUT(v)      \
+        out_dword(HWIO_GCC_BLSP1_QUP2_I2C_APPS_D_ADDR,v)
+#define HWIO_GCC_BLSP1_QUP2_I2C_APPS_D_OUTM(m,v) \
+        out_dword_masked_ns(HWIO_GCC_BLSP1_QUP2_I2C_APPS_D_ADDR,m,v,HWIO_GCC_BLSP1_QUP2_I2C_APPS_D_IN)
+#define HWIO_GCC_BLSP1_QUP2_I2C_APPS_D_NOT_2D_BMSK                                                             0xff
+#define HWIO_GCC_BLSP1_QUP2_I2C_APPS_D_NOT_2D_SHFT                                                              0x0
+
+#define HWIO_GCC_BLSP1_UART2_BCR_ADDR                                                                    (GCC_CLK_CTL_REG_REG_BASE      + 0x0000f000)
+#define HWIO_GCC_BLSP1_UART2_BCR_PHYS                                                                    (GCC_CLK_CTL_REG_REG_BASE_PHYS + 0x0000f000)
+#define HWIO_GCC_BLSP1_UART2_BCR_OFFS                                                                    (GCC_CLK_CTL_REG_REG_BASE_OFFS + 0x0000f000)
+#define HWIO_GCC_BLSP1_UART2_BCR_RMSK                                                                           0x1
+#define HWIO_GCC_BLSP1_UART2_BCR_ATTR                                                                           0x3
+#define HWIO_GCC_BLSP1_UART2_BCR_IN          \
+        in_dword_masked(HWIO_GCC_BLSP1_UART2_BCR_ADDR, HWIO_GCC_BLSP1_UART2_BCR_RMSK)
+#define HWIO_GCC_BLSP1_UART2_BCR_INM(m)      \
+        in_dword_masked(HWIO_GCC_BLSP1_UART2_BCR_ADDR, m)
+#define HWIO_GCC_BLSP1_UART2_BCR_OUT(v)      \
+        out_dword(HWIO_GCC_BLSP1_UART2_BCR_ADDR,v)
+#define HWIO_GCC_BLSP1_UART2_BCR_OUTM(m,v) \
+        out_dword_masked_ns(HWIO_GCC_BLSP1_UART2_BCR_ADDR,m,v,HWIO_GCC_BLSP1_UART2_BCR_IN)
+#define HWIO_GCC_BLSP1_UART2_BCR_BLK_ARES_BMSK                                                                  0x1
+#define HWIO_GCC_BLSP1_UART2_BCR_BLK_ARES_SHFT                                                                  0x0
+#define HWIO_GCC_BLSP1_UART2_BCR_BLK_ARES_DISABLE_FVAL                                                          0x0
+#define HWIO_GCC_BLSP1_UART2_BCR_BLK_ARES_ENABLE_FVAL                                                           0x1
+
+#define HWIO_GCC_BLSP1_UART2_APPS_CBCR_ADDR                                                              (GCC_CLK_CTL_REG_REG_BASE      + 0x0000f004)
+#define HWIO_GCC_BLSP1_UART2_APPS_CBCR_PHYS                                                              (GCC_CLK_CTL_REG_REG_BASE_PHYS + 0x0000f004)
+#define HWIO_GCC_BLSP1_UART2_APPS_CBCR_OFFS                                                              (GCC_CLK_CTL_REG_REG_BASE_OFFS + 0x0000f004)
+#define HWIO_GCC_BLSP1_UART2_APPS_CBCR_RMSK                                                              0x81c00005
+#define HWIO_GCC_BLSP1_UART2_APPS_CBCR_ATTR                                                                     0x3
+#define HWIO_GCC_BLSP1_UART2_APPS_CBCR_IN          \
+        in_dword_masked(HWIO_GCC_BLSP1_UART2_APPS_CBCR_ADDR, HWIO_GCC_BLSP1_UART2_APPS_CBCR_RMSK)
+#define HWIO_GCC_BLSP1_UART2_APPS_CBCR_INM(m)      \
+        in_dword_masked(HWIO_GCC_BLSP1_UART2_APPS_CBCR_ADDR, m)
+#define HWIO_GCC_BLSP1_UART2_APPS_CBCR_OUT(v)      \
+        out_dword(HWIO_GCC_BLSP1_UART2_APPS_CBCR_ADDR,v)
+#define HWIO_GCC_BLSP1_UART2_APPS_CBCR_OUTM(m,v) \
+        out_dword_masked_ns(HWIO_GCC_BLSP1_UART2_APPS_CBCR_ADDR,m,v,HWIO_GCC_BLSP1_UART2_APPS_CBCR_IN)
+#define HWIO_GCC_BLSP1_UART2_APPS_CBCR_CLK_OFF_BMSK                                                      0x80000000
+#define HWIO_GCC_BLSP1_UART2_APPS_CBCR_CLK_OFF_SHFT                                                            0x1f
+#define HWIO_GCC_BLSP1_UART2_APPS_CBCR_IGNORE_ALL_ARES_BMSK                                               0x1000000
+#define HWIO_GCC_BLSP1_UART2_APPS_CBCR_IGNORE_ALL_ARES_SHFT                                                    0x18
+#define HWIO_GCC_BLSP1_UART2_APPS_CBCR_IGNORE_ALL_CLK_DIS_BMSK                                             0x800000
+#define HWIO_GCC_BLSP1_UART2_APPS_CBCR_IGNORE_ALL_CLK_DIS_SHFT                                                 0x17
+#define HWIO_GCC_BLSP1_UART2_APPS_CBCR_CLK_DIS_BMSK                                                        0x400000
+#define HWIO_GCC_BLSP1_UART2_APPS_CBCR_CLK_DIS_SHFT                                                            0x16
+#define HWIO_GCC_BLSP1_UART2_APPS_CBCR_CLK_ARES_BMSK                                                            0x4
+#define HWIO_GCC_BLSP1_UART2_APPS_CBCR_CLK_ARES_SHFT                                                            0x2
+#define HWIO_GCC_BLSP1_UART2_APPS_CBCR_CLK_ARES_NO_RESET_FVAL                                                   0x0
+#define HWIO_GCC_BLSP1_UART2_APPS_CBCR_CLK_ARES_RESET_FVAL                                                      0x1
+#define HWIO_GCC_BLSP1_UART2_APPS_CBCR_CLK_ENABLE_BMSK                                                          0x1
+#define HWIO_GCC_BLSP1_UART2_APPS_CBCR_CLK_ENABLE_SHFT                                                          0x0
+#define HWIO_GCC_BLSP1_UART2_APPS_CBCR_CLK_ENABLE_DISABLE_FVAL                                                  0x0
+#define HWIO_GCC_BLSP1_UART2_APPS_CBCR_CLK_ENABLE_ENABLE_FVAL                                                   0x1
+
+#define HWIO_GCC_BLSP1_UART2_SIM_CBCR_ADDR                                                               (GCC_CLK_CTL_REG_REG_BASE      + 0x0000f008)
+#define HWIO_GCC_BLSP1_UART2_SIM_CBCR_PHYS                                                               (GCC_CLK_CTL_REG_REG_BASE_PHYS + 0x0000f008)
+#define HWIO_GCC_BLSP1_UART2_SIM_CBCR_OFFS                                                               (GCC_CLK_CTL_REG_REG_BASE_OFFS + 0x0000f008)
+#define HWIO_GCC_BLSP1_UART2_SIM_CBCR_RMSK                                                               0x81c00005
+#define HWIO_GCC_BLSP1_UART2_SIM_CBCR_ATTR                                                                      0x3
+#define HWIO_GCC_BLSP1_UART2_SIM_CBCR_IN          \
+        in_dword_masked(HWIO_GCC_BLSP1_UART2_SIM_CBCR_ADDR, HWIO_GCC_BLSP1_UART2_SIM_CBCR_RMSK)
+#define HWIO_GCC_BLSP1_UART2_SIM_CBCR_INM(m)      \
+        in_dword_masked(HWIO_GCC_BLSP1_UART2_SIM_CBCR_ADDR, m)
+#define HWIO_GCC_BLSP1_UART2_SIM_CBCR_OUT(v)      \
+        out_dword(HWIO_GCC_BLSP1_UART2_SIM_CBCR_ADDR,v)
+#define HWIO_GCC_BLSP1_UART2_SIM_CBCR_OUTM(m,v) \
+        out_dword_masked_ns(HWIO_GCC_BLSP1_UART2_SIM_CBCR_ADDR,m,v,HWIO_GCC_BLSP1_UART2_SIM_CBCR_IN)
+#define HWIO_GCC_BLSP1_UART2_SIM_CBCR_CLK_OFF_BMSK                                                       0x80000000
+#define HWIO_GCC_BLSP1_UART2_SIM_CBCR_CLK_OFF_SHFT                                                             0x1f
+#define HWIO_GCC_BLSP1_UART2_SIM_CBCR_IGNORE_ALL_ARES_BMSK                                                0x1000000
+#define HWIO_GCC_BLSP1_UART2_SIM_CBCR_IGNORE_ALL_ARES_SHFT                                                     0x18
+#define HWIO_GCC_BLSP1_UART2_SIM_CBCR_IGNORE_ALL_CLK_DIS_BMSK                                              0x800000
+#define HWIO_GCC_BLSP1_UART2_SIM_CBCR_IGNORE_ALL_CLK_DIS_SHFT                                                  0x17
+#define HWIO_GCC_BLSP1_UART2_SIM_CBCR_CLK_DIS_BMSK                                                         0x400000
+#define HWIO_GCC_BLSP1_UART2_SIM_CBCR_CLK_DIS_SHFT                                                             0x16
+#define HWIO_GCC_BLSP1_UART2_SIM_CBCR_CLK_ARES_BMSK                                                             0x4
+#define HWIO_GCC_BLSP1_UART2_SIM_CBCR_CLK_ARES_SHFT                                                             0x2
+#define HWIO_GCC_BLSP1_UART2_SIM_CBCR_CLK_ARES_NO_RESET_FVAL                                                    0x0
+#define HWIO_GCC_BLSP1_UART2_SIM_CBCR_CLK_ARES_RESET_FVAL                                                       0x1
+#define HWIO_GCC_BLSP1_UART2_SIM_CBCR_CLK_ENABLE_BMSK                                                           0x1
+#define HWIO_GCC_BLSP1_UART2_SIM_CBCR_CLK_ENABLE_SHFT                                                           0x0
+#define HWIO_GCC_BLSP1_UART2_SIM_CBCR_CLK_ENABLE_DISABLE_FVAL                                                   0x0
+#define HWIO_GCC_BLSP1_UART2_SIM_CBCR_CLK_ENABLE_ENABLE_FVAL                                                    0x1
+
+#define HWIO_GCC_BLSP1_UART2_APPS_CMD_RCGR_ADDR                                                          (GCC_CLK_CTL_REG_REG_BASE      + 0x0000f00c)
+#define HWIO_GCC_BLSP1_UART2_APPS_CMD_RCGR_PHYS                                                          (GCC_CLK_CTL_REG_REG_BASE_PHYS + 0x0000f00c)
+#define HWIO_GCC_BLSP1_UART2_APPS_CMD_RCGR_OFFS                                                          (GCC_CLK_CTL_REG_REG_BASE_OFFS + 0x0000f00c)
+#define HWIO_GCC_BLSP1_UART2_APPS_CMD_RCGR_RMSK                                                          0x800000f3
+#define HWIO_GCC_BLSP1_UART2_APPS_CMD_RCGR_ATTR                                                                 0x3
+#define HWIO_GCC_BLSP1_UART2_APPS_CMD_RCGR_IN          \
+        in_dword_masked(HWIO_GCC_BLSP1_UART2_APPS_CMD_RCGR_ADDR, HWIO_GCC_BLSP1_UART2_APPS_CMD_RCGR_RMSK)
+#define HWIO_GCC_BLSP1_UART2_APPS_CMD_RCGR_INM(m)      \
+        in_dword_masked(HWIO_GCC_BLSP1_UART2_APPS_CMD_RCGR_ADDR, m)
+#define HWIO_GCC_BLSP1_UART2_APPS_CMD_RCGR_OUT(v)      \
+        out_dword(HWIO_GCC_BLSP1_UART2_APPS_CMD_RCGR_ADDR,v)
+#define HWIO_GCC_BLSP1_UART2_APPS_CMD_RCGR_OUTM(m,v) \
+        out_dword_masked_ns(HWIO_GCC_BLSP1_UART2_APPS_CMD_RCGR_ADDR,m,v,HWIO_GCC_BLSP1_UART2_APPS_CMD_RCGR_IN)
+#define HWIO_GCC_BLSP1_UART2_APPS_CMD_RCGR_ROOT_OFF_BMSK                                                 0x80000000
+#define HWIO_GCC_BLSP1_UART2_APPS_CMD_RCGR_ROOT_OFF_SHFT                                                       0x1f
+#define HWIO_GCC_BLSP1_UART2_APPS_CMD_RCGR_DIRTY_D_BMSK                                                        0x80
+#define HWIO_GCC_BLSP1_UART2_APPS_CMD_RCGR_DIRTY_D_SHFT                                                         0x7
+#define HWIO_GCC_BLSP1_UART2_APPS_CMD_RCGR_DIRTY_N_BMSK                                                        0x40
+#define HWIO_GCC_BLSP1_UART2_APPS_CMD_RCGR_DIRTY_N_SHFT                                                         0x6
+#define HWIO_GCC_BLSP1_UART2_APPS_CMD_RCGR_DIRTY_M_BMSK                                                        0x20
+#define HWIO_GCC_BLSP1_UART2_APPS_CMD_RCGR_DIRTY_M_SHFT                                                         0x5
+#define HWIO_GCC_BLSP1_UART2_APPS_CMD_RCGR_DIRTY_CFG_RCGR_BMSK                                                 0x10
+#define HWIO_GCC_BLSP1_UART2_APPS_CMD_RCGR_DIRTY_CFG_RCGR_SHFT                                                  0x4
+#define HWIO_GCC_BLSP1_UART2_APPS_CMD_RCGR_ROOT_EN_BMSK                                                         0x2
+#define HWIO_GCC_BLSP1_UART2_APPS_CMD_RCGR_ROOT_EN_SHFT                                                         0x1
+#define HWIO_GCC_BLSP1_UART2_APPS_CMD_RCGR_ROOT_EN_DISABLE_FVAL                                                 0x0
+#define HWIO_GCC_BLSP1_UART2_APPS_CMD_RCGR_ROOT_EN_ENABLE_FVAL                                                  0x1
+#define HWIO_GCC_BLSP1_UART2_APPS_CMD_RCGR_UPDATE_BMSK                                                          0x1
+#define HWIO_GCC_BLSP1_UART2_APPS_CMD_RCGR_UPDATE_SHFT                                                          0x0
+#define HWIO_GCC_BLSP1_UART2_APPS_CMD_RCGR_UPDATE_DISABLE_FVAL                                                  0x0
+#define HWIO_GCC_BLSP1_UART2_APPS_CMD_RCGR_UPDATE_ENABLE_FVAL                                                   0x1
+
+#define HWIO_GCC_BLSP1_UART2_APPS_CFG_RCGR_ADDR                                                          (GCC_CLK_CTL_REG_REG_BASE      + 0x0000f010)
+#define HWIO_GCC_BLSP1_UART2_APPS_CFG_RCGR_PHYS                                                          (GCC_CLK_CTL_REG_REG_BASE_PHYS + 0x0000f010)
+#define HWIO_GCC_BLSP1_UART2_APPS_CFG_RCGR_OFFS                                                          (GCC_CLK_CTL_REG_REG_BASE_OFFS + 0x0000f010)
+#define HWIO_GCC_BLSP1_UART2_APPS_CFG_RCGR_RMSK                                                            0x10371f
+#define HWIO_GCC_BLSP1_UART2_APPS_CFG_RCGR_ATTR                                                                 0x3
+#define HWIO_GCC_BLSP1_UART2_APPS_CFG_RCGR_IN          \
+        in_dword_masked(HWIO_GCC_BLSP1_UART2_APPS_CFG_RCGR_ADDR, HWIO_GCC_BLSP1_UART2_APPS_CFG_RCGR_RMSK)
+#define HWIO_GCC_BLSP1_UART2_APPS_CFG_RCGR_INM(m)      \
+        in_dword_masked(HWIO_GCC_BLSP1_UART2_APPS_CFG_RCGR_ADDR, m)
+#define HWIO_GCC_BLSP1_UART2_APPS_CFG_RCGR_OUT(v)      \
+        out_dword(HWIO_GCC_BLSP1_UART2_APPS_CFG_RCGR_ADDR,v)
+#define HWIO_GCC_BLSP1_UART2_APPS_CFG_RCGR_OUTM(m,v) \
+        out_dword_masked_ns(HWIO_GCC_BLSP1_UART2_APPS_CFG_RCGR_ADDR,m,v,HWIO_GCC_BLSP1_UART2_APPS_CFG_RCGR_IN)
+#define HWIO_GCC_BLSP1_UART2_APPS_CFG_RCGR_HW_CLK_CONTROL_BMSK                                             0x100000
+#define HWIO_GCC_BLSP1_UART2_APPS_CFG_RCGR_HW_CLK_CONTROL_SHFT                                                 0x14
+#define HWIO_GCC_BLSP1_UART2_APPS_CFG_RCGR_HW_CLK_CONTROL_DISABLE_FVAL                                          0x0
+#define HWIO_GCC_BLSP1_UART2_APPS_CFG_RCGR_HW_CLK_CONTROL_ENABLE_FVAL                                           0x1
+#define HWIO_GCC_BLSP1_UART2_APPS_CFG_RCGR_MODE_BMSK                                                         0x3000
+#define HWIO_GCC_BLSP1_UART2_APPS_CFG_RCGR_MODE_SHFT                                                            0xc
+#define HWIO_GCC_BLSP1_UART2_APPS_CFG_RCGR_MODE_BYPASS_FVAL                                                     0x0
+#define HWIO_GCC_BLSP1_UART2_APPS_CFG_RCGR_MODE_SWALLOW_FVAL                                                    0x1
+#define HWIO_GCC_BLSP1_UART2_APPS_CFG_RCGR_MODE_DUAL_EDGE_FVAL                                                  0x2
+#define HWIO_GCC_BLSP1_UART2_APPS_CFG_RCGR_MODE_SINGLE_EDGE_FVAL                                                0x3
+#define HWIO_GCC_BLSP1_UART2_APPS_CFG_RCGR_SRC_SEL_BMSK                                                       0x700
+#define HWIO_GCC_BLSP1_UART2_APPS_CFG_RCGR_SRC_SEL_SHFT                                                         0x8
+#define HWIO_GCC_BLSP1_UART2_APPS_CFG_RCGR_SRC_SEL_SRC0_FVAL                                                    0x0
+#define HWIO_GCC_BLSP1_UART2_APPS_CFG_RCGR_SRC_SEL_SRC1_FVAL                                                    0x1
+#define HWIO_GCC_BLSP1_UART2_APPS_CFG_RCGR_SRC_SEL_SRC2_FVAL                                                    0x2
+#define HWIO_GCC_BLSP1_UART2_APPS_CFG_RCGR_SRC_SEL_SRC3_FVAL                                                    0x3
+#define HWIO_GCC_BLSP1_UART2_APPS_CFG_RCGR_SRC_SEL_SRC4_FVAL                                                    0x4
+#define HWIO_GCC_BLSP1_UART2_APPS_CFG_RCGR_SRC_SEL_SRC5_FVAL                                                    0x5
+#define HWIO_GCC_BLSP1_UART2_APPS_CFG_RCGR_SRC_SEL_SRC6_FVAL                                                    0x6
+#define HWIO_GCC_BLSP1_UART2_APPS_CFG_RCGR_SRC_SEL_SRC7_FVAL                                                    0x7
+#define HWIO_GCC_BLSP1_UART2_APPS_CFG_RCGR_SRC_DIV_BMSK                                                        0x1f
+#define HWIO_GCC_BLSP1_UART2_APPS_CFG_RCGR_SRC_DIV_SHFT                                                         0x0
+#define HWIO_GCC_BLSP1_UART2_APPS_CFG_RCGR_SRC_DIV_BYPASS_FVAL                                                  0x0
+#define HWIO_GCC_BLSP1_UART2_APPS_CFG_RCGR_SRC_DIV_DIV1_FVAL                                                    0x1
+#define HWIO_GCC_BLSP1_UART2_APPS_CFG_RCGR_SRC_DIV_DIV1_5_FVAL                                                  0x2
+#define HWIO_GCC_BLSP1_UART2_APPS_CFG_RCGR_SRC_DIV_DIV2_FVAL                                                    0x3
+#define HWIO_GCC_BLSP1_UART2_APPS_CFG_RCGR_SRC_DIV_DIV2_5_FVAL                                                  0x4
+#define HWIO_GCC_BLSP1_UART2_APPS_CFG_RCGR_SRC_DIV_DIV3_FVAL                                                    0x5
+#define HWIO_GCC_BLSP1_UART2_APPS_CFG_RCGR_SRC_DIV_DIV3_5_FVAL                                                  0x6
+#define HWIO_GCC_BLSP1_UART2_APPS_CFG_RCGR_SRC_DIV_DIV4_FVAL                                                    0x7
+#define HWIO_GCC_BLSP1_UART2_APPS_CFG_RCGR_SRC_DIV_DIV4_5_FVAL                                                  0x8
+#define HWIO_GCC_BLSP1_UART2_APPS_CFG_RCGR_SRC_DIV_DIV5_FVAL                                                    0x9
+#define HWIO_GCC_BLSP1_UART2_APPS_CFG_RCGR_SRC_DIV_DIV5_5_FVAL                                                  0xa
+#define HWIO_GCC_BLSP1_UART2_APPS_CFG_RCGR_SRC_DIV_DIV6_FVAL                                                    0xb
+#define HWIO_GCC_BLSP1_UART2_APPS_CFG_RCGR_SRC_DIV_DIV6_5_FVAL                                                  0xc
+#define HWIO_GCC_BLSP1_UART2_APPS_CFG_RCGR_SRC_DIV_DIV7_FVAL                                                    0xd
+#define HWIO_GCC_BLSP1_UART2_APPS_CFG_RCGR_SRC_DIV_DIV7_5_FVAL                                                  0xe
+#define HWIO_GCC_BLSP1_UART2_APPS_CFG_RCGR_SRC_DIV_DIV8_FVAL                                                    0xf
+#define HWIO_GCC_BLSP1_UART2_APPS_CFG_RCGR_SRC_DIV_DIV8_5_FVAL                                                 0x10
+#define HWIO_GCC_BLSP1_UART2_APPS_CFG_RCGR_SRC_DIV_DIV9_FVAL                                                   0x11
+#define HWIO_GCC_BLSP1_UART2_APPS_CFG_RCGR_SRC_DIV_DIV9_5_FVAL                                                 0x12
+#define HWIO_GCC_BLSP1_UART2_APPS_CFG_RCGR_SRC_DIV_DIV10_FVAL                                                  0x13
+#define HWIO_GCC_BLSP1_UART2_APPS_CFG_RCGR_SRC_DIV_DIV10_5_FVAL                                                0x14
+#define HWIO_GCC_BLSP1_UART2_APPS_CFG_RCGR_SRC_DIV_DIV11_FVAL                                                  0x15
+#define HWIO_GCC_BLSP1_UART2_APPS_CFG_RCGR_SRC_DIV_DIV11_5_FVAL                                                0x16
+#define HWIO_GCC_BLSP1_UART2_APPS_CFG_RCGR_SRC_DIV_DIV12_FVAL                                                  0x17
+#define HWIO_GCC_BLSP1_UART2_APPS_CFG_RCGR_SRC_DIV_DIV12_5_FVAL                                                0x18
+#define HWIO_GCC_BLSP1_UART2_APPS_CFG_RCGR_SRC_DIV_DIV13_FVAL                                                  0x19
+#define HWIO_GCC_BLSP1_UART2_APPS_CFG_RCGR_SRC_DIV_DIV13_5_FVAL                                                0x1a
+#define HWIO_GCC_BLSP1_UART2_APPS_CFG_RCGR_SRC_DIV_DIV14_FVAL                                                  0x1b
+#define HWIO_GCC_BLSP1_UART2_APPS_CFG_RCGR_SRC_DIV_DIV14_5_FVAL                                                0x1c
+#define HWIO_GCC_BLSP1_UART2_APPS_CFG_RCGR_SRC_DIV_DIV15_FVAL                                                  0x1d
+#define HWIO_GCC_BLSP1_UART2_APPS_CFG_RCGR_SRC_DIV_DIV15_5_FVAL                                                0x1e
+#define HWIO_GCC_BLSP1_UART2_APPS_CFG_RCGR_SRC_DIV_DIV16_FVAL                                                  0x1f
+
+#define HWIO_GCC_BLSP1_UART2_APPS_M_ADDR                                                                 (GCC_CLK_CTL_REG_REG_BASE      + 0x0000f014)
+#define HWIO_GCC_BLSP1_UART2_APPS_M_PHYS                                                                 (GCC_CLK_CTL_REG_REG_BASE_PHYS + 0x0000f014)
+#define HWIO_GCC_BLSP1_UART2_APPS_M_OFFS                                                                 (GCC_CLK_CTL_REG_REG_BASE_OFFS + 0x0000f014)
+#define HWIO_GCC_BLSP1_UART2_APPS_M_RMSK                                                                     0xffff
+#define HWIO_GCC_BLSP1_UART2_APPS_M_ATTR                                                                        0x3
+#define HWIO_GCC_BLSP1_UART2_APPS_M_IN          \
+        in_dword_masked(HWIO_GCC_BLSP1_UART2_APPS_M_ADDR, HWIO_GCC_BLSP1_UART2_APPS_M_RMSK)
+#define HWIO_GCC_BLSP1_UART2_APPS_M_INM(m)      \
+        in_dword_masked(HWIO_GCC_BLSP1_UART2_APPS_M_ADDR, m)
+#define HWIO_GCC_BLSP1_UART2_APPS_M_OUT(v)      \
+        out_dword(HWIO_GCC_BLSP1_UART2_APPS_M_ADDR,v)
+#define HWIO_GCC_BLSP1_UART2_APPS_M_OUTM(m,v) \
+        out_dword_masked_ns(HWIO_GCC_BLSP1_UART2_APPS_M_ADDR,m,v,HWIO_GCC_BLSP1_UART2_APPS_M_IN)
+#define HWIO_GCC_BLSP1_UART2_APPS_M_M_BMSK                                                                   0xffff
+#define HWIO_GCC_BLSP1_UART2_APPS_M_M_SHFT                                                                      0x0
+
+#define HWIO_GCC_BLSP1_UART2_APPS_N_ADDR                                                                 (GCC_CLK_CTL_REG_REG_BASE      + 0x0000f018)
+#define HWIO_GCC_BLSP1_UART2_APPS_N_PHYS                                                                 (GCC_CLK_CTL_REG_REG_BASE_PHYS + 0x0000f018)
+#define HWIO_GCC_BLSP1_UART2_APPS_N_OFFS                                                                 (GCC_CLK_CTL_REG_REG_BASE_OFFS + 0x0000f018)
+#define HWIO_GCC_BLSP1_UART2_APPS_N_RMSK                                                                     0xffff
+#define HWIO_GCC_BLSP1_UART2_APPS_N_ATTR                                                                        0x3
+#define HWIO_GCC_BLSP1_UART2_APPS_N_IN          \
+        in_dword_masked(HWIO_GCC_BLSP1_UART2_APPS_N_ADDR, HWIO_GCC_BLSP1_UART2_APPS_N_RMSK)
+#define HWIO_GCC_BLSP1_UART2_APPS_N_INM(m)      \
+        in_dword_masked(HWIO_GCC_BLSP1_UART2_APPS_N_ADDR, m)
+#define HWIO_GCC_BLSP1_UART2_APPS_N_OUT(v)      \
+        out_dword(HWIO_GCC_BLSP1_UART2_APPS_N_ADDR,v)
+#define HWIO_GCC_BLSP1_UART2_APPS_N_OUTM(m,v) \
+        out_dword_masked_ns(HWIO_GCC_BLSP1_UART2_APPS_N_ADDR,m,v,HWIO_GCC_BLSP1_UART2_APPS_N_IN)
+#define HWIO_GCC_BLSP1_UART2_APPS_N_NOT_N_MINUS_M_BMSK                                                       0xffff
+#define HWIO_GCC_BLSP1_UART2_APPS_N_NOT_N_MINUS_M_SHFT                                                          0x0
+
+#define HWIO_GCC_BLSP1_UART2_APPS_D_ADDR                                                                 (GCC_CLK_CTL_REG_REG_BASE      + 0x0000f01c)
+#define HWIO_GCC_BLSP1_UART2_APPS_D_PHYS                                                                 (GCC_CLK_CTL_REG_REG_BASE_PHYS + 0x0000f01c)
+#define HWIO_GCC_BLSP1_UART2_APPS_D_OFFS                                                                 (GCC_CLK_CTL_REG_REG_BASE_OFFS + 0x0000f01c)
+#define HWIO_GCC_BLSP1_UART2_APPS_D_RMSK                                                                     0xffff
+#define HWIO_GCC_BLSP1_UART2_APPS_D_ATTR                                                                        0x3
+#define HWIO_GCC_BLSP1_UART2_APPS_D_IN          \
+        in_dword_masked(HWIO_GCC_BLSP1_UART2_APPS_D_ADDR, HWIO_GCC_BLSP1_UART2_APPS_D_RMSK)
+#define HWIO_GCC_BLSP1_UART2_APPS_D_INM(m)      \
+        in_dword_masked(HWIO_GCC_BLSP1_UART2_APPS_D_ADDR, m)
+#define HWIO_GCC_BLSP1_UART2_APPS_D_OUT(v)      \
+        out_dword(HWIO_GCC_BLSP1_UART2_APPS_D_ADDR,v)
+#define HWIO_GCC_BLSP1_UART2_APPS_D_OUTM(m,v) \
+        out_dword_masked_ns(HWIO_GCC_BLSP1_UART2_APPS_D_ADDR,m,v,HWIO_GCC_BLSP1_UART2_APPS_D_IN)
+#define HWIO_GCC_BLSP1_UART2_APPS_D_NOT_2D_BMSK                                                              0xffff
+#define HWIO_GCC_BLSP1_UART2_APPS_D_NOT_2D_SHFT                                                                 0x0
+
+#define HWIO_GCC_BLSP1_QUP3_BCR_ADDR                                                                     (GCC_CLK_CTL_REG_REG_BASE      + 0x00010000)
+#define HWIO_GCC_BLSP1_QUP3_BCR_PHYS                                                                     (GCC_CLK_CTL_REG_REG_BASE_PHYS + 0x00010000)
+#define HWIO_GCC_BLSP1_QUP3_BCR_OFFS                                                                     (GCC_CLK_CTL_REG_REG_BASE_OFFS + 0x00010000)
+#define HWIO_GCC_BLSP1_QUP3_BCR_RMSK                                                                            0x1
+#define HWIO_GCC_BLSP1_QUP3_BCR_ATTR                                                                            0x3
+#define HWIO_GCC_BLSP1_QUP3_BCR_IN          \
+        in_dword_masked(HWIO_GCC_BLSP1_QUP3_BCR_ADDR, HWIO_GCC_BLSP1_QUP3_BCR_RMSK)
+#define HWIO_GCC_BLSP1_QUP3_BCR_INM(m)      \
+        in_dword_masked(HWIO_GCC_BLSP1_QUP3_BCR_ADDR, m)
+#define HWIO_GCC_BLSP1_QUP3_BCR_OUT(v)      \
+        out_dword(HWIO_GCC_BLSP1_QUP3_BCR_ADDR,v)
+#define HWIO_GCC_BLSP1_QUP3_BCR_OUTM(m,v) \
+        out_dword_masked_ns(HWIO_GCC_BLSP1_QUP3_BCR_ADDR,m,v,HWIO_GCC_BLSP1_QUP3_BCR_IN)
+#define HWIO_GCC_BLSP1_QUP3_BCR_BLK_ARES_BMSK                                                                   0x1
+#define HWIO_GCC_BLSP1_QUP3_BCR_BLK_ARES_SHFT                                                                   0x0
+#define HWIO_GCC_BLSP1_QUP3_BCR_BLK_ARES_DISABLE_FVAL                                                           0x0
+#define HWIO_GCC_BLSP1_QUP3_BCR_BLK_ARES_ENABLE_FVAL                                                            0x1
+
+#define HWIO_GCC_BLSP1_QUP3_SPI_APPS_CBCR_ADDR                                                           (GCC_CLK_CTL_REG_REG_BASE      + 0x00010004)
+#define HWIO_GCC_BLSP1_QUP3_SPI_APPS_CBCR_PHYS                                                           (GCC_CLK_CTL_REG_REG_BASE_PHYS + 0x00010004)
+#define HWIO_GCC_BLSP1_QUP3_SPI_APPS_CBCR_OFFS                                                           (GCC_CLK_CTL_REG_REG_BASE_OFFS + 0x00010004)
+#define HWIO_GCC_BLSP1_QUP3_SPI_APPS_CBCR_RMSK                                                           0x81c00005
+#define HWIO_GCC_BLSP1_QUP3_SPI_APPS_CBCR_ATTR                                                                  0x3
+#define HWIO_GCC_BLSP1_QUP3_SPI_APPS_CBCR_IN          \
+        in_dword_masked(HWIO_GCC_BLSP1_QUP3_SPI_APPS_CBCR_ADDR, HWIO_GCC_BLSP1_QUP3_SPI_APPS_CBCR_RMSK)
+#define HWIO_GCC_BLSP1_QUP3_SPI_APPS_CBCR_INM(m)      \
+        in_dword_masked(HWIO_GCC_BLSP1_QUP3_SPI_APPS_CBCR_ADDR, m)
+#define HWIO_GCC_BLSP1_QUP3_SPI_APPS_CBCR_OUT(v)      \
+        out_dword(HWIO_GCC_BLSP1_QUP3_SPI_APPS_CBCR_ADDR,v)
+#define HWIO_GCC_BLSP1_QUP3_SPI_APPS_CBCR_OUTM(m,v) \
+        out_dword_masked_ns(HWIO_GCC_BLSP1_QUP3_SPI_APPS_CBCR_ADDR,m,v,HWIO_GCC_BLSP1_QUP3_SPI_APPS_CBCR_IN)
+#define HWIO_GCC_BLSP1_QUP3_SPI_APPS_CBCR_CLK_OFF_BMSK                                                   0x80000000
+#define HWIO_GCC_BLSP1_QUP3_SPI_APPS_CBCR_CLK_OFF_SHFT                                                         0x1f
+#define HWIO_GCC_BLSP1_QUP3_SPI_APPS_CBCR_IGNORE_ALL_ARES_BMSK                                            0x1000000
+#define HWIO_GCC_BLSP1_QUP3_SPI_APPS_CBCR_IGNORE_ALL_ARES_SHFT                                                 0x18
+#define HWIO_GCC_BLSP1_QUP3_SPI_APPS_CBCR_IGNORE_ALL_CLK_DIS_BMSK                                          0x800000
+#define HWIO_GCC_BLSP1_QUP3_SPI_APPS_CBCR_IGNORE_ALL_CLK_DIS_SHFT                                              0x17
+#define HWIO_GCC_BLSP1_QUP3_SPI_APPS_CBCR_CLK_DIS_BMSK                                                     0x400000
+#define HWIO_GCC_BLSP1_QUP3_SPI_APPS_CBCR_CLK_DIS_SHFT                                                         0x16
+#define HWIO_GCC_BLSP1_QUP3_SPI_APPS_CBCR_CLK_ARES_BMSK                                                         0x4
+#define HWIO_GCC_BLSP1_QUP3_SPI_APPS_CBCR_CLK_ARES_SHFT                                                         0x2
+#define HWIO_GCC_BLSP1_QUP3_SPI_APPS_CBCR_CLK_ARES_NO_RESET_FVAL                                                0x0
+#define HWIO_GCC_BLSP1_QUP3_SPI_APPS_CBCR_CLK_ARES_RESET_FVAL                                                   0x1
+#define HWIO_GCC_BLSP1_QUP3_SPI_APPS_CBCR_CLK_ENABLE_BMSK                                                       0x1
+#define HWIO_GCC_BLSP1_QUP3_SPI_APPS_CBCR_CLK_ENABLE_SHFT                                                       0x0
+#define HWIO_GCC_BLSP1_QUP3_SPI_APPS_CBCR_CLK_ENABLE_DISABLE_FVAL                                               0x0
+#define HWIO_GCC_BLSP1_QUP3_SPI_APPS_CBCR_CLK_ENABLE_ENABLE_FVAL                                                0x1
+
+#define HWIO_GCC_BLSP1_QUP3_I2C_APPS_CBCR_ADDR                                                           (GCC_CLK_CTL_REG_REG_BASE      + 0x00010008)
+#define HWIO_GCC_BLSP1_QUP3_I2C_APPS_CBCR_PHYS                                                           (GCC_CLK_CTL_REG_REG_BASE_PHYS + 0x00010008)
+#define HWIO_GCC_BLSP1_QUP3_I2C_APPS_CBCR_OFFS                                                           (GCC_CLK_CTL_REG_REG_BASE_OFFS + 0x00010008)
+#define HWIO_GCC_BLSP1_QUP3_I2C_APPS_CBCR_RMSK                                                           0x81c00005
+#define HWIO_GCC_BLSP1_QUP3_I2C_APPS_CBCR_ATTR                                                                  0x3
+#define HWIO_GCC_BLSP1_QUP3_I2C_APPS_CBCR_IN          \
+        in_dword_masked(HWIO_GCC_BLSP1_QUP3_I2C_APPS_CBCR_ADDR, HWIO_GCC_BLSP1_QUP3_I2C_APPS_CBCR_RMSK)
+#define HWIO_GCC_BLSP1_QUP3_I2C_APPS_CBCR_INM(m)      \
+        in_dword_masked(HWIO_GCC_BLSP1_QUP3_I2C_APPS_CBCR_ADDR, m)
+#define HWIO_GCC_BLSP1_QUP3_I2C_APPS_CBCR_OUT(v)      \
+        out_dword(HWIO_GCC_BLSP1_QUP3_I2C_APPS_CBCR_ADDR,v)
+#define HWIO_GCC_BLSP1_QUP3_I2C_APPS_CBCR_OUTM(m,v) \
+        out_dword_masked_ns(HWIO_GCC_BLSP1_QUP3_I2C_APPS_CBCR_ADDR,m,v,HWIO_GCC_BLSP1_QUP3_I2C_APPS_CBCR_IN)
+#define HWIO_GCC_BLSP1_QUP3_I2C_APPS_CBCR_CLK_OFF_BMSK                                                   0x80000000
+#define HWIO_GCC_BLSP1_QUP3_I2C_APPS_CBCR_CLK_OFF_SHFT                                                         0x1f
+#define HWIO_GCC_BLSP1_QUP3_I2C_APPS_CBCR_IGNORE_ALL_ARES_BMSK                                            0x1000000
+#define HWIO_GCC_BLSP1_QUP3_I2C_APPS_CBCR_IGNORE_ALL_ARES_SHFT                                                 0x18
+#define HWIO_GCC_BLSP1_QUP3_I2C_APPS_CBCR_IGNORE_ALL_CLK_DIS_BMSK                                          0x800000
+#define HWIO_GCC_BLSP1_QUP3_I2C_APPS_CBCR_IGNORE_ALL_CLK_DIS_SHFT                                              0x17
+#define HWIO_GCC_BLSP1_QUP3_I2C_APPS_CBCR_CLK_DIS_BMSK                                                     0x400000
+#define HWIO_GCC_BLSP1_QUP3_I2C_APPS_CBCR_CLK_DIS_SHFT                                                         0x16
+#define HWIO_GCC_BLSP1_QUP3_I2C_APPS_CBCR_CLK_ARES_BMSK                                                         0x4
+#define HWIO_GCC_BLSP1_QUP3_I2C_APPS_CBCR_CLK_ARES_SHFT                                                         0x2
+#define HWIO_GCC_BLSP1_QUP3_I2C_APPS_CBCR_CLK_ARES_NO_RESET_FVAL                                                0x0
+#define HWIO_GCC_BLSP1_QUP3_I2C_APPS_CBCR_CLK_ARES_RESET_FVAL                                                   0x1
+#define HWIO_GCC_BLSP1_QUP3_I2C_APPS_CBCR_CLK_ENABLE_BMSK                                                       0x1
+#define HWIO_GCC_BLSP1_QUP3_I2C_APPS_CBCR_CLK_ENABLE_SHFT                                                       0x0
+#define HWIO_GCC_BLSP1_QUP3_I2C_APPS_CBCR_CLK_ENABLE_DISABLE_FVAL                                               0x0
+#define HWIO_GCC_BLSP1_QUP3_I2C_APPS_CBCR_CLK_ENABLE_ENABLE_FVAL                                                0x1
+
+#define HWIO_GCC_BLSP1_QUP3_SPI_APPS_CMD_RCGR_ADDR                                                       (GCC_CLK_CTL_REG_REG_BASE      + 0x0001000c)
+#define HWIO_GCC_BLSP1_QUP3_SPI_APPS_CMD_RCGR_PHYS                                                       (GCC_CLK_CTL_REG_REG_BASE_PHYS + 0x0001000c)
+#define HWIO_GCC_BLSP1_QUP3_SPI_APPS_CMD_RCGR_OFFS                                                       (GCC_CLK_CTL_REG_REG_BASE_OFFS + 0x0001000c)
+#define HWIO_GCC_BLSP1_QUP3_SPI_APPS_CMD_RCGR_RMSK                                                       0x800000f3
+#define HWIO_GCC_BLSP1_QUP3_SPI_APPS_CMD_RCGR_ATTR                                                              0x3
+#define HWIO_GCC_BLSP1_QUP3_SPI_APPS_CMD_RCGR_IN          \
+        in_dword_masked(HWIO_GCC_BLSP1_QUP3_SPI_APPS_CMD_RCGR_ADDR, HWIO_GCC_BLSP1_QUP3_SPI_APPS_CMD_RCGR_RMSK)
+#define HWIO_GCC_BLSP1_QUP3_SPI_APPS_CMD_RCGR_INM(m)      \
+        in_dword_masked(HWIO_GCC_BLSP1_QUP3_SPI_APPS_CMD_RCGR_ADDR, m)
+#define HWIO_GCC_BLSP1_QUP3_SPI_APPS_CMD_RCGR_OUT(v)      \
+        out_dword(HWIO_GCC_BLSP1_QUP3_SPI_APPS_CMD_RCGR_ADDR,v)
+#define HWIO_GCC_BLSP1_QUP3_SPI_APPS_CMD_RCGR_OUTM(m,v) \
+        out_dword_masked_ns(HWIO_GCC_BLSP1_QUP3_SPI_APPS_CMD_RCGR_ADDR,m,v,HWIO_GCC_BLSP1_QUP3_SPI_APPS_CMD_RCGR_IN)
+#define HWIO_GCC_BLSP1_QUP3_SPI_APPS_CMD_RCGR_ROOT_OFF_BMSK                                              0x80000000
+#define HWIO_GCC_BLSP1_QUP3_SPI_APPS_CMD_RCGR_ROOT_OFF_SHFT                                                    0x1f
+#define HWIO_GCC_BLSP1_QUP3_SPI_APPS_CMD_RCGR_DIRTY_D_BMSK                                                     0x80
+#define HWIO_GCC_BLSP1_QUP3_SPI_APPS_CMD_RCGR_DIRTY_D_SHFT                                                      0x7
+#define HWIO_GCC_BLSP1_QUP3_SPI_APPS_CMD_RCGR_DIRTY_N_BMSK                                                     0x40
+#define HWIO_GCC_BLSP1_QUP3_SPI_APPS_CMD_RCGR_DIRTY_N_SHFT                                                      0x6
+#define HWIO_GCC_BLSP1_QUP3_SPI_APPS_CMD_RCGR_DIRTY_M_BMSK                                                     0x20
+#define HWIO_GCC_BLSP1_QUP3_SPI_APPS_CMD_RCGR_DIRTY_M_SHFT                                                      0x5
+#define HWIO_GCC_BLSP1_QUP3_SPI_APPS_CMD_RCGR_DIRTY_CFG_RCGR_BMSK                                              0x10
+#define HWIO_GCC_BLSP1_QUP3_SPI_APPS_CMD_RCGR_DIRTY_CFG_RCGR_SHFT                                               0x4
+#define HWIO_GCC_BLSP1_QUP3_SPI_APPS_CMD_RCGR_ROOT_EN_BMSK                                                      0x2
+#define HWIO_GCC_BLSP1_QUP3_SPI_APPS_CMD_RCGR_ROOT_EN_SHFT                                                      0x1
+#define HWIO_GCC_BLSP1_QUP3_SPI_APPS_CMD_RCGR_ROOT_EN_DISABLE_FVAL                                              0x0
+#define HWIO_GCC_BLSP1_QUP3_SPI_APPS_CMD_RCGR_ROOT_EN_ENABLE_FVAL                                               0x1
+#define HWIO_GCC_BLSP1_QUP3_SPI_APPS_CMD_RCGR_UPDATE_BMSK                                                       0x1
+#define HWIO_GCC_BLSP1_QUP3_SPI_APPS_CMD_RCGR_UPDATE_SHFT                                                       0x0
+#define HWIO_GCC_BLSP1_QUP3_SPI_APPS_CMD_RCGR_UPDATE_DISABLE_FVAL                                               0x0
+#define HWIO_GCC_BLSP1_QUP3_SPI_APPS_CMD_RCGR_UPDATE_ENABLE_FVAL                                                0x1
+
+#define HWIO_GCC_BLSP1_QUP3_SPI_APPS_CFG_RCGR_ADDR                                                       (GCC_CLK_CTL_REG_REG_BASE      + 0x00010010)
+#define HWIO_GCC_BLSP1_QUP3_SPI_APPS_CFG_RCGR_PHYS                                                       (GCC_CLK_CTL_REG_REG_BASE_PHYS + 0x00010010)
+#define HWIO_GCC_BLSP1_QUP3_SPI_APPS_CFG_RCGR_OFFS                                                       (GCC_CLK_CTL_REG_REG_BASE_OFFS + 0x00010010)
+#define HWIO_GCC_BLSP1_QUP3_SPI_APPS_CFG_RCGR_RMSK                                                         0x10371f
+#define HWIO_GCC_BLSP1_QUP3_SPI_APPS_CFG_RCGR_ATTR                                                              0x3
+#define HWIO_GCC_BLSP1_QUP3_SPI_APPS_CFG_RCGR_IN          \
+        in_dword_masked(HWIO_GCC_BLSP1_QUP3_SPI_APPS_CFG_RCGR_ADDR, HWIO_GCC_BLSP1_QUP3_SPI_APPS_CFG_RCGR_RMSK)
+#define HWIO_GCC_BLSP1_QUP3_SPI_APPS_CFG_RCGR_INM(m)      \
+        in_dword_masked(HWIO_GCC_BLSP1_QUP3_SPI_APPS_CFG_RCGR_ADDR, m)
+#define HWIO_GCC_BLSP1_QUP3_SPI_APPS_CFG_RCGR_OUT(v)      \
+        out_dword(HWIO_GCC_BLSP1_QUP3_SPI_APPS_CFG_RCGR_ADDR,v)
+#define HWIO_GCC_BLSP1_QUP3_SPI_APPS_CFG_RCGR_OUTM(m,v) \
+        out_dword_masked_ns(HWIO_GCC_BLSP1_QUP3_SPI_APPS_CFG_RCGR_ADDR,m,v,HWIO_GCC_BLSP1_QUP3_SPI_APPS_CFG_RCGR_IN)
+#define HWIO_GCC_BLSP1_QUP3_SPI_APPS_CFG_RCGR_HW_CLK_CONTROL_BMSK                                          0x100000
+#define HWIO_GCC_BLSP1_QUP3_SPI_APPS_CFG_RCGR_HW_CLK_CONTROL_SHFT                                              0x14
+#define HWIO_GCC_BLSP1_QUP3_SPI_APPS_CFG_RCGR_HW_CLK_CONTROL_DISABLE_FVAL                                       0x0
+#define HWIO_GCC_BLSP1_QUP3_SPI_APPS_CFG_RCGR_HW_CLK_CONTROL_ENABLE_FVAL                                        0x1
+#define HWIO_GCC_BLSP1_QUP3_SPI_APPS_CFG_RCGR_MODE_BMSK                                                      0x3000
+#define HWIO_GCC_BLSP1_QUP3_SPI_APPS_CFG_RCGR_MODE_SHFT                                                         0xc
+#define HWIO_GCC_BLSP1_QUP3_SPI_APPS_CFG_RCGR_MODE_BYPASS_FVAL                                                  0x0
+#define HWIO_GCC_BLSP1_QUP3_SPI_APPS_CFG_RCGR_MODE_SWALLOW_FVAL                                                 0x1
+#define HWIO_GCC_BLSP1_QUP3_SPI_APPS_CFG_RCGR_MODE_DUAL_EDGE_FVAL                                               0x2
+#define HWIO_GCC_BLSP1_QUP3_SPI_APPS_CFG_RCGR_MODE_SINGLE_EDGE_FVAL                                             0x3
+#define HWIO_GCC_BLSP1_QUP3_SPI_APPS_CFG_RCGR_SRC_SEL_BMSK                                                    0x700
+#define HWIO_GCC_BLSP1_QUP3_SPI_APPS_CFG_RCGR_SRC_SEL_SHFT                                                      0x8
+#define HWIO_GCC_BLSP1_QUP3_SPI_APPS_CFG_RCGR_SRC_SEL_SRC0_FVAL                                                 0x0
+#define HWIO_GCC_BLSP1_QUP3_SPI_APPS_CFG_RCGR_SRC_SEL_SRC1_FVAL                                                 0x1
+#define HWIO_GCC_BLSP1_QUP3_SPI_APPS_CFG_RCGR_SRC_SEL_SRC2_FVAL                                                 0x2
+#define HWIO_GCC_BLSP1_QUP3_SPI_APPS_CFG_RCGR_SRC_SEL_SRC3_FVAL                                                 0x3
+#define HWIO_GCC_BLSP1_QUP3_SPI_APPS_CFG_RCGR_SRC_SEL_SRC4_FVAL                                                 0x4
+#define HWIO_GCC_BLSP1_QUP3_SPI_APPS_CFG_RCGR_SRC_SEL_SRC5_FVAL                                                 0x5
+#define HWIO_GCC_BLSP1_QUP3_SPI_APPS_CFG_RCGR_SRC_SEL_SRC6_FVAL                                                 0x6
+#define HWIO_GCC_BLSP1_QUP3_SPI_APPS_CFG_RCGR_SRC_SEL_SRC7_FVAL                                                 0x7
+#define HWIO_GCC_BLSP1_QUP3_SPI_APPS_CFG_RCGR_SRC_DIV_BMSK                                                     0x1f
+#define HWIO_GCC_BLSP1_QUP3_SPI_APPS_CFG_RCGR_SRC_DIV_SHFT                                                      0x0
+#define HWIO_GCC_BLSP1_QUP3_SPI_APPS_CFG_RCGR_SRC_DIV_BYPASS_FVAL                                               0x0
+#define HWIO_GCC_BLSP1_QUP3_SPI_APPS_CFG_RCGR_SRC_DIV_DIV1_FVAL                                                 0x1
+#define HWIO_GCC_BLSP1_QUP3_SPI_APPS_CFG_RCGR_SRC_DIV_DIV1_5_FVAL                                               0x2
+#define HWIO_GCC_BLSP1_QUP3_SPI_APPS_CFG_RCGR_SRC_DIV_DIV2_FVAL                                                 0x3
+#define HWIO_GCC_BLSP1_QUP3_SPI_APPS_CFG_RCGR_SRC_DIV_DIV2_5_FVAL                                               0x4
+#define HWIO_GCC_BLSP1_QUP3_SPI_APPS_CFG_RCGR_SRC_DIV_DIV3_FVAL                                                 0x5
+#define HWIO_GCC_BLSP1_QUP3_SPI_APPS_CFG_RCGR_SRC_DIV_DIV3_5_FVAL                                               0x6
+#define HWIO_GCC_BLSP1_QUP3_SPI_APPS_CFG_RCGR_SRC_DIV_DIV4_FVAL                                                 0x7
+#define HWIO_GCC_BLSP1_QUP3_SPI_APPS_CFG_RCGR_SRC_DIV_DIV4_5_FVAL                                               0x8
+#define HWIO_GCC_BLSP1_QUP3_SPI_APPS_CFG_RCGR_SRC_DIV_DIV5_FVAL                                                 0x9
+#define HWIO_GCC_BLSP1_QUP3_SPI_APPS_CFG_RCGR_SRC_DIV_DIV5_5_FVAL                                               0xa
+#define HWIO_GCC_BLSP1_QUP3_SPI_APPS_CFG_RCGR_SRC_DIV_DIV6_FVAL                                                 0xb
+#define HWIO_GCC_BLSP1_QUP3_SPI_APPS_CFG_RCGR_SRC_DIV_DIV6_5_FVAL                                               0xc
+#define HWIO_GCC_BLSP1_QUP3_SPI_APPS_CFG_RCGR_SRC_DIV_DIV7_FVAL                                                 0xd
+#define HWIO_GCC_BLSP1_QUP3_SPI_APPS_CFG_RCGR_SRC_DIV_DIV7_5_FVAL                                               0xe
+#define HWIO_GCC_BLSP1_QUP3_SPI_APPS_CFG_RCGR_SRC_DIV_DIV8_FVAL                                                 0xf
+#define HWIO_GCC_BLSP1_QUP3_SPI_APPS_CFG_RCGR_SRC_DIV_DIV8_5_FVAL                                              0x10
+#define HWIO_GCC_BLSP1_QUP3_SPI_APPS_CFG_RCGR_SRC_DIV_DIV9_FVAL                                                0x11
+#define HWIO_GCC_BLSP1_QUP3_SPI_APPS_CFG_RCGR_SRC_DIV_DIV9_5_FVAL                                              0x12
+#define HWIO_GCC_BLSP1_QUP3_SPI_APPS_CFG_RCGR_SRC_DIV_DIV10_FVAL                                               0x13
+#define HWIO_GCC_BLSP1_QUP3_SPI_APPS_CFG_RCGR_SRC_DIV_DIV10_5_FVAL                                             0x14
+#define HWIO_GCC_BLSP1_QUP3_SPI_APPS_CFG_RCGR_SRC_DIV_DIV11_FVAL                                               0x15
+#define HWIO_GCC_BLSP1_QUP3_SPI_APPS_CFG_RCGR_SRC_DIV_DIV11_5_FVAL                                             0x16
+#define HWIO_GCC_BLSP1_QUP3_SPI_APPS_CFG_RCGR_SRC_DIV_DIV12_FVAL                                               0x17
+#define HWIO_GCC_BLSP1_QUP3_SPI_APPS_CFG_RCGR_SRC_DIV_DIV12_5_FVAL                                             0x18
+#define HWIO_GCC_BLSP1_QUP3_SPI_APPS_CFG_RCGR_SRC_DIV_DIV13_FVAL                                               0x19
+#define HWIO_GCC_BLSP1_QUP3_SPI_APPS_CFG_RCGR_SRC_DIV_DIV13_5_FVAL                                             0x1a
+#define HWIO_GCC_BLSP1_QUP3_SPI_APPS_CFG_RCGR_SRC_DIV_DIV14_FVAL                                               0x1b
+#define HWIO_GCC_BLSP1_QUP3_SPI_APPS_CFG_RCGR_SRC_DIV_DIV14_5_FVAL                                             0x1c
+#define HWIO_GCC_BLSP1_QUP3_SPI_APPS_CFG_RCGR_SRC_DIV_DIV15_FVAL                                               0x1d
+#define HWIO_GCC_BLSP1_QUP3_SPI_APPS_CFG_RCGR_SRC_DIV_DIV15_5_FVAL                                             0x1e
+#define HWIO_GCC_BLSP1_QUP3_SPI_APPS_CFG_RCGR_SRC_DIV_DIV16_FVAL                                               0x1f
+
+#define HWIO_GCC_BLSP1_QUP3_SPI_APPS_M_ADDR                                                              (GCC_CLK_CTL_REG_REG_BASE      + 0x00010014)
+#define HWIO_GCC_BLSP1_QUP3_SPI_APPS_M_PHYS                                                              (GCC_CLK_CTL_REG_REG_BASE_PHYS + 0x00010014)
+#define HWIO_GCC_BLSP1_QUP3_SPI_APPS_M_OFFS                                                              (GCC_CLK_CTL_REG_REG_BASE_OFFS + 0x00010014)
+#define HWIO_GCC_BLSP1_QUP3_SPI_APPS_M_RMSK                                                                    0xff
+#define HWIO_GCC_BLSP1_QUP3_SPI_APPS_M_ATTR                                                                     0x3
+#define HWIO_GCC_BLSP1_QUP3_SPI_APPS_M_IN          \
+        in_dword_masked(HWIO_GCC_BLSP1_QUP3_SPI_APPS_M_ADDR, HWIO_GCC_BLSP1_QUP3_SPI_APPS_M_RMSK)
+#define HWIO_GCC_BLSP1_QUP3_SPI_APPS_M_INM(m)      \
+        in_dword_masked(HWIO_GCC_BLSP1_QUP3_SPI_APPS_M_ADDR, m)
+#define HWIO_GCC_BLSP1_QUP3_SPI_APPS_M_OUT(v)      \
+        out_dword(HWIO_GCC_BLSP1_QUP3_SPI_APPS_M_ADDR,v)
+#define HWIO_GCC_BLSP1_QUP3_SPI_APPS_M_OUTM(m,v) \
+        out_dword_masked_ns(HWIO_GCC_BLSP1_QUP3_SPI_APPS_M_ADDR,m,v,HWIO_GCC_BLSP1_QUP3_SPI_APPS_M_IN)
+#define HWIO_GCC_BLSP1_QUP3_SPI_APPS_M_M_BMSK                                                                  0xff
+#define HWIO_GCC_BLSP1_QUP3_SPI_APPS_M_M_SHFT                                                                   0x0
+
+#define HWIO_GCC_BLSP1_QUP3_SPI_APPS_N_ADDR                                                              (GCC_CLK_CTL_REG_REG_BASE      + 0x00010018)
+#define HWIO_GCC_BLSP1_QUP3_SPI_APPS_N_PHYS                                                              (GCC_CLK_CTL_REG_REG_BASE_PHYS + 0x00010018)
+#define HWIO_GCC_BLSP1_QUP3_SPI_APPS_N_OFFS                                                              (GCC_CLK_CTL_REG_REG_BASE_OFFS + 0x00010018)
+#define HWIO_GCC_BLSP1_QUP3_SPI_APPS_N_RMSK                                                                    0xff
+#define HWIO_GCC_BLSP1_QUP3_SPI_APPS_N_ATTR                                                                     0x3
+#define HWIO_GCC_BLSP1_QUP3_SPI_APPS_N_IN          \
+        in_dword_masked(HWIO_GCC_BLSP1_QUP3_SPI_APPS_N_ADDR, HWIO_GCC_BLSP1_QUP3_SPI_APPS_N_RMSK)
+#define HWIO_GCC_BLSP1_QUP3_SPI_APPS_N_INM(m)      \
+        in_dword_masked(HWIO_GCC_BLSP1_QUP3_SPI_APPS_N_ADDR, m)
+#define HWIO_GCC_BLSP1_QUP3_SPI_APPS_N_OUT(v)      \
+        out_dword(HWIO_GCC_BLSP1_QUP3_SPI_APPS_N_ADDR,v)
+#define HWIO_GCC_BLSP1_QUP3_SPI_APPS_N_OUTM(m,v) \
+        out_dword_masked_ns(HWIO_GCC_BLSP1_QUP3_SPI_APPS_N_ADDR,m,v,HWIO_GCC_BLSP1_QUP3_SPI_APPS_N_IN)
+#define HWIO_GCC_BLSP1_QUP3_SPI_APPS_N_NOT_N_MINUS_M_BMSK                                                      0xff
+#define HWIO_GCC_BLSP1_QUP3_SPI_APPS_N_NOT_N_MINUS_M_SHFT                                                       0x0
+
+#define HWIO_GCC_BLSP1_QUP3_SPI_APPS_D_ADDR                                                              (GCC_CLK_CTL_REG_REG_BASE      + 0x0001001c)
+#define HWIO_GCC_BLSP1_QUP3_SPI_APPS_D_PHYS                                                              (GCC_CLK_CTL_REG_REG_BASE_PHYS + 0x0001001c)
+#define HWIO_GCC_BLSP1_QUP3_SPI_APPS_D_OFFS                                                              (GCC_CLK_CTL_REG_REG_BASE_OFFS + 0x0001001c)
+#define HWIO_GCC_BLSP1_QUP3_SPI_APPS_D_RMSK                                                                    0xff
+#define HWIO_GCC_BLSP1_QUP3_SPI_APPS_D_ATTR                                                                     0x3
+#define HWIO_GCC_BLSP1_QUP3_SPI_APPS_D_IN          \
+        in_dword_masked(HWIO_GCC_BLSP1_QUP3_SPI_APPS_D_ADDR, HWIO_GCC_BLSP1_QUP3_SPI_APPS_D_RMSK)
+#define HWIO_GCC_BLSP1_QUP3_SPI_APPS_D_INM(m)      \
+        in_dword_masked(HWIO_GCC_BLSP1_QUP3_SPI_APPS_D_ADDR, m)
+#define HWIO_GCC_BLSP1_QUP3_SPI_APPS_D_OUT(v)      \
+        out_dword(HWIO_GCC_BLSP1_QUP3_SPI_APPS_D_ADDR,v)
+#define HWIO_GCC_BLSP1_QUP3_SPI_APPS_D_OUTM(m,v) \
+        out_dword_masked_ns(HWIO_GCC_BLSP1_QUP3_SPI_APPS_D_ADDR,m,v,HWIO_GCC_BLSP1_QUP3_SPI_APPS_D_IN)
+#define HWIO_GCC_BLSP1_QUP3_SPI_APPS_D_NOT_2D_BMSK                                                             0xff
+#define HWIO_GCC_BLSP1_QUP3_SPI_APPS_D_NOT_2D_SHFT                                                              0x0
+
+#define HWIO_GCC_BLSP1_QUP3_I2C_APPS_CMD_RCGR_ADDR                                                       (GCC_CLK_CTL_REG_REG_BASE      + 0x00010024)
+#define HWIO_GCC_BLSP1_QUP3_I2C_APPS_CMD_RCGR_PHYS                                                       (GCC_CLK_CTL_REG_REG_BASE_PHYS + 0x00010024)
+#define HWIO_GCC_BLSP1_QUP3_I2C_APPS_CMD_RCGR_OFFS                                                       (GCC_CLK_CTL_REG_REG_BASE_OFFS + 0x00010024)
+#define HWIO_GCC_BLSP1_QUP3_I2C_APPS_CMD_RCGR_RMSK                                                       0x800000f3
+#define HWIO_GCC_BLSP1_QUP3_I2C_APPS_CMD_RCGR_ATTR                                                              0x3
+#define HWIO_GCC_BLSP1_QUP3_I2C_APPS_CMD_RCGR_IN          \
+        in_dword_masked(HWIO_GCC_BLSP1_QUP3_I2C_APPS_CMD_RCGR_ADDR, HWIO_GCC_BLSP1_QUP3_I2C_APPS_CMD_RCGR_RMSK)
+#define HWIO_GCC_BLSP1_QUP3_I2C_APPS_CMD_RCGR_INM(m)      \
+        in_dword_masked(HWIO_GCC_BLSP1_QUP3_I2C_APPS_CMD_RCGR_ADDR, m)
+#define HWIO_GCC_BLSP1_QUP3_I2C_APPS_CMD_RCGR_OUT(v)      \
+        out_dword(HWIO_GCC_BLSP1_QUP3_I2C_APPS_CMD_RCGR_ADDR,v)
+#define HWIO_GCC_BLSP1_QUP3_I2C_APPS_CMD_RCGR_OUTM(m,v) \
+        out_dword_masked_ns(HWIO_GCC_BLSP1_QUP3_I2C_APPS_CMD_RCGR_ADDR,m,v,HWIO_GCC_BLSP1_QUP3_I2C_APPS_CMD_RCGR_IN)
+#define HWIO_GCC_BLSP1_QUP3_I2C_APPS_CMD_RCGR_ROOT_OFF_BMSK                                              0x80000000
+#define HWIO_GCC_BLSP1_QUP3_I2C_APPS_CMD_RCGR_ROOT_OFF_SHFT                                                    0x1f
+#define HWIO_GCC_BLSP1_QUP3_I2C_APPS_CMD_RCGR_DIRTY_D_BMSK                                                     0x80
+#define HWIO_GCC_BLSP1_QUP3_I2C_APPS_CMD_RCGR_DIRTY_D_SHFT                                                      0x7
+#define HWIO_GCC_BLSP1_QUP3_I2C_APPS_CMD_RCGR_DIRTY_N_BMSK                                                     0x40
+#define HWIO_GCC_BLSP1_QUP3_I2C_APPS_CMD_RCGR_DIRTY_N_SHFT                                                      0x6
+#define HWIO_GCC_BLSP1_QUP3_I2C_APPS_CMD_RCGR_DIRTY_M_BMSK                                                     0x20
+#define HWIO_GCC_BLSP1_QUP3_I2C_APPS_CMD_RCGR_DIRTY_M_SHFT                                                      0x5
+#define HWIO_GCC_BLSP1_QUP3_I2C_APPS_CMD_RCGR_DIRTY_CFG_RCGR_BMSK                                              0x10
+#define HWIO_GCC_BLSP1_QUP3_I2C_APPS_CMD_RCGR_DIRTY_CFG_RCGR_SHFT                                               0x4
+#define HWIO_GCC_BLSP1_QUP3_I2C_APPS_CMD_RCGR_ROOT_EN_BMSK                                                      0x2
+#define HWIO_GCC_BLSP1_QUP3_I2C_APPS_CMD_RCGR_ROOT_EN_SHFT                                                      0x1
+#define HWIO_GCC_BLSP1_QUP3_I2C_APPS_CMD_RCGR_ROOT_EN_DISABLE_FVAL                                              0x0
+#define HWIO_GCC_BLSP1_QUP3_I2C_APPS_CMD_RCGR_ROOT_EN_ENABLE_FVAL                                               0x1
+#define HWIO_GCC_BLSP1_QUP3_I2C_APPS_CMD_RCGR_UPDATE_BMSK                                                       0x1
+#define HWIO_GCC_BLSP1_QUP3_I2C_APPS_CMD_RCGR_UPDATE_SHFT                                                       0x0
+#define HWIO_GCC_BLSP1_QUP3_I2C_APPS_CMD_RCGR_UPDATE_DISABLE_FVAL                                               0x0
+#define HWIO_GCC_BLSP1_QUP3_I2C_APPS_CMD_RCGR_UPDATE_ENABLE_FVAL                                                0x1
+
+#define HWIO_GCC_BLSP1_QUP3_I2C_APPS_CFG_RCGR_ADDR                                                       (GCC_CLK_CTL_REG_REG_BASE      + 0x00010028)
+#define HWIO_GCC_BLSP1_QUP3_I2C_APPS_CFG_RCGR_PHYS                                                       (GCC_CLK_CTL_REG_REG_BASE_PHYS + 0x00010028)
+#define HWIO_GCC_BLSP1_QUP3_I2C_APPS_CFG_RCGR_OFFS                                                       (GCC_CLK_CTL_REG_REG_BASE_OFFS + 0x00010028)
+#define HWIO_GCC_BLSP1_QUP3_I2C_APPS_CFG_RCGR_RMSK                                                         0x10371f
+#define HWIO_GCC_BLSP1_QUP3_I2C_APPS_CFG_RCGR_ATTR                                                              0x3
+#define HWIO_GCC_BLSP1_QUP3_I2C_APPS_CFG_RCGR_IN          \
+        in_dword_masked(HWIO_GCC_BLSP1_QUP3_I2C_APPS_CFG_RCGR_ADDR, HWIO_GCC_BLSP1_QUP3_I2C_APPS_CFG_RCGR_RMSK)
+#define HWIO_GCC_BLSP1_QUP3_I2C_APPS_CFG_RCGR_INM(m)      \
+        in_dword_masked(HWIO_GCC_BLSP1_QUP3_I2C_APPS_CFG_RCGR_ADDR, m)
+#define HWIO_GCC_BLSP1_QUP3_I2C_APPS_CFG_RCGR_OUT(v)      \
+        out_dword(HWIO_GCC_BLSP1_QUP3_I2C_APPS_CFG_RCGR_ADDR,v)
+#define HWIO_GCC_BLSP1_QUP3_I2C_APPS_CFG_RCGR_OUTM(m,v) \
+        out_dword_masked_ns(HWIO_GCC_BLSP1_QUP3_I2C_APPS_CFG_RCGR_ADDR,m,v,HWIO_GCC_BLSP1_QUP3_I2C_APPS_CFG_RCGR_IN)
+#define HWIO_GCC_BLSP1_QUP3_I2C_APPS_CFG_RCGR_HW_CLK_CONTROL_BMSK                                          0x100000
+#define HWIO_GCC_BLSP1_QUP3_I2C_APPS_CFG_RCGR_HW_CLK_CONTROL_SHFT                                              0x14
+#define HWIO_GCC_BLSP1_QUP3_I2C_APPS_CFG_RCGR_HW_CLK_CONTROL_DISABLE_FVAL                                       0x0
+#define HWIO_GCC_BLSP1_QUP3_I2C_APPS_CFG_RCGR_HW_CLK_CONTROL_ENABLE_FVAL                                        0x1
+#define HWIO_GCC_BLSP1_QUP3_I2C_APPS_CFG_RCGR_MODE_BMSK                                                      0x3000
+#define HWIO_GCC_BLSP1_QUP3_I2C_APPS_CFG_RCGR_MODE_SHFT                                                         0xc
+#define HWIO_GCC_BLSP1_QUP3_I2C_APPS_CFG_RCGR_MODE_BYPASS_FVAL                                                  0x0
+#define HWIO_GCC_BLSP1_QUP3_I2C_APPS_CFG_RCGR_MODE_SWALLOW_FVAL                                                 0x1
+#define HWIO_GCC_BLSP1_QUP3_I2C_APPS_CFG_RCGR_MODE_DUAL_EDGE_FVAL                                               0x2
+#define HWIO_GCC_BLSP1_QUP3_I2C_APPS_CFG_RCGR_MODE_SINGLE_EDGE_FVAL                                             0x3
+#define HWIO_GCC_BLSP1_QUP3_I2C_APPS_CFG_RCGR_SRC_SEL_BMSK                                                    0x700
+#define HWIO_GCC_BLSP1_QUP3_I2C_APPS_CFG_RCGR_SRC_SEL_SHFT                                                      0x8
+#define HWIO_GCC_BLSP1_QUP3_I2C_APPS_CFG_RCGR_SRC_SEL_SRC0_FVAL                                                 0x0
+#define HWIO_GCC_BLSP1_QUP3_I2C_APPS_CFG_RCGR_SRC_SEL_SRC1_FVAL                                                 0x1
+#define HWIO_GCC_BLSP1_QUP3_I2C_APPS_CFG_RCGR_SRC_SEL_SRC2_FVAL                                                 0x2
+#define HWIO_GCC_BLSP1_QUP3_I2C_APPS_CFG_RCGR_SRC_SEL_SRC3_FVAL                                                 0x3
+#define HWIO_GCC_BLSP1_QUP3_I2C_APPS_CFG_RCGR_SRC_SEL_SRC4_FVAL                                                 0x4
+#define HWIO_GCC_BLSP1_QUP3_I2C_APPS_CFG_RCGR_SRC_SEL_SRC5_FVAL                                                 0x5
+#define HWIO_GCC_BLSP1_QUP3_I2C_APPS_CFG_RCGR_SRC_SEL_SRC6_FVAL                                                 0x6
+#define HWIO_GCC_BLSP1_QUP3_I2C_APPS_CFG_RCGR_SRC_SEL_SRC7_FVAL                                                 0x7
+#define HWIO_GCC_BLSP1_QUP3_I2C_APPS_CFG_RCGR_SRC_DIV_BMSK                                                     0x1f
+#define HWIO_GCC_BLSP1_QUP3_I2C_APPS_CFG_RCGR_SRC_DIV_SHFT                                                      0x0
+#define HWIO_GCC_BLSP1_QUP3_I2C_APPS_CFG_RCGR_SRC_DIV_BYPASS_FVAL                                               0x0
+#define HWIO_GCC_BLSP1_QUP3_I2C_APPS_CFG_RCGR_SRC_DIV_DIV1_FVAL                                                 0x1
+#define HWIO_GCC_BLSP1_QUP3_I2C_APPS_CFG_RCGR_SRC_DIV_DIV1_5_FVAL                                               0x2
+#define HWIO_GCC_BLSP1_QUP3_I2C_APPS_CFG_RCGR_SRC_DIV_DIV2_FVAL                                                 0x3
+#define HWIO_GCC_BLSP1_QUP3_I2C_APPS_CFG_RCGR_SRC_DIV_DIV2_5_FVAL                                               0x4
+#define HWIO_GCC_BLSP1_QUP3_I2C_APPS_CFG_RCGR_SRC_DIV_DIV3_FVAL                                                 0x5
+#define HWIO_GCC_BLSP1_QUP3_I2C_APPS_CFG_RCGR_SRC_DIV_DIV3_5_FVAL                                               0x6
+#define HWIO_GCC_BLSP1_QUP3_I2C_APPS_CFG_RCGR_SRC_DIV_DIV4_FVAL                                                 0x7
+#define HWIO_GCC_BLSP1_QUP3_I2C_APPS_CFG_RCGR_SRC_DIV_DIV4_5_FVAL                                               0x8
+#define HWIO_GCC_BLSP1_QUP3_I2C_APPS_CFG_RCGR_SRC_DIV_DIV5_FVAL                                                 0x9
+#define HWIO_GCC_BLSP1_QUP3_I2C_APPS_CFG_RCGR_SRC_DIV_DIV5_5_FVAL                                               0xa
+#define HWIO_GCC_BLSP1_QUP3_I2C_APPS_CFG_RCGR_SRC_DIV_DIV6_FVAL                                                 0xb
+#define HWIO_GCC_BLSP1_QUP3_I2C_APPS_CFG_RCGR_SRC_DIV_DIV6_5_FVAL                                               0xc
+#define HWIO_GCC_BLSP1_QUP3_I2C_APPS_CFG_RCGR_SRC_DIV_DIV7_FVAL                                                 0xd
+#define HWIO_GCC_BLSP1_QUP3_I2C_APPS_CFG_RCGR_SRC_DIV_DIV7_5_FVAL                                               0xe
+#define HWIO_GCC_BLSP1_QUP3_I2C_APPS_CFG_RCGR_SRC_DIV_DIV8_FVAL                                                 0xf
+#define HWIO_GCC_BLSP1_QUP3_I2C_APPS_CFG_RCGR_SRC_DIV_DIV8_5_FVAL                                              0x10
+#define HWIO_GCC_BLSP1_QUP3_I2C_APPS_CFG_RCGR_SRC_DIV_DIV9_FVAL                                                0x11
+#define HWIO_GCC_BLSP1_QUP3_I2C_APPS_CFG_RCGR_SRC_DIV_DIV9_5_FVAL                                              0x12
+#define HWIO_GCC_BLSP1_QUP3_I2C_APPS_CFG_RCGR_SRC_DIV_DIV10_FVAL                                               0x13
+#define HWIO_GCC_BLSP1_QUP3_I2C_APPS_CFG_RCGR_SRC_DIV_DIV10_5_FVAL                                             0x14
+#define HWIO_GCC_BLSP1_QUP3_I2C_APPS_CFG_RCGR_SRC_DIV_DIV11_FVAL                                               0x15
+#define HWIO_GCC_BLSP1_QUP3_I2C_APPS_CFG_RCGR_SRC_DIV_DIV11_5_FVAL                                             0x16
+#define HWIO_GCC_BLSP1_QUP3_I2C_APPS_CFG_RCGR_SRC_DIV_DIV12_FVAL                                               0x17
+#define HWIO_GCC_BLSP1_QUP3_I2C_APPS_CFG_RCGR_SRC_DIV_DIV12_5_FVAL                                             0x18
+#define HWIO_GCC_BLSP1_QUP3_I2C_APPS_CFG_RCGR_SRC_DIV_DIV13_FVAL                                               0x19
+#define HWIO_GCC_BLSP1_QUP3_I2C_APPS_CFG_RCGR_SRC_DIV_DIV13_5_FVAL                                             0x1a
+#define HWIO_GCC_BLSP1_QUP3_I2C_APPS_CFG_RCGR_SRC_DIV_DIV14_FVAL                                               0x1b
+#define HWIO_GCC_BLSP1_QUP3_I2C_APPS_CFG_RCGR_SRC_DIV_DIV14_5_FVAL                                             0x1c
+#define HWIO_GCC_BLSP1_QUP3_I2C_APPS_CFG_RCGR_SRC_DIV_DIV15_FVAL                                               0x1d
+#define HWIO_GCC_BLSP1_QUP3_I2C_APPS_CFG_RCGR_SRC_DIV_DIV15_5_FVAL                                             0x1e
+#define HWIO_GCC_BLSP1_QUP3_I2C_APPS_CFG_RCGR_SRC_DIV_DIV16_FVAL                                               0x1f
+
+#define HWIO_GCC_BLSP1_QUP3_I2C_APPS_M_ADDR                                                              (GCC_CLK_CTL_REG_REG_BASE      + 0x0001002c)
+#define HWIO_GCC_BLSP1_QUP3_I2C_APPS_M_PHYS                                                              (GCC_CLK_CTL_REG_REG_BASE_PHYS + 0x0001002c)
+#define HWIO_GCC_BLSP1_QUP3_I2C_APPS_M_OFFS                                                              (GCC_CLK_CTL_REG_REG_BASE_OFFS + 0x0001002c)
+#define HWIO_GCC_BLSP1_QUP3_I2C_APPS_M_RMSK                                                                    0xff
+#define HWIO_GCC_BLSP1_QUP3_I2C_APPS_M_ATTR                                                                     0x3
+#define HWIO_GCC_BLSP1_QUP3_I2C_APPS_M_IN          \
+        in_dword_masked(HWIO_GCC_BLSP1_QUP3_I2C_APPS_M_ADDR, HWIO_GCC_BLSP1_QUP3_I2C_APPS_M_RMSK)
+#define HWIO_GCC_BLSP1_QUP3_I2C_APPS_M_INM(m)      \
+        in_dword_masked(HWIO_GCC_BLSP1_QUP3_I2C_APPS_M_ADDR, m)
+#define HWIO_GCC_BLSP1_QUP3_I2C_APPS_M_OUT(v)      \
+        out_dword(HWIO_GCC_BLSP1_QUP3_I2C_APPS_M_ADDR,v)
+#define HWIO_GCC_BLSP1_QUP3_I2C_APPS_M_OUTM(m,v) \
+        out_dword_masked_ns(HWIO_GCC_BLSP1_QUP3_I2C_APPS_M_ADDR,m,v,HWIO_GCC_BLSP1_QUP3_I2C_APPS_M_IN)
+#define HWIO_GCC_BLSP1_QUP3_I2C_APPS_M_M_BMSK                                                                  0xff
+#define HWIO_GCC_BLSP1_QUP3_I2C_APPS_M_M_SHFT                                                                   0x0
+
+#define HWIO_GCC_BLSP1_QUP3_I2C_APPS_N_ADDR                                                              (GCC_CLK_CTL_REG_REG_BASE      + 0x00010030)
+#define HWIO_GCC_BLSP1_QUP3_I2C_APPS_N_PHYS                                                              (GCC_CLK_CTL_REG_REG_BASE_PHYS + 0x00010030)
+#define HWIO_GCC_BLSP1_QUP3_I2C_APPS_N_OFFS                                                              (GCC_CLK_CTL_REG_REG_BASE_OFFS + 0x00010030)
+#define HWIO_GCC_BLSP1_QUP3_I2C_APPS_N_RMSK                                                                    0xff
+#define HWIO_GCC_BLSP1_QUP3_I2C_APPS_N_ATTR                                                                     0x3
+#define HWIO_GCC_BLSP1_QUP3_I2C_APPS_N_IN          \
+        in_dword_masked(HWIO_GCC_BLSP1_QUP3_I2C_APPS_N_ADDR, HWIO_GCC_BLSP1_QUP3_I2C_APPS_N_RMSK)
+#define HWIO_GCC_BLSP1_QUP3_I2C_APPS_N_INM(m)      \
+        in_dword_masked(HWIO_GCC_BLSP1_QUP3_I2C_APPS_N_ADDR, m)
+#define HWIO_GCC_BLSP1_QUP3_I2C_APPS_N_OUT(v)      \
+        out_dword(HWIO_GCC_BLSP1_QUP3_I2C_APPS_N_ADDR,v)
+#define HWIO_GCC_BLSP1_QUP3_I2C_APPS_N_OUTM(m,v) \
+        out_dword_masked_ns(HWIO_GCC_BLSP1_QUP3_I2C_APPS_N_ADDR,m,v,HWIO_GCC_BLSP1_QUP3_I2C_APPS_N_IN)
+#define HWIO_GCC_BLSP1_QUP3_I2C_APPS_N_NOT_N_MINUS_M_BMSK                                                      0xff
+#define HWIO_GCC_BLSP1_QUP3_I2C_APPS_N_NOT_N_MINUS_M_SHFT                                                       0x0
+
+#define HWIO_GCC_BLSP1_QUP3_I2C_APPS_D_ADDR                                                              (GCC_CLK_CTL_REG_REG_BASE      + 0x00010034)
+#define HWIO_GCC_BLSP1_QUP3_I2C_APPS_D_PHYS                                                              (GCC_CLK_CTL_REG_REG_BASE_PHYS + 0x00010034)
+#define HWIO_GCC_BLSP1_QUP3_I2C_APPS_D_OFFS                                                              (GCC_CLK_CTL_REG_REG_BASE_OFFS + 0x00010034)
+#define HWIO_GCC_BLSP1_QUP3_I2C_APPS_D_RMSK                                                                    0xff
+#define HWIO_GCC_BLSP1_QUP3_I2C_APPS_D_ATTR                                                                     0x3
+#define HWIO_GCC_BLSP1_QUP3_I2C_APPS_D_IN          \
+        in_dword_masked(HWIO_GCC_BLSP1_QUP3_I2C_APPS_D_ADDR, HWIO_GCC_BLSP1_QUP3_I2C_APPS_D_RMSK)
+#define HWIO_GCC_BLSP1_QUP3_I2C_APPS_D_INM(m)      \
+        in_dword_masked(HWIO_GCC_BLSP1_QUP3_I2C_APPS_D_ADDR, m)
+#define HWIO_GCC_BLSP1_QUP3_I2C_APPS_D_OUT(v)      \
+        out_dword(HWIO_GCC_BLSP1_QUP3_I2C_APPS_D_ADDR,v)
+#define HWIO_GCC_BLSP1_QUP3_I2C_APPS_D_OUTM(m,v) \
+        out_dword_masked_ns(HWIO_GCC_BLSP1_QUP3_I2C_APPS_D_ADDR,m,v,HWIO_GCC_BLSP1_QUP3_I2C_APPS_D_IN)
+#define HWIO_GCC_BLSP1_QUP3_I2C_APPS_D_NOT_2D_BMSK                                                             0xff
+#define HWIO_GCC_BLSP1_QUP3_I2C_APPS_D_NOT_2D_SHFT                                                              0x0
+
+#define HWIO_GCC_BLSP1_UART3_BCR_ADDR                                                                    (GCC_CLK_CTL_REG_REG_BASE      + 0x00011000)
+#define HWIO_GCC_BLSP1_UART3_BCR_PHYS                                                                    (GCC_CLK_CTL_REG_REG_BASE_PHYS + 0x00011000)
+#define HWIO_GCC_BLSP1_UART3_BCR_OFFS                                                                    (GCC_CLK_CTL_REG_REG_BASE_OFFS + 0x00011000)
+#define HWIO_GCC_BLSP1_UART3_BCR_RMSK                                                                           0x1
+#define HWIO_GCC_BLSP1_UART3_BCR_ATTR                                                                           0x3
+#define HWIO_GCC_BLSP1_UART3_BCR_IN          \
+        in_dword_masked(HWIO_GCC_BLSP1_UART3_BCR_ADDR, HWIO_GCC_BLSP1_UART3_BCR_RMSK)
+#define HWIO_GCC_BLSP1_UART3_BCR_INM(m)      \
+        in_dword_masked(HWIO_GCC_BLSP1_UART3_BCR_ADDR, m)
+#define HWIO_GCC_BLSP1_UART3_BCR_OUT(v)      \
+        out_dword(HWIO_GCC_BLSP1_UART3_BCR_ADDR,v)
+#define HWIO_GCC_BLSP1_UART3_BCR_OUTM(m,v) \
+        out_dword_masked_ns(HWIO_GCC_BLSP1_UART3_BCR_ADDR,m,v,HWIO_GCC_BLSP1_UART3_BCR_IN)
+#define HWIO_GCC_BLSP1_UART3_BCR_BLK_ARES_BMSK                                                                  0x1
+#define HWIO_GCC_BLSP1_UART3_BCR_BLK_ARES_SHFT                                                                  0x0
+#define HWIO_GCC_BLSP1_UART3_BCR_BLK_ARES_DISABLE_FVAL                                                          0x0
+#define HWIO_GCC_BLSP1_UART3_BCR_BLK_ARES_ENABLE_FVAL                                                           0x1
+
+#define HWIO_GCC_BLSP1_UART3_APPS_CBCR_ADDR                                                              (GCC_CLK_CTL_REG_REG_BASE      + 0x00011004)
+#define HWIO_GCC_BLSP1_UART3_APPS_CBCR_PHYS                                                              (GCC_CLK_CTL_REG_REG_BASE_PHYS + 0x00011004)
+#define HWIO_GCC_BLSP1_UART3_APPS_CBCR_OFFS                                                              (GCC_CLK_CTL_REG_REG_BASE_OFFS + 0x00011004)
+#define HWIO_GCC_BLSP1_UART3_APPS_CBCR_RMSK                                                              0x81c00005
+#define HWIO_GCC_BLSP1_UART3_APPS_CBCR_ATTR                                                                     0x3
+#define HWIO_GCC_BLSP1_UART3_APPS_CBCR_IN          \
+        in_dword_masked(HWIO_GCC_BLSP1_UART3_APPS_CBCR_ADDR, HWIO_GCC_BLSP1_UART3_APPS_CBCR_RMSK)
+#define HWIO_GCC_BLSP1_UART3_APPS_CBCR_INM(m)      \
+        in_dword_masked(HWIO_GCC_BLSP1_UART3_APPS_CBCR_ADDR, m)
+#define HWIO_GCC_BLSP1_UART3_APPS_CBCR_OUT(v)      \
+        out_dword(HWIO_GCC_BLSP1_UART3_APPS_CBCR_ADDR,v)
+#define HWIO_GCC_BLSP1_UART3_APPS_CBCR_OUTM(m,v) \
+        out_dword_masked_ns(HWIO_GCC_BLSP1_UART3_APPS_CBCR_ADDR,m,v,HWIO_GCC_BLSP1_UART3_APPS_CBCR_IN)
+#define HWIO_GCC_BLSP1_UART3_APPS_CBCR_CLK_OFF_BMSK                                                      0x80000000
+#define HWIO_GCC_BLSP1_UART3_APPS_CBCR_CLK_OFF_SHFT                                                            0x1f
+#define HWIO_GCC_BLSP1_UART3_APPS_CBCR_IGNORE_ALL_ARES_BMSK                                               0x1000000
+#define HWIO_GCC_BLSP1_UART3_APPS_CBCR_IGNORE_ALL_ARES_SHFT                                                    0x18
+#define HWIO_GCC_BLSP1_UART3_APPS_CBCR_IGNORE_ALL_CLK_DIS_BMSK                                             0x800000
+#define HWIO_GCC_BLSP1_UART3_APPS_CBCR_IGNORE_ALL_CLK_DIS_SHFT                                                 0x17
+#define HWIO_GCC_BLSP1_UART3_APPS_CBCR_CLK_DIS_BMSK                                                        0x400000
+#define HWIO_GCC_BLSP1_UART3_APPS_CBCR_CLK_DIS_SHFT                                                            0x16
+#define HWIO_GCC_BLSP1_UART3_APPS_CBCR_CLK_ARES_BMSK                                                            0x4
+#define HWIO_GCC_BLSP1_UART3_APPS_CBCR_CLK_ARES_SHFT                                                            0x2
+#define HWIO_GCC_BLSP1_UART3_APPS_CBCR_CLK_ARES_NO_RESET_FVAL                                                   0x0
+#define HWIO_GCC_BLSP1_UART3_APPS_CBCR_CLK_ARES_RESET_FVAL                                                      0x1
+#define HWIO_GCC_BLSP1_UART3_APPS_CBCR_CLK_ENABLE_BMSK                                                          0x1
+#define HWIO_GCC_BLSP1_UART3_APPS_CBCR_CLK_ENABLE_SHFT                                                          0x0
+#define HWIO_GCC_BLSP1_UART3_APPS_CBCR_CLK_ENABLE_DISABLE_FVAL                                                  0x0
+#define HWIO_GCC_BLSP1_UART3_APPS_CBCR_CLK_ENABLE_ENABLE_FVAL                                                   0x1
+
+#define HWIO_GCC_BLSP1_UART3_SIM_CBCR_ADDR                                                               (GCC_CLK_CTL_REG_REG_BASE      + 0x00011008)
+#define HWIO_GCC_BLSP1_UART3_SIM_CBCR_PHYS                                                               (GCC_CLK_CTL_REG_REG_BASE_PHYS + 0x00011008)
+#define HWIO_GCC_BLSP1_UART3_SIM_CBCR_OFFS                                                               (GCC_CLK_CTL_REG_REG_BASE_OFFS + 0x00011008)
+#define HWIO_GCC_BLSP1_UART3_SIM_CBCR_RMSK                                                               0x81c00005
+#define HWIO_GCC_BLSP1_UART3_SIM_CBCR_ATTR                                                                      0x3
+#define HWIO_GCC_BLSP1_UART3_SIM_CBCR_IN          \
+        in_dword_masked(HWIO_GCC_BLSP1_UART3_SIM_CBCR_ADDR, HWIO_GCC_BLSP1_UART3_SIM_CBCR_RMSK)
+#define HWIO_GCC_BLSP1_UART3_SIM_CBCR_INM(m)      \
+        in_dword_masked(HWIO_GCC_BLSP1_UART3_SIM_CBCR_ADDR, m)
+#define HWIO_GCC_BLSP1_UART3_SIM_CBCR_OUT(v)      \
+        out_dword(HWIO_GCC_BLSP1_UART3_SIM_CBCR_ADDR,v)
+#define HWIO_GCC_BLSP1_UART3_SIM_CBCR_OUTM(m,v) \
+        out_dword_masked_ns(HWIO_GCC_BLSP1_UART3_SIM_CBCR_ADDR,m,v,HWIO_GCC_BLSP1_UART3_SIM_CBCR_IN)
+#define HWIO_GCC_BLSP1_UART3_SIM_CBCR_CLK_OFF_BMSK                                                       0x80000000
+#define HWIO_GCC_BLSP1_UART3_SIM_CBCR_CLK_OFF_SHFT                                                             0x1f
+#define HWIO_GCC_BLSP1_UART3_SIM_CBCR_IGNORE_ALL_ARES_BMSK                                                0x1000000
+#define HWIO_GCC_BLSP1_UART3_SIM_CBCR_IGNORE_ALL_ARES_SHFT                                                     0x18
+#define HWIO_GCC_BLSP1_UART3_SIM_CBCR_IGNORE_ALL_CLK_DIS_BMSK                                              0x800000
+#define HWIO_GCC_BLSP1_UART3_SIM_CBCR_IGNORE_ALL_CLK_DIS_SHFT                                                  0x17
+#define HWIO_GCC_BLSP1_UART3_SIM_CBCR_CLK_DIS_BMSK                                                         0x400000
+#define HWIO_GCC_BLSP1_UART3_SIM_CBCR_CLK_DIS_SHFT                                                             0x16
+#define HWIO_GCC_BLSP1_UART3_SIM_CBCR_CLK_ARES_BMSK                                                             0x4
+#define HWIO_GCC_BLSP1_UART3_SIM_CBCR_CLK_ARES_SHFT                                                             0x2
+#define HWIO_GCC_BLSP1_UART3_SIM_CBCR_CLK_ARES_NO_RESET_FVAL                                                    0x0
+#define HWIO_GCC_BLSP1_UART3_SIM_CBCR_CLK_ARES_RESET_FVAL                                                       0x1
+#define HWIO_GCC_BLSP1_UART3_SIM_CBCR_CLK_ENABLE_BMSK                                                           0x1
+#define HWIO_GCC_BLSP1_UART3_SIM_CBCR_CLK_ENABLE_SHFT                                                           0x0
+#define HWIO_GCC_BLSP1_UART3_SIM_CBCR_CLK_ENABLE_DISABLE_FVAL                                                   0x0
+#define HWIO_GCC_BLSP1_UART3_SIM_CBCR_CLK_ENABLE_ENABLE_FVAL                                                    0x1
+
+#define HWIO_GCC_BLSP1_UART3_APPS_CMD_RCGR_ADDR                                                          (GCC_CLK_CTL_REG_REG_BASE      + 0x0001100c)
+#define HWIO_GCC_BLSP1_UART3_APPS_CMD_RCGR_PHYS                                                          (GCC_CLK_CTL_REG_REG_BASE_PHYS + 0x0001100c)
+#define HWIO_GCC_BLSP1_UART3_APPS_CMD_RCGR_OFFS                                                          (GCC_CLK_CTL_REG_REG_BASE_OFFS + 0x0001100c)
+#define HWIO_GCC_BLSP1_UART3_APPS_CMD_RCGR_RMSK                                                          0x800000f3
+#define HWIO_GCC_BLSP1_UART3_APPS_CMD_RCGR_ATTR                                                                 0x3
+#define HWIO_GCC_BLSP1_UART3_APPS_CMD_RCGR_IN          \
+        in_dword_masked(HWIO_GCC_BLSP1_UART3_APPS_CMD_RCGR_ADDR, HWIO_GCC_BLSP1_UART3_APPS_CMD_RCGR_RMSK)
+#define HWIO_GCC_BLSP1_UART3_APPS_CMD_RCGR_INM(m)      \
+        in_dword_masked(HWIO_GCC_BLSP1_UART3_APPS_CMD_RCGR_ADDR, m)
+#define HWIO_GCC_BLSP1_UART3_APPS_CMD_RCGR_OUT(v)      \
+        out_dword(HWIO_GCC_BLSP1_UART3_APPS_CMD_RCGR_ADDR,v)
+#define HWIO_GCC_BLSP1_UART3_APPS_CMD_RCGR_OUTM(m,v) \
+        out_dword_masked_ns(HWIO_GCC_BLSP1_UART3_APPS_CMD_RCGR_ADDR,m,v,HWIO_GCC_BLSP1_UART3_APPS_CMD_RCGR_IN)
+#define HWIO_GCC_BLSP1_UART3_APPS_CMD_RCGR_ROOT_OFF_BMSK                                                 0x80000000
+#define HWIO_GCC_BLSP1_UART3_APPS_CMD_RCGR_ROOT_OFF_SHFT                                                       0x1f
+#define HWIO_GCC_BLSP1_UART3_APPS_CMD_RCGR_DIRTY_D_BMSK                                                        0x80
+#define HWIO_GCC_BLSP1_UART3_APPS_CMD_RCGR_DIRTY_D_SHFT                                                         0x7
+#define HWIO_GCC_BLSP1_UART3_APPS_CMD_RCGR_DIRTY_N_BMSK                                                        0x40
+#define HWIO_GCC_BLSP1_UART3_APPS_CMD_RCGR_DIRTY_N_SHFT                                                         0x6
+#define HWIO_GCC_BLSP1_UART3_APPS_CMD_RCGR_DIRTY_M_BMSK                                                        0x20
+#define HWIO_GCC_BLSP1_UART3_APPS_CMD_RCGR_DIRTY_M_SHFT                                                         0x5
+#define HWIO_GCC_BLSP1_UART3_APPS_CMD_RCGR_DIRTY_CFG_RCGR_BMSK                                                 0x10
+#define HWIO_GCC_BLSP1_UART3_APPS_CMD_RCGR_DIRTY_CFG_RCGR_SHFT                                                  0x4
+#define HWIO_GCC_BLSP1_UART3_APPS_CMD_RCGR_ROOT_EN_BMSK                                                         0x2
+#define HWIO_GCC_BLSP1_UART3_APPS_CMD_RCGR_ROOT_EN_SHFT                                                         0x1
+#define HWIO_GCC_BLSP1_UART3_APPS_CMD_RCGR_ROOT_EN_DISABLE_FVAL                                                 0x0
+#define HWIO_GCC_BLSP1_UART3_APPS_CMD_RCGR_ROOT_EN_ENABLE_FVAL                                                  0x1
+#define HWIO_GCC_BLSP1_UART3_APPS_CMD_RCGR_UPDATE_BMSK                                                          0x1
+#define HWIO_GCC_BLSP1_UART3_APPS_CMD_RCGR_UPDATE_SHFT                                                          0x0
+#define HWIO_GCC_BLSP1_UART3_APPS_CMD_RCGR_UPDATE_DISABLE_FVAL                                                  0x0
+#define HWIO_GCC_BLSP1_UART3_APPS_CMD_RCGR_UPDATE_ENABLE_FVAL                                                   0x1
+
+#define HWIO_GCC_BLSP1_UART3_APPS_CFG_RCGR_ADDR                                                          (GCC_CLK_CTL_REG_REG_BASE      + 0x00011010)
+#define HWIO_GCC_BLSP1_UART3_APPS_CFG_RCGR_PHYS                                                          (GCC_CLK_CTL_REG_REG_BASE_PHYS + 0x00011010)
+#define HWIO_GCC_BLSP1_UART3_APPS_CFG_RCGR_OFFS                                                          (GCC_CLK_CTL_REG_REG_BASE_OFFS + 0x00011010)
+#define HWIO_GCC_BLSP1_UART3_APPS_CFG_RCGR_RMSK                                                            0x10371f
+#define HWIO_GCC_BLSP1_UART3_APPS_CFG_RCGR_ATTR                                                                 0x3
+#define HWIO_GCC_BLSP1_UART3_APPS_CFG_RCGR_IN          \
+        in_dword_masked(HWIO_GCC_BLSP1_UART3_APPS_CFG_RCGR_ADDR, HWIO_GCC_BLSP1_UART3_APPS_CFG_RCGR_RMSK)
+#define HWIO_GCC_BLSP1_UART3_APPS_CFG_RCGR_INM(m)      \
+        in_dword_masked(HWIO_GCC_BLSP1_UART3_APPS_CFG_RCGR_ADDR, m)
+#define HWIO_GCC_BLSP1_UART3_APPS_CFG_RCGR_OUT(v)      \
+        out_dword(HWIO_GCC_BLSP1_UART3_APPS_CFG_RCGR_ADDR,v)
+#define HWIO_GCC_BLSP1_UART3_APPS_CFG_RCGR_OUTM(m,v) \
+        out_dword_masked_ns(HWIO_GCC_BLSP1_UART3_APPS_CFG_RCGR_ADDR,m,v,HWIO_GCC_BLSP1_UART3_APPS_CFG_RCGR_IN)
+#define HWIO_GCC_BLSP1_UART3_APPS_CFG_RCGR_HW_CLK_CONTROL_BMSK                                             0x100000
+#define HWIO_GCC_BLSP1_UART3_APPS_CFG_RCGR_HW_CLK_CONTROL_SHFT                                                 0x14
+#define HWIO_GCC_BLSP1_UART3_APPS_CFG_RCGR_HW_CLK_CONTROL_DISABLE_FVAL                                          0x0
+#define HWIO_GCC_BLSP1_UART3_APPS_CFG_RCGR_HW_CLK_CONTROL_ENABLE_FVAL                                           0x1
+#define HWIO_GCC_BLSP1_UART3_APPS_CFG_RCGR_MODE_BMSK                                                         0x3000
+#define HWIO_GCC_BLSP1_UART3_APPS_CFG_RCGR_MODE_SHFT                                                            0xc
+#define HWIO_GCC_BLSP1_UART3_APPS_CFG_RCGR_MODE_BYPASS_FVAL                                                     0x0
+#define HWIO_GCC_BLSP1_UART3_APPS_CFG_RCGR_MODE_SWALLOW_FVAL                                                    0x1
+#define HWIO_GCC_BLSP1_UART3_APPS_CFG_RCGR_MODE_DUAL_EDGE_FVAL                                                  0x2
+#define HWIO_GCC_BLSP1_UART3_APPS_CFG_RCGR_MODE_SINGLE_EDGE_FVAL                                                0x3
+#define HWIO_GCC_BLSP1_UART3_APPS_CFG_RCGR_SRC_SEL_BMSK                                                       0x700
+#define HWIO_GCC_BLSP1_UART3_APPS_CFG_RCGR_SRC_SEL_SHFT                                                         0x8
+#define HWIO_GCC_BLSP1_UART3_APPS_CFG_RCGR_SRC_SEL_SRC0_FVAL                                                    0x0
+#define HWIO_GCC_BLSP1_UART3_APPS_CFG_RCGR_SRC_SEL_SRC1_FVAL                                                    0x1
+#define HWIO_GCC_BLSP1_UART3_APPS_CFG_RCGR_SRC_SEL_SRC2_FVAL                                                    0x2
+#define HWIO_GCC_BLSP1_UART3_APPS_CFG_RCGR_SRC_SEL_SRC3_FVAL                                                    0x3
+#define HWIO_GCC_BLSP1_UART3_APPS_CFG_RCGR_SRC_SEL_SRC4_FVAL                                                    0x4
+#define HWIO_GCC_BLSP1_UART3_APPS_CFG_RCGR_SRC_SEL_SRC5_FVAL                                                    0x5
+#define HWIO_GCC_BLSP1_UART3_APPS_CFG_RCGR_SRC_SEL_SRC6_FVAL                                                    0x6
+#define HWIO_GCC_BLSP1_UART3_APPS_CFG_RCGR_SRC_SEL_SRC7_FVAL                                                    0x7
+#define HWIO_GCC_BLSP1_UART3_APPS_CFG_RCGR_SRC_DIV_BMSK                                                        0x1f
+#define HWIO_GCC_BLSP1_UART3_APPS_CFG_RCGR_SRC_DIV_SHFT                                                         0x0
+#define HWIO_GCC_BLSP1_UART3_APPS_CFG_RCGR_SRC_DIV_BYPASS_FVAL                                                  0x0
+#define HWIO_GCC_BLSP1_UART3_APPS_CFG_RCGR_SRC_DIV_DIV1_FVAL                                                    0x1
+#define HWIO_GCC_BLSP1_UART3_APPS_CFG_RCGR_SRC_DIV_DIV1_5_FVAL                                                  0x2
+#define HWIO_GCC_BLSP1_UART3_APPS_CFG_RCGR_SRC_DIV_DIV2_FVAL                                                    0x3
+#define HWIO_GCC_BLSP1_UART3_APPS_CFG_RCGR_SRC_DIV_DIV2_5_FVAL                                                  0x4
+#define HWIO_GCC_BLSP1_UART3_APPS_CFG_RCGR_SRC_DIV_DIV3_FVAL                                                    0x5
+#define HWIO_GCC_BLSP1_UART3_APPS_CFG_RCGR_SRC_DIV_DIV3_5_FVAL                                                  0x6
+#define HWIO_GCC_BLSP1_UART3_APPS_CFG_RCGR_SRC_DIV_DIV4_FVAL                                                    0x7
+#define HWIO_GCC_BLSP1_UART3_APPS_CFG_RCGR_SRC_DIV_DIV4_5_FVAL                                                  0x8
+#define HWIO_GCC_BLSP1_UART3_APPS_CFG_RCGR_SRC_DIV_DIV5_FVAL                                                    0x9
+#define HWIO_GCC_BLSP1_UART3_APPS_CFG_RCGR_SRC_DIV_DIV5_5_FVAL                                                  0xa
+#define HWIO_GCC_BLSP1_UART3_APPS_CFG_RCGR_SRC_DIV_DIV6_FVAL                                                    0xb
+#define HWIO_GCC_BLSP1_UART3_APPS_CFG_RCGR_SRC_DIV_DIV6_5_FVAL                                                  0xc
+#define HWIO_GCC_BLSP1_UART3_APPS_CFG_RCGR_SRC_DIV_DIV7_FVAL                                                    0xd
+#define HWIO_GCC_BLSP1_UART3_APPS_CFG_RCGR_SRC_DIV_DIV7_5_FVAL                                                  0xe
+#define HWIO_GCC_BLSP1_UART3_APPS_CFG_RCGR_SRC_DIV_DIV8_FVAL                                                    0xf
+#define HWIO_GCC_BLSP1_UART3_APPS_CFG_RCGR_SRC_DIV_DIV8_5_FVAL                                                 0x10
+#define HWIO_GCC_BLSP1_UART3_APPS_CFG_RCGR_SRC_DIV_DIV9_FVAL                                                   0x11
+#define HWIO_GCC_BLSP1_UART3_APPS_CFG_RCGR_SRC_DIV_DIV9_5_FVAL                                                 0x12
+#define HWIO_GCC_BLSP1_UART3_APPS_CFG_RCGR_SRC_DIV_DIV10_FVAL                                                  0x13
+#define HWIO_GCC_BLSP1_UART3_APPS_CFG_RCGR_SRC_DIV_DIV10_5_FVAL                                                0x14
+#define HWIO_GCC_BLSP1_UART3_APPS_CFG_RCGR_SRC_DIV_DIV11_FVAL                                                  0x15
+#define HWIO_GCC_BLSP1_UART3_APPS_CFG_RCGR_SRC_DIV_DIV11_5_FVAL                                                0x16
+#define HWIO_GCC_BLSP1_UART3_APPS_CFG_RCGR_SRC_DIV_DIV12_FVAL                                                  0x17
+#define HWIO_GCC_BLSP1_UART3_APPS_CFG_RCGR_SRC_DIV_DIV12_5_FVAL                                                0x18
+#define HWIO_GCC_BLSP1_UART3_APPS_CFG_RCGR_SRC_DIV_DIV13_FVAL                                                  0x19
+#define HWIO_GCC_BLSP1_UART3_APPS_CFG_RCGR_SRC_DIV_DIV13_5_FVAL                                                0x1a
+#define HWIO_GCC_BLSP1_UART3_APPS_CFG_RCGR_SRC_DIV_DIV14_FVAL                                                  0x1b
+#define HWIO_GCC_BLSP1_UART3_APPS_CFG_RCGR_SRC_DIV_DIV14_5_FVAL                                                0x1c
+#define HWIO_GCC_BLSP1_UART3_APPS_CFG_RCGR_SRC_DIV_DIV15_FVAL                                                  0x1d
+#define HWIO_GCC_BLSP1_UART3_APPS_CFG_RCGR_SRC_DIV_DIV15_5_FVAL                                                0x1e
+#define HWIO_GCC_BLSP1_UART3_APPS_CFG_RCGR_SRC_DIV_DIV16_FVAL                                                  0x1f
+
+#define HWIO_GCC_BLSP1_UART3_APPS_M_ADDR                                                                 (GCC_CLK_CTL_REG_REG_BASE      + 0x00011014)
+#define HWIO_GCC_BLSP1_UART3_APPS_M_PHYS                                                                 (GCC_CLK_CTL_REG_REG_BASE_PHYS + 0x00011014)
+#define HWIO_GCC_BLSP1_UART3_APPS_M_OFFS                                                                 (GCC_CLK_CTL_REG_REG_BASE_OFFS + 0x00011014)
+#define HWIO_GCC_BLSP1_UART3_APPS_M_RMSK                                                                     0xffff
+#define HWIO_GCC_BLSP1_UART3_APPS_M_ATTR                                                                        0x3
+#define HWIO_GCC_BLSP1_UART3_APPS_M_IN          \
+        in_dword_masked(HWIO_GCC_BLSP1_UART3_APPS_M_ADDR, HWIO_GCC_BLSP1_UART3_APPS_M_RMSK)
+#define HWIO_GCC_BLSP1_UART3_APPS_M_INM(m)      \
+        in_dword_masked(HWIO_GCC_BLSP1_UART3_APPS_M_ADDR, m)
+#define HWIO_GCC_BLSP1_UART3_APPS_M_OUT(v)      \
+        out_dword(HWIO_GCC_BLSP1_UART3_APPS_M_ADDR,v)
+#define HWIO_GCC_BLSP1_UART3_APPS_M_OUTM(m,v) \
+        out_dword_masked_ns(HWIO_GCC_BLSP1_UART3_APPS_M_ADDR,m,v,HWIO_GCC_BLSP1_UART3_APPS_M_IN)
+#define HWIO_GCC_BLSP1_UART3_APPS_M_M_BMSK                                                                   0xffff
+#define HWIO_GCC_BLSP1_UART3_APPS_M_M_SHFT                                                                      0x0
+
+#define HWIO_GCC_BLSP1_UART3_APPS_N_ADDR                                                                 (GCC_CLK_CTL_REG_REG_BASE      + 0x00011018)
+#define HWIO_GCC_BLSP1_UART3_APPS_N_PHYS                                                                 (GCC_CLK_CTL_REG_REG_BASE_PHYS + 0x00011018)
+#define HWIO_GCC_BLSP1_UART3_APPS_N_OFFS                                                                 (GCC_CLK_CTL_REG_REG_BASE_OFFS + 0x00011018)
+#define HWIO_GCC_BLSP1_UART3_APPS_N_RMSK                                                                     0xffff
+#define HWIO_GCC_BLSP1_UART3_APPS_N_ATTR                                                                        0x3
+#define HWIO_GCC_BLSP1_UART3_APPS_N_IN          \
+        in_dword_masked(HWIO_GCC_BLSP1_UART3_APPS_N_ADDR, HWIO_GCC_BLSP1_UART3_APPS_N_RMSK)
+#define HWIO_GCC_BLSP1_UART3_APPS_N_INM(m)      \
+        in_dword_masked(HWIO_GCC_BLSP1_UART3_APPS_N_ADDR, m)
+#define HWIO_GCC_BLSP1_UART3_APPS_N_OUT(v)      \
+        out_dword(HWIO_GCC_BLSP1_UART3_APPS_N_ADDR,v)
+#define HWIO_GCC_BLSP1_UART3_APPS_N_OUTM(m,v) \
+        out_dword_masked_ns(HWIO_GCC_BLSP1_UART3_APPS_N_ADDR,m,v,HWIO_GCC_BLSP1_UART3_APPS_N_IN)
+#define HWIO_GCC_BLSP1_UART3_APPS_N_NOT_N_MINUS_M_BMSK                                                       0xffff
+#define HWIO_GCC_BLSP1_UART3_APPS_N_NOT_N_MINUS_M_SHFT                                                          0x0
+
+#define HWIO_GCC_BLSP1_UART3_APPS_D_ADDR                                                                 (GCC_CLK_CTL_REG_REG_BASE      + 0x0001101c)
+#define HWIO_GCC_BLSP1_UART3_APPS_D_PHYS                                                                 (GCC_CLK_CTL_REG_REG_BASE_PHYS + 0x0001101c)
+#define HWIO_GCC_BLSP1_UART3_APPS_D_OFFS                                                                 (GCC_CLK_CTL_REG_REG_BASE_OFFS + 0x0001101c)
+#define HWIO_GCC_BLSP1_UART3_APPS_D_RMSK                                                                     0xffff
+#define HWIO_GCC_BLSP1_UART3_APPS_D_ATTR                                                                        0x3
+#define HWIO_GCC_BLSP1_UART3_APPS_D_IN          \
+        in_dword_masked(HWIO_GCC_BLSP1_UART3_APPS_D_ADDR, HWIO_GCC_BLSP1_UART3_APPS_D_RMSK)
+#define HWIO_GCC_BLSP1_UART3_APPS_D_INM(m)      \
+        in_dword_masked(HWIO_GCC_BLSP1_UART3_APPS_D_ADDR, m)
+#define HWIO_GCC_BLSP1_UART3_APPS_D_OUT(v)      \
+        out_dword(HWIO_GCC_BLSP1_UART3_APPS_D_ADDR,v)
+#define HWIO_GCC_BLSP1_UART3_APPS_D_OUTM(m,v) \
+        out_dword_masked_ns(HWIO_GCC_BLSP1_UART3_APPS_D_ADDR,m,v,HWIO_GCC_BLSP1_UART3_APPS_D_IN)
+#define HWIO_GCC_BLSP1_UART3_APPS_D_NOT_2D_BMSK                                                              0xffff
+#define HWIO_GCC_BLSP1_UART3_APPS_D_NOT_2D_SHFT                                                                 0x0
+
+#define HWIO_GCC_BLSP1_QUP4_BCR_ADDR                                                                     (GCC_CLK_CTL_REG_REG_BASE      + 0x00012000)
+#define HWIO_GCC_BLSP1_QUP4_BCR_PHYS                                                                     (GCC_CLK_CTL_REG_REG_BASE_PHYS + 0x00012000)
+#define HWIO_GCC_BLSP1_QUP4_BCR_OFFS                                                                     (GCC_CLK_CTL_REG_REG_BASE_OFFS + 0x00012000)
+#define HWIO_GCC_BLSP1_QUP4_BCR_RMSK                                                                            0x1
+#define HWIO_GCC_BLSP1_QUP4_BCR_ATTR                                                                            0x3
+#define HWIO_GCC_BLSP1_QUP4_BCR_IN          \
+        in_dword_masked(HWIO_GCC_BLSP1_QUP4_BCR_ADDR, HWIO_GCC_BLSP1_QUP4_BCR_RMSK)
+#define HWIO_GCC_BLSP1_QUP4_BCR_INM(m)      \
+        in_dword_masked(HWIO_GCC_BLSP1_QUP4_BCR_ADDR, m)
+#define HWIO_GCC_BLSP1_QUP4_BCR_OUT(v)      \
+        out_dword(HWIO_GCC_BLSP1_QUP4_BCR_ADDR,v)
+#define HWIO_GCC_BLSP1_QUP4_BCR_OUTM(m,v) \
+        out_dword_masked_ns(HWIO_GCC_BLSP1_QUP4_BCR_ADDR,m,v,HWIO_GCC_BLSP1_QUP4_BCR_IN)
+#define HWIO_GCC_BLSP1_QUP4_BCR_BLK_ARES_BMSK                                                                   0x1
+#define HWIO_GCC_BLSP1_QUP4_BCR_BLK_ARES_SHFT                                                                   0x0
+#define HWIO_GCC_BLSP1_QUP4_BCR_BLK_ARES_DISABLE_FVAL                                                           0x0
+#define HWIO_GCC_BLSP1_QUP4_BCR_BLK_ARES_ENABLE_FVAL                                                            0x1
+
+#define HWIO_GCC_BLSP1_QUP4_SPI_APPS_CBCR_ADDR                                                           (GCC_CLK_CTL_REG_REG_BASE      + 0x00012004)
+#define HWIO_GCC_BLSP1_QUP4_SPI_APPS_CBCR_PHYS                                                           (GCC_CLK_CTL_REG_REG_BASE_PHYS + 0x00012004)
+#define HWIO_GCC_BLSP1_QUP4_SPI_APPS_CBCR_OFFS                                                           (GCC_CLK_CTL_REG_REG_BASE_OFFS + 0x00012004)
+#define HWIO_GCC_BLSP1_QUP4_SPI_APPS_CBCR_RMSK                                                           0x81c00005
+#define HWIO_GCC_BLSP1_QUP4_SPI_APPS_CBCR_ATTR                                                                  0x3
+#define HWIO_GCC_BLSP1_QUP4_SPI_APPS_CBCR_IN          \
+        in_dword_masked(HWIO_GCC_BLSP1_QUP4_SPI_APPS_CBCR_ADDR, HWIO_GCC_BLSP1_QUP4_SPI_APPS_CBCR_RMSK)
+#define HWIO_GCC_BLSP1_QUP4_SPI_APPS_CBCR_INM(m)      \
+        in_dword_masked(HWIO_GCC_BLSP1_QUP4_SPI_APPS_CBCR_ADDR, m)
+#define HWIO_GCC_BLSP1_QUP4_SPI_APPS_CBCR_OUT(v)      \
+        out_dword(HWIO_GCC_BLSP1_QUP4_SPI_APPS_CBCR_ADDR,v)
+#define HWIO_GCC_BLSP1_QUP4_SPI_APPS_CBCR_OUTM(m,v) \
+        out_dword_masked_ns(HWIO_GCC_BLSP1_QUP4_SPI_APPS_CBCR_ADDR,m,v,HWIO_GCC_BLSP1_QUP4_SPI_APPS_CBCR_IN)
+#define HWIO_GCC_BLSP1_QUP4_SPI_APPS_CBCR_CLK_OFF_BMSK                                                   0x80000000
+#define HWIO_GCC_BLSP1_QUP4_SPI_APPS_CBCR_CLK_OFF_SHFT                                                         0x1f
+#define HWIO_GCC_BLSP1_QUP4_SPI_APPS_CBCR_IGNORE_ALL_ARES_BMSK                                            0x1000000
+#define HWIO_GCC_BLSP1_QUP4_SPI_APPS_CBCR_IGNORE_ALL_ARES_SHFT                                                 0x18
+#define HWIO_GCC_BLSP1_QUP4_SPI_APPS_CBCR_IGNORE_ALL_CLK_DIS_BMSK                                          0x800000
+#define HWIO_GCC_BLSP1_QUP4_SPI_APPS_CBCR_IGNORE_ALL_CLK_DIS_SHFT                                              0x17
+#define HWIO_GCC_BLSP1_QUP4_SPI_APPS_CBCR_CLK_DIS_BMSK                                                     0x400000
+#define HWIO_GCC_BLSP1_QUP4_SPI_APPS_CBCR_CLK_DIS_SHFT                                                         0x16
+#define HWIO_GCC_BLSP1_QUP4_SPI_APPS_CBCR_CLK_ARES_BMSK                                                         0x4
+#define HWIO_GCC_BLSP1_QUP4_SPI_APPS_CBCR_CLK_ARES_SHFT                                                         0x2
+#define HWIO_GCC_BLSP1_QUP4_SPI_APPS_CBCR_CLK_ARES_NO_RESET_FVAL                                                0x0
+#define HWIO_GCC_BLSP1_QUP4_SPI_APPS_CBCR_CLK_ARES_RESET_FVAL                                                   0x1
+#define HWIO_GCC_BLSP1_QUP4_SPI_APPS_CBCR_CLK_ENABLE_BMSK                                                       0x1
+#define HWIO_GCC_BLSP1_QUP4_SPI_APPS_CBCR_CLK_ENABLE_SHFT                                                       0x0
+#define HWIO_GCC_BLSP1_QUP4_SPI_APPS_CBCR_CLK_ENABLE_DISABLE_FVAL                                               0x0
+#define HWIO_GCC_BLSP1_QUP4_SPI_APPS_CBCR_CLK_ENABLE_ENABLE_FVAL                                                0x1
+
+#define HWIO_GCC_BLSP1_QUP4_I2C_APPS_CBCR_ADDR                                                           (GCC_CLK_CTL_REG_REG_BASE      + 0x00012008)
+#define HWIO_GCC_BLSP1_QUP4_I2C_APPS_CBCR_PHYS                                                           (GCC_CLK_CTL_REG_REG_BASE_PHYS + 0x00012008)
+#define HWIO_GCC_BLSP1_QUP4_I2C_APPS_CBCR_OFFS                                                           (GCC_CLK_CTL_REG_REG_BASE_OFFS + 0x00012008)
+#define HWIO_GCC_BLSP1_QUP4_I2C_APPS_CBCR_RMSK                                                           0x81c00005
+#define HWIO_GCC_BLSP1_QUP4_I2C_APPS_CBCR_ATTR                                                                  0x3
+#define HWIO_GCC_BLSP1_QUP4_I2C_APPS_CBCR_IN          \
+        in_dword_masked(HWIO_GCC_BLSP1_QUP4_I2C_APPS_CBCR_ADDR, HWIO_GCC_BLSP1_QUP4_I2C_APPS_CBCR_RMSK)
+#define HWIO_GCC_BLSP1_QUP4_I2C_APPS_CBCR_INM(m)      \
+        in_dword_masked(HWIO_GCC_BLSP1_QUP4_I2C_APPS_CBCR_ADDR, m)
+#define HWIO_GCC_BLSP1_QUP4_I2C_APPS_CBCR_OUT(v)      \
+        out_dword(HWIO_GCC_BLSP1_QUP4_I2C_APPS_CBCR_ADDR,v)
+#define HWIO_GCC_BLSP1_QUP4_I2C_APPS_CBCR_OUTM(m,v) \
+        out_dword_masked_ns(HWIO_GCC_BLSP1_QUP4_I2C_APPS_CBCR_ADDR,m,v,HWIO_GCC_BLSP1_QUP4_I2C_APPS_CBCR_IN)
+#define HWIO_GCC_BLSP1_QUP4_I2C_APPS_CBCR_CLK_OFF_BMSK                                                   0x80000000
+#define HWIO_GCC_BLSP1_QUP4_I2C_APPS_CBCR_CLK_OFF_SHFT                                                         0x1f
+#define HWIO_GCC_BLSP1_QUP4_I2C_APPS_CBCR_IGNORE_ALL_ARES_BMSK                                            0x1000000
+#define HWIO_GCC_BLSP1_QUP4_I2C_APPS_CBCR_IGNORE_ALL_ARES_SHFT                                                 0x18
+#define HWIO_GCC_BLSP1_QUP4_I2C_APPS_CBCR_IGNORE_ALL_CLK_DIS_BMSK                                          0x800000
+#define HWIO_GCC_BLSP1_QUP4_I2C_APPS_CBCR_IGNORE_ALL_CLK_DIS_SHFT                                              0x17
+#define HWIO_GCC_BLSP1_QUP4_I2C_APPS_CBCR_CLK_DIS_BMSK                                                     0x400000
+#define HWIO_GCC_BLSP1_QUP4_I2C_APPS_CBCR_CLK_DIS_SHFT                                                         0x16
+#define HWIO_GCC_BLSP1_QUP4_I2C_APPS_CBCR_CLK_ARES_BMSK                                                         0x4
+#define HWIO_GCC_BLSP1_QUP4_I2C_APPS_CBCR_CLK_ARES_SHFT                                                         0x2
+#define HWIO_GCC_BLSP1_QUP4_I2C_APPS_CBCR_CLK_ARES_NO_RESET_FVAL                                                0x0
+#define HWIO_GCC_BLSP1_QUP4_I2C_APPS_CBCR_CLK_ARES_RESET_FVAL                                                   0x1
+#define HWIO_GCC_BLSP1_QUP4_I2C_APPS_CBCR_CLK_ENABLE_BMSK                                                       0x1
+#define HWIO_GCC_BLSP1_QUP4_I2C_APPS_CBCR_CLK_ENABLE_SHFT                                                       0x0
+#define HWIO_GCC_BLSP1_QUP4_I2C_APPS_CBCR_CLK_ENABLE_DISABLE_FVAL                                               0x0
+#define HWIO_GCC_BLSP1_QUP4_I2C_APPS_CBCR_CLK_ENABLE_ENABLE_FVAL                                                0x1
+
+#define HWIO_GCC_BLSP1_QUP4_SPI_APPS_CMD_RCGR_ADDR                                                       (GCC_CLK_CTL_REG_REG_BASE      + 0x0001200c)
+#define HWIO_GCC_BLSP1_QUP4_SPI_APPS_CMD_RCGR_PHYS                                                       (GCC_CLK_CTL_REG_REG_BASE_PHYS + 0x0001200c)
+#define HWIO_GCC_BLSP1_QUP4_SPI_APPS_CMD_RCGR_OFFS                                                       (GCC_CLK_CTL_REG_REG_BASE_OFFS + 0x0001200c)
+#define HWIO_GCC_BLSP1_QUP4_SPI_APPS_CMD_RCGR_RMSK                                                       0x800000f3
+#define HWIO_GCC_BLSP1_QUP4_SPI_APPS_CMD_RCGR_ATTR                                                              0x3
+#define HWIO_GCC_BLSP1_QUP4_SPI_APPS_CMD_RCGR_IN          \
+        in_dword_masked(HWIO_GCC_BLSP1_QUP4_SPI_APPS_CMD_RCGR_ADDR, HWIO_GCC_BLSP1_QUP4_SPI_APPS_CMD_RCGR_RMSK)
+#define HWIO_GCC_BLSP1_QUP4_SPI_APPS_CMD_RCGR_INM(m)      \
+        in_dword_masked(HWIO_GCC_BLSP1_QUP4_SPI_APPS_CMD_RCGR_ADDR, m)
+#define HWIO_GCC_BLSP1_QUP4_SPI_APPS_CMD_RCGR_OUT(v)      \
+        out_dword(HWIO_GCC_BLSP1_QUP4_SPI_APPS_CMD_RCGR_ADDR,v)
+#define HWIO_GCC_BLSP1_QUP4_SPI_APPS_CMD_RCGR_OUTM(m,v) \
+        out_dword_masked_ns(HWIO_GCC_BLSP1_QUP4_SPI_APPS_CMD_RCGR_ADDR,m,v,HWIO_GCC_BLSP1_QUP4_SPI_APPS_CMD_RCGR_IN)
+#define HWIO_GCC_BLSP1_QUP4_SPI_APPS_CMD_RCGR_ROOT_OFF_BMSK                                              0x80000000
+#define HWIO_GCC_BLSP1_QUP4_SPI_APPS_CMD_RCGR_ROOT_OFF_SHFT                                                    0x1f
+#define HWIO_GCC_BLSP1_QUP4_SPI_APPS_CMD_RCGR_DIRTY_D_BMSK                                                     0x80
+#define HWIO_GCC_BLSP1_QUP4_SPI_APPS_CMD_RCGR_DIRTY_D_SHFT                                                      0x7
+#define HWIO_GCC_BLSP1_QUP4_SPI_APPS_CMD_RCGR_DIRTY_N_BMSK                                                     0x40
+#define HWIO_GCC_BLSP1_QUP4_SPI_APPS_CMD_RCGR_DIRTY_N_SHFT                                                      0x6
+#define HWIO_GCC_BLSP1_QUP4_SPI_APPS_CMD_RCGR_DIRTY_M_BMSK                                                     0x20
+#define HWIO_GCC_BLSP1_QUP4_SPI_APPS_CMD_RCGR_DIRTY_M_SHFT                                                      0x5
+#define HWIO_GCC_BLSP1_QUP4_SPI_APPS_CMD_RCGR_DIRTY_CFG_RCGR_BMSK                                              0x10
+#define HWIO_GCC_BLSP1_QUP4_SPI_APPS_CMD_RCGR_DIRTY_CFG_RCGR_SHFT                                               0x4
+#define HWIO_GCC_BLSP1_QUP4_SPI_APPS_CMD_RCGR_ROOT_EN_BMSK                                                      0x2
+#define HWIO_GCC_BLSP1_QUP4_SPI_APPS_CMD_RCGR_ROOT_EN_SHFT                                                      0x1
+#define HWIO_GCC_BLSP1_QUP4_SPI_APPS_CMD_RCGR_ROOT_EN_DISABLE_FVAL                                              0x0
+#define HWIO_GCC_BLSP1_QUP4_SPI_APPS_CMD_RCGR_ROOT_EN_ENABLE_FVAL                                               0x1
+#define HWIO_GCC_BLSP1_QUP4_SPI_APPS_CMD_RCGR_UPDATE_BMSK                                                       0x1
+#define HWIO_GCC_BLSP1_QUP4_SPI_APPS_CMD_RCGR_UPDATE_SHFT                                                       0x0
+#define HWIO_GCC_BLSP1_QUP4_SPI_APPS_CMD_RCGR_UPDATE_DISABLE_FVAL                                               0x0
+#define HWIO_GCC_BLSP1_QUP4_SPI_APPS_CMD_RCGR_UPDATE_ENABLE_FVAL                                                0x1
+
+#define HWIO_GCC_BLSP1_QUP4_SPI_APPS_CFG_RCGR_ADDR                                                       (GCC_CLK_CTL_REG_REG_BASE      + 0x00012010)
+#define HWIO_GCC_BLSP1_QUP4_SPI_APPS_CFG_RCGR_PHYS                                                       (GCC_CLK_CTL_REG_REG_BASE_PHYS + 0x00012010)
+#define HWIO_GCC_BLSP1_QUP4_SPI_APPS_CFG_RCGR_OFFS                                                       (GCC_CLK_CTL_REG_REG_BASE_OFFS + 0x00012010)
+#define HWIO_GCC_BLSP1_QUP4_SPI_APPS_CFG_RCGR_RMSK                                                         0x10371f
+#define HWIO_GCC_BLSP1_QUP4_SPI_APPS_CFG_RCGR_ATTR                                                              0x3
+#define HWIO_GCC_BLSP1_QUP4_SPI_APPS_CFG_RCGR_IN          \
+        in_dword_masked(HWIO_GCC_BLSP1_QUP4_SPI_APPS_CFG_RCGR_ADDR, HWIO_GCC_BLSP1_QUP4_SPI_APPS_CFG_RCGR_RMSK)
+#define HWIO_GCC_BLSP1_QUP4_SPI_APPS_CFG_RCGR_INM(m)      \
+        in_dword_masked(HWIO_GCC_BLSP1_QUP4_SPI_APPS_CFG_RCGR_ADDR, m)
+#define HWIO_GCC_BLSP1_QUP4_SPI_APPS_CFG_RCGR_OUT(v)      \
+        out_dword(HWIO_GCC_BLSP1_QUP4_SPI_APPS_CFG_RCGR_ADDR,v)
+#define HWIO_GCC_BLSP1_QUP4_SPI_APPS_CFG_RCGR_OUTM(m,v) \
+        out_dword_masked_ns(HWIO_GCC_BLSP1_QUP4_SPI_APPS_CFG_RCGR_ADDR,m,v,HWIO_GCC_BLSP1_QUP4_SPI_APPS_CFG_RCGR_IN)
+#define HWIO_GCC_BLSP1_QUP4_SPI_APPS_CFG_RCGR_HW_CLK_CONTROL_BMSK                                          0x100000
+#define HWIO_GCC_BLSP1_QUP4_SPI_APPS_CFG_RCGR_HW_CLK_CONTROL_SHFT                                              0x14
+#define HWIO_GCC_BLSP1_QUP4_SPI_APPS_CFG_RCGR_HW_CLK_CONTROL_DISABLE_FVAL                                       0x0
+#define HWIO_GCC_BLSP1_QUP4_SPI_APPS_CFG_RCGR_HW_CLK_CONTROL_ENABLE_FVAL                                        0x1
+#define HWIO_GCC_BLSP1_QUP4_SPI_APPS_CFG_RCGR_MODE_BMSK                                                      0x3000
+#define HWIO_GCC_BLSP1_QUP4_SPI_APPS_CFG_RCGR_MODE_SHFT                                                         0xc
+#define HWIO_GCC_BLSP1_QUP4_SPI_APPS_CFG_RCGR_MODE_BYPASS_FVAL                                                  0x0
+#define HWIO_GCC_BLSP1_QUP4_SPI_APPS_CFG_RCGR_MODE_SWALLOW_FVAL                                                 0x1
+#define HWIO_GCC_BLSP1_QUP4_SPI_APPS_CFG_RCGR_MODE_DUAL_EDGE_FVAL                                               0x2
+#define HWIO_GCC_BLSP1_QUP4_SPI_APPS_CFG_RCGR_MODE_SINGLE_EDGE_FVAL                                             0x3
+#define HWIO_GCC_BLSP1_QUP4_SPI_APPS_CFG_RCGR_SRC_SEL_BMSK                                                    0x700
+#define HWIO_GCC_BLSP1_QUP4_SPI_APPS_CFG_RCGR_SRC_SEL_SHFT                                                      0x8
+#define HWIO_GCC_BLSP1_QUP4_SPI_APPS_CFG_RCGR_SRC_SEL_SRC0_FVAL                                                 0x0
+#define HWIO_GCC_BLSP1_QUP4_SPI_APPS_CFG_RCGR_SRC_SEL_SRC1_FVAL                                                 0x1
+#define HWIO_GCC_BLSP1_QUP4_SPI_APPS_CFG_RCGR_SRC_SEL_SRC2_FVAL                                                 0x2
+#define HWIO_GCC_BLSP1_QUP4_SPI_APPS_CFG_RCGR_SRC_SEL_SRC3_FVAL                                                 0x3
+#define HWIO_GCC_BLSP1_QUP4_SPI_APPS_CFG_RCGR_SRC_SEL_SRC4_FVAL                                                 0x4
+#define HWIO_GCC_BLSP1_QUP4_SPI_APPS_CFG_RCGR_SRC_SEL_SRC5_FVAL                                                 0x5
+#define HWIO_GCC_BLSP1_QUP4_SPI_APPS_CFG_RCGR_SRC_SEL_SRC6_FVAL                                                 0x6
+#define HWIO_GCC_BLSP1_QUP4_SPI_APPS_CFG_RCGR_SRC_SEL_SRC7_FVAL                                                 0x7
+#define HWIO_GCC_BLSP1_QUP4_SPI_APPS_CFG_RCGR_SRC_DIV_BMSK                                                     0x1f
+#define HWIO_GCC_BLSP1_QUP4_SPI_APPS_CFG_RCGR_SRC_DIV_SHFT                                                      0x0
+#define HWIO_GCC_BLSP1_QUP4_SPI_APPS_CFG_RCGR_SRC_DIV_BYPASS_FVAL                                               0x0
+#define HWIO_GCC_BLSP1_QUP4_SPI_APPS_CFG_RCGR_SRC_DIV_DIV1_FVAL                                                 0x1
+#define HWIO_GCC_BLSP1_QUP4_SPI_APPS_CFG_RCGR_SRC_DIV_DIV1_5_FVAL                                               0x2
+#define HWIO_GCC_BLSP1_QUP4_SPI_APPS_CFG_RCGR_SRC_DIV_DIV2_FVAL                                                 0x3
+#define HWIO_GCC_BLSP1_QUP4_SPI_APPS_CFG_RCGR_SRC_DIV_DIV2_5_FVAL                                               0x4
+#define HWIO_GCC_BLSP1_QUP4_SPI_APPS_CFG_RCGR_SRC_DIV_DIV3_FVAL                                                 0x5
+#define HWIO_GCC_BLSP1_QUP4_SPI_APPS_CFG_RCGR_SRC_DIV_DIV3_5_FVAL                                               0x6
+#define HWIO_GCC_BLSP1_QUP4_SPI_APPS_CFG_RCGR_SRC_DIV_DIV4_FVAL                                                 0x7
+#define HWIO_GCC_BLSP1_QUP4_SPI_APPS_CFG_RCGR_SRC_DIV_DIV4_5_FVAL                                               0x8
+#define HWIO_GCC_BLSP1_QUP4_SPI_APPS_CFG_RCGR_SRC_DIV_DIV5_FVAL                                                 0x9
+#define HWIO_GCC_BLSP1_QUP4_SPI_APPS_CFG_RCGR_SRC_DIV_DIV5_5_FVAL                                               0xa
+#define HWIO_GCC_BLSP1_QUP4_SPI_APPS_CFG_RCGR_SRC_DIV_DIV6_FVAL                                                 0xb
+#define HWIO_GCC_BLSP1_QUP4_SPI_APPS_CFG_RCGR_SRC_DIV_DIV6_5_FVAL                                               0xc
+#define HWIO_GCC_BLSP1_QUP4_SPI_APPS_CFG_RCGR_SRC_DIV_DIV7_FVAL                                                 0xd
+#define HWIO_GCC_BLSP1_QUP4_SPI_APPS_CFG_RCGR_SRC_DIV_DIV7_5_FVAL                                               0xe
+#define HWIO_GCC_BLSP1_QUP4_SPI_APPS_CFG_RCGR_SRC_DIV_DIV8_FVAL                                                 0xf
+#define HWIO_GCC_BLSP1_QUP4_SPI_APPS_CFG_RCGR_SRC_DIV_DIV8_5_FVAL                                              0x10
+#define HWIO_GCC_BLSP1_QUP4_SPI_APPS_CFG_RCGR_SRC_DIV_DIV9_FVAL                                                0x11
+#define HWIO_GCC_BLSP1_QUP4_SPI_APPS_CFG_RCGR_SRC_DIV_DIV9_5_FVAL                                              0x12
+#define HWIO_GCC_BLSP1_QUP4_SPI_APPS_CFG_RCGR_SRC_DIV_DIV10_FVAL                                               0x13
+#define HWIO_GCC_BLSP1_QUP4_SPI_APPS_CFG_RCGR_SRC_DIV_DIV10_5_FVAL                                             0x14
+#define HWIO_GCC_BLSP1_QUP4_SPI_APPS_CFG_RCGR_SRC_DIV_DIV11_FVAL                                               0x15
+#define HWIO_GCC_BLSP1_QUP4_SPI_APPS_CFG_RCGR_SRC_DIV_DIV11_5_FVAL                                             0x16
+#define HWIO_GCC_BLSP1_QUP4_SPI_APPS_CFG_RCGR_SRC_DIV_DIV12_FVAL                                               0x17
+#define HWIO_GCC_BLSP1_QUP4_SPI_APPS_CFG_RCGR_SRC_DIV_DIV12_5_FVAL                                             0x18
+#define HWIO_GCC_BLSP1_QUP4_SPI_APPS_CFG_RCGR_SRC_DIV_DIV13_FVAL                                               0x19
+#define HWIO_GCC_BLSP1_QUP4_SPI_APPS_CFG_RCGR_SRC_DIV_DIV13_5_FVAL                                             0x1a
+#define HWIO_GCC_BLSP1_QUP4_SPI_APPS_CFG_RCGR_SRC_DIV_DIV14_FVAL                                               0x1b
+#define HWIO_GCC_BLSP1_QUP4_SPI_APPS_CFG_RCGR_SRC_DIV_DIV14_5_FVAL                                             0x1c
+#define HWIO_GCC_BLSP1_QUP4_SPI_APPS_CFG_RCGR_SRC_DIV_DIV15_FVAL                                               0x1d
+#define HWIO_GCC_BLSP1_QUP4_SPI_APPS_CFG_RCGR_SRC_DIV_DIV15_5_FVAL                                             0x1e
+#define HWIO_GCC_BLSP1_QUP4_SPI_APPS_CFG_RCGR_SRC_DIV_DIV16_FVAL                                               0x1f
+
+#define HWIO_GCC_BLSP1_QUP4_SPI_APPS_M_ADDR                                                              (GCC_CLK_CTL_REG_REG_BASE      + 0x00012014)
+#define HWIO_GCC_BLSP1_QUP4_SPI_APPS_M_PHYS                                                              (GCC_CLK_CTL_REG_REG_BASE_PHYS + 0x00012014)
+#define HWIO_GCC_BLSP1_QUP4_SPI_APPS_M_OFFS                                                              (GCC_CLK_CTL_REG_REG_BASE_OFFS + 0x00012014)
+#define HWIO_GCC_BLSP1_QUP4_SPI_APPS_M_RMSK                                                                    0xff
+#define HWIO_GCC_BLSP1_QUP4_SPI_APPS_M_ATTR                                                                     0x3
+#define HWIO_GCC_BLSP1_QUP4_SPI_APPS_M_IN          \
+        in_dword_masked(HWIO_GCC_BLSP1_QUP4_SPI_APPS_M_ADDR, HWIO_GCC_BLSP1_QUP4_SPI_APPS_M_RMSK)
+#define HWIO_GCC_BLSP1_QUP4_SPI_APPS_M_INM(m)      \
+        in_dword_masked(HWIO_GCC_BLSP1_QUP4_SPI_APPS_M_ADDR, m)
+#define HWIO_GCC_BLSP1_QUP4_SPI_APPS_M_OUT(v)      \
+        out_dword(HWIO_GCC_BLSP1_QUP4_SPI_APPS_M_ADDR,v)
+#define HWIO_GCC_BLSP1_QUP4_SPI_APPS_M_OUTM(m,v) \
+        out_dword_masked_ns(HWIO_GCC_BLSP1_QUP4_SPI_APPS_M_ADDR,m,v,HWIO_GCC_BLSP1_QUP4_SPI_APPS_M_IN)
+#define HWIO_GCC_BLSP1_QUP4_SPI_APPS_M_M_BMSK                                                                  0xff
+#define HWIO_GCC_BLSP1_QUP4_SPI_APPS_M_M_SHFT                                                                   0x0
+
+#define HWIO_GCC_BLSP1_QUP4_SPI_APPS_N_ADDR                                                              (GCC_CLK_CTL_REG_REG_BASE      + 0x00012018)
+#define HWIO_GCC_BLSP1_QUP4_SPI_APPS_N_PHYS                                                              (GCC_CLK_CTL_REG_REG_BASE_PHYS + 0x00012018)
+#define HWIO_GCC_BLSP1_QUP4_SPI_APPS_N_OFFS                                                              (GCC_CLK_CTL_REG_REG_BASE_OFFS + 0x00012018)
+#define HWIO_GCC_BLSP1_QUP4_SPI_APPS_N_RMSK                                                                    0xff
+#define HWIO_GCC_BLSP1_QUP4_SPI_APPS_N_ATTR                                                                     0x3
+#define HWIO_GCC_BLSP1_QUP4_SPI_APPS_N_IN          \
+        in_dword_masked(HWIO_GCC_BLSP1_QUP4_SPI_APPS_N_ADDR, HWIO_GCC_BLSP1_QUP4_SPI_APPS_N_RMSK)
+#define HWIO_GCC_BLSP1_QUP4_SPI_APPS_N_INM(m)      \
+        in_dword_masked(HWIO_GCC_BLSP1_QUP4_SPI_APPS_N_ADDR, m)
+#define HWIO_GCC_BLSP1_QUP4_SPI_APPS_N_OUT(v)      \
+        out_dword(HWIO_GCC_BLSP1_QUP4_SPI_APPS_N_ADDR,v)
+#define HWIO_GCC_BLSP1_QUP4_SPI_APPS_N_OUTM(m,v) \
+        out_dword_masked_ns(HWIO_GCC_BLSP1_QUP4_SPI_APPS_N_ADDR,m,v,HWIO_GCC_BLSP1_QUP4_SPI_APPS_N_IN)
+#define HWIO_GCC_BLSP1_QUP4_SPI_APPS_N_NOT_N_MINUS_M_BMSK                                                      0xff
+#define HWIO_GCC_BLSP1_QUP4_SPI_APPS_N_NOT_N_MINUS_M_SHFT                                                       0x0
+
+#define HWIO_GCC_BLSP1_QUP4_SPI_APPS_D_ADDR                                                              (GCC_CLK_CTL_REG_REG_BASE      + 0x0001201c)
+#define HWIO_GCC_BLSP1_QUP4_SPI_APPS_D_PHYS                                                              (GCC_CLK_CTL_REG_REG_BASE_PHYS + 0x0001201c)
+#define HWIO_GCC_BLSP1_QUP4_SPI_APPS_D_OFFS                                                              (GCC_CLK_CTL_REG_REG_BASE_OFFS + 0x0001201c)
+#define HWIO_GCC_BLSP1_QUP4_SPI_APPS_D_RMSK                                                                    0xff
+#define HWIO_GCC_BLSP1_QUP4_SPI_APPS_D_ATTR                                                                     0x3
+#define HWIO_GCC_BLSP1_QUP4_SPI_APPS_D_IN          \
+        in_dword_masked(HWIO_GCC_BLSP1_QUP4_SPI_APPS_D_ADDR, HWIO_GCC_BLSP1_QUP4_SPI_APPS_D_RMSK)
+#define HWIO_GCC_BLSP1_QUP4_SPI_APPS_D_INM(m)      \
+        in_dword_masked(HWIO_GCC_BLSP1_QUP4_SPI_APPS_D_ADDR, m)
+#define HWIO_GCC_BLSP1_QUP4_SPI_APPS_D_OUT(v)      \
+        out_dword(HWIO_GCC_BLSP1_QUP4_SPI_APPS_D_ADDR,v)
+#define HWIO_GCC_BLSP1_QUP4_SPI_APPS_D_OUTM(m,v) \
+        out_dword_masked_ns(HWIO_GCC_BLSP1_QUP4_SPI_APPS_D_ADDR,m,v,HWIO_GCC_BLSP1_QUP4_SPI_APPS_D_IN)
+#define HWIO_GCC_BLSP1_QUP4_SPI_APPS_D_NOT_2D_BMSK                                                             0xff
+#define HWIO_GCC_BLSP1_QUP4_SPI_APPS_D_NOT_2D_SHFT                                                              0x0
+
+#define HWIO_GCC_BLSP1_QUP4_I2C_APPS_CMD_RCGR_ADDR                                                       (GCC_CLK_CTL_REG_REG_BASE      + 0x00012024)
+#define HWIO_GCC_BLSP1_QUP4_I2C_APPS_CMD_RCGR_PHYS                                                       (GCC_CLK_CTL_REG_REG_BASE_PHYS + 0x00012024)
+#define HWIO_GCC_BLSP1_QUP4_I2C_APPS_CMD_RCGR_OFFS                                                       (GCC_CLK_CTL_REG_REG_BASE_OFFS + 0x00012024)
+#define HWIO_GCC_BLSP1_QUP4_I2C_APPS_CMD_RCGR_RMSK                                                       0x800000f3
+#define HWIO_GCC_BLSP1_QUP4_I2C_APPS_CMD_RCGR_ATTR                                                              0x3
+#define HWIO_GCC_BLSP1_QUP4_I2C_APPS_CMD_RCGR_IN          \
+        in_dword_masked(HWIO_GCC_BLSP1_QUP4_I2C_APPS_CMD_RCGR_ADDR, HWIO_GCC_BLSP1_QUP4_I2C_APPS_CMD_RCGR_RMSK)
+#define HWIO_GCC_BLSP1_QUP4_I2C_APPS_CMD_RCGR_INM(m)      \
+        in_dword_masked(HWIO_GCC_BLSP1_QUP4_I2C_APPS_CMD_RCGR_ADDR, m)
+#define HWIO_GCC_BLSP1_QUP4_I2C_APPS_CMD_RCGR_OUT(v)      \
+        out_dword(HWIO_GCC_BLSP1_QUP4_I2C_APPS_CMD_RCGR_ADDR,v)
+#define HWIO_GCC_BLSP1_QUP4_I2C_APPS_CMD_RCGR_OUTM(m,v) \
+        out_dword_masked_ns(HWIO_GCC_BLSP1_QUP4_I2C_APPS_CMD_RCGR_ADDR,m,v,HWIO_GCC_BLSP1_QUP4_I2C_APPS_CMD_RCGR_IN)
+#define HWIO_GCC_BLSP1_QUP4_I2C_APPS_CMD_RCGR_ROOT_OFF_BMSK                                              0x80000000
+#define HWIO_GCC_BLSP1_QUP4_I2C_APPS_CMD_RCGR_ROOT_OFF_SHFT                                                    0x1f
+#define HWIO_GCC_BLSP1_QUP4_I2C_APPS_CMD_RCGR_DIRTY_D_BMSK                                                     0x80
+#define HWIO_GCC_BLSP1_QUP4_I2C_APPS_CMD_RCGR_DIRTY_D_SHFT                                                      0x7
+#define HWIO_GCC_BLSP1_QUP4_I2C_APPS_CMD_RCGR_DIRTY_N_BMSK                                                     0x40
+#define HWIO_GCC_BLSP1_QUP4_I2C_APPS_CMD_RCGR_DIRTY_N_SHFT                                                      0x6
+#define HWIO_GCC_BLSP1_QUP4_I2C_APPS_CMD_RCGR_DIRTY_M_BMSK                                                     0x20
+#define HWIO_GCC_BLSP1_QUP4_I2C_APPS_CMD_RCGR_DIRTY_M_SHFT                                                      0x5
+#define HWIO_GCC_BLSP1_QUP4_I2C_APPS_CMD_RCGR_DIRTY_CFG_RCGR_BMSK                                              0x10
+#define HWIO_GCC_BLSP1_QUP4_I2C_APPS_CMD_RCGR_DIRTY_CFG_RCGR_SHFT                                               0x4
+#define HWIO_GCC_BLSP1_QUP4_I2C_APPS_CMD_RCGR_ROOT_EN_BMSK                                                      0x2
+#define HWIO_GCC_BLSP1_QUP4_I2C_APPS_CMD_RCGR_ROOT_EN_SHFT                                                      0x1
+#define HWIO_GCC_BLSP1_QUP4_I2C_APPS_CMD_RCGR_ROOT_EN_DISABLE_FVAL                                              0x0
+#define HWIO_GCC_BLSP1_QUP4_I2C_APPS_CMD_RCGR_ROOT_EN_ENABLE_FVAL                                               0x1
+#define HWIO_GCC_BLSP1_QUP4_I2C_APPS_CMD_RCGR_UPDATE_BMSK                                                       0x1
+#define HWIO_GCC_BLSP1_QUP4_I2C_APPS_CMD_RCGR_UPDATE_SHFT                                                       0x0
+#define HWIO_GCC_BLSP1_QUP4_I2C_APPS_CMD_RCGR_UPDATE_DISABLE_FVAL                                               0x0
+#define HWIO_GCC_BLSP1_QUP4_I2C_APPS_CMD_RCGR_UPDATE_ENABLE_FVAL                                                0x1
+
+#define HWIO_GCC_BLSP1_QUP4_I2C_APPS_CFG_RCGR_ADDR                                                       (GCC_CLK_CTL_REG_REG_BASE      + 0x00012028)
+#define HWIO_GCC_BLSP1_QUP4_I2C_APPS_CFG_RCGR_PHYS                                                       (GCC_CLK_CTL_REG_REG_BASE_PHYS + 0x00012028)
+#define HWIO_GCC_BLSP1_QUP4_I2C_APPS_CFG_RCGR_OFFS                                                       (GCC_CLK_CTL_REG_REG_BASE_OFFS + 0x00012028)
+#define HWIO_GCC_BLSP1_QUP4_I2C_APPS_CFG_RCGR_RMSK                                                         0x10371f
+#define HWIO_GCC_BLSP1_QUP4_I2C_APPS_CFG_RCGR_ATTR                                                              0x3
+#define HWIO_GCC_BLSP1_QUP4_I2C_APPS_CFG_RCGR_IN          \
+        in_dword_masked(HWIO_GCC_BLSP1_QUP4_I2C_APPS_CFG_RCGR_ADDR, HWIO_GCC_BLSP1_QUP4_I2C_APPS_CFG_RCGR_RMSK)
+#define HWIO_GCC_BLSP1_QUP4_I2C_APPS_CFG_RCGR_INM(m)      \
+        in_dword_masked(HWIO_GCC_BLSP1_QUP4_I2C_APPS_CFG_RCGR_ADDR, m)
+#define HWIO_GCC_BLSP1_QUP4_I2C_APPS_CFG_RCGR_OUT(v)      \
+        out_dword(HWIO_GCC_BLSP1_QUP4_I2C_APPS_CFG_RCGR_ADDR,v)
+#define HWIO_GCC_BLSP1_QUP4_I2C_APPS_CFG_RCGR_OUTM(m,v) \
+        out_dword_masked_ns(HWIO_GCC_BLSP1_QUP4_I2C_APPS_CFG_RCGR_ADDR,m,v,HWIO_GCC_BLSP1_QUP4_I2C_APPS_CFG_RCGR_IN)
+#define HWIO_GCC_BLSP1_QUP4_I2C_APPS_CFG_RCGR_HW_CLK_CONTROL_BMSK                                          0x100000
+#define HWIO_GCC_BLSP1_QUP4_I2C_APPS_CFG_RCGR_HW_CLK_CONTROL_SHFT                                              0x14
+#define HWIO_GCC_BLSP1_QUP4_I2C_APPS_CFG_RCGR_HW_CLK_CONTROL_DISABLE_FVAL                                       0x0
+#define HWIO_GCC_BLSP1_QUP4_I2C_APPS_CFG_RCGR_HW_CLK_CONTROL_ENABLE_FVAL                                        0x1
+#define HWIO_GCC_BLSP1_QUP4_I2C_APPS_CFG_RCGR_MODE_BMSK                                                      0x3000
+#define HWIO_GCC_BLSP1_QUP4_I2C_APPS_CFG_RCGR_MODE_SHFT                                                         0xc
+#define HWIO_GCC_BLSP1_QUP4_I2C_APPS_CFG_RCGR_MODE_BYPASS_FVAL                                                  0x0
+#define HWIO_GCC_BLSP1_QUP4_I2C_APPS_CFG_RCGR_MODE_SWALLOW_FVAL                                                 0x1
+#define HWIO_GCC_BLSP1_QUP4_I2C_APPS_CFG_RCGR_MODE_DUAL_EDGE_FVAL                                               0x2
+#define HWIO_GCC_BLSP1_QUP4_I2C_APPS_CFG_RCGR_MODE_SINGLE_EDGE_FVAL                                             0x3
+#define HWIO_GCC_BLSP1_QUP4_I2C_APPS_CFG_RCGR_SRC_SEL_BMSK                                                    0x700
+#define HWIO_GCC_BLSP1_QUP4_I2C_APPS_CFG_RCGR_SRC_SEL_SHFT                                                      0x8
+#define HWIO_GCC_BLSP1_QUP4_I2C_APPS_CFG_RCGR_SRC_SEL_SRC0_FVAL                                                 0x0
+#define HWIO_GCC_BLSP1_QUP4_I2C_APPS_CFG_RCGR_SRC_SEL_SRC1_FVAL                                                 0x1
+#define HWIO_GCC_BLSP1_QUP4_I2C_APPS_CFG_RCGR_SRC_SEL_SRC2_FVAL                                                 0x2
+#define HWIO_GCC_BLSP1_QUP4_I2C_APPS_CFG_RCGR_SRC_SEL_SRC3_FVAL                                                 0x3
+#define HWIO_GCC_BLSP1_QUP4_I2C_APPS_CFG_RCGR_SRC_SEL_SRC4_FVAL                                                 0x4
+#define HWIO_GCC_BLSP1_QUP4_I2C_APPS_CFG_RCGR_SRC_SEL_SRC5_FVAL                                                 0x5
+#define HWIO_GCC_BLSP1_QUP4_I2C_APPS_CFG_RCGR_SRC_SEL_SRC6_FVAL                                                 0x6
+#define HWIO_GCC_BLSP1_QUP4_I2C_APPS_CFG_RCGR_SRC_SEL_SRC7_FVAL                                                 0x7
+#define HWIO_GCC_BLSP1_QUP4_I2C_APPS_CFG_RCGR_SRC_DIV_BMSK                                                     0x1f
+#define HWIO_GCC_BLSP1_QUP4_I2C_APPS_CFG_RCGR_SRC_DIV_SHFT                                                      0x0
+#define HWIO_GCC_BLSP1_QUP4_I2C_APPS_CFG_RCGR_SRC_DIV_BYPASS_FVAL                                               0x0
+#define HWIO_GCC_BLSP1_QUP4_I2C_APPS_CFG_RCGR_SRC_DIV_DIV1_FVAL                                                 0x1
+#define HWIO_GCC_BLSP1_QUP4_I2C_APPS_CFG_RCGR_SRC_DIV_DIV1_5_FVAL                                               0x2
+#define HWIO_GCC_BLSP1_QUP4_I2C_APPS_CFG_RCGR_SRC_DIV_DIV2_FVAL                                                 0x3
+#define HWIO_GCC_BLSP1_QUP4_I2C_APPS_CFG_RCGR_SRC_DIV_DIV2_5_FVAL                                               0x4
+#define HWIO_GCC_BLSP1_QUP4_I2C_APPS_CFG_RCGR_SRC_DIV_DIV3_FVAL                                                 0x5
+#define HWIO_GCC_BLSP1_QUP4_I2C_APPS_CFG_RCGR_SRC_DIV_DIV3_5_FVAL                                               0x6
+#define HWIO_GCC_BLSP1_QUP4_I2C_APPS_CFG_RCGR_SRC_DIV_DIV4_FVAL                                                 0x7
+#define HWIO_GCC_BLSP1_QUP4_I2C_APPS_CFG_RCGR_SRC_DIV_DIV4_5_FVAL                                               0x8
+#define HWIO_GCC_BLSP1_QUP4_I2C_APPS_CFG_RCGR_SRC_DIV_DIV5_FVAL                                                 0x9
+#define HWIO_GCC_BLSP1_QUP4_I2C_APPS_CFG_RCGR_SRC_DIV_DIV5_5_FVAL                                               0xa
+#define HWIO_GCC_BLSP1_QUP4_I2C_APPS_CFG_RCGR_SRC_DIV_DIV6_FVAL                                                 0xb
+#define HWIO_GCC_BLSP1_QUP4_I2C_APPS_CFG_RCGR_SRC_DIV_DIV6_5_FVAL                                               0xc
+#define HWIO_GCC_BLSP1_QUP4_I2C_APPS_CFG_RCGR_SRC_DIV_DIV7_FVAL                                                 0xd
+#define HWIO_GCC_BLSP1_QUP4_I2C_APPS_CFG_RCGR_SRC_DIV_DIV7_5_FVAL                                               0xe
+#define HWIO_GCC_BLSP1_QUP4_I2C_APPS_CFG_RCGR_SRC_DIV_DIV8_FVAL                                                 0xf
+#define HWIO_GCC_BLSP1_QUP4_I2C_APPS_CFG_RCGR_SRC_DIV_DIV8_5_FVAL                                              0x10
+#define HWIO_GCC_BLSP1_QUP4_I2C_APPS_CFG_RCGR_SRC_DIV_DIV9_FVAL                                                0x11
+#define HWIO_GCC_BLSP1_QUP4_I2C_APPS_CFG_RCGR_SRC_DIV_DIV9_5_FVAL                                              0x12
+#define HWIO_GCC_BLSP1_QUP4_I2C_APPS_CFG_RCGR_SRC_DIV_DIV10_FVAL                                               0x13
+#define HWIO_GCC_BLSP1_QUP4_I2C_APPS_CFG_RCGR_SRC_DIV_DIV10_5_FVAL                                             0x14
+#define HWIO_GCC_BLSP1_QUP4_I2C_APPS_CFG_RCGR_SRC_DIV_DIV11_FVAL                                               0x15
+#define HWIO_GCC_BLSP1_QUP4_I2C_APPS_CFG_RCGR_SRC_DIV_DIV11_5_FVAL                                             0x16
+#define HWIO_GCC_BLSP1_QUP4_I2C_APPS_CFG_RCGR_SRC_DIV_DIV12_FVAL                                               0x17
+#define HWIO_GCC_BLSP1_QUP4_I2C_APPS_CFG_RCGR_SRC_DIV_DIV12_5_FVAL                                             0x18
+#define HWIO_GCC_BLSP1_QUP4_I2C_APPS_CFG_RCGR_SRC_DIV_DIV13_FVAL                                               0x19
+#define HWIO_GCC_BLSP1_QUP4_I2C_APPS_CFG_RCGR_SRC_DIV_DIV13_5_FVAL                                             0x1a
+#define HWIO_GCC_BLSP1_QUP4_I2C_APPS_CFG_RCGR_SRC_DIV_DIV14_FVAL                                               0x1b
+#define HWIO_GCC_BLSP1_QUP4_I2C_APPS_CFG_RCGR_SRC_DIV_DIV14_5_FVAL                                             0x1c
+#define HWIO_GCC_BLSP1_QUP4_I2C_APPS_CFG_RCGR_SRC_DIV_DIV15_FVAL                                               0x1d
+#define HWIO_GCC_BLSP1_QUP4_I2C_APPS_CFG_RCGR_SRC_DIV_DIV15_5_FVAL                                             0x1e
+#define HWIO_GCC_BLSP1_QUP4_I2C_APPS_CFG_RCGR_SRC_DIV_DIV16_FVAL                                               0x1f
+
+#define HWIO_GCC_BLSP1_QUP4_I2C_APPS_M_ADDR                                                              (GCC_CLK_CTL_REG_REG_BASE      + 0x0001202c)
+#define HWIO_GCC_BLSP1_QUP4_I2C_APPS_M_PHYS                                                              (GCC_CLK_CTL_REG_REG_BASE_PHYS + 0x0001202c)
+#define HWIO_GCC_BLSP1_QUP4_I2C_APPS_M_OFFS                                                              (GCC_CLK_CTL_REG_REG_BASE_OFFS + 0x0001202c)
+#define HWIO_GCC_BLSP1_QUP4_I2C_APPS_M_RMSK                                                                    0xff
+#define HWIO_GCC_BLSP1_QUP4_I2C_APPS_M_ATTR                                                                     0x3
+#define HWIO_GCC_BLSP1_QUP4_I2C_APPS_M_IN          \
+        in_dword_masked(HWIO_GCC_BLSP1_QUP4_I2C_APPS_M_ADDR, HWIO_GCC_BLSP1_QUP4_I2C_APPS_M_RMSK)
+#define HWIO_GCC_BLSP1_QUP4_I2C_APPS_M_INM(m)      \
+        in_dword_masked(HWIO_GCC_BLSP1_QUP4_I2C_APPS_M_ADDR, m)
+#define HWIO_GCC_BLSP1_QUP4_I2C_APPS_M_OUT(v)      \
+        out_dword(HWIO_GCC_BLSP1_QUP4_I2C_APPS_M_ADDR,v)
+#define HWIO_GCC_BLSP1_QUP4_I2C_APPS_M_OUTM(m,v) \
+        out_dword_masked_ns(HWIO_GCC_BLSP1_QUP4_I2C_APPS_M_ADDR,m,v,HWIO_GCC_BLSP1_QUP4_I2C_APPS_M_IN)
+#define HWIO_GCC_BLSP1_QUP4_I2C_APPS_M_M_BMSK                                                                  0xff
+#define HWIO_GCC_BLSP1_QUP4_I2C_APPS_M_M_SHFT                                                                   0x0
+
+#define HWIO_GCC_BLSP1_QUP4_I2C_APPS_N_ADDR                                                              (GCC_CLK_CTL_REG_REG_BASE      + 0x00012030)
+#define HWIO_GCC_BLSP1_QUP4_I2C_APPS_N_PHYS                                                              (GCC_CLK_CTL_REG_REG_BASE_PHYS + 0x00012030)
+#define HWIO_GCC_BLSP1_QUP4_I2C_APPS_N_OFFS                                                              (GCC_CLK_CTL_REG_REG_BASE_OFFS + 0x00012030)
+#define HWIO_GCC_BLSP1_QUP4_I2C_APPS_N_RMSK                                                                    0xff
+#define HWIO_GCC_BLSP1_QUP4_I2C_APPS_N_ATTR                                                                     0x3
+#define HWIO_GCC_BLSP1_QUP4_I2C_APPS_N_IN          \
+        in_dword_masked(HWIO_GCC_BLSP1_QUP4_I2C_APPS_N_ADDR, HWIO_GCC_BLSP1_QUP4_I2C_APPS_N_RMSK)
+#define HWIO_GCC_BLSP1_QUP4_I2C_APPS_N_INM(m)      \
+        in_dword_masked(HWIO_GCC_BLSP1_QUP4_I2C_APPS_N_ADDR, m)
+#define HWIO_GCC_BLSP1_QUP4_I2C_APPS_N_OUT(v)      \
+        out_dword(HWIO_GCC_BLSP1_QUP4_I2C_APPS_N_ADDR,v)
+#define HWIO_GCC_BLSP1_QUP4_I2C_APPS_N_OUTM(m,v) \
+        out_dword_masked_ns(HWIO_GCC_BLSP1_QUP4_I2C_APPS_N_ADDR,m,v,HWIO_GCC_BLSP1_QUP4_I2C_APPS_N_IN)
+#define HWIO_GCC_BLSP1_QUP4_I2C_APPS_N_NOT_N_MINUS_M_BMSK                                                      0xff
+#define HWIO_GCC_BLSP1_QUP4_I2C_APPS_N_NOT_N_MINUS_M_SHFT                                                       0x0
+
+#define HWIO_GCC_BLSP1_QUP4_I2C_APPS_D_ADDR                                                              (GCC_CLK_CTL_REG_REG_BASE      + 0x00012034)
+#define HWIO_GCC_BLSP1_QUP4_I2C_APPS_D_PHYS                                                              (GCC_CLK_CTL_REG_REG_BASE_PHYS + 0x00012034)
+#define HWIO_GCC_BLSP1_QUP4_I2C_APPS_D_OFFS                                                              (GCC_CLK_CTL_REG_REG_BASE_OFFS + 0x00012034)
+#define HWIO_GCC_BLSP1_QUP4_I2C_APPS_D_RMSK                                                                    0xff
+#define HWIO_GCC_BLSP1_QUP4_I2C_APPS_D_ATTR                                                                     0x3
+#define HWIO_GCC_BLSP1_QUP4_I2C_APPS_D_IN          \
+        in_dword_masked(HWIO_GCC_BLSP1_QUP4_I2C_APPS_D_ADDR, HWIO_GCC_BLSP1_QUP4_I2C_APPS_D_RMSK)
+#define HWIO_GCC_BLSP1_QUP4_I2C_APPS_D_INM(m)      \
+        in_dword_masked(HWIO_GCC_BLSP1_QUP4_I2C_APPS_D_ADDR, m)
+#define HWIO_GCC_BLSP1_QUP4_I2C_APPS_D_OUT(v)      \
+        out_dword(HWIO_GCC_BLSP1_QUP4_I2C_APPS_D_ADDR,v)
+#define HWIO_GCC_BLSP1_QUP4_I2C_APPS_D_OUTM(m,v) \
+        out_dword_masked_ns(HWIO_GCC_BLSP1_QUP4_I2C_APPS_D_ADDR,m,v,HWIO_GCC_BLSP1_QUP4_I2C_APPS_D_IN)
+#define HWIO_GCC_BLSP1_QUP4_I2C_APPS_D_NOT_2D_BMSK                                                             0xff
+#define HWIO_GCC_BLSP1_QUP4_I2C_APPS_D_NOT_2D_SHFT                                                              0x0
+
+#define HWIO_GCC_BLSP1_UART4_BCR_ADDR                                                                    (GCC_CLK_CTL_REG_REG_BASE      + 0x00013000)
+#define HWIO_GCC_BLSP1_UART4_BCR_PHYS                                                                    (GCC_CLK_CTL_REG_REG_BASE_PHYS + 0x00013000)
+#define HWIO_GCC_BLSP1_UART4_BCR_OFFS                                                                    (GCC_CLK_CTL_REG_REG_BASE_OFFS + 0x00013000)
+#define HWIO_GCC_BLSP1_UART4_BCR_RMSK                                                                           0x1
+#define HWIO_GCC_BLSP1_UART4_BCR_ATTR                                                                           0x3
+#define HWIO_GCC_BLSP1_UART4_BCR_IN          \
+        in_dword_masked(HWIO_GCC_BLSP1_UART4_BCR_ADDR, HWIO_GCC_BLSP1_UART4_BCR_RMSK)
+#define HWIO_GCC_BLSP1_UART4_BCR_INM(m)      \
+        in_dword_masked(HWIO_GCC_BLSP1_UART4_BCR_ADDR, m)
+#define HWIO_GCC_BLSP1_UART4_BCR_OUT(v)      \
+        out_dword(HWIO_GCC_BLSP1_UART4_BCR_ADDR,v)
+#define HWIO_GCC_BLSP1_UART4_BCR_OUTM(m,v) \
+        out_dword_masked_ns(HWIO_GCC_BLSP1_UART4_BCR_ADDR,m,v,HWIO_GCC_BLSP1_UART4_BCR_IN)
+#define HWIO_GCC_BLSP1_UART4_BCR_BLK_ARES_BMSK                                                                  0x1
+#define HWIO_GCC_BLSP1_UART4_BCR_BLK_ARES_SHFT                                                                  0x0
+#define HWIO_GCC_BLSP1_UART4_BCR_BLK_ARES_DISABLE_FVAL                                                          0x0
+#define HWIO_GCC_BLSP1_UART4_BCR_BLK_ARES_ENABLE_FVAL                                                           0x1
+
+#define HWIO_GCC_BLSP1_UART4_APPS_CBCR_ADDR                                                              (GCC_CLK_CTL_REG_REG_BASE      + 0x00013004)
+#define HWIO_GCC_BLSP1_UART4_APPS_CBCR_PHYS                                                              (GCC_CLK_CTL_REG_REG_BASE_PHYS + 0x00013004)
+#define HWIO_GCC_BLSP1_UART4_APPS_CBCR_OFFS                                                              (GCC_CLK_CTL_REG_REG_BASE_OFFS + 0x00013004)
+#define HWIO_GCC_BLSP1_UART4_APPS_CBCR_RMSK                                                              0x81c00005
+#define HWIO_GCC_BLSP1_UART4_APPS_CBCR_ATTR                                                                     0x3
+#define HWIO_GCC_BLSP1_UART4_APPS_CBCR_IN          \
+        in_dword_masked(HWIO_GCC_BLSP1_UART4_APPS_CBCR_ADDR, HWIO_GCC_BLSP1_UART4_APPS_CBCR_RMSK)
+#define HWIO_GCC_BLSP1_UART4_APPS_CBCR_INM(m)      \
+        in_dword_masked(HWIO_GCC_BLSP1_UART4_APPS_CBCR_ADDR, m)
+#define HWIO_GCC_BLSP1_UART4_APPS_CBCR_OUT(v)      \
+        out_dword(HWIO_GCC_BLSP1_UART4_APPS_CBCR_ADDR,v)
+#define HWIO_GCC_BLSP1_UART4_APPS_CBCR_OUTM(m,v) \
+        out_dword_masked_ns(HWIO_GCC_BLSP1_UART4_APPS_CBCR_ADDR,m,v,HWIO_GCC_BLSP1_UART4_APPS_CBCR_IN)
+#define HWIO_GCC_BLSP1_UART4_APPS_CBCR_CLK_OFF_BMSK                                                      0x80000000
+#define HWIO_GCC_BLSP1_UART4_APPS_CBCR_CLK_OFF_SHFT                                                            0x1f
+#define HWIO_GCC_BLSP1_UART4_APPS_CBCR_IGNORE_ALL_ARES_BMSK                                               0x1000000
+#define HWIO_GCC_BLSP1_UART4_APPS_CBCR_IGNORE_ALL_ARES_SHFT                                                    0x18
+#define HWIO_GCC_BLSP1_UART4_APPS_CBCR_IGNORE_ALL_CLK_DIS_BMSK                                             0x800000
+#define HWIO_GCC_BLSP1_UART4_APPS_CBCR_IGNORE_ALL_CLK_DIS_SHFT                                                 0x17
+#define HWIO_GCC_BLSP1_UART4_APPS_CBCR_CLK_DIS_BMSK                                                        0x400000
+#define HWIO_GCC_BLSP1_UART4_APPS_CBCR_CLK_DIS_SHFT                                                            0x16
+#define HWIO_GCC_BLSP1_UART4_APPS_CBCR_CLK_ARES_BMSK                                                            0x4
+#define HWIO_GCC_BLSP1_UART4_APPS_CBCR_CLK_ARES_SHFT                                                            0x2
+#define HWIO_GCC_BLSP1_UART4_APPS_CBCR_CLK_ARES_NO_RESET_FVAL                                                   0x0
+#define HWIO_GCC_BLSP1_UART4_APPS_CBCR_CLK_ARES_RESET_FVAL                                                      0x1
+#define HWIO_GCC_BLSP1_UART4_APPS_CBCR_CLK_ENABLE_BMSK                                                          0x1
+#define HWIO_GCC_BLSP1_UART4_APPS_CBCR_CLK_ENABLE_SHFT                                                          0x0
+#define HWIO_GCC_BLSP1_UART4_APPS_CBCR_CLK_ENABLE_DISABLE_FVAL                                                  0x0
+#define HWIO_GCC_BLSP1_UART4_APPS_CBCR_CLK_ENABLE_ENABLE_FVAL                                                   0x1
+
+#define HWIO_GCC_BLSP1_UART4_SIM_CBCR_ADDR                                                               (GCC_CLK_CTL_REG_REG_BASE      + 0x00013008)
+#define HWIO_GCC_BLSP1_UART4_SIM_CBCR_PHYS                                                               (GCC_CLK_CTL_REG_REG_BASE_PHYS + 0x00013008)
+#define HWIO_GCC_BLSP1_UART4_SIM_CBCR_OFFS                                                               (GCC_CLK_CTL_REG_REG_BASE_OFFS + 0x00013008)
+#define HWIO_GCC_BLSP1_UART4_SIM_CBCR_RMSK                                                               0x81c00005
+#define HWIO_GCC_BLSP1_UART4_SIM_CBCR_ATTR                                                                      0x3
+#define HWIO_GCC_BLSP1_UART4_SIM_CBCR_IN          \
+        in_dword_masked(HWIO_GCC_BLSP1_UART4_SIM_CBCR_ADDR, HWIO_GCC_BLSP1_UART4_SIM_CBCR_RMSK)
+#define HWIO_GCC_BLSP1_UART4_SIM_CBCR_INM(m)      \
+        in_dword_masked(HWIO_GCC_BLSP1_UART4_SIM_CBCR_ADDR, m)
+#define HWIO_GCC_BLSP1_UART4_SIM_CBCR_OUT(v)      \
+        out_dword(HWIO_GCC_BLSP1_UART4_SIM_CBCR_ADDR,v)
+#define HWIO_GCC_BLSP1_UART4_SIM_CBCR_OUTM(m,v) \
+        out_dword_masked_ns(HWIO_GCC_BLSP1_UART4_SIM_CBCR_ADDR,m,v,HWIO_GCC_BLSP1_UART4_SIM_CBCR_IN)
+#define HWIO_GCC_BLSP1_UART4_SIM_CBCR_CLK_OFF_BMSK                                                       0x80000000
+#define HWIO_GCC_BLSP1_UART4_SIM_CBCR_CLK_OFF_SHFT                                                             0x1f
+#define HWIO_GCC_BLSP1_UART4_SIM_CBCR_IGNORE_ALL_ARES_BMSK                                                0x1000000
+#define HWIO_GCC_BLSP1_UART4_SIM_CBCR_IGNORE_ALL_ARES_SHFT                                                     0x18
+#define HWIO_GCC_BLSP1_UART4_SIM_CBCR_IGNORE_ALL_CLK_DIS_BMSK                                              0x800000
+#define HWIO_GCC_BLSP1_UART4_SIM_CBCR_IGNORE_ALL_CLK_DIS_SHFT                                                  0x17
+#define HWIO_GCC_BLSP1_UART4_SIM_CBCR_CLK_DIS_BMSK                                                         0x400000
+#define HWIO_GCC_BLSP1_UART4_SIM_CBCR_CLK_DIS_SHFT                                                             0x16
+#define HWIO_GCC_BLSP1_UART4_SIM_CBCR_CLK_ARES_BMSK                                                             0x4
+#define HWIO_GCC_BLSP1_UART4_SIM_CBCR_CLK_ARES_SHFT                                                             0x2
+#define HWIO_GCC_BLSP1_UART4_SIM_CBCR_CLK_ARES_NO_RESET_FVAL                                                    0x0
+#define HWIO_GCC_BLSP1_UART4_SIM_CBCR_CLK_ARES_RESET_FVAL                                                       0x1
+#define HWIO_GCC_BLSP1_UART4_SIM_CBCR_CLK_ENABLE_BMSK                                                           0x1
+#define HWIO_GCC_BLSP1_UART4_SIM_CBCR_CLK_ENABLE_SHFT                                                           0x0
+#define HWIO_GCC_BLSP1_UART4_SIM_CBCR_CLK_ENABLE_DISABLE_FVAL                                                   0x0
+#define HWIO_GCC_BLSP1_UART4_SIM_CBCR_CLK_ENABLE_ENABLE_FVAL                                                    0x1
+
+#define HWIO_GCC_BLSP1_UART4_APPS_CMD_RCGR_ADDR                                                          (GCC_CLK_CTL_REG_REG_BASE      + 0x0001300c)
+#define HWIO_GCC_BLSP1_UART4_APPS_CMD_RCGR_PHYS                                                          (GCC_CLK_CTL_REG_REG_BASE_PHYS + 0x0001300c)
+#define HWIO_GCC_BLSP1_UART4_APPS_CMD_RCGR_OFFS                                                          (GCC_CLK_CTL_REG_REG_BASE_OFFS + 0x0001300c)
+#define HWIO_GCC_BLSP1_UART4_APPS_CMD_RCGR_RMSK                                                          0x800000f3
+#define HWIO_GCC_BLSP1_UART4_APPS_CMD_RCGR_ATTR                                                                 0x3
+#define HWIO_GCC_BLSP1_UART4_APPS_CMD_RCGR_IN          \
+        in_dword_masked(HWIO_GCC_BLSP1_UART4_APPS_CMD_RCGR_ADDR, HWIO_GCC_BLSP1_UART4_APPS_CMD_RCGR_RMSK)
+#define HWIO_GCC_BLSP1_UART4_APPS_CMD_RCGR_INM(m)      \
+        in_dword_masked(HWIO_GCC_BLSP1_UART4_APPS_CMD_RCGR_ADDR, m)
+#define HWIO_GCC_BLSP1_UART4_APPS_CMD_RCGR_OUT(v)      \
+        out_dword(HWIO_GCC_BLSP1_UART4_APPS_CMD_RCGR_ADDR,v)
+#define HWIO_GCC_BLSP1_UART4_APPS_CMD_RCGR_OUTM(m,v) \
+        out_dword_masked_ns(HWIO_GCC_BLSP1_UART4_APPS_CMD_RCGR_ADDR,m,v,HWIO_GCC_BLSP1_UART4_APPS_CMD_RCGR_IN)
+#define HWIO_GCC_BLSP1_UART4_APPS_CMD_RCGR_ROOT_OFF_BMSK                                                 0x80000000
+#define HWIO_GCC_BLSP1_UART4_APPS_CMD_RCGR_ROOT_OFF_SHFT                                                       0x1f
+#define HWIO_GCC_BLSP1_UART4_APPS_CMD_RCGR_DIRTY_D_BMSK                                                        0x80
+#define HWIO_GCC_BLSP1_UART4_APPS_CMD_RCGR_DIRTY_D_SHFT                                                         0x7
+#define HWIO_GCC_BLSP1_UART4_APPS_CMD_RCGR_DIRTY_N_BMSK                                                        0x40
+#define HWIO_GCC_BLSP1_UART4_APPS_CMD_RCGR_DIRTY_N_SHFT                                                         0x6
+#define HWIO_GCC_BLSP1_UART4_APPS_CMD_RCGR_DIRTY_M_BMSK                                                        0x20
+#define HWIO_GCC_BLSP1_UART4_APPS_CMD_RCGR_DIRTY_M_SHFT                                                         0x5
+#define HWIO_GCC_BLSP1_UART4_APPS_CMD_RCGR_DIRTY_CFG_RCGR_BMSK                                                 0x10
+#define HWIO_GCC_BLSP1_UART4_APPS_CMD_RCGR_DIRTY_CFG_RCGR_SHFT                                                  0x4
+#define HWIO_GCC_BLSP1_UART4_APPS_CMD_RCGR_ROOT_EN_BMSK                                                         0x2
+#define HWIO_GCC_BLSP1_UART4_APPS_CMD_RCGR_ROOT_EN_SHFT                                                         0x1
+#define HWIO_GCC_BLSP1_UART4_APPS_CMD_RCGR_ROOT_EN_DISABLE_FVAL                                                 0x0
+#define HWIO_GCC_BLSP1_UART4_APPS_CMD_RCGR_ROOT_EN_ENABLE_FVAL                                                  0x1
+#define HWIO_GCC_BLSP1_UART4_APPS_CMD_RCGR_UPDATE_BMSK                                                          0x1
+#define HWIO_GCC_BLSP1_UART4_APPS_CMD_RCGR_UPDATE_SHFT                                                          0x0
+#define HWIO_GCC_BLSP1_UART4_APPS_CMD_RCGR_UPDATE_DISABLE_FVAL                                                  0x0
+#define HWIO_GCC_BLSP1_UART4_APPS_CMD_RCGR_UPDATE_ENABLE_FVAL                                                   0x1
+
+#define HWIO_GCC_BLSP1_UART4_APPS_CFG_RCGR_ADDR                                                          (GCC_CLK_CTL_REG_REG_BASE      + 0x00013010)
+#define HWIO_GCC_BLSP1_UART4_APPS_CFG_RCGR_PHYS                                                          (GCC_CLK_CTL_REG_REG_BASE_PHYS + 0x00013010)
+#define HWIO_GCC_BLSP1_UART4_APPS_CFG_RCGR_OFFS                                                          (GCC_CLK_CTL_REG_REG_BASE_OFFS + 0x00013010)
+#define HWIO_GCC_BLSP1_UART4_APPS_CFG_RCGR_RMSK                                                            0x10371f
+#define HWIO_GCC_BLSP1_UART4_APPS_CFG_RCGR_ATTR                                                                 0x3
+#define HWIO_GCC_BLSP1_UART4_APPS_CFG_RCGR_IN          \
+        in_dword_masked(HWIO_GCC_BLSP1_UART4_APPS_CFG_RCGR_ADDR, HWIO_GCC_BLSP1_UART4_APPS_CFG_RCGR_RMSK)
+#define HWIO_GCC_BLSP1_UART4_APPS_CFG_RCGR_INM(m)      \
+        in_dword_masked(HWIO_GCC_BLSP1_UART4_APPS_CFG_RCGR_ADDR, m)
+#define HWIO_GCC_BLSP1_UART4_APPS_CFG_RCGR_OUT(v)      \
+        out_dword(HWIO_GCC_BLSP1_UART4_APPS_CFG_RCGR_ADDR,v)
+#define HWIO_GCC_BLSP1_UART4_APPS_CFG_RCGR_OUTM(m,v) \
+        out_dword_masked_ns(HWIO_GCC_BLSP1_UART4_APPS_CFG_RCGR_ADDR,m,v,HWIO_GCC_BLSP1_UART4_APPS_CFG_RCGR_IN)
+#define HWIO_GCC_BLSP1_UART4_APPS_CFG_RCGR_HW_CLK_CONTROL_BMSK                                             0x100000
+#define HWIO_GCC_BLSP1_UART4_APPS_CFG_RCGR_HW_CLK_CONTROL_SHFT                                                 0x14
+#define HWIO_GCC_BLSP1_UART4_APPS_CFG_RCGR_HW_CLK_CONTROL_DISABLE_FVAL                                          0x0
+#define HWIO_GCC_BLSP1_UART4_APPS_CFG_RCGR_HW_CLK_CONTROL_ENABLE_FVAL                                           0x1
+#define HWIO_GCC_BLSP1_UART4_APPS_CFG_RCGR_MODE_BMSK                                                         0x3000
+#define HWIO_GCC_BLSP1_UART4_APPS_CFG_RCGR_MODE_SHFT                                                            0xc
+#define HWIO_GCC_BLSP1_UART4_APPS_CFG_RCGR_MODE_BYPASS_FVAL                                                     0x0
+#define HWIO_GCC_BLSP1_UART4_APPS_CFG_RCGR_MODE_SWALLOW_FVAL                                                    0x1
+#define HWIO_GCC_BLSP1_UART4_APPS_CFG_RCGR_MODE_DUAL_EDGE_FVAL                                                  0x2
+#define HWIO_GCC_BLSP1_UART4_APPS_CFG_RCGR_MODE_SINGLE_EDGE_FVAL                                                0x3
+#define HWIO_GCC_BLSP1_UART4_APPS_CFG_RCGR_SRC_SEL_BMSK                                                       0x700
+#define HWIO_GCC_BLSP1_UART4_APPS_CFG_RCGR_SRC_SEL_SHFT                                                         0x8
+#define HWIO_GCC_BLSP1_UART4_APPS_CFG_RCGR_SRC_SEL_SRC0_FVAL                                                    0x0
+#define HWIO_GCC_BLSP1_UART4_APPS_CFG_RCGR_SRC_SEL_SRC1_FVAL                                                    0x1
+#define HWIO_GCC_BLSP1_UART4_APPS_CFG_RCGR_SRC_SEL_SRC2_FVAL                                                    0x2
+#define HWIO_GCC_BLSP1_UART4_APPS_CFG_RCGR_SRC_SEL_SRC3_FVAL                                                    0x3
+#define HWIO_GCC_BLSP1_UART4_APPS_CFG_RCGR_SRC_SEL_SRC4_FVAL                                                    0x4
+#define HWIO_GCC_BLSP1_UART4_APPS_CFG_RCGR_SRC_SEL_SRC5_FVAL                                                    0x5
+#define HWIO_GCC_BLSP1_UART4_APPS_CFG_RCGR_SRC_SEL_SRC6_FVAL                                                    0x6
+#define HWIO_GCC_BLSP1_UART4_APPS_CFG_RCGR_SRC_SEL_SRC7_FVAL                                                    0x7
+#define HWIO_GCC_BLSP1_UART4_APPS_CFG_RCGR_SRC_DIV_BMSK                                                        0x1f
+#define HWIO_GCC_BLSP1_UART4_APPS_CFG_RCGR_SRC_DIV_SHFT                                                         0x0
+#define HWIO_GCC_BLSP1_UART4_APPS_CFG_RCGR_SRC_DIV_BYPASS_FVAL                                                  0x0
+#define HWIO_GCC_BLSP1_UART4_APPS_CFG_RCGR_SRC_DIV_DIV1_FVAL                                                    0x1
+#define HWIO_GCC_BLSP1_UART4_APPS_CFG_RCGR_SRC_DIV_DIV1_5_FVAL                                                  0x2
+#define HWIO_GCC_BLSP1_UART4_APPS_CFG_RCGR_SRC_DIV_DIV2_FVAL                                                    0x3
+#define HWIO_GCC_BLSP1_UART4_APPS_CFG_RCGR_SRC_DIV_DIV2_5_FVAL                                                  0x4
+#define HWIO_GCC_BLSP1_UART4_APPS_CFG_RCGR_SRC_DIV_DIV3_FVAL                                                    0x5
+#define HWIO_GCC_BLSP1_UART4_APPS_CFG_RCGR_SRC_DIV_DIV3_5_FVAL                                                  0x6
+#define HWIO_GCC_BLSP1_UART4_APPS_CFG_RCGR_SRC_DIV_DIV4_FVAL                                                    0x7
+#define HWIO_GCC_BLSP1_UART4_APPS_CFG_RCGR_SRC_DIV_DIV4_5_FVAL                                                  0x8
+#define HWIO_GCC_BLSP1_UART4_APPS_CFG_RCGR_SRC_DIV_DIV5_FVAL                                                    0x9
+#define HWIO_GCC_BLSP1_UART4_APPS_CFG_RCGR_SRC_DIV_DIV5_5_FVAL                                                  0xa
+#define HWIO_GCC_BLSP1_UART4_APPS_CFG_RCGR_SRC_DIV_DIV6_FVAL                                                    0xb
+#define HWIO_GCC_BLSP1_UART4_APPS_CFG_RCGR_SRC_DIV_DIV6_5_FVAL                                                  0xc
+#define HWIO_GCC_BLSP1_UART4_APPS_CFG_RCGR_SRC_DIV_DIV7_FVAL                                                    0xd
+#define HWIO_GCC_BLSP1_UART4_APPS_CFG_RCGR_SRC_DIV_DIV7_5_FVAL                                                  0xe
+#define HWIO_GCC_BLSP1_UART4_APPS_CFG_RCGR_SRC_DIV_DIV8_FVAL                                                    0xf
+#define HWIO_GCC_BLSP1_UART4_APPS_CFG_RCGR_SRC_DIV_DIV8_5_FVAL                                                 0x10
+#define HWIO_GCC_BLSP1_UART4_APPS_CFG_RCGR_SRC_DIV_DIV9_FVAL                                                   0x11
+#define HWIO_GCC_BLSP1_UART4_APPS_CFG_RCGR_SRC_DIV_DIV9_5_FVAL                                                 0x12
+#define HWIO_GCC_BLSP1_UART4_APPS_CFG_RCGR_SRC_DIV_DIV10_FVAL                                                  0x13
+#define HWIO_GCC_BLSP1_UART4_APPS_CFG_RCGR_SRC_DIV_DIV10_5_FVAL                                                0x14
+#define HWIO_GCC_BLSP1_UART4_APPS_CFG_RCGR_SRC_DIV_DIV11_FVAL                                                  0x15
+#define HWIO_GCC_BLSP1_UART4_APPS_CFG_RCGR_SRC_DIV_DIV11_5_FVAL                                                0x16
+#define HWIO_GCC_BLSP1_UART4_APPS_CFG_RCGR_SRC_DIV_DIV12_FVAL                                                  0x17
+#define HWIO_GCC_BLSP1_UART4_APPS_CFG_RCGR_SRC_DIV_DIV12_5_FVAL                                                0x18
+#define HWIO_GCC_BLSP1_UART4_APPS_CFG_RCGR_SRC_DIV_DIV13_FVAL                                                  0x19
+#define HWIO_GCC_BLSP1_UART4_APPS_CFG_RCGR_SRC_DIV_DIV13_5_FVAL                                                0x1a
+#define HWIO_GCC_BLSP1_UART4_APPS_CFG_RCGR_SRC_DIV_DIV14_FVAL                                                  0x1b
+#define HWIO_GCC_BLSP1_UART4_APPS_CFG_RCGR_SRC_DIV_DIV14_5_FVAL                                                0x1c
+#define HWIO_GCC_BLSP1_UART4_APPS_CFG_RCGR_SRC_DIV_DIV15_FVAL                                                  0x1d
+#define HWIO_GCC_BLSP1_UART4_APPS_CFG_RCGR_SRC_DIV_DIV15_5_FVAL                                                0x1e
+#define HWIO_GCC_BLSP1_UART4_APPS_CFG_RCGR_SRC_DIV_DIV16_FVAL                                                  0x1f
+
+#define HWIO_GCC_BLSP1_UART4_APPS_M_ADDR                                                                 (GCC_CLK_CTL_REG_REG_BASE      + 0x00013014)
+#define HWIO_GCC_BLSP1_UART4_APPS_M_PHYS                                                                 (GCC_CLK_CTL_REG_REG_BASE_PHYS + 0x00013014)
+#define HWIO_GCC_BLSP1_UART4_APPS_M_OFFS                                                                 (GCC_CLK_CTL_REG_REG_BASE_OFFS + 0x00013014)
+#define HWIO_GCC_BLSP1_UART4_APPS_M_RMSK                                                                     0xffff
+#define HWIO_GCC_BLSP1_UART4_APPS_M_ATTR                                                                        0x3
+#define HWIO_GCC_BLSP1_UART4_APPS_M_IN          \
+        in_dword_masked(HWIO_GCC_BLSP1_UART4_APPS_M_ADDR, HWIO_GCC_BLSP1_UART4_APPS_M_RMSK)
+#define HWIO_GCC_BLSP1_UART4_APPS_M_INM(m)      \
+        in_dword_masked(HWIO_GCC_BLSP1_UART4_APPS_M_ADDR, m)
+#define HWIO_GCC_BLSP1_UART4_APPS_M_OUT(v)      \
+        out_dword(HWIO_GCC_BLSP1_UART4_APPS_M_ADDR,v)
+#define HWIO_GCC_BLSP1_UART4_APPS_M_OUTM(m,v) \
+        out_dword_masked_ns(HWIO_GCC_BLSP1_UART4_APPS_M_ADDR,m,v,HWIO_GCC_BLSP1_UART4_APPS_M_IN)
+#define HWIO_GCC_BLSP1_UART4_APPS_M_M_BMSK                                                                   0xffff
+#define HWIO_GCC_BLSP1_UART4_APPS_M_M_SHFT                                                                      0x0
+
+#define HWIO_GCC_BLSP1_UART4_APPS_N_ADDR                                                                 (GCC_CLK_CTL_REG_REG_BASE      + 0x00013018)
+#define HWIO_GCC_BLSP1_UART4_APPS_N_PHYS                                                                 (GCC_CLK_CTL_REG_REG_BASE_PHYS + 0x00013018)
+#define HWIO_GCC_BLSP1_UART4_APPS_N_OFFS                                                                 (GCC_CLK_CTL_REG_REG_BASE_OFFS + 0x00013018)
+#define HWIO_GCC_BLSP1_UART4_APPS_N_RMSK                                                                     0xffff
+#define HWIO_GCC_BLSP1_UART4_APPS_N_ATTR                                                                        0x3
+#define HWIO_GCC_BLSP1_UART4_APPS_N_IN          \
+        in_dword_masked(HWIO_GCC_BLSP1_UART4_APPS_N_ADDR, HWIO_GCC_BLSP1_UART4_APPS_N_RMSK)
+#define HWIO_GCC_BLSP1_UART4_APPS_N_INM(m)      \
+        in_dword_masked(HWIO_GCC_BLSP1_UART4_APPS_N_ADDR, m)
+#define HWIO_GCC_BLSP1_UART4_APPS_N_OUT(v)      \
+        out_dword(HWIO_GCC_BLSP1_UART4_APPS_N_ADDR,v)
+#define HWIO_GCC_BLSP1_UART4_APPS_N_OUTM(m,v) \
+        out_dword_masked_ns(HWIO_GCC_BLSP1_UART4_APPS_N_ADDR,m,v,HWIO_GCC_BLSP1_UART4_APPS_N_IN)
+#define HWIO_GCC_BLSP1_UART4_APPS_N_NOT_N_MINUS_M_BMSK                                                       0xffff
+#define HWIO_GCC_BLSP1_UART4_APPS_N_NOT_N_MINUS_M_SHFT                                                          0x0
+
+#define HWIO_GCC_BLSP1_UART4_APPS_D_ADDR                                                                 (GCC_CLK_CTL_REG_REG_BASE      + 0x0001301c)
+#define HWIO_GCC_BLSP1_UART4_APPS_D_PHYS                                                                 (GCC_CLK_CTL_REG_REG_BASE_PHYS + 0x0001301c)
+#define HWIO_GCC_BLSP1_UART4_APPS_D_OFFS                                                                 (GCC_CLK_CTL_REG_REG_BASE_OFFS + 0x0001301c)
+#define HWIO_GCC_BLSP1_UART4_APPS_D_RMSK                                                                     0xffff
+#define HWIO_GCC_BLSP1_UART4_APPS_D_ATTR                                                                        0x3
+#define HWIO_GCC_BLSP1_UART4_APPS_D_IN          \
+        in_dword_masked(HWIO_GCC_BLSP1_UART4_APPS_D_ADDR, HWIO_GCC_BLSP1_UART4_APPS_D_RMSK)
+#define HWIO_GCC_BLSP1_UART4_APPS_D_INM(m)      \
+        in_dword_masked(HWIO_GCC_BLSP1_UART4_APPS_D_ADDR, m)
+#define HWIO_GCC_BLSP1_UART4_APPS_D_OUT(v)      \
+        out_dword(HWIO_GCC_BLSP1_UART4_APPS_D_ADDR,v)
+#define HWIO_GCC_BLSP1_UART4_APPS_D_OUTM(m,v) \
+        out_dword_masked_ns(HWIO_GCC_BLSP1_UART4_APPS_D_ADDR,m,v,HWIO_GCC_BLSP1_UART4_APPS_D_IN)
+#define HWIO_GCC_BLSP1_UART4_APPS_D_NOT_2D_BMSK                                                              0xffff
+#define HWIO_GCC_BLSP1_UART4_APPS_D_NOT_2D_SHFT                                                                 0x0
+
+#define HWIO_GCC_PDM_BCR_ADDR                                                                            (GCC_CLK_CTL_REG_REG_BASE      + 0x00014000)
+#define HWIO_GCC_PDM_BCR_PHYS                                                                            (GCC_CLK_CTL_REG_REG_BASE_PHYS + 0x00014000)
+#define HWIO_GCC_PDM_BCR_OFFS                                                                            (GCC_CLK_CTL_REG_REG_BASE_OFFS + 0x00014000)
+#define HWIO_GCC_PDM_BCR_RMSK                                                                                   0x1
+#define HWIO_GCC_PDM_BCR_ATTR                                                                                   0x3
+#define HWIO_GCC_PDM_BCR_IN          \
+        in_dword_masked(HWIO_GCC_PDM_BCR_ADDR, HWIO_GCC_PDM_BCR_RMSK)
+#define HWIO_GCC_PDM_BCR_INM(m)      \
+        in_dword_masked(HWIO_GCC_PDM_BCR_ADDR, m)
+#define HWIO_GCC_PDM_BCR_OUT(v)      \
+        out_dword(HWIO_GCC_PDM_BCR_ADDR,v)
+#define HWIO_GCC_PDM_BCR_OUTM(m,v) \
+        out_dword_masked_ns(HWIO_GCC_PDM_BCR_ADDR,m,v,HWIO_GCC_PDM_BCR_IN)
+#define HWIO_GCC_PDM_BCR_BLK_ARES_BMSK                                                                          0x1
+#define HWIO_GCC_PDM_BCR_BLK_ARES_SHFT                                                                          0x0
+#define HWIO_GCC_PDM_BCR_BLK_ARES_DISABLE_FVAL                                                                  0x0
+#define HWIO_GCC_PDM_BCR_BLK_ARES_ENABLE_FVAL                                                                   0x1
+
+#define HWIO_GCC_PDM_AHB_CBCR_ADDR                                                                       (GCC_CLK_CTL_REG_REG_BASE      + 0x00014004)
+#define HWIO_GCC_PDM_AHB_CBCR_PHYS                                                                       (GCC_CLK_CTL_REG_REG_BASE_PHYS + 0x00014004)
+#define HWIO_GCC_PDM_AHB_CBCR_OFFS                                                                       (GCC_CLK_CTL_REG_REG_BASE_OFFS + 0x00014004)
+#define HWIO_GCC_PDM_AHB_CBCR_RMSK                                                                       0x81d0000f
+#define HWIO_GCC_PDM_AHB_CBCR_ATTR                                                                              0x3
+#define HWIO_GCC_PDM_AHB_CBCR_IN          \
+        in_dword_masked(HWIO_GCC_PDM_AHB_CBCR_ADDR, HWIO_GCC_PDM_AHB_CBCR_RMSK)
+#define HWIO_GCC_PDM_AHB_CBCR_INM(m)      \
+        in_dword_masked(HWIO_GCC_PDM_AHB_CBCR_ADDR, m)
+#define HWIO_GCC_PDM_AHB_CBCR_OUT(v)      \
+        out_dword(HWIO_GCC_PDM_AHB_CBCR_ADDR,v)
+#define HWIO_GCC_PDM_AHB_CBCR_OUTM(m,v) \
+        out_dword_masked_ns(HWIO_GCC_PDM_AHB_CBCR_ADDR,m,v,HWIO_GCC_PDM_AHB_CBCR_IN)
+#define HWIO_GCC_PDM_AHB_CBCR_CLK_OFF_BMSK                                                               0x80000000
+#define HWIO_GCC_PDM_AHB_CBCR_CLK_OFF_SHFT                                                                     0x1f
+#define HWIO_GCC_PDM_AHB_CBCR_IGNORE_ALL_ARES_BMSK                                                        0x1000000
+#define HWIO_GCC_PDM_AHB_CBCR_IGNORE_ALL_ARES_SHFT                                                             0x18
+#define HWIO_GCC_PDM_AHB_CBCR_IGNORE_ALL_CLK_DIS_BMSK                                                      0x800000
+#define HWIO_GCC_PDM_AHB_CBCR_IGNORE_ALL_CLK_DIS_SHFT                                                          0x17
+#define HWIO_GCC_PDM_AHB_CBCR_CLK_DIS_BMSK                                                                 0x400000
+#define HWIO_GCC_PDM_AHB_CBCR_CLK_DIS_SHFT                                                                     0x16
+#define HWIO_GCC_PDM_AHB_CBCR_IGNORE_RPMH_CLK_DIS_BMSK                                                     0x100000
+#define HWIO_GCC_PDM_AHB_CBCR_IGNORE_RPMH_CLK_DIS_SHFT                                                         0x14
+#define HWIO_GCC_PDM_AHB_CBCR_SW_ONLY_EN_BMSK                                                                   0x8
+#define HWIO_GCC_PDM_AHB_CBCR_SW_ONLY_EN_SHFT                                                                   0x3
+#define HWIO_GCC_PDM_AHB_CBCR_CLK_ARES_BMSK                                                                     0x4
+#define HWIO_GCC_PDM_AHB_CBCR_CLK_ARES_SHFT                                                                     0x2
+#define HWIO_GCC_PDM_AHB_CBCR_CLK_ARES_NO_RESET_FVAL                                                            0x0
+#define HWIO_GCC_PDM_AHB_CBCR_CLK_ARES_RESET_FVAL                                                               0x1
+#define HWIO_GCC_PDM_AHB_CBCR_HW_CTL_BMSK                                                                       0x2
+#define HWIO_GCC_PDM_AHB_CBCR_HW_CTL_SHFT                                                                       0x1
+#define HWIO_GCC_PDM_AHB_CBCR_HW_CTL_DISABLE_FVAL                                                               0x0
+#define HWIO_GCC_PDM_AHB_CBCR_HW_CTL_ENABLE_FVAL                                                                0x1
+#define HWIO_GCC_PDM_AHB_CBCR_CLK_ENABLE_BMSK                                                                   0x1
+#define HWIO_GCC_PDM_AHB_CBCR_CLK_ENABLE_SHFT                                                                   0x0
+#define HWIO_GCC_PDM_AHB_CBCR_CLK_ENABLE_DISABLE_FVAL                                                           0x0
+#define HWIO_GCC_PDM_AHB_CBCR_CLK_ENABLE_ENABLE_FVAL                                                            0x1
+
+#define HWIO_GCC_PDM_XO4_CBCR_ADDR                                                                       (GCC_CLK_CTL_REG_REG_BASE      + 0x00014008)
+#define HWIO_GCC_PDM_XO4_CBCR_PHYS                                                                       (GCC_CLK_CTL_REG_REG_BASE_PHYS + 0x00014008)
+#define HWIO_GCC_PDM_XO4_CBCR_OFFS                                                                       (GCC_CLK_CTL_REG_REG_BASE_OFFS + 0x00014008)
+#define HWIO_GCC_PDM_XO4_CBCR_RMSK                                                                       0x81c00005
+#define HWIO_GCC_PDM_XO4_CBCR_ATTR                                                                              0x3
+#define HWIO_GCC_PDM_XO4_CBCR_IN          \
+        in_dword_masked(HWIO_GCC_PDM_XO4_CBCR_ADDR, HWIO_GCC_PDM_XO4_CBCR_RMSK)
+#define HWIO_GCC_PDM_XO4_CBCR_INM(m)      \
+        in_dword_masked(HWIO_GCC_PDM_XO4_CBCR_ADDR, m)
+#define HWIO_GCC_PDM_XO4_CBCR_OUT(v)      \
+        out_dword(HWIO_GCC_PDM_XO4_CBCR_ADDR,v)
+#define HWIO_GCC_PDM_XO4_CBCR_OUTM(m,v) \
+        out_dword_masked_ns(HWIO_GCC_PDM_XO4_CBCR_ADDR,m,v,HWIO_GCC_PDM_XO4_CBCR_IN)
+#define HWIO_GCC_PDM_XO4_CBCR_CLK_OFF_BMSK                                                               0x80000000
+#define HWIO_GCC_PDM_XO4_CBCR_CLK_OFF_SHFT                                                                     0x1f
+#define HWIO_GCC_PDM_XO4_CBCR_IGNORE_ALL_ARES_BMSK                                                        0x1000000
+#define HWIO_GCC_PDM_XO4_CBCR_IGNORE_ALL_ARES_SHFT                                                             0x18
+#define HWIO_GCC_PDM_XO4_CBCR_IGNORE_ALL_CLK_DIS_BMSK                                                      0x800000
+#define HWIO_GCC_PDM_XO4_CBCR_IGNORE_ALL_CLK_DIS_SHFT                                                          0x17
+#define HWIO_GCC_PDM_XO4_CBCR_CLK_DIS_BMSK                                                                 0x400000
+#define HWIO_GCC_PDM_XO4_CBCR_CLK_DIS_SHFT                                                                     0x16
+#define HWIO_GCC_PDM_XO4_CBCR_CLK_ARES_BMSK                                                                     0x4
+#define HWIO_GCC_PDM_XO4_CBCR_CLK_ARES_SHFT                                                                     0x2
+#define HWIO_GCC_PDM_XO4_CBCR_CLK_ARES_NO_RESET_FVAL                                                            0x0
+#define HWIO_GCC_PDM_XO4_CBCR_CLK_ARES_RESET_FVAL                                                               0x1
+#define HWIO_GCC_PDM_XO4_CBCR_CLK_ENABLE_BMSK                                                                   0x1
+#define HWIO_GCC_PDM_XO4_CBCR_CLK_ENABLE_SHFT                                                                   0x0
+#define HWIO_GCC_PDM_XO4_CBCR_CLK_ENABLE_DISABLE_FVAL                                                           0x0
+#define HWIO_GCC_PDM_XO4_CBCR_CLK_ENABLE_ENABLE_FVAL                                                            0x1
+
+#define HWIO_GCC_PDM2_CBCR_ADDR                                                                          (GCC_CLK_CTL_REG_REG_BASE      + 0x0001400c)
+#define HWIO_GCC_PDM2_CBCR_PHYS                                                                          (GCC_CLK_CTL_REG_REG_BASE_PHYS + 0x0001400c)
+#define HWIO_GCC_PDM2_CBCR_OFFS                                                                          (GCC_CLK_CTL_REG_REG_BASE_OFFS + 0x0001400c)
+#define HWIO_GCC_PDM2_CBCR_RMSK                                                                          0x81c00005
+#define HWIO_GCC_PDM2_CBCR_ATTR                                                                                 0x3
+#define HWIO_GCC_PDM2_CBCR_IN          \
+        in_dword_masked(HWIO_GCC_PDM2_CBCR_ADDR, HWIO_GCC_PDM2_CBCR_RMSK)
+#define HWIO_GCC_PDM2_CBCR_INM(m)      \
+        in_dword_masked(HWIO_GCC_PDM2_CBCR_ADDR, m)
+#define HWIO_GCC_PDM2_CBCR_OUT(v)      \
+        out_dword(HWIO_GCC_PDM2_CBCR_ADDR,v)
+#define HWIO_GCC_PDM2_CBCR_OUTM(m,v) \
+        out_dword_masked_ns(HWIO_GCC_PDM2_CBCR_ADDR,m,v,HWIO_GCC_PDM2_CBCR_IN)
+#define HWIO_GCC_PDM2_CBCR_CLK_OFF_BMSK                                                                  0x80000000
+#define HWIO_GCC_PDM2_CBCR_CLK_OFF_SHFT                                                                        0x1f
+#define HWIO_GCC_PDM2_CBCR_IGNORE_ALL_ARES_BMSK                                                           0x1000000
+#define HWIO_GCC_PDM2_CBCR_IGNORE_ALL_ARES_SHFT                                                                0x18
+#define HWIO_GCC_PDM2_CBCR_IGNORE_ALL_CLK_DIS_BMSK                                                         0x800000
+#define HWIO_GCC_PDM2_CBCR_IGNORE_ALL_CLK_DIS_SHFT                                                             0x17
+#define HWIO_GCC_PDM2_CBCR_CLK_DIS_BMSK                                                                    0x400000
+#define HWIO_GCC_PDM2_CBCR_CLK_DIS_SHFT                                                                        0x16
+#define HWIO_GCC_PDM2_CBCR_CLK_ARES_BMSK                                                                        0x4
+#define HWIO_GCC_PDM2_CBCR_CLK_ARES_SHFT                                                                        0x2
+#define HWIO_GCC_PDM2_CBCR_CLK_ARES_NO_RESET_FVAL                                                               0x0
+#define HWIO_GCC_PDM2_CBCR_CLK_ARES_RESET_FVAL                                                                  0x1
+#define HWIO_GCC_PDM2_CBCR_CLK_ENABLE_BMSK                                                                      0x1
+#define HWIO_GCC_PDM2_CBCR_CLK_ENABLE_SHFT                                                                      0x0
+#define HWIO_GCC_PDM2_CBCR_CLK_ENABLE_DISABLE_FVAL                                                              0x0
+#define HWIO_GCC_PDM2_CBCR_CLK_ENABLE_ENABLE_FVAL                                                               0x1
+
+#define HWIO_GCC_PDM2_CMD_RCGR_ADDR                                                                      (GCC_CLK_CTL_REG_REG_BASE      + 0x00014010)
+#define HWIO_GCC_PDM2_CMD_RCGR_PHYS                                                                      (GCC_CLK_CTL_REG_REG_BASE_PHYS + 0x00014010)
+#define HWIO_GCC_PDM2_CMD_RCGR_OFFS                                                                      (GCC_CLK_CTL_REG_REG_BASE_OFFS + 0x00014010)
+#define HWIO_GCC_PDM2_CMD_RCGR_RMSK                                                                      0x80000013
+#define HWIO_GCC_PDM2_CMD_RCGR_ATTR                                                                             0x3
+#define HWIO_GCC_PDM2_CMD_RCGR_IN          \
+        in_dword_masked(HWIO_GCC_PDM2_CMD_RCGR_ADDR, HWIO_GCC_PDM2_CMD_RCGR_RMSK)
+#define HWIO_GCC_PDM2_CMD_RCGR_INM(m)      \
+        in_dword_masked(HWIO_GCC_PDM2_CMD_RCGR_ADDR, m)
+#define HWIO_GCC_PDM2_CMD_RCGR_OUT(v)      \
+        out_dword(HWIO_GCC_PDM2_CMD_RCGR_ADDR,v)
+#define HWIO_GCC_PDM2_CMD_RCGR_OUTM(m,v) \
+        out_dword_masked_ns(HWIO_GCC_PDM2_CMD_RCGR_ADDR,m,v,HWIO_GCC_PDM2_CMD_RCGR_IN)
+#define HWIO_GCC_PDM2_CMD_RCGR_ROOT_OFF_BMSK                                                             0x80000000
+#define HWIO_GCC_PDM2_CMD_RCGR_ROOT_OFF_SHFT                                                                   0x1f
+#define HWIO_GCC_PDM2_CMD_RCGR_DIRTY_CFG_RCGR_BMSK                                                             0x10
+#define HWIO_GCC_PDM2_CMD_RCGR_DIRTY_CFG_RCGR_SHFT                                                              0x4
+#define HWIO_GCC_PDM2_CMD_RCGR_ROOT_EN_BMSK                                                                     0x2
+#define HWIO_GCC_PDM2_CMD_RCGR_ROOT_EN_SHFT                                                                     0x1
+#define HWIO_GCC_PDM2_CMD_RCGR_ROOT_EN_DISABLE_FVAL                                                             0x0
+#define HWIO_GCC_PDM2_CMD_RCGR_ROOT_EN_ENABLE_FVAL                                                              0x1
+#define HWIO_GCC_PDM2_CMD_RCGR_UPDATE_BMSK                                                                      0x1
+#define HWIO_GCC_PDM2_CMD_RCGR_UPDATE_SHFT                                                                      0x0
+#define HWIO_GCC_PDM2_CMD_RCGR_UPDATE_DISABLE_FVAL                                                              0x0
+#define HWIO_GCC_PDM2_CMD_RCGR_UPDATE_ENABLE_FVAL                                                               0x1
+
+#define HWIO_GCC_PDM2_CFG_RCGR_ADDR                                                                      (GCC_CLK_CTL_REG_REG_BASE      + 0x00014014)
+#define HWIO_GCC_PDM2_CFG_RCGR_PHYS                                                                      (GCC_CLK_CTL_REG_REG_BASE_PHYS + 0x00014014)
+#define HWIO_GCC_PDM2_CFG_RCGR_OFFS                                                                      (GCC_CLK_CTL_REG_REG_BASE_OFFS + 0x00014014)
+#define HWIO_GCC_PDM2_CFG_RCGR_RMSK                                                                        0x11071f
+#define HWIO_GCC_PDM2_CFG_RCGR_ATTR                                                                             0x3
+#define HWIO_GCC_PDM2_CFG_RCGR_IN          \
+        in_dword_masked(HWIO_GCC_PDM2_CFG_RCGR_ADDR, HWIO_GCC_PDM2_CFG_RCGR_RMSK)
+#define HWIO_GCC_PDM2_CFG_RCGR_INM(m)      \
+        in_dword_masked(HWIO_GCC_PDM2_CFG_RCGR_ADDR, m)
+#define HWIO_GCC_PDM2_CFG_RCGR_OUT(v)      \
+        out_dword(HWIO_GCC_PDM2_CFG_RCGR_ADDR,v)
+#define HWIO_GCC_PDM2_CFG_RCGR_OUTM(m,v) \
+        out_dword_masked_ns(HWIO_GCC_PDM2_CFG_RCGR_ADDR,m,v,HWIO_GCC_PDM2_CFG_RCGR_IN)
+#define HWIO_GCC_PDM2_CFG_RCGR_HW_CLK_CONTROL_BMSK                                                         0x100000
+#define HWIO_GCC_PDM2_CFG_RCGR_HW_CLK_CONTROL_SHFT                                                             0x14
+#define HWIO_GCC_PDM2_CFG_RCGR_HW_CLK_CONTROL_DISABLE_FVAL                                                      0x0
+#define HWIO_GCC_PDM2_CFG_RCGR_HW_CLK_CONTROL_ENABLE_FVAL                                                       0x1
+#define HWIO_GCC_PDM2_CFG_RCGR_RCGLITE_DISABLE_BMSK                                                         0x10000
+#define HWIO_GCC_PDM2_CFG_RCGR_RCGLITE_DISABLE_SHFT                                                            0x10
+#define HWIO_GCC_PDM2_CFG_RCGR_RCGLITE_DISABLE_RCGLITE_ENABLED_FVAL                                             0x0
+#define HWIO_GCC_PDM2_CFG_RCGR_RCGLITE_DISABLE_RCGLITE_DISABLED_FVAL                                            0x1
+#define HWIO_GCC_PDM2_CFG_RCGR_SRC_SEL_BMSK                                                                   0x700
+#define HWIO_GCC_PDM2_CFG_RCGR_SRC_SEL_SHFT                                                                     0x8
+#define HWIO_GCC_PDM2_CFG_RCGR_SRC_SEL_SRC0_FVAL                                                                0x0
+#define HWIO_GCC_PDM2_CFG_RCGR_SRC_SEL_SRC1_FVAL                                                                0x1
+#define HWIO_GCC_PDM2_CFG_RCGR_SRC_SEL_SRC2_FVAL                                                                0x2
+#define HWIO_GCC_PDM2_CFG_RCGR_SRC_SEL_SRC3_FVAL                                                                0x3
+#define HWIO_GCC_PDM2_CFG_RCGR_SRC_SEL_SRC4_FVAL                                                                0x4
+#define HWIO_GCC_PDM2_CFG_RCGR_SRC_SEL_SRC5_FVAL                                                                0x5
+#define HWIO_GCC_PDM2_CFG_RCGR_SRC_SEL_SRC6_FVAL                                                                0x6
+#define HWIO_GCC_PDM2_CFG_RCGR_SRC_SEL_SRC7_FVAL                                                                0x7
+#define HWIO_GCC_PDM2_CFG_RCGR_SRC_DIV_BMSK                                                                    0x1f
+#define HWIO_GCC_PDM2_CFG_RCGR_SRC_DIV_SHFT                                                                     0x0
+#define HWIO_GCC_PDM2_CFG_RCGR_SRC_DIV_BYPASS_FVAL                                                              0x0
+#define HWIO_GCC_PDM2_CFG_RCGR_SRC_DIV_DIV1_FVAL                                                                0x1
+#define HWIO_GCC_PDM2_CFG_RCGR_SRC_DIV_DIV1_5_FVAL                                                              0x2
+#define HWIO_GCC_PDM2_CFG_RCGR_SRC_DIV_DIV2_FVAL                                                                0x3
+#define HWIO_GCC_PDM2_CFG_RCGR_SRC_DIV_DIV2_5_FVAL                                                              0x4
+#define HWIO_GCC_PDM2_CFG_RCGR_SRC_DIV_DIV3_FVAL                                                                0x5
+#define HWIO_GCC_PDM2_CFG_RCGR_SRC_DIV_DIV3_5_FVAL                                                              0x6
+#define HWIO_GCC_PDM2_CFG_RCGR_SRC_DIV_DIV4_FVAL                                                                0x7
+#define HWIO_GCC_PDM2_CFG_RCGR_SRC_DIV_DIV4_5_FVAL                                                              0x8
+#define HWIO_GCC_PDM2_CFG_RCGR_SRC_DIV_DIV5_FVAL                                                                0x9
+#define HWIO_GCC_PDM2_CFG_RCGR_SRC_DIV_DIV5_5_FVAL                                                              0xa
+#define HWIO_GCC_PDM2_CFG_RCGR_SRC_DIV_DIV6_FVAL                                                                0xb
+#define HWIO_GCC_PDM2_CFG_RCGR_SRC_DIV_DIV6_5_FVAL                                                              0xc
+#define HWIO_GCC_PDM2_CFG_RCGR_SRC_DIV_DIV7_FVAL                                                                0xd
+#define HWIO_GCC_PDM2_CFG_RCGR_SRC_DIV_DIV7_5_FVAL                                                              0xe
+#define HWIO_GCC_PDM2_CFG_RCGR_SRC_DIV_DIV8_FVAL                                                                0xf
+#define HWIO_GCC_PDM2_CFG_RCGR_SRC_DIV_DIV8_5_FVAL                                                             0x10
+#define HWIO_GCC_PDM2_CFG_RCGR_SRC_DIV_DIV9_FVAL                                                               0x11
+#define HWIO_GCC_PDM2_CFG_RCGR_SRC_DIV_DIV9_5_FVAL                                                             0x12
+#define HWIO_GCC_PDM2_CFG_RCGR_SRC_DIV_DIV10_FVAL                                                              0x13
+#define HWIO_GCC_PDM2_CFG_RCGR_SRC_DIV_DIV10_5_FVAL                                                            0x14
+#define HWIO_GCC_PDM2_CFG_RCGR_SRC_DIV_DIV11_FVAL                                                              0x15
+#define HWIO_GCC_PDM2_CFG_RCGR_SRC_DIV_DIV11_5_FVAL                                                            0x16
+#define HWIO_GCC_PDM2_CFG_RCGR_SRC_DIV_DIV12_FVAL                                                              0x17
+#define HWIO_GCC_PDM2_CFG_RCGR_SRC_DIV_DIV12_5_FVAL                                                            0x18
+#define HWIO_GCC_PDM2_CFG_RCGR_SRC_DIV_DIV13_FVAL                                                              0x19
+#define HWIO_GCC_PDM2_CFG_RCGR_SRC_DIV_DIV13_5_FVAL                                                            0x1a
+#define HWIO_GCC_PDM2_CFG_RCGR_SRC_DIV_DIV14_FVAL                                                              0x1b
+#define HWIO_GCC_PDM2_CFG_RCGR_SRC_DIV_DIV14_5_FVAL                                                            0x1c
+#define HWIO_GCC_PDM2_CFG_RCGR_SRC_DIV_DIV15_FVAL                                                              0x1d
+#define HWIO_GCC_PDM2_CFG_RCGR_SRC_DIV_DIV15_5_FVAL                                                            0x1e
+#define HWIO_GCC_PDM2_CFG_RCGR_SRC_DIV_DIV16_FVAL                                                              0x1f
+
+#define HWIO_GCC_PDM_XO4_CDIVR_ADDR                                                                      (GCC_CLK_CTL_REG_REG_BASE      + 0x00014028)
+#define HWIO_GCC_PDM_XO4_CDIVR_PHYS                                                                      (GCC_CLK_CTL_REG_REG_BASE_PHYS + 0x00014028)
+#define HWIO_GCC_PDM_XO4_CDIVR_OFFS                                                                      (GCC_CLK_CTL_REG_REG_BASE_OFFS + 0x00014028)
+#define HWIO_GCC_PDM_XO4_CDIVR_RMSK                                                                             0xf
+#define HWIO_GCC_PDM_XO4_CDIVR_ATTR                                                                             0x3
+#define HWIO_GCC_PDM_XO4_CDIVR_IN          \
+        in_dword_masked(HWIO_GCC_PDM_XO4_CDIVR_ADDR, HWIO_GCC_PDM_XO4_CDIVR_RMSK)
+#define HWIO_GCC_PDM_XO4_CDIVR_INM(m)      \
+        in_dword_masked(HWIO_GCC_PDM_XO4_CDIVR_ADDR, m)
+#define HWIO_GCC_PDM_XO4_CDIVR_OUT(v)      \
+        out_dword(HWIO_GCC_PDM_XO4_CDIVR_ADDR,v)
+#define HWIO_GCC_PDM_XO4_CDIVR_OUTM(m,v) \
+        out_dword_masked_ns(HWIO_GCC_PDM_XO4_CDIVR_ADDR,m,v,HWIO_GCC_PDM_XO4_CDIVR_IN)
+#define HWIO_GCC_PDM_XO4_CDIVR_CLK_DIV_BMSK                                                                     0xf
+#define HWIO_GCC_PDM_XO4_CDIVR_CLK_DIV_SHFT                                                                     0x0
+
+#define HWIO_GCC_PRNG_BCR_ADDR                                                                           (GCC_CLK_CTL_REG_REG_BASE      + 0x00015000)
+#define HWIO_GCC_PRNG_BCR_PHYS                                                                           (GCC_CLK_CTL_REG_REG_BASE_PHYS + 0x00015000)
+#define HWIO_GCC_PRNG_BCR_OFFS                                                                           (GCC_CLK_CTL_REG_REG_BASE_OFFS + 0x00015000)
+#define HWIO_GCC_PRNG_BCR_RMSK                                                                                  0x1
+#define HWIO_GCC_PRNG_BCR_ATTR                                                                                  0x3
+#define HWIO_GCC_PRNG_BCR_IN          \
+        in_dword_masked(HWIO_GCC_PRNG_BCR_ADDR, HWIO_GCC_PRNG_BCR_RMSK)
+#define HWIO_GCC_PRNG_BCR_INM(m)      \
+        in_dword_masked(HWIO_GCC_PRNG_BCR_ADDR, m)
+#define HWIO_GCC_PRNG_BCR_OUT(v)      \
+        out_dword(HWIO_GCC_PRNG_BCR_ADDR,v)
+#define HWIO_GCC_PRNG_BCR_OUTM(m,v) \
+        out_dword_masked_ns(HWIO_GCC_PRNG_BCR_ADDR,m,v,HWIO_GCC_PRNG_BCR_IN)
+#define HWIO_GCC_PRNG_BCR_BLK_ARES_BMSK                                                                         0x1
+#define HWIO_GCC_PRNG_BCR_BLK_ARES_SHFT                                                                         0x0
+#define HWIO_GCC_PRNG_BCR_BLK_ARES_DISABLE_FVAL                                                                 0x0
+#define HWIO_GCC_PRNG_BCR_BLK_ARES_ENABLE_FVAL                                                                  0x1
+
+#define HWIO_GCC_PRNG_AHB_CBCR_ADDR                                                                      (GCC_CLK_CTL_REG_REG_BASE      + 0x00015004)
+#define HWIO_GCC_PRNG_AHB_CBCR_PHYS                                                                      (GCC_CLK_CTL_REG_REG_BASE_PHYS + 0x00015004)
+#define HWIO_GCC_PRNG_AHB_CBCR_OFFS                                                                      (GCC_CLK_CTL_REG_REG_BASE_OFFS + 0x00015004)
+#define HWIO_GCC_PRNG_AHB_CBCR_RMSK                                                                      0x81d00004
+#define HWIO_GCC_PRNG_AHB_CBCR_ATTR                                                                             0x3
+#define HWIO_GCC_PRNG_AHB_CBCR_IN          \
+        in_dword_masked(HWIO_GCC_PRNG_AHB_CBCR_ADDR, HWIO_GCC_PRNG_AHB_CBCR_RMSK)
+#define HWIO_GCC_PRNG_AHB_CBCR_INM(m)      \
+        in_dword_masked(HWIO_GCC_PRNG_AHB_CBCR_ADDR, m)
+#define HWIO_GCC_PRNG_AHB_CBCR_OUT(v)      \
+        out_dword(HWIO_GCC_PRNG_AHB_CBCR_ADDR,v)
+#define HWIO_GCC_PRNG_AHB_CBCR_OUTM(m,v) \
+        out_dword_masked_ns(HWIO_GCC_PRNG_AHB_CBCR_ADDR,m,v,HWIO_GCC_PRNG_AHB_CBCR_IN)
+#define HWIO_GCC_PRNG_AHB_CBCR_CLK_OFF_BMSK                                                              0x80000000
+#define HWIO_GCC_PRNG_AHB_CBCR_CLK_OFF_SHFT                                                                    0x1f
+#define HWIO_GCC_PRNG_AHB_CBCR_IGNORE_ALL_ARES_BMSK                                                       0x1000000
+#define HWIO_GCC_PRNG_AHB_CBCR_IGNORE_ALL_ARES_SHFT                                                            0x18
+#define HWIO_GCC_PRNG_AHB_CBCR_IGNORE_ALL_CLK_DIS_BMSK                                                     0x800000
+#define HWIO_GCC_PRNG_AHB_CBCR_IGNORE_ALL_CLK_DIS_SHFT                                                         0x17
+#define HWIO_GCC_PRNG_AHB_CBCR_CLK_DIS_BMSK                                                                0x400000
+#define HWIO_GCC_PRNG_AHB_CBCR_CLK_DIS_SHFT                                                                    0x16
+#define HWIO_GCC_PRNG_AHB_CBCR_IGNORE_RPMH_CLK_DIS_BMSK                                                    0x100000
+#define HWIO_GCC_PRNG_AHB_CBCR_IGNORE_RPMH_CLK_DIS_SHFT                                                        0x14
+#define HWIO_GCC_PRNG_AHB_CBCR_CLK_ARES_BMSK                                                                    0x4
+#define HWIO_GCC_PRNG_AHB_CBCR_CLK_ARES_SHFT                                                                    0x2
+#define HWIO_GCC_PRNG_AHB_CBCR_CLK_ARES_NO_RESET_FVAL                                                           0x0
+#define HWIO_GCC_PRNG_AHB_CBCR_CLK_ARES_RESET_FVAL                                                              0x1
+
+#define HWIO_GCC_TCSR_BCR_ADDR                                                                           (GCC_CLK_CTL_REG_REG_BASE      + 0x00016000)
+#define HWIO_GCC_TCSR_BCR_PHYS                                                                           (GCC_CLK_CTL_REG_REG_BASE_PHYS + 0x00016000)
+#define HWIO_GCC_TCSR_BCR_OFFS                                                                           (GCC_CLK_CTL_REG_REG_BASE_OFFS + 0x00016000)
+#define HWIO_GCC_TCSR_BCR_RMSK                                                                                  0x1
+#define HWIO_GCC_TCSR_BCR_ATTR                                                                                  0x3
+#define HWIO_GCC_TCSR_BCR_IN          \
+        in_dword_masked(HWIO_GCC_TCSR_BCR_ADDR, HWIO_GCC_TCSR_BCR_RMSK)
+#define HWIO_GCC_TCSR_BCR_INM(m)      \
+        in_dword_masked(HWIO_GCC_TCSR_BCR_ADDR, m)
+#define HWIO_GCC_TCSR_BCR_OUT(v)      \
+        out_dword(HWIO_GCC_TCSR_BCR_ADDR,v)
+#define HWIO_GCC_TCSR_BCR_OUTM(m,v) \
+        out_dword_masked_ns(HWIO_GCC_TCSR_BCR_ADDR,m,v,HWIO_GCC_TCSR_BCR_IN)
+#define HWIO_GCC_TCSR_BCR_BLK_ARES_BMSK                                                                         0x1
+#define HWIO_GCC_TCSR_BCR_BLK_ARES_SHFT                                                                         0x0
+#define HWIO_GCC_TCSR_BCR_BLK_ARES_DISABLE_FVAL                                                                 0x0
+#define HWIO_GCC_TCSR_BCR_BLK_ARES_ENABLE_FVAL                                                                  0x1
+
+#define HWIO_GCC_TCSR_AHB_CBCR_ADDR                                                                      (GCC_CLK_CTL_REG_REG_BASE      + 0x00016004)
+#define HWIO_GCC_TCSR_AHB_CBCR_PHYS                                                                      (GCC_CLK_CTL_REG_REG_BASE_PHYS + 0x00016004)
+#define HWIO_GCC_TCSR_AHB_CBCR_OFFS                                                                      (GCC_CLK_CTL_REG_REG_BASE_OFFS + 0x00016004)
+#define HWIO_GCC_TCSR_AHB_CBCR_RMSK                                                                      0x81d0000e
+#define HWIO_GCC_TCSR_AHB_CBCR_ATTR                                                                             0x3
+#define HWIO_GCC_TCSR_AHB_CBCR_IN          \
+        in_dword_masked(HWIO_GCC_TCSR_AHB_CBCR_ADDR, HWIO_GCC_TCSR_AHB_CBCR_RMSK)
+#define HWIO_GCC_TCSR_AHB_CBCR_INM(m)      \
+        in_dword_masked(HWIO_GCC_TCSR_AHB_CBCR_ADDR, m)
+#define HWIO_GCC_TCSR_AHB_CBCR_OUT(v)      \
+        out_dword(HWIO_GCC_TCSR_AHB_CBCR_ADDR,v)
+#define HWIO_GCC_TCSR_AHB_CBCR_OUTM(m,v) \
+        out_dword_masked_ns(HWIO_GCC_TCSR_AHB_CBCR_ADDR,m,v,HWIO_GCC_TCSR_AHB_CBCR_IN)
+#define HWIO_GCC_TCSR_AHB_CBCR_CLK_OFF_BMSK                                                              0x80000000
+#define HWIO_GCC_TCSR_AHB_CBCR_CLK_OFF_SHFT                                                                    0x1f
+#define HWIO_GCC_TCSR_AHB_CBCR_IGNORE_ALL_ARES_BMSK                                                       0x1000000
+#define HWIO_GCC_TCSR_AHB_CBCR_IGNORE_ALL_ARES_SHFT                                                            0x18
+#define HWIO_GCC_TCSR_AHB_CBCR_IGNORE_ALL_CLK_DIS_BMSK                                                     0x800000
+#define HWIO_GCC_TCSR_AHB_CBCR_IGNORE_ALL_CLK_DIS_SHFT                                                         0x17
+#define HWIO_GCC_TCSR_AHB_CBCR_CLK_DIS_BMSK                                                                0x400000
+#define HWIO_GCC_TCSR_AHB_CBCR_CLK_DIS_SHFT                                                                    0x16
+#define HWIO_GCC_TCSR_AHB_CBCR_IGNORE_RPMH_CLK_DIS_BMSK                                                    0x100000
+#define HWIO_GCC_TCSR_AHB_CBCR_IGNORE_RPMH_CLK_DIS_SHFT                                                        0x14
+#define HWIO_GCC_TCSR_AHB_CBCR_SW_ONLY_EN_BMSK                                                                  0x8
+#define HWIO_GCC_TCSR_AHB_CBCR_SW_ONLY_EN_SHFT                                                                  0x3
+#define HWIO_GCC_TCSR_AHB_CBCR_CLK_ARES_BMSK                                                                    0x4
+#define HWIO_GCC_TCSR_AHB_CBCR_CLK_ARES_SHFT                                                                    0x2
+#define HWIO_GCC_TCSR_AHB_CBCR_CLK_ARES_NO_RESET_FVAL                                                           0x0
+#define HWIO_GCC_TCSR_AHB_CBCR_CLK_ARES_RESET_FVAL                                                              0x1
+#define HWIO_GCC_TCSR_AHB_CBCR_HW_CTL_BMSK                                                                      0x2
+#define HWIO_GCC_TCSR_AHB_CBCR_HW_CTL_SHFT                                                                      0x1
+#define HWIO_GCC_TCSR_AHB_CBCR_HW_CTL_DISABLE_FVAL                                                              0x0
+#define HWIO_GCC_TCSR_AHB_CBCR_HW_CTL_ENABLE_FVAL                                                               0x1
+
+#define HWIO_GCC_TCSR_ACC_SERIAL_CBCR_ADDR                                                               (GCC_CLK_CTL_REG_REG_BASE      + 0x00016008)
+#define HWIO_GCC_TCSR_ACC_SERIAL_CBCR_PHYS                                                               (GCC_CLK_CTL_REG_REG_BASE_PHYS + 0x00016008)
+#define HWIO_GCC_TCSR_ACC_SERIAL_CBCR_OFFS                                                               (GCC_CLK_CTL_REG_REG_BASE_OFFS + 0x00016008)
+#define HWIO_GCC_TCSR_ACC_SERIAL_CBCR_RMSK                                                               0x81c0000f
+#define HWIO_GCC_TCSR_ACC_SERIAL_CBCR_ATTR                                                                      0x3
+#define HWIO_GCC_TCSR_ACC_SERIAL_CBCR_IN          \
+        in_dword_masked(HWIO_GCC_TCSR_ACC_SERIAL_CBCR_ADDR, HWIO_GCC_TCSR_ACC_SERIAL_CBCR_RMSK)
+#define HWIO_GCC_TCSR_ACC_SERIAL_CBCR_INM(m)      \
+        in_dword_masked(HWIO_GCC_TCSR_ACC_SERIAL_CBCR_ADDR, m)
+#define HWIO_GCC_TCSR_ACC_SERIAL_CBCR_OUT(v)      \
+        out_dword(HWIO_GCC_TCSR_ACC_SERIAL_CBCR_ADDR,v)
+#define HWIO_GCC_TCSR_ACC_SERIAL_CBCR_OUTM(m,v) \
+        out_dword_masked_ns(HWIO_GCC_TCSR_ACC_SERIAL_CBCR_ADDR,m,v,HWIO_GCC_TCSR_ACC_SERIAL_CBCR_IN)
+#define HWIO_GCC_TCSR_ACC_SERIAL_CBCR_CLK_OFF_BMSK                                                       0x80000000
+#define HWIO_GCC_TCSR_ACC_SERIAL_CBCR_CLK_OFF_SHFT                                                             0x1f
+#define HWIO_GCC_TCSR_ACC_SERIAL_CBCR_IGNORE_ALL_ARES_BMSK                                                0x1000000
+#define HWIO_GCC_TCSR_ACC_SERIAL_CBCR_IGNORE_ALL_ARES_SHFT                                                     0x18
+#define HWIO_GCC_TCSR_ACC_SERIAL_CBCR_IGNORE_ALL_CLK_DIS_BMSK                                              0x800000
+#define HWIO_GCC_TCSR_ACC_SERIAL_CBCR_IGNORE_ALL_CLK_DIS_SHFT                                                  0x17
+#define HWIO_GCC_TCSR_ACC_SERIAL_CBCR_CLK_DIS_BMSK                                                         0x400000
+#define HWIO_GCC_TCSR_ACC_SERIAL_CBCR_CLK_DIS_SHFT                                                             0x16
+#define HWIO_GCC_TCSR_ACC_SERIAL_CBCR_SW_ONLY_EN_BMSK                                                           0x8
+#define HWIO_GCC_TCSR_ACC_SERIAL_CBCR_SW_ONLY_EN_SHFT                                                           0x3
+#define HWIO_GCC_TCSR_ACC_SERIAL_CBCR_CLK_ARES_BMSK                                                             0x4
+#define HWIO_GCC_TCSR_ACC_SERIAL_CBCR_CLK_ARES_SHFT                                                             0x2
+#define HWIO_GCC_TCSR_ACC_SERIAL_CBCR_CLK_ARES_NO_RESET_FVAL                                                    0x0
+#define HWIO_GCC_TCSR_ACC_SERIAL_CBCR_CLK_ARES_RESET_FVAL                                                       0x1
+#define HWIO_GCC_TCSR_ACC_SERIAL_CBCR_HW_CTL_BMSK                                                               0x2
+#define HWIO_GCC_TCSR_ACC_SERIAL_CBCR_HW_CTL_SHFT                                                               0x1
+#define HWIO_GCC_TCSR_ACC_SERIAL_CBCR_HW_CTL_DISABLE_FVAL                                                       0x0
+#define HWIO_GCC_TCSR_ACC_SERIAL_CBCR_HW_CTL_ENABLE_FVAL                                                        0x1
+#define HWIO_GCC_TCSR_ACC_SERIAL_CBCR_CLK_ENABLE_BMSK                                                           0x1
+#define HWIO_GCC_TCSR_ACC_SERIAL_CBCR_CLK_ENABLE_SHFT                                                           0x0
+#define HWIO_GCC_TCSR_ACC_SERIAL_CBCR_CLK_ENABLE_DISABLE_FVAL                                                   0x0
+#define HWIO_GCC_TCSR_ACC_SERIAL_CBCR_CLK_ENABLE_ENABLE_FVAL                                                    0x1
+
+#define HWIO_GCC_BOOT_ROM_BCR_ADDR                                                                       (GCC_CLK_CTL_REG_REG_BASE      + 0x00017000)
+#define HWIO_GCC_BOOT_ROM_BCR_PHYS                                                                       (GCC_CLK_CTL_REG_REG_BASE_PHYS + 0x00017000)
+#define HWIO_GCC_BOOT_ROM_BCR_OFFS                                                                       (GCC_CLK_CTL_REG_REG_BASE_OFFS + 0x00017000)
+#define HWIO_GCC_BOOT_ROM_BCR_RMSK                                                                              0x1
+#define HWIO_GCC_BOOT_ROM_BCR_ATTR                                                                              0x3
+#define HWIO_GCC_BOOT_ROM_BCR_IN          \
+        in_dword_masked(HWIO_GCC_BOOT_ROM_BCR_ADDR, HWIO_GCC_BOOT_ROM_BCR_RMSK)
+#define HWIO_GCC_BOOT_ROM_BCR_INM(m)      \
+        in_dword_masked(HWIO_GCC_BOOT_ROM_BCR_ADDR, m)
+#define HWIO_GCC_BOOT_ROM_BCR_OUT(v)      \
+        out_dword(HWIO_GCC_BOOT_ROM_BCR_ADDR,v)
+#define HWIO_GCC_BOOT_ROM_BCR_OUTM(m,v) \
+        out_dword_masked_ns(HWIO_GCC_BOOT_ROM_BCR_ADDR,m,v,HWIO_GCC_BOOT_ROM_BCR_IN)
+#define HWIO_GCC_BOOT_ROM_BCR_BLK_ARES_BMSK                                                                     0x1
+#define HWIO_GCC_BOOT_ROM_BCR_BLK_ARES_SHFT                                                                     0x0
+#define HWIO_GCC_BOOT_ROM_BCR_BLK_ARES_DISABLE_FVAL                                                             0x0
+#define HWIO_GCC_BOOT_ROM_BCR_BLK_ARES_ENABLE_FVAL                                                              0x1
+
+#define HWIO_GCC_BOOT_ROM_AHB_CBCR_ADDR                                                                  (GCC_CLK_CTL_REG_REG_BASE      + 0x00017004)
+#define HWIO_GCC_BOOT_ROM_AHB_CBCR_PHYS                                                                  (GCC_CLK_CTL_REG_REG_BASE_PHYS + 0x00017004)
+#define HWIO_GCC_BOOT_ROM_AHB_CBCR_OFFS                                                                  (GCC_CLK_CTL_REG_REG_BASE_OFFS + 0x00017004)
+#define HWIO_GCC_BOOT_ROM_AHB_CBCR_RMSK                                                                  0x81d07ffe
+#define HWIO_GCC_BOOT_ROM_AHB_CBCR_ATTR                                                                         0x3
+#define HWIO_GCC_BOOT_ROM_AHB_CBCR_IN          \
+        in_dword_masked(HWIO_GCC_BOOT_ROM_AHB_CBCR_ADDR, HWIO_GCC_BOOT_ROM_AHB_CBCR_RMSK)
+#define HWIO_GCC_BOOT_ROM_AHB_CBCR_INM(m)      \
+        in_dword_masked(HWIO_GCC_BOOT_ROM_AHB_CBCR_ADDR, m)
+#define HWIO_GCC_BOOT_ROM_AHB_CBCR_OUT(v)      \
+        out_dword(HWIO_GCC_BOOT_ROM_AHB_CBCR_ADDR,v)
+#define HWIO_GCC_BOOT_ROM_AHB_CBCR_OUTM(m,v) \
+        out_dword_masked_ns(HWIO_GCC_BOOT_ROM_AHB_CBCR_ADDR,m,v,HWIO_GCC_BOOT_ROM_AHB_CBCR_IN)
+#define HWIO_GCC_BOOT_ROM_AHB_CBCR_CLK_OFF_BMSK                                                          0x80000000
+#define HWIO_GCC_BOOT_ROM_AHB_CBCR_CLK_OFF_SHFT                                                                0x1f
+#define HWIO_GCC_BOOT_ROM_AHB_CBCR_IGNORE_ALL_ARES_BMSK                                                   0x1000000
+#define HWIO_GCC_BOOT_ROM_AHB_CBCR_IGNORE_ALL_ARES_SHFT                                                        0x18
+#define HWIO_GCC_BOOT_ROM_AHB_CBCR_IGNORE_ALL_CLK_DIS_BMSK                                                 0x800000
+#define HWIO_GCC_BOOT_ROM_AHB_CBCR_IGNORE_ALL_CLK_DIS_SHFT                                                     0x17
+#define HWIO_GCC_BOOT_ROM_AHB_CBCR_CLK_DIS_BMSK                                                            0x400000
+#define HWIO_GCC_BOOT_ROM_AHB_CBCR_CLK_DIS_SHFT                                                                0x16
+#define HWIO_GCC_BOOT_ROM_AHB_CBCR_IGNORE_RPMH_CLK_DIS_BMSK                                                0x100000
+#define HWIO_GCC_BOOT_ROM_AHB_CBCR_IGNORE_RPMH_CLK_DIS_SHFT                                                    0x14
+#define HWIO_GCC_BOOT_ROM_AHB_CBCR_FORCE_MEM_CORE_ON_BMSK                                                    0x4000
+#define HWIO_GCC_BOOT_ROM_AHB_CBCR_FORCE_MEM_CORE_ON_SHFT                                                       0xe
+#define HWIO_GCC_BOOT_ROM_AHB_CBCR_FORCE_MEM_CORE_ON_FORCE_DISABLE_FVAL                                         0x0
+#define HWIO_GCC_BOOT_ROM_AHB_CBCR_FORCE_MEM_CORE_ON_FORCE_ENABLE_FVAL                                          0x1
+#define HWIO_GCC_BOOT_ROM_AHB_CBCR_FORCE_MEM_PERIPH_ON_BMSK                                                  0x2000
+#define HWIO_GCC_BOOT_ROM_AHB_CBCR_FORCE_MEM_PERIPH_ON_SHFT                                                     0xd
+#define HWIO_GCC_BOOT_ROM_AHB_CBCR_FORCE_MEM_PERIPH_ON_FORCE_DISABLE_FVAL                                       0x0
+#define HWIO_GCC_BOOT_ROM_AHB_CBCR_FORCE_MEM_PERIPH_ON_FORCE_ENABLE_FVAL                                        0x1
+#define HWIO_GCC_BOOT_ROM_AHB_CBCR_FORCE_MEM_PERIPH_OFF_BMSK                                                 0x1000
+#define HWIO_GCC_BOOT_ROM_AHB_CBCR_FORCE_MEM_PERIPH_OFF_SHFT                                                    0xc
+#define HWIO_GCC_BOOT_ROM_AHB_CBCR_FORCE_MEM_PERIPH_OFF_FORCE_DISABLE_FVAL                                      0x0
+#define HWIO_GCC_BOOT_ROM_AHB_CBCR_FORCE_MEM_PERIPH_OFF_FORCE_ENABLE_FVAL                                       0x1
+#define HWIO_GCC_BOOT_ROM_AHB_CBCR_WAKEUP_BMSK                                                                0xf00
+#define HWIO_GCC_BOOT_ROM_AHB_CBCR_WAKEUP_SHFT                                                                  0x8
+#define HWIO_GCC_BOOT_ROM_AHB_CBCR_WAKEUP_CLOCK0_FVAL                                                           0x0
+#define HWIO_GCC_BOOT_ROM_AHB_CBCR_WAKEUP_CLOCK1_FVAL                                                           0x1
+#define HWIO_GCC_BOOT_ROM_AHB_CBCR_WAKEUP_CLOCK2_FVAL                                                           0x2
+#define HWIO_GCC_BOOT_ROM_AHB_CBCR_WAKEUP_CLOCK3_FVAL                                                           0x3
+#define HWIO_GCC_BOOT_ROM_AHB_CBCR_WAKEUP_CLOCK4_FVAL                                                           0x4
+#define HWIO_GCC_BOOT_ROM_AHB_CBCR_WAKEUP_CLOCK5_FVAL                                                           0x5
+#define HWIO_GCC_BOOT_ROM_AHB_CBCR_WAKEUP_CLOCK6_FVAL                                                           0x6
+#define HWIO_GCC_BOOT_ROM_AHB_CBCR_WAKEUP_CLOCK7_FVAL                                                           0x7
+#define HWIO_GCC_BOOT_ROM_AHB_CBCR_WAKEUP_CLOCK8_FVAL                                                           0x8
+#define HWIO_GCC_BOOT_ROM_AHB_CBCR_WAKEUP_CLOCK9_FVAL                                                           0x9
+#define HWIO_GCC_BOOT_ROM_AHB_CBCR_WAKEUP_CLOCK10_FVAL                                                          0xa
+#define HWIO_GCC_BOOT_ROM_AHB_CBCR_WAKEUP_CLOCK11_FVAL                                                          0xb
+#define HWIO_GCC_BOOT_ROM_AHB_CBCR_WAKEUP_CLOCK12_FVAL                                                          0xc
+#define HWIO_GCC_BOOT_ROM_AHB_CBCR_WAKEUP_CLOCK13_FVAL                                                          0xd
+#define HWIO_GCC_BOOT_ROM_AHB_CBCR_WAKEUP_CLOCK14_FVAL                                                          0xe
+#define HWIO_GCC_BOOT_ROM_AHB_CBCR_WAKEUP_CLOCK15_FVAL                                                          0xf
+#define HWIO_GCC_BOOT_ROM_AHB_CBCR_SLEEP_BMSK                                                                  0xf0
+#define HWIO_GCC_BOOT_ROM_AHB_CBCR_SLEEP_SHFT                                                                   0x4
+#define HWIO_GCC_BOOT_ROM_AHB_CBCR_SLEEP_CLOCK0_FVAL                                                            0x0
+#define HWIO_GCC_BOOT_ROM_AHB_CBCR_SLEEP_CLOCK1_FVAL                                                            0x1
+#define HWIO_GCC_BOOT_ROM_AHB_CBCR_SLEEP_CLOCK2_FVAL                                                            0x2
+#define HWIO_GCC_BOOT_ROM_AHB_CBCR_SLEEP_CLOCK3_FVAL                                                            0x3
+#define HWIO_GCC_BOOT_ROM_AHB_CBCR_SLEEP_CLOCK4_FVAL                                                            0x4
+#define HWIO_GCC_BOOT_ROM_AHB_CBCR_SLEEP_CLOCK5_FVAL                                                            0x5
+#define HWIO_GCC_BOOT_ROM_AHB_CBCR_SLEEP_CLOCK6_FVAL                                                            0x6
+#define HWIO_GCC_BOOT_ROM_AHB_CBCR_SLEEP_CLOCK7_FVAL                                                            0x7
+#define HWIO_GCC_BOOT_ROM_AHB_CBCR_SLEEP_CLOCK8_FVAL                                                            0x8
+#define HWIO_GCC_BOOT_ROM_AHB_CBCR_SLEEP_CLOCK9_FVAL                                                            0x9
+#define HWIO_GCC_BOOT_ROM_AHB_CBCR_SLEEP_CLOCK10_FVAL                                                           0xa
+#define HWIO_GCC_BOOT_ROM_AHB_CBCR_SLEEP_CLOCK11_FVAL                                                           0xb
+#define HWIO_GCC_BOOT_ROM_AHB_CBCR_SLEEP_CLOCK12_FVAL                                                           0xc
+#define HWIO_GCC_BOOT_ROM_AHB_CBCR_SLEEP_CLOCK13_FVAL                                                           0xd
+#define HWIO_GCC_BOOT_ROM_AHB_CBCR_SLEEP_CLOCK14_FVAL                                                           0xe
+#define HWIO_GCC_BOOT_ROM_AHB_CBCR_SLEEP_CLOCK15_FVAL                                                           0xf
+#define HWIO_GCC_BOOT_ROM_AHB_CBCR_SW_ONLY_EN_BMSK                                                              0x8
+#define HWIO_GCC_BOOT_ROM_AHB_CBCR_SW_ONLY_EN_SHFT                                                              0x3
+#define HWIO_GCC_BOOT_ROM_AHB_CBCR_CLK_ARES_BMSK                                                                0x4
+#define HWIO_GCC_BOOT_ROM_AHB_CBCR_CLK_ARES_SHFT                                                                0x2
+#define HWIO_GCC_BOOT_ROM_AHB_CBCR_CLK_ARES_NO_RESET_FVAL                                                       0x0
+#define HWIO_GCC_BOOT_ROM_AHB_CBCR_CLK_ARES_RESET_FVAL                                                          0x1
+#define HWIO_GCC_BOOT_ROM_AHB_CBCR_HW_CTL_BMSK                                                                  0x2
+#define HWIO_GCC_BOOT_ROM_AHB_CBCR_HW_CTL_SHFT                                                                  0x1
+#define HWIO_GCC_BOOT_ROM_AHB_CBCR_HW_CTL_DISABLE_FVAL                                                          0x0
+#define HWIO_GCC_BOOT_ROM_AHB_CBCR_HW_CTL_ENABLE_FVAL                                                           0x1
+
+#define HWIO_GCC_BOOT_ROM_AHB_SREGR_ADDR                                                                 (GCC_CLK_CTL_REG_REG_BASE      + 0x00017008)
+#define HWIO_GCC_BOOT_ROM_AHB_SREGR_PHYS                                                                 (GCC_CLK_CTL_REG_REG_BASE_PHYS + 0x00017008)
+#define HWIO_GCC_BOOT_ROM_AHB_SREGR_OFFS                                                                 (GCC_CLK_CTL_REG_REG_BASE_OFFS + 0x00017008)
+#define HWIO_GCC_BOOT_ROM_AHB_SREGR_RMSK                                                                 0xfffffffe
+#define HWIO_GCC_BOOT_ROM_AHB_SREGR_ATTR                                                                        0x3
+#define HWIO_GCC_BOOT_ROM_AHB_SREGR_IN          \
+        in_dword_masked(HWIO_GCC_BOOT_ROM_AHB_SREGR_ADDR, HWIO_GCC_BOOT_ROM_AHB_SREGR_RMSK)
+#define HWIO_GCC_BOOT_ROM_AHB_SREGR_INM(m)      \
+        in_dword_masked(HWIO_GCC_BOOT_ROM_AHB_SREGR_ADDR, m)
+#define HWIO_GCC_BOOT_ROM_AHB_SREGR_OUT(v)      \
+        out_dword(HWIO_GCC_BOOT_ROM_AHB_SREGR_ADDR,v)
+#define HWIO_GCC_BOOT_ROM_AHB_SREGR_OUTM(m,v) \
+        out_dword_masked_ns(HWIO_GCC_BOOT_ROM_AHB_SREGR_ADDR,m,v,HWIO_GCC_BOOT_ROM_AHB_SREGR_IN)
+#define HWIO_GCC_BOOT_ROM_AHB_SREGR_SREG_PSCBC_SPARE_CTRL_OUT_BMSK                                       0xff000000
+#define HWIO_GCC_BOOT_ROM_AHB_SREGR_SREG_PSCBC_SPARE_CTRL_OUT_SHFT                                             0x18
+#define HWIO_GCC_BOOT_ROM_AHB_SREGR_SREG_PSCBC_SPARE_CTRL_IN_BMSK                                          0xff0000
+#define HWIO_GCC_BOOT_ROM_AHB_SREGR_SREG_PSCBC_SPARE_CTRL_IN_SHFT                                              0x10
+#define HWIO_GCC_BOOT_ROM_AHB_SREGR_IGNORE_GDSC_PWR_DWN_CSR_BMSK                                             0x8000
+#define HWIO_GCC_BOOT_ROM_AHB_SREGR_IGNORE_GDSC_PWR_DWN_CSR_SHFT                                                0xf
+#define HWIO_GCC_BOOT_ROM_AHB_SREGR_IGNORE_GDSC_PWR_DWN_CSR_NO_IGNORE_FVAL                                      0x0
+#define HWIO_GCC_BOOT_ROM_AHB_SREGR_IGNORE_GDSC_PWR_DWN_CSR_IGNORE_FVAL                                         0x1
+#define HWIO_GCC_BOOT_ROM_AHB_SREGR_PSCBC_SLP_STG_MODE_CSR_BMSK                                              0x4000
+#define HWIO_GCC_BOOT_ROM_AHB_SREGR_PSCBC_SLP_STG_MODE_CSR_SHFT                                                 0xe
+#define HWIO_GCC_BOOT_ROM_AHB_SREGR_PSCBC_SLP_STG_MODE_CSR_SREG_PSCBC_MODE_FVAL                                 0x0
+#define HWIO_GCC_BOOT_ROM_AHB_SREGR_PSCBC_SLP_STG_MODE_CSR_PSCBC_SLP_STG_MODE_FVAL                              0x1
+#define HWIO_GCC_BOOT_ROM_AHB_SREGR_MEM_CPH_RST_SW_OVERRIDE_BMSK                                             0x2000
+#define HWIO_GCC_BOOT_ROM_AHB_SREGR_MEM_CPH_RST_SW_OVERRIDE_SHFT                                                0xd
+#define HWIO_GCC_BOOT_ROM_AHB_SREGR_MEM_CPH_RST_SW_OVERRIDE_NO_OVERRIDE_FVAL                                    0x0
+#define HWIO_GCC_BOOT_ROM_AHB_SREGR_MEM_CPH_RST_SW_OVERRIDE_OVERRIDE_FVAL                                       0x1
+#define HWIO_GCC_BOOT_ROM_AHB_SREGR_SW_SM_PSCBC_SEQ_IN_OVERRIDE_BMSK                                         0x1000
+#define HWIO_GCC_BOOT_ROM_AHB_SREGR_SW_SM_PSCBC_SEQ_IN_OVERRIDE_SHFT                                            0xc
+#define HWIO_GCC_BOOT_ROM_AHB_SREGR_SW_SM_PSCBC_SEQ_IN_OVERRIDE_NO_RESET_FVAL                                   0x0
+#define HWIO_GCC_BOOT_ROM_AHB_SREGR_SW_SM_PSCBC_SEQ_IN_OVERRIDE_RESET_FVAL                                      0x1
+#define HWIO_GCC_BOOT_ROM_AHB_SREGR_MEM_CORE_ON_ACK_BMSK                                                      0x800
+#define HWIO_GCC_BOOT_ROM_AHB_SREGR_MEM_CORE_ON_ACK_SHFT                                                        0xb
+#define HWIO_GCC_BOOT_ROM_AHB_SREGR_MEM_PERIPH_ON_ACK_BMSK                                                    0x400
+#define HWIO_GCC_BOOT_ROM_AHB_SREGR_MEM_PERIPH_ON_ACK_SHFT                                                      0xa
+#define HWIO_GCC_BOOT_ROM_AHB_SREGR_SW_DIV_RATIO_SLP_STG_CLK_BMSK                                             0x300
+#define HWIO_GCC_BOOT_ROM_AHB_SREGR_SW_DIV_RATIO_SLP_STG_CLK_SHFT                                               0x8
+#define HWIO_GCC_BOOT_ROM_AHB_SREGR_SW_DIV_RATIO_SLP_STG_CLK_DIV_BY_1_FVAL                                      0x0
+#define HWIO_GCC_BOOT_ROM_AHB_SREGR_SW_DIV_RATIO_SLP_STG_CLK_DIV_BY_2_FVAL                                      0x1
+#define HWIO_GCC_BOOT_ROM_AHB_SREGR_SW_DIV_RATIO_SLP_STG_CLK_DIV_BY_4_FVAL                                      0x2
+#define HWIO_GCC_BOOT_ROM_AHB_SREGR_SW_DIV_RATIO_SLP_STG_CLK_DIV_BY_8_FVAL                                      0x3
+#define HWIO_GCC_BOOT_ROM_AHB_SREGR_MEM_CPH_ENABLE_BMSK                                                        0x80
+#define HWIO_GCC_BOOT_ROM_AHB_SREGR_MEM_CPH_ENABLE_SHFT                                                         0x7
+#define HWIO_GCC_BOOT_ROM_AHB_SREGR_MEM_CPH_ENABLE_DISABLE_FVAL                                                 0x0
+#define HWIO_GCC_BOOT_ROM_AHB_SREGR_MEM_CPH_ENABLE_ENABLE_FVAL                                                  0x1
+#define HWIO_GCC_BOOT_ROM_AHB_SREGR_FORCE_CLK_ON_BMSK                                                          0x40
+#define HWIO_GCC_BOOT_ROM_AHB_SREGR_FORCE_CLK_ON_SHFT                                                           0x6
+#define HWIO_GCC_BOOT_ROM_AHB_SREGR_FORCE_CLK_ON_NO_FORCE_FVAL                                                  0x0
+#define HWIO_GCC_BOOT_ROM_AHB_SREGR_FORCE_CLK_ON_FORCE_ENABLE_FVAL                                              0x1
+#define HWIO_GCC_BOOT_ROM_AHB_SREGR_SW_RST_SEL_SLP_STG_BMSK                                                    0x20
+#define HWIO_GCC_BOOT_ROM_AHB_SREGR_SW_RST_SEL_SLP_STG_SHFT                                                     0x5
+#define HWIO_GCC_BOOT_ROM_AHB_SREGR_SW_RST_SEL_SLP_STG_SELECT_THE_HARDWARE_ARES_FVAL                            0x0
+#define HWIO_GCC_BOOT_ROM_AHB_SREGR_SW_RST_SEL_SLP_STG_SELECT_THE_SW_RST_SLP_STG_BIT_FVAL                       0x1
+#define HWIO_GCC_BOOT_ROM_AHB_SREGR_SW_RST_SLP_STG_BMSK                                                        0x10
+#define HWIO_GCC_BOOT_ROM_AHB_SREGR_SW_RST_SLP_STG_SHFT                                                         0x4
+#define HWIO_GCC_BOOT_ROM_AHB_SREGR_SW_RST_SLP_STG_DE_ASSERTION_OF_THE_RESET_FVAL                               0x0
+#define HWIO_GCC_BOOT_ROM_AHB_SREGR_SW_RST_SLP_STG_ASSERTION_OF_THE_RESET_FVAL                                  0x1
+#define HWIO_GCC_BOOT_ROM_AHB_SREGR_SW_CTRL_PWR_DOWN_BMSK                                                       0x8
+#define HWIO_GCC_BOOT_ROM_AHB_SREGR_SW_CTRL_PWR_DOWN_SHFT                                                       0x3
+#define HWIO_GCC_BOOT_ROM_AHB_SREGR_SW_CTRL_PWR_DOWN_NO_SW_CTRL_FVAL                                            0x0
+#define HWIO_GCC_BOOT_ROM_AHB_SREGR_SW_CTRL_PWR_DOWN_SW_CTRL_FVAL                                               0x1
+#define HWIO_GCC_BOOT_ROM_AHB_SREGR_SW_CLK_EN_SEL_SLP_STG_BMSK                                                  0x4
+#define HWIO_GCC_BOOT_ROM_AHB_SREGR_SW_CLK_EN_SEL_SLP_STG_SHFT                                                  0x2
+#define HWIO_GCC_BOOT_ROM_AHB_SREGR_SW_CLK_EN_SEL_SLP_STG_SLP_STG_CLK_GATE_CONTROLD_BY_HW_FSM_FVAL              0x0
+#define HWIO_GCC_BOOT_ROM_AHB_SREGR_SW_CLK_EN_SEL_SLP_STG_SLP_STG_CLK_GATE_CONTROLD_BY_SW_CLK_EN_SLP_STG_BIT_FVAL        0x1
+#define HWIO_GCC_BOOT_ROM_AHB_SREGR_SW_CLK_EN_SLP_STG_BMSK                                                      0x2
+#define HWIO_GCC_BOOT_ROM_AHB_SREGR_SW_CLK_EN_SLP_STG_SHFT                                                      0x1
+#define HWIO_GCC_BOOT_ROM_AHB_SREGR_SW_CLK_EN_SLP_STG_SLP_STG_CLOCK_DISABLE_FVAL                                0x0
+#define HWIO_GCC_BOOT_ROM_AHB_SREGR_SW_CLK_EN_SLP_STG_SLP_STG_CLOCK_ENABLE_FVAL                                 0x1
+
+#define HWIO_GCC_TLMM_BCR_ADDR                                                                           (GCC_CLK_CTL_REG_REG_BASE      + 0x00018000)
+#define HWIO_GCC_TLMM_BCR_PHYS                                                                           (GCC_CLK_CTL_REG_REG_BASE_PHYS + 0x00018000)
+#define HWIO_GCC_TLMM_BCR_OFFS                                                                           (GCC_CLK_CTL_REG_REG_BASE_OFFS + 0x00018000)
+#define HWIO_GCC_TLMM_BCR_RMSK                                                                                  0x1
+#define HWIO_GCC_TLMM_BCR_ATTR                                                                                  0x3
+#define HWIO_GCC_TLMM_BCR_IN          \
+        in_dword_masked(HWIO_GCC_TLMM_BCR_ADDR, HWIO_GCC_TLMM_BCR_RMSK)
+#define HWIO_GCC_TLMM_BCR_INM(m)      \
+        in_dword_masked(HWIO_GCC_TLMM_BCR_ADDR, m)
+#define HWIO_GCC_TLMM_BCR_OUT(v)      \
+        out_dword(HWIO_GCC_TLMM_BCR_ADDR,v)
+#define HWIO_GCC_TLMM_BCR_OUTM(m,v) \
+        out_dword_masked_ns(HWIO_GCC_TLMM_BCR_ADDR,m,v,HWIO_GCC_TLMM_BCR_IN)
+#define HWIO_GCC_TLMM_BCR_BLK_ARES_BMSK                                                                         0x1
+#define HWIO_GCC_TLMM_BCR_BLK_ARES_SHFT                                                                         0x0
+#define HWIO_GCC_TLMM_BCR_BLK_ARES_DISABLE_FVAL                                                                 0x0
+#define HWIO_GCC_TLMM_BCR_BLK_ARES_ENABLE_FVAL                                                                  0x1
+
+#define HWIO_GCC_TLMM_AHB_CBCR_ADDR                                                                      (GCC_CLK_CTL_REG_REG_BASE      + 0x00018004)
+#define HWIO_GCC_TLMM_AHB_CBCR_PHYS                                                                      (GCC_CLK_CTL_REG_REG_BASE_PHYS + 0x00018004)
+#define HWIO_GCC_TLMM_AHB_CBCR_OFFS                                                                      (GCC_CLK_CTL_REG_REG_BASE_OFFS + 0x00018004)
+#define HWIO_GCC_TLMM_AHB_CBCR_RMSK                                                                      0x81d00004
+#define HWIO_GCC_TLMM_AHB_CBCR_ATTR                                                                             0x3
+#define HWIO_GCC_TLMM_AHB_CBCR_IN          \
+        in_dword_masked(HWIO_GCC_TLMM_AHB_CBCR_ADDR, HWIO_GCC_TLMM_AHB_CBCR_RMSK)
+#define HWIO_GCC_TLMM_AHB_CBCR_INM(m)      \
+        in_dword_masked(HWIO_GCC_TLMM_AHB_CBCR_ADDR, m)
+#define HWIO_GCC_TLMM_AHB_CBCR_OUT(v)      \
+        out_dword(HWIO_GCC_TLMM_AHB_CBCR_ADDR,v)
+#define HWIO_GCC_TLMM_AHB_CBCR_OUTM(m,v) \
+        out_dword_masked_ns(HWIO_GCC_TLMM_AHB_CBCR_ADDR,m,v,HWIO_GCC_TLMM_AHB_CBCR_IN)
+#define HWIO_GCC_TLMM_AHB_CBCR_CLK_OFF_BMSK                                                              0x80000000
+#define HWIO_GCC_TLMM_AHB_CBCR_CLK_OFF_SHFT                                                                    0x1f
+#define HWIO_GCC_TLMM_AHB_CBCR_IGNORE_ALL_ARES_BMSK                                                       0x1000000
+#define HWIO_GCC_TLMM_AHB_CBCR_IGNORE_ALL_ARES_SHFT                                                            0x18
+#define HWIO_GCC_TLMM_AHB_CBCR_IGNORE_ALL_CLK_DIS_BMSK                                                     0x800000
+#define HWIO_GCC_TLMM_AHB_CBCR_IGNORE_ALL_CLK_DIS_SHFT                                                         0x17
+#define HWIO_GCC_TLMM_AHB_CBCR_CLK_DIS_BMSK                                                                0x400000
+#define HWIO_GCC_TLMM_AHB_CBCR_CLK_DIS_SHFT                                                                    0x16
+#define HWIO_GCC_TLMM_AHB_CBCR_IGNORE_RPMH_CLK_DIS_BMSK                                                    0x100000
+#define HWIO_GCC_TLMM_AHB_CBCR_IGNORE_RPMH_CLK_DIS_SHFT                                                        0x14
+#define HWIO_GCC_TLMM_AHB_CBCR_CLK_ARES_BMSK                                                                    0x4
+#define HWIO_GCC_TLMM_AHB_CBCR_CLK_ARES_SHFT                                                                    0x2
+#define HWIO_GCC_TLMM_AHB_CBCR_CLK_ARES_NO_RESET_FVAL                                                           0x0
+#define HWIO_GCC_TLMM_AHB_CBCR_CLK_ARES_RESET_FVAL                                                              0x1
+
+#define HWIO_GCC_TLMM_CBCR_ADDR                                                                          (GCC_CLK_CTL_REG_REG_BASE      + 0x00018008)
+#define HWIO_GCC_TLMM_CBCR_PHYS                                                                          (GCC_CLK_CTL_REG_REG_BASE_PHYS + 0x00018008)
+#define HWIO_GCC_TLMM_CBCR_OFFS                                                                          (GCC_CLK_CTL_REG_REG_BASE_OFFS + 0x00018008)
+#define HWIO_GCC_TLMM_CBCR_RMSK                                                                          0x81d00004
+#define HWIO_GCC_TLMM_CBCR_ATTR                                                                                 0x3
+#define HWIO_GCC_TLMM_CBCR_IN          \
+        in_dword_masked(HWIO_GCC_TLMM_CBCR_ADDR, HWIO_GCC_TLMM_CBCR_RMSK)
+#define HWIO_GCC_TLMM_CBCR_INM(m)      \
+        in_dword_masked(HWIO_GCC_TLMM_CBCR_ADDR, m)
+#define HWIO_GCC_TLMM_CBCR_OUT(v)      \
+        out_dword(HWIO_GCC_TLMM_CBCR_ADDR,v)
+#define HWIO_GCC_TLMM_CBCR_OUTM(m,v) \
+        out_dword_masked_ns(HWIO_GCC_TLMM_CBCR_ADDR,m,v,HWIO_GCC_TLMM_CBCR_IN)
+#define HWIO_GCC_TLMM_CBCR_CLK_OFF_BMSK                                                                  0x80000000
+#define HWIO_GCC_TLMM_CBCR_CLK_OFF_SHFT                                                                        0x1f
+#define HWIO_GCC_TLMM_CBCR_IGNORE_ALL_ARES_BMSK                                                           0x1000000
+#define HWIO_GCC_TLMM_CBCR_IGNORE_ALL_ARES_SHFT                                                                0x18
+#define HWIO_GCC_TLMM_CBCR_IGNORE_ALL_CLK_DIS_BMSK                                                         0x800000
+#define HWIO_GCC_TLMM_CBCR_IGNORE_ALL_CLK_DIS_SHFT                                                             0x17
+#define HWIO_GCC_TLMM_CBCR_CLK_DIS_BMSK                                                                    0x400000
+#define HWIO_GCC_TLMM_CBCR_CLK_DIS_SHFT                                                                        0x16
+#define HWIO_GCC_TLMM_CBCR_IGNORE_RPMH_CLK_DIS_BMSK                                                        0x100000
+#define HWIO_GCC_TLMM_CBCR_IGNORE_RPMH_CLK_DIS_SHFT                                                            0x14
+#define HWIO_GCC_TLMM_CBCR_CLK_ARES_BMSK                                                                        0x4
+#define HWIO_GCC_TLMM_CBCR_CLK_ARES_SHFT                                                                        0x2
+#define HWIO_GCC_TLMM_CBCR_CLK_ARES_NO_RESET_FVAL                                                               0x0
+#define HWIO_GCC_TLMM_CBCR_CLK_ARES_RESET_FVAL                                                                  0x1
+
+#define HWIO_GCC_AOSS_BCR_ADDR                                                                           (GCC_CLK_CTL_REG_REG_BASE      + 0x00019000)
+#define HWIO_GCC_AOSS_BCR_PHYS                                                                           (GCC_CLK_CTL_REG_REG_BASE_PHYS + 0x00019000)
+#define HWIO_GCC_AOSS_BCR_OFFS                                                                           (GCC_CLK_CTL_REG_REG_BASE_OFFS + 0x00019000)
+#define HWIO_GCC_AOSS_BCR_RMSK                                                                                  0x1
+#define HWIO_GCC_AOSS_BCR_ATTR                                                                                  0x3
+#define HWIO_GCC_AOSS_BCR_IN          \
+        in_dword_masked(HWIO_GCC_AOSS_BCR_ADDR, HWIO_GCC_AOSS_BCR_RMSK)
+#define HWIO_GCC_AOSS_BCR_INM(m)      \
+        in_dword_masked(HWIO_GCC_AOSS_BCR_ADDR, m)
+#define HWIO_GCC_AOSS_BCR_OUT(v)      \
+        out_dword(HWIO_GCC_AOSS_BCR_ADDR,v)
+#define HWIO_GCC_AOSS_BCR_OUTM(m,v) \
+        out_dword_masked_ns(HWIO_GCC_AOSS_BCR_ADDR,m,v,HWIO_GCC_AOSS_BCR_IN)
+#define HWIO_GCC_AOSS_BCR_BLK_ARES_BMSK                                                                         0x1
+#define HWIO_GCC_AOSS_BCR_BLK_ARES_SHFT                                                                         0x0
+#define HWIO_GCC_AOSS_BCR_BLK_ARES_DISABLE_FVAL                                                                 0x0
+#define HWIO_GCC_AOSS_BCR_BLK_ARES_ENABLE_FVAL                                                                  0x1
+
+#define HWIO_GCC_AOSS_CFG_AHB_CBCR_ADDR                                                                  (GCC_CLK_CTL_REG_REG_BASE      + 0x00019004)
+#define HWIO_GCC_AOSS_CFG_AHB_CBCR_PHYS                                                                  (GCC_CLK_CTL_REG_REG_BASE_PHYS + 0x00019004)
+#define HWIO_GCC_AOSS_CFG_AHB_CBCR_OFFS                                                                  (GCC_CLK_CTL_REG_REG_BASE_OFFS + 0x00019004)
+#define HWIO_GCC_AOSS_CFG_AHB_CBCR_RMSK                                                                  0x81d00005
+#define HWIO_GCC_AOSS_CFG_AHB_CBCR_ATTR                                                                         0x3
+#define HWIO_GCC_AOSS_CFG_AHB_CBCR_IN          \
+        in_dword_masked(HWIO_GCC_AOSS_CFG_AHB_CBCR_ADDR, HWIO_GCC_AOSS_CFG_AHB_CBCR_RMSK)
+#define HWIO_GCC_AOSS_CFG_AHB_CBCR_INM(m)      \
+        in_dword_masked(HWIO_GCC_AOSS_CFG_AHB_CBCR_ADDR, m)
+#define HWIO_GCC_AOSS_CFG_AHB_CBCR_OUT(v)      \
+        out_dword(HWIO_GCC_AOSS_CFG_AHB_CBCR_ADDR,v)
+#define HWIO_GCC_AOSS_CFG_AHB_CBCR_OUTM(m,v) \
+        out_dword_masked_ns(HWIO_GCC_AOSS_CFG_AHB_CBCR_ADDR,m,v,HWIO_GCC_AOSS_CFG_AHB_CBCR_IN)
+#define HWIO_GCC_AOSS_CFG_AHB_CBCR_CLK_OFF_BMSK                                                          0x80000000
+#define HWIO_GCC_AOSS_CFG_AHB_CBCR_CLK_OFF_SHFT                                                                0x1f
+#define HWIO_GCC_AOSS_CFG_AHB_CBCR_IGNORE_ALL_ARES_BMSK                                                   0x1000000
+#define HWIO_GCC_AOSS_CFG_AHB_CBCR_IGNORE_ALL_ARES_SHFT                                                        0x18
+#define HWIO_GCC_AOSS_CFG_AHB_CBCR_IGNORE_ALL_CLK_DIS_BMSK                                                 0x800000
+#define HWIO_GCC_AOSS_CFG_AHB_CBCR_IGNORE_ALL_CLK_DIS_SHFT                                                     0x17
+#define HWIO_GCC_AOSS_CFG_AHB_CBCR_CLK_DIS_BMSK                                                            0x400000
+#define HWIO_GCC_AOSS_CFG_AHB_CBCR_CLK_DIS_SHFT                                                                0x16
+#define HWIO_GCC_AOSS_CFG_AHB_CBCR_IGNORE_RPMH_CLK_DIS_BMSK                                                0x100000
+#define HWIO_GCC_AOSS_CFG_AHB_CBCR_IGNORE_RPMH_CLK_DIS_SHFT                                                    0x14
+#define HWIO_GCC_AOSS_CFG_AHB_CBCR_CLK_ARES_BMSK                                                                0x4
+#define HWIO_GCC_AOSS_CFG_AHB_CBCR_CLK_ARES_SHFT                                                                0x2
+#define HWIO_GCC_AOSS_CFG_AHB_CBCR_CLK_ARES_NO_RESET_FVAL                                                       0x0
+#define HWIO_GCC_AOSS_CFG_AHB_CBCR_CLK_ARES_RESET_FVAL                                                          0x1
+#define HWIO_GCC_AOSS_CFG_AHB_CBCR_CLK_ENABLE_BMSK                                                              0x1
+#define HWIO_GCC_AOSS_CFG_AHB_CBCR_CLK_ENABLE_SHFT                                                              0x0
+#define HWIO_GCC_AOSS_CFG_AHB_CBCR_CLK_ENABLE_DISABLE_FVAL                                                      0x0
+#define HWIO_GCC_AOSS_CFG_AHB_CBCR_CLK_ENABLE_ENABLE_FVAL                                                       0x1
+
+#define HWIO_GCC_AOSS_AT_CBCR_ADDR                                                                       (GCC_CLK_CTL_REG_REG_BASE      + 0x00019008)
+#define HWIO_GCC_AOSS_AT_CBCR_PHYS                                                                       (GCC_CLK_CTL_REG_REG_BASE_PHYS + 0x00019008)
+#define HWIO_GCC_AOSS_AT_CBCR_OFFS                                                                       (GCC_CLK_CTL_REG_REG_BASE_OFFS + 0x00019008)
+#define HWIO_GCC_AOSS_AT_CBCR_RMSK                                                                       0x81d0000f
+#define HWIO_GCC_AOSS_AT_CBCR_ATTR                                                                              0x3
+#define HWIO_GCC_AOSS_AT_CBCR_IN          \
+        in_dword_masked(HWIO_GCC_AOSS_AT_CBCR_ADDR, HWIO_GCC_AOSS_AT_CBCR_RMSK)
+#define HWIO_GCC_AOSS_AT_CBCR_INM(m)      \
+        in_dword_masked(HWIO_GCC_AOSS_AT_CBCR_ADDR, m)
+#define HWIO_GCC_AOSS_AT_CBCR_OUT(v)      \
+        out_dword(HWIO_GCC_AOSS_AT_CBCR_ADDR,v)
+#define HWIO_GCC_AOSS_AT_CBCR_OUTM(m,v) \
+        out_dword_masked_ns(HWIO_GCC_AOSS_AT_CBCR_ADDR,m,v,HWIO_GCC_AOSS_AT_CBCR_IN)
+#define HWIO_GCC_AOSS_AT_CBCR_CLK_OFF_BMSK                                                               0x80000000
+#define HWIO_GCC_AOSS_AT_CBCR_CLK_OFF_SHFT                                                                     0x1f
+#define HWIO_GCC_AOSS_AT_CBCR_IGNORE_ALL_ARES_BMSK                                                        0x1000000
+#define HWIO_GCC_AOSS_AT_CBCR_IGNORE_ALL_ARES_SHFT                                                             0x18
+#define HWIO_GCC_AOSS_AT_CBCR_IGNORE_ALL_CLK_DIS_BMSK                                                      0x800000
+#define HWIO_GCC_AOSS_AT_CBCR_IGNORE_ALL_CLK_DIS_SHFT                                                          0x17
+#define HWIO_GCC_AOSS_AT_CBCR_CLK_DIS_BMSK                                                                 0x400000
+#define HWIO_GCC_AOSS_AT_CBCR_CLK_DIS_SHFT                                                                     0x16
+#define HWIO_GCC_AOSS_AT_CBCR_IGNORE_RPMH_CLK_DIS_BMSK                                                     0x100000
+#define HWIO_GCC_AOSS_AT_CBCR_IGNORE_RPMH_CLK_DIS_SHFT                                                         0x14
+#define HWIO_GCC_AOSS_AT_CBCR_SW_ONLY_EN_BMSK                                                                   0x8
+#define HWIO_GCC_AOSS_AT_CBCR_SW_ONLY_EN_SHFT                                                                   0x3
+#define HWIO_GCC_AOSS_AT_CBCR_CLK_ARES_BMSK                                                                     0x4
+#define HWIO_GCC_AOSS_AT_CBCR_CLK_ARES_SHFT                                                                     0x2
+#define HWIO_GCC_AOSS_AT_CBCR_CLK_ARES_NO_RESET_FVAL                                                            0x0
+#define HWIO_GCC_AOSS_AT_CBCR_CLK_ARES_RESET_FVAL                                                               0x1
+#define HWIO_GCC_AOSS_AT_CBCR_HW_CTL_BMSK                                                                       0x2
+#define HWIO_GCC_AOSS_AT_CBCR_HW_CTL_SHFT                                                                       0x1
+#define HWIO_GCC_AOSS_AT_CBCR_HW_CTL_DISABLE_FVAL                                                               0x0
+#define HWIO_GCC_AOSS_AT_CBCR_HW_CTL_ENABLE_FVAL                                                                0x1
+#define HWIO_GCC_AOSS_AT_CBCR_CLK_ENABLE_BMSK                                                                   0x1
+#define HWIO_GCC_AOSS_AT_CBCR_CLK_ENABLE_SHFT                                                                   0x0
+#define HWIO_GCC_AOSS_AT_CBCR_CLK_ENABLE_DISABLE_FVAL                                                           0x0
+#define HWIO_GCC_AOSS_AT_CBCR_CLK_ENABLE_ENABLE_FVAL                                                            0x1
+
+#define HWIO_GCC_SEC_CTRL_BCR_ADDR                                                                       (GCC_CLK_CTL_REG_REG_BASE      + 0x0001a000)
+#define HWIO_GCC_SEC_CTRL_BCR_PHYS                                                                       (GCC_CLK_CTL_REG_REG_BASE_PHYS + 0x0001a000)
+#define HWIO_GCC_SEC_CTRL_BCR_OFFS                                                                       (GCC_CLK_CTL_REG_REG_BASE_OFFS + 0x0001a000)
+#define HWIO_GCC_SEC_CTRL_BCR_RMSK                                                                              0x1
+#define HWIO_GCC_SEC_CTRL_BCR_ATTR                                                                              0x3
+#define HWIO_GCC_SEC_CTRL_BCR_IN          \
+        in_dword_masked(HWIO_GCC_SEC_CTRL_BCR_ADDR, HWIO_GCC_SEC_CTRL_BCR_RMSK)
+#define HWIO_GCC_SEC_CTRL_BCR_INM(m)      \
+        in_dword_masked(HWIO_GCC_SEC_CTRL_BCR_ADDR, m)
+#define HWIO_GCC_SEC_CTRL_BCR_OUT(v)      \
+        out_dword(HWIO_GCC_SEC_CTRL_BCR_ADDR,v)
+#define HWIO_GCC_SEC_CTRL_BCR_OUTM(m,v) \
+        out_dword_masked_ns(HWIO_GCC_SEC_CTRL_BCR_ADDR,m,v,HWIO_GCC_SEC_CTRL_BCR_IN)
+#define HWIO_GCC_SEC_CTRL_BCR_BLK_ARES_BMSK                                                                     0x1
+#define HWIO_GCC_SEC_CTRL_BCR_BLK_ARES_SHFT                                                                     0x0
+#define HWIO_GCC_SEC_CTRL_BCR_BLK_ARES_DISABLE_FVAL                                                             0x0
+#define HWIO_GCC_SEC_CTRL_BCR_BLK_ARES_ENABLE_FVAL                                                              0x1
+
+#define HWIO_GCC_SEC_CTRL_ACC_CBCR_ADDR                                                                  (GCC_CLK_CTL_REG_REG_BASE      + 0x0001a004)
+#define HWIO_GCC_SEC_CTRL_ACC_CBCR_PHYS                                                                  (GCC_CLK_CTL_REG_REG_BASE_PHYS + 0x0001a004)
+#define HWIO_GCC_SEC_CTRL_ACC_CBCR_OFFS                                                                  (GCC_CLK_CTL_REG_REG_BASE_OFFS + 0x0001a004)
+#define HWIO_GCC_SEC_CTRL_ACC_CBCR_RMSK                                                                  0x81c00005
+#define HWIO_GCC_SEC_CTRL_ACC_CBCR_ATTR                                                                         0x3
+#define HWIO_GCC_SEC_CTRL_ACC_CBCR_IN          \
+        in_dword_masked(HWIO_GCC_SEC_CTRL_ACC_CBCR_ADDR, HWIO_GCC_SEC_CTRL_ACC_CBCR_RMSK)
+#define HWIO_GCC_SEC_CTRL_ACC_CBCR_INM(m)      \
+        in_dword_masked(HWIO_GCC_SEC_CTRL_ACC_CBCR_ADDR, m)
+#define HWIO_GCC_SEC_CTRL_ACC_CBCR_OUT(v)      \
+        out_dword(HWIO_GCC_SEC_CTRL_ACC_CBCR_ADDR,v)
+#define HWIO_GCC_SEC_CTRL_ACC_CBCR_OUTM(m,v) \
+        out_dword_masked_ns(HWIO_GCC_SEC_CTRL_ACC_CBCR_ADDR,m,v,HWIO_GCC_SEC_CTRL_ACC_CBCR_IN)
+#define HWIO_GCC_SEC_CTRL_ACC_CBCR_CLK_OFF_BMSK                                                          0x80000000
+#define HWIO_GCC_SEC_CTRL_ACC_CBCR_CLK_OFF_SHFT                                                                0x1f
+#define HWIO_GCC_SEC_CTRL_ACC_CBCR_IGNORE_ALL_ARES_BMSK                                                   0x1000000
+#define HWIO_GCC_SEC_CTRL_ACC_CBCR_IGNORE_ALL_ARES_SHFT                                                        0x18
+#define HWIO_GCC_SEC_CTRL_ACC_CBCR_IGNORE_ALL_CLK_DIS_BMSK                                                 0x800000
+#define HWIO_GCC_SEC_CTRL_ACC_CBCR_IGNORE_ALL_CLK_DIS_SHFT                                                     0x17
+#define HWIO_GCC_SEC_CTRL_ACC_CBCR_CLK_DIS_BMSK                                                            0x400000
+#define HWIO_GCC_SEC_CTRL_ACC_CBCR_CLK_DIS_SHFT                                                                0x16
+#define HWIO_GCC_SEC_CTRL_ACC_CBCR_CLK_ARES_BMSK                                                                0x4
+#define HWIO_GCC_SEC_CTRL_ACC_CBCR_CLK_ARES_SHFT                                                                0x2
+#define HWIO_GCC_SEC_CTRL_ACC_CBCR_CLK_ARES_NO_RESET_FVAL                                                       0x0
+#define HWIO_GCC_SEC_CTRL_ACC_CBCR_CLK_ARES_RESET_FVAL                                                          0x1
+#define HWIO_GCC_SEC_CTRL_ACC_CBCR_CLK_ENABLE_BMSK                                                              0x1
+#define HWIO_GCC_SEC_CTRL_ACC_CBCR_CLK_ENABLE_SHFT                                                              0x0
+#define HWIO_GCC_SEC_CTRL_ACC_CBCR_CLK_ENABLE_DISABLE_FVAL                                                      0x0
+#define HWIO_GCC_SEC_CTRL_ACC_CBCR_CLK_ENABLE_ENABLE_FVAL                                                       0x1
+
+#define HWIO_GCC_SEC_CTRL_AHB_CBCR_ADDR                                                                  (GCC_CLK_CTL_REG_REG_BASE      + 0x0001a008)
+#define HWIO_GCC_SEC_CTRL_AHB_CBCR_PHYS                                                                  (GCC_CLK_CTL_REG_REG_BASE_PHYS + 0x0001a008)
+#define HWIO_GCC_SEC_CTRL_AHB_CBCR_OFFS                                                                  (GCC_CLK_CTL_REG_REG_BASE_OFFS + 0x0001a008)
+#define HWIO_GCC_SEC_CTRL_AHB_CBCR_RMSK                                                                  0x81d0000f
+#define HWIO_GCC_SEC_CTRL_AHB_CBCR_ATTR                                                                         0x3
+#define HWIO_GCC_SEC_CTRL_AHB_CBCR_IN          \
+        in_dword_masked(HWIO_GCC_SEC_CTRL_AHB_CBCR_ADDR, HWIO_GCC_SEC_CTRL_AHB_CBCR_RMSK)
+#define HWIO_GCC_SEC_CTRL_AHB_CBCR_INM(m)      \
+        in_dword_masked(HWIO_GCC_SEC_CTRL_AHB_CBCR_ADDR, m)
+#define HWIO_GCC_SEC_CTRL_AHB_CBCR_OUT(v)      \
+        out_dword(HWIO_GCC_SEC_CTRL_AHB_CBCR_ADDR,v)
+#define HWIO_GCC_SEC_CTRL_AHB_CBCR_OUTM(m,v) \
+        out_dword_masked_ns(HWIO_GCC_SEC_CTRL_AHB_CBCR_ADDR,m,v,HWIO_GCC_SEC_CTRL_AHB_CBCR_IN)
+#define HWIO_GCC_SEC_CTRL_AHB_CBCR_CLK_OFF_BMSK                                                          0x80000000
+#define HWIO_GCC_SEC_CTRL_AHB_CBCR_CLK_OFF_SHFT                                                                0x1f
+#define HWIO_GCC_SEC_CTRL_AHB_CBCR_IGNORE_ALL_ARES_BMSK                                                   0x1000000
+#define HWIO_GCC_SEC_CTRL_AHB_CBCR_IGNORE_ALL_ARES_SHFT                                                        0x18
+#define HWIO_GCC_SEC_CTRL_AHB_CBCR_IGNORE_ALL_CLK_DIS_BMSK                                                 0x800000
+#define HWIO_GCC_SEC_CTRL_AHB_CBCR_IGNORE_ALL_CLK_DIS_SHFT                                                     0x17
+#define HWIO_GCC_SEC_CTRL_AHB_CBCR_CLK_DIS_BMSK                                                            0x400000
+#define HWIO_GCC_SEC_CTRL_AHB_CBCR_CLK_DIS_SHFT                                                                0x16
+#define HWIO_GCC_SEC_CTRL_AHB_CBCR_IGNORE_RPMH_CLK_DIS_BMSK                                                0x100000
+#define HWIO_GCC_SEC_CTRL_AHB_CBCR_IGNORE_RPMH_CLK_DIS_SHFT                                                    0x14
+#define HWIO_GCC_SEC_CTRL_AHB_CBCR_SW_ONLY_EN_BMSK                                                              0x8
+#define HWIO_GCC_SEC_CTRL_AHB_CBCR_SW_ONLY_EN_SHFT                                                              0x3
+#define HWIO_GCC_SEC_CTRL_AHB_CBCR_CLK_ARES_BMSK                                                                0x4
+#define HWIO_GCC_SEC_CTRL_AHB_CBCR_CLK_ARES_SHFT                                                                0x2
+#define HWIO_GCC_SEC_CTRL_AHB_CBCR_CLK_ARES_NO_RESET_FVAL                                                       0x0
+#define HWIO_GCC_SEC_CTRL_AHB_CBCR_CLK_ARES_RESET_FVAL                                                          0x1
+#define HWIO_GCC_SEC_CTRL_AHB_CBCR_HW_CTL_BMSK                                                                  0x2
+#define HWIO_GCC_SEC_CTRL_AHB_CBCR_HW_CTL_SHFT                                                                  0x1
+#define HWIO_GCC_SEC_CTRL_AHB_CBCR_HW_CTL_DISABLE_FVAL                                                          0x0
+#define HWIO_GCC_SEC_CTRL_AHB_CBCR_HW_CTL_ENABLE_FVAL                                                           0x1
+#define HWIO_GCC_SEC_CTRL_AHB_CBCR_CLK_ENABLE_BMSK                                                              0x1
+#define HWIO_GCC_SEC_CTRL_AHB_CBCR_CLK_ENABLE_SHFT                                                              0x0
+#define HWIO_GCC_SEC_CTRL_AHB_CBCR_CLK_ENABLE_DISABLE_FVAL                                                      0x0
+#define HWIO_GCC_SEC_CTRL_AHB_CBCR_CLK_ENABLE_ENABLE_FVAL                                                       0x1
+
+#define HWIO_GCC_SEC_CTRL_CBCR_ADDR                                                                      (GCC_CLK_CTL_REG_REG_BASE      + 0x0001a00c)
+#define HWIO_GCC_SEC_CTRL_CBCR_PHYS                                                                      (GCC_CLK_CTL_REG_REG_BASE_PHYS + 0x0001a00c)
+#define HWIO_GCC_SEC_CTRL_CBCR_OFFS                                                                      (GCC_CLK_CTL_REG_REG_BASE_OFFS + 0x0001a00c)
+#define HWIO_GCC_SEC_CTRL_CBCR_RMSK                                                                      0x81c07ff5
+#define HWIO_GCC_SEC_CTRL_CBCR_ATTR                                                                             0x3
+#define HWIO_GCC_SEC_CTRL_CBCR_IN          \
+        in_dword_masked(HWIO_GCC_SEC_CTRL_CBCR_ADDR, HWIO_GCC_SEC_CTRL_CBCR_RMSK)
+#define HWIO_GCC_SEC_CTRL_CBCR_INM(m)      \
+        in_dword_masked(HWIO_GCC_SEC_CTRL_CBCR_ADDR, m)
+#define HWIO_GCC_SEC_CTRL_CBCR_OUT(v)      \
+        out_dword(HWIO_GCC_SEC_CTRL_CBCR_ADDR,v)
+#define HWIO_GCC_SEC_CTRL_CBCR_OUTM(m,v) \
+        out_dword_masked_ns(HWIO_GCC_SEC_CTRL_CBCR_ADDR,m,v,HWIO_GCC_SEC_CTRL_CBCR_IN)
+#define HWIO_GCC_SEC_CTRL_CBCR_CLK_OFF_BMSK                                                              0x80000000
+#define HWIO_GCC_SEC_CTRL_CBCR_CLK_OFF_SHFT                                                                    0x1f
+#define HWIO_GCC_SEC_CTRL_CBCR_IGNORE_ALL_ARES_BMSK                                                       0x1000000
+#define HWIO_GCC_SEC_CTRL_CBCR_IGNORE_ALL_ARES_SHFT                                                            0x18
+#define HWIO_GCC_SEC_CTRL_CBCR_IGNORE_ALL_CLK_DIS_BMSK                                                     0x800000
+#define HWIO_GCC_SEC_CTRL_CBCR_IGNORE_ALL_CLK_DIS_SHFT                                                         0x17
+#define HWIO_GCC_SEC_CTRL_CBCR_CLK_DIS_BMSK                                                                0x400000
+#define HWIO_GCC_SEC_CTRL_CBCR_CLK_DIS_SHFT                                                                    0x16
+#define HWIO_GCC_SEC_CTRL_CBCR_FORCE_MEM_CORE_ON_BMSK                                                        0x4000
+#define HWIO_GCC_SEC_CTRL_CBCR_FORCE_MEM_CORE_ON_SHFT                                                           0xe
+#define HWIO_GCC_SEC_CTRL_CBCR_FORCE_MEM_CORE_ON_FORCE_DISABLE_FVAL                                             0x0
+#define HWIO_GCC_SEC_CTRL_CBCR_FORCE_MEM_CORE_ON_FORCE_ENABLE_FVAL                                              0x1
+#define HWIO_GCC_SEC_CTRL_CBCR_FORCE_MEM_PERIPH_ON_BMSK                                                      0x2000
+#define HWIO_GCC_SEC_CTRL_CBCR_FORCE_MEM_PERIPH_ON_SHFT                                                         0xd
+#define HWIO_GCC_SEC_CTRL_CBCR_FORCE_MEM_PERIPH_ON_FORCE_DISABLE_FVAL                                           0x0
+#define HWIO_GCC_SEC_CTRL_CBCR_FORCE_MEM_PERIPH_ON_FORCE_ENABLE_FVAL                                            0x1
+#define HWIO_GCC_SEC_CTRL_CBCR_FORCE_MEM_PERIPH_OFF_BMSK                                                     0x1000
+#define HWIO_GCC_SEC_CTRL_CBCR_FORCE_MEM_PERIPH_OFF_SHFT                                                        0xc
+#define HWIO_GCC_SEC_CTRL_CBCR_FORCE_MEM_PERIPH_OFF_FORCE_DISABLE_FVAL                                          0x0
+#define HWIO_GCC_SEC_CTRL_CBCR_FORCE_MEM_PERIPH_OFF_FORCE_ENABLE_FVAL                                           0x1
+#define HWIO_GCC_SEC_CTRL_CBCR_WAKEUP_BMSK                                                                    0xf00
+#define HWIO_GCC_SEC_CTRL_CBCR_WAKEUP_SHFT                                                                      0x8
+#define HWIO_GCC_SEC_CTRL_CBCR_WAKEUP_CLOCK0_FVAL                                                               0x0
+#define HWIO_GCC_SEC_CTRL_CBCR_WAKEUP_CLOCK1_FVAL                                                               0x1
+#define HWIO_GCC_SEC_CTRL_CBCR_WAKEUP_CLOCK2_FVAL                                                               0x2
+#define HWIO_GCC_SEC_CTRL_CBCR_WAKEUP_CLOCK3_FVAL                                                               0x3
+#define HWIO_GCC_SEC_CTRL_CBCR_WAKEUP_CLOCK4_FVAL                                                               0x4
+#define HWIO_GCC_SEC_CTRL_CBCR_WAKEUP_CLOCK5_FVAL                                                               0x5
+#define HWIO_GCC_SEC_CTRL_CBCR_WAKEUP_CLOCK6_FVAL                                                               0x6
+#define HWIO_GCC_SEC_CTRL_CBCR_WAKEUP_CLOCK7_FVAL                                                               0x7
+#define HWIO_GCC_SEC_CTRL_CBCR_WAKEUP_CLOCK8_FVAL                                                               0x8
+#define HWIO_GCC_SEC_CTRL_CBCR_WAKEUP_CLOCK9_FVAL                                                               0x9
+#define HWIO_GCC_SEC_CTRL_CBCR_WAKEUP_CLOCK10_FVAL                                                              0xa
+#define HWIO_GCC_SEC_CTRL_CBCR_WAKEUP_CLOCK11_FVAL                                                              0xb
+#define HWIO_GCC_SEC_CTRL_CBCR_WAKEUP_CLOCK12_FVAL                                                              0xc
+#define HWIO_GCC_SEC_CTRL_CBCR_WAKEUP_CLOCK13_FVAL                                                              0xd
+#define HWIO_GCC_SEC_CTRL_CBCR_WAKEUP_CLOCK14_FVAL                                                              0xe
+#define HWIO_GCC_SEC_CTRL_CBCR_WAKEUP_CLOCK15_FVAL                                                              0xf
+#define HWIO_GCC_SEC_CTRL_CBCR_SLEEP_BMSK                                                                      0xf0
+#define HWIO_GCC_SEC_CTRL_CBCR_SLEEP_SHFT                                                                       0x4
+#define HWIO_GCC_SEC_CTRL_CBCR_SLEEP_CLOCK0_FVAL                                                                0x0
+#define HWIO_GCC_SEC_CTRL_CBCR_SLEEP_CLOCK1_FVAL                                                                0x1
+#define HWIO_GCC_SEC_CTRL_CBCR_SLEEP_CLOCK2_FVAL                                                                0x2
+#define HWIO_GCC_SEC_CTRL_CBCR_SLEEP_CLOCK3_FVAL                                                                0x3
+#define HWIO_GCC_SEC_CTRL_CBCR_SLEEP_CLOCK4_FVAL                                                                0x4
+#define HWIO_GCC_SEC_CTRL_CBCR_SLEEP_CLOCK5_FVAL                                                                0x5
+#define HWIO_GCC_SEC_CTRL_CBCR_SLEEP_CLOCK6_FVAL                                                                0x6
+#define HWIO_GCC_SEC_CTRL_CBCR_SLEEP_CLOCK7_FVAL                                                                0x7
+#define HWIO_GCC_SEC_CTRL_CBCR_SLEEP_CLOCK8_FVAL                                                                0x8
+#define HWIO_GCC_SEC_CTRL_CBCR_SLEEP_CLOCK9_FVAL                                                                0x9
+#define HWIO_GCC_SEC_CTRL_CBCR_SLEEP_CLOCK10_FVAL                                                               0xa
+#define HWIO_GCC_SEC_CTRL_CBCR_SLEEP_CLOCK11_FVAL                                                               0xb
+#define HWIO_GCC_SEC_CTRL_CBCR_SLEEP_CLOCK12_FVAL                                                               0xc
+#define HWIO_GCC_SEC_CTRL_CBCR_SLEEP_CLOCK13_FVAL                                                               0xd
+#define HWIO_GCC_SEC_CTRL_CBCR_SLEEP_CLOCK14_FVAL                                                               0xe
+#define HWIO_GCC_SEC_CTRL_CBCR_SLEEP_CLOCK15_FVAL                                                               0xf
+#define HWIO_GCC_SEC_CTRL_CBCR_CLK_ARES_BMSK                                                                    0x4
+#define HWIO_GCC_SEC_CTRL_CBCR_CLK_ARES_SHFT                                                                    0x2
+#define HWIO_GCC_SEC_CTRL_CBCR_CLK_ARES_NO_RESET_FVAL                                                           0x0
+#define HWIO_GCC_SEC_CTRL_CBCR_CLK_ARES_RESET_FVAL                                                              0x1
+#define HWIO_GCC_SEC_CTRL_CBCR_CLK_ENABLE_BMSK                                                                  0x1
+#define HWIO_GCC_SEC_CTRL_CBCR_CLK_ENABLE_SHFT                                                                  0x0
+#define HWIO_GCC_SEC_CTRL_CBCR_CLK_ENABLE_DISABLE_FVAL                                                          0x0
+#define HWIO_GCC_SEC_CTRL_CBCR_CLK_ENABLE_ENABLE_FVAL                                                           0x1
+
+#define HWIO_GCC_SEC_CTRL_SREGR_ADDR                                                                     (GCC_CLK_CTL_REG_REG_BASE      + 0x0001a010)
+#define HWIO_GCC_SEC_CTRL_SREGR_PHYS                                                                     (GCC_CLK_CTL_REG_REG_BASE_PHYS + 0x0001a010)
+#define HWIO_GCC_SEC_CTRL_SREGR_OFFS                                                                     (GCC_CLK_CTL_REG_REG_BASE_OFFS + 0x0001a010)
+#define HWIO_GCC_SEC_CTRL_SREGR_RMSK                                                                     0xfffffffe
+#define HWIO_GCC_SEC_CTRL_SREGR_ATTR                                                                            0x3
+#define HWIO_GCC_SEC_CTRL_SREGR_IN          \
+        in_dword_masked(HWIO_GCC_SEC_CTRL_SREGR_ADDR, HWIO_GCC_SEC_CTRL_SREGR_RMSK)
+#define HWIO_GCC_SEC_CTRL_SREGR_INM(m)      \
+        in_dword_masked(HWIO_GCC_SEC_CTRL_SREGR_ADDR, m)
+#define HWIO_GCC_SEC_CTRL_SREGR_OUT(v)      \
+        out_dword(HWIO_GCC_SEC_CTRL_SREGR_ADDR,v)
+#define HWIO_GCC_SEC_CTRL_SREGR_OUTM(m,v) \
+        out_dword_masked_ns(HWIO_GCC_SEC_CTRL_SREGR_ADDR,m,v,HWIO_GCC_SEC_CTRL_SREGR_IN)
+#define HWIO_GCC_SEC_CTRL_SREGR_SREG_PSCBC_SPARE_CTRL_OUT_BMSK                                           0xff000000
+#define HWIO_GCC_SEC_CTRL_SREGR_SREG_PSCBC_SPARE_CTRL_OUT_SHFT                                                 0x18
+#define HWIO_GCC_SEC_CTRL_SREGR_SREG_PSCBC_SPARE_CTRL_IN_BMSK                                              0xff0000
+#define HWIO_GCC_SEC_CTRL_SREGR_SREG_PSCBC_SPARE_CTRL_IN_SHFT                                                  0x10
+#define HWIO_GCC_SEC_CTRL_SREGR_IGNORE_GDSC_PWR_DWN_CSR_BMSK                                                 0x8000
+#define HWIO_GCC_SEC_CTRL_SREGR_IGNORE_GDSC_PWR_DWN_CSR_SHFT                                                    0xf
+#define HWIO_GCC_SEC_CTRL_SREGR_IGNORE_GDSC_PWR_DWN_CSR_NO_IGNORE_FVAL                                          0x0
+#define HWIO_GCC_SEC_CTRL_SREGR_IGNORE_GDSC_PWR_DWN_CSR_IGNORE_FVAL                                             0x1
+#define HWIO_GCC_SEC_CTRL_SREGR_PSCBC_SLP_STG_MODE_CSR_BMSK                                                  0x4000
+#define HWIO_GCC_SEC_CTRL_SREGR_PSCBC_SLP_STG_MODE_CSR_SHFT                                                     0xe
+#define HWIO_GCC_SEC_CTRL_SREGR_PSCBC_SLP_STG_MODE_CSR_SREG_PSCBC_MODE_FVAL                                     0x0
+#define HWIO_GCC_SEC_CTRL_SREGR_PSCBC_SLP_STG_MODE_CSR_PSCBC_SLP_STG_MODE_FVAL                                  0x1
+#define HWIO_GCC_SEC_CTRL_SREGR_MEM_CPH_RST_SW_OVERRIDE_BMSK                                                 0x2000
+#define HWIO_GCC_SEC_CTRL_SREGR_MEM_CPH_RST_SW_OVERRIDE_SHFT                                                    0xd
+#define HWIO_GCC_SEC_CTRL_SREGR_MEM_CPH_RST_SW_OVERRIDE_NO_OVERRIDE_FVAL                                        0x0
+#define HWIO_GCC_SEC_CTRL_SREGR_MEM_CPH_RST_SW_OVERRIDE_OVERRIDE_FVAL                                           0x1
+#define HWIO_GCC_SEC_CTRL_SREGR_SW_SM_PSCBC_SEQ_IN_OVERRIDE_BMSK                                             0x1000
+#define HWIO_GCC_SEC_CTRL_SREGR_SW_SM_PSCBC_SEQ_IN_OVERRIDE_SHFT                                                0xc
+#define HWIO_GCC_SEC_CTRL_SREGR_SW_SM_PSCBC_SEQ_IN_OVERRIDE_NO_RESET_FVAL                                       0x0
+#define HWIO_GCC_SEC_CTRL_SREGR_SW_SM_PSCBC_SEQ_IN_OVERRIDE_RESET_FVAL                                          0x1
+#define HWIO_GCC_SEC_CTRL_SREGR_MEM_CORE_ON_ACK_BMSK                                                          0x800
+#define HWIO_GCC_SEC_CTRL_SREGR_MEM_CORE_ON_ACK_SHFT                                                            0xb
+#define HWIO_GCC_SEC_CTRL_SREGR_MEM_PERIPH_ON_ACK_BMSK                                                        0x400
+#define HWIO_GCC_SEC_CTRL_SREGR_MEM_PERIPH_ON_ACK_SHFT                                                          0xa
+#define HWIO_GCC_SEC_CTRL_SREGR_SW_DIV_RATIO_SLP_STG_CLK_BMSK                                                 0x300
+#define HWIO_GCC_SEC_CTRL_SREGR_SW_DIV_RATIO_SLP_STG_CLK_SHFT                                                   0x8
+#define HWIO_GCC_SEC_CTRL_SREGR_SW_DIV_RATIO_SLP_STG_CLK_DIV_BY_1_FVAL                                          0x0
+#define HWIO_GCC_SEC_CTRL_SREGR_SW_DIV_RATIO_SLP_STG_CLK_DIV_BY_2_FVAL                                          0x1
+#define HWIO_GCC_SEC_CTRL_SREGR_SW_DIV_RATIO_SLP_STG_CLK_DIV_BY_4_FVAL                                          0x2
+#define HWIO_GCC_SEC_CTRL_SREGR_SW_DIV_RATIO_SLP_STG_CLK_DIV_BY_8_FVAL                                          0x3
+#define HWIO_GCC_SEC_CTRL_SREGR_MEM_CPH_ENABLE_BMSK                                                            0x80
+#define HWIO_GCC_SEC_CTRL_SREGR_MEM_CPH_ENABLE_SHFT                                                             0x7
+#define HWIO_GCC_SEC_CTRL_SREGR_MEM_CPH_ENABLE_DISABLE_FVAL                                                     0x0
+#define HWIO_GCC_SEC_CTRL_SREGR_MEM_CPH_ENABLE_ENABLE_FVAL                                                      0x1
+#define HWIO_GCC_SEC_CTRL_SREGR_FORCE_CLK_ON_BMSK                                                              0x40
+#define HWIO_GCC_SEC_CTRL_SREGR_FORCE_CLK_ON_SHFT                                                               0x6
+#define HWIO_GCC_SEC_CTRL_SREGR_FORCE_CLK_ON_NO_FORCE_FVAL                                                      0x0
+#define HWIO_GCC_SEC_CTRL_SREGR_FORCE_CLK_ON_FORCE_ENABLE_FVAL                                                  0x1
+#define HWIO_GCC_SEC_CTRL_SREGR_SW_RST_SEL_SLP_STG_BMSK                                                        0x20
+#define HWIO_GCC_SEC_CTRL_SREGR_SW_RST_SEL_SLP_STG_SHFT                                                         0x5
+#define HWIO_GCC_SEC_CTRL_SREGR_SW_RST_SEL_SLP_STG_SELECT_THE_HARDWARE_ARES_FVAL                                0x0
+#define HWIO_GCC_SEC_CTRL_SREGR_SW_RST_SEL_SLP_STG_SELECT_THE_SW_RST_SLP_STG_BIT_FVAL                           0x1
+#define HWIO_GCC_SEC_CTRL_SREGR_SW_RST_SLP_STG_BMSK                                                            0x10
+#define HWIO_GCC_SEC_CTRL_SREGR_SW_RST_SLP_STG_SHFT                                                             0x4
+#define HWIO_GCC_SEC_CTRL_SREGR_SW_RST_SLP_STG_DE_ASSERTION_OF_THE_RESET_FVAL                                   0x0
+#define HWIO_GCC_SEC_CTRL_SREGR_SW_RST_SLP_STG_ASSERTION_OF_THE_RESET_FVAL                                      0x1
+#define HWIO_GCC_SEC_CTRL_SREGR_SW_CTRL_PWR_DOWN_BMSK                                                           0x8
+#define HWIO_GCC_SEC_CTRL_SREGR_SW_CTRL_PWR_DOWN_SHFT                                                           0x3
+#define HWIO_GCC_SEC_CTRL_SREGR_SW_CTRL_PWR_DOWN_NO_SW_CTRL_FVAL                                                0x0
+#define HWIO_GCC_SEC_CTRL_SREGR_SW_CTRL_PWR_DOWN_SW_CTRL_FVAL                                                   0x1
+#define HWIO_GCC_SEC_CTRL_SREGR_SW_CLK_EN_SEL_SLP_STG_BMSK                                                      0x4
+#define HWIO_GCC_SEC_CTRL_SREGR_SW_CLK_EN_SEL_SLP_STG_SHFT                                                      0x2
+#define HWIO_GCC_SEC_CTRL_SREGR_SW_CLK_EN_SEL_SLP_STG_SLP_STG_CLK_GATE_CONTROLD_BY_HW_FSM_FVAL                  0x0
+#define HWIO_GCC_SEC_CTRL_SREGR_SW_CLK_EN_SEL_SLP_STG_SLP_STG_CLK_GATE_CONTROLD_BY_SW_CLK_EN_SLP_STG_BIT_FVAL        0x1
+#define HWIO_GCC_SEC_CTRL_SREGR_SW_CLK_EN_SLP_STG_BMSK                                                          0x2
+#define HWIO_GCC_SEC_CTRL_SREGR_SW_CLK_EN_SLP_STG_SHFT                                                          0x1
+#define HWIO_GCC_SEC_CTRL_SREGR_SW_CLK_EN_SLP_STG_SLP_STG_CLOCK_DISABLE_FVAL                                    0x0
+#define HWIO_GCC_SEC_CTRL_SREGR_SW_CLK_EN_SLP_STG_SLP_STG_CLOCK_ENABLE_FVAL                                     0x1
+
+#define HWIO_GCC_SEC_CTRL_SENSE_CBCR_ADDR                                                                (GCC_CLK_CTL_REG_REG_BASE      + 0x0001a014)
+#define HWIO_GCC_SEC_CTRL_SENSE_CBCR_PHYS                                                                (GCC_CLK_CTL_REG_REG_BASE_PHYS + 0x0001a014)
+#define HWIO_GCC_SEC_CTRL_SENSE_CBCR_OFFS                                                                (GCC_CLK_CTL_REG_REG_BASE_OFFS + 0x0001a014)
+#define HWIO_GCC_SEC_CTRL_SENSE_CBCR_RMSK                                                                0x81c00005
+#define HWIO_GCC_SEC_CTRL_SENSE_CBCR_ATTR                                                                       0x3
+#define HWIO_GCC_SEC_CTRL_SENSE_CBCR_IN          \
+        in_dword_masked(HWIO_GCC_SEC_CTRL_SENSE_CBCR_ADDR, HWIO_GCC_SEC_CTRL_SENSE_CBCR_RMSK)
+#define HWIO_GCC_SEC_CTRL_SENSE_CBCR_INM(m)      \
+        in_dword_masked(HWIO_GCC_SEC_CTRL_SENSE_CBCR_ADDR, m)
+#define HWIO_GCC_SEC_CTRL_SENSE_CBCR_OUT(v)      \
+        out_dword(HWIO_GCC_SEC_CTRL_SENSE_CBCR_ADDR,v)
+#define HWIO_GCC_SEC_CTRL_SENSE_CBCR_OUTM(m,v) \
+        out_dword_masked_ns(HWIO_GCC_SEC_CTRL_SENSE_CBCR_ADDR,m,v,HWIO_GCC_SEC_CTRL_SENSE_CBCR_IN)
+#define HWIO_GCC_SEC_CTRL_SENSE_CBCR_CLK_OFF_BMSK                                                        0x80000000
+#define HWIO_GCC_SEC_CTRL_SENSE_CBCR_CLK_OFF_SHFT                                                              0x1f
+#define HWIO_GCC_SEC_CTRL_SENSE_CBCR_IGNORE_ALL_ARES_BMSK                                                 0x1000000
+#define HWIO_GCC_SEC_CTRL_SENSE_CBCR_IGNORE_ALL_ARES_SHFT                                                      0x18
+#define HWIO_GCC_SEC_CTRL_SENSE_CBCR_IGNORE_ALL_CLK_DIS_BMSK                                               0x800000
+#define HWIO_GCC_SEC_CTRL_SENSE_CBCR_IGNORE_ALL_CLK_DIS_SHFT                                                   0x17
+#define HWIO_GCC_SEC_CTRL_SENSE_CBCR_CLK_DIS_BMSK                                                          0x400000
+#define HWIO_GCC_SEC_CTRL_SENSE_CBCR_CLK_DIS_SHFT                                                              0x16
+#define HWIO_GCC_SEC_CTRL_SENSE_CBCR_CLK_ARES_BMSK                                                              0x4
+#define HWIO_GCC_SEC_CTRL_SENSE_CBCR_CLK_ARES_SHFT                                                              0x2
+#define HWIO_GCC_SEC_CTRL_SENSE_CBCR_CLK_ARES_NO_RESET_FVAL                                                     0x0
+#define HWIO_GCC_SEC_CTRL_SENSE_CBCR_CLK_ARES_RESET_FVAL                                                        0x1
+#define HWIO_GCC_SEC_CTRL_SENSE_CBCR_CLK_ENABLE_BMSK                                                            0x1
+#define HWIO_GCC_SEC_CTRL_SENSE_CBCR_CLK_ENABLE_SHFT                                                            0x0
+#define HWIO_GCC_SEC_CTRL_SENSE_CBCR_CLK_ENABLE_DISABLE_FVAL                                                    0x0
+#define HWIO_GCC_SEC_CTRL_SENSE_CBCR_CLK_ENABLE_ENABLE_FVAL                                                     0x1
+
+#define HWIO_GCC_SEC_CTRL_BOOT_ROM_PATCH_CBCR_ADDR                                                       (GCC_CLK_CTL_REG_REG_BASE      + 0x0001a018)
+#define HWIO_GCC_SEC_CTRL_BOOT_ROM_PATCH_CBCR_PHYS                                                       (GCC_CLK_CTL_REG_REG_BASE_PHYS + 0x0001a018)
+#define HWIO_GCC_SEC_CTRL_BOOT_ROM_PATCH_CBCR_OFFS                                                       (GCC_CLK_CTL_REG_REG_BASE_OFFS + 0x0001a018)
+#define HWIO_GCC_SEC_CTRL_BOOT_ROM_PATCH_CBCR_RMSK                                                       0x81d00005
+#define HWIO_GCC_SEC_CTRL_BOOT_ROM_PATCH_CBCR_ATTR                                                              0x3
+#define HWIO_GCC_SEC_CTRL_BOOT_ROM_PATCH_CBCR_IN          \
+        in_dword_masked(HWIO_GCC_SEC_CTRL_BOOT_ROM_PATCH_CBCR_ADDR, HWIO_GCC_SEC_CTRL_BOOT_ROM_PATCH_CBCR_RMSK)
+#define HWIO_GCC_SEC_CTRL_BOOT_ROM_PATCH_CBCR_INM(m)      \
+        in_dword_masked(HWIO_GCC_SEC_CTRL_BOOT_ROM_PATCH_CBCR_ADDR, m)
+#define HWIO_GCC_SEC_CTRL_BOOT_ROM_PATCH_CBCR_OUT(v)      \
+        out_dword(HWIO_GCC_SEC_CTRL_BOOT_ROM_PATCH_CBCR_ADDR,v)
+#define HWIO_GCC_SEC_CTRL_BOOT_ROM_PATCH_CBCR_OUTM(m,v) \
+        out_dword_masked_ns(HWIO_GCC_SEC_CTRL_BOOT_ROM_PATCH_CBCR_ADDR,m,v,HWIO_GCC_SEC_CTRL_BOOT_ROM_PATCH_CBCR_IN)
+#define HWIO_GCC_SEC_CTRL_BOOT_ROM_PATCH_CBCR_CLK_OFF_BMSK                                               0x80000000
+#define HWIO_GCC_SEC_CTRL_BOOT_ROM_PATCH_CBCR_CLK_OFF_SHFT                                                     0x1f
+#define HWIO_GCC_SEC_CTRL_BOOT_ROM_PATCH_CBCR_IGNORE_ALL_ARES_BMSK                                        0x1000000
+#define HWIO_GCC_SEC_CTRL_BOOT_ROM_PATCH_CBCR_IGNORE_ALL_ARES_SHFT                                             0x18
+#define HWIO_GCC_SEC_CTRL_BOOT_ROM_PATCH_CBCR_IGNORE_ALL_CLK_DIS_BMSK                                      0x800000
+#define HWIO_GCC_SEC_CTRL_BOOT_ROM_PATCH_CBCR_IGNORE_ALL_CLK_DIS_SHFT                                          0x17
+#define HWIO_GCC_SEC_CTRL_BOOT_ROM_PATCH_CBCR_CLK_DIS_BMSK                                                 0x400000
+#define HWIO_GCC_SEC_CTRL_BOOT_ROM_PATCH_CBCR_CLK_DIS_SHFT                                                     0x16
+#define HWIO_GCC_SEC_CTRL_BOOT_ROM_PATCH_CBCR_IGNORE_RPMH_CLK_DIS_BMSK                                     0x100000
+#define HWIO_GCC_SEC_CTRL_BOOT_ROM_PATCH_CBCR_IGNORE_RPMH_CLK_DIS_SHFT                                         0x14
+#define HWIO_GCC_SEC_CTRL_BOOT_ROM_PATCH_CBCR_CLK_ARES_BMSK                                                     0x4
+#define HWIO_GCC_SEC_CTRL_BOOT_ROM_PATCH_CBCR_CLK_ARES_SHFT                                                     0x2
+#define HWIO_GCC_SEC_CTRL_BOOT_ROM_PATCH_CBCR_CLK_ARES_NO_RESET_FVAL                                            0x0
+#define HWIO_GCC_SEC_CTRL_BOOT_ROM_PATCH_CBCR_CLK_ARES_RESET_FVAL                                               0x1
+#define HWIO_GCC_SEC_CTRL_BOOT_ROM_PATCH_CBCR_CLK_ENABLE_BMSK                                                   0x1
+#define HWIO_GCC_SEC_CTRL_BOOT_ROM_PATCH_CBCR_CLK_ENABLE_SHFT                                                   0x0
+#define HWIO_GCC_SEC_CTRL_BOOT_ROM_PATCH_CBCR_CLK_ENABLE_DISABLE_FVAL                                           0x0
+#define HWIO_GCC_SEC_CTRL_BOOT_ROM_PATCH_CBCR_CLK_ENABLE_ENABLE_FVAL                                            0x1
+
+#define HWIO_GCC_ACC_CMD_RCGR_ADDR                                                                       (GCC_CLK_CTL_REG_REG_BASE      + 0x0001a01c)
+#define HWIO_GCC_ACC_CMD_RCGR_PHYS                                                                       (GCC_CLK_CTL_REG_REG_BASE_PHYS + 0x0001a01c)
+#define HWIO_GCC_ACC_CMD_RCGR_OFFS                                                                       (GCC_CLK_CTL_REG_REG_BASE_OFFS + 0x0001a01c)
+#define HWIO_GCC_ACC_CMD_RCGR_RMSK                                                                       0x80000013
+#define HWIO_GCC_ACC_CMD_RCGR_ATTR                                                                              0x3
+#define HWIO_GCC_ACC_CMD_RCGR_IN          \
+        in_dword_masked(HWIO_GCC_ACC_CMD_RCGR_ADDR, HWIO_GCC_ACC_CMD_RCGR_RMSK)
+#define HWIO_GCC_ACC_CMD_RCGR_INM(m)      \
+        in_dword_masked(HWIO_GCC_ACC_CMD_RCGR_ADDR, m)
+#define HWIO_GCC_ACC_CMD_RCGR_OUT(v)      \
+        out_dword(HWIO_GCC_ACC_CMD_RCGR_ADDR,v)
+#define HWIO_GCC_ACC_CMD_RCGR_OUTM(m,v) \
+        out_dword_masked_ns(HWIO_GCC_ACC_CMD_RCGR_ADDR,m,v,HWIO_GCC_ACC_CMD_RCGR_IN)
+#define HWIO_GCC_ACC_CMD_RCGR_ROOT_OFF_BMSK                                                              0x80000000
+#define HWIO_GCC_ACC_CMD_RCGR_ROOT_OFF_SHFT                                                                    0x1f
+#define HWIO_GCC_ACC_CMD_RCGR_DIRTY_CFG_RCGR_BMSK                                                              0x10
+#define HWIO_GCC_ACC_CMD_RCGR_DIRTY_CFG_RCGR_SHFT                                                               0x4
+#define HWIO_GCC_ACC_CMD_RCGR_ROOT_EN_BMSK                                                                      0x2
+#define HWIO_GCC_ACC_CMD_RCGR_ROOT_EN_SHFT                                                                      0x1
+#define HWIO_GCC_ACC_CMD_RCGR_ROOT_EN_DISABLE_FVAL                                                              0x0
+#define HWIO_GCC_ACC_CMD_RCGR_ROOT_EN_ENABLE_FVAL                                                               0x1
+#define HWIO_GCC_ACC_CMD_RCGR_UPDATE_BMSK                                                                       0x1
+#define HWIO_GCC_ACC_CMD_RCGR_UPDATE_SHFT                                                                       0x0
+#define HWIO_GCC_ACC_CMD_RCGR_UPDATE_DISABLE_FVAL                                                               0x0
+#define HWIO_GCC_ACC_CMD_RCGR_UPDATE_ENABLE_FVAL                                                                0x1
+
+#define HWIO_GCC_ACC_CFG_RCGR_ADDR                                                                       (GCC_CLK_CTL_REG_REG_BASE      + 0x0001a020)
+#define HWIO_GCC_ACC_CFG_RCGR_PHYS                                                                       (GCC_CLK_CTL_REG_REG_BASE_PHYS + 0x0001a020)
+#define HWIO_GCC_ACC_CFG_RCGR_OFFS                                                                       (GCC_CLK_CTL_REG_REG_BASE_OFFS + 0x0001a020)
+#define HWIO_GCC_ACC_CFG_RCGR_RMSK                                                                         0x11071f
+#define HWIO_GCC_ACC_CFG_RCGR_ATTR                                                                              0x3
+#define HWIO_GCC_ACC_CFG_RCGR_IN          \
+        in_dword_masked(HWIO_GCC_ACC_CFG_RCGR_ADDR, HWIO_GCC_ACC_CFG_RCGR_RMSK)
+#define HWIO_GCC_ACC_CFG_RCGR_INM(m)      \
+        in_dword_masked(HWIO_GCC_ACC_CFG_RCGR_ADDR, m)
+#define HWIO_GCC_ACC_CFG_RCGR_OUT(v)      \
+        out_dword(HWIO_GCC_ACC_CFG_RCGR_ADDR,v)
+#define HWIO_GCC_ACC_CFG_RCGR_OUTM(m,v) \
+        out_dword_masked_ns(HWIO_GCC_ACC_CFG_RCGR_ADDR,m,v,HWIO_GCC_ACC_CFG_RCGR_IN)
+#define HWIO_GCC_ACC_CFG_RCGR_HW_CLK_CONTROL_BMSK                                                          0x100000
+#define HWIO_GCC_ACC_CFG_RCGR_HW_CLK_CONTROL_SHFT                                                              0x14
+#define HWIO_GCC_ACC_CFG_RCGR_HW_CLK_CONTROL_DISABLE_FVAL                                                       0x0
+#define HWIO_GCC_ACC_CFG_RCGR_HW_CLK_CONTROL_ENABLE_FVAL                                                        0x1
+#define HWIO_GCC_ACC_CFG_RCGR_RCGLITE_DISABLE_BMSK                                                          0x10000
+#define HWIO_GCC_ACC_CFG_RCGR_RCGLITE_DISABLE_SHFT                                                             0x10
+#define HWIO_GCC_ACC_CFG_RCGR_RCGLITE_DISABLE_RCGLITE_ENABLED_FVAL                                              0x0
+#define HWIO_GCC_ACC_CFG_RCGR_RCGLITE_DISABLE_RCGLITE_DISABLED_FVAL                                             0x1
+#define HWIO_GCC_ACC_CFG_RCGR_SRC_SEL_BMSK                                                                    0x700
+#define HWIO_GCC_ACC_CFG_RCGR_SRC_SEL_SHFT                                                                      0x8
+#define HWIO_GCC_ACC_CFG_RCGR_SRC_SEL_SRC0_FVAL                                                                 0x0
+#define HWIO_GCC_ACC_CFG_RCGR_SRC_SEL_SRC1_FVAL                                                                 0x1
+#define HWIO_GCC_ACC_CFG_RCGR_SRC_SEL_SRC2_FVAL                                                                 0x2
+#define HWIO_GCC_ACC_CFG_RCGR_SRC_SEL_SRC3_FVAL                                                                 0x3
+#define HWIO_GCC_ACC_CFG_RCGR_SRC_SEL_SRC4_FVAL                                                                 0x4
+#define HWIO_GCC_ACC_CFG_RCGR_SRC_SEL_SRC5_FVAL                                                                 0x5
+#define HWIO_GCC_ACC_CFG_RCGR_SRC_SEL_SRC6_FVAL                                                                 0x6
+#define HWIO_GCC_ACC_CFG_RCGR_SRC_SEL_SRC7_FVAL                                                                 0x7
+#define HWIO_GCC_ACC_CFG_RCGR_SRC_DIV_BMSK                                                                     0x1f
+#define HWIO_GCC_ACC_CFG_RCGR_SRC_DIV_SHFT                                                                      0x0
+#define HWIO_GCC_ACC_CFG_RCGR_SRC_DIV_BYPASS_FVAL                                                               0x0
+#define HWIO_GCC_ACC_CFG_RCGR_SRC_DIV_DIV1_FVAL                                                                 0x1
+#define HWIO_GCC_ACC_CFG_RCGR_SRC_DIV_DIV1_5_FVAL                                                               0x2
+#define HWIO_GCC_ACC_CFG_RCGR_SRC_DIV_DIV2_FVAL                                                                 0x3
+#define HWIO_GCC_ACC_CFG_RCGR_SRC_DIV_DIV2_5_FVAL                                                               0x4
+#define HWIO_GCC_ACC_CFG_RCGR_SRC_DIV_DIV3_FVAL                                                                 0x5
+#define HWIO_GCC_ACC_CFG_RCGR_SRC_DIV_DIV3_5_FVAL                                                               0x6
+#define HWIO_GCC_ACC_CFG_RCGR_SRC_DIV_DIV4_FVAL                                                                 0x7
+#define HWIO_GCC_ACC_CFG_RCGR_SRC_DIV_DIV4_5_FVAL                                                               0x8
+#define HWIO_GCC_ACC_CFG_RCGR_SRC_DIV_DIV5_FVAL                                                                 0x9
+#define HWIO_GCC_ACC_CFG_RCGR_SRC_DIV_DIV5_5_FVAL                                                               0xa
+#define HWIO_GCC_ACC_CFG_RCGR_SRC_DIV_DIV6_FVAL                                                                 0xb
+#define HWIO_GCC_ACC_CFG_RCGR_SRC_DIV_DIV6_5_FVAL                                                               0xc
+#define HWIO_GCC_ACC_CFG_RCGR_SRC_DIV_DIV7_FVAL                                                                 0xd
+#define HWIO_GCC_ACC_CFG_RCGR_SRC_DIV_DIV7_5_FVAL                                                               0xe
+#define HWIO_GCC_ACC_CFG_RCGR_SRC_DIV_DIV8_FVAL                                                                 0xf
+#define HWIO_GCC_ACC_CFG_RCGR_SRC_DIV_DIV8_5_FVAL                                                              0x10
+#define HWIO_GCC_ACC_CFG_RCGR_SRC_DIV_DIV9_FVAL                                                                0x11
+#define HWIO_GCC_ACC_CFG_RCGR_SRC_DIV_DIV9_5_FVAL                                                              0x12
+#define HWIO_GCC_ACC_CFG_RCGR_SRC_DIV_DIV10_FVAL                                                               0x13
+#define HWIO_GCC_ACC_CFG_RCGR_SRC_DIV_DIV10_5_FVAL                                                             0x14
+#define HWIO_GCC_ACC_CFG_RCGR_SRC_DIV_DIV11_FVAL                                                               0x15
+#define HWIO_GCC_ACC_CFG_RCGR_SRC_DIV_DIV11_5_FVAL                                                             0x16
+#define HWIO_GCC_ACC_CFG_RCGR_SRC_DIV_DIV12_FVAL                                                               0x17
+#define HWIO_GCC_ACC_CFG_RCGR_SRC_DIV_DIV12_5_FVAL                                                             0x18
+#define HWIO_GCC_ACC_CFG_RCGR_SRC_DIV_DIV13_FVAL                                                               0x19
+#define HWIO_GCC_ACC_CFG_RCGR_SRC_DIV_DIV13_5_FVAL                                                             0x1a
+#define HWIO_GCC_ACC_CFG_RCGR_SRC_DIV_DIV14_FVAL                                                               0x1b
+#define HWIO_GCC_ACC_CFG_RCGR_SRC_DIV_DIV14_5_FVAL                                                             0x1c
+#define HWIO_GCC_ACC_CFG_RCGR_SRC_DIV_DIV15_FVAL                                                               0x1d
+#define HWIO_GCC_ACC_CFG_RCGR_SRC_DIV_DIV15_5_FVAL                                                             0x1e
+#define HWIO_GCC_ACC_CFG_RCGR_SRC_DIV_DIV16_FVAL                                                               0x1f
+
+#define HWIO_GCC_SEC_CTRL_CMD_RCGR_ADDR                                                                  (GCC_CLK_CTL_REG_REG_BASE      + 0x0001a034)
+#define HWIO_GCC_SEC_CTRL_CMD_RCGR_PHYS                                                                  (GCC_CLK_CTL_REG_REG_BASE_PHYS + 0x0001a034)
+#define HWIO_GCC_SEC_CTRL_CMD_RCGR_OFFS                                                                  (GCC_CLK_CTL_REG_REG_BASE_OFFS + 0x0001a034)
+#define HWIO_GCC_SEC_CTRL_CMD_RCGR_RMSK                                                                  0x80000013
+#define HWIO_GCC_SEC_CTRL_CMD_RCGR_ATTR                                                                         0x3
+#define HWIO_GCC_SEC_CTRL_CMD_RCGR_IN          \
+        in_dword_masked(HWIO_GCC_SEC_CTRL_CMD_RCGR_ADDR, HWIO_GCC_SEC_CTRL_CMD_RCGR_RMSK)
+#define HWIO_GCC_SEC_CTRL_CMD_RCGR_INM(m)      \
+        in_dword_masked(HWIO_GCC_SEC_CTRL_CMD_RCGR_ADDR, m)
+#define HWIO_GCC_SEC_CTRL_CMD_RCGR_OUT(v)      \
+        out_dword(HWIO_GCC_SEC_CTRL_CMD_RCGR_ADDR,v)
+#define HWIO_GCC_SEC_CTRL_CMD_RCGR_OUTM(m,v) \
+        out_dword_masked_ns(HWIO_GCC_SEC_CTRL_CMD_RCGR_ADDR,m,v,HWIO_GCC_SEC_CTRL_CMD_RCGR_IN)
+#define HWIO_GCC_SEC_CTRL_CMD_RCGR_ROOT_OFF_BMSK                                                         0x80000000
+#define HWIO_GCC_SEC_CTRL_CMD_RCGR_ROOT_OFF_SHFT                                                               0x1f
+#define HWIO_GCC_SEC_CTRL_CMD_RCGR_DIRTY_CFG_RCGR_BMSK                                                         0x10
+#define HWIO_GCC_SEC_CTRL_CMD_RCGR_DIRTY_CFG_RCGR_SHFT                                                          0x4
+#define HWIO_GCC_SEC_CTRL_CMD_RCGR_ROOT_EN_BMSK                                                                 0x2
+#define HWIO_GCC_SEC_CTRL_CMD_RCGR_ROOT_EN_SHFT                                                                 0x1
+#define HWIO_GCC_SEC_CTRL_CMD_RCGR_ROOT_EN_DISABLE_FVAL                                                         0x0
+#define HWIO_GCC_SEC_CTRL_CMD_RCGR_ROOT_EN_ENABLE_FVAL                                                          0x1
+#define HWIO_GCC_SEC_CTRL_CMD_RCGR_UPDATE_BMSK                                                                  0x1
+#define HWIO_GCC_SEC_CTRL_CMD_RCGR_UPDATE_SHFT                                                                  0x0
+#define HWIO_GCC_SEC_CTRL_CMD_RCGR_UPDATE_DISABLE_FVAL                                                          0x0
+#define HWIO_GCC_SEC_CTRL_CMD_RCGR_UPDATE_ENABLE_FVAL                                                           0x1
+
+#define HWIO_GCC_SEC_CTRL_CFG_RCGR_ADDR                                                                  (GCC_CLK_CTL_REG_REG_BASE      + 0x0001a038)
+#define HWIO_GCC_SEC_CTRL_CFG_RCGR_PHYS                                                                  (GCC_CLK_CTL_REG_REG_BASE_PHYS + 0x0001a038)
+#define HWIO_GCC_SEC_CTRL_CFG_RCGR_OFFS                                                                  (GCC_CLK_CTL_REG_REG_BASE_OFFS + 0x0001a038)
+#define HWIO_GCC_SEC_CTRL_CFG_RCGR_RMSK                                                                    0x11071f
+#define HWIO_GCC_SEC_CTRL_CFG_RCGR_ATTR                                                                         0x3
+#define HWIO_GCC_SEC_CTRL_CFG_RCGR_IN          \
+        in_dword_masked(HWIO_GCC_SEC_CTRL_CFG_RCGR_ADDR, HWIO_GCC_SEC_CTRL_CFG_RCGR_RMSK)
+#define HWIO_GCC_SEC_CTRL_CFG_RCGR_INM(m)      \
+        in_dword_masked(HWIO_GCC_SEC_CTRL_CFG_RCGR_ADDR, m)
+#define HWIO_GCC_SEC_CTRL_CFG_RCGR_OUT(v)      \
+        out_dword(HWIO_GCC_SEC_CTRL_CFG_RCGR_ADDR,v)
+#define HWIO_GCC_SEC_CTRL_CFG_RCGR_OUTM(m,v) \
+        out_dword_masked_ns(HWIO_GCC_SEC_CTRL_CFG_RCGR_ADDR,m,v,HWIO_GCC_SEC_CTRL_CFG_RCGR_IN)
+#define HWIO_GCC_SEC_CTRL_CFG_RCGR_HW_CLK_CONTROL_BMSK                                                     0x100000
+#define HWIO_GCC_SEC_CTRL_CFG_RCGR_HW_CLK_CONTROL_SHFT                                                         0x14
+#define HWIO_GCC_SEC_CTRL_CFG_RCGR_HW_CLK_CONTROL_DISABLE_FVAL                                                  0x0
+#define HWIO_GCC_SEC_CTRL_CFG_RCGR_HW_CLK_CONTROL_ENABLE_FVAL                                                   0x1
+#define HWIO_GCC_SEC_CTRL_CFG_RCGR_RCGLITE_DISABLE_BMSK                                                     0x10000
+#define HWIO_GCC_SEC_CTRL_CFG_RCGR_RCGLITE_DISABLE_SHFT                                                        0x10
+#define HWIO_GCC_SEC_CTRL_CFG_RCGR_RCGLITE_DISABLE_RCGLITE_ENABLED_FVAL                                         0x0
+#define HWIO_GCC_SEC_CTRL_CFG_RCGR_RCGLITE_DISABLE_RCGLITE_DISABLED_FVAL                                        0x1
+#define HWIO_GCC_SEC_CTRL_CFG_RCGR_SRC_SEL_BMSK                                                               0x700
+#define HWIO_GCC_SEC_CTRL_CFG_RCGR_SRC_SEL_SHFT                                                                 0x8
+#define HWIO_GCC_SEC_CTRL_CFG_RCGR_SRC_SEL_SRC0_FVAL                                                            0x0
+#define HWIO_GCC_SEC_CTRL_CFG_RCGR_SRC_SEL_SRC1_FVAL                                                            0x1
+#define HWIO_GCC_SEC_CTRL_CFG_RCGR_SRC_SEL_SRC2_FVAL                                                            0x2
+#define HWIO_GCC_SEC_CTRL_CFG_RCGR_SRC_SEL_SRC3_FVAL                                                            0x3
+#define HWIO_GCC_SEC_CTRL_CFG_RCGR_SRC_SEL_SRC4_FVAL                                                            0x4
+#define HWIO_GCC_SEC_CTRL_CFG_RCGR_SRC_SEL_SRC5_FVAL                                                            0x5
+#define HWIO_GCC_SEC_CTRL_CFG_RCGR_SRC_SEL_SRC6_FVAL                                                            0x6
+#define HWIO_GCC_SEC_CTRL_CFG_RCGR_SRC_SEL_SRC7_FVAL                                                            0x7
+#define HWIO_GCC_SEC_CTRL_CFG_RCGR_SRC_DIV_BMSK                                                                0x1f
+#define HWIO_GCC_SEC_CTRL_CFG_RCGR_SRC_DIV_SHFT                                                                 0x0
+#define HWIO_GCC_SEC_CTRL_CFG_RCGR_SRC_DIV_BYPASS_FVAL                                                          0x0
+#define HWIO_GCC_SEC_CTRL_CFG_RCGR_SRC_DIV_DIV1_FVAL                                                            0x1
+#define HWIO_GCC_SEC_CTRL_CFG_RCGR_SRC_DIV_DIV1_5_FVAL                                                          0x2
+#define HWIO_GCC_SEC_CTRL_CFG_RCGR_SRC_DIV_DIV2_FVAL                                                            0x3
+#define HWIO_GCC_SEC_CTRL_CFG_RCGR_SRC_DIV_DIV2_5_FVAL                                                          0x4
+#define HWIO_GCC_SEC_CTRL_CFG_RCGR_SRC_DIV_DIV3_FVAL                                                            0x5
+#define HWIO_GCC_SEC_CTRL_CFG_RCGR_SRC_DIV_DIV3_5_FVAL                                                          0x6
+#define HWIO_GCC_SEC_CTRL_CFG_RCGR_SRC_DIV_DIV4_FVAL                                                            0x7
+#define HWIO_GCC_SEC_CTRL_CFG_RCGR_SRC_DIV_DIV4_5_FVAL                                                          0x8
+#define HWIO_GCC_SEC_CTRL_CFG_RCGR_SRC_DIV_DIV5_FVAL                                                            0x9
+#define HWIO_GCC_SEC_CTRL_CFG_RCGR_SRC_DIV_DIV5_5_FVAL                                                          0xa
+#define HWIO_GCC_SEC_CTRL_CFG_RCGR_SRC_DIV_DIV6_FVAL                                                            0xb
+#define HWIO_GCC_SEC_CTRL_CFG_RCGR_SRC_DIV_DIV6_5_FVAL                                                          0xc
+#define HWIO_GCC_SEC_CTRL_CFG_RCGR_SRC_DIV_DIV7_FVAL                                                            0xd
+#define HWIO_GCC_SEC_CTRL_CFG_RCGR_SRC_DIV_DIV7_5_FVAL                                                          0xe
+#define HWIO_GCC_SEC_CTRL_CFG_RCGR_SRC_DIV_DIV8_FVAL                                                            0xf
+#define HWIO_GCC_SEC_CTRL_CFG_RCGR_SRC_DIV_DIV8_5_FVAL                                                         0x10
+#define HWIO_GCC_SEC_CTRL_CFG_RCGR_SRC_DIV_DIV9_FVAL                                                           0x11
+#define HWIO_GCC_SEC_CTRL_CFG_RCGR_SRC_DIV_DIV9_5_FVAL                                                         0x12
+#define HWIO_GCC_SEC_CTRL_CFG_RCGR_SRC_DIV_DIV10_FVAL                                                          0x13
+#define HWIO_GCC_SEC_CTRL_CFG_RCGR_SRC_DIV_DIV10_5_FVAL                                                        0x14
+#define HWIO_GCC_SEC_CTRL_CFG_RCGR_SRC_DIV_DIV11_FVAL                                                          0x15
+#define HWIO_GCC_SEC_CTRL_CFG_RCGR_SRC_DIV_DIV11_5_FVAL                                                        0x16
+#define HWIO_GCC_SEC_CTRL_CFG_RCGR_SRC_DIV_DIV12_FVAL                                                          0x17
+#define HWIO_GCC_SEC_CTRL_CFG_RCGR_SRC_DIV_DIV12_5_FVAL                                                        0x18
+#define HWIO_GCC_SEC_CTRL_CFG_RCGR_SRC_DIV_DIV13_FVAL                                                          0x19
+#define HWIO_GCC_SEC_CTRL_CFG_RCGR_SRC_DIV_DIV13_5_FVAL                                                        0x1a
+#define HWIO_GCC_SEC_CTRL_CFG_RCGR_SRC_DIV_DIV14_FVAL                                                          0x1b
+#define HWIO_GCC_SEC_CTRL_CFG_RCGR_SRC_DIV_DIV14_5_FVAL                                                        0x1c
+#define HWIO_GCC_SEC_CTRL_CFG_RCGR_SRC_DIV_DIV15_FVAL                                                          0x1d
+#define HWIO_GCC_SEC_CTRL_CFG_RCGR_SRC_DIV_DIV15_5_FVAL                                                        0x1e
+#define HWIO_GCC_SEC_CTRL_CFG_RCGR_SRC_DIV_DIV16_FVAL                                                          0x1f
+
+#define HWIO_GCC_SPDM_BCR_ADDR                                                                           (GCC_CLK_CTL_REG_REG_BASE      + 0x0001b000)
+#define HWIO_GCC_SPDM_BCR_PHYS                                                                           (GCC_CLK_CTL_REG_REG_BASE_PHYS + 0x0001b000)
+#define HWIO_GCC_SPDM_BCR_OFFS                                                                           (GCC_CLK_CTL_REG_REG_BASE_OFFS + 0x0001b000)
+#define HWIO_GCC_SPDM_BCR_RMSK                                                                                  0x1
+#define HWIO_GCC_SPDM_BCR_ATTR                                                                                  0x3
+#define HWIO_GCC_SPDM_BCR_IN          \
+        in_dword_masked(HWIO_GCC_SPDM_BCR_ADDR, HWIO_GCC_SPDM_BCR_RMSK)
+#define HWIO_GCC_SPDM_BCR_INM(m)      \
+        in_dword_masked(HWIO_GCC_SPDM_BCR_ADDR, m)
+#define HWIO_GCC_SPDM_BCR_OUT(v)      \
+        out_dword(HWIO_GCC_SPDM_BCR_ADDR,v)
+#define HWIO_GCC_SPDM_BCR_OUTM(m,v) \
+        out_dword_masked_ns(HWIO_GCC_SPDM_BCR_ADDR,m,v,HWIO_GCC_SPDM_BCR_IN)
+#define HWIO_GCC_SPDM_BCR_BLK_ARES_BMSK                                                                         0x1
+#define HWIO_GCC_SPDM_BCR_BLK_ARES_SHFT                                                                         0x0
+#define HWIO_GCC_SPDM_BCR_BLK_ARES_DISABLE_FVAL                                                                 0x0
+#define HWIO_GCC_SPDM_BCR_BLK_ARES_ENABLE_FVAL                                                                  0x1
+
+#define HWIO_GCC_SPDM_CFG_AHB_CBCR_ADDR                                                                  (GCC_CLK_CTL_REG_REG_BASE      + 0x0001b004)
+#define HWIO_GCC_SPDM_CFG_AHB_CBCR_PHYS                                                                  (GCC_CLK_CTL_REG_REG_BASE_PHYS + 0x0001b004)
+#define HWIO_GCC_SPDM_CFG_AHB_CBCR_OFFS                                                                  (GCC_CLK_CTL_REG_REG_BASE_OFFS + 0x0001b004)
+#define HWIO_GCC_SPDM_CFG_AHB_CBCR_RMSK                                                                  0x81d00005
+#define HWIO_GCC_SPDM_CFG_AHB_CBCR_ATTR                                                                         0x3
+#define HWIO_GCC_SPDM_CFG_AHB_CBCR_IN          \
+        in_dword_masked(HWIO_GCC_SPDM_CFG_AHB_CBCR_ADDR, HWIO_GCC_SPDM_CFG_AHB_CBCR_RMSK)
+#define HWIO_GCC_SPDM_CFG_AHB_CBCR_INM(m)      \
+        in_dword_masked(HWIO_GCC_SPDM_CFG_AHB_CBCR_ADDR, m)
+#define HWIO_GCC_SPDM_CFG_AHB_CBCR_OUT(v)      \
+        out_dword(HWIO_GCC_SPDM_CFG_AHB_CBCR_ADDR,v)
+#define HWIO_GCC_SPDM_CFG_AHB_CBCR_OUTM(m,v) \
+        out_dword_masked_ns(HWIO_GCC_SPDM_CFG_AHB_CBCR_ADDR,m,v,HWIO_GCC_SPDM_CFG_AHB_CBCR_IN)
+#define HWIO_GCC_SPDM_CFG_AHB_CBCR_CLK_OFF_BMSK                                                          0x80000000
+#define HWIO_GCC_SPDM_CFG_AHB_CBCR_CLK_OFF_SHFT                                                                0x1f
+#define HWIO_GCC_SPDM_CFG_AHB_CBCR_IGNORE_ALL_ARES_BMSK                                                   0x1000000
+#define HWIO_GCC_SPDM_CFG_AHB_CBCR_IGNORE_ALL_ARES_SHFT                                                        0x18
+#define HWIO_GCC_SPDM_CFG_AHB_CBCR_IGNORE_ALL_CLK_DIS_BMSK                                                 0x800000
+#define HWIO_GCC_SPDM_CFG_AHB_CBCR_IGNORE_ALL_CLK_DIS_SHFT                                                     0x17
+#define HWIO_GCC_SPDM_CFG_AHB_CBCR_CLK_DIS_BMSK                                                            0x400000
+#define HWIO_GCC_SPDM_CFG_AHB_CBCR_CLK_DIS_SHFT                                                                0x16
+#define HWIO_GCC_SPDM_CFG_AHB_CBCR_IGNORE_RPMH_CLK_DIS_BMSK                                                0x100000
+#define HWIO_GCC_SPDM_CFG_AHB_CBCR_IGNORE_RPMH_CLK_DIS_SHFT                                                    0x14
+#define HWIO_GCC_SPDM_CFG_AHB_CBCR_CLK_ARES_BMSK                                                                0x4
+#define HWIO_GCC_SPDM_CFG_AHB_CBCR_CLK_ARES_SHFT                                                                0x2
+#define HWIO_GCC_SPDM_CFG_AHB_CBCR_CLK_ARES_NO_RESET_FVAL                                                       0x0
+#define HWIO_GCC_SPDM_CFG_AHB_CBCR_CLK_ARES_RESET_FVAL                                                          0x1
+#define HWIO_GCC_SPDM_CFG_AHB_CBCR_CLK_ENABLE_BMSK                                                              0x1
+#define HWIO_GCC_SPDM_CFG_AHB_CBCR_CLK_ENABLE_SHFT                                                              0x0
+#define HWIO_GCC_SPDM_CFG_AHB_CBCR_CLK_ENABLE_DISABLE_FVAL                                                      0x0
+#define HWIO_GCC_SPDM_CFG_AHB_CBCR_CLK_ENABLE_ENABLE_FVAL                                                       0x1
+
+#define HWIO_GCC_SPDM_MSTR_AHB_CBCR_ADDR                                                                 (GCC_CLK_CTL_REG_REG_BASE      + 0x0001b008)
+#define HWIO_GCC_SPDM_MSTR_AHB_CBCR_PHYS                                                                 (GCC_CLK_CTL_REG_REG_BASE_PHYS + 0x0001b008)
+#define HWIO_GCC_SPDM_MSTR_AHB_CBCR_OFFS                                                                 (GCC_CLK_CTL_REG_REG_BASE_OFFS + 0x0001b008)
+#define HWIO_GCC_SPDM_MSTR_AHB_CBCR_RMSK                                                                 0x81d00005
+#define HWIO_GCC_SPDM_MSTR_AHB_CBCR_ATTR                                                                        0x3
+#define HWIO_GCC_SPDM_MSTR_AHB_CBCR_IN          \
+        in_dword_masked(HWIO_GCC_SPDM_MSTR_AHB_CBCR_ADDR, HWIO_GCC_SPDM_MSTR_AHB_CBCR_RMSK)
+#define HWIO_GCC_SPDM_MSTR_AHB_CBCR_INM(m)      \
+        in_dword_masked(HWIO_GCC_SPDM_MSTR_AHB_CBCR_ADDR, m)
+#define HWIO_GCC_SPDM_MSTR_AHB_CBCR_OUT(v)      \
+        out_dword(HWIO_GCC_SPDM_MSTR_AHB_CBCR_ADDR,v)
+#define HWIO_GCC_SPDM_MSTR_AHB_CBCR_OUTM(m,v) \
+        out_dword_masked_ns(HWIO_GCC_SPDM_MSTR_AHB_CBCR_ADDR,m,v,HWIO_GCC_SPDM_MSTR_AHB_CBCR_IN)
+#define HWIO_GCC_SPDM_MSTR_AHB_CBCR_CLK_OFF_BMSK                                                         0x80000000
+#define HWIO_GCC_SPDM_MSTR_AHB_CBCR_CLK_OFF_SHFT                                                               0x1f
+#define HWIO_GCC_SPDM_MSTR_AHB_CBCR_IGNORE_ALL_ARES_BMSK                                                  0x1000000
+#define HWIO_GCC_SPDM_MSTR_AHB_CBCR_IGNORE_ALL_ARES_SHFT                                                       0x18
+#define HWIO_GCC_SPDM_MSTR_AHB_CBCR_IGNORE_ALL_CLK_DIS_BMSK                                                0x800000
+#define HWIO_GCC_SPDM_MSTR_AHB_CBCR_IGNORE_ALL_CLK_DIS_SHFT                                                    0x17
+#define HWIO_GCC_SPDM_MSTR_AHB_CBCR_CLK_DIS_BMSK                                                           0x400000
+#define HWIO_GCC_SPDM_MSTR_AHB_CBCR_CLK_DIS_SHFT                                                               0x16
+#define HWIO_GCC_SPDM_MSTR_AHB_CBCR_IGNORE_RPMH_CLK_DIS_BMSK                                               0x100000
+#define HWIO_GCC_SPDM_MSTR_AHB_CBCR_IGNORE_RPMH_CLK_DIS_SHFT                                                   0x14
+#define HWIO_GCC_SPDM_MSTR_AHB_CBCR_CLK_ARES_BMSK                                                               0x4
+#define HWIO_GCC_SPDM_MSTR_AHB_CBCR_CLK_ARES_SHFT                                                               0x2
+#define HWIO_GCC_SPDM_MSTR_AHB_CBCR_CLK_ARES_NO_RESET_FVAL                                                      0x0
+#define HWIO_GCC_SPDM_MSTR_AHB_CBCR_CLK_ARES_RESET_FVAL                                                         0x1
+#define HWIO_GCC_SPDM_MSTR_AHB_CBCR_CLK_ENABLE_BMSK                                                             0x1
+#define HWIO_GCC_SPDM_MSTR_AHB_CBCR_CLK_ENABLE_SHFT                                                             0x0
+#define HWIO_GCC_SPDM_MSTR_AHB_CBCR_CLK_ENABLE_DISABLE_FVAL                                                     0x0
+#define HWIO_GCC_SPDM_MSTR_AHB_CBCR_CLK_ENABLE_ENABLE_FVAL                                                      0x1
+
+#define HWIO_GCC_SPDM_FF_CBCR_ADDR                                                                       (GCC_CLK_CTL_REG_REG_BASE      + 0x0001b00c)
+#define HWIO_GCC_SPDM_FF_CBCR_PHYS                                                                       (GCC_CLK_CTL_REG_REG_BASE_PHYS + 0x0001b00c)
+#define HWIO_GCC_SPDM_FF_CBCR_OFFS                                                                       (GCC_CLK_CTL_REG_REG_BASE_OFFS + 0x0001b00c)
+#define HWIO_GCC_SPDM_FF_CBCR_RMSK                                                                       0x81c00005
+#define HWIO_GCC_SPDM_FF_CBCR_ATTR                                                                              0x3
+#define HWIO_GCC_SPDM_FF_CBCR_IN          \
+        in_dword_masked(HWIO_GCC_SPDM_FF_CBCR_ADDR, HWIO_GCC_SPDM_FF_CBCR_RMSK)
+#define HWIO_GCC_SPDM_FF_CBCR_INM(m)      \
+        in_dword_masked(HWIO_GCC_SPDM_FF_CBCR_ADDR, m)
+#define HWIO_GCC_SPDM_FF_CBCR_OUT(v)      \
+        out_dword(HWIO_GCC_SPDM_FF_CBCR_ADDR,v)
+#define HWIO_GCC_SPDM_FF_CBCR_OUTM(m,v) \
+        out_dword_masked_ns(HWIO_GCC_SPDM_FF_CBCR_ADDR,m,v,HWIO_GCC_SPDM_FF_CBCR_IN)
+#define HWIO_GCC_SPDM_FF_CBCR_CLK_OFF_BMSK                                                               0x80000000
+#define HWIO_GCC_SPDM_FF_CBCR_CLK_OFF_SHFT                                                                     0x1f
+#define HWIO_GCC_SPDM_FF_CBCR_IGNORE_ALL_ARES_BMSK                                                        0x1000000
+#define HWIO_GCC_SPDM_FF_CBCR_IGNORE_ALL_ARES_SHFT                                                             0x18
+#define HWIO_GCC_SPDM_FF_CBCR_IGNORE_ALL_CLK_DIS_BMSK                                                      0x800000
+#define HWIO_GCC_SPDM_FF_CBCR_IGNORE_ALL_CLK_DIS_SHFT                                                          0x17
+#define HWIO_GCC_SPDM_FF_CBCR_CLK_DIS_BMSK                                                                 0x400000
+#define HWIO_GCC_SPDM_FF_CBCR_CLK_DIS_SHFT                                                                     0x16
+#define HWIO_GCC_SPDM_FF_CBCR_CLK_ARES_BMSK                                                                     0x4
+#define HWIO_GCC_SPDM_FF_CBCR_CLK_ARES_SHFT                                                                     0x2
+#define HWIO_GCC_SPDM_FF_CBCR_CLK_ARES_NO_RESET_FVAL                                                            0x0
+#define HWIO_GCC_SPDM_FF_CBCR_CLK_ARES_RESET_FVAL                                                               0x1
+#define HWIO_GCC_SPDM_FF_CBCR_CLK_ENABLE_BMSK                                                                   0x1
+#define HWIO_GCC_SPDM_FF_CBCR_CLK_ENABLE_SHFT                                                                   0x0
+#define HWIO_GCC_SPDM_FF_CBCR_CLK_ENABLE_DISABLE_FVAL                                                           0x0
+#define HWIO_GCC_SPDM_FF_CBCR_CLK_ENABLE_ENABLE_FVAL                                                            0x1
+
+#define HWIO_GCC_SPDM_MEMNOC_CY_CBCR_ADDR                                                                (GCC_CLK_CTL_REG_REG_BASE      + 0x0001b010)
+#define HWIO_GCC_SPDM_MEMNOC_CY_CBCR_PHYS                                                                (GCC_CLK_CTL_REG_REG_BASE_PHYS + 0x0001b010)
+#define HWIO_GCC_SPDM_MEMNOC_CY_CBCR_OFFS                                                                (GCC_CLK_CTL_REG_REG_BASE_OFFS + 0x0001b010)
+#define HWIO_GCC_SPDM_MEMNOC_CY_CBCR_RMSK                                                                0x81d00005
+#define HWIO_GCC_SPDM_MEMNOC_CY_CBCR_ATTR                                                                       0x3
+#define HWIO_GCC_SPDM_MEMNOC_CY_CBCR_IN          \
+        in_dword_masked(HWIO_GCC_SPDM_MEMNOC_CY_CBCR_ADDR, HWIO_GCC_SPDM_MEMNOC_CY_CBCR_RMSK)
+#define HWIO_GCC_SPDM_MEMNOC_CY_CBCR_INM(m)      \
+        in_dword_masked(HWIO_GCC_SPDM_MEMNOC_CY_CBCR_ADDR, m)
+#define HWIO_GCC_SPDM_MEMNOC_CY_CBCR_OUT(v)      \
+        out_dword(HWIO_GCC_SPDM_MEMNOC_CY_CBCR_ADDR,v)
+#define HWIO_GCC_SPDM_MEMNOC_CY_CBCR_OUTM(m,v) \
+        out_dword_masked_ns(HWIO_GCC_SPDM_MEMNOC_CY_CBCR_ADDR,m,v,HWIO_GCC_SPDM_MEMNOC_CY_CBCR_IN)
+#define HWIO_GCC_SPDM_MEMNOC_CY_CBCR_CLK_OFF_BMSK                                                        0x80000000
+#define HWIO_GCC_SPDM_MEMNOC_CY_CBCR_CLK_OFF_SHFT                                                              0x1f
+#define HWIO_GCC_SPDM_MEMNOC_CY_CBCR_IGNORE_ALL_ARES_BMSK                                                 0x1000000
+#define HWIO_GCC_SPDM_MEMNOC_CY_CBCR_IGNORE_ALL_ARES_SHFT                                                      0x18
+#define HWIO_GCC_SPDM_MEMNOC_CY_CBCR_IGNORE_ALL_CLK_DIS_BMSK                                               0x800000
+#define HWIO_GCC_SPDM_MEMNOC_CY_CBCR_IGNORE_ALL_CLK_DIS_SHFT                                                   0x17
+#define HWIO_GCC_SPDM_MEMNOC_CY_CBCR_CLK_DIS_BMSK                                                          0x400000
+#define HWIO_GCC_SPDM_MEMNOC_CY_CBCR_CLK_DIS_SHFT                                                              0x16
+#define HWIO_GCC_SPDM_MEMNOC_CY_CBCR_IGNORE_RPMH_CLK_DIS_BMSK                                              0x100000
+#define HWIO_GCC_SPDM_MEMNOC_CY_CBCR_IGNORE_RPMH_CLK_DIS_SHFT                                                  0x14
+#define HWIO_GCC_SPDM_MEMNOC_CY_CBCR_CLK_ARES_BMSK                                                              0x4
+#define HWIO_GCC_SPDM_MEMNOC_CY_CBCR_CLK_ARES_SHFT                                                              0x2
+#define HWIO_GCC_SPDM_MEMNOC_CY_CBCR_CLK_ARES_NO_RESET_FVAL                                                     0x0
+#define HWIO_GCC_SPDM_MEMNOC_CY_CBCR_CLK_ARES_RESET_FVAL                                                        0x1
+#define HWIO_GCC_SPDM_MEMNOC_CY_CBCR_CLK_ENABLE_BMSK                                                            0x1
+#define HWIO_GCC_SPDM_MEMNOC_CY_CBCR_CLK_ENABLE_SHFT                                                            0x0
+#define HWIO_GCC_SPDM_MEMNOC_CY_CBCR_CLK_ENABLE_DISABLE_FVAL                                                    0x0
+#define HWIO_GCC_SPDM_MEMNOC_CY_CBCR_CLK_ENABLE_ENABLE_FVAL                                                     0x1
+
+#define HWIO_GCC_SPDM_SNOC_CY_CBCR_ADDR                                                                  (GCC_CLK_CTL_REG_REG_BASE      + 0x0001b014)
+#define HWIO_GCC_SPDM_SNOC_CY_CBCR_PHYS                                                                  (GCC_CLK_CTL_REG_REG_BASE_PHYS + 0x0001b014)
+#define HWIO_GCC_SPDM_SNOC_CY_CBCR_OFFS                                                                  (GCC_CLK_CTL_REG_REG_BASE_OFFS + 0x0001b014)
+#define HWIO_GCC_SPDM_SNOC_CY_CBCR_RMSK                                                                  0x81d00005
+#define HWIO_GCC_SPDM_SNOC_CY_CBCR_ATTR                                                                         0x3
+#define HWIO_GCC_SPDM_SNOC_CY_CBCR_IN          \
+        in_dword_masked(HWIO_GCC_SPDM_SNOC_CY_CBCR_ADDR, HWIO_GCC_SPDM_SNOC_CY_CBCR_RMSK)
+#define HWIO_GCC_SPDM_SNOC_CY_CBCR_INM(m)      \
+        in_dword_masked(HWIO_GCC_SPDM_SNOC_CY_CBCR_ADDR, m)
+#define HWIO_GCC_SPDM_SNOC_CY_CBCR_OUT(v)      \
+        out_dword(HWIO_GCC_SPDM_SNOC_CY_CBCR_ADDR,v)
+#define HWIO_GCC_SPDM_SNOC_CY_CBCR_OUTM(m,v) \
+        out_dword_masked_ns(HWIO_GCC_SPDM_SNOC_CY_CBCR_ADDR,m,v,HWIO_GCC_SPDM_SNOC_CY_CBCR_IN)
+#define HWIO_GCC_SPDM_SNOC_CY_CBCR_CLK_OFF_BMSK                                                          0x80000000
+#define HWIO_GCC_SPDM_SNOC_CY_CBCR_CLK_OFF_SHFT                                                                0x1f
+#define HWIO_GCC_SPDM_SNOC_CY_CBCR_IGNORE_ALL_ARES_BMSK                                                   0x1000000
+#define HWIO_GCC_SPDM_SNOC_CY_CBCR_IGNORE_ALL_ARES_SHFT                                                        0x18
+#define HWIO_GCC_SPDM_SNOC_CY_CBCR_IGNORE_ALL_CLK_DIS_BMSK                                                 0x800000
+#define HWIO_GCC_SPDM_SNOC_CY_CBCR_IGNORE_ALL_CLK_DIS_SHFT                                                     0x17
+#define HWIO_GCC_SPDM_SNOC_CY_CBCR_CLK_DIS_BMSK                                                            0x400000
+#define HWIO_GCC_SPDM_SNOC_CY_CBCR_CLK_DIS_SHFT                                                                0x16
+#define HWIO_GCC_SPDM_SNOC_CY_CBCR_IGNORE_RPMH_CLK_DIS_BMSK                                                0x100000
+#define HWIO_GCC_SPDM_SNOC_CY_CBCR_IGNORE_RPMH_CLK_DIS_SHFT                                                    0x14
+#define HWIO_GCC_SPDM_SNOC_CY_CBCR_CLK_ARES_BMSK                                                                0x4
+#define HWIO_GCC_SPDM_SNOC_CY_CBCR_CLK_ARES_SHFT                                                                0x2
+#define HWIO_GCC_SPDM_SNOC_CY_CBCR_CLK_ARES_NO_RESET_FVAL                                                       0x0
+#define HWIO_GCC_SPDM_SNOC_CY_CBCR_CLK_ARES_RESET_FVAL                                                          0x1
+#define HWIO_GCC_SPDM_SNOC_CY_CBCR_CLK_ENABLE_BMSK                                                              0x1
+#define HWIO_GCC_SPDM_SNOC_CY_CBCR_CLK_ENABLE_SHFT                                                              0x0
+#define HWIO_GCC_SPDM_SNOC_CY_CBCR_CLK_ENABLE_DISABLE_FVAL                                                      0x0
+#define HWIO_GCC_SPDM_SNOC_CY_CBCR_CLK_ENABLE_ENABLE_FVAL                                                       0x1
+
+#define HWIO_GCC_SPDM_DEBUG_CY_CBCR_ADDR                                                                 (GCC_CLK_CTL_REG_REG_BASE      + 0x0001b018)
+#define HWIO_GCC_SPDM_DEBUG_CY_CBCR_PHYS                                                                 (GCC_CLK_CTL_REG_REG_BASE_PHYS + 0x0001b018)
+#define HWIO_GCC_SPDM_DEBUG_CY_CBCR_OFFS                                                                 (GCC_CLK_CTL_REG_REG_BASE_OFFS + 0x0001b018)
+#define HWIO_GCC_SPDM_DEBUG_CY_CBCR_RMSK                                                                 0x81c00005
+#define HWIO_GCC_SPDM_DEBUG_CY_CBCR_ATTR                                                                        0x3
+#define HWIO_GCC_SPDM_DEBUG_CY_CBCR_IN          \
+        in_dword_masked(HWIO_GCC_SPDM_DEBUG_CY_CBCR_ADDR, HWIO_GCC_SPDM_DEBUG_CY_CBCR_RMSK)
+#define HWIO_GCC_SPDM_DEBUG_CY_CBCR_INM(m)      \
+        in_dword_masked(HWIO_GCC_SPDM_DEBUG_CY_CBCR_ADDR, m)
+#define HWIO_GCC_SPDM_DEBUG_CY_CBCR_OUT(v)      \
+        out_dword(HWIO_GCC_SPDM_DEBUG_CY_CBCR_ADDR,v)
+#define HWIO_GCC_SPDM_DEBUG_CY_CBCR_OUTM(m,v) \
+        out_dword_masked_ns(HWIO_GCC_SPDM_DEBUG_CY_CBCR_ADDR,m,v,HWIO_GCC_SPDM_DEBUG_CY_CBCR_IN)
+#define HWIO_GCC_SPDM_DEBUG_CY_CBCR_CLK_OFF_BMSK                                                         0x80000000
+#define HWIO_GCC_SPDM_DEBUG_CY_CBCR_CLK_OFF_SHFT                                                               0x1f
+#define HWIO_GCC_SPDM_DEBUG_CY_CBCR_IGNORE_ALL_ARES_BMSK                                                  0x1000000
+#define HWIO_GCC_SPDM_DEBUG_CY_CBCR_IGNORE_ALL_ARES_SHFT                                                       0x18
+#define HWIO_GCC_SPDM_DEBUG_CY_CBCR_IGNORE_ALL_CLK_DIS_BMSK                                                0x800000
+#define HWIO_GCC_SPDM_DEBUG_CY_CBCR_IGNORE_ALL_CLK_DIS_SHFT                                                    0x17
+#define HWIO_GCC_SPDM_DEBUG_CY_CBCR_CLK_DIS_BMSK                                                           0x400000
+#define HWIO_GCC_SPDM_DEBUG_CY_CBCR_CLK_DIS_SHFT                                                               0x16
+#define HWIO_GCC_SPDM_DEBUG_CY_CBCR_CLK_ARES_BMSK                                                               0x4
+#define HWIO_GCC_SPDM_DEBUG_CY_CBCR_CLK_ARES_SHFT                                                               0x2
+#define HWIO_GCC_SPDM_DEBUG_CY_CBCR_CLK_ARES_NO_RESET_FVAL                                                      0x0
+#define HWIO_GCC_SPDM_DEBUG_CY_CBCR_CLK_ARES_RESET_FVAL                                                         0x1
+#define HWIO_GCC_SPDM_DEBUG_CY_CBCR_CLK_ENABLE_BMSK                                                             0x1
+#define HWIO_GCC_SPDM_DEBUG_CY_CBCR_CLK_ENABLE_SHFT                                                             0x0
+#define HWIO_GCC_SPDM_DEBUG_CY_CBCR_CLK_ENABLE_DISABLE_FVAL                                                     0x0
+#define HWIO_GCC_SPDM_DEBUG_CY_CBCR_CLK_ENABLE_ENABLE_FVAL                                                      0x1
+
+#define HWIO_GCC_ULTAUDIO_AHBFABRIC_EFABRIC_SPDM_CBCR_ADDR                                               (GCC_CLK_CTL_REG_REG_BASE      + 0x0001b01c)
+#define HWIO_GCC_ULTAUDIO_AHBFABRIC_EFABRIC_SPDM_CBCR_PHYS                                               (GCC_CLK_CTL_REG_REG_BASE_PHYS + 0x0001b01c)
+#define HWIO_GCC_ULTAUDIO_AHBFABRIC_EFABRIC_SPDM_CBCR_OFFS                                               (GCC_CLK_CTL_REG_REG_BASE_OFFS + 0x0001b01c)
+#define HWIO_GCC_ULTAUDIO_AHBFABRIC_EFABRIC_SPDM_CBCR_RMSK                                               0x81c00005
+#define HWIO_GCC_ULTAUDIO_AHBFABRIC_EFABRIC_SPDM_CBCR_ATTR                                                      0x3
+#define HWIO_GCC_ULTAUDIO_AHBFABRIC_EFABRIC_SPDM_CBCR_IN          \
+        in_dword_masked(HWIO_GCC_ULTAUDIO_AHBFABRIC_EFABRIC_SPDM_CBCR_ADDR, HWIO_GCC_ULTAUDIO_AHBFABRIC_EFABRIC_SPDM_CBCR_RMSK)
+#define HWIO_GCC_ULTAUDIO_AHBFABRIC_EFABRIC_SPDM_CBCR_INM(m)      \
+        in_dword_masked(HWIO_GCC_ULTAUDIO_AHBFABRIC_EFABRIC_SPDM_CBCR_ADDR, m)
+#define HWIO_GCC_ULTAUDIO_AHBFABRIC_EFABRIC_SPDM_CBCR_OUT(v)      \
+        out_dword(HWIO_GCC_ULTAUDIO_AHBFABRIC_EFABRIC_SPDM_CBCR_ADDR,v)
+#define HWIO_GCC_ULTAUDIO_AHBFABRIC_EFABRIC_SPDM_CBCR_OUTM(m,v) \
+        out_dword_masked_ns(HWIO_GCC_ULTAUDIO_AHBFABRIC_EFABRIC_SPDM_CBCR_ADDR,m,v,HWIO_GCC_ULTAUDIO_AHBFABRIC_EFABRIC_SPDM_CBCR_IN)
+#define HWIO_GCC_ULTAUDIO_AHBFABRIC_EFABRIC_SPDM_CBCR_CLK_OFF_BMSK                                       0x80000000
+#define HWIO_GCC_ULTAUDIO_AHBFABRIC_EFABRIC_SPDM_CBCR_CLK_OFF_SHFT                                             0x1f
+#define HWIO_GCC_ULTAUDIO_AHBFABRIC_EFABRIC_SPDM_CBCR_IGNORE_ALL_ARES_BMSK                                0x1000000
+#define HWIO_GCC_ULTAUDIO_AHBFABRIC_EFABRIC_SPDM_CBCR_IGNORE_ALL_ARES_SHFT                                     0x18
+#define HWIO_GCC_ULTAUDIO_AHBFABRIC_EFABRIC_SPDM_CBCR_IGNORE_ALL_CLK_DIS_BMSK                              0x800000
+#define HWIO_GCC_ULTAUDIO_AHBFABRIC_EFABRIC_SPDM_CBCR_IGNORE_ALL_CLK_DIS_SHFT                                  0x17
+#define HWIO_GCC_ULTAUDIO_AHBFABRIC_EFABRIC_SPDM_CBCR_CLK_DIS_BMSK                                         0x400000
+#define HWIO_GCC_ULTAUDIO_AHBFABRIC_EFABRIC_SPDM_CBCR_CLK_DIS_SHFT                                             0x16
+#define HWIO_GCC_ULTAUDIO_AHBFABRIC_EFABRIC_SPDM_CBCR_CLK_ARES_BMSK                                             0x4
+#define HWIO_GCC_ULTAUDIO_AHBFABRIC_EFABRIC_SPDM_CBCR_CLK_ARES_SHFT                                             0x2
+#define HWIO_GCC_ULTAUDIO_AHBFABRIC_EFABRIC_SPDM_CBCR_CLK_ARES_NO_RESET_FVAL                                    0x0
+#define HWIO_GCC_ULTAUDIO_AHBFABRIC_EFABRIC_SPDM_CBCR_CLK_ARES_RESET_FVAL                                       0x1
+#define HWIO_GCC_ULTAUDIO_AHBFABRIC_EFABRIC_SPDM_CBCR_CLK_ENABLE_BMSK                                           0x1
+#define HWIO_GCC_ULTAUDIO_AHBFABRIC_EFABRIC_SPDM_CBCR_CLK_ENABLE_SHFT                                           0x0
+#define HWIO_GCC_ULTAUDIO_AHBFABRIC_EFABRIC_SPDM_CBCR_CLK_ENABLE_DISABLE_FVAL                                   0x0
+#define HWIO_GCC_ULTAUDIO_AHBFABRIC_EFABRIC_SPDM_CBCR_CLK_ENABLE_ENABLE_FVAL                                    0x1
+
+#define HWIO_GCC_SPDM_PNOC_CY_CBCR_ADDR                                                                  (GCC_CLK_CTL_REG_REG_BASE      + 0x0001b020)
+#define HWIO_GCC_SPDM_PNOC_CY_CBCR_PHYS                                                                  (GCC_CLK_CTL_REG_REG_BASE_PHYS + 0x0001b020)
+#define HWIO_GCC_SPDM_PNOC_CY_CBCR_OFFS                                                                  (GCC_CLK_CTL_REG_REG_BASE_OFFS + 0x0001b020)
+#define HWIO_GCC_SPDM_PNOC_CY_CBCR_RMSK                                                                  0x81d00005
+#define HWIO_GCC_SPDM_PNOC_CY_CBCR_ATTR                                                                         0x3
+#define HWIO_GCC_SPDM_PNOC_CY_CBCR_IN          \
+        in_dword_masked(HWIO_GCC_SPDM_PNOC_CY_CBCR_ADDR, HWIO_GCC_SPDM_PNOC_CY_CBCR_RMSK)
+#define HWIO_GCC_SPDM_PNOC_CY_CBCR_INM(m)      \
+        in_dword_masked(HWIO_GCC_SPDM_PNOC_CY_CBCR_ADDR, m)
+#define HWIO_GCC_SPDM_PNOC_CY_CBCR_OUT(v)      \
+        out_dword(HWIO_GCC_SPDM_PNOC_CY_CBCR_ADDR,v)
+#define HWIO_GCC_SPDM_PNOC_CY_CBCR_OUTM(m,v) \
+        out_dword_masked_ns(HWIO_GCC_SPDM_PNOC_CY_CBCR_ADDR,m,v,HWIO_GCC_SPDM_PNOC_CY_CBCR_IN)
+#define HWIO_GCC_SPDM_PNOC_CY_CBCR_CLK_OFF_BMSK                                                          0x80000000
+#define HWIO_GCC_SPDM_PNOC_CY_CBCR_CLK_OFF_SHFT                                                                0x1f
+#define HWIO_GCC_SPDM_PNOC_CY_CBCR_IGNORE_ALL_ARES_BMSK                                                   0x1000000
+#define HWIO_GCC_SPDM_PNOC_CY_CBCR_IGNORE_ALL_ARES_SHFT                                                        0x18
+#define HWIO_GCC_SPDM_PNOC_CY_CBCR_IGNORE_ALL_CLK_DIS_BMSK                                                 0x800000
+#define HWIO_GCC_SPDM_PNOC_CY_CBCR_IGNORE_ALL_CLK_DIS_SHFT                                                     0x17
+#define HWIO_GCC_SPDM_PNOC_CY_CBCR_CLK_DIS_BMSK                                                            0x400000
+#define HWIO_GCC_SPDM_PNOC_CY_CBCR_CLK_DIS_SHFT                                                                0x16
+#define HWIO_GCC_SPDM_PNOC_CY_CBCR_IGNORE_RPMH_CLK_DIS_BMSK                                                0x100000
+#define HWIO_GCC_SPDM_PNOC_CY_CBCR_IGNORE_RPMH_CLK_DIS_SHFT                                                    0x14
+#define HWIO_GCC_SPDM_PNOC_CY_CBCR_CLK_ARES_BMSK                                                                0x4
+#define HWIO_GCC_SPDM_PNOC_CY_CBCR_CLK_ARES_SHFT                                                                0x2
+#define HWIO_GCC_SPDM_PNOC_CY_CBCR_CLK_ARES_NO_RESET_FVAL                                                       0x0
+#define HWIO_GCC_SPDM_PNOC_CY_CBCR_CLK_ARES_RESET_FVAL                                                          0x1
+#define HWIO_GCC_SPDM_PNOC_CY_CBCR_CLK_ENABLE_BMSK                                                              0x1
+#define HWIO_GCC_SPDM_PNOC_CY_CBCR_CLK_ENABLE_SHFT                                                              0x0
+#define HWIO_GCC_SPDM_PNOC_CY_CBCR_CLK_ENABLE_DISABLE_FVAL                                                      0x0
+#define HWIO_GCC_SPDM_PNOC_CY_CBCR_CLK_ENABLE_ENABLE_FVAL                                                       0x1
+
+#define HWIO_GCC_SPDM_MEMNOC_CY_CDIVR_ADDR                                                               (GCC_CLK_CTL_REG_REG_BASE      + 0x0001b024)
+#define HWIO_GCC_SPDM_MEMNOC_CY_CDIVR_PHYS                                                               (GCC_CLK_CTL_REG_REG_BASE_PHYS + 0x0001b024)
+#define HWIO_GCC_SPDM_MEMNOC_CY_CDIVR_OFFS                                                               (GCC_CLK_CTL_REG_REG_BASE_OFFS + 0x0001b024)
+#define HWIO_GCC_SPDM_MEMNOC_CY_CDIVR_RMSK                                                                      0xf
+#define HWIO_GCC_SPDM_MEMNOC_CY_CDIVR_ATTR                                                                      0x3
+#define HWIO_GCC_SPDM_MEMNOC_CY_CDIVR_IN          \
+        in_dword_masked(HWIO_GCC_SPDM_MEMNOC_CY_CDIVR_ADDR, HWIO_GCC_SPDM_MEMNOC_CY_CDIVR_RMSK)
+#define HWIO_GCC_SPDM_MEMNOC_CY_CDIVR_INM(m)      \
+        in_dword_masked(HWIO_GCC_SPDM_MEMNOC_CY_CDIVR_ADDR, m)
+#define HWIO_GCC_SPDM_MEMNOC_CY_CDIVR_OUT(v)      \
+        out_dword(HWIO_GCC_SPDM_MEMNOC_CY_CDIVR_ADDR,v)
+#define HWIO_GCC_SPDM_MEMNOC_CY_CDIVR_OUTM(m,v) \
+        out_dword_masked_ns(HWIO_GCC_SPDM_MEMNOC_CY_CDIVR_ADDR,m,v,HWIO_GCC_SPDM_MEMNOC_CY_CDIVR_IN)
+#define HWIO_GCC_SPDM_MEMNOC_CY_CDIVR_CLK_DIV_BMSK                                                              0xf
+#define HWIO_GCC_SPDM_MEMNOC_CY_CDIVR_CLK_DIV_SHFT                                                              0x0
+
+#define HWIO_GCC_SPDM_SNOC_CY_CDIVR_ADDR                                                                 (GCC_CLK_CTL_REG_REG_BASE      + 0x0001b028)
+#define HWIO_GCC_SPDM_SNOC_CY_CDIVR_PHYS                                                                 (GCC_CLK_CTL_REG_REG_BASE_PHYS + 0x0001b028)
+#define HWIO_GCC_SPDM_SNOC_CY_CDIVR_OFFS                                                                 (GCC_CLK_CTL_REG_REG_BASE_OFFS + 0x0001b028)
+#define HWIO_GCC_SPDM_SNOC_CY_CDIVR_RMSK                                                                        0xf
+#define HWIO_GCC_SPDM_SNOC_CY_CDIVR_ATTR                                                                        0x3
+#define HWIO_GCC_SPDM_SNOC_CY_CDIVR_IN          \
+        in_dword_masked(HWIO_GCC_SPDM_SNOC_CY_CDIVR_ADDR, HWIO_GCC_SPDM_SNOC_CY_CDIVR_RMSK)
+#define HWIO_GCC_SPDM_SNOC_CY_CDIVR_INM(m)      \
+        in_dword_masked(HWIO_GCC_SPDM_SNOC_CY_CDIVR_ADDR, m)
+#define HWIO_GCC_SPDM_SNOC_CY_CDIVR_OUT(v)      \
+        out_dword(HWIO_GCC_SPDM_SNOC_CY_CDIVR_ADDR,v)
+#define HWIO_GCC_SPDM_SNOC_CY_CDIVR_OUTM(m,v) \
+        out_dword_masked_ns(HWIO_GCC_SPDM_SNOC_CY_CDIVR_ADDR,m,v,HWIO_GCC_SPDM_SNOC_CY_CDIVR_IN)
+#define HWIO_GCC_SPDM_SNOC_CY_CDIVR_CLK_DIV_BMSK                                                                0xf
+#define HWIO_GCC_SPDM_SNOC_CY_CDIVR_CLK_DIV_SHFT                                                                0x0
+
+#define HWIO_GCC_SPDM_DEBUG_CY_CDIVR_ADDR                                                                (GCC_CLK_CTL_REG_REG_BASE      + 0x0001b02c)
+#define HWIO_GCC_SPDM_DEBUG_CY_CDIVR_PHYS                                                                (GCC_CLK_CTL_REG_REG_BASE_PHYS + 0x0001b02c)
+#define HWIO_GCC_SPDM_DEBUG_CY_CDIVR_OFFS                                                                (GCC_CLK_CTL_REG_REG_BASE_OFFS + 0x0001b02c)
+#define HWIO_GCC_SPDM_DEBUG_CY_CDIVR_RMSK                                                                       0xf
+#define HWIO_GCC_SPDM_DEBUG_CY_CDIVR_ATTR                                                                       0x3
+#define HWIO_GCC_SPDM_DEBUG_CY_CDIVR_IN          \
+        in_dword_masked(HWIO_GCC_SPDM_DEBUG_CY_CDIVR_ADDR, HWIO_GCC_SPDM_DEBUG_CY_CDIVR_RMSK)
+#define HWIO_GCC_SPDM_DEBUG_CY_CDIVR_INM(m)      \
+        in_dword_masked(HWIO_GCC_SPDM_DEBUG_CY_CDIVR_ADDR, m)
+#define HWIO_GCC_SPDM_DEBUG_CY_CDIVR_OUT(v)      \
+        out_dword(HWIO_GCC_SPDM_DEBUG_CY_CDIVR_ADDR,v)
+#define HWIO_GCC_SPDM_DEBUG_CY_CDIVR_OUTM(m,v) \
+        out_dword_masked_ns(HWIO_GCC_SPDM_DEBUG_CY_CDIVR_ADDR,m,v,HWIO_GCC_SPDM_DEBUG_CY_CDIVR_IN)
+#define HWIO_GCC_SPDM_DEBUG_CY_CDIVR_CLK_DIV_BMSK                                                               0xf
+#define HWIO_GCC_SPDM_DEBUG_CY_CDIVR_CLK_DIV_SHFT                                                               0x0
+
+#define HWIO_GCC_CE1_BCR_ADDR                                                                            (GCC_CLK_CTL_REG_REG_BASE      + 0x0001c000)
+#define HWIO_GCC_CE1_BCR_PHYS                                                                            (GCC_CLK_CTL_REG_REG_BASE_PHYS + 0x0001c000)
+#define HWIO_GCC_CE1_BCR_OFFS                                                                            (GCC_CLK_CTL_REG_REG_BASE_OFFS + 0x0001c000)
+#define HWIO_GCC_CE1_BCR_RMSK                                                                                   0x1
+#define HWIO_GCC_CE1_BCR_ATTR                                                                                   0x3
+#define HWIO_GCC_CE1_BCR_IN          \
+        in_dword_masked(HWIO_GCC_CE1_BCR_ADDR, HWIO_GCC_CE1_BCR_RMSK)
+#define HWIO_GCC_CE1_BCR_INM(m)      \
+        in_dword_masked(HWIO_GCC_CE1_BCR_ADDR, m)
+#define HWIO_GCC_CE1_BCR_OUT(v)      \
+        out_dword(HWIO_GCC_CE1_BCR_ADDR,v)
+#define HWIO_GCC_CE1_BCR_OUTM(m,v) \
+        out_dword_masked_ns(HWIO_GCC_CE1_BCR_ADDR,m,v,HWIO_GCC_CE1_BCR_IN)
+#define HWIO_GCC_CE1_BCR_BLK_ARES_BMSK                                                                          0x1
+#define HWIO_GCC_CE1_BCR_BLK_ARES_SHFT                                                                          0x0
+#define HWIO_GCC_CE1_BCR_BLK_ARES_DISABLE_FVAL                                                                  0x0
+#define HWIO_GCC_CE1_BCR_BLK_ARES_ENABLE_FVAL                                                                   0x1
+
+#define HWIO_GCC_CE1_CBCR_ADDR                                                                           (GCC_CLK_CTL_REG_REG_BASE      + 0x0001c004)
+#define HWIO_GCC_CE1_CBCR_PHYS                                                                           (GCC_CLK_CTL_REG_REG_BASE_PHYS + 0x0001c004)
+#define HWIO_GCC_CE1_CBCR_OFFS                                                                           (GCC_CLK_CTL_REG_REG_BASE_OFFS + 0x0001c004)
+#define HWIO_GCC_CE1_CBCR_RMSK                                                                           0x81d07ff4
+#define HWIO_GCC_CE1_CBCR_ATTR                                                                                  0x3
+#define HWIO_GCC_CE1_CBCR_IN          \
+        in_dword_masked(HWIO_GCC_CE1_CBCR_ADDR, HWIO_GCC_CE1_CBCR_RMSK)
+#define HWIO_GCC_CE1_CBCR_INM(m)      \
+        in_dword_masked(HWIO_GCC_CE1_CBCR_ADDR, m)
+#define HWIO_GCC_CE1_CBCR_OUT(v)      \
+        out_dword(HWIO_GCC_CE1_CBCR_ADDR,v)
+#define HWIO_GCC_CE1_CBCR_OUTM(m,v) \
+        out_dword_masked_ns(HWIO_GCC_CE1_CBCR_ADDR,m,v,HWIO_GCC_CE1_CBCR_IN)
+#define HWIO_GCC_CE1_CBCR_CLK_OFF_BMSK                                                                   0x80000000
+#define HWIO_GCC_CE1_CBCR_CLK_OFF_SHFT                                                                         0x1f
+#define HWIO_GCC_CE1_CBCR_IGNORE_ALL_ARES_BMSK                                                            0x1000000
+#define HWIO_GCC_CE1_CBCR_IGNORE_ALL_ARES_SHFT                                                                 0x18
+#define HWIO_GCC_CE1_CBCR_IGNORE_ALL_CLK_DIS_BMSK                                                          0x800000
+#define HWIO_GCC_CE1_CBCR_IGNORE_ALL_CLK_DIS_SHFT                                                              0x17
+#define HWIO_GCC_CE1_CBCR_CLK_DIS_BMSK                                                                     0x400000
+#define HWIO_GCC_CE1_CBCR_CLK_DIS_SHFT                                                                         0x16
+#define HWIO_GCC_CE1_CBCR_IGNORE_RPMH_CLK_DIS_BMSK                                                         0x100000
+#define HWIO_GCC_CE1_CBCR_IGNORE_RPMH_CLK_DIS_SHFT                                                             0x14
+#define HWIO_GCC_CE1_CBCR_FORCE_MEM_CORE_ON_BMSK                                                             0x4000
+#define HWIO_GCC_CE1_CBCR_FORCE_MEM_CORE_ON_SHFT                                                                0xe
+#define HWIO_GCC_CE1_CBCR_FORCE_MEM_CORE_ON_FORCE_DISABLE_FVAL                                                  0x0
+#define HWIO_GCC_CE1_CBCR_FORCE_MEM_CORE_ON_FORCE_ENABLE_FVAL                                                   0x1
+#define HWIO_GCC_CE1_CBCR_FORCE_MEM_PERIPH_ON_BMSK                                                           0x2000
+#define HWIO_GCC_CE1_CBCR_FORCE_MEM_PERIPH_ON_SHFT                                                              0xd
+#define HWIO_GCC_CE1_CBCR_FORCE_MEM_PERIPH_ON_FORCE_DISABLE_FVAL                                                0x0
+#define HWIO_GCC_CE1_CBCR_FORCE_MEM_PERIPH_ON_FORCE_ENABLE_FVAL                                                 0x1
+#define HWIO_GCC_CE1_CBCR_FORCE_MEM_PERIPH_OFF_BMSK                                                          0x1000
+#define HWIO_GCC_CE1_CBCR_FORCE_MEM_PERIPH_OFF_SHFT                                                             0xc
+#define HWIO_GCC_CE1_CBCR_FORCE_MEM_PERIPH_OFF_FORCE_DISABLE_FVAL                                               0x0
+#define HWIO_GCC_CE1_CBCR_FORCE_MEM_PERIPH_OFF_FORCE_ENABLE_FVAL                                                0x1
+#define HWIO_GCC_CE1_CBCR_WAKEUP_BMSK                                                                         0xf00
+#define HWIO_GCC_CE1_CBCR_WAKEUP_SHFT                                                                           0x8
+#define HWIO_GCC_CE1_CBCR_WAKEUP_CLOCK0_FVAL                                                                    0x0
+#define HWIO_GCC_CE1_CBCR_WAKEUP_CLOCK1_FVAL                                                                    0x1
+#define HWIO_GCC_CE1_CBCR_WAKEUP_CLOCK2_FVAL                                                                    0x2
+#define HWIO_GCC_CE1_CBCR_WAKEUP_CLOCK3_FVAL                                                                    0x3
+#define HWIO_GCC_CE1_CBCR_WAKEUP_CLOCK4_FVAL                                                                    0x4
+#define HWIO_GCC_CE1_CBCR_WAKEUP_CLOCK5_FVAL                                                                    0x5
+#define HWIO_GCC_CE1_CBCR_WAKEUP_CLOCK6_FVAL                                                                    0x6
+#define HWIO_GCC_CE1_CBCR_WAKEUP_CLOCK7_FVAL                                                                    0x7
+#define HWIO_GCC_CE1_CBCR_WAKEUP_CLOCK8_FVAL                                                                    0x8
+#define HWIO_GCC_CE1_CBCR_WAKEUP_CLOCK9_FVAL                                                                    0x9
+#define HWIO_GCC_CE1_CBCR_WAKEUP_CLOCK10_FVAL                                                                   0xa
+#define HWIO_GCC_CE1_CBCR_WAKEUP_CLOCK11_FVAL                                                                   0xb
+#define HWIO_GCC_CE1_CBCR_WAKEUP_CLOCK12_FVAL                                                                   0xc
+#define HWIO_GCC_CE1_CBCR_WAKEUP_CLOCK13_FVAL                                                                   0xd
+#define HWIO_GCC_CE1_CBCR_WAKEUP_CLOCK14_FVAL                                                                   0xe
+#define HWIO_GCC_CE1_CBCR_WAKEUP_CLOCK15_FVAL                                                                   0xf
+#define HWIO_GCC_CE1_CBCR_SLEEP_BMSK                                                                           0xf0
+#define HWIO_GCC_CE1_CBCR_SLEEP_SHFT                                                                            0x4
+#define HWIO_GCC_CE1_CBCR_SLEEP_CLOCK0_FVAL                                                                     0x0
+#define HWIO_GCC_CE1_CBCR_SLEEP_CLOCK1_FVAL                                                                     0x1
+#define HWIO_GCC_CE1_CBCR_SLEEP_CLOCK2_FVAL                                                                     0x2
+#define HWIO_GCC_CE1_CBCR_SLEEP_CLOCK3_FVAL                                                                     0x3
+#define HWIO_GCC_CE1_CBCR_SLEEP_CLOCK4_FVAL                                                                     0x4
+#define HWIO_GCC_CE1_CBCR_SLEEP_CLOCK5_FVAL                                                                     0x5
+#define HWIO_GCC_CE1_CBCR_SLEEP_CLOCK6_FVAL                                                                     0x6
+#define HWIO_GCC_CE1_CBCR_SLEEP_CLOCK7_FVAL                                                                     0x7
+#define HWIO_GCC_CE1_CBCR_SLEEP_CLOCK8_FVAL                                                                     0x8
+#define HWIO_GCC_CE1_CBCR_SLEEP_CLOCK9_FVAL                                                                     0x9
+#define HWIO_GCC_CE1_CBCR_SLEEP_CLOCK10_FVAL                                                                    0xa
+#define HWIO_GCC_CE1_CBCR_SLEEP_CLOCK11_FVAL                                                                    0xb
+#define HWIO_GCC_CE1_CBCR_SLEEP_CLOCK12_FVAL                                                                    0xc
+#define HWIO_GCC_CE1_CBCR_SLEEP_CLOCK13_FVAL                                                                    0xd
+#define HWIO_GCC_CE1_CBCR_SLEEP_CLOCK14_FVAL                                                                    0xe
+#define HWIO_GCC_CE1_CBCR_SLEEP_CLOCK15_FVAL                                                                    0xf
+#define HWIO_GCC_CE1_CBCR_CLK_ARES_BMSK                                                                         0x4
+#define HWIO_GCC_CE1_CBCR_CLK_ARES_SHFT                                                                         0x2
+#define HWIO_GCC_CE1_CBCR_CLK_ARES_NO_RESET_FVAL                                                                0x0
+#define HWIO_GCC_CE1_CBCR_CLK_ARES_RESET_FVAL                                                                   0x1
+
+#define HWIO_GCC_CE1_SREGR_ADDR                                                                          (GCC_CLK_CTL_REG_REG_BASE      + 0x0001c008)
+#define HWIO_GCC_CE1_SREGR_PHYS                                                                          (GCC_CLK_CTL_REG_REG_BASE_PHYS + 0x0001c008)
+#define HWIO_GCC_CE1_SREGR_OFFS                                                                          (GCC_CLK_CTL_REG_REG_BASE_OFFS + 0x0001c008)
+#define HWIO_GCC_CE1_SREGR_RMSK                                                                          0xfffffffe
+#define HWIO_GCC_CE1_SREGR_ATTR                                                                                 0x3
+#define HWIO_GCC_CE1_SREGR_IN          \
+        in_dword_masked(HWIO_GCC_CE1_SREGR_ADDR, HWIO_GCC_CE1_SREGR_RMSK)
+#define HWIO_GCC_CE1_SREGR_INM(m)      \
+        in_dword_masked(HWIO_GCC_CE1_SREGR_ADDR, m)
+#define HWIO_GCC_CE1_SREGR_OUT(v)      \
+        out_dword(HWIO_GCC_CE1_SREGR_ADDR,v)
+#define HWIO_GCC_CE1_SREGR_OUTM(m,v) \
+        out_dword_masked_ns(HWIO_GCC_CE1_SREGR_ADDR,m,v,HWIO_GCC_CE1_SREGR_IN)
+#define HWIO_GCC_CE1_SREGR_SREG_PSCBC_SPARE_CTRL_OUT_BMSK                                                0xff000000
+#define HWIO_GCC_CE1_SREGR_SREG_PSCBC_SPARE_CTRL_OUT_SHFT                                                      0x18
+#define HWIO_GCC_CE1_SREGR_SREG_PSCBC_SPARE_CTRL_IN_BMSK                                                   0xff0000
+#define HWIO_GCC_CE1_SREGR_SREG_PSCBC_SPARE_CTRL_IN_SHFT                                                       0x10
+#define HWIO_GCC_CE1_SREGR_IGNORE_GDSC_PWR_DWN_CSR_BMSK                                                      0x8000
+#define HWIO_GCC_CE1_SREGR_IGNORE_GDSC_PWR_DWN_CSR_SHFT                                                         0xf
+#define HWIO_GCC_CE1_SREGR_IGNORE_GDSC_PWR_DWN_CSR_NO_IGNORE_FVAL                                               0x0
+#define HWIO_GCC_CE1_SREGR_IGNORE_GDSC_PWR_DWN_CSR_IGNORE_FVAL                                                  0x1
+#define HWIO_GCC_CE1_SREGR_PSCBC_SLP_STG_MODE_CSR_BMSK                                                       0x4000
+#define HWIO_GCC_CE1_SREGR_PSCBC_SLP_STG_MODE_CSR_SHFT                                                          0xe
+#define HWIO_GCC_CE1_SREGR_PSCBC_SLP_STG_MODE_CSR_SREG_PSCBC_MODE_FVAL                                          0x0
+#define HWIO_GCC_CE1_SREGR_PSCBC_SLP_STG_MODE_CSR_PSCBC_SLP_STG_MODE_FVAL                                       0x1
+#define HWIO_GCC_CE1_SREGR_MEM_CPH_RST_SW_OVERRIDE_BMSK                                                      0x2000
+#define HWIO_GCC_CE1_SREGR_MEM_CPH_RST_SW_OVERRIDE_SHFT                                                         0xd
+#define HWIO_GCC_CE1_SREGR_MEM_CPH_RST_SW_OVERRIDE_NO_OVERRIDE_FVAL                                             0x0
+#define HWIO_GCC_CE1_SREGR_MEM_CPH_RST_SW_OVERRIDE_OVERRIDE_FVAL                                                0x1
+#define HWIO_GCC_CE1_SREGR_SW_SM_PSCBC_SEQ_IN_OVERRIDE_BMSK                                                  0x1000
+#define HWIO_GCC_CE1_SREGR_SW_SM_PSCBC_SEQ_IN_OVERRIDE_SHFT                                                     0xc
+#define HWIO_GCC_CE1_SREGR_SW_SM_PSCBC_SEQ_IN_OVERRIDE_NO_RESET_FVAL                                            0x0
+#define HWIO_GCC_CE1_SREGR_SW_SM_PSCBC_SEQ_IN_OVERRIDE_RESET_FVAL                                               0x1
+#define HWIO_GCC_CE1_SREGR_MEM_CORE_ON_ACK_BMSK                                                               0x800
+#define HWIO_GCC_CE1_SREGR_MEM_CORE_ON_ACK_SHFT                                                                 0xb
+#define HWIO_GCC_CE1_SREGR_MEM_PERIPH_ON_ACK_BMSK                                                             0x400
+#define HWIO_GCC_CE1_SREGR_MEM_PERIPH_ON_ACK_SHFT                                                               0xa
+#define HWIO_GCC_CE1_SREGR_SW_DIV_RATIO_SLP_STG_CLK_BMSK                                                      0x300
+#define HWIO_GCC_CE1_SREGR_SW_DIV_RATIO_SLP_STG_CLK_SHFT                                                        0x8
+#define HWIO_GCC_CE1_SREGR_SW_DIV_RATIO_SLP_STG_CLK_DIV_BY_1_FVAL                                               0x0
+#define HWIO_GCC_CE1_SREGR_SW_DIV_RATIO_SLP_STG_CLK_DIV_BY_2_FVAL                                               0x1
+#define HWIO_GCC_CE1_SREGR_SW_DIV_RATIO_SLP_STG_CLK_DIV_BY_4_FVAL                                               0x2
+#define HWIO_GCC_CE1_SREGR_SW_DIV_RATIO_SLP_STG_CLK_DIV_BY_8_FVAL                                               0x3
+#define HWIO_GCC_CE1_SREGR_MEM_CPH_ENABLE_BMSK                                                                 0x80
+#define HWIO_GCC_CE1_SREGR_MEM_CPH_ENABLE_SHFT                                                                  0x7
+#define HWIO_GCC_CE1_SREGR_MEM_CPH_ENABLE_DISABLE_FVAL                                                          0x0
+#define HWIO_GCC_CE1_SREGR_MEM_CPH_ENABLE_ENABLE_FVAL                                                           0x1
+#define HWIO_GCC_CE1_SREGR_FORCE_CLK_ON_BMSK                                                                   0x40
+#define HWIO_GCC_CE1_SREGR_FORCE_CLK_ON_SHFT                                                                    0x6
+#define HWIO_GCC_CE1_SREGR_FORCE_CLK_ON_NO_FORCE_FVAL                                                           0x0
+#define HWIO_GCC_CE1_SREGR_FORCE_CLK_ON_FORCE_ENABLE_FVAL                                                       0x1
+#define HWIO_GCC_CE1_SREGR_SW_RST_SEL_SLP_STG_BMSK                                                             0x20
+#define HWIO_GCC_CE1_SREGR_SW_RST_SEL_SLP_STG_SHFT                                                              0x5
+#define HWIO_GCC_CE1_SREGR_SW_RST_SEL_SLP_STG_SELECT_THE_HARDWARE_ARES_FVAL                                     0x0
+#define HWIO_GCC_CE1_SREGR_SW_RST_SEL_SLP_STG_SELECT_THE_SW_RST_SLP_STG_BIT_FVAL                                0x1
+#define HWIO_GCC_CE1_SREGR_SW_RST_SLP_STG_BMSK                                                                 0x10
+#define HWIO_GCC_CE1_SREGR_SW_RST_SLP_STG_SHFT                                                                  0x4
+#define HWIO_GCC_CE1_SREGR_SW_RST_SLP_STG_DE_ASSERTION_OF_THE_RESET_FVAL                                        0x0
+#define HWIO_GCC_CE1_SREGR_SW_RST_SLP_STG_ASSERTION_OF_THE_RESET_FVAL                                           0x1
+#define HWIO_GCC_CE1_SREGR_SW_CTRL_PWR_DOWN_BMSK                                                                0x8
+#define HWIO_GCC_CE1_SREGR_SW_CTRL_PWR_DOWN_SHFT                                                                0x3
+#define HWIO_GCC_CE1_SREGR_SW_CTRL_PWR_DOWN_NO_SW_CTRL_FVAL                                                     0x0
+#define HWIO_GCC_CE1_SREGR_SW_CTRL_PWR_DOWN_SW_CTRL_FVAL                                                        0x1
+#define HWIO_GCC_CE1_SREGR_SW_CLK_EN_SEL_SLP_STG_BMSK                                                           0x4
+#define HWIO_GCC_CE1_SREGR_SW_CLK_EN_SEL_SLP_STG_SHFT                                                           0x2
+#define HWIO_GCC_CE1_SREGR_SW_CLK_EN_SEL_SLP_STG_SLP_STG_CLK_GATE_CONTROLD_BY_HW_FSM_FVAL                       0x0
+#define HWIO_GCC_CE1_SREGR_SW_CLK_EN_SEL_SLP_STG_SLP_STG_CLK_GATE_CONTROLD_BY_SW_CLK_EN_SLP_STG_BIT_FVAL        0x1
+#define HWIO_GCC_CE1_SREGR_SW_CLK_EN_SLP_STG_BMSK                                                               0x2
+#define HWIO_GCC_CE1_SREGR_SW_CLK_EN_SLP_STG_SHFT                                                               0x1
+#define HWIO_GCC_CE1_SREGR_SW_CLK_EN_SLP_STG_SLP_STG_CLOCK_DISABLE_FVAL                                         0x0
+#define HWIO_GCC_CE1_SREGR_SW_CLK_EN_SLP_STG_SLP_STG_CLOCK_ENABLE_FVAL                                          0x1
+
+#define HWIO_GCC_CE1_AXI_CBCR_ADDR                                                                       (GCC_CLK_CTL_REG_REG_BASE      + 0x0001c00c)
+#define HWIO_GCC_CE1_AXI_CBCR_PHYS                                                                       (GCC_CLK_CTL_REG_REG_BASE_PHYS + 0x0001c00c)
+#define HWIO_GCC_CE1_AXI_CBCR_OFFS                                                                       (GCC_CLK_CTL_REG_REG_BASE_OFFS + 0x0001c00c)
+#define HWIO_GCC_CE1_AXI_CBCR_RMSK                                                                       0x81d00004
+#define HWIO_GCC_CE1_AXI_CBCR_ATTR                                                                              0x3
+#define HWIO_GCC_CE1_AXI_CBCR_IN          \
+        in_dword_masked(HWIO_GCC_CE1_AXI_CBCR_ADDR, HWIO_GCC_CE1_AXI_CBCR_RMSK)
+#define HWIO_GCC_CE1_AXI_CBCR_INM(m)      \
+        in_dword_masked(HWIO_GCC_CE1_AXI_CBCR_ADDR, m)
+#define HWIO_GCC_CE1_AXI_CBCR_OUT(v)      \
+        out_dword(HWIO_GCC_CE1_AXI_CBCR_ADDR,v)
+#define HWIO_GCC_CE1_AXI_CBCR_OUTM(m,v) \
+        out_dword_masked_ns(HWIO_GCC_CE1_AXI_CBCR_ADDR,m,v,HWIO_GCC_CE1_AXI_CBCR_IN)
+#define HWIO_GCC_CE1_AXI_CBCR_CLK_OFF_BMSK                                                               0x80000000
+#define HWIO_GCC_CE1_AXI_CBCR_CLK_OFF_SHFT                                                                     0x1f
+#define HWIO_GCC_CE1_AXI_CBCR_IGNORE_ALL_ARES_BMSK                                                        0x1000000
+#define HWIO_GCC_CE1_AXI_CBCR_IGNORE_ALL_ARES_SHFT                                                             0x18
+#define HWIO_GCC_CE1_AXI_CBCR_IGNORE_ALL_CLK_DIS_BMSK                                                      0x800000
+#define HWIO_GCC_CE1_AXI_CBCR_IGNORE_ALL_CLK_DIS_SHFT                                                          0x17
+#define HWIO_GCC_CE1_AXI_CBCR_CLK_DIS_BMSK                                                                 0x400000
+#define HWIO_GCC_CE1_AXI_CBCR_CLK_DIS_SHFT                                                                     0x16
+#define HWIO_GCC_CE1_AXI_CBCR_IGNORE_RPMH_CLK_DIS_BMSK                                                     0x100000
+#define HWIO_GCC_CE1_AXI_CBCR_IGNORE_RPMH_CLK_DIS_SHFT                                                         0x14
+#define HWIO_GCC_CE1_AXI_CBCR_CLK_ARES_BMSK                                                                     0x4
+#define HWIO_GCC_CE1_AXI_CBCR_CLK_ARES_SHFT                                                                     0x2
+#define HWIO_GCC_CE1_AXI_CBCR_CLK_ARES_NO_RESET_FVAL                                                            0x0
+#define HWIO_GCC_CE1_AXI_CBCR_CLK_ARES_RESET_FVAL                                                               0x1
+
+#define HWIO_GCC_CE1_AHB_CBCR_ADDR                                                                       (GCC_CLK_CTL_REG_REG_BASE      + 0x0001c010)
+#define HWIO_GCC_CE1_AHB_CBCR_PHYS                                                                       (GCC_CLK_CTL_REG_REG_BASE_PHYS + 0x0001c010)
+#define HWIO_GCC_CE1_AHB_CBCR_OFFS                                                                       (GCC_CLK_CTL_REG_REG_BASE_OFFS + 0x0001c010)
+#define HWIO_GCC_CE1_AHB_CBCR_RMSK                                                                       0x81d0000e
+#define HWIO_GCC_CE1_AHB_CBCR_ATTR                                                                              0x3
+#define HWIO_GCC_CE1_AHB_CBCR_IN          \
+        in_dword_masked(HWIO_GCC_CE1_AHB_CBCR_ADDR, HWIO_GCC_CE1_AHB_CBCR_RMSK)
+#define HWIO_GCC_CE1_AHB_CBCR_INM(m)      \
+        in_dword_masked(HWIO_GCC_CE1_AHB_CBCR_ADDR, m)
+#define HWIO_GCC_CE1_AHB_CBCR_OUT(v)      \
+        out_dword(HWIO_GCC_CE1_AHB_CBCR_ADDR,v)
+#define HWIO_GCC_CE1_AHB_CBCR_OUTM(m,v) \
+        out_dword_masked_ns(HWIO_GCC_CE1_AHB_CBCR_ADDR,m,v,HWIO_GCC_CE1_AHB_CBCR_IN)
+#define HWIO_GCC_CE1_AHB_CBCR_CLK_OFF_BMSK                                                               0x80000000
+#define HWIO_GCC_CE1_AHB_CBCR_CLK_OFF_SHFT                                                                     0x1f
+#define HWIO_GCC_CE1_AHB_CBCR_IGNORE_ALL_ARES_BMSK                                                        0x1000000
+#define HWIO_GCC_CE1_AHB_CBCR_IGNORE_ALL_ARES_SHFT                                                             0x18
+#define HWIO_GCC_CE1_AHB_CBCR_IGNORE_ALL_CLK_DIS_BMSK                                                      0x800000
+#define HWIO_GCC_CE1_AHB_CBCR_IGNORE_ALL_CLK_DIS_SHFT                                                          0x17
+#define HWIO_GCC_CE1_AHB_CBCR_CLK_DIS_BMSK                                                                 0x400000
+#define HWIO_GCC_CE1_AHB_CBCR_CLK_DIS_SHFT                                                                     0x16
+#define HWIO_GCC_CE1_AHB_CBCR_IGNORE_RPMH_CLK_DIS_BMSK                                                     0x100000
+#define HWIO_GCC_CE1_AHB_CBCR_IGNORE_RPMH_CLK_DIS_SHFT                                                         0x14
+#define HWIO_GCC_CE1_AHB_CBCR_SW_ONLY_EN_BMSK                                                                   0x8
+#define HWIO_GCC_CE1_AHB_CBCR_SW_ONLY_EN_SHFT                                                                   0x3
+#define HWIO_GCC_CE1_AHB_CBCR_CLK_ARES_BMSK                                                                     0x4
+#define HWIO_GCC_CE1_AHB_CBCR_CLK_ARES_SHFT                                                                     0x2
+#define HWIO_GCC_CE1_AHB_CBCR_CLK_ARES_NO_RESET_FVAL                                                            0x0
+#define HWIO_GCC_CE1_AHB_CBCR_CLK_ARES_RESET_FVAL                                                               0x1
+#define HWIO_GCC_CE1_AHB_CBCR_HW_CTL_BMSK                                                                       0x2
+#define HWIO_GCC_CE1_AHB_CBCR_HW_CTL_SHFT                                                                       0x1
+#define HWIO_GCC_CE1_AHB_CBCR_HW_CTL_DISABLE_FVAL                                                               0x0
+#define HWIO_GCC_CE1_AHB_CBCR_HW_CTL_ENABLE_FVAL                                                                0x1
+
+#define HWIO_GCC_RPMH_CE_CMD_DFSR_ADDR                                                                   (GCC_CLK_CTL_REG_REG_BASE      + 0x0001c028)
+#define HWIO_GCC_RPMH_CE_CMD_DFSR_PHYS                                                                   (GCC_CLK_CTL_REG_REG_BASE_PHYS + 0x0001c028)
+#define HWIO_GCC_RPMH_CE_CMD_DFSR_OFFS                                                                   (GCC_CLK_CTL_REG_REG_BASE_OFFS + 0x0001c028)
+#define HWIO_GCC_RPMH_CE_CMD_DFSR_RMSK                                                                       0xffff
+#define HWIO_GCC_RPMH_CE_CMD_DFSR_ATTR                                                                          0x3
+#define HWIO_GCC_RPMH_CE_CMD_DFSR_IN          \
+        in_dword_masked(HWIO_GCC_RPMH_CE_CMD_DFSR_ADDR, HWIO_GCC_RPMH_CE_CMD_DFSR_RMSK)
+#define HWIO_GCC_RPMH_CE_CMD_DFSR_INM(m)      \
+        in_dword_masked(HWIO_GCC_RPMH_CE_CMD_DFSR_ADDR, m)
+#define HWIO_GCC_RPMH_CE_CMD_DFSR_OUT(v)      \
+        out_dword(HWIO_GCC_RPMH_CE_CMD_DFSR_ADDR,v)
+#define HWIO_GCC_RPMH_CE_CMD_DFSR_OUTM(m,v) \
+        out_dword_masked_ns(HWIO_GCC_RPMH_CE_CMD_DFSR_ADDR,m,v,HWIO_GCC_RPMH_CE_CMD_DFSR_IN)
+#define HWIO_GCC_RPMH_CE_CMD_DFSR_RCG_SW_CTRL_BMSK                                                           0x8000
+#define HWIO_GCC_RPMH_CE_CMD_DFSR_RCG_SW_CTRL_SHFT                                                              0xf
+#define HWIO_GCC_RPMH_CE_CMD_DFSR_SW_PERF_STATE_BMSK                                                         0x7800
+#define HWIO_GCC_RPMH_CE_CMD_DFSR_SW_PERF_STATE_SHFT                                                            0xb
+#define HWIO_GCC_RPMH_CE_CMD_DFSR_SW_OVERRIDE_BMSK                                                            0x400
+#define HWIO_GCC_RPMH_CE_CMD_DFSR_SW_OVERRIDE_SHFT                                                              0xa
+#define HWIO_GCC_RPMH_CE_CMD_DFSR_PERF_STATE_UPDATE_STATUS_BMSK                                               0x200
+#define HWIO_GCC_RPMH_CE_CMD_DFSR_PERF_STATE_UPDATE_STATUS_SHFT                                                 0x9
+#define HWIO_GCC_RPMH_CE_CMD_DFSR_DFS_FSM_STATE_BMSK                                                          0x1c0
+#define HWIO_GCC_RPMH_CE_CMD_DFSR_DFS_FSM_STATE_SHFT                                                            0x6
+#define HWIO_GCC_RPMH_CE_CMD_DFSR_HW_CLK_CONTROL_BMSK                                                          0x20
+#define HWIO_GCC_RPMH_CE_CMD_DFSR_HW_CLK_CONTROL_SHFT                                                           0x5
+#define HWIO_GCC_RPMH_CE_CMD_DFSR_CURR_PERF_STATE_BMSK                                                         0x1e
+#define HWIO_GCC_RPMH_CE_CMD_DFSR_CURR_PERF_STATE_SHFT                                                          0x1
+#define HWIO_GCC_RPMH_CE_CMD_DFSR_DFS_EN_BMSK                                                                   0x1
+#define HWIO_GCC_RPMH_CE_CMD_DFSR_DFS_EN_SHFT                                                                   0x0
+#define HWIO_GCC_RPMH_CE_CMD_DFSR_DFS_EN_DISABLE_FVAL                                                           0x0
+#define HWIO_GCC_RPMH_CE_CMD_DFSR_DFS_EN_ENABLE_FVAL                                                            0x1
+
+#define HWIO_GCC_RPMH_CE_CE1_PERF0_DFSR_ADDR                                                             (GCC_CLK_CTL_REG_REG_BASE      + 0x0001c030)
+#define HWIO_GCC_RPMH_CE_CE1_PERF0_DFSR_PHYS                                                             (GCC_CLK_CTL_REG_REG_BASE_PHYS + 0x0001c030)
+#define HWIO_GCC_RPMH_CE_CE1_PERF0_DFSR_OFFS                                                             (GCC_CLK_CTL_REG_REG_BASE_OFFS + 0x0001c030)
+#define HWIO_GCC_RPMH_CE_CE1_PERF0_DFSR_RMSK                                                                  0x71f
+#define HWIO_GCC_RPMH_CE_CE1_PERF0_DFSR_ATTR                                                                    0x3
+#define HWIO_GCC_RPMH_CE_CE1_PERF0_DFSR_IN          \
+        in_dword_masked(HWIO_GCC_RPMH_CE_CE1_PERF0_DFSR_ADDR, HWIO_GCC_RPMH_CE_CE1_PERF0_DFSR_RMSK)
+#define HWIO_GCC_RPMH_CE_CE1_PERF0_DFSR_INM(m)      \
+        in_dword_masked(HWIO_GCC_RPMH_CE_CE1_PERF0_DFSR_ADDR, m)
+#define HWIO_GCC_RPMH_CE_CE1_PERF0_DFSR_OUT(v)      \
+        out_dword(HWIO_GCC_RPMH_CE_CE1_PERF0_DFSR_ADDR,v)
+#define HWIO_GCC_RPMH_CE_CE1_PERF0_DFSR_OUTM(m,v) \
+        out_dword_masked_ns(HWIO_GCC_RPMH_CE_CE1_PERF0_DFSR_ADDR,m,v,HWIO_GCC_RPMH_CE_CE1_PERF0_DFSR_IN)
+#define HWIO_GCC_RPMH_CE_CE1_PERF0_DFSR_SRC_SEL_BMSK                                                          0x700
+#define HWIO_GCC_RPMH_CE_CE1_PERF0_DFSR_SRC_SEL_SHFT                                                            0x8
+#define HWIO_GCC_RPMH_CE_CE1_PERF0_DFSR_SRC_SEL_SRC0_FVAL                                                       0x0
+#define HWIO_GCC_RPMH_CE_CE1_PERF0_DFSR_SRC_SEL_SRC1_FVAL                                                       0x1
+#define HWIO_GCC_RPMH_CE_CE1_PERF0_DFSR_SRC_SEL_SRC2_FVAL                                                       0x2
+#define HWIO_GCC_RPMH_CE_CE1_PERF0_DFSR_SRC_SEL_SRC3_FVAL                                                       0x3
+#define HWIO_GCC_RPMH_CE_CE1_PERF0_DFSR_SRC_SEL_SRC4_FVAL                                                       0x4
+#define HWIO_GCC_RPMH_CE_CE1_PERF0_DFSR_SRC_SEL_SRC5_FVAL                                                       0x5
+#define HWIO_GCC_RPMH_CE_CE1_PERF0_DFSR_SRC_SEL_SRC6_FVAL                                                       0x6
+#define HWIO_GCC_RPMH_CE_CE1_PERF0_DFSR_SRC_SEL_SRC7_FVAL                                                       0x7
+#define HWIO_GCC_RPMH_CE_CE1_PERF0_DFSR_SRC_DIV_BMSK                                                           0x1f
+#define HWIO_GCC_RPMH_CE_CE1_PERF0_DFSR_SRC_DIV_SHFT                                                            0x0
+#define HWIO_GCC_RPMH_CE_CE1_PERF0_DFSR_SRC_DIV_BYPASS_FVAL                                                     0x0
+#define HWIO_GCC_RPMH_CE_CE1_PERF0_DFSR_SRC_DIV_DIV1_FVAL                                                       0x1
+#define HWIO_GCC_RPMH_CE_CE1_PERF0_DFSR_SRC_DIV_DIV1_5_FVAL                                                     0x2
+#define HWIO_GCC_RPMH_CE_CE1_PERF0_DFSR_SRC_DIV_DIV2_FVAL                                                       0x3
+#define HWIO_GCC_RPMH_CE_CE1_PERF0_DFSR_SRC_DIV_DIV2_5_FVAL                                                     0x4
+#define HWIO_GCC_RPMH_CE_CE1_PERF0_DFSR_SRC_DIV_DIV3_FVAL                                                       0x5
+#define HWIO_GCC_RPMH_CE_CE1_PERF0_DFSR_SRC_DIV_DIV3_5_FVAL                                                     0x6
+#define HWIO_GCC_RPMH_CE_CE1_PERF0_DFSR_SRC_DIV_DIV4_FVAL                                                       0x7
+#define HWIO_GCC_RPMH_CE_CE1_PERF0_DFSR_SRC_DIV_DIV4_5_FVAL                                                     0x8
+#define HWIO_GCC_RPMH_CE_CE1_PERF0_DFSR_SRC_DIV_DIV5_FVAL                                                       0x9
+#define HWIO_GCC_RPMH_CE_CE1_PERF0_DFSR_SRC_DIV_DIV5_5_FVAL                                                     0xa
+#define HWIO_GCC_RPMH_CE_CE1_PERF0_DFSR_SRC_DIV_DIV6_FVAL                                                       0xb
+#define HWIO_GCC_RPMH_CE_CE1_PERF0_DFSR_SRC_DIV_DIV6_5_FVAL                                                     0xc
+#define HWIO_GCC_RPMH_CE_CE1_PERF0_DFSR_SRC_DIV_DIV7_FVAL                                                       0xd
+#define HWIO_GCC_RPMH_CE_CE1_PERF0_DFSR_SRC_DIV_DIV7_5_FVAL                                                     0xe
+#define HWIO_GCC_RPMH_CE_CE1_PERF0_DFSR_SRC_DIV_DIV8_FVAL                                                       0xf
+#define HWIO_GCC_RPMH_CE_CE1_PERF0_DFSR_SRC_DIV_DIV8_5_FVAL                                                    0x10
+#define HWIO_GCC_RPMH_CE_CE1_PERF0_DFSR_SRC_DIV_DIV9_FVAL                                                      0x11
+#define HWIO_GCC_RPMH_CE_CE1_PERF0_DFSR_SRC_DIV_DIV9_5_FVAL                                                    0x12
+#define HWIO_GCC_RPMH_CE_CE1_PERF0_DFSR_SRC_DIV_DIV10_FVAL                                                     0x13
+#define HWIO_GCC_RPMH_CE_CE1_PERF0_DFSR_SRC_DIV_DIV10_5_FVAL                                                   0x14
+#define HWIO_GCC_RPMH_CE_CE1_PERF0_DFSR_SRC_DIV_DIV11_FVAL                                                     0x15
+#define HWIO_GCC_RPMH_CE_CE1_PERF0_DFSR_SRC_DIV_DIV11_5_FVAL                                                   0x16
+#define HWIO_GCC_RPMH_CE_CE1_PERF0_DFSR_SRC_DIV_DIV12_FVAL                                                     0x17
+#define HWIO_GCC_RPMH_CE_CE1_PERF0_DFSR_SRC_DIV_DIV12_5_FVAL                                                   0x18
+#define HWIO_GCC_RPMH_CE_CE1_PERF0_DFSR_SRC_DIV_DIV13_FVAL                                                     0x19
+#define HWIO_GCC_RPMH_CE_CE1_PERF0_DFSR_SRC_DIV_DIV13_5_FVAL                                                   0x1a
+#define HWIO_GCC_RPMH_CE_CE1_PERF0_DFSR_SRC_DIV_DIV14_FVAL                                                     0x1b
+#define HWIO_GCC_RPMH_CE_CE1_PERF0_DFSR_SRC_DIV_DIV14_5_FVAL                                                   0x1c
+#define HWIO_GCC_RPMH_CE_CE1_PERF0_DFSR_SRC_DIV_DIV15_FVAL                                                     0x1d
+#define HWIO_GCC_RPMH_CE_CE1_PERF0_DFSR_SRC_DIV_DIV15_5_FVAL                                                   0x1e
+#define HWIO_GCC_RPMH_CE_CE1_PERF0_DFSR_SRC_DIV_DIV16_FVAL                                                     0x1f
+
+#define HWIO_GCC_RPMH_CE_CE1_PERF1_DFSR_ADDR                                                             (GCC_CLK_CTL_REG_REG_BASE      + 0x0001c034)
+#define HWIO_GCC_RPMH_CE_CE1_PERF1_DFSR_PHYS                                                             (GCC_CLK_CTL_REG_REG_BASE_PHYS + 0x0001c034)
+#define HWIO_GCC_RPMH_CE_CE1_PERF1_DFSR_OFFS                                                             (GCC_CLK_CTL_REG_REG_BASE_OFFS + 0x0001c034)
+#define HWIO_GCC_RPMH_CE_CE1_PERF1_DFSR_RMSK                                                                  0x71f
+#define HWIO_GCC_RPMH_CE_CE1_PERF1_DFSR_ATTR                                                                    0x3
+#define HWIO_GCC_RPMH_CE_CE1_PERF1_DFSR_IN          \
+        in_dword_masked(HWIO_GCC_RPMH_CE_CE1_PERF1_DFSR_ADDR, HWIO_GCC_RPMH_CE_CE1_PERF1_DFSR_RMSK)
+#define HWIO_GCC_RPMH_CE_CE1_PERF1_DFSR_INM(m)      \
+        in_dword_masked(HWIO_GCC_RPMH_CE_CE1_PERF1_DFSR_ADDR, m)
+#define HWIO_GCC_RPMH_CE_CE1_PERF1_DFSR_OUT(v)      \
+        out_dword(HWIO_GCC_RPMH_CE_CE1_PERF1_DFSR_ADDR,v)
+#define HWIO_GCC_RPMH_CE_CE1_PERF1_DFSR_OUTM(m,v) \
+        out_dword_masked_ns(HWIO_GCC_RPMH_CE_CE1_PERF1_DFSR_ADDR,m,v,HWIO_GCC_RPMH_CE_CE1_PERF1_DFSR_IN)
+#define HWIO_GCC_RPMH_CE_CE1_PERF1_DFSR_SRC_SEL_BMSK                                                          0x700
+#define HWIO_GCC_RPMH_CE_CE1_PERF1_DFSR_SRC_SEL_SHFT                                                            0x8
+#define HWIO_GCC_RPMH_CE_CE1_PERF1_DFSR_SRC_SEL_SRC0_FVAL                                                       0x0
+#define HWIO_GCC_RPMH_CE_CE1_PERF1_DFSR_SRC_SEL_SRC1_FVAL                                                       0x1
+#define HWIO_GCC_RPMH_CE_CE1_PERF1_DFSR_SRC_SEL_SRC2_FVAL                                                       0x2
+#define HWIO_GCC_RPMH_CE_CE1_PERF1_DFSR_SRC_SEL_SRC3_FVAL                                                       0x3
+#define HWIO_GCC_RPMH_CE_CE1_PERF1_DFSR_SRC_SEL_SRC4_FVAL                                                       0x4
+#define HWIO_GCC_RPMH_CE_CE1_PERF1_DFSR_SRC_SEL_SRC5_FVAL                                                       0x5
+#define HWIO_GCC_RPMH_CE_CE1_PERF1_DFSR_SRC_SEL_SRC6_FVAL                                                       0x6
+#define HWIO_GCC_RPMH_CE_CE1_PERF1_DFSR_SRC_SEL_SRC7_FVAL                                                       0x7
+#define HWIO_GCC_RPMH_CE_CE1_PERF1_DFSR_SRC_DIV_BMSK                                                           0x1f
+#define HWIO_GCC_RPMH_CE_CE1_PERF1_DFSR_SRC_DIV_SHFT                                                            0x0
+#define HWIO_GCC_RPMH_CE_CE1_PERF1_DFSR_SRC_DIV_BYPASS_FVAL                                                     0x0
+#define HWIO_GCC_RPMH_CE_CE1_PERF1_DFSR_SRC_DIV_DIV1_FVAL                                                       0x1
+#define HWIO_GCC_RPMH_CE_CE1_PERF1_DFSR_SRC_DIV_DIV1_5_FVAL                                                     0x2
+#define HWIO_GCC_RPMH_CE_CE1_PERF1_DFSR_SRC_DIV_DIV2_FVAL                                                       0x3
+#define HWIO_GCC_RPMH_CE_CE1_PERF1_DFSR_SRC_DIV_DIV2_5_FVAL                                                     0x4
+#define HWIO_GCC_RPMH_CE_CE1_PERF1_DFSR_SRC_DIV_DIV3_FVAL                                                       0x5
+#define HWIO_GCC_RPMH_CE_CE1_PERF1_DFSR_SRC_DIV_DIV3_5_FVAL                                                     0x6
+#define HWIO_GCC_RPMH_CE_CE1_PERF1_DFSR_SRC_DIV_DIV4_FVAL                                                       0x7
+#define HWIO_GCC_RPMH_CE_CE1_PERF1_DFSR_SRC_DIV_DIV4_5_FVAL                                                     0x8
+#define HWIO_GCC_RPMH_CE_CE1_PERF1_DFSR_SRC_DIV_DIV5_FVAL                                                       0x9
+#define HWIO_GCC_RPMH_CE_CE1_PERF1_DFSR_SRC_DIV_DIV5_5_FVAL                                                     0xa
+#define HWIO_GCC_RPMH_CE_CE1_PERF1_DFSR_SRC_DIV_DIV6_FVAL                                                       0xb
+#define HWIO_GCC_RPMH_CE_CE1_PERF1_DFSR_SRC_DIV_DIV6_5_FVAL                                                     0xc
+#define HWIO_GCC_RPMH_CE_CE1_PERF1_DFSR_SRC_DIV_DIV7_FVAL                                                       0xd
+#define HWIO_GCC_RPMH_CE_CE1_PERF1_DFSR_SRC_DIV_DIV7_5_FVAL                                                     0xe
+#define HWIO_GCC_RPMH_CE_CE1_PERF1_DFSR_SRC_DIV_DIV8_FVAL                                                       0xf
+#define HWIO_GCC_RPMH_CE_CE1_PERF1_DFSR_SRC_DIV_DIV8_5_FVAL                                                    0x10
+#define HWIO_GCC_RPMH_CE_CE1_PERF1_DFSR_SRC_DIV_DIV9_FVAL                                                      0x11
+#define HWIO_GCC_RPMH_CE_CE1_PERF1_DFSR_SRC_DIV_DIV9_5_FVAL                                                    0x12
+#define HWIO_GCC_RPMH_CE_CE1_PERF1_DFSR_SRC_DIV_DIV10_FVAL                                                     0x13
+#define HWIO_GCC_RPMH_CE_CE1_PERF1_DFSR_SRC_DIV_DIV10_5_FVAL                                                   0x14
+#define HWIO_GCC_RPMH_CE_CE1_PERF1_DFSR_SRC_DIV_DIV11_FVAL                                                     0x15
+#define HWIO_GCC_RPMH_CE_CE1_PERF1_DFSR_SRC_DIV_DIV11_5_FVAL                                                   0x16
+#define HWIO_GCC_RPMH_CE_CE1_PERF1_DFSR_SRC_DIV_DIV12_FVAL                                                     0x17
+#define HWIO_GCC_RPMH_CE_CE1_PERF1_DFSR_SRC_DIV_DIV12_5_FVAL                                                   0x18
+#define HWIO_GCC_RPMH_CE_CE1_PERF1_DFSR_SRC_DIV_DIV13_FVAL                                                     0x19
+#define HWIO_GCC_RPMH_CE_CE1_PERF1_DFSR_SRC_DIV_DIV13_5_FVAL                                                   0x1a
+#define HWIO_GCC_RPMH_CE_CE1_PERF1_DFSR_SRC_DIV_DIV14_FVAL                                                     0x1b
+#define HWIO_GCC_RPMH_CE_CE1_PERF1_DFSR_SRC_DIV_DIV14_5_FVAL                                                   0x1c
+#define HWIO_GCC_RPMH_CE_CE1_PERF1_DFSR_SRC_DIV_DIV15_FVAL                                                     0x1d
+#define HWIO_GCC_RPMH_CE_CE1_PERF1_DFSR_SRC_DIV_DIV15_5_FVAL                                                   0x1e
+#define HWIO_GCC_RPMH_CE_CE1_PERF1_DFSR_SRC_DIV_DIV16_FVAL                                                     0x1f
+
+#define HWIO_GCC_RPMH_CE_CE1_PERF2_DFSR_ADDR                                                             (GCC_CLK_CTL_REG_REG_BASE      + 0x0001c038)
+#define HWIO_GCC_RPMH_CE_CE1_PERF2_DFSR_PHYS                                                             (GCC_CLK_CTL_REG_REG_BASE_PHYS + 0x0001c038)
+#define HWIO_GCC_RPMH_CE_CE1_PERF2_DFSR_OFFS                                                             (GCC_CLK_CTL_REG_REG_BASE_OFFS + 0x0001c038)
+#define HWIO_GCC_RPMH_CE_CE1_PERF2_DFSR_RMSK                                                                  0x71f
+#define HWIO_GCC_RPMH_CE_CE1_PERF2_DFSR_ATTR                                                                    0x3
+#define HWIO_GCC_RPMH_CE_CE1_PERF2_DFSR_IN          \
+        in_dword_masked(HWIO_GCC_RPMH_CE_CE1_PERF2_DFSR_ADDR, HWIO_GCC_RPMH_CE_CE1_PERF2_DFSR_RMSK)
+#define HWIO_GCC_RPMH_CE_CE1_PERF2_DFSR_INM(m)      \
+        in_dword_masked(HWIO_GCC_RPMH_CE_CE1_PERF2_DFSR_ADDR, m)
+#define HWIO_GCC_RPMH_CE_CE1_PERF2_DFSR_OUT(v)      \
+        out_dword(HWIO_GCC_RPMH_CE_CE1_PERF2_DFSR_ADDR,v)
+#define HWIO_GCC_RPMH_CE_CE1_PERF2_DFSR_OUTM(m,v) \
+        out_dword_masked_ns(HWIO_GCC_RPMH_CE_CE1_PERF2_DFSR_ADDR,m,v,HWIO_GCC_RPMH_CE_CE1_PERF2_DFSR_IN)
+#define HWIO_GCC_RPMH_CE_CE1_PERF2_DFSR_SRC_SEL_BMSK                                                          0x700
+#define HWIO_GCC_RPMH_CE_CE1_PERF2_DFSR_SRC_SEL_SHFT                                                            0x8
+#define HWIO_GCC_RPMH_CE_CE1_PERF2_DFSR_SRC_SEL_SRC0_FVAL                                                       0x0
+#define HWIO_GCC_RPMH_CE_CE1_PERF2_DFSR_SRC_SEL_SRC1_FVAL                                                       0x1
+#define HWIO_GCC_RPMH_CE_CE1_PERF2_DFSR_SRC_SEL_SRC2_FVAL                                                       0x2
+#define HWIO_GCC_RPMH_CE_CE1_PERF2_DFSR_SRC_SEL_SRC3_FVAL                                                       0x3
+#define HWIO_GCC_RPMH_CE_CE1_PERF2_DFSR_SRC_SEL_SRC4_FVAL                                                       0x4
+#define HWIO_GCC_RPMH_CE_CE1_PERF2_DFSR_SRC_SEL_SRC5_FVAL                                                       0x5
+#define HWIO_GCC_RPMH_CE_CE1_PERF2_DFSR_SRC_SEL_SRC6_FVAL                                                       0x6
+#define HWIO_GCC_RPMH_CE_CE1_PERF2_DFSR_SRC_SEL_SRC7_FVAL                                                       0x7
+#define HWIO_GCC_RPMH_CE_CE1_PERF2_DFSR_SRC_DIV_BMSK                                                           0x1f
+#define HWIO_GCC_RPMH_CE_CE1_PERF2_DFSR_SRC_DIV_SHFT                                                            0x0
+#define HWIO_GCC_RPMH_CE_CE1_PERF2_DFSR_SRC_DIV_BYPASS_FVAL                                                     0x0
+#define HWIO_GCC_RPMH_CE_CE1_PERF2_DFSR_SRC_DIV_DIV1_FVAL                                                       0x1
+#define HWIO_GCC_RPMH_CE_CE1_PERF2_DFSR_SRC_DIV_DIV1_5_FVAL                                                     0x2
+#define HWIO_GCC_RPMH_CE_CE1_PERF2_DFSR_SRC_DIV_DIV2_FVAL                                                       0x3
+#define HWIO_GCC_RPMH_CE_CE1_PERF2_DFSR_SRC_DIV_DIV2_5_FVAL                                                     0x4
+#define HWIO_GCC_RPMH_CE_CE1_PERF2_DFSR_SRC_DIV_DIV3_FVAL                                                       0x5
+#define HWIO_GCC_RPMH_CE_CE1_PERF2_DFSR_SRC_DIV_DIV3_5_FVAL                                                     0x6
+#define HWIO_GCC_RPMH_CE_CE1_PERF2_DFSR_SRC_DIV_DIV4_FVAL                                                       0x7
+#define HWIO_GCC_RPMH_CE_CE1_PERF2_DFSR_SRC_DIV_DIV4_5_FVAL                                                     0x8
+#define HWIO_GCC_RPMH_CE_CE1_PERF2_DFSR_SRC_DIV_DIV5_FVAL                                                       0x9
+#define HWIO_GCC_RPMH_CE_CE1_PERF2_DFSR_SRC_DIV_DIV5_5_FVAL                                                     0xa
+#define HWIO_GCC_RPMH_CE_CE1_PERF2_DFSR_SRC_DIV_DIV6_FVAL                                                       0xb
+#define HWIO_GCC_RPMH_CE_CE1_PERF2_DFSR_SRC_DIV_DIV6_5_FVAL                                                     0xc
+#define HWIO_GCC_RPMH_CE_CE1_PERF2_DFSR_SRC_DIV_DIV7_FVAL                                                       0xd
+#define HWIO_GCC_RPMH_CE_CE1_PERF2_DFSR_SRC_DIV_DIV7_5_FVAL                                                     0xe
+#define HWIO_GCC_RPMH_CE_CE1_PERF2_DFSR_SRC_DIV_DIV8_FVAL                                                       0xf
+#define HWIO_GCC_RPMH_CE_CE1_PERF2_DFSR_SRC_DIV_DIV8_5_FVAL                                                    0x10
+#define HWIO_GCC_RPMH_CE_CE1_PERF2_DFSR_SRC_DIV_DIV9_FVAL                                                      0x11
+#define HWIO_GCC_RPMH_CE_CE1_PERF2_DFSR_SRC_DIV_DIV9_5_FVAL                                                    0x12
+#define HWIO_GCC_RPMH_CE_CE1_PERF2_DFSR_SRC_DIV_DIV10_FVAL                                                     0x13
+#define HWIO_GCC_RPMH_CE_CE1_PERF2_DFSR_SRC_DIV_DIV10_5_FVAL                                                   0x14
+#define HWIO_GCC_RPMH_CE_CE1_PERF2_DFSR_SRC_DIV_DIV11_FVAL                                                     0x15
+#define HWIO_GCC_RPMH_CE_CE1_PERF2_DFSR_SRC_DIV_DIV11_5_FVAL                                                   0x16
+#define HWIO_GCC_RPMH_CE_CE1_PERF2_DFSR_SRC_DIV_DIV12_FVAL                                                     0x17
+#define HWIO_GCC_RPMH_CE_CE1_PERF2_DFSR_SRC_DIV_DIV12_5_FVAL                                                   0x18
+#define HWIO_GCC_RPMH_CE_CE1_PERF2_DFSR_SRC_DIV_DIV13_FVAL                                                     0x19
+#define HWIO_GCC_RPMH_CE_CE1_PERF2_DFSR_SRC_DIV_DIV13_5_FVAL                                                   0x1a
+#define HWIO_GCC_RPMH_CE_CE1_PERF2_DFSR_SRC_DIV_DIV14_FVAL                                                     0x1b
+#define HWIO_GCC_RPMH_CE_CE1_PERF2_DFSR_SRC_DIV_DIV14_5_FVAL                                                   0x1c
+#define HWIO_GCC_RPMH_CE_CE1_PERF2_DFSR_SRC_DIV_DIV15_FVAL                                                     0x1d
+#define HWIO_GCC_RPMH_CE_CE1_PERF2_DFSR_SRC_DIV_DIV15_5_FVAL                                                   0x1e
+#define HWIO_GCC_RPMH_CE_CE1_PERF2_DFSR_SRC_DIV_DIV16_FVAL                                                     0x1f
+
+#define HWIO_GCC_RPMH_CE_CE1_PERF3_DFSR_ADDR                                                             (GCC_CLK_CTL_REG_REG_BASE      + 0x0001c03c)
+#define HWIO_GCC_RPMH_CE_CE1_PERF3_DFSR_PHYS                                                             (GCC_CLK_CTL_REG_REG_BASE_PHYS + 0x0001c03c)
+#define HWIO_GCC_RPMH_CE_CE1_PERF3_DFSR_OFFS                                                             (GCC_CLK_CTL_REG_REG_BASE_OFFS + 0x0001c03c)
+#define HWIO_GCC_RPMH_CE_CE1_PERF3_DFSR_RMSK                                                                  0x71f
+#define HWIO_GCC_RPMH_CE_CE1_PERF3_DFSR_ATTR                                                                    0x3
+#define HWIO_GCC_RPMH_CE_CE1_PERF3_DFSR_IN          \
+        in_dword_masked(HWIO_GCC_RPMH_CE_CE1_PERF3_DFSR_ADDR, HWIO_GCC_RPMH_CE_CE1_PERF3_DFSR_RMSK)
+#define HWIO_GCC_RPMH_CE_CE1_PERF3_DFSR_INM(m)      \
+        in_dword_masked(HWIO_GCC_RPMH_CE_CE1_PERF3_DFSR_ADDR, m)
+#define HWIO_GCC_RPMH_CE_CE1_PERF3_DFSR_OUT(v)      \
+        out_dword(HWIO_GCC_RPMH_CE_CE1_PERF3_DFSR_ADDR,v)
+#define HWIO_GCC_RPMH_CE_CE1_PERF3_DFSR_OUTM(m,v) \
+        out_dword_masked_ns(HWIO_GCC_RPMH_CE_CE1_PERF3_DFSR_ADDR,m,v,HWIO_GCC_RPMH_CE_CE1_PERF3_DFSR_IN)
+#define HWIO_GCC_RPMH_CE_CE1_PERF3_DFSR_SRC_SEL_BMSK                                                          0x700
+#define HWIO_GCC_RPMH_CE_CE1_PERF3_DFSR_SRC_SEL_SHFT                                                            0x8
+#define HWIO_GCC_RPMH_CE_CE1_PERF3_DFSR_SRC_SEL_SRC0_FVAL                                                       0x0
+#define HWIO_GCC_RPMH_CE_CE1_PERF3_DFSR_SRC_SEL_SRC1_FVAL                                                       0x1
+#define HWIO_GCC_RPMH_CE_CE1_PERF3_DFSR_SRC_SEL_SRC2_FVAL                                                       0x2
+#define HWIO_GCC_RPMH_CE_CE1_PERF3_DFSR_SRC_SEL_SRC3_FVAL                                                       0x3
+#define HWIO_GCC_RPMH_CE_CE1_PERF3_DFSR_SRC_SEL_SRC4_FVAL                                                       0x4
+#define HWIO_GCC_RPMH_CE_CE1_PERF3_DFSR_SRC_SEL_SRC5_FVAL                                                       0x5
+#define HWIO_GCC_RPMH_CE_CE1_PERF3_DFSR_SRC_SEL_SRC6_FVAL                                                       0x6
+#define HWIO_GCC_RPMH_CE_CE1_PERF3_DFSR_SRC_SEL_SRC7_FVAL                                                       0x7
+#define HWIO_GCC_RPMH_CE_CE1_PERF3_DFSR_SRC_DIV_BMSK                                                           0x1f
+#define HWIO_GCC_RPMH_CE_CE1_PERF3_DFSR_SRC_DIV_SHFT                                                            0x0
+#define HWIO_GCC_RPMH_CE_CE1_PERF3_DFSR_SRC_DIV_BYPASS_FVAL                                                     0x0
+#define HWIO_GCC_RPMH_CE_CE1_PERF3_DFSR_SRC_DIV_DIV1_FVAL                                                       0x1
+#define HWIO_GCC_RPMH_CE_CE1_PERF3_DFSR_SRC_DIV_DIV1_5_FVAL                                                     0x2
+#define HWIO_GCC_RPMH_CE_CE1_PERF3_DFSR_SRC_DIV_DIV2_FVAL                                                       0x3
+#define HWIO_GCC_RPMH_CE_CE1_PERF3_DFSR_SRC_DIV_DIV2_5_FVAL                                                     0x4
+#define HWIO_GCC_RPMH_CE_CE1_PERF3_DFSR_SRC_DIV_DIV3_FVAL                                                       0x5
+#define HWIO_GCC_RPMH_CE_CE1_PERF3_DFSR_SRC_DIV_DIV3_5_FVAL                                                     0x6
+#define HWIO_GCC_RPMH_CE_CE1_PERF3_DFSR_SRC_DIV_DIV4_FVAL                                                       0x7
+#define HWIO_GCC_RPMH_CE_CE1_PERF3_DFSR_SRC_DIV_DIV4_5_FVAL                                                     0x8
+#define HWIO_GCC_RPMH_CE_CE1_PERF3_DFSR_SRC_DIV_DIV5_FVAL                                                       0x9
+#define HWIO_GCC_RPMH_CE_CE1_PERF3_DFSR_SRC_DIV_DIV5_5_FVAL                                                     0xa
+#define HWIO_GCC_RPMH_CE_CE1_PERF3_DFSR_SRC_DIV_DIV6_FVAL                                                       0xb
+#define HWIO_GCC_RPMH_CE_CE1_PERF3_DFSR_SRC_DIV_DIV6_5_FVAL                                                     0xc
+#define HWIO_GCC_RPMH_CE_CE1_PERF3_DFSR_SRC_DIV_DIV7_FVAL                                                       0xd
+#define HWIO_GCC_RPMH_CE_CE1_PERF3_DFSR_SRC_DIV_DIV7_5_FVAL                                                     0xe
+#define HWIO_GCC_RPMH_CE_CE1_PERF3_DFSR_SRC_DIV_DIV8_FVAL                                                       0xf
+#define HWIO_GCC_RPMH_CE_CE1_PERF3_DFSR_SRC_DIV_DIV8_5_FVAL                                                    0x10
+#define HWIO_GCC_RPMH_CE_CE1_PERF3_DFSR_SRC_DIV_DIV9_FVAL                                                      0x11
+#define HWIO_GCC_RPMH_CE_CE1_PERF3_DFSR_SRC_DIV_DIV9_5_FVAL                                                    0x12
+#define HWIO_GCC_RPMH_CE_CE1_PERF3_DFSR_SRC_DIV_DIV10_FVAL                                                     0x13
+#define HWIO_GCC_RPMH_CE_CE1_PERF3_DFSR_SRC_DIV_DIV10_5_FVAL                                                   0x14
+#define HWIO_GCC_RPMH_CE_CE1_PERF3_DFSR_SRC_DIV_DIV11_FVAL                                                     0x15
+#define HWIO_GCC_RPMH_CE_CE1_PERF3_DFSR_SRC_DIV_DIV11_5_FVAL                                                   0x16
+#define HWIO_GCC_RPMH_CE_CE1_PERF3_DFSR_SRC_DIV_DIV12_FVAL                                                     0x17
+#define HWIO_GCC_RPMH_CE_CE1_PERF3_DFSR_SRC_DIV_DIV12_5_FVAL                                                   0x18
+#define HWIO_GCC_RPMH_CE_CE1_PERF3_DFSR_SRC_DIV_DIV13_FVAL                                                     0x19
+#define HWIO_GCC_RPMH_CE_CE1_PERF3_DFSR_SRC_DIV_DIV13_5_FVAL                                                   0x1a
+#define HWIO_GCC_RPMH_CE_CE1_PERF3_DFSR_SRC_DIV_DIV14_FVAL                                                     0x1b
+#define HWIO_GCC_RPMH_CE_CE1_PERF3_DFSR_SRC_DIV_DIV14_5_FVAL                                                   0x1c
+#define HWIO_GCC_RPMH_CE_CE1_PERF3_DFSR_SRC_DIV_DIV15_FVAL                                                     0x1d
+#define HWIO_GCC_RPMH_CE_CE1_PERF3_DFSR_SRC_DIV_DIV15_5_FVAL                                                   0x1e
+#define HWIO_GCC_RPMH_CE_CE1_PERF3_DFSR_SRC_DIV_DIV16_FVAL                                                     0x1f
+
+#define HWIO_GCC_RPMH_CE_CE1_PERF4_DFSR_ADDR                                                             (GCC_CLK_CTL_REG_REG_BASE      + 0x0001c040)
+#define HWIO_GCC_RPMH_CE_CE1_PERF4_DFSR_PHYS                                                             (GCC_CLK_CTL_REG_REG_BASE_PHYS + 0x0001c040)
+#define HWIO_GCC_RPMH_CE_CE1_PERF4_DFSR_OFFS                                                             (GCC_CLK_CTL_REG_REG_BASE_OFFS + 0x0001c040)
+#define HWIO_GCC_RPMH_CE_CE1_PERF4_DFSR_RMSK                                                                  0x71f
+#define HWIO_GCC_RPMH_CE_CE1_PERF4_DFSR_ATTR                                                                    0x3
+#define HWIO_GCC_RPMH_CE_CE1_PERF4_DFSR_IN          \
+        in_dword_masked(HWIO_GCC_RPMH_CE_CE1_PERF4_DFSR_ADDR, HWIO_GCC_RPMH_CE_CE1_PERF4_DFSR_RMSK)
+#define HWIO_GCC_RPMH_CE_CE1_PERF4_DFSR_INM(m)      \
+        in_dword_masked(HWIO_GCC_RPMH_CE_CE1_PERF4_DFSR_ADDR, m)
+#define HWIO_GCC_RPMH_CE_CE1_PERF4_DFSR_OUT(v)      \
+        out_dword(HWIO_GCC_RPMH_CE_CE1_PERF4_DFSR_ADDR,v)
+#define HWIO_GCC_RPMH_CE_CE1_PERF4_DFSR_OUTM(m,v) \
+        out_dword_masked_ns(HWIO_GCC_RPMH_CE_CE1_PERF4_DFSR_ADDR,m,v,HWIO_GCC_RPMH_CE_CE1_PERF4_DFSR_IN)
+#define HWIO_GCC_RPMH_CE_CE1_PERF4_DFSR_SRC_SEL_BMSK                                                          0x700
+#define HWIO_GCC_RPMH_CE_CE1_PERF4_DFSR_SRC_SEL_SHFT                                                            0x8
+#define HWIO_GCC_RPMH_CE_CE1_PERF4_DFSR_SRC_SEL_SRC0_FVAL                                                       0x0
+#define HWIO_GCC_RPMH_CE_CE1_PERF4_DFSR_SRC_SEL_SRC1_FVAL                                                       0x1
+#define HWIO_GCC_RPMH_CE_CE1_PERF4_DFSR_SRC_SEL_SRC2_FVAL                                                       0x2
+#define HWIO_GCC_RPMH_CE_CE1_PERF4_DFSR_SRC_SEL_SRC3_FVAL                                                       0x3
+#define HWIO_GCC_RPMH_CE_CE1_PERF4_DFSR_SRC_SEL_SRC4_FVAL                                                       0x4
+#define HWIO_GCC_RPMH_CE_CE1_PERF4_DFSR_SRC_SEL_SRC5_FVAL                                                       0x5
+#define HWIO_GCC_RPMH_CE_CE1_PERF4_DFSR_SRC_SEL_SRC6_FVAL                                                       0x6
+#define HWIO_GCC_RPMH_CE_CE1_PERF4_DFSR_SRC_SEL_SRC7_FVAL                                                       0x7
+#define HWIO_GCC_RPMH_CE_CE1_PERF4_DFSR_SRC_DIV_BMSK                                                           0x1f
+#define HWIO_GCC_RPMH_CE_CE1_PERF4_DFSR_SRC_DIV_SHFT                                                            0x0
+#define HWIO_GCC_RPMH_CE_CE1_PERF4_DFSR_SRC_DIV_BYPASS_FVAL                                                     0x0
+#define HWIO_GCC_RPMH_CE_CE1_PERF4_DFSR_SRC_DIV_DIV1_FVAL                                                       0x1
+#define HWIO_GCC_RPMH_CE_CE1_PERF4_DFSR_SRC_DIV_DIV1_5_FVAL                                                     0x2
+#define HWIO_GCC_RPMH_CE_CE1_PERF4_DFSR_SRC_DIV_DIV2_FVAL                                                       0x3
+#define HWIO_GCC_RPMH_CE_CE1_PERF4_DFSR_SRC_DIV_DIV2_5_FVAL                                                     0x4
+#define HWIO_GCC_RPMH_CE_CE1_PERF4_DFSR_SRC_DIV_DIV3_FVAL                                                       0x5
+#define HWIO_GCC_RPMH_CE_CE1_PERF4_DFSR_SRC_DIV_DIV3_5_FVAL                                                     0x6
+#define HWIO_GCC_RPMH_CE_CE1_PERF4_DFSR_SRC_DIV_DIV4_FVAL                                                       0x7
+#define HWIO_GCC_RPMH_CE_CE1_PERF4_DFSR_SRC_DIV_DIV4_5_FVAL                                                     0x8
+#define HWIO_GCC_RPMH_CE_CE1_PERF4_DFSR_SRC_DIV_DIV5_FVAL                                                       0x9
+#define HWIO_GCC_RPMH_CE_CE1_PERF4_DFSR_SRC_DIV_DIV5_5_FVAL                                                     0xa
+#define HWIO_GCC_RPMH_CE_CE1_PERF4_DFSR_SRC_DIV_DIV6_FVAL                                                       0xb
+#define HWIO_GCC_RPMH_CE_CE1_PERF4_DFSR_SRC_DIV_DIV6_5_FVAL                                                     0xc
+#define HWIO_GCC_RPMH_CE_CE1_PERF4_DFSR_SRC_DIV_DIV7_FVAL                                                       0xd
+#define HWIO_GCC_RPMH_CE_CE1_PERF4_DFSR_SRC_DIV_DIV7_5_FVAL                                                     0xe
+#define HWIO_GCC_RPMH_CE_CE1_PERF4_DFSR_SRC_DIV_DIV8_FVAL                                                       0xf
+#define HWIO_GCC_RPMH_CE_CE1_PERF4_DFSR_SRC_DIV_DIV8_5_FVAL                                                    0x10
+#define HWIO_GCC_RPMH_CE_CE1_PERF4_DFSR_SRC_DIV_DIV9_FVAL                                                      0x11
+#define HWIO_GCC_RPMH_CE_CE1_PERF4_DFSR_SRC_DIV_DIV9_5_FVAL                                                    0x12
+#define HWIO_GCC_RPMH_CE_CE1_PERF4_DFSR_SRC_DIV_DIV10_FVAL                                                     0x13
+#define HWIO_GCC_RPMH_CE_CE1_PERF4_DFSR_SRC_DIV_DIV10_5_FVAL                                                   0x14
+#define HWIO_GCC_RPMH_CE_CE1_PERF4_DFSR_SRC_DIV_DIV11_FVAL                                                     0x15
+#define HWIO_GCC_RPMH_CE_CE1_PERF4_DFSR_SRC_DIV_DIV11_5_FVAL                                                   0x16
+#define HWIO_GCC_RPMH_CE_CE1_PERF4_DFSR_SRC_DIV_DIV12_FVAL                                                     0x17
+#define HWIO_GCC_RPMH_CE_CE1_PERF4_DFSR_SRC_DIV_DIV12_5_FVAL                                                   0x18
+#define HWIO_GCC_RPMH_CE_CE1_PERF4_DFSR_SRC_DIV_DIV13_FVAL                                                     0x19
+#define HWIO_GCC_RPMH_CE_CE1_PERF4_DFSR_SRC_DIV_DIV13_5_FVAL                                                   0x1a
+#define HWIO_GCC_RPMH_CE_CE1_PERF4_DFSR_SRC_DIV_DIV14_FVAL                                                     0x1b
+#define HWIO_GCC_RPMH_CE_CE1_PERF4_DFSR_SRC_DIV_DIV14_5_FVAL                                                   0x1c
+#define HWIO_GCC_RPMH_CE_CE1_PERF4_DFSR_SRC_DIV_DIV15_FVAL                                                     0x1d
+#define HWIO_GCC_RPMH_CE_CE1_PERF4_DFSR_SRC_DIV_DIV15_5_FVAL                                                   0x1e
+#define HWIO_GCC_RPMH_CE_CE1_PERF4_DFSR_SRC_DIV_DIV16_FVAL                                                     0x1f
+
+#define HWIO_GCC_RPMH_CE_CE1_PERF5_DFSR_ADDR                                                             (GCC_CLK_CTL_REG_REG_BASE      + 0x0001c044)
+#define HWIO_GCC_RPMH_CE_CE1_PERF5_DFSR_PHYS                                                             (GCC_CLK_CTL_REG_REG_BASE_PHYS + 0x0001c044)
+#define HWIO_GCC_RPMH_CE_CE1_PERF5_DFSR_OFFS                                                             (GCC_CLK_CTL_REG_REG_BASE_OFFS + 0x0001c044)
+#define HWIO_GCC_RPMH_CE_CE1_PERF5_DFSR_RMSK                                                                  0x71f
+#define HWIO_GCC_RPMH_CE_CE1_PERF5_DFSR_ATTR                                                                    0x3
+#define HWIO_GCC_RPMH_CE_CE1_PERF5_DFSR_IN          \
+        in_dword_masked(HWIO_GCC_RPMH_CE_CE1_PERF5_DFSR_ADDR, HWIO_GCC_RPMH_CE_CE1_PERF5_DFSR_RMSK)
+#define HWIO_GCC_RPMH_CE_CE1_PERF5_DFSR_INM(m)      \
+        in_dword_masked(HWIO_GCC_RPMH_CE_CE1_PERF5_DFSR_ADDR, m)
+#define HWIO_GCC_RPMH_CE_CE1_PERF5_DFSR_OUT(v)      \
+        out_dword(HWIO_GCC_RPMH_CE_CE1_PERF5_DFSR_ADDR,v)
+#define HWIO_GCC_RPMH_CE_CE1_PERF5_DFSR_OUTM(m,v) \
+        out_dword_masked_ns(HWIO_GCC_RPMH_CE_CE1_PERF5_DFSR_ADDR,m,v,HWIO_GCC_RPMH_CE_CE1_PERF5_DFSR_IN)
+#define HWIO_GCC_RPMH_CE_CE1_PERF5_DFSR_SRC_SEL_BMSK                                                          0x700
+#define HWIO_GCC_RPMH_CE_CE1_PERF5_DFSR_SRC_SEL_SHFT                                                            0x8
+#define HWIO_GCC_RPMH_CE_CE1_PERF5_DFSR_SRC_SEL_SRC0_FVAL                                                       0x0
+#define HWIO_GCC_RPMH_CE_CE1_PERF5_DFSR_SRC_SEL_SRC1_FVAL                                                       0x1
+#define HWIO_GCC_RPMH_CE_CE1_PERF5_DFSR_SRC_SEL_SRC2_FVAL                                                       0x2
+#define HWIO_GCC_RPMH_CE_CE1_PERF5_DFSR_SRC_SEL_SRC3_FVAL                                                       0x3
+#define HWIO_GCC_RPMH_CE_CE1_PERF5_DFSR_SRC_SEL_SRC4_FVAL                                                       0x4
+#define HWIO_GCC_RPMH_CE_CE1_PERF5_DFSR_SRC_SEL_SRC5_FVAL                                                       0x5
+#define HWIO_GCC_RPMH_CE_CE1_PERF5_DFSR_SRC_SEL_SRC6_FVAL                                                       0x6
+#define HWIO_GCC_RPMH_CE_CE1_PERF5_DFSR_SRC_SEL_SRC7_FVAL                                                       0x7
+#define HWIO_GCC_RPMH_CE_CE1_PERF5_DFSR_SRC_DIV_BMSK                                                           0x1f
+#define HWIO_GCC_RPMH_CE_CE1_PERF5_DFSR_SRC_DIV_SHFT                                                            0x0
+#define HWIO_GCC_RPMH_CE_CE1_PERF5_DFSR_SRC_DIV_BYPASS_FVAL                                                     0x0
+#define HWIO_GCC_RPMH_CE_CE1_PERF5_DFSR_SRC_DIV_DIV1_FVAL                                                       0x1
+#define HWIO_GCC_RPMH_CE_CE1_PERF5_DFSR_SRC_DIV_DIV1_5_FVAL                                                     0x2
+#define HWIO_GCC_RPMH_CE_CE1_PERF5_DFSR_SRC_DIV_DIV2_FVAL                                                       0x3
+#define HWIO_GCC_RPMH_CE_CE1_PERF5_DFSR_SRC_DIV_DIV2_5_FVAL                                                     0x4
+#define HWIO_GCC_RPMH_CE_CE1_PERF5_DFSR_SRC_DIV_DIV3_FVAL                                                       0x5
+#define HWIO_GCC_RPMH_CE_CE1_PERF5_DFSR_SRC_DIV_DIV3_5_FVAL                                                     0x6
+#define HWIO_GCC_RPMH_CE_CE1_PERF5_DFSR_SRC_DIV_DIV4_FVAL                                                       0x7
+#define HWIO_GCC_RPMH_CE_CE1_PERF5_DFSR_SRC_DIV_DIV4_5_FVAL                                                     0x8
+#define HWIO_GCC_RPMH_CE_CE1_PERF5_DFSR_SRC_DIV_DIV5_FVAL                                                       0x9
+#define HWIO_GCC_RPMH_CE_CE1_PERF5_DFSR_SRC_DIV_DIV5_5_FVAL                                                     0xa
+#define HWIO_GCC_RPMH_CE_CE1_PERF5_DFSR_SRC_DIV_DIV6_FVAL                                                       0xb
+#define HWIO_GCC_RPMH_CE_CE1_PERF5_DFSR_SRC_DIV_DIV6_5_FVAL                                                     0xc
+#define HWIO_GCC_RPMH_CE_CE1_PERF5_DFSR_SRC_DIV_DIV7_FVAL                                                       0xd
+#define HWIO_GCC_RPMH_CE_CE1_PERF5_DFSR_SRC_DIV_DIV7_5_FVAL                                                     0xe
+#define HWIO_GCC_RPMH_CE_CE1_PERF5_DFSR_SRC_DIV_DIV8_FVAL                                                       0xf
+#define HWIO_GCC_RPMH_CE_CE1_PERF5_DFSR_SRC_DIV_DIV8_5_FVAL                                                    0x10
+#define HWIO_GCC_RPMH_CE_CE1_PERF5_DFSR_SRC_DIV_DIV9_FVAL                                                      0x11
+#define HWIO_GCC_RPMH_CE_CE1_PERF5_DFSR_SRC_DIV_DIV9_5_FVAL                                                    0x12
+#define HWIO_GCC_RPMH_CE_CE1_PERF5_DFSR_SRC_DIV_DIV10_FVAL                                                     0x13
+#define HWIO_GCC_RPMH_CE_CE1_PERF5_DFSR_SRC_DIV_DIV10_5_FVAL                                                   0x14
+#define HWIO_GCC_RPMH_CE_CE1_PERF5_DFSR_SRC_DIV_DIV11_FVAL                                                     0x15
+#define HWIO_GCC_RPMH_CE_CE1_PERF5_DFSR_SRC_DIV_DIV11_5_FVAL                                                   0x16
+#define HWIO_GCC_RPMH_CE_CE1_PERF5_DFSR_SRC_DIV_DIV12_FVAL                                                     0x17
+#define HWIO_GCC_RPMH_CE_CE1_PERF5_DFSR_SRC_DIV_DIV12_5_FVAL                                                   0x18
+#define HWIO_GCC_RPMH_CE_CE1_PERF5_DFSR_SRC_DIV_DIV13_FVAL                                                     0x19
+#define HWIO_GCC_RPMH_CE_CE1_PERF5_DFSR_SRC_DIV_DIV13_5_FVAL                                                   0x1a
+#define HWIO_GCC_RPMH_CE_CE1_PERF5_DFSR_SRC_DIV_DIV14_FVAL                                                     0x1b
+#define HWIO_GCC_RPMH_CE_CE1_PERF5_DFSR_SRC_DIV_DIV14_5_FVAL                                                   0x1c
+#define HWIO_GCC_RPMH_CE_CE1_PERF5_DFSR_SRC_DIV_DIV15_FVAL                                                     0x1d
+#define HWIO_GCC_RPMH_CE_CE1_PERF5_DFSR_SRC_DIV_DIV15_5_FVAL                                                   0x1e
+#define HWIO_GCC_RPMH_CE_CE1_PERF5_DFSR_SRC_DIV_DIV16_FVAL                                                     0x1f
+
+#define HWIO_GCC_RPMH_CE_CE1_PERF6_DFSR_ADDR                                                             (GCC_CLK_CTL_REG_REG_BASE      + 0x0001c048)
+#define HWIO_GCC_RPMH_CE_CE1_PERF6_DFSR_PHYS                                                             (GCC_CLK_CTL_REG_REG_BASE_PHYS + 0x0001c048)
+#define HWIO_GCC_RPMH_CE_CE1_PERF6_DFSR_OFFS                                                             (GCC_CLK_CTL_REG_REG_BASE_OFFS + 0x0001c048)
+#define HWIO_GCC_RPMH_CE_CE1_PERF6_DFSR_RMSK                                                                  0x71f
+#define HWIO_GCC_RPMH_CE_CE1_PERF6_DFSR_ATTR                                                                    0x3
+#define HWIO_GCC_RPMH_CE_CE1_PERF6_DFSR_IN          \
+        in_dword_masked(HWIO_GCC_RPMH_CE_CE1_PERF6_DFSR_ADDR, HWIO_GCC_RPMH_CE_CE1_PERF6_DFSR_RMSK)
+#define HWIO_GCC_RPMH_CE_CE1_PERF6_DFSR_INM(m)      \
+        in_dword_masked(HWIO_GCC_RPMH_CE_CE1_PERF6_DFSR_ADDR, m)
+#define HWIO_GCC_RPMH_CE_CE1_PERF6_DFSR_OUT(v)      \
+        out_dword(HWIO_GCC_RPMH_CE_CE1_PERF6_DFSR_ADDR,v)
+#define HWIO_GCC_RPMH_CE_CE1_PERF6_DFSR_OUTM(m,v) \
+        out_dword_masked_ns(HWIO_GCC_RPMH_CE_CE1_PERF6_DFSR_ADDR,m,v,HWIO_GCC_RPMH_CE_CE1_PERF6_DFSR_IN)
+#define HWIO_GCC_RPMH_CE_CE1_PERF6_DFSR_SRC_SEL_BMSK                                                          0x700
+#define HWIO_GCC_RPMH_CE_CE1_PERF6_DFSR_SRC_SEL_SHFT                                                            0x8
+#define HWIO_GCC_RPMH_CE_CE1_PERF6_DFSR_SRC_SEL_SRC0_FVAL                                                       0x0
+#define HWIO_GCC_RPMH_CE_CE1_PERF6_DFSR_SRC_SEL_SRC1_FVAL                                                       0x1
+#define HWIO_GCC_RPMH_CE_CE1_PERF6_DFSR_SRC_SEL_SRC2_FVAL                                                       0x2
+#define HWIO_GCC_RPMH_CE_CE1_PERF6_DFSR_SRC_SEL_SRC3_FVAL                                                       0x3
+#define HWIO_GCC_RPMH_CE_CE1_PERF6_DFSR_SRC_SEL_SRC4_FVAL                                                       0x4
+#define HWIO_GCC_RPMH_CE_CE1_PERF6_DFSR_SRC_SEL_SRC5_FVAL                                                       0x5
+#define HWIO_GCC_RPMH_CE_CE1_PERF6_DFSR_SRC_SEL_SRC6_FVAL                                                       0x6
+#define HWIO_GCC_RPMH_CE_CE1_PERF6_DFSR_SRC_SEL_SRC7_FVAL                                                       0x7
+#define HWIO_GCC_RPMH_CE_CE1_PERF6_DFSR_SRC_DIV_BMSK                                                           0x1f
+#define HWIO_GCC_RPMH_CE_CE1_PERF6_DFSR_SRC_DIV_SHFT                                                            0x0
+#define HWIO_GCC_RPMH_CE_CE1_PERF6_DFSR_SRC_DIV_BYPASS_FVAL                                                     0x0
+#define HWIO_GCC_RPMH_CE_CE1_PERF6_DFSR_SRC_DIV_DIV1_FVAL                                                       0x1
+#define HWIO_GCC_RPMH_CE_CE1_PERF6_DFSR_SRC_DIV_DIV1_5_FVAL                                                     0x2
+#define HWIO_GCC_RPMH_CE_CE1_PERF6_DFSR_SRC_DIV_DIV2_FVAL                                                       0x3
+#define HWIO_GCC_RPMH_CE_CE1_PERF6_DFSR_SRC_DIV_DIV2_5_FVAL                                                     0x4
+#define HWIO_GCC_RPMH_CE_CE1_PERF6_DFSR_SRC_DIV_DIV3_FVAL                                                       0x5
+#define HWIO_GCC_RPMH_CE_CE1_PERF6_DFSR_SRC_DIV_DIV3_5_FVAL                                                     0x6
+#define HWIO_GCC_RPMH_CE_CE1_PERF6_DFSR_SRC_DIV_DIV4_FVAL                                                       0x7
+#define HWIO_GCC_RPMH_CE_CE1_PERF6_DFSR_SRC_DIV_DIV4_5_FVAL                                                     0x8
+#define HWIO_GCC_RPMH_CE_CE1_PERF6_DFSR_SRC_DIV_DIV5_FVAL                                                       0x9
+#define HWIO_GCC_RPMH_CE_CE1_PERF6_DFSR_SRC_DIV_DIV5_5_FVAL                                                     0xa
+#define HWIO_GCC_RPMH_CE_CE1_PERF6_DFSR_SRC_DIV_DIV6_FVAL                                                       0xb
+#define HWIO_GCC_RPMH_CE_CE1_PERF6_DFSR_SRC_DIV_DIV6_5_FVAL                                                     0xc
+#define HWIO_GCC_RPMH_CE_CE1_PERF6_DFSR_SRC_DIV_DIV7_FVAL                                                       0xd
+#define HWIO_GCC_RPMH_CE_CE1_PERF6_DFSR_SRC_DIV_DIV7_5_FVAL                                                     0xe
+#define HWIO_GCC_RPMH_CE_CE1_PERF6_DFSR_SRC_DIV_DIV8_FVAL                                                       0xf
+#define HWIO_GCC_RPMH_CE_CE1_PERF6_DFSR_SRC_DIV_DIV8_5_FVAL                                                    0x10
+#define HWIO_GCC_RPMH_CE_CE1_PERF6_DFSR_SRC_DIV_DIV9_FVAL                                                      0x11
+#define HWIO_GCC_RPMH_CE_CE1_PERF6_DFSR_SRC_DIV_DIV9_5_FVAL                                                    0x12
+#define HWIO_GCC_RPMH_CE_CE1_PERF6_DFSR_SRC_DIV_DIV10_FVAL                                                     0x13
+#define HWIO_GCC_RPMH_CE_CE1_PERF6_DFSR_SRC_DIV_DIV10_5_FVAL                                                   0x14
+#define HWIO_GCC_RPMH_CE_CE1_PERF6_DFSR_SRC_DIV_DIV11_FVAL                                                     0x15
+#define HWIO_GCC_RPMH_CE_CE1_PERF6_DFSR_SRC_DIV_DIV11_5_FVAL                                                   0x16
+#define HWIO_GCC_RPMH_CE_CE1_PERF6_DFSR_SRC_DIV_DIV12_FVAL                                                     0x17
+#define HWIO_GCC_RPMH_CE_CE1_PERF6_DFSR_SRC_DIV_DIV12_5_FVAL                                                   0x18
+#define HWIO_GCC_RPMH_CE_CE1_PERF6_DFSR_SRC_DIV_DIV13_FVAL                                                     0x19
+#define HWIO_GCC_RPMH_CE_CE1_PERF6_DFSR_SRC_DIV_DIV13_5_FVAL                                                   0x1a
+#define HWIO_GCC_RPMH_CE_CE1_PERF6_DFSR_SRC_DIV_DIV14_FVAL                                                     0x1b
+#define HWIO_GCC_RPMH_CE_CE1_PERF6_DFSR_SRC_DIV_DIV14_5_FVAL                                                   0x1c
+#define HWIO_GCC_RPMH_CE_CE1_PERF6_DFSR_SRC_DIV_DIV15_FVAL                                                     0x1d
+#define HWIO_GCC_RPMH_CE_CE1_PERF6_DFSR_SRC_DIV_DIV15_5_FVAL                                                   0x1e
+#define HWIO_GCC_RPMH_CE_CE1_PERF6_DFSR_SRC_DIV_DIV16_FVAL                                                     0x1f
+
+#define HWIO_GCC_RPMH_CE_CE1_PERF7_DFSR_ADDR                                                             (GCC_CLK_CTL_REG_REG_BASE      + 0x0001c04c)
+#define HWIO_GCC_RPMH_CE_CE1_PERF7_DFSR_PHYS                                                             (GCC_CLK_CTL_REG_REG_BASE_PHYS + 0x0001c04c)
+#define HWIO_GCC_RPMH_CE_CE1_PERF7_DFSR_OFFS                                                             (GCC_CLK_CTL_REG_REG_BASE_OFFS + 0x0001c04c)
+#define HWIO_GCC_RPMH_CE_CE1_PERF7_DFSR_RMSK                                                                  0x71f
+#define HWIO_GCC_RPMH_CE_CE1_PERF7_DFSR_ATTR                                                                    0x3
+#define HWIO_GCC_RPMH_CE_CE1_PERF7_DFSR_IN          \
+        in_dword_masked(HWIO_GCC_RPMH_CE_CE1_PERF7_DFSR_ADDR, HWIO_GCC_RPMH_CE_CE1_PERF7_DFSR_RMSK)
+#define HWIO_GCC_RPMH_CE_CE1_PERF7_DFSR_INM(m)      \
+        in_dword_masked(HWIO_GCC_RPMH_CE_CE1_PERF7_DFSR_ADDR, m)
+#define HWIO_GCC_RPMH_CE_CE1_PERF7_DFSR_OUT(v)      \
+        out_dword(HWIO_GCC_RPMH_CE_CE1_PERF7_DFSR_ADDR,v)
+#define HWIO_GCC_RPMH_CE_CE1_PERF7_DFSR_OUTM(m,v) \
+        out_dword_masked_ns(HWIO_GCC_RPMH_CE_CE1_PERF7_DFSR_ADDR,m,v,HWIO_GCC_RPMH_CE_CE1_PERF7_DFSR_IN)
+#define HWIO_GCC_RPMH_CE_CE1_PERF7_DFSR_SRC_SEL_BMSK                                                          0x700
+#define HWIO_GCC_RPMH_CE_CE1_PERF7_DFSR_SRC_SEL_SHFT                                                            0x8
+#define HWIO_GCC_RPMH_CE_CE1_PERF7_DFSR_SRC_SEL_SRC0_FVAL                                                       0x0
+#define HWIO_GCC_RPMH_CE_CE1_PERF7_DFSR_SRC_SEL_SRC1_FVAL                                                       0x1
+#define HWIO_GCC_RPMH_CE_CE1_PERF7_DFSR_SRC_SEL_SRC2_FVAL                                                       0x2
+#define HWIO_GCC_RPMH_CE_CE1_PERF7_DFSR_SRC_SEL_SRC3_FVAL                                                       0x3
+#define HWIO_GCC_RPMH_CE_CE1_PERF7_DFSR_SRC_SEL_SRC4_FVAL                                                       0x4
+#define HWIO_GCC_RPMH_CE_CE1_PERF7_DFSR_SRC_SEL_SRC5_FVAL                                                       0x5
+#define HWIO_GCC_RPMH_CE_CE1_PERF7_DFSR_SRC_SEL_SRC6_FVAL                                                       0x6
+#define HWIO_GCC_RPMH_CE_CE1_PERF7_DFSR_SRC_SEL_SRC7_FVAL                                                       0x7
+#define HWIO_GCC_RPMH_CE_CE1_PERF7_DFSR_SRC_DIV_BMSK                                                           0x1f
+#define HWIO_GCC_RPMH_CE_CE1_PERF7_DFSR_SRC_DIV_SHFT                                                            0x0
+#define HWIO_GCC_RPMH_CE_CE1_PERF7_DFSR_SRC_DIV_BYPASS_FVAL                                                     0x0
+#define HWIO_GCC_RPMH_CE_CE1_PERF7_DFSR_SRC_DIV_DIV1_FVAL                                                       0x1
+#define HWIO_GCC_RPMH_CE_CE1_PERF7_DFSR_SRC_DIV_DIV1_5_FVAL                                                     0x2
+#define HWIO_GCC_RPMH_CE_CE1_PERF7_DFSR_SRC_DIV_DIV2_FVAL                                                       0x3
+#define HWIO_GCC_RPMH_CE_CE1_PERF7_DFSR_SRC_DIV_DIV2_5_FVAL                                                     0x4
+#define HWIO_GCC_RPMH_CE_CE1_PERF7_DFSR_SRC_DIV_DIV3_FVAL                                                       0x5
+#define HWIO_GCC_RPMH_CE_CE1_PERF7_DFSR_SRC_DIV_DIV3_5_FVAL                                                     0x6
+#define HWIO_GCC_RPMH_CE_CE1_PERF7_DFSR_SRC_DIV_DIV4_FVAL                                                       0x7
+#define HWIO_GCC_RPMH_CE_CE1_PERF7_DFSR_SRC_DIV_DIV4_5_FVAL                                                     0x8
+#define HWIO_GCC_RPMH_CE_CE1_PERF7_DFSR_SRC_DIV_DIV5_FVAL                                                       0x9
+#define HWIO_GCC_RPMH_CE_CE1_PERF7_DFSR_SRC_DIV_DIV5_5_FVAL                                                     0xa
+#define HWIO_GCC_RPMH_CE_CE1_PERF7_DFSR_SRC_DIV_DIV6_FVAL                                                       0xb
+#define HWIO_GCC_RPMH_CE_CE1_PERF7_DFSR_SRC_DIV_DIV6_5_FVAL                                                     0xc
+#define HWIO_GCC_RPMH_CE_CE1_PERF7_DFSR_SRC_DIV_DIV7_FVAL                                                       0xd
+#define HWIO_GCC_RPMH_CE_CE1_PERF7_DFSR_SRC_DIV_DIV7_5_FVAL                                                     0xe
+#define HWIO_GCC_RPMH_CE_CE1_PERF7_DFSR_SRC_DIV_DIV8_FVAL                                                       0xf
+#define HWIO_GCC_RPMH_CE_CE1_PERF7_DFSR_SRC_DIV_DIV8_5_FVAL                                                    0x10
+#define HWIO_GCC_RPMH_CE_CE1_PERF7_DFSR_SRC_DIV_DIV9_FVAL                                                      0x11
+#define HWIO_GCC_RPMH_CE_CE1_PERF7_DFSR_SRC_DIV_DIV9_5_FVAL                                                    0x12
+#define HWIO_GCC_RPMH_CE_CE1_PERF7_DFSR_SRC_DIV_DIV10_FVAL                                                     0x13
+#define HWIO_GCC_RPMH_CE_CE1_PERF7_DFSR_SRC_DIV_DIV10_5_FVAL                                                   0x14
+#define HWIO_GCC_RPMH_CE_CE1_PERF7_DFSR_SRC_DIV_DIV11_FVAL                                                     0x15
+#define HWIO_GCC_RPMH_CE_CE1_PERF7_DFSR_SRC_DIV_DIV11_5_FVAL                                                   0x16
+#define HWIO_GCC_RPMH_CE_CE1_PERF7_DFSR_SRC_DIV_DIV12_FVAL                                                     0x17
+#define HWIO_GCC_RPMH_CE_CE1_PERF7_DFSR_SRC_DIV_DIV12_5_FVAL                                                   0x18
+#define HWIO_GCC_RPMH_CE_CE1_PERF7_DFSR_SRC_DIV_DIV13_FVAL                                                     0x19
+#define HWIO_GCC_RPMH_CE_CE1_PERF7_DFSR_SRC_DIV_DIV13_5_FVAL                                                   0x1a
+#define HWIO_GCC_RPMH_CE_CE1_PERF7_DFSR_SRC_DIV_DIV14_FVAL                                                     0x1b
+#define HWIO_GCC_RPMH_CE_CE1_PERF7_DFSR_SRC_DIV_DIV14_5_FVAL                                                   0x1c
+#define HWIO_GCC_RPMH_CE_CE1_PERF7_DFSR_SRC_DIV_DIV15_FVAL                                                     0x1d
+#define HWIO_GCC_RPMH_CE_CE1_PERF7_DFSR_SRC_DIV_DIV15_5_FVAL                                                   0x1e
+#define HWIO_GCC_RPMH_CE_CE1_PERF7_DFSR_SRC_DIV_DIV16_FVAL                                                     0x1f
+
+#define HWIO_GCC_RPMH_CE_CE1_PERF8_DFSR_ADDR                                                             (GCC_CLK_CTL_REG_REG_BASE      + 0x0001c050)
+#define HWIO_GCC_RPMH_CE_CE1_PERF8_DFSR_PHYS                                                             (GCC_CLK_CTL_REG_REG_BASE_PHYS + 0x0001c050)
+#define HWIO_GCC_RPMH_CE_CE1_PERF8_DFSR_OFFS                                                             (GCC_CLK_CTL_REG_REG_BASE_OFFS + 0x0001c050)
+#define HWIO_GCC_RPMH_CE_CE1_PERF8_DFSR_RMSK                                                                  0x71f
+#define HWIO_GCC_RPMH_CE_CE1_PERF8_DFSR_ATTR                                                                    0x3
+#define HWIO_GCC_RPMH_CE_CE1_PERF8_DFSR_IN          \
+        in_dword_masked(HWIO_GCC_RPMH_CE_CE1_PERF8_DFSR_ADDR, HWIO_GCC_RPMH_CE_CE1_PERF8_DFSR_RMSK)
+#define HWIO_GCC_RPMH_CE_CE1_PERF8_DFSR_INM(m)      \
+        in_dword_masked(HWIO_GCC_RPMH_CE_CE1_PERF8_DFSR_ADDR, m)
+#define HWIO_GCC_RPMH_CE_CE1_PERF8_DFSR_OUT(v)      \
+        out_dword(HWIO_GCC_RPMH_CE_CE1_PERF8_DFSR_ADDR,v)
+#define HWIO_GCC_RPMH_CE_CE1_PERF8_DFSR_OUTM(m,v) \
+        out_dword_masked_ns(HWIO_GCC_RPMH_CE_CE1_PERF8_DFSR_ADDR,m,v,HWIO_GCC_RPMH_CE_CE1_PERF8_DFSR_IN)
+#define HWIO_GCC_RPMH_CE_CE1_PERF8_DFSR_SRC_SEL_BMSK                                                          0x700
+#define HWIO_GCC_RPMH_CE_CE1_PERF8_DFSR_SRC_SEL_SHFT                                                            0x8
+#define HWIO_GCC_RPMH_CE_CE1_PERF8_DFSR_SRC_SEL_SRC0_FVAL                                                       0x0
+#define HWIO_GCC_RPMH_CE_CE1_PERF8_DFSR_SRC_SEL_SRC1_FVAL                                                       0x1
+#define HWIO_GCC_RPMH_CE_CE1_PERF8_DFSR_SRC_SEL_SRC2_FVAL                                                       0x2
+#define HWIO_GCC_RPMH_CE_CE1_PERF8_DFSR_SRC_SEL_SRC3_FVAL                                                       0x3
+#define HWIO_GCC_RPMH_CE_CE1_PERF8_DFSR_SRC_SEL_SRC4_FVAL                                                       0x4
+#define HWIO_GCC_RPMH_CE_CE1_PERF8_DFSR_SRC_SEL_SRC5_FVAL                                                       0x5
+#define HWIO_GCC_RPMH_CE_CE1_PERF8_DFSR_SRC_SEL_SRC6_FVAL                                                       0x6
+#define HWIO_GCC_RPMH_CE_CE1_PERF8_DFSR_SRC_SEL_SRC7_FVAL                                                       0x7
+#define HWIO_GCC_RPMH_CE_CE1_PERF8_DFSR_SRC_DIV_BMSK                                                           0x1f
+#define HWIO_GCC_RPMH_CE_CE1_PERF8_DFSR_SRC_DIV_SHFT                                                            0x0
+#define HWIO_GCC_RPMH_CE_CE1_PERF8_DFSR_SRC_DIV_BYPASS_FVAL                                                     0x0
+#define HWIO_GCC_RPMH_CE_CE1_PERF8_DFSR_SRC_DIV_DIV1_FVAL                                                       0x1
+#define HWIO_GCC_RPMH_CE_CE1_PERF8_DFSR_SRC_DIV_DIV1_5_FVAL                                                     0x2
+#define HWIO_GCC_RPMH_CE_CE1_PERF8_DFSR_SRC_DIV_DIV2_FVAL                                                       0x3
+#define HWIO_GCC_RPMH_CE_CE1_PERF8_DFSR_SRC_DIV_DIV2_5_FVAL                                                     0x4
+#define HWIO_GCC_RPMH_CE_CE1_PERF8_DFSR_SRC_DIV_DIV3_FVAL                                                       0x5
+#define HWIO_GCC_RPMH_CE_CE1_PERF8_DFSR_SRC_DIV_DIV3_5_FVAL                                                     0x6
+#define HWIO_GCC_RPMH_CE_CE1_PERF8_DFSR_SRC_DIV_DIV4_FVAL                                                       0x7
+#define HWIO_GCC_RPMH_CE_CE1_PERF8_DFSR_SRC_DIV_DIV4_5_FVAL                                                     0x8
+#define HWIO_GCC_RPMH_CE_CE1_PERF8_DFSR_SRC_DIV_DIV5_FVAL                                                       0x9
+#define HWIO_GCC_RPMH_CE_CE1_PERF8_DFSR_SRC_DIV_DIV5_5_FVAL                                                     0xa
+#define HWIO_GCC_RPMH_CE_CE1_PERF8_DFSR_SRC_DIV_DIV6_FVAL                                                       0xb
+#define HWIO_GCC_RPMH_CE_CE1_PERF8_DFSR_SRC_DIV_DIV6_5_FVAL                                                     0xc
+#define HWIO_GCC_RPMH_CE_CE1_PERF8_DFSR_SRC_DIV_DIV7_FVAL                                                       0xd
+#define HWIO_GCC_RPMH_CE_CE1_PERF8_DFSR_SRC_DIV_DIV7_5_FVAL                                                     0xe
+#define HWIO_GCC_RPMH_CE_CE1_PERF8_DFSR_SRC_DIV_DIV8_FVAL                                                       0xf
+#define HWIO_GCC_RPMH_CE_CE1_PERF8_DFSR_SRC_DIV_DIV8_5_FVAL                                                    0x10
+#define HWIO_GCC_RPMH_CE_CE1_PERF8_DFSR_SRC_DIV_DIV9_FVAL                                                      0x11
+#define HWIO_GCC_RPMH_CE_CE1_PERF8_DFSR_SRC_DIV_DIV9_5_FVAL                                                    0x12
+#define HWIO_GCC_RPMH_CE_CE1_PERF8_DFSR_SRC_DIV_DIV10_FVAL                                                     0x13
+#define HWIO_GCC_RPMH_CE_CE1_PERF8_DFSR_SRC_DIV_DIV10_5_FVAL                                                   0x14
+#define HWIO_GCC_RPMH_CE_CE1_PERF8_DFSR_SRC_DIV_DIV11_FVAL                                                     0x15
+#define HWIO_GCC_RPMH_CE_CE1_PERF8_DFSR_SRC_DIV_DIV11_5_FVAL                                                   0x16
+#define HWIO_GCC_RPMH_CE_CE1_PERF8_DFSR_SRC_DIV_DIV12_FVAL                                                     0x17
+#define HWIO_GCC_RPMH_CE_CE1_PERF8_DFSR_SRC_DIV_DIV12_5_FVAL                                                   0x18
+#define HWIO_GCC_RPMH_CE_CE1_PERF8_DFSR_SRC_DIV_DIV13_FVAL                                                     0x19
+#define HWIO_GCC_RPMH_CE_CE1_PERF8_DFSR_SRC_DIV_DIV13_5_FVAL                                                   0x1a
+#define HWIO_GCC_RPMH_CE_CE1_PERF8_DFSR_SRC_DIV_DIV14_FVAL                                                     0x1b
+#define HWIO_GCC_RPMH_CE_CE1_PERF8_DFSR_SRC_DIV_DIV14_5_FVAL                                                   0x1c
+#define HWIO_GCC_RPMH_CE_CE1_PERF8_DFSR_SRC_DIV_DIV15_FVAL                                                     0x1d
+#define HWIO_GCC_RPMH_CE_CE1_PERF8_DFSR_SRC_DIV_DIV15_5_FVAL                                                   0x1e
+#define HWIO_GCC_RPMH_CE_CE1_PERF8_DFSR_SRC_DIV_DIV16_FVAL                                                     0x1f
+
+#define HWIO_GCC_RPMH_CE_CE1_PERF9_DFSR_ADDR                                                             (GCC_CLK_CTL_REG_REG_BASE      + 0x0001c054)
+#define HWIO_GCC_RPMH_CE_CE1_PERF9_DFSR_PHYS                                                             (GCC_CLK_CTL_REG_REG_BASE_PHYS + 0x0001c054)
+#define HWIO_GCC_RPMH_CE_CE1_PERF9_DFSR_OFFS                                                             (GCC_CLK_CTL_REG_REG_BASE_OFFS + 0x0001c054)
+#define HWIO_GCC_RPMH_CE_CE1_PERF9_DFSR_RMSK                                                                  0x71f
+#define HWIO_GCC_RPMH_CE_CE1_PERF9_DFSR_ATTR                                                                    0x3
+#define HWIO_GCC_RPMH_CE_CE1_PERF9_DFSR_IN          \
+        in_dword_masked(HWIO_GCC_RPMH_CE_CE1_PERF9_DFSR_ADDR, HWIO_GCC_RPMH_CE_CE1_PERF9_DFSR_RMSK)
+#define HWIO_GCC_RPMH_CE_CE1_PERF9_DFSR_INM(m)      \
+        in_dword_masked(HWIO_GCC_RPMH_CE_CE1_PERF9_DFSR_ADDR, m)
+#define HWIO_GCC_RPMH_CE_CE1_PERF9_DFSR_OUT(v)      \
+        out_dword(HWIO_GCC_RPMH_CE_CE1_PERF9_DFSR_ADDR,v)
+#define HWIO_GCC_RPMH_CE_CE1_PERF9_DFSR_OUTM(m,v) \
+        out_dword_masked_ns(HWIO_GCC_RPMH_CE_CE1_PERF9_DFSR_ADDR,m,v,HWIO_GCC_RPMH_CE_CE1_PERF9_DFSR_IN)
+#define HWIO_GCC_RPMH_CE_CE1_PERF9_DFSR_SRC_SEL_BMSK                                                          0x700
+#define HWIO_GCC_RPMH_CE_CE1_PERF9_DFSR_SRC_SEL_SHFT                                                            0x8
+#define HWIO_GCC_RPMH_CE_CE1_PERF9_DFSR_SRC_SEL_SRC0_FVAL                                                       0x0
+#define HWIO_GCC_RPMH_CE_CE1_PERF9_DFSR_SRC_SEL_SRC1_FVAL                                                       0x1
+#define HWIO_GCC_RPMH_CE_CE1_PERF9_DFSR_SRC_SEL_SRC2_FVAL                                                       0x2
+#define HWIO_GCC_RPMH_CE_CE1_PERF9_DFSR_SRC_SEL_SRC3_FVAL                                                       0x3
+#define HWIO_GCC_RPMH_CE_CE1_PERF9_DFSR_SRC_SEL_SRC4_FVAL                                                       0x4
+#define HWIO_GCC_RPMH_CE_CE1_PERF9_DFSR_SRC_SEL_SRC5_FVAL                                                       0x5
+#define HWIO_GCC_RPMH_CE_CE1_PERF9_DFSR_SRC_SEL_SRC6_FVAL                                                       0x6
+#define HWIO_GCC_RPMH_CE_CE1_PERF9_DFSR_SRC_SEL_SRC7_FVAL                                                       0x7
+#define HWIO_GCC_RPMH_CE_CE1_PERF9_DFSR_SRC_DIV_BMSK                                                           0x1f
+#define HWIO_GCC_RPMH_CE_CE1_PERF9_DFSR_SRC_DIV_SHFT                                                            0x0
+#define HWIO_GCC_RPMH_CE_CE1_PERF9_DFSR_SRC_DIV_BYPASS_FVAL                                                     0x0
+#define HWIO_GCC_RPMH_CE_CE1_PERF9_DFSR_SRC_DIV_DIV1_FVAL                                                       0x1
+#define HWIO_GCC_RPMH_CE_CE1_PERF9_DFSR_SRC_DIV_DIV1_5_FVAL                                                     0x2
+#define HWIO_GCC_RPMH_CE_CE1_PERF9_DFSR_SRC_DIV_DIV2_FVAL                                                       0x3
+#define HWIO_GCC_RPMH_CE_CE1_PERF9_DFSR_SRC_DIV_DIV2_5_FVAL                                                     0x4
+#define HWIO_GCC_RPMH_CE_CE1_PERF9_DFSR_SRC_DIV_DIV3_FVAL                                                       0x5
+#define HWIO_GCC_RPMH_CE_CE1_PERF9_DFSR_SRC_DIV_DIV3_5_FVAL                                                     0x6
+#define HWIO_GCC_RPMH_CE_CE1_PERF9_DFSR_SRC_DIV_DIV4_FVAL                                                       0x7
+#define HWIO_GCC_RPMH_CE_CE1_PERF9_DFSR_SRC_DIV_DIV4_5_FVAL                                                     0x8
+#define HWIO_GCC_RPMH_CE_CE1_PERF9_DFSR_SRC_DIV_DIV5_FVAL                                                       0x9
+#define HWIO_GCC_RPMH_CE_CE1_PERF9_DFSR_SRC_DIV_DIV5_5_FVAL                                                     0xa
+#define HWIO_GCC_RPMH_CE_CE1_PERF9_DFSR_SRC_DIV_DIV6_FVAL                                                       0xb
+#define HWIO_GCC_RPMH_CE_CE1_PERF9_DFSR_SRC_DIV_DIV6_5_FVAL                                                     0xc
+#define HWIO_GCC_RPMH_CE_CE1_PERF9_DFSR_SRC_DIV_DIV7_FVAL                                                       0xd
+#define HWIO_GCC_RPMH_CE_CE1_PERF9_DFSR_SRC_DIV_DIV7_5_FVAL                                                     0xe
+#define HWIO_GCC_RPMH_CE_CE1_PERF9_DFSR_SRC_DIV_DIV8_FVAL                                                       0xf
+#define HWIO_GCC_RPMH_CE_CE1_PERF9_DFSR_SRC_DIV_DIV8_5_FVAL                                                    0x10
+#define HWIO_GCC_RPMH_CE_CE1_PERF9_DFSR_SRC_DIV_DIV9_FVAL                                                      0x11
+#define HWIO_GCC_RPMH_CE_CE1_PERF9_DFSR_SRC_DIV_DIV9_5_FVAL                                                    0x12
+#define HWIO_GCC_RPMH_CE_CE1_PERF9_DFSR_SRC_DIV_DIV10_FVAL                                                     0x13
+#define HWIO_GCC_RPMH_CE_CE1_PERF9_DFSR_SRC_DIV_DIV10_5_FVAL                                                   0x14
+#define HWIO_GCC_RPMH_CE_CE1_PERF9_DFSR_SRC_DIV_DIV11_FVAL                                                     0x15
+#define HWIO_GCC_RPMH_CE_CE1_PERF9_DFSR_SRC_DIV_DIV11_5_FVAL                                                   0x16
+#define HWIO_GCC_RPMH_CE_CE1_PERF9_DFSR_SRC_DIV_DIV12_FVAL                                                     0x17
+#define HWIO_GCC_RPMH_CE_CE1_PERF9_DFSR_SRC_DIV_DIV12_5_FVAL                                                   0x18
+#define HWIO_GCC_RPMH_CE_CE1_PERF9_DFSR_SRC_DIV_DIV13_FVAL                                                     0x19
+#define HWIO_GCC_RPMH_CE_CE1_PERF9_DFSR_SRC_DIV_DIV13_5_FVAL                                                   0x1a
+#define HWIO_GCC_RPMH_CE_CE1_PERF9_DFSR_SRC_DIV_DIV14_FVAL                                                     0x1b
+#define HWIO_GCC_RPMH_CE_CE1_PERF9_DFSR_SRC_DIV_DIV14_5_FVAL                                                   0x1c
+#define HWIO_GCC_RPMH_CE_CE1_PERF9_DFSR_SRC_DIV_DIV15_FVAL                                                     0x1d
+#define HWIO_GCC_RPMH_CE_CE1_PERF9_DFSR_SRC_DIV_DIV15_5_FVAL                                                   0x1e
+#define HWIO_GCC_RPMH_CE_CE1_PERF9_DFSR_SRC_DIV_DIV16_FVAL                                                     0x1f
+
+#define HWIO_GCC_RPMH_CE_CE1_PERF10_DFSR_ADDR                                                            (GCC_CLK_CTL_REG_REG_BASE      + 0x0001c058)
+#define HWIO_GCC_RPMH_CE_CE1_PERF10_DFSR_PHYS                                                            (GCC_CLK_CTL_REG_REG_BASE_PHYS + 0x0001c058)
+#define HWIO_GCC_RPMH_CE_CE1_PERF10_DFSR_OFFS                                                            (GCC_CLK_CTL_REG_REG_BASE_OFFS + 0x0001c058)
+#define HWIO_GCC_RPMH_CE_CE1_PERF10_DFSR_RMSK                                                                 0x71f
+#define HWIO_GCC_RPMH_CE_CE1_PERF10_DFSR_ATTR                                                                   0x3
+#define HWIO_GCC_RPMH_CE_CE1_PERF10_DFSR_IN          \
+        in_dword_masked(HWIO_GCC_RPMH_CE_CE1_PERF10_DFSR_ADDR, HWIO_GCC_RPMH_CE_CE1_PERF10_DFSR_RMSK)
+#define HWIO_GCC_RPMH_CE_CE1_PERF10_DFSR_INM(m)      \
+        in_dword_masked(HWIO_GCC_RPMH_CE_CE1_PERF10_DFSR_ADDR, m)
+#define HWIO_GCC_RPMH_CE_CE1_PERF10_DFSR_OUT(v)      \
+        out_dword(HWIO_GCC_RPMH_CE_CE1_PERF10_DFSR_ADDR,v)
+#define HWIO_GCC_RPMH_CE_CE1_PERF10_DFSR_OUTM(m,v) \
+        out_dword_masked_ns(HWIO_GCC_RPMH_CE_CE1_PERF10_DFSR_ADDR,m,v,HWIO_GCC_RPMH_CE_CE1_PERF10_DFSR_IN)
+#define HWIO_GCC_RPMH_CE_CE1_PERF10_DFSR_SRC_SEL_BMSK                                                         0x700
+#define HWIO_GCC_RPMH_CE_CE1_PERF10_DFSR_SRC_SEL_SHFT                                                           0x8
+#define HWIO_GCC_RPMH_CE_CE1_PERF10_DFSR_SRC_SEL_SRC0_FVAL                                                      0x0
+#define HWIO_GCC_RPMH_CE_CE1_PERF10_DFSR_SRC_SEL_SRC1_FVAL                                                      0x1
+#define HWIO_GCC_RPMH_CE_CE1_PERF10_DFSR_SRC_SEL_SRC2_FVAL                                                      0x2
+#define HWIO_GCC_RPMH_CE_CE1_PERF10_DFSR_SRC_SEL_SRC3_FVAL                                                      0x3
+#define HWIO_GCC_RPMH_CE_CE1_PERF10_DFSR_SRC_SEL_SRC4_FVAL                                                      0x4
+#define HWIO_GCC_RPMH_CE_CE1_PERF10_DFSR_SRC_SEL_SRC5_FVAL                                                      0x5
+#define HWIO_GCC_RPMH_CE_CE1_PERF10_DFSR_SRC_SEL_SRC6_FVAL                                                      0x6
+#define HWIO_GCC_RPMH_CE_CE1_PERF10_DFSR_SRC_SEL_SRC7_FVAL                                                      0x7
+#define HWIO_GCC_RPMH_CE_CE1_PERF10_DFSR_SRC_DIV_BMSK                                                          0x1f
+#define HWIO_GCC_RPMH_CE_CE1_PERF10_DFSR_SRC_DIV_SHFT                                                           0x0
+#define HWIO_GCC_RPMH_CE_CE1_PERF10_DFSR_SRC_DIV_BYPASS_FVAL                                                    0x0
+#define HWIO_GCC_RPMH_CE_CE1_PERF10_DFSR_SRC_DIV_DIV1_FVAL                                                      0x1
+#define HWIO_GCC_RPMH_CE_CE1_PERF10_DFSR_SRC_DIV_DIV1_5_FVAL                                                    0x2
+#define HWIO_GCC_RPMH_CE_CE1_PERF10_DFSR_SRC_DIV_DIV2_FVAL                                                      0x3
+#define HWIO_GCC_RPMH_CE_CE1_PERF10_DFSR_SRC_DIV_DIV2_5_FVAL                                                    0x4
+#define HWIO_GCC_RPMH_CE_CE1_PERF10_DFSR_SRC_DIV_DIV3_FVAL                                                      0x5
+#define HWIO_GCC_RPMH_CE_CE1_PERF10_DFSR_SRC_DIV_DIV3_5_FVAL                                                    0x6
+#define HWIO_GCC_RPMH_CE_CE1_PERF10_DFSR_SRC_DIV_DIV4_FVAL                                                      0x7
+#define HWIO_GCC_RPMH_CE_CE1_PERF10_DFSR_SRC_DIV_DIV4_5_FVAL                                                    0x8
+#define HWIO_GCC_RPMH_CE_CE1_PERF10_DFSR_SRC_DIV_DIV5_FVAL                                                      0x9
+#define HWIO_GCC_RPMH_CE_CE1_PERF10_DFSR_SRC_DIV_DIV5_5_FVAL                                                    0xa
+#define HWIO_GCC_RPMH_CE_CE1_PERF10_DFSR_SRC_DIV_DIV6_FVAL                                                      0xb
+#define HWIO_GCC_RPMH_CE_CE1_PERF10_DFSR_SRC_DIV_DIV6_5_FVAL                                                    0xc
+#define HWIO_GCC_RPMH_CE_CE1_PERF10_DFSR_SRC_DIV_DIV7_FVAL                                                      0xd
+#define HWIO_GCC_RPMH_CE_CE1_PERF10_DFSR_SRC_DIV_DIV7_5_FVAL                                                    0xe
+#define HWIO_GCC_RPMH_CE_CE1_PERF10_DFSR_SRC_DIV_DIV8_FVAL                                                      0xf
+#define HWIO_GCC_RPMH_CE_CE1_PERF10_DFSR_SRC_DIV_DIV8_5_FVAL                                                   0x10
+#define HWIO_GCC_RPMH_CE_CE1_PERF10_DFSR_SRC_DIV_DIV9_FVAL                                                     0x11
+#define HWIO_GCC_RPMH_CE_CE1_PERF10_DFSR_SRC_DIV_DIV9_5_FVAL                                                   0x12
+#define HWIO_GCC_RPMH_CE_CE1_PERF10_DFSR_SRC_DIV_DIV10_FVAL                                                    0x13
+#define HWIO_GCC_RPMH_CE_CE1_PERF10_DFSR_SRC_DIV_DIV10_5_FVAL                                                  0x14
+#define HWIO_GCC_RPMH_CE_CE1_PERF10_DFSR_SRC_DIV_DIV11_FVAL                                                    0x15
+#define HWIO_GCC_RPMH_CE_CE1_PERF10_DFSR_SRC_DIV_DIV11_5_FVAL                                                  0x16
+#define HWIO_GCC_RPMH_CE_CE1_PERF10_DFSR_SRC_DIV_DIV12_FVAL                                                    0x17
+#define HWIO_GCC_RPMH_CE_CE1_PERF10_DFSR_SRC_DIV_DIV12_5_FVAL                                                  0x18
+#define HWIO_GCC_RPMH_CE_CE1_PERF10_DFSR_SRC_DIV_DIV13_FVAL                                                    0x19
+#define HWIO_GCC_RPMH_CE_CE1_PERF10_DFSR_SRC_DIV_DIV13_5_FVAL                                                  0x1a
+#define HWIO_GCC_RPMH_CE_CE1_PERF10_DFSR_SRC_DIV_DIV14_FVAL                                                    0x1b
+#define HWIO_GCC_RPMH_CE_CE1_PERF10_DFSR_SRC_DIV_DIV14_5_FVAL                                                  0x1c
+#define HWIO_GCC_RPMH_CE_CE1_PERF10_DFSR_SRC_DIV_DIV15_FVAL                                                    0x1d
+#define HWIO_GCC_RPMH_CE_CE1_PERF10_DFSR_SRC_DIV_DIV15_5_FVAL                                                  0x1e
+#define HWIO_GCC_RPMH_CE_CE1_PERF10_DFSR_SRC_DIV_DIV16_FVAL                                                    0x1f
+
+#define HWIO_GCC_RPMH_CE_CE1_PERF11_DFSR_ADDR                                                            (GCC_CLK_CTL_REG_REG_BASE      + 0x0001c05c)
+#define HWIO_GCC_RPMH_CE_CE1_PERF11_DFSR_PHYS                                                            (GCC_CLK_CTL_REG_REG_BASE_PHYS + 0x0001c05c)
+#define HWIO_GCC_RPMH_CE_CE1_PERF11_DFSR_OFFS                                                            (GCC_CLK_CTL_REG_REG_BASE_OFFS + 0x0001c05c)
+#define HWIO_GCC_RPMH_CE_CE1_PERF11_DFSR_RMSK                                                                 0x71f
+#define HWIO_GCC_RPMH_CE_CE1_PERF11_DFSR_ATTR                                                                   0x3
+#define HWIO_GCC_RPMH_CE_CE1_PERF11_DFSR_IN          \
+        in_dword_masked(HWIO_GCC_RPMH_CE_CE1_PERF11_DFSR_ADDR, HWIO_GCC_RPMH_CE_CE1_PERF11_DFSR_RMSK)
+#define HWIO_GCC_RPMH_CE_CE1_PERF11_DFSR_INM(m)      \
+        in_dword_masked(HWIO_GCC_RPMH_CE_CE1_PERF11_DFSR_ADDR, m)
+#define HWIO_GCC_RPMH_CE_CE1_PERF11_DFSR_OUT(v)      \
+        out_dword(HWIO_GCC_RPMH_CE_CE1_PERF11_DFSR_ADDR,v)
+#define HWIO_GCC_RPMH_CE_CE1_PERF11_DFSR_OUTM(m,v) \
+        out_dword_masked_ns(HWIO_GCC_RPMH_CE_CE1_PERF11_DFSR_ADDR,m,v,HWIO_GCC_RPMH_CE_CE1_PERF11_DFSR_IN)
+#define HWIO_GCC_RPMH_CE_CE1_PERF11_DFSR_SRC_SEL_BMSK                                                         0x700
+#define HWIO_GCC_RPMH_CE_CE1_PERF11_DFSR_SRC_SEL_SHFT                                                           0x8
+#define HWIO_GCC_RPMH_CE_CE1_PERF11_DFSR_SRC_SEL_SRC0_FVAL                                                      0x0
+#define HWIO_GCC_RPMH_CE_CE1_PERF11_DFSR_SRC_SEL_SRC1_FVAL                                                      0x1
+#define HWIO_GCC_RPMH_CE_CE1_PERF11_DFSR_SRC_SEL_SRC2_FVAL                                                      0x2
+#define HWIO_GCC_RPMH_CE_CE1_PERF11_DFSR_SRC_SEL_SRC3_FVAL                                                      0x3
+#define HWIO_GCC_RPMH_CE_CE1_PERF11_DFSR_SRC_SEL_SRC4_FVAL                                                      0x4
+#define HWIO_GCC_RPMH_CE_CE1_PERF11_DFSR_SRC_SEL_SRC5_FVAL                                                      0x5
+#define HWIO_GCC_RPMH_CE_CE1_PERF11_DFSR_SRC_SEL_SRC6_FVAL                                                      0x6
+#define HWIO_GCC_RPMH_CE_CE1_PERF11_DFSR_SRC_SEL_SRC7_FVAL                                                      0x7
+#define HWIO_GCC_RPMH_CE_CE1_PERF11_DFSR_SRC_DIV_BMSK                                                          0x1f
+#define HWIO_GCC_RPMH_CE_CE1_PERF11_DFSR_SRC_DIV_SHFT                                                           0x0
+#define HWIO_GCC_RPMH_CE_CE1_PERF11_DFSR_SRC_DIV_BYPASS_FVAL                                                    0x0
+#define HWIO_GCC_RPMH_CE_CE1_PERF11_DFSR_SRC_DIV_DIV1_FVAL                                                      0x1
+#define HWIO_GCC_RPMH_CE_CE1_PERF11_DFSR_SRC_DIV_DIV1_5_FVAL                                                    0x2
+#define HWIO_GCC_RPMH_CE_CE1_PERF11_DFSR_SRC_DIV_DIV2_FVAL                                                      0x3
+#define HWIO_GCC_RPMH_CE_CE1_PERF11_DFSR_SRC_DIV_DIV2_5_FVAL                                                    0x4
+#define HWIO_GCC_RPMH_CE_CE1_PERF11_DFSR_SRC_DIV_DIV3_FVAL                                                      0x5
+#define HWIO_GCC_RPMH_CE_CE1_PERF11_DFSR_SRC_DIV_DIV3_5_FVAL                                                    0x6
+#define HWIO_GCC_RPMH_CE_CE1_PERF11_DFSR_SRC_DIV_DIV4_FVAL                                                      0x7
+#define HWIO_GCC_RPMH_CE_CE1_PERF11_DFSR_SRC_DIV_DIV4_5_FVAL                                                    0x8
+#define HWIO_GCC_RPMH_CE_CE1_PERF11_DFSR_SRC_DIV_DIV5_FVAL                                                      0x9
+#define HWIO_GCC_RPMH_CE_CE1_PERF11_DFSR_SRC_DIV_DIV5_5_FVAL                                                    0xa
+#define HWIO_GCC_RPMH_CE_CE1_PERF11_DFSR_SRC_DIV_DIV6_FVAL                                                      0xb
+#define HWIO_GCC_RPMH_CE_CE1_PERF11_DFSR_SRC_DIV_DIV6_5_FVAL                                                    0xc
+#define HWIO_GCC_RPMH_CE_CE1_PERF11_DFSR_SRC_DIV_DIV7_FVAL                                                      0xd
+#define HWIO_GCC_RPMH_CE_CE1_PERF11_DFSR_SRC_DIV_DIV7_5_FVAL                                                    0xe
+#define HWIO_GCC_RPMH_CE_CE1_PERF11_DFSR_SRC_DIV_DIV8_FVAL                                                      0xf
+#define HWIO_GCC_RPMH_CE_CE1_PERF11_DFSR_SRC_DIV_DIV8_5_FVAL                                                   0x10
+#define HWIO_GCC_RPMH_CE_CE1_PERF11_DFSR_SRC_DIV_DIV9_FVAL                                                     0x11
+#define HWIO_GCC_RPMH_CE_CE1_PERF11_DFSR_SRC_DIV_DIV9_5_FVAL                                                   0x12
+#define HWIO_GCC_RPMH_CE_CE1_PERF11_DFSR_SRC_DIV_DIV10_FVAL                                                    0x13
+#define HWIO_GCC_RPMH_CE_CE1_PERF11_DFSR_SRC_DIV_DIV10_5_FVAL                                                  0x14
+#define HWIO_GCC_RPMH_CE_CE1_PERF11_DFSR_SRC_DIV_DIV11_FVAL                                                    0x15
+#define HWIO_GCC_RPMH_CE_CE1_PERF11_DFSR_SRC_DIV_DIV11_5_FVAL                                                  0x16
+#define HWIO_GCC_RPMH_CE_CE1_PERF11_DFSR_SRC_DIV_DIV12_FVAL                                                    0x17
+#define HWIO_GCC_RPMH_CE_CE1_PERF11_DFSR_SRC_DIV_DIV12_5_FVAL                                                  0x18
+#define HWIO_GCC_RPMH_CE_CE1_PERF11_DFSR_SRC_DIV_DIV13_FVAL                                                    0x19
+#define HWIO_GCC_RPMH_CE_CE1_PERF11_DFSR_SRC_DIV_DIV13_5_FVAL                                                  0x1a
+#define HWIO_GCC_RPMH_CE_CE1_PERF11_DFSR_SRC_DIV_DIV14_FVAL                                                    0x1b
+#define HWIO_GCC_RPMH_CE_CE1_PERF11_DFSR_SRC_DIV_DIV14_5_FVAL                                                  0x1c
+#define HWIO_GCC_RPMH_CE_CE1_PERF11_DFSR_SRC_DIV_DIV15_FVAL                                                    0x1d
+#define HWIO_GCC_RPMH_CE_CE1_PERF11_DFSR_SRC_DIV_DIV15_5_FVAL                                                  0x1e
+#define HWIO_GCC_RPMH_CE_CE1_PERF11_DFSR_SRC_DIV_DIV16_FVAL                                                    0x1f
+
+#define HWIO_GCC_RPMH_CE_CE1_PERF12_DFSR_ADDR                                                            (GCC_CLK_CTL_REG_REG_BASE      + 0x0001c060)
+#define HWIO_GCC_RPMH_CE_CE1_PERF12_DFSR_PHYS                                                            (GCC_CLK_CTL_REG_REG_BASE_PHYS + 0x0001c060)
+#define HWIO_GCC_RPMH_CE_CE1_PERF12_DFSR_OFFS                                                            (GCC_CLK_CTL_REG_REG_BASE_OFFS + 0x0001c060)
+#define HWIO_GCC_RPMH_CE_CE1_PERF12_DFSR_RMSK                                                                 0x71f
+#define HWIO_GCC_RPMH_CE_CE1_PERF12_DFSR_ATTR                                                                   0x3
+#define HWIO_GCC_RPMH_CE_CE1_PERF12_DFSR_IN          \
+        in_dword_masked(HWIO_GCC_RPMH_CE_CE1_PERF12_DFSR_ADDR, HWIO_GCC_RPMH_CE_CE1_PERF12_DFSR_RMSK)
+#define HWIO_GCC_RPMH_CE_CE1_PERF12_DFSR_INM(m)      \
+        in_dword_masked(HWIO_GCC_RPMH_CE_CE1_PERF12_DFSR_ADDR, m)
+#define HWIO_GCC_RPMH_CE_CE1_PERF12_DFSR_OUT(v)      \
+        out_dword(HWIO_GCC_RPMH_CE_CE1_PERF12_DFSR_ADDR,v)
+#define HWIO_GCC_RPMH_CE_CE1_PERF12_DFSR_OUTM(m,v) \
+        out_dword_masked_ns(HWIO_GCC_RPMH_CE_CE1_PERF12_DFSR_ADDR,m,v,HWIO_GCC_RPMH_CE_CE1_PERF12_DFSR_IN)
+#define HWIO_GCC_RPMH_CE_CE1_PERF12_DFSR_SRC_SEL_BMSK                                                         0x700
+#define HWIO_GCC_RPMH_CE_CE1_PERF12_DFSR_SRC_SEL_SHFT                                                           0x8
+#define HWIO_GCC_RPMH_CE_CE1_PERF12_DFSR_SRC_SEL_SRC0_FVAL                                                      0x0
+#define HWIO_GCC_RPMH_CE_CE1_PERF12_DFSR_SRC_SEL_SRC1_FVAL                                                      0x1
+#define HWIO_GCC_RPMH_CE_CE1_PERF12_DFSR_SRC_SEL_SRC2_FVAL                                                      0x2
+#define HWIO_GCC_RPMH_CE_CE1_PERF12_DFSR_SRC_SEL_SRC3_FVAL                                                      0x3
+#define HWIO_GCC_RPMH_CE_CE1_PERF12_DFSR_SRC_SEL_SRC4_FVAL                                                      0x4
+#define HWIO_GCC_RPMH_CE_CE1_PERF12_DFSR_SRC_SEL_SRC5_FVAL                                                      0x5
+#define HWIO_GCC_RPMH_CE_CE1_PERF12_DFSR_SRC_SEL_SRC6_FVAL                                                      0x6
+#define HWIO_GCC_RPMH_CE_CE1_PERF12_DFSR_SRC_SEL_SRC7_FVAL                                                      0x7
+#define HWIO_GCC_RPMH_CE_CE1_PERF12_DFSR_SRC_DIV_BMSK                                                          0x1f
+#define HWIO_GCC_RPMH_CE_CE1_PERF12_DFSR_SRC_DIV_SHFT                                                           0x0
+#define HWIO_GCC_RPMH_CE_CE1_PERF12_DFSR_SRC_DIV_BYPASS_FVAL                                                    0x0
+#define HWIO_GCC_RPMH_CE_CE1_PERF12_DFSR_SRC_DIV_DIV1_FVAL                                                      0x1
+#define HWIO_GCC_RPMH_CE_CE1_PERF12_DFSR_SRC_DIV_DIV1_5_FVAL                                                    0x2
+#define HWIO_GCC_RPMH_CE_CE1_PERF12_DFSR_SRC_DIV_DIV2_FVAL                                                      0x3
+#define HWIO_GCC_RPMH_CE_CE1_PERF12_DFSR_SRC_DIV_DIV2_5_FVAL                                                    0x4
+#define HWIO_GCC_RPMH_CE_CE1_PERF12_DFSR_SRC_DIV_DIV3_FVAL                                                      0x5
+#define HWIO_GCC_RPMH_CE_CE1_PERF12_DFSR_SRC_DIV_DIV3_5_FVAL                                                    0x6
+#define HWIO_GCC_RPMH_CE_CE1_PERF12_DFSR_SRC_DIV_DIV4_FVAL                                                      0x7
+#define HWIO_GCC_RPMH_CE_CE1_PERF12_DFSR_SRC_DIV_DIV4_5_FVAL                                                    0x8
+#define HWIO_GCC_RPMH_CE_CE1_PERF12_DFSR_SRC_DIV_DIV5_FVAL                                                      0x9
+#define HWIO_GCC_RPMH_CE_CE1_PERF12_DFSR_SRC_DIV_DIV5_5_FVAL                                                    0xa
+#define HWIO_GCC_RPMH_CE_CE1_PERF12_DFSR_SRC_DIV_DIV6_FVAL                                                      0xb
+#define HWIO_GCC_RPMH_CE_CE1_PERF12_DFSR_SRC_DIV_DIV6_5_FVAL                                                    0xc
+#define HWIO_GCC_RPMH_CE_CE1_PERF12_DFSR_SRC_DIV_DIV7_FVAL                                                      0xd
+#define HWIO_GCC_RPMH_CE_CE1_PERF12_DFSR_SRC_DIV_DIV7_5_FVAL                                                    0xe
+#define HWIO_GCC_RPMH_CE_CE1_PERF12_DFSR_SRC_DIV_DIV8_FVAL                                                      0xf
+#define HWIO_GCC_RPMH_CE_CE1_PERF12_DFSR_SRC_DIV_DIV8_5_FVAL                                                   0x10
+#define HWIO_GCC_RPMH_CE_CE1_PERF12_DFSR_SRC_DIV_DIV9_FVAL                                                     0x11
+#define HWIO_GCC_RPMH_CE_CE1_PERF12_DFSR_SRC_DIV_DIV9_5_FVAL                                                   0x12
+#define HWIO_GCC_RPMH_CE_CE1_PERF12_DFSR_SRC_DIV_DIV10_FVAL                                                    0x13
+#define HWIO_GCC_RPMH_CE_CE1_PERF12_DFSR_SRC_DIV_DIV10_5_FVAL                                                  0x14
+#define HWIO_GCC_RPMH_CE_CE1_PERF12_DFSR_SRC_DIV_DIV11_FVAL                                                    0x15
+#define HWIO_GCC_RPMH_CE_CE1_PERF12_DFSR_SRC_DIV_DIV11_5_FVAL                                                  0x16
+#define HWIO_GCC_RPMH_CE_CE1_PERF12_DFSR_SRC_DIV_DIV12_FVAL                                                    0x17
+#define HWIO_GCC_RPMH_CE_CE1_PERF12_DFSR_SRC_DIV_DIV12_5_FVAL                                                  0x18
+#define HWIO_GCC_RPMH_CE_CE1_PERF12_DFSR_SRC_DIV_DIV13_FVAL                                                    0x19
+#define HWIO_GCC_RPMH_CE_CE1_PERF12_DFSR_SRC_DIV_DIV13_5_FVAL                                                  0x1a
+#define HWIO_GCC_RPMH_CE_CE1_PERF12_DFSR_SRC_DIV_DIV14_FVAL                                                    0x1b
+#define HWIO_GCC_RPMH_CE_CE1_PERF12_DFSR_SRC_DIV_DIV14_5_FVAL                                                  0x1c
+#define HWIO_GCC_RPMH_CE_CE1_PERF12_DFSR_SRC_DIV_DIV15_FVAL                                                    0x1d
+#define HWIO_GCC_RPMH_CE_CE1_PERF12_DFSR_SRC_DIV_DIV15_5_FVAL                                                  0x1e
+#define HWIO_GCC_RPMH_CE_CE1_PERF12_DFSR_SRC_DIV_DIV16_FVAL                                                    0x1f
+
+#define HWIO_GCC_RPMH_CE_CE1_PERF13_DFSR_ADDR                                                            (GCC_CLK_CTL_REG_REG_BASE      + 0x0001c064)
+#define HWIO_GCC_RPMH_CE_CE1_PERF13_DFSR_PHYS                                                            (GCC_CLK_CTL_REG_REG_BASE_PHYS + 0x0001c064)
+#define HWIO_GCC_RPMH_CE_CE1_PERF13_DFSR_OFFS                                                            (GCC_CLK_CTL_REG_REG_BASE_OFFS + 0x0001c064)
+#define HWIO_GCC_RPMH_CE_CE1_PERF13_DFSR_RMSK                                                                 0x71f
+#define HWIO_GCC_RPMH_CE_CE1_PERF13_DFSR_ATTR                                                                   0x3
+#define HWIO_GCC_RPMH_CE_CE1_PERF13_DFSR_IN          \
+        in_dword_masked(HWIO_GCC_RPMH_CE_CE1_PERF13_DFSR_ADDR, HWIO_GCC_RPMH_CE_CE1_PERF13_DFSR_RMSK)
+#define HWIO_GCC_RPMH_CE_CE1_PERF13_DFSR_INM(m)      \
+        in_dword_masked(HWIO_GCC_RPMH_CE_CE1_PERF13_DFSR_ADDR, m)
+#define HWIO_GCC_RPMH_CE_CE1_PERF13_DFSR_OUT(v)      \
+        out_dword(HWIO_GCC_RPMH_CE_CE1_PERF13_DFSR_ADDR,v)
+#define HWIO_GCC_RPMH_CE_CE1_PERF13_DFSR_OUTM(m,v) \
+        out_dword_masked_ns(HWIO_GCC_RPMH_CE_CE1_PERF13_DFSR_ADDR,m,v,HWIO_GCC_RPMH_CE_CE1_PERF13_DFSR_IN)
+#define HWIO_GCC_RPMH_CE_CE1_PERF13_DFSR_SRC_SEL_BMSK                                                         0x700
+#define HWIO_GCC_RPMH_CE_CE1_PERF13_DFSR_SRC_SEL_SHFT                                                           0x8
+#define HWIO_GCC_RPMH_CE_CE1_PERF13_DFSR_SRC_SEL_SRC0_FVAL                                                      0x0
+#define HWIO_GCC_RPMH_CE_CE1_PERF13_DFSR_SRC_SEL_SRC1_FVAL                                                      0x1
+#define HWIO_GCC_RPMH_CE_CE1_PERF13_DFSR_SRC_SEL_SRC2_FVAL                                                      0x2
+#define HWIO_GCC_RPMH_CE_CE1_PERF13_DFSR_SRC_SEL_SRC3_FVAL                                                      0x3
+#define HWIO_GCC_RPMH_CE_CE1_PERF13_DFSR_SRC_SEL_SRC4_FVAL                                                      0x4
+#define HWIO_GCC_RPMH_CE_CE1_PERF13_DFSR_SRC_SEL_SRC5_FVAL                                                      0x5
+#define HWIO_GCC_RPMH_CE_CE1_PERF13_DFSR_SRC_SEL_SRC6_FVAL                                                      0x6
+#define HWIO_GCC_RPMH_CE_CE1_PERF13_DFSR_SRC_SEL_SRC7_FVAL                                                      0x7
+#define HWIO_GCC_RPMH_CE_CE1_PERF13_DFSR_SRC_DIV_BMSK                                                          0x1f
+#define HWIO_GCC_RPMH_CE_CE1_PERF13_DFSR_SRC_DIV_SHFT                                                           0x0
+#define HWIO_GCC_RPMH_CE_CE1_PERF13_DFSR_SRC_DIV_BYPASS_FVAL                                                    0x0
+#define HWIO_GCC_RPMH_CE_CE1_PERF13_DFSR_SRC_DIV_DIV1_FVAL                                                      0x1
+#define HWIO_GCC_RPMH_CE_CE1_PERF13_DFSR_SRC_DIV_DIV1_5_FVAL                                                    0x2
+#define HWIO_GCC_RPMH_CE_CE1_PERF13_DFSR_SRC_DIV_DIV2_FVAL                                                      0x3
+#define HWIO_GCC_RPMH_CE_CE1_PERF13_DFSR_SRC_DIV_DIV2_5_FVAL                                                    0x4
+#define HWIO_GCC_RPMH_CE_CE1_PERF13_DFSR_SRC_DIV_DIV3_FVAL                                                      0x5
+#define HWIO_GCC_RPMH_CE_CE1_PERF13_DFSR_SRC_DIV_DIV3_5_FVAL                                                    0x6
+#define HWIO_GCC_RPMH_CE_CE1_PERF13_DFSR_SRC_DIV_DIV4_FVAL                                                      0x7
+#define HWIO_GCC_RPMH_CE_CE1_PERF13_DFSR_SRC_DIV_DIV4_5_FVAL                                                    0x8
+#define HWIO_GCC_RPMH_CE_CE1_PERF13_DFSR_SRC_DIV_DIV5_FVAL                                                      0x9
+#define HWIO_GCC_RPMH_CE_CE1_PERF13_DFSR_SRC_DIV_DIV5_5_FVAL                                                    0xa
+#define HWIO_GCC_RPMH_CE_CE1_PERF13_DFSR_SRC_DIV_DIV6_FVAL                                                      0xb
+#define HWIO_GCC_RPMH_CE_CE1_PERF13_DFSR_SRC_DIV_DIV6_5_FVAL                                                    0xc
+#define HWIO_GCC_RPMH_CE_CE1_PERF13_DFSR_SRC_DIV_DIV7_FVAL                                                      0xd
+#define HWIO_GCC_RPMH_CE_CE1_PERF13_DFSR_SRC_DIV_DIV7_5_FVAL                                                    0xe
+#define HWIO_GCC_RPMH_CE_CE1_PERF13_DFSR_SRC_DIV_DIV8_FVAL                                                      0xf
+#define HWIO_GCC_RPMH_CE_CE1_PERF13_DFSR_SRC_DIV_DIV8_5_FVAL                                                   0x10
+#define HWIO_GCC_RPMH_CE_CE1_PERF13_DFSR_SRC_DIV_DIV9_FVAL                                                     0x11
+#define HWIO_GCC_RPMH_CE_CE1_PERF13_DFSR_SRC_DIV_DIV9_5_FVAL                                                   0x12
+#define HWIO_GCC_RPMH_CE_CE1_PERF13_DFSR_SRC_DIV_DIV10_FVAL                                                    0x13
+#define HWIO_GCC_RPMH_CE_CE1_PERF13_DFSR_SRC_DIV_DIV10_5_FVAL                                                  0x14
+#define HWIO_GCC_RPMH_CE_CE1_PERF13_DFSR_SRC_DIV_DIV11_FVAL                                                    0x15
+#define HWIO_GCC_RPMH_CE_CE1_PERF13_DFSR_SRC_DIV_DIV11_5_FVAL                                                  0x16
+#define HWIO_GCC_RPMH_CE_CE1_PERF13_DFSR_SRC_DIV_DIV12_FVAL                                                    0x17
+#define HWIO_GCC_RPMH_CE_CE1_PERF13_DFSR_SRC_DIV_DIV12_5_FVAL                                                  0x18
+#define HWIO_GCC_RPMH_CE_CE1_PERF13_DFSR_SRC_DIV_DIV13_FVAL                                                    0x19
+#define HWIO_GCC_RPMH_CE_CE1_PERF13_DFSR_SRC_DIV_DIV13_5_FVAL                                                  0x1a
+#define HWIO_GCC_RPMH_CE_CE1_PERF13_DFSR_SRC_DIV_DIV14_FVAL                                                    0x1b
+#define HWIO_GCC_RPMH_CE_CE1_PERF13_DFSR_SRC_DIV_DIV14_5_FVAL                                                  0x1c
+#define HWIO_GCC_RPMH_CE_CE1_PERF13_DFSR_SRC_DIV_DIV15_FVAL                                                    0x1d
+#define HWIO_GCC_RPMH_CE_CE1_PERF13_DFSR_SRC_DIV_DIV15_5_FVAL                                                  0x1e
+#define HWIO_GCC_RPMH_CE_CE1_PERF13_DFSR_SRC_DIV_DIV16_FVAL                                                    0x1f
+
+#define HWIO_GCC_RPMH_CE_CE1_PERF14_DFSR_ADDR                                                            (GCC_CLK_CTL_REG_REG_BASE      + 0x0001c068)
+#define HWIO_GCC_RPMH_CE_CE1_PERF14_DFSR_PHYS                                                            (GCC_CLK_CTL_REG_REG_BASE_PHYS + 0x0001c068)
+#define HWIO_GCC_RPMH_CE_CE1_PERF14_DFSR_OFFS                                                            (GCC_CLK_CTL_REG_REG_BASE_OFFS + 0x0001c068)
+#define HWIO_GCC_RPMH_CE_CE1_PERF14_DFSR_RMSK                                                                 0x71f
+#define HWIO_GCC_RPMH_CE_CE1_PERF14_DFSR_ATTR                                                                   0x3
+#define HWIO_GCC_RPMH_CE_CE1_PERF14_DFSR_IN          \
+        in_dword_masked(HWIO_GCC_RPMH_CE_CE1_PERF14_DFSR_ADDR, HWIO_GCC_RPMH_CE_CE1_PERF14_DFSR_RMSK)
+#define HWIO_GCC_RPMH_CE_CE1_PERF14_DFSR_INM(m)      \
+        in_dword_masked(HWIO_GCC_RPMH_CE_CE1_PERF14_DFSR_ADDR, m)
+#define HWIO_GCC_RPMH_CE_CE1_PERF14_DFSR_OUT(v)      \
+        out_dword(HWIO_GCC_RPMH_CE_CE1_PERF14_DFSR_ADDR,v)
+#define HWIO_GCC_RPMH_CE_CE1_PERF14_DFSR_OUTM(m,v) \
+        out_dword_masked_ns(HWIO_GCC_RPMH_CE_CE1_PERF14_DFSR_ADDR,m,v,HWIO_GCC_RPMH_CE_CE1_PERF14_DFSR_IN)
+#define HWIO_GCC_RPMH_CE_CE1_PERF14_DFSR_SRC_SEL_BMSK                                                         0x700
+#define HWIO_GCC_RPMH_CE_CE1_PERF14_DFSR_SRC_SEL_SHFT                                                           0x8
+#define HWIO_GCC_RPMH_CE_CE1_PERF14_DFSR_SRC_SEL_SRC0_FVAL                                                      0x0
+#define HWIO_GCC_RPMH_CE_CE1_PERF14_DFSR_SRC_SEL_SRC1_FVAL                                                      0x1
+#define HWIO_GCC_RPMH_CE_CE1_PERF14_DFSR_SRC_SEL_SRC2_FVAL                                                      0x2
+#define HWIO_GCC_RPMH_CE_CE1_PERF14_DFSR_SRC_SEL_SRC3_FVAL                                                      0x3
+#define HWIO_GCC_RPMH_CE_CE1_PERF14_DFSR_SRC_SEL_SRC4_FVAL                                                      0x4
+#define HWIO_GCC_RPMH_CE_CE1_PERF14_DFSR_SRC_SEL_SRC5_FVAL                                                      0x5
+#define HWIO_GCC_RPMH_CE_CE1_PERF14_DFSR_SRC_SEL_SRC6_FVAL                                                      0x6
+#define HWIO_GCC_RPMH_CE_CE1_PERF14_DFSR_SRC_SEL_SRC7_FVAL                                                      0x7
+#define HWIO_GCC_RPMH_CE_CE1_PERF14_DFSR_SRC_DIV_BMSK                                                          0x1f
+#define HWIO_GCC_RPMH_CE_CE1_PERF14_DFSR_SRC_DIV_SHFT                                                           0x0
+#define HWIO_GCC_RPMH_CE_CE1_PERF14_DFSR_SRC_DIV_BYPASS_FVAL                                                    0x0
+#define HWIO_GCC_RPMH_CE_CE1_PERF14_DFSR_SRC_DIV_DIV1_FVAL                                                      0x1
+#define HWIO_GCC_RPMH_CE_CE1_PERF14_DFSR_SRC_DIV_DIV1_5_FVAL                                                    0x2
+#define HWIO_GCC_RPMH_CE_CE1_PERF14_DFSR_SRC_DIV_DIV2_FVAL                                                      0x3
+#define HWIO_GCC_RPMH_CE_CE1_PERF14_DFSR_SRC_DIV_DIV2_5_FVAL                                                    0x4
+#define HWIO_GCC_RPMH_CE_CE1_PERF14_DFSR_SRC_DIV_DIV3_FVAL                                                      0x5
+#define HWIO_GCC_RPMH_CE_CE1_PERF14_DFSR_SRC_DIV_DIV3_5_FVAL                                                    0x6
+#define HWIO_GCC_RPMH_CE_CE1_PERF14_DFSR_SRC_DIV_DIV4_FVAL                                                      0x7
+#define HWIO_GCC_RPMH_CE_CE1_PERF14_DFSR_SRC_DIV_DIV4_5_FVAL                                                    0x8
+#define HWIO_GCC_RPMH_CE_CE1_PERF14_DFSR_SRC_DIV_DIV5_FVAL                                                      0x9
+#define HWIO_GCC_RPMH_CE_CE1_PERF14_DFSR_SRC_DIV_DIV5_5_FVAL                                                    0xa
+#define HWIO_GCC_RPMH_CE_CE1_PERF14_DFSR_SRC_DIV_DIV6_FVAL                                                      0xb
+#define HWIO_GCC_RPMH_CE_CE1_PERF14_DFSR_SRC_DIV_DIV6_5_FVAL                                                    0xc
+#define HWIO_GCC_RPMH_CE_CE1_PERF14_DFSR_SRC_DIV_DIV7_FVAL                                                      0xd
+#define HWIO_GCC_RPMH_CE_CE1_PERF14_DFSR_SRC_DIV_DIV7_5_FVAL                                                    0xe
+#define HWIO_GCC_RPMH_CE_CE1_PERF14_DFSR_SRC_DIV_DIV8_FVAL                                                      0xf
+#define HWIO_GCC_RPMH_CE_CE1_PERF14_DFSR_SRC_DIV_DIV8_5_FVAL                                                   0x10
+#define HWIO_GCC_RPMH_CE_CE1_PERF14_DFSR_SRC_DIV_DIV9_FVAL                                                     0x11
+#define HWIO_GCC_RPMH_CE_CE1_PERF14_DFSR_SRC_DIV_DIV9_5_FVAL                                                   0x12
+#define HWIO_GCC_RPMH_CE_CE1_PERF14_DFSR_SRC_DIV_DIV10_FVAL                                                    0x13
+#define HWIO_GCC_RPMH_CE_CE1_PERF14_DFSR_SRC_DIV_DIV10_5_FVAL                                                  0x14
+#define HWIO_GCC_RPMH_CE_CE1_PERF14_DFSR_SRC_DIV_DIV11_FVAL                                                    0x15
+#define HWIO_GCC_RPMH_CE_CE1_PERF14_DFSR_SRC_DIV_DIV11_5_FVAL                                                  0x16
+#define HWIO_GCC_RPMH_CE_CE1_PERF14_DFSR_SRC_DIV_DIV12_FVAL                                                    0x17
+#define HWIO_GCC_RPMH_CE_CE1_PERF14_DFSR_SRC_DIV_DIV12_5_FVAL                                                  0x18
+#define HWIO_GCC_RPMH_CE_CE1_PERF14_DFSR_SRC_DIV_DIV13_FVAL                                                    0x19
+#define HWIO_GCC_RPMH_CE_CE1_PERF14_DFSR_SRC_DIV_DIV13_5_FVAL                                                  0x1a
+#define HWIO_GCC_RPMH_CE_CE1_PERF14_DFSR_SRC_DIV_DIV14_FVAL                                                    0x1b
+#define HWIO_GCC_RPMH_CE_CE1_PERF14_DFSR_SRC_DIV_DIV14_5_FVAL                                                  0x1c
+#define HWIO_GCC_RPMH_CE_CE1_PERF14_DFSR_SRC_DIV_DIV15_FVAL                                                    0x1d
+#define HWIO_GCC_RPMH_CE_CE1_PERF14_DFSR_SRC_DIV_DIV15_5_FVAL                                                  0x1e
+#define HWIO_GCC_RPMH_CE_CE1_PERF14_DFSR_SRC_DIV_DIV16_FVAL                                                    0x1f
+
+#define HWIO_GCC_RPMH_CE_CE1_PERF15_DFSR_ADDR                                                            (GCC_CLK_CTL_REG_REG_BASE      + 0x0001c06c)
+#define HWIO_GCC_RPMH_CE_CE1_PERF15_DFSR_PHYS                                                            (GCC_CLK_CTL_REG_REG_BASE_PHYS + 0x0001c06c)
+#define HWIO_GCC_RPMH_CE_CE1_PERF15_DFSR_OFFS                                                            (GCC_CLK_CTL_REG_REG_BASE_OFFS + 0x0001c06c)
+#define HWIO_GCC_RPMH_CE_CE1_PERF15_DFSR_RMSK                                                                 0x71f
+#define HWIO_GCC_RPMH_CE_CE1_PERF15_DFSR_ATTR                                                                   0x3
+#define HWIO_GCC_RPMH_CE_CE1_PERF15_DFSR_IN          \
+        in_dword_masked(HWIO_GCC_RPMH_CE_CE1_PERF15_DFSR_ADDR, HWIO_GCC_RPMH_CE_CE1_PERF15_DFSR_RMSK)
+#define HWIO_GCC_RPMH_CE_CE1_PERF15_DFSR_INM(m)      \
+        in_dword_masked(HWIO_GCC_RPMH_CE_CE1_PERF15_DFSR_ADDR, m)
+#define HWIO_GCC_RPMH_CE_CE1_PERF15_DFSR_OUT(v)      \
+        out_dword(HWIO_GCC_RPMH_CE_CE1_PERF15_DFSR_ADDR,v)
+#define HWIO_GCC_RPMH_CE_CE1_PERF15_DFSR_OUTM(m,v) \
+        out_dword_masked_ns(HWIO_GCC_RPMH_CE_CE1_PERF15_DFSR_ADDR,m,v,HWIO_GCC_RPMH_CE_CE1_PERF15_DFSR_IN)
+#define HWIO_GCC_RPMH_CE_CE1_PERF15_DFSR_SRC_SEL_BMSK                                                         0x700
+#define HWIO_GCC_RPMH_CE_CE1_PERF15_DFSR_SRC_SEL_SHFT                                                           0x8
+#define HWIO_GCC_RPMH_CE_CE1_PERF15_DFSR_SRC_SEL_SRC0_FVAL                                                      0x0
+#define HWIO_GCC_RPMH_CE_CE1_PERF15_DFSR_SRC_SEL_SRC1_FVAL                                                      0x1
+#define HWIO_GCC_RPMH_CE_CE1_PERF15_DFSR_SRC_SEL_SRC2_FVAL                                                      0x2
+#define HWIO_GCC_RPMH_CE_CE1_PERF15_DFSR_SRC_SEL_SRC3_FVAL                                                      0x3
+#define HWIO_GCC_RPMH_CE_CE1_PERF15_DFSR_SRC_SEL_SRC4_FVAL                                                      0x4
+#define HWIO_GCC_RPMH_CE_CE1_PERF15_DFSR_SRC_SEL_SRC5_FVAL                                                      0x5
+#define HWIO_GCC_RPMH_CE_CE1_PERF15_DFSR_SRC_SEL_SRC6_FVAL                                                      0x6
+#define HWIO_GCC_RPMH_CE_CE1_PERF15_DFSR_SRC_SEL_SRC7_FVAL                                                      0x7
+#define HWIO_GCC_RPMH_CE_CE1_PERF15_DFSR_SRC_DIV_BMSK                                                          0x1f
+#define HWIO_GCC_RPMH_CE_CE1_PERF15_DFSR_SRC_DIV_SHFT                                                           0x0
+#define HWIO_GCC_RPMH_CE_CE1_PERF15_DFSR_SRC_DIV_BYPASS_FVAL                                                    0x0
+#define HWIO_GCC_RPMH_CE_CE1_PERF15_DFSR_SRC_DIV_DIV1_FVAL                                                      0x1
+#define HWIO_GCC_RPMH_CE_CE1_PERF15_DFSR_SRC_DIV_DIV1_5_FVAL                                                    0x2
+#define HWIO_GCC_RPMH_CE_CE1_PERF15_DFSR_SRC_DIV_DIV2_FVAL                                                      0x3
+#define HWIO_GCC_RPMH_CE_CE1_PERF15_DFSR_SRC_DIV_DIV2_5_FVAL                                                    0x4
+#define HWIO_GCC_RPMH_CE_CE1_PERF15_DFSR_SRC_DIV_DIV3_FVAL                                                      0x5
+#define HWIO_GCC_RPMH_CE_CE1_PERF15_DFSR_SRC_DIV_DIV3_5_FVAL                                                    0x6
+#define HWIO_GCC_RPMH_CE_CE1_PERF15_DFSR_SRC_DIV_DIV4_FVAL                                                      0x7
+#define HWIO_GCC_RPMH_CE_CE1_PERF15_DFSR_SRC_DIV_DIV4_5_FVAL                                                    0x8
+#define HWIO_GCC_RPMH_CE_CE1_PERF15_DFSR_SRC_DIV_DIV5_FVAL                                                      0x9
+#define HWIO_GCC_RPMH_CE_CE1_PERF15_DFSR_SRC_DIV_DIV5_5_FVAL                                                    0xa
+#define HWIO_GCC_RPMH_CE_CE1_PERF15_DFSR_SRC_DIV_DIV6_FVAL                                                      0xb
+#define HWIO_GCC_RPMH_CE_CE1_PERF15_DFSR_SRC_DIV_DIV6_5_FVAL                                                    0xc
+#define HWIO_GCC_RPMH_CE_CE1_PERF15_DFSR_SRC_DIV_DIV7_FVAL                                                      0xd
+#define HWIO_GCC_RPMH_CE_CE1_PERF15_DFSR_SRC_DIV_DIV7_5_FVAL                                                    0xe
+#define HWIO_GCC_RPMH_CE_CE1_PERF15_DFSR_SRC_DIV_DIV8_FVAL                                                      0xf
+#define HWIO_GCC_RPMH_CE_CE1_PERF15_DFSR_SRC_DIV_DIV8_5_FVAL                                                   0x10
+#define HWIO_GCC_RPMH_CE_CE1_PERF15_DFSR_SRC_DIV_DIV9_FVAL                                                     0x11
+#define HWIO_GCC_RPMH_CE_CE1_PERF15_DFSR_SRC_DIV_DIV9_5_FVAL                                                   0x12
+#define HWIO_GCC_RPMH_CE_CE1_PERF15_DFSR_SRC_DIV_DIV10_FVAL                                                    0x13
+#define HWIO_GCC_RPMH_CE_CE1_PERF15_DFSR_SRC_DIV_DIV10_5_FVAL                                                  0x14
+#define HWIO_GCC_RPMH_CE_CE1_PERF15_DFSR_SRC_DIV_DIV11_FVAL                                                    0x15
+#define HWIO_GCC_RPMH_CE_CE1_PERF15_DFSR_SRC_DIV_DIV11_5_FVAL                                                  0x16
+#define HWIO_GCC_RPMH_CE_CE1_PERF15_DFSR_SRC_DIV_DIV12_FVAL                                                    0x17
+#define HWIO_GCC_RPMH_CE_CE1_PERF15_DFSR_SRC_DIV_DIV12_5_FVAL                                                  0x18
+#define HWIO_GCC_RPMH_CE_CE1_PERF15_DFSR_SRC_DIV_DIV13_FVAL                                                    0x19
+#define HWIO_GCC_RPMH_CE_CE1_PERF15_DFSR_SRC_DIV_DIV13_5_FVAL                                                  0x1a
+#define HWIO_GCC_RPMH_CE_CE1_PERF15_DFSR_SRC_DIV_DIV14_FVAL                                                    0x1b
+#define HWIO_GCC_RPMH_CE_CE1_PERF15_DFSR_SRC_DIV_DIV14_5_FVAL                                                  0x1c
+#define HWIO_GCC_RPMH_CE_CE1_PERF15_DFSR_SRC_DIV_DIV15_FVAL                                                    0x1d
+#define HWIO_GCC_RPMH_CE_CE1_PERF15_DFSR_SRC_DIV_DIV15_5_FVAL                                                  0x1e
+#define HWIO_GCC_RPMH_CE_CE1_PERF15_DFSR_SRC_DIV_DIV16_FVAL                                                    0x1f
+
+#define HWIO_GCC_CE1_CMD_RCGR_ADDR                                                                       (GCC_CLK_CTL_REG_REG_BASE      + 0x0001c014)
+#define HWIO_GCC_CE1_CMD_RCGR_PHYS                                                                       (GCC_CLK_CTL_REG_REG_BASE_PHYS + 0x0001c014)
+#define HWIO_GCC_CE1_CMD_RCGR_OFFS                                                                       (GCC_CLK_CTL_REG_REG_BASE_OFFS + 0x0001c014)
+#define HWIO_GCC_CE1_CMD_RCGR_RMSK                                                                       0x80000013
+#define HWIO_GCC_CE1_CMD_RCGR_ATTR                                                                              0x3
+#define HWIO_GCC_CE1_CMD_RCGR_IN          \
+        in_dword_masked(HWIO_GCC_CE1_CMD_RCGR_ADDR, HWIO_GCC_CE1_CMD_RCGR_RMSK)
+#define HWIO_GCC_CE1_CMD_RCGR_INM(m)      \
+        in_dword_masked(HWIO_GCC_CE1_CMD_RCGR_ADDR, m)
+#define HWIO_GCC_CE1_CMD_RCGR_OUT(v)      \
+        out_dword(HWIO_GCC_CE1_CMD_RCGR_ADDR,v)
+#define HWIO_GCC_CE1_CMD_RCGR_OUTM(m,v) \
+        out_dword_masked_ns(HWIO_GCC_CE1_CMD_RCGR_ADDR,m,v,HWIO_GCC_CE1_CMD_RCGR_IN)
+#define HWIO_GCC_CE1_CMD_RCGR_ROOT_OFF_BMSK                                                              0x80000000
+#define HWIO_GCC_CE1_CMD_RCGR_ROOT_OFF_SHFT                                                                    0x1f
+#define HWIO_GCC_CE1_CMD_RCGR_DIRTY_CFG_RCGR_BMSK                                                              0x10
+#define HWIO_GCC_CE1_CMD_RCGR_DIRTY_CFG_RCGR_SHFT                                                               0x4
+#define HWIO_GCC_CE1_CMD_RCGR_ROOT_EN_BMSK                                                                      0x2
+#define HWIO_GCC_CE1_CMD_RCGR_ROOT_EN_SHFT                                                                      0x1
+#define HWIO_GCC_CE1_CMD_RCGR_ROOT_EN_DISABLE_FVAL                                                              0x0
+#define HWIO_GCC_CE1_CMD_RCGR_ROOT_EN_ENABLE_FVAL                                                               0x1
+#define HWIO_GCC_CE1_CMD_RCGR_UPDATE_BMSK                                                                       0x1
+#define HWIO_GCC_CE1_CMD_RCGR_UPDATE_SHFT                                                                       0x0
+#define HWIO_GCC_CE1_CMD_RCGR_UPDATE_DISABLE_FVAL                                                               0x0
+#define HWIO_GCC_CE1_CMD_RCGR_UPDATE_ENABLE_FVAL                                                                0x1
+
+#define HWIO_GCC_CE1_CFG_RCGR_ADDR                                                                       (GCC_CLK_CTL_REG_REG_BASE      + 0x0001c018)
+#define HWIO_GCC_CE1_CFG_RCGR_PHYS                                                                       (GCC_CLK_CTL_REG_REG_BASE_PHYS + 0x0001c018)
+#define HWIO_GCC_CE1_CFG_RCGR_OFFS                                                                       (GCC_CLK_CTL_REG_REG_BASE_OFFS + 0x0001c018)
+#define HWIO_GCC_CE1_CFG_RCGR_RMSK                                                                         0x11071f
+#define HWIO_GCC_CE1_CFG_RCGR_ATTR                                                                              0x3
+#define HWIO_GCC_CE1_CFG_RCGR_IN          \
+        in_dword_masked(HWIO_GCC_CE1_CFG_RCGR_ADDR, HWIO_GCC_CE1_CFG_RCGR_RMSK)
+#define HWIO_GCC_CE1_CFG_RCGR_INM(m)      \
+        in_dword_masked(HWIO_GCC_CE1_CFG_RCGR_ADDR, m)
+#define HWIO_GCC_CE1_CFG_RCGR_OUT(v)      \
+        out_dword(HWIO_GCC_CE1_CFG_RCGR_ADDR,v)
+#define HWIO_GCC_CE1_CFG_RCGR_OUTM(m,v) \
+        out_dword_masked_ns(HWIO_GCC_CE1_CFG_RCGR_ADDR,m,v,HWIO_GCC_CE1_CFG_RCGR_IN)
+#define HWIO_GCC_CE1_CFG_RCGR_HW_CLK_CONTROL_BMSK                                                          0x100000
+#define HWIO_GCC_CE1_CFG_RCGR_HW_CLK_CONTROL_SHFT                                                              0x14
+#define HWIO_GCC_CE1_CFG_RCGR_HW_CLK_CONTROL_DISABLE_FVAL                                                       0x0
+#define HWIO_GCC_CE1_CFG_RCGR_HW_CLK_CONTROL_ENABLE_FVAL                                                        0x1
+#define HWIO_GCC_CE1_CFG_RCGR_RCGLITE_DISABLE_BMSK                                                          0x10000
+#define HWIO_GCC_CE1_CFG_RCGR_RCGLITE_DISABLE_SHFT                                                             0x10
+#define HWIO_GCC_CE1_CFG_RCGR_RCGLITE_DISABLE_RCGLITE_ENABLED_FVAL                                              0x0
+#define HWIO_GCC_CE1_CFG_RCGR_RCGLITE_DISABLE_RCGLITE_DISABLED_FVAL                                             0x1
+#define HWIO_GCC_CE1_CFG_RCGR_SRC_SEL_BMSK                                                                    0x700
+#define HWIO_GCC_CE1_CFG_RCGR_SRC_SEL_SHFT                                                                      0x8
+#define HWIO_GCC_CE1_CFG_RCGR_SRC_SEL_SRC0_FVAL                                                                 0x0
+#define HWIO_GCC_CE1_CFG_RCGR_SRC_SEL_SRC1_FVAL                                                                 0x1
+#define HWIO_GCC_CE1_CFG_RCGR_SRC_SEL_SRC2_FVAL                                                                 0x2
+#define HWIO_GCC_CE1_CFG_RCGR_SRC_SEL_SRC3_FVAL                                                                 0x3
+#define HWIO_GCC_CE1_CFG_RCGR_SRC_SEL_SRC4_FVAL                                                                 0x4
+#define HWIO_GCC_CE1_CFG_RCGR_SRC_SEL_SRC5_FVAL                                                                 0x5
+#define HWIO_GCC_CE1_CFG_RCGR_SRC_SEL_SRC6_FVAL                                                                 0x6
+#define HWIO_GCC_CE1_CFG_RCGR_SRC_SEL_SRC7_FVAL                                                                 0x7
+#define HWIO_GCC_CE1_CFG_RCGR_SRC_DIV_BMSK                                                                     0x1f
+#define HWIO_GCC_CE1_CFG_RCGR_SRC_DIV_SHFT                                                                      0x0
+#define HWIO_GCC_CE1_CFG_RCGR_SRC_DIV_BYPASS_FVAL                                                               0x0
+#define HWIO_GCC_CE1_CFG_RCGR_SRC_DIV_DIV1_FVAL                                                                 0x1
+#define HWIO_GCC_CE1_CFG_RCGR_SRC_DIV_DIV1_5_FVAL                                                               0x2
+#define HWIO_GCC_CE1_CFG_RCGR_SRC_DIV_DIV2_FVAL                                                                 0x3
+#define HWIO_GCC_CE1_CFG_RCGR_SRC_DIV_DIV2_5_FVAL                                                               0x4
+#define HWIO_GCC_CE1_CFG_RCGR_SRC_DIV_DIV3_FVAL                                                                 0x5
+#define HWIO_GCC_CE1_CFG_RCGR_SRC_DIV_DIV3_5_FVAL                                                               0x6
+#define HWIO_GCC_CE1_CFG_RCGR_SRC_DIV_DIV4_FVAL                                                                 0x7
+#define HWIO_GCC_CE1_CFG_RCGR_SRC_DIV_DIV4_5_FVAL                                                               0x8
+#define HWIO_GCC_CE1_CFG_RCGR_SRC_DIV_DIV5_FVAL                                                                 0x9
+#define HWIO_GCC_CE1_CFG_RCGR_SRC_DIV_DIV5_5_FVAL                                                               0xa
+#define HWIO_GCC_CE1_CFG_RCGR_SRC_DIV_DIV6_FVAL                                                                 0xb
+#define HWIO_GCC_CE1_CFG_RCGR_SRC_DIV_DIV6_5_FVAL                                                               0xc
+#define HWIO_GCC_CE1_CFG_RCGR_SRC_DIV_DIV7_FVAL                                                                 0xd
+#define HWIO_GCC_CE1_CFG_RCGR_SRC_DIV_DIV7_5_FVAL                                                               0xe
+#define HWIO_GCC_CE1_CFG_RCGR_SRC_DIV_DIV8_FVAL                                                                 0xf
+#define HWIO_GCC_CE1_CFG_RCGR_SRC_DIV_DIV8_5_FVAL                                                              0x10
+#define HWIO_GCC_CE1_CFG_RCGR_SRC_DIV_DIV9_FVAL                                                                0x11
+#define HWIO_GCC_CE1_CFG_RCGR_SRC_DIV_DIV9_5_FVAL                                                              0x12
+#define HWIO_GCC_CE1_CFG_RCGR_SRC_DIV_DIV10_FVAL                                                               0x13
+#define HWIO_GCC_CE1_CFG_RCGR_SRC_DIV_DIV10_5_FVAL                                                             0x14
+#define HWIO_GCC_CE1_CFG_RCGR_SRC_DIV_DIV11_FVAL                                                               0x15
+#define HWIO_GCC_CE1_CFG_RCGR_SRC_DIV_DIV11_5_FVAL                                                             0x16
+#define HWIO_GCC_CE1_CFG_RCGR_SRC_DIV_DIV12_FVAL                                                               0x17
+#define HWIO_GCC_CE1_CFG_RCGR_SRC_DIV_DIV12_5_FVAL                                                             0x18
+#define HWIO_GCC_CE1_CFG_RCGR_SRC_DIV_DIV13_FVAL                                                               0x19
+#define HWIO_GCC_CE1_CFG_RCGR_SRC_DIV_DIV13_5_FVAL                                                             0x1a
+#define HWIO_GCC_CE1_CFG_RCGR_SRC_DIV_DIV14_FVAL                                                               0x1b
+#define HWIO_GCC_CE1_CFG_RCGR_SRC_DIV_DIV14_5_FVAL                                                             0x1c
+#define HWIO_GCC_CE1_CFG_RCGR_SRC_DIV_DIV15_FVAL                                                               0x1d
+#define HWIO_GCC_CE1_CFG_RCGR_SRC_DIV_DIV15_5_FVAL                                                             0x1e
+#define HWIO_GCC_CE1_CFG_RCGR_SRC_DIV_DIV16_FVAL                                                               0x1f
+
+#define HWIO_GCC_AHB_CBCR_ADDR                                                                           (GCC_CLK_CTL_REG_REG_BASE      + 0x0001e000)
+#define HWIO_GCC_AHB_CBCR_PHYS                                                                           (GCC_CLK_CTL_REG_REG_BASE_PHYS + 0x0001e000)
+#define HWIO_GCC_AHB_CBCR_OFFS                                                                           (GCC_CLK_CTL_REG_REG_BASE_OFFS + 0x0001e000)
+#define HWIO_GCC_AHB_CBCR_RMSK                                                                           0x81d00005
+#define HWIO_GCC_AHB_CBCR_ATTR                                                                                  0x3
+#define HWIO_GCC_AHB_CBCR_IN          \
+        in_dword_masked(HWIO_GCC_AHB_CBCR_ADDR, HWIO_GCC_AHB_CBCR_RMSK)
+#define HWIO_GCC_AHB_CBCR_INM(m)      \
+        in_dword_masked(HWIO_GCC_AHB_CBCR_ADDR, m)
+#define HWIO_GCC_AHB_CBCR_OUT(v)      \
+        out_dword(HWIO_GCC_AHB_CBCR_ADDR,v)
+#define HWIO_GCC_AHB_CBCR_OUTM(m,v) \
+        out_dword_masked_ns(HWIO_GCC_AHB_CBCR_ADDR,m,v,HWIO_GCC_AHB_CBCR_IN)
+#define HWIO_GCC_AHB_CBCR_CLK_OFF_BMSK                                                                   0x80000000
+#define HWIO_GCC_AHB_CBCR_CLK_OFF_SHFT                                                                         0x1f
+#define HWIO_GCC_AHB_CBCR_IGNORE_ALL_ARES_BMSK                                                            0x1000000
+#define HWIO_GCC_AHB_CBCR_IGNORE_ALL_ARES_SHFT                                                                 0x18
+#define HWIO_GCC_AHB_CBCR_IGNORE_ALL_CLK_DIS_BMSK                                                          0x800000
+#define HWIO_GCC_AHB_CBCR_IGNORE_ALL_CLK_DIS_SHFT                                                              0x17
+#define HWIO_GCC_AHB_CBCR_CLK_DIS_BMSK                                                                     0x400000
+#define HWIO_GCC_AHB_CBCR_CLK_DIS_SHFT                                                                         0x16
+#define HWIO_GCC_AHB_CBCR_IGNORE_RPMH_CLK_DIS_BMSK                                                         0x100000
+#define HWIO_GCC_AHB_CBCR_IGNORE_RPMH_CLK_DIS_SHFT                                                             0x14
+#define HWIO_GCC_AHB_CBCR_CLK_ARES_BMSK                                                                         0x4
+#define HWIO_GCC_AHB_CBCR_CLK_ARES_SHFT                                                                         0x2
+#define HWIO_GCC_AHB_CBCR_CLK_ARES_NO_RESET_FVAL                                                                0x0
+#define HWIO_GCC_AHB_CBCR_CLK_ARES_RESET_FVAL                                                                   0x1
+#define HWIO_GCC_AHB_CBCR_CLK_ENABLE_BMSK                                                                       0x1
+#define HWIO_GCC_AHB_CBCR_CLK_ENABLE_SHFT                                                                       0x0
+#define HWIO_GCC_AHB_CBCR_CLK_ENABLE_DISABLE_FVAL                                                               0x0
+#define HWIO_GCC_AHB_CBCR_CLK_ENABLE_ENABLE_FVAL                                                                0x1
+
+#define HWIO_GCC_AHB_PCIE_LINK_CBCR_ADDR                                                                 (GCC_CLK_CTL_REG_REG_BASE      + 0x0001e004)
+#define HWIO_GCC_AHB_PCIE_LINK_CBCR_PHYS                                                                 (GCC_CLK_CTL_REG_REG_BASE_PHYS + 0x0001e004)
+#define HWIO_GCC_AHB_PCIE_LINK_CBCR_OFFS                                                                 (GCC_CLK_CTL_REG_REG_BASE_OFFS + 0x0001e004)
+#define HWIO_GCC_AHB_PCIE_LINK_CBCR_RMSK                                                                 0x81d00005
+#define HWIO_GCC_AHB_PCIE_LINK_CBCR_ATTR                                                                        0x3
+#define HWIO_GCC_AHB_PCIE_LINK_CBCR_IN          \
+        in_dword_masked(HWIO_GCC_AHB_PCIE_LINK_CBCR_ADDR, HWIO_GCC_AHB_PCIE_LINK_CBCR_RMSK)
+#define HWIO_GCC_AHB_PCIE_LINK_CBCR_INM(m)      \
+        in_dword_masked(HWIO_GCC_AHB_PCIE_LINK_CBCR_ADDR, m)
+#define HWIO_GCC_AHB_PCIE_LINK_CBCR_OUT(v)      \
+        out_dword(HWIO_GCC_AHB_PCIE_LINK_CBCR_ADDR,v)
+#define HWIO_GCC_AHB_PCIE_LINK_CBCR_OUTM(m,v) \
+        out_dword_masked_ns(HWIO_GCC_AHB_PCIE_LINK_CBCR_ADDR,m,v,HWIO_GCC_AHB_PCIE_LINK_CBCR_IN)
+#define HWIO_GCC_AHB_PCIE_LINK_CBCR_CLK_OFF_BMSK                                                         0x80000000
+#define HWIO_GCC_AHB_PCIE_LINK_CBCR_CLK_OFF_SHFT                                                               0x1f
+#define HWIO_GCC_AHB_PCIE_LINK_CBCR_IGNORE_ALL_ARES_BMSK                                                  0x1000000
+#define HWIO_GCC_AHB_PCIE_LINK_CBCR_IGNORE_ALL_ARES_SHFT                                                       0x18
+#define HWIO_GCC_AHB_PCIE_LINK_CBCR_IGNORE_ALL_CLK_DIS_BMSK                                                0x800000
+#define HWIO_GCC_AHB_PCIE_LINK_CBCR_IGNORE_ALL_CLK_DIS_SHFT                                                    0x17
+#define HWIO_GCC_AHB_PCIE_LINK_CBCR_CLK_DIS_BMSK                                                           0x400000
+#define HWIO_GCC_AHB_PCIE_LINK_CBCR_CLK_DIS_SHFT                                                               0x16
+#define HWIO_GCC_AHB_PCIE_LINK_CBCR_IGNORE_RPMH_CLK_DIS_BMSK                                               0x100000
+#define HWIO_GCC_AHB_PCIE_LINK_CBCR_IGNORE_RPMH_CLK_DIS_SHFT                                                   0x14
+#define HWIO_GCC_AHB_PCIE_LINK_CBCR_CLK_ARES_BMSK                                                               0x4
+#define HWIO_GCC_AHB_PCIE_LINK_CBCR_CLK_ARES_SHFT                                                               0x2
+#define HWIO_GCC_AHB_PCIE_LINK_CBCR_CLK_ARES_NO_RESET_FVAL                                                      0x0
+#define HWIO_GCC_AHB_PCIE_LINK_CBCR_CLK_ARES_RESET_FVAL                                                         0x1
+#define HWIO_GCC_AHB_PCIE_LINK_CBCR_CLK_ENABLE_BMSK                                                             0x1
+#define HWIO_GCC_AHB_PCIE_LINK_CBCR_CLK_ENABLE_SHFT                                                             0x0
+#define HWIO_GCC_AHB_PCIE_LINK_CBCR_CLK_ENABLE_DISABLE_FVAL                                                     0x0
+#define HWIO_GCC_AHB_PCIE_LINK_CBCR_CLK_ENABLE_ENABLE_FVAL                                                      0x1
+
+#define HWIO_GCC_XO_PCIE_LINK_CBCR_ADDR                                                                  (GCC_CLK_CTL_REG_REG_BASE      + 0x0001e008)
+#define HWIO_GCC_XO_PCIE_LINK_CBCR_PHYS                                                                  (GCC_CLK_CTL_REG_REG_BASE_PHYS + 0x0001e008)
+#define HWIO_GCC_XO_PCIE_LINK_CBCR_OFFS                                                                  (GCC_CLK_CTL_REG_REG_BASE_OFFS + 0x0001e008)
+#define HWIO_GCC_XO_PCIE_LINK_CBCR_RMSK                                                                  0x81c0000f
+#define HWIO_GCC_XO_PCIE_LINK_CBCR_ATTR                                                                         0x3
+#define HWIO_GCC_XO_PCIE_LINK_CBCR_IN          \
+        in_dword_masked(HWIO_GCC_XO_PCIE_LINK_CBCR_ADDR, HWIO_GCC_XO_PCIE_LINK_CBCR_RMSK)
+#define HWIO_GCC_XO_PCIE_LINK_CBCR_INM(m)      \
+        in_dword_masked(HWIO_GCC_XO_PCIE_LINK_CBCR_ADDR, m)
+#define HWIO_GCC_XO_PCIE_LINK_CBCR_OUT(v)      \
+        out_dword(HWIO_GCC_XO_PCIE_LINK_CBCR_ADDR,v)
+#define HWIO_GCC_XO_PCIE_LINK_CBCR_OUTM(m,v) \
+        out_dword_masked_ns(HWIO_GCC_XO_PCIE_LINK_CBCR_ADDR,m,v,HWIO_GCC_XO_PCIE_LINK_CBCR_IN)
+#define HWIO_GCC_XO_PCIE_LINK_CBCR_CLK_OFF_BMSK                                                          0x80000000
+#define HWIO_GCC_XO_PCIE_LINK_CBCR_CLK_OFF_SHFT                                                                0x1f
+#define HWIO_GCC_XO_PCIE_LINK_CBCR_IGNORE_ALL_ARES_BMSK                                                   0x1000000
+#define HWIO_GCC_XO_PCIE_LINK_CBCR_IGNORE_ALL_ARES_SHFT                                                        0x18
+#define HWIO_GCC_XO_PCIE_LINK_CBCR_IGNORE_ALL_CLK_DIS_BMSK                                                 0x800000
+#define HWIO_GCC_XO_PCIE_LINK_CBCR_IGNORE_ALL_CLK_DIS_SHFT                                                     0x17
+#define HWIO_GCC_XO_PCIE_LINK_CBCR_CLK_DIS_BMSK                                                            0x400000
+#define HWIO_GCC_XO_PCIE_LINK_CBCR_CLK_DIS_SHFT                                                                0x16
+#define HWIO_GCC_XO_PCIE_LINK_CBCR_SW_ONLY_EN_BMSK                                                              0x8
+#define HWIO_GCC_XO_PCIE_LINK_CBCR_SW_ONLY_EN_SHFT                                                              0x3
+#define HWIO_GCC_XO_PCIE_LINK_CBCR_CLK_ARES_BMSK                                                                0x4
+#define HWIO_GCC_XO_PCIE_LINK_CBCR_CLK_ARES_SHFT                                                                0x2
+#define HWIO_GCC_XO_PCIE_LINK_CBCR_CLK_ARES_NO_RESET_FVAL                                                       0x0
+#define HWIO_GCC_XO_PCIE_LINK_CBCR_CLK_ARES_RESET_FVAL                                                          0x1
+#define HWIO_GCC_XO_PCIE_LINK_CBCR_HW_CTL_BMSK                                                                  0x2
+#define HWIO_GCC_XO_PCIE_LINK_CBCR_HW_CTL_SHFT                                                                  0x1
+#define HWIO_GCC_XO_PCIE_LINK_CBCR_HW_CTL_DISABLE_FVAL                                                          0x0
+#define HWIO_GCC_XO_PCIE_LINK_CBCR_HW_CTL_ENABLE_FVAL                                                           0x1
+#define HWIO_GCC_XO_PCIE_LINK_CBCR_CLK_ENABLE_BMSK                                                              0x1
+#define HWIO_GCC_XO_PCIE_LINK_CBCR_CLK_ENABLE_SHFT                                                              0x0
+#define HWIO_GCC_XO_PCIE_LINK_CBCR_CLK_ENABLE_DISABLE_FVAL                                                      0x0
+#define HWIO_GCC_XO_PCIE_LINK_CBCR_CLK_ENABLE_ENABLE_FVAL                                                       0x1
+
+#define HWIO_GCC_XO_CBCR_ADDR                                                                            (GCC_CLK_CTL_REG_REG_BASE      + 0x0001e00c)
+#define HWIO_GCC_XO_CBCR_PHYS                                                                            (GCC_CLK_CTL_REG_REG_BASE_PHYS + 0x0001e00c)
+#define HWIO_GCC_XO_CBCR_OFFS                                                                            (GCC_CLK_CTL_REG_REG_BASE_OFFS + 0x0001e00c)
+#define HWIO_GCC_XO_CBCR_RMSK                                                                            0x81c00005
+#define HWIO_GCC_XO_CBCR_ATTR                                                                                   0x3
+#define HWIO_GCC_XO_CBCR_IN          \
+        in_dword_masked(HWIO_GCC_XO_CBCR_ADDR, HWIO_GCC_XO_CBCR_RMSK)
+#define HWIO_GCC_XO_CBCR_INM(m)      \
+        in_dword_masked(HWIO_GCC_XO_CBCR_ADDR, m)
+#define HWIO_GCC_XO_CBCR_OUT(v)      \
+        out_dword(HWIO_GCC_XO_CBCR_ADDR,v)
+#define HWIO_GCC_XO_CBCR_OUTM(m,v) \
+        out_dword_masked_ns(HWIO_GCC_XO_CBCR_ADDR,m,v,HWIO_GCC_XO_CBCR_IN)
+#define HWIO_GCC_XO_CBCR_CLK_OFF_BMSK                                                                    0x80000000
+#define HWIO_GCC_XO_CBCR_CLK_OFF_SHFT                                                                          0x1f
+#define HWIO_GCC_XO_CBCR_IGNORE_ALL_ARES_BMSK                                                             0x1000000
+#define HWIO_GCC_XO_CBCR_IGNORE_ALL_ARES_SHFT                                                                  0x18
+#define HWIO_GCC_XO_CBCR_IGNORE_ALL_CLK_DIS_BMSK                                                           0x800000
+#define HWIO_GCC_XO_CBCR_IGNORE_ALL_CLK_DIS_SHFT                                                               0x17
+#define HWIO_GCC_XO_CBCR_CLK_DIS_BMSK                                                                      0x400000
+#define HWIO_GCC_XO_CBCR_CLK_DIS_SHFT                                                                          0x16
+#define HWIO_GCC_XO_CBCR_CLK_ARES_BMSK                                                                          0x4
+#define HWIO_GCC_XO_CBCR_CLK_ARES_SHFT                                                                          0x2
+#define HWIO_GCC_XO_CBCR_CLK_ARES_NO_RESET_FVAL                                                                 0x0
+#define HWIO_GCC_XO_CBCR_CLK_ARES_RESET_FVAL                                                                    0x1
+#define HWIO_GCC_XO_CBCR_CLK_ENABLE_BMSK                                                                        0x1
+#define HWIO_GCC_XO_CBCR_CLK_ENABLE_SHFT                                                                        0x0
+#define HWIO_GCC_XO_CBCR_CLK_ENABLE_DISABLE_FVAL                                                                0x0
+#define HWIO_GCC_XO_CBCR_CLK_ENABLE_ENABLE_FVAL                                                                 0x1
+
+#define HWIO_GCC_XO_DIV4_CBCR_ADDR                                                                       (GCC_CLK_CTL_REG_REG_BASE      + 0x0001e010)
+#define HWIO_GCC_XO_DIV4_CBCR_PHYS                                                                       (GCC_CLK_CTL_REG_REG_BASE_PHYS + 0x0001e010)
+#define HWIO_GCC_XO_DIV4_CBCR_OFFS                                                                       (GCC_CLK_CTL_REG_REG_BASE_OFFS + 0x0001e010)
+#define HWIO_GCC_XO_DIV4_CBCR_RMSK                                                                       0x81c00005
+#define HWIO_GCC_XO_DIV4_CBCR_ATTR                                                                              0x3
+#define HWIO_GCC_XO_DIV4_CBCR_IN          \
+        in_dword_masked(HWIO_GCC_XO_DIV4_CBCR_ADDR, HWIO_GCC_XO_DIV4_CBCR_RMSK)
+#define HWIO_GCC_XO_DIV4_CBCR_INM(m)      \
+        in_dword_masked(HWIO_GCC_XO_DIV4_CBCR_ADDR, m)
+#define HWIO_GCC_XO_DIV4_CBCR_OUT(v)      \
+        out_dword(HWIO_GCC_XO_DIV4_CBCR_ADDR,v)
+#define HWIO_GCC_XO_DIV4_CBCR_OUTM(m,v) \
+        out_dword_masked_ns(HWIO_GCC_XO_DIV4_CBCR_ADDR,m,v,HWIO_GCC_XO_DIV4_CBCR_IN)
+#define HWIO_GCC_XO_DIV4_CBCR_CLK_OFF_BMSK                                                               0x80000000
+#define HWIO_GCC_XO_DIV4_CBCR_CLK_OFF_SHFT                                                                     0x1f
+#define HWIO_GCC_XO_DIV4_CBCR_IGNORE_ALL_ARES_BMSK                                                        0x1000000
+#define HWIO_GCC_XO_DIV4_CBCR_IGNORE_ALL_ARES_SHFT                                                             0x18
+#define HWIO_GCC_XO_DIV4_CBCR_IGNORE_ALL_CLK_DIS_BMSK                                                      0x800000
+#define HWIO_GCC_XO_DIV4_CBCR_IGNORE_ALL_CLK_DIS_SHFT                                                          0x17
+#define HWIO_GCC_XO_DIV4_CBCR_CLK_DIS_BMSK                                                                 0x400000
+#define HWIO_GCC_XO_DIV4_CBCR_CLK_DIS_SHFT                                                                     0x16
+#define HWIO_GCC_XO_DIV4_CBCR_CLK_ARES_BMSK                                                                     0x4
+#define HWIO_GCC_XO_DIV4_CBCR_CLK_ARES_SHFT                                                                     0x2
+#define HWIO_GCC_XO_DIV4_CBCR_CLK_ARES_NO_RESET_FVAL                                                            0x0
+#define HWIO_GCC_XO_DIV4_CBCR_CLK_ARES_RESET_FVAL                                                               0x1
+#define HWIO_GCC_XO_DIV4_CBCR_CLK_ENABLE_BMSK                                                                   0x1
+#define HWIO_GCC_XO_DIV4_CBCR_CLK_ENABLE_SHFT                                                                   0x0
+#define HWIO_GCC_XO_DIV4_CBCR_CLK_ENABLE_DISABLE_FVAL                                                           0x0
+#define HWIO_GCC_XO_DIV4_CBCR_CLK_ENABLE_ENABLE_FVAL                                                            0x1
+
+#define HWIO_GCC_SLEEP_CBCR_ADDR                                                                         (GCC_CLK_CTL_REG_REG_BASE      + 0x0001e014)
+#define HWIO_GCC_SLEEP_CBCR_PHYS                                                                         (GCC_CLK_CTL_REG_REG_BASE_PHYS + 0x0001e014)
+#define HWIO_GCC_SLEEP_CBCR_OFFS                                                                         (GCC_CLK_CTL_REG_REG_BASE_OFFS + 0x0001e014)
+#define HWIO_GCC_SLEEP_CBCR_RMSK                                                                         0x81c00005
+#define HWIO_GCC_SLEEP_CBCR_ATTR                                                                                0x3
+#define HWIO_GCC_SLEEP_CBCR_IN          \
+        in_dword_masked(HWIO_GCC_SLEEP_CBCR_ADDR, HWIO_GCC_SLEEP_CBCR_RMSK)
+#define HWIO_GCC_SLEEP_CBCR_INM(m)      \
+        in_dword_masked(HWIO_GCC_SLEEP_CBCR_ADDR, m)
+#define HWIO_GCC_SLEEP_CBCR_OUT(v)      \
+        out_dword(HWIO_GCC_SLEEP_CBCR_ADDR,v)
+#define HWIO_GCC_SLEEP_CBCR_OUTM(m,v) \
+        out_dword_masked_ns(HWIO_GCC_SLEEP_CBCR_ADDR,m,v,HWIO_GCC_SLEEP_CBCR_IN)
+#define HWIO_GCC_SLEEP_CBCR_CLK_OFF_BMSK                                                                 0x80000000
+#define HWIO_GCC_SLEEP_CBCR_CLK_OFF_SHFT                                                                       0x1f
+#define HWIO_GCC_SLEEP_CBCR_IGNORE_ALL_ARES_BMSK                                                          0x1000000
+#define HWIO_GCC_SLEEP_CBCR_IGNORE_ALL_ARES_SHFT                                                               0x18
+#define HWIO_GCC_SLEEP_CBCR_IGNORE_ALL_CLK_DIS_BMSK                                                        0x800000
+#define HWIO_GCC_SLEEP_CBCR_IGNORE_ALL_CLK_DIS_SHFT                                                            0x17
+#define HWIO_GCC_SLEEP_CBCR_CLK_DIS_BMSK                                                                   0x400000
+#define HWIO_GCC_SLEEP_CBCR_CLK_DIS_SHFT                                                                       0x16
+#define HWIO_GCC_SLEEP_CBCR_CLK_ARES_BMSK                                                                       0x4
+#define HWIO_GCC_SLEEP_CBCR_CLK_ARES_SHFT                                                                       0x2
+#define HWIO_GCC_SLEEP_CBCR_CLK_ARES_NO_RESET_FVAL                                                              0x0
+#define HWIO_GCC_SLEEP_CBCR_CLK_ARES_RESET_FVAL                                                                 0x1
+#define HWIO_GCC_SLEEP_CBCR_CLK_ENABLE_BMSK                                                                     0x1
+#define HWIO_GCC_SLEEP_CBCR_CLK_ENABLE_SHFT                                                                     0x0
+#define HWIO_GCC_SLEEP_CBCR_CLK_ENABLE_DISABLE_FVAL                                                             0x0
+#define HWIO_GCC_SLEEP_CBCR_CLK_ENABLE_ENABLE_FVAL                                                              0x1
+
+#define HWIO_GCC_XO_DIV4_CDIVR_ADDR                                                                      (GCC_CLK_CTL_REG_REG_BASE      + 0x0001e018)
+#define HWIO_GCC_XO_DIV4_CDIVR_PHYS                                                                      (GCC_CLK_CTL_REG_REG_BASE_PHYS + 0x0001e018)
+#define HWIO_GCC_XO_DIV4_CDIVR_OFFS                                                                      (GCC_CLK_CTL_REG_REG_BASE_OFFS + 0x0001e018)
+#define HWIO_GCC_XO_DIV4_CDIVR_RMSK                                                                             0xf
+#define HWIO_GCC_XO_DIV4_CDIVR_ATTR                                                                             0x3
+#define HWIO_GCC_XO_DIV4_CDIVR_IN          \
+        in_dword_masked(HWIO_GCC_XO_DIV4_CDIVR_ADDR, HWIO_GCC_XO_DIV4_CDIVR_RMSK)
+#define HWIO_GCC_XO_DIV4_CDIVR_INM(m)      \
+        in_dword_masked(HWIO_GCC_XO_DIV4_CDIVR_ADDR, m)
+#define HWIO_GCC_XO_DIV4_CDIVR_OUT(v)      \
+        out_dword(HWIO_GCC_XO_DIV4_CDIVR_ADDR,v)
+#define HWIO_GCC_XO_DIV4_CDIVR_OUTM(m,v) \
+        out_dword_masked_ns(HWIO_GCC_XO_DIV4_CDIVR_ADDR,m,v,HWIO_GCC_XO_DIV4_CDIVR_IN)
+#define HWIO_GCC_XO_DIV4_CDIVR_CLK_DIV_BMSK                                                                     0xf
+#define HWIO_GCC_XO_DIV4_CDIVR_CLK_DIV_SHFT                                                                     0x0
+
+#define HWIO_GCC_SLEEP_CMD_RCGR_ADDR                                                                     (GCC_CLK_CTL_REG_REG_BASE      + 0x0001e01c)
+#define HWIO_GCC_SLEEP_CMD_RCGR_PHYS                                                                     (GCC_CLK_CTL_REG_REG_BASE_PHYS + 0x0001e01c)
+#define HWIO_GCC_SLEEP_CMD_RCGR_OFFS                                                                     (GCC_CLK_CTL_REG_REG_BASE_OFFS + 0x0001e01c)
+#define HWIO_GCC_SLEEP_CMD_RCGR_RMSK                                                                     0x80000013
+#define HWIO_GCC_SLEEP_CMD_RCGR_ATTR                                                                            0x3
+#define HWIO_GCC_SLEEP_CMD_RCGR_IN          \
+        in_dword_masked(HWIO_GCC_SLEEP_CMD_RCGR_ADDR, HWIO_GCC_SLEEP_CMD_RCGR_RMSK)
+#define HWIO_GCC_SLEEP_CMD_RCGR_INM(m)      \
+        in_dword_masked(HWIO_GCC_SLEEP_CMD_RCGR_ADDR, m)
+#define HWIO_GCC_SLEEP_CMD_RCGR_OUT(v)      \
+        out_dword(HWIO_GCC_SLEEP_CMD_RCGR_ADDR,v)
+#define HWIO_GCC_SLEEP_CMD_RCGR_OUTM(m,v) \
+        out_dword_masked_ns(HWIO_GCC_SLEEP_CMD_RCGR_ADDR,m,v,HWIO_GCC_SLEEP_CMD_RCGR_IN)
+#define HWIO_GCC_SLEEP_CMD_RCGR_ROOT_OFF_BMSK                                                            0x80000000
+#define HWIO_GCC_SLEEP_CMD_RCGR_ROOT_OFF_SHFT                                                                  0x1f
+#define HWIO_GCC_SLEEP_CMD_RCGR_DIRTY_CFG_RCGR_BMSK                                                            0x10
+#define HWIO_GCC_SLEEP_CMD_RCGR_DIRTY_CFG_RCGR_SHFT                                                             0x4
+#define HWIO_GCC_SLEEP_CMD_RCGR_ROOT_EN_BMSK                                                                    0x2
+#define HWIO_GCC_SLEEP_CMD_RCGR_ROOT_EN_SHFT                                                                    0x1
+#define HWIO_GCC_SLEEP_CMD_RCGR_ROOT_EN_DISABLE_FVAL                                                            0x0
+#define HWIO_GCC_SLEEP_CMD_RCGR_ROOT_EN_ENABLE_FVAL                                                             0x1
+#define HWIO_GCC_SLEEP_CMD_RCGR_UPDATE_BMSK                                                                     0x1
+#define HWIO_GCC_SLEEP_CMD_RCGR_UPDATE_SHFT                                                                     0x0
+#define HWIO_GCC_SLEEP_CMD_RCGR_UPDATE_DISABLE_FVAL                                                             0x0
+#define HWIO_GCC_SLEEP_CMD_RCGR_UPDATE_ENABLE_FVAL                                                              0x1
+
+#define HWIO_GCC_SLEEP_CFG_RCGR_ADDR                                                                     (GCC_CLK_CTL_REG_REG_BASE      + 0x0001e020)
+#define HWIO_GCC_SLEEP_CFG_RCGR_PHYS                                                                     (GCC_CLK_CTL_REG_REG_BASE_PHYS + 0x0001e020)
+#define HWIO_GCC_SLEEP_CFG_RCGR_OFFS                                                                     (GCC_CLK_CTL_REG_REG_BASE_OFFS + 0x0001e020)
+#define HWIO_GCC_SLEEP_CFG_RCGR_RMSK                                                                       0x11071f
+#define HWIO_GCC_SLEEP_CFG_RCGR_ATTR                                                                            0x3
+#define HWIO_GCC_SLEEP_CFG_RCGR_IN          \
+        in_dword_masked(HWIO_GCC_SLEEP_CFG_RCGR_ADDR, HWIO_GCC_SLEEP_CFG_RCGR_RMSK)
+#define HWIO_GCC_SLEEP_CFG_RCGR_INM(m)      \
+        in_dword_masked(HWIO_GCC_SLEEP_CFG_RCGR_ADDR, m)
+#define HWIO_GCC_SLEEP_CFG_RCGR_OUT(v)      \
+        out_dword(HWIO_GCC_SLEEP_CFG_RCGR_ADDR,v)
+#define HWIO_GCC_SLEEP_CFG_RCGR_OUTM(m,v) \
+        out_dword_masked_ns(HWIO_GCC_SLEEP_CFG_RCGR_ADDR,m,v,HWIO_GCC_SLEEP_CFG_RCGR_IN)
+#define HWIO_GCC_SLEEP_CFG_RCGR_HW_CLK_CONTROL_BMSK                                                        0x100000
+#define HWIO_GCC_SLEEP_CFG_RCGR_HW_CLK_CONTROL_SHFT                                                            0x14
+#define HWIO_GCC_SLEEP_CFG_RCGR_HW_CLK_CONTROL_DISABLE_FVAL                                                     0x0
+#define HWIO_GCC_SLEEP_CFG_RCGR_HW_CLK_CONTROL_ENABLE_FVAL                                                      0x1
+#define HWIO_GCC_SLEEP_CFG_RCGR_RCGLITE_DISABLE_BMSK                                                        0x10000
+#define HWIO_GCC_SLEEP_CFG_RCGR_RCGLITE_DISABLE_SHFT                                                           0x10
+#define HWIO_GCC_SLEEP_CFG_RCGR_RCGLITE_DISABLE_RCGLITE_ENABLED_FVAL                                            0x0
+#define HWIO_GCC_SLEEP_CFG_RCGR_RCGLITE_DISABLE_RCGLITE_DISABLED_FVAL                                           0x1
+#define HWIO_GCC_SLEEP_CFG_RCGR_SRC_SEL_BMSK                                                                  0x700
+#define HWIO_GCC_SLEEP_CFG_RCGR_SRC_SEL_SHFT                                                                    0x8
+#define HWIO_GCC_SLEEP_CFG_RCGR_SRC_SEL_SRC0_FVAL                                                               0x0
+#define HWIO_GCC_SLEEP_CFG_RCGR_SRC_SEL_SRC1_FVAL                                                               0x1
+#define HWIO_GCC_SLEEP_CFG_RCGR_SRC_SEL_SRC2_FVAL                                                               0x2
+#define HWIO_GCC_SLEEP_CFG_RCGR_SRC_SEL_SRC3_FVAL                                                               0x3
+#define HWIO_GCC_SLEEP_CFG_RCGR_SRC_SEL_SRC4_FVAL                                                               0x4
+#define HWIO_GCC_SLEEP_CFG_RCGR_SRC_SEL_SRC5_FVAL                                                               0x5
+#define HWIO_GCC_SLEEP_CFG_RCGR_SRC_SEL_SRC6_FVAL                                                               0x6
+#define HWIO_GCC_SLEEP_CFG_RCGR_SRC_SEL_SRC7_FVAL                                                               0x7
+#define HWIO_GCC_SLEEP_CFG_RCGR_SRC_DIV_BMSK                                                                   0x1f
+#define HWIO_GCC_SLEEP_CFG_RCGR_SRC_DIV_SHFT                                                                    0x0
+#define HWIO_GCC_SLEEP_CFG_RCGR_SRC_DIV_BYPASS_FVAL                                                             0x0
+#define HWIO_GCC_SLEEP_CFG_RCGR_SRC_DIV_DIV1_FVAL                                                               0x1
+#define HWIO_GCC_SLEEP_CFG_RCGR_SRC_DIV_DIV1_5_FVAL                                                             0x2
+#define HWIO_GCC_SLEEP_CFG_RCGR_SRC_DIV_DIV2_FVAL                                                               0x3
+#define HWIO_GCC_SLEEP_CFG_RCGR_SRC_DIV_DIV2_5_FVAL                                                             0x4
+#define HWIO_GCC_SLEEP_CFG_RCGR_SRC_DIV_DIV3_FVAL                                                               0x5
+#define HWIO_GCC_SLEEP_CFG_RCGR_SRC_DIV_DIV3_5_FVAL                                                             0x6
+#define HWIO_GCC_SLEEP_CFG_RCGR_SRC_DIV_DIV4_FVAL                                                               0x7
+#define HWIO_GCC_SLEEP_CFG_RCGR_SRC_DIV_DIV4_5_FVAL                                                             0x8
+#define HWIO_GCC_SLEEP_CFG_RCGR_SRC_DIV_DIV5_FVAL                                                               0x9
+#define HWIO_GCC_SLEEP_CFG_RCGR_SRC_DIV_DIV5_5_FVAL                                                             0xa
+#define HWIO_GCC_SLEEP_CFG_RCGR_SRC_DIV_DIV6_FVAL                                                               0xb
+#define HWIO_GCC_SLEEP_CFG_RCGR_SRC_DIV_DIV6_5_FVAL                                                             0xc
+#define HWIO_GCC_SLEEP_CFG_RCGR_SRC_DIV_DIV7_FVAL                                                               0xd
+#define HWIO_GCC_SLEEP_CFG_RCGR_SRC_DIV_DIV7_5_FVAL                                                             0xe
+#define HWIO_GCC_SLEEP_CFG_RCGR_SRC_DIV_DIV8_FVAL                                                               0xf
+#define HWIO_GCC_SLEEP_CFG_RCGR_SRC_DIV_DIV8_5_FVAL                                                            0x10
+#define HWIO_GCC_SLEEP_CFG_RCGR_SRC_DIV_DIV9_FVAL                                                              0x11
+#define HWIO_GCC_SLEEP_CFG_RCGR_SRC_DIV_DIV9_5_FVAL                                                            0x12
+#define HWIO_GCC_SLEEP_CFG_RCGR_SRC_DIV_DIV10_FVAL                                                             0x13
+#define HWIO_GCC_SLEEP_CFG_RCGR_SRC_DIV_DIV10_5_FVAL                                                           0x14
+#define HWIO_GCC_SLEEP_CFG_RCGR_SRC_DIV_DIV11_FVAL                                                             0x15
+#define HWIO_GCC_SLEEP_CFG_RCGR_SRC_DIV_DIV11_5_FVAL                                                           0x16
+#define HWIO_GCC_SLEEP_CFG_RCGR_SRC_DIV_DIV12_FVAL                                                             0x17
+#define HWIO_GCC_SLEEP_CFG_RCGR_SRC_DIV_DIV12_5_FVAL                                                           0x18
+#define HWIO_GCC_SLEEP_CFG_RCGR_SRC_DIV_DIV13_FVAL                                                             0x19
+#define HWIO_GCC_SLEEP_CFG_RCGR_SRC_DIV_DIV13_5_FVAL                                                           0x1a
+#define HWIO_GCC_SLEEP_CFG_RCGR_SRC_DIV_DIV14_FVAL                                                             0x1b
+#define HWIO_GCC_SLEEP_CFG_RCGR_SRC_DIV_DIV14_5_FVAL                                                           0x1c
+#define HWIO_GCC_SLEEP_CFG_RCGR_SRC_DIV_DIV15_FVAL                                                             0x1d
+#define HWIO_GCC_SLEEP_CFG_RCGR_SRC_DIV_DIV15_5_FVAL                                                           0x1e
+#define HWIO_GCC_SLEEP_CFG_RCGR_SRC_DIV_DIV16_FVAL                                                             0x1f
+
+#define HWIO_GCC_XO_CMD_RCGR_ADDR                                                                        (GCC_CLK_CTL_REG_REG_BASE      + 0x0001e038)
+#define HWIO_GCC_XO_CMD_RCGR_PHYS                                                                        (GCC_CLK_CTL_REG_REG_BASE_PHYS + 0x0001e038)
+#define HWIO_GCC_XO_CMD_RCGR_OFFS                                                                        (GCC_CLK_CTL_REG_REG_BASE_OFFS + 0x0001e038)
+#define HWIO_GCC_XO_CMD_RCGR_RMSK                                                                        0x80000013
+#define HWIO_GCC_XO_CMD_RCGR_ATTR                                                                               0x3
+#define HWIO_GCC_XO_CMD_RCGR_IN          \
+        in_dword_masked(HWIO_GCC_XO_CMD_RCGR_ADDR, HWIO_GCC_XO_CMD_RCGR_RMSK)
+#define HWIO_GCC_XO_CMD_RCGR_INM(m)      \
+        in_dword_masked(HWIO_GCC_XO_CMD_RCGR_ADDR, m)
+#define HWIO_GCC_XO_CMD_RCGR_OUT(v)      \
+        out_dword(HWIO_GCC_XO_CMD_RCGR_ADDR,v)
+#define HWIO_GCC_XO_CMD_RCGR_OUTM(m,v) \
+        out_dword_masked_ns(HWIO_GCC_XO_CMD_RCGR_ADDR,m,v,HWIO_GCC_XO_CMD_RCGR_IN)
+#define HWIO_GCC_XO_CMD_RCGR_ROOT_OFF_BMSK                                                               0x80000000
+#define HWIO_GCC_XO_CMD_RCGR_ROOT_OFF_SHFT                                                                     0x1f
+#define HWIO_GCC_XO_CMD_RCGR_DIRTY_CFG_RCGR_BMSK                                                               0x10
+#define HWIO_GCC_XO_CMD_RCGR_DIRTY_CFG_RCGR_SHFT                                                                0x4
+#define HWIO_GCC_XO_CMD_RCGR_ROOT_EN_BMSK                                                                       0x2
+#define HWIO_GCC_XO_CMD_RCGR_ROOT_EN_SHFT                                                                       0x1
+#define HWIO_GCC_XO_CMD_RCGR_ROOT_EN_DISABLE_FVAL                                                               0x0
+#define HWIO_GCC_XO_CMD_RCGR_ROOT_EN_ENABLE_FVAL                                                                0x1
+#define HWIO_GCC_XO_CMD_RCGR_UPDATE_BMSK                                                                        0x1
+#define HWIO_GCC_XO_CMD_RCGR_UPDATE_SHFT                                                                        0x0
+#define HWIO_GCC_XO_CMD_RCGR_UPDATE_DISABLE_FVAL                                                                0x0
+#define HWIO_GCC_XO_CMD_RCGR_UPDATE_ENABLE_FVAL                                                                 0x1
+
+#define HWIO_GCC_XO_CFG_RCGR_ADDR                                                                        (GCC_CLK_CTL_REG_REG_BASE      + 0x0001e03c)
+#define HWIO_GCC_XO_CFG_RCGR_PHYS                                                                        (GCC_CLK_CTL_REG_REG_BASE_PHYS + 0x0001e03c)
+#define HWIO_GCC_XO_CFG_RCGR_OFFS                                                                        (GCC_CLK_CTL_REG_REG_BASE_OFFS + 0x0001e03c)
+#define HWIO_GCC_XO_CFG_RCGR_RMSK                                                                          0x11071f
+#define HWIO_GCC_XO_CFG_RCGR_ATTR                                                                               0x3
+#define HWIO_GCC_XO_CFG_RCGR_IN          \
+        in_dword_masked(HWIO_GCC_XO_CFG_RCGR_ADDR, HWIO_GCC_XO_CFG_RCGR_RMSK)
+#define HWIO_GCC_XO_CFG_RCGR_INM(m)      \
+        in_dword_masked(HWIO_GCC_XO_CFG_RCGR_ADDR, m)
+#define HWIO_GCC_XO_CFG_RCGR_OUT(v)      \
+        out_dword(HWIO_GCC_XO_CFG_RCGR_ADDR,v)
+#define HWIO_GCC_XO_CFG_RCGR_OUTM(m,v) \
+        out_dword_masked_ns(HWIO_GCC_XO_CFG_RCGR_ADDR,m,v,HWIO_GCC_XO_CFG_RCGR_IN)
+#define HWIO_GCC_XO_CFG_RCGR_HW_CLK_CONTROL_BMSK                                                           0x100000
+#define HWIO_GCC_XO_CFG_RCGR_HW_CLK_CONTROL_SHFT                                                               0x14
+#define HWIO_GCC_XO_CFG_RCGR_HW_CLK_CONTROL_DISABLE_FVAL                                                        0x0
+#define HWIO_GCC_XO_CFG_RCGR_HW_CLK_CONTROL_ENABLE_FVAL                                                         0x1
+#define HWIO_GCC_XO_CFG_RCGR_RCGLITE_DISABLE_BMSK                                                           0x10000
+#define HWIO_GCC_XO_CFG_RCGR_RCGLITE_DISABLE_SHFT                                                              0x10
+#define HWIO_GCC_XO_CFG_RCGR_RCGLITE_DISABLE_RCGLITE_ENABLED_FVAL                                               0x0
+#define HWIO_GCC_XO_CFG_RCGR_RCGLITE_DISABLE_RCGLITE_DISABLED_FVAL                                              0x1
+#define HWIO_GCC_XO_CFG_RCGR_SRC_SEL_BMSK                                                                     0x700
+#define HWIO_GCC_XO_CFG_RCGR_SRC_SEL_SHFT                                                                       0x8
+#define HWIO_GCC_XO_CFG_RCGR_SRC_SEL_SRC0_FVAL                                                                  0x0
+#define HWIO_GCC_XO_CFG_RCGR_SRC_SEL_SRC1_FVAL                                                                  0x1
+#define HWIO_GCC_XO_CFG_RCGR_SRC_SEL_SRC2_FVAL                                                                  0x2
+#define HWIO_GCC_XO_CFG_RCGR_SRC_SEL_SRC3_FVAL                                                                  0x3
+#define HWIO_GCC_XO_CFG_RCGR_SRC_SEL_SRC4_FVAL                                                                  0x4
+#define HWIO_GCC_XO_CFG_RCGR_SRC_SEL_SRC5_FVAL                                                                  0x5
+#define HWIO_GCC_XO_CFG_RCGR_SRC_SEL_SRC6_FVAL                                                                  0x6
+#define HWIO_GCC_XO_CFG_RCGR_SRC_SEL_SRC7_FVAL                                                                  0x7
+#define HWIO_GCC_XO_CFG_RCGR_SRC_DIV_BMSK                                                                      0x1f
+#define HWIO_GCC_XO_CFG_RCGR_SRC_DIV_SHFT                                                                       0x0
+#define HWIO_GCC_XO_CFG_RCGR_SRC_DIV_BYPASS_FVAL                                                                0x0
+#define HWIO_GCC_XO_CFG_RCGR_SRC_DIV_DIV1_FVAL                                                                  0x1
+#define HWIO_GCC_XO_CFG_RCGR_SRC_DIV_DIV1_5_FVAL                                                                0x2
+#define HWIO_GCC_XO_CFG_RCGR_SRC_DIV_DIV2_FVAL                                                                  0x3
+#define HWIO_GCC_XO_CFG_RCGR_SRC_DIV_DIV2_5_FVAL                                                                0x4
+#define HWIO_GCC_XO_CFG_RCGR_SRC_DIV_DIV3_FVAL                                                                  0x5
+#define HWIO_GCC_XO_CFG_RCGR_SRC_DIV_DIV3_5_FVAL                                                                0x6
+#define HWIO_GCC_XO_CFG_RCGR_SRC_DIV_DIV4_FVAL                                                                  0x7
+#define HWIO_GCC_XO_CFG_RCGR_SRC_DIV_DIV4_5_FVAL                                                                0x8
+#define HWIO_GCC_XO_CFG_RCGR_SRC_DIV_DIV5_FVAL                                                                  0x9
+#define HWIO_GCC_XO_CFG_RCGR_SRC_DIV_DIV5_5_FVAL                                                                0xa
+#define HWIO_GCC_XO_CFG_RCGR_SRC_DIV_DIV6_FVAL                                                                  0xb
+#define HWIO_GCC_XO_CFG_RCGR_SRC_DIV_DIV6_5_FVAL                                                                0xc
+#define HWIO_GCC_XO_CFG_RCGR_SRC_DIV_DIV7_FVAL                                                                  0xd
+#define HWIO_GCC_XO_CFG_RCGR_SRC_DIV_DIV7_5_FVAL                                                                0xe
+#define HWIO_GCC_XO_CFG_RCGR_SRC_DIV_DIV8_FVAL                                                                  0xf
+#define HWIO_GCC_XO_CFG_RCGR_SRC_DIV_DIV8_5_FVAL                                                               0x10
+#define HWIO_GCC_XO_CFG_RCGR_SRC_DIV_DIV9_FVAL                                                                 0x11
+#define HWIO_GCC_XO_CFG_RCGR_SRC_DIV_DIV9_5_FVAL                                                               0x12
+#define HWIO_GCC_XO_CFG_RCGR_SRC_DIV_DIV10_FVAL                                                                0x13
+#define HWIO_GCC_XO_CFG_RCGR_SRC_DIV_DIV10_5_FVAL                                                              0x14
+#define HWIO_GCC_XO_CFG_RCGR_SRC_DIV_DIV11_FVAL                                                                0x15
+#define HWIO_GCC_XO_CFG_RCGR_SRC_DIV_DIV11_5_FVAL                                                              0x16
+#define HWIO_GCC_XO_CFG_RCGR_SRC_DIV_DIV12_FVAL                                                                0x17
+#define HWIO_GCC_XO_CFG_RCGR_SRC_DIV_DIV12_5_FVAL                                                              0x18
+#define HWIO_GCC_XO_CFG_RCGR_SRC_DIV_DIV13_FVAL                                                                0x19
+#define HWIO_GCC_XO_CFG_RCGR_SRC_DIV_DIV13_5_FVAL                                                              0x1a
+#define HWIO_GCC_XO_CFG_RCGR_SRC_DIV_DIV14_FVAL                                                                0x1b
+#define HWIO_GCC_XO_CFG_RCGR_SRC_DIV_DIV14_5_FVAL                                                              0x1c
+#define HWIO_GCC_XO_CFG_RCGR_SRC_DIV_DIV15_FVAL                                                                0x1d
+#define HWIO_GCC_XO_CFG_RCGR_SRC_DIV_DIV15_5_FVAL                                                              0x1e
+#define HWIO_GCC_XO_CFG_RCGR_SRC_DIV_DIV16_FVAL                                                                0x1f
+
+#define HWIO_GCC_DDRSS_BCR_ADDR                                                                          (GCC_CLK_CTL_REG_REG_BASE      + 0x0001f000)
+#define HWIO_GCC_DDRSS_BCR_PHYS                                                                          (GCC_CLK_CTL_REG_REG_BASE_PHYS + 0x0001f000)
+#define HWIO_GCC_DDRSS_BCR_OFFS                                                                          (GCC_CLK_CTL_REG_REG_BASE_OFFS + 0x0001f000)
+#define HWIO_GCC_DDRSS_BCR_RMSK                                                                                 0x1
+#define HWIO_GCC_DDRSS_BCR_ATTR                                                                                 0x3
+#define HWIO_GCC_DDRSS_BCR_IN          \
+        in_dword_masked(HWIO_GCC_DDRSS_BCR_ADDR, HWIO_GCC_DDRSS_BCR_RMSK)
+#define HWIO_GCC_DDRSS_BCR_INM(m)      \
+        in_dword_masked(HWIO_GCC_DDRSS_BCR_ADDR, m)
+#define HWIO_GCC_DDRSS_BCR_OUT(v)      \
+        out_dword(HWIO_GCC_DDRSS_BCR_ADDR,v)
+#define HWIO_GCC_DDRSS_BCR_OUTM(m,v) \
+        out_dword_masked_ns(HWIO_GCC_DDRSS_BCR_ADDR,m,v,HWIO_GCC_DDRSS_BCR_IN)
+#define HWIO_GCC_DDRSS_BCR_BLK_ARES_BMSK                                                                        0x1
+#define HWIO_GCC_DDRSS_BCR_BLK_ARES_SHFT                                                                        0x0
+#define HWIO_GCC_DDRSS_BCR_BLK_ARES_DISABLE_FVAL                                                                0x0
+#define HWIO_GCC_DDRSS_BCR_BLK_ARES_ENABLE_FVAL                                                                 0x1
+
+#define HWIO_GCC_DDRSS_GDSCR_ADDR                                                                        (GCC_CLK_CTL_REG_REG_BASE      + 0x0001f004)
+#define HWIO_GCC_DDRSS_GDSCR_PHYS                                                                        (GCC_CLK_CTL_REG_REG_BASE_PHYS + 0x0001f004)
+#define HWIO_GCC_DDRSS_GDSCR_OFFS                                                                        (GCC_CLK_CTL_REG_REG_BASE_OFFS + 0x0001f004)
+#define HWIO_GCC_DDRSS_GDSCR_RMSK                                                                        0xf8ffffff
+#define HWIO_GCC_DDRSS_GDSCR_ATTR                                                                               0x3
+#define HWIO_GCC_DDRSS_GDSCR_IN          \
+        in_dword_masked(HWIO_GCC_DDRSS_GDSCR_ADDR, HWIO_GCC_DDRSS_GDSCR_RMSK)
+#define HWIO_GCC_DDRSS_GDSCR_INM(m)      \
+        in_dword_masked(HWIO_GCC_DDRSS_GDSCR_ADDR, m)
+#define HWIO_GCC_DDRSS_GDSCR_OUT(v)      \
+        out_dword(HWIO_GCC_DDRSS_GDSCR_ADDR,v)
+#define HWIO_GCC_DDRSS_GDSCR_OUTM(m,v) \
+        out_dword_masked_ns(HWIO_GCC_DDRSS_GDSCR_ADDR,m,v,HWIO_GCC_DDRSS_GDSCR_IN)
+#define HWIO_GCC_DDRSS_GDSCR_PWR_ON_BMSK                                                                 0x80000000
+#define HWIO_GCC_DDRSS_GDSCR_PWR_ON_SHFT                                                                       0x1f
+#define HWIO_GCC_DDRSS_GDSCR_GDSC_STATE_BMSK                                                             0x78000000
+#define HWIO_GCC_DDRSS_GDSCR_GDSC_STATE_SHFT                                                                   0x1b
+#define HWIO_GCC_DDRSS_GDSCR_EN_REST_WAIT_BMSK                                                             0xf00000
+#define HWIO_GCC_DDRSS_GDSCR_EN_REST_WAIT_SHFT                                                                 0x14
+#define HWIO_GCC_DDRSS_GDSCR_EN_FEW_WAIT_BMSK                                                               0xf0000
+#define HWIO_GCC_DDRSS_GDSCR_EN_FEW_WAIT_SHFT                                                                  0x10
+#define HWIO_GCC_DDRSS_GDSCR_CLK_DIS_WAIT_BMSK                                                               0xf000
+#define HWIO_GCC_DDRSS_GDSCR_CLK_DIS_WAIT_SHFT                                                                  0xc
+#define HWIO_GCC_DDRSS_GDSCR_RETAIN_FF_ENABLE_BMSK                                                            0x800
+#define HWIO_GCC_DDRSS_GDSCR_RETAIN_FF_ENABLE_SHFT                                                              0xb
+#define HWIO_GCC_DDRSS_GDSCR_RETAIN_FF_ENABLE_DISABLE_FVAL                                                      0x0
+#define HWIO_GCC_DDRSS_GDSCR_RETAIN_FF_ENABLE_ENABLE_FVAL                                                       0x1
+#define HWIO_GCC_DDRSS_GDSCR_RESTORE_BMSK                                                                     0x400
+#define HWIO_GCC_DDRSS_GDSCR_RESTORE_SHFT                                                                       0xa
+#define HWIO_GCC_DDRSS_GDSCR_RESTORE_DISABLE_FVAL                                                               0x0
+#define HWIO_GCC_DDRSS_GDSCR_RESTORE_ENABLE_FVAL                                                                0x1
+#define HWIO_GCC_DDRSS_GDSCR_SAVE_BMSK                                                                        0x200
+#define HWIO_GCC_DDRSS_GDSCR_SAVE_SHFT                                                                          0x9
+#define HWIO_GCC_DDRSS_GDSCR_SAVE_DISABLE_FVAL                                                                  0x0
+#define HWIO_GCC_DDRSS_GDSCR_SAVE_ENABLE_FVAL                                                                   0x1
+#define HWIO_GCC_DDRSS_GDSCR_RETAIN_BMSK                                                                      0x100
+#define HWIO_GCC_DDRSS_GDSCR_RETAIN_SHFT                                                                        0x8
+#define HWIO_GCC_DDRSS_GDSCR_RETAIN_DISABLE_FVAL                                                                0x0
+#define HWIO_GCC_DDRSS_GDSCR_RETAIN_ENABLE_FVAL                                                                 0x1
+#define HWIO_GCC_DDRSS_GDSCR_EN_REST_BMSK                                                                      0x80
+#define HWIO_GCC_DDRSS_GDSCR_EN_REST_SHFT                                                                       0x7
+#define HWIO_GCC_DDRSS_GDSCR_EN_REST_DISABLE_FVAL                                                               0x0
+#define HWIO_GCC_DDRSS_GDSCR_EN_REST_ENABLE_FVAL                                                                0x1
+#define HWIO_GCC_DDRSS_GDSCR_EN_FEW_BMSK                                                                       0x40
+#define HWIO_GCC_DDRSS_GDSCR_EN_FEW_SHFT                                                                        0x6
+#define HWIO_GCC_DDRSS_GDSCR_EN_FEW_DISABLE_FVAL                                                                0x0
+#define HWIO_GCC_DDRSS_GDSCR_EN_FEW_ENABLE_FVAL                                                                 0x1
+#define HWIO_GCC_DDRSS_GDSCR_CLAMP_IO_BMSK                                                                     0x20
+#define HWIO_GCC_DDRSS_GDSCR_CLAMP_IO_SHFT                                                                      0x5
+#define HWIO_GCC_DDRSS_GDSCR_CLAMP_IO_DISABLE_FVAL                                                              0x0
+#define HWIO_GCC_DDRSS_GDSCR_CLAMP_IO_ENABLE_FVAL                                                               0x1
+#define HWIO_GCC_DDRSS_GDSCR_CLK_DISABLE_BMSK                                                                  0x10
+#define HWIO_GCC_DDRSS_GDSCR_CLK_DISABLE_SHFT                                                                   0x4
+#define HWIO_GCC_DDRSS_GDSCR_CLK_DISABLE_CLK_NOT_DISABLE_FVAL                                                   0x0
+#define HWIO_GCC_DDRSS_GDSCR_CLK_DISABLE_CLK_IS_DISABLE_FVAL                                                    0x1
+#define HWIO_GCC_DDRSS_GDSCR_PD_ARES_BMSK                                                                       0x8
+#define HWIO_GCC_DDRSS_GDSCR_PD_ARES_SHFT                                                                       0x3
+#define HWIO_GCC_DDRSS_GDSCR_PD_ARES_NO_RESET_FVAL                                                              0x0
+#define HWIO_GCC_DDRSS_GDSCR_PD_ARES_RESET_FVAL                                                                 0x1
+#define HWIO_GCC_DDRSS_GDSCR_SW_OVERRIDE_BMSK                                                                   0x4
+#define HWIO_GCC_DDRSS_GDSCR_SW_OVERRIDE_SHFT                                                                   0x2
+#define HWIO_GCC_DDRSS_GDSCR_SW_OVERRIDE_DISABLE_FVAL                                                           0x0
+#define HWIO_GCC_DDRSS_GDSCR_SW_OVERRIDE_ENABLE_FVAL                                                            0x1
+#define HWIO_GCC_DDRSS_GDSCR_HW_CONTROL_BMSK                                                                    0x2
+#define HWIO_GCC_DDRSS_GDSCR_HW_CONTROL_SHFT                                                                    0x1
+#define HWIO_GCC_DDRSS_GDSCR_HW_CONTROL_DISABLE_FVAL                                                            0x0
+#define HWIO_GCC_DDRSS_GDSCR_HW_CONTROL_ENABLE_FVAL                                                             0x1
+#define HWIO_GCC_DDRSS_GDSCR_SW_COLLAPSE_BMSK                                                                   0x1
+#define HWIO_GCC_DDRSS_GDSCR_SW_COLLAPSE_SHFT                                                                   0x0
+#define HWIO_GCC_DDRSS_GDSCR_SW_COLLAPSE_DISABLE_FVAL                                                           0x0
+#define HWIO_GCC_DDRSS_GDSCR_SW_COLLAPSE_ENABLE_FVAL                                                            0x1
+
+#define HWIO_GCC_DDRSS_CFG_GDSCR_ADDR                                                                    (GCC_CLK_CTL_REG_REG_BASE      + 0x0001f008)
+#define HWIO_GCC_DDRSS_CFG_GDSCR_PHYS                                                                    (GCC_CLK_CTL_REG_REG_BASE_PHYS + 0x0001f008)
+#define HWIO_GCC_DDRSS_CFG_GDSCR_OFFS                                                                    (GCC_CLK_CTL_REG_REG_BASE_OFFS + 0x0001f008)
+#define HWIO_GCC_DDRSS_CFG_GDSCR_RMSK                                                                     0x3ffffff
+#define HWIO_GCC_DDRSS_CFG_GDSCR_ATTR                                                                           0x3
+#define HWIO_GCC_DDRSS_CFG_GDSCR_IN          \
+        in_dword_masked(HWIO_GCC_DDRSS_CFG_GDSCR_ADDR, HWIO_GCC_DDRSS_CFG_GDSCR_RMSK)
+#define HWIO_GCC_DDRSS_CFG_GDSCR_INM(m)      \
+        in_dword_masked(HWIO_GCC_DDRSS_CFG_GDSCR_ADDR, m)
+#define HWIO_GCC_DDRSS_CFG_GDSCR_OUT(v)      \
+        out_dword(HWIO_GCC_DDRSS_CFG_GDSCR_ADDR,v)
+#define HWIO_GCC_DDRSS_CFG_GDSCR_OUTM(m,v) \
+        out_dword_masked_ns(HWIO_GCC_DDRSS_CFG_GDSCR_ADDR,m,v,HWIO_GCC_DDRSS_CFG_GDSCR_IN)
+#define HWIO_GCC_DDRSS_CFG_GDSCR_GDSC_PWR_DWN_START_BMSK                                                  0x2000000
+#define HWIO_GCC_DDRSS_CFG_GDSCR_GDSC_PWR_DWN_START_SHFT                                                       0x19
+#define HWIO_GCC_DDRSS_CFG_GDSCR_GDSC_PWR_UP_START_BMSK                                                   0x1000000
+#define HWIO_GCC_DDRSS_CFG_GDSCR_GDSC_PWR_UP_START_SHFT                                                        0x18
+#define HWIO_GCC_DDRSS_CFG_GDSCR_GDSC_CFG_FSM_STATE_STATUS_BMSK                                            0xf00000
+#define HWIO_GCC_DDRSS_CFG_GDSCR_GDSC_CFG_FSM_STATE_STATUS_SHFT                                                0x14
+#define HWIO_GCC_DDRSS_CFG_GDSCR_GDSC_MEM_PWR_ACK_STATUS_BMSK                                               0x80000
+#define HWIO_GCC_DDRSS_CFG_GDSCR_GDSC_MEM_PWR_ACK_STATUS_SHFT                                                  0x13
+#define HWIO_GCC_DDRSS_CFG_GDSCR_GDSC_ENR_ACK_STATUS_BMSK                                                   0x40000
+#define HWIO_GCC_DDRSS_CFG_GDSCR_GDSC_ENR_ACK_STATUS_SHFT                                                      0x12
+#define HWIO_GCC_DDRSS_CFG_GDSCR_GDSC_ENF_ACK_STATUS_BMSK                                                   0x20000
+#define HWIO_GCC_DDRSS_CFG_GDSCR_GDSC_ENF_ACK_STATUS_SHFT                                                      0x11
+#define HWIO_GCC_DDRSS_CFG_GDSCR_GDSC_POWER_UP_COMPLETE_BMSK                                                0x10000
+#define HWIO_GCC_DDRSS_CFG_GDSCR_GDSC_POWER_UP_COMPLETE_SHFT                                                   0x10
+#define HWIO_GCC_DDRSS_CFG_GDSCR_GDSC_POWER_DOWN_COMPLETE_BMSK                                               0x8000
+#define HWIO_GCC_DDRSS_CFG_GDSCR_GDSC_POWER_DOWN_COMPLETE_SHFT                                                  0xf
+#define HWIO_GCC_DDRSS_CFG_GDSCR_SOFTWARE_CONTROL_OVERRIDE_BMSK                                              0x7800
+#define HWIO_GCC_DDRSS_CFG_GDSCR_SOFTWARE_CONTROL_OVERRIDE_SHFT                                                 0xb
+#define HWIO_GCC_DDRSS_CFG_GDSCR_GDSC_HANDSHAKE_DIS_BMSK                                                      0x400
+#define HWIO_GCC_DDRSS_CFG_GDSCR_GDSC_HANDSHAKE_DIS_SHFT                                                        0xa
+#define HWIO_GCC_DDRSS_CFG_GDSCR_GDSC_MEM_PERI_FORCE_IN_SW_BMSK                                               0x200
+#define HWIO_GCC_DDRSS_CFG_GDSCR_GDSC_MEM_PERI_FORCE_IN_SW_SHFT                                                 0x9
+#define HWIO_GCC_DDRSS_CFG_GDSCR_GDSC_MEM_CORE_FORCE_IN_SW_BMSK                                               0x100
+#define HWIO_GCC_DDRSS_CFG_GDSCR_GDSC_MEM_CORE_FORCE_IN_SW_SHFT                                                 0x8
+#define HWIO_GCC_DDRSS_CFG_GDSCR_GDSC_PHASE_RESET_EN_SW_BMSK                                                   0x80
+#define HWIO_GCC_DDRSS_CFG_GDSCR_GDSC_PHASE_RESET_EN_SW_SHFT                                                    0x7
+#define HWIO_GCC_DDRSS_CFG_GDSCR_GDSC_PHASE_RESET_DELAY_COUNT_SW_BMSK                                          0x60
+#define HWIO_GCC_DDRSS_CFG_GDSCR_GDSC_PHASE_RESET_DELAY_COUNT_SW_SHFT                                           0x5
+#define HWIO_GCC_DDRSS_CFG_GDSCR_GDSC_PSCBC_PWR_DWN_SW_BMSK                                                    0x10
+#define HWIO_GCC_DDRSS_CFG_GDSCR_GDSC_PSCBC_PWR_DWN_SW_SHFT                                                     0x4
+#define HWIO_GCC_DDRSS_CFG_GDSCR_UNCLAMP_IO_SOFTWARE_OVERRIDE_BMSK                                              0x8
+#define HWIO_GCC_DDRSS_CFG_GDSCR_UNCLAMP_IO_SOFTWARE_OVERRIDE_SHFT                                              0x3
+#define HWIO_GCC_DDRSS_CFG_GDSCR_SAVE_RESTORE_SOFTWARE_OVERRIDE_BMSK                                            0x4
+#define HWIO_GCC_DDRSS_CFG_GDSCR_SAVE_RESTORE_SOFTWARE_OVERRIDE_SHFT                                            0x2
+#define HWIO_GCC_DDRSS_CFG_GDSCR_CLAMP_IO_SOFTWARE_OVERRIDE_BMSK                                                0x2
+#define HWIO_GCC_DDRSS_CFG_GDSCR_CLAMP_IO_SOFTWARE_OVERRIDE_SHFT                                                0x1
+#define HWIO_GCC_DDRSS_CFG_GDSCR_DISABLE_CLK_SOFTWARE_OVERRIDE_BMSK                                             0x1
+#define HWIO_GCC_DDRSS_CFG_GDSCR_DISABLE_CLK_SOFTWARE_OVERRIDE_SHFT                                             0x0
+
+#define HWIO_GCC_DDRSS_CFG2_GDSCR_ADDR                                                                   (GCC_CLK_CTL_REG_REG_BASE      + 0x0001f00c)
+#define HWIO_GCC_DDRSS_CFG2_GDSCR_PHYS                                                                   (GCC_CLK_CTL_REG_REG_BASE_PHYS + 0x0001f00c)
+#define HWIO_GCC_DDRSS_CFG2_GDSCR_OFFS                                                                   (GCC_CLK_CTL_REG_REG_BASE_OFFS + 0x0001f00c)
+#define HWIO_GCC_DDRSS_CFG2_GDSCR_RMSK                                                                      0x7ffff
+#define HWIO_GCC_DDRSS_CFG2_GDSCR_ATTR                                                                          0x3
+#define HWIO_GCC_DDRSS_CFG2_GDSCR_IN          \
+        in_dword_masked(HWIO_GCC_DDRSS_CFG2_GDSCR_ADDR, HWIO_GCC_DDRSS_CFG2_GDSCR_RMSK)
+#define HWIO_GCC_DDRSS_CFG2_GDSCR_INM(m)      \
+        in_dword_masked(HWIO_GCC_DDRSS_CFG2_GDSCR_ADDR, m)
+#define HWIO_GCC_DDRSS_CFG2_GDSCR_OUT(v)      \
+        out_dword(HWIO_GCC_DDRSS_CFG2_GDSCR_ADDR,v)
+#define HWIO_GCC_DDRSS_CFG2_GDSCR_OUTM(m,v) \
+        out_dword_masked_ns(HWIO_GCC_DDRSS_CFG2_GDSCR_ADDR,m,v,HWIO_GCC_DDRSS_CFG2_GDSCR_IN)
+#define HWIO_GCC_DDRSS_CFG2_GDSCR_GDSC_MEM_PWRUP_ACK_OVERRIDE_BMSK                                          0x40000
+#define HWIO_GCC_DDRSS_CFG2_GDSCR_GDSC_MEM_PWRUP_ACK_OVERRIDE_SHFT                                             0x12
+#define HWIO_GCC_DDRSS_CFG2_GDSCR_GDSC_PWRDWN_ENABLE_ACK_OVERRIDE_BMSK                                      0x20000
+#define HWIO_GCC_DDRSS_CFG2_GDSCR_GDSC_PWRDWN_ENABLE_ACK_OVERRIDE_SHFT                                         0x11
+#define HWIO_GCC_DDRSS_CFG2_GDSCR_GDSC_CLAMP_MEM_SW_BMSK                                                    0x10000
+#define HWIO_GCC_DDRSS_CFG2_GDSCR_GDSC_CLAMP_MEM_SW_SHFT                                                       0x10
+#define HWIO_GCC_DDRSS_CFG2_GDSCR_DLY_MEM_PWR_UP_BMSK                                                        0xf000
+#define HWIO_GCC_DDRSS_CFG2_GDSCR_DLY_MEM_PWR_UP_SHFT                                                           0xc
+#define HWIO_GCC_DDRSS_CFG2_GDSCR_DLY_DEASSERT_CLAMP_MEM_BMSK                                                 0xf00
+#define HWIO_GCC_DDRSS_CFG2_GDSCR_DLY_DEASSERT_CLAMP_MEM_SHFT                                                   0x8
+#define HWIO_GCC_DDRSS_CFG2_GDSCR_DLY_ASSERT_CLAMP_MEM_BMSK                                                    0xf0
+#define HWIO_GCC_DDRSS_CFG2_GDSCR_DLY_ASSERT_CLAMP_MEM_SHFT                                                     0x4
+#define HWIO_GCC_DDRSS_CFG2_GDSCR_MEM_PWR_DWN_TIMEOUT_BMSK                                                      0xf
+#define HWIO_GCC_DDRSS_CFG2_GDSCR_MEM_PWR_DWN_TIMEOUT_SHFT                                                      0x0
+
+#define HWIO_GCC_DDRSS_CFG3_GDSCR_ADDR                                                                   (GCC_CLK_CTL_REG_REG_BASE      + 0x0001f010)
+#define HWIO_GCC_DDRSS_CFG3_GDSCR_PHYS                                                                   (GCC_CLK_CTL_REG_REG_BASE_PHYS + 0x0001f010)
+#define HWIO_GCC_DDRSS_CFG3_GDSCR_OFFS                                                                   (GCC_CLK_CTL_REG_REG_BASE_OFFS + 0x0001f010)
+#define HWIO_GCC_DDRSS_CFG3_GDSCR_RMSK                                                                    0x7ffffff
+#define HWIO_GCC_DDRSS_CFG3_GDSCR_ATTR                                                                          0x3
+#define HWIO_GCC_DDRSS_CFG3_GDSCR_IN          \
+        in_dword_masked(HWIO_GCC_DDRSS_CFG3_GDSCR_ADDR, HWIO_GCC_DDRSS_CFG3_GDSCR_RMSK)
+#define HWIO_GCC_DDRSS_CFG3_GDSCR_INM(m)      \
+        in_dword_masked(HWIO_GCC_DDRSS_CFG3_GDSCR_ADDR, m)
+#define HWIO_GCC_DDRSS_CFG3_GDSCR_OUT(v)      \
+        out_dword(HWIO_GCC_DDRSS_CFG3_GDSCR_ADDR,v)
+#define HWIO_GCC_DDRSS_CFG3_GDSCR_OUTM(m,v) \
+        out_dword_masked_ns(HWIO_GCC_DDRSS_CFG3_GDSCR_ADDR,m,v,HWIO_GCC_DDRSS_CFG3_GDSCR_IN)
+#define HWIO_GCC_DDRSS_CFG3_GDSCR_GDSC_ACCU_RED_SHIFTER_DONE_STATUS_BMSK                                  0x4000000
+#define HWIO_GCC_DDRSS_CFG3_GDSCR_GDSC_ACCU_RED_SHIFTER_DONE_STATUS_SHFT                                       0x1a
+#define HWIO_GCC_DDRSS_CFG3_GDSCR_GDSC_ACCU_RED_ENABLE_BMSK                                               0x2000000
+#define HWIO_GCC_DDRSS_CFG3_GDSCR_GDSC_ACCU_RED_ENABLE_SHFT                                                    0x19
+#define HWIO_GCC_DDRSS_CFG3_GDSCR_GDSC_ACCU_RED_ENABLE_DISABLE_FVAL                                             0x0
+#define HWIO_GCC_DDRSS_CFG3_GDSCR_GDSC_ACCU_RED_ENABLE_ENABLE_FVAL                                              0x1
+#define HWIO_GCC_DDRSS_CFG3_GDSCR_DLY_ACCU_RED_SHIFTER_DONE_BMSK                                          0x1e00000
+#define HWIO_GCC_DDRSS_CFG3_GDSCR_DLY_ACCU_RED_SHIFTER_DONE_SHFT                                               0x15
+#define HWIO_GCC_DDRSS_CFG3_GDSCR_GDSC_ACCU_RED_TIMER_EN_SW_BMSK                                           0x100000
+#define HWIO_GCC_DDRSS_CFG3_GDSCR_GDSC_ACCU_RED_TIMER_EN_SW_SHFT                                               0x14
+#define HWIO_GCC_DDRSS_CFG3_GDSCR_GDSC_ACCU_RED_TIMER_EN_SW_DISABLE_FVAL                                        0x0
+#define HWIO_GCC_DDRSS_CFG3_GDSCR_GDSC_ACCU_RED_TIMER_EN_SW_ENABLE_FVAL                                         0x1
+#define HWIO_GCC_DDRSS_CFG3_GDSCR_GDSC_ACCU_RED_SHIFTER_DONE_OVERRIDE_BMSK                                  0x80000
+#define HWIO_GCC_DDRSS_CFG3_GDSCR_GDSC_ACCU_RED_SHIFTER_DONE_OVERRIDE_SHFT                                     0x13
+#define HWIO_GCC_DDRSS_CFG3_GDSCR_GDSC_ACCU_RED_SHIFTER_DONE_OVERRIDE_DISABLE_FVAL                              0x0
+#define HWIO_GCC_DDRSS_CFG3_GDSCR_GDSC_ACCU_RED_SHIFTER_DONE_OVERRIDE_ENABLE_FVAL                               0x1
+#define HWIO_GCC_DDRSS_CFG3_GDSCR_GDSC_ACCU_RED_SHIFTER_CLK_EN_SW_BMSK                                      0x40000
+#define HWIO_GCC_DDRSS_CFG3_GDSCR_GDSC_ACCU_RED_SHIFTER_CLK_EN_SW_SHFT                                         0x12
+#define HWIO_GCC_DDRSS_CFG3_GDSCR_GDSC_ACCU_RED_SHIFTER_CLK_EN_SW_DISABLE_FVAL                                  0x0
+#define HWIO_GCC_DDRSS_CFG3_GDSCR_GDSC_ACCU_RED_SHIFTER_CLK_EN_SW_ENABLE_FVAL                                   0x1
+#define HWIO_GCC_DDRSS_CFG3_GDSCR_GDSC_ACCU_RED_SHIFTER_START_SW_BMSK                                       0x20000
+#define HWIO_GCC_DDRSS_CFG3_GDSCR_GDSC_ACCU_RED_SHIFTER_START_SW_SHFT                                          0x11
+#define HWIO_GCC_DDRSS_CFG3_GDSCR_GDSC_ACCU_RED_SHIFTER_START_SW_DISABLE_FVAL                                   0x0
+#define HWIO_GCC_DDRSS_CFG3_GDSCR_GDSC_ACCU_RED_SHIFTER_START_SW_ENABLE_FVAL                                    0x1
+#define HWIO_GCC_DDRSS_CFG3_GDSCR_GDSC_ACCU_RED_SW_OVERRIDE_BMSK                                            0x10000
+#define HWIO_GCC_DDRSS_CFG3_GDSCR_GDSC_ACCU_RED_SW_OVERRIDE_SHFT                                               0x10
+#define HWIO_GCC_DDRSS_CFG3_GDSCR_GDSC_ACCU_RED_SW_OVERRIDE_DISABLE_FVAL                                        0x0
+#define HWIO_GCC_DDRSS_CFG3_GDSCR_GDSC_ACCU_RED_SW_OVERRIDE_ENABLE_FVAL                                         0x1
+#define HWIO_GCC_DDRSS_CFG3_GDSCR_GDSC_SPARE_CTRL_IN_BMSK                                                    0xff00
+#define HWIO_GCC_DDRSS_CFG3_GDSCR_GDSC_SPARE_CTRL_IN_SHFT                                                       0x8
+#define HWIO_GCC_DDRSS_CFG3_GDSCR_GDSC_SPARE_CTRL_OUT_BMSK                                                     0xff
+#define HWIO_GCC_DDRSS_CFG3_GDSCR_GDSC_SPARE_CTRL_OUT_SHFT                                                      0x0
+
+#define HWIO_GCC_DDRSS_CFG4_GDSCR_ADDR                                                                   (GCC_CLK_CTL_REG_REG_BASE      + 0x0001f014)
+#define HWIO_GCC_DDRSS_CFG4_GDSCR_PHYS                                                                   (GCC_CLK_CTL_REG_REG_BASE_PHYS + 0x0001f014)
+#define HWIO_GCC_DDRSS_CFG4_GDSCR_OFFS                                                                   (GCC_CLK_CTL_REG_REG_BASE_OFFS + 0x0001f014)
+#define HWIO_GCC_DDRSS_CFG4_GDSCR_RMSK                                                                     0xffffff
+#define HWIO_GCC_DDRSS_CFG4_GDSCR_ATTR                                                                          0x3
+#define HWIO_GCC_DDRSS_CFG4_GDSCR_IN          \
+        in_dword_masked(HWIO_GCC_DDRSS_CFG4_GDSCR_ADDR, HWIO_GCC_DDRSS_CFG4_GDSCR_RMSK)
+#define HWIO_GCC_DDRSS_CFG4_GDSCR_INM(m)      \
+        in_dword_masked(HWIO_GCC_DDRSS_CFG4_GDSCR_ADDR, m)
+#define HWIO_GCC_DDRSS_CFG4_GDSCR_OUT(v)      \
+        out_dword(HWIO_GCC_DDRSS_CFG4_GDSCR_ADDR,v)
+#define HWIO_GCC_DDRSS_CFG4_GDSCR_OUTM(m,v) \
+        out_dword_masked_ns(HWIO_GCC_DDRSS_CFG4_GDSCR_ADDR,m,v,HWIO_GCC_DDRSS_CFG4_GDSCR_IN)
+#define HWIO_GCC_DDRSS_CFG4_GDSCR_DLY_UNCLAMPIO_BMSK                                                       0xf00000
+#define HWIO_GCC_DDRSS_CFG4_GDSCR_DLY_UNCLAMPIO_SHFT                                                           0x14
+#define HWIO_GCC_DDRSS_CFG4_GDSCR_DLY_RESTOREFF_BMSK                                                        0xf0000
+#define HWIO_GCC_DDRSS_CFG4_GDSCR_DLY_RESTOREFF_SHFT                                                           0x10
+#define HWIO_GCC_DDRSS_CFG4_GDSCR_DLY_NORETAINFF_BMSK                                                        0xf000
+#define HWIO_GCC_DDRSS_CFG4_GDSCR_DLY_NORETAINFF_SHFT                                                           0xc
+#define HWIO_GCC_DDRSS_CFG4_GDSCR_DLY_DEASSERTARES_BMSK                                                       0xf00
+#define HWIO_GCC_DDRSS_CFG4_GDSCR_DLY_DEASSERTARES_SHFT                                                         0x8
+#define HWIO_GCC_DDRSS_CFG4_GDSCR_DLY_CLAMPIO_BMSK                                                             0xf0
+#define HWIO_GCC_DDRSS_CFG4_GDSCR_DLY_CLAMPIO_SHFT                                                              0x4
+#define HWIO_GCC_DDRSS_CFG4_GDSCR_DLY_RETAINFF_BMSK                                                             0xf
+#define HWIO_GCC_DDRSS_CFG4_GDSCR_DLY_RETAINFF_SHFT                                                             0x0
+
+#define HWIO_GCC_DDRSS_TCU_CBCR_ADDR                                                                     (GCC_CLK_CTL_REG_REG_BASE      + 0x0001f018)
+#define HWIO_GCC_DDRSS_TCU_CBCR_PHYS                                                                     (GCC_CLK_CTL_REG_REG_BASE_PHYS + 0x0001f018)
+#define HWIO_GCC_DDRSS_TCU_CBCR_OFFS                                                                     (GCC_CLK_CTL_REG_REG_BASE_OFFS + 0x0001f018)
+#define HWIO_GCC_DDRSS_TCU_CBCR_RMSK                                                                     0x81d0000f
+#define HWIO_GCC_DDRSS_TCU_CBCR_ATTR                                                                            0x3
+#define HWIO_GCC_DDRSS_TCU_CBCR_IN          \
+        in_dword_masked(HWIO_GCC_DDRSS_TCU_CBCR_ADDR, HWIO_GCC_DDRSS_TCU_CBCR_RMSK)
+#define HWIO_GCC_DDRSS_TCU_CBCR_INM(m)      \
+        in_dword_masked(HWIO_GCC_DDRSS_TCU_CBCR_ADDR, m)
+#define HWIO_GCC_DDRSS_TCU_CBCR_OUT(v)      \
+        out_dword(HWIO_GCC_DDRSS_TCU_CBCR_ADDR,v)
+#define HWIO_GCC_DDRSS_TCU_CBCR_OUTM(m,v) \
+        out_dword_masked_ns(HWIO_GCC_DDRSS_TCU_CBCR_ADDR,m,v,HWIO_GCC_DDRSS_TCU_CBCR_IN)
+#define HWIO_GCC_DDRSS_TCU_CBCR_CLK_OFF_BMSK                                                             0x80000000
+#define HWIO_GCC_DDRSS_TCU_CBCR_CLK_OFF_SHFT                                                                   0x1f
+#define HWIO_GCC_DDRSS_TCU_CBCR_IGNORE_ALL_ARES_BMSK                                                      0x1000000
+#define HWIO_GCC_DDRSS_TCU_CBCR_IGNORE_ALL_ARES_SHFT                                                           0x18
+#define HWIO_GCC_DDRSS_TCU_CBCR_IGNORE_ALL_CLK_DIS_BMSK                                                    0x800000
+#define HWIO_GCC_DDRSS_TCU_CBCR_IGNORE_ALL_CLK_DIS_SHFT                                                        0x17
+#define HWIO_GCC_DDRSS_TCU_CBCR_CLK_DIS_BMSK                                                               0x400000
+#define HWIO_GCC_DDRSS_TCU_CBCR_CLK_DIS_SHFT                                                                   0x16
+#define HWIO_GCC_DDRSS_TCU_CBCR_IGNORE_RPMH_CLK_DIS_BMSK                                                   0x100000
+#define HWIO_GCC_DDRSS_TCU_CBCR_IGNORE_RPMH_CLK_DIS_SHFT                                                       0x14
+#define HWIO_GCC_DDRSS_TCU_CBCR_SW_ONLY_EN_BMSK                                                                 0x8
+#define HWIO_GCC_DDRSS_TCU_CBCR_SW_ONLY_EN_SHFT                                                                 0x3
+#define HWIO_GCC_DDRSS_TCU_CBCR_CLK_ARES_BMSK                                                                   0x4
+#define HWIO_GCC_DDRSS_TCU_CBCR_CLK_ARES_SHFT                                                                   0x2
+#define HWIO_GCC_DDRSS_TCU_CBCR_CLK_ARES_NO_RESET_FVAL                                                          0x0
+#define HWIO_GCC_DDRSS_TCU_CBCR_CLK_ARES_RESET_FVAL                                                             0x1
+#define HWIO_GCC_DDRSS_TCU_CBCR_HW_CTL_BMSK                                                                     0x2
+#define HWIO_GCC_DDRSS_TCU_CBCR_HW_CTL_SHFT                                                                     0x1
+#define HWIO_GCC_DDRSS_TCU_CBCR_HW_CTL_DISABLE_FVAL                                                             0x0
+#define HWIO_GCC_DDRSS_TCU_CBCR_HW_CTL_ENABLE_FVAL                                                              0x1
+#define HWIO_GCC_DDRSS_TCU_CBCR_CLK_ENABLE_BMSK                                                                 0x1
+#define HWIO_GCC_DDRSS_TCU_CBCR_CLK_ENABLE_SHFT                                                                 0x0
+#define HWIO_GCC_DDRSS_TCU_CBCR_CLK_ENABLE_DISABLE_FVAL                                                         0x0
+#define HWIO_GCC_DDRSS_TCU_CBCR_CLK_ENABLE_ENABLE_FVAL                                                          0x1
+
+#define HWIO_GCC_DDRSS_SYS_NOC_AXI_CBCR_ADDR                                                             (GCC_CLK_CTL_REG_REG_BASE      + 0x0001f01c)
+#define HWIO_GCC_DDRSS_SYS_NOC_AXI_CBCR_PHYS                                                             (GCC_CLK_CTL_REG_REG_BASE_PHYS + 0x0001f01c)
+#define HWIO_GCC_DDRSS_SYS_NOC_AXI_CBCR_OFFS                                                             (GCC_CLK_CTL_REG_REG_BASE_OFFS + 0x0001f01c)
+#define HWIO_GCC_DDRSS_SYS_NOC_AXI_CBCR_RMSK                                                             0x81d0000f
+#define HWIO_GCC_DDRSS_SYS_NOC_AXI_CBCR_ATTR                                                                    0x3
+#define HWIO_GCC_DDRSS_SYS_NOC_AXI_CBCR_IN          \
+        in_dword_masked(HWIO_GCC_DDRSS_SYS_NOC_AXI_CBCR_ADDR, HWIO_GCC_DDRSS_SYS_NOC_AXI_CBCR_RMSK)
+#define HWIO_GCC_DDRSS_SYS_NOC_AXI_CBCR_INM(m)      \
+        in_dword_masked(HWIO_GCC_DDRSS_SYS_NOC_AXI_CBCR_ADDR, m)
+#define HWIO_GCC_DDRSS_SYS_NOC_AXI_CBCR_OUT(v)      \
+        out_dword(HWIO_GCC_DDRSS_SYS_NOC_AXI_CBCR_ADDR,v)
+#define HWIO_GCC_DDRSS_SYS_NOC_AXI_CBCR_OUTM(m,v) \
+        out_dword_masked_ns(HWIO_GCC_DDRSS_SYS_NOC_AXI_CBCR_ADDR,m,v,HWIO_GCC_DDRSS_SYS_NOC_AXI_CBCR_IN)
+#define HWIO_GCC_DDRSS_SYS_NOC_AXI_CBCR_CLK_OFF_BMSK                                                     0x80000000
+#define HWIO_GCC_DDRSS_SYS_NOC_AXI_CBCR_CLK_OFF_SHFT                                                           0x1f
+#define HWIO_GCC_DDRSS_SYS_NOC_AXI_CBCR_IGNORE_ALL_ARES_BMSK                                              0x1000000
+#define HWIO_GCC_DDRSS_SYS_NOC_AXI_CBCR_IGNORE_ALL_ARES_SHFT                                                   0x18
+#define HWIO_GCC_DDRSS_SYS_NOC_AXI_CBCR_IGNORE_ALL_CLK_DIS_BMSK                                            0x800000
+#define HWIO_GCC_DDRSS_SYS_NOC_AXI_CBCR_IGNORE_ALL_CLK_DIS_SHFT                                                0x17
+#define HWIO_GCC_DDRSS_SYS_NOC_AXI_CBCR_CLK_DIS_BMSK                                                       0x400000
+#define HWIO_GCC_DDRSS_SYS_NOC_AXI_CBCR_CLK_DIS_SHFT                                                           0x16
+#define HWIO_GCC_DDRSS_SYS_NOC_AXI_CBCR_IGNORE_RPMH_CLK_DIS_BMSK                                           0x100000
+#define HWIO_GCC_DDRSS_SYS_NOC_AXI_CBCR_IGNORE_RPMH_CLK_DIS_SHFT                                               0x14
+#define HWIO_GCC_DDRSS_SYS_NOC_AXI_CBCR_SW_ONLY_EN_BMSK                                                         0x8
+#define HWIO_GCC_DDRSS_SYS_NOC_AXI_CBCR_SW_ONLY_EN_SHFT                                                         0x3
+#define HWIO_GCC_DDRSS_SYS_NOC_AXI_CBCR_CLK_ARES_BMSK                                                           0x4
+#define HWIO_GCC_DDRSS_SYS_NOC_AXI_CBCR_CLK_ARES_SHFT                                                           0x2
+#define HWIO_GCC_DDRSS_SYS_NOC_AXI_CBCR_CLK_ARES_NO_RESET_FVAL                                                  0x0
+#define HWIO_GCC_DDRSS_SYS_NOC_AXI_CBCR_CLK_ARES_RESET_FVAL                                                     0x1
+#define HWIO_GCC_DDRSS_SYS_NOC_AXI_CBCR_HW_CTL_BMSK                                                             0x2
+#define HWIO_GCC_DDRSS_SYS_NOC_AXI_CBCR_HW_CTL_SHFT                                                             0x1
+#define HWIO_GCC_DDRSS_SYS_NOC_AXI_CBCR_HW_CTL_DISABLE_FVAL                                                     0x0
+#define HWIO_GCC_DDRSS_SYS_NOC_AXI_CBCR_HW_CTL_ENABLE_FVAL                                                      0x1
+#define HWIO_GCC_DDRSS_SYS_NOC_AXI_CBCR_CLK_ENABLE_BMSK                                                         0x1
+#define HWIO_GCC_DDRSS_SYS_NOC_AXI_CBCR_CLK_ENABLE_SHFT                                                         0x0
+#define HWIO_GCC_DDRSS_SYS_NOC_AXI_CBCR_CLK_ENABLE_DISABLE_FVAL                                                 0x0
+#define HWIO_GCC_DDRSS_SYS_NOC_AXI_CBCR_CLK_ENABLE_ENABLE_FVAL                                                  0x1
+
+#define HWIO_GCC_DDRSS_SYS_NOC_HS_AXI_CBCR_ADDR                                                          (GCC_CLK_CTL_REG_REG_BASE      + 0x0001f020)
+#define HWIO_GCC_DDRSS_SYS_NOC_HS_AXI_CBCR_PHYS                                                          (GCC_CLK_CTL_REG_REG_BASE_PHYS + 0x0001f020)
+#define HWIO_GCC_DDRSS_SYS_NOC_HS_AXI_CBCR_OFFS                                                          (GCC_CLK_CTL_REG_REG_BASE_OFFS + 0x0001f020)
+#define HWIO_GCC_DDRSS_SYS_NOC_HS_AXI_CBCR_RMSK                                                          0x81d0000f
+#define HWIO_GCC_DDRSS_SYS_NOC_HS_AXI_CBCR_ATTR                                                                 0x3
+#define HWIO_GCC_DDRSS_SYS_NOC_HS_AXI_CBCR_IN          \
+        in_dword_masked(HWIO_GCC_DDRSS_SYS_NOC_HS_AXI_CBCR_ADDR, HWIO_GCC_DDRSS_SYS_NOC_HS_AXI_CBCR_RMSK)
+#define HWIO_GCC_DDRSS_SYS_NOC_HS_AXI_CBCR_INM(m)      \
+        in_dword_masked(HWIO_GCC_DDRSS_SYS_NOC_HS_AXI_CBCR_ADDR, m)
+#define HWIO_GCC_DDRSS_SYS_NOC_HS_AXI_CBCR_OUT(v)      \
+        out_dword(HWIO_GCC_DDRSS_SYS_NOC_HS_AXI_CBCR_ADDR,v)
+#define HWIO_GCC_DDRSS_SYS_NOC_HS_AXI_CBCR_OUTM(m,v) \
+        out_dword_masked_ns(HWIO_GCC_DDRSS_SYS_NOC_HS_AXI_CBCR_ADDR,m,v,HWIO_GCC_DDRSS_SYS_NOC_HS_AXI_CBCR_IN)
+#define HWIO_GCC_DDRSS_SYS_NOC_HS_AXI_CBCR_CLK_OFF_BMSK                                                  0x80000000
+#define HWIO_GCC_DDRSS_SYS_NOC_HS_AXI_CBCR_CLK_OFF_SHFT                                                        0x1f
+#define HWIO_GCC_DDRSS_SYS_NOC_HS_AXI_CBCR_IGNORE_ALL_ARES_BMSK                                           0x1000000
+#define HWIO_GCC_DDRSS_SYS_NOC_HS_AXI_CBCR_IGNORE_ALL_ARES_SHFT                                                0x18
+#define HWIO_GCC_DDRSS_SYS_NOC_HS_AXI_CBCR_IGNORE_ALL_CLK_DIS_BMSK                                         0x800000
+#define HWIO_GCC_DDRSS_SYS_NOC_HS_AXI_CBCR_IGNORE_ALL_CLK_DIS_SHFT                                             0x17
+#define HWIO_GCC_DDRSS_SYS_NOC_HS_AXI_CBCR_CLK_DIS_BMSK                                                    0x400000
+#define HWIO_GCC_DDRSS_SYS_NOC_HS_AXI_CBCR_CLK_DIS_SHFT                                                        0x16
+#define HWIO_GCC_DDRSS_SYS_NOC_HS_AXI_CBCR_IGNORE_RPMH_CLK_DIS_BMSK                                        0x100000
+#define HWIO_GCC_DDRSS_SYS_NOC_HS_AXI_CBCR_IGNORE_RPMH_CLK_DIS_SHFT                                            0x14
+#define HWIO_GCC_DDRSS_SYS_NOC_HS_AXI_CBCR_SW_ONLY_EN_BMSK                                                      0x8
+#define HWIO_GCC_DDRSS_SYS_NOC_HS_AXI_CBCR_SW_ONLY_EN_SHFT                                                      0x3
+#define HWIO_GCC_DDRSS_SYS_NOC_HS_AXI_CBCR_CLK_ARES_BMSK                                                        0x4
+#define HWIO_GCC_DDRSS_SYS_NOC_HS_AXI_CBCR_CLK_ARES_SHFT                                                        0x2
+#define HWIO_GCC_DDRSS_SYS_NOC_HS_AXI_CBCR_CLK_ARES_NO_RESET_FVAL                                               0x0
+#define HWIO_GCC_DDRSS_SYS_NOC_HS_AXI_CBCR_CLK_ARES_RESET_FVAL                                                  0x1
+#define HWIO_GCC_DDRSS_SYS_NOC_HS_AXI_CBCR_HW_CTL_BMSK                                                          0x2
+#define HWIO_GCC_DDRSS_SYS_NOC_HS_AXI_CBCR_HW_CTL_SHFT                                                          0x1
+#define HWIO_GCC_DDRSS_SYS_NOC_HS_AXI_CBCR_HW_CTL_DISABLE_FVAL                                                  0x0
+#define HWIO_GCC_DDRSS_SYS_NOC_HS_AXI_CBCR_HW_CTL_ENABLE_FVAL                                                   0x1
+#define HWIO_GCC_DDRSS_SYS_NOC_HS_AXI_CBCR_CLK_ENABLE_BMSK                                                      0x1
+#define HWIO_GCC_DDRSS_SYS_NOC_HS_AXI_CBCR_CLK_ENABLE_SHFT                                                      0x0
+#define HWIO_GCC_DDRSS_SYS_NOC_HS_AXI_CBCR_CLK_ENABLE_DISABLE_FVAL                                              0x0
+#define HWIO_GCC_DDRSS_SYS_NOC_HS_AXI_CBCR_CLK_ENABLE_ENABLE_FVAL                                               0x1
+
+#define HWIO_GCC_DDRSS_XO_CBCR_ADDR                                                                      (GCC_CLK_CTL_REG_REG_BASE      + 0x0001f024)
+#define HWIO_GCC_DDRSS_XO_CBCR_PHYS                                                                      (GCC_CLK_CTL_REG_REG_BASE_PHYS + 0x0001f024)
+#define HWIO_GCC_DDRSS_XO_CBCR_OFFS                                                                      (GCC_CLK_CTL_REG_REG_BASE_OFFS + 0x0001f024)
+#define HWIO_GCC_DDRSS_XO_CBCR_RMSK                                                                      0x81c0000f
+#define HWIO_GCC_DDRSS_XO_CBCR_ATTR                                                                             0x3
+#define HWIO_GCC_DDRSS_XO_CBCR_IN          \
+        in_dword_masked(HWIO_GCC_DDRSS_XO_CBCR_ADDR, HWIO_GCC_DDRSS_XO_CBCR_RMSK)
+#define HWIO_GCC_DDRSS_XO_CBCR_INM(m)      \
+        in_dword_masked(HWIO_GCC_DDRSS_XO_CBCR_ADDR, m)
+#define HWIO_GCC_DDRSS_XO_CBCR_OUT(v)      \
+        out_dword(HWIO_GCC_DDRSS_XO_CBCR_ADDR,v)
+#define HWIO_GCC_DDRSS_XO_CBCR_OUTM(m,v) \
+        out_dword_masked_ns(HWIO_GCC_DDRSS_XO_CBCR_ADDR,m,v,HWIO_GCC_DDRSS_XO_CBCR_IN)
+#define HWIO_GCC_DDRSS_XO_CBCR_CLK_OFF_BMSK                                                              0x80000000
+#define HWIO_GCC_DDRSS_XO_CBCR_CLK_OFF_SHFT                                                                    0x1f
+#define HWIO_GCC_DDRSS_XO_CBCR_IGNORE_ALL_ARES_BMSK                                                       0x1000000
+#define HWIO_GCC_DDRSS_XO_CBCR_IGNORE_ALL_ARES_SHFT                                                            0x18
+#define HWIO_GCC_DDRSS_XO_CBCR_IGNORE_ALL_CLK_DIS_BMSK                                                     0x800000
+#define HWIO_GCC_DDRSS_XO_CBCR_IGNORE_ALL_CLK_DIS_SHFT                                                         0x17
+#define HWIO_GCC_DDRSS_XO_CBCR_CLK_DIS_BMSK                                                                0x400000
+#define HWIO_GCC_DDRSS_XO_CBCR_CLK_DIS_SHFT                                                                    0x16
+#define HWIO_GCC_DDRSS_XO_CBCR_SW_ONLY_EN_BMSK                                                                  0x8
+#define HWIO_GCC_DDRSS_XO_CBCR_SW_ONLY_EN_SHFT                                                                  0x3
+#define HWIO_GCC_DDRSS_XO_CBCR_CLK_ARES_BMSK                                                                    0x4
+#define HWIO_GCC_DDRSS_XO_CBCR_CLK_ARES_SHFT                                                                    0x2
+#define HWIO_GCC_DDRSS_XO_CBCR_CLK_ARES_NO_RESET_FVAL                                                           0x0
+#define HWIO_GCC_DDRSS_XO_CBCR_CLK_ARES_RESET_FVAL                                                              0x1
+#define HWIO_GCC_DDRSS_XO_CBCR_HW_CTL_BMSK                                                                      0x2
+#define HWIO_GCC_DDRSS_XO_CBCR_HW_CTL_SHFT                                                                      0x1
+#define HWIO_GCC_DDRSS_XO_CBCR_HW_CTL_DISABLE_FVAL                                                              0x0
+#define HWIO_GCC_DDRSS_XO_CBCR_HW_CTL_ENABLE_FVAL                                                               0x1
+#define HWIO_GCC_DDRSS_XO_CBCR_CLK_ENABLE_BMSK                                                                  0x1
+#define HWIO_GCC_DDRSS_XO_CBCR_CLK_ENABLE_SHFT                                                                  0x0
+#define HWIO_GCC_DDRSS_XO_CBCR_CLK_ENABLE_DISABLE_FVAL                                                          0x0
+#define HWIO_GCC_DDRSS_XO_CBCR_CLK_ENABLE_ENABLE_FVAL                                                           0x1
+
+#define HWIO_GCC_DDRSS_CFG_AHB_CBCR_ADDR                                                                 (GCC_CLK_CTL_REG_REG_BASE      + 0x0001f028)
+#define HWIO_GCC_DDRSS_CFG_AHB_CBCR_PHYS                                                                 (GCC_CLK_CTL_REG_REG_BASE_PHYS + 0x0001f028)
+#define HWIO_GCC_DDRSS_CFG_AHB_CBCR_OFFS                                                                 (GCC_CLK_CTL_REG_REG_BASE_OFFS + 0x0001f028)
+#define HWIO_GCC_DDRSS_CFG_AHB_CBCR_RMSK                                                                 0x81d0000f
+#define HWIO_GCC_DDRSS_CFG_AHB_CBCR_ATTR                                                                        0x3
+#define HWIO_GCC_DDRSS_CFG_AHB_CBCR_IN          \
+        in_dword_masked(HWIO_GCC_DDRSS_CFG_AHB_CBCR_ADDR, HWIO_GCC_DDRSS_CFG_AHB_CBCR_RMSK)
+#define HWIO_GCC_DDRSS_CFG_AHB_CBCR_INM(m)      \
+        in_dword_masked(HWIO_GCC_DDRSS_CFG_AHB_CBCR_ADDR, m)
+#define HWIO_GCC_DDRSS_CFG_AHB_CBCR_OUT(v)      \
+        out_dword(HWIO_GCC_DDRSS_CFG_AHB_CBCR_ADDR,v)
+#define HWIO_GCC_DDRSS_CFG_AHB_CBCR_OUTM(m,v) \
+        out_dword_masked_ns(HWIO_GCC_DDRSS_CFG_AHB_CBCR_ADDR,m,v,HWIO_GCC_DDRSS_CFG_AHB_CBCR_IN)
+#define HWIO_GCC_DDRSS_CFG_AHB_CBCR_CLK_OFF_BMSK                                                         0x80000000
+#define HWIO_GCC_DDRSS_CFG_AHB_CBCR_CLK_OFF_SHFT                                                               0x1f
+#define HWIO_GCC_DDRSS_CFG_AHB_CBCR_IGNORE_ALL_ARES_BMSK                                                  0x1000000
+#define HWIO_GCC_DDRSS_CFG_AHB_CBCR_IGNORE_ALL_ARES_SHFT                                                       0x18
+#define HWIO_GCC_DDRSS_CFG_AHB_CBCR_IGNORE_ALL_CLK_DIS_BMSK                                                0x800000
+#define HWIO_GCC_DDRSS_CFG_AHB_CBCR_IGNORE_ALL_CLK_DIS_SHFT                                                    0x17
+#define HWIO_GCC_DDRSS_CFG_AHB_CBCR_CLK_DIS_BMSK                                                           0x400000
+#define HWIO_GCC_DDRSS_CFG_AHB_CBCR_CLK_DIS_SHFT                                                               0x16
+#define HWIO_GCC_DDRSS_CFG_AHB_CBCR_IGNORE_RPMH_CLK_DIS_BMSK                                               0x100000
+#define HWIO_GCC_DDRSS_CFG_AHB_CBCR_IGNORE_RPMH_CLK_DIS_SHFT                                                   0x14
+#define HWIO_GCC_DDRSS_CFG_AHB_CBCR_SW_ONLY_EN_BMSK                                                             0x8
+#define HWIO_GCC_DDRSS_CFG_AHB_CBCR_SW_ONLY_EN_SHFT                                                             0x3
+#define HWIO_GCC_DDRSS_CFG_AHB_CBCR_CLK_ARES_BMSK                                                               0x4
+#define HWIO_GCC_DDRSS_CFG_AHB_CBCR_CLK_ARES_SHFT                                                               0x2
+#define HWIO_GCC_DDRSS_CFG_AHB_CBCR_CLK_ARES_NO_RESET_FVAL                                                      0x0
+#define HWIO_GCC_DDRSS_CFG_AHB_CBCR_CLK_ARES_RESET_FVAL                                                         0x1
+#define HWIO_GCC_DDRSS_CFG_AHB_CBCR_HW_CTL_BMSK                                                                 0x2
+#define HWIO_GCC_DDRSS_CFG_AHB_CBCR_HW_CTL_SHFT                                                                 0x1
+#define HWIO_GCC_DDRSS_CFG_AHB_CBCR_HW_CTL_DISABLE_FVAL                                                         0x0
+#define HWIO_GCC_DDRSS_CFG_AHB_CBCR_HW_CTL_ENABLE_FVAL                                                          0x1
+#define HWIO_GCC_DDRSS_CFG_AHB_CBCR_CLK_ENABLE_BMSK                                                             0x1
+#define HWIO_GCC_DDRSS_CFG_AHB_CBCR_CLK_ENABLE_SHFT                                                             0x0
+#define HWIO_GCC_DDRSS_CFG_AHB_CBCR_CLK_ENABLE_DISABLE_FVAL                                                     0x0
+#define HWIO_GCC_DDRSS_CFG_AHB_CBCR_CLK_ENABLE_ENABLE_FVAL                                                      0x1
+
+#define HWIO_GCC_DDRSS_SLEEP_CBCR_ADDR                                                                   (GCC_CLK_CTL_REG_REG_BASE      + 0x0001f02c)
+#define HWIO_GCC_DDRSS_SLEEP_CBCR_PHYS                                                                   (GCC_CLK_CTL_REG_REG_BASE_PHYS + 0x0001f02c)
+#define HWIO_GCC_DDRSS_SLEEP_CBCR_OFFS                                                                   (GCC_CLK_CTL_REG_REG_BASE_OFFS + 0x0001f02c)
+#define HWIO_GCC_DDRSS_SLEEP_CBCR_RMSK                                                                   0x81c0000f
+#define HWIO_GCC_DDRSS_SLEEP_CBCR_ATTR                                                                          0x3
+#define HWIO_GCC_DDRSS_SLEEP_CBCR_IN          \
+        in_dword_masked(HWIO_GCC_DDRSS_SLEEP_CBCR_ADDR, HWIO_GCC_DDRSS_SLEEP_CBCR_RMSK)
+#define HWIO_GCC_DDRSS_SLEEP_CBCR_INM(m)      \
+        in_dword_masked(HWIO_GCC_DDRSS_SLEEP_CBCR_ADDR, m)
+#define HWIO_GCC_DDRSS_SLEEP_CBCR_OUT(v)      \
+        out_dword(HWIO_GCC_DDRSS_SLEEP_CBCR_ADDR,v)
+#define HWIO_GCC_DDRSS_SLEEP_CBCR_OUTM(m,v) \
+        out_dword_masked_ns(HWIO_GCC_DDRSS_SLEEP_CBCR_ADDR,m,v,HWIO_GCC_DDRSS_SLEEP_CBCR_IN)
+#define HWIO_GCC_DDRSS_SLEEP_CBCR_CLK_OFF_BMSK                                                           0x80000000
+#define HWIO_GCC_DDRSS_SLEEP_CBCR_CLK_OFF_SHFT                                                                 0x1f
+#define HWIO_GCC_DDRSS_SLEEP_CBCR_IGNORE_ALL_ARES_BMSK                                                    0x1000000
+#define HWIO_GCC_DDRSS_SLEEP_CBCR_IGNORE_ALL_ARES_SHFT                                                         0x18
+#define HWIO_GCC_DDRSS_SLEEP_CBCR_IGNORE_ALL_CLK_DIS_BMSK                                                  0x800000
+#define HWIO_GCC_DDRSS_SLEEP_CBCR_IGNORE_ALL_CLK_DIS_SHFT                                                      0x17
+#define HWIO_GCC_DDRSS_SLEEP_CBCR_CLK_DIS_BMSK                                                             0x400000
+#define HWIO_GCC_DDRSS_SLEEP_CBCR_CLK_DIS_SHFT                                                                 0x16
+#define HWIO_GCC_DDRSS_SLEEP_CBCR_SW_ONLY_EN_BMSK                                                               0x8
+#define HWIO_GCC_DDRSS_SLEEP_CBCR_SW_ONLY_EN_SHFT                                                               0x3
+#define HWIO_GCC_DDRSS_SLEEP_CBCR_CLK_ARES_BMSK                                                                 0x4
+#define HWIO_GCC_DDRSS_SLEEP_CBCR_CLK_ARES_SHFT                                                                 0x2
+#define HWIO_GCC_DDRSS_SLEEP_CBCR_CLK_ARES_NO_RESET_FVAL                                                        0x0
+#define HWIO_GCC_DDRSS_SLEEP_CBCR_CLK_ARES_RESET_FVAL                                                           0x1
+#define HWIO_GCC_DDRSS_SLEEP_CBCR_HW_CTL_BMSK                                                                   0x2
+#define HWIO_GCC_DDRSS_SLEEP_CBCR_HW_CTL_SHFT                                                                   0x1
+#define HWIO_GCC_DDRSS_SLEEP_CBCR_HW_CTL_DISABLE_FVAL                                                           0x0
+#define HWIO_GCC_DDRSS_SLEEP_CBCR_HW_CTL_ENABLE_FVAL                                                            0x1
+#define HWIO_GCC_DDRSS_SLEEP_CBCR_CLK_ENABLE_BMSK                                                               0x1
+#define HWIO_GCC_DDRSS_SLEEP_CBCR_CLK_ENABLE_SHFT                                                               0x0
+#define HWIO_GCC_DDRSS_SLEEP_CBCR_CLK_ENABLE_DISABLE_FVAL                                                       0x0
+#define HWIO_GCC_DDRSS_SLEEP_CBCR_CLK_ENABLE_ENABLE_FVAL                                                        0x1
+
+#define HWIO_GCC_MEMNOC_CBCR_ADDR                                                                        (GCC_CLK_CTL_REG_REG_BASE      + 0x0001f030)
+#define HWIO_GCC_MEMNOC_CBCR_PHYS                                                                        (GCC_CLK_CTL_REG_REG_BASE_PHYS + 0x0001f030)
+#define HWIO_GCC_MEMNOC_CBCR_OFFS                                                                        (GCC_CLK_CTL_REG_REG_BASE_OFFS + 0x0001f030)
+#define HWIO_GCC_MEMNOC_CBCR_RMSK                                                                        0x81d0000f
+#define HWIO_GCC_MEMNOC_CBCR_ATTR                                                                               0x3
+#define HWIO_GCC_MEMNOC_CBCR_IN          \
+        in_dword_masked(HWIO_GCC_MEMNOC_CBCR_ADDR, HWIO_GCC_MEMNOC_CBCR_RMSK)
+#define HWIO_GCC_MEMNOC_CBCR_INM(m)      \
+        in_dword_masked(HWIO_GCC_MEMNOC_CBCR_ADDR, m)
+#define HWIO_GCC_MEMNOC_CBCR_OUT(v)      \
+        out_dword(HWIO_GCC_MEMNOC_CBCR_ADDR,v)
+#define HWIO_GCC_MEMNOC_CBCR_OUTM(m,v) \
+        out_dword_masked_ns(HWIO_GCC_MEMNOC_CBCR_ADDR,m,v,HWIO_GCC_MEMNOC_CBCR_IN)
+#define HWIO_GCC_MEMNOC_CBCR_CLK_OFF_BMSK                                                                0x80000000
+#define HWIO_GCC_MEMNOC_CBCR_CLK_OFF_SHFT                                                                      0x1f
+#define HWIO_GCC_MEMNOC_CBCR_IGNORE_ALL_ARES_BMSK                                                         0x1000000
+#define HWIO_GCC_MEMNOC_CBCR_IGNORE_ALL_ARES_SHFT                                                              0x18
+#define HWIO_GCC_MEMNOC_CBCR_IGNORE_ALL_CLK_DIS_BMSK                                                       0x800000
+#define HWIO_GCC_MEMNOC_CBCR_IGNORE_ALL_CLK_DIS_SHFT                                                           0x17
+#define HWIO_GCC_MEMNOC_CBCR_CLK_DIS_BMSK                                                                  0x400000
+#define HWIO_GCC_MEMNOC_CBCR_CLK_DIS_SHFT                                                                      0x16
+#define HWIO_GCC_MEMNOC_CBCR_IGNORE_RPMH_CLK_DIS_BMSK                                                      0x100000
+#define HWIO_GCC_MEMNOC_CBCR_IGNORE_RPMH_CLK_DIS_SHFT                                                          0x14
+#define HWIO_GCC_MEMNOC_CBCR_SW_ONLY_EN_BMSK                                                                    0x8
+#define HWIO_GCC_MEMNOC_CBCR_SW_ONLY_EN_SHFT                                                                    0x3
+#define HWIO_GCC_MEMNOC_CBCR_CLK_ARES_BMSK                                                                      0x4
+#define HWIO_GCC_MEMNOC_CBCR_CLK_ARES_SHFT                                                                      0x2
+#define HWIO_GCC_MEMNOC_CBCR_CLK_ARES_NO_RESET_FVAL                                                             0x0
+#define HWIO_GCC_MEMNOC_CBCR_CLK_ARES_RESET_FVAL                                                                0x1
+#define HWIO_GCC_MEMNOC_CBCR_HW_CTL_BMSK                                                                        0x2
+#define HWIO_GCC_MEMNOC_CBCR_HW_CTL_SHFT                                                                        0x1
+#define HWIO_GCC_MEMNOC_CBCR_HW_CTL_DISABLE_FVAL                                                                0x0
+#define HWIO_GCC_MEMNOC_CBCR_HW_CTL_ENABLE_FVAL                                                                 0x1
+#define HWIO_GCC_MEMNOC_CBCR_CLK_ENABLE_BMSK                                                                    0x1
+#define HWIO_GCC_MEMNOC_CBCR_CLK_ENABLE_SHFT                                                                    0x0
+#define HWIO_GCC_MEMNOC_CBCR_CLK_ENABLE_DISABLE_FVAL                                                            0x0
+#define HWIO_GCC_MEMNOC_CBCR_CLK_ENABLE_ENABLE_FVAL                                                             0x1
+
+#define HWIO_GCC_DDRSS_AT_CBCR_ADDR                                                                      (GCC_CLK_CTL_REG_REG_BASE      + 0x0001f034)
+#define HWIO_GCC_DDRSS_AT_CBCR_PHYS                                                                      (GCC_CLK_CTL_REG_REG_BASE_PHYS + 0x0001f034)
+#define HWIO_GCC_DDRSS_AT_CBCR_OFFS                                                                      (GCC_CLK_CTL_REG_REG_BASE_OFFS + 0x0001f034)
+#define HWIO_GCC_DDRSS_AT_CBCR_RMSK                                                                      0x81d0000f
+#define HWIO_GCC_DDRSS_AT_CBCR_ATTR                                                                             0x3
+#define HWIO_GCC_DDRSS_AT_CBCR_IN          \
+        in_dword_masked(HWIO_GCC_DDRSS_AT_CBCR_ADDR, HWIO_GCC_DDRSS_AT_CBCR_RMSK)
+#define HWIO_GCC_DDRSS_AT_CBCR_INM(m)      \
+        in_dword_masked(HWIO_GCC_DDRSS_AT_CBCR_ADDR, m)
+#define HWIO_GCC_DDRSS_AT_CBCR_OUT(v)      \
+        out_dword(HWIO_GCC_DDRSS_AT_CBCR_ADDR,v)
+#define HWIO_GCC_DDRSS_AT_CBCR_OUTM(m,v) \
+        out_dword_masked_ns(HWIO_GCC_DDRSS_AT_CBCR_ADDR,m,v,HWIO_GCC_DDRSS_AT_CBCR_IN)
+#define HWIO_GCC_DDRSS_AT_CBCR_CLK_OFF_BMSK                                                              0x80000000
+#define HWIO_GCC_DDRSS_AT_CBCR_CLK_OFF_SHFT                                                                    0x1f
+#define HWIO_GCC_DDRSS_AT_CBCR_IGNORE_ALL_ARES_BMSK                                                       0x1000000
+#define HWIO_GCC_DDRSS_AT_CBCR_IGNORE_ALL_ARES_SHFT                                                            0x18
+#define HWIO_GCC_DDRSS_AT_CBCR_IGNORE_ALL_CLK_DIS_BMSK                                                     0x800000
+#define HWIO_GCC_DDRSS_AT_CBCR_IGNORE_ALL_CLK_DIS_SHFT                                                         0x17
+#define HWIO_GCC_DDRSS_AT_CBCR_CLK_DIS_BMSK                                                                0x400000
+#define HWIO_GCC_DDRSS_AT_CBCR_CLK_DIS_SHFT                                                                    0x16
+#define HWIO_GCC_DDRSS_AT_CBCR_IGNORE_RPMH_CLK_DIS_BMSK                                                    0x100000
+#define HWIO_GCC_DDRSS_AT_CBCR_IGNORE_RPMH_CLK_DIS_SHFT                                                        0x14
+#define HWIO_GCC_DDRSS_AT_CBCR_SW_ONLY_EN_BMSK                                                                  0x8
+#define HWIO_GCC_DDRSS_AT_CBCR_SW_ONLY_EN_SHFT                                                                  0x3
+#define HWIO_GCC_DDRSS_AT_CBCR_CLK_ARES_BMSK                                                                    0x4
+#define HWIO_GCC_DDRSS_AT_CBCR_CLK_ARES_SHFT                                                                    0x2
+#define HWIO_GCC_DDRSS_AT_CBCR_CLK_ARES_NO_RESET_FVAL                                                           0x0
+#define HWIO_GCC_DDRSS_AT_CBCR_CLK_ARES_RESET_FVAL                                                              0x1
+#define HWIO_GCC_DDRSS_AT_CBCR_HW_CTL_BMSK                                                                      0x2
+#define HWIO_GCC_DDRSS_AT_CBCR_HW_CTL_SHFT                                                                      0x1
+#define HWIO_GCC_DDRSS_AT_CBCR_HW_CTL_DISABLE_FVAL                                                              0x0
+#define HWIO_GCC_DDRSS_AT_CBCR_HW_CTL_ENABLE_FVAL                                                               0x1
+#define HWIO_GCC_DDRSS_AT_CBCR_CLK_ENABLE_BMSK                                                                  0x1
+#define HWIO_GCC_DDRSS_AT_CBCR_CLK_ENABLE_SHFT                                                                  0x0
+#define HWIO_GCC_DDRSS_AT_CBCR_CLK_ENABLE_DISABLE_FVAL                                                          0x0
+#define HWIO_GCC_DDRSS_AT_CBCR_CLK_ENABLE_ENABLE_FVAL                                                           0x1
+
+#define HWIO_GCC_DDRSS_MSS_MCDMA_CBCR_ADDR                                                               (GCC_CLK_CTL_REG_REG_BASE      + 0x0001f038)
+#define HWIO_GCC_DDRSS_MSS_MCDMA_CBCR_PHYS                                                               (GCC_CLK_CTL_REG_REG_BASE_PHYS + 0x0001f038)
+#define HWIO_GCC_DDRSS_MSS_MCDMA_CBCR_OFFS                                                               (GCC_CLK_CTL_REG_REG_BASE_OFFS + 0x0001f038)
+#define HWIO_GCC_DDRSS_MSS_MCDMA_CBCR_RMSK                                                               0x81d0000f
+#define HWIO_GCC_DDRSS_MSS_MCDMA_CBCR_ATTR                                                                      0x3
+#define HWIO_GCC_DDRSS_MSS_MCDMA_CBCR_IN          \
+        in_dword_masked(HWIO_GCC_DDRSS_MSS_MCDMA_CBCR_ADDR, HWIO_GCC_DDRSS_MSS_MCDMA_CBCR_RMSK)
+#define HWIO_GCC_DDRSS_MSS_MCDMA_CBCR_INM(m)      \
+        in_dword_masked(HWIO_GCC_DDRSS_MSS_MCDMA_CBCR_ADDR, m)
+#define HWIO_GCC_DDRSS_MSS_MCDMA_CBCR_OUT(v)      \
+        out_dword(HWIO_GCC_DDRSS_MSS_MCDMA_CBCR_ADDR,v)
+#define HWIO_GCC_DDRSS_MSS_MCDMA_CBCR_OUTM(m,v) \
+        out_dword_masked_ns(HWIO_GCC_DDRSS_MSS_MCDMA_CBCR_ADDR,m,v,HWIO_GCC_DDRSS_MSS_MCDMA_CBCR_IN)
+#define HWIO_GCC_DDRSS_MSS_MCDMA_CBCR_CLK_OFF_BMSK                                                       0x80000000
+#define HWIO_GCC_DDRSS_MSS_MCDMA_CBCR_CLK_OFF_SHFT                                                             0x1f
+#define HWIO_GCC_DDRSS_MSS_MCDMA_CBCR_IGNORE_ALL_ARES_BMSK                                                0x1000000
+#define HWIO_GCC_DDRSS_MSS_MCDMA_CBCR_IGNORE_ALL_ARES_SHFT                                                     0x18
+#define HWIO_GCC_DDRSS_MSS_MCDMA_CBCR_IGNORE_ALL_CLK_DIS_BMSK                                              0x800000
+#define HWIO_GCC_DDRSS_MSS_MCDMA_CBCR_IGNORE_ALL_CLK_DIS_SHFT                                                  0x17
+#define HWIO_GCC_DDRSS_MSS_MCDMA_CBCR_CLK_DIS_BMSK                                                         0x400000
+#define HWIO_GCC_DDRSS_MSS_MCDMA_CBCR_CLK_DIS_SHFT                                                             0x16
+#define HWIO_GCC_DDRSS_MSS_MCDMA_CBCR_IGNORE_RPMH_CLK_DIS_BMSK                                             0x100000
+#define HWIO_GCC_DDRSS_MSS_MCDMA_CBCR_IGNORE_RPMH_CLK_DIS_SHFT                                                 0x14
+#define HWIO_GCC_DDRSS_MSS_MCDMA_CBCR_SW_ONLY_EN_BMSK                                                           0x8
+#define HWIO_GCC_DDRSS_MSS_MCDMA_CBCR_SW_ONLY_EN_SHFT                                                           0x3
+#define HWIO_GCC_DDRSS_MSS_MCDMA_CBCR_CLK_ARES_BMSK                                                             0x4
+#define HWIO_GCC_DDRSS_MSS_MCDMA_CBCR_CLK_ARES_SHFT                                                             0x2
+#define HWIO_GCC_DDRSS_MSS_MCDMA_CBCR_CLK_ARES_NO_RESET_FVAL                                                    0x0
+#define HWIO_GCC_DDRSS_MSS_MCDMA_CBCR_CLK_ARES_RESET_FVAL                                                       0x1
+#define HWIO_GCC_DDRSS_MSS_MCDMA_CBCR_HW_CTL_BMSK                                                               0x2
+#define HWIO_GCC_DDRSS_MSS_MCDMA_CBCR_HW_CTL_SHFT                                                               0x1
+#define HWIO_GCC_DDRSS_MSS_MCDMA_CBCR_HW_CTL_DISABLE_FVAL                                                       0x0
+#define HWIO_GCC_DDRSS_MSS_MCDMA_CBCR_HW_CTL_ENABLE_FVAL                                                        0x1
+#define HWIO_GCC_DDRSS_MSS_MCDMA_CBCR_CLK_ENABLE_BMSK                                                           0x1
+#define HWIO_GCC_DDRSS_MSS_MCDMA_CBCR_CLK_ENABLE_SHFT                                                           0x0
+#define HWIO_GCC_DDRSS_MSS_MCDMA_CBCR_CLK_ENABLE_DISABLE_FVAL                                                   0x0
+#define HWIO_GCC_DDRSS_MSS_MCDMA_CBCR_CLK_ENABLE_ENABLE_FVAL                                                    0x1
+
+#define HWIO_GCC_RPMH_SHUB_MEMNOC_PERF0_DFSR_ADDR                                                        (GCC_CLK_CTL_REG_REG_BASE      + 0x0001f058)
+#define HWIO_GCC_RPMH_SHUB_MEMNOC_PERF0_DFSR_PHYS                                                        (GCC_CLK_CTL_REG_REG_BASE_PHYS + 0x0001f058)
+#define HWIO_GCC_RPMH_SHUB_MEMNOC_PERF0_DFSR_OFFS                                                        (GCC_CLK_CTL_REG_REG_BASE_OFFS + 0x0001f058)
+#define HWIO_GCC_RPMH_SHUB_MEMNOC_PERF0_DFSR_RMSK                                                             0x71f
+#define HWIO_GCC_RPMH_SHUB_MEMNOC_PERF0_DFSR_ATTR                                                               0x3
+#define HWIO_GCC_RPMH_SHUB_MEMNOC_PERF0_DFSR_IN          \
+        in_dword_masked(HWIO_GCC_RPMH_SHUB_MEMNOC_PERF0_DFSR_ADDR, HWIO_GCC_RPMH_SHUB_MEMNOC_PERF0_DFSR_RMSK)
+#define HWIO_GCC_RPMH_SHUB_MEMNOC_PERF0_DFSR_INM(m)      \
+        in_dword_masked(HWIO_GCC_RPMH_SHUB_MEMNOC_PERF0_DFSR_ADDR, m)
+#define HWIO_GCC_RPMH_SHUB_MEMNOC_PERF0_DFSR_OUT(v)      \
+        out_dword(HWIO_GCC_RPMH_SHUB_MEMNOC_PERF0_DFSR_ADDR,v)
+#define HWIO_GCC_RPMH_SHUB_MEMNOC_PERF0_DFSR_OUTM(m,v) \
+        out_dword_masked_ns(HWIO_GCC_RPMH_SHUB_MEMNOC_PERF0_DFSR_ADDR,m,v,HWIO_GCC_RPMH_SHUB_MEMNOC_PERF0_DFSR_IN)
+#define HWIO_GCC_RPMH_SHUB_MEMNOC_PERF0_DFSR_SRC_SEL_BMSK                                                     0x700
+#define HWIO_GCC_RPMH_SHUB_MEMNOC_PERF0_DFSR_SRC_SEL_SHFT                                                       0x8
+#define HWIO_GCC_RPMH_SHUB_MEMNOC_PERF0_DFSR_SRC_SEL_SRC0_FVAL                                                  0x0
+#define HWIO_GCC_RPMH_SHUB_MEMNOC_PERF0_DFSR_SRC_SEL_SRC1_FVAL                                                  0x1
+#define HWIO_GCC_RPMH_SHUB_MEMNOC_PERF0_DFSR_SRC_SEL_SRC2_FVAL                                                  0x2
+#define HWIO_GCC_RPMH_SHUB_MEMNOC_PERF0_DFSR_SRC_SEL_SRC3_FVAL                                                  0x3
+#define HWIO_GCC_RPMH_SHUB_MEMNOC_PERF0_DFSR_SRC_SEL_SRC4_FVAL                                                  0x4
+#define HWIO_GCC_RPMH_SHUB_MEMNOC_PERF0_DFSR_SRC_SEL_SRC5_FVAL                                                  0x5
+#define HWIO_GCC_RPMH_SHUB_MEMNOC_PERF0_DFSR_SRC_SEL_SRC6_FVAL                                                  0x6
+#define HWIO_GCC_RPMH_SHUB_MEMNOC_PERF0_DFSR_SRC_SEL_SRC7_FVAL                                                  0x7
+#define HWIO_GCC_RPMH_SHUB_MEMNOC_PERF0_DFSR_SRC_DIV_BMSK                                                      0x1f
+#define HWIO_GCC_RPMH_SHUB_MEMNOC_PERF0_DFSR_SRC_DIV_SHFT                                                       0x0
+#define HWIO_GCC_RPMH_SHUB_MEMNOC_PERF0_DFSR_SRC_DIV_BYPASS_FVAL                                                0x0
+#define HWIO_GCC_RPMH_SHUB_MEMNOC_PERF0_DFSR_SRC_DIV_DIV1_FVAL                                                  0x1
+#define HWIO_GCC_RPMH_SHUB_MEMNOC_PERF0_DFSR_SRC_DIV_DIV1_5_FVAL                                                0x2
+#define HWIO_GCC_RPMH_SHUB_MEMNOC_PERF0_DFSR_SRC_DIV_DIV2_FVAL                                                  0x3
+#define HWIO_GCC_RPMH_SHUB_MEMNOC_PERF0_DFSR_SRC_DIV_DIV2_5_FVAL                                                0x4
+#define HWIO_GCC_RPMH_SHUB_MEMNOC_PERF0_DFSR_SRC_DIV_DIV3_FVAL                                                  0x5
+#define HWIO_GCC_RPMH_SHUB_MEMNOC_PERF0_DFSR_SRC_DIV_DIV3_5_FVAL                                                0x6
+#define HWIO_GCC_RPMH_SHUB_MEMNOC_PERF0_DFSR_SRC_DIV_DIV4_FVAL                                                  0x7
+#define HWIO_GCC_RPMH_SHUB_MEMNOC_PERF0_DFSR_SRC_DIV_DIV4_5_FVAL                                                0x8
+#define HWIO_GCC_RPMH_SHUB_MEMNOC_PERF0_DFSR_SRC_DIV_DIV5_FVAL                                                  0x9
+#define HWIO_GCC_RPMH_SHUB_MEMNOC_PERF0_DFSR_SRC_DIV_DIV5_5_FVAL                                                0xa
+#define HWIO_GCC_RPMH_SHUB_MEMNOC_PERF0_DFSR_SRC_DIV_DIV6_FVAL                                                  0xb
+#define HWIO_GCC_RPMH_SHUB_MEMNOC_PERF0_DFSR_SRC_DIV_DIV6_5_FVAL                                                0xc
+#define HWIO_GCC_RPMH_SHUB_MEMNOC_PERF0_DFSR_SRC_DIV_DIV7_FVAL                                                  0xd
+#define HWIO_GCC_RPMH_SHUB_MEMNOC_PERF0_DFSR_SRC_DIV_DIV7_5_FVAL                                                0xe
+#define HWIO_GCC_RPMH_SHUB_MEMNOC_PERF0_DFSR_SRC_DIV_DIV8_FVAL                                                  0xf
+#define HWIO_GCC_RPMH_SHUB_MEMNOC_PERF0_DFSR_SRC_DIV_DIV8_5_FVAL                                               0x10
+#define HWIO_GCC_RPMH_SHUB_MEMNOC_PERF0_DFSR_SRC_DIV_DIV9_FVAL                                                 0x11
+#define HWIO_GCC_RPMH_SHUB_MEMNOC_PERF0_DFSR_SRC_DIV_DIV9_5_FVAL                                               0x12
+#define HWIO_GCC_RPMH_SHUB_MEMNOC_PERF0_DFSR_SRC_DIV_DIV10_FVAL                                                0x13
+#define HWIO_GCC_RPMH_SHUB_MEMNOC_PERF0_DFSR_SRC_DIV_DIV10_5_FVAL                                              0x14
+#define HWIO_GCC_RPMH_SHUB_MEMNOC_PERF0_DFSR_SRC_DIV_DIV11_FVAL                                                0x15
+#define HWIO_GCC_RPMH_SHUB_MEMNOC_PERF0_DFSR_SRC_DIV_DIV11_5_FVAL                                              0x16
+#define HWIO_GCC_RPMH_SHUB_MEMNOC_PERF0_DFSR_SRC_DIV_DIV12_FVAL                                                0x17
+#define HWIO_GCC_RPMH_SHUB_MEMNOC_PERF0_DFSR_SRC_DIV_DIV12_5_FVAL                                              0x18
+#define HWIO_GCC_RPMH_SHUB_MEMNOC_PERF0_DFSR_SRC_DIV_DIV13_FVAL                                                0x19
+#define HWIO_GCC_RPMH_SHUB_MEMNOC_PERF0_DFSR_SRC_DIV_DIV13_5_FVAL                                              0x1a
+#define HWIO_GCC_RPMH_SHUB_MEMNOC_PERF0_DFSR_SRC_DIV_DIV14_FVAL                                                0x1b
+#define HWIO_GCC_RPMH_SHUB_MEMNOC_PERF0_DFSR_SRC_DIV_DIV14_5_FVAL                                              0x1c
+#define HWIO_GCC_RPMH_SHUB_MEMNOC_PERF0_DFSR_SRC_DIV_DIV15_FVAL                                                0x1d
+#define HWIO_GCC_RPMH_SHUB_MEMNOC_PERF0_DFSR_SRC_DIV_DIV15_5_FVAL                                              0x1e
+#define HWIO_GCC_RPMH_SHUB_MEMNOC_PERF0_DFSR_SRC_DIV_DIV16_FVAL                                                0x1f
+
+#define HWIO_GCC_RPMH_SHUB_MEMNOC_PERF1_DFSR_ADDR                                                        (GCC_CLK_CTL_REG_REG_BASE      + 0x0001f05c)
+#define HWIO_GCC_RPMH_SHUB_MEMNOC_PERF1_DFSR_PHYS                                                        (GCC_CLK_CTL_REG_REG_BASE_PHYS + 0x0001f05c)
+#define HWIO_GCC_RPMH_SHUB_MEMNOC_PERF1_DFSR_OFFS                                                        (GCC_CLK_CTL_REG_REG_BASE_OFFS + 0x0001f05c)
+#define HWIO_GCC_RPMH_SHUB_MEMNOC_PERF1_DFSR_RMSK                                                             0x71f
+#define HWIO_GCC_RPMH_SHUB_MEMNOC_PERF1_DFSR_ATTR                                                               0x3
+#define HWIO_GCC_RPMH_SHUB_MEMNOC_PERF1_DFSR_IN          \
+        in_dword_masked(HWIO_GCC_RPMH_SHUB_MEMNOC_PERF1_DFSR_ADDR, HWIO_GCC_RPMH_SHUB_MEMNOC_PERF1_DFSR_RMSK)
+#define HWIO_GCC_RPMH_SHUB_MEMNOC_PERF1_DFSR_INM(m)      \
+        in_dword_masked(HWIO_GCC_RPMH_SHUB_MEMNOC_PERF1_DFSR_ADDR, m)
+#define HWIO_GCC_RPMH_SHUB_MEMNOC_PERF1_DFSR_OUT(v)      \
+        out_dword(HWIO_GCC_RPMH_SHUB_MEMNOC_PERF1_DFSR_ADDR,v)
+#define HWIO_GCC_RPMH_SHUB_MEMNOC_PERF1_DFSR_OUTM(m,v) \
+        out_dword_masked_ns(HWIO_GCC_RPMH_SHUB_MEMNOC_PERF1_DFSR_ADDR,m,v,HWIO_GCC_RPMH_SHUB_MEMNOC_PERF1_DFSR_IN)
+#define HWIO_GCC_RPMH_SHUB_MEMNOC_PERF1_DFSR_SRC_SEL_BMSK                                                     0x700
+#define HWIO_GCC_RPMH_SHUB_MEMNOC_PERF1_DFSR_SRC_SEL_SHFT                                                       0x8
+#define HWIO_GCC_RPMH_SHUB_MEMNOC_PERF1_DFSR_SRC_SEL_SRC0_FVAL                                                  0x0
+#define HWIO_GCC_RPMH_SHUB_MEMNOC_PERF1_DFSR_SRC_SEL_SRC1_FVAL                                                  0x1
+#define HWIO_GCC_RPMH_SHUB_MEMNOC_PERF1_DFSR_SRC_SEL_SRC2_FVAL                                                  0x2
+#define HWIO_GCC_RPMH_SHUB_MEMNOC_PERF1_DFSR_SRC_SEL_SRC3_FVAL                                                  0x3
+#define HWIO_GCC_RPMH_SHUB_MEMNOC_PERF1_DFSR_SRC_SEL_SRC4_FVAL                                                  0x4
+#define HWIO_GCC_RPMH_SHUB_MEMNOC_PERF1_DFSR_SRC_SEL_SRC5_FVAL                                                  0x5
+#define HWIO_GCC_RPMH_SHUB_MEMNOC_PERF1_DFSR_SRC_SEL_SRC6_FVAL                                                  0x6
+#define HWIO_GCC_RPMH_SHUB_MEMNOC_PERF1_DFSR_SRC_SEL_SRC7_FVAL                                                  0x7
+#define HWIO_GCC_RPMH_SHUB_MEMNOC_PERF1_DFSR_SRC_DIV_BMSK                                                      0x1f
+#define HWIO_GCC_RPMH_SHUB_MEMNOC_PERF1_DFSR_SRC_DIV_SHFT                                                       0x0
+#define HWIO_GCC_RPMH_SHUB_MEMNOC_PERF1_DFSR_SRC_DIV_BYPASS_FVAL                                                0x0
+#define HWIO_GCC_RPMH_SHUB_MEMNOC_PERF1_DFSR_SRC_DIV_DIV1_FVAL                                                  0x1
+#define HWIO_GCC_RPMH_SHUB_MEMNOC_PERF1_DFSR_SRC_DIV_DIV1_5_FVAL                                                0x2
+#define HWIO_GCC_RPMH_SHUB_MEMNOC_PERF1_DFSR_SRC_DIV_DIV2_FVAL                                                  0x3
+#define HWIO_GCC_RPMH_SHUB_MEMNOC_PERF1_DFSR_SRC_DIV_DIV2_5_FVAL                                                0x4
+#define HWIO_GCC_RPMH_SHUB_MEMNOC_PERF1_DFSR_SRC_DIV_DIV3_FVAL                                                  0x5
+#define HWIO_GCC_RPMH_SHUB_MEMNOC_PERF1_DFSR_SRC_DIV_DIV3_5_FVAL                                                0x6
+#define HWIO_GCC_RPMH_SHUB_MEMNOC_PERF1_DFSR_SRC_DIV_DIV4_FVAL                                                  0x7
+#define HWIO_GCC_RPMH_SHUB_MEMNOC_PERF1_DFSR_SRC_DIV_DIV4_5_FVAL                                                0x8
+#define HWIO_GCC_RPMH_SHUB_MEMNOC_PERF1_DFSR_SRC_DIV_DIV5_FVAL                                                  0x9
+#define HWIO_GCC_RPMH_SHUB_MEMNOC_PERF1_DFSR_SRC_DIV_DIV5_5_FVAL                                                0xa
+#define HWIO_GCC_RPMH_SHUB_MEMNOC_PERF1_DFSR_SRC_DIV_DIV6_FVAL                                                  0xb
+#define HWIO_GCC_RPMH_SHUB_MEMNOC_PERF1_DFSR_SRC_DIV_DIV6_5_FVAL                                                0xc
+#define HWIO_GCC_RPMH_SHUB_MEMNOC_PERF1_DFSR_SRC_DIV_DIV7_FVAL                                                  0xd
+#define HWIO_GCC_RPMH_SHUB_MEMNOC_PERF1_DFSR_SRC_DIV_DIV7_5_FVAL                                                0xe
+#define HWIO_GCC_RPMH_SHUB_MEMNOC_PERF1_DFSR_SRC_DIV_DIV8_FVAL                                                  0xf
+#define HWIO_GCC_RPMH_SHUB_MEMNOC_PERF1_DFSR_SRC_DIV_DIV8_5_FVAL                                               0x10
+#define HWIO_GCC_RPMH_SHUB_MEMNOC_PERF1_DFSR_SRC_DIV_DIV9_FVAL                                                 0x11
+#define HWIO_GCC_RPMH_SHUB_MEMNOC_PERF1_DFSR_SRC_DIV_DIV9_5_FVAL                                               0x12
+#define HWIO_GCC_RPMH_SHUB_MEMNOC_PERF1_DFSR_SRC_DIV_DIV10_FVAL                                                0x13
+#define HWIO_GCC_RPMH_SHUB_MEMNOC_PERF1_DFSR_SRC_DIV_DIV10_5_FVAL                                              0x14
+#define HWIO_GCC_RPMH_SHUB_MEMNOC_PERF1_DFSR_SRC_DIV_DIV11_FVAL                                                0x15
+#define HWIO_GCC_RPMH_SHUB_MEMNOC_PERF1_DFSR_SRC_DIV_DIV11_5_FVAL                                              0x16
+#define HWIO_GCC_RPMH_SHUB_MEMNOC_PERF1_DFSR_SRC_DIV_DIV12_FVAL                                                0x17
+#define HWIO_GCC_RPMH_SHUB_MEMNOC_PERF1_DFSR_SRC_DIV_DIV12_5_FVAL                                              0x18
+#define HWIO_GCC_RPMH_SHUB_MEMNOC_PERF1_DFSR_SRC_DIV_DIV13_FVAL                                                0x19
+#define HWIO_GCC_RPMH_SHUB_MEMNOC_PERF1_DFSR_SRC_DIV_DIV13_5_FVAL                                              0x1a
+#define HWIO_GCC_RPMH_SHUB_MEMNOC_PERF1_DFSR_SRC_DIV_DIV14_FVAL                                                0x1b
+#define HWIO_GCC_RPMH_SHUB_MEMNOC_PERF1_DFSR_SRC_DIV_DIV14_5_FVAL                                              0x1c
+#define HWIO_GCC_RPMH_SHUB_MEMNOC_PERF1_DFSR_SRC_DIV_DIV15_FVAL                                                0x1d
+#define HWIO_GCC_RPMH_SHUB_MEMNOC_PERF1_DFSR_SRC_DIV_DIV15_5_FVAL                                              0x1e
+#define HWIO_GCC_RPMH_SHUB_MEMNOC_PERF1_DFSR_SRC_DIV_DIV16_FVAL                                                0x1f
+
+#define HWIO_GCC_RPMH_SHUB_MEMNOC_PERF2_DFSR_ADDR                                                        (GCC_CLK_CTL_REG_REG_BASE      + 0x0001f060)
+#define HWIO_GCC_RPMH_SHUB_MEMNOC_PERF2_DFSR_PHYS                                                        (GCC_CLK_CTL_REG_REG_BASE_PHYS + 0x0001f060)
+#define HWIO_GCC_RPMH_SHUB_MEMNOC_PERF2_DFSR_OFFS                                                        (GCC_CLK_CTL_REG_REG_BASE_OFFS + 0x0001f060)
+#define HWIO_GCC_RPMH_SHUB_MEMNOC_PERF2_DFSR_RMSK                                                             0x71f
+#define HWIO_GCC_RPMH_SHUB_MEMNOC_PERF2_DFSR_ATTR                                                               0x3
+#define HWIO_GCC_RPMH_SHUB_MEMNOC_PERF2_DFSR_IN          \
+        in_dword_masked(HWIO_GCC_RPMH_SHUB_MEMNOC_PERF2_DFSR_ADDR, HWIO_GCC_RPMH_SHUB_MEMNOC_PERF2_DFSR_RMSK)
+#define HWIO_GCC_RPMH_SHUB_MEMNOC_PERF2_DFSR_INM(m)      \
+        in_dword_masked(HWIO_GCC_RPMH_SHUB_MEMNOC_PERF2_DFSR_ADDR, m)
+#define HWIO_GCC_RPMH_SHUB_MEMNOC_PERF2_DFSR_OUT(v)      \
+        out_dword(HWIO_GCC_RPMH_SHUB_MEMNOC_PERF2_DFSR_ADDR,v)
+#define HWIO_GCC_RPMH_SHUB_MEMNOC_PERF2_DFSR_OUTM(m,v) \
+        out_dword_masked_ns(HWIO_GCC_RPMH_SHUB_MEMNOC_PERF2_DFSR_ADDR,m,v,HWIO_GCC_RPMH_SHUB_MEMNOC_PERF2_DFSR_IN)
+#define HWIO_GCC_RPMH_SHUB_MEMNOC_PERF2_DFSR_SRC_SEL_BMSK                                                     0x700
+#define HWIO_GCC_RPMH_SHUB_MEMNOC_PERF2_DFSR_SRC_SEL_SHFT                                                       0x8
+#define HWIO_GCC_RPMH_SHUB_MEMNOC_PERF2_DFSR_SRC_SEL_SRC0_FVAL                                                  0x0
+#define HWIO_GCC_RPMH_SHUB_MEMNOC_PERF2_DFSR_SRC_SEL_SRC1_FVAL                                                  0x1
+#define HWIO_GCC_RPMH_SHUB_MEMNOC_PERF2_DFSR_SRC_SEL_SRC2_FVAL                                                  0x2
+#define HWIO_GCC_RPMH_SHUB_MEMNOC_PERF2_DFSR_SRC_SEL_SRC3_FVAL                                                  0x3
+#define HWIO_GCC_RPMH_SHUB_MEMNOC_PERF2_DFSR_SRC_SEL_SRC4_FVAL                                                  0x4
+#define HWIO_GCC_RPMH_SHUB_MEMNOC_PERF2_DFSR_SRC_SEL_SRC5_FVAL                                                  0x5
+#define HWIO_GCC_RPMH_SHUB_MEMNOC_PERF2_DFSR_SRC_SEL_SRC6_FVAL                                                  0x6
+#define HWIO_GCC_RPMH_SHUB_MEMNOC_PERF2_DFSR_SRC_SEL_SRC7_FVAL                                                  0x7
+#define HWIO_GCC_RPMH_SHUB_MEMNOC_PERF2_DFSR_SRC_DIV_BMSK                                                      0x1f
+#define HWIO_GCC_RPMH_SHUB_MEMNOC_PERF2_DFSR_SRC_DIV_SHFT                                                       0x0
+#define HWIO_GCC_RPMH_SHUB_MEMNOC_PERF2_DFSR_SRC_DIV_BYPASS_FVAL                                                0x0
+#define HWIO_GCC_RPMH_SHUB_MEMNOC_PERF2_DFSR_SRC_DIV_DIV1_FVAL                                                  0x1
+#define HWIO_GCC_RPMH_SHUB_MEMNOC_PERF2_DFSR_SRC_DIV_DIV1_5_FVAL                                                0x2
+#define HWIO_GCC_RPMH_SHUB_MEMNOC_PERF2_DFSR_SRC_DIV_DIV2_FVAL                                                  0x3
+#define HWIO_GCC_RPMH_SHUB_MEMNOC_PERF2_DFSR_SRC_DIV_DIV2_5_FVAL                                                0x4
+#define HWIO_GCC_RPMH_SHUB_MEMNOC_PERF2_DFSR_SRC_DIV_DIV3_FVAL                                                  0x5
+#define HWIO_GCC_RPMH_SHUB_MEMNOC_PERF2_DFSR_SRC_DIV_DIV3_5_FVAL                                                0x6
+#define HWIO_GCC_RPMH_SHUB_MEMNOC_PERF2_DFSR_SRC_DIV_DIV4_FVAL                                                  0x7
+#define HWIO_GCC_RPMH_SHUB_MEMNOC_PERF2_DFSR_SRC_DIV_DIV4_5_FVAL                                                0x8
+#define HWIO_GCC_RPMH_SHUB_MEMNOC_PERF2_DFSR_SRC_DIV_DIV5_FVAL                                                  0x9
+#define HWIO_GCC_RPMH_SHUB_MEMNOC_PERF2_DFSR_SRC_DIV_DIV5_5_FVAL                                                0xa
+#define HWIO_GCC_RPMH_SHUB_MEMNOC_PERF2_DFSR_SRC_DIV_DIV6_FVAL                                                  0xb
+#define HWIO_GCC_RPMH_SHUB_MEMNOC_PERF2_DFSR_SRC_DIV_DIV6_5_FVAL                                                0xc
+#define HWIO_GCC_RPMH_SHUB_MEMNOC_PERF2_DFSR_SRC_DIV_DIV7_FVAL                                                  0xd
+#define HWIO_GCC_RPMH_SHUB_MEMNOC_PERF2_DFSR_SRC_DIV_DIV7_5_FVAL                                                0xe
+#define HWIO_GCC_RPMH_SHUB_MEMNOC_PERF2_DFSR_SRC_DIV_DIV8_FVAL                                                  0xf
+#define HWIO_GCC_RPMH_SHUB_MEMNOC_PERF2_DFSR_SRC_DIV_DIV8_5_FVAL                                               0x10
+#define HWIO_GCC_RPMH_SHUB_MEMNOC_PERF2_DFSR_SRC_DIV_DIV9_FVAL                                                 0x11
+#define HWIO_GCC_RPMH_SHUB_MEMNOC_PERF2_DFSR_SRC_DIV_DIV9_5_FVAL                                               0x12
+#define HWIO_GCC_RPMH_SHUB_MEMNOC_PERF2_DFSR_SRC_DIV_DIV10_FVAL                                                0x13
+#define HWIO_GCC_RPMH_SHUB_MEMNOC_PERF2_DFSR_SRC_DIV_DIV10_5_FVAL                                              0x14
+#define HWIO_GCC_RPMH_SHUB_MEMNOC_PERF2_DFSR_SRC_DIV_DIV11_FVAL                                                0x15
+#define HWIO_GCC_RPMH_SHUB_MEMNOC_PERF2_DFSR_SRC_DIV_DIV11_5_FVAL                                              0x16
+#define HWIO_GCC_RPMH_SHUB_MEMNOC_PERF2_DFSR_SRC_DIV_DIV12_FVAL                                                0x17
+#define HWIO_GCC_RPMH_SHUB_MEMNOC_PERF2_DFSR_SRC_DIV_DIV12_5_FVAL                                              0x18
+#define HWIO_GCC_RPMH_SHUB_MEMNOC_PERF2_DFSR_SRC_DIV_DIV13_FVAL                                                0x19
+#define HWIO_GCC_RPMH_SHUB_MEMNOC_PERF2_DFSR_SRC_DIV_DIV13_5_FVAL                                              0x1a
+#define HWIO_GCC_RPMH_SHUB_MEMNOC_PERF2_DFSR_SRC_DIV_DIV14_FVAL                                                0x1b
+#define HWIO_GCC_RPMH_SHUB_MEMNOC_PERF2_DFSR_SRC_DIV_DIV14_5_FVAL                                              0x1c
+#define HWIO_GCC_RPMH_SHUB_MEMNOC_PERF2_DFSR_SRC_DIV_DIV15_FVAL                                                0x1d
+#define HWIO_GCC_RPMH_SHUB_MEMNOC_PERF2_DFSR_SRC_DIV_DIV15_5_FVAL                                              0x1e
+#define HWIO_GCC_RPMH_SHUB_MEMNOC_PERF2_DFSR_SRC_DIV_DIV16_FVAL                                                0x1f
+
+#define HWIO_GCC_RPMH_SHUB_MEMNOC_PERF3_DFSR_ADDR                                                        (GCC_CLK_CTL_REG_REG_BASE      + 0x0001f064)
+#define HWIO_GCC_RPMH_SHUB_MEMNOC_PERF3_DFSR_PHYS                                                        (GCC_CLK_CTL_REG_REG_BASE_PHYS + 0x0001f064)
+#define HWIO_GCC_RPMH_SHUB_MEMNOC_PERF3_DFSR_OFFS                                                        (GCC_CLK_CTL_REG_REG_BASE_OFFS + 0x0001f064)
+#define HWIO_GCC_RPMH_SHUB_MEMNOC_PERF3_DFSR_RMSK                                                             0x71f
+#define HWIO_GCC_RPMH_SHUB_MEMNOC_PERF3_DFSR_ATTR                                                               0x3
+#define HWIO_GCC_RPMH_SHUB_MEMNOC_PERF3_DFSR_IN          \
+        in_dword_masked(HWIO_GCC_RPMH_SHUB_MEMNOC_PERF3_DFSR_ADDR, HWIO_GCC_RPMH_SHUB_MEMNOC_PERF3_DFSR_RMSK)
+#define HWIO_GCC_RPMH_SHUB_MEMNOC_PERF3_DFSR_INM(m)      \
+        in_dword_masked(HWIO_GCC_RPMH_SHUB_MEMNOC_PERF3_DFSR_ADDR, m)
+#define HWIO_GCC_RPMH_SHUB_MEMNOC_PERF3_DFSR_OUT(v)      \
+        out_dword(HWIO_GCC_RPMH_SHUB_MEMNOC_PERF3_DFSR_ADDR,v)
+#define HWIO_GCC_RPMH_SHUB_MEMNOC_PERF3_DFSR_OUTM(m,v) \
+        out_dword_masked_ns(HWIO_GCC_RPMH_SHUB_MEMNOC_PERF3_DFSR_ADDR,m,v,HWIO_GCC_RPMH_SHUB_MEMNOC_PERF3_DFSR_IN)
+#define HWIO_GCC_RPMH_SHUB_MEMNOC_PERF3_DFSR_SRC_SEL_BMSK                                                     0x700
+#define HWIO_GCC_RPMH_SHUB_MEMNOC_PERF3_DFSR_SRC_SEL_SHFT                                                       0x8
+#define HWIO_GCC_RPMH_SHUB_MEMNOC_PERF3_DFSR_SRC_SEL_SRC0_FVAL                                                  0x0
+#define HWIO_GCC_RPMH_SHUB_MEMNOC_PERF3_DFSR_SRC_SEL_SRC1_FVAL                                                  0x1
+#define HWIO_GCC_RPMH_SHUB_MEMNOC_PERF3_DFSR_SRC_SEL_SRC2_FVAL                                                  0x2
+#define HWIO_GCC_RPMH_SHUB_MEMNOC_PERF3_DFSR_SRC_SEL_SRC3_FVAL                                                  0x3
+#define HWIO_GCC_RPMH_SHUB_MEMNOC_PERF3_DFSR_SRC_SEL_SRC4_FVAL                                                  0x4
+#define HWIO_GCC_RPMH_SHUB_MEMNOC_PERF3_DFSR_SRC_SEL_SRC5_FVAL                                                  0x5
+#define HWIO_GCC_RPMH_SHUB_MEMNOC_PERF3_DFSR_SRC_SEL_SRC6_FVAL                                                  0x6
+#define HWIO_GCC_RPMH_SHUB_MEMNOC_PERF3_DFSR_SRC_SEL_SRC7_FVAL                                                  0x7
+#define HWIO_GCC_RPMH_SHUB_MEMNOC_PERF3_DFSR_SRC_DIV_BMSK                                                      0x1f
+#define HWIO_GCC_RPMH_SHUB_MEMNOC_PERF3_DFSR_SRC_DIV_SHFT                                                       0x0
+#define HWIO_GCC_RPMH_SHUB_MEMNOC_PERF3_DFSR_SRC_DIV_BYPASS_FVAL                                                0x0
+#define HWIO_GCC_RPMH_SHUB_MEMNOC_PERF3_DFSR_SRC_DIV_DIV1_FVAL                                                  0x1
+#define HWIO_GCC_RPMH_SHUB_MEMNOC_PERF3_DFSR_SRC_DIV_DIV1_5_FVAL                                                0x2
+#define HWIO_GCC_RPMH_SHUB_MEMNOC_PERF3_DFSR_SRC_DIV_DIV2_FVAL                                                  0x3
+#define HWIO_GCC_RPMH_SHUB_MEMNOC_PERF3_DFSR_SRC_DIV_DIV2_5_FVAL                                                0x4
+#define HWIO_GCC_RPMH_SHUB_MEMNOC_PERF3_DFSR_SRC_DIV_DIV3_FVAL                                                  0x5
+#define HWIO_GCC_RPMH_SHUB_MEMNOC_PERF3_DFSR_SRC_DIV_DIV3_5_FVAL                                                0x6
+#define HWIO_GCC_RPMH_SHUB_MEMNOC_PERF3_DFSR_SRC_DIV_DIV4_FVAL                                                  0x7
+#define HWIO_GCC_RPMH_SHUB_MEMNOC_PERF3_DFSR_SRC_DIV_DIV4_5_FVAL                                                0x8
+#define HWIO_GCC_RPMH_SHUB_MEMNOC_PERF3_DFSR_SRC_DIV_DIV5_FVAL                                                  0x9
+#define HWIO_GCC_RPMH_SHUB_MEMNOC_PERF3_DFSR_SRC_DIV_DIV5_5_FVAL                                                0xa
+#define HWIO_GCC_RPMH_SHUB_MEMNOC_PERF3_DFSR_SRC_DIV_DIV6_FVAL                                                  0xb
+#define HWIO_GCC_RPMH_SHUB_MEMNOC_PERF3_DFSR_SRC_DIV_DIV6_5_FVAL                                                0xc
+#define HWIO_GCC_RPMH_SHUB_MEMNOC_PERF3_DFSR_SRC_DIV_DIV7_FVAL                                                  0xd
+#define HWIO_GCC_RPMH_SHUB_MEMNOC_PERF3_DFSR_SRC_DIV_DIV7_5_FVAL                                                0xe
+#define HWIO_GCC_RPMH_SHUB_MEMNOC_PERF3_DFSR_SRC_DIV_DIV8_FVAL                                                  0xf
+#define HWIO_GCC_RPMH_SHUB_MEMNOC_PERF3_DFSR_SRC_DIV_DIV8_5_FVAL                                               0x10
+#define HWIO_GCC_RPMH_SHUB_MEMNOC_PERF3_DFSR_SRC_DIV_DIV9_FVAL                                                 0x11
+#define HWIO_GCC_RPMH_SHUB_MEMNOC_PERF3_DFSR_SRC_DIV_DIV9_5_FVAL                                               0x12
+#define HWIO_GCC_RPMH_SHUB_MEMNOC_PERF3_DFSR_SRC_DIV_DIV10_FVAL                                                0x13
+#define HWIO_GCC_RPMH_SHUB_MEMNOC_PERF3_DFSR_SRC_DIV_DIV10_5_FVAL                                              0x14
+#define HWIO_GCC_RPMH_SHUB_MEMNOC_PERF3_DFSR_SRC_DIV_DIV11_FVAL                                                0x15
+#define HWIO_GCC_RPMH_SHUB_MEMNOC_PERF3_DFSR_SRC_DIV_DIV11_5_FVAL                                              0x16
+#define HWIO_GCC_RPMH_SHUB_MEMNOC_PERF3_DFSR_SRC_DIV_DIV12_FVAL                                                0x17
+#define HWIO_GCC_RPMH_SHUB_MEMNOC_PERF3_DFSR_SRC_DIV_DIV12_5_FVAL                                              0x18
+#define HWIO_GCC_RPMH_SHUB_MEMNOC_PERF3_DFSR_SRC_DIV_DIV13_FVAL                                                0x19
+#define HWIO_GCC_RPMH_SHUB_MEMNOC_PERF3_DFSR_SRC_DIV_DIV13_5_FVAL                                              0x1a
+#define HWIO_GCC_RPMH_SHUB_MEMNOC_PERF3_DFSR_SRC_DIV_DIV14_FVAL                                                0x1b
+#define HWIO_GCC_RPMH_SHUB_MEMNOC_PERF3_DFSR_SRC_DIV_DIV14_5_FVAL                                              0x1c
+#define HWIO_GCC_RPMH_SHUB_MEMNOC_PERF3_DFSR_SRC_DIV_DIV15_FVAL                                                0x1d
+#define HWIO_GCC_RPMH_SHUB_MEMNOC_PERF3_DFSR_SRC_DIV_DIV15_5_FVAL                                              0x1e
+#define HWIO_GCC_RPMH_SHUB_MEMNOC_PERF3_DFSR_SRC_DIV_DIV16_FVAL                                                0x1f
+
+#define HWIO_GCC_RPMH_SHUB_MEMNOC_PERF4_DFSR_ADDR                                                        (GCC_CLK_CTL_REG_REG_BASE      + 0x0001f068)
+#define HWIO_GCC_RPMH_SHUB_MEMNOC_PERF4_DFSR_PHYS                                                        (GCC_CLK_CTL_REG_REG_BASE_PHYS + 0x0001f068)
+#define HWIO_GCC_RPMH_SHUB_MEMNOC_PERF4_DFSR_OFFS                                                        (GCC_CLK_CTL_REG_REG_BASE_OFFS + 0x0001f068)
+#define HWIO_GCC_RPMH_SHUB_MEMNOC_PERF4_DFSR_RMSK                                                             0x71f
+#define HWIO_GCC_RPMH_SHUB_MEMNOC_PERF4_DFSR_ATTR                                                               0x3
+#define HWIO_GCC_RPMH_SHUB_MEMNOC_PERF4_DFSR_IN          \
+        in_dword_masked(HWIO_GCC_RPMH_SHUB_MEMNOC_PERF4_DFSR_ADDR, HWIO_GCC_RPMH_SHUB_MEMNOC_PERF4_DFSR_RMSK)
+#define HWIO_GCC_RPMH_SHUB_MEMNOC_PERF4_DFSR_INM(m)      \
+        in_dword_masked(HWIO_GCC_RPMH_SHUB_MEMNOC_PERF4_DFSR_ADDR, m)
+#define HWIO_GCC_RPMH_SHUB_MEMNOC_PERF4_DFSR_OUT(v)      \
+        out_dword(HWIO_GCC_RPMH_SHUB_MEMNOC_PERF4_DFSR_ADDR,v)
+#define HWIO_GCC_RPMH_SHUB_MEMNOC_PERF4_DFSR_OUTM(m,v) \
+        out_dword_masked_ns(HWIO_GCC_RPMH_SHUB_MEMNOC_PERF4_DFSR_ADDR,m,v,HWIO_GCC_RPMH_SHUB_MEMNOC_PERF4_DFSR_IN)
+#define HWIO_GCC_RPMH_SHUB_MEMNOC_PERF4_DFSR_SRC_SEL_BMSK                                                     0x700
+#define HWIO_GCC_RPMH_SHUB_MEMNOC_PERF4_DFSR_SRC_SEL_SHFT                                                       0x8
+#define HWIO_GCC_RPMH_SHUB_MEMNOC_PERF4_DFSR_SRC_SEL_SRC0_FVAL                                                  0x0
+#define HWIO_GCC_RPMH_SHUB_MEMNOC_PERF4_DFSR_SRC_SEL_SRC1_FVAL                                                  0x1
+#define HWIO_GCC_RPMH_SHUB_MEMNOC_PERF4_DFSR_SRC_SEL_SRC2_FVAL                                                  0x2
+#define HWIO_GCC_RPMH_SHUB_MEMNOC_PERF4_DFSR_SRC_SEL_SRC3_FVAL                                                  0x3
+#define HWIO_GCC_RPMH_SHUB_MEMNOC_PERF4_DFSR_SRC_SEL_SRC4_FVAL                                                  0x4
+#define HWIO_GCC_RPMH_SHUB_MEMNOC_PERF4_DFSR_SRC_SEL_SRC5_FVAL                                                  0x5
+#define HWIO_GCC_RPMH_SHUB_MEMNOC_PERF4_DFSR_SRC_SEL_SRC6_FVAL                                                  0x6
+#define HWIO_GCC_RPMH_SHUB_MEMNOC_PERF4_DFSR_SRC_SEL_SRC7_FVAL                                                  0x7
+#define HWIO_GCC_RPMH_SHUB_MEMNOC_PERF4_DFSR_SRC_DIV_BMSK                                                      0x1f
+#define HWIO_GCC_RPMH_SHUB_MEMNOC_PERF4_DFSR_SRC_DIV_SHFT                                                       0x0
+#define HWIO_GCC_RPMH_SHUB_MEMNOC_PERF4_DFSR_SRC_DIV_BYPASS_FVAL                                                0x0
+#define HWIO_GCC_RPMH_SHUB_MEMNOC_PERF4_DFSR_SRC_DIV_DIV1_FVAL                                                  0x1
+#define HWIO_GCC_RPMH_SHUB_MEMNOC_PERF4_DFSR_SRC_DIV_DIV1_5_FVAL                                                0x2
+#define HWIO_GCC_RPMH_SHUB_MEMNOC_PERF4_DFSR_SRC_DIV_DIV2_FVAL                                                  0x3
+#define HWIO_GCC_RPMH_SHUB_MEMNOC_PERF4_DFSR_SRC_DIV_DIV2_5_FVAL                                                0x4
+#define HWIO_GCC_RPMH_SHUB_MEMNOC_PERF4_DFSR_SRC_DIV_DIV3_FVAL                                                  0x5
+#define HWIO_GCC_RPMH_SHUB_MEMNOC_PERF4_DFSR_SRC_DIV_DIV3_5_FVAL                                                0x6
+#define HWIO_GCC_RPMH_SHUB_MEMNOC_PERF4_DFSR_SRC_DIV_DIV4_FVAL                                                  0x7
+#define HWIO_GCC_RPMH_SHUB_MEMNOC_PERF4_DFSR_SRC_DIV_DIV4_5_FVAL                                                0x8
+#define HWIO_GCC_RPMH_SHUB_MEMNOC_PERF4_DFSR_SRC_DIV_DIV5_FVAL                                                  0x9
+#define HWIO_GCC_RPMH_SHUB_MEMNOC_PERF4_DFSR_SRC_DIV_DIV5_5_FVAL                                                0xa
+#define HWIO_GCC_RPMH_SHUB_MEMNOC_PERF4_DFSR_SRC_DIV_DIV6_FVAL                                                  0xb
+#define HWIO_GCC_RPMH_SHUB_MEMNOC_PERF4_DFSR_SRC_DIV_DIV6_5_FVAL                                                0xc
+#define HWIO_GCC_RPMH_SHUB_MEMNOC_PERF4_DFSR_SRC_DIV_DIV7_FVAL                                                  0xd
+#define HWIO_GCC_RPMH_SHUB_MEMNOC_PERF4_DFSR_SRC_DIV_DIV7_5_FVAL                                                0xe
+#define HWIO_GCC_RPMH_SHUB_MEMNOC_PERF4_DFSR_SRC_DIV_DIV8_FVAL                                                  0xf
+#define HWIO_GCC_RPMH_SHUB_MEMNOC_PERF4_DFSR_SRC_DIV_DIV8_5_FVAL                                               0x10
+#define HWIO_GCC_RPMH_SHUB_MEMNOC_PERF4_DFSR_SRC_DIV_DIV9_FVAL                                                 0x11
+#define HWIO_GCC_RPMH_SHUB_MEMNOC_PERF4_DFSR_SRC_DIV_DIV9_5_FVAL                                               0x12
+#define HWIO_GCC_RPMH_SHUB_MEMNOC_PERF4_DFSR_SRC_DIV_DIV10_FVAL                                                0x13
+#define HWIO_GCC_RPMH_SHUB_MEMNOC_PERF4_DFSR_SRC_DIV_DIV10_5_FVAL                                              0x14
+#define HWIO_GCC_RPMH_SHUB_MEMNOC_PERF4_DFSR_SRC_DIV_DIV11_FVAL                                                0x15
+#define HWIO_GCC_RPMH_SHUB_MEMNOC_PERF4_DFSR_SRC_DIV_DIV11_5_FVAL                                              0x16
+#define HWIO_GCC_RPMH_SHUB_MEMNOC_PERF4_DFSR_SRC_DIV_DIV12_FVAL                                                0x17
+#define HWIO_GCC_RPMH_SHUB_MEMNOC_PERF4_DFSR_SRC_DIV_DIV12_5_FVAL                                              0x18
+#define HWIO_GCC_RPMH_SHUB_MEMNOC_PERF4_DFSR_SRC_DIV_DIV13_FVAL                                                0x19
+#define HWIO_GCC_RPMH_SHUB_MEMNOC_PERF4_DFSR_SRC_DIV_DIV13_5_FVAL                                              0x1a
+#define HWIO_GCC_RPMH_SHUB_MEMNOC_PERF4_DFSR_SRC_DIV_DIV14_FVAL                                                0x1b
+#define HWIO_GCC_RPMH_SHUB_MEMNOC_PERF4_DFSR_SRC_DIV_DIV14_5_FVAL                                              0x1c
+#define HWIO_GCC_RPMH_SHUB_MEMNOC_PERF4_DFSR_SRC_DIV_DIV15_FVAL                                                0x1d
+#define HWIO_GCC_RPMH_SHUB_MEMNOC_PERF4_DFSR_SRC_DIV_DIV15_5_FVAL                                              0x1e
+#define HWIO_GCC_RPMH_SHUB_MEMNOC_PERF4_DFSR_SRC_DIV_DIV16_FVAL                                                0x1f
+
+#define HWIO_GCC_RPMH_SHUB_MEMNOC_PERF5_DFSR_ADDR                                                        (GCC_CLK_CTL_REG_REG_BASE      + 0x0001f06c)
+#define HWIO_GCC_RPMH_SHUB_MEMNOC_PERF5_DFSR_PHYS                                                        (GCC_CLK_CTL_REG_REG_BASE_PHYS + 0x0001f06c)
+#define HWIO_GCC_RPMH_SHUB_MEMNOC_PERF5_DFSR_OFFS                                                        (GCC_CLK_CTL_REG_REG_BASE_OFFS + 0x0001f06c)
+#define HWIO_GCC_RPMH_SHUB_MEMNOC_PERF5_DFSR_RMSK                                                             0x71f
+#define HWIO_GCC_RPMH_SHUB_MEMNOC_PERF5_DFSR_ATTR                                                               0x3
+#define HWIO_GCC_RPMH_SHUB_MEMNOC_PERF5_DFSR_IN          \
+        in_dword_masked(HWIO_GCC_RPMH_SHUB_MEMNOC_PERF5_DFSR_ADDR, HWIO_GCC_RPMH_SHUB_MEMNOC_PERF5_DFSR_RMSK)
+#define HWIO_GCC_RPMH_SHUB_MEMNOC_PERF5_DFSR_INM(m)      \
+        in_dword_masked(HWIO_GCC_RPMH_SHUB_MEMNOC_PERF5_DFSR_ADDR, m)
+#define HWIO_GCC_RPMH_SHUB_MEMNOC_PERF5_DFSR_OUT(v)      \
+        out_dword(HWIO_GCC_RPMH_SHUB_MEMNOC_PERF5_DFSR_ADDR,v)
+#define HWIO_GCC_RPMH_SHUB_MEMNOC_PERF5_DFSR_OUTM(m,v) \
+        out_dword_masked_ns(HWIO_GCC_RPMH_SHUB_MEMNOC_PERF5_DFSR_ADDR,m,v,HWIO_GCC_RPMH_SHUB_MEMNOC_PERF5_DFSR_IN)
+#define HWIO_GCC_RPMH_SHUB_MEMNOC_PERF5_DFSR_SRC_SEL_BMSK                                                     0x700
+#define HWIO_GCC_RPMH_SHUB_MEMNOC_PERF5_DFSR_SRC_SEL_SHFT                                                       0x8
+#define HWIO_GCC_RPMH_SHUB_MEMNOC_PERF5_DFSR_SRC_SEL_SRC0_FVAL                                                  0x0
+#define HWIO_GCC_RPMH_SHUB_MEMNOC_PERF5_DFSR_SRC_SEL_SRC1_FVAL                                                  0x1
+#define HWIO_GCC_RPMH_SHUB_MEMNOC_PERF5_DFSR_SRC_SEL_SRC2_FVAL                                                  0x2
+#define HWIO_GCC_RPMH_SHUB_MEMNOC_PERF5_DFSR_SRC_SEL_SRC3_FVAL                                                  0x3
+#define HWIO_GCC_RPMH_SHUB_MEMNOC_PERF5_DFSR_SRC_SEL_SRC4_FVAL                                                  0x4
+#define HWIO_GCC_RPMH_SHUB_MEMNOC_PERF5_DFSR_SRC_SEL_SRC5_FVAL                                                  0x5
+#define HWIO_GCC_RPMH_SHUB_MEMNOC_PERF5_DFSR_SRC_SEL_SRC6_FVAL                                                  0x6
+#define HWIO_GCC_RPMH_SHUB_MEMNOC_PERF5_DFSR_SRC_SEL_SRC7_FVAL                                                  0x7
+#define HWIO_GCC_RPMH_SHUB_MEMNOC_PERF5_DFSR_SRC_DIV_BMSK                                                      0x1f
+#define HWIO_GCC_RPMH_SHUB_MEMNOC_PERF5_DFSR_SRC_DIV_SHFT                                                       0x0
+#define HWIO_GCC_RPMH_SHUB_MEMNOC_PERF5_DFSR_SRC_DIV_BYPASS_FVAL                                                0x0
+#define HWIO_GCC_RPMH_SHUB_MEMNOC_PERF5_DFSR_SRC_DIV_DIV1_FVAL                                                  0x1
+#define HWIO_GCC_RPMH_SHUB_MEMNOC_PERF5_DFSR_SRC_DIV_DIV1_5_FVAL                                                0x2
+#define HWIO_GCC_RPMH_SHUB_MEMNOC_PERF5_DFSR_SRC_DIV_DIV2_FVAL                                                  0x3
+#define HWIO_GCC_RPMH_SHUB_MEMNOC_PERF5_DFSR_SRC_DIV_DIV2_5_FVAL                                                0x4
+#define HWIO_GCC_RPMH_SHUB_MEMNOC_PERF5_DFSR_SRC_DIV_DIV3_FVAL                                                  0x5
+#define HWIO_GCC_RPMH_SHUB_MEMNOC_PERF5_DFSR_SRC_DIV_DIV3_5_FVAL                                                0x6
+#define HWIO_GCC_RPMH_SHUB_MEMNOC_PERF5_DFSR_SRC_DIV_DIV4_FVAL                                                  0x7
+#define HWIO_GCC_RPMH_SHUB_MEMNOC_PERF5_DFSR_SRC_DIV_DIV4_5_FVAL                                                0x8
+#define HWIO_GCC_RPMH_SHUB_MEMNOC_PERF5_DFSR_SRC_DIV_DIV5_FVAL                                                  0x9
+#define HWIO_GCC_RPMH_SHUB_MEMNOC_PERF5_DFSR_SRC_DIV_DIV5_5_FVAL                                                0xa
+#define HWIO_GCC_RPMH_SHUB_MEMNOC_PERF5_DFSR_SRC_DIV_DIV6_FVAL                                                  0xb
+#define HWIO_GCC_RPMH_SHUB_MEMNOC_PERF5_DFSR_SRC_DIV_DIV6_5_FVAL                                                0xc
+#define HWIO_GCC_RPMH_SHUB_MEMNOC_PERF5_DFSR_SRC_DIV_DIV7_FVAL                                                  0xd
+#define HWIO_GCC_RPMH_SHUB_MEMNOC_PERF5_DFSR_SRC_DIV_DIV7_5_FVAL                                                0xe
+#define HWIO_GCC_RPMH_SHUB_MEMNOC_PERF5_DFSR_SRC_DIV_DIV8_FVAL                                                  0xf
+#define HWIO_GCC_RPMH_SHUB_MEMNOC_PERF5_DFSR_SRC_DIV_DIV8_5_FVAL                                               0x10
+#define HWIO_GCC_RPMH_SHUB_MEMNOC_PERF5_DFSR_SRC_DIV_DIV9_FVAL                                                 0x11
+#define HWIO_GCC_RPMH_SHUB_MEMNOC_PERF5_DFSR_SRC_DIV_DIV9_5_FVAL                                               0x12
+#define HWIO_GCC_RPMH_SHUB_MEMNOC_PERF5_DFSR_SRC_DIV_DIV10_FVAL                                                0x13
+#define HWIO_GCC_RPMH_SHUB_MEMNOC_PERF5_DFSR_SRC_DIV_DIV10_5_FVAL                                              0x14
+#define HWIO_GCC_RPMH_SHUB_MEMNOC_PERF5_DFSR_SRC_DIV_DIV11_FVAL                                                0x15
+#define HWIO_GCC_RPMH_SHUB_MEMNOC_PERF5_DFSR_SRC_DIV_DIV11_5_FVAL                                              0x16
+#define HWIO_GCC_RPMH_SHUB_MEMNOC_PERF5_DFSR_SRC_DIV_DIV12_FVAL                                                0x17
+#define HWIO_GCC_RPMH_SHUB_MEMNOC_PERF5_DFSR_SRC_DIV_DIV12_5_FVAL                                              0x18
+#define HWIO_GCC_RPMH_SHUB_MEMNOC_PERF5_DFSR_SRC_DIV_DIV13_FVAL                                                0x19
+#define HWIO_GCC_RPMH_SHUB_MEMNOC_PERF5_DFSR_SRC_DIV_DIV13_5_FVAL                                              0x1a
+#define HWIO_GCC_RPMH_SHUB_MEMNOC_PERF5_DFSR_SRC_DIV_DIV14_FVAL                                                0x1b
+#define HWIO_GCC_RPMH_SHUB_MEMNOC_PERF5_DFSR_SRC_DIV_DIV14_5_FVAL                                              0x1c
+#define HWIO_GCC_RPMH_SHUB_MEMNOC_PERF5_DFSR_SRC_DIV_DIV15_FVAL                                                0x1d
+#define HWIO_GCC_RPMH_SHUB_MEMNOC_PERF5_DFSR_SRC_DIV_DIV15_5_FVAL                                              0x1e
+#define HWIO_GCC_RPMH_SHUB_MEMNOC_PERF5_DFSR_SRC_DIV_DIV16_FVAL                                                0x1f
+
+#define HWIO_GCC_RPMH_SHUB_MEMNOC_PERF6_DFSR_ADDR                                                        (GCC_CLK_CTL_REG_REG_BASE      + 0x0001f070)
+#define HWIO_GCC_RPMH_SHUB_MEMNOC_PERF6_DFSR_PHYS                                                        (GCC_CLK_CTL_REG_REG_BASE_PHYS + 0x0001f070)
+#define HWIO_GCC_RPMH_SHUB_MEMNOC_PERF6_DFSR_OFFS                                                        (GCC_CLK_CTL_REG_REG_BASE_OFFS + 0x0001f070)
+#define HWIO_GCC_RPMH_SHUB_MEMNOC_PERF6_DFSR_RMSK                                                             0x71f
+#define HWIO_GCC_RPMH_SHUB_MEMNOC_PERF6_DFSR_ATTR                                                               0x3
+#define HWIO_GCC_RPMH_SHUB_MEMNOC_PERF6_DFSR_IN          \
+        in_dword_masked(HWIO_GCC_RPMH_SHUB_MEMNOC_PERF6_DFSR_ADDR, HWIO_GCC_RPMH_SHUB_MEMNOC_PERF6_DFSR_RMSK)
+#define HWIO_GCC_RPMH_SHUB_MEMNOC_PERF6_DFSR_INM(m)      \
+        in_dword_masked(HWIO_GCC_RPMH_SHUB_MEMNOC_PERF6_DFSR_ADDR, m)
+#define HWIO_GCC_RPMH_SHUB_MEMNOC_PERF6_DFSR_OUT(v)      \
+        out_dword(HWIO_GCC_RPMH_SHUB_MEMNOC_PERF6_DFSR_ADDR,v)
+#define HWIO_GCC_RPMH_SHUB_MEMNOC_PERF6_DFSR_OUTM(m,v) \
+        out_dword_masked_ns(HWIO_GCC_RPMH_SHUB_MEMNOC_PERF6_DFSR_ADDR,m,v,HWIO_GCC_RPMH_SHUB_MEMNOC_PERF6_DFSR_IN)
+#define HWIO_GCC_RPMH_SHUB_MEMNOC_PERF6_DFSR_SRC_SEL_BMSK                                                     0x700
+#define HWIO_GCC_RPMH_SHUB_MEMNOC_PERF6_DFSR_SRC_SEL_SHFT                                                       0x8
+#define HWIO_GCC_RPMH_SHUB_MEMNOC_PERF6_DFSR_SRC_SEL_SRC0_FVAL                                                  0x0
+#define HWIO_GCC_RPMH_SHUB_MEMNOC_PERF6_DFSR_SRC_SEL_SRC1_FVAL                                                  0x1
+#define HWIO_GCC_RPMH_SHUB_MEMNOC_PERF6_DFSR_SRC_SEL_SRC2_FVAL                                                  0x2
+#define HWIO_GCC_RPMH_SHUB_MEMNOC_PERF6_DFSR_SRC_SEL_SRC3_FVAL                                                  0x3
+#define HWIO_GCC_RPMH_SHUB_MEMNOC_PERF6_DFSR_SRC_SEL_SRC4_FVAL                                                  0x4
+#define HWIO_GCC_RPMH_SHUB_MEMNOC_PERF6_DFSR_SRC_SEL_SRC5_FVAL                                                  0x5
+#define HWIO_GCC_RPMH_SHUB_MEMNOC_PERF6_DFSR_SRC_SEL_SRC6_FVAL                                                  0x6
+#define HWIO_GCC_RPMH_SHUB_MEMNOC_PERF6_DFSR_SRC_SEL_SRC7_FVAL                                                  0x7
+#define HWIO_GCC_RPMH_SHUB_MEMNOC_PERF6_DFSR_SRC_DIV_BMSK                                                      0x1f
+#define HWIO_GCC_RPMH_SHUB_MEMNOC_PERF6_DFSR_SRC_DIV_SHFT                                                       0x0
+#define HWIO_GCC_RPMH_SHUB_MEMNOC_PERF6_DFSR_SRC_DIV_BYPASS_FVAL                                                0x0
+#define HWIO_GCC_RPMH_SHUB_MEMNOC_PERF6_DFSR_SRC_DIV_DIV1_FVAL                                                  0x1
+#define HWIO_GCC_RPMH_SHUB_MEMNOC_PERF6_DFSR_SRC_DIV_DIV1_5_FVAL                                                0x2
+#define HWIO_GCC_RPMH_SHUB_MEMNOC_PERF6_DFSR_SRC_DIV_DIV2_FVAL                                                  0x3
+#define HWIO_GCC_RPMH_SHUB_MEMNOC_PERF6_DFSR_SRC_DIV_DIV2_5_FVAL                                                0x4
+#define HWIO_GCC_RPMH_SHUB_MEMNOC_PERF6_DFSR_SRC_DIV_DIV3_FVAL                                                  0x5
+#define HWIO_GCC_RPMH_SHUB_MEMNOC_PERF6_DFSR_SRC_DIV_DIV3_5_FVAL                                                0x6
+#define HWIO_GCC_RPMH_SHUB_MEMNOC_PERF6_DFSR_SRC_DIV_DIV4_FVAL                                                  0x7
+#define HWIO_GCC_RPMH_SHUB_MEMNOC_PERF6_DFSR_SRC_DIV_DIV4_5_FVAL                                                0x8
+#define HWIO_GCC_RPMH_SHUB_MEMNOC_PERF6_DFSR_SRC_DIV_DIV5_FVAL                                                  0x9
+#define HWIO_GCC_RPMH_SHUB_MEMNOC_PERF6_DFSR_SRC_DIV_DIV5_5_FVAL                                                0xa
+#define HWIO_GCC_RPMH_SHUB_MEMNOC_PERF6_DFSR_SRC_DIV_DIV6_FVAL                                                  0xb
+#define HWIO_GCC_RPMH_SHUB_MEMNOC_PERF6_DFSR_SRC_DIV_DIV6_5_FVAL                                                0xc
+#define HWIO_GCC_RPMH_SHUB_MEMNOC_PERF6_DFSR_SRC_DIV_DIV7_FVAL                                                  0xd
+#define HWIO_GCC_RPMH_SHUB_MEMNOC_PERF6_DFSR_SRC_DIV_DIV7_5_FVAL                                                0xe
+#define HWIO_GCC_RPMH_SHUB_MEMNOC_PERF6_DFSR_SRC_DIV_DIV8_FVAL                                                  0xf
+#define HWIO_GCC_RPMH_SHUB_MEMNOC_PERF6_DFSR_SRC_DIV_DIV8_5_FVAL                                               0x10
+#define HWIO_GCC_RPMH_SHUB_MEMNOC_PERF6_DFSR_SRC_DIV_DIV9_FVAL                                                 0x11
+#define HWIO_GCC_RPMH_SHUB_MEMNOC_PERF6_DFSR_SRC_DIV_DIV9_5_FVAL                                               0x12
+#define HWIO_GCC_RPMH_SHUB_MEMNOC_PERF6_DFSR_SRC_DIV_DIV10_FVAL                                                0x13
+#define HWIO_GCC_RPMH_SHUB_MEMNOC_PERF6_DFSR_SRC_DIV_DIV10_5_FVAL                                              0x14
+#define HWIO_GCC_RPMH_SHUB_MEMNOC_PERF6_DFSR_SRC_DIV_DIV11_FVAL                                                0x15
+#define HWIO_GCC_RPMH_SHUB_MEMNOC_PERF6_DFSR_SRC_DIV_DIV11_5_FVAL                                              0x16
+#define HWIO_GCC_RPMH_SHUB_MEMNOC_PERF6_DFSR_SRC_DIV_DIV12_FVAL                                                0x17
+#define HWIO_GCC_RPMH_SHUB_MEMNOC_PERF6_DFSR_SRC_DIV_DIV12_5_FVAL                                              0x18
+#define HWIO_GCC_RPMH_SHUB_MEMNOC_PERF6_DFSR_SRC_DIV_DIV13_FVAL                                                0x19
+#define HWIO_GCC_RPMH_SHUB_MEMNOC_PERF6_DFSR_SRC_DIV_DIV13_5_FVAL                                              0x1a
+#define HWIO_GCC_RPMH_SHUB_MEMNOC_PERF6_DFSR_SRC_DIV_DIV14_FVAL                                                0x1b
+#define HWIO_GCC_RPMH_SHUB_MEMNOC_PERF6_DFSR_SRC_DIV_DIV14_5_FVAL                                              0x1c
+#define HWIO_GCC_RPMH_SHUB_MEMNOC_PERF6_DFSR_SRC_DIV_DIV15_FVAL                                                0x1d
+#define HWIO_GCC_RPMH_SHUB_MEMNOC_PERF6_DFSR_SRC_DIV_DIV15_5_FVAL                                              0x1e
+#define HWIO_GCC_RPMH_SHUB_MEMNOC_PERF6_DFSR_SRC_DIV_DIV16_FVAL                                                0x1f
+
+#define HWIO_GCC_RPMH_SHUB_MEMNOC_PERF7_DFSR_ADDR                                                        (GCC_CLK_CTL_REG_REG_BASE      + 0x0001f074)
+#define HWIO_GCC_RPMH_SHUB_MEMNOC_PERF7_DFSR_PHYS                                                        (GCC_CLK_CTL_REG_REG_BASE_PHYS + 0x0001f074)
+#define HWIO_GCC_RPMH_SHUB_MEMNOC_PERF7_DFSR_OFFS                                                        (GCC_CLK_CTL_REG_REG_BASE_OFFS + 0x0001f074)
+#define HWIO_GCC_RPMH_SHUB_MEMNOC_PERF7_DFSR_RMSK                                                             0x71f
+#define HWIO_GCC_RPMH_SHUB_MEMNOC_PERF7_DFSR_ATTR                                                               0x3
+#define HWIO_GCC_RPMH_SHUB_MEMNOC_PERF7_DFSR_IN          \
+        in_dword_masked(HWIO_GCC_RPMH_SHUB_MEMNOC_PERF7_DFSR_ADDR, HWIO_GCC_RPMH_SHUB_MEMNOC_PERF7_DFSR_RMSK)
+#define HWIO_GCC_RPMH_SHUB_MEMNOC_PERF7_DFSR_INM(m)      \
+        in_dword_masked(HWIO_GCC_RPMH_SHUB_MEMNOC_PERF7_DFSR_ADDR, m)
+#define HWIO_GCC_RPMH_SHUB_MEMNOC_PERF7_DFSR_OUT(v)      \
+        out_dword(HWIO_GCC_RPMH_SHUB_MEMNOC_PERF7_DFSR_ADDR,v)
+#define HWIO_GCC_RPMH_SHUB_MEMNOC_PERF7_DFSR_OUTM(m,v) \
+        out_dword_masked_ns(HWIO_GCC_RPMH_SHUB_MEMNOC_PERF7_DFSR_ADDR,m,v,HWIO_GCC_RPMH_SHUB_MEMNOC_PERF7_DFSR_IN)
+#define HWIO_GCC_RPMH_SHUB_MEMNOC_PERF7_DFSR_SRC_SEL_BMSK                                                     0x700
+#define HWIO_GCC_RPMH_SHUB_MEMNOC_PERF7_DFSR_SRC_SEL_SHFT                                                       0x8
+#define HWIO_GCC_RPMH_SHUB_MEMNOC_PERF7_DFSR_SRC_SEL_SRC0_FVAL                                                  0x0
+#define HWIO_GCC_RPMH_SHUB_MEMNOC_PERF7_DFSR_SRC_SEL_SRC1_FVAL                                                  0x1
+#define HWIO_GCC_RPMH_SHUB_MEMNOC_PERF7_DFSR_SRC_SEL_SRC2_FVAL                                                  0x2
+#define HWIO_GCC_RPMH_SHUB_MEMNOC_PERF7_DFSR_SRC_SEL_SRC3_FVAL                                                  0x3
+#define HWIO_GCC_RPMH_SHUB_MEMNOC_PERF7_DFSR_SRC_SEL_SRC4_FVAL                                                  0x4
+#define HWIO_GCC_RPMH_SHUB_MEMNOC_PERF7_DFSR_SRC_SEL_SRC5_FVAL                                                  0x5
+#define HWIO_GCC_RPMH_SHUB_MEMNOC_PERF7_DFSR_SRC_SEL_SRC6_FVAL                                                  0x6
+#define HWIO_GCC_RPMH_SHUB_MEMNOC_PERF7_DFSR_SRC_SEL_SRC7_FVAL                                                  0x7
+#define HWIO_GCC_RPMH_SHUB_MEMNOC_PERF7_DFSR_SRC_DIV_BMSK                                                      0x1f
+#define HWIO_GCC_RPMH_SHUB_MEMNOC_PERF7_DFSR_SRC_DIV_SHFT                                                       0x0
+#define HWIO_GCC_RPMH_SHUB_MEMNOC_PERF7_DFSR_SRC_DIV_BYPASS_FVAL                                                0x0
+#define HWIO_GCC_RPMH_SHUB_MEMNOC_PERF7_DFSR_SRC_DIV_DIV1_FVAL                                                  0x1
+#define HWIO_GCC_RPMH_SHUB_MEMNOC_PERF7_DFSR_SRC_DIV_DIV1_5_FVAL                                                0x2
+#define HWIO_GCC_RPMH_SHUB_MEMNOC_PERF7_DFSR_SRC_DIV_DIV2_FVAL                                                  0x3
+#define HWIO_GCC_RPMH_SHUB_MEMNOC_PERF7_DFSR_SRC_DIV_DIV2_5_FVAL                                                0x4
+#define HWIO_GCC_RPMH_SHUB_MEMNOC_PERF7_DFSR_SRC_DIV_DIV3_FVAL                                                  0x5
+#define HWIO_GCC_RPMH_SHUB_MEMNOC_PERF7_DFSR_SRC_DIV_DIV3_5_FVAL                                                0x6
+#define HWIO_GCC_RPMH_SHUB_MEMNOC_PERF7_DFSR_SRC_DIV_DIV4_FVAL                                                  0x7
+#define HWIO_GCC_RPMH_SHUB_MEMNOC_PERF7_DFSR_SRC_DIV_DIV4_5_FVAL                                                0x8
+#define HWIO_GCC_RPMH_SHUB_MEMNOC_PERF7_DFSR_SRC_DIV_DIV5_FVAL                                                  0x9
+#define HWIO_GCC_RPMH_SHUB_MEMNOC_PERF7_DFSR_SRC_DIV_DIV5_5_FVAL                                                0xa
+#define HWIO_GCC_RPMH_SHUB_MEMNOC_PERF7_DFSR_SRC_DIV_DIV6_FVAL                                                  0xb
+#define HWIO_GCC_RPMH_SHUB_MEMNOC_PERF7_DFSR_SRC_DIV_DIV6_5_FVAL                                                0xc
+#define HWIO_GCC_RPMH_SHUB_MEMNOC_PERF7_DFSR_SRC_DIV_DIV7_FVAL                                                  0xd
+#define HWIO_GCC_RPMH_SHUB_MEMNOC_PERF7_DFSR_SRC_DIV_DIV7_5_FVAL                                                0xe
+#define HWIO_GCC_RPMH_SHUB_MEMNOC_PERF7_DFSR_SRC_DIV_DIV8_FVAL                                                  0xf
+#define HWIO_GCC_RPMH_SHUB_MEMNOC_PERF7_DFSR_SRC_DIV_DIV8_5_FVAL                                               0x10
+#define HWIO_GCC_RPMH_SHUB_MEMNOC_PERF7_DFSR_SRC_DIV_DIV9_FVAL                                                 0x11
+#define HWIO_GCC_RPMH_SHUB_MEMNOC_PERF7_DFSR_SRC_DIV_DIV9_5_FVAL                                               0x12
+#define HWIO_GCC_RPMH_SHUB_MEMNOC_PERF7_DFSR_SRC_DIV_DIV10_FVAL                                                0x13
+#define HWIO_GCC_RPMH_SHUB_MEMNOC_PERF7_DFSR_SRC_DIV_DIV10_5_FVAL                                              0x14
+#define HWIO_GCC_RPMH_SHUB_MEMNOC_PERF7_DFSR_SRC_DIV_DIV11_FVAL                                                0x15
+#define HWIO_GCC_RPMH_SHUB_MEMNOC_PERF7_DFSR_SRC_DIV_DIV11_5_FVAL                                              0x16
+#define HWIO_GCC_RPMH_SHUB_MEMNOC_PERF7_DFSR_SRC_DIV_DIV12_FVAL                                                0x17
+#define HWIO_GCC_RPMH_SHUB_MEMNOC_PERF7_DFSR_SRC_DIV_DIV12_5_FVAL                                              0x18
+#define HWIO_GCC_RPMH_SHUB_MEMNOC_PERF7_DFSR_SRC_DIV_DIV13_FVAL                                                0x19
+#define HWIO_GCC_RPMH_SHUB_MEMNOC_PERF7_DFSR_SRC_DIV_DIV13_5_FVAL                                              0x1a
+#define HWIO_GCC_RPMH_SHUB_MEMNOC_PERF7_DFSR_SRC_DIV_DIV14_FVAL                                                0x1b
+#define HWIO_GCC_RPMH_SHUB_MEMNOC_PERF7_DFSR_SRC_DIV_DIV14_5_FVAL                                              0x1c
+#define HWIO_GCC_RPMH_SHUB_MEMNOC_PERF7_DFSR_SRC_DIV_DIV15_FVAL                                                0x1d
+#define HWIO_GCC_RPMH_SHUB_MEMNOC_PERF7_DFSR_SRC_DIV_DIV15_5_FVAL                                              0x1e
+#define HWIO_GCC_RPMH_SHUB_MEMNOC_PERF7_DFSR_SRC_DIV_DIV16_FVAL                                                0x1f
+
+#define HWIO_GCC_RPMH_SHUB_MEMNOC_PERF8_DFSR_ADDR                                                        (GCC_CLK_CTL_REG_REG_BASE      + 0x0001f078)
+#define HWIO_GCC_RPMH_SHUB_MEMNOC_PERF8_DFSR_PHYS                                                        (GCC_CLK_CTL_REG_REG_BASE_PHYS + 0x0001f078)
+#define HWIO_GCC_RPMH_SHUB_MEMNOC_PERF8_DFSR_OFFS                                                        (GCC_CLK_CTL_REG_REG_BASE_OFFS + 0x0001f078)
+#define HWIO_GCC_RPMH_SHUB_MEMNOC_PERF8_DFSR_RMSK                                                             0x71f
+#define HWIO_GCC_RPMH_SHUB_MEMNOC_PERF8_DFSR_ATTR                                                               0x3
+#define HWIO_GCC_RPMH_SHUB_MEMNOC_PERF8_DFSR_IN          \
+        in_dword_masked(HWIO_GCC_RPMH_SHUB_MEMNOC_PERF8_DFSR_ADDR, HWIO_GCC_RPMH_SHUB_MEMNOC_PERF8_DFSR_RMSK)
+#define HWIO_GCC_RPMH_SHUB_MEMNOC_PERF8_DFSR_INM(m)      \
+        in_dword_masked(HWIO_GCC_RPMH_SHUB_MEMNOC_PERF8_DFSR_ADDR, m)
+#define HWIO_GCC_RPMH_SHUB_MEMNOC_PERF8_DFSR_OUT(v)      \
+        out_dword(HWIO_GCC_RPMH_SHUB_MEMNOC_PERF8_DFSR_ADDR,v)
+#define HWIO_GCC_RPMH_SHUB_MEMNOC_PERF8_DFSR_OUTM(m,v) \
+        out_dword_masked_ns(HWIO_GCC_RPMH_SHUB_MEMNOC_PERF8_DFSR_ADDR,m,v,HWIO_GCC_RPMH_SHUB_MEMNOC_PERF8_DFSR_IN)
+#define HWIO_GCC_RPMH_SHUB_MEMNOC_PERF8_DFSR_SRC_SEL_BMSK                                                     0x700
+#define HWIO_GCC_RPMH_SHUB_MEMNOC_PERF8_DFSR_SRC_SEL_SHFT                                                       0x8
+#define HWIO_GCC_RPMH_SHUB_MEMNOC_PERF8_DFSR_SRC_SEL_SRC0_FVAL                                                  0x0
+#define HWIO_GCC_RPMH_SHUB_MEMNOC_PERF8_DFSR_SRC_SEL_SRC1_FVAL                                                  0x1
+#define HWIO_GCC_RPMH_SHUB_MEMNOC_PERF8_DFSR_SRC_SEL_SRC2_FVAL                                                  0x2
+#define HWIO_GCC_RPMH_SHUB_MEMNOC_PERF8_DFSR_SRC_SEL_SRC3_FVAL                                                  0x3
+#define HWIO_GCC_RPMH_SHUB_MEMNOC_PERF8_DFSR_SRC_SEL_SRC4_FVAL                                                  0x4
+#define HWIO_GCC_RPMH_SHUB_MEMNOC_PERF8_DFSR_SRC_SEL_SRC5_FVAL                                                  0x5
+#define HWIO_GCC_RPMH_SHUB_MEMNOC_PERF8_DFSR_SRC_SEL_SRC6_FVAL                                                  0x6
+#define HWIO_GCC_RPMH_SHUB_MEMNOC_PERF8_DFSR_SRC_SEL_SRC7_FVAL                                                  0x7
+#define HWIO_GCC_RPMH_SHUB_MEMNOC_PERF8_DFSR_SRC_DIV_BMSK                                                      0x1f
+#define HWIO_GCC_RPMH_SHUB_MEMNOC_PERF8_DFSR_SRC_DIV_SHFT                                                       0x0
+#define HWIO_GCC_RPMH_SHUB_MEMNOC_PERF8_DFSR_SRC_DIV_BYPASS_FVAL                                                0x0
+#define HWIO_GCC_RPMH_SHUB_MEMNOC_PERF8_DFSR_SRC_DIV_DIV1_FVAL                                                  0x1
+#define HWIO_GCC_RPMH_SHUB_MEMNOC_PERF8_DFSR_SRC_DIV_DIV1_5_FVAL                                                0x2
+#define HWIO_GCC_RPMH_SHUB_MEMNOC_PERF8_DFSR_SRC_DIV_DIV2_FVAL                                                  0x3
+#define HWIO_GCC_RPMH_SHUB_MEMNOC_PERF8_DFSR_SRC_DIV_DIV2_5_FVAL                                                0x4
+#define HWIO_GCC_RPMH_SHUB_MEMNOC_PERF8_DFSR_SRC_DIV_DIV3_FVAL                                                  0x5
+#define HWIO_GCC_RPMH_SHUB_MEMNOC_PERF8_DFSR_SRC_DIV_DIV3_5_FVAL                                                0x6
+#define HWIO_GCC_RPMH_SHUB_MEMNOC_PERF8_DFSR_SRC_DIV_DIV4_FVAL                                                  0x7
+#define HWIO_GCC_RPMH_SHUB_MEMNOC_PERF8_DFSR_SRC_DIV_DIV4_5_FVAL                                                0x8
+#define HWIO_GCC_RPMH_SHUB_MEMNOC_PERF8_DFSR_SRC_DIV_DIV5_FVAL                                                  0x9
+#define HWIO_GCC_RPMH_SHUB_MEMNOC_PERF8_DFSR_SRC_DIV_DIV5_5_FVAL                                                0xa
+#define HWIO_GCC_RPMH_SHUB_MEMNOC_PERF8_DFSR_SRC_DIV_DIV6_FVAL                                                  0xb
+#define HWIO_GCC_RPMH_SHUB_MEMNOC_PERF8_DFSR_SRC_DIV_DIV6_5_FVAL                                                0xc
+#define HWIO_GCC_RPMH_SHUB_MEMNOC_PERF8_DFSR_SRC_DIV_DIV7_FVAL                                                  0xd
+#define HWIO_GCC_RPMH_SHUB_MEMNOC_PERF8_DFSR_SRC_DIV_DIV7_5_FVAL                                                0xe
+#define HWIO_GCC_RPMH_SHUB_MEMNOC_PERF8_DFSR_SRC_DIV_DIV8_FVAL                                                  0xf
+#define HWIO_GCC_RPMH_SHUB_MEMNOC_PERF8_DFSR_SRC_DIV_DIV8_5_FVAL                                               0x10
+#define HWIO_GCC_RPMH_SHUB_MEMNOC_PERF8_DFSR_SRC_DIV_DIV9_FVAL                                                 0x11
+#define HWIO_GCC_RPMH_SHUB_MEMNOC_PERF8_DFSR_SRC_DIV_DIV9_5_FVAL                                               0x12
+#define HWIO_GCC_RPMH_SHUB_MEMNOC_PERF8_DFSR_SRC_DIV_DIV10_FVAL                                                0x13
+#define HWIO_GCC_RPMH_SHUB_MEMNOC_PERF8_DFSR_SRC_DIV_DIV10_5_FVAL                                              0x14
+#define HWIO_GCC_RPMH_SHUB_MEMNOC_PERF8_DFSR_SRC_DIV_DIV11_FVAL                                                0x15
+#define HWIO_GCC_RPMH_SHUB_MEMNOC_PERF8_DFSR_SRC_DIV_DIV11_5_FVAL                                              0x16
+#define HWIO_GCC_RPMH_SHUB_MEMNOC_PERF8_DFSR_SRC_DIV_DIV12_FVAL                                                0x17
+#define HWIO_GCC_RPMH_SHUB_MEMNOC_PERF8_DFSR_SRC_DIV_DIV12_5_FVAL                                              0x18
+#define HWIO_GCC_RPMH_SHUB_MEMNOC_PERF8_DFSR_SRC_DIV_DIV13_FVAL                                                0x19
+#define HWIO_GCC_RPMH_SHUB_MEMNOC_PERF8_DFSR_SRC_DIV_DIV13_5_FVAL                                              0x1a
+#define HWIO_GCC_RPMH_SHUB_MEMNOC_PERF8_DFSR_SRC_DIV_DIV14_FVAL                                                0x1b
+#define HWIO_GCC_RPMH_SHUB_MEMNOC_PERF8_DFSR_SRC_DIV_DIV14_5_FVAL                                              0x1c
+#define HWIO_GCC_RPMH_SHUB_MEMNOC_PERF8_DFSR_SRC_DIV_DIV15_FVAL                                                0x1d
+#define HWIO_GCC_RPMH_SHUB_MEMNOC_PERF8_DFSR_SRC_DIV_DIV15_5_FVAL                                              0x1e
+#define HWIO_GCC_RPMH_SHUB_MEMNOC_PERF8_DFSR_SRC_DIV_DIV16_FVAL                                                0x1f
+
+#define HWIO_GCC_RPMH_SHUB_MEMNOC_PERF9_DFSR_ADDR                                                        (GCC_CLK_CTL_REG_REG_BASE      + 0x0001f07c)
+#define HWIO_GCC_RPMH_SHUB_MEMNOC_PERF9_DFSR_PHYS                                                        (GCC_CLK_CTL_REG_REG_BASE_PHYS + 0x0001f07c)
+#define HWIO_GCC_RPMH_SHUB_MEMNOC_PERF9_DFSR_OFFS                                                        (GCC_CLK_CTL_REG_REG_BASE_OFFS + 0x0001f07c)
+#define HWIO_GCC_RPMH_SHUB_MEMNOC_PERF9_DFSR_RMSK                                                             0x71f
+#define HWIO_GCC_RPMH_SHUB_MEMNOC_PERF9_DFSR_ATTR                                                               0x3
+#define HWIO_GCC_RPMH_SHUB_MEMNOC_PERF9_DFSR_IN          \
+        in_dword_masked(HWIO_GCC_RPMH_SHUB_MEMNOC_PERF9_DFSR_ADDR, HWIO_GCC_RPMH_SHUB_MEMNOC_PERF9_DFSR_RMSK)
+#define HWIO_GCC_RPMH_SHUB_MEMNOC_PERF9_DFSR_INM(m)      \
+        in_dword_masked(HWIO_GCC_RPMH_SHUB_MEMNOC_PERF9_DFSR_ADDR, m)
+#define HWIO_GCC_RPMH_SHUB_MEMNOC_PERF9_DFSR_OUT(v)      \
+        out_dword(HWIO_GCC_RPMH_SHUB_MEMNOC_PERF9_DFSR_ADDR,v)
+#define HWIO_GCC_RPMH_SHUB_MEMNOC_PERF9_DFSR_OUTM(m,v) \
+        out_dword_masked_ns(HWIO_GCC_RPMH_SHUB_MEMNOC_PERF9_DFSR_ADDR,m,v,HWIO_GCC_RPMH_SHUB_MEMNOC_PERF9_DFSR_IN)
+#define HWIO_GCC_RPMH_SHUB_MEMNOC_PERF9_DFSR_SRC_SEL_BMSK                                                     0x700
+#define HWIO_GCC_RPMH_SHUB_MEMNOC_PERF9_DFSR_SRC_SEL_SHFT                                                       0x8
+#define HWIO_GCC_RPMH_SHUB_MEMNOC_PERF9_DFSR_SRC_SEL_SRC0_FVAL                                                  0x0
+#define HWIO_GCC_RPMH_SHUB_MEMNOC_PERF9_DFSR_SRC_SEL_SRC1_FVAL                                                  0x1
+#define HWIO_GCC_RPMH_SHUB_MEMNOC_PERF9_DFSR_SRC_SEL_SRC2_FVAL                                                  0x2
+#define HWIO_GCC_RPMH_SHUB_MEMNOC_PERF9_DFSR_SRC_SEL_SRC3_FVAL                                                  0x3
+#define HWIO_GCC_RPMH_SHUB_MEMNOC_PERF9_DFSR_SRC_SEL_SRC4_FVAL                                                  0x4
+#define HWIO_GCC_RPMH_SHUB_MEMNOC_PERF9_DFSR_SRC_SEL_SRC5_FVAL                                                  0x5
+#define HWIO_GCC_RPMH_SHUB_MEMNOC_PERF9_DFSR_SRC_SEL_SRC6_FVAL                                                  0x6
+#define HWIO_GCC_RPMH_SHUB_MEMNOC_PERF9_DFSR_SRC_SEL_SRC7_FVAL                                                  0x7
+#define HWIO_GCC_RPMH_SHUB_MEMNOC_PERF9_DFSR_SRC_DIV_BMSK                                                      0x1f
+#define HWIO_GCC_RPMH_SHUB_MEMNOC_PERF9_DFSR_SRC_DIV_SHFT                                                       0x0
+#define HWIO_GCC_RPMH_SHUB_MEMNOC_PERF9_DFSR_SRC_DIV_BYPASS_FVAL                                                0x0
+#define HWIO_GCC_RPMH_SHUB_MEMNOC_PERF9_DFSR_SRC_DIV_DIV1_FVAL                                                  0x1
+#define HWIO_GCC_RPMH_SHUB_MEMNOC_PERF9_DFSR_SRC_DIV_DIV1_5_FVAL                                                0x2
+#define HWIO_GCC_RPMH_SHUB_MEMNOC_PERF9_DFSR_SRC_DIV_DIV2_FVAL                                                  0x3
+#define HWIO_GCC_RPMH_SHUB_MEMNOC_PERF9_DFSR_SRC_DIV_DIV2_5_FVAL                                                0x4
+#define HWIO_GCC_RPMH_SHUB_MEMNOC_PERF9_DFSR_SRC_DIV_DIV3_FVAL                                                  0x5
+#define HWIO_GCC_RPMH_SHUB_MEMNOC_PERF9_DFSR_SRC_DIV_DIV3_5_FVAL                                                0x6
+#define HWIO_GCC_RPMH_SHUB_MEMNOC_PERF9_DFSR_SRC_DIV_DIV4_FVAL                                                  0x7
+#define HWIO_GCC_RPMH_SHUB_MEMNOC_PERF9_DFSR_SRC_DIV_DIV4_5_FVAL                                                0x8
+#define HWIO_GCC_RPMH_SHUB_MEMNOC_PERF9_DFSR_SRC_DIV_DIV5_FVAL                                                  0x9
+#define HWIO_GCC_RPMH_SHUB_MEMNOC_PERF9_DFSR_SRC_DIV_DIV5_5_FVAL                                                0xa
+#define HWIO_GCC_RPMH_SHUB_MEMNOC_PERF9_DFSR_SRC_DIV_DIV6_FVAL                                                  0xb
+#define HWIO_GCC_RPMH_SHUB_MEMNOC_PERF9_DFSR_SRC_DIV_DIV6_5_FVAL                                                0xc
+#define HWIO_GCC_RPMH_SHUB_MEMNOC_PERF9_DFSR_SRC_DIV_DIV7_FVAL                                                  0xd
+#define HWIO_GCC_RPMH_SHUB_MEMNOC_PERF9_DFSR_SRC_DIV_DIV7_5_FVAL                                                0xe
+#define HWIO_GCC_RPMH_SHUB_MEMNOC_PERF9_DFSR_SRC_DIV_DIV8_FVAL                                                  0xf
+#define HWIO_GCC_RPMH_SHUB_MEMNOC_PERF9_DFSR_SRC_DIV_DIV8_5_FVAL                                               0x10
+#define HWIO_GCC_RPMH_SHUB_MEMNOC_PERF9_DFSR_SRC_DIV_DIV9_FVAL                                                 0x11
+#define HWIO_GCC_RPMH_SHUB_MEMNOC_PERF9_DFSR_SRC_DIV_DIV9_5_FVAL                                               0x12
+#define HWIO_GCC_RPMH_SHUB_MEMNOC_PERF9_DFSR_SRC_DIV_DIV10_FVAL                                                0x13
+#define HWIO_GCC_RPMH_SHUB_MEMNOC_PERF9_DFSR_SRC_DIV_DIV10_5_FVAL                                              0x14
+#define HWIO_GCC_RPMH_SHUB_MEMNOC_PERF9_DFSR_SRC_DIV_DIV11_FVAL                                                0x15
+#define HWIO_GCC_RPMH_SHUB_MEMNOC_PERF9_DFSR_SRC_DIV_DIV11_5_FVAL                                              0x16
+#define HWIO_GCC_RPMH_SHUB_MEMNOC_PERF9_DFSR_SRC_DIV_DIV12_FVAL                                                0x17
+#define HWIO_GCC_RPMH_SHUB_MEMNOC_PERF9_DFSR_SRC_DIV_DIV12_5_FVAL                                              0x18
+#define HWIO_GCC_RPMH_SHUB_MEMNOC_PERF9_DFSR_SRC_DIV_DIV13_FVAL                                                0x19
+#define HWIO_GCC_RPMH_SHUB_MEMNOC_PERF9_DFSR_SRC_DIV_DIV13_5_FVAL                                              0x1a
+#define HWIO_GCC_RPMH_SHUB_MEMNOC_PERF9_DFSR_SRC_DIV_DIV14_FVAL                                                0x1b
+#define HWIO_GCC_RPMH_SHUB_MEMNOC_PERF9_DFSR_SRC_DIV_DIV14_5_FVAL                                              0x1c
+#define HWIO_GCC_RPMH_SHUB_MEMNOC_PERF9_DFSR_SRC_DIV_DIV15_FVAL                                                0x1d
+#define HWIO_GCC_RPMH_SHUB_MEMNOC_PERF9_DFSR_SRC_DIV_DIV15_5_FVAL                                              0x1e
+#define HWIO_GCC_RPMH_SHUB_MEMNOC_PERF9_DFSR_SRC_DIV_DIV16_FVAL                                                0x1f
+
+#define HWIO_GCC_RPMH_SHUB_MEMNOC_PERF10_DFSR_ADDR                                                       (GCC_CLK_CTL_REG_REG_BASE      + 0x0001f080)
+#define HWIO_GCC_RPMH_SHUB_MEMNOC_PERF10_DFSR_PHYS                                                       (GCC_CLK_CTL_REG_REG_BASE_PHYS + 0x0001f080)
+#define HWIO_GCC_RPMH_SHUB_MEMNOC_PERF10_DFSR_OFFS                                                       (GCC_CLK_CTL_REG_REG_BASE_OFFS + 0x0001f080)
+#define HWIO_GCC_RPMH_SHUB_MEMNOC_PERF10_DFSR_RMSK                                                            0x71f
+#define HWIO_GCC_RPMH_SHUB_MEMNOC_PERF10_DFSR_ATTR                                                              0x3
+#define HWIO_GCC_RPMH_SHUB_MEMNOC_PERF10_DFSR_IN          \
+        in_dword_masked(HWIO_GCC_RPMH_SHUB_MEMNOC_PERF10_DFSR_ADDR, HWIO_GCC_RPMH_SHUB_MEMNOC_PERF10_DFSR_RMSK)
+#define HWIO_GCC_RPMH_SHUB_MEMNOC_PERF10_DFSR_INM(m)      \
+        in_dword_masked(HWIO_GCC_RPMH_SHUB_MEMNOC_PERF10_DFSR_ADDR, m)
+#define HWIO_GCC_RPMH_SHUB_MEMNOC_PERF10_DFSR_OUT(v)      \
+        out_dword(HWIO_GCC_RPMH_SHUB_MEMNOC_PERF10_DFSR_ADDR,v)
+#define HWIO_GCC_RPMH_SHUB_MEMNOC_PERF10_DFSR_OUTM(m,v) \
+        out_dword_masked_ns(HWIO_GCC_RPMH_SHUB_MEMNOC_PERF10_DFSR_ADDR,m,v,HWIO_GCC_RPMH_SHUB_MEMNOC_PERF10_DFSR_IN)
+#define HWIO_GCC_RPMH_SHUB_MEMNOC_PERF10_DFSR_SRC_SEL_BMSK                                                    0x700
+#define HWIO_GCC_RPMH_SHUB_MEMNOC_PERF10_DFSR_SRC_SEL_SHFT                                                      0x8
+#define HWIO_GCC_RPMH_SHUB_MEMNOC_PERF10_DFSR_SRC_SEL_SRC0_FVAL                                                 0x0
+#define HWIO_GCC_RPMH_SHUB_MEMNOC_PERF10_DFSR_SRC_SEL_SRC1_FVAL                                                 0x1
+#define HWIO_GCC_RPMH_SHUB_MEMNOC_PERF10_DFSR_SRC_SEL_SRC2_FVAL                                                 0x2
+#define HWIO_GCC_RPMH_SHUB_MEMNOC_PERF10_DFSR_SRC_SEL_SRC3_FVAL                                                 0x3
+#define HWIO_GCC_RPMH_SHUB_MEMNOC_PERF10_DFSR_SRC_SEL_SRC4_FVAL                                                 0x4
+#define HWIO_GCC_RPMH_SHUB_MEMNOC_PERF10_DFSR_SRC_SEL_SRC5_FVAL                                                 0x5
+#define HWIO_GCC_RPMH_SHUB_MEMNOC_PERF10_DFSR_SRC_SEL_SRC6_FVAL                                                 0x6
+#define HWIO_GCC_RPMH_SHUB_MEMNOC_PERF10_DFSR_SRC_SEL_SRC7_FVAL                                                 0x7
+#define HWIO_GCC_RPMH_SHUB_MEMNOC_PERF10_DFSR_SRC_DIV_BMSK                                                     0x1f
+#define HWIO_GCC_RPMH_SHUB_MEMNOC_PERF10_DFSR_SRC_DIV_SHFT                                                      0x0
+#define HWIO_GCC_RPMH_SHUB_MEMNOC_PERF10_DFSR_SRC_DIV_BYPASS_FVAL                                               0x0
+#define HWIO_GCC_RPMH_SHUB_MEMNOC_PERF10_DFSR_SRC_DIV_DIV1_FVAL                                                 0x1
+#define HWIO_GCC_RPMH_SHUB_MEMNOC_PERF10_DFSR_SRC_DIV_DIV1_5_FVAL                                               0x2
+#define HWIO_GCC_RPMH_SHUB_MEMNOC_PERF10_DFSR_SRC_DIV_DIV2_FVAL                                                 0x3
+#define HWIO_GCC_RPMH_SHUB_MEMNOC_PERF10_DFSR_SRC_DIV_DIV2_5_FVAL                                               0x4
+#define HWIO_GCC_RPMH_SHUB_MEMNOC_PERF10_DFSR_SRC_DIV_DIV3_FVAL                                                 0x5
+#define HWIO_GCC_RPMH_SHUB_MEMNOC_PERF10_DFSR_SRC_DIV_DIV3_5_FVAL                                               0x6
+#define HWIO_GCC_RPMH_SHUB_MEMNOC_PERF10_DFSR_SRC_DIV_DIV4_FVAL                                                 0x7
+#define HWIO_GCC_RPMH_SHUB_MEMNOC_PERF10_DFSR_SRC_DIV_DIV4_5_FVAL                                               0x8
+#define HWIO_GCC_RPMH_SHUB_MEMNOC_PERF10_DFSR_SRC_DIV_DIV5_FVAL                                                 0x9
+#define HWIO_GCC_RPMH_SHUB_MEMNOC_PERF10_DFSR_SRC_DIV_DIV5_5_FVAL                                               0xa
+#define HWIO_GCC_RPMH_SHUB_MEMNOC_PERF10_DFSR_SRC_DIV_DIV6_FVAL                                                 0xb
+#define HWIO_GCC_RPMH_SHUB_MEMNOC_PERF10_DFSR_SRC_DIV_DIV6_5_FVAL                                               0xc
+#define HWIO_GCC_RPMH_SHUB_MEMNOC_PERF10_DFSR_SRC_DIV_DIV7_FVAL                                                 0xd
+#define HWIO_GCC_RPMH_SHUB_MEMNOC_PERF10_DFSR_SRC_DIV_DIV7_5_FVAL                                               0xe
+#define HWIO_GCC_RPMH_SHUB_MEMNOC_PERF10_DFSR_SRC_DIV_DIV8_FVAL                                                 0xf
+#define HWIO_GCC_RPMH_SHUB_MEMNOC_PERF10_DFSR_SRC_DIV_DIV8_5_FVAL                                              0x10
+#define HWIO_GCC_RPMH_SHUB_MEMNOC_PERF10_DFSR_SRC_DIV_DIV9_FVAL                                                0x11
+#define HWIO_GCC_RPMH_SHUB_MEMNOC_PERF10_DFSR_SRC_DIV_DIV9_5_FVAL                                              0x12
+#define HWIO_GCC_RPMH_SHUB_MEMNOC_PERF10_DFSR_SRC_DIV_DIV10_FVAL                                               0x13
+#define HWIO_GCC_RPMH_SHUB_MEMNOC_PERF10_DFSR_SRC_DIV_DIV10_5_FVAL                                             0x14
+#define HWIO_GCC_RPMH_SHUB_MEMNOC_PERF10_DFSR_SRC_DIV_DIV11_FVAL                                               0x15
+#define HWIO_GCC_RPMH_SHUB_MEMNOC_PERF10_DFSR_SRC_DIV_DIV11_5_FVAL                                             0x16
+#define HWIO_GCC_RPMH_SHUB_MEMNOC_PERF10_DFSR_SRC_DIV_DIV12_FVAL                                               0x17
+#define HWIO_GCC_RPMH_SHUB_MEMNOC_PERF10_DFSR_SRC_DIV_DIV12_5_FVAL                                             0x18
+#define HWIO_GCC_RPMH_SHUB_MEMNOC_PERF10_DFSR_SRC_DIV_DIV13_FVAL                                               0x19
+#define HWIO_GCC_RPMH_SHUB_MEMNOC_PERF10_DFSR_SRC_DIV_DIV13_5_FVAL                                             0x1a
+#define HWIO_GCC_RPMH_SHUB_MEMNOC_PERF10_DFSR_SRC_DIV_DIV14_FVAL                                               0x1b
+#define HWIO_GCC_RPMH_SHUB_MEMNOC_PERF10_DFSR_SRC_DIV_DIV14_5_FVAL                                             0x1c
+#define HWIO_GCC_RPMH_SHUB_MEMNOC_PERF10_DFSR_SRC_DIV_DIV15_FVAL                                               0x1d
+#define HWIO_GCC_RPMH_SHUB_MEMNOC_PERF10_DFSR_SRC_DIV_DIV15_5_FVAL                                             0x1e
+#define HWIO_GCC_RPMH_SHUB_MEMNOC_PERF10_DFSR_SRC_DIV_DIV16_FVAL                                               0x1f
+
+#define HWIO_GCC_RPMH_SHUB_MEMNOC_PERF11_DFSR_ADDR                                                       (GCC_CLK_CTL_REG_REG_BASE      + 0x0001f084)
+#define HWIO_GCC_RPMH_SHUB_MEMNOC_PERF11_DFSR_PHYS                                                       (GCC_CLK_CTL_REG_REG_BASE_PHYS + 0x0001f084)
+#define HWIO_GCC_RPMH_SHUB_MEMNOC_PERF11_DFSR_OFFS                                                       (GCC_CLK_CTL_REG_REG_BASE_OFFS + 0x0001f084)
+#define HWIO_GCC_RPMH_SHUB_MEMNOC_PERF11_DFSR_RMSK                                                            0x71f
+#define HWIO_GCC_RPMH_SHUB_MEMNOC_PERF11_DFSR_ATTR                                                              0x3
+#define HWIO_GCC_RPMH_SHUB_MEMNOC_PERF11_DFSR_IN          \
+        in_dword_masked(HWIO_GCC_RPMH_SHUB_MEMNOC_PERF11_DFSR_ADDR, HWIO_GCC_RPMH_SHUB_MEMNOC_PERF11_DFSR_RMSK)
+#define HWIO_GCC_RPMH_SHUB_MEMNOC_PERF11_DFSR_INM(m)      \
+        in_dword_masked(HWIO_GCC_RPMH_SHUB_MEMNOC_PERF11_DFSR_ADDR, m)
+#define HWIO_GCC_RPMH_SHUB_MEMNOC_PERF11_DFSR_OUT(v)      \
+        out_dword(HWIO_GCC_RPMH_SHUB_MEMNOC_PERF11_DFSR_ADDR,v)
+#define HWIO_GCC_RPMH_SHUB_MEMNOC_PERF11_DFSR_OUTM(m,v) \
+        out_dword_masked_ns(HWIO_GCC_RPMH_SHUB_MEMNOC_PERF11_DFSR_ADDR,m,v,HWIO_GCC_RPMH_SHUB_MEMNOC_PERF11_DFSR_IN)
+#define HWIO_GCC_RPMH_SHUB_MEMNOC_PERF11_DFSR_SRC_SEL_BMSK                                                    0x700
+#define HWIO_GCC_RPMH_SHUB_MEMNOC_PERF11_DFSR_SRC_SEL_SHFT                                                      0x8
+#define HWIO_GCC_RPMH_SHUB_MEMNOC_PERF11_DFSR_SRC_SEL_SRC0_FVAL                                                 0x0
+#define HWIO_GCC_RPMH_SHUB_MEMNOC_PERF11_DFSR_SRC_SEL_SRC1_FVAL                                                 0x1
+#define HWIO_GCC_RPMH_SHUB_MEMNOC_PERF11_DFSR_SRC_SEL_SRC2_FVAL                                                 0x2
+#define HWIO_GCC_RPMH_SHUB_MEMNOC_PERF11_DFSR_SRC_SEL_SRC3_FVAL                                                 0x3
+#define HWIO_GCC_RPMH_SHUB_MEMNOC_PERF11_DFSR_SRC_SEL_SRC4_FVAL                                                 0x4
+#define HWIO_GCC_RPMH_SHUB_MEMNOC_PERF11_DFSR_SRC_SEL_SRC5_FVAL                                                 0x5
+#define HWIO_GCC_RPMH_SHUB_MEMNOC_PERF11_DFSR_SRC_SEL_SRC6_FVAL                                                 0x6
+#define HWIO_GCC_RPMH_SHUB_MEMNOC_PERF11_DFSR_SRC_SEL_SRC7_FVAL                                                 0x7
+#define HWIO_GCC_RPMH_SHUB_MEMNOC_PERF11_DFSR_SRC_DIV_BMSK                                                     0x1f
+#define HWIO_GCC_RPMH_SHUB_MEMNOC_PERF11_DFSR_SRC_DIV_SHFT                                                      0x0
+#define HWIO_GCC_RPMH_SHUB_MEMNOC_PERF11_DFSR_SRC_DIV_BYPASS_FVAL                                               0x0
+#define HWIO_GCC_RPMH_SHUB_MEMNOC_PERF11_DFSR_SRC_DIV_DIV1_FVAL                                                 0x1
+#define HWIO_GCC_RPMH_SHUB_MEMNOC_PERF11_DFSR_SRC_DIV_DIV1_5_FVAL                                               0x2
+#define HWIO_GCC_RPMH_SHUB_MEMNOC_PERF11_DFSR_SRC_DIV_DIV2_FVAL                                                 0x3
+#define HWIO_GCC_RPMH_SHUB_MEMNOC_PERF11_DFSR_SRC_DIV_DIV2_5_FVAL                                               0x4
+#define HWIO_GCC_RPMH_SHUB_MEMNOC_PERF11_DFSR_SRC_DIV_DIV3_FVAL                                                 0x5
+#define HWIO_GCC_RPMH_SHUB_MEMNOC_PERF11_DFSR_SRC_DIV_DIV3_5_FVAL                                               0x6
+#define HWIO_GCC_RPMH_SHUB_MEMNOC_PERF11_DFSR_SRC_DIV_DIV4_FVAL                                                 0x7
+#define HWIO_GCC_RPMH_SHUB_MEMNOC_PERF11_DFSR_SRC_DIV_DIV4_5_FVAL                                               0x8
+#define HWIO_GCC_RPMH_SHUB_MEMNOC_PERF11_DFSR_SRC_DIV_DIV5_FVAL                                                 0x9
+#define HWIO_GCC_RPMH_SHUB_MEMNOC_PERF11_DFSR_SRC_DIV_DIV5_5_FVAL                                               0xa
+#define HWIO_GCC_RPMH_SHUB_MEMNOC_PERF11_DFSR_SRC_DIV_DIV6_FVAL                                                 0xb
+#define HWIO_GCC_RPMH_SHUB_MEMNOC_PERF11_DFSR_SRC_DIV_DIV6_5_FVAL                                               0xc
+#define HWIO_GCC_RPMH_SHUB_MEMNOC_PERF11_DFSR_SRC_DIV_DIV7_FVAL                                                 0xd
+#define HWIO_GCC_RPMH_SHUB_MEMNOC_PERF11_DFSR_SRC_DIV_DIV7_5_FVAL                                               0xe
+#define HWIO_GCC_RPMH_SHUB_MEMNOC_PERF11_DFSR_SRC_DIV_DIV8_FVAL                                                 0xf
+#define HWIO_GCC_RPMH_SHUB_MEMNOC_PERF11_DFSR_SRC_DIV_DIV8_5_FVAL                                              0x10
+#define HWIO_GCC_RPMH_SHUB_MEMNOC_PERF11_DFSR_SRC_DIV_DIV9_FVAL                                                0x11
+#define HWIO_GCC_RPMH_SHUB_MEMNOC_PERF11_DFSR_SRC_DIV_DIV9_5_FVAL                                              0x12
+#define HWIO_GCC_RPMH_SHUB_MEMNOC_PERF11_DFSR_SRC_DIV_DIV10_FVAL                                               0x13
+#define HWIO_GCC_RPMH_SHUB_MEMNOC_PERF11_DFSR_SRC_DIV_DIV10_5_FVAL                                             0x14
+#define HWIO_GCC_RPMH_SHUB_MEMNOC_PERF11_DFSR_SRC_DIV_DIV11_FVAL                                               0x15
+#define HWIO_GCC_RPMH_SHUB_MEMNOC_PERF11_DFSR_SRC_DIV_DIV11_5_FVAL                                             0x16
+#define HWIO_GCC_RPMH_SHUB_MEMNOC_PERF11_DFSR_SRC_DIV_DIV12_FVAL                                               0x17
+#define HWIO_GCC_RPMH_SHUB_MEMNOC_PERF11_DFSR_SRC_DIV_DIV12_5_FVAL                                             0x18
+#define HWIO_GCC_RPMH_SHUB_MEMNOC_PERF11_DFSR_SRC_DIV_DIV13_FVAL                                               0x19
+#define HWIO_GCC_RPMH_SHUB_MEMNOC_PERF11_DFSR_SRC_DIV_DIV13_5_FVAL                                             0x1a
+#define HWIO_GCC_RPMH_SHUB_MEMNOC_PERF11_DFSR_SRC_DIV_DIV14_FVAL                                               0x1b
+#define HWIO_GCC_RPMH_SHUB_MEMNOC_PERF11_DFSR_SRC_DIV_DIV14_5_FVAL                                             0x1c
+#define HWIO_GCC_RPMH_SHUB_MEMNOC_PERF11_DFSR_SRC_DIV_DIV15_FVAL                                               0x1d
+#define HWIO_GCC_RPMH_SHUB_MEMNOC_PERF11_DFSR_SRC_DIV_DIV15_5_FVAL                                             0x1e
+#define HWIO_GCC_RPMH_SHUB_MEMNOC_PERF11_DFSR_SRC_DIV_DIV16_FVAL                                               0x1f
+
+#define HWIO_GCC_RPMH_SHUB_MEMNOC_PERF12_DFSR_ADDR                                                       (GCC_CLK_CTL_REG_REG_BASE      + 0x0001f088)
+#define HWIO_GCC_RPMH_SHUB_MEMNOC_PERF12_DFSR_PHYS                                                       (GCC_CLK_CTL_REG_REG_BASE_PHYS + 0x0001f088)
+#define HWIO_GCC_RPMH_SHUB_MEMNOC_PERF12_DFSR_OFFS                                                       (GCC_CLK_CTL_REG_REG_BASE_OFFS + 0x0001f088)
+#define HWIO_GCC_RPMH_SHUB_MEMNOC_PERF12_DFSR_RMSK                                                            0x71f
+#define HWIO_GCC_RPMH_SHUB_MEMNOC_PERF12_DFSR_ATTR                                                              0x3
+#define HWIO_GCC_RPMH_SHUB_MEMNOC_PERF12_DFSR_IN          \
+        in_dword_masked(HWIO_GCC_RPMH_SHUB_MEMNOC_PERF12_DFSR_ADDR, HWIO_GCC_RPMH_SHUB_MEMNOC_PERF12_DFSR_RMSK)
+#define HWIO_GCC_RPMH_SHUB_MEMNOC_PERF12_DFSR_INM(m)      \
+        in_dword_masked(HWIO_GCC_RPMH_SHUB_MEMNOC_PERF12_DFSR_ADDR, m)
+#define HWIO_GCC_RPMH_SHUB_MEMNOC_PERF12_DFSR_OUT(v)      \
+        out_dword(HWIO_GCC_RPMH_SHUB_MEMNOC_PERF12_DFSR_ADDR,v)
+#define HWIO_GCC_RPMH_SHUB_MEMNOC_PERF12_DFSR_OUTM(m,v) \
+        out_dword_masked_ns(HWIO_GCC_RPMH_SHUB_MEMNOC_PERF12_DFSR_ADDR,m,v,HWIO_GCC_RPMH_SHUB_MEMNOC_PERF12_DFSR_IN)
+#define HWIO_GCC_RPMH_SHUB_MEMNOC_PERF12_DFSR_SRC_SEL_BMSK                                                    0x700
+#define HWIO_GCC_RPMH_SHUB_MEMNOC_PERF12_DFSR_SRC_SEL_SHFT                                                      0x8
+#define HWIO_GCC_RPMH_SHUB_MEMNOC_PERF12_DFSR_SRC_SEL_SRC0_FVAL                                                 0x0
+#define HWIO_GCC_RPMH_SHUB_MEMNOC_PERF12_DFSR_SRC_SEL_SRC1_FVAL                                                 0x1
+#define HWIO_GCC_RPMH_SHUB_MEMNOC_PERF12_DFSR_SRC_SEL_SRC2_FVAL                                                 0x2
+#define HWIO_GCC_RPMH_SHUB_MEMNOC_PERF12_DFSR_SRC_SEL_SRC3_FVAL                                                 0x3
+#define HWIO_GCC_RPMH_SHUB_MEMNOC_PERF12_DFSR_SRC_SEL_SRC4_FVAL                                                 0x4
+#define HWIO_GCC_RPMH_SHUB_MEMNOC_PERF12_DFSR_SRC_SEL_SRC5_FVAL                                                 0x5
+#define HWIO_GCC_RPMH_SHUB_MEMNOC_PERF12_DFSR_SRC_SEL_SRC6_FVAL                                                 0x6
+#define HWIO_GCC_RPMH_SHUB_MEMNOC_PERF12_DFSR_SRC_SEL_SRC7_FVAL                                                 0x7
+#define HWIO_GCC_RPMH_SHUB_MEMNOC_PERF12_DFSR_SRC_DIV_BMSK                                                     0x1f
+#define HWIO_GCC_RPMH_SHUB_MEMNOC_PERF12_DFSR_SRC_DIV_SHFT                                                      0x0
+#define HWIO_GCC_RPMH_SHUB_MEMNOC_PERF12_DFSR_SRC_DIV_BYPASS_FVAL                                               0x0
+#define HWIO_GCC_RPMH_SHUB_MEMNOC_PERF12_DFSR_SRC_DIV_DIV1_FVAL                                                 0x1
+#define HWIO_GCC_RPMH_SHUB_MEMNOC_PERF12_DFSR_SRC_DIV_DIV1_5_FVAL                                               0x2
+#define HWIO_GCC_RPMH_SHUB_MEMNOC_PERF12_DFSR_SRC_DIV_DIV2_FVAL                                                 0x3
+#define HWIO_GCC_RPMH_SHUB_MEMNOC_PERF12_DFSR_SRC_DIV_DIV2_5_FVAL                                               0x4
+#define HWIO_GCC_RPMH_SHUB_MEMNOC_PERF12_DFSR_SRC_DIV_DIV3_FVAL                                                 0x5
+#define HWIO_GCC_RPMH_SHUB_MEMNOC_PERF12_DFSR_SRC_DIV_DIV3_5_FVAL                                               0x6
+#define HWIO_GCC_RPMH_SHUB_MEMNOC_PERF12_DFSR_SRC_DIV_DIV4_FVAL                                                 0x7
+#define HWIO_GCC_RPMH_SHUB_MEMNOC_PERF12_DFSR_SRC_DIV_DIV4_5_FVAL                                               0x8
+#define HWIO_GCC_RPMH_SHUB_MEMNOC_PERF12_DFSR_SRC_DIV_DIV5_FVAL                                                 0x9
+#define HWIO_GCC_RPMH_SHUB_MEMNOC_PERF12_DFSR_SRC_DIV_DIV5_5_FVAL                                               0xa
+#define HWIO_GCC_RPMH_SHUB_MEMNOC_PERF12_DFSR_SRC_DIV_DIV6_FVAL                                                 0xb
+#define HWIO_GCC_RPMH_SHUB_MEMNOC_PERF12_DFSR_SRC_DIV_DIV6_5_FVAL                                               0xc
+#define HWIO_GCC_RPMH_SHUB_MEMNOC_PERF12_DFSR_SRC_DIV_DIV7_FVAL                                                 0xd
+#define HWIO_GCC_RPMH_SHUB_MEMNOC_PERF12_DFSR_SRC_DIV_DIV7_5_FVAL                                               0xe
+#define HWIO_GCC_RPMH_SHUB_MEMNOC_PERF12_DFSR_SRC_DIV_DIV8_FVAL                                                 0xf
+#define HWIO_GCC_RPMH_SHUB_MEMNOC_PERF12_DFSR_SRC_DIV_DIV8_5_FVAL                                              0x10
+#define HWIO_GCC_RPMH_SHUB_MEMNOC_PERF12_DFSR_SRC_DIV_DIV9_FVAL                                                0x11
+#define HWIO_GCC_RPMH_SHUB_MEMNOC_PERF12_DFSR_SRC_DIV_DIV9_5_FVAL                                              0x12
+#define HWIO_GCC_RPMH_SHUB_MEMNOC_PERF12_DFSR_SRC_DIV_DIV10_FVAL                                               0x13
+#define HWIO_GCC_RPMH_SHUB_MEMNOC_PERF12_DFSR_SRC_DIV_DIV10_5_FVAL                                             0x14
+#define HWIO_GCC_RPMH_SHUB_MEMNOC_PERF12_DFSR_SRC_DIV_DIV11_FVAL                                               0x15
+#define HWIO_GCC_RPMH_SHUB_MEMNOC_PERF12_DFSR_SRC_DIV_DIV11_5_FVAL                                             0x16
+#define HWIO_GCC_RPMH_SHUB_MEMNOC_PERF12_DFSR_SRC_DIV_DIV12_FVAL                                               0x17
+#define HWIO_GCC_RPMH_SHUB_MEMNOC_PERF12_DFSR_SRC_DIV_DIV12_5_FVAL                                             0x18
+#define HWIO_GCC_RPMH_SHUB_MEMNOC_PERF12_DFSR_SRC_DIV_DIV13_FVAL                                               0x19
+#define HWIO_GCC_RPMH_SHUB_MEMNOC_PERF12_DFSR_SRC_DIV_DIV13_5_FVAL                                             0x1a
+#define HWIO_GCC_RPMH_SHUB_MEMNOC_PERF12_DFSR_SRC_DIV_DIV14_FVAL                                               0x1b
+#define HWIO_GCC_RPMH_SHUB_MEMNOC_PERF12_DFSR_SRC_DIV_DIV14_5_FVAL                                             0x1c
+#define HWIO_GCC_RPMH_SHUB_MEMNOC_PERF12_DFSR_SRC_DIV_DIV15_FVAL                                               0x1d
+#define HWIO_GCC_RPMH_SHUB_MEMNOC_PERF12_DFSR_SRC_DIV_DIV15_5_FVAL                                             0x1e
+#define HWIO_GCC_RPMH_SHUB_MEMNOC_PERF12_DFSR_SRC_DIV_DIV16_FVAL                                               0x1f
+
+#define HWIO_GCC_RPMH_SHUB_MEMNOC_PERF13_DFSR_ADDR                                                       (GCC_CLK_CTL_REG_REG_BASE      + 0x0001f08c)
+#define HWIO_GCC_RPMH_SHUB_MEMNOC_PERF13_DFSR_PHYS                                                       (GCC_CLK_CTL_REG_REG_BASE_PHYS + 0x0001f08c)
+#define HWIO_GCC_RPMH_SHUB_MEMNOC_PERF13_DFSR_OFFS                                                       (GCC_CLK_CTL_REG_REG_BASE_OFFS + 0x0001f08c)
+#define HWIO_GCC_RPMH_SHUB_MEMNOC_PERF13_DFSR_RMSK                                                            0x71f
+#define HWIO_GCC_RPMH_SHUB_MEMNOC_PERF13_DFSR_ATTR                                                              0x3
+#define HWIO_GCC_RPMH_SHUB_MEMNOC_PERF13_DFSR_IN          \
+        in_dword_masked(HWIO_GCC_RPMH_SHUB_MEMNOC_PERF13_DFSR_ADDR, HWIO_GCC_RPMH_SHUB_MEMNOC_PERF13_DFSR_RMSK)
+#define HWIO_GCC_RPMH_SHUB_MEMNOC_PERF13_DFSR_INM(m)      \
+        in_dword_masked(HWIO_GCC_RPMH_SHUB_MEMNOC_PERF13_DFSR_ADDR, m)
+#define HWIO_GCC_RPMH_SHUB_MEMNOC_PERF13_DFSR_OUT(v)      \
+        out_dword(HWIO_GCC_RPMH_SHUB_MEMNOC_PERF13_DFSR_ADDR,v)
+#define HWIO_GCC_RPMH_SHUB_MEMNOC_PERF13_DFSR_OUTM(m,v) \
+        out_dword_masked_ns(HWIO_GCC_RPMH_SHUB_MEMNOC_PERF13_DFSR_ADDR,m,v,HWIO_GCC_RPMH_SHUB_MEMNOC_PERF13_DFSR_IN)
+#define HWIO_GCC_RPMH_SHUB_MEMNOC_PERF13_DFSR_SRC_SEL_BMSK                                                    0x700
+#define HWIO_GCC_RPMH_SHUB_MEMNOC_PERF13_DFSR_SRC_SEL_SHFT                                                      0x8
+#define HWIO_GCC_RPMH_SHUB_MEMNOC_PERF13_DFSR_SRC_SEL_SRC0_FVAL                                                 0x0
+#define HWIO_GCC_RPMH_SHUB_MEMNOC_PERF13_DFSR_SRC_SEL_SRC1_FVAL                                                 0x1
+#define HWIO_GCC_RPMH_SHUB_MEMNOC_PERF13_DFSR_SRC_SEL_SRC2_FVAL                                                 0x2
+#define HWIO_GCC_RPMH_SHUB_MEMNOC_PERF13_DFSR_SRC_SEL_SRC3_FVAL                                                 0x3
+#define HWIO_GCC_RPMH_SHUB_MEMNOC_PERF13_DFSR_SRC_SEL_SRC4_FVAL                                                 0x4
+#define HWIO_GCC_RPMH_SHUB_MEMNOC_PERF13_DFSR_SRC_SEL_SRC5_FVAL                                                 0x5
+#define HWIO_GCC_RPMH_SHUB_MEMNOC_PERF13_DFSR_SRC_SEL_SRC6_FVAL                                                 0x6
+#define HWIO_GCC_RPMH_SHUB_MEMNOC_PERF13_DFSR_SRC_SEL_SRC7_FVAL                                                 0x7
+#define HWIO_GCC_RPMH_SHUB_MEMNOC_PERF13_DFSR_SRC_DIV_BMSK                                                     0x1f
+#define HWIO_GCC_RPMH_SHUB_MEMNOC_PERF13_DFSR_SRC_DIV_SHFT                                                      0x0
+#define HWIO_GCC_RPMH_SHUB_MEMNOC_PERF13_DFSR_SRC_DIV_BYPASS_FVAL                                               0x0
+#define HWIO_GCC_RPMH_SHUB_MEMNOC_PERF13_DFSR_SRC_DIV_DIV1_FVAL                                                 0x1
+#define HWIO_GCC_RPMH_SHUB_MEMNOC_PERF13_DFSR_SRC_DIV_DIV1_5_FVAL                                               0x2
+#define HWIO_GCC_RPMH_SHUB_MEMNOC_PERF13_DFSR_SRC_DIV_DIV2_FVAL                                                 0x3
+#define HWIO_GCC_RPMH_SHUB_MEMNOC_PERF13_DFSR_SRC_DIV_DIV2_5_FVAL                                               0x4
+#define HWIO_GCC_RPMH_SHUB_MEMNOC_PERF13_DFSR_SRC_DIV_DIV3_FVAL                                                 0x5
+#define HWIO_GCC_RPMH_SHUB_MEMNOC_PERF13_DFSR_SRC_DIV_DIV3_5_FVAL                                               0x6
+#define HWIO_GCC_RPMH_SHUB_MEMNOC_PERF13_DFSR_SRC_DIV_DIV4_FVAL                                                 0x7
+#define HWIO_GCC_RPMH_SHUB_MEMNOC_PERF13_DFSR_SRC_DIV_DIV4_5_FVAL                                               0x8
+#define HWIO_GCC_RPMH_SHUB_MEMNOC_PERF13_DFSR_SRC_DIV_DIV5_FVAL                                                 0x9
+#define HWIO_GCC_RPMH_SHUB_MEMNOC_PERF13_DFSR_SRC_DIV_DIV5_5_FVAL                                               0xa
+#define HWIO_GCC_RPMH_SHUB_MEMNOC_PERF13_DFSR_SRC_DIV_DIV6_FVAL                                                 0xb
+#define HWIO_GCC_RPMH_SHUB_MEMNOC_PERF13_DFSR_SRC_DIV_DIV6_5_FVAL                                               0xc
+#define HWIO_GCC_RPMH_SHUB_MEMNOC_PERF13_DFSR_SRC_DIV_DIV7_FVAL                                                 0xd
+#define HWIO_GCC_RPMH_SHUB_MEMNOC_PERF13_DFSR_SRC_DIV_DIV7_5_FVAL                                               0xe
+#define HWIO_GCC_RPMH_SHUB_MEMNOC_PERF13_DFSR_SRC_DIV_DIV8_FVAL                                                 0xf
+#define HWIO_GCC_RPMH_SHUB_MEMNOC_PERF13_DFSR_SRC_DIV_DIV8_5_FVAL                                              0x10
+#define HWIO_GCC_RPMH_SHUB_MEMNOC_PERF13_DFSR_SRC_DIV_DIV9_FVAL                                                0x11
+#define HWIO_GCC_RPMH_SHUB_MEMNOC_PERF13_DFSR_SRC_DIV_DIV9_5_FVAL                                              0x12
+#define HWIO_GCC_RPMH_SHUB_MEMNOC_PERF13_DFSR_SRC_DIV_DIV10_FVAL                                               0x13
+#define HWIO_GCC_RPMH_SHUB_MEMNOC_PERF13_DFSR_SRC_DIV_DIV10_5_FVAL                                             0x14
+#define HWIO_GCC_RPMH_SHUB_MEMNOC_PERF13_DFSR_SRC_DIV_DIV11_FVAL                                               0x15
+#define HWIO_GCC_RPMH_SHUB_MEMNOC_PERF13_DFSR_SRC_DIV_DIV11_5_FVAL                                             0x16
+#define HWIO_GCC_RPMH_SHUB_MEMNOC_PERF13_DFSR_SRC_DIV_DIV12_FVAL                                               0x17
+#define HWIO_GCC_RPMH_SHUB_MEMNOC_PERF13_DFSR_SRC_DIV_DIV12_5_FVAL                                             0x18
+#define HWIO_GCC_RPMH_SHUB_MEMNOC_PERF13_DFSR_SRC_DIV_DIV13_FVAL                                               0x19
+#define HWIO_GCC_RPMH_SHUB_MEMNOC_PERF13_DFSR_SRC_DIV_DIV13_5_FVAL                                             0x1a
+#define HWIO_GCC_RPMH_SHUB_MEMNOC_PERF13_DFSR_SRC_DIV_DIV14_FVAL                                               0x1b
+#define HWIO_GCC_RPMH_SHUB_MEMNOC_PERF13_DFSR_SRC_DIV_DIV14_5_FVAL                                             0x1c
+#define HWIO_GCC_RPMH_SHUB_MEMNOC_PERF13_DFSR_SRC_DIV_DIV15_FVAL                                               0x1d
+#define HWIO_GCC_RPMH_SHUB_MEMNOC_PERF13_DFSR_SRC_DIV_DIV15_5_FVAL                                             0x1e
+#define HWIO_GCC_RPMH_SHUB_MEMNOC_PERF13_DFSR_SRC_DIV_DIV16_FVAL                                               0x1f
+
+#define HWIO_GCC_RPMH_SHUB_MEMNOC_PERF14_DFSR_ADDR                                                       (GCC_CLK_CTL_REG_REG_BASE      + 0x0001f090)
+#define HWIO_GCC_RPMH_SHUB_MEMNOC_PERF14_DFSR_PHYS                                                       (GCC_CLK_CTL_REG_REG_BASE_PHYS + 0x0001f090)
+#define HWIO_GCC_RPMH_SHUB_MEMNOC_PERF14_DFSR_OFFS                                                       (GCC_CLK_CTL_REG_REG_BASE_OFFS + 0x0001f090)
+#define HWIO_GCC_RPMH_SHUB_MEMNOC_PERF14_DFSR_RMSK                                                            0x71f
+#define HWIO_GCC_RPMH_SHUB_MEMNOC_PERF14_DFSR_ATTR                                                              0x3
+#define HWIO_GCC_RPMH_SHUB_MEMNOC_PERF14_DFSR_IN          \
+        in_dword_masked(HWIO_GCC_RPMH_SHUB_MEMNOC_PERF14_DFSR_ADDR, HWIO_GCC_RPMH_SHUB_MEMNOC_PERF14_DFSR_RMSK)
+#define HWIO_GCC_RPMH_SHUB_MEMNOC_PERF14_DFSR_INM(m)      \
+        in_dword_masked(HWIO_GCC_RPMH_SHUB_MEMNOC_PERF14_DFSR_ADDR, m)
+#define HWIO_GCC_RPMH_SHUB_MEMNOC_PERF14_DFSR_OUT(v)      \
+        out_dword(HWIO_GCC_RPMH_SHUB_MEMNOC_PERF14_DFSR_ADDR,v)
+#define HWIO_GCC_RPMH_SHUB_MEMNOC_PERF14_DFSR_OUTM(m,v) \
+        out_dword_masked_ns(HWIO_GCC_RPMH_SHUB_MEMNOC_PERF14_DFSR_ADDR,m,v,HWIO_GCC_RPMH_SHUB_MEMNOC_PERF14_DFSR_IN)
+#define HWIO_GCC_RPMH_SHUB_MEMNOC_PERF14_DFSR_SRC_SEL_BMSK                                                    0x700
+#define HWIO_GCC_RPMH_SHUB_MEMNOC_PERF14_DFSR_SRC_SEL_SHFT                                                      0x8
+#define HWIO_GCC_RPMH_SHUB_MEMNOC_PERF14_DFSR_SRC_SEL_SRC0_FVAL                                                 0x0
+#define HWIO_GCC_RPMH_SHUB_MEMNOC_PERF14_DFSR_SRC_SEL_SRC1_FVAL                                                 0x1
+#define HWIO_GCC_RPMH_SHUB_MEMNOC_PERF14_DFSR_SRC_SEL_SRC2_FVAL                                                 0x2
+#define HWIO_GCC_RPMH_SHUB_MEMNOC_PERF14_DFSR_SRC_SEL_SRC3_FVAL                                                 0x3
+#define HWIO_GCC_RPMH_SHUB_MEMNOC_PERF14_DFSR_SRC_SEL_SRC4_FVAL                                                 0x4
+#define HWIO_GCC_RPMH_SHUB_MEMNOC_PERF14_DFSR_SRC_SEL_SRC5_FVAL                                                 0x5
+#define HWIO_GCC_RPMH_SHUB_MEMNOC_PERF14_DFSR_SRC_SEL_SRC6_FVAL                                                 0x6
+#define HWIO_GCC_RPMH_SHUB_MEMNOC_PERF14_DFSR_SRC_SEL_SRC7_FVAL                                                 0x7
+#define HWIO_GCC_RPMH_SHUB_MEMNOC_PERF14_DFSR_SRC_DIV_BMSK                                                     0x1f
+#define HWIO_GCC_RPMH_SHUB_MEMNOC_PERF14_DFSR_SRC_DIV_SHFT                                                      0x0
+#define HWIO_GCC_RPMH_SHUB_MEMNOC_PERF14_DFSR_SRC_DIV_BYPASS_FVAL                                               0x0
+#define HWIO_GCC_RPMH_SHUB_MEMNOC_PERF14_DFSR_SRC_DIV_DIV1_FVAL                                                 0x1
+#define HWIO_GCC_RPMH_SHUB_MEMNOC_PERF14_DFSR_SRC_DIV_DIV1_5_FVAL                                               0x2
+#define HWIO_GCC_RPMH_SHUB_MEMNOC_PERF14_DFSR_SRC_DIV_DIV2_FVAL                                                 0x3
+#define HWIO_GCC_RPMH_SHUB_MEMNOC_PERF14_DFSR_SRC_DIV_DIV2_5_FVAL                                               0x4
+#define HWIO_GCC_RPMH_SHUB_MEMNOC_PERF14_DFSR_SRC_DIV_DIV3_FVAL                                                 0x5
+#define HWIO_GCC_RPMH_SHUB_MEMNOC_PERF14_DFSR_SRC_DIV_DIV3_5_FVAL                                               0x6
+#define HWIO_GCC_RPMH_SHUB_MEMNOC_PERF14_DFSR_SRC_DIV_DIV4_FVAL                                                 0x7
+#define HWIO_GCC_RPMH_SHUB_MEMNOC_PERF14_DFSR_SRC_DIV_DIV4_5_FVAL                                               0x8
+#define HWIO_GCC_RPMH_SHUB_MEMNOC_PERF14_DFSR_SRC_DIV_DIV5_FVAL                                                 0x9
+#define HWIO_GCC_RPMH_SHUB_MEMNOC_PERF14_DFSR_SRC_DIV_DIV5_5_FVAL                                               0xa
+#define HWIO_GCC_RPMH_SHUB_MEMNOC_PERF14_DFSR_SRC_DIV_DIV6_FVAL                                                 0xb
+#define HWIO_GCC_RPMH_SHUB_MEMNOC_PERF14_DFSR_SRC_DIV_DIV6_5_FVAL                                               0xc
+#define HWIO_GCC_RPMH_SHUB_MEMNOC_PERF14_DFSR_SRC_DIV_DIV7_FVAL                                                 0xd
+#define HWIO_GCC_RPMH_SHUB_MEMNOC_PERF14_DFSR_SRC_DIV_DIV7_5_FVAL                                               0xe
+#define HWIO_GCC_RPMH_SHUB_MEMNOC_PERF14_DFSR_SRC_DIV_DIV8_FVAL                                                 0xf
+#define HWIO_GCC_RPMH_SHUB_MEMNOC_PERF14_DFSR_SRC_DIV_DIV8_5_FVAL                                              0x10
+#define HWIO_GCC_RPMH_SHUB_MEMNOC_PERF14_DFSR_SRC_DIV_DIV9_FVAL                                                0x11
+#define HWIO_GCC_RPMH_SHUB_MEMNOC_PERF14_DFSR_SRC_DIV_DIV9_5_FVAL                                              0x12
+#define HWIO_GCC_RPMH_SHUB_MEMNOC_PERF14_DFSR_SRC_DIV_DIV10_FVAL                                               0x13
+#define HWIO_GCC_RPMH_SHUB_MEMNOC_PERF14_DFSR_SRC_DIV_DIV10_5_FVAL                                             0x14
+#define HWIO_GCC_RPMH_SHUB_MEMNOC_PERF14_DFSR_SRC_DIV_DIV11_FVAL                                               0x15
+#define HWIO_GCC_RPMH_SHUB_MEMNOC_PERF14_DFSR_SRC_DIV_DIV11_5_FVAL                                             0x16
+#define HWIO_GCC_RPMH_SHUB_MEMNOC_PERF14_DFSR_SRC_DIV_DIV12_FVAL                                               0x17
+#define HWIO_GCC_RPMH_SHUB_MEMNOC_PERF14_DFSR_SRC_DIV_DIV12_5_FVAL                                             0x18
+#define HWIO_GCC_RPMH_SHUB_MEMNOC_PERF14_DFSR_SRC_DIV_DIV13_FVAL                                               0x19
+#define HWIO_GCC_RPMH_SHUB_MEMNOC_PERF14_DFSR_SRC_DIV_DIV13_5_FVAL                                             0x1a
+#define HWIO_GCC_RPMH_SHUB_MEMNOC_PERF14_DFSR_SRC_DIV_DIV14_FVAL                                               0x1b
+#define HWIO_GCC_RPMH_SHUB_MEMNOC_PERF14_DFSR_SRC_DIV_DIV14_5_FVAL                                             0x1c
+#define HWIO_GCC_RPMH_SHUB_MEMNOC_PERF14_DFSR_SRC_DIV_DIV15_FVAL                                               0x1d
+#define HWIO_GCC_RPMH_SHUB_MEMNOC_PERF14_DFSR_SRC_DIV_DIV15_5_FVAL                                             0x1e
+#define HWIO_GCC_RPMH_SHUB_MEMNOC_PERF14_DFSR_SRC_DIV_DIV16_FVAL                                               0x1f
+
+#define HWIO_GCC_RPMH_SHUB_MEMNOC_PERF15_DFSR_ADDR                                                       (GCC_CLK_CTL_REG_REG_BASE      + 0x0001f094)
+#define HWIO_GCC_RPMH_SHUB_MEMNOC_PERF15_DFSR_PHYS                                                       (GCC_CLK_CTL_REG_REG_BASE_PHYS + 0x0001f094)
+#define HWIO_GCC_RPMH_SHUB_MEMNOC_PERF15_DFSR_OFFS                                                       (GCC_CLK_CTL_REG_REG_BASE_OFFS + 0x0001f094)
+#define HWIO_GCC_RPMH_SHUB_MEMNOC_PERF15_DFSR_RMSK                                                            0x71f
+#define HWIO_GCC_RPMH_SHUB_MEMNOC_PERF15_DFSR_ATTR                                                              0x3
+#define HWIO_GCC_RPMH_SHUB_MEMNOC_PERF15_DFSR_IN          \
+        in_dword_masked(HWIO_GCC_RPMH_SHUB_MEMNOC_PERF15_DFSR_ADDR, HWIO_GCC_RPMH_SHUB_MEMNOC_PERF15_DFSR_RMSK)
+#define HWIO_GCC_RPMH_SHUB_MEMNOC_PERF15_DFSR_INM(m)      \
+        in_dword_masked(HWIO_GCC_RPMH_SHUB_MEMNOC_PERF15_DFSR_ADDR, m)
+#define HWIO_GCC_RPMH_SHUB_MEMNOC_PERF15_DFSR_OUT(v)      \
+        out_dword(HWIO_GCC_RPMH_SHUB_MEMNOC_PERF15_DFSR_ADDR,v)
+#define HWIO_GCC_RPMH_SHUB_MEMNOC_PERF15_DFSR_OUTM(m,v) \
+        out_dword_masked_ns(HWIO_GCC_RPMH_SHUB_MEMNOC_PERF15_DFSR_ADDR,m,v,HWIO_GCC_RPMH_SHUB_MEMNOC_PERF15_DFSR_IN)
+#define HWIO_GCC_RPMH_SHUB_MEMNOC_PERF15_DFSR_SRC_SEL_BMSK                                                    0x700
+#define HWIO_GCC_RPMH_SHUB_MEMNOC_PERF15_DFSR_SRC_SEL_SHFT                                                      0x8
+#define HWIO_GCC_RPMH_SHUB_MEMNOC_PERF15_DFSR_SRC_SEL_SRC0_FVAL                                                 0x0
+#define HWIO_GCC_RPMH_SHUB_MEMNOC_PERF15_DFSR_SRC_SEL_SRC1_FVAL                                                 0x1
+#define HWIO_GCC_RPMH_SHUB_MEMNOC_PERF15_DFSR_SRC_SEL_SRC2_FVAL                                                 0x2
+#define HWIO_GCC_RPMH_SHUB_MEMNOC_PERF15_DFSR_SRC_SEL_SRC3_FVAL                                                 0x3
+#define HWIO_GCC_RPMH_SHUB_MEMNOC_PERF15_DFSR_SRC_SEL_SRC4_FVAL                                                 0x4
+#define HWIO_GCC_RPMH_SHUB_MEMNOC_PERF15_DFSR_SRC_SEL_SRC5_FVAL                                                 0x5
+#define HWIO_GCC_RPMH_SHUB_MEMNOC_PERF15_DFSR_SRC_SEL_SRC6_FVAL                                                 0x6
+#define HWIO_GCC_RPMH_SHUB_MEMNOC_PERF15_DFSR_SRC_SEL_SRC7_FVAL                                                 0x7
+#define HWIO_GCC_RPMH_SHUB_MEMNOC_PERF15_DFSR_SRC_DIV_BMSK                                                     0x1f
+#define HWIO_GCC_RPMH_SHUB_MEMNOC_PERF15_DFSR_SRC_DIV_SHFT                                                      0x0
+#define HWIO_GCC_RPMH_SHUB_MEMNOC_PERF15_DFSR_SRC_DIV_BYPASS_FVAL                                               0x0
+#define HWIO_GCC_RPMH_SHUB_MEMNOC_PERF15_DFSR_SRC_DIV_DIV1_FVAL                                                 0x1
+#define HWIO_GCC_RPMH_SHUB_MEMNOC_PERF15_DFSR_SRC_DIV_DIV1_5_FVAL                                               0x2
+#define HWIO_GCC_RPMH_SHUB_MEMNOC_PERF15_DFSR_SRC_DIV_DIV2_FVAL                                                 0x3
+#define HWIO_GCC_RPMH_SHUB_MEMNOC_PERF15_DFSR_SRC_DIV_DIV2_5_FVAL                                               0x4
+#define HWIO_GCC_RPMH_SHUB_MEMNOC_PERF15_DFSR_SRC_DIV_DIV3_FVAL                                                 0x5
+#define HWIO_GCC_RPMH_SHUB_MEMNOC_PERF15_DFSR_SRC_DIV_DIV3_5_FVAL                                               0x6
+#define HWIO_GCC_RPMH_SHUB_MEMNOC_PERF15_DFSR_SRC_DIV_DIV4_FVAL                                                 0x7
+#define HWIO_GCC_RPMH_SHUB_MEMNOC_PERF15_DFSR_SRC_DIV_DIV4_5_FVAL                                               0x8
+#define HWIO_GCC_RPMH_SHUB_MEMNOC_PERF15_DFSR_SRC_DIV_DIV5_FVAL                                                 0x9
+#define HWIO_GCC_RPMH_SHUB_MEMNOC_PERF15_DFSR_SRC_DIV_DIV5_5_FVAL                                               0xa
+#define HWIO_GCC_RPMH_SHUB_MEMNOC_PERF15_DFSR_SRC_DIV_DIV6_FVAL                                                 0xb
+#define HWIO_GCC_RPMH_SHUB_MEMNOC_PERF15_DFSR_SRC_DIV_DIV6_5_FVAL                                               0xc
+#define HWIO_GCC_RPMH_SHUB_MEMNOC_PERF15_DFSR_SRC_DIV_DIV7_FVAL                                                 0xd
+#define HWIO_GCC_RPMH_SHUB_MEMNOC_PERF15_DFSR_SRC_DIV_DIV7_5_FVAL                                               0xe
+#define HWIO_GCC_RPMH_SHUB_MEMNOC_PERF15_DFSR_SRC_DIV_DIV8_FVAL                                                 0xf
+#define HWIO_GCC_RPMH_SHUB_MEMNOC_PERF15_DFSR_SRC_DIV_DIV8_5_FVAL                                              0x10
+#define HWIO_GCC_RPMH_SHUB_MEMNOC_PERF15_DFSR_SRC_DIV_DIV9_FVAL                                                0x11
+#define HWIO_GCC_RPMH_SHUB_MEMNOC_PERF15_DFSR_SRC_DIV_DIV9_5_FVAL                                              0x12
+#define HWIO_GCC_RPMH_SHUB_MEMNOC_PERF15_DFSR_SRC_DIV_DIV10_FVAL                                               0x13
+#define HWIO_GCC_RPMH_SHUB_MEMNOC_PERF15_DFSR_SRC_DIV_DIV10_5_FVAL                                             0x14
+#define HWIO_GCC_RPMH_SHUB_MEMNOC_PERF15_DFSR_SRC_DIV_DIV11_FVAL                                               0x15
+#define HWIO_GCC_RPMH_SHUB_MEMNOC_PERF15_DFSR_SRC_DIV_DIV11_5_FVAL                                             0x16
+#define HWIO_GCC_RPMH_SHUB_MEMNOC_PERF15_DFSR_SRC_DIV_DIV12_FVAL                                               0x17
+#define HWIO_GCC_RPMH_SHUB_MEMNOC_PERF15_DFSR_SRC_DIV_DIV12_5_FVAL                                             0x18
+#define HWIO_GCC_RPMH_SHUB_MEMNOC_PERF15_DFSR_SRC_DIV_DIV13_FVAL                                               0x19
+#define HWIO_GCC_RPMH_SHUB_MEMNOC_PERF15_DFSR_SRC_DIV_DIV13_5_FVAL                                             0x1a
+#define HWIO_GCC_RPMH_SHUB_MEMNOC_PERF15_DFSR_SRC_DIV_DIV14_FVAL                                               0x1b
+#define HWIO_GCC_RPMH_SHUB_MEMNOC_PERF15_DFSR_SRC_DIV_DIV14_5_FVAL                                             0x1c
+#define HWIO_GCC_RPMH_SHUB_MEMNOC_PERF15_DFSR_SRC_DIV_DIV15_FVAL                                               0x1d
+#define HWIO_GCC_RPMH_SHUB_MEMNOC_PERF15_DFSR_SRC_DIV_DIV15_5_FVAL                                             0x1e
+#define HWIO_GCC_RPMH_SHUB_MEMNOC_PERF15_DFSR_SRC_DIV_DIV16_FVAL                                               0x1f
+
+#define HWIO_GCC_MEMNOC_CMD_RCGR_ADDR                                                                    (GCC_CLK_CTL_REG_REG_BASE      + 0x0001f03c)
+#define HWIO_GCC_MEMNOC_CMD_RCGR_PHYS                                                                    (GCC_CLK_CTL_REG_REG_BASE_PHYS + 0x0001f03c)
+#define HWIO_GCC_MEMNOC_CMD_RCGR_OFFS                                                                    (GCC_CLK_CTL_REG_REG_BASE_OFFS + 0x0001f03c)
+#define HWIO_GCC_MEMNOC_CMD_RCGR_RMSK                                                                    0x80000013
+#define HWIO_GCC_MEMNOC_CMD_RCGR_ATTR                                                                           0x3
+#define HWIO_GCC_MEMNOC_CMD_RCGR_IN          \
+        in_dword_masked(HWIO_GCC_MEMNOC_CMD_RCGR_ADDR, HWIO_GCC_MEMNOC_CMD_RCGR_RMSK)
+#define HWIO_GCC_MEMNOC_CMD_RCGR_INM(m)      \
+        in_dword_masked(HWIO_GCC_MEMNOC_CMD_RCGR_ADDR, m)
+#define HWIO_GCC_MEMNOC_CMD_RCGR_OUT(v)      \
+        out_dword(HWIO_GCC_MEMNOC_CMD_RCGR_ADDR,v)
+#define HWIO_GCC_MEMNOC_CMD_RCGR_OUTM(m,v) \
+        out_dword_masked_ns(HWIO_GCC_MEMNOC_CMD_RCGR_ADDR,m,v,HWIO_GCC_MEMNOC_CMD_RCGR_IN)
+#define HWIO_GCC_MEMNOC_CMD_RCGR_ROOT_OFF_BMSK                                                           0x80000000
+#define HWIO_GCC_MEMNOC_CMD_RCGR_ROOT_OFF_SHFT                                                                 0x1f
+#define HWIO_GCC_MEMNOC_CMD_RCGR_DIRTY_CFG_RCGR_BMSK                                                           0x10
+#define HWIO_GCC_MEMNOC_CMD_RCGR_DIRTY_CFG_RCGR_SHFT                                                            0x4
+#define HWIO_GCC_MEMNOC_CMD_RCGR_ROOT_EN_BMSK                                                                   0x2
+#define HWIO_GCC_MEMNOC_CMD_RCGR_ROOT_EN_SHFT                                                                   0x1
+#define HWIO_GCC_MEMNOC_CMD_RCGR_ROOT_EN_DISABLE_FVAL                                                           0x0
+#define HWIO_GCC_MEMNOC_CMD_RCGR_ROOT_EN_ENABLE_FVAL                                                            0x1
+#define HWIO_GCC_MEMNOC_CMD_RCGR_UPDATE_BMSK                                                                    0x1
+#define HWIO_GCC_MEMNOC_CMD_RCGR_UPDATE_SHFT                                                                    0x0
+#define HWIO_GCC_MEMNOC_CMD_RCGR_UPDATE_DISABLE_FVAL                                                            0x0
+#define HWIO_GCC_MEMNOC_CMD_RCGR_UPDATE_ENABLE_FVAL                                                             0x1
+
+#define HWIO_GCC_MEMNOC_CFG_RCGR_ADDR                                                                    (GCC_CLK_CTL_REG_REG_BASE      + 0x0001f040)
+#define HWIO_GCC_MEMNOC_CFG_RCGR_PHYS                                                                    (GCC_CLK_CTL_REG_REG_BASE_PHYS + 0x0001f040)
+#define HWIO_GCC_MEMNOC_CFG_RCGR_OFFS                                                                    (GCC_CLK_CTL_REG_REG_BASE_OFFS + 0x0001f040)
+#define HWIO_GCC_MEMNOC_CFG_RCGR_RMSK                                                                      0x11071f
+#define HWIO_GCC_MEMNOC_CFG_RCGR_ATTR                                                                           0x3
+#define HWIO_GCC_MEMNOC_CFG_RCGR_IN          \
+        in_dword_masked(HWIO_GCC_MEMNOC_CFG_RCGR_ADDR, HWIO_GCC_MEMNOC_CFG_RCGR_RMSK)
+#define HWIO_GCC_MEMNOC_CFG_RCGR_INM(m)      \
+        in_dword_masked(HWIO_GCC_MEMNOC_CFG_RCGR_ADDR, m)
+#define HWIO_GCC_MEMNOC_CFG_RCGR_OUT(v)      \
+        out_dword(HWIO_GCC_MEMNOC_CFG_RCGR_ADDR,v)
+#define HWIO_GCC_MEMNOC_CFG_RCGR_OUTM(m,v) \
+        out_dword_masked_ns(HWIO_GCC_MEMNOC_CFG_RCGR_ADDR,m,v,HWIO_GCC_MEMNOC_CFG_RCGR_IN)
+#define HWIO_GCC_MEMNOC_CFG_RCGR_HW_CLK_CONTROL_BMSK                                                       0x100000
+#define HWIO_GCC_MEMNOC_CFG_RCGR_HW_CLK_CONTROL_SHFT                                                           0x14
+#define HWIO_GCC_MEMNOC_CFG_RCGR_HW_CLK_CONTROL_DISABLE_FVAL                                                    0x0
+#define HWIO_GCC_MEMNOC_CFG_RCGR_HW_CLK_CONTROL_ENABLE_FVAL                                                     0x1
+#define HWIO_GCC_MEMNOC_CFG_RCGR_RCGLITE_DISABLE_BMSK                                                       0x10000
+#define HWIO_GCC_MEMNOC_CFG_RCGR_RCGLITE_DISABLE_SHFT                                                          0x10
+#define HWIO_GCC_MEMNOC_CFG_RCGR_RCGLITE_DISABLE_RCGLITE_ENABLED_FVAL                                           0x0
+#define HWIO_GCC_MEMNOC_CFG_RCGR_RCGLITE_DISABLE_RCGLITE_DISABLED_FVAL                                          0x1
+#define HWIO_GCC_MEMNOC_CFG_RCGR_SRC_SEL_BMSK                                                                 0x700
+#define HWIO_GCC_MEMNOC_CFG_RCGR_SRC_SEL_SHFT                                                                   0x8
+#define HWIO_GCC_MEMNOC_CFG_RCGR_SRC_SEL_SRC0_FVAL                                                              0x0
+#define HWIO_GCC_MEMNOC_CFG_RCGR_SRC_SEL_SRC1_FVAL                                                              0x1
+#define HWIO_GCC_MEMNOC_CFG_RCGR_SRC_SEL_SRC2_FVAL                                                              0x2
+#define HWIO_GCC_MEMNOC_CFG_RCGR_SRC_SEL_SRC3_FVAL                                                              0x3
+#define HWIO_GCC_MEMNOC_CFG_RCGR_SRC_SEL_SRC4_FVAL                                                              0x4
+#define HWIO_GCC_MEMNOC_CFG_RCGR_SRC_SEL_SRC5_FVAL                                                              0x5
+#define HWIO_GCC_MEMNOC_CFG_RCGR_SRC_SEL_SRC6_FVAL                                                              0x6
+#define HWIO_GCC_MEMNOC_CFG_RCGR_SRC_SEL_SRC7_FVAL                                                              0x7
+#define HWIO_GCC_MEMNOC_CFG_RCGR_SRC_DIV_BMSK                                                                  0x1f
+#define HWIO_GCC_MEMNOC_CFG_RCGR_SRC_DIV_SHFT                                                                   0x0
+#define HWIO_GCC_MEMNOC_CFG_RCGR_SRC_DIV_BYPASS_FVAL                                                            0x0
+#define HWIO_GCC_MEMNOC_CFG_RCGR_SRC_DIV_DIV1_FVAL                                                              0x1
+#define HWIO_GCC_MEMNOC_CFG_RCGR_SRC_DIV_DIV1_5_FVAL                                                            0x2
+#define HWIO_GCC_MEMNOC_CFG_RCGR_SRC_DIV_DIV2_FVAL                                                              0x3
+#define HWIO_GCC_MEMNOC_CFG_RCGR_SRC_DIV_DIV2_5_FVAL                                                            0x4
+#define HWIO_GCC_MEMNOC_CFG_RCGR_SRC_DIV_DIV3_FVAL                                                              0x5
+#define HWIO_GCC_MEMNOC_CFG_RCGR_SRC_DIV_DIV3_5_FVAL                                                            0x6
+#define HWIO_GCC_MEMNOC_CFG_RCGR_SRC_DIV_DIV4_FVAL                                                              0x7
+#define HWIO_GCC_MEMNOC_CFG_RCGR_SRC_DIV_DIV4_5_FVAL                                                            0x8
+#define HWIO_GCC_MEMNOC_CFG_RCGR_SRC_DIV_DIV5_FVAL                                                              0x9
+#define HWIO_GCC_MEMNOC_CFG_RCGR_SRC_DIV_DIV5_5_FVAL                                                            0xa
+#define HWIO_GCC_MEMNOC_CFG_RCGR_SRC_DIV_DIV6_FVAL                                                              0xb
+#define HWIO_GCC_MEMNOC_CFG_RCGR_SRC_DIV_DIV6_5_FVAL                                                            0xc
+#define HWIO_GCC_MEMNOC_CFG_RCGR_SRC_DIV_DIV7_FVAL                                                              0xd
+#define HWIO_GCC_MEMNOC_CFG_RCGR_SRC_DIV_DIV7_5_FVAL                                                            0xe
+#define HWIO_GCC_MEMNOC_CFG_RCGR_SRC_DIV_DIV8_FVAL                                                              0xf
+#define HWIO_GCC_MEMNOC_CFG_RCGR_SRC_DIV_DIV8_5_FVAL                                                           0x10
+#define HWIO_GCC_MEMNOC_CFG_RCGR_SRC_DIV_DIV9_FVAL                                                             0x11
+#define HWIO_GCC_MEMNOC_CFG_RCGR_SRC_DIV_DIV9_5_FVAL                                                           0x12
+#define HWIO_GCC_MEMNOC_CFG_RCGR_SRC_DIV_DIV10_FVAL                                                            0x13
+#define HWIO_GCC_MEMNOC_CFG_RCGR_SRC_DIV_DIV10_5_FVAL                                                          0x14
+#define HWIO_GCC_MEMNOC_CFG_RCGR_SRC_DIV_DIV11_FVAL                                                            0x15
+#define HWIO_GCC_MEMNOC_CFG_RCGR_SRC_DIV_DIV11_5_FVAL                                                          0x16
+#define HWIO_GCC_MEMNOC_CFG_RCGR_SRC_DIV_DIV12_FVAL                                                            0x17
+#define HWIO_GCC_MEMNOC_CFG_RCGR_SRC_DIV_DIV12_5_FVAL                                                          0x18
+#define HWIO_GCC_MEMNOC_CFG_RCGR_SRC_DIV_DIV13_FVAL                                                            0x19
+#define HWIO_GCC_MEMNOC_CFG_RCGR_SRC_DIV_DIV13_5_FVAL                                                          0x1a
+#define HWIO_GCC_MEMNOC_CFG_RCGR_SRC_DIV_DIV14_FVAL                                                            0x1b
+#define HWIO_GCC_MEMNOC_CFG_RCGR_SRC_DIV_DIV14_5_FVAL                                                          0x1c
+#define HWIO_GCC_MEMNOC_CFG_RCGR_SRC_DIV_DIV15_FVAL                                                            0x1d
+#define HWIO_GCC_MEMNOC_CFG_RCGR_SRC_DIV_DIV15_5_FVAL                                                          0x1e
+#define HWIO_GCC_MEMNOC_CFG_RCGR_SRC_DIV_DIV16_FVAL                                                            0x1f
+
+#define HWIO_GCC_RPMH_SHRM_CMD_DFSR_ADDR                                                                 (GCC_CLK_CTL_REG_REG_BASE      + 0x0001f17c)
+#define HWIO_GCC_RPMH_SHRM_CMD_DFSR_PHYS                                                                 (GCC_CLK_CTL_REG_REG_BASE_PHYS + 0x0001f17c)
+#define HWIO_GCC_RPMH_SHRM_CMD_DFSR_OFFS                                                                 (GCC_CLK_CTL_REG_REG_BASE_OFFS + 0x0001f17c)
+#define HWIO_GCC_RPMH_SHRM_CMD_DFSR_RMSK                                                                     0xffff
+#define HWIO_GCC_RPMH_SHRM_CMD_DFSR_ATTR                                                                        0x3
+#define HWIO_GCC_RPMH_SHRM_CMD_DFSR_IN          \
+        in_dword_masked(HWIO_GCC_RPMH_SHRM_CMD_DFSR_ADDR, HWIO_GCC_RPMH_SHRM_CMD_DFSR_RMSK)
+#define HWIO_GCC_RPMH_SHRM_CMD_DFSR_INM(m)      \
+        in_dword_masked(HWIO_GCC_RPMH_SHRM_CMD_DFSR_ADDR, m)
+#define HWIO_GCC_RPMH_SHRM_CMD_DFSR_OUT(v)      \
+        out_dword(HWIO_GCC_RPMH_SHRM_CMD_DFSR_ADDR,v)
+#define HWIO_GCC_RPMH_SHRM_CMD_DFSR_OUTM(m,v) \
+        out_dword_masked_ns(HWIO_GCC_RPMH_SHRM_CMD_DFSR_ADDR,m,v,HWIO_GCC_RPMH_SHRM_CMD_DFSR_IN)
+#define HWIO_GCC_RPMH_SHRM_CMD_DFSR_RCG_SW_CTRL_BMSK                                                         0x8000
+#define HWIO_GCC_RPMH_SHRM_CMD_DFSR_RCG_SW_CTRL_SHFT                                                            0xf
+#define HWIO_GCC_RPMH_SHRM_CMD_DFSR_SW_PERF_STATE_BMSK                                                       0x7800
+#define HWIO_GCC_RPMH_SHRM_CMD_DFSR_SW_PERF_STATE_SHFT                                                          0xb
+#define HWIO_GCC_RPMH_SHRM_CMD_DFSR_SW_OVERRIDE_BMSK                                                          0x400
+#define HWIO_GCC_RPMH_SHRM_CMD_DFSR_SW_OVERRIDE_SHFT                                                            0xa
+#define HWIO_GCC_RPMH_SHRM_CMD_DFSR_PERF_STATE_UPDATE_STATUS_BMSK                                             0x200
+#define HWIO_GCC_RPMH_SHRM_CMD_DFSR_PERF_STATE_UPDATE_STATUS_SHFT                                               0x9
+#define HWIO_GCC_RPMH_SHRM_CMD_DFSR_DFS_FSM_STATE_BMSK                                                        0x1c0
+#define HWIO_GCC_RPMH_SHRM_CMD_DFSR_DFS_FSM_STATE_SHFT                                                          0x6
+#define HWIO_GCC_RPMH_SHRM_CMD_DFSR_HW_CLK_CONTROL_BMSK                                                        0x20
+#define HWIO_GCC_RPMH_SHRM_CMD_DFSR_HW_CLK_CONTROL_SHFT                                                         0x5
+#define HWIO_GCC_RPMH_SHRM_CMD_DFSR_CURR_PERF_STATE_BMSK                                                       0x1e
+#define HWIO_GCC_RPMH_SHRM_CMD_DFSR_CURR_PERF_STATE_SHFT                                                        0x1
+#define HWIO_GCC_RPMH_SHRM_CMD_DFSR_DFS_EN_BMSK                                                                 0x1
+#define HWIO_GCC_RPMH_SHRM_CMD_DFSR_DFS_EN_SHFT                                                                 0x0
+#define HWIO_GCC_RPMH_SHRM_CMD_DFSR_DFS_EN_DISABLE_FVAL                                                         0x0
+#define HWIO_GCC_RPMH_SHRM_CMD_DFSR_DFS_EN_ENABLE_FVAL                                                          0x1
+
+#define HWIO_GCC_RPMH_SHRM_SHRM_PERF0_DFSR_ADDR                                                          (GCC_CLK_CTL_REG_REG_BASE      + 0x0001f184)
+#define HWIO_GCC_RPMH_SHRM_SHRM_PERF0_DFSR_PHYS                                                          (GCC_CLK_CTL_REG_REG_BASE_PHYS + 0x0001f184)
+#define HWIO_GCC_RPMH_SHRM_SHRM_PERF0_DFSR_OFFS                                                          (GCC_CLK_CTL_REG_REG_BASE_OFFS + 0x0001f184)
+#define HWIO_GCC_RPMH_SHRM_SHRM_PERF0_DFSR_RMSK                                                               0x71f
+#define HWIO_GCC_RPMH_SHRM_SHRM_PERF0_DFSR_ATTR                                                                 0x3
+#define HWIO_GCC_RPMH_SHRM_SHRM_PERF0_DFSR_IN          \
+        in_dword_masked(HWIO_GCC_RPMH_SHRM_SHRM_PERF0_DFSR_ADDR, HWIO_GCC_RPMH_SHRM_SHRM_PERF0_DFSR_RMSK)
+#define HWIO_GCC_RPMH_SHRM_SHRM_PERF0_DFSR_INM(m)      \
+        in_dword_masked(HWIO_GCC_RPMH_SHRM_SHRM_PERF0_DFSR_ADDR, m)
+#define HWIO_GCC_RPMH_SHRM_SHRM_PERF0_DFSR_OUT(v)      \
+        out_dword(HWIO_GCC_RPMH_SHRM_SHRM_PERF0_DFSR_ADDR,v)
+#define HWIO_GCC_RPMH_SHRM_SHRM_PERF0_DFSR_OUTM(m,v) \
+        out_dword_masked_ns(HWIO_GCC_RPMH_SHRM_SHRM_PERF0_DFSR_ADDR,m,v,HWIO_GCC_RPMH_SHRM_SHRM_PERF0_DFSR_IN)
+#define HWIO_GCC_RPMH_SHRM_SHRM_PERF0_DFSR_SRC_SEL_BMSK                                                       0x700
+#define HWIO_GCC_RPMH_SHRM_SHRM_PERF0_DFSR_SRC_SEL_SHFT                                                         0x8
+#define HWIO_GCC_RPMH_SHRM_SHRM_PERF0_DFSR_SRC_SEL_SRC0_FVAL                                                    0x0
+#define HWIO_GCC_RPMH_SHRM_SHRM_PERF0_DFSR_SRC_SEL_SRC1_FVAL                                                    0x1
+#define HWIO_GCC_RPMH_SHRM_SHRM_PERF0_DFSR_SRC_SEL_SRC2_FVAL                                                    0x2
+#define HWIO_GCC_RPMH_SHRM_SHRM_PERF0_DFSR_SRC_SEL_SRC3_FVAL                                                    0x3
+#define HWIO_GCC_RPMH_SHRM_SHRM_PERF0_DFSR_SRC_SEL_SRC4_FVAL                                                    0x4
+#define HWIO_GCC_RPMH_SHRM_SHRM_PERF0_DFSR_SRC_SEL_SRC5_FVAL                                                    0x5
+#define HWIO_GCC_RPMH_SHRM_SHRM_PERF0_DFSR_SRC_SEL_SRC6_FVAL                                                    0x6
+#define HWIO_GCC_RPMH_SHRM_SHRM_PERF0_DFSR_SRC_SEL_SRC7_FVAL                                                    0x7
+#define HWIO_GCC_RPMH_SHRM_SHRM_PERF0_DFSR_SRC_DIV_BMSK                                                        0x1f
+#define HWIO_GCC_RPMH_SHRM_SHRM_PERF0_DFSR_SRC_DIV_SHFT                                                         0x0
+#define HWIO_GCC_RPMH_SHRM_SHRM_PERF0_DFSR_SRC_DIV_BYPASS_FVAL                                                  0x0
+#define HWIO_GCC_RPMH_SHRM_SHRM_PERF0_DFSR_SRC_DIV_DIV1_FVAL                                                    0x1
+#define HWIO_GCC_RPMH_SHRM_SHRM_PERF0_DFSR_SRC_DIV_DIV1_5_FVAL                                                  0x2
+#define HWIO_GCC_RPMH_SHRM_SHRM_PERF0_DFSR_SRC_DIV_DIV2_FVAL                                                    0x3
+#define HWIO_GCC_RPMH_SHRM_SHRM_PERF0_DFSR_SRC_DIV_DIV2_5_FVAL                                                  0x4
+#define HWIO_GCC_RPMH_SHRM_SHRM_PERF0_DFSR_SRC_DIV_DIV3_FVAL                                                    0x5
+#define HWIO_GCC_RPMH_SHRM_SHRM_PERF0_DFSR_SRC_DIV_DIV3_5_FVAL                                                  0x6
+#define HWIO_GCC_RPMH_SHRM_SHRM_PERF0_DFSR_SRC_DIV_DIV4_FVAL                                                    0x7
+#define HWIO_GCC_RPMH_SHRM_SHRM_PERF0_DFSR_SRC_DIV_DIV4_5_FVAL                                                  0x8
+#define HWIO_GCC_RPMH_SHRM_SHRM_PERF0_DFSR_SRC_DIV_DIV5_FVAL                                                    0x9
+#define HWIO_GCC_RPMH_SHRM_SHRM_PERF0_DFSR_SRC_DIV_DIV5_5_FVAL                                                  0xa
+#define HWIO_GCC_RPMH_SHRM_SHRM_PERF0_DFSR_SRC_DIV_DIV6_FVAL                                                    0xb
+#define HWIO_GCC_RPMH_SHRM_SHRM_PERF0_DFSR_SRC_DIV_DIV6_5_FVAL                                                  0xc
+#define HWIO_GCC_RPMH_SHRM_SHRM_PERF0_DFSR_SRC_DIV_DIV7_FVAL                                                    0xd
+#define HWIO_GCC_RPMH_SHRM_SHRM_PERF0_DFSR_SRC_DIV_DIV7_5_FVAL                                                  0xe
+#define HWIO_GCC_RPMH_SHRM_SHRM_PERF0_DFSR_SRC_DIV_DIV8_FVAL                                                    0xf
+#define HWIO_GCC_RPMH_SHRM_SHRM_PERF0_DFSR_SRC_DIV_DIV8_5_FVAL                                                 0x10
+#define HWIO_GCC_RPMH_SHRM_SHRM_PERF0_DFSR_SRC_DIV_DIV9_FVAL                                                   0x11
+#define HWIO_GCC_RPMH_SHRM_SHRM_PERF0_DFSR_SRC_DIV_DIV9_5_FVAL                                                 0x12
+#define HWIO_GCC_RPMH_SHRM_SHRM_PERF0_DFSR_SRC_DIV_DIV10_FVAL                                                  0x13
+#define HWIO_GCC_RPMH_SHRM_SHRM_PERF0_DFSR_SRC_DIV_DIV10_5_FVAL                                                0x14
+#define HWIO_GCC_RPMH_SHRM_SHRM_PERF0_DFSR_SRC_DIV_DIV11_FVAL                                                  0x15
+#define HWIO_GCC_RPMH_SHRM_SHRM_PERF0_DFSR_SRC_DIV_DIV11_5_FVAL                                                0x16
+#define HWIO_GCC_RPMH_SHRM_SHRM_PERF0_DFSR_SRC_DIV_DIV12_FVAL                                                  0x17
+#define HWIO_GCC_RPMH_SHRM_SHRM_PERF0_DFSR_SRC_DIV_DIV12_5_FVAL                                                0x18
+#define HWIO_GCC_RPMH_SHRM_SHRM_PERF0_DFSR_SRC_DIV_DIV13_FVAL                                                  0x19
+#define HWIO_GCC_RPMH_SHRM_SHRM_PERF0_DFSR_SRC_DIV_DIV13_5_FVAL                                                0x1a
+#define HWIO_GCC_RPMH_SHRM_SHRM_PERF0_DFSR_SRC_DIV_DIV14_FVAL                                                  0x1b
+#define HWIO_GCC_RPMH_SHRM_SHRM_PERF0_DFSR_SRC_DIV_DIV14_5_FVAL                                                0x1c
+#define HWIO_GCC_RPMH_SHRM_SHRM_PERF0_DFSR_SRC_DIV_DIV15_FVAL                                                  0x1d
+#define HWIO_GCC_RPMH_SHRM_SHRM_PERF0_DFSR_SRC_DIV_DIV15_5_FVAL                                                0x1e
+#define HWIO_GCC_RPMH_SHRM_SHRM_PERF0_DFSR_SRC_DIV_DIV16_FVAL                                                  0x1f
+
+#define HWIO_GCC_RPMH_SHRM_SHRM_PERF1_DFSR_ADDR                                                          (GCC_CLK_CTL_REG_REG_BASE      + 0x0001f188)
+#define HWIO_GCC_RPMH_SHRM_SHRM_PERF1_DFSR_PHYS                                                          (GCC_CLK_CTL_REG_REG_BASE_PHYS + 0x0001f188)
+#define HWIO_GCC_RPMH_SHRM_SHRM_PERF1_DFSR_OFFS                                                          (GCC_CLK_CTL_REG_REG_BASE_OFFS + 0x0001f188)
+#define HWIO_GCC_RPMH_SHRM_SHRM_PERF1_DFSR_RMSK                                                               0x71f
+#define HWIO_GCC_RPMH_SHRM_SHRM_PERF1_DFSR_ATTR                                                                 0x3
+#define HWIO_GCC_RPMH_SHRM_SHRM_PERF1_DFSR_IN          \
+        in_dword_masked(HWIO_GCC_RPMH_SHRM_SHRM_PERF1_DFSR_ADDR, HWIO_GCC_RPMH_SHRM_SHRM_PERF1_DFSR_RMSK)
+#define HWIO_GCC_RPMH_SHRM_SHRM_PERF1_DFSR_INM(m)      \
+        in_dword_masked(HWIO_GCC_RPMH_SHRM_SHRM_PERF1_DFSR_ADDR, m)
+#define HWIO_GCC_RPMH_SHRM_SHRM_PERF1_DFSR_OUT(v)      \
+        out_dword(HWIO_GCC_RPMH_SHRM_SHRM_PERF1_DFSR_ADDR,v)
+#define HWIO_GCC_RPMH_SHRM_SHRM_PERF1_DFSR_OUTM(m,v) \
+        out_dword_masked_ns(HWIO_GCC_RPMH_SHRM_SHRM_PERF1_DFSR_ADDR,m,v,HWIO_GCC_RPMH_SHRM_SHRM_PERF1_DFSR_IN)
+#define HWIO_GCC_RPMH_SHRM_SHRM_PERF1_DFSR_SRC_SEL_BMSK                                                       0x700
+#define HWIO_GCC_RPMH_SHRM_SHRM_PERF1_DFSR_SRC_SEL_SHFT                                                         0x8
+#define HWIO_GCC_RPMH_SHRM_SHRM_PERF1_DFSR_SRC_SEL_SRC0_FVAL                                                    0x0
+#define HWIO_GCC_RPMH_SHRM_SHRM_PERF1_DFSR_SRC_SEL_SRC1_FVAL                                                    0x1
+#define HWIO_GCC_RPMH_SHRM_SHRM_PERF1_DFSR_SRC_SEL_SRC2_FVAL                                                    0x2
+#define HWIO_GCC_RPMH_SHRM_SHRM_PERF1_DFSR_SRC_SEL_SRC3_FVAL                                                    0x3
+#define HWIO_GCC_RPMH_SHRM_SHRM_PERF1_DFSR_SRC_SEL_SRC4_FVAL                                                    0x4
+#define HWIO_GCC_RPMH_SHRM_SHRM_PERF1_DFSR_SRC_SEL_SRC5_FVAL                                                    0x5
+#define HWIO_GCC_RPMH_SHRM_SHRM_PERF1_DFSR_SRC_SEL_SRC6_FVAL                                                    0x6
+#define HWIO_GCC_RPMH_SHRM_SHRM_PERF1_DFSR_SRC_SEL_SRC7_FVAL                                                    0x7
+#define HWIO_GCC_RPMH_SHRM_SHRM_PERF1_DFSR_SRC_DIV_BMSK                                                        0x1f
+#define HWIO_GCC_RPMH_SHRM_SHRM_PERF1_DFSR_SRC_DIV_SHFT                                                         0x0
+#define HWIO_GCC_RPMH_SHRM_SHRM_PERF1_DFSR_SRC_DIV_BYPASS_FVAL                                                  0x0
+#define HWIO_GCC_RPMH_SHRM_SHRM_PERF1_DFSR_SRC_DIV_DIV1_FVAL                                                    0x1
+#define HWIO_GCC_RPMH_SHRM_SHRM_PERF1_DFSR_SRC_DIV_DIV1_5_FVAL                                                  0x2
+#define HWIO_GCC_RPMH_SHRM_SHRM_PERF1_DFSR_SRC_DIV_DIV2_FVAL                                                    0x3
+#define HWIO_GCC_RPMH_SHRM_SHRM_PERF1_DFSR_SRC_DIV_DIV2_5_FVAL                                                  0x4
+#define HWIO_GCC_RPMH_SHRM_SHRM_PERF1_DFSR_SRC_DIV_DIV3_FVAL                                                    0x5
+#define HWIO_GCC_RPMH_SHRM_SHRM_PERF1_DFSR_SRC_DIV_DIV3_5_FVAL                                                  0x6
+#define HWIO_GCC_RPMH_SHRM_SHRM_PERF1_DFSR_SRC_DIV_DIV4_FVAL                                                    0x7
+#define HWIO_GCC_RPMH_SHRM_SHRM_PERF1_DFSR_SRC_DIV_DIV4_5_FVAL                                                  0x8
+#define HWIO_GCC_RPMH_SHRM_SHRM_PERF1_DFSR_SRC_DIV_DIV5_FVAL                                                    0x9
+#define HWIO_GCC_RPMH_SHRM_SHRM_PERF1_DFSR_SRC_DIV_DIV5_5_FVAL                                                  0xa
+#define HWIO_GCC_RPMH_SHRM_SHRM_PERF1_DFSR_SRC_DIV_DIV6_FVAL                                                    0xb
+#define HWIO_GCC_RPMH_SHRM_SHRM_PERF1_DFSR_SRC_DIV_DIV6_5_FVAL                                                  0xc
+#define HWIO_GCC_RPMH_SHRM_SHRM_PERF1_DFSR_SRC_DIV_DIV7_FVAL                                                    0xd
+#define HWIO_GCC_RPMH_SHRM_SHRM_PERF1_DFSR_SRC_DIV_DIV7_5_FVAL                                                  0xe
+#define HWIO_GCC_RPMH_SHRM_SHRM_PERF1_DFSR_SRC_DIV_DIV8_FVAL                                                    0xf
+#define HWIO_GCC_RPMH_SHRM_SHRM_PERF1_DFSR_SRC_DIV_DIV8_5_FVAL                                                 0x10
+#define HWIO_GCC_RPMH_SHRM_SHRM_PERF1_DFSR_SRC_DIV_DIV9_FVAL                                                   0x11
+#define HWIO_GCC_RPMH_SHRM_SHRM_PERF1_DFSR_SRC_DIV_DIV9_5_FVAL                                                 0x12
+#define HWIO_GCC_RPMH_SHRM_SHRM_PERF1_DFSR_SRC_DIV_DIV10_FVAL                                                  0x13
+#define HWIO_GCC_RPMH_SHRM_SHRM_PERF1_DFSR_SRC_DIV_DIV10_5_FVAL                                                0x14
+#define HWIO_GCC_RPMH_SHRM_SHRM_PERF1_DFSR_SRC_DIV_DIV11_FVAL                                                  0x15
+#define HWIO_GCC_RPMH_SHRM_SHRM_PERF1_DFSR_SRC_DIV_DIV11_5_FVAL                                                0x16
+#define HWIO_GCC_RPMH_SHRM_SHRM_PERF1_DFSR_SRC_DIV_DIV12_FVAL                                                  0x17
+#define HWIO_GCC_RPMH_SHRM_SHRM_PERF1_DFSR_SRC_DIV_DIV12_5_FVAL                                                0x18
+#define HWIO_GCC_RPMH_SHRM_SHRM_PERF1_DFSR_SRC_DIV_DIV13_FVAL                                                  0x19
+#define HWIO_GCC_RPMH_SHRM_SHRM_PERF1_DFSR_SRC_DIV_DIV13_5_FVAL                                                0x1a
+#define HWIO_GCC_RPMH_SHRM_SHRM_PERF1_DFSR_SRC_DIV_DIV14_FVAL                                                  0x1b
+#define HWIO_GCC_RPMH_SHRM_SHRM_PERF1_DFSR_SRC_DIV_DIV14_5_FVAL                                                0x1c
+#define HWIO_GCC_RPMH_SHRM_SHRM_PERF1_DFSR_SRC_DIV_DIV15_FVAL                                                  0x1d
+#define HWIO_GCC_RPMH_SHRM_SHRM_PERF1_DFSR_SRC_DIV_DIV15_5_FVAL                                                0x1e
+#define HWIO_GCC_RPMH_SHRM_SHRM_PERF1_DFSR_SRC_DIV_DIV16_FVAL                                                  0x1f
+
+#define HWIO_GCC_RPMH_SHRM_SHRM_PERF2_DFSR_ADDR                                                          (GCC_CLK_CTL_REG_REG_BASE      + 0x0001f18c)
+#define HWIO_GCC_RPMH_SHRM_SHRM_PERF2_DFSR_PHYS                                                          (GCC_CLK_CTL_REG_REG_BASE_PHYS + 0x0001f18c)
+#define HWIO_GCC_RPMH_SHRM_SHRM_PERF2_DFSR_OFFS                                                          (GCC_CLK_CTL_REG_REG_BASE_OFFS + 0x0001f18c)
+#define HWIO_GCC_RPMH_SHRM_SHRM_PERF2_DFSR_RMSK                                                               0x71f
+#define HWIO_GCC_RPMH_SHRM_SHRM_PERF2_DFSR_ATTR                                                                 0x3
+#define HWIO_GCC_RPMH_SHRM_SHRM_PERF2_DFSR_IN          \
+        in_dword_masked(HWIO_GCC_RPMH_SHRM_SHRM_PERF2_DFSR_ADDR, HWIO_GCC_RPMH_SHRM_SHRM_PERF2_DFSR_RMSK)
+#define HWIO_GCC_RPMH_SHRM_SHRM_PERF2_DFSR_INM(m)      \
+        in_dword_masked(HWIO_GCC_RPMH_SHRM_SHRM_PERF2_DFSR_ADDR, m)
+#define HWIO_GCC_RPMH_SHRM_SHRM_PERF2_DFSR_OUT(v)      \
+        out_dword(HWIO_GCC_RPMH_SHRM_SHRM_PERF2_DFSR_ADDR,v)
+#define HWIO_GCC_RPMH_SHRM_SHRM_PERF2_DFSR_OUTM(m,v) \
+        out_dword_masked_ns(HWIO_GCC_RPMH_SHRM_SHRM_PERF2_DFSR_ADDR,m,v,HWIO_GCC_RPMH_SHRM_SHRM_PERF2_DFSR_IN)
+#define HWIO_GCC_RPMH_SHRM_SHRM_PERF2_DFSR_SRC_SEL_BMSK                                                       0x700
+#define HWIO_GCC_RPMH_SHRM_SHRM_PERF2_DFSR_SRC_SEL_SHFT                                                         0x8
+#define HWIO_GCC_RPMH_SHRM_SHRM_PERF2_DFSR_SRC_SEL_SRC0_FVAL                                                    0x0
+#define HWIO_GCC_RPMH_SHRM_SHRM_PERF2_DFSR_SRC_SEL_SRC1_FVAL                                                    0x1
+#define HWIO_GCC_RPMH_SHRM_SHRM_PERF2_DFSR_SRC_SEL_SRC2_FVAL                                                    0x2
+#define HWIO_GCC_RPMH_SHRM_SHRM_PERF2_DFSR_SRC_SEL_SRC3_FVAL                                                    0x3
+#define HWIO_GCC_RPMH_SHRM_SHRM_PERF2_DFSR_SRC_SEL_SRC4_FVAL                                                    0x4
+#define HWIO_GCC_RPMH_SHRM_SHRM_PERF2_DFSR_SRC_SEL_SRC5_FVAL                                                    0x5
+#define HWIO_GCC_RPMH_SHRM_SHRM_PERF2_DFSR_SRC_SEL_SRC6_FVAL                                                    0x6
+#define HWIO_GCC_RPMH_SHRM_SHRM_PERF2_DFSR_SRC_SEL_SRC7_FVAL                                                    0x7
+#define HWIO_GCC_RPMH_SHRM_SHRM_PERF2_DFSR_SRC_DIV_BMSK                                                        0x1f
+#define HWIO_GCC_RPMH_SHRM_SHRM_PERF2_DFSR_SRC_DIV_SHFT                                                         0x0
+#define HWIO_GCC_RPMH_SHRM_SHRM_PERF2_DFSR_SRC_DIV_BYPASS_FVAL                                                  0x0
+#define HWIO_GCC_RPMH_SHRM_SHRM_PERF2_DFSR_SRC_DIV_DIV1_FVAL                                                    0x1
+#define HWIO_GCC_RPMH_SHRM_SHRM_PERF2_DFSR_SRC_DIV_DIV1_5_FVAL                                                  0x2
+#define HWIO_GCC_RPMH_SHRM_SHRM_PERF2_DFSR_SRC_DIV_DIV2_FVAL                                                    0x3
+#define HWIO_GCC_RPMH_SHRM_SHRM_PERF2_DFSR_SRC_DIV_DIV2_5_FVAL                                                  0x4
+#define HWIO_GCC_RPMH_SHRM_SHRM_PERF2_DFSR_SRC_DIV_DIV3_FVAL                                                    0x5
+#define HWIO_GCC_RPMH_SHRM_SHRM_PERF2_DFSR_SRC_DIV_DIV3_5_FVAL                                                  0x6
+#define HWIO_GCC_RPMH_SHRM_SHRM_PERF2_DFSR_SRC_DIV_DIV4_FVAL                                                    0x7
+#define HWIO_GCC_RPMH_SHRM_SHRM_PERF2_DFSR_SRC_DIV_DIV4_5_FVAL                                                  0x8
+#define HWIO_GCC_RPMH_SHRM_SHRM_PERF2_DFSR_SRC_DIV_DIV5_FVAL                                                    0x9
+#define HWIO_GCC_RPMH_SHRM_SHRM_PERF2_DFSR_SRC_DIV_DIV5_5_FVAL                                                  0xa
+#define HWIO_GCC_RPMH_SHRM_SHRM_PERF2_DFSR_SRC_DIV_DIV6_FVAL                                                    0xb
+#define HWIO_GCC_RPMH_SHRM_SHRM_PERF2_DFSR_SRC_DIV_DIV6_5_FVAL                                                  0xc
+#define HWIO_GCC_RPMH_SHRM_SHRM_PERF2_DFSR_SRC_DIV_DIV7_FVAL                                                    0xd
+#define HWIO_GCC_RPMH_SHRM_SHRM_PERF2_DFSR_SRC_DIV_DIV7_5_FVAL                                                  0xe
+#define HWIO_GCC_RPMH_SHRM_SHRM_PERF2_DFSR_SRC_DIV_DIV8_FVAL                                                    0xf
+#define HWIO_GCC_RPMH_SHRM_SHRM_PERF2_DFSR_SRC_DIV_DIV8_5_FVAL                                                 0x10
+#define HWIO_GCC_RPMH_SHRM_SHRM_PERF2_DFSR_SRC_DIV_DIV9_FVAL                                                   0x11
+#define HWIO_GCC_RPMH_SHRM_SHRM_PERF2_DFSR_SRC_DIV_DIV9_5_FVAL                                                 0x12
+#define HWIO_GCC_RPMH_SHRM_SHRM_PERF2_DFSR_SRC_DIV_DIV10_FVAL                                                  0x13
+#define HWIO_GCC_RPMH_SHRM_SHRM_PERF2_DFSR_SRC_DIV_DIV10_5_FVAL                                                0x14
+#define HWIO_GCC_RPMH_SHRM_SHRM_PERF2_DFSR_SRC_DIV_DIV11_FVAL                                                  0x15
+#define HWIO_GCC_RPMH_SHRM_SHRM_PERF2_DFSR_SRC_DIV_DIV11_5_FVAL                                                0x16
+#define HWIO_GCC_RPMH_SHRM_SHRM_PERF2_DFSR_SRC_DIV_DIV12_FVAL                                                  0x17
+#define HWIO_GCC_RPMH_SHRM_SHRM_PERF2_DFSR_SRC_DIV_DIV12_5_FVAL                                                0x18
+#define HWIO_GCC_RPMH_SHRM_SHRM_PERF2_DFSR_SRC_DIV_DIV13_FVAL                                                  0x19
+#define HWIO_GCC_RPMH_SHRM_SHRM_PERF2_DFSR_SRC_DIV_DIV13_5_FVAL                                                0x1a
+#define HWIO_GCC_RPMH_SHRM_SHRM_PERF2_DFSR_SRC_DIV_DIV14_FVAL                                                  0x1b
+#define HWIO_GCC_RPMH_SHRM_SHRM_PERF2_DFSR_SRC_DIV_DIV14_5_FVAL                                                0x1c
+#define HWIO_GCC_RPMH_SHRM_SHRM_PERF2_DFSR_SRC_DIV_DIV15_FVAL                                                  0x1d
+#define HWIO_GCC_RPMH_SHRM_SHRM_PERF2_DFSR_SRC_DIV_DIV15_5_FVAL                                                0x1e
+#define HWIO_GCC_RPMH_SHRM_SHRM_PERF2_DFSR_SRC_DIV_DIV16_FVAL                                                  0x1f
+
+#define HWIO_GCC_RPMH_SHRM_SHRM_PERF3_DFSR_ADDR                                                          (GCC_CLK_CTL_REG_REG_BASE      + 0x0001f190)
+#define HWIO_GCC_RPMH_SHRM_SHRM_PERF3_DFSR_PHYS                                                          (GCC_CLK_CTL_REG_REG_BASE_PHYS + 0x0001f190)
+#define HWIO_GCC_RPMH_SHRM_SHRM_PERF3_DFSR_OFFS                                                          (GCC_CLK_CTL_REG_REG_BASE_OFFS + 0x0001f190)
+#define HWIO_GCC_RPMH_SHRM_SHRM_PERF3_DFSR_RMSK                                                               0x71f
+#define HWIO_GCC_RPMH_SHRM_SHRM_PERF3_DFSR_ATTR                                                                 0x3
+#define HWIO_GCC_RPMH_SHRM_SHRM_PERF3_DFSR_IN          \
+        in_dword_masked(HWIO_GCC_RPMH_SHRM_SHRM_PERF3_DFSR_ADDR, HWIO_GCC_RPMH_SHRM_SHRM_PERF3_DFSR_RMSK)
+#define HWIO_GCC_RPMH_SHRM_SHRM_PERF3_DFSR_INM(m)      \
+        in_dword_masked(HWIO_GCC_RPMH_SHRM_SHRM_PERF3_DFSR_ADDR, m)
+#define HWIO_GCC_RPMH_SHRM_SHRM_PERF3_DFSR_OUT(v)      \
+        out_dword(HWIO_GCC_RPMH_SHRM_SHRM_PERF3_DFSR_ADDR,v)
+#define HWIO_GCC_RPMH_SHRM_SHRM_PERF3_DFSR_OUTM(m,v) \
+        out_dword_masked_ns(HWIO_GCC_RPMH_SHRM_SHRM_PERF3_DFSR_ADDR,m,v,HWIO_GCC_RPMH_SHRM_SHRM_PERF3_DFSR_IN)
+#define HWIO_GCC_RPMH_SHRM_SHRM_PERF3_DFSR_SRC_SEL_BMSK                                                       0x700
+#define HWIO_GCC_RPMH_SHRM_SHRM_PERF3_DFSR_SRC_SEL_SHFT                                                         0x8
+#define HWIO_GCC_RPMH_SHRM_SHRM_PERF3_DFSR_SRC_SEL_SRC0_FVAL                                                    0x0
+#define HWIO_GCC_RPMH_SHRM_SHRM_PERF3_DFSR_SRC_SEL_SRC1_FVAL                                                    0x1
+#define HWIO_GCC_RPMH_SHRM_SHRM_PERF3_DFSR_SRC_SEL_SRC2_FVAL                                                    0x2
+#define HWIO_GCC_RPMH_SHRM_SHRM_PERF3_DFSR_SRC_SEL_SRC3_FVAL                                                    0x3
+#define HWIO_GCC_RPMH_SHRM_SHRM_PERF3_DFSR_SRC_SEL_SRC4_FVAL                                                    0x4
+#define HWIO_GCC_RPMH_SHRM_SHRM_PERF3_DFSR_SRC_SEL_SRC5_FVAL                                                    0x5
+#define HWIO_GCC_RPMH_SHRM_SHRM_PERF3_DFSR_SRC_SEL_SRC6_FVAL                                                    0x6
+#define HWIO_GCC_RPMH_SHRM_SHRM_PERF3_DFSR_SRC_SEL_SRC7_FVAL                                                    0x7
+#define HWIO_GCC_RPMH_SHRM_SHRM_PERF3_DFSR_SRC_DIV_BMSK                                                        0x1f
+#define HWIO_GCC_RPMH_SHRM_SHRM_PERF3_DFSR_SRC_DIV_SHFT                                                         0x0
+#define HWIO_GCC_RPMH_SHRM_SHRM_PERF3_DFSR_SRC_DIV_BYPASS_FVAL                                                  0x0
+#define HWIO_GCC_RPMH_SHRM_SHRM_PERF3_DFSR_SRC_DIV_DIV1_FVAL                                                    0x1
+#define HWIO_GCC_RPMH_SHRM_SHRM_PERF3_DFSR_SRC_DIV_DIV1_5_FVAL                                                  0x2
+#define HWIO_GCC_RPMH_SHRM_SHRM_PERF3_DFSR_SRC_DIV_DIV2_FVAL                                                    0x3
+#define HWIO_GCC_RPMH_SHRM_SHRM_PERF3_DFSR_SRC_DIV_DIV2_5_FVAL                                                  0x4
+#define HWIO_GCC_RPMH_SHRM_SHRM_PERF3_DFSR_SRC_DIV_DIV3_FVAL                                                    0x5
+#define HWIO_GCC_RPMH_SHRM_SHRM_PERF3_DFSR_SRC_DIV_DIV3_5_FVAL                                                  0x6
+#define HWIO_GCC_RPMH_SHRM_SHRM_PERF3_DFSR_SRC_DIV_DIV4_FVAL                                                    0x7
+#define HWIO_GCC_RPMH_SHRM_SHRM_PERF3_DFSR_SRC_DIV_DIV4_5_FVAL                                                  0x8
+#define HWIO_GCC_RPMH_SHRM_SHRM_PERF3_DFSR_SRC_DIV_DIV5_FVAL                                                    0x9
+#define HWIO_GCC_RPMH_SHRM_SHRM_PERF3_DFSR_SRC_DIV_DIV5_5_FVAL                                                  0xa
+#define HWIO_GCC_RPMH_SHRM_SHRM_PERF3_DFSR_SRC_DIV_DIV6_FVAL                                                    0xb
+#define HWIO_GCC_RPMH_SHRM_SHRM_PERF3_DFSR_SRC_DIV_DIV6_5_FVAL                                                  0xc
+#define HWIO_GCC_RPMH_SHRM_SHRM_PERF3_DFSR_SRC_DIV_DIV7_FVAL                                                    0xd
+#define HWIO_GCC_RPMH_SHRM_SHRM_PERF3_DFSR_SRC_DIV_DIV7_5_FVAL                                                  0xe
+#define HWIO_GCC_RPMH_SHRM_SHRM_PERF3_DFSR_SRC_DIV_DIV8_FVAL                                                    0xf
+#define HWIO_GCC_RPMH_SHRM_SHRM_PERF3_DFSR_SRC_DIV_DIV8_5_FVAL                                                 0x10
+#define HWIO_GCC_RPMH_SHRM_SHRM_PERF3_DFSR_SRC_DIV_DIV9_FVAL                                                   0x11
+#define HWIO_GCC_RPMH_SHRM_SHRM_PERF3_DFSR_SRC_DIV_DIV9_5_FVAL                                                 0x12
+#define HWIO_GCC_RPMH_SHRM_SHRM_PERF3_DFSR_SRC_DIV_DIV10_FVAL                                                  0x13
+#define HWIO_GCC_RPMH_SHRM_SHRM_PERF3_DFSR_SRC_DIV_DIV10_5_FVAL                                                0x14
+#define HWIO_GCC_RPMH_SHRM_SHRM_PERF3_DFSR_SRC_DIV_DIV11_FVAL                                                  0x15
+#define HWIO_GCC_RPMH_SHRM_SHRM_PERF3_DFSR_SRC_DIV_DIV11_5_FVAL                                                0x16
+#define HWIO_GCC_RPMH_SHRM_SHRM_PERF3_DFSR_SRC_DIV_DIV12_FVAL                                                  0x17
+#define HWIO_GCC_RPMH_SHRM_SHRM_PERF3_DFSR_SRC_DIV_DIV12_5_FVAL                                                0x18
+#define HWIO_GCC_RPMH_SHRM_SHRM_PERF3_DFSR_SRC_DIV_DIV13_FVAL                                                  0x19
+#define HWIO_GCC_RPMH_SHRM_SHRM_PERF3_DFSR_SRC_DIV_DIV13_5_FVAL                                                0x1a
+#define HWIO_GCC_RPMH_SHRM_SHRM_PERF3_DFSR_SRC_DIV_DIV14_FVAL                                                  0x1b
+#define HWIO_GCC_RPMH_SHRM_SHRM_PERF3_DFSR_SRC_DIV_DIV14_5_FVAL                                                0x1c
+#define HWIO_GCC_RPMH_SHRM_SHRM_PERF3_DFSR_SRC_DIV_DIV15_FVAL                                                  0x1d
+#define HWIO_GCC_RPMH_SHRM_SHRM_PERF3_DFSR_SRC_DIV_DIV15_5_FVAL                                                0x1e
+#define HWIO_GCC_RPMH_SHRM_SHRM_PERF3_DFSR_SRC_DIV_DIV16_FVAL                                                  0x1f
+
+#define HWIO_GCC_RPMH_SHRM_SHRM_PERF4_DFSR_ADDR                                                          (GCC_CLK_CTL_REG_REG_BASE      + 0x0001f194)
+#define HWIO_GCC_RPMH_SHRM_SHRM_PERF4_DFSR_PHYS                                                          (GCC_CLK_CTL_REG_REG_BASE_PHYS + 0x0001f194)
+#define HWIO_GCC_RPMH_SHRM_SHRM_PERF4_DFSR_OFFS                                                          (GCC_CLK_CTL_REG_REG_BASE_OFFS + 0x0001f194)
+#define HWIO_GCC_RPMH_SHRM_SHRM_PERF4_DFSR_RMSK                                                               0x71f
+#define HWIO_GCC_RPMH_SHRM_SHRM_PERF4_DFSR_ATTR                                                                 0x3
+#define HWIO_GCC_RPMH_SHRM_SHRM_PERF4_DFSR_IN          \
+        in_dword_masked(HWIO_GCC_RPMH_SHRM_SHRM_PERF4_DFSR_ADDR, HWIO_GCC_RPMH_SHRM_SHRM_PERF4_DFSR_RMSK)
+#define HWIO_GCC_RPMH_SHRM_SHRM_PERF4_DFSR_INM(m)      \
+        in_dword_masked(HWIO_GCC_RPMH_SHRM_SHRM_PERF4_DFSR_ADDR, m)
+#define HWIO_GCC_RPMH_SHRM_SHRM_PERF4_DFSR_OUT(v)      \
+        out_dword(HWIO_GCC_RPMH_SHRM_SHRM_PERF4_DFSR_ADDR,v)
+#define HWIO_GCC_RPMH_SHRM_SHRM_PERF4_DFSR_OUTM(m,v) \
+        out_dword_masked_ns(HWIO_GCC_RPMH_SHRM_SHRM_PERF4_DFSR_ADDR,m,v,HWIO_GCC_RPMH_SHRM_SHRM_PERF4_DFSR_IN)
+#define HWIO_GCC_RPMH_SHRM_SHRM_PERF4_DFSR_SRC_SEL_BMSK                                                       0x700
+#define HWIO_GCC_RPMH_SHRM_SHRM_PERF4_DFSR_SRC_SEL_SHFT                                                         0x8
+#define HWIO_GCC_RPMH_SHRM_SHRM_PERF4_DFSR_SRC_SEL_SRC0_FVAL                                                    0x0
+#define HWIO_GCC_RPMH_SHRM_SHRM_PERF4_DFSR_SRC_SEL_SRC1_FVAL                                                    0x1
+#define HWIO_GCC_RPMH_SHRM_SHRM_PERF4_DFSR_SRC_SEL_SRC2_FVAL                                                    0x2
+#define HWIO_GCC_RPMH_SHRM_SHRM_PERF4_DFSR_SRC_SEL_SRC3_FVAL                                                    0x3
+#define HWIO_GCC_RPMH_SHRM_SHRM_PERF4_DFSR_SRC_SEL_SRC4_FVAL                                                    0x4
+#define HWIO_GCC_RPMH_SHRM_SHRM_PERF4_DFSR_SRC_SEL_SRC5_FVAL                                                    0x5
+#define HWIO_GCC_RPMH_SHRM_SHRM_PERF4_DFSR_SRC_SEL_SRC6_FVAL                                                    0x6
+#define HWIO_GCC_RPMH_SHRM_SHRM_PERF4_DFSR_SRC_SEL_SRC7_FVAL                                                    0x7
+#define HWIO_GCC_RPMH_SHRM_SHRM_PERF4_DFSR_SRC_DIV_BMSK                                                        0x1f
+#define HWIO_GCC_RPMH_SHRM_SHRM_PERF4_DFSR_SRC_DIV_SHFT                                                         0x0
+#define HWIO_GCC_RPMH_SHRM_SHRM_PERF4_DFSR_SRC_DIV_BYPASS_FVAL                                                  0x0
+#define HWIO_GCC_RPMH_SHRM_SHRM_PERF4_DFSR_SRC_DIV_DIV1_FVAL                                                    0x1
+#define HWIO_GCC_RPMH_SHRM_SHRM_PERF4_DFSR_SRC_DIV_DIV1_5_FVAL                                                  0x2
+#define HWIO_GCC_RPMH_SHRM_SHRM_PERF4_DFSR_SRC_DIV_DIV2_FVAL                                                    0x3
+#define HWIO_GCC_RPMH_SHRM_SHRM_PERF4_DFSR_SRC_DIV_DIV2_5_FVAL                                                  0x4
+#define HWIO_GCC_RPMH_SHRM_SHRM_PERF4_DFSR_SRC_DIV_DIV3_FVAL                                                    0x5
+#define HWIO_GCC_RPMH_SHRM_SHRM_PERF4_DFSR_SRC_DIV_DIV3_5_FVAL                                                  0x6
+#define HWIO_GCC_RPMH_SHRM_SHRM_PERF4_DFSR_SRC_DIV_DIV4_FVAL                                                    0x7
+#define HWIO_GCC_RPMH_SHRM_SHRM_PERF4_DFSR_SRC_DIV_DIV4_5_FVAL                                                  0x8
+#define HWIO_GCC_RPMH_SHRM_SHRM_PERF4_DFSR_SRC_DIV_DIV5_FVAL                                                    0x9
+#define HWIO_GCC_RPMH_SHRM_SHRM_PERF4_DFSR_SRC_DIV_DIV5_5_FVAL                                                  0xa
+#define HWIO_GCC_RPMH_SHRM_SHRM_PERF4_DFSR_SRC_DIV_DIV6_FVAL                                                    0xb
+#define HWIO_GCC_RPMH_SHRM_SHRM_PERF4_DFSR_SRC_DIV_DIV6_5_FVAL                                                  0xc
+#define HWIO_GCC_RPMH_SHRM_SHRM_PERF4_DFSR_SRC_DIV_DIV7_FVAL                                                    0xd
+#define HWIO_GCC_RPMH_SHRM_SHRM_PERF4_DFSR_SRC_DIV_DIV7_5_FVAL                                                  0xe
+#define HWIO_GCC_RPMH_SHRM_SHRM_PERF4_DFSR_SRC_DIV_DIV8_FVAL                                                    0xf
+#define HWIO_GCC_RPMH_SHRM_SHRM_PERF4_DFSR_SRC_DIV_DIV8_5_FVAL                                                 0x10
+#define HWIO_GCC_RPMH_SHRM_SHRM_PERF4_DFSR_SRC_DIV_DIV9_FVAL                                                   0x11
+#define HWIO_GCC_RPMH_SHRM_SHRM_PERF4_DFSR_SRC_DIV_DIV9_5_FVAL                                                 0x12
+#define HWIO_GCC_RPMH_SHRM_SHRM_PERF4_DFSR_SRC_DIV_DIV10_FVAL                                                  0x13
+#define HWIO_GCC_RPMH_SHRM_SHRM_PERF4_DFSR_SRC_DIV_DIV10_5_FVAL                                                0x14
+#define HWIO_GCC_RPMH_SHRM_SHRM_PERF4_DFSR_SRC_DIV_DIV11_FVAL                                                  0x15
+#define HWIO_GCC_RPMH_SHRM_SHRM_PERF4_DFSR_SRC_DIV_DIV11_5_FVAL                                                0x16
+#define HWIO_GCC_RPMH_SHRM_SHRM_PERF4_DFSR_SRC_DIV_DIV12_FVAL                                                  0x17
+#define HWIO_GCC_RPMH_SHRM_SHRM_PERF4_DFSR_SRC_DIV_DIV12_5_FVAL                                                0x18
+#define HWIO_GCC_RPMH_SHRM_SHRM_PERF4_DFSR_SRC_DIV_DIV13_FVAL                                                  0x19
+#define HWIO_GCC_RPMH_SHRM_SHRM_PERF4_DFSR_SRC_DIV_DIV13_5_FVAL                                                0x1a
+#define HWIO_GCC_RPMH_SHRM_SHRM_PERF4_DFSR_SRC_DIV_DIV14_FVAL                                                  0x1b
+#define HWIO_GCC_RPMH_SHRM_SHRM_PERF4_DFSR_SRC_DIV_DIV14_5_FVAL                                                0x1c
+#define HWIO_GCC_RPMH_SHRM_SHRM_PERF4_DFSR_SRC_DIV_DIV15_FVAL                                                  0x1d
+#define HWIO_GCC_RPMH_SHRM_SHRM_PERF4_DFSR_SRC_DIV_DIV15_5_FVAL                                                0x1e
+#define HWIO_GCC_RPMH_SHRM_SHRM_PERF4_DFSR_SRC_DIV_DIV16_FVAL                                                  0x1f
+
+#define HWIO_GCC_RPMH_SHRM_SHRM_PERF5_DFSR_ADDR                                                          (GCC_CLK_CTL_REG_REG_BASE      + 0x0001f198)
+#define HWIO_GCC_RPMH_SHRM_SHRM_PERF5_DFSR_PHYS                                                          (GCC_CLK_CTL_REG_REG_BASE_PHYS + 0x0001f198)
+#define HWIO_GCC_RPMH_SHRM_SHRM_PERF5_DFSR_OFFS                                                          (GCC_CLK_CTL_REG_REG_BASE_OFFS + 0x0001f198)
+#define HWIO_GCC_RPMH_SHRM_SHRM_PERF5_DFSR_RMSK                                                               0x71f
+#define HWIO_GCC_RPMH_SHRM_SHRM_PERF5_DFSR_ATTR                                                                 0x3
+#define HWIO_GCC_RPMH_SHRM_SHRM_PERF5_DFSR_IN          \
+        in_dword_masked(HWIO_GCC_RPMH_SHRM_SHRM_PERF5_DFSR_ADDR, HWIO_GCC_RPMH_SHRM_SHRM_PERF5_DFSR_RMSK)
+#define HWIO_GCC_RPMH_SHRM_SHRM_PERF5_DFSR_INM(m)      \
+        in_dword_masked(HWIO_GCC_RPMH_SHRM_SHRM_PERF5_DFSR_ADDR, m)
+#define HWIO_GCC_RPMH_SHRM_SHRM_PERF5_DFSR_OUT(v)      \
+        out_dword(HWIO_GCC_RPMH_SHRM_SHRM_PERF5_DFSR_ADDR,v)
+#define HWIO_GCC_RPMH_SHRM_SHRM_PERF5_DFSR_OUTM(m,v) \
+        out_dword_masked_ns(HWIO_GCC_RPMH_SHRM_SHRM_PERF5_DFSR_ADDR,m,v,HWIO_GCC_RPMH_SHRM_SHRM_PERF5_DFSR_IN)
+#define HWIO_GCC_RPMH_SHRM_SHRM_PERF5_DFSR_SRC_SEL_BMSK                                                       0x700
+#define HWIO_GCC_RPMH_SHRM_SHRM_PERF5_DFSR_SRC_SEL_SHFT                                                         0x8
+#define HWIO_GCC_RPMH_SHRM_SHRM_PERF5_DFSR_SRC_SEL_SRC0_FVAL                                                    0x0
+#define HWIO_GCC_RPMH_SHRM_SHRM_PERF5_DFSR_SRC_SEL_SRC1_FVAL                                                    0x1
+#define HWIO_GCC_RPMH_SHRM_SHRM_PERF5_DFSR_SRC_SEL_SRC2_FVAL                                                    0x2
+#define HWIO_GCC_RPMH_SHRM_SHRM_PERF5_DFSR_SRC_SEL_SRC3_FVAL                                                    0x3
+#define HWIO_GCC_RPMH_SHRM_SHRM_PERF5_DFSR_SRC_SEL_SRC4_FVAL                                                    0x4
+#define HWIO_GCC_RPMH_SHRM_SHRM_PERF5_DFSR_SRC_SEL_SRC5_FVAL                                                    0x5
+#define HWIO_GCC_RPMH_SHRM_SHRM_PERF5_DFSR_SRC_SEL_SRC6_FVAL                                                    0x6
+#define HWIO_GCC_RPMH_SHRM_SHRM_PERF5_DFSR_SRC_SEL_SRC7_FVAL                                                    0x7
+#define HWIO_GCC_RPMH_SHRM_SHRM_PERF5_DFSR_SRC_DIV_BMSK                                                        0x1f
+#define HWIO_GCC_RPMH_SHRM_SHRM_PERF5_DFSR_SRC_DIV_SHFT                                                         0x0
+#define HWIO_GCC_RPMH_SHRM_SHRM_PERF5_DFSR_SRC_DIV_BYPASS_FVAL                                                  0x0
+#define HWIO_GCC_RPMH_SHRM_SHRM_PERF5_DFSR_SRC_DIV_DIV1_FVAL                                                    0x1
+#define HWIO_GCC_RPMH_SHRM_SHRM_PERF5_DFSR_SRC_DIV_DIV1_5_FVAL                                                  0x2
+#define HWIO_GCC_RPMH_SHRM_SHRM_PERF5_DFSR_SRC_DIV_DIV2_FVAL                                                    0x3
+#define HWIO_GCC_RPMH_SHRM_SHRM_PERF5_DFSR_SRC_DIV_DIV2_5_FVAL                                                  0x4
+#define HWIO_GCC_RPMH_SHRM_SHRM_PERF5_DFSR_SRC_DIV_DIV3_FVAL                                                    0x5
+#define HWIO_GCC_RPMH_SHRM_SHRM_PERF5_DFSR_SRC_DIV_DIV3_5_FVAL                                                  0x6
+#define HWIO_GCC_RPMH_SHRM_SHRM_PERF5_DFSR_SRC_DIV_DIV4_FVAL                                                    0x7
+#define HWIO_GCC_RPMH_SHRM_SHRM_PERF5_DFSR_SRC_DIV_DIV4_5_FVAL                                                  0x8
+#define HWIO_GCC_RPMH_SHRM_SHRM_PERF5_DFSR_SRC_DIV_DIV5_FVAL                                                    0x9
+#define HWIO_GCC_RPMH_SHRM_SHRM_PERF5_DFSR_SRC_DIV_DIV5_5_FVAL                                                  0xa
+#define HWIO_GCC_RPMH_SHRM_SHRM_PERF5_DFSR_SRC_DIV_DIV6_FVAL                                                    0xb
+#define HWIO_GCC_RPMH_SHRM_SHRM_PERF5_DFSR_SRC_DIV_DIV6_5_FVAL                                                  0xc
+#define HWIO_GCC_RPMH_SHRM_SHRM_PERF5_DFSR_SRC_DIV_DIV7_FVAL                                                    0xd
+#define HWIO_GCC_RPMH_SHRM_SHRM_PERF5_DFSR_SRC_DIV_DIV7_5_FVAL                                                  0xe
+#define HWIO_GCC_RPMH_SHRM_SHRM_PERF5_DFSR_SRC_DIV_DIV8_FVAL                                                    0xf
+#define HWIO_GCC_RPMH_SHRM_SHRM_PERF5_DFSR_SRC_DIV_DIV8_5_FVAL                                                 0x10
+#define HWIO_GCC_RPMH_SHRM_SHRM_PERF5_DFSR_SRC_DIV_DIV9_FVAL                                                   0x11
+#define HWIO_GCC_RPMH_SHRM_SHRM_PERF5_DFSR_SRC_DIV_DIV9_5_FVAL                                                 0x12
+#define HWIO_GCC_RPMH_SHRM_SHRM_PERF5_DFSR_SRC_DIV_DIV10_FVAL                                                  0x13
+#define HWIO_GCC_RPMH_SHRM_SHRM_PERF5_DFSR_SRC_DIV_DIV10_5_FVAL                                                0x14
+#define HWIO_GCC_RPMH_SHRM_SHRM_PERF5_DFSR_SRC_DIV_DIV11_FVAL                                                  0x15
+#define HWIO_GCC_RPMH_SHRM_SHRM_PERF5_DFSR_SRC_DIV_DIV11_5_FVAL                                                0x16
+#define HWIO_GCC_RPMH_SHRM_SHRM_PERF5_DFSR_SRC_DIV_DIV12_FVAL                                                  0x17
+#define HWIO_GCC_RPMH_SHRM_SHRM_PERF5_DFSR_SRC_DIV_DIV12_5_FVAL                                                0x18
+#define HWIO_GCC_RPMH_SHRM_SHRM_PERF5_DFSR_SRC_DIV_DIV13_FVAL                                                  0x19
+#define HWIO_GCC_RPMH_SHRM_SHRM_PERF5_DFSR_SRC_DIV_DIV13_5_FVAL                                                0x1a
+#define HWIO_GCC_RPMH_SHRM_SHRM_PERF5_DFSR_SRC_DIV_DIV14_FVAL                                                  0x1b
+#define HWIO_GCC_RPMH_SHRM_SHRM_PERF5_DFSR_SRC_DIV_DIV14_5_FVAL                                                0x1c
+#define HWIO_GCC_RPMH_SHRM_SHRM_PERF5_DFSR_SRC_DIV_DIV15_FVAL                                                  0x1d
+#define HWIO_GCC_RPMH_SHRM_SHRM_PERF5_DFSR_SRC_DIV_DIV15_5_FVAL                                                0x1e
+#define HWIO_GCC_RPMH_SHRM_SHRM_PERF5_DFSR_SRC_DIV_DIV16_FVAL                                                  0x1f
+
+#define HWIO_GCC_RPMH_SHRM_SHRM_PERF6_DFSR_ADDR                                                          (GCC_CLK_CTL_REG_REG_BASE      + 0x0001f19c)
+#define HWIO_GCC_RPMH_SHRM_SHRM_PERF6_DFSR_PHYS                                                          (GCC_CLK_CTL_REG_REG_BASE_PHYS + 0x0001f19c)
+#define HWIO_GCC_RPMH_SHRM_SHRM_PERF6_DFSR_OFFS                                                          (GCC_CLK_CTL_REG_REG_BASE_OFFS + 0x0001f19c)
+#define HWIO_GCC_RPMH_SHRM_SHRM_PERF6_DFSR_RMSK                                                               0x71f
+#define HWIO_GCC_RPMH_SHRM_SHRM_PERF6_DFSR_ATTR                                                                 0x3
+#define HWIO_GCC_RPMH_SHRM_SHRM_PERF6_DFSR_IN          \
+        in_dword_masked(HWIO_GCC_RPMH_SHRM_SHRM_PERF6_DFSR_ADDR, HWIO_GCC_RPMH_SHRM_SHRM_PERF6_DFSR_RMSK)
+#define HWIO_GCC_RPMH_SHRM_SHRM_PERF6_DFSR_INM(m)      \
+        in_dword_masked(HWIO_GCC_RPMH_SHRM_SHRM_PERF6_DFSR_ADDR, m)
+#define HWIO_GCC_RPMH_SHRM_SHRM_PERF6_DFSR_OUT(v)      \
+        out_dword(HWIO_GCC_RPMH_SHRM_SHRM_PERF6_DFSR_ADDR,v)
+#define HWIO_GCC_RPMH_SHRM_SHRM_PERF6_DFSR_OUTM(m,v) \
+        out_dword_masked_ns(HWIO_GCC_RPMH_SHRM_SHRM_PERF6_DFSR_ADDR,m,v,HWIO_GCC_RPMH_SHRM_SHRM_PERF6_DFSR_IN)
+#define HWIO_GCC_RPMH_SHRM_SHRM_PERF6_DFSR_SRC_SEL_BMSK                                                       0x700
+#define HWIO_GCC_RPMH_SHRM_SHRM_PERF6_DFSR_SRC_SEL_SHFT                                                         0x8
+#define HWIO_GCC_RPMH_SHRM_SHRM_PERF6_DFSR_SRC_SEL_SRC0_FVAL                                                    0x0
+#define HWIO_GCC_RPMH_SHRM_SHRM_PERF6_DFSR_SRC_SEL_SRC1_FVAL                                                    0x1
+#define HWIO_GCC_RPMH_SHRM_SHRM_PERF6_DFSR_SRC_SEL_SRC2_FVAL                                                    0x2
+#define HWIO_GCC_RPMH_SHRM_SHRM_PERF6_DFSR_SRC_SEL_SRC3_FVAL                                                    0x3
+#define HWIO_GCC_RPMH_SHRM_SHRM_PERF6_DFSR_SRC_SEL_SRC4_FVAL                                                    0x4
+#define HWIO_GCC_RPMH_SHRM_SHRM_PERF6_DFSR_SRC_SEL_SRC5_FVAL                                                    0x5
+#define HWIO_GCC_RPMH_SHRM_SHRM_PERF6_DFSR_SRC_SEL_SRC6_FVAL                                                    0x6
+#define HWIO_GCC_RPMH_SHRM_SHRM_PERF6_DFSR_SRC_SEL_SRC7_FVAL                                                    0x7
+#define HWIO_GCC_RPMH_SHRM_SHRM_PERF6_DFSR_SRC_DIV_BMSK                                                        0x1f
+#define HWIO_GCC_RPMH_SHRM_SHRM_PERF6_DFSR_SRC_DIV_SHFT                                                         0x0
+#define HWIO_GCC_RPMH_SHRM_SHRM_PERF6_DFSR_SRC_DIV_BYPASS_FVAL                                                  0x0
+#define HWIO_GCC_RPMH_SHRM_SHRM_PERF6_DFSR_SRC_DIV_DIV1_FVAL                                                    0x1
+#define HWIO_GCC_RPMH_SHRM_SHRM_PERF6_DFSR_SRC_DIV_DIV1_5_FVAL                                                  0x2
+#define HWIO_GCC_RPMH_SHRM_SHRM_PERF6_DFSR_SRC_DIV_DIV2_FVAL                                                    0x3
+#define HWIO_GCC_RPMH_SHRM_SHRM_PERF6_DFSR_SRC_DIV_DIV2_5_FVAL                                                  0x4
+#define HWIO_GCC_RPMH_SHRM_SHRM_PERF6_DFSR_SRC_DIV_DIV3_FVAL                                                    0x5
+#define HWIO_GCC_RPMH_SHRM_SHRM_PERF6_DFSR_SRC_DIV_DIV3_5_FVAL                                                  0x6
+#define HWIO_GCC_RPMH_SHRM_SHRM_PERF6_DFSR_SRC_DIV_DIV4_FVAL                                                    0x7
+#define HWIO_GCC_RPMH_SHRM_SHRM_PERF6_DFSR_SRC_DIV_DIV4_5_FVAL                                                  0x8
+#define HWIO_GCC_RPMH_SHRM_SHRM_PERF6_DFSR_SRC_DIV_DIV5_FVAL                                                    0x9
+#define HWIO_GCC_RPMH_SHRM_SHRM_PERF6_DFSR_SRC_DIV_DIV5_5_FVAL                                                  0xa
+#define HWIO_GCC_RPMH_SHRM_SHRM_PERF6_DFSR_SRC_DIV_DIV6_FVAL                                                    0xb
+#define HWIO_GCC_RPMH_SHRM_SHRM_PERF6_DFSR_SRC_DIV_DIV6_5_FVAL                                                  0xc
+#define HWIO_GCC_RPMH_SHRM_SHRM_PERF6_DFSR_SRC_DIV_DIV7_FVAL                                                    0xd
+#define HWIO_GCC_RPMH_SHRM_SHRM_PERF6_DFSR_SRC_DIV_DIV7_5_FVAL                                                  0xe
+#define HWIO_GCC_RPMH_SHRM_SHRM_PERF6_DFSR_SRC_DIV_DIV8_FVAL                                                    0xf
+#define HWIO_GCC_RPMH_SHRM_SHRM_PERF6_DFSR_SRC_DIV_DIV8_5_FVAL                                                 0x10
+#define HWIO_GCC_RPMH_SHRM_SHRM_PERF6_DFSR_SRC_DIV_DIV9_FVAL                                                   0x11
+#define HWIO_GCC_RPMH_SHRM_SHRM_PERF6_DFSR_SRC_DIV_DIV9_5_FVAL                                                 0x12
+#define HWIO_GCC_RPMH_SHRM_SHRM_PERF6_DFSR_SRC_DIV_DIV10_FVAL                                                  0x13
+#define HWIO_GCC_RPMH_SHRM_SHRM_PERF6_DFSR_SRC_DIV_DIV10_5_FVAL                                                0x14
+#define HWIO_GCC_RPMH_SHRM_SHRM_PERF6_DFSR_SRC_DIV_DIV11_FVAL                                                  0x15
+#define HWIO_GCC_RPMH_SHRM_SHRM_PERF6_DFSR_SRC_DIV_DIV11_5_FVAL                                                0x16
+#define HWIO_GCC_RPMH_SHRM_SHRM_PERF6_DFSR_SRC_DIV_DIV12_FVAL                                                  0x17
+#define HWIO_GCC_RPMH_SHRM_SHRM_PERF6_DFSR_SRC_DIV_DIV12_5_FVAL                                                0x18
+#define HWIO_GCC_RPMH_SHRM_SHRM_PERF6_DFSR_SRC_DIV_DIV13_FVAL                                                  0x19
+#define HWIO_GCC_RPMH_SHRM_SHRM_PERF6_DFSR_SRC_DIV_DIV13_5_FVAL                                                0x1a
+#define HWIO_GCC_RPMH_SHRM_SHRM_PERF6_DFSR_SRC_DIV_DIV14_FVAL                                                  0x1b
+#define HWIO_GCC_RPMH_SHRM_SHRM_PERF6_DFSR_SRC_DIV_DIV14_5_FVAL                                                0x1c
+#define HWIO_GCC_RPMH_SHRM_SHRM_PERF6_DFSR_SRC_DIV_DIV15_FVAL                                                  0x1d
+#define HWIO_GCC_RPMH_SHRM_SHRM_PERF6_DFSR_SRC_DIV_DIV15_5_FVAL                                                0x1e
+#define HWIO_GCC_RPMH_SHRM_SHRM_PERF6_DFSR_SRC_DIV_DIV16_FVAL                                                  0x1f
+
+#define HWIO_GCC_RPMH_SHRM_SHRM_PERF7_DFSR_ADDR                                                          (GCC_CLK_CTL_REG_REG_BASE      + 0x0001f1a0)
+#define HWIO_GCC_RPMH_SHRM_SHRM_PERF7_DFSR_PHYS                                                          (GCC_CLK_CTL_REG_REG_BASE_PHYS + 0x0001f1a0)
+#define HWIO_GCC_RPMH_SHRM_SHRM_PERF7_DFSR_OFFS                                                          (GCC_CLK_CTL_REG_REG_BASE_OFFS + 0x0001f1a0)
+#define HWIO_GCC_RPMH_SHRM_SHRM_PERF7_DFSR_RMSK                                                               0x71f
+#define HWIO_GCC_RPMH_SHRM_SHRM_PERF7_DFSR_ATTR                                                                 0x3
+#define HWIO_GCC_RPMH_SHRM_SHRM_PERF7_DFSR_IN          \
+        in_dword_masked(HWIO_GCC_RPMH_SHRM_SHRM_PERF7_DFSR_ADDR, HWIO_GCC_RPMH_SHRM_SHRM_PERF7_DFSR_RMSK)
+#define HWIO_GCC_RPMH_SHRM_SHRM_PERF7_DFSR_INM(m)      \
+        in_dword_masked(HWIO_GCC_RPMH_SHRM_SHRM_PERF7_DFSR_ADDR, m)
+#define HWIO_GCC_RPMH_SHRM_SHRM_PERF7_DFSR_OUT(v)      \
+        out_dword(HWIO_GCC_RPMH_SHRM_SHRM_PERF7_DFSR_ADDR,v)
+#define HWIO_GCC_RPMH_SHRM_SHRM_PERF7_DFSR_OUTM(m,v) \
+        out_dword_masked_ns(HWIO_GCC_RPMH_SHRM_SHRM_PERF7_DFSR_ADDR,m,v,HWIO_GCC_RPMH_SHRM_SHRM_PERF7_DFSR_IN)
+#define HWIO_GCC_RPMH_SHRM_SHRM_PERF7_DFSR_SRC_SEL_BMSK                                                       0x700
+#define HWIO_GCC_RPMH_SHRM_SHRM_PERF7_DFSR_SRC_SEL_SHFT                                                         0x8
+#define HWIO_GCC_RPMH_SHRM_SHRM_PERF7_DFSR_SRC_SEL_SRC0_FVAL                                                    0x0
+#define HWIO_GCC_RPMH_SHRM_SHRM_PERF7_DFSR_SRC_SEL_SRC1_FVAL                                                    0x1
+#define HWIO_GCC_RPMH_SHRM_SHRM_PERF7_DFSR_SRC_SEL_SRC2_FVAL                                                    0x2
+#define HWIO_GCC_RPMH_SHRM_SHRM_PERF7_DFSR_SRC_SEL_SRC3_FVAL                                                    0x3
+#define HWIO_GCC_RPMH_SHRM_SHRM_PERF7_DFSR_SRC_SEL_SRC4_FVAL                                                    0x4
+#define HWIO_GCC_RPMH_SHRM_SHRM_PERF7_DFSR_SRC_SEL_SRC5_FVAL                                                    0x5
+#define HWIO_GCC_RPMH_SHRM_SHRM_PERF7_DFSR_SRC_SEL_SRC6_FVAL                                                    0x6
+#define HWIO_GCC_RPMH_SHRM_SHRM_PERF7_DFSR_SRC_SEL_SRC7_FVAL                                                    0x7
+#define HWIO_GCC_RPMH_SHRM_SHRM_PERF7_DFSR_SRC_DIV_BMSK                                                        0x1f
+#define HWIO_GCC_RPMH_SHRM_SHRM_PERF7_DFSR_SRC_DIV_SHFT                                                         0x0
+#define HWIO_GCC_RPMH_SHRM_SHRM_PERF7_DFSR_SRC_DIV_BYPASS_FVAL                                                  0x0
+#define HWIO_GCC_RPMH_SHRM_SHRM_PERF7_DFSR_SRC_DIV_DIV1_FVAL                                                    0x1
+#define HWIO_GCC_RPMH_SHRM_SHRM_PERF7_DFSR_SRC_DIV_DIV1_5_FVAL                                                  0x2
+#define HWIO_GCC_RPMH_SHRM_SHRM_PERF7_DFSR_SRC_DIV_DIV2_FVAL                                                    0x3
+#define HWIO_GCC_RPMH_SHRM_SHRM_PERF7_DFSR_SRC_DIV_DIV2_5_FVAL                                                  0x4
+#define HWIO_GCC_RPMH_SHRM_SHRM_PERF7_DFSR_SRC_DIV_DIV3_FVAL                                                    0x5
+#define HWIO_GCC_RPMH_SHRM_SHRM_PERF7_DFSR_SRC_DIV_DIV3_5_FVAL                                                  0x6
+#define HWIO_GCC_RPMH_SHRM_SHRM_PERF7_DFSR_SRC_DIV_DIV4_FVAL                                                    0x7
+#define HWIO_GCC_RPMH_SHRM_SHRM_PERF7_DFSR_SRC_DIV_DIV4_5_FVAL                                                  0x8
+#define HWIO_GCC_RPMH_SHRM_SHRM_PERF7_DFSR_SRC_DIV_DIV5_FVAL                                                    0x9
+#define HWIO_GCC_RPMH_SHRM_SHRM_PERF7_DFSR_SRC_DIV_DIV5_5_FVAL                                                  0xa
+#define HWIO_GCC_RPMH_SHRM_SHRM_PERF7_DFSR_SRC_DIV_DIV6_FVAL                                                    0xb
+#define HWIO_GCC_RPMH_SHRM_SHRM_PERF7_DFSR_SRC_DIV_DIV6_5_FVAL                                                  0xc
+#define HWIO_GCC_RPMH_SHRM_SHRM_PERF7_DFSR_SRC_DIV_DIV7_FVAL                                                    0xd
+#define HWIO_GCC_RPMH_SHRM_SHRM_PERF7_DFSR_SRC_DIV_DIV7_5_FVAL                                                  0xe
+#define HWIO_GCC_RPMH_SHRM_SHRM_PERF7_DFSR_SRC_DIV_DIV8_FVAL                                                    0xf
+#define HWIO_GCC_RPMH_SHRM_SHRM_PERF7_DFSR_SRC_DIV_DIV8_5_FVAL                                                 0x10
+#define HWIO_GCC_RPMH_SHRM_SHRM_PERF7_DFSR_SRC_DIV_DIV9_FVAL                                                   0x11
+#define HWIO_GCC_RPMH_SHRM_SHRM_PERF7_DFSR_SRC_DIV_DIV9_5_FVAL                                                 0x12
+#define HWIO_GCC_RPMH_SHRM_SHRM_PERF7_DFSR_SRC_DIV_DIV10_FVAL                                                  0x13
+#define HWIO_GCC_RPMH_SHRM_SHRM_PERF7_DFSR_SRC_DIV_DIV10_5_FVAL                                                0x14
+#define HWIO_GCC_RPMH_SHRM_SHRM_PERF7_DFSR_SRC_DIV_DIV11_FVAL                                                  0x15
+#define HWIO_GCC_RPMH_SHRM_SHRM_PERF7_DFSR_SRC_DIV_DIV11_5_FVAL                                                0x16
+#define HWIO_GCC_RPMH_SHRM_SHRM_PERF7_DFSR_SRC_DIV_DIV12_FVAL                                                  0x17
+#define HWIO_GCC_RPMH_SHRM_SHRM_PERF7_DFSR_SRC_DIV_DIV12_5_FVAL                                                0x18
+#define HWIO_GCC_RPMH_SHRM_SHRM_PERF7_DFSR_SRC_DIV_DIV13_FVAL                                                  0x19
+#define HWIO_GCC_RPMH_SHRM_SHRM_PERF7_DFSR_SRC_DIV_DIV13_5_FVAL                                                0x1a
+#define HWIO_GCC_RPMH_SHRM_SHRM_PERF7_DFSR_SRC_DIV_DIV14_FVAL                                                  0x1b
+#define HWIO_GCC_RPMH_SHRM_SHRM_PERF7_DFSR_SRC_DIV_DIV14_5_FVAL                                                0x1c
+#define HWIO_GCC_RPMH_SHRM_SHRM_PERF7_DFSR_SRC_DIV_DIV15_FVAL                                                  0x1d
+#define HWIO_GCC_RPMH_SHRM_SHRM_PERF7_DFSR_SRC_DIV_DIV15_5_FVAL                                                0x1e
+#define HWIO_GCC_RPMH_SHRM_SHRM_PERF7_DFSR_SRC_DIV_DIV16_FVAL                                                  0x1f
+
+#define HWIO_GCC_RPMH_SHRM_SHRM_PERF8_DFSR_ADDR                                                          (GCC_CLK_CTL_REG_REG_BASE      + 0x0001f1a4)
+#define HWIO_GCC_RPMH_SHRM_SHRM_PERF8_DFSR_PHYS                                                          (GCC_CLK_CTL_REG_REG_BASE_PHYS + 0x0001f1a4)
+#define HWIO_GCC_RPMH_SHRM_SHRM_PERF8_DFSR_OFFS                                                          (GCC_CLK_CTL_REG_REG_BASE_OFFS + 0x0001f1a4)
+#define HWIO_GCC_RPMH_SHRM_SHRM_PERF8_DFSR_RMSK                                                               0x71f
+#define HWIO_GCC_RPMH_SHRM_SHRM_PERF8_DFSR_ATTR                                                                 0x3
+#define HWIO_GCC_RPMH_SHRM_SHRM_PERF8_DFSR_IN          \
+        in_dword_masked(HWIO_GCC_RPMH_SHRM_SHRM_PERF8_DFSR_ADDR, HWIO_GCC_RPMH_SHRM_SHRM_PERF8_DFSR_RMSK)
+#define HWIO_GCC_RPMH_SHRM_SHRM_PERF8_DFSR_INM(m)      \
+        in_dword_masked(HWIO_GCC_RPMH_SHRM_SHRM_PERF8_DFSR_ADDR, m)
+#define HWIO_GCC_RPMH_SHRM_SHRM_PERF8_DFSR_OUT(v)      \
+        out_dword(HWIO_GCC_RPMH_SHRM_SHRM_PERF8_DFSR_ADDR,v)
+#define HWIO_GCC_RPMH_SHRM_SHRM_PERF8_DFSR_OUTM(m,v) \
+        out_dword_masked_ns(HWIO_GCC_RPMH_SHRM_SHRM_PERF8_DFSR_ADDR,m,v,HWIO_GCC_RPMH_SHRM_SHRM_PERF8_DFSR_IN)
+#define HWIO_GCC_RPMH_SHRM_SHRM_PERF8_DFSR_SRC_SEL_BMSK                                                       0x700
+#define HWIO_GCC_RPMH_SHRM_SHRM_PERF8_DFSR_SRC_SEL_SHFT                                                         0x8
+#define HWIO_GCC_RPMH_SHRM_SHRM_PERF8_DFSR_SRC_SEL_SRC0_FVAL                                                    0x0
+#define HWIO_GCC_RPMH_SHRM_SHRM_PERF8_DFSR_SRC_SEL_SRC1_FVAL                                                    0x1
+#define HWIO_GCC_RPMH_SHRM_SHRM_PERF8_DFSR_SRC_SEL_SRC2_FVAL                                                    0x2
+#define HWIO_GCC_RPMH_SHRM_SHRM_PERF8_DFSR_SRC_SEL_SRC3_FVAL                                                    0x3
+#define HWIO_GCC_RPMH_SHRM_SHRM_PERF8_DFSR_SRC_SEL_SRC4_FVAL                                                    0x4
+#define HWIO_GCC_RPMH_SHRM_SHRM_PERF8_DFSR_SRC_SEL_SRC5_FVAL                                                    0x5
+#define HWIO_GCC_RPMH_SHRM_SHRM_PERF8_DFSR_SRC_SEL_SRC6_FVAL                                                    0x6
+#define HWIO_GCC_RPMH_SHRM_SHRM_PERF8_DFSR_SRC_SEL_SRC7_FVAL                                                    0x7
+#define HWIO_GCC_RPMH_SHRM_SHRM_PERF8_DFSR_SRC_DIV_BMSK                                                        0x1f
+#define HWIO_GCC_RPMH_SHRM_SHRM_PERF8_DFSR_SRC_DIV_SHFT                                                         0x0
+#define HWIO_GCC_RPMH_SHRM_SHRM_PERF8_DFSR_SRC_DIV_BYPASS_FVAL                                                  0x0
+#define HWIO_GCC_RPMH_SHRM_SHRM_PERF8_DFSR_SRC_DIV_DIV1_FVAL                                                    0x1
+#define HWIO_GCC_RPMH_SHRM_SHRM_PERF8_DFSR_SRC_DIV_DIV1_5_FVAL                                                  0x2
+#define HWIO_GCC_RPMH_SHRM_SHRM_PERF8_DFSR_SRC_DIV_DIV2_FVAL                                                    0x3
+#define HWIO_GCC_RPMH_SHRM_SHRM_PERF8_DFSR_SRC_DIV_DIV2_5_FVAL                                                  0x4
+#define HWIO_GCC_RPMH_SHRM_SHRM_PERF8_DFSR_SRC_DIV_DIV3_FVAL                                                    0x5
+#define HWIO_GCC_RPMH_SHRM_SHRM_PERF8_DFSR_SRC_DIV_DIV3_5_FVAL                                                  0x6
+#define HWIO_GCC_RPMH_SHRM_SHRM_PERF8_DFSR_SRC_DIV_DIV4_FVAL                                                    0x7
+#define HWIO_GCC_RPMH_SHRM_SHRM_PERF8_DFSR_SRC_DIV_DIV4_5_FVAL                                                  0x8
+#define HWIO_GCC_RPMH_SHRM_SHRM_PERF8_DFSR_SRC_DIV_DIV5_FVAL                                                    0x9
+#define HWIO_GCC_RPMH_SHRM_SHRM_PERF8_DFSR_SRC_DIV_DIV5_5_FVAL                                                  0xa
+#define HWIO_GCC_RPMH_SHRM_SHRM_PERF8_DFSR_SRC_DIV_DIV6_FVAL                                                    0xb
+#define HWIO_GCC_RPMH_SHRM_SHRM_PERF8_DFSR_SRC_DIV_DIV6_5_FVAL                                                  0xc
+#define HWIO_GCC_RPMH_SHRM_SHRM_PERF8_DFSR_SRC_DIV_DIV7_FVAL                                                    0xd
+#define HWIO_GCC_RPMH_SHRM_SHRM_PERF8_DFSR_SRC_DIV_DIV7_5_FVAL                                                  0xe
+#define HWIO_GCC_RPMH_SHRM_SHRM_PERF8_DFSR_SRC_DIV_DIV8_FVAL                                                    0xf
+#define HWIO_GCC_RPMH_SHRM_SHRM_PERF8_DFSR_SRC_DIV_DIV8_5_FVAL                                                 0x10
+#define HWIO_GCC_RPMH_SHRM_SHRM_PERF8_DFSR_SRC_DIV_DIV9_FVAL                                                   0x11
+#define HWIO_GCC_RPMH_SHRM_SHRM_PERF8_DFSR_SRC_DIV_DIV9_5_FVAL                                                 0x12
+#define HWIO_GCC_RPMH_SHRM_SHRM_PERF8_DFSR_SRC_DIV_DIV10_FVAL                                                  0x13
+#define HWIO_GCC_RPMH_SHRM_SHRM_PERF8_DFSR_SRC_DIV_DIV10_5_FVAL                                                0x14
+#define HWIO_GCC_RPMH_SHRM_SHRM_PERF8_DFSR_SRC_DIV_DIV11_FVAL                                                  0x15
+#define HWIO_GCC_RPMH_SHRM_SHRM_PERF8_DFSR_SRC_DIV_DIV11_5_FVAL                                                0x16
+#define HWIO_GCC_RPMH_SHRM_SHRM_PERF8_DFSR_SRC_DIV_DIV12_FVAL                                                  0x17
+#define HWIO_GCC_RPMH_SHRM_SHRM_PERF8_DFSR_SRC_DIV_DIV12_5_FVAL                                                0x18
+#define HWIO_GCC_RPMH_SHRM_SHRM_PERF8_DFSR_SRC_DIV_DIV13_FVAL                                                  0x19
+#define HWIO_GCC_RPMH_SHRM_SHRM_PERF8_DFSR_SRC_DIV_DIV13_5_FVAL                                                0x1a
+#define HWIO_GCC_RPMH_SHRM_SHRM_PERF8_DFSR_SRC_DIV_DIV14_FVAL                                                  0x1b
+#define HWIO_GCC_RPMH_SHRM_SHRM_PERF8_DFSR_SRC_DIV_DIV14_5_FVAL                                                0x1c
+#define HWIO_GCC_RPMH_SHRM_SHRM_PERF8_DFSR_SRC_DIV_DIV15_FVAL                                                  0x1d
+#define HWIO_GCC_RPMH_SHRM_SHRM_PERF8_DFSR_SRC_DIV_DIV15_5_FVAL                                                0x1e
+#define HWIO_GCC_RPMH_SHRM_SHRM_PERF8_DFSR_SRC_DIV_DIV16_FVAL                                                  0x1f
+
+#define HWIO_GCC_RPMH_SHRM_SHRM_PERF9_DFSR_ADDR                                                          (GCC_CLK_CTL_REG_REG_BASE      + 0x0001f1a8)
+#define HWIO_GCC_RPMH_SHRM_SHRM_PERF9_DFSR_PHYS                                                          (GCC_CLK_CTL_REG_REG_BASE_PHYS + 0x0001f1a8)
+#define HWIO_GCC_RPMH_SHRM_SHRM_PERF9_DFSR_OFFS                                                          (GCC_CLK_CTL_REG_REG_BASE_OFFS + 0x0001f1a8)
+#define HWIO_GCC_RPMH_SHRM_SHRM_PERF9_DFSR_RMSK                                                               0x71f
+#define HWIO_GCC_RPMH_SHRM_SHRM_PERF9_DFSR_ATTR                                                                 0x3
+#define HWIO_GCC_RPMH_SHRM_SHRM_PERF9_DFSR_IN          \
+        in_dword_masked(HWIO_GCC_RPMH_SHRM_SHRM_PERF9_DFSR_ADDR, HWIO_GCC_RPMH_SHRM_SHRM_PERF9_DFSR_RMSK)
+#define HWIO_GCC_RPMH_SHRM_SHRM_PERF9_DFSR_INM(m)      \
+        in_dword_masked(HWIO_GCC_RPMH_SHRM_SHRM_PERF9_DFSR_ADDR, m)
+#define HWIO_GCC_RPMH_SHRM_SHRM_PERF9_DFSR_OUT(v)      \
+        out_dword(HWIO_GCC_RPMH_SHRM_SHRM_PERF9_DFSR_ADDR,v)
+#define HWIO_GCC_RPMH_SHRM_SHRM_PERF9_DFSR_OUTM(m,v) \
+        out_dword_masked_ns(HWIO_GCC_RPMH_SHRM_SHRM_PERF9_DFSR_ADDR,m,v,HWIO_GCC_RPMH_SHRM_SHRM_PERF9_DFSR_IN)
+#define HWIO_GCC_RPMH_SHRM_SHRM_PERF9_DFSR_SRC_SEL_BMSK                                                       0x700
+#define HWIO_GCC_RPMH_SHRM_SHRM_PERF9_DFSR_SRC_SEL_SHFT                                                         0x8
+#define HWIO_GCC_RPMH_SHRM_SHRM_PERF9_DFSR_SRC_SEL_SRC0_FVAL                                                    0x0
+#define HWIO_GCC_RPMH_SHRM_SHRM_PERF9_DFSR_SRC_SEL_SRC1_FVAL                                                    0x1
+#define HWIO_GCC_RPMH_SHRM_SHRM_PERF9_DFSR_SRC_SEL_SRC2_FVAL                                                    0x2
+#define HWIO_GCC_RPMH_SHRM_SHRM_PERF9_DFSR_SRC_SEL_SRC3_FVAL                                                    0x3
+#define HWIO_GCC_RPMH_SHRM_SHRM_PERF9_DFSR_SRC_SEL_SRC4_FVAL                                                    0x4
+#define HWIO_GCC_RPMH_SHRM_SHRM_PERF9_DFSR_SRC_SEL_SRC5_FVAL                                                    0x5
+#define HWIO_GCC_RPMH_SHRM_SHRM_PERF9_DFSR_SRC_SEL_SRC6_FVAL                                                    0x6
+#define HWIO_GCC_RPMH_SHRM_SHRM_PERF9_DFSR_SRC_SEL_SRC7_FVAL                                                    0x7
+#define HWIO_GCC_RPMH_SHRM_SHRM_PERF9_DFSR_SRC_DIV_BMSK                                                        0x1f
+#define HWIO_GCC_RPMH_SHRM_SHRM_PERF9_DFSR_SRC_DIV_SHFT                                                         0x0
+#define HWIO_GCC_RPMH_SHRM_SHRM_PERF9_DFSR_SRC_DIV_BYPASS_FVAL                                                  0x0
+#define HWIO_GCC_RPMH_SHRM_SHRM_PERF9_DFSR_SRC_DIV_DIV1_FVAL                                                    0x1
+#define HWIO_GCC_RPMH_SHRM_SHRM_PERF9_DFSR_SRC_DIV_DIV1_5_FVAL                                                  0x2
+#define HWIO_GCC_RPMH_SHRM_SHRM_PERF9_DFSR_SRC_DIV_DIV2_FVAL                                                    0x3
+#define HWIO_GCC_RPMH_SHRM_SHRM_PERF9_DFSR_SRC_DIV_DIV2_5_FVAL                                                  0x4
+#define HWIO_GCC_RPMH_SHRM_SHRM_PERF9_DFSR_SRC_DIV_DIV3_FVAL                                                    0x5
+#define HWIO_GCC_RPMH_SHRM_SHRM_PERF9_DFSR_SRC_DIV_DIV3_5_FVAL                                                  0x6
+#define HWIO_GCC_RPMH_SHRM_SHRM_PERF9_DFSR_SRC_DIV_DIV4_FVAL                                                    0x7
+#define HWIO_GCC_RPMH_SHRM_SHRM_PERF9_DFSR_SRC_DIV_DIV4_5_FVAL                                                  0x8
+#define HWIO_GCC_RPMH_SHRM_SHRM_PERF9_DFSR_SRC_DIV_DIV5_FVAL                                                    0x9
+#define HWIO_GCC_RPMH_SHRM_SHRM_PERF9_DFSR_SRC_DIV_DIV5_5_FVAL                                                  0xa
+#define HWIO_GCC_RPMH_SHRM_SHRM_PERF9_DFSR_SRC_DIV_DIV6_FVAL                                                    0xb
+#define HWIO_GCC_RPMH_SHRM_SHRM_PERF9_DFSR_SRC_DIV_DIV6_5_FVAL                                                  0xc
+#define HWIO_GCC_RPMH_SHRM_SHRM_PERF9_DFSR_SRC_DIV_DIV7_FVAL                                                    0xd
+#define HWIO_GCC_RPMH_SHRM_SHRM_PERF9_DFSR_SRC_DIV_DIV7_5_FVAL                                                  0xe
+#define HWIO_GCC_RPMH_SHRM_SHRM_PERF9_DFSR_SRC_DIV_DIV8_FVAL                                                    0xf
+#define HWIO_GCC_RPMH_SHRM_SHRM_PERF9_DFSR_SRC_DIV_DIV8_5_FVAL                                                 0x10
+#define HWIO_GCC_RPMH_SHRM_SHRM_PERF9_DFSR_SRC_DIV_DIV9_FVAL                                                   0x11
+#define HWIO_GCC_RPMH_SHRM_SHRM_PERF9_DFSR_SRC_DIV_DIV9_5_FVAL                                                 0x12
+#define HWIO_GCC_RPMH_SHRM_SHRM_PERF9_DFSR_SRC_DIV_DIV10_FVAL                                                  0x13
+#define HWIO_GCC_RPMH_SHRM_SHRM_PERF9_DFSR_SRC_DIV_DIV10_5_FVAL                                                0x14
+#define HWIO_GCC_RPMH_SHRM_SHRM_PERF9_DFSR_SRC_DIV_DIV11_FVAL                                                  0x15
+#define HWIO_GCC_RPMH_SHRM_SHRM_PERF9_DFSR_SRC_DIV_DIV11_5_FVAL                                                0x16
+#define HWIO_GCC_RPMH_SHRM_SHRM_PERF9_DFSR_SRC_DIV_DIV12_FVAL                                                  0x17
+#define HWIO_GCC_RPMH_SHRM_SHRM_PERF9_DFSR_SRC_DIV_DIV12_5_FVAL                                                0x18
+#define HWIO_GCC_RPMH_SHRM_SHRM_PERF9_DFSR_SRC_DIV_DIV13_FVAL                                                  0x19
+#define HWIO_GCC_RPMH_SHRM_SHRM_PERF9_DFSR_SRC_DIV_DIV13_5_FVAL                                                0x1a
+#define HWIO_GCC_RPMH_SHRM_SHRM_PERF9_DFSR_SRC_DIV_DIV14_FVAL                                                  0x1b
+#define HWIO_GCC_RPMH_SHRM_SHRM_PERF9_DFSR_SRC_DIV_DIV14_5_FVAL                                                0x1c
+#define HWIO_GCC_RPMH_SHRM_SHRM_PERF9_DFSR_SRC_DIV_DIV15_FVAL                                                  0x1d
+#define HWIO_GCC_RPMH_SHRM_SHRM_PERF9_DFSR_SRC_DIV_DIV15_5_FVAL                                                0x1e
+#define HWIO_GCC_RPMH_SHRM_SHRM_PERF9_DFSR_SRC_DIV_DIV16_FVAL                                                  0x1f
+
+#define HWIO_GCC_RPMH_SHRM_SHRM_PERF10_DFSR_ADDR                                                         (GCC_CLK_CTL_REG_REG_BASE      + 0x0001f1ac)
+#define HWIO_GCC_RPMH_SHRM_SHRM_PERF10_DFSR_PHYS                                                         (GCC_CLK_CTL_REG_REG_BASE_PHYS + 0x0001f1ac)
+#define HWIO_GCC_RPMH_SHRM_SHRM_PERF10_DFSR_OFFS                                                         (GCC_CLK_CTL_REG_REG_BASE_OFFS + 0x0001f1ac)
+#define HWIO_GCC_RPMH_SHRM_SHRM_PERF10_DFSR_RMSK                                                              0x71f
+#define HWIO_GCC_RPMH_SHRM_SHRM_PERF10_DFSR_ATTR                                                                0x3
+#define HWIO_GCC_RPMH_SHRM_SHRM_PERF10_DFSR_IN          \
+        in_dword_masked(HWIO_GCC_RPMH_SHRM_SHRM_PERF10_DFSR_ADDR, HWIO_GCC_RPMH_SHRM_SHRM_PERF10_DFSR_RMSK)
+#define HWIO_GCC_RPMH_SHRM_SHRM_PERF10_DFSR_INM(m)      \
+        in_dword_masked(HWIO_GCC_RPMH_SHRM_SHRM_PERF10_DFSR_ADDR, m)
+#define HWIO_GCC_RPMH_SHRM_SHRM_PERF10_DFSR_OUT(v)      \
+        out_dword(HWIO_GCC_RPMH_SHRM_SHRM_PERF10_DFSR_ADDR,v)
+#define HWIO_GCC_RPMH_SHRM_SHRM_PERF10_DFSR_OUTM(m,v) \
+        out_dword_masked_ns(HWIO_GCC_RPMH_SHRM_SHRM_PERF10_DFSR_ADDR,m,v,HWIO_GCC_RPMH_SHRM_SHRM_PERF10_DFSR_IN)
+#define HWIO_GCC_RPMH_SHRM_SHRM_PERF10_DFSR_SRC_SEL_BMSK                                                      0x700
+#define HWIO_GCC_RPMH_SHRM_SHRM_PERF10_DFSR_SRC_SEL_SHFT                                                        0x8
+#define HWIO_GCC_RPMH_SHRM_SHRM_PERF10_DFSR_SRC_SEL_SRC0_FVAL                                                   0x0
+#define HWIO_GCC_RPMH_SHRM_SHRM_PERF10_DFSR_SRC_SEL_SRC1_FVAL                                                   0x1
+#define HWIO_GCC_RPMH_SHRM_SHRM_PERF10_DFSR_SRC_SEL_SRC2_FVAL                                                   0x2
+#define HWIO_GCC_RPMH_SHRM_SHRM_PERF10_DFSR_SRC_SEL_SRC3_FVAL                                                   0x3
+#define HWIO_GCC_RPMH_SHRM_SHRM_PERF10_DFSR_SRC_SEL_SRC4_FVAL                                                   0x4
+#define HWIO_GCC_RPMH_SHRM_SHRM_PERF10_DFSR_SRC_SEL_SRC5_FVAL                                                   0x5
+#define HWIO_GCC_RPMH_SHRM_SHRM_PERF10_DFSR_SRC_SEL_SRC6_FVAL                                                   0x6
+#define HWIO_GCC_RPMH_SHRM_SHRM_PERF10_DFSR_SRC_SEL_SRC7_FVAL                                                   0x7
+#define HWIO_GCC_RPMH_SHRM_SHRM_PERF10_DFSR_SRC_DIV_BMSK                                                       0x1f
+#define HWIO_GCC_RPMH_SHRM_SHRM_PERF10_DFSR_SRC_DIV_SHFT                                                        0x0
+#define HWIO_GCC_RPMH_SHRM_SHRM_PERF10_DFSR_SRC_DIV_BYPASS_FVAL                                                 0x0
+#define HWIO_GCC_RPMH_SHRM_SHRM_PERF10_DFSR_SRC_DIV_DIV1_FVAL                                                   0x1
+#define HWIO_GCC_RPMH_SHRM_SHRM_PERF10_DFSR_SRC_DIV_DIV1_5_FVAL                                                 0x2
+#define HWIO_GCC_RPMH_SHRM_SHRM_PERF10_DFSR_SRC_DIV_DIV2_FVAL                                                   0x3
+#define HWIO_GCC_RPMH_SHRM_SHRM_PERF10_DFSR_SRC_DIV_DIV2_5_FVAL                                                 0x4
+#define HWIO_GCC_RPMH_SHRM_SHRM_PERF10_DFSR_SRC_DIV_DIV3_FVAL                                                   0x5
+#define HWIO_GCC_RPMH_SHRM_SHRM_PERF10_DFSR_SRC_DIV_DIV3_5_FVAL                                                 0x6
+#define HWIO_GCC_RPMH_SHRM_SHRM_PERF10_DFSR_SRC_DIV_DIV4_FVAL                                                   0x7
+#define HWIO_GCC_RPMH_SHRM_SHRM_PERF10_DFSR_SRC_DIV_DIV4_5_FVAL                                                 0x8
+#define HWIO_GCC_RPMH_SHRM_SHRM_PERF10_DFSR_SRC_DIV_DIV5_FVAL                                                   0x9
+#define HWIO_GCC_RPMH_SHRM_SHRM_PERF10_DFSR_SRC_DIV_DIV5_5_FVAL                                                 0xa
+#define HWIO_GCC_RPMH_SHRM_SHRM_PERF10_DFSR_SRC_DIV_DIV6_FVAL                                                   0xb
+#define HWIO_GCC_RPMH_SHRM_SHRM_PERF10_DFSR_SRC_DIV_DIV6_5_FVAL                                                 0xc
+#define HWIO_GCC_RPMH_SHRM_SHRM_PERF10_DFSR_SRC_DIV_DIV7_FVAL                                                   0xd
+#define HWIO_GCC_RPMH_SHRM_SHRM_PERF10_DFSR_SRC_DIV_DIV7_5_FVAL                                                 0xe
+#define HWIO_GCC_RPMH_SHRM_SHRM_PERF10_DFSR_SRC_DIV_DIV8_FVAL                                                   0xf
+#define HWIO_GCC_RPMH_SHRM_SHRM_PERF10_DFSR_SRC_DIV_DIV8_5_FVAL                                                0x10
+#define HWIO_GCC_RPMH_SHRM_SHRM_PERF10_DFSR_SRC_DIV_DIV9_FVAL                                                  0x11
+#define HWIO_GCC_RPMH_SHRM_SHRM_PERF10_DFSR_SRC_DIV_DIV9_5_FVAL                                                0x12
+#define HWIO_GCC_RPMH_SHRM_SHRM_PERF10_DFSR_SRC_DIV_DIV10_FVAL                                                 0x13
+#define HWIO_GCC_RPMH_SHRM_SHRM_PERF10_DFSR_SRC_DIV_DIV10_5_FVAL                                               0x14
+#define HWIO_GCC_RPMH_SHRM_SHRM_PERF10_DFSR_SRC_DIV_DIV11_FVAL                                                 0x15
+#define HWIO_GCC_RPMH_SHRM_SHRM_PERF10_DFSR_SRC_DIV_DIV11_5_FVAL                                               0x16
+#define HWIO_GCC_RPMH_SHRM_SHRM_PERF10_DFSR_SRC_DIV_DIV12_FVAL                                                 0x17
+#define HWIO_GCC_RPMH_SHRM_SHRM_PERF10_DFSR_SRC_DIV_DIV12_5_FVAL                                               0x18
+#define HWIO_GCC_RPMH_SHRM_SHRM_PERF10_DFSR_SRC_DIV_DIV13_FVAL                                                 0x19
+#define HWIO_GCC_RPMH_SHRM_SHRM_PERF10_DFSR_SRC_DIV_DIV13_5_FVAL                                               0x1a
+#define HWIO_GCC_RPMH_SHRM_SHRM_PERF10_DFSR_SRC_DIV_DIV14_FVAL                                                 0x1b
+#define HWIO_GCC_RPMH_SHRM_SHRM_PERF10_DFSR_SRC_DIV_DIV14_5_FVAL                                               0x1c
+#define HWIO_GCC_RPMH_SHRM_SHRM_PERF10_DFSR_SRC_DIV_DIV15_FVAL                                                 0x1d
+#define HWIO_GCC_RPMH_SHRM_SHRM_PERF10_DFSR_SRC_DIV_DIV15_5_FVAL                                               0x1e
+#define HWIO_GCC_RPMH_SHRM_SHRM_PERF10_DFSR_SRC_DIV_DIV16_FVAL                                                 0x1f
+
+#define HWIO_GCC_RPMH_SHRM_SHRM_PERF11_DFSR_ADDR                                                         (GCC_CLK_CTL_REG_REG_BASE      + 0x0001f1b0)
+#define HWIO_GCC_RPMH_SHRM_SHRM_PERF11_DFSR_PHYS                                                         (GCC_CLK_CTL_REG_REG_BASE_PHYS + 0x0001f1b0)
+#define HWIO_GCC_RPMH_SHRM_SHRM_PERF11_DFSR_OFFS                                                         (GCC_CLK_CTL_REG_REG_BASE_OFFS + 0x0001f1b0)
+#define HWIO_GCC_RPMH_SHRM_SHRM_PERF11_DFSR_RMSK                                                              0x71f
+#define HWIO_GCC_RPMH_SHRM_SHRM_PERF11_DFSR_ATTR                                                                0x3
+#define HWIO_GCC_RPMH_SHRM_SHRM_PERF11_DFSR_IN          \
+        in_dword_masked(HWIO_GCC_RPMH_SHRM_SHRM_PERF11_DFSR_ADDR, HWIO_GCC_RPMH_SHRM_SHRM_PERF11_DFSR_RMSK)
+#define HWIO_GCC_RPMH_SHRM_SHRM_PERF11_DFSR_INM(m)      \
+        in_dword_masked(HWIO_GCC_RPMH_SHRM_SHRM_PERF11_DFSR_ADDR, m)
+#define HWIO_GCC_RPMH_SHRM_SHRM_PERF11_DFSR_OUT(v)      \
+        out_dword(HWIO_GCC_RPMH_SHRM_SHRM_PERF11_DFSR_ADDR,v)
+#define HWIO_GCC_RPMH_SHRM_SHRM_PERF11_DFSR_OUTM(m,v) \
+        out_dword_masked_ns(HWIO_GCC_RPMH_SHRM_SHRM_PERF11_DFSR_ADDR,m,v,HWIO_GCC_RPMH_SHRM_SHRM_PERF11_DFSR_IN)
+#define HWIO_GCC_RPMH_SHRM_SHRM_PERF11_DFSR_SRC_SEL_BMSK                                                      0x700
+#define HWIO_GCC_RPMH_SHRM_SHRM_PERF11_DFSR_SRC_SEL_SHFT                                                        0x8
+#define HWIO_GCC_RPMH_SHRM_SHRM_PERF11_DFSR_SRC_SEL_SRC0_FVAL                                                   0x0
+#define HWIO_GCC_RPMH_SHRM_SHRM_PERF11_DFSR_SRC_SEL_SRC1_FVAL                                                   0x1
+#define HWIO_GCC_RPMH_SHRM_SHRM_PERF11_DFSR_SRC_SEL_SRC2_FVAL                                                   0x2
+#define HWIO_GCC_RPMH_SHRM_SHRM_PERF11_DFSR_SRC_SEL_SRC3_FVAL                                                   0x3
+#define HWIO_GCC_RPMH_SHRM_SHRM_PERF11_DFSR_SRC_SEL_SRC4_FVAL                                                   0x4
+#define HWIO_GCC_RPMH_SHRM_SHRM_PERF11_DFSR_SRC_SEL_SRC5_FVAL                                                   0x5
+#define HWIO_GCC_RPMH_SHRM_SHRM_PERF11_DFSR_SRC_SEL_SRC6_FVAL                                                   0x6
+#define HWIO_GCC_RPMH_SHRM_SHRM_PERF11_DFSR_SRC_SEL_SRC7_FVAL                                                   0x7
+#define HWIO_GCC_RPMH_SHRM_SHRM_PERF11_DFSR_SRC_DIV_BMSK                                                       0x1f
+#define HWIO_GCC_RPMH_SHRM_SHRM_PERF11_DFSR_SRC_DIV_SHFT                                                        0x0
+#define HWIO_GCC_RPMH_SHRM_SHRM_PERF11_DFSR_SRC_DIV_BYPASS_FVAL                                                 0x0
+#define HWIO_GCC_RPMH_SHRM_SHRM_PERF11_DFSR_SRC_DIV_DIV1_FVAL                                                   0x1
+#define HWIO_GCC_RPMH_SHRM_SHRM_PERF11_DFSR_SRC_DIV_DIV1_5_FVAL                                                 0x2
+#define HWIO_GCC_RPMH_SHRM_SHRM_PERF11_DFSR_SRC_DIV_DIV2_FVAL                                                   0x3
+#define HWIO_GCC_RPMH_SHRM_SHRM_PERF11_DFSR_SRC_DIV_DIV2_5_FVAL                                                 0x4
+#define HWIO_GCC_RPMH_SHRM_SHRM_PERF11_DFSR_SRC_DIV_DIV3_FVAL                                                   0x5
+#define HWIO_GCC_RPMH_SHRM_SHRM_PERF11_DFSR_SRC_DIV_DIV3_5_FVAL                                                 0x6
+#define HWIO_GCC_RPMH_SHRM_SHRM_PERF11_DFSR_SRC_DIV_DIV4_FVAL                                                   0x7
+#define HWIO_GCC_RPMH_SHRM_SHRM_PERF11_DFSR_SRC_DIV_DIV4_5_FVAL                                                 0x8
+#define HWIO_GCC_RPMH_SHRM_SHRM_PERF11_DFSR_SRC_DIV_DIV5_FVAL                                                   0x9
+#define HWIO_GCC_RPMH_SHRM_SHRM_PERF11_DFSR_SRC_DIV_DIV5_5_FVAL                                                 0xa
+#define HWIO_GCC_RPMH_SHRM_SHRM_PERF11_DFSR_SRC_DIV_DIV6_FVAL                                                   0xb
+#define HWIO_GCC_RPMH_SHRM_SHRM_PERF11_DFSR_SRC_DIV_DIV6_5_FVAL                                                 0xc
+#define HWIO_GCC_RPMH_SHRM_SHRM_PERF11_DFSR_SRC_DIV_DIV7_FVAL                                                   0xd
+#define HWIO_GCC_RPMH_SHRM_SHRM_PERF11_DFSR_SRC_DIV_DIV7_5_FVAL                                                 0xe
+#define HWIO_GCC_RPMH_SHRM_SHRM_PERF11_DFSR_SRC_DIV_DIV8_FVAL                                                   0xf
+#define HWIO_GCC_RPMH_SHRM_SHRM_PERF11_DFSR_SRC_DIV_DIV8_5_FVAL                                                0x10
+#define HWIO_GCC_RPMH_SHRM_SHRM_PERF11_DFSR_SRC_DIV_DIV9_FVAL                                                  0x11
+#define HWIO_GCC_RPMH_SHRM_SHRM_PERF11_DFSR_SRC_DIV_DIV9_5_FVAL                                                0x12
+#define HWIO_GCC_RPMH_SHRM_SHRM_PERF11_DFSR_SRC_DIV_DIV10_FVAL                                                 0x13
+#define HWIO_GCC_RPMH_SHRM_SHRM_PERF11_DFSR_SRC_DIV_DIV10_5_FVAL                                               0x14
+#define HWIO_GCC_RPMH_SHRM_SHRM_PERF11_DFSR_SRC_DIV_DIV11_FVAL                                                 0x15
+#define HWIO_GCC_RPMH_SHRM_SHRM_PERF11_DFSR_SRC_DIV_DIV11_5_FVAL                                               0x16
+#define HWIO_GCC_RPMH_SHRM_SHRM_PERF11_DFSR_SRC_DIV_DIV12_FVAL                                                 0x17
+#define HWIO_GCC_RPMH_SHRM_SHRM_PERF11_DFSR_SRC_DIV_DIV12_5_FVAL                                               0x18
+#define HWIO_GCC_RPMH_SHRM_SHRM_PERF11_DFSR_SRC_DIV_DIV13_FVAL                                                 0x19
+#define HWIO_GCC_RPMH_SHRM_SHRM_PERF11_DFSR_SRC_DIV_DIV13_5_FVAL                                               0x1a
+#define HWIO_GCC_RPMH_SHRM_SHRM_PERF11_DFSR_SRC_DIV_DIV14_FVAL                                                 0x1b
+#define HWIO_GCC_RPMH_SHRM_SHRM_PERF11_DFSR_SRC_DIV_DIV14_5_FVAL                                               0x1c
+#define HWIO_GCC_RPMH_SHRM_SHRM_PERF11_DFSR_SRC_DIV_DIV15_FVAL                                                 0x1d
+#define HWIO_GCC_RPMH_SHRM_SHRM_PERF11_DFSR_SRC_DIV_DIV15_5_FVAL                                               0x1e
+#define HWIO_GCC_RPMH_SHRM_SHRM_PERF11_DFSR_SRC_DIV_DIV16_FVAL                                                 0x1f
+
+#define HWIO_GCC_RPMH_SHRM_SHRM_PERF12_DFSR_ADDR                                                         (GCC_CLK_CTL_REG_REG_BASE      + 0x0001f1b4)
+#define HWIO_GCC_RPMH_SHRM_SHRM_PERF12_DFSR_PHYS                                                         (GCC_CLK_CTL_REG_REG_BASE_PHYS + 0x0001f1b4)
+#define HWIO_GCC_RPMH_SHRM_SHRM_PERF12_DFSR_OFFS                                                         (GCC_CLK_CTL_REG_REG_BASE_OFFS + 0x0001f1b4)
+#define HWIO_GCC_RPMH_SHRM_SHRM_PERF12_DFSR_RMSK                                                              0x71f
+#define HWIO_GCC_RPMH_SHRM_SHRM_PERF12_DFSR_ATTR                                                                0x3
+#define HWIO_GCC_RPMH_SHRM_SHRM_PERF12_DFSR_IN          \
+        in_dword_masked(HWIO_GCC_RPMH_SHRM_SHRM_PERF12_DFSR_ADDR, HWIO_GCC_RPMH_SHRM_SHRM_PERF12_DFSR_RMSK)
+#define HWIO_GCC_RPMH_SHRM_SHRM_PERF12_DFSR_INM(m)      \
+        in_dword_masked(HWIO_GCC_RPMH_SHRM_SHRM_PERF12_DFSR_ADDR, m)
+#define HWIO_GCC_RPMH_SHRM_SHRM_PERF12_DFSR_OUT(v)      \
+        out_dword(HWIO_GCC_RPMH_SHRM_SHRM_PERF12_DFSR_ADDR,v)
+#define HWIO_GCC_RPMH_SHRM_SHRM_PERF12_DFSR_OUTM(m,v) \
+        out_dword_masked_ns(HWIO_GCC_RPMH_SHRM_SHRM_PERF12_DFSR_ADDR,m,v,HWIO_GCC_RPMH_SHRM_SHRM_PERF12_DFSR_IN)
+#define HWIO_GCC_RPMH_SHRM_SHRM_PERF12_DFSR_SRC_SEL_BMSK                                                      0x700
+#define HWIO_GCC_RPMH_SHRM_SHRM_PERF12_DFSR_SRC_SEL_SHFT                                                        0x8
+#define HWIO_GCC_RPMH_SHRM_SHRM_PERF12_DFSR_SRC_SEL_SRC0_FVAL                                                   0x0
+#define HWIO_GCC_RPMH_SHRM_SHRM_PERF12_DFSR_SRC_SEL_SRC1_FVAL                                                   0x1
+#define HWIO_GCC_RPMH_SHRM_SHRM_PERF12_DFSR_SRC_SEL_SRC2_FVAL                                                   0x2
+#define HWIO_GCC_RPMH_SHRM_SHRM_PERF12_DFSR_SRC_SEL_SRC3_FVAL                                                   0x3
+#define HWIO_GCC_RPMH_SHRM_SHRM_PERF12_DFSR_SRC_SEL_SRC4_FVAL                                                   0x4
+#define HWIO_GCC_RPMH_SHRM_SHRM_PERF12_DFSR_SRC_SEL_SRC5_FVAL                                                   0x5
+#define HWIO_GCC_RPMH_SHRM_SHRM_PERF12_DFSR_SRC_SEL_SRC6_FVAL                                                   0x6
+#define HWIO_GCC_RPMH_SHRM_SHRM_PERF12_DFSR_SRC_SEL_SRC7_FVAL                                                   0x7
+#define HWIO_GCC_RPMH_SHRM_SHRM_PERF12_DFSR_SRC_DIV_BMSK                                                       0x1f
+#define HWIO_GCC_RPMH_SHRM_SHRM_PERF12_DFSR_SRC_DIV_SHFT                                                        0x0
+#define HWIO_GCC_RPMH_SHRM_SHRM_PERF12_DFSR_SRC_DIV_BYPASS_FVAL                                                 0x0
+#define HWIO_GCC_RPMH_SHRM_SHRM_PERF12_DFSR_SRC_DIV_DIV1_FVAL                                                   0x1
+#define HWIO_GCC_RPMH_SHRM_SHRM_PERF12_DFSR_SRC_DIV_DIV1_5_FVAL                                                 0x2
+#define HWIO_GCC_RPMH_SHRM_SHRM_PERF12_DFSR_SRC_DIV_DIV2_FVAL                                                   0x3
+#define HWIO_GCC_RPMH_SHRM_SHRM_PERF12_DFSR_SRC_DIV_DIV2_5_FVAL                                                 0x4
+#define HWIO_GCC_RPMH_SHRM_SHRM_PERF12_DFSR_SRC_DIV_DIV3_FVAL                                                   0x5
+#define HWIO_GCC_RPMH_SHRM_SHRM_PERF12_DFSR_SRC_DIV_DIV3_5_FVAL                                                 0x6
+#define HWIO_GCC_RPMH_SHRM_SHRM_PERF12_DFSR_SRC_DIV_DIV4_FVAL                                                   0x7
+#define HWIO_GCC_RPMH_SHRM_SHRM_PERF12_DFSR_SRC_DIV_DIV4_5_FVAL                                                 0x8
+#define HWIO_GCC_RPMH_SHRM_SHRM_PERF12_DFSR_SRC_DIV_DIV5_FVAL                                                   0x9
+#define HWIO_GCC_RPMH_SHRM_SHRM_PERF12_DFSR_SRC_DIV_DIV5_5_FVAL                                                 0xa
+#define HWIO_GCC_RPMH_SHRM_SHRM_PERF12_DFSR_SRC_DIV_DIV6_FVAL                                                   0xb
+#define HWIO_GCC_RPMH_SHRM_SHRM_PERF12_DFSR_SRC_DIV_DIV6_5_FVAL                                                 0xc
+#define HWIO_GCC_RPMH_SHRM_SHRM_PERF12_DFSR_SRC_DIV_DIV7_FVAL                                                   0xd
+#define HWIO_GCC_RPMH_SHRM_SHRM_PERF12_DFSR_SRC_DIV_DIV7_5_FVAL                                                 0xe
+#define HWIO_GCC_RPMH_SHRM_SHRM_PERF12_DFSR_SRC_DIV_DIV8_FVAL                                                   0xf
+#define HWIO_GCC_RPMH_SHRM_SHRM_PERF12_DFSR_SRC_DIV_DIV8_5_FVAL                                                0x10
+#define HWIO_GCC_RPMH_SHRM_SHRM_PERF12_DFSR_SRC_DIV_DIV9_FVAL                                                  0x11
+#define HWIO_GCC_RPMH_SHRM_SHRM_PERF12_DFSR_SRC_DIV_DIV9_5_FVAL                                                0x12
+#define HWIO_GCC_RPMH_SHRM_SHRM_PERF12_DFSR_SRC_DIV_DIV10_FVAL                                                 0x13
+#define HWIO_GCC_RPMH_SHRM_SHRM_PERF12_DFSR_SRC_DIV_DIV10_5_FVAL                                               0x14
+#define HWIO_GCC_RPMH_SHRM_SHRM_PERF12_DFSR_SRC_DIV_DIV11_FVAL                                                 0x15
+#define HWIO_GCC_RPMH_SHRM_SHRM_PERF12_DFSR_SRC_DIV_DIV11_5_FVAL                                               0x16
+#define HWIO_GCC_RPMH_SHRM_SHRM_PERF12_DFSR_SRC_DIV_DIV12_FVAL                                                 0x17
+#define HWIO_GCC_RPMH_SHRM_SHRM_PERF12_DFSR_SRC_DIV_DIV12_5_FVAL                                               0x18
+#define HWIO_GCC_RPMH_SHRM_SHRM_PERF12_DFSR_SRC_DIV_DIV13_FVAL                                                 0x19
+#define HWIO_GCC_RPMH_SHRM_SHRM_PERF12_DFSR_SRC_DIV_DIV13_5_FVAL                                               0x1a
+#define HWIO_GCC_RPMH_SHRM_SHRM_PERF12_DFSR_SRC_DIV_DIV14_FVAL                                                 0x1b
+#define HWIO_GCC_RPMH_SHRM_SHRM_PERF12_DFSR_SRC_DIV_DIV14_5_FVAL                                               0x1c
+#define HWIO_GCC_RPMH_SHRM_SHRM_PERF12_DFSR_SRC_DIV_DIV15_FVAL                                                 0x1d
+#define HWIO_GCC_RPMH_SHRM_SHRM_PERF12_DFSR_SRC_DIV_DIV15_5_FVAL                                               0x1e
+#define HWIO_GCC_RPMH_SHRM_SHRM_PERF12_DFSR_SRC_DIV_DIV16_FVAL                                                 0x1f
+
+#define HWIO_GCC_RPMH_SHRM_SHRM_PERF13_DFSR_ADDR                                                         (GCC_CLK_CTL_REG_REG_BASE      + 0x0001f1b8)
+#define HWIO_GCC_RPMH_SHRM_SHRM_PERF13_DFSR_PHYS                                                         (GCC_CLK_CTL_REG_REG_BASE_PHYS + 0x0001f1b8)
+#define HWIO_GCC_RPMH_SHRM_SHRM_PERF13_DFSR_OFFS                                                         (GCC_CLK_CTL_REG_REG_BASE_OFFS + 0x0001f1b8)
+#define HWIO_GCC_RPMH_SHRM_SHRM_PERF13_DFSR_RMSK                                                              0x71f
+#define HWIO_GCC_RPMH_SHRM_SHRM_PERF13_DFSR_ATTR                                                                0x3
+#define HWIO_GCC_RPMH_SHRM_SHRM_PERF13_DFSR_IN          \
+        in_dword_masked(HWIO_GCC_RPMH_SHRM_SHRM_PERF13_DFSR_ADDR, HWIO_GCC_RPMH_SHRM_SHRM_PERF13_DFSR_RMSK)
+#define HWIO_GCC_RPMH_SHRM_SHRM_PERF13_DFSR_INM(m)      \
+        in_dword_masked(HWIO_GCC_RPMH_SHRM_SHRM_PERF13_DFSR_ADDR, m)
+#define HWIO_GCC_RPMH_SHRM_SHRM_PERF13_DFSR_OUT(v)      \
+        out_dword(HWIO_GCC_RPMH_SHRM_SHRM_PERF13_DFSR_ADDR,v)
+#define HWIO_GCC_RPMH_SHRM_SHRM_PERF13_DFSR_OUTM(m,v) \
+        out_dword_masked_ns(HWIO_GCC_RPMH_SHRM_SHRM_PERF13_DFSR_ADDR,m,v,HWIO_GCC_RPMH_SHRM_SHRM_PERF13_DFSR_IN)
+#define HWIO_GCC_RPMH_SHRM_SHRM_PERF13_DFSR_SRC_SEL_BMSK                                                      0x700
+#define HWIO_GCC_RPMH_SHRM_SHRM_PERF13_DFSR_SRC_SEL_SHFT                                                        0x8
+#define HWIO_GCC_RPMH_SHRM_SHRM_PERF13_DFSR_SRC_SEL_SRC0_FVAL                                                   0x0
+#define HWIO_GCC_RPMH_SHRM_SHRM_PERF13_DFSR_SRC_SEL_SRC1_FVAL                                                   0x1
+#define HWIO_GCC_RPMH_SHRM_SHRM_PERF13_DFSR_SRC_SEL_SRC2_FVAL                                                   0x2
+#define HWIO_GCC_RPMH_SHRM_SHRM_PERF13_DFSR_SRC_SEL_SRC3_FVAL                                                   0x3
+#define HWIO_GCC_RPMH_SHRM_SHRM_PERF13_DFSR_SRC_SEL_SRC4_FVAL                                                   0x4
+#define HWIO_GCC_RPMH_SHRM_SHRM_PERF13_DFSR_SRC_SEL_SRC5_FVAL                                                   0x5
+#define HWIO_GCC_RPMH_SHRM_SHRM_PERF13_DFSR_SRC_SEL_SRC6_FVAL                                                   0x6
+#define HWIO_GCC_RPMH_SHRM_SHRM_PERF13_DFSR_SRC_SEL_SRC7_FVAL                                                   0x7
+#define HWIO_GCC_RPMH_SHRM_SHRM_PERF13_DFSR_SRC_DIV_BMSK                                                       0x1f
+#define HWIO_GCC_RPMH_SHRM_SHRM_PERF13_DFSR_SRC_DIV_SHFT                                                        0x0
+#define HWIO_GCC_RPMH_SHRM_SHRM_PERF13_DFSR_SRC_DIV_BYPASS_FVAL                                                 0x0
+#define HWIO_GCC_RPMH_SHRM_SHRM_PERF13_DFSR_SRC_DIV_DIV1_FVAL                                                   0x1
+#define HWIO_GCC_RPMH_SHRM_SHRM_PERF13_DFSR_SRC_DIV_DIV1_5_FVAL                                                 0x2
+#define HWIO_GCC_RPMH_SHRM_SHRM_PERF13_DFSR_SRC_DIV_DIV2_FVAL                                                   0x3
+#define HWIO_GCC_RPMH_SHRM_SHRM_PERF13_DFSR_SRC_DIV_DIV2_5_FVAL                                                 0x4
+#define HWIO_GCC_RPMH_SHRM_SHRM_PERF13_DFSR_SRC_DIV_DIV3_FVAL                                                   0x5
+#define HWIO_GCC_RPMH_SHRM_SHRM_PERF13_DFSR_SRC_DIV_DIV3_5_FVAL                                                 0x6
+#define HWIO_GCC_RPMH_SHRM_SHRM_PERF13_DFSR_SRC_DIV_DIV4_FVAL                                                   0x7
+#define HWIO_GCC_RPMH_SHRM_SHRM_PERF13_DFSR_SRC_DIV_DIV4_5_FVAL                                                 0x8
+#define HWIO_GCC_RPMH_SHRM_SHRM_PERF13_DFSR_SRC_DIV_DIV5_FVAL                                                   0x9
+#define HWIO_GCC_RPMH_SHRM_SHRM_PERF13_DFSR_SRC_DIV_DIV5_5_FVAL                                                 0xa
+#define HWIO_GCC_RPMH_SHRM_SHRM_PERF13_DFSR_SRC_DIV_DIV6_FVAL                                                   0xb
+#define HWIO_GCC_RPMH_SHRM_SHRM_PERF13_DFSR_SRC_DIV_DIV6_5_FVAL                                                 0xc
+#define HWIO_GCC_RPMH_SHRM_SHRM_PERF13_DFSR_SRC_DIV_DIV7_FVAL                                                   0xd
+#define HWIO_GCC_RPMH_SHRM_SHRM_PERF13_DFSR_SRC_DIV_DIV7_5_FVAL                                                 0xe
+#define HWIO_GCC_RPMH_SHRM_SHRM_PERF13_DFSR_SRC_DIV_DIV8_FVAL                                                   0xf
+#define HWIO_GCC_RPMH_SHRM_SHRM_PERF13_DFSR_SRC_DIV_DIV8_5_FVAL                                                0x10
+#define HWIO_GCC_RPMH_SHRM_SHRM_PERF13_DFSR_SRC_DIV_DIV9_FVAL                                                  0x11
+#define HWIO_GCC_RPMH_SHRM_SHRM_PERF13_DFSR_SRC_DIV_DIV9_5_FVAL                                                0x12
+#define HWIO_GCC_RPMH_SHRM_SHRM_PERF13_DFSR_SRC_DIV_DIV10_FVAL                                                 0x13
+#define HWIO_GCC_RPMH_SHRM_SHRM_PERF13_DFSR_SRC_DIV_DIV10_5_FVAL                                               0x14
+#define HWIO_GCC_RPMH_SHRM_SHRM_PERF13_DFSR_SRC_DIV_DIV11_FVAL                                                 0x15
+#define HWIO_GCC_RPMH_SHRM_SHRM_PERF13_DFSR_SRC_DIV_DIV11_5_FVAL                                               0x16
+#define HWIO_GCC_RPMH_SHRM_SHRM_PERF13_DFSR_SRC_DIV_DIV12_FVAL                                                 0x17
+#define HWIO_GCC_RPMH_SHRM_SHRM_PERF13_DFSR_SRC_DIV_DIV12_5_FVAL                                               0x18
+#define HWIO_GCC_RPMH_SHRM_SHRM_PERF13_DFSR_SRC_DIV_DIV13_FVAL                                                 0x19
+#define HWIO_GCC_RPMH_SHRM_SHRM_PERF13_DFSR_SRC_DIV_DIV13_5_FVAL                                               0x1a
+#define HWIO_GCC_RPMH_SHRM_SHRM_PERF13_DFSR_SRC_DIV_DIV14_FVAL                                                 0x1b
+#define HWIO_GCC_RPMH_SHRM_SHRM_PERF13_DFSR_SRC_DIV_DIV14_5_FVAL                                               0x1c
+#define HWIO_GCC_RPMH_SHRM_SHRM_PERF13_DFSR_SRC_DIV_DIV15_FVAL                                                 0x1d
+#define HWIO_GCC_RPMH_SHRM_SHRM_PERF13_DFSR_SRC_DIV_DIV15_5_FVAL                                               0x1e
+#define HWIO_GCC_RPMH_SHRM_SHRM_PERF13_DFSR_SRC_DIV_DIV16_FVAL                                                 0x1f
+
+#define HWIO_GCC_RPMH_SHRM_SHRM_PERF14_DFSR_ADDR                                                         (GCC_CLK_CTL_REG_REG_BASE      + 0x0001f1bc)
+#define HWIO_GCC_RPMH_SHRM_SHRM_PERF14_DFSR_PHYS                                                         (GCC_CLK_CTL_REG_REG_BASE_PHYS + 0x0001f1bc)
+#define HWIO_GCC_RPMH_SHRM_SHRM_PERF14_DFSR_OFFS                                                         (GCC_CLK_CTL_REG_REG_BASE_OFFS + 0x0001f1bc)
+#define HWIO_GCC_RPMH_SHRM_SHRM_PERF14_DFSR_RMSK                                                              0x71f
+#define HWIO_GCC_RPMH_SHRM_SHRM_PERF14_DFSR_ATTR                                                                0x3
+#define HWIO_GCC_RPMH_SHRM_SHRM_PERF14_DFSR_IN          \
+        in_dword_masked(HWIO_GCC_RPMH_SHRM_SHRM_PERF14_DFSR_ADDR, HWIO_GCC_RPMH_SHRM_SHRM_PERF14_DFSR_RMSK)
+#define HWIO_GCC_RPMH_SHRM_SHRM_PERF14_DFSR_INM(m)      \
+        in_dword_masked(HWIO_GCC_RPMH_SHRM_SHRM_PERF14_DFSR_ADDR, m)
+#define HWIO_GCC_RPMH_SHRM_SHRM_PERF14_DFSR_OUT(v)      \
+        out_dword(HWIO_GCC_RPMH_SHRM_SHRM_PERF14_DFSR_ADDR,v)
+#define HWIO_GCC_RPMH_SHRM_SHRM_PERF14_DFSR_OUTM(m,v) \
+        out_dword_masked_ns(HWIO_GCC_RPMH_SHRM_SHRM_PERF14_DFSR_ADDR,m,v,HWIO_GCC_RPMH_SHRM_SHRM_PERF14_DFSR_IN)
+#define HWIO_GCC_RPMH_SHRM_SHRM_PERF14_DFSR_SRC_SEL_BMSK                                                      0x700
+#define HWIO_GCC_RPMH_SHRM_SHRM_PERF14_DFSR_SRC_SEL_SHFT                                                        0x8
+#define HWIO_GCC_RPMH_SHRM_SHRM_PERF14_DFSR_SRC_SEL_SRC0_FVAL                                                   0x0
+#define HWIO_GCC_RPMH_SHRM_SHRM_PERF14_DFSR_SRC_SEL_SRC1_FVAL                                                   0x1
+#define HWIO_GCC_RPMH_SHRM_SHRM_PERF14_DFSR_SRC_SEL_SRC2_FVAL                                                   0x2
+#define HWIO_GCC_RPMH_SHRM_SHRM_PERF14_DFSR_SRC_SEL_SRC3_FVAL                                                   0x3
+#define HWIO_GCC_RPMH_SHRM_SHRM_PERF14_DFSR_SRC_SEL_SRC4_FVAL                                                   0x4
+#define HWIO_GCC_RPMH_SHRM_SHRM_PERF14_DFSR_SRC_SEL_SRC5_FVAL                                                   0x5
+#define HWIO_GCC_RPMH_SHRM_SHRM_PERF14_DFSR_SRC_SEL_SRC6_FVAL                                                   0x6
+#define HWIO_GCC_RPMH_SHRM_SHRM_PERF14_DFSR_SRC_SEL_SRC7_FVAL                                                   0x7
+#define HWIO_GCC_RPMH_SHRM_SHRM_PERF14_DFSR_SRC_DIV_BMSK                                                       0x1f
+#define HWIO_GCC_RPMH_SHRM_SHRM_PERF14_DFSR_SRC_DIV_SHFT                                                        0x0
+#define HWIO_GCC_RPMH_SHRM_SHRM_PERF14_DFSR_SRC_DIV_BYPASS_FVAL                                                 0x0
+#define HWIO_GCC_RPMH_SHRM_SHRM_PERF14_DFSR_SRC_DIV_DIV1_FVAL                                                   0x1
+#define HWIO_GCC_RPMH_SHRM_SHRM_PERF14_DFSR_SRC_DIV_DIV1_5_FVAL                                                 0x2
+#define HWIO_GCC_RPMH_SHRM_SHRM_PERF14_DFSR_SRC_DIV_DIV2_FVAL                                                   0x3
+#define HWIO_GCC_RPMH_SHRM_SHRM_PERF14_DFSR_SRC_DIV_DIV2_5_FVAL                                                 0x4
+#define HWIO_GCC_RPMH_SHRM_SHRM_PERF14_DFSR_SRC_DIV_DIV3_FVAL                                                   0x5
+#define HWIO_GCC_RPMH_SHRM_SHRM_PERF14_DFSR_SRC_DIV_DIV3_5_FVAL                                                 0x6
+#define HWIO_GCC_RPMH_SHRM_SHRM_PERF14_DFSR_SRC_DIV_DIV4_FVAL                                                   0x7
+#define HWIO_GCC_RPMH_SHRM_SHRM_PERF14_DFSR_SRC_DIV_DIV4_5_FVAL                                                 0x8
+#define HWIO_GCC_RPMH_SHRM_SHRM_PERF14_DFSR_SRC_DIV_DIV5_FVAL                                                   0x9
+#define HWIO_GCC_RPMH_SHRM_SHRM_PERF14_DFSR_SRC_DIV_DIV5_5_FVAL                                                 0xa
+#define HWIO_GCC_RPMH_SHRM_SHRM_PERF14_DFSR_SRC_DIV_DIV6_FVAL                                                   0xb
+#define HWIO_GCC_RPMH_SHRM_SHRM_PERF14_DFSR_SRC_DIV_DIV6_5_FVAL                                                 0xc
+#define HWIO_GCC_RPMH_SHRM_SHRM_PERF14_DFSR_SRC_DIV_DIV7_FVAL                                                   0xd
+#define HWIO_GCC_RPMH_SHRM_SHRM_PERF14_DFSR_SRC_DIV_DIV7_5_FVAL                                                 0xe
+#define HWIO_GCC_RPMH_SHRM_SHRM_PERF14_DFSR_SRC_DIV_DIV8_FVAL                                                   0xf
+#define HWIO_GCC_RPMH_SHRM_SHRM_PERF14_DFSR_SRC_DIV_DIV8_5_FVAL                                                0x10
+#define HWIO_GCC_RPMH_SHRM_SHRM_PERF14_DFSR_SRC_DIV_DIV9_FVAL                                                  0x11
+#define HWIO_GCC_RPMH_SHRM_SHRM_PERF14_DFSR_SRC_DIV_DIV9_5_FVAL                                                0x12
+#define HWIO_GCC_RPMH_SHRM_SHRM_PERF14_DFSR_SRC_DIV_DIV10_FVAL                                                 0x13
+#define HWIO_GCC_RPMH_SHRM_SHRM_PERF14_DFSR_SRC_DIV_DIV10_5_FVAL                                               0x14
+#define HWIO_GCC_RPMH_SHRM_SHRM_PERF14_DFSR_SRC_DIV_DIV11_FVAL                                                 0x15
+#define HWIO_GCC_RPMH_SHRM_SHRM_PERF14_DFSR_SRC_DIV_DIV11_5_FVAL                                               0x16
+#define HWIO_GCC_RPMH_SHRM_SHRM_PERF14_DFSR_SRC_DIV_DIV12_FVAL                                                 0x17
+#define HWIO_GCC_RPMH_SHRM_SHRM_PERF14_DFSR_SRC_DIV_DIV12_5_FVAL                                               0x18
+#define HWIO_GCC_RPMH_SHRM_SHRM_PERF14_DFSR_SRC_DIV_DIV13_FVAL                                                 0x19
+#define HWIO_GCC_RPMH_SHRM_SHRM_PERF14_DFSR_SRC_DIV_DIV13_5_FVAL                                               0x1a
+#define HWIO_GCC_RPMH_SHRM_SHRM_PERF14_DFSR_SRC_DIV_DIV14_FVAL                                                 0x1b
+#define HWIO_GCC_RPMH_SHRM_SHRM_PERF14_DFSR_SRC_DIV_DIV14_5_FVAL                                               0x1c
+#define HWIO_GCC_RPMH_SHRM_SHRM_PERF14_DFSR_SRC_DIV_DIV15_FVAL                                                 0x1d
+#define HWIO_GCC_RPMH_SHRM_SHRM_PERF14_DFSR_SRC_DIV_DIV15_5_FVAL                                               0x1e
+#define HWIO_GCC_RPMH_SHRM_SHRM_PERF14_DFSR_SRC_DIV_DIV16_FVAL                                                 0x1f
+
+#define HWIO_GCC_RPMH_SHRM_SHRM_PERF15_DFSR_ADDR                                                         (GCC_CLK_CTL_REG_REG_BASE      + 0x0001f1c0)
+#define HWIO_GCC_RPMH_SHRM_SHRM_PERF15_DFSR_PHYS                                                         (GCC_CLK_CTL_REG_REG_BASE_PHYS + 0x0001f1c0)
+#define HWIO_GCC_RPMH_SHRM_SHRM_PERF15_DFSR_OFFS                                                         (GCC_CLK_CTL_REG_REG_BASE_OFFS + 0x0001f1c0)
+#define HWIO_GCC_RPMH_SHRM_SHRM_PERF15_DFSR_RMSK                                                              0x71f
+#define HWIO_GCC_RPMH_SHRM_SHRM_PERF15_DFSR_ATTR                                                                0x3
+#define HWIO_GCC_RPMH_SHRM_SHRM_PERF15_DFSR_IN          \
+        in_dword_masked(HWIO_GCC_RPMH_SHRM_SHRM_PERF15_DFSR_ADDR, HWIO_GCC_RPMH_SHRM_SHRM_PERF15_DFSR_RMSK)
+#define HWIO_GCC_RPMH_SHRM_SHRM_PERF15_DFSR_INM(m)      \
+        in_dword_masked(HWIO_GCC_RPMH_SHRM_SHRM_PERF15_DFSR_ADDR, m)
+#define HWIO_GCC_RPMH_SHRM_SHRM_PERF15_DFSR_OUT(v)      \
+        out_dword(HWIO_GCC_RPMH_SHRM_SHRM_PERF15_DFSR_ADDR,v)
+#define HWIO_GCC_RPMH_SHRM_SHRM_PERF15_DFSR_OUTM(m,v) \
+        out_dword_masked_ns(HWIO_GCC_RPMH_SHRM_SHRM_PERF15_DFSR_ADDR,m,v,HWIO_GCC_RPMH_SHRM_SHRM_PERF15_DFSR_IN)
+#define HWIO_GCC_RPMH_SHRM_SHRM_PERF15_DFSR_SRC_SEL_BMSK                                                      0x700
+#define HWIO_GCC_RPMH_SHRM_SHRM_PERF15_DFSR_SRC_SEL_SHFT                                                        0x8
+#define HWIO_GCC_RPMH_SHRM_SHRM_PERF15_DFSR_SRC_SEL_SRC0_FVAL                                                   0x0
+#define HWIO_GCC_RPMH_SHRM_SHRM_PERF15_DFSR_SRC_SEL_SRC1_FVAL                                                   0x1
+#define HWIO_GCC_RPMH_SHRM_SHRM_PERF15_DFSR_SRC_SEL_SRC2_FVAL                                                   0x2
+#define HWIO_GCC_RPMH_SHRM_SHRM_PERF15_DFSR_SRC_SEL_SRC3_FVAL                                                   0x3
+#define HWIO_GCC_RPMH_SHRM_SHRM_PERF15_DFSR_SRC_SEL_SRC4_FVAL                                                   0x4
+#define HWIO_GCC_RPMH_SHRM_SHRM_PERF15_DFSR_SRC_SEL_SRC5_FVAL                                                   0x5
+#define HWIO_GCC_RPMH_SHRM_SHRM_PERF15_DFSR_SRC_SEL_SRC6_FVAL                                                   0x6
+#define HWIO_GCC_RPMH_SHRM_SHRM_PERF15_DFSR_SRC_SEL_SRC7_FVAL                                                   0x7
+#define HWIO_GCC_RPMH_SHRM_SHRM_PERF15_DFSR_SRC_DIV_BMSK                                                       0x1f
+#define HWIO_GCC_RPMH_SHRM_SHRM_PERF15_DFSR_SRC_DIV_SHFT                                                        0x0
+#define HWIO_GCC_RPMH_SHRM_SHRM_PERF15_DFSR_SRC_DIV_BYPASS_FVAL                                                 0x0
+#define HWIO_GCC_RPMH_SHRM_SHRM_PERF15_DFSR_SRC_DIV_DIV1_FVAL                                                   0x1
+#define HWIO_GCC_RPMH_SHRM_SHRM_PERF15_DFSR_SRC_DIV_DIV1_5_FVAL                                                 0x2
+#define HWIO_GCC_RPMH_SHRM_SHRM_PERF15_DFSR_SRC_DIV_DIV2_FVAL                                                   0x3
+#define HWIO_GCC_RPMH_SHRM_SHRM_PERF15_DFSR_SRC_DIV_DIV2_5_FVAL                                                 0x4
+#define HWIO_GCC_RPMH_SHRM_SHRM_PERF15_DFSR_SRC_DIV_DIV3_FVAL                                                   0x5
+#define HWIO_GCC_RPMH_SHRM_SHRM_PERF15_DFSR_SRC_DIV_DIV3_5_FVAL                                                 0x6
+#define HWIO_GCC_RPMH_SHRM_SHRM_PERF15_DFSR_SRC_DIV_DIV4_FVAL                                                   0x7
+#define HWIO_GCC_RPMH_SHRM_SHRM_PERF15_DFSR_SRC_DIV_DIV4_5_FVAL                                                 0x8
+#define HWIO_GCC_RPMH_SHRM_SHRM_PERF15_DFSR_SRC_DIV_DIV5_FVAL                                                   0x9
+#define HWIO_GCC_RPMH_SHRM_SHRM_PERF15_DFSR_SRC_DIV_DIV5_5_FVAL                                                 0xa
+#define HWIO_GCC_RPMH_SHRM_SHRM_PERF15_DFSR_SRC_DIV_DIV6_FVAL                                                   0xb
+#define HWIO_GCC_RPMH_SHRM_SHRM_PERF15_DFSR_SRC_DIV_DIV6_5_FVAL                                                 0xc
+#define HWIO_GCC_RPMH_SHRM_SHRM_PERF15_DFSR_SRC_DIV_DIV7_FVAL                                                   0xd
+#define HWIO_GCC_RPMH_SHRM_SHRM_PERF15_DFSR_SRC_DIV_DIV7_5_FVAL                                                 0xe
+#define HWIO_GCC_RPMH_SHRM_SHRM_PERF15_DFSR_SRC_DIV_DIV8_FVAL                                                   0xf
+#define HWIO_GCC_RPMH_SHRM_SHRM_PERF15_DFSR_SRC_DIV_DIV8_5_FVAL                                                0x10
+#define HWIO_GCC_RPMH_SHRM_SHRM_PERF15_DFSR_SRC_DIV_DIV9_FVAL                                                  0x11
+#define HWIO_GCC_RPMH_SHRM_SHRM_PERF15_DFSR_SRC_DIV_DIV9_5_FVAL                                                0x12
+#define HWIO_GCC_RPMH_SHRM_SHRM_PERF15_DFSR_SRC_DIV_DIV10_FVAL                                                 0x13
+#define HWIO_GCC_RPMH_SHRM_SHRM_PERF15_DFSR_SRC_DIV_DIV10_5_FVAL                                               0x14
+#define HWIO_GCC_RPMH_SHRM_SHRM_PERF15_DFSR_SRC_DIV_DIV11_FVAL                                                 0x15
+#define HWIO_GCC_RPMH_SHRM_SHRM_PERF15_DFSR_SRC_DIV_DIV11_5_FVAL                                               0x16
+#define HWIO_GCC_RPMH_SHRM_SHRM_PERF15_DFSR_SRC_DIV_DIV12_FVAL                                                 0x17
+#define HWIO_GCC_RPMH_SHRM_SHRM_PERF15_DFSR_SRC_DIV_DIV12_5_FVAL                                               0x18
+#define HWIO_GCC_RPMH_SHRM_SHRM_PERF15_DFSR_SRC_DIV_DIV13_FVAL                                                 0x19
+#define HWIO_GCC_RPMH_SHRM_SHRM_PERF15_DFSR_SRC_DIV_DIV13_5_FVAL                                               0x1a
+#define HWIO_GCC_RPMH_SHRM_SHRM_PERF15_DFSR_SRC_DIV_DIV14_FVAL                                                 0x1b
+#define HWIO_GCC_RPMH_SHRM_SHRM_PERF15_DFSR_SRC_DIV_DIV14_5_FVAL                                               0x1c
+#define HWIO_GCC_RPMH_SHRM_SHRM_PERF15_DFSR_SRC_DIV_DIV15_FVAL                                                 0x1d
+#define HWIO_GCC_RPMH_SHRM_SHRM_PERF15_DFSR_SRC_DIV_DIV15_5_FVAL                                               0x1e
+#define HWIO_GCC_RPMH_SHRM_SHRM_PERF15_DFSR_SRC_DIV_DIV16_FVAL                                                 0x1f
+
+#define HWIO_GCC_SHRM_CMD_RCGR_ADDR                                                                      (GCC_CLK_CTL_REG_REG_BASE      + 0x0001f168)
+#define HWIO_GCC_SHRM_CMD_RCGR_PHYS                                                                      (GCC_CLK_CTL_REG_REG_BASE_PHYS + 0x0001f168)
+#define HWIO_GCC_SHRM_CMD_RCGR_OFFS                                                                      (GCC_CLK_CTL_REG_REG_BASE_OFFS + 0x0001f168)
+#define HWIO_GCC_SHRM_CMD_RCGR_RMSK                                                                      0x80000013
+#define HWIO_GCC_SHRM_CMD_RCGR_ATTR                                                                             0x3
+#define HWIO_GCC_SHRM_CMD_RCGR_IN          \
+        in_dword_masked(HWIO_GCC_SHRM_CMD_RCGR_ADDR, HWIO_GCC_SHRM_CMD_RCGR_RMSK)
+#define HWIO_GCC_SHRM_CMD_RCGR_INM(m)      \
+        in_dword_masked(HWIO_GCC_SHRM_CMD_RCGR_ADDR, m)
+#define HWIO_GCC_SHRM_CMD_RCGR_OUT(v)      \
+        out_dword(HWIO_GCC_SHRM_CMD_RCGR_ADDR,v)
+#define HWIO_GCC_SHRM_CMD_RCGR_OUTM(m,v) \
+        out_dword_masked_ns(HWIO_GCC_SHRM_CMD_RCGR_ADDR,m,v,HWIO_GCC_SHRM_CMD_RCGR_IN)
+#define HWIO_GCC_SHRM_CMD_RCGR_ROOT_OFF_BMSK                                                             0x80000000
+#define HWIO_GCC_SHRM_CMD_RCGR_ROOT_OFF_SHFT                                                                   0x1f
+#define HWIO_GCC_SHRM_CMD_RCGR_DIRTY_CFG_RCGR_BMSK                                                             0x10
+#define HWIO_GCC_SHRM_CMD_RCGR_DIRTY_CFG_RCGR_SHFT                                                              0x4
+#define HWIO_GCC_SHRM_CMD_RCGR_ROOT_EN_BMSK                                                                     0x2
+#define HWIO_GCC_SHRM_CMD_RCGR_ROOT_EN_SHFT                                                                     0x1
+#define HWIO_GCC_SHRM_CMD_RCGR_ROOT_EN_DISABLE_FVAL                                                             0x0
+#define HWIO_GCC_SHRM_CMD_RCGR_ROOT_EN_ENABLE_FVAL                                                              0x1
+#define HWIO_GCC_SHRM_CMD_RCGR_UPDATE_BMSK                                                                      0x1
+#define HWIO_GCC_SHRM_CMD_RCGR_UPDATE_SHFT                                                                      0x0
+#define HWIO_GCC_SHRM_CMD_RCGR_UPDATE_DISABLE_FVAL                                                              0x0
+#define HWIO_GCC_SHRM_CMD_RCGR_UPDATE_ENABLE_FVAL                                                               0x1
+
+#define HWIO_GCC_SHRM_CFG_RCGR_ADDR                                                                      (GCC_CLK_CTL_REG_REG_BASE      + 0x0001f16c)
+#define HWIO_GCC_SHRM_CFG_RCGR_PHYS                                                                      (GCC_CLK_CTL_REG_REG_BASE_PHYS + 0x0001f16c)
+#define HWIO_GCC_SHRM_CFG_RCGR_OFFS                                                                      (GCC_CLK_CTL_REG_REG_BASE_OFFS + 0x0001f16c)
+#define HWIO_GCC_SHRM_CFG_RCGR_RMSK                                                                        0x11071f
+#define HWIO_GCC_SHRM_CFG_RCGR_ATTR                                                                             0x3
+#define HWIO_GCC_SHRM_CFG_RCGR_IN          \
+        in_dword_masked(HWIO_GCC_SHRM_CFG_RCGR_ADDR, HWIO_GCC_SHRM_CFG_RCGR_RMSK)
+#define HWIO_GCC_SHRM_CFG_RCGR_INM(m)      \
+        in_dword_masked(HWIO_GCC_SHRM_CFG_RCGR_ADDR, m)
+#define HWIO_GCC_SHRM_CFG_RCGR_OUT(v)      \
+        out_dword(HWIO_GCC_SHRM_CFG_RCGR_ADDR,v)
+#define HWIO_GCC_SHRM_CFG_RCGR_OUTM(m,v) \
+        out_dword_masked_ns(HWIO_GCC_SHRM_CFG_RCGR_ADDR,m,v,HWIO_GCC_SHRM_CFG_RCGR_IN)
+#define HWIO_GCC_SHRM_CFG_RCGR_HW_CLK_CONTROL_BMSK                                                         0x100000
+#define HWIO_GCC_SHRM_CFG_RCGR_HW_CLK_CONTROL_SHFT                                                             0x14
+#define HWIO_GCC_SHRM_CFG_RCGR_HW_CLK_CONTROL_DISABLE_FVAL                                                      0x0
+#define HWIO_GCC_SHRM_CFG_RCGR_HW_CLK_CONTROL_ENABLE_FVAL                                                       0x1
+#define HWIO_GCC_SHRM_CFG_RCGR_RCGLITE_DISABLE_BMSK                                                         0x10000
+#define HWIO_GCC_SHRM_CFG_RCGR_RCGLITE_DISABLE_SHFT                                                            0x10
+#define HWIO_GCC_SHRM_CFG_RCGR_RCGLITE_DISABLE_RCGLITE_ENABLED_FVAL                                             0x0
+#define HWIO_GCC_SHRM_CFG_RCGR_RCGLITE_DISABLE_RCGLITE_DISABLED_FVAL                                            0x1
+#define HWIO_GCC_SHRM_CFG_RCGR_SRC_SEL_BMSK                                                                   0x700
+#define HWIO_GCC_SHRM_CFG_RCGR_SRC_SEL_SHFT                                                                     0x8
+#define HWIO_GCC_SHRM_CFG_RCGR_SRC_SEL_SRC0_FVAL                                                                0x0
+#define HWIO_GCC_SHRM_CFG_RCGR_SRC_SEL_SRC1_FVAL                                                                0x1
+#define HWIO_GCC_SHRM_CFG_RCGR_SRC_SEL_SRC2_FVAL                                                                0x2
+#define HWIO_GCC_SHRM_CFG_RCGR_SRC_SEL_SRC3_FVAL                                                                0x3
+#define HWIO_GCC_SHRM_CFG_RCGR_SRC_SEL_SRC4_FVAL                                                                0x4
+#define HWIO_GCC_SHRM_CFG_RCGR_SRC_SEL_SRC5_FVAL                                                                0x5
+#define HWIO_GCC_SHRM_CFG_RCGR_SRC_SEL_SRC6_FVAL                                                                0x6
+#define HWIO_GCC_SHRM_CFG_RCGR_SRC_SEL_SRC7_FVAL                                                                0x7
+#define HWIO_GCC_SHRM_CFG_RCGR_SRC_DIV_BMSK                                                                    0x1f
+#define HWIO_GCC_SHRM_CFG_RCGR_SRC_DIV_SHFT                                                                     0x0
+#define HWIO_GCC_SHRM_CFG_RCGR_SRC_DIV_BYPASS_FVAL                                                              0x0
+#define HWIO_GCC_SHRM_CFG_RCGR_SRC_DIV_DIV1_FVAL                                                                0x1
+#define HWIO_GCC_SHRM_CFG_RCGR_SRC_DIV_DIV1_5_FVAL                                                              0x2
+#define HWIO_GCC_SHRM_CFG_RCGR_SRC_DIV_DIV2_FVAL                                                                0x3
+#define HWIO_GCC_SHRM_CFG_RCGR_SRC_DIV_DIV2_5_FVAL                                                              0x4
+#define HWIO_GCC_SHRM_CFG_RCGR_SRC_DIV_DIV3_FVAL                                                                0x5
+#define HWIO_GCC_SHRM_CFG_RCGR_SRC_DIV_DIV3_5_FVAL                                                              0x6
+#define HWIO_GCC_SHRM_CFG_RCGR_SRC_DIV_DIV4_FVAL                                                                0x7
+#define HWIO_GCC_SHRM_CFG_RCGR_SRC_DIV_DIV4_5_FVAL                                                              0x8
+#define HWIO_GCC_SHRM_CFG_RCGR_SRC_DIV_DIV5_FVAL                                                                0x9
+#define HWIO_GCC_SHRM_CFG_RCGR_SRC_DIV_DIV5_5_FVAL                                                              0xa
+#define HWIO_GCC_SHRM_CFG_RCGR_SRC_DIV_DIV6_FVAL                                                                0xb
+#define HWIO_GCC_SHRM_CFG_RCGR_SRC_DIV_DIV6_5_FVAL                                                              0xc
+#define HWIO_GCC_SHRM_CFG_RCGR_SRC_DIV_DIV7_FVAL                                                                0xd
+#define HWIO_GCC_SHRM_CFG_RCGR_SRC_DIV_DIV7_5_FVAL                                                              0xe
+#define HWIO_GCC_SHRM_CFG_RCGR_SRC_DIV_DIV8_FVAL                                                                0xf
+#define HWIO_GCC_SHRM_CFG_RCGR_SRC_DIV_DIV8_5_FVAL                                                             0x10
+#define HWIO_GCC_SHRM_CFG_RCGR_SRC_DIV_DIV9_FVAL                                                               0x11
+#define HWIO_GCC_SHRM_CFG_RCGR_SRC_DIV_DIV9_5_FVAL                                                             0x12
+#define HWIO_GCC_SHRM_CFG_RCGR_SRC_DIV_DIV10_FVAL                                                              0x13
+#define HWIO_GCC_SHRM_CFG_RCGR_SRC_DIV_DIV10_5_FVAL                                                            0x14
+#define HWIO_GCC_SHRM_CFG_RCGR_SRC_DIV_DIV11_FVAL                                                              0x15
+#define HWIO_GCC_SHRM_CFG_RCGR_SRC_DIV_DIV11_5_FVAL                                                            0x16
+#define HWIO_GCC_SHRM_CFG_RCGR_SRC_DIV_DIV12_FVAL                                                              0x17
+#define HWIO_GCC_SHRM_CFG_RCGR_SRC_DIV_DIV12_5_FVAL                                                            0x18
+#define HWIO_GCC_SHRM_CFG_RCGR_SRC_DIV_DIV13_FVAL                                                              0x19
+#define HWIO_GCC_SHRM_CFG_RCGR_SRC_DIV_DIV13_5_FVAL                                                            0x1a
+#define HWIO_GCC_SHRM_CFG_RCGR_SRC_DIV_DIV14_FVAL                                                              0x1b
+#define HWIO_GCC_SHRM_CFG_RCGR_SRC_DIV_DIV14_5_FVAL                                                            0x1c
+#define HWIO_GCC_SHRM_CFG_RCGR_SRC_DIV_DIV15_FVAL                                                              0x1d
+#define HWIO_GCC_SHRM_CFG_RCGR_SRC_DIV_DIV15_5_FVAL                                                            0x1e
+#define HWIO_GCC_SHRM_CFG_RCGR_SRC_DIV_DIV16_FVAL                                                              0x1f
+
+#define HWIO_GCC_SHRM_DCD_CDIV_DCDR_ADDR                                                                 (GCC_CLK_CTL_REG_REG_BASE      + 0x0001f294)
+#define HWIO_GCC_SHRM_DCD_CDIV_DCDR_PHYS                                                                 (GCC_CLK_CTL_REG_REG_BASE_PHYS + 0x0001f294)
+#define HWIO_GCC_SHRM_DCD_CDIV_DCDR_OFFS                                                                 (GCC_CLK_CTL_REG_REG_BASE_OFFS + 0x0001f294)
+#define HWIO_GCC_SHRM_DCD_CDIV_DCDR_RMSK                                                                        0x1
+#define HWIO_GCC_SHRM_DCD_CDIV_DCDR_ATTR                                                                        0x3
+#define HWIO_GCC_SHRM_DCD_CDIV_DCDR_IN          \
+        in_dword_masked(HWIO_GCC_SHRM_DCD_CDIV_DCDR_ADDR, HWIO_GCC_SHRM_DCD_CDIV_DCDR_RMSK)
+#define HWIO_GCC_SHRM_DCD_CDIV_DCDR_INM(m)      \
+        in_dword_masked(HWIO_GCC_SHRM_DCD_CDIV_DCDR_ADDR, m)
+#define HWIO_GCC_SHRM_DCD_CDIV_DCDR_OUT(v)      \
+        out_dword(HWIO_GCC_SHRM_DCD_CDIV_DCDR_ADDR,v)
+#define HWIO_GCC_SHRM_DCD_CDIV_DCDR_OUTM(m,v) \
+        out_dword_masked_ns(HWIO_GCC_SHRM_DCD_CDIV_DCDR_ADDR,m,v,HWIO_GCC_SHRM_DCD_CDIV_DCDR_IN)
+#define HWIO_GCC_SHRM_DCD_CDIV_DCDR_DCD_ENABLE_BMSK                                                             0x1
+#define HWIO_GCC_SHRM_DCD_CDIV_DCDR_DCD_ENABLE_SHFT                                                             0x0
+#define HWIO_GCC_SHRM_DCD_CDIV_DCDR_DCD_ENABLE_DISABLE_FVAL                                                     0x0
+#define HWIO_GCC_SHRM_DCD_CDIV_DCDR_DCD_ENABLE_ENABLE_FVAL                                                      0x1
+
+#define HWIO_GCC_MEMNOC_DCD_CDIV_DCDR_ADDR                                                               (GCC_CLK_CTL_REG_REG_BASE      + 0x0001f298)
+#define HWIO_GCC_MEMNOC_DCD_CDIV_DCDR_PHYS                                                               (GCC_CLK_CTL_REG_REG_BASE_PHYS + 0x0001f298)
+#define HWIO_GCC_MEMNOC_DCD_CDIV_DCDR_OFFS                                                               (GCC_CLK_CTL_REG_REG_BASE_OFFS + 0x0001f298)
+#define HWIO_GCC_MEMNOC_DCD_CDIV_DCDR_RMSK                                                                      0x1
+#define HWIO_GCC_MEMNOC_DCD_CDIV_DCDR_ATTR                                                                      0x3
+#define HWIO_GCC_MEMNOC_DCD_CDIV_DCDR_IN          \
+        in_dword_masked(HWIO_GCC_MEMNOC_DCD_CDIV_DCDR_ADDR, HWIO_GCC_MEMNOC_DCD_CDIV_DCDR_RMSK)
+#define HWIO_GCC_MEMNOC_DCD_CDIV_DCDR_INM(m)      \
+        in_dword_masked(HWIO_GCC_MEMNOC_DCD_CDIV_DCDR_ADDR, m)
+#define HWIO_GCC_MEMNOC_DCD_CDIV_DCDR_OUT(v)      \
+        out_dword(HWIO_GCC_MEMNOC_DCD_CDIV_DCDR_ADDR,v)
+#define HWIO_GCC_MEMNOC_DCD_CDIV_DCDR_OUTM(m,v) \
+        out_dword_masked_ns(HWIO_GCC_MEMNOC_DCD_CDIV_DCDR_ADDR,m,v,HWIO_GCC_MEMNOC_DCD_CDIV_DCDR_IN)
+#define HWIO_GCC_MEMNOC_DCD_CDIV_DCDR_DCD_ENABLE_BMSK                                                           0x1
+#define HWIO_GCC_MEMNOC_DCD_CDIV_DCDR_DCD_ENABLE_SHFT                                                           0x0
+#define HWIO_GCC_MEMNOC_DCD_CDIV_DCDR_DCD_ENABLE_DISABLE_FVAL                                                   0x0
+#define HWIO_GCC_MEMNOC_DCD_CDIV_DCDR_DCD_ENABLE_ENABLE_FVAL                                                    0x1
+
+#define HWIO_GCC_DDR_I_HCLK_CBCR_ADDR                                                                    (GCC_CLK_CTL_REG_REG_BASE      + 0x0001f29c)
+#define HWIO_GCC_DDR_I_HCLK_CBCR_PHYS                                                                    (GCC_CLK_CTL_REG_REG_BASE_PHYS + 0x0001f29c)
+#define HWIO_GCC_DDR_I_HCLK_CBCR_OFFS                                                                    (GCC_CLK_CTL_REG_REG_BASE_OFFS + 0x0001f29c)
+#define HWIO_GCC_DDR_I_HCLK_CBCR_RMSK                                                                    0x81c0000f
+#define HWIO_GCC_DDR_I_HCLK_CBCR_ATTR                                                                           0x3
+#define HWIO_GCC_DDR_I_HCLK_CBCR_IN          \
+        in_dword_masked(HWIO_GCC_DDR_I_HCLK_CBCR_ADDR, HWIO_GCC_DDR_I_HCLK_CBCR_RMSK)
+#define HWIO_GCC_DDR_I_HCLK_CBCR_INM(m)      \
+        in_dword_masked(HWIO_GCC_DDR_I_HCLK_CBCR_ADDR, m)
+#define HWIO_GCC_DDR_I_HCLK_CBCR_OUT(v)      \
+        out_dword(HWIO_GCC_DDR_I_HCLK_CBCR_ADDR,v)
+#define HWIO_GCC_DDR_I_HCLK_CBCR_OUTM(m,v) \
+        out_dword_masked_ns(HWIO_GCC_DDR_I_HCLK_CBCR_ADDR,m,v,HWIO_GCC_DDR_I_HCLK_CBCR_IN)
+#define HWIO_GCC_DDR_I_HCLK_CBCR_CLK_OFF_BMSK                                                            0x80000000
+#define HWIO_GCC_DDR_I_HCLK_CBCR_CLK_OFF_SHFT                                                                  0x1f
+#define HWIO_GCC_DDR_I_HCLK_CBCR_IGNORE_ALL_ARES_BMSK                                                     0x1000000
+#define HWIO_GCC_DDR_I_HCLK_CBCR_IGNORE_ALL_ARES_SHFT                                                          0x18
+#define HWIO_GCC_DDR_I_HCLK_CBCR_IGNORE_ALL_CLK_DIS_BMSK                                                   0x800000
+#define HWIO_GCC_DDR_I_HCLK_CBCR_IGNORE_ALL_CLK_DIS_SHFT                                                       0x17
+#define HWIO_GCC_DDR_I_HCLK_CBCR_CLK_DIS_BMSK                                                              0x400000
+#define HWIO_GCC_DDR_I_HCLK_CBCR_CLK_DIS_SHFT                                                                  0x16
+#define HWIO_GCC_DDR_I_HCLK_CBCR_SW_ONLY_EN_BMSK                                                                0x8
+#define HWIO_GCC_DDR_I_HCLK_CBCR_SW_ONLY_EN_SHFT                                                                0x3
+#define HWIO_GCC_DDR_I_HCLK_CBCR_CLK_ARES_BMSK                                                                  0x4
+#define HWIO_GCC_DDR_I_HCLK_CBCR_CLK_ARES_SHFT                                                                  0x2
+#define HWIO_GCC_DDR_I_HCLK_CBCR_CLK_ARES_NO_RESET_FVAL                                                         0x0
+#define HWIO_GCC_DDR_I_HCLK_CBCR_CLK_ARES_RESET_FVAL                                                            0x1
+#define HWIO_GCC_DDR_I_HCLK_CBCR_HW_CTL_BMSK                                                                    0x2
+#define HWIO_GCC_DDR_I_HCLK_CBCR_HW_CTL_SHFT                                                                    0x1
+#define HWIO_GCC_DDR_I_HCLK_CBCR_HW_CTL_DISABLE_FVAL                                                            0x0
+#define HWIO_GCC_DDR_I_HCLK_CBCR_HW_CTL_ENABLE_FVAL                                                             0x1
+#define HWIO_GCC_DDR_I_HCLK_CBCR_CLK_ENABLE_BMSK                                                                0x1
+#define HWIO_GCC_DDR_I_HCLK_CBCR_CLK_ENABLE_SHFT                                                                0x0
+#define HWIO_GCC_DDR_I_HCLK_CBCR_CLK_ENABLE_DISABLE_FVAL                                                        0x0
+#define HWIO_GCC_DDR_I_HCLK_CBCR_CLK_ENABLE_ENABLE_FVAL                                                         0x1
+
+#define HWIO_GCC_DDRMC_CH0_CBCR_ADDR                                                                     (GCC_CLK_CTL_REG_REG_BASE      + 0x0001f2a0)
+#define HWIO_GCC_DDRMC_CH0_CBCR_PHYS                                                                     (GCC_CLK_CTL_REG_REG_BASE_PHYS + 0x0001f2a0)
+#define HWIO_GCC_DDRMC_CH0_CBCR_OFFS                                                                     (GCC_CLK_CTL_REG_REG_BASE_OFFS + 0x0001f2a0)
+#define HWIO_GCC_DDRMC_CH0_CBCR_RMSK                                                                     0x81d0000f
+#define HWIO_GCC_DDRMC_CH0_CBCR_ATTR                                                                            0x3
+#define HWIO_GCC_DDRMC_CH0_CBCR_IN          \
+        in_dword_masked(HWIO_GCC_DDRMC_CH0_CBCR_ADDR, HWIO_GCC_DDRMC_CH0_CBCR_RMSK)
+#define HWIO_GCC_DDRMC_CH0_CBCR_INM(m)      \
+        in_dword_masked(HWIO_GCC_DDRMC_CH0_CBCR_ADDR, m)
+#define HWIO_GCC_DDRMC_CH0_CBCR_OUT(v)      \
+        out_dword(HWIO_GCC_DDRMC_CH0_CBCR_ADDR,v)
+#define HWIO_GCC_DDRMC_CH0_CBCR_OUTM(m,v) \
+        out_dword_masked_ns(HWIO_GCC_DDRMC_CH0_CBCR_ADDR,m,v,HWIO_GCC_DDRMC_CH0_CBCR_IN)
+#define HWIO_GCC_DDRMC_CH0_CBCR_CLK_OFF_BMSK                                                             0x80000000
+#define HWIO_GCC_DDRMC_CH0_CBCR_CLK_OFF_SHFT                                                                   0x1f
+#define HWIO_GCC_DDRMC_CH0_CBCR_IGNORE_ALL_ARES_BMSK                                                      0x1000000
+#define HWIO_GCC_DDRMC_CH0_CBCR_IGNORE_ALL_ARES_SHFT                                                           0x18
+#define HWIO_GCC_DDRMC_CH0_CBCR_IGNORE_ALL_CLK_DIS_BMSK                                                    0x800000
+#define HWIO_GCC_DDRMC_CH0_CBCR_IGNORE_ALL_CLK_DIS_SHFT                                                        0x17
+#define HWIO_GCC_DDRMC_CH0_CBCR_CLK_DIS_BMSK                                                               0x400000
+#define HWIO_GCC_DDRMC_CH0_CBCR_CLK_DIS_SHFT                                                                   0x16
+#define HWIO_GCC_DDRMC_CH0_CBCR_IGNORE_RPMH_CLK_DIS_BMSK                                                   0x100000
+#define HWIO_GCC_DDRMC_CH0_CBCR_IGNORE_RPMH_CLK_DIS_SHFT                                                       0x14
+#define HWIO_GCC_DDRMC_CH0_CBCR_SW_ONLY_EN_BMSK                                                                 0x8
+#define HWIO_GCC_DDRMC_CH0_CBCR_SW_ONLY_EN_SHFT                                                                 0x3
+#define HWIO_GCC_DDRMC_CH0_CBCR_CLK_ARES_BMSK                                                                   0x4
+#define HWIO_GCC_DDRMC_CH0_CBCR_CLK_ARES_SHFT                                                                   0x2
+#define HWIO_GCC_DDRMC_CH0_CBCR_CLK_ARES_NO_RESET_FVAL                                                          0x0
+#define HWIO_GCC_DDRMC_CH0_CBCR_CLK_ARES_RESET_FVAL                                                             0x1
+#define HWIO_GCC_DDRMC_CH0_CBCR_HW_CTL_BMSK                                                                     0x2
+#define HWIO_GCC_DDRMC_CH0_CBCR_HW_CTL_SHFT                                                                     0x1
+#define HWIO_GCC_DDRMC_CH0_CBCR_HW_CTL_DISABLE_FVAL                                                             0x0
+#define HWIO_GCC_DDRMC_CH0_CBCR_HW_CTL_ENABLE_FVAL                                                              0x1
+#define HWIO_GCC_DDRMC_CH0_CBCR_CLK_ENABLE_BMSK                                                                 0x1
+#define HWIO_GCC_DDRMC_CH0_CBCR_CLK_ENABLE_SHFT                                                                 0x0
+#define HWIO_GCC_DDRMC_CH0_CBCR_CLK_ENABLE_DISABLE_FVAL                                                         0x0
+#define HWIO_GCC_DDRMC_CH0_CBCR_CLK_ENABLE_ENABLE_FVAL                                                          0x1
+
+#define HWIO_GCC_DDRMC_CH1_CBCR_ADDR                                                                     (GCC_CLK_CTL_REG_REG_BASE      + 0x0001f2a4)
+#define HWIO_GCC_DDRMC_CH1_CBCR_PHYS                                                                     (GCC_CLK_CTL_REG_REG_BASE_PHYS + 0x0001f2a4)
+#define HWIO_GCC_DDRMC_CH1_CBCR_OFFS                                                                     (GCC_CLK_CTL_REG_REG_BASE_OFFS + 0x0001f2a4)
+#define HWIO_GCC_DDRMC_CH1_CBCR_RMSK                                                                     0x81d0000f
+#define HWIO_GCC_DDRMC_CH1_CBCR_ATTR                                                                            0x3
+#define HWIO_GCC_DDRMC_CH1_CBCR_IN          \
+        in_dword_masked(HWIO_GCC_DDRMC_CH1_CBCR_ADDR, HWIO_GCC_DDRMC_CH1_CBCR_RMSK)
+#define HWIO_GCC_DDRMC_CH1_CBCR_INM(m)      \
+        in_dword_masked(HWIO_GCC_DDRMC_CH1_CBCR_ADDR, m)
+#define HWIO_GCC_DDRMC_CH1_CBCR_OUT(v)      \
+        out_dword(HWIO_GCC_DDRMC_CH1_CBCR_ADDR,v)
+#define HWIO_GCC_DDRMC_CH1_CBCR_OUTM(m,v) \
+        out_dword_masked_ns(HWIO_GCC_DDRMC_CH1_CBCR_ADDR,m,v,HWIO_GCC_DDRMC_CH1_CBCR_IN)
+#define HWIO_GCC_DDRMC_CH1_CBCR_CLK_OFF_BMSK                                                             0x80000000
+#define HWIO_GCC_DDRMC_CH1_CBCR_CLK_OFF_SHFT                                                                   0x1f
+#define HWIO_GCC_DDRMC_CH1_CBCR_IGNORE_ALL_ARES_BMSK                                                      0x1000000
+#define HWIO_GCC_DDRMC_CH1_CBCR_IGNORE_ALL_ARES_SHFT                                                           0x18
+#define HWIO_GCC_DDRMC_CH1_CBCR_IGNORE_ALL_CLK_DIS_BMSK                                                    0x800000
+#define HWIO_GCC_DDRMC_CH1_CBCR_IGNORE_ALL_CLK_DIS_SHFT                                                        0x17
+#define HWIO_GCC_DDRMC_CH1_CBCR_CLK_DIS_BMSK                                                               0x400000
+#define HWIO_GCC_DDRMC_CH1_CBCR_CLK_DIS_SHFT                                                                   0x16
+#define HWIO_GCC_DDRMC_CH1_CBCR_IGNORE_RPMH_CLK_DIS_BMSK                                                   0x100000
+#define HWIO_GCC_DDRMC_CH1_CBCR_IGNORE_RPMH_CLK_DIS_SHFT                                                       0x14
+#define HWIO_GCC_DDRMC_CH1_CBCR_SW_ONLY_EN_BMSK                                                                 0x8
+#define HWIO_GCC_DDRMC_CH1_CBCR_SW_ONLY_EN_SHFT                                                                 0x3
+#define HWIO_GCC_DDRMC_CH1_CBCR_CLK_ARES_BMSK                                                                   0x4
+#define HWIO_GCC_DDRMC_CH1_CBCR_CLK_ARES_SHFT                                                                   0x2
+#define HWIO_GCC_DDRMC_CH1_CBCR_CLK_ARES_NO_RESET_FVAL                                                          0x0
+#define HWIO_GCC_DDRMC_CH1_CBCR_CLK_ARES_RESET_FVAL                                                             0x1
+#define HWIO_GCC_DDRMC_CH1_CBCR_HW_CTL_BMSK                                                                     0x2
+#define HWIO_GCC_DDRMC_CH1_CBCR_HW_CTL_SHFT                                                                     0x1
+#define HWIO_GCC_DDRMC_CH1_CBCR_HW_CTL_DISABLE_FVAL                                                             0x0
+#define HWIO_GCC_DDRMC_CH1_CBCR_HW_CTL_ENABLE_FVAL                                                              0x1
+#define HWIO_GCC_DDRMC_CH1_CBCR_CLK_ENABLE_BMSK                                                                 0x1
+#define HWIO_GCC_DDRMC_CH1_CBCR_CLK_ENABLE_SHFT                                                                 0x0
+#define HWIO_GCC_DDRMC_CH1_CBCR_CLK_ENABLE_DISABLE_FVAL                                                         0x0
+#define HWIO_GCC_DDRMC_CH1_CBCR_CLK_ENABLE_ENABLE_FVAL                                                          0x1
+
+#define HWIO_GCC_RPMH_DDRMC_CH0_CMD_DFSR_ADDR                                                            (GCC_CLK_CTL_REG_REG_BASE      + 0x0001f2bc)
+#define HWIO_GCC_RPMH_DDRMC_CH0_CMD_DFSR_PHYS                                                            (GCC_CLK_CTL_REG_REG_BASE_PHYS + 0x0001f2bc)
+#define HWIO_GCC_RPMH_DDRMC_CH0_CMD_DFSR_OFFS                                                            (GCC_CLK_CTL_REG_REG_BASE_OFFS + 0x0001f2bc)
+#define HWIO_GCC_RPMH_DDRMC_CH0_CMD_DFSR_RMSK                                                                0xffff
+#define HWIO_GCC_RPMH_DDRMC_CH0_CMD_DFSR_ATTR                                                                   0x3
+#define HWIO_GCC_RPMH_DDRMC_CH0_CMD_DFSR_IN          \
+        in_dword_masked(HWIO_GCC_RPMH_DDRMC_CH0_CMD_DFSR_ADDR, HWIO_GCC_RPMH_DDRMC_CH0_CMD_DFSR_RMSK)
+#define HWIO_GCC_RPMH_DDRMC_CH0_CMD_DFSR_INM(m)      \
+        in_dword_masked(HWIO_GCC_RPMH_DDRMC_CH0_CMD_DFSR_ADDR, m)
+#define HWIO_GCC_RPMH_DDRMC_CH0_CMD_DFSR_OUT(v)      \
+        out_dword(HWIO_GCC_RPMH_DDRMC_CH0_CMD_DFSR_ADDR,v)
+#define HWIO_GCC_RPMH_DDRMC_CH0_CMD_DFSR_OUTM(m,v) \
+        out_dword_masked_ns(HWIO_GCC_RPMH_DDRMC_CH0_CMD_DFSR_ADDR,m,v,HWIO_GCC_RPMH_DDRMC_CH0_CMD_DFSR_IN)
+#define HWIO_GCC_RPMH_DDRMC_CH0_CMD_DFSR_RCG_SW_CTRL_BMSK                                                    0x8000
+#define HWIO_GCC_RPMH_DDRMC_CH0_CMD_DFSR_RCG_SW_CTRL_SHFT                                                       0xf
+#define HWIO_GCC_RPMH_DDRMC_CH0_CMD_DFSR_SW_PERF_STATE_BMSK                                                  0x7800
+#define HWIO_GCC_RPMH_DDRMC_CH0_CMD_DFSR_SW_PERF_STATE_SHFT                                                     0xb
+#define HWIO_GCC_RPMH_DDRMC_CH0_CMD_DFSR_SW_OVERRIDE_BMSK                                                     0x400
+#define HWIO_GCC_RPMH_DDRMC_CH0_CMD_DFSR_SW_OVERRIDE_SHFT                                                       0xa
+#define HWIO_GCC_RPMH_DDRMC_CH0_CMD_DFSR_PERF_STATE_UPDATE_STATUS_BMSK                                        0x200
+#define HWIO_GCC_RPMH_DDRMC_CH0_CMD_DFSR_PERF_STATE_UPDATE_STATUS_SHFT                                          0x9
+#define HWIO_GCC_RPMH_DDRMC_CH0_CMD_DFSR_DFS_FSM_STATE_BMSK                                                   0x1c0
+#define HWIO_GCC_RPMH_DDRMC_CH0_CMD_DFSR_DFS_FSM_STATE_SHFT                                                     0x6
+#define HWIO_GCC_RPMH_DDRMC_CH0_CMD_DFSR_HW_CLK_CONTROL_BMSK                                                   0x20
+#define HWIO_GCC_RPMH_DDRMC_CH0_CMD_DFSR_HW_CLK_CONTROL_SHFT                                                    0x5
+#define HWIO_GCC_RPMH_DDRMC_CH0_CMD_DFSR_CURR_PERF_STATE_BMSK                                                  0x1e
+#define HWIO_GCC_RPMH_DDRMC_CH0_CMD_DFSR_CURR_PERF_STATE_SHFT                                                   0x1
+#define HWIO_GCC_RPMH_DDRMC_CH0_CMD_DFSR_DFS_EN_BMSK                                                            0x1
+#define HWIO_GCC_RPMH_DDRMC_CH0_CMD_DFSR_DFS_EN_SHFT                                                            0x0
+#define HWIO_GCC_RPMH_DDRMC_CH0_CMD_DFSR_DFS_EN_DISABLE_FVAL                                                    0x0
+#define HWIO_GCC_RPMH_DDRMC_CH0_CMD_DFSR_DFS_EN_ENABLE_FVAL                                                     0x1
+
+#define HWIO_GCC_RPMH_DDRMC_CH0_DDRMC_CH0_ROOT_PERF0_DFSR_ADDR                                           (GCC_CLK_CTL_REG_REG_BASE      + 0x0001f2c4)
+#define HWIO_GCC_RPMH_DDRMC_CH0_DDRMC_CH0_ROOT_PERF0_DFSR_PHYS                                           (GCC_CLK_CTL_REG_REG_BASE_PHYS + 0x0001f2c4)
+#define HWIO_GCC_RPMH_DDRMC_CH0_DDRMC_CH0_ROOT_PERF0_DFSR_OFFS                                           (GCC_CLK_CTL_REG_REG_BASE_OFFS + 0x0001f2c4)
+#define HWIO_GCC_RPMH_DDRMC_CH0_DDRMC_CH0_ROOT_PERF0_DFSR_RMSK                                                0x71f
+#define HWIO_GCC_RPMH_DDRMC_CH0_DDRMC_CH0_ROOT_PERF0_DFSR_ATTR                                                  0x3
+#define HWIO_GCC_RPMH_DDRMC_CH0_DDRMC_CH0_ROOT_PERF0_DFSR_IN          \
+        in_dword_masked(HWIO_GCC_RPMH_DDRMC_CH0_DDRMC_CH0_ROOT_PERF0_DFSR_ADDR, HWIO_GCC_RPMH_DDRMC_CH0_DDRMC_CH0_ROOT_PERF0_DFSR_RMSK)
+#define HWIO_GCC_RPMH_DDRMC_CH0_DDRMC_CH0_ROOT_PERF0_DFSR_INM(m)      \
+        in_dword_masked(HWIO_GCC_RPMH_DDRMC_CH0_DDRMC_CH0_ROOT_PERF0_DFSR_ADDR, m)
+#define HWIO_GCC_RPMH_DDRMC_CH0_DDRMC_CH0_ROOT_PERF0_DFSR_OUT(v)      \
+        out_dword(HWIO_GCC_RPMH_DDRMC_CH0_DDRMC_CH0_ROOT_PERF0_DFSR_ADDR,v)
+#define HWIO_GCC_RPMH_DDRMC_CH0_DDRMC_CH0_ROOT_PERF0_DFSR_OUTM(m,v) \
+        out_dword_masked_ns(HWIO_GCC_RPMH_DDRMC_CH0_DDRMC_CH0_ROOT_PERF0_DFSR_ADDR,m,v,HWIO_GCC_RPMH_DDRMC_CH0_DDRMC_CH0_ROOT_PERF0_DFSR_IN)
+#define HWIO_GCC_RPMH_DDRMC_CH0_DDRMC_CH0_ROOT_PERF0_DFSR_SRC_SEL_BMSK                                        0x700
+#define HWIO_GCC_RPMH_DDRMC_CH0_DDRMC_CH0_ROOT_PERF0_DFSR_SRC_SEL_SHFT                                          0x8
+#define HWIO_GCC_RPMH_DDRMC_CH0_DDRMC_CH0_ROOT_PERF0_DFSR_SRC_SEL_SRC0_FVAL                                     0x0
+#define HWIO_GCC_RPMH_DDRMC_CH0_DDRMC_CH0_ROOT_PERF0_DFSR_SRC_SEL_SRC1_FVAL                                     0x1
+#define HWIO_GCC_RPMH_DDRMC_CH0_DDRMC_CH0_ROOT_PERF0_DFSR_SRC_SEL_SRC2_FVAL                                     0x2
+#define HWIO_GCC_RPMH_DDRMC_CH0_DDRMC_CH0_ROOT_PERF0_DFSR_SRC_SEL_SRC3_FVAL                                     0x3
+#define HWIO_GCC_RPMH_DDRMC_CH0_DDRMC_CH0_ROOT_PERF0_DFSR_SRC_SEL_SRC4_FVAL                                     0x4
+#define HWIO_GCC_RPMH_DDRMC_CH0_DDRMC_CH0_ROOT_PERF0_DFSR_SRC_SEL_SRC5_FVAL                                     0x5
+#define HWIO_GCC_RPMH_DDRMC_CH0_DDRMC_CH0_ROOT_PERF0_DFSR_SRC_SEL_SRC6_FVAL                                     0x6
+#define HWIO_GCC_RPMH_DDRMC_CH0_DDRMC_CH0_ROOT_PERF0_DFSR_SRC_SEL_SRC7_FVAL                                     0x7
+#define HWIO_GCC_RPMH_DDRMC_CH0_DDRMC_CH0_ROOT_PERF0_DFSR_SRC_DIV_BMSK                                         0x1f
+#define HWIO_GCC_RPMH_DDRMC_CH0_DDRMC_CH0_ROOT_PERF0_DFSR_SRC_DIV_SHFT                                          0x0
+#define HWIO_GCC_RPMH_DDRMC_CH0_DDRMC_CH0_ROOT_PERF0_DFSR_SRC_DIV_BYPASS_FVAL                                   0x0
+#define HWIO_GCC_RPMH_DDRMC_CH0_DDRMC_CH0_ROOT_PERF0_DFSR_SRC_DIV_DIV1_FVAL                                     0x1
+#define HWIO_GCC_RPMH_DDRMC_CH0_DDRMC_CH0_ROOT_PERF0_DFSR_SRC_DIV_DIV1_5_FVAL                                   0x2
+#define HWIO_GCC_RPMH_DDRMC_CH0_DDRMC_CH0_ROOT_PERF0_DFSR_SRC_DIV_DIV2_FVAL                                     0x3
+#define HWIO_GCC_RPMH_DDRMC_CH0_DDRMC_CH0_ROOT_PERF0_DFSR_SRC_DIV_DIV2_5_FVAL                                   0x4
+#define HWIO_GCC_RPMH_DDRMC_CH0_DDRMC_CH0_ROOT_PERF0_DFSR_SRC_DIV_DIV3_FVAL                                     0x5
+#define HWIO_GCC_RPMH_DDRMC_CH0_DDRMC_CH0_ROOT_PERF0_DFSR_SRC_DIV_DIV3_5_FVAL                                   0x6
+#define HWIO_GCC_RPMH_DDRMC_CH0_DDRMC_CH0_ROOT_PERF0_DFSR_SRC_DIV_DIV4_FVAL                                     0x7
+#define HWIO_GCC_RPMH_DDRMC_CH0_DDRMC_CH0_ROOT_PERF0_DFSR_SRC_DIV_DIV4_5_FVAL                                   0x8
+#define HWIO_GCC_RPMH_DDRMC_CH0_DDRMC_CH0_ROOT_PERF0_DFSR_SRC_DIV_DIV5_FVAL                                     0x9
+#define HWIO_GCC_RPMH_DDRMC_CH0_DDRMC_CH0_ROOT_PERF0_DFSR_SRC_DIV_DIV5_5_FVAL                                   0xa
+#define HWIO_GCC_RPMH_DDRMC_CH0_DDRMC_CH0_ROOT_PERF0_DFSR_SRC_DIV_DIV6_FVAL                                     0xb
+#define HWIO_GCC_RPMH_DDRMC_CH0_DDRMC_CH0_ROOT_PERF0_DFSR_SRC_DIV_DIV6_5_FVAL                                   0xc
+#define HWIO_GCC_RPMH_DDRMC_CH0_DDRMC_CH0_ROOT_PERF0_DFSR_SRC_DIV_DIV7_FVAL                                     0xd
+#define HWIO_GCC_RPMH_DDRMC_CH0_DDRMC_CH0_ROOT_PERF0_DFSR_SRC_DIV_DIV7_5_FVAL                                   0xe
+#define HWIO_GCC_RPMH_DDRMC_CH0_DDRMC_CH0_ROOT_PERF0_DFSR_SRC_DIV_DIV8_FVAL                                     0xf
+#define HWIO_GCC_RPMH_DDRMC_CH0_DDRMC_CH0_ROOT_PERF0_DFSR_SRC_DIV_DIV8_5_FVAL                                  0x10
+#define HWIO_GCC_RPMH_DDRMC_CH0_DDRMC_CH0_ROOT_PERF0_DFSR_SRC_DIV_DIV9_FVAL                                    0x11
+#define HWIO_GCC_RPMH_DDRMC_CH0_DDRMC_CH0_ROOT_PERF0_DFSR_SRC_DIV_DIV9_5_FVAL                                  0x12
+#define HWIO_GCC_RPMH_DDRMC_CH0_DDRMC_CH0_ROOT_PERF0_DFSR_SRC_DIV_DIV10_FVAL                                   0x13
+#define HWIO_GCC_RPMH_DDRMC_CH0_DDRMC_CH0_ROOT_PERF0_DFSR_SRC_DIV_DIV10_5_FVAL                                 0x14
+#define HWIO_GCC_RPMH_DDRMC_CH0_DDRMC_CH0_ROOT_PERF0_DFSR_SRC_DIV_DIV11_FVAL                                   0x15
+#define HWIO_GCC_RPMH_DDRMC_CH0_DDRMC_CH0_ROOT_PERF0_DFSR_SRC_DIV_DIV11_5_FVAL                                 0x16
+#define HWIO_GCC_RPMH_DDRMC_CH0_DDRMC_CH0_ROOT_PERF0_DFSR_SRC_DIV_DIV12_FVAL                                   0x17
+#define HWIO_GCC_RPMH_DDRMC_CH0_DDRMC_CH0_ROOT_PERF0_DFSR_SRC_DIV_DIV12_5_FVAL                                 0x18
+#define HWIO_GCC_RPMH_DDRMC_CH0_DDRMC_CH0_ROOT_PERF0_DFSR_SRC_DIV_DIV13_FVAL                                   0x19
+#define HWIO_GCC_RPMH_DDRMC_CH0_DDRMC_CH0_ROOT_PERF0_DFSR_SRC_DIV_DIV13_5_FVAL                                 0x1a
+#define HWIO_GCC_RPMH_DDRMC_CH0_DDRMC_CH0_ROOT_PERF0_DFSR_SRC_DIV_DIV14_FVAL                                   0x1b
+#define HWIO_GCC_RPMH_DDRMC_CH0_DDRMC_CH0_ROOT_PERF0_DFSR_SRC_DIV_DIV14_5_FVAL                                 0x1c
+#define HWIO_GCC_RPMH_DDRMC_CH0_DDRMC_CH0_ROOT_PERF0_DFSR_SRC_DIV_DIV15_FVAL                                   0x1d
+#define HWIO_GCC_RPMH_DDRMC_CH0_DDRMC_CH0_ROOT_PERF0_DFSR_SRC_DIV_DIV15_5_FVAL                                 0x1e
+#define HWIO_GCC_RPMH_DDRMC_CH0_DDRMC_CH0_ROOT_PERF0_DFSR_SRC_DIV_DIV16_FVAL                                   0x1f
+
+#define HWIO_GCC_RPMH_DDRMC_CH0_DDRMC_CH0_ROOT_PERF1_DFSR_ADDR                                           (GCC_CLK_CTL_REG_REG_BASE      + 0x0001f2c8)
+#define HWIO_GCC_RPMH_DDRMC_CH0_DDRMC_CH0_ROOT_PERF1_DFSR_PHYS                                           (GCC_CLK_CTL_REG_REG_BASE_PHYS + 0x0001f2c8)
+#define HWIO_GCC_RPMH_DDRMC_CH0_DDRMC_CH0_ROOT_PERF1_DFSR_OFFS                                           (GCC_CLK_CTL_REG_REG_BASE_OFFS + 0x0001f2c8)
+#define HWIO_GCC_RPMH_DDRMC_CH0_DDRMC_CH0_ROOT_PERF1_DFSR_RMSK                                                0x71f
+#define HWIO_GCC_RPMH_DDRMC_CH0_DDRMC_CH0_ROOT_PERF1_DFSR_ATTR                                                  0x3
+#define HWIO_GCC_RPMH_DDRMC_CH0_DDRMC_CH0_ROOT_PERF1_DFSR_IN          \
+        in_dword_masked(HWIO_GCC_RPMH_DDRMC_CH0_DDRMC_CH0_ROOT_PERF1_DFSR_ADDR, HWIO_GCC_RPMH_DDRMC_CH0_DDRMC_CH0_ROOT_PERF1_DFSR_RMSK)
+#define HWIO_GCC_RPMH_DDRMC_CH0_DDRMC_CH0_ROOT_PERF1_DFSR_INM(m)      \
+        in_dword_masked(HWIO_GCC_RPMH_DDRMC_CH0_DDRMC_CH0_ROOT_PERF1_DFSR_ADDR, m)
+#define HWIO_GCC_RPMH_DDRMC_CH0_DDRMC_CH0_ROOT_PERF1_DFSR_OUT(v)      \
+        out_dword(HWIO_GCC_RPMH_DDRMC_CH0_DDRMC_CH0_ROOT_PERF1_DFSR_ADDR,v)
+#define HWIO_GCC_RPMH_DDRMC_CH0_DDRMC_CH0_ROOT_PERF1_DFSR_OUTM(m,v) \
+        out_dword_masked_ns(HWIO_GCC_RPMH_DDRMC_CH0_DDRMC_CH0_ROOT_PERF1_DFSR_ADDR,m,v,HWIO_GCC_RPMH_DDRMC_CH0_DDRMC_CH0_ROOT_PERF1_DFSR_IN)
+#define HWIO_GCC_RPMH_DDRMC_CH0_DDRMC_CH0_ROOT_PERF1_DFSR_SRC_SEL_BMSK                                        0x700
+#define HWIO_GCC_RPMH_DDRMC_CH0_DDRMC_CH0_ROOT_PERF1_DFSR_SRC_SEL_SHFT                                          0x8
+#define HWIO_GCC_RPMH_DDRMC_CH0_DDRMC_CH0_ROOT_PERF1_DFSR_SRC_SEL_SRC0_FVAL                                     0x0
+#define HWIO_GCC_RPMH_DDRMC_CH0_DDRMC_CH0_ROOT_PERF1_DFSR_SRC_SEL_SRC1_FVAL                                     0x1
+#define HWIO_GCC_RPMH_DDRMC_CH0_DDRMC_CH0_ROOT_PERF1_DFSR_SRC_SEL_SRC2_FVAL                                     0x2
+#define HWIO_GCC_RPMH_DDRMC_CH0_DDRMC_CH0_ROOT_PERF1_DFSR_SRC_SEL_SRC3_FVAL                                     0x3
+#define HWIO_GCC_RPMH_DDRMC_CH0_DDRMC_CH0_ROOT_PERF1_DFSR_SRC_SEL_SRC4_FVAL                                     0x4
+#define HWIO_GCC_RPMH_DDRMC_CH0_DDRMC_CH0_ROOT_PERF1_DFSR_SRC_SEL_SRC5_FVAL                                     0x5
+#define HWIO_GCC_RPMH_DDRMC_CH0_DDRMC_CH0_ROOT_PERF1_DFSR_SRC_SEL_SRC6_FVAL                                     0x6
+#define HWIO_GCC_RPMH_DDRMC_CH0_DDRMC_CH0_ROOT_PERF1_DFSR_SRC_SEL_SRC7_FVAL                                     0x7
+#define HWIO_GCC_RPMH_DDRMC_CH0_DDRMC_CH0_ROOT_PERF1_DFSR_SRC_DIV_BMSK                                         0x1f
+#define HWIO_GCC_RPMH_DDRMC_CH0_DDRMC_CH0_ROOT_PERF1_DFSR_SRC_DIV_SHFT                                          0x0
+#define HWIO_GCC_RPMH_DDRMC_CH0_DDRMC_CH0_ROOT_PERF1_DFSR_SRC_DIV_BYPASS_FVAL                                   0x0
+#define HWIO_GCC_RPMH_DDRMC_CH0_DDRMC_CH0_ROOT_PERF1_DFSR_SRC_DIV_DIV1_FVAL                                     0x1
+#define HWIO_GCC_RPMH_DDRMC_CH0_DDRMC_CH0_ROOT_PERF1_DFSR_SRC_DIV_DIV1_5_FVAL                                   0x2
+#define HWIO_GCC_RPMH_DDRMC_CH0_DDRMC_CH0_ROOT_PERF1_DFSR_SRC_DIV_DIV2_FVAL                                     0x3
+#define HWIO_GCC_RPMH_DDRMC_CH0_DDRMC_CH0_ROOT_PERF1_DFSR_SRC_DIV_DIV2_5_FVAL                                   0x4
+#define HWIO_GCC_RPMH_DDRMC_CH0_DDRMC_CH0_ROOT_PERF1_DFSR_SRC_DIV_DIV3_FVAL                                     0x5
+#define HWIO_GCC_RPMH_DDRMC_CH0_DDRMC_CH0_ROOT_PERF1_DFSR_SRC_DIV_DIV3_5_FVAL                                   0x6
+#define HWIO_GCC_RPMH_DDRMC_CH0_DDRMC_CH0_ROOT_PERF1_DFSR_SRC_DIV_DIV4_FVAL                                     0x7
+#define HWIO_GCC_RPMH_DDRMC_CH0_DDRMC_CH0_ROOT_PERF1_DFSR_SRC_DIV_DIV4_5_FVAL                                   0x8
+#define HWIO_GCC_RPMH_DDRMC_CH0_DDRMC_CH0_ROOT_PERF1_DFSR_SRC_DIV_DIV5_FVAL                                     0x9
+#define HWIO_GCC_RPMH_DDRMC_CH0_DDRMC_CH0_ROOT_PERF1_DFSR_SRC_DIV_DIV5_5_FVAL                                   0xa
+#define HWIO_GCC_RPMH_DDRMC_CH0_DDRMC_CH0_ROOT_PERF1_DFSR_SRC_DIV_DIV6_FVAL                                     0xb
+#define HWIO_GCC_RPMH_DDRMC_CH0_DDRMC_CH0_ROOT_PERF1_DFSR_SRC_DIV_DIV6_5_FVAL                                   0xc
+#define HWIO_GCC_RPMH_DDRMC_CH0_DDRMC_CH0_ROOT_PERF1_DFSR_SRC_DIV_DIV7_FVAL                                     0xd
+#define HWIO_GCC_RPMH_DDRMC_CH0_DDRMC_CH0_ROOT_PERF1_DFSR_SRC_DIV_DIV7_5_FVAL                                   0xe
+#define HWIO_GCC_RPMH_DDRMC_CH0_DDRMC_CH0_ROOT_PERF1_DFSR_SRC_DIV_DIV8_FVAL                                     0xf
+#define HWIO_GCC_RPMH_DDRMC_CH0_DDRMC_CH0_ROOT_PERF1_DFSR_SRC_DIV_DIV8_5_FVAL                                  0x10
+#define HWIO_GCC_RPMH_DDRMC_CH0_DDRMC_CH0_ROOT_PERF1_DFSR_SRC_DIV_DIV9_FVAL                                    0x11
+#define HWIO_GCC_RPMH_DDRMC_CH0_DDRMC_CH0_ROOT_PERF1_DFSR_SRC_DIV_DIV9_5_FVAL                                  0x12
+#define HWIO_GCC_RPMH_DDRMC_CH0_DDRMC_CH0_ROOT_PERF1_DFSR_SRC_DIV_DIV10_FVAL                                   0x13
+#define HWIO_GCC_RPMH_DDRMC_CH0_DDRMC_CH0_ROOT_PERF1_DFSR_SRC_DIV_DIV10_5_FVAL                                 0x14
+#define HWIO_GCC_RPMH_DDRMC_CH0_DDRMC_CH0_ROOT_PERF1_DFSR_SRC_DIV_DIV11_FVAL                                   0x15
+#define HWIO_GCC_RPMH_DDRMC_CH0_DDRMC_CH0_ROOT_PERF1_DFSR_SRC_DIV_DIV11_5_FVAL                                 0x16
+#define HWIO_GCC_RPMH_DDRMC_CH0_DDRMC_CH0_ROOT_PERF1_DFSR_SRC_DIV_DIV12_FVAL                                   0x17
+#define HWIO_GCC_RPMH_DDRMC_CH0_DDRMC_CH0_ROOT_PERF1_DFSR_SRC_DIV_DIV12_5_FVAL                                 0x18
+#define HWIO_GCC_RPMH_DDRMC_CH0_DDRMC_CH0_ROOT_PERF1_DFSR_SRC_DIV_DIV13_FVAL                                   0x19
+#define HWIO_GCC_RPMH_DDRMC_CH0_DDRMC_CH0_ROOT_PERF1_DFSR_SRC_DIV_DIV13_5_FVAL                                 0x1a
+#define HWIO_GCC_RPMH_DDRMC_CH0_DDRMC_CH0_ROOT_PERF1_DFSR_SRC_DIV_DIV14_FVAL                                   0x1b
+#define HWIO_GCC_RPMH_DDRMC_CH0_DDRMC_CH0_ROOT_PERF1_DFSR_SRC_DIV_DIV14_5_FVAL                                 0x1c
+#define HWIO_GCC_RPMH_DDRMC_CH0_DDRMC_CH0_ROOT_PERF1_DFSR_SRC_DIV_DIV15_FVAL                                   0x1d
+#define HWIO_GCC_RPMH_DDRMC_CH0_DDRMC_CH0_ROOT_PERF1_DFSR_SRC_DIV_DIV15_5_FVAL                                 0x1e
+#define HWIO_GCC_RPMH_DDRMC_CH0_DDRMC_CH0_ROOT_PERF1_DFSR_SRC_DIV_DIV16_FVAL                                   0x1f
+
+#define HWIO_GCC_RPMH_DDRMC_CH0_DDRMC_CH0_ROOT_PERF2_DFSR_ADDR                                           (GCC_CLK_CTL_REG_REG_BASE      + 0x0001f2cc)
+#define HWIO_GCC_RPMH_DDRMC_CH0_DDRMC_CH0_ROOT_PERF2_DFSR_PHYS                                           (GCC_CLK_CTL_REG_REG_BASE_PHYS + 0x0001f2cc)
+#define HWIO_GCC_RPMH_DDRMC_CH0_DDRMC_CH0_ROOT_PERF2_DFSR_OFFS                                           (GCC_CLK_CTL_REG_REG_BASE_OFFS + 0x0001f2cc)
+#define HWIO_GCC_RPMH_DDRMC_CH0_DDRMC_CH0_ROOT_PERF2_DFSR_RMSK                                                0x71f
+#define HWIO_GCC_RPMH_DDRMC_CH0_DDRMC_CH0_ROOT_PERF2_DFSR_ATTR                                                  0x3
+#define HWIO_GCC_RPMH_DDRMC_CH0_DDRMC_CH0_ROOT_PERF2_DFSR_IN          \
+        in_dword_masked(HWIO_GCC_RPMH_DDRMC_CH0_DDRMC_CH0_ROOT_PERF2_DFSR_ADDR, HWIO_GCC_RPMH_DDRMC_CH0_DDRMC_CH0_ROOT_PERF2_DFSR_RMSK)
+#define HWIO_GCC_RPMH_DDRMC_CH0_DDRMC_CH0_ROOT_PERF2_DFSR_INM(m)      \
+        in_dword_masked(HWIO_GCC_RPMH_DDRMC_CH0_DDRMC_CH0_ROOT_PERF2_DFSR_ADDR, m)
+#define HWIO_GCC_RPMH_DDRMC_CH0_DDRMC_CH0_ROOT_PERF2_DFSR_OUT(v)      \
+        out_dword(HWIO_GCC_RPMH_DDRMC_CH0_DDRMC_CH0_ROOT_PERF2_DFSR_ADDR,v)
+#define HWIO_GCC_RPMH_DDRMC_CH0_DDRMC_CH0_ROOT_PERF2_DFSR_OUTM(m,v) \
+        out_dword_masked_ns(HWIO_GCC_RPMH_DDRMC_CH0_DDRMC_CH0_ROOT_PERF2_DFSR_ADDR,m,v,HWIO_GCC_RPMH_DDRMC_CH0_DDRMC_CH0_ROOT_PERF2_DFSR_IN)
+#define HWIO_GCC_RPMH_DDRMC_CH0_DDRMC_CH0_ROOT_PERF2_DFSR_SRC_SEL_BMSK                                        0x700
+#define HWIO_GCC_RPMH_DDRMC_CH0_DDRMC_CH0_ROOT_PERF2_DFSR_SRC_SEL_SHFT                                          0x8
+#define HWIO_GCC_RPMH_DDRMC_CH0_DDRMC_CH0_ROOT_PERF2_DFSR_SRC_SEL_SRC0_FVAL                                     0x0
+#define HWIO_GCC_RPMH_DDRMC_CH0_DDRMC_CH0_ROOT_PERF2_DFSR_SRC_SEL_SRC1_FVAL                                     0x1
+#define HWIO_GCC_RPMH_DDRMC_CH0_DDRMC_CH0_ROOT_PERF2_DFSR_SRC_SEL_SRC2_FVAL                                     0x2
+#define HWIO_GCC_RPMH_DDRMC_CH0_DDRMC_CH0_ROOT_PERF2_DFSR_SRC_SEL_SRC3_FVAL                                     0x3
+#define HWIO_GCC_RPMH_DDRMC_CH0_DDRMC_CH0_ROOT_PERF2_DFSR_SRC_SEL_SRC4_FVAL                                     0x4
+#define HWIO_GCC_RPMH_DDRMC_CH0_DDRMC_CH0_ROOT_PERF2_DFSR_SRC_SEL_SRC5_FVAL                                     0x5
+#define HWIO_GCC_RPMH_DDRMC_CH0_DDRMC_CH0_ROOT_PERF2_DFSR_SRC_SEL_SRC6_FVAL                                     0x6
+#define HWIO_GCC_RPMH_DDRMC_CH0_DDRMC_CH0_ROOT_PERF2_DFSR_SRC_SEL_SRC7_FVAL                                     0x7
+#define HWIO_GCC_RPMH_DDRMC_CH0_DDRMC_CH0_ROOT_PERF2_DFSR_SRC_DIV_BMSK                                         0x1f
+#define HWIO_GCC_RPMH_DDRMC_CH0_DDRMC_CH0_ROOT_PERF2_DFSR_SRC_DIV_SHFT                                          0x0
+#define HWIO_GCC_RPMH_DDRMC_CH0_DDRMC_CH0_ROOT_PERF2_DFSR_SRC_DIV_BYPASS_FVAL                                   0x0
+#define HWIO_GCC_RPMH_DDRMC_CH0_DDRMC_CH0_ROOT_PERF2_DFSR_SRC_DIV_DIV1_FVAL                                     0x1
+#define HWIO_GCC_RPMH_DDRMC_CH0_DDRMC_CH0_ROOT_PERF2_DFSR_SRC_DIV_DIV1_5_FVAL                                   0x2
+#define HWIO_GCC_RPMH_DDRMC_CH0_DDRMC_CH0_ROOT_PERF2_DFSR_SRC_DIV_DIV2_FVAL                                     0x3
+#define HWIO_GCC_RPMH_DDRMC_CH0_DDRMC_CH0_ROOT_PERF2_DFSR_SRC_DIV_DIV2_5_FVAL                                   0x4
+#define HWIO_GCC_RPMH_DDRMC_CH0_DDRMC_CH0_ROOT_PERF2_DFSR_SRC_DIV_DIV3_FVAL                                     0x5
+#define HWIO_GCC_RPMH_DDRMC_CH0_DDRMC_CH0_ROOT_PERF2_DFSR_SRC_DIV_DIV3_5_FVAL                                   0x6
+#define HWIO_GCC_RPMH_DDRMC_CH0_DDRMC_CH0_ROOT_PERF2_DFSR_SRC_DIV_DIV4_FVAL                                     0x7
+#define HWIO_GCC_RPMH_DDRMC_CH0_DDRMC_CH0_ROOT_PERF2_DFSR_SRC_DIV_DIV4_5_FVAL                                   0x8
+#define HWIO_GCC_RPMH_DDRMC_CH0_DDRMC_CH0_ROOT_PERF2_DFSR_SRC_DIV_DIV5_FVAL                                     0x9
+#define HWIO_GCC_RPMH_DDRMC_CH0_DDRMC_CH0_ROOT_PERF2_DFSR_SRC_DIV_DIV5_5_FVAL                                   0xa
+#define HWIO_GCC_RPMH_DDRMC_CH0_DDRMC_CH0_ROOT_PERF2_DFSR_SRC_DIV_DIV6_FVAL                                     0xb
+#define HWIO_GCC_RPMH_DDRMC_CH0_DDRMC_CH0_ROOT_PERF2_DFSR_SRC_DIV_DIV6_5_FVAL                                   0xc
+#define HWIO_GCC_RPMH_DDRMC_CH0_DDRMC_CH0_ROOT_PERF2_DFSR_SRC_DIV_DIV7_FVAL                                     0xd
+#define HWIO_GCC_RPMH_DDRMC_CH0_DDRMC_CH0_ROOT_PERF2_DFSR_SRC_DIV_DIV7_5_FVAL                                   0xe
+#define HWIO_GCC_RPMH_DDRMC_CH0_DDRMC_CH0_ROOT_PERF2_DFSR_SRC_DIV_DIV8_FVAL                                     0xf
+#define HWIO_GCC_RPMH_DDRMC_CH0_DDRMC_CH0_ROOT_PERF2_DFSR_SRC_DIV_DIV8_5_FVAL                                  0x10
+#define HWIO_GCC_RPMH_DDRMC_CH0_DDRMC_CH0_ROOT_PERF2_DFSR_SRC_DIV_DIV9_FVAL                                    0x11
+#define HWIO_GCC_RPMH_DDRMC_CH0_DDRMC_CH0_ROOT_PERF2_DFSR_SRC_DIV_DIV9_5_FVAL                                  0x12
+#define HWIO_GCC_RPMH_DDRMC_CH0_DDRMC_CH0_ROOT_PERF2_DFSR_SRC_DIV_DIV10_FVAL                                   0x13
+#define HWIO_GCC_RPMH_DDRMC_CH0_DDRMC_CH0_ROOT_PERF2_DFSR_SRC_DIV_DIV10_5_FVAL                                 0x14
+#define HWIO_GCC_RPMH_DDRMC_CH0_DDRMC_CH0_ROOT_PERF2_DFSR_SRC_DIV_DIV11_FVAL                                   0x15
+#define HWIO_GCC_RPMH_DDRMC_CH0_DDRMC_CH0_ROOT_PERF2_DFSR_SRC_DIV_DIV11_5_FVAL                                 0x16
+#define HWIO_GCC_RPMH_DDRMC_CH0_DDRMC_CH0_ROOT_PERF2_DFSR_SRC_DIV_DIV12_FVAL                                   0x17
+#define HWIO_GCC_RPMH_DDRMC_CH0_DDRMC_CH0_ROOT_PERF2_DFSR_SRC_DIV_DIV12_5_FVAL                                 0x18
+#define HWIO_GCC_RPMH_DDRMC_CH0_DDRMC_CH0_ROOT_PERF2_DFSR_SRC_DIV_DIV13_FVAL                                   0x19
+#define HWIO_GCC_RPMH_DDRMC_CH0_DDRMC_CH0_ROOT_PERF2_DFSR_SRC_DIV_DIV13_5_FVAL                                 0x1a
+#define HWIO_GCC_RPMH_DDRMC_CH0_DDRMC_CH0_ROOT_PERF2_DFSR_SRC_DIV_DIV14_FVAL                                   0x1b
+#define HWIO_GCC_RPMH_DDRMC_CH0_DDRMC_CH0_ROOT_PERF2_DFSR_SRC_DIV_DIV14_5_FVAL                                 0x1c
+#define HWIO_GCC_RPMH_DDRMC_CH0_DDRMC_CH0_ROOT_PERF2_DFSR_SRC_DIV_DIV15_FVAL                                   0x1d
+#define HWIO_GCC_RPMH_DDRMC_CH0_DDRMC_CH0_ROOT_PERF2_DFSR_SRC_DIV_DIV15_5_FVAL                                 0x1e
+#define HWIO_GCC_RPMH_DDRMC_CH0_DDRMC_CH0_ROOT_PERF2_DFSR_SRC_DIV_DIV16_FVAL                                   0x1f
+
+#define HWIO_GCC_RPMH_DDRMC_CH0_DDRMC_CH0_ROOT_PERF3_DFSR_ADDR                                           (GCC_CLK_CTL_REG_REG_BASE      + 0x0001f2d0)
+#define HWIO_GCC_RPMH_DDRMC_CH0_DDRMC_CH0_ROOT_PERF3_DFSR_PHYS                                           (GCC_CLK_CTL_REG_REG_BASE_PHYS + 0x0001f2d0)
+#define HWIO_GCC_RPMH_DDRMC_CH0_DDRMC_CH0_ROOT_PERF3_DFSR_OFFS                                           (GCC_CLK_CTL_REG_REG_BASE_OFFS + 0x0001f2d0)
+#define HWIO_GCC_RPMH_DDRMC_CH0_DDRMC_CH0_ROOT_PERF3_DFSR_RMSK                                                0x71f
+#define HWIO_GCC_RPMH_DDRMC_CH0_DDRMC_CH0_ROOT_PERF3_DFSR_ATTR                                                  0x3
+#define HWIO_GCC_RPMH_DDRMC_CH0_DDRMC_CH0_ROOT_PERF3_DFSR_IN          \
+        in_dword_masked(HWIO_GCC_RPMH_DDRMC_CH0_DDRMC_CH0_ROOT_PERF3_DFSR_ADDR, HWIO_GCC_RPMH_DDRMC_CH0_DDRMC_CH0_ROOT_PERF3_DFSR_RMSK)
+#define HWIO_GCC_RPMH_DDRMC_CH0_DDRMC_CH0_ROOT_PERF3_DFSR_INM(m)      \
+        in_dword_masked(HWIO_GCC_RPMH_DDRMC_CH0_DDRMC_CH0_ROOT_PERF3_DFSR_ADDR, m)
+#define HWIO_GCC_RPMH_DDRMC_CH0_DDRMC_CH0_ROOT_PERF3_DFSR_OUT(v)      \
+        out_dword(HWIO_GCC_RPMH_DDRMC_CH0_DDRMC_CH0_ROOT_PERF3_DFSR_ADDR,v)
+#define HWIO_GCC_RPMH_DDRMC_CH0_DDRMC_CH0_ROOT_PERF3_DFSR_OUTM(m,v) \
+        out_dword_masked_ns(HWIO_GCC_RPMH_DDRMC_CH0_DDRMC_CH0_ROOT_PERF3_DFSR_ADDR,m,v,HWIO_GCC_RPMH_DDRMC_CH0_DDRMC_CH0_ROOT_PERF3_DFSR_IN)
+#define HWIO_GCC_RPMH_DDRMC_CH0_DDRMC_CH0_ROOT_PERF3_DFSR_SRC_SEL_BMSK                                        0x700
+#define HWIO_GCC_RPMH_DDRMC_CH0_DDRMC_CH0_ROOT_PERF3_DFSR_SRC_SEL_SHFT                                          0x8
+#define HWIO_GCC_RPMH_DDRMC_CH0_DDRMC_CH0_ROOT_PERF3_DFSR_SRC_SEL_SRC0_FVAL                                     0x0
+#define HWIO_GCC_RPMH_DDRMC_CH0_DDRMC_CH0_ROOT_PERF3_DFSR_SRC_SEL_SRC1_FVAL                                     0x1
+#define HWIO_GCC_RPMH_DDRMC_CH0_DDRMC_CH0_ROOT_PERF3_DFSR_SRC_SEL_SRC2_FVAL                                     0x2
+#define HWIO_GCC_RPMH_DDRMC_CH0_DDRMC_CH0_ROOT_PERF3_DFSR_SRC_SEL_SRC3_FVAL                                     0x3
+#define HWIO_GCC_RPMH_DDRMC_CH0_DDRMC_CH0_ROOT_PERF3_DFSR_SRC_SEL_SRC4_FVAL                                     0x4
+#define HWIO_GCC_RPMH_DDRMC_CH0_DDRMC_CH0_ROOT_PERF3_DFSR_SRC_SEL_SRC5_FVAL                                     0x5
+#define HWIO_GCC_RPMH_DDRMC_CH0_DDRMC_CH0_ROOT_PERF3_DFSR_SRC_SEL_SRC6_FVAL                                     0x6
+#define HWIO_GCC_RPMH_DDRMC_CH0_DDRMC_CH0_ROOT_PERF3_DFSR_SRC_SEL_SRC7_FVAL                                     0x7
+#define HWIO_GCC_RPMH_DDRMC_CH0_DDRMC_CH0_ROOT_PERF3_DFSR_SRC_DIV_BMSK                                         0x1f
+#define HWIO_GCC_RPMH_DDRMC_CH0_DDRMC_CH0_ROOT_PERF3_DFSR_SRC_DIV_SHFT                                          0x0
+#define HWIO_GCC_RPMH_DDRMC_CH0_DDRMC_CH0_ROOT_PERF3_DFSR_SRC_DIV_BYPASS_FVAL                                   0x0
+#define HWIO_GCC_RPMH_DDRMC_CH0_DDRMC_CH0_ROOT_PERF3_DFSR_SRC_DIV_DIV1_FVAL                                     0x1
+#define HWIO_GCC_RPMH_DDRMC_CH0_DDRMC_CH0_ROOT_PERF3_DFSR_SRC_DIV_DIV1_5_FVAL                                   0x2
+#define HWIO_GCC_RPMH_DDRMC_CH0_DDRMC_CH0_ROOT_PERF3_DFSR_SRC_DIV_DIV2_FVAL                                     0x3
+#define HWIO_GCC_RPMH_DDRMC_CH0_DDRMC_CH0_ROOT_PERF3_DFSR_SRC_DIV_DIV2_5_FVAL                                   0x4
+#define HWIO_GCC_RPMH_DDRMC_CH0_DDRMC_CH0_ROOT_PERF3_DFSR_SRC_DIV_DIV3_FVAL                                     0x5
+#define HWIO_GCC_RPMH_DDRMC_CH0_DDRMC_CH0_ROOT_PERF3_DFSR_SRC_DIV_DIV3_5_FVAL                                   0x6
+#define HWIO_GCC_RPMH_DDRMC_CH0_DDRMC_CH0_ROOT_PERF3_DFSR_SRC_DIV_DIV4_FVAL                                     0x7
+#define HWIO_GCC_RPMH_DDRMC_CH0_DDRMC_CH0_ROOT_PERF3_DFSR_SRC_DIV_DIV4_5_FVAL                                   0x8
+#define HWIO_GCC_RPMH_DDRMC_CH0_DDRMC_CH0_ROOT_PERF3_DFSR_SRC_DIV_DIV5_FVAL                                     0x9
+#define HWIO_GCC_RPMH_DDRMC_CH0_DDRMC_CH0_ROOT_PERF3_DFSR_SRC_DIV_DIV5_5_FVAL                                   0xa
+#define HWIO_GCC_RPMH_DDRMC_CH0_DDRMC_CH0_ROOT_PERF3_DFSR_SRC_DIV_DIV6_FVAL                                     0xb
+#define HWIO_GCC_RPMH_DDRMC_CH0_DDRMC_CH0_ROOT_PERF3_DFSR_SRC_DIV_DIV6_5_FVAL                                   0xc
+#define HWIO_GCC_RPMH_DDRMC_CH0_DDRMC_CH0_ROOT_PERF3_DFSR_SRC_DIV_DIV7_FVAL                                     0xd
+#define HWIO_GCC_RPMH_DDRMC_CH0_DDRMC_CH0_ROOT_PERF3_DFSR_SRC_DIV_DIV7_5_FVAL                                   0xe
+#define HWIO_GCC_RPMH_DDRMC_CH0_DDRMC_CH0_ROOT_PERF3_DFSR_SRC_DIV_DIV8_FVAL                                     0xf
+#define HWIO_GCC_RPMH_DDRMC_CH0_DDRMC_CH0_ROOT_PERF3_DFSR_SRC_DIV_DIV8_5_FVAL                                  0x10
+#define HWIO_GCC_RPMH_DDRMC_CH0_DDRMC_CH0_ROOT_PERF3_DFSR_SRC_DIV_DIV9_FVAL                                    0x11
+#define HWIO_GCC_RPMH_DDRMC_CH0_DDRMC_CH0_ROOT_PERF3_DFSR_SRC_DIV_DIV9_5_FVAL                                  0x12
+#define HWIO_GCC_RPMH_DDRMC_CH0_DDRMC_CH0_ROOT_PERF3_DFSR_SRC_DIV_DIV10_FVAL                                   0x13
+#define HWIO_GCC_RPMH_DDRMC_CH0_DDRMC_CH0_ROOT_PERF3_DFSR_SRC_DIV_DIV10_5_FVAL                                 0x14
+#define HWIO_GCC_RPMH_DDRMC_CH0_DDRMC_CH0_ROOT_PERF3_DFSR_SRC_DIV_DIV11_FVAL                                   0x15
+#define HWIO_GCC_RPMH_DDRMC_CH0_DDRMC_CH0_ROOT_PERF3_DFSR_SRC_DIV_DIV11_5_FVAL                                 0x16
+#define HWIO_GCC_RPMH_DDRMC_CH0_DDRMC_CH0_ROOT_PERF3_DFSR_SRC_DIV_DIV12_FVAL                                   0x17
+#define HWIO_GCC_RPMH_DDRMC_CH0_DDRMC_CH0_ROOT_PERF3_DFSR_SRC_DIV_DIV12_5_FVAL                                 0x18
+#define HWIO_GCC_RPMH_DDRMC_CH0_DDRMC_CH0_ROOT_PERF3_DFSR_SRC_DIV_DIV13_FVAL                                   0x19
+#define HWIO_GCC_RPMH_DDRMC_CH0_DDRMC_CH0_ROOT_PERF3_DFSR_SRC_DIV_DIV13_5_FVAL                                 0x1a
+#define HWIO_GCC_RPMH_DDRMC_CH0_DDRMC_CH0_ROOT_PERF3_DFSR_SRC_DIV_DIV14_FVAL                                   0x1b
+#define HWIO_GCC_RPMH_DDRMC_CH0_DDRMC_CH0_ROOT_PERF3_DFSR_SRC_DIV_DIV14_5_FVAL                                 0x1c
+#define HWIO_GCC_RPMH_DDRMC_CH0_DDRMC_CH0_ROOT_PERF3_DFSR_SRC_DIV_DIV15_FVAL                                   0x1d
+#define HWIO_GCC_RPMH_DDRMC_CH0_DDRMC_CH0_ROOT_PERF3_DFSR_SRC_DIV_DIV15_5_FVAL                                 0x1e
+#define HWIO_GCC_RPMH_DDRMC_CH0_DDRMC_CH0_ROOT_PERF3_DFSR_SRC_DIV_DIV16_FVAL                                   0x1f
+
+#define HWIO_GCC_RPMH_DDRMC_CH0_DDRMC_CH0_ROOT_PERF4_DFSR_ADDR                                           (GCC_CLK_CTL_REG_REG_BASE      + 0x0001f2d4)
+#define HWIO_GCC_RPMH_DDRMC_CH0_DDRMC_CH0_ROOT_PERF4_DFSR_PHYS                                           (GCC_CLK_CTL_REG_REG_BASE_PHYS + 0x0001f2d4)
+#define HWIO_GCC_RPMH_DDRMC_CH0_DDRMC_CH0_ROOT_PERF4_DFSR_OFFS                                           (GCC_CLK_CTL_REG_REG_BASE_OFFS + 0x0001f2d4)
+#define HWIO_GCC_RPMH_DDRMC_CH0_DDRMC_CH0_ROOT_PERF4_DFSR_RMSK                                                0x71f
+#define HWIO_GCC_RPMH_DDRMC_CH0_DDRMC_CH0_ROOT_PERF4_DFSR_ATTR                                                  0x3
+#define HWIO_GCC_RPMH_DDRMC_CH0_DDRMC_CH0_ROOT_PERF4_DFSR_IN          \
+        in_dword_masked(HWIO_GCC_RPMH_DDRMC_CH0_DDRMC_CH0_ROOT_PERF4_DFSR_ADDR, HWIO_GCC_RPMH_DDRMC_CH0_DDRMC_CH0_ROOT_PERF4_DFSR_RMSK)
+#define HWIO_GCC_RPMH_DDRMC_CH0_DDRMC_CH0_ROOT_PERF4_DFSR_INM(m)      \
+        in_dword_masked(HWIO_GCC_RPMH_DDRMC_CH0_DDRMC_CH0_ROOT_PERF4_DFSR_ADDR, m)
+#define HWIO_GCC_RPMH_DDRMC_CH0_DDRMC_CH0_ROOT_PERF4_DFSR_OUT(v)      \
+        out_dword(HWIO_GCC_RPMH_DDRMC_CH0_DDRMC_CH0_ROOT_PERF4_DFSR_ADDR,v)
+#define HWIO_GCC_RPMH_DDRMC_CH0_DDRMC_CH0_ROOT_PERF4_DFSR_OUTM(m,v) \
+        out_dword_masked_ns(HWIO_GCC_RPMH_DDRMC_CH0_DDRMC_CH0_ROOT_PERF4_DFSR_ADDR,m,v,HWIO_GCC_RPMH_DDRMC_CH0_DDRMC_CH0_ROOT_PERF4_DFSR_IN)
+#define HWIO_GCC_RPMH_DDRMC_CH0_DDRMC_CH0_ROOT_PERF4_DFSR_SRC_SEL_BMSK                                        0x700
+#define HWIO_GCC_RPMH_DDRMC_CH0_DDRMC_CH0_ROOT_PERF4_DFSR_SRC_SEL_SHFT                                          0x8
+#define HWIO_GCC_RPMH_DDRMC_CH0_DDRMC_CH0_ROOT_PERF4_DFSR_SRC_SEL_SRC0_FVAL                                     0x0
+#define HWIO_GCC_RPMH_DDRMC_CH0_DDRMC_CH0_ROOT_PERF4_DFSR_SRC_SEL_SRC1_FVAL                                     0x1
+#define HWIO_GCC_RPMH_DDRMC_CH0_DDRMC_CH0_ROOT_PERF4_DFSR_SRC_SEL_SRC2_FVAL                                     0x2
+#define HWIO_GCC_RPMH_DDRMC_CH0_DDRMC_CH0_ROOT_PERF4_DFSR_SRC_SEL_SRC3_FVAL                                     0x3
+#define HWIO_GCC_RPMH_DDRMC_CH0_DDRMC_CH0_ROOT_PERF4_DFSR_SRC_SEL_SRC4_FVAL                                     0x4
+#define HWIO_GCC_RPMH_DDRMC_CH0_DDRMC_CH0_ROOT_PERF4_DFSR_SRC_SEL_SRC5_FVAL                                     0x5
+#define HWIO_GCC_RPMH_DDRMC_CH0_DDRMC_CH0_ROOT_PERF4_DFSR_SRC_SEL_SRC6_FVAL                                     0x6
+#define HWIO_GCC_RPMH_DDRMC_CH0_DDRMC_CH0_ROOT_PERF4_DFSR_SRC_SEL_SRC7_FVAL                                     0x7
+#define HWIO_GCC_RPMH_DDRMC_CH0_DDRMC_CH0_ROOT_PERF4_DFSR_SRC_DIV_BMSK                                         0x1f
+#define HWIO_GCC_RPMH_DDRMC_CH0_DDRMC_CH0_ROOT_PERF4_DFSR_SRC_DIV_SHFT                                          0x0
+#define HWIO_GCC_RPMH_DDRMC_CH0_DDRMC_CH0_ROOT_PERF4_DFSR_SRC_DIV_BYPASS_FVAL                                   0x0
+#define HWIO_GCC_RPMH_DDRMC_CH0_DDRMC_CH0_ROOT_PERF4_DFSR_SRC_DIV_DIV1_FVAL                                     0x1
+#define HWIO_GCC_RPMH_DDRMC_CH0_DDRMC_CH0_ROOT_PERF4_DFSR_SRC_DIV_DIV1_5_FVAL                                   0x2
+#define HWIO_GCC_RPMH_DDRMC_CH0_DDRMC_CH0_ROOT_PERF4_DFSR_SRC_DIV_DIV2_FVAL                                     0x3
+#define HWIO_GCC_RPMH_DDRMC_CH0_DDRMC_CH0_ROOT_PERF4_DFSR_SRC_DIV_DIV2_5_FVAL                                   0x4
+#define HWIO_GCC_RPMH_DDRMC_CH0_DDRMC_CH0_ROOT_PERF4_DFSR_SRC_DIV_DIV3_FVAL                                     0x5
+#define HWIO_GCC_RPMH_DDRMC_CH0_DDRMC_CH0_ROOT_PERF4_DFSR_SRC_DIV_DIV3_5_FVAL                                   0x6
+#define HWIO_GCC_RPMH_DDRMC_CH0_DDRMC_CH0_ROOT_PERF4_DFSR_SRC_DIV_DIV4_FVAL                                     0x7
+#define HWIO_GCC_RPMH_DDRMC_CH0_DDRMC_CH0_ROOT_PERF4_DFSR_SRC_DIV_DIV4_5_FVAL                                   0x8
+#define HWIO_GCC_RPMH_DDRMC_CH0_DDRMC_CH0_ROOT_PERF4_DFSR_SRC_DIV_DIV5_FVAL                                     0x9
+#define HWIO_GCC_RPMH_DDRMC_CH0_DDRMC_CH0_ROOT_PERF4_DFSR_SRC_DIV_DIV5_5_FVAL                                   0xa
+#define HWIO_GCC_RPMH_DDRMC_CH0_DDRMC_CH0_ROOT_PERF4_DFSR_SRC_DIV_DIV6_FVAL                                     0xb
+#define HWIO_GCC_RPMH_DDRMC_CH0_DDRMC_CH0_ROOT_PERF4_DFSR_SRC_DIV_DIV6_5_FVAL                                   0xc
+#define HWIO_GCC_RPMH_DDRMC_CH0_DDRMC_CH0_ROOT_PERF4_DFSR_SRC_DIV_DIV7_FVAL                                     0xd
+#define HWIO_GCC_RPMH_DDRMC_CH0_DDRMC_CH0_ROOT_PERF4_DFSR_SRC_DIV_DIV7_5_FVAL                                   0xe
+#define HWIO_GCC_RPMH_DDRMC_CH0_DDRMC_CH0_ROOT_PERF4_DFSR_SRC_DIV_DIV8_FVAL                                     0xf
+#define HWIO_GCC_RPMH_DDRMC_CH0_DDRMC_CH0_ROOT_PERF4_DFSR_SRC_DIV_DIV8_5_FVAL                                  0x10
+#define HWIO_GCC_RPMH_DDRMC_CH0_DDRMC_CH0_ROOT_PERF4_DFSR_SRC_DIV_DIV9_FVAL                                    0x11
+#define HWIO_GCC_RPMH_DDRMC_CH0_DDRMC_CH0_ROOT_PERF4_DFSR_SRC_DIV_DIV9_5_FVAL                                  0x12
+#define HWIO_GCC_RPMH_DDRMC_CH0_DDRMC_CH0_ROOT_PERF4_DFSR_SRC_DIV_DIV10_FVAL                                   0x13
+#define HWIO_GCC_RPMH_DDRMC_CH0_DDRMC_CH0_ROOT_PERF4_DFSR_SRC_DIV_DIV10_5_FVAL                                 0x14
+#define HWIO_GCC_RPMH_DDRMC_CH0_DDRMC_CH0_ROOT_PERF4_DFSR_SRC_DIV_DIV11_FVAL                                   0x15
+#define HWIO_GCC_RPMH_DDRMC_CH0_DDRMC_CH0_ROOT_PERF4_DFSR_SRC_DIV_DIV11_5_FVAL                                 0x16
+#define HWIO_GCC_RPMH_DDRMC_CH0_DDRMC_CH0_ROOT_PERF4_DFSR_SRC_DIV_DIV12_FVAL                                   0x17
+#define HWIO_GCC_RPMH_DDRMC_CH0_DDRMC_CH0_ROOT_PERF4_DFSR_SRC_DIV_DIV12_5_FVAL                                 0x18
+#define HWIO_GCC_RPMH_DDRMC_CH0_DDRMC_CH0_ROOT_PERF4_DFSR_SRC_DIV_DIV13_FVAL                                   0x19
+#define HWIO_GCC_RPMH_DDRMC_CH0_DDRMC_CH0_ROOT_PERF4_DFSR_SRC_DIV_DIV13_5_FVAL                                 0x1a
+#define HWIO_GCC_RPMH_DDRMC_CH0_DDRMC_CH0_ROOT_PERF4_DFSR_SRC_DIV_DIV14_FVAL                                   0x1b
+#define HWIO_GCC_RPMH_DDRMC_CH0_DDRMC_CH0_ROOT_PERF4_DFSR_SRC_DIV_DIV14_5_FVAL                                 0x1c
+#define HWIO_GCC_RPMH_DDRMC_CH0_DDRMC_CH0_ROOT_PERF4_DFSR_SRC_DIV_DIV15_FVAL                                   0x1d
+#define HWIO_GCC_RPMH_DDRMC_CH0_DDRMC_CH0_ROOT_PERF4_DFSR_SRC_DIV_DIV15_5_FVAL                                 0x1e
+#define HWIO_GCC_RPMH_DDRMC_CH0_DDRMC_CH0_ROOT_PERF4_DFSR_SRC_DIV_DIV16_FVAL                                   0x1f
+
+#define HWIO_GCC_RPMH_DDRMC_CH0_DDRMC_CH0_ROOT_PERF5_DFSR_ADDR                                           (GCC_CLK_CTL_REG_REG_BASE      + 0x0001f2d8)
+#define HWIO_GCC_RPMH_DDRMC_CH0_DDRMC_CH0_ROOT_PERF5_DFSR_PHYS                                           (GCC_CLK_CTL_REG_REG_BASE_PHYS + 0x0001f2d8)
+#define HWIO_GCC_RPMH_DDRMC_CH0_DDRMC_CH0_ROOT_PERF5_DFSR_OFFS                                           (GCC_CLK_CTL_REG_REG_BASE_OFFS + 0x0001f2d8)
+#define HWIO_GCC_RPMH_DDRMC_CH0_DDRMC_CH0_ROOT_PERF5_DFSR_RMSK                                                0x71f
+#define HWIO_GCC_RPMH_DDRMC_CH0_DDRMC_CH0_ROOT_PERF5_DFSR_ATTR                                                  0x3
+#define HWIO_GCC_RPMH_DDRMC_CH0_DDRMC_CH0_ROOT_PERF5_DFSR_IN          \
+        in_dword_masked(HWIO_GCC_RPMH_DDRMC_CH0_DDRMC_CH0_ROOT_PERF5_DFSR_ADDR, HWIO_GCC_RPMH_DDRMC_CH0_DDRMC_CH0_ROOT_PERF5_DFSR_RMSK)
+#define HWIO_GCC_RPMH_DDRMC_CH0_DDRMC_CH0_ROOT_PERF5_DFSR_INM(m)      \
+        in_dword_masked(HWIO_GCC_RPMH_DDRMC_CH0_DDRMC_CH0_ROOT_PERF5_DFSR_ADDR, m)
+#define HWIO_GCC_RPMH_DDRMC_CH0_DDRMC_CH0_ROOT_PERF5_DFSR_OUT(v)      \
+        out_dword(HWIO_GCC_RPMH_DDRMC_CH0_DDRMC_CH0_ROOT_PERF5_DFSR_ADDR,v)
+#define HWIO_GCC_RPMH_DDRMC_CH0_DDRMC_CH0_ROOT_PERF5_DFSR_OUTM(m,v) \
+        out_dword_masked_ns(HWIO_GCC_RPMH_DDRMC_CH0_DDRMC_CH0_ROOT_PERF5_DFSR_ADDR,m,v,HWIO_GCC_RPMH_DDRMC_CH0_DDRMC_CH0_ROOT_PERF5_DFSR_IN)
+#define HWIO_GCC_RPMH_DDRMC_CH0_DDRMC_CH0_ROOT_PERF5_DFSR_SRC_SEL_BMSK                                        0x700
+#define HWIO_GCC_RPMH_DDRMC_CH0_DDRMC_CH0_ROOT_PERF5_DFSR_SRC_SEL_SHFT                                          0x8
+#define HWIO_GCC_RPMH_DDRMC_CH0_DDRMC_CH0_ROOT_PERF5_DFSR_SRC_SEL_SRC0_FVAL                                     0x0
+#define HWIO_GCC_RPMH_DDRMC_CH0_DDRMC_CH0_ROOT_PERF5_DFSR_SRC_SEL_SRC1_FVAL                                     0x1
+#define HWIO_GCC_RPMH_DDRMC_CH0_DDRMC_CH0_ROOT_PERF5_DFSR_SRC_SEL_SRC2_FVAL                                     0x2
+#define HWIO_GCC_RPMH_DDRMC_CH0_DDRMC_CH0_ROOT_PERF5_DFSR_SRC_SEL_SRC3_FVAL                                     0x3
+#define HWIO_GCC_RPMH_DDRMC_CH0_DDRMC_CH0_ROOT_PERF5_DFSR_SRC_SEL_SRC4_FVAL                                     0x4
+#define HWIO_GCC_RPMH_DDRMC_CH0_DDRMC_CH0_ROOT_PERF5_DFSR_SRC_SEL_SRC5_FVAL                                     0x5
+#define HWIO_GCC_RPMH_DDRMC_CH0_DDRMC_CH0_ROOT_PERF5_DFSR_SRC_SEL_SRC6_FVAL                                     0x6
+#define HWIO_GCC_RPMH_DDRMC_CH0_DDRMC_CH0_ROOT_PERF5_DFSR_SRC_SEL_SRC7_FVAL                                     0x7
+#define HWIO_GCC_RPMH_DDRMC_CH0_DDRMC_CH0_ROOT_PERF5_DFSR_SRC_DIV_BMSK                                         0x1f
+#define HWIO_GCC_RPMH_DDRMC_CH0_DDRMC_CH0_ROOT_PERF5_DFSR_SRC_DIV_SHFT                                          0x0
+#define HWIO_GCC_RPMH_DDRMC_CH0_DDRMC_CH0_ROOT_PERF5_DFSR_SRC_DIV_BYPASS_FVAL                                   0x0
+#define HWIO_GCC_RPMH_DDRMC_CH0_DDRMC_CH0_ROOT_PERF5_DFSR_SRC_DIV_DIV1_FVAL                                     0x1
+#define HWIO_GCC_RPMH_DDRMC_CH0_DDRMC_CH0_ROOT_PERF5_DFSR_SRC_DIV_DIV1_5_FVAL                                   0x2
+#define HWIO_GCC_RPMH_DDRMC_CH0_DDRMC_CH0_ROOT_PERF5_DFSR_SRC_DIV_DIV2_FVAL                                     0x3
+#define HWIO_GCC_RPMH_DDRMC_CH0_DDRMC_CH0_ROOT_PERF5_DFSR_SRC_DIV_DIV2_5_FVAL                                   0x4
+#define HWIO_GCC_RPMH_DDRMC_CH0_DDRMC_CH0_ROOT_PERF5_DFSR_SRC_DIV_DIV3_FVAL                                     0x5
+#define HWIO_GCC_RPMH_DDRMC_CH0_DDRMC_CH0_ROOT_PERF5_DFSR_SRC_DIV_DIV3_5_FVAL                                   0x6
+#define HWIO_GCC_RPMH_DDRMC_CH0_DDRMC_CH0_ROOT_PERF5_DFSR_SRC_DIV_DIV4_FVAL                                     0x7
+#define HWIO_GCC_RPMH_DDRMC_CH0_DDRMC_CH0_ROOT_PERF5_DFSR_SRC_DIV_DIV4_5_FVAL                                   0x8
+#define HWIO_GCC_RPMH_DDRMC_CH0_DDRMC_CH0_ROOT_PERF5_DFSR_SRC_DIV_DIV5_FVAL                                     0x9
+#define HWIO_GCC_RPMH_DDRMC_CH0_DDRMC_CH0_ROOT_PERF5_DFSR_SRC_DIV_DIV5_5_FVAL                                   0xa
+#define HWIO_GCC_RPMH_DDRMC_CH0_DDRMC_CH0_ROOT_PERF5_DFSR_SRC_DIV_DIV6_FVAL                                     0xb
+#define HWIO_GCC_RPMH_DDRMC_CH0_DDRMC_CH0_ROOT_PERF5_DFSR_SRC_DIV_DIV6_5_FVAL                                   0xc
+#define HWIO_GCC_RPMH_DDRMC_CH0_DDRMC_CH0_ROOT_PERF5_DFSR_SRC_DIV_DIV7_FVAL                                     0xd
+#define HWIO_GCC_RPMH_DDRMC_CH0_DDRMC_CH0_ROOT_PERF5_DFSR_SRC_DIV_DIV7_5_FVAL                                   0xe
+#define HWIO_GCC_RPMH_DDRMC_CH0_DDRMC_CH0_ROOT_PERF5_DFSR_SRC_DIV_DIV8_FVAL                                     0xf
+#define HWIO_GCC_RPMH_DDRMC_CH0_DDRMC_CH0_ROOT_PERF5_DFSR_SRC_DIV_DIV8_5_FVAL                                  0x10
+#define HWIO_GCC_RPMH_DDRMC_CH0_DDRMC_CH0_ROOT_PERF5_DFSR_SRC_DIV_DIV9_FVAL                                    0x11
+#define HWIO_GCC_RPMH_DDRMC_CH0_DDRMC_CH0_ROOT_PERF5_DFSR_SRC_DIV_DIV9_5_FVAL                                  0x12
+#define HWIO_GCC_RPMH_DDRMC_CH0_DDRMC_CH0_ROOT_PERF5_DFSR_SRC_DIV_DIV10_FVAL                                   0x13
+#define HWIO_GCC_RPMH_DDRMC_CH0_DDRMC_CH0_ROOT_PERF5_DFSR_SRC_DIV_DIV10_5_FVAL                                 0x14
+#define HWIO_GCC_RPMH_DDRMC_CH0_DDRMC_CH0_ROOT_PERF5_DFSR_SRC_DIV_DIV11_FVAL                                   0x15
+#define HWIO_GCC_RPMH_DDRMC_CH0_DDRMC_CH0_ROOT_PERF5_DFSR_SRC_DIV_DIV11_5_FVAL                                 0x16
+#define HWIO_GCC_RPMH_DDRMC_CH0_DDRMC_CH0_ROOT_PERF5_DFSR_SRC_DIV_DIV12_FVAL                                   0x17
+#define HWIO_GCC_RPMH_DDRMC_CH0_DDRMC_CH0_ROOT_PERF5_DFSR_SRC_DIV_DIV12_5_FVAL                                 0x18
+#define HWIO_GCC_RPMH_DDRMC_CH0_DDRMC_CH0_ROOT_PERF5_DFSR_SRC_DIV_DIV13_FVAL                                   0x19
+#define HWIO_GCC_RPMH_DDRMC_CH0_DDRMC_CH0_ROOT_PERF5_DFSR_SRC_DIV_DIV13_5_FVAL                                 0x1a
+#define HWIO_GCC_RPMH_DDRMC_CH0_DDRMC_CH0_ROOT_PERF5_DFSR_SRC_DIV_DIV14_FVAL                                   0x1b
+#define HWIO_GCC_RPMH_DDRMC_CH0_DDRMC_CH0_ROOT_PERF5_DFSR_SRC_DIV_DIV14_5_FVAL                                 0x1c
+#define HWIO_GCC_RPMH_DDRMC_CH0_DDRMC_CH0_ROOT_PERF5_DFSR_SRC_DIV_DIV15_FVAL                                   0x1d
+#define HWIO_GCC_RPMH_DDRMC_CH0_DDRMC_CH0_ROOT_PERF5_DFSR_SRC_DIV_DIV15_5_FVAL                                 0x1e
+#define HWIO_GCC_RPMH_DDRMC_CH0_DDRMC_CH0_ROOT_PERF5_DFSR_SRC_DIV_DIV16_FVAL                                   0x1f
+
+#define HWIO_GCC_RPMH_DDRMC_CH0_DDRMC_CH0_ROOT_PERF6_DFSR_ADDR                                           (GCC_CLK_CTL_REG_REG_BASE      + 0x0001f2dc)
+#define HWIO_GCC_RPMH_DDRMC_CH0_DDRMC_CH0_ROOT_PERF6_DFSR_PHYS                                           (GCC_CLK_CTL_REG_REG_BASE_PHYS + 0x0001f2dc)
+#define HWIO_GCC_RPMH_DDRMC_CH0_DDRMC_CH0_ROOT_PERF6_DFSR_OFFS                                           (GCC_CLK_CTL_REG_REG_BASE_OFFS + 0x0001f2dc)
+#define HWIO_GCC_RPMH_DDRMC_CH0_DDRMC_CH0_ROOT_PERF6_DFSR_RMSK                                                0x71f
+#define HWIO_GCC_RPMH_DDRMC_CH0_DDRMC_CH0_ROOT_PERF6_DFSR_ATTR                                                  0x3
+#define HWIO_GCC_RPMH_DDRMC_CH0_DDRMC_CH0_ROOT_PERF6_DFSR_IN          \
+        in_dword_masked(HWIO_GCC_RPMH_DDRMC_CH0_DDRMC_CH0_ROOT_PERF6_DFSR_ADDR, HWIO_GCC_RPMH_DDRMC_CH0_DDRMC_CH0_ROOT_PERF6_DFSR_RMSK)
+#define HWIO_GCC_RPMH_DDRMC_CH0_DDRMC_CH0_ROOT_PERF6_DFSR_INM(m)      \
+        in_dword_masked(HWIO_GCC_RPMH_DDRMC_CH0_DDRMC_CH0_ROOT_PERF6_DFSR_ADDR, m)
+#define HWIO_GCC_RPMH_DDRMC_CH0_DDRMC_CH0_ROOT_PERF6_DFSR_OUT(v)      \
+        out_dword(HWIO_GCC_RPMH_DDRMC_CH0_DDRMC_CH0_ROOT_PERF6_DFSR_ADDR,v)
+#define HWIO_GCC_RPMH_DDRMC_CH0_DDRMC_CH0_ROOT_PERF6_DFSR_OUTM(m,v) \
+        out_dword_masked_ns(HWIO_GCC_RPMH_DDRMC_CH0_DDRMC_CH0_ROOT_PERF6_DFSR_ADDR,m,v,HWIO_GCC_RPMH_DDRMC_CH0_DDRMC_CH0_ROOT_PERF6_DFSR_IN)
+#define HWIO_GCC_RPMH_DDRMC_CH0_DDRMC_CH0_ROOT_PERF6_DFSR_SRC_SEL_BMSK                                        0x700
+#define HWIO_GCC_RPMH_DDRMC_CH0_DDRMC_CH0_ROOT_PERF6_DFSR_SRC_SEL_SHFT                                          0x8
+#define HWIO_GCC_RPMH_DDRMC_CH0_DDRMC_CH0_ROOT_PERF6_DFSR_SRC_SEL_SRC0_FVAL                                     0x0
+#define HWIO_GCC_RPMH_DDRMC_CH0_DDRMC_CH0_ROOT_PERF6_DFSR_SRC_SEL_SRC1_FVAL                                     0x1
+#define HWIO_GCC_RPMH_DDRMC_CH0_DDRMC_CH0_ROOT_PERF6_DFSR_SRC_SEL_SRC2_FVAL                                     0x2
+#define HWIO_GCC_RPMH_DDRMC_CH0_DDRMC_CH0_ROOT_PERF6_DFSR_SRC_SEL_SRC3_FVAL                                     0x3
+#define HWIO_GCC_RPMH_DDRMC_CH0_DDRMC_CH0_ROOT_PERF6_DFSR_SRC_SEL_SRC4_FVAL                                     0x4
+#define HWIO_GCC_RPMH_DDRMC_CH0_DDRMC_CH0_ROOT_PERF6_DFSR_SRC_SEL_SRC5_FVAL                                     0x5
+#define HWIO_GCC_RPMH_DDRMC_CH0_DDRMC_CH0_ROOT_PERF6_DFSR_SRC_SEL_SRC6_FVAL                                     0x6
+#define HWIO_GCC_RPMH_DDRMC_CH0_DDRMC_CH0_ROOT_PERF6_DFSR_SRC_SEL_SRC7_FVAL                                     0x7
+#define HWIO_GCC_RPMH_DDRMC_CH0_DDRMC_CH0_ROOT_PERF6_DFSR_SRC_DIV_BMSK                                         0x1f
+#define HWIO_GCC_RPMH_DDRMC_CH0_DDRMC_CH0_ROOT_PERF6_DFSR_SRC_DIV_SHFT                                          0x0
+#define HWIO_GCC_RPMH_DDRMC_CH0_DDRMC_CH0_ROOT_PERF6_DFSR_SRC_DIV_BYPASS_FVAL                                   0x0
+#define HWIO_GCC_RPMH_DDRMC_CH0_DDRMC_CH0_ROOT_PERF6_DFSR_SRC_DIV_DIV1_FVAL                                     0x1
+#define HWIO_GCC_RPMH_DDRMC_CH0_DDRMC_CH0_ROOT_PERF6_DFSR_SRC_DIV_DIV1_5_FVAL                                   0x2
+#define HWIO_GCC_RPMH_DDRMC_CH0_DDRMC_CH0_ROOT_PERF6_DFSR_SRC_DIV_DIV2_FVAL                                     0x3
+#define HWIO_GCC_RPMH_DDRMC_CH0_DDRMC_CH0_ROOT_PERF6_DFSR_SRC_DIV_DIV2_5_FVAL                                   0x4
+#define HWIO_GCC_RPMH_DDRMC_CH0_DDRMC_CH0_ROOT_PERF6_DFSR_SRC_DIV_DIV3_FVAL                                     0x5
+#define HWIO_GCC_RPMH_DDRMC_CH0_DDRMC_CH0_ROOT_PERF6_DFSR_SRC_DIV_DIV3_5_FVAL                                   0x6
+#define HWIO_GCC_RPMH_DDRMC_CH0_DDRMC_CH0_ROOT_PERF6_DFSR_SRC_DIV_DIV4_FVAL                                     0x7
+#define HWIO_GCC_RPMH_DDRMC_CH0_DDRMC_CH0_ROOT_PERF6_DFSR_SRC_DIV_DIV4_5_FVAL                                   0x8
+#define HWIO_GCC_RPMH_DDRMC_CH0_DDRMC_CH0_ROOT_PERF6_DFSR_SRC_DIV_DIV5_FVAL                                     0x9
+#define HWIO_GCC_RPMH_DDRMC_CH0_DDRMC_CH0_ROOT_PERF6_DFSR_SRC_DIV_DIV5_5_FVAL                                   0xa
+#define HWIO_GCC_RPMH_DDRMC_CH0_DDRMC_CH0_ROOT_PERF6_DFSR_SRC_DIV_DIV6_FVAL                                     0xb
+#define HWIO_GCC_RPMH_DDRMC_CH0_DDRMC_CH0_ROOT_PERF6_DFSR_SRC_DIV_DIV6_5_FVAL                                   0xc
+#define HWIO_GCC_RPMH_DDRMC_CH0_DDRMC_CH0_ROOT_PERF6_DFSR_SRC_DIV_DIV7_FVAL                                     0xd
+#define HWIO_GCC_RPMH_DDRMC_CH0_DDRMC_CH0_ROOT_PERF6_DFSR_SRC_DIV_DIV7_5_FVAL                                   0xe
+#define HWIO_GCC_RPMH_DDRMC_CH0_DDRMC_CH0_ROOT_PERF6_DFSR_SRC_DIV_DIV8_FVAL                                     0xf
+#define HWIO_GCC_RPMH_DDRMC_CH0_DDRMC_CH0_ROOT_PERF6_DFSR_SRC_DIV_DIV8_5_FVAL                                  0x10
+#define HWIO_GCC_RPMH_DDRMC_CH0_DDRMC_CH0_ROOT_PERF6_DFSR_SRC_DIV_DIV9_FVAL                                    0x11
+#define HWIO_GCC_RPMH_DDRMC_CH0_DDRMC_CH0_ROOT_PERF6_DFSR_SRC_DIV_DIV9_5_FVAL                                  0x12
+#define HWIO_GCC_RPMH_DDRMC_CH0_DDRMC_CH0_ROOT_PERF6_DFSR_SRC_DIV_DIV10_FVAL                                   0x13
+#define HWIO_GCC_RPMH_DDRMC_CH0_DDRMC_CH0_ROOT_PERF6_DFSR_SRC_DIV_DIV10_5_FVAL                                 0x14
+#define HWIO_GCC_RPMH_DDRMC_CH0_DDRMC_CH0_ROOT_PERF6_DFSR_SRC_DIV_DIV11_FVAL                                   0x15
+#define HWIO_GCC_RPMH_DDRMC_CH0_DDRMC_CH0_ROOT_PERF6_DFSR_SRC_DIV_DIV11_5_FVAL                                 0x16
+#define HWIO_GCC_RPMH_DDRMC_CH0_DDRMC_CH0_ROOT_PERF6_DFSR_SRC_DIV_DIV12_FVAL                                   0x17
+#define HWIO_GCC_RPMH_DDRMC_CH0_DDRMC_CH0_ROOT_PERF6_DFSR_SRC_DIV_DIV12_5_FVAL                                 0x18
+#define HWIO_GCC_RPMH_DDRMC_CH0_DDRMC_CH0_ROOT_PERF6_DFSR_SRC_DIV_DIV13_FVAL                                   0x19
+#define HWIO_GCC_RPMH_DDRMC_CH0_DDRMC_CH0_ROOT_PERF6_DFSR_SRC_DIV_DIV13_5_FVAL                                 0x1a
+#define HWIO_GCC_RPMH_DDRMC_CH0_DDRMC_CH0_ROOT_PERF6_DFSR_SRC_DIV_DIV14_FVAL                                   0x1b
+#define HWIO_GCC_RPMH_DDRMC_CH0_DDRMC_CH0_ROOT_PERF6_DFSR_SRC_DIV_DIV14_5_FVAL                                 0x1c
+#define HWIO_GCC_RPMH_DDRMC_CH0_DDRMC_CH0_ROOT_PERF6_DFSR_SRC_DIV_DIV15_FVAL                                   0x1d
+#define HWIO_GCC_RPMH_DDRMC_CH0_DDRMC_CH0_ROOT_PERF6_DFSR_SRC_DIV_DIV15_5_FVAL                                 0x1e
+#define HWIO_GCC_RPMH_DDRMC_CH0_DDRMC_CH0_ROOT_PERF6_DFSR_SRC_DIV_DIV16_FVAL                                   0x1f
+
+#define HWIO_GCC_RPMH_DDRMC_CH0_DDRMC_CH0_ROOT_PERF7_DFSR_ADDR                                           (GCC_CLK_CTL_REG_REG_BASE      + 0x0001f2e0)
+#define HWIO_GCC_RPMH_DDRMC_CH0_DDRMC_CH0_ROOT_PERF7_DFSR_PHYS                                           (GCC_CLK_CTL_REG_REG_BASE_PHYS + 0x0001f2e0)
+#define HWIO_GCC_RPMH_DDRMC_CH0_DDRMC_CH0_ROOT_PERF7_DFSR_OFFS                                           (GCC_CLK_CTL_REG_REG_BASE_OFFS + 0x0001f2e0)
+#define HWIO_GCC_RPMH_DDRMC_CH0_DDRMC_CH0_ROOT_PERF7_DFSR_RMSK                                                0x71f
+#define HWIO_GCC_RPMH_DDRMC_CH0_DDRMC_CH0_ROOT_PERF7_DFSR_ATTR                                                  0x3
+#define HWIO_GCC_RPMH_DDRMC_CH0_DDRMC_CH0_ROOT_PERF7_DFSR_IN          \
+        in_dword_masked(HWIO_GCC_RPMH_DDRMC_CH0_DDRMC_CH0_ROOT_PERF7_DFSR_ADDR, HWIO_GCC_RPMH_DDRMC_CH0_DDRMC_CH0_ROOT_PERF7_DFSR_RMSK)
+#define HWIO_GCC_RPMH_DDRMC_CH0_DDRMC_CH0_ROOT_PERF7_DFSR_INM(m)      \
+        in_dword_masked(HWIO_GCC_RPMH_DDRMC_CH0_DDRMC_CH0_ROOT_PERF7_DFSR_ADDR, m)
+#define HWIO_GCC_RPMH_DDRMC_CH0_DDRMC_CH0_ROOT_PERF7_DFSR_OUT(v)      \
+        out_dword(HWIO_GCC_RPMH_DDRMC_CH0_DDRMC_CH0_ROOT_PERF7_DFSR_ADDR,v)
+#define HWIO_GCC_RPMH_DDRMC_CH0_DDRMC_CH0_ROOT_PERF7_DFSR_OUTM(m,v) \
+        out_dword_masked_ns(HWIO_GCC_RPMH_DDRMC_CH0_DDRMC_CH0_ROOT_PERF7_DFSR_ADDR,m,v,HWIO_GCC_RPMH_DDRMC_CH0_DDRMC_CH0_ROOT_PERF7_DFSR_IN)
+#define HWIO_GCC_RPMH_DDRMC_CH0_DDRMC_CH0_ROOT_PERF7_DFSR_SRC_SEL_BMSK                                        0x700
+#define HWIO_GCC_RPMH_DDRMC_CH0_DDRMC_CH0_ROOT_PERF7_DFSR_SRC_SEL_SHFT                                          0x8
+#define HWIO_GCC_RPMH_DDRMC_CH0_DDRMC_CH0_ROOT_PERF7_DFSR_SRC_SEL_SRC0_FVAL                                     0x0
+#define HWIO_GCC_RPMH_DDRMC_CH0_DDRMC_CH0_ROOT_PERF7_DFSR_SRC_SEL_SRC1_FVAL                                     0x1
+#define HWIO_GCC_RPMH_DDRMC_CH0_DDRMC_CH0_ROOT_PERF7_DFSR_SRC_SEL_SRC2_FVAL                                     0x2
+#define HWIO_GCC_RPMH_DDRMC_CH0_DDRMC_CH0_ROOT_PERF7_DFSR_SRC_SEL_SRC3_FVAL                                     0x3
+#define HWIO_GCC_RPMH_DDRMC_CH0_DDRMC_CH0_ROOT_PERF7_DFSR_SRC_SEL_SRC4_FVAL                                     0x4
+#define HWIO_GCC_RPMH_DDRMC_CH0_DDRMC_CH0_ROOT_PERF7_DFSR_SRC_SEL_SRC5_FVAL                                     0x5
+#define HWIO_GCC_RPMH_DDRMC_CH0_DDRMC_CH0_ROOT_PERF7_DFSR_SRC_SEL_SRC6_FVAL                                     0x6
+#define HWIO_GCC_RPMH_DDRMC_CH0_DDRMC_CH0_ROOT_PERF7_DFSR_SRC_SEL_SRC7_FVAL                                     0x7
+#define HWIO_GCC_RPMH_DDRMC_CH0_DDRMC_CH0_ROOT_PERF7_DFSR_SRC_DIV_BMSK                                         0x1f
+#define HWIO_GCC_RPMH_DDRMC_CH0_DDRMC_CH0_ROOT_PERF7_DFSR_SRC_DIV_SHFT                                          0x0
+#define HWIO_GCC_RPMH_DDRMC_CH0_DDRMC_CH0_ROOT_PERF7_DFSR_SRC_DIV_BYPASS_FVAL                                   0x0
+#define HWIO_GCC_RPMH_DDRMC_CH0_DDRMC_CH0_ROOT_PERF7_DFSR_SRC_DIV_DIV1_FVAL                                     0x1
+#define HWIO_GCC_RPMH_DDRMC_CH0_DDRMC_CH0_ROOT_PERF7_DFSR_SRC_DIV_DIV1_5_FVAL                                   0x2
+#define HWIO_GCC_RPMH_DDRMC_CH0_DDRMC_CH0_ROOT_PERF7_DFSR_SRC_DIV_DIV2_FVAL                                     0x3
+#define HWIO_GCC_RPMH_DDRMC_CH0_DDRMC_CH0_ROOT_PERF7_DFSR_SRC_DIV_DIV2_5_FVAL                                   0x4
+#define HWIO_GCC_RPMH_DDRMC_CH0_DDRMC_CH0_ROOT_PERF7_DFSR_SRC_DIV_DIV3_FVAL                                     0x5
+#define HWIO_GCC_RPMH_DDRMC_CH0_DDRMC_CH0_ROOT_PERF7_DFSR_SRC_DIV_DIV3_5_FVAL                                   0x6
+#define HWIO_GCC_RPMH_DDRMC_CH0_DDRMC_CH0_ROOT_PERF7_DFSR_SRC_DIV_DIV4_FVAL                                     0x7
+#define HWIO_GCC_RPMH_DDRMC_CH0_DDRMC_CH0_ROOT_PERF7_DFSR_SRC_DIV_DIV4_5_FVAL                                   0x8
+#define HWIO_GCC_RPMH_DDRMC_CH0_DDRMC_CH0_ROOT_PERF7_DFSR_SRC_DIV_DIV5_FVAL                                     0x9
+#define HWIO_GCC_RPMH_DDRMC_CH0_DDRMC_CH0_ROOT_PERF7_DFSR_SRC_DIV_DIV5_5_FVAL                                   0xa
+#define HWIO_GCC_RPMH_DDRMC_CH0_DDRMC_CH0_ROOT_PERF7_DFSR_SRC_DIV_DIV6_FVAL                                     0xb
+#define HWIO_GCC_RPMH_DDRMC_CH0_DDRMC_CH0_ROOT_PERF7_DFSR_SRC_DIV_DIV6_5_FVAL                                   0xc
+#define HWIO_GCC_RPMH_DDRMC_CH0_DDRMC_CH0_ROOT_PERF7_DFSR_SRC_DIV_DIV7_FVAL                                     0xd
+#define HWIO_GCC_RPMH_DDRMC_CH0_DDRMC_CH0_ROOT_PERF7_DFSR_SRC_DIV_DIV7_5_FVAL                                   0xe
+#define HWIO_GCC_RPMH_DDRMC_CH0_DDRMC_CH0_ROOT_PERF7_DFSR_SRC_DIV_DIV8_FVAL                                     0xf
+#define HWIO_GCC_RPMH_DDRMC_CH0_DDRMC_CH0_ROOT_PERF7_DFSR_SRC_DIV_DIV8_5_FVAL                                  0x10
+#define HWIO_GCC_RPMH_DDRMC_CH0_DDRMC_CH0_ROOT_PERF7_DFSR_SRC_DIV_DIV9_FVAL                                    0x11
+#define HWIO_GCC_RPMH_DDRMC_CH0_DDRMC_CH0_ROOT_PERF7_DFSR_SRC_DIV_DIV9_5_FVAL                                  0x12
+#define HWIO_GCC_RPMH_DDRMC_CH0_DDRMC_CH0_ROOT_PERF7_DFSR_SRC_DIV_DIV10_FVAL                                   0x13
+#define HWIO_GCC_RPMH_DDRMC_CH0_DDRMC_CH0_ROOT_PERF7_DFSR_SRC_DIV_DIV10_5_FVAL                                 0x14
+#define HWIO_GCC_RPMH_DDRMC_CH0_DDRMC_CH0_ROOT_PERF7_DFSR_SRC_DIV_DIV11_FVAL                                   0x15
+#define HWIO_GCC_RPMH_DDRMC_CH0_DDRMC_CH0_ROOT_PERF7_DFSR_SRC_DIV_DIV11_5_FVAL                                 0x16
+#define HWIO_GCC_RPMH_DDRMC_CH0_DDRMC_CH0_ROOT_PERF7_DFSR_SRC_DIV_DIV12_FVAL                                   0x17
+#define HWIO_GCC_RPMH_DDRMC_CH0_DDRMC_CH0_ROOT_PERF7_DFSR_SRC_DIV_DIV12_5_FVAL                                 0x18
+#define HWIO_GCC_RPMH_DDRMC_CH0_DDRMC_CH0_ROOT_PERF7_DFSR_SRC_DIV_DIV13_FVAL                                   0x19
+#define HWIO_GCC_RPMH_DDRMC_CH0_DDRMC_CH0_ROOT_PERF7_DFSR_SRC_DIV_DIV13_5_FVAL                                 0x1a
+#define HWIO_GCC_RPMH_DDRMC_CH0_DDRMC_CH0_ROOT_PERF7_DFSR_SRC_DIV_DIV14_FVAL                                   0x1b
+#define HWIO_GCC_RPMH_DDRMC_CH0_DDRMC_CH0_ROOT_PERF7_DFSR_SRC_DIV_DIV14_5_FVAL                                 0x1c
+#define HWIO_GCC_RPMH_DDRMC_CH0_DDRMC_CH0_ROOT_PERF7_DFSR_SRC_DIV_DIV15_FVAL                                   0x1d
+#define HWIO_GCC_RPMH_DDRMC_CH0_DDRMC_CH0_ROOT_PERF7_DFSR_SRC_DIV_DIV15_5_FVAL                                 0x1e
+#define HWIO_GCC_RPMH_DDRMC_CH0_DDRMC_CH0_ROOT_PERF7_DFSR_SRC_DIV_DIV16_FVAL                                   0x1f
+
+#define HWIO_GCC_RPMH_DDRMC_CH0_DDRMC_CH0_ROOT_PERF8_DFSR_ADDR                                           (GCC_CLK_CTL_REG_REG_BASE      + 0x0001f2e4)
+#define HWIO_GCC_RPMH_DDRMC_CH0_DDRMC_CH0_ROOT_PERF8_DFSR_PHYS                                           (GCC_CLK_CTL_REG_REG_BASE_PHYS + 0x0001f2e4)
+#define HWIO_GCC_RPMH_DDRMC_CH0_DDRMC_CH0_ROOT_PERF8_DFSR_OFFS                                           (GCC_CLK_CTL_REG_REG_BASE_OFFS + 0x0001f2e4)
+#define HWIO_GCC_RPMH_DDRMC_CH0_DDRMC_CH0_ROOT_PERF8_DFSR_RMSK                                                0x71f
+#define HWIO_GCC_RPMH_DDRMC_CH0_DDRMC_CH0_ROOT_PERF8_DFSR_ATTR                                                  0x3
+#define HWIO_GCC_RPMH_DDRMC_CH0_DDRMC_CH0_ROOT_PERF8_DFSR_IN          \
+        in_dword_masked(HWIO_GCC_RPMH_DDRMC_CH0_DDRMC_CH0_ROOT_PERF8_DFSR_ADDR, HWIO_GCC_RPMH_DDRMC_CH0_DDRMC_CH0_ROOT_PERF8_DFSR_RMSK)
+#define HWIO_GCC_RPMH_DDRMC_CH0_DDRMC_CH0_ROOT_PERF8_DFSR_INM(m)      \
+        in_dword_masked(HWIO_GCC_RPMH_DDRMC_CH0_DDRMC_CH0_ROOT_PERF8_DFSR_ADDR, m)
+#define HWIO_GCC_RPMH_DDRMC_CH0_DDRMC_CH0_ROOT_PERF8_DFSR_OUT(v)      \
+        out_dword(HWIO_GCC_RPMH_DDRMC_CH0_DDRMC_CH0_ROOT_PERF8_DFSR_ADDR,v)
+#define HWIO_GCC_RPMH_DDRMC_CH0_DDRMC_CH0_ROOT_PERF8_DFSR_OUTM(m,v) \
+        out_dword_masked_ns(HWIO_GCC_RPMH_DDRMC_CH0_DDRMC_CH0_ROOT_PERF8_DFSR_ADDR,m,v,HWIO_GCC_RPMH_DDRMC_CH0_DDRMC_CH0_ROOT_PERF8_DFSR_IN)
+#define HWIO_GCC_RPMH_DDRMC_CH0_DDRMC_CH0_ROOT_PERF8_DFSR_SRC_SEL_BMSK                                        0x700
+#define HWIO_GCC_RPMH_DDRMC_CH0_DDRMC_CH0_ROOT_PERF8_DFSR_SRC_SEL_SHFT                                          0x8
+#define HWIO_GCC_RPMH_DDRMC_CH0_DDRMC_CH0_ROOT_PERF8_DFSR_SRC_SEL_SRC0_FVAL                                     0x0
+#define HWIO_GCC_RPMH_DDRMC_CH0_DDRMC_CH0_ROOT_PERF8_DFSR_SRC_SEL_SRC1_FVAL                                     0x1
+#define HWIO_GCC_RPMH_DDRMC_CH0_DDRMC_CH0_ROOT_PERF8_DFSR_SRC_SEL_SRC2_FVAL                                     0x2
+#define HWIO_GCC_RPMH_DDRMC_CH0_DDRMC_CH0_ROOT_PERF8_DFSR_SRC_SEL_SRC3_FVAL                                     0x3
+#define HWIO_GCC_RPMH_DDRMC_CH0_DDRMC_CH0_ROOT_PERF8_DFSR_SRC_SEL_SRC4_FVAL                                     0x4
+#define HWIO_GCC_RPMH_DDRMC_CH0_DDRMC_CH0_ROOT_PERF8_DFSR_SRC_SEL_SRC5_FVAL                                     0x5
+#define HWIO_GCC_RPMH_DDRMC_CH0_DDRMC_CH0_ROOT_PERF8_DFSR_SRC_SEL_SRC6_FVAL                                     0x6
+#define HWIO_GCC_RPMH_DDRMC_CH0_DDRMC_CH0_ROOT_PERF8_DFSR_SRC_SEL_SRC7_FVAL                                     0x7
+#define HWIO_GCC_RPMH_DDRMC_CH0_DDRMC_CH0_ROOT_PERF8_DFSR_SRC_DIV_BMSK                                         0x1f
+#define HWIO_GCC_RPMH_DDRMC_CH0_DDRMC_CH0_ROOT_PERF8_DFSR_SRC_DIV_SHFT                                          0x0
+#define HWIO_GCC_RPMH_DDRMC_CH0_DDRMC_CH0_ROOT_PERF8_DFSR_SRC_DIV_BYPASS_FVAL                                   0x0
+#define HWIO_GCC_RPMH_DDRMC_CH0_DDRMC_CH0_ROOT_PERF8_DFSR_SRC_DIV_DIV1_FVAL                                     0x1
+#define HWIO_GCC_RPMH_DDRMC_CH0_DDRMC_CH0_ROOT_PERF8_DFSR_SRC_DIV_DIV1_5_FVAL                                   0x2
+#define HWIO_GCC_RPMH_DDRMC_CH0_DDRMC_CH0_ROOT_PERF8_DFSR_SRC_DIV_DIV2_FVAL                                     0x3
+#define HWIO_GCC_RPMH_DDRMC_CH0_DDRMC_CH0_ROOT_PERF8_DFSR_SRC_DIV_DIV2_5_FVAL                                   0x4
+#define HWIO_GCC_RPMH_DDRMC_CH0_DDRMC_CH0_ROOT_PERF8_DFSR_SRC_DIV_DIV3_FVAL                                     0x5
+#define HWIO_GCC_RPMH_DDRMC_CH0_DDRMC_CH0_ROOT_PERF8_DFSR_SRC_DIV_DIV3_5_FVAL                                   0x6
+#define HWIO_GCC_RPMH_DDRMC_CH0_DDRMC_CH0_ROOT_PERF8_DFSR_SRC_DIV_DIV4_FVAL                                     0x7
+#define HWIO_GCC_RPMH_DDRMC_CH0_DDRMC_CH0_ROOT_PERF8_DFSR_SRC_DIV_DIV4_5_FVAL                                   0x8
+#define HWIO_GCC_RPMH_DDRMC_CH0_DDRMC_CH0_ROOT_PERF8_DFSR_SRC_DIV_DIV5_FVAL                                     0x9
+#define HWIO_GCC_RPMH_DDRMC_CH0_DDRMC_CH0_ROOT_PERF8_DFSR_SRC_DIV_DIV5_5_FVAL                                   0xa
+#define HWIO_GCC_RPMH_DDRMC_CH0_DDRMC_CH0_ROOT_PERF8_DFSR_SRC_DIV_DIV6_FVAL                                     0xb
+#define HWIO_GCC_RPMH_DDRMC_CH0_DDRMC_CH0_ROOT_PERF8_DFSR_SRC_DIV_DIV6_5_FVAL                                   0xc
+#define HWIO_GCC_RPMH_DDRMC_CH0_DDRMC_CH0_ROOT_PERF8_DFSR_SRC_DIV_DIV7_FVAL                                     0xd
+#define HWIO_GCC_RPMH_DDRMC_CH0_DDRMC_CH0_ROOT_PERF8_DFSR_SRC_DIV_DIV7_5_FVAL                                   0xe
+#define HWIO_GCC_RPMH_DDRMC_CH0_DDRMC_CH0_ROOT_PERF8_DFSR_SRC_DIV_DIV8_FVAL                                     0xf
+#define HWIO_GCC_RPMH_DDRMC_CH0_DDRMC_CH0_ROOT_PERF8_DFSR_SRC_DIV_DIV8_5_FVAL                                  0x10
+#define HWIO_GCC_RPMH_DDRMC_CH0_DDRMC_CH0_ROOT_PERF8_DFSR_SRC_DIV_DIV9_FVAL                                    0x11
+#define HWIO_GCC_RPMH_DDRMC_CH0_DDRMC_CH0_ROOT_PERF8_DFSR_SRC_DIV_DIV9_5_FVAL                                  0x12
+#define HWIO_GCC_RPMH_DDRMC_CH0_DDRMC_CH0_ROOT_PERF8_DFSR_SRC_DIV_DIV10_FVAL                                   0x13
+#define HWIO_GCC_RPMH_DDRMC_CH0_DDRMC_CH0_ROOT_PERF8_DFSR_SRC_DIV_DIV10_5_FVAL                                 0x14
+#define HWIO_GCC_RPMH_DDRMC_CH0_DDRMC_CH0_ROOT_PERF8_DFSR_SRC_DIV_DIV11_FVAL                                   0x15
+#define HWIO_GCC_RPMH_DDRMC_CH0_DDRMC_CH0_ROOT_PERF8_DFSR_SRC_DIV_DIV11_5_FVAL                                 0x16
+#define HWIO_GCC_RPMH_DDRMC_CH0_DDRMC_CH0_ROOT_PERF8_DFSR_SRC_DIV_DIV12_FVAL                                   0x17
+#define HWIO_GCC_RPMH_DDRMC_CH0_DDRMC_CH0_ROOT_PERF8_DFSR_SRC_DIV_DIV12_5_FVAL                                 0x18
+#define HWIO_GCC_RPMH_DDRMC_CH0_DDRMC_CH0_ROOT_PERF8_DFSR_SRC_DIV_DIV13_FVAL                                   0x19
+#define HWIO_GCC_RPMH_DDRMC_CH0_DDRMC_CH0_ROOT_PERF8_DFSR_SRC_DIV_DIV13_5_FVAL                                 0x1a
+#define HWIO_GCC_RPMH_DDRMC_CH0_DDRMC_CH0_ROOT_PERF8_DFSR_SRC_DIV_DIV14_FVAL                                   0x1b
+#define HWIO_GCC_RPMH_DDRMC_CH0_DDRMC_CH0_ROOT_PERF8_DFSR_SRC_DIV_DIV14_5_FVAL                                 0x1c
+#define HWIO_GCC_RPMH_DDRMC_CH0_DDRMC_CH0_ROOT_PERF8_DFSR_SRC_DIV_DIV15_FVAL                                   0x1d
+#define HWIO_GCC_RPMH_DDRMC_CH0_DDRMC_CH0_ROOT_PERF8_DFSR_SRC_DIV_DIV15_5_FVAL                                 0x1e
+#define HWIO_GCC_RPMH_DDRMC_CH0_DDRMC_CH0_ROOT_PERF8_DFSR_SRC_DIV_DIV16_FVAL                                   0x1f
+
+#define HWIO_GCC_RPMH_DDRMC_CH0_DDRMC_CH0_ROOT_PERF9_DFSR_ADDR                                           (GCC_CLK_CTL_REG_REG_BASE      + 0x0001f2e8)
+#define HWIO_GCC_RPMH_DDRMC_CH0_DDRMC_CH0_ROOT_PERF9_DFSR_PHYS                                           (GCC_CLK_CTL_REG_REG_BASE_PHYS + 0x0001f2e8)
+#define HWIO_GCC_RPMH_DDRMC_CH0_DDRMC_CH0_ROOT_PERF9_DFSR_OFFS                                           (GCC_CLK_CTL_REG_REG_BASE_OFFS + 0x0001f2e8)
+#define HWIO_GCC_RPMH_DDRMC_CH0_DDRMC_CH0_ROOT_PERF9_DFSR_RMSK                                                0x71f
+#define HWIO_GCC_RPMH_DDRMC_CH0_DDRMC_CH0_ROOT_PERF9_DFSR_ATTR                                                  0x3
+#define HWIO_GCC_RPMH_DDRMC_CH0_DDRMC_CH0_ROOT_PERF9_DFSR_IN          \
+        in_dword_masked(HWIO_GCC_RPMH_DDRMC_CH0_DDRMC_CH0_ROOT_PERF9_DFSR_ADDR, HWIO_GCC_RPMH_DDRMC_CH0_DDRMC_CH0_ROOT_PERF9_DFSR_RMSK)
+#define HWIO_GCC_RPMH_DDRMC_CH0_DDRMC_CH0_ROOT_PERF9_DFSR_INM(m)      \
+        in_dword_masked(HWIO_GCC_RPMH_DDRMC_CH0_DDRMC_CH0_ROOT_PERF9_DFSR_ADDR, m)
+#define HWIO_GCC_RPMH_DDRMC_CH0_DDRMC_CH0_ROOT_PERF9_DFSR_OUT(v)      \
+        out_dword(HWIO_GCC_RPMH_DDRMC_CH0_DDRMC_CH0_ROOT_PERF9_DFSR_ADDR,v)
+#define HWIO_GCC_RPMH_DDRMC_CH0_DDRMC_CH0_ROOT_PERF9_DFSR_OUTM(m,v) \
+        out_dword_masked_ns(HWIO_GCC_RPMH_DDRMC_CH0_DDRMC_CH0_ROOT_PERF9_DFSR_ADDR,m,v,HWIO_GCC_RPMH_DDRMC_CH0_DDRMC_CH0_ROOT_PERF9_DFSR_IN)
+#define HWIO_GCC_RPMH_DDRMC_CH0_DDRMC_CH0_ROOT_PERF9_DFSR_SRC_SEL_BMSK                                        0x700
+#define HWIO_GCC_RPMH_DDRMC_CH0_DDRMC_CH0_ROOT_PERF9_DFSR_SRC_SEL_SHFT                                          0x8
+#define HWIO_GCC_RPMH_DDRMC_CH0_DDRMC_CH0_ROOT_PERF9_DFSR_SRC_SEL_SRC0_FVAL                                     0x0
+#define HWIO_GCC_RPMH_DDRMC_CH0_DDRMC_CH0_ROOT_PERF9_DFSR_SRC_SEL_SRC1_FVAL                                     0x1
+#define HWIO_GCC_RPMH_DDRMC_CH0_DDRMC_CH0_ROOT_PERF9_DFSR_SRC_SEL_SRC2_FVAL                                     0x2
+#define HWIO_GCC_RPMH_DDRMC_CH0_DDRMC_CH0_ROOT_PERF9_DFSR_SRC_SEL_SRC3_FVAL                                     0x3
+#define HWIO_GCC_RPMH_DDRMC_CH0_DDRMC_CH0_ROOT_PERF9_DFSR_SRC_SEL_SRC4_FVAL                                     0x4
+#define HWIO_GCC_RPMH_DDRMC_CH0_DDRMC_CH0_ROOT_PERF9_DFSR_SRC_SEL_SRC5_FVAL                                     0x5
+#define HWIO_GCC_RPMH_DDRMC_CH0_DDRMC_CH0_ROOT_PERF9_DFSR_SRC_SEL_SRC6_FVAL                                     0x6
+#define HWIO_GCC_RPMH_DDRMC_CH0_DDRMC_CH0_ROOT_PERF9_DFSR_SRC_SEL_SRC7_FVAL                                     0x7
+#define HWIO_GCC_RPMH_DDRMC_CH0_DDRMC_CH0_ROOT_PERF9_DFSR_SRC_DIV_BMSK                                         0x1f
+#define HWIO_GCC_RPMH_DDRMC_CH0_DDRMC_CH0_ROOT_PERF9_DFSR_SRC_DIV_SHFT                                          0x0
+#define HWIO_GCC_RPMH_DDRMC_CH0_DDRMC_CH0_ROOT_PERF9_DFSR_SRC_DIV_BYPASS_FVAL                                   0x0
+#define HWIO_GCC_RPMH_DDRMC_CH0_DDRMC_CH0_ROOT_PERF9_DFSR_SRC_DIV_DIV1_FVAL                                     0x1
+#define HWIO_GCC_RPMH_DDRMC_CH0_DDRMC_CH0_ROOT_PERF9_DFSR_SRC_DIV_DIV1_5_FVAL                                   0x2
+#define HWIO_GCC_RPMH_DDRMC_CH0_DDRMC_CH0_ROOT_PERF9_DFSR_SRC_DIV_DIV2_FVAL                                     0x3
+#define HWIO_GCC_RPMH_DDRMC_CH0_DDRMC_CH0_ROOT_PERF9_DFSR_SRC_DIV_DIV2_5_FVAL                                   0x4
+#define HWIO_GCC_RPMH_DDRMC_CH0_DDRMC_CH0_ROOT_PERF9_DFSR_SRC_DIV_DIV3_FVAL                                     0x5
+#define HWIO_GCC_RPMH_DDRMC_CH0_DDRMC_CH0_ROOT_PERF9_DFSR_SRC_DIV_DIV3_5_FVAL                                   0x6
+#define HWIO_GCC_RPMH_DDRMC_CH0_DDRMC_CH0_ROOT_PERF9_DFSR_SRC_DIV_DIV4_FVAL                                     0x7
+#define HWIO_GCC_RPMH_DDRMC_CH0_DDRMC_CH0_ROOT_PERF9_DFSR_SRC_DIV_DIV4_5_FVAL                                   0x8
+#define HWIO_GCC_RPMH_DDRMC_CH0_DDRMC_CH0_ROOT_PERF9_DFSR_SRC_DIV_DIV5_FVAL                                     0x9
+#define HWIO_GCC_RPMH_DDRMC_CH0_DDRMC_CH0_ROOT_PERF9_DFSR_SRC_DIV_DIV5_5_FVAL                                   0xa
+#define HWIO_GCC_RPMH_DDRMC_CH0_DDRMC_CH0_ROOT_PERF9_DFSR_SRC_DIV_DIV6_FVAL                                     0xb
+#define HWIO_GCC_RPMH_DDRMC_CH0_DDRMC_CH0_ROOT_PERF9_DFSR_SRC_DIV_DIV6_5_FVAL                                   0xc
+#define HWIO_GCC_RPMH_DDRMC_CH0_DDRMC_CH0_ROOT_PERF9_DFSR_SRC_DIV_DIV7_FVAL                                     0xd
+#define HWIO_GCC_RPMH_DDRMC_CH0_DDRMC_CH0_ROOT_PERF9_DFSR_SRC_DIV_DIV7_5_FVAL                                   0xe
+#define HWIO_GCC_RPMH_DDRMC_CH0_DDRMC_CH0_ROOT_PERF9_DFSR_SRC_DIV_DIV8_FVAL                                     0xf
+#define HWIO_GCC_RPMH_DDRMC_CH0_DDRMC_CH0_ROOT_PERF9_DFSR_SRC_DIV_DIV8_5_FVAL                                  0x10
+#define HWIO_GCC_RPMH_DDRMC_CH0_DDRMC_CH0_ROOT_PERF9_DFSR_SRC_DIV_DIV9_FVAL                                    0x11
+#define HWIO_GCC_RPMH_DDRMC_CH0_DDRMC_CH0_ROOT_PERF9_DFSR_SRC_DIV_DIV9_5_FVAL                                  0x12
+#define HWIO_GCC_RPMH_DDRMC_CH0_DDRMC_CH0_ROOT_PERF9_DFSR_SRC_DIV_DIV10_FVAL                                   0x13
+#define HWIO_GCC_RPMH_DDRMC_CH0_DDRMC_CH0_ROOT_PERF9_DFSR_SRC_DIV_DIV10_5_FVAL                                 0x14
+#define HWIO_GCC_RPMH_DDRMC_CH0_DDRMC_CH0_ROOT_PERF9_DFSR_SRC_DIV_DIV11_FVAL                                   0x15
+#define HWIO_GCC_RPMH_DDRMC_CH0_DDRMC_CH0_ROOT_PERF9_DFSR_SRC_DIV_DIV11_5_FVAL                                 0x16
+#define HWIO_GCC_RPMH_DDRMC_CH0_DDRMC_CH0_ROOT_PERF9_DFSR_SRC_DIV_DIV12_FVAL                                   0x17
+#define HWIO_GCC_RPMH_DDRMC_CH0_DDRMC_CH0_ROOT_PERF9_DFSR_SRC_DIV_DIV12_5_FVAL                                 0x18
+#define HWIO_GCC_RPMH_DDRMC_CH0_DDRMC_CH0_ROOT_PERF9_DFSR_SRC_DIV_DIV13_FVAL                                   0x19
+#define HWIO_GCC_RPMH_DDRMC_CH0_DDRMC_CH0_ROOT_PERF9_DFSR_SRC_DIV_DIV13_5_FVAL                                 0x1a
+#define HWIO_GCC_RPMH_DDRMC_CH0_DDRMC_CH0_ROOT_PERF9_DFSR_SRC_DIV_DIV14_FVAL                                   0x1b
+#define HWIO_GCC_RPMH_DDRMC_CH0_DDRMC_CH0_ROOT_PERF9_DFSR_SRC_DIV_DIV14_5_FVAL                                 0x1c
+#define HWIO_GCC_RPMH_DDRMC_CH0_DDRMC_CH0_ROOT_PERF9_DFSR_SRC_DIV_DIV15_FVAL                                   0x1d
+#define HWIO_GCC_RPMH_DDRMC_CH0_DDRMC_CH0_ROOT_PERF9_DFSR_SRC_DIV_DIV15_5_FVAL                                 0x1e
+#define HWIO_GCC_RPMH_DDRMC_CH0_DDRMC_CH0_ROOT_PERF9_DFSR_SRC_DIV_DIV16_FVAL                                   0x1f
+
+#define HWIO_GCC_RPMH_DDRMC_CH0_DDRMC_CH0_ROOT_PERF10_DFSR_ADDR                                          (GCC_CLK_CTL_REG_REG_BASE      + 0x0001f2ec)
+#define HWIO_GCC_RPMH_DDRMC_CH0_DDRMC_CH0_ROOT_PERF10_DFSR_PHYS                                          (GCC_CLK_CTL_REG_REG_BASE_PHYS + 0x0001f2ec)
+#define HWIO_GCC_RPMH_DDRMC_CH0_DDRMC_CH0_ROOT_PERF10_DFSR_OFFS                                          (GCC_CLK_CTL_REG_REG_BASE_OFFS + 0x0001f2ec)
+#define HWIO_GCC_RPMH_DDRMC_CH0_DDRMC_CH0_ROOT_PERF10_DFSR_RMSK                                               0x71f
+#define HWIO_GCC_RPMH_DDRMC_CH0_DDRMC_CH0_ROOT_PERF10_DFSR_ATTR                                                 0x3
+#define HWIO_GCC_RPMH_DDRMC_CH0_DDRMC_CH0_ROOT_PERF10_DFSR_IN          \
+        in_dword_masked(HWIO_GCC_RPMH_DDRMC_CH0_DDRMC_CH0_ROOT_PERF10_DFSR_ADDR, HWIO_GCC_RPMH_DDRMC_CH0_DDRMC_CH0_ROOT_PERF10_DFSR_RMSK)
+#define HWIO_GCC_RPMH_DDRMC_CH0_DDRMC_CH0_ROOT_PERF10_DFSR_INM(m)      \
+        in_dword_masked(HWIO_GCC_RPMH_DDRMC_CH0_DDRMC_CH0_ROOT_PERF10_DFSR_ADDR, m)
+#define HWIO_GCC_RPMH_DDRMC_CH0_DDRMC_CH0_ROOT_PERF10_DFSR_OUT(v)      \
+        out_dword(HWIO_GCC_RPMH_DDRMC_CH0_DDRMC_CH0_ROOT_PERF10_DFSR_ADDR,v)
+#define HWIO_GCC_RPMH_DDRMC_CH0_DDRMC_CH0_ROOT_PERF10_DFSR_OUTM(m,v) \
+        out_dword_masked_ns(HWIO_GCC_RPMH_DDRMC_CH0_DDRMC_CH0_ROOT_PERF10_DFSR_ADDR,m,v,HWIO_GCC_RPMH_DDRMC_CH0_DDRMC_CH0_ROOT_PERF10_DFSR_IN)
+#define HWIO_GCC_RPMH_DDRMC_CH0_DDRMC_CH0_ROOT_PERF10_DFSR_SRC_SEL_BMSK                                       0x700
+#define HWIO_GCC_RPMH_DDRMC_CH0_DDRMC_CH0_ROOT_PERF10_DFSR_SRC_SEL_SHFT                                         0x8
+#define HWIO_GCC_RPMH_DDRMC_CH0_DDRMC_CH0_ROOT_PERF10_DFSR_SRC_SEL_SRC0_FVAL                                    0x0
+#define HWIO_GCC_RPMH_DDRMC_CH0_DDRMC_CH0_ROOT_PERF10_DFSR_SRC_SEL_SRC1_FVAL                                    0x1
+#define HWIO_GCC_RPMH_DDRMC_CH0_DDRMC_CH0_ROOT_PERF10_DFSR_SRC_SEL_SRC2_FVAL                                    0x2
+#define HWIO_GCC_RPMH_DDRMC_CH0_DDRMC_CH0_ROOT_PERF10_DFSR_SRC_SEL_SRC3_FVAL                                    0x3
+#define HWIO_GCC_RPMH_DDRMC_CH0_DDRMC_CH0_ROOT_PERF10_DFSR_SRC_SEL_SRC4_FVAL                                    0x4
+#define HWIO_GCC_RPMH_DDRMC_CH0_DDRMC_CH0_ROOT_PERF10_DFSR_SRC_SEL_SRC5_FVAL                                    0x5
+#define HWIO_GCC_RPMH_DDRMC_CH0_DDRMC_CH0_ROOT_PERF10_DFSR_SRC_SEL_SRC6_FVAL                                    0x6
+#define HWIO_GCC_RPMH_DDRMC_CH0_DDRMC_CH0_ROOT_PERF10_DFSR_SRC_SEL_SRC7_FVAL                                    0x7
+#define HWIO_GCC_RPMH_DDRMC_CH0_DDRMC_CH0_ROOT_PERF10_DFSR_SRC_DIV_BMSK                                        0x1f
+#define HWIO_GCC_RPMH_DDRMC_CH0_DDRMC_CH0_ROOT_PERF10_DFSR_SRC_DIV_SHFT                                         0x0
+#define HWIO_GCC_RPMH_DDRMC_CH0_DDRMC_CH0_ROOT_PERF10_DFSR_SRC_DIV_BYPASS_FVAL                                  0x0
+#define HWIO_GCC_RPMH_DDRMC_CH0_DDRMC_CH0_ROOT_PERF10_DFSR_SRC_DIV_DIV1_FVAL                                    0x1
+#define HWIO_GCC_RPMH_DDRMC_CH0_DDRMC_CH0_ROOT_PERF10_DFSR_SRC_DIV_DIV1_5_FVAL                                  0x2
+#define HWIO_GCC_RPMH_DDRMC_CH0_DDRMC_CH0_ROOT_PERF10_DFSR_SRC_DIV_DIV2_FVAL                                    0x3
+#define HWIO_GCC_RPMH_DDRMC_CH0_DDRMC_CH0_ROOT_PERF10_DFSR_SRC_DIV_DIV2_5_FVAL                                  0x4
+#define HWIO_GCC_RPMH_DDRMC_CH0_DDRMC_CH0_ROOT_PERF10_DFSR_SRC_DIV_DIV3_FVAL                                    0x5
+#define HWIO_GCC_RPMH_DDRMC_CH0_DDRMC_CH0_ROOT_PERF10_DFSR_SRC_DIV_DIV3_5_FVAL                                  0x6
+#define HWIO_GCC_RPMH_DDRMC_CH0_DDRMC_CH0_ROOT_PERF10_DFSR_SRC_DIV_DIV4_FVAL                                    0x7
+#define HWIO_GCC_RPMH_DDRMC_CH0_DDRMC_CH0_ROOT_PERF10_DFSR_SRC_DIV_DIV4_5_FVAL                                  0x8
+#define HWIO_GCC_RPMH_DDRMC_CH0_DDRMC_CH0_ROOT_PERF10_DFSR_SRC_DIV_DIV5_FVAL                                    0x9
+#define HWIO_GCC_RPMH_DDRMC_CH0_DDRMC_CH0_ROOT_PERF10_DFSR_SRC_DIV_DIV5_5_FVAL                                  0xa
+#define HWIO_GCC_RPMH_DDRMC_CH0_DDRMC_CH0_ROOT_PERF10_DFSR_SRC_DIV_DIV6_FVAL                                    0xb
+#define HWIO_GCC_RPMH_DDRMC_CH0_DDRMC_CH0_ROOT_PERF10_DFSR_SRC_DIV_DIV6_5_FVAL                                  0xc
+#define HWIO_GCC_RPMH_DDRMC_CH0_DDRMC_CH0_ROOT_PERF10_DFSR_SRC_DIV_DIV7_FVAL                                    0xd
+#define HWIO_GCC_RPMH_DDRMC_CH0_DDRMC_CH0_ROOT_PERF10_DFSR_SRC_DIV_DIV7_5_FVAL                                  0xe
+#define HWIO_GCC_RPMH_DDRMC_CH0_DDRMC_CH0_ROOT_PERF10_DFSR_SRC_DIV_DIV8_FVAL                                    0xf
+#define HWIO_GCC_RPMH_DDRMC_CH0_DDRMC_CH0_ROOT_PERF10_DFSR_SRC_DIV_DIV8_5_FVAL                                 0x10
+#define HWIO_GCC_RPMH_DDRMC_CH0_DDRMC_CH0_ROOT_PERF10_DFSR_SRC_DIV_DIV9_FVAL                                   0x11
+#define HWIO_GCC_RPMH_DDRMC_CH0_DDRMC_CH0_ROOT_PERF10_DFSR_SRC_DIV_DIV9_5_FVAL                                 0x12
+#define HWIO_GCC_RPMH_DDRMC_CH0_DDRMC_CH0_ROOT_PERF10_DFSR_SRC_DIV_DIV10_FVAL                                  0x13
+#define HWIO_GCC_RPMH_DDRMC_CH0_DDRMC_CH0_ROOT_PERF10_DFSR_SRC_DIV_DIV10_5_FVAL                                0x14
+#define HWIO_GCC_RPMH_DDRMC_CH0_DDRMC_CH0_ROOT_PERF10_DFSR_SRC_DIV_DIV11_FVAL                                  0x15
+#define HWIO_GCC_RPMH_DDRMC_CH0_DDRMC_CH0_ROOT_PERF10_DFSR_SRC_DIV_DIV11_5_FVAL                                0x16
+#define HWIO_GCC_RPMH_DDRMC_CH0_DDRMC_CH0_ROOT_PERF10_DFSR_SRC_DIV_DIV12_FVAL                                  0x17
+#define HWIO_GCC_RPMH_DDRMC_CH0_DDRMC_CH0_ROOT_PERF10_DFSR_SRC_DIV_DIV12_5_FVAL                                0x18
+#define HWIO_GCC_RPMH_DDRMC_CH0_DDRMC_CH0_ROOT_PERF10_DFSR_SRC_DIV_DIV13_FVAL                                  0x19
+#define HWIO_GCC_RPMH_DDRMC_CH0_DDRMC_CH0_ROOT_PERF10_DFSR_SRC_DIV_DIV13_5_FVAL                                0x1a
+#define HWIO_GCC_RPMH_DDRMC_CH0_DDRMC_CH0_ROOT_PERF10_DFSR_SRC_DIV_DIV14_FVAL                                  0x1b
+#define HWIO_GCC_RPMH_DDRMC_CH0_DDRMC_CH0_ROOT_PERF10_DFSR_SRC_DIV_DIV14_5_FVAL                                0x1c
+#define HWIO_GCC_RPMH_DDRMC_CH0_DDRMC_CH0_ROOT_PERF10_DFSR_SRC_DIV_DIV15_FVAL                                  0x1d
+#define HWIO_GCC_RPMH_DDRMC_CH0_DDRMC_CH0_ROOT_PERF10_DFSR_SRC_DIV_DIV15_5_FVAL                                0x1e
+#define HWIO_GCC_RPMH_DDRMC_CH0_DDRMC_CH0_ROOT_PERF10_DFSR_SRC_DIV_DIV16_FVAL                                  0x1f
+
+#define HWIO_GCC_RPMH_DDRMC_CH0_DDRMC_CH0_ROOT_PERF11_DFSR_ADDR                                          (GCC_CLK_CTL_REG_REG_BASE      + 0x0001f2f0)
+#define HWIO_GCC_RPMH_DDRMC_CH0_DDRMC_CH0_ROOT_PERF11_DFSR_PHYS                                          (GCC_CLK_CTL_REG_REG_BASE_PHYS + 0x0001f2f0)
+#define HWIO_GCC_RPMH_DDRMC_CH0_DDRMC_CH0_ROOT_PERF11_DFSR_OFFS                                          (GCC_CLK_CTL_REG_REG_BASE_OFFS + 0x0001f2f0)
+#define HWIO_GCC_RPMH_DDRMC_CH0_DDRMC_CH0_ROOT_PERF11_DFSR_RMSK                                               0x71f
+#define HWIO_GCC_RPMH_DDRMC_CH0_DDRMC_CH0_ROOT_PERF11_DFSR_ATTR                                                 0x3
+#define HWIO_GCC_RPMH_DDRMC_CH0_DDRMC_CH0_ROOT_PERF11_DFSR_IN          \
+        in_dword_masked(HWIO_GCC_RPMH_DDRMC_CH0_DDRMC_CH0_ROOT_PERF11_DFSR_ADDR, HWIO_GCC_RPMH_DDRMC_CH0_DDRMC_CH0_ROOT_PERF11_DFSR_RMSK)
+#define HWIO_GCC_RPMH_DDRMC_CH0_DDRMC_CH0_ROOT_PERF11_DFSR_INM(m)      \
+        in_dword_masked(HWIO_GCC_RPMH_DDRMC_CH0_DDRMC_CH0_ROOT_PERF11_DFSR_ADDR, m)
+#define HWIO_GCC_RPMH_DDRMC_CH0_DDRMC_CH0_ROOT_PERF11_DFSR_OUT(v)      \
+        out_dword(HWIO_GCC_RPMH_DDRMC_CH0_DDRMC_CH0_ROOT_PERF11_DFSR_ADDR,v)
+#define HWIO_GCC_RPMH_DDRMC_CH0_DDRMC_CH0_ROOT_PERF11_DFSR_OUTM(m,v) \
+        out_dword_masked_ns(HWIO_GCC_RPMH_DDRMC_CH0_DDRMC_CH0_ROOT_PERF11_DFSR_ADDR,m,v,HWIO_GCC_RPMH_DDRMC_CH0_DDRMC_CH0_ROOT_PERF11_DFSR_IN)
+#define HWIO_GCC_RPMH_DDRMC_CH0_DDRMC_CH0_ROOT_PERF11_DFSR_SRC_SEL_BMSK                                       0x700
+#define HWIO_GCC_RPMH_DDRMC_CH0_DDRMC_CH0_ROOT_PERF11_DFSR_SRC_SEL_SHFT                                         0x8
+#define HWIO_GCC_RPMH_DDRMC_CH0_DDRMC_CH0_ROOT_PERF11_DFSR_SRC_SEL_SRC0_FVAL                                    0x0
+#define HWIO_GCC_RPMH_DDRMC_CH0_DDRMC_CH0_ROOT_PERF11_DFSR_SRC_SEL_SRC1_FVAL                                    0x1
+#define HWIO_GCC_RPMH_DDRMC_CH0_DDRMC_CH0_ROOT_PERF11_DFSR_SRC_SEL_SRC2_FVAL                                    0x2
+#define HWIO_GCC_RPMH_DDRMC_CH0_DDRMC_CH0_ROOT_PERF11_DFSR_SRC_SEL_SRC3_FVAL                                    0x3
+#define HWIO_GCC_RPMH_DDRMC_CH0_DDRMC_CH0_ROOT_PERF11_DFSR_SRC_SEL_SRC4_FVAL                                    0x4
+#define HWIO_GCC_RPMH_DDRMC_CH0_DDRMC_CH0_ROOT_PERF11_DFSR_SRC_SEL_SRC5_FVAL                                    0x5
+#define HWIO_GCC_RPMH_DDRMC_CH0_DDRMC_CH0_ROOT_PERF11_DFSR_SRC_SEL_SRC6_FVAL                                    0x6
+#define HWIO_GCC_RPMH_DDRMC_CH0_DDRMC_CH0_ROOT_PERF11_DFSR_SRC_SEL_SRC7_FVAL                                    0x7
+#define HWIO_GCC_RPMH_DDRMC_CH0_DDRMC_CH0_ROOT_PERF11_DFSR_SRC_DIV_BMSK                                        0x1f
+#define HWIO_GCC_RPMH_DDRMC_CH0_DDRMC_CH0_ROOT_PERF11_DFSR_SRC_DIV_SHFT                                         0x0
+#define HWIO_GCC_RPMH_DDRMC_CH0_DDRMC_CH0_ROOT_PERF11_DFSR_SRC_DIV_BYPASS_FVAL                                  0x0
+#define HWIO_GCC_RPMH_DDRMC_CH0_DDRMC_CH0_ROOT_PERF11_DFSR_SRC_DIV_DIV1_FVAL                                    0x1
+#define HWIO_GCC_RPMH_DDRMC_CH0_DDRMC_CH0_ROOT_PERF11_DFSR_SRC_DIV_DIV1_5_FVAL                                  0x2
+#define HWIO_GCC_RPMH_DDRMC_CH0_DDRMC_CH0_ROOT_PERF11_DFSR_SRC_DIV_DIV2_FVAL                                    0x3
+#define HWIO_GCC_RPMH_DDRMC_CH0_DDRMC_CH0_ROOT_PERF11_DFSR_SRC_DIV_DIV2_5_FVAL                                  0x4
+#define HWIO_GCC_RPMH_DDRMC_CH0_DDRMC_CH0_ROOT_PERF11_DFSR_SRC_DIV_DIV3_FVAL                                    0x5
+#define HWIO_GCC_RPMH_DDRMC_CH0_DDRMC_CH0_ROOT_PERF11_DFSR_SRC_DIV_DIV3_5_FVAL                                  0x6
+#define HWIO_GCC_RPMH_DDRMC_CH0_DDRMC_CH0_ROOT_PERF11_DFSR_SRC_DIV_DIV4_FVAL                                    0x7
+#define HWIO_GCC_RPMH_DDRMC_CH0_DDRMC_CH0_ROOT_PERF11_DFSR_SRC_DIV_DIV4_5_FVAL                                  0x8
+#define HWIO_GCC_RPMH_DDRMC_CH0_DDRMC_CH0_ROOT_PERF11_DFSR_SRC_DIV_DIV5_FVAL                                    0x9
+#define HWIO_GCC_RPMH_DDRMC_CH0_DDRMC_CH0_ROOT_PERF11_DFSR_SRC_DIV_DIV5_5_FVAL                                  0xa
+#define HWIO_GCC_RPMH_DDRMC_CH0_DDRMC_CH0_ROOT_PERF11_DFSR_SRC_DIV_DIV6_FVAL                                    0xb
+#define HWIO_GCC_RPMH_DDRMC_CH0_DDRMC_CH0_ROOT_PERF11_DFSR_SRC_DIV_DIV6_5_FVAL                                  0xc
+#define HWIO_GCC_RPMH_DDRMC_CH0_DDRMC_CH0_ROOT_PERF11_DFSR_SRC_DIV_DIV7_FVAL                                    0xd
+#define HWIO_GCC_RPMH_DDRMC_CH0_DDRMC_CH0_ROOT_PERF11_DFSR_SRC_DIV_DIV7_5_FVAL                                  0xe
+#define HWIO_GCC_RPMH_DDRMC_CH0_DDRMC_CH0_ROOT_PERF11_DFSR_SRC_DIV_DIV8_FVAL                                    0xf
+#define HWIO_GCC_RPMH_DDRMC_CH0_DDRMC_CH0_ROOT_PERF11_DFSR_SRC_DIV_DIV8_5_FVAL                                 0x10
+#define HWIO_GCC_RPMH_DDRMC_CH0_DDRMC_CH0_ROOT_PERF11_DFSR_SRC_DIV_DIV9_FVAL                                   0x11
+#define HWIO_GCC_RPMH_DDRMC_CH0_DDRMC_CH0_ROOT_PERF11_DFSR_SRC_DIV_DIV9_5_FVAL                                 0x12
+#define HWIO_GCC_RPMH_DDRMC_CH0_DDRMC_CH0_ROOT_PERF11_DFSR_SRC_DIV_DIV10_FVAL                                  0x13
+#define HWIO_GCC_RPMH_DDRMC_CH0_DDRMC_CH0_ROOT_PERF11_DFSR_SRC_DIV_DIV10_5_FVAL                                0x14
+#define HWIO_GCC_RPMH_DDRMC_CH0_DDRMC_CH0_ROOT_PERF11_DFSR_SRC_DIV_DIV11_FVAL                                  0x15
+#define HWIO_GCC_RPMH_DDRMC_CH0_DDRMC_CH0_ROOT_PERF11_DFSR_SRC_DIV_DIV11_5_FVAL                                0x16
+#define HWIO_GCC_RPMH_DDRMC_CH0_DDRMC_CH0_ROOT_PERF11_DFSR_SRC_DIV_DIV12_FVAL                                  0x17
+#define HWIO_GCC_RPMH_DDRMC_CH0_DDRMC_CH0_ROOT_PERF11_DFSR_SRC_DIV_DIV12_5_FVAL                                0x18
+#define HWIO_GCC_RPMH_DDRMC_CH0_DDRMC_CH0_ROOT_PERF11_DFSR_SRC_DIV_DIV13_FVAL                                  0x19
+#define HWIO_GCC_RPMH_DDRMC_CH0_DDRMC_CH0_ROOT_PERF11_DFSR_SRC_DIV_DIV13_5_FVAL                                0x1a
+#define HWIO_GCC_RPMH_DDRMC_CH0_DDRMC_CH0_ROOT_PERF11_DFSR_SRC_DIV_DIV14_FVAL                                  0x1b
+#define HWIO_GCC_RPMH_DDRMC_CH0_DDRMC_CH0_ROOT_PERF11_DFSR_SRC_DIV_DIV14_5_FVAL                                0x1c
+#define HWIO_GCC_RPMH_DDRMC_CH0_DDRMC_CH0_ROOT_PERF11_DFSR_SRC_DIV_DIV15_FVAL                                  0x1d
+#define HWIO_GCC_RPMH_DDRMC_CH0_DDRMC_CH0_ROOT_PERF11_DFSR_SRC_DIV_DIV15_5_FVAL                                0x1e
+#define HWIO_GCC_RPMH_DDRMC_CH0_DDRMC_CH0_ROOT_PERF11_DFSR_SRC_DIV_DIV16_FVAL                                  0x1f
+
+#define HWIO_GCC_RPMH_DDRMC_CH0_DDRMC_CH0_ROOT_PERF12_DFSR_ADDR                                          (GCC_CLK_CTL_REG_REG_BASE      + 0x0001f2f4)
+#define HWIO_GCC_RPMH_DDRMC_CH0_DDRMC_CH0_ROOT_PERF12_DFSR_PHYS                                          (GCC_CLK_CTL_REG_REG_BASE_PHYS + 0x0001f2f4)
+#define HWIO_GCC_RPMH_DDRMC_CH0_DDRMC_CH0_ROOT_PERF12_DFSR_OFFS                                          (GCC_CLK_CTL_REG_REG_BASE_OFFS + 0x0001f2f4)
+#define HWIO_GCC_RPMH_DDRMC_CH0_DDRMC_CH0_ROOT_PERF12_DFSR_RMSK                                               0x71f
+#define HWIO_GCC_RPMH_DDRMC_CH0_DDRMC_CH0_ROOT_PERF12_DFSR_ATTR                                                 0x3
+#define HWIO_GCC_RPMH_DDRMC_CH0_DDRMC_CH0_ROOT_PERF12_DFSR_IN          \
+        in_dword_masked(HWIO_GCC_RPMH_DDRMC_CH0_DDRMC_CH0_ROOT_PERF12_DFSR_ADDR, HWIO_GCC_RPMH_DDRMC_CH0_DDRMC_CH0_ROOT_PERF12_DFSR_RMSK)
+#define HWIO_GCC_RPMH_DDRMC_CH0_DDRMC_CH0_ROOT_PERF12_DFSR_INM(m)      \
+        in_dword_masked(HWIO_GCC_RPMH_DDRMC_CH0_DDRMC_CH0_ROOT_PERF12_DFSR_ADDR, m)
+#define HWIO_GCC_RPMH_DDRMC_CH0_DDRMC_CH0_ROOT_PERF12_DFSR_OUT(v)      \
+        out_dword(HWIO_GCC_RPMH_DDRMC_CH0_DDRMC_CH0_ROOT_PERF12_DFSR_ADDR,v)
+#define HWIO_GCC_RPMH_DDRMC_CH0_DDRMC_CH0_ROOT_PERF12_DFSR_OUTM(m,v) \
+        out_dword_masked_ns(HWIO_GCC_RPMH_DDRMC_CH0_DDRMC_CH0_ROOT_PERF12_DFSR_ADDR,m,v,HWIO_GCC_RPMH_DDRMC_CH0_DDRMC_CH0_ROOT_PERF12_DFSR_IN)
+#define HWIO_GCC_RPMH_DDRMC_CH0_DDRMC_CH0_ROOT_PERF12_DFSR_SRC_SEL_BMSK                                       0x700
+#define HWIO_GCC_RPMH_DDRMC_CH0_DDRMC_CH0_ROOT_PERF12_DFSR_SRC_SEL_SHFT                                         0x8
+#define HWIO_GCC_RPMH_DDRMC_CH0_DDRMC_CH0_ROOT_PERF12_DFSR_SRC_SEL_SRC0_FVAL                                    0x0
+#define HWIO_GCC_RPMH_DDRMC_CH0_DDRMC_CH0_ROOT_PERF12_DFSR_SRC_SEL_SRC1_FVAL                                    0x1
+#define HWIO_GCC_RPMH_DDRMC_CH0_DDRMC_CH0_ROOT_PERF12_DFSR_SRC_SEL_SRC2_FVAL                                    0x2
+#define HWIO_GCC_RPMH_DDRMC_CH0_DDRMC_CH0_ROOT_PERF12_DFSR_SRC_SEL_SRC3_FVAL                                    0x3
+#define HWIO_GCC_RPMH_DDRMC_CH0_DDRMC_CH0_ROOT_PERF12_DFSR_SRC_SEL_SRC4_FVAL                                    0x4
+#define HWIO_GCC_RPMH_DDRMC_CH0_DDRMC_CH0_ROOT_PERF12_DFSR_SRC_SEL_SRC5_FVAL                                    0x5
+#define HWIO_GCC_RPMH_DDRMC_CH0_DDRMC_CH0_ROOT_PERF12_DFSR_SRC_SEL_SRC6_FVAL                                    0x6
+#define HWIO_GCC_RPMH_DDRMC_CH0_DDRMC_CH0_ROOT_PERF12_DFSR_SRC_SEL_SRC7_FVAL                                    0x7
+#define HWIO_GCC_RPMH_DDRMC_CH0_DDRMC_CH0_ROOT_PERF12_DFSR_SRC_DIV_BMSK                                        0x1f
+#define HWIO_GCC_RPMH_DDRMC_CH0_DDRMC_CH0_ROOT_PERF12_DFSR_SRC_DIV_SHFT                                         0x0
+#define HWIO_GCC_RPMH_DDRMC_CH0_DDRMC_CH0_ROOT_PERF12_DFSR_SRC_DIV_BYPASS_FVAL                                  0x0
+#define HWIO_GCC_RPMH_DDRMC_CH0_DDRMC_CH0_ROOT_PERF12_DFSR_SRC_DIV_DIV1_FVAL                                    0x1
+#define HWIO_GCC_RPMH_DDRMC_CH0_DDRMC_CH0_ROOT_PERF12_DFSR_SRC_DIV_DIV1_5_FVAL                                  0x2
+#define HWIO_GCC_RPMH_DDRMC_CH0_DDRMC_CH0_ROOT_PERF12_DFSR_SRC_DIV_DIV2_FVAL                                    0x3
+#define HWIO_GCC_RPMH_DDRMC_CH0_DDRMC_CH0_ROOT_PERF12_DFSR_SRC_DIV_DIV2_5_FVAL                                  0x4
+#define HWIO_GCC_RPMH_DDRMC_CH0_DDRMC_CH0_ROOT_PERF12_DFSR_SRC_DIV_DIV3_FVAL                                    0x5
+#define HWIO_GCC_RPMH_DDRMC_CH0_DDRMC_CH0_ROOT_PERF12_DFSR_SRC_DIV_DIV3_5_FVAL                                  0x6
+#define HWIO_GCC_RPMH_DDRMC_CH0_DDRMC_CH0_ROOT_PERF12_DFSR_SRC_DIV_DIV4_FVAL                                    0x7
+#define HWIO_GCC_RPMH_DDRMC_CH0_DDRMC_CH0_ROOT_PERF12_DFSR_SRC_DIV_DIV4_5_FVAL                                  0x8
+#define HWIO_GCC_RPMH_DDRMC_CH0_DDRMC_CH0_ROOT_PERF12_DFSR_SRC_DIV_DIV5_FVAL                                    0x9
+#define HWIO_GCC_RPMH_DDRMC_CH0_DDRMC_CH0_ROOT_PERF12_DFSR_SRC_DIV_DIV5_5_FVAL                                  0xa
+#define HWIO_GCC_RPMH_DDRMC_CH0_DDRMC_CH0_ROOT_PERF12_DFSR_SRC_DIV_DIV6_FVAL                                    0xb
+#define HWIO_GCC_RPMH_DDRMC_CH0_DDRMC_CH0_ROOT_PERF12_DFSR_SRC_DIV_DIV6_5_FVAL                                  0xc
+#define HWIO_GCC_RPMH_DDRMC_CH0_DDRMC_CH0_ROOT_PERF12_DFSR_SRC_DIV_DIV7_FVAL                                    0xd
+#define HWIO_GCC_RPMH_DDRMC_CH0_DDRMC_CH0_ROOT_PERF12_DFSR_SRC_DIV_DIV7_5_FVAL                                  0xe
+#define HWIO_GCC_RPMH_DDRMC_CH0_DDRMC_CH0_ROOT_PERF12_DFSR_SRC_DIV_DIV8_FVAL                                    0xf
+#define HWIO_GCC_RPMH_DDRMC_CH0_DDRMC_CH0_ROOT_PERF12_DFSR_SRC_DIV_DIV8_5_FVAL                                 0x10
+#define HWIO_GCC_RPMH_DDRMC_CH0_DDRMC_CH0_ROOT_PERF12_DFSR_SRC_DIV_DIV9_FVAL                                   0x11
+#define HWIO_GCC_RPMH_DDRMC_CH0_DDRMC_CH0_ROOT_PERF12_DFSR_SRC_DIV_DIV9_5_FVAL                                 0x12
+#define HWIO_GCC_RPMH_DDRMC_CH0_DDRMC_CH0_ROOT_PERF12_DFSR_SRC_DIV_DIV10_FVAL                                  0x13
+#define HWIO_GCC_RPMH_DDRMC_CH0_DDRMC_CH0_ROOT_PERF12_DFSR_SRC_DIV_DIV10_5_FVAL                                0x14
+#define HWIO_GCC_RPMH_DDRMC_CH0_DDRMC_CH0_ROOT_PERF12_DFSR_SRC_DIV_DIV11_FVAL                                  0x15
+#define HWIO_GCC_RPMH_DDRMC_CH0_DDRMC_CH0_ROOT_PERF12_DFSR_SRC_DIV_DIV11_5_FVAL                                0x16
+#define HWIO_GCC_RPMH_DDRMC_CH0_DDRMC_CH0_ROOT_PERF12_DFSR_SRC_DIV_DIV12_FVAL                                  0x17
+#define HWIO_GCC_RPMH_DDRMC_CH0_DDRMC_CH0_ROOT_PERF12_DFSR_SRC_DIV_DIV12_5_FVAL                                0x18
+#define HWIO_GCC_RPMH_DDRMC_CH0_DDRMC_CH0_ROOT_PERF12_DFSR_SRC_DIV_DIV13_FVAL                                  0x19
+#define HWIO_GCC_RPMH_DDRMC_CH0_DDRMC_CH0_ROOT_PERF12_DFSR_SRC_DIV_DIV13_5_FVAL                                0x1a
+#define HWIO_GCC_RPMH_DDRMC_CH0_DDRMC_CH0_ROOT_PERF12_DFSR_SRC_DIV_DIV14_FVAL                                  0x1b
+#define HWIO_GCC_RPMH_DDRMC_CH0_DDRMC_CH0_ROOT_PERF12_DFSR_SRC_DIV_DIV14_5_FVAL                                0x1c
+#define HWIO_GCC_RPMH_DDRMC_CH0_DDRMC_CH0_ROOT_PERF12_DFSR_SRC_DIV_DIV15_FVAL                                  0x1d
+#define HWIO_GCC_RPMH_DDRMC_CH0_DDRMC_CH0_ROOT_PERF12_DFSR_SRC_DIV_DIV15_5_FVAL                                0x1e
+#define HWIO_GCC_RPMH_DDRMC_CH0_DDRMC_CH0_ROOT_PERF12_DFSR_SRC_DIV_DIV16_FVAL                                  0x1f
+
+#define HWIO_GCC_RPMH_DDRMC_CH0_DDRMC_CH0_ROOT_PERF13_DFSR_ADDR                                          (GCC_CLK_CTL_REG_REG_BASE      + 0x0001f2f8)
+#define HWIO_GCC_RPMH_DDRMC_CH0_DDRMC_CH0_ROOT_PERF13_DFSR_PHYS                                          (GCC_CLK_CTL_REG_REG_BASE_PHYS + 0x0001f2f8)
+#define HWIO_GCC_RPMH_DDRMC_CH0_DDRMC_CH0_ROOT_PERF13_DFSR_OFFS                                          (GCC_CLK_CTL_REG_REG_BASE_OFFS + 0x0001f2f8)
+#define HWIO_GCC_RPMH_DDRMC_CH0_DDRMC_CH0_ROOT_PERF13_DFSR_RMSK                                               0x71f
+#define HWIO_GCC_RPMH_DDRMC_CH0_DDRMC_CH0_ROOT_PERF13_DFSR_ATTR                                                 0x3
+#define HWIO_GCC_RPMH_DDRMC_CH0_DDRMC_CH0_ROOT_PERF13_DFSR_IN          \
+        in_dword_masked(HWIO_GCC_RPMH_DDRMC_CH0_DDRMC_CH0_ROOT_PERF13_DFSR_ADDR, HWIO_GCC_RPMH_DDRMC_CH0_DDRMC_CH0_ROOT_PERF13_DFSR_RMSK)
+#define HWIO_GCC_RPMH_DDRMC_CH0_DDRMC_CH0_ROOT_PERF13_DFSR_INM(m)      \
+        in_dword_masked(HWIO_GCC_RPMH_DDRMC_CH0_DDRMC_CH0_ROOT_PERF13_DFSR_ADDR, m)
+#define HWIO_GCC_RPMH_DDRMC_CH0_DDRMC_CH0_ROOT_PERF13_DFSR_OUT(v)      \
+        out_dword(HWIO_GCC_RPMH_DDRMC_CH0_DDRMC_CH0_ROOT_PERF13_DFSR_ADDR,v)
+#define HWIO_GCC_RPMH_DDRMC_CH0_DDRMC_CH0_ROOT_PERF13_DFSR_OUTM(m,v) \
+        out_dword_masked_ns(HWIO_GCC_RPMH_DDRMC_CH0_DDRMC_CH0_ROOT_PERF13_DFSR_ADDR,m,v,HWIO_GCC_RPMH_DDRMC_CH0_DDRMC_CH0_ROOT_PERF13_DFSR_IN)
+#define HWIO_GCC_RPMH_DDRMC_CH0_DDRMC_CH0_ROOT_PERF13_DFSR_SRC_SEL_BMSK                                       0x700
+#define HWIO_GCC_RPMH_DDRMC_CH0_DDRMC_CH0_ROOT_PERF13_DFSR_SRC_SEL_SHFT                                         0x8
+#define HWIO_GCC_RPMH_DDRMC_CH0_DDRMC_CH0_ROOT_PERF13_DFSR_SRC_SEL_SRC0_FVAL                                    0x0
+#define HWIO_GCC_RPMH_DDRMC_CH0_DDRMC_CH0_ROOT_PERF13_DFSR_SRC_SEL_SRC1_FVAL                                    0x1
+#define HWIO_GCC_RPMH_DDRMC_CH0_DDRMC_CH0_ROOT_PERF13_DFSR_SRC_SEL_SRC2_FVAL                                    0x2
+#define HWIO_GCC_RPMH_DDRMC_CH0_DDRMC_CH0_ROOT_PERF13_DFSR_SRC_SEL_SRC3_FVAL                                    0x3
+#define HWIO_GCC_RPMH_DDRMC_CH0_DDRMC_CH0_ROOT_PERF13_DFSR_SRC_SEL_SRC4_FVAL                                    0x4
+#define HWIO_GCC_RPMH_DDRMC_CH0_DDRMC_CH0_ROOT_PERF13_DFSR_SRC_SEL_SRC5_FVAL                                    0x5
+#define HWIO_GCC_RPMH_DDRMC_CH0_DDRMC_CH0_ROOT_PERF13_DFSR_SRC_SEL_SRC6_FVAL                                    0x6
+#define HWIO_GCC_RPMH_DDRMC_CH0_DDRMC_CH0_ROOT_PERF13_DFSR_SRC_SEL_SRC7_FVAL                                    0x7
+#define HWIO_GCC_RPMH_DDRMC_CH0_DDRMC_CH0_ROOT_PERF13_DFSR_SRC_DIV_BMSK                                        0x1f
+#define HWIO_GCC_RPMH_DDRMC_CH0_DDRMC_CH0_ROOT_PERF13_DFSR_SRC_DIV_SHFT                                         0x0
+#define HWIO_GCC_RPMH_DDRMC_CH0_DDRMC_CH0_ROOT_PERF13_DFSR_SRC_DIV_BYPASS_FVAL                                  0x0
+#define HWIO_GCC_RPMH_DDRMC_CH0_DDRMC_CH0_ROOT_PERF13_DFSR_SRC_DIV_DIV1_FVAL                                    0x1
+#define HWIO_GCC_RPMH_DDRMC_CH0_DDRMC_CH0_ROOT_PERF13_DFSR_SRC_DIV_DIV1_5_FVAL                                  0x2
+#define HWIO_GCC_RPMH_DDRMC_CH0_DDRMC_CH0_ROOT_PERF13_DFSR_SRC_DIV_DIV2_FVAL                                    0x3
+#define HWIO_GCC_RPMH_DDRMC_CH0_DDRMC_CH0_ROOT_PERF13_DFSR_SRC_DIV_DIV2_5_FVAL                                  0x4
+#define HWIO_GCC_RPMH_DDRMC_CH0_DDRMC_CH0_ROOT_PERF13_DFSR_SRC_DIV_DIV3_FVAL                                    0x5
+#define HWIO_GCC_RPMH_DDRMC_CH0_DDRMC_CH0_ROOT_PERF13_DFSR_SRC_DIV_DIV3_5_FVAL                                  0x6
+#define HWIO_GCC_RPMH_DDRMC_CH0_DDRMC_CH0_ROOT_PERF13_DFSR_SRC_DIV_DIV4_FVAL                                    0x7
+#define HWIO_GCC_RPMH_DDRMC_CH0_DDRMC_CH0_ROOT_PERF13_DFSR_SRC_DIV_DIV4_5_FVAL                                  0x8
+#define HWIO_GCC_RPMH_DDRMC_CH0_DDRMC_CH0_ROOT_PERF13_DFSR_SRC_DIV_DIV5_FVAL                                    0x9
+#define HWIO_GCC_RPMH_DDRMC_CH0_DDRMC_CH0_ROOT_PERF13_DFSR_SRC_DIV_DIV5_5_FVAL                                  0xa
+#define HWIO_GCC_RPMH_DDRMC_CH0_DDRMC_CH0_ROOT_PERF13_DFSR_SRC_DIV_DIV6_FVAL                                    0xb
+#define HWIO_GCC_RPMH_DDRMC_CH0_DDRMC_CH0_ROOT_PERF13_DFSR_SRC_DIV_DIV6_5_FVAL                                  0xc
+#define HWIO_GCC_RPMH_DDRMC_CH0_DDRMC_CH0_ROOT_PERF13_DFSR_SRC_DIV_DIV7_FVAL                                    0xd
+#define HWIO_GCC_RPMH_DDRMC_CH0_DDRMC_CH0_ROOT_PERF13_DFSR_SRC_DIV_DIV7_5_FVAL                                  0xe
+#define HWIO_GCC_RPMH_DDRMC_CH0_DDRMC_CH0_ROOT_PERF13_DFSR_SRC_DIV_DIV8_FVAL                                    0xf
+#define HWIO_GCC_RPMH_DDRMC_CH0_DDRMC_CH0_ROOT_PERF13_DFSR_SRC_DIV_DIV8_5_FVAL                                 0x10
+#define HWIO_GCC_RPMH_DDRMC_CH0_DDRMC_CH0_ROOT_PERF13_DFSR_SRC_DIV_DIV9_FVAL                                   0x11
+#define HWIO_GCC_RPMH_DDRMC_CH0_DDRMC_CH0_ROOT_PERF13_DFSR_SRC_DIV_DIV9_5_FVAL                                 0x12
+#define HWIO_GCC_RPMH_DDRMC_CH0_DDRMC_CH0_ROOT_PERF13_DFSR_SRC_DIV_DIV10_FVAL                                  0x13
+#define HWIO_GCC_RPMH_DDRMC_CH0_DDRMC_CH0_ROOT_PERF13_DFSR_SRC_DIV_DIV10_5_FVAL                                0x14
+#define HWIO_GCC_RPMH_DDRMC_CH0_DDRMC_CH0_ROOT_PERF13_DFSR_SRC_DIV_DIV11_FVAL                                  0x15
+#define HWIO_GCC_RPMH_DDRMC_CH0_DDRMC_CH0_ROOT_PERF13_DFSR_SRC_DIV_DIV11_5_FVAL                                0x16
+#define HWIO_GCC_RPMH_DDRMC_CH0_DDRMC_CH0_ROOT_PERF13_DFSR_SRC_DIV_DIV12_FVAL                                  0x17
+#define HWIO_GCC_RPMH_DDRMC_CH0_DDRMC_CH0_ROOT_PERF13_DFSR_SRC_DIV_DIV12_5_FVAL                                0x18
+#define HWIO_GCC_RPMH_DDRMC_CH0_DDRMC_CH0_ROOT_PERF13_DFSR_SRC_DIV_DIV13_FVAL                                  0x19
+#define HWIO_GCC_RPMH_DDRMC_CH0_DDRMC_CH0_ROOT_PERF13_DFSR_SRC_DIV_DIV13_5_FVAL                                0x1a
+#define HWIO_GCC_RPMH_DDRMC_CH0_DDRMC_CH0_ROOT_PERF13_DFSR_SRC_DIV_DIV14_FVAL                                  0x1b
+#define HWIO_GCC_RPMH_DDRMC_CH0_DDRMC_CH0_ROOT_PERF13_DFSR_SRC_DIV_DIV14_5_FVAL                                0x1c
+#define HWIO_GCC_RPMH_DDRMC_CH0_DDRMC_CH0_ROOT_PERF13_DFSR_SRC_DIV_DIV15_FVAL                                  0x1d
+#define HWIO_GCC_RPMH_DDRMC_CH0_DDRMC_CH0_ROOT_PERF13_DFSR_SRC_DIV_DIV15_5_FVAL                                0x1e
+#define HWIO_GCC_RPMH_DDRMC_CH0_DDRMC_CH0_ROOT_PERF13_DFSR_SRC_DIV_DIV16_FVAL                                  0x1f
+
+#define HWIO_GCC_RPMH_DDRMC_CH0_DDRMC_CH0_ROOT_PERF14_DFSR_ADDR                                          (GCC_CLK_CTL_REG_REG_BASE      + 0x0001f2fc)
+#define HWIO_GCC_RPMH_DDRMC_CH0_DDRMC_CH0_ROOT_PERF14_DFSR_PHYS                                          (GCC_CLK_CTL_REG_REG_BASE_PHYS + 0x0001f2fc)
+#define HWIO_GCC_RPMH_DDRMC_CH0_DDRMC_CH0_ROOT_PERF14_DFSR_OFFS                                          (GCC_CLK_CTL_REG_REG_BASE_OFFS + 0x0001f2fc)
+#define HWIO_GCC_RPMH_DDRMC_CH0_DDRMC_CH0_ROOT_PERF14_DFSR_RMSK                                               0x71f
+#define HWIO_GCC_RPMH_DDRMC_CH0_DDRMC_CH0_ROOT_PERF14_DFSR_ATTR                                                 0x3
+#define HWIO_GCC_RPMH_DDRMC_CH0_DDRMC_CH0_ROOT_PERF14_DFSR_IN          \
+        in_dword_masked(HWIO_GCC_RPMH_DDRMC_CH0_DDRMC_CH0_ROOT_PERF14_DFSR_ADDR, HWIO_GCC_RPMH_DDRMC_CH0_DDRMC_CH0_ROOT_PERF14_DFSR_RMSK)
+#define HWIO_GCC_RPMH_DDRMC_CH0_DDRMC_CH0_ROOT_PERF14_DFSR_INM(m)      \
+        in_dword_masked(HWIO_GCC_RPMH_DDRMC_CH0_DDRMC_CH0_ROOT_PERF14_DFSR_ADDR, m)
+#define HWIO_GCC_RPMH_DDRMC_CH0_DDRMC_CH0_ROOT_PERF14_DFSR_OUT(v)      \
+        out_dword(HWIO_GCC_RPMH_DDRMC_CH0_DDRMC_CH0_ROOT_PERF14_DFSR_ADDR,v)
+#define HWIO_GCC_RPMH_DDRMC_CH0_DDRMC_CH0_ROOT_PERF14_DFSR_OUTM(m,v) \
+        out_dword_masked_ns(HWIO_GCC_RPMH_DDRMC_CH0_DDRMC_CH0_ROOT_PERF14_DFSR_ADDR,m,v,HWIO_GCC_RPMH_DDRMC_CH0_DDRMC_CH0_ROOT_PERF14_DFSR_IN)
+#define HWIO_GCC_RPMH_DDRMC_CH0_DDRMC_CH0_ROOT_PERF14_DFSR_SRC_SEL_BMSK                                       0x700
+#define HWIO_GCC_RPMH_DDRMC_CH0_DDRMC_CH0_ROOT_PERF14_DFSR_SRC_SEL_SHFT                                         0x8
+#define HWIO_GCC_RPMH_DDRMC_CH0_DDRMC_CH0_ROOT_PERF14_DFSR_SRC_SEL_SRC0_FVAL                                    0x0
+#define HWIO_GCC_RPMH_DDRMC_CH0_DDRMC_CH0_ROOT_PERF14_DFSR_SRC_SEL_SRC1_FVAL                                    0x1
+#define HWIO_GCC_RPMH_DDRMC_CH0_DDRMC_CH0_ROOT_PERF14_DFSR_SRC_SEL_SRC2_FVAL                                    0x2
+#define HWIO_GCC_RPMH_DDRMC_CH0_DDRMC_CH0_ROOT_PERF14_DFSR_SRC_SEL_SRC3_FVAL                                    0x3
+#define HWIO_GCC_RPMH_DDRMC_CH0_DDRMC_CH0_ROOT_PERF14_DFSR_SRC_SEL_SRC4_FVAL                                    0x4
+#define HWIO_GCC_RPMH_DDRMC_CH0_DDRMC_CH0_ROOT_PERF14_DFSR_SRC_SEL_SRC5_FVAL                                    0x5
+#define HWIO_GCC_RPMH_DDRMC_CH0_DDRMC_CH0_ROOT_PERF14_DFSR_SRC_SEL_SRC6_FVAL                                    0x6
+#define HWIO_GCC_RPMH_DDRMC_CH0_DDRMC_CH0_ROOT_PERF14_DFSR_SRC_SEL_SRC7_FVAL                                    0x7
+#define HWIO_GCC_RPMH_DDRMC_CH0_DDRMC_CH0_ROOT_PERF14_DFSR_SRC_DIV_BMSK                                        0x1f
+#define HWIO_GCC_RPMH_DDRMC_CH0_DDRMC_CH0_ROOT_PERF14_DFSR_SRC_DIV_SHFT                                         0x0
+#define HWIO_GCC_RPMH_DDRMC_CH0_DDRMC_CH0_ROOT_PERF14_DFSR_SRC_DIV_BYPASS_FVAL                                  0x0
+#define HWIO_GCC_RPMH_DDRMC_CH0_DDRMC_CH0_ROOT_PERF14_DFSR_SRC_DIV_DIV1_FVAL                                    0x1
+#define HWIO_GCC_RPMH_DDRMC_CH0_DDRMC_CH0_ROOT_PERF14_DFSR_SRC_DIV_DIV1_5_FVAL                                  0x2
+#define HWIO_GCC_RPMH_DDRMC_CH0_DDRMC_CH0_ROOT_PERF14_DFSR_SRC_DIV_DIV2_FVAL                                    0x3
+#define HWIO_GCC_RPMH_DDRMC_CH0_DDRMC_CH0_ROOT_PERF14_DFSR_SRC_DIV_DIV2_5_FVAL                                  0x4
+#define HWIO_GCC_RPMH_DDRMC_CH0_DDRMC_CH0_ROOT_PERF14_DFSR_SRC_DIV_DIV3_FVAL                                    0x5
+#define HWIO_GCC_RPMH_DDRMC_CH0_DDRMC_CH0_ROOT_PERF14_DFSR_SRC_DIV_DIV3_5_FVAL                                  0x6
+#define HWIO_GCC_RPMH_DDRMC_CH0_DDRMC_CH0_ROOT_PERF14_DFSR_SRC_DIV_DIV4_FVAL                                    0x7
+#define HWIO_GCC_RPMH_DDRMC_CH0_DDRMC_CH0_ROOT_PERF14_DFSR_SRC_DIV_DIV4_5_FVAL                                  0x8
+#define HWIO_GCC_RPMH_DDRMC_CH0_DDRMC_CH0_ROOT_PERF14_DFSR_SRC_DIV_DIV5_FVAL                                    0x9
+#define HWIO_GCC_RPMH_DDRMC_CH0_DDRMC_CH0_ROOT_PERF14_DFSR_SRC_DIV_DIV5_5_FVAL                                  0xa
+#define HWIO_GCC_RPMH_DDRMC_CH0_DDRMC_CH0_ROOT_PERF14_DFSR_SRC_DIV_DIV6_FVAL                                    0xb
+#define HWIO_GCC_RPMH_DDRMC_CH0_DDRMC_CH0_ROOT_PERF14_DFSR_SRC_DIV_DIV6_5_FVAL                                  0xc
+#define HWIO_GCC_RPMH_DDRMC_CH0_DDRMC_CH0_ROOT_PERF14_DFSR_SRC_DIV_DIV7_FVAL                                    0xd
+#define HWIO_GCC_RPMH_DDRMC_CH0_DDRMC_CH0_ROOT_PERF14_DFSR_SRC_DIV_DIV7_5_FVAL                                  0xe
+#define HWIO_GCC_RPMH_DDRMC_CH0_DDRMC_CH0_ROOT_PERF14_DFSR_SRC_DIV_DIV8_FVAL                                    0xf
+#define HWIO_GCC_RPMH_DDRMC_CH0_DDRMC_CH0_ROOT_PERF14_DFSR_SRC_DIV_DIV8_5_FVAL                                 0x10
+#define HWIO_GCC_RPMH_DDRMC_CH0_DDRMC_CH0_ROOT_PERF14_DFSR_SRC_DIV_DIV9_FVAL                                   0x11
+#define HWIO_GCC_RPMH_DDRMC_CH0_DDRMC_CH0_ROOT_PERF14_DFSR_SRC_DIV_DIV9_5_FVAL                                 0x12
+#define HWIO_GCC_RPMH_DDRMC_CH0_DDRMC_CH0_ROOT_PERF14_DFSR_SRC_DIV_DIV10_FVAL                                  0x13
+#define HWIO_GCC_RPMH_DDRMC_CH0_DDRMC_CH0_ROOT_PERF14_DFSR_SRC_DIV_DIV10_5_FVAL                                0x14
+#define HWIO_GCC_RPMH_DDRMC_CH0_DDRMC_CH0_ROOT_PERF14_DFSR_SRC_DIV_DIV11_FVAL                                  0x15
+#define HWIO_GCC_RPMH_DDRMC_CH0_DDRMC_CH0_ROOT_PERF14_DFSR_SRC_DIV_DIV11_5_FVAL                                0x16
+#define HWIO_GCC_RPMH_DDRMC_CH0_DDRMC_CH0_ROOT_PERF14_DFSR_SRC_DIV_DIV12_FVAL                                  0x17
+#define HWIO_GCC_RPMH_DDRMC_CH0_DDRMC_CH0_ROOT_PERF14_DFSR_SRC_DIV_DIV12_5_FVAL                                0x18
+#define HWIO_GCC_RPMH_DDRMC_CH0_DDRMC_CH0_ROOT_PERF14_DFSR_SRC_DIV_DIV13_FVAL                                  0x19
+#define HWIO_GCC_RPMH_DDRMC_CH0_DDRMC_CH0_ROOT_PERF14_DFSR_SRC_DIV_DIV13_5_FVAL                                0x1a
+#define HWIO_GCC_RPMH_DDRMC_CH0_DDRMC_CH0_ROOT_PERF14_DFSR_SRC_DIV_DIV14_FVAL                                  0x1b
+#define HWIO_GCC_RPMH_DDRMC_CH0_DDRMC_CH0_ROOT_PERF14_DFSR_SRC_DIV_DIV14_5_FVAL                                0x1c
+#define HWIO_GCC_RPMH_DDRMC_CH0_DDRMC_CH0_ROOT_PERF14_DFSR_SRC_DIV_DIV15_FVAL                                  0x1d
+#define HWIO_GCC_RPMH_DDRMC_CH0_DDRMC_CH0_ROOT_PERF14_DFSR_SRC_DIV_DIV15_5_FVAL                                0x1e
+#define HWIO_GCC_RPMH_DDRMC_CH0_DDRMC_CH0_ROOT_PERF14_DFSR_SRC_DIV_DIV16_FVAL                                  0x1f
+
+#define HWIO_GCC_RPMH_DDRMC_CH0_DDRMC_CH0_ROOT_PERF15_DFSR_ADDR                                          (GCC_CLK_CTL_REG_REG_BASE      + 0x0001f300)
+#define HWIO_GCC_RPMH_DDRMC_CH0_DDRMC_CH0_ROOT_PERF15_DFSR_PHYS                                          (GCC_CLK_CTL_REG_REG_BASE_PHYS + 0x0001f300)
+#define HWIO_GCC_RPMH_DDRMC_CH0_DDRMC_CH0_ROOT_PERF15_DFSR_OFFS                                          (GCC_CLK_CTL_REG_REG_BASE_OFFS + 0x0001f300)
+#define HWIO_GCC_RPMH_DDRMC_CH0_DDRMC_CH0_ROOT_PERF15_DFSR_RMSK                                               0x71f
+#define HWIO_GCC_RPMH_DDRMC_CH0_DDRMC_CH0_ROOT_PERF15_DFSR_ATTR                                                 0x3
+#define HWIO_GCC_RPMH_DDRMC_CH0_DDRMC_CH0_ROOT_PERF15_DFSR_IN          \
+        in_dword_masked(HWIO_GCC_RPMH_DDRMC_CH0_DDRMC_CH0_ROOT_PERF15_DFSR_ADDR, HWIO_GCC_RPMH_DDRMC_CH0_DDRMC_CH0_ROOT_PERF15_DFSR_RMSK)
+#define HWIO_GCC_RPMH_DDRMC_CH0_DDRMC_CH0_ROOT_PERF15_DFSR_INM(m)      \
+        in_dword_masked(HWIO_GCC_RPMH_DDRMC_CH0_DDRMC_CH0_ROOT_PERF15_DFSR_ADDR, m)
+#define HWIO_GCC_RPMH_DDRMC_CH0_DDRMC_CH0_ROOT_PERF15_DFSR_OUT(v)      \
+        out_dword(HWIO_GCC_RPMH_DDRMC_CH0_DDRMC_CH0_ROOT_PERF15_DFSR_ADDR,v)
+#define HWIO_GCC_RPMH_DDRMC_CH0_DDRMC_CH0_ROOT_PERF15_DFSR_OUTM(m,v) \
+        out_dword_masked_ns(HWIO_GCC_RPMH_DDRMC_CH0_DDRMC_CH0_ROOT_PERF15_DFSR_ADDR,m,v,HWIO_GCC_RPMH_DDRMC_CH0_DDRMC_CH0_ROOT_PERF15_DFSR_IN)
+#define HWIO_GCC_RPMH_DDRMC_CH0_DDRMC_CH0_ROOT_PERF15_DFSR_SRC_SEL_BMSK                                       0x700
+#define HWIO_GCC_RPMH_DDRMC_CH0_DDRMC_CH0_ROOT_PERF15_DFSR_SRC_SEL_SHFT                                         0x8
+#define HWIO_GCC_RPMH_DDRMC_CH0_DDRMC_CH0_ROOT_PERF15_DFSR_SRC_SEL_SRC0_FVAL                                    0x0
+#define HWIO_GCC_RPMH_DDRMC_CH0_DDRMC_CH0_ROOT_PERF15_DFSR_SRC_SEL_SRC1_FVAL                                    0x1
+#define HWIO_GCC_RPMH_DDRMC_CH0_DDRMC_CH0_ROOT_PERF15_DFSR_SRC_SEL_SRC2_FVAL                                    0x2
+#define HWIO_GCC_RPMH_DDRMC_CH0_DDRMC_CH0_ROOT_PERF15_DFSR_SRC_SEL_SRC3_FVAL                                    0x3
+#define HWIO_GCC_RPMH_DDRMC_CH0_DDRMC_CH0_ROOT_PERF15_DFSR_SRC_SEL_SRC4_FVAL                                    0x4
+#define HWIO_GCC_RPMH_DDRMC_CH0_DDRMC_CH0_ROOT_PERF15_DFSR_SRC_SEL_SRC5_FVAL                                    0x5
+#define HWIO_GCC_RPMH_DDRMC_CH0_DDRMC_CH0_ROOT_PERF15_DFSR_SRC_SEL_SRC6_FVAL                                    0x6
+#define HWIO_GCC_RPMH_DDRMC_CH0_DDRMC_CH0_ROOT_PERF15_DFSR_SRC_SEL_SRC7_FVAL                                    0x7
+#define HWIO_GCC_RPMH_DDRMC_CH0_DDRMC_CH0_ROOT_PERF15_DFSR_SRC_DIV_BMSK                                        0x1f
+#define HWIO_GCC_RPMH_DDRMC_CH0_DDRMC_CH0_ROOT_PERF15_DFSR_SRC_DIV_SHFT                                         0x0
+#define HWIO_GCC_RPMH_DDRMC_CH0_DDRMC_CH0_ROOT_PERF15_DFSR_SRC_DIV_BYPASS_FVAL                                  0x0
+#define HWIO_GCC_RPMH_DDRMC_CH0_DDRMC_CH0_ROOT_PERF15_DFSR_SRC_DIV_DIV1_FVAL                                    0x1
+#define HWIO_GCC_RPMH_DDRMC_CH0_DDRMC_CH0_ROOT_PERF15_DFSR_SRC_DIV_DIV1_5_FVAL                                  0x2
+#define HWIO_GCC_RPMH_DDRMC_CH0_DDRMC_CH0_ROOT_PERF15_DFSR_SRC_DIV_DIV2_FVAL                                    0x3
+#define HWIO_GCC_RPMH_DDRMC_CH0_DDRMC_CH0_ROOT_PERF15_DFSR_SRC_DIV_DIV2_5_FVAL                                  0x4
+#define HWIO_GCC_RPMH_DDRMC_CH0_DDRMC_CH0_ROOT_PERF15_DFSR_SRC_DIV_DIV3_FVAL                                    0x5
+#define HWIO_GCC_RPMH_DDRMC_CH0_DDRMC_CH0_ROOT_PERF15_DFSR_SRC_DIV_DIV3_5_FVAL                                  0x6
+#define HWIO_GCC_RPMH_DDRMC_CH0_DDRMC_CH0_ROOT_PERF15_DFSR_SRC_DIV_DIV4_FVAL                                    0x7
+#define HWIO_GCC_RPMH_DDRMC_CH0_DDRMC_CH0_ROOT_PERF15_DFSR_SRC_DIV_DIV4_5_FVAL                                  0x8
+#define HWIO_GCC_RPMH_DDRMC_CH0_DDRMC_CH0_ROOT_PERF15_DFSR_SRC_DIV_DIV5_FVAL                                    0x9
+#define HWIO_GCC_RPMH_DDRMC_CH0_DDRMC_CH0_ROOT_PERF15_DFSR_SRC_DIV_DIV5_5_FVAL                                  0xa
+#define HWIO_GCC_RPMH_DDRMC_CH0_DDRMC_CH0_ROOT_PERF15_DFSR_SRC_DIV_DIV6_FVAL                                    0xb
+#define HWIO_GCC_RPMH_DDRMC_CH0_DDRMC_CH0_ROOT_PERF15_DFSR_SRC_DIV_DIV6_5_FVAL                                  0xc
+#define HWIO_GCC_RPMH_DDRMC_CH0_DDRMC_CH0_ROOT_PERF15_DFSR_SRC_DIV_DIV7_FVAL                                    0xd
+#define HWIO_GCC_RPMH_DDRMC_CH0_DDRMC_CH0_ROOT_PERF15_DFSR_SRC_DIV_DIV7_5_FVAL                                  0xe
+#define HWIO_GCC_RPMH_DDRMC_CH0_DDRMC_CH0_ROOT_PERF15_DFSR_SRC_DIV_DIV8_FVAL                                    0xf
+#define HWIO_GCC_RPMH_DDRMC_CH0_DDRMC_CH0_ROOT_PERF15_DFSR_SRC_DIV_DIV8_5_FVAL                                 0x10
+#define HWIO_GCC_RPMH_DDRMC_CH0_DDRMC_CH0_ROOT_PERF15_DFSR_SRC_DIV_DIV9_FVAL                                   0x11
+#define HWIO_GCC_RPMH_DDRMC_CH0_DDRMC_CH0_ROOT_PERF15_DFSR_SRC_DIV_DIV9_5_FVAL                                 0x12
+#define HWIO_GCC_RPMH_DDRMC_CH0_DDRMC_CH0_ROOT_PERF15_DFSR_SRC_DIV_DIV10_FVAL                                  0x13
+#define HWIO_GCC_RPMH_DDRMC_CH0_DDRMC_CH0_ROOT_PERF15_DFSR_SRC_DIV_DIV10_5_FVAL                                0x14
+#define HWIO_GCC_RPMH_DDRMC_CH0_DDRMC_CH0_ROOT_PERF15_DFSR_SRC_DIV_DIV11_FVAL                                  0x15
+#define HWIO_GCC_RPMH_DDRMC_CH0_DDRMC_CH0_ROOT_PERF15_DFSR_SRC_DIV_DIV11_5_FVAL                                0x16
+#define HWIO_GCC_RPMH_DDRMC_CH0_DDRMC_CH0_ROOT_PERF15_DFSR_SRC_DIV_DIV12_FVAL                                  0x17
+#define HWIO_GCC_RPMH_DDRMC_CH0_DDRMC_CH0_ROOT_PERF15_DFSR_SRC_DIV_DIV12_5_FVAL                                0x18
+#define HWIO_GCC_RPMH_DDRMC_CH0_DDRMC_CH0_ROOT_PERF15_DFSR_SRC_DIV_DIV13_FVAL                                  0x19
+#define HWIO_GCC_RPMH_DDRMC_CH0_DDRMC_CH0_ROOT_PERF15_DFSR_SRC_DIV_DIV13_5_FVAL                                0x1a
+#define HWIO_GCC_RPMH_DDRMC_CH0_DDRMC_CH0_ROOT_PERF15_DFSR_SRC_DIV_DIV14_FVAL                                  0x1b
+#define HWIO_GCC_RPMH_DDRMC_CH0_DDRMC_CH0_ROOT_PERF15_DFSR_SRC_DIV_DIV14_5_FVAL                                0x1c
+#define HWIO_GCC_RPMH_DDRMC_CH0_DDRMC_CH0_ROOT_PERF15_DFSR_SRC_DIV_DIV15_FVAL                                  0x1d
+#define HWIO_GCC_RPMH_DDRMC_CH0_DDRMC_CH0_ROOT_PERF15_DFSR_SRC_DIV_DIV15_5_FVAL                                0x1e
+#define HWIO_GCC_RPMH_DDRMC_CH0_DDRMC_CH0_ROOT_PERF15_DFSR_SRC_DIV_DIV16_FVAL                                  0x1f
+
+#define HWIO_GCC_DDRMC_CH0_ROOT_CMD_RCGR_ADDR                                                            (GCC_CLK_CTL_REG_REG_BASE      + 0x0001f2a8)
+#define HWIO_GCC_DDRMC_CH0_ROOT_CMD_RCGR_PHYS                                                            (GCC_CLK_CTL_REG_REG_BASE_PHYS + 0x0001f2a8)
+#define HWIO_GCC_DDRMC_CH0_ROOT_CMD_RCGR_OFFS                                                            (GCC_CLK_CTL_REG_REG_BASE_OFFS + 0x0001f2a8)
+#define HWIO_GCC_DDRMC_CH0_ROOT_CMD_RCGR_RMSK                                                            0x80000013
+#define HWIO_GCC_DDRMC_CH0_ROOT_CMD_RCGR_ATTR                                                                   0x3
+#define HWIO_GCC_DDRMC_CH0_ROOT_CMD_RCGR_IN          \
+        in_dword_masked(HWIO_GCC_DDRMC_CH0_ROOT_CMD_RCGR_ADDR, HWIO_GCC_DDRMC_CH0_ROOT_CMD_RCGR_RMSK)
+#define HWIO_GCC_DDRMC_CH0_ROOT_CMD_RCGR_INM(m)      \
+        in_dword_masked(HWIO_GCC_DDRMC_CH0_ROOT_CMD_RCGR_ADDR, m)
+#define HWIO_GCC_DDRMC_CH0_ROOT_CMD_RCGR_OUT(v)      \
+        out_dword(HWIO_GCC_DDRMC_CH0_ROOT_CMD_RCGR_ADDR,v)
+#define HWIO_GCC_DDRMC_CH0_ROOT_CMD_RCGR_OUTM(m,v) \
+        out_dword_masked_ns(HWIO_GCC_DDRMC_CH0_ROOT_CMD_RCGR_ADDR,m,v,HWIO_GCC_DDRMC_CH0_ROOT_CMD_RCGR_IN)
+#define HWIO_GCC_DDRMC_CH0_ROOT_CMD_RCGR_ROOT_OFF_BMSK                                                   0x80000000
+#define HWIO_GCC_DDRMC_CH0_ROOT_CMD_RCGR_ROOT_OFF_SHFT                                                         0x1f
+#define HWIO_GCC_DDRMC_CH0_ROOT_CMD_RCGR_DIRTY_CFG_RCGR_BMSK                                                   0x10
+#define HWIO_GCC_DDRMC_CH0_ROOT_CMD_RCGR_DIRTY_CFG_RCGR_SHFT                                                    0x4
+#define HWIO_GCC_DDRMC_CH0_ROOT_CMD_RCGR_ROOT_EN_BMSK                                                           0x2
+#define HWIO_GCC_DDRMC_CH0_ROOT_CMD_RCGR_ROOT_EN_SHFT                                                           0x1
+#define HWIO_GCC_DDRMC_CH0_ROOT_CMD_RCGR_ROOT_EN_DISABLE_FVAL                                                   0x0
+#define HWIO_GCC_DDRMC_CH0_ROOT_CMD_RCGR_ROOT_EN_ENABLE_FVAL                                                    0x1
+#define HWIO_GCC_DDRMC_CH0_ROOT_CMD_RCGR_UPDATE_BMSK                                                            0x1
+#define HWIO_GCC_DDRMC_CH0_ROOT_CMD_RCGR_UPDATE_SHFT                                                            0x0
+#define HWIO_GCC_DDRMC_CH0_ROOT_CMD_RCGR_UPDATE_DISABLE_FVAL                                                    0x0
+#define HWIO_GCC_DDRMC_CH0_ROOT_CMD_RCGR_UPDATE_ENABLE_FVAL                                                     0x1
+
+#define HWIO_GCC_DDRMC_CH0_ROOT_CFG_RCGR_ADDR                                                            (GCC_CLK_CTL_REG_REG_BASE      + 0x0001f2ac)
+#define HWIO_GCC_DDRMC_CH0_ROOT_CFG_RCGR_PHYS                                                            (GCC_CLK_CTL_REG_REG_BASE_PHYS + 0x0001f2ac)
+#define HWIO_GCC_DDRMC_CH0_ROOT_CFG_RCGR_OFFS                                                            (GCC_CLK_CTL_REG_REG_BASE_OFFS + 0x0001f2ac)
+#define HWIO_GCC_DDRMC_CH0_ROOT_CFG_RCGR_RMSK                                                              0x11071f
+#define HWIO_GCC_DDRMC_CH0_ROOT_CFG_RCGR_ATTR                                                                   0x3
+#define HWIO_GCC_DDRMC_CH0_ROOT_CFG_RCGR_IN          \
+        in_dword_masked(HWIO_GCC_DDRMC_CH0_ROOT_CFG_RCGR_ADDR, HWIO_GCC_DDRMC_CH0_ROOT_CFG_RCGR_RMSK)
+#define HWIO_GCC_DDRMC_CH0_ROOT_CFG_RCGR_INM(m)      \
+        in_dword_masked(HWIO_GCC_DDRMC_CH0_ROOT_CFG_RCGR_ADDR, m)
+#define HWIO_GCC_DDRMC_CH0_ROOT_CFG_RCGR_OUT(v)      \
+        out_dword(HWIO_GCC_DDRMC_CH0_ROOT_CFG_RCGR_ADDR,v)
+#define HWIO_GCC_DDRMC_CH0_ROOT_CFG_RCGR_OUTM(m,v) \
+        out_dword_masked_ns(HWIO_GCC_DDRMC_CH0_ROOT_CFG_RCGR_ADDR,m,v,HWIO_GCC_DDRMC_CH0_ROOT_CFG_RCGR_IN)
+#define HWIO_GCC_DDRMC_CH0_ROOT_CFG_RCGR_HW_CLK_CONTROL_BMSK                                               0x100000
+#define HWIO_GCC_DDRMC_CH0_ROOT_CFG_RCGR_HW_CLK_CONTROL_SHFT                                                   0x14
+#define HWIO_GCC_DDRMC_CH0_ROOT_CFG_RCGR_HW_CLK_CONTROL_DISABLE_FVAL                                            0x0
+#define HWIO_GCC_DDRMC_CH0_ROOT_CFG_RCGR_HW_CLK_CONTROL_ENABLE_FVAL                                             0x1
+#define HWIO_GCC_DDRMC_CH0_ROOT_CFG_RCGR_RCGLITE_DISABLE_BMSK                                               0x10000
+#define HWIO_GCC_DDRMC_CH0_ROOT_CFG_RCGR_RCGLITE_DISABLE_SHFT                                                  0x10
+#define HWIO_GCC_DDRMC_CH0_ROOT_CFG_RCGR_RCGLITE_DISABLE_RCGLITE_ENABLED_FVAL                                   0x0
+#define HWIO_GCC_DDRMC_CH0_ROOT_CFG_RCGR_RCGLITE_DISABLE_RCGLITE_DISABLED_FVAL                                  0x1
+#define HWIO_GCC_DDRMC_CH0_ROOT_CFG_RCGR_SRC_SEL_BMSK                                                         0x700
+#define HWIO_GCC_DDRMC_CH0_ROOT_CFG_RCGR_SRC_SEL_SHFT                                                           0x8
+#define HWIO_GCC_DDRMC_CH0_ROOT_CFG_RCGR_SRC_SEL_SRC0_FVAL                                                      0x0
+#define HWIO_GCC_DDRMC_CH0_ROOT_CFG_RCGR_SRC_SEL_SRC1_FVAL                                                      0x1
+#define HWIO_GCC_DDRMC_CH0_ROOT_CFG_RCGR_SRC_SEL_SRC2_FVAL                                                      0x2
+#define HWIO_GCC_DDRMC_CH0_ROOT_CFG_RCGR_SRC_SEL_SRC3_FVAL                                                      0x3
+#define HWIO_GCC_DDRMC_CH0_ROOT_CFG_RCGR_SRC_SEL_SRC4_FVAL                                                      0x4
+#define HWIO_GCC_DDRMC_CH0_ROOT_CFG_RCGR_SRC_SEL_SRC5_FVAL                                                      0x5
+#define HWIO_GCC_DDRMC_CH0_ROOT_CFG_RCGR_SRC_SEL_SRC6_FVAL                                                      0x6
+#define HWIO_GCC_DDRMC_CH0_ROOT_CFG_RCGR_SRC_SEL_SRC7_FVAL                                                      0x7
+#define HWIO_GCC_DDRMC_CH0_ROOT_CFG_RCGR_SRC_DIV_BMSK                                                          0x1f
+#define HWIO_GCC_DDRMC_CH0_ROOT_CFG_RCGR_SRC_DIV_SHFT                                                           0x0
+#define HWIO_GCC_DDRMC_CH0_ROOT_CFG_RCGR_SRC_DIV_BYPASS_FVAL                                                    0x0
+#define HWIO_GCC_DDRMC_CH0_ROOT_CFG_RCGR_SRC_DIV_DIV1_FVAL                                                      0x1
+#define HWIO_GCC_DDRMC_CH0_ROOT_CFG_RCGR_SRC_DIV_DIV1_5_FVAL                                                    0x2
+#define HWIO_GCC_DDRMC_CH0_ROOT_CFG_RCGR_SRC_DIV_DIV2_FVAL                                                      0x3
+#define HWIO_GCC_DDRMC_CH0_ROOT_CFG_RCGR_SRC_DIV_DIV2_5_FVAL                                                    0x4
+#define HWIO_GCC_DDRMC_CH0_ROOT_CFG_RCGR_SRC_DIV_DIV3_FVAL                                                      0x5
+#define HWIO_GCC_DDRMC_CH0_ROOT_CFG_RCGR_SRC_DIV_DIV3_5_FVAL                                                    0x6
+#define HWIO_GCC_DDRMC_CH0_ROOT_CFG_RCGR_SRC_DIV_DIV4_FVAL                                                      0x7
+#define HWIO_GCC_DDRMC_CH0_ROOT_CFG_RCGR_SRC_DIV_DIV4_5_FVAL                                                    0x8
+#define HWIO_GCC_DDRMC_CH0_ROOT_CFG_RCGR_SRC_DIV_DIV5_FVAL                                                      0x9
+#define HWIO_GCC_DDRMC_CH0_ROOT_CFG_RCGR_SRC_DIV_DIV5_5_FVAL                                                    0xa
+#define HWIO_GCC_DDRMC_CH0_ROOT_CFG_RCGR_SRC_DIV_DIV6_FVAL                                                      0xb
+#define HWIO_GCC_DDRMC_CH0_ROOT_CFG_RCGR_SRC_DIV_DIV6_5_FVAL                                                    0xc
+#define HWIO_GCC_DDRMC_CH0_ROOT_CFG_RCGR_SRC_DIV_DIV7_FVAL                                                      0xd
+#define HWIO_GCC_DDRMC_CH0_ROOT_CFG_RCGR_SRC_DIV_DIV7_5_FVAL                                                    0xe
+#define HWIO_GCC_DDRMC_CH0_ROOT_CFG_RCGR_SRC_DIV_DIV8_FVAL                                                      0xf
+#define HWIO_GCC_DDRMC_CH0_ROOT_CFG_RCGR_SRC_DIV_DIV8_5_FVAL                                                   0x10
+#define HWIO_GCC_DDRMC_CH0_ROOT_CFG_RCGR_SRC_DIV_DIV9_FVAL                                                     0x11
+#define HWIO_GCC_DDRMC_CH0_ROOT_CFG_RCGR_SRC_DIV_DIV9_5_FVAL                                                   0x12
+#define HWIO_GCC_DDRMC_CH0_ROOT_CFG_RCGR_SRC_DIV_DIV10_FVAL                                                    0x13
+#define HWIO_GCC_DDRMC_CH0_ROOT_CFG_RCGR_SRC_DIV_DIV10_5_FVAL                                                  0x14
+#define HWIO_GCC_DDRMC_CH0_ROOT_CFG_RCGR_SRC_DIV_DIV11_FVAL                                                    0x15
+#define HWIO_GCC_DDRMC_CH0_ROOT_CFG_RCGR_SRC_DIV_DIV11_5_FVAL                                                  0x16
+#define HWIO_GCC_DDRMC_CH0_ROOT_CFG_RCGR_SRC_DIV_DIV12_FVAL                                                    0x17
+#define HWIO_GCC_DDRMC_CH0_ROOT_CFG_RCGR_SRC_DIV_DIV12_5_FVAL                                                  0x18
+#define HWIO_GCC_DDRMC_CH0_ROOT_CFG_RCGR_SRC_DIV_DIV13_FVAL                                                    0x19
+#define HWIO_GCC_DDRMC_CH0_ROOT_CFG_RCGR_SRC_DIV_DIV13_5_FVAL                                                  0x1a
+#define HWIO_GCC_DDRMC_CH0_ROOT_CFG_RCGR_SRC_DIV_DIV14_FVAL                                                    0x1b
+#define HWIO_GCC_DDRMC_CH0_ROOT_CFG_RCGR_SRC_DIV_DIV14_5_FVAL                                                  0x1c
+#define HWIO_GCC_DDRMC_CH0_ROOT_CFG_RCGR_SRC_DIV_DIV15_FVAL                                                    0x1d
+#define HWIO_GCC_DDRMC_CH0_ROOT_CFG_RCGR_SRC_DIV_DIV15_5_FVAL                                                  0x1e
+#define HWIO_GCC_DDRMC_CH0_ROOT_CFG_RCGR_SRC_DIV_DIV16_FVAL                                                    0x1f
+
+#define HWIO_GCC_DDRMC_CH0_ROOT_DCD_CDIV_DCDR_ADDR                                                       (GCC_CLK_CTL_REG_REG_BASE      + 0x0001f3d4)
+#define HWIO_GCC_DDRMC_CH0_ROOT_DCD_CDIV_DCDR_PHYS                                                       (GCC_CLK_CTL_REG_REG_BASE_PHYS + 0x0001f3d4)
+#define HWIO_GCC_DDRMC_CH0_ROOT_DCD_CDIV_DCDR_OFFS                                                       (GCC_CLK_CTL_REG_REG_BASE_OFFS + 0x0001f3d4)
+#define HWIO_GCC_DDRMC_CH0_ROOT_DCD_CDIV_DCDR_RMSK                                                              0x1
+#define HWIO_GCC_DDRMC_CH0_ROOT_DCD_CDIV_DCDR_ATTR                                                              0x3
+#define HWIO_GCC_DDRMC_CH0_ROOT_DCD_CDIV_DCDR_IN          \
+        in_dword_masked(HWIO_GCC_DDRMC_CH0_ROOT_DCD_CDIV_DCDR_ADDR, HWIO_GCC_DDRMC_CH0_ROOT_DCD_CDIV_DCDR_RMSK)
+#define HWIO_GCC_DDRMC_CH0_ROOT_DCD_CDIV_DCDR_INM(m)      \
+        in_dword_masked(HWIO_GCC_DDRMC_CH0_ROOT_DCD_CDIV_DCDR_ADDR, m)
+#define HWIO_GCC_DDRMC_CH0_ROOT_DCD_CDIV_DCDR_OUT(v)      \
+        out_dword(HWIO_GCC_DDRMC_CH0_ROOT_DCD_CDIV_DCDR_ADDR,v)
+#define HWIO_GCC_DDRMC_CH0_ROOT_DCD_CDIV_DCDR_OUTM(m,v) \
+        out_dword_masked_ns(HWIO_GCC_DDRMC_CH0_ROOT_DCD_CDIV_DCDR_ADDR,m,v,HWIO_GCC_DDRMC_CH0_ROOT_DCD_CDIV_DCDR_IN)
+#define HWIO_GCC_DDRMC_CH0_ROOT_DCD_CDIV_DCDR_DCD_ENABLE_BMSK                                                   0x1
+#define HWIO_GCC_DDRMC_CH0_ROOT_DCD_CDIV_DCDR_DCD_ENABLE_SHFT                                                   0x0
+#define HWIO_GCC_DDRMC_CH0_ROOT_DCD_CDIV_DCDR_DCD_ENABLE_DISABLE_FVAL                                           0x0
+#define HWIO_GCC_DDRMC_CH0_ROOT_DCD_CDIV_DCDR_DCD_ENABLE_ENABLE_FVAL                                            0x1
+
+#define HWIO_GCC_RPMH_DDRMC_CH1_CMD_DFSR_ADDR                                                            (GCC_CLK_CTL_REG_REG_BASE      + 0x0001f3ec)
+#define HWIO_GCC_RPMH_DDRMC_CH1_CMD_DFSR_PHYS                                                            (GCC_CLK_CTL_REG_REG_BASE_PHYS + 0x0001f3ec)
+#define HWIO_GCC_RPMH_DDRMC_CH1_CMD_DFSR_OFFS                                                            (GCC_CLK_CTL_REG_REG_BASE_OFFS + 0x0001f3ec)
+#define HWIO_GCC_RPMH_DDRMC_CH1_CMD_DFSR_RMSK                                                                0xffff
+#define HWIO_GCC_RPMH_DDRMC_CH1_CMD_DFSR_ATTR                                                                   0x3
+#define HWIO_GCC_RPMH_DDRMC_CH1_CMD_DFSR_IN          \
+        in_dword_masked(HWIO_GCC_RPMH_DDRMC_CH1_CMD_DFSR_ADDR, HWIO_GCC_RPMH_DDRMC_CH1_CMD_DFSR_RMSK)
+#define HWIO_GCC_RPMH_DDRMC_CH1_CMD_DFSR_INM(m)      \
+        in_dword_masked(HWIO_GCC_RPMH_DDRMC_CH1_CMD_DFSR_ADDR, m)
+#define HWIO_GCC_RPMH_DDRMC_CH1_CMD_DFSR_OUT(v)      \
+        out_dword(HWIO_GCC_RPMH_DDRMC_CH1_CMD_DFSR_ADDR,v)
+#define HWIO_GCC_RPMH_DDRMC_CH1_CMD_DFSR_OUTM(m,v) \
+        out_dword_masked_ns(HWIO_GCC_RPMH_DDRMC_CH1_CMD_DFSR_ADDR,m,v,HWIO_GCC_RPMH_DDRMC_CH1_CMD_DFSR_IN)
+#define HWIO_GCC_RPMH_DDRMC_CH1_CMD_DFSR_RCG_SW_CTRL_BMSK                                                    0x8000
+#define HWIO_GCC_RPMH_DDRMC_CH1_CMD_DFSR_RCG_SW_CTRL_SHFT                                                       0xf
+#define HWIO_GCC_RPMH_DDRMC_CH1_CMD_DFSR_SW_PERF_STATE_BMSK                                                  0x7800
+#define HWIO_GCC_RPMH_DDRMC_CH1_CMD_DFSR_SW_PERF_STATE_SHFT                                                     0xb
+#define HWIO_GCC_RPMH_DDRMC_CH1_CMD_DFSR_SW_OVERRIDE_BMSK                                                     0x400
+#define HWIO_GCC_RPMH_DDRMC_CH1_CMD_DFSR_SW_OVERRIDE_SHFT                                                       0xa
+#define HWIO_GCC_RPMH_DDRMC_CH1_CMD_DFSR_PERF_STATE_UPDATE_STATUS_BMSK                                        0x200
+#define HWIO_GCC_RPMH_DDRMC_CH1_CMD_DFSR_PERF_STATE_UPDATE_STATUS_SHFT                                          0x9
+#define HWIO_GCC_RPMH_DDRMC_CH1_CMD_DFSR_DFS_FSM_STATE_BMSK                                                   0x1c0
+#define HWIO_GCC_RPMH_DDRMC_CH1_CMD_DFSR_DFS_FSM_STATE_SHFT                                                     0x6
+#define HWIO_GCC_RPMH_DDRMC_CH1_CMD_DFSR_HW_CLK_CONTROL_BMSK                                                   0x20
+#define HWIO_GCC_RPMH_DDRMC_CH1_CMD_DFSR_HW_CLK_CONTROL_SHFT                                                    0x5
+#define HWIO_GCC_RPMH_DDRMC_CH1_CMD_DFSR_CURR_PERF_STATE_BMSK                                                  0x1e
+#define HWIO_GCC_RPMH_DDRMC_CH1_CMD_DFSR_CURR_PERF_STATE_SHFT                                                   0x1
+#define HWIO_GCC_RPMH_DDRMC_CH1_CMD_DFSR_DFS_EN_BMSK                                                            0x1
+#define HWIO_GCC_RPMH_DDRMC_CH1_CMD_DFSR_DFS_EN_SHFT                                                            0x0
+#define HWIO_GCC_RPMH_DDRMC_CH1_CMD_DFSR_DFS_EN_DISABLE_FVAL                                                    0x0
+#define HWIO_GCC_RPMH_DDRMC_CH1_CMD_DFSR_DFS_EN_ENABLE_FVAL                                                     0x1
+
+#define HWIO_GCC_RPMH_DDRMC_CH1_DDRMC_CH1_ROOT_PERF0_DFSR_ADDR                                           (GCC_CLK_CTL_REG_REG_BASE      + 0x0001f3f4)
+#define HWIO_GCC_RPMH_DDRMC_CH1_DDRMC_CH1_ROOT_PERF0_DFSR_PHYS                                           (GCC_CLK_CTL_REG_REG_BASE_PHYS + 0x0001f3f4)
+#define HWIO_GCC_RPMH_DDRMC_CH1_DDRMC_CH1_ROOT_PERF0_DFSR_OFFS                                           (GCC_CLK_CTL_REG_REG_BASE_OFFS + 0x0001f3f4)
+#define HWIO_GCC_RPMH_DDRMC_CH1_DDRMC_CH1_ROOT_PERF0_DFSR_RMSK                                                0x71f
+#define HWIO_GCC_RPMH_DDRMC_CH1_DDRMC_CH1_ROOT_PERF0_DFSR_ATTR                                                  0x3
+#define HWIO_GCC_RPMH_DDRMC_CH1_DDRMC_CH1_ROOT_PERF0_DFSR_IN          \
+        in_dword_masked(HWIO_GCC_RPMH_DDRMC_CH1_DDRMC_CH1_ROOT_PERF0_DFSR_ADDR, HWIO_GCC_RPMH_DDRMC_CH1_DDRMC_CH1_ROOT_PERF0_DFSR_RMSK)
+#define HWIO_GCC_RPMH_DDRMC_CH1_DDRMC_CH1_ROOT_PERF0_DFSR_INM(m)      \
+        in_dword_masked(HWIO_GCC_RPMH_DDRMC_CH1_DDRMC_CH1_ROOT_PERF0_DFSR_ADDR, m)
+#define HWIO_GCC_RPMH_DDRMC_CH1_DDRMC_CH1_ROOT_PERF0_DFSR_OUT(v)      \
+        out_dword(HWIO_GCC_RPMH_DDRMC_CH1_DDRMC_CH1_ROOT_PERF0_DFSR_ADDR,v)
+#define HWIO_GCC_RPMH_DDRMC_CH1_DDRMC_CH1_ROOT_PERF0_DFSR_OUTM(m,v) \
+        out_dword_masked_ns(HWIO_GCC_RPMH_DDRMC_CH1_DDRMC_CH1_ROOT_PERF0_DFSR_ADDR,m,v,HWIO_GCC_RPMH_DDRMC_CH1_DDRMC_CH1_ROOT_PERF0_DFSR_IN)
+#define HWIO_GCC_RPMH_DDRMC_CH1_DDRMC_CH1_ROOT_PERF0_DFSR_SRC_SEL_BMSK                                        0x700
+#define HWIO_GCC_RPMH_DDRMC_CH1_DDRMC_CH1_ROOT_PERF0_DFSR_SRC_SEL_SHFT                                          0x8
+#define HWIO_GCC_RPMH_DDRMC_CH1_DDRMC_CH1_ROOT_PERF0_DFSR_SRC_SEL_SRC0_FVAL                                     0x0
+#define HWIO_GCC_RPMH_DDRMC_CH1_DDRMC_CH1_ROOT_PERF0_DFSR_SRC_SEL_SRC1_FVAL                                     0x1
+#define HWIO_GCC_RPMH_DDRMC_CH1_DDRMC_CH1_ROOT_PERF0_DFSR_SRC_SEL_SRC2_FVAL                                     0x2
+#define HWIO_GCC_RPMH_DDRMC_CH1_DDRMC_CH1_ROOT_PERF0_DFSR_SRC_SEL_SRC3_FVAL                                     0x3
+#define HWIO_GCC_RPMH_DDRMC_CH1_DDRMC_CH1_ROOT_PERF0_DFSR_SRC_SEL_SRC4_FVAL                                     0x4
+#define HWIO_GCC_RPMH_DDRMC_CH1_DDRMC_CH1_ROOT_PERF0_DFSR_SRC_SEL_SRC5_FVAL                                     0x5
+#define HWIO_GCC_RPMH_DDRMC_CH1_DDRMC_CH1_ROOT_PERF0_DFSR_SRC_SEL_SRC6_FVAL                                     0x6
+#define HWIO_GCC_RPMH_DDRMC_CH1_DDRMC_CH1_ROOT_PERF0_DFSR_SRC_SEL_SRC7_FVAL                                     0x7
+#define HWIO_GCC_RPMH_DDRMC_CH1_DDRMC_CH1_ROOT_PERF0_DFSR_SRC_DIV_BMSK                                         0x1f
+#define HWIO_GCC_RPMH_DDRMC_CH1_DDRMC_CH1_ROOT_PERF0_DFSR_SRC_DIV_SHFT                                          0x0
+#define HWIO_GCC_RPMH_DDRMC_CH1_DDRMC_CH1_ROOT_PERF0_DFSR_SRC_DIV_BYPASS_FVAL                                   0x0
+#define HWIO_GCC_RPMH_DDRMC_CH1_DDRMC_CH1_ROOT_PERF0_DFSR_SRC_DIV_DIV1_FVAL                                     0x1
+#define HWIO_GCC_RPMH_DDRMC_CH1_DDRMC_CH1_ROOT_PERF0_DFSR_SRC_DIV_DIV1_5_FVAL                                   0x2
+#define HWIO_GCC_RPMH_DDRMC_CH1_DDRMC_CH1_ROOT_PERF0_DFSR_SRC_DIV_DIV2_FVAL                                     0x3
+#define HWIO_GCC_RPMH_DDRMC_CH1_DDRMC_CH1_ROOT_PERF0_DFSR_SRC_DIV_DIV2_5_FVAL                                   0x4
+#define HWIO_GCC_RPMH_DDRMC_CH1_DDRMC_CH1_ROOT_PERF0_DFSR_SRC_DIV_DIV3_FVAL                                     0x5
+#define HWIO_GCC_RPMH_DDRMC_CH1_DDRMC_CH1_ROOT_PERF0_DFSR_SRC_DIV_DIV3_5_FVAL                                   0x6
+#define HWIO_GCC_RPMH_DDRMC_CH1_DDRMC_CH1_ROOT_PERF0_DFSR_SRC_DIV_DIV4_FVAL                                     0x7
+#define HWIO_GCC_RPMH_DDRMC_CH1_DDRMC_CH1_ROOT_PERF0_DFSR_SRC_DIV_DIV4_5_FVAL                                   0x8
+#define HWIO_GCC_RPMH_DDRMC_CH1_DDRMC_CH1_ROOT_PERF0_DFSR_SRC_DIV_DIV5_FVAL                                     0x9
+#define HWIO_GCC_RPMH_DDRMC_CH1_DDRMC_CH1_ROOT_PERF0_DFSR_SRC_DIV_DIV5_5_FVAL                                   0xa
+#define HWIO_GCC_RPMH_DDRMC_CH1_DDRMC_CH1_ROOT_PERF0_DFSR_SRC_DIV_DIV6_FVAL                                     0xb
+#define HWIO_GCC_RPMH_DDRMC_CH1_DDRMC_CH1_ROOT_PERF0_DFSR_SRC_DIV_DIV6_5_FVAL                                   0xc
+#define HWIO_GCC_RPMH_DDRMC_CH1_DDRMC_CH1_ROOT_PERF0_DFSR_SRC_DIV_DIV7_FVAL                                     0xd
+#define HWIO_GCC_RPMH_DDRMC_CH1_DDRMC_CH1_ROOT_PERF0_DFSR_SRC_DIV_DIV7_5_FVAL                                   0xe
+#define HWIO_GCC_RPMH_DDRMC_CH1_DDRMC_CH1_ROOT_PERF0_DFSR_SRC_DIV_DIV8_FVAL                                     0xf
+#define HWIO_GCC_RPMH_DDRMC_CH1_DDRMC_CH1_ROOT_PERF0_DFSR_SRC_DIV_DIV8_5_FVAL                                  0x10
+#define HWIO_GCC_RPMH_DDRMC_CH1_DDRMC_CH1_ROOT_PERF0_DFSR_SRC_DIV_DIV9_FVAL                                    0x11
+#define HWIO_GCC_RPMH_DDRMC_CH1_DDRMC_CH1_ROOT_PERF0_DFSR_SRC_DIV_DIV9_5_FVAL                                  0x12
+#define HWIO_GCC_RPMH_DDRMC_CH1_DDRMC_CH1_ROOT_PERF0_DFSR_SRC_DIV_DIV10_FVAL                                   0x13
+#define HWIO_GCC_RPMH_DDRMC_CH1_DDRMC_CH1_ROOT_PERF0_DFSR_SRC_DIV_DIV10_5_FVAL                                 0x14
+#define HWIO_GCC_RPMH_DDRMC_CH1_DDRMC_CH1_ROOT_PERF0_DFSR_SRC_DIV_DIV11_FVAL                                   0x15
+#define HWIO_GCC_RPMH_DDRMC_CH1_DDRMC_CH1_ROOT_PERF0_DFSR_SRC_DIV_DIV11_5_FVAL                                 0x16
+#define HWIO_GCC_RPMH_DDRMC_CH1_DDRMC_CH1_ROOT_PERF0_DFSR_SRC_DIV_DIV12_FVAL                                   0x17
+#define HWIO_GCC_RPMH_DDRMC_CH1_DDRMC_CH1_ROOT_PERF0_DFSR_SRC_DIV_DIV12_5_FVAL                                 0x18
+#define HWIO_GCC_RPMH_DDRMC_CH1_DDRMC_CH1_ROOT_PERF0_DFSR_SRC_DIV_DIV13_FVAL                                   0x19
+#define HWIO_GCC_RPMH_DDRMC_CH1_DDRMC_CH1_ROOT_PERF0_DFSR_SRC_DIV_DIV13_5_FVAL                                 0x1a
+#define HWIO_GCC_RPMH_DDRMC_CH1_DDRMC_CH1_ROOT_PERF0_DFSR_SRC_DIV_DIV14_FVAL                                   0x1b
+#define HWIO_GCC_RPMH_DDRMC_CH1_DDRMC_CH1_ROOT_PERF0_DFSR_SRC_DIV_DIV14_5_FVAL                                 0x1c
+#define HWIO_GCC_RPMH_DDRMC_CH1_DDRMC_CH1_ROOT_PERF0_DFSR_SRC_DIV_DIV15_FVAL                                   0x1d
+#define HWIO_GCC_RPMH_DDRMC_CH1_DDRMC_CH1_ROOT_PERF0_DFSR_SRC_DIV_DIV15_5_FVAL                                 0x1e
+#define HWIO_GCC_RPMH_DDRMC_CH1_DDRMC_CH1_ROOT_PERF0_DFSR_SRC_DIV_DIV16_FVAL                                   0x1f
+
+#define HWIO_GCC_RPMH_DDRMC_CH1_DDRMC_CH1_ROOT_PERF1_DFSR_ADDR                                           (GCC_CLK_CTL_REG_REG_BASE      + 0x0001f3f8)
+#define HWIO_GCC_RPMH_DDRMC_CH1_DDRMC_CH1_ROOT_PERF1_DFSR_PHYS                                           (GCC_CLK_CTL_REG_REG_BASE_PHYS + 0x0001f3f8)
+#define HWIO_GCC_RPMH_DDRMC_CH1_DDRMC_CH1_ROOT_PERF1_DFSR_OFFS                                           (GCC_CLK_CTL_REG_REG_BASE_OFFS + 0x0001f3f8)
+#define HWIO_GCC_RPMH_DDRMC_CH1_DDRMC_CH1_ROOT_PERF1_DFSR_RMSK                                                0x71f
+#define HWIO_GCC_RPMH_DDRMC_CH1_DDRMC_CH1_ROOT_PERF1_DFSR_ATTR                                                  0x3
+#define HWIO_GCC_RPMH_DDRMC_CH1_DDRMC_CH1_ROOT_PERF1_DFSR_IN          \
+        in_dword_masked(HWIO_GCC_RPMH_DDRMC_CH1_DDRMC_CH1_ROOT_PERF1_DFSR_ADDR, HWIO_GCC_RPMH_DDRMC_CH1_DDRMC_CH1_ROOT_PERF1_DFSR_RMSK)
+#define HWIO_GCC_RPMH_DDRMC_CH1_DDRMC_CH1_ROOT_PERF1_DFSR_INM(m)      \
+        in_dword_masked(HWIO_GCC_RPMH_DDRMC_CH1_DDRMC_CH1_ROOT_PERF1_DFSR_ADDR, m)
+#define HWIO_GCC_RPMH_DDRMC_CH1_DDRMC_CH1_ROOT_PERF1_DFSR_OUT(v)      \
+        out_dword(HWIO_GCC_RPMH_DDRMC_CH1_DDRMC_CH1_ROOT_PERF1_DFSR_ADDR,v)
+#define HWIO_GCC_RPMH_DDRMC_CH1_DDRMC_CH1_ROOT_PERF1_DFSR_OUTM(m,v) \
+        out_dword_masked_ns(HWIO_GCC_RPMH_DDRMC_CH1_DDRMC_CH1_ROOT_PERF1_DFSR_ADDR,m,v,HWIO_GCC_RPMH_DDRMC_CH1_DDRMC_CH1_ROOT_PERF1_DFSR_IN)
+#define HWIO_GCC_RPMH_DDRMC_CH1_DDRMC_CH1_ROOT_PERF1_DFSR_SRC_SEL_BMSK                                        0x700
+#define HWIO_GCC_RPMH_DDRMC_CH1_DDRMC_CH1_ROOT_PERF1_DFSR_SRC_SEL_SHFT                                          0x8
+#define HWIO_GCC_RPMH_DDRMC_CH1_DDRMC_CH1_ROOT_PERF1_DFSR_SRC_SEL_SRC0_FVAL                                     0x0
+#define HWIO_GCC_RPMH_DDRMC_CH1_DDRMC_CH1_ROOT_PERF1_DFSR_SRC_SEL_SRC1_FVAL                                     0x1
+#define HWIO_GCC_RPMH_DDRMC_CH1_DDRMC_CH1_ROOT_PERF1_DFSR_SRC_SEL_SRC2_FVAL                                     0x2
+#define HWIO_GCC_RPMH_DDRMC_CH1_DDRMC_CH1_ROOT_PERF1_DFSR_SRC_SEL_SRC3_FVAL                                     0x3
+#define HWIO_GCC_RPMH_DDRMC_CH1_DDRMC_CH1_ROOT_PERF1_DFSR_SRC_SEL_SRC4_FVAL                                     0x4
+#define HWIO_GCC_RPMH_DDRMC_CH1_DDRMC_CH1_ROOT_PERF1_DFSR_SRC_SEL_SRC5_FVAL                                     0x5
+#define HWIO_GCC_RPMH_DDRMC_CH1_DDRMC_CH1_ROOT_PERF1_DFSR_SRC_SEL_SRC6_FVAL                                     0x6
+#define HWIO_GCC_RPMH_DDRMC_CH1_DDRMC_CH1_ROOT_PERF1_DFSR_SRC_SEL_SRC7_FVAL                                     0x7
+#define HWIO_GCC_RPMH_DDRMC_CH1_DDRMC_CH1_ROOT_PERF1_DFSR_SRC_DIV_BMSK                                         0x1f
+#define HWIO_GCC_RPMH_DDRMC_CH1_DDRMC_CH1_ROOT_PERF1_DFSR_SRC_DIV_SHFT                                          0x0
+#define HWIO_GCC_RPMH_DDRMC_CH1_DDRMC_CH1_ROOT_PERF1_DFSR_SRC_DIV_BYPASS_FVAL                                   0x0
+#define HWIO_GCC_RPMH_DDRMC_CH1_DDRMC_CH1_ROOT_PERF1_DFSR_SRC_DIV_DIV1_FVAL                                     0x1
+#define HWIO_GCC_RPMH_DDRMC_CH1_DDRMC_CH1_ROOT_PERF1_DFSR_SRC_DIV_DIV1_5_FVAL                                   0x2
+#define HWIO_GCC_RPMH_DDRMC_CH1_DDRMC_CH1_ROOT_PERF1_DFSR_SRC_DIV_DIV2_FVAL                                     0x3
+#define HWIO_GCC_RPMH_DDRMC_CH1_DDRMC_CH1_ROOT_PERF1_DFSR_SRC_DIV_DIV2_5_FVAL                                   0x4
+#define HWIO_GCC_RPMH_DDRMC_CH1_DDRMC_CH1_ROOT_PERF1_DFSR_SRC_DIV_DIV3_FVAL                                     0x5
+#define HWIO_GCC_RPMH_DDRMC_CH1_DDRMC_CH1_ROOT_PERF1_DFSR_SRC_DIV_DIV3_5_FVAL                                   0x6
+#define HWIO_GCC_RPMH_DDRMC_CH1_DDRMC_CH1_ROOT_PERF1_DFSR_SRC_DIV_DIV4_FVAL                                     0x7
+#define HWIO_GCC_RPMH_DDRMC_CH1_DDRMC_CH1_ROOT_PERF1_DFSR_SRC_DIV_DIV4_5_FVAL                                   0x8
+#define HWIO_GCC_RPMH_DDRMC_CH1_DDRMC_CH1_ROOT_PERF1_DFSR_SRC_DIV_DIV5_FVAL                                     0x9
+#define HWIO_GCC_RPMH_DDRMC_CH1_DDRMC_CH1_ROOT_PERF1_DFSR_SRC_DIV_DIV5_5_FVAL                                   0xa
+#define HWIO_GCC_RPMH_DDRMC_CH1_DDRMC_CH1_ROOT_PERF1_DFSR_SRC_DIV_DIV6_FVAL                                     0xb
+#define HWIO_GCC_RPMH_DDRMC_CH1_DDRMC_CH1_ROOT_PERF1_DFSR_SRC_DIV_DIV6_5_FVAL                                   0xc
+#define HWIO_GCC_RPMH_DDRMC_CH1_DDRMC_CH1_ROOT_PERF1_DFSR_SRC_DIV_DIV7_FVAL                                     0xd
+#define HWIO_GCC_RPMH_DDRMC_CH1_DDRMC_CH1_ROOT_PERF1_DFSR_SRC_DIV_DIV7_5_FVAL                                   0xe
+#define HWIO_GCC_RPMH_DDRMC_CH1_DDRMC_CH1_ROOT_PERF1_DFSR_SRC_DIV_DIV8_FVAL                                     0xf
+#define HWIO_GCC_RPMH_DDRMC_CH1_DDRMC_CH1_ROOT_PERF1_DFSR_SRC_DIV_DIV8_5_FVAL                                  0x10
+#define HWIO_GCC_RPMH_DDRMC_CH1_DDRMC_CH1_ROOT_PERF1_DFSR_SRC_DIV_DIV9_FVAL                                    0x11
+#define HWIO_GCC_RPMH_DDRMC_CH1_DDRMC_CH1_ROOT_PERF1_DFSR_SRC_DIV_DIV9_5_FVAL                                  0x12
+#define HWIO_GCC_RPMH_DDRMC_CH1_DDRMC_CH1_ROOT_PERF1_DFSR_SRC_DIV_DIV10_FVAL                                   0x13
+#define HWIO_GCC_RPMH_DDRMC_CH1_DDRMC_CH1_ROOT_PERF1_DFSR_SRC_DIV_DIV10_5_FVAL                                 0x14
+#define HWIO_GCC_RPMH_DDRMC_CH1_DDRMC_CH1_ROOT_PERF1_DFSR_SRC_DIV_DIV11_FVAL                                   0x15
+#define HWIO_GCC_RPMH_DDRMC_CH1_DDRMC_CH1_ROOT_PERF1_DFSR_SRC_DIV_DIV11_5_FVAL                                 0x16
+#define HWIO_GCC_RPMH_DDRMC_CH1_DDRMC_CH1_ROOT_PERF1_DFSR_SRC_DIV_DIV12_FVAL                                   0x17
+#define HWIO_GCC_RPMH_DDRMC_CH1_DDRMC_CH1_ROOT_PERF1_DFSR_SRC_DIV_DIV12_5_FVAL                                 0x18
+#define HWIO_GCC_RPMH_DDRMC_CH1_DDRMC_CH1_ROOT_PERF1_DFSR_SRC_DIV_DIV13_FVAL                                   0x19
+#define HWIO_GCC_RPMH_DDRMC_CH1_DDRMC_CH1_ROOT_PERF1_DFSR_SRC_DIV_DIV13_5_FVAL                                 0x1a
+#define HWIO_GCC_RPMH_DDRMC_CH1_DDRMC_CH1_ROOT_PERF1_DFSR_SRC_DIV_DIV14_FVAL                                   0x1b
+#define HWIO_GCC_RPMH_DDRMC_CH1_DDRMC_CH1_ROOT_PERF1_DFSR_SRC_DIV_DIV14_5_FVAL                                 0x1c
+#define HWIO_GCC_RPMH_DDRMC_CH1_DDRMC_CH1_ROOT_PERF1_DFSR_SRC_DIV_DIV15_FVAL                                   0x1d
+#define HWIO_GCC_RPMH_DDRMC_CH1_DDRMC_CH1_ROOT_PERF1_DFSR_SRC_DIV_DIV15_5_FVAL                                 0x1e
+#define HWIO_GCC_RPMH_DDRMC_CH1_DDRMC_CH1_ROOT_PERF1_DFSR_SRC_DIV_DIV16_FVAL                                   0x1f
+
+#define HWIO_GCC_RPMH_DDRMC_CH1_DDRMC_CH1_ROOT_PERF2_DFSR_ADDR                                           (GCC_CLK_CTL_REG_REG_BASE      + 0x0001f3fc)
+#define HWIO_GCC_RPMH_DDRMC_CH1_DDRMC_CH1_ROOT_PERF2_DFSR_PHYS                                           (GCC_CLK_CTL_REG_REG_BASE_PHYS + 0x0001f3fc)
+#define HWIO_GCC_RPMH_DDRMC_CH1_DDRMC_CH1_ROOT_PERF2_DFSR_OFFS                                           (GCC_CLK_CTL_REG_REG_BASE_OFFS + 0x0001f3fc)
+#define HWIO_GCC_RPMH_DDRMC_CH1_DDRMC_CH1_ROOT_PERF2_DFSR_RMSK                                                0x71f
+#define HWIO_GCC_RPMH_DDRMC_CH1_DDRMC_CH1_ROOT_PERF2_DFSR_ATTR                                                  0x3
+#define HWIO_GCC_RPMH_DDRMC_CH1_DDRMC_CH1_ROOT_PERF2_DFSR_IN          \
+        in_dword_masked(HWIO_GCC_RPMH_DDRMC_CH1_DDRMC_CH1_ROOT_PERF2_DFSR_ADDR, HWIO_GCC_RPMH_DDRMC_CH1_DDRMC_CH1_ROOT_PERF2_DFSR_RMSK)
+#define HWIO_GCC_RPMH_DDRMC_CH1_DDRMC_CH1_ROOT_PERF2_DFSR_INM(m)      \
+        in_dword_masked(HWIO_GCC_RPMH_DDRMC_CH1_DDRMC_CH1_ROOT_PERF2_DFSR_ADDR, m)
+#define HWIO_GCC_RPMH_DDRMC_CH1_DDRMC_CH1_ROOT_PERF2_DFSR_OUT(v)      \
+        out_dword(HWIO_GCC_RPMH_DDRMC_CH1_DDRMC_CH1_ROOT_PERF2_DFSR_ADDR,v)
+#define HWIO_GCC_RPMH_DDRMC_CH1_DDRMC_CH1_ROOT_PERF2_DFSR_OUTM(m,v) \
+        out_dword_masked_ns(HWIO_GCC_RPMH_DDRMC_CH1_DDRMC_CH1_ROOT_PERF2_DFSR_ADDR,m,v,HWIO_GCC_RPMH_DDRMC_CH1_DDRMC_CH1_ROOT_PERF2_DFSR_IN)
+#define HWIO_GCC_RPMH_DDRMC_CH1_DDRMC_CH1_ROOT_PERF2_DFSR_SRC_SEL_BMSK                                        0x700
+#define HWIO_GCC_RPMH_DDRMC_CH1_DDRMC_CH1_ROOT_PERF2_DFSR_SRC_SEL_SHFT                                          0x8
+#define HWIO_GCC_RPMH_DDRMC_CH1_DDRMC_CH1_ROOT_PERF2_DFSR_SRC_SEL_SRC0_FVAL                                     0x0
+#define HWIO_GCC_RPMH_DDRMC_CH1_DDRMC_CH1_ROOT_PERF2_DFSR_SRC_SEL_SRC1_FVAL                                     0x1
+#define HWIO_GCC_RPMH_DDRMC_CH1_DDRMC_CH1_ROOT_PERF2_DFSR_SRC_SEL_SRC2_FVAL                                     0x2
+#define HWIO_GCC_RPMH_DDRMC_CH1_DDRMC_CH1_ROOT_PERF2_DFSR_SRC_SEL_SRC3_FVAL                                     0x3
+#define HWIO_GCC_RPMH_DDRMC_CH1_DDRMC_CH1_ROOT_PERF2_DFSR_SRC_SEL_SRC4_FVAL                                     0x4
+#define HWIO_GCC_RPMH_DDRMC_CH1_DDRMC_CH1_ROOT_PERF2_DFSR_SRC_SEL_SRC5_FVAL                                     0x5
+#define HWIO_GCC_RPMH_DDRMC_CH1_DDRMC_CH1_ROOT_PERF2_DFSR_SRC_SEL_SRC6_FVAL                                     0x6
+#define HWIO_GCC_RPMH_DDRMC_CH1_DDRMC_CH1_ROOT_PERF2_DFSR_SRC_SEL_SRC7_FVAL                                     0x7
+#define HWIO_GCC_RPMH_DDRMC_CH1_DDRMC_CH1_ROOT_PERF2_DFSR_SRC_DIV_BMSK                                         0x1f
+#define HWIO_GCC_RPMH_DDRMC_CH1_DDRMC_CH1_ROOT_PERF2_DFSR_SRC_DIV_SHFT                                          0x0
+#define HWIO_GCC_RPMH_DDRMC_CH1_DDRMC_CH1_ROOT_PERF2_DFSR_SRC_DIV_BYPASS_FVAL                                   0x0
+#define HWIO_GCC_RPMH_DDRMC_CH1_DDRMC_CH1_ROOT_PERF2_DFSR_SRC_DIV_DIV1_FVAL                                     0x1
+#define HWIO_GCC_RPMH_DDRMC_CH1_DDRMC_CH1_ROOT_PERF2_DFSR_SRC_DIV_DIV1_5_FVAL                                   0x2
+#define HWIO_GCC_RPMH_DDRMC_CH1_DDRMC_CH1_ROOT_PERF2_DFSR_SRC_DIV_DIV2_FVAL                                     0x3
+#define HWIO_GCC_RPMH_DDRMC_CH1_DDRMC_CH1_ROOT_PERF2_DFSR_SRC_DIV_DIV2_5_FVAL                                   0x4
+#define HWIO_GCC_RPMH_DDRMC_CH1_DDRMC_CH1_ROOT_PERF2_DFSR_SRC_DIV_DIV3_FVAL                                     0x5
+#define HWIO_GCC_RPMH_DDRMC_CH1_DDRMC_CH1_ROOT_PERF2_DFSR_SRC_DIV_DIV3_5_FVAL                                   0x6
+#define HWIO_GCC_RPMH_DDRMC_CH1_DDRMC_CH1_ROOT_PERF2_DFSR_SRC_DIV_DIV4_FVAL                                     0x7
+#define HWIO_GCC_RPMH_DDRMC_CH1_DDRMC_CH1_ROOT_PERF2_DFSR_SRC_DIV_DIV4_5_FVAL                                   0x8
+#define HWIO_GCC_RPMH_DDRMC_CH1_DDRMC_CH1_ROOT_PERF2_DFSR_SRC_DIV_DIV5_FVAL                                     0x9
+#define HWIO_GCC_RPMH_DDRMC_CH1_DDRMC_CH1_ROOT_PERF2_DFSR_SRC_DIV_DIV5_5_FVAL                                   0xa
+#define HWIO_GCC_RPMH_DDRMC_CH1_DDRMC_CH1_ROOT_PERF2_DFSR_SRC_DIV_DIV6_FVAL                                     0xb
+#define HWIO_GCC_RPMH_DDRMC_CH1_DDRMC_CH1_ROOT_PERF2_DFSR_SRC_DIV_DIV6_5_FVAL                                   0xc
+#define HWIO_GCC_RPMH_DDRMC_CH1_DDRMC_CH1_ROOT_PERF2_DFSR_SRC_DIV_DIV7_FVAL                                     0xd
+#define HWIO_GCC_RPMH_DDRMC_CH1_DDRMC_CH1_ROOT_PERF2_DFSR_SRC_DIV_DIV7_5_FVAL                                   0xe
+#define HWIO_GCC_RPMH_DDRMC_CH1_DDRMC_CH1_ROOT_PERF2_DFSR_SRC_DIV_DIV8_FVAL                                     0xf
+#define HWIO_GCC_RPMH_DDRMC_CH1_DDRMC_CH1_ROOT_PERF2_DFSR_SRC_DIV_DIV8_5_FVAL                                  0x10
+#define HWIO_GCC_RPMH_DDRMC_CH1_DDRMC_CH1_ROOT_PERF2_DFSR_SRC_DIV_DIV9_FVAL                                    0x11
+#define HWIO_GCC_RPMH_DDRMC_CH1_DDRMC_CH1_ROOT_PERF2_DFSR_SRC_DIV_DIV9_5_FVAL                                  0x12
+#define HWIO_GCC_RPMH_DDRMC_CH1_DDRMC_CH1_ROOT_PERF2_DFSR_SRC_DIV_DIV10_FVAL                                   0x13
+#define HWIO_GCC_RPMH_DDRMC_CH1_DDRMC_CH1_ROOT_PERF2_DFSR_SRC_DIV_DIV10_5_FVAL                                 0x14
+#define HWIO_GCC_RPMH_DDRMC_CH1_DDRMC_CH1_ROOT_PERF2_DFSR_SRC_DIV_DIV11_FVAL                                   0x15
+#define HWIO_GCC_RPMH_DDRMC_CH1_DDRMC_CH1_ROOT_PERF2_DFSR_SRC_DIV_DIV11_5_FVAL                                 0x16
+#define HWIO_GCC_RPMH_DDRMC_CH1_DDRMC_CH1_ROOT_PERF2_DFSR_SRC_DIV_DIV12_FVAL                                   0x17
+#define HWIO_GCC_RPMH_DDRMC_CH1_DDRMC_CH1_ROOT_PERF2_DFSR_SRC_DIV_DIV12_5_FVAL                                 0x18
+#define HWIO_GCC_RPMH_DDRMC_CH1_DDRMC_CH1_ROOT_PERF2_DFSR_SRC_DIV_DIV13_FVAL                                   0x19
+#define HWIO_GCC_RPMH_DDRMC_CH1_DDRMC_CH1_ROOT_PERF2_DFSR_SRC_DIV_DIV13_5_FVAL                                 0x1a
+#define HWIO_GCC_RPMH_DDRMC_CH1_DDRMC_CH1_ROOT_PERF2_DFSR_SRC_DIV_DIV14_FVAL                                   0x1b
+#define HWIO_GCC_RPMH_DDRMC_CH1_DDRMC_CH1_ROOT_PERF2_DFSR_SRC_DIV_DIV14_5_FVAL                                 0x1c
+#define HWIO_GCC_RPMH_DDRMC_CH1_DDRMC_CH1_ROOT_PERF2_DFSR_SRC_DIV_DIV15_FVAL                                   0x1d
+#define HWIO_GCC_RPMH_DDRMC_CH1_DDRMC_CH1_ROOT_PERF2_DFSR_SRC_DIV_DIV15_5_FVAL                                 0x1e
+#define HWIO_GCC_RPMH_DDRMC_CH1_DDRMC_CH1_ROOT_PERF2_DFSR_SRC_DIV_DIV16_FVAL                                   0x1f
+
+#define HWIO_GCC_RPMH_DDRMC_CH1_DDRMC_CH1_ROOT_PERF3_DFSR_ADDR                                           (GCC_CLK_CTL_REG_REG_BASE      + 0x0001f400)
+#define HWIO_GCC_RPMH_DDRMC_CH1_DDRMC_CH1_ROOT_PERF3_DFSR_PHYS                                           (GCC_CLK_CTL_REG_REG_BASE_PHYS + 0x0001f400)
+#define HWIO_GCC_RPMH_DDRMC_CH1_DDRMC_CH1_ROOT_PERF3_DFSR_OFFS                                           (GCC_CLK_CTL_REG_REG_BASE_OFFS + 0x0001f400)
+#define HWIO_GCC_RPMH_DDRMC_CH1_DDRMC_CH1_ROOT_PERF3_DFSR_RMSK                                                0x71f
+#define HWIO_GCC_RPMH_DDRMC_CH1_DDRMC_CH1_ROOT_PERF3_DFSR_ATTR                                                  0x3
+#define HWIO_GCC_RPMH_DDRMC_CH1_DDRMC_CH1_ROOT_PERF3_DFSR_IN          \
+        in_dword_masked(HWIO_GCC_RPMH_DDRMC_CH1_DDRMC_CH1_ROOT_PERF3_DFSR_ADDR, HWIO_GCC_RPMH_DDRMC_CH1_DDRMC_CH1_ROOT_PERF3_DFSR_RMSK)
+#define HWIO_GCC_RPMH_DDRMC_CH1_DDRMC_CH1_ROOT_PERF3_DFSR_INM(m)      \
+        in_dword_masked(HWIO_GCC_RPMH_DDRMC_CH1_DDRMC_CH1_ROOT_PERF3_DFSR_ADDR, m)
+#define HWIO_GCC_RPMH_DDRMC_CH1_DDRMC_CH1_ROOT_PERF3_DFSR_OUT(v)      \
+        out_dword(HWIO_GCC_RPMH_DDRMC_CH1_DDRMC_CH1_ROOT_PERF3_DFSR_ADDR,v)
+#define HWIO_GCC_RPMH_DDRMC_CH1_DDRMC_CH1_ROOT_PERF3_DFSR_OUTM(m,v) \
+        out_dword_masked_ns(HWIO_GCC_RPMH_DDRMC_CH1_DDRMC_CH1_ROOT_PERF3_DFSR_ADDR,m,v,HWIO_GCC_RPMH_DDRMC_CH1_DDRMC_CH1_ROOT_PERF3_DFSR_IN)
+#define HWIO_GCC_RPMH_DDRMC_CH1_DDRMC_CH1_ROOT_PERF3_DFSR_SRC_SEL_BMSK                                        0x700
+#define HWIO_GCC_RPMH_DDRMC_CH1_DDRMC_CH1_ROOT_PERF3_DFSR_SRC_SEL_SHFT                                          0x8
+#define HWIO_GCC_RPMH_DDRMC_CH1_DDRMC_CH1_ROOT_PERF3_DFSR_SRC_SEL_SRC0_FVAL                                     0x0
+#define HWIO_GCC_RPMH_DDRMC_CH1_DDRMC_CH1_ROOT_PERF3_DFSR_SRC_SEL_SRC1_FVAL                                     0x1
+#define HWIO_GCC_RPMH_DDRMC_CH1_DDRMC_CH1_ROOT_PERF3_DFSR_SRC_SEL_SRC2_FVAL                                     0x2
+#define HWIO_GCC_RPMH_DDRMC_CH1_DDRMC_CH1_ROOT_PERF3_DFSR_SRC_SEL_SRC3_FVAL                                     0x3
+#define HWIO_GCC_RPMH_DDRMC_CH1_DDRMC_CH1_ROOT_PERF3_DFSR_SRC_SEL_SRC4_FVAL                                     0x4
+#define HWIO_GCC_RPMH_DDRMC_CH1_DDRMC_CH1_ROOT_PERF3_DFSR_SRC_SEL_SRC5_FVAL                                     0x5
+#define HWIO_GCC_RPMH_DDRMC_CH1_DDRMC_CH1_ROOT_PERF3_DFSR_SRC_SEL_SRC6_FVAL                                     0x6
+#define HWIO_GCC_RPMH_DDRMC_CH1_DDRMC_CH1_ROOT_PERF3_DFSR_SRC_SEL_SRC7_FVAL                                     0x7
+#define HWIO_GCC_RPMH_DDRMC_CH1_DDRMC_CH1_ROOT_PERF3_DFSR_SRC_DIV_BMSK                                         0x1f
+#define HWIO_GCC_RPMH_DDRMC_CH1_DDRMC_CH1_ROOT_PERF3_DFSR_SRC_DIV_SHFT                                          0x0
+#define HWIO_GCC_RPMH_DDRMC_CH1_DDRMC_CH1_ROOT_PERF3_DFSR_SRC_DIV_BYPASS_FVAL                                   0x0
+#define HWIO_GCC_RPMH_DDRMC_CH1_DDRMC_CH1_ROOT_PERF3_DFSR_SRC_DIV_DIV1_FVAL                                     0x1
+#define HWIO_GCC_RPMH_DDRMC_CH1_DDRMC_CH1_ROOT_PERF3_DFSR_SRC_DIV_DIV1_5_FVAL                                   0x2
+#define HWIO_GCC_RPMH_DDRMC_CH1_DDRMC_CH1_ROOT_PERF3_DFSR_SRC_DIV_DIV2_FVAL                                     0x3
+#define HWIO_GCC_RPMH_DDRMC_CH1_DDRMC_CH1_ROOT_PERF3_DFSR_SRC_DIV_DIV2_5_FVAL                                   0x4
+#define HWIO_GCC_RPMH_DDRMC_CH1_DDRMC_CH1_ROOT_PERF3_DFSR_SRC_DIV_DIV3_FVAL                                     0x5
+#define HWIO_GCC_RPMH_DDRMC_CH1_DDRMC_CH1_ROOT_PERF3_DFSR_SRC_DIV_DIV3_5_FVAL                                   0x6
+#define HWIO_GCC_RPMH_DDRMC_CH1_DDRMC_CH1_ROOT_PERF3_DFSR_SRC_DIV_DIV4_FVAL                                     0x7
+#define HWIO_GCC_RPMH_DDRMC_CH1_DDRMC_CH1_ROOT_PERF3_DFSR_SRC_DIV_DIV4_5_FVAL                                   0x8
+#define HWIO_GCC_RPMH_DDRMC_CH1_DDRMC_CH1_ROOT_PERF3_DFSR_SRC_DIV_DIV5_FVAL                                     0x9
+#define HWIO_GCC_RPMH_DDRMC_CH1_DDRMC_CH1_ROOT_PERF3_DFSR_SRC_DIV_DIV5_5_FVAL                                   0xa
+#define HWIO_GCC_RPMH_DDRMC_CH1_DDRMC_CH1_ROOT_PERF3_DFSR_SRC_DIV_DIV6_FVAL                                     0xb
+#define HWIO_GCC_RPMH_DDRMC_CH1_DDRMC_CH1_ROOT_PERF3_DFSR_SRC_DIV_DIV6_5_FVAL                                   0xc
+#define HWIO_GCC_RPMH_DDRMC_CH1_DDRMC_CH1_ROOT_PERF3_DFSR_SRC_DIV_DIV7_FVAL                                     0xd
+#define HWIO_GCC_RPMH_DDRMC_CH1_DDRMC_CH1_ROOT_PERF3_DFSR_SRC_DIV_DIV7_5_FVAL                                   0xe
+#define HWIO_GCC_RPMH_DDRMC_CH1_DDRMC_CH1_ROOT_PERF3_DFSR_SRC_DIV_DIV8_FVAL                                     0xf
+#define HWIO_GCC_RPMH_DDRMC_CH1_DDRMC_CH1_ROOT_PERF3_DFSR_SRC_DIV_DIV8_5_FVAL                                  0x10
+#define HWIO_GCC_RPMH_DDRMC_CH1_DDRMC_CH1_ROOT_PERF3_DFSR_SRC_DIV_DIV9_FVAL                                    0x11
+#define HWIO_GCC_RPMH_DDRMC_CH1_DDRMC_CH1_ROOT_PERF3_DFSR_SRC_DIV_DIV9_5_FVAL                                  0x12
+#define HWIO_GCC_RPMH_DDRMC_CH1_DDRMC_CH1_ROOT_PERF3_DFSR_SRC_DIV_DIV10_FVAL                                   0x13
+#define HWIO_GCC_RPMH_DDRMC_CH1_DDRMC_CH1_ROOT_PERF3_DFSR_SRC_DIV_DIV10_5_FVAL                                 0x14
+#define HWIO_GCC_RPMH_DDRMC_CH1_DDRMC_CH1_ROOT_PERF3_DFSR_SRC_DIV_DIV11_FVAL                                   0x15
+#define HWIO_GCC_RPMH_DDRMC_CH1_DDRMC_CH1_ROOT_PERF3_DFSR_SRC_DIV_DIV11_5_FVAL                                 0x16
+#define HWIO_GCC_RPMH_DDRMC_CH1_DDRMC_CH1_ROOT_PERF3_DFSR_SRC_DIV_DIV12_FVAL                                   0x17
+#define HWIO_GCC_RPMH_DDRMC_CH1_DDRMC_CH1_ROOT_PERF3_DFSR_SRC_DIV_DIV12_5_FVAL                                 0x18
+#define HWIO_GCC_RPMH_DDRMC_CH1_DDRMC_CH1_ROOT_PERF3_DFSR_SRC_DIV_DIV13_FVAL                                   0x19
+#define HWIO_GCC_RPMH_DDRMC_CH1_DDRMC_CH1_ROOT_PERF3_DFSR_SRC_DIV_DIV13_5_FVAL                                 0x1a
+#define HWIO_GCC_RPMH_DDRMC_CH1_DDRMC_CH1_ROOT_PERF3_DFSR_SRC_DIV_DIV14_FVAL                                   0x1b
+#define HWIO_GCC_RPMH_DDRMC_CH1_DDRMC_CH1_ROOT_PERF3_DFSR_SRC_DIV_DIV14_5_FVAL                                 0x1c
+#define HWIO_GCC_RPMH_DDRMC_CH1_DDRMC_CH1_ROOT_PERF3_DFSR_SRC_DIV_DIV15_FVAL                                   0x1d
+#define HWIO_GCC_RPMH_DDRMC_CH1_DDRMC_CH1_ROOT_PERF3_DFSR_SRC_DIV_DIV15_5_FVAL                                 0x1e
+#define HWIO_GCC_RPMH_DDRMC_CH1_DDRMC_CH1_ROOT_PERF3_DFSR_SRC_DIV_DIV16_FVAL                                   0x1f
+
+#define HWIO_GCC_RPMH_DDRMC_CH1_DDRMC_CH1_ROOT_PERF4_DFSR_ADDR                                           (GCC_CLK_CTL_REG_REG_BASE      + 0x0001f404)
+#define HWIO_GCC_RPMH_DDRMC_CH1_DDRMC_CH1_ROOT_PERF4_DFSR_PHYS                                           (GCC_CLK_CTL_REG_REG_BASE_PHYS + 0x0001f404)
+#define HWIO_GCC_RPMH_DDRMC_CH1_DDRMC_CH1_ROOT_PERF4_DFSR_OFFS                                           (GCC_CLK_CTL_REG_REG_BASE_OFFS + 0x0001f404)
+#define HWIO_GCC_RPMH_DDRMC_CH1_DDRMC_CH1_ROOT_PERF4_DFSR_RMSK                                                0x71f
+#define HWIO_GCC_RPMH_DDRMC_CH1_DDRMC_CH1_ROOT_PERF4_DFSR_ATTR                                                  0x3
+#define HWIO_GCC_RPMH_DDRMC_CH1_DDRMC_CH1_ROOT_PERF4_DFSR_IN          \
+        in_dword_masked(HWIO_GCC_RPMH_DDRMC_CH1_DDRMC_CH1_ROOT_PERF4_DFSR_ADDR, HWIO_GCC_RPMH_DDRMC_CH1_DDRMC_CH1_ROOT_PERF4_DFSR_RMSK)
+#define HWIO_GCC_RPMH_DDRMC_CH1_DDRMC_CH1_ROOT_PERF4_DFSR_INM(m)      \
+        in_dword_masked(HWIO_GCC_RPMH_DDRMC_CH1_DDRMC_CH1_ROOT_PERF4_DFSR_ADDR, m)
+#define HWIO_GCC_RPMH_DDRMC_CH1_DDRMC_CH1_ROOT_PERF4_DFSR_OUT(v)      \
+        out_dword(HWIO_GCC_RPMH_DDRMC_CH1_DDRMC_CH1_ROOT_PERF4_DFSR_ADDR,v)
+#define HWIO_GCC_RPMH_DDRMC_CH1_DDRMC_CH1_ROOT_PERF4_DFSR_OUTM(m,v) \
+        out_dword_masked_ns(HWIO_GCC_RPMH_DDRMC_CH1_DDRMC_CH1_ROOT_PERF4_DFSR_ADDR,m,v,HWIO_GCC_RPMH_DDRMC_CH1_DDRMC_CH1_ROOT_PERF4_DFSR_IN)
+#define HWIO_GCC_RPMH_DDRMC_CH1_DDRMC_CH1_ROOT_PERF4_DFSR_SRC_SEL_BMSK                                        0x700
+#define HWIO_GCC_RPMH_DDRMC_CH1_DDRMC_CH1_ROOT_PERF4_DFSR_SRC_SEL_SHFT                                          0x8
+#define HWIO_GCC_RPMH_DDRMC_CH1_DDRMC_CH1_ROOT_PERF4_DFSR_SRC_SEL_SRC0_FVAL                                     0x0
+#define HWIO_GCC_RPMH_DDRMC_CH1_DDRMC_CH1_ROOT_PERF4_DFSR_SRC_SEL_SRC1_FVAL                                     0x1
+#define HWIO_GCC_RPMH_DDRMC_CH1_DDRMC_CH1_ROOT_PERF4_DFSR_SRC_SEL_SRC2_FVAL                                     0x2
+#define HWIO_GCC_RPMH_DDRMC_CH1_DDRMC_CH1_ROOT_PERF4_DFSR_SRC_SEL_SRC3_FVAL                                     0x3
+#define HWIO_GCC_RPMH_DDRMC_CH1_DDRMC_CH1_ROOT_PERF4_DFSR_SRC_SEL_SRC4_FVAL                                     0x4
+#define HWIO_GCC_RPMH_DDRMC_CH1_DDRMC_CH1_ROOT_PERF4_DFSR_SRC_SEL_SRC5_FVAL                                     0x5
+#define HWIO_GCC_RPMH_DDRMC_CH1_DDRMC_CH1_ROOT_PERF4_DFSR_SRC_SEL_SRC6_FVAL                                     0x6
+#define HWIO_GCC_RPMH_DDRMC_CH1_DDRMC_CH1_ROOT_PERF4_DFSR_SRC_SEL_SRC7_FVAL                                     0x7
+#define HWIO_GCC_RPMH_DDRMC_CH1_DDRMC_CH1_ROOT_PERF4_DFSR_SRC_DIV_BMSK                                         0x1f
+#define HWIO_GCC_RPMH_DDRMC_CH1_DDRMC_CH1_ROOT_PERF4_DFSR_SRC_DIV_SHFT                                          0x0
+#define HWIO_GCC_RPMH_DDRMC_CH1_DDRMC_CH1_ROOT_PERF4_DFSR_SRC_DIV_BYPASS_FVAL                                   0x0
+#define HWIO_GCC_RPMH_DDRMC_CH1_DDRMC_CH1_ROOT_PERF4_DFSR_SRC_DIV_DIV1_FVAL                                     0x1
+#define HWIO_GCC_RPMH_DDRMC_CH1_DDRMC_CH1_ROOT_PERF4_DFSR_SRC_DIV_DIV1_5_FVAL                                   0x2
+#define HWIO_GCC_RPMH_DDRMC_CH1_DDRMC_CH1_ROOT_PERF4_DFSR_SRC_DIV_DIV2_FVAL                                     0x3
+#define HWIO_GCC_RPMH_DDRMC_CH1_DDRMC_CH1_ROOT_PERF4_DFSR_SRC_DIV_DIV2_5_FVAL                                   0x4
+#define HWIO_GCC_RPMH_DDRMC_CH1_DDRMC_CH1_ROOT_PERF4_DFSR_SRC_DIV_DIV3_FVAL                                     0x5
+#define HWIO_GCC_RPMH_DDRMC_CH1_DDRMC_CH1_ROOT_PERF4_DFSR_SRC_DIV_DIV3_5_FVAL                                   0x6
+#define HWIO_GCC_RPMH_DDRMC_CH1_DDRMC_CH1_ROOT_PERF4_DFSR_SRC_DIV_DIV4_FVAL                                     0x7
+#define HWIO_GCC_RPMH_DDRMC_CH1_DDRMC_CH1_ROOT_PERF4_DFSR_SRC_DIV_DIV4_5_FVAL                                   0x8
+#define HWIO_GCC_RPMH_DDRMC_CH1_DDRMC_CH1_ROOT_PERF4_DFSR_SRC_DIV_DIV5_FVAL                                     0x9
+#define HWIO_GCC_RPMH_DDRMC_CH1_DDRMC_CH1_ROOT_PERF4_DFSR_SRC_DIV_DIV5_5_FVAL                                   0xa
+#define HWIO_GCC_RPMH_DDRMC_CH1_DDRMC_CH1_ROOT_PERF4_DFSR_SRC_DIV_DIV6_FVAL                                     0xb
+#define HWIO_GCC_RPMH_DDRMC_CH1_DDRMC_CH1_ROOT_PERF4_DFSR_SRC_DIV_DIV6_5_FVAL                                   0xc
+#define HWIO_GCC_RPMH_DDRMC_CH1_DDRMC_CH1_ROOT_PERF4_DFSR_SRC_DIV_DIV7_FVAL                                     0xd
+#define HWIO_GCC_RPMH_DDRMC_CH1_DDRMC_CH1_ROOT_PERF4_DFSR_SRC_DIV_DIV7_5_FVAL                                   0xe
+#define HWIO_GCC_RPMH_DDRMC_CH1_DDRMC_CH1_ROOT_PERF4_DFSR_SRC_DIV_DIV8_FVAL                                     0xf
+#define HWIO_GCC_RPMH_DDRMC_CH1_DDRMC_CH1_ROOT_PERF4_DFSR_SRC_DIV_DIV8_5_FVAL                                  0x10
+#define HWIO_GCC_RPMH_DDRMC_CH1_DDRMC_CH1_ROOT_PERF4_DFSR_SRC_DIV_DIV9_FVAL                                    0x11
+#define HWIO_GCC_RPMH_DDRMC_CH1_DDRMC_CH1_ROOT_PERF4_DFSR_SRC_DIV_DIV9_5_FVAL                                  0x12
+#define HWIO_GCC_RPMH_DDRMC_CH1_DDRMC_CH1_ROOT_PERF4_DFSR_SRC_DIV_DIV10_FVAL                                   0x13
+#define HWIO_GCC_RPMH_DDRMC_CH1_DDRMC_CH1_ROOT_PERF4_DFSR_SRC_DIV_DIV10_5_FVAL                                 0x14
+#define HWIO_GCC_RPMH_DDRMC_CH1_DDRMC_CH1_ROOT_PERF4_DFSR_SRC_DIV_DIV11_FVAL                                   0x15
+#define HWIO_GCC_RPMH_DDRMC_CH1_DDRMC_CH1_ROOT_PERF4_DFSR_SRC_DIV_DIV11_5_FVAL                                 0x16
+#define HWIO_GCC_RPMH_DDRMC_CH1_DDRMC_CH1_ROOT_PERF4_DFSR_SRC_DIV_DIV12_FVAL                                   0x17
+#define HWIO_GCC_RPMH_DDRMC_CH1_DDRMC_CH1_ROOT_PERF4_DFSR_SRC_DIV_DIV12_5_FVAL                                 0x18
+#define HWIO_GCC_RPMH_DDRMC_CH1_DDRMC_CH1_ROOT_PERF4_DFSR_SRC_DIV_DIV13_FVAL                                   0x19
+#define HWIO_GCC_RPMH_DDRMC_CH1_DDRMC_CH1_ROOT_PERF4_DFSR_SRC_DIV_DIV13_5_FVAL                                 0x1a
+#define HWIO_GCC_RPMH_DDRMC_CH1_DDRMC_CH1_ROOT_PERF4_DFSR_SRC_DIV_DIV14_FVAL                                   0x1b
+#define HWIO_GCC_RPMH_DDRMC_CH1_DDRMC_CH1_ROOT_PERF4_DFSR_SRC_DIV_DIV14_5_FVAL                                 0x1c
+#define HWIO_GCC_RPMH_DDRMC_CH1_DDRMC_CH1_ROOT_PERF4_DFSR_SRC_DIV_DIV15_FVAL                                   0x1d
+#define HWIO_GCC_RPMH_DDRMC_CH1_DDRMC_CH1_ROOT_PERF4_DFSR_SRC_DIV_DIV15_5_FVAL                                 0x1e
+#define HWIO_GCC_RPMH_DDRMC_CH1_DDRMC_CH1_ROOT_PERF4_DFSR_SRC_DIV_DIV16_FVAL                                   0x1f
+
+#define HWIO_GCC_RPMH_DDRMC_CH1_DDRMC_CH1_ROOT_PERF5_DFSR_ADDR                                           (GCC_CLK_CTL_REG_REG_BASE      + 0x0001f408)
+#define HWIO_GCC_RPMH_DDRMC_CH1_DDRMC_CH1_ROOT_PERF5_DFSR_PHYS                                           (GCC_CLK_CTL_REG_REG_BASE_PHYS + 0x0001f408)
+#define HWIO_GCC_RPMH_DDRMC_CH1_DDRMC_CH1_ROOT_PERF5_DFSR_OFFS                                           (GCC_CLK_CTL_REG_REG_BASE_OFFS + 0x0001f408)
+#define HWIO_GCC_RPMH_DDRMC_CH1_DDRMC_CH1_ROOT_PERF5_DFSR_RMSK                                                0x71f
+#define HWIO_GCC_RPMH_DDRMC_CH1_DDRMC_CH1_ROOT_PERF5_DFSR_ATTR                                                  0x3
+#define HWIO_GCC_RPMH_DDRMC_CH1_DDRMC_CH1_ROOT_PERF5_DFSR_IN          \
+        in_dword_masked(HWIO_GCC_RPMH_DDRMC_CH1_DDRMC_CH1_ROOT_PERF5_DFSR_ADDR, HWIO_GCC_RPMH_DDRMC_CH1_DDRMC_CH1_ROOT_PERF5_DFSR_RMSK)
+#define HWIO_GCC_RPMH_DDRMC_CH1_DDRMC_CH1_ROOT_PERF5_DFSR_INM(m)      \
+        in_dword_masked(HWIO_GCC_RPMH_DDRMC_CH1_DDRMC_CH1_ROOT_PERF5_DFSR_ADDR, m)
+#define HWIO_GCC_RPMH_DDRMC_CH1_DDRMC_CH1_ROOT_PERF5_DFSR_OUT(v)      \
+        out_dword(HWIO_GCC_RPMH_DDRMC_CH1_DDRMC_CH1_ROOT_PERF5_DFSR_ADDR,v)
+#define HWIO_GCC_RPMH_DDRMC_CH1_DDRMC_CH1_ROOT_PERF5_DFSR_OUTM(m,v) \
+        out_dword_masked_ns(HWIO_GCC_RPMH_DDRMC_CH1_DDRMC_CH1_ROOT_PERF5_DFSR_ADDR,m,v,HWIO_GCC_RPMH_DDRMC_CH1_DDRMC_CH1_ROOT_PERF5_DFSR_IN)
+#define HWIO_GCC_RPMH_DDRMC_CH1_DDRMC_CH1_ROOT_PERF5_DFSR_SRC_SEL_BMSK                                        0x700
+#define HWIO_GCC_RPMH_DDRMC_CH1_DDRMC_CH1_ROOT_PERF5_DFSR_SRC_SEL_SHFT                                          0x8
+#define HWIO_GCC_RPMH_DDRMC_CH1_DDRMC_CH1_ROOT_PERF5_DFSR_SRC_SEL_SRC0_FVAL                                     0x0
+#define HWIO_GCC_RPMH_DDRMC_CH1_DDRMC_CH1_ROOT_PERF5_DFSR_SRC_SEL_SRC1_FVAL                                     0x1
+#define HWIO_GCC_RPMH_DDRMC_CH1_DDRMC_CH1_ROOT_PERF5_DFSR_SRC_SEL_SRC2_FVAL                                     0x2
+#define HWIO_GCC_RPMH_DDRMC_CH1_DDRMC_CH1_ROOT_PERF5_DFSR_SRC_SEL_SRC3_FVAL                                     0x3
+#define HWIO_GCC_RPMH_DDRMC_CH1_DDRMC_CH1_ROOT_PERF5_DFSR_SRC_SEL_SRC4_FVAL                                     0x4
+#define HWIO_GCC_RPMH_DDRMC_CH1_DDRMC_CH1_ROOT_PERF5_DFSR_SRC_SEL_SRC5_FVAL                                     0x5
+#define HWIO_GCC_RPMH_DDRMC_CH1_DDRMC_CH1_ROOT_PERF5_DFSR_SRC_SEL_SRC6_FVAL                                     0x6
+#define HWIO_GCC_RPMH_DDRMC_CH1_DDRMC_CH1_ROOT_PERF5_DFSR_SRC_SEL_SRC7_FVAL                                     0x7
+#define HWIO_GCC_RPMH_DDRMC_CH1_DDRMC_CH1_ROOT_PERF5_DFSR_SRC_DIV_BMSK                                         0x1f
+#define HWIO_GCC_RPMH_DDRMC_CH1_DDRMC_CH1_ROOT_PERF5_DFSR_SRC_DIV_SHFT                                          0x0
+#define HWIO_GCC_RPMH_DDRMC_CH1_DDRMC_CH1_ROOT_PERF5_DFSR_SRC_DIV_BYPASS_FVAL                                   0x0
+#define HWIO_GCC_RPMH_DDRMC_CH1_DDRMC_CH1_ROOT_PERF5_DFSR_SRC_DIV_DIV1_FVAL                                     0x1
+#define HWIO_GCC_RPMH_DDRMC_CH1_DDRMC_CH1_ROOT_PERF5_DFSR_SRC_DIV_DIV1_5_FVAL                                   0x2
+#define HWIO_GCC_RPMH_DDRMC_CH1_DDRMC_CH1_ROOT_PERF5_DFSR_SRC_DIV_DIV2_FVAL                                     0x3
+#define HWIO_GCC_RPMH_DDRMC_CH1_DDRMC_CH1_ROOT_PERF5_DFSR_SRC_DIV_DIV2_5_FVAL                                   0x4
+#define HWIO_GCC_RPMH_DDRMC_CH1_DDRMC_CH1_ROOT_PERF5_DFSR_SRC_DIV_DIV3_FVAL                                     0x5
+#define HWIO_GCC_RPMH_DDRMC_CH1_DDRMC_CH1_ROOT_PERF5_DFSR_SRC_DIV_DIV3_5_FVAL                                   0x6
+#define HWIO_GCC_RPMH_DDRMC_CH1_DDRMC_CH1_ROOT_PERF5_DFSR_SRC_DIV_DIV4_FVAL                                     0x7
+#define HWIO_GCC_RPMH_DDRMC_CH1_DDRMC_CH1_ROOT_PERF5_DFSR_SRC_DIV_DIV4_5_FVAL                                   0x8
+#define HWIO_GCC_RPMH_DDRMC_CH1_DDRMC_CH1_ROOT_PERF5_DFSR_SRC_DIV_DIV5_FVAL                                     0x9
+#define HWIO_GCC_RPMH_DDRMC_CH1_DDRMC_CH1_ROOT_PERF5_DFSR_SRC_DIV_DIV5_5_FVAL                                   0xa
+#define HWIO_GCC_RPMH_DDRMC_CH1_DDRMC_CH1_ROOT_PERF5_DFSR_SRC_DIV_DIV6_FVAL                                     0xb
+#define HWIO_GCC_RPMH_DDRMC_CH1_DDRMC_CH1_ROOT_PERF5_DFSR_SRC_DIV_DIV6_5_FVAL                                   0xc
+#define HWIO_GCC_RPMH_DDRMC_CH1_DDRMC_CH1_ROOT_PERF5_DFSR_SRC_DIV_DIV7_FVAL                                     0xd
+#define HWIO_GCC_RPMH_DDRMC_CH1_DDRMC_CH1_ROOT_PERF5_DFSR_SRC_DIV_DIV7_5_FVAL                                   0xe
+#define HWIO_GCC_RPMH_DDRMC_CH1_DDRMC_CH1_ROOT_PERF5_DFSR_SRC_DIV_DIV8_FVAL                                     0xf
+#define HWIO_GCC_RPMH_DDRMC_CH1_DDRMC_CH1_ROOT_PERF5_DFSR_SRC_DIV_DIV8_5_FVAL                                  0x10
+#define HWIO_GCC_RPMH_DDRMC_CH1_DDRMC_CH1_ROOT_PERF5_DFSR_SRC_DIV_DIV9_FVAL                                    0x11
+#define HWIO_GCC_RPMH_DDRMC_CH1_DDRMC_CH1_ROOT_PERF5_DFSR_SRC_DIV_DIV9_5_FVAL                                  0x12
+#define HWIO_GCC_RPMH_DDRMC_CH1_DDRMC_CH1_ROOT_PERF5_DFSR_SRC_DIV_DIV10_FVAL                                   0x13
+#define HWIO_GCC_RPMH_DDRMC_CH1_DDRMC_CH1_ROOT_PERF5_DFSR_SRC_DIV_DIV10_5_FVAL                                 0x14
+#define HWIO_GCC_RPMH_DDRMC_CH1_DDRMC_CH1_ROOT_PERF5_DFSR_SRC_DIV_DIV11_FVAL                                   0x15
+#define HWIO_GCC_RPMH_DDRMC_CH1_DDRMC_CH1_ROOT_PERF5_DFSR_SRC_DIV_DIV11_5_FVAL                                 0x16
+#define HWIO_GCC_RPMH_DDRMC_CH1_DDRMC_CH1_ROOT_PERF5_DFSR_SRC_DIV_DIV12_FVAL                                   0x17
+#define HWIO_GCC_RPMH_DDRMC_CH1_DDRMC_CH1_ROOT_PERF5_DFSR_SRC_DIV_DIV12_5_FVAL                                 0x18
+#define HWIO_GCC_RPMH_DDRMC_CH1_DDRMC_CH1_ROOT_PERF5_DFSR_SRC_DIV_DIV13_FVAL                                   0x19
+#define HWIO_GCC_RPMH_DDRMC_CH1_DDRMC_CH1_ROOT_PERF5_DFSR_SRC_DIV_DIV13_5_FVAL                                 0x1a
+#define HWIO_GCC_RPMH_DDRMC_CH1_DDRMC_CH1_ROOT_PERF5_DFSR_SRC_DIV_DIV14_FVAL                                   0x1b
+#define HWIO_GCC_RPMH_DDRMC_CH1_DDRMC_CH1_ROOT_PERF5_DFSR_SRC_DIV_DIV14_5_FVAL                                 0x1c
+#define HWIO_GCC_RPMH_DDRMC_CH1_DDRMC_CH1_ROOT_PERF5_DFSR_SRC_DIV_DIV15_FVAL                                   0x1d
+#define HWIO_GCC_RPMH_DDRMC_CH1_DDRMC_CH1_ROOT_PERF5_DFSR_SRC_DIV_DIV15_5_FVAL                                 0x1e
+#define HWIO_GCC_RPMH_DDRMC_CH1_DDRMC_CH1_ROOT_PERF5_DFSR_SRC_DIV_DIV16_FVAL                                   0x1f
+
+#define HWIO_GCC_RPMH_DDRMC_CH1_DDRMC_CH1_ROOT_PERF6_DFSR_ADDR                                           (GCC_CLK_CTL_REG_REG_BASE      + 0x0001f40c)
+#define HWIO_GCC_RPMH_DDRMC_CH1_DDRMC_CH1_ROOT_PERF6_DFSR_PHYS                                           (GCC_CLK_CTL_REG_REG_BASE_PHYS + 0x0001f40c)
+#define HWIO_GCC_RPMH_DDRMC_CH1_DDRMC_CH1_ROOT_PERF6_DFSR_OFFS                                           (GCC_CLK_CTL_REG_REG_BASE_OFFS + 0x0001f40c)
+#define HWIO_GCC_RPMH_DDRMC_CH1_DDRMC_CH1_ROOT_PERF6_DFSR_RMSK                                                0x71f
+#define HWIO_GCC_RPMH_DDRMC_CH1_DDRMC_CH1_ROOT_PERF6_DFSR_ATTR                                                  0x3
+#define HWIO_GCC_RPMH_DDRMC_CH1_DDRMC_CH1_ROOT_PERF6_DFSR_IN          \
+        in_dword_masked(HWIO_GCC_RPMH_DDRMC_CH1_DDRMC_CH1_ROOT_PERF6_DFSR_ADDR, HWIO_GCC_RPMH_DDRMC_CH1_DDRMC_CH1_ROOT_PERF6_DFSR_RMSK)
+#define HWIO_GCC_RPMH_DDRMC_CH1_DDRMC_CH1_ROOT_PERF6_DFSR_INM(m)      \
+        in_dword_masked(HWIO_GCC_RPMH_DDRMC_CH1_DDRMC_CH1_ROOT_PERF6_DFSR_ADDR, m)
+#define HWIO_GCC_RPMH_DDRMC_CH1_DDRMC_CH1_ROOT_PERF6_DFSR_OUT(v)      \
+        out_dword(HWIO_GCC_RPMH_DDRMC_CH1_DDRMC_CH1_ROOT_PERF6_DFSR_ADDR,v)
+#define HWIO_GCC_RPMH_DDRMC_CH1_DDRMC_CH1_ROOT_PERF6_DFSR_OUTM(m,v) \
+        out_dword_masked_ns(HWIO_GCC_RPMH_DDRMC_CH1_DDRMC_CH1_ROOT_PERF6_DFSR_ADDR,m,v,HWIO_GCC_RPMH_DDRMC_CH1_DDRMC_CH1_ROOT_PERF6_DFSR_IN)
+#define HWIO_GCC_RPMH_DDRMC_CH1_DDRMC_CH1_ROOT_PERF6_DFSR_SRC_SEL_BMSK                                        0x700
+#define HWIO_GCC_RPMH_DDRMC_CH1_DDRMC_CH1_ROOT_PERF6_DFSR_SRC_SEL_SHFT                                          0x8
+#define HWIO_GCC_RPMH_DDRMC_CH1_DDRMC_CH1_ROOT_PERF6_DFSR_SRC_SEL_SRC0_FVAL                                     0x0
+#define HWIO_GCC_RPMH_DDRMC_CH1_DDRMC_CH1_ROOT_PERF6_DFSR_SRC_SEL_SRC1_FVAL                                     0x1
+#define HWIO_GCC_RPMH_DDRMC_CH1_DDRMC_CH1_ROOT_PERF6_DFSR_SRC_SEL_SRC2_FVAL                                     0x2
+#define HWIO_GCC_RPMH_DDRMC_CH1_DDRMC_CH1_ROOT_PERF6_DFSR_SRC_SEL_SRC3_FVAL                                     0x3
+#define HWIO_GCC_RPMH_DDRMC_CH1_DDRMC_CH1_ROOT_PERF6_DFSR_SRC_SEL_SRC4_FVAL                                     0x4
+#define HWIO_GCC_RPMH_DDRMC_CH1_DDRMC_CH1_ROOT_PERF6_DFSR_SRC_SEL_SRC5_FVAL                                     0x5
+#define HWIO_GCC_RPMH_DDRMC_CH1_DDRMC_CH1_ROOT_PERF6_DFSR_SRC_SEL_SRC6_FVAL                                     0x6
+#define HWIO_GCC_RPMH_DDRMC_CH1_DDRMC_CH1_ROOT_PERF6_DFSR_SRC_SEL_SRC7_FVAL                                     0x7
+#define HWIO_GCC_RPMH_DDRMC_CH1_DDRMC_CH1_ROOT_PERF6_DFSR_SRC_DIV_BMSK                                         0x1f
+#define HWIO_GCC_RPMH_DDRMC_CH1_DDRMC_CH1_ROOT_PERF6_DFSR_SRC_DIV_SHFT                                          0x0
+#define HWIO_GCC_RPMH_DDRMC_CH1_DDRMC_CH1_ROOT_PERF6_DFSR_SRC_DIV_BYPASS_FVAL                                   0x0
+#define HWIO_GCC_RPMH_DDRMC_CH1_DDRMC_CH1_ROOT_PERF6_DFSR_SRC_DIV_DIV1_FVAL                                     0x1
+#define HWIO_GCC_RPMH_DDRMC_CH1_DDRMC_CH1_ROOT_PERF6_DFSR_SRC_DIV_DIV1_5_FVAL                                   0x2
+#define HWIO_GCC_RPMH_DDRMC_CH1_DDRMC_CH1_ROOT_PERF6_DFSR_SRC_DIV_DIV2_FVAL                                     0x3
+#define HWIO_GCC_RPMH_DDRMC_CH1_DDRMC_CH1_ROOT_PERF6_DFSR_SRC_DIV_DIV2_5_FVAL                                   0x4
+#define HWIO_GCC_RPMH_DDRMC_CH1_DDRMC_CH1_ROOT_PERF6_DFSR_SRC_DIV_DIV3_FVAL                                     0x5
+#define HWIO_GCC_RPMH_DDRMC_CH1_DDRMC_CH1_ROOT_PERF6_DFSR_SRC_DIV_DIV3_5_FVAL                                   0x6
+#define HWIO_GCC_RPMH_DDRMC_CH1_DDRMC_CH1_ROOT_PERF6_DFSR_SRC_DIV_DIV4_FVAL                                     0x7
+#define HWIO_GCC_RPMH_DDRMC_CH1_DDRMC_CH1_ROOT_PERF6_DFSR_SRC_DIV_DIV4_5_FVAL                                   0x8
+#define HWIO_GCC_RPMH_DDRMC_CH1_DDRMC_CH1_ROOT_PERF6_DFSR_SRC_DIV_DIV5_FVAL                                     0x9
+#define HWIO_GCC_RPMH_DDRMC_CH1_DDRMC_CH1_ROOT_PERF6_DFSR_SRC_DIV_DIV5_5_FVAL                                   0xa
+#define HWIO_GCC_RPMH_DDRMC_CH1_DDRMC_CH1_ROOT_PERF6_DFSR_SRC_DIV_DIV6_FVAL                                     0xb
+#define HWIO_GCC_RPMH_DDRMC_CH1_DDRMC_CH1_ROOT_PERF6_DFSR_SRC_DIV_DIV6_5_FVAL                                   0xc
+#define HWIO_GCC_RPMH_DDRMC_CH1_DDRMC_CH1_ROOT_PERF6_DFSR_SRC_DIV_DIV7_FVAL                                     0xd
+#define HWIO_GCC_RPMH_DDRMC_CH1_DDRMC_CH1_ROOT_PERF6_DFSR_SRC_DIV_DIV7_5_FVAL                                   0xe
+#define HWIO_GCC_RPMH_DDRMC_CH1_DDRMC_CH1_ROOT_PERF6_DFSR_SRC_DIV_DIV8_FVAL                                     0xf
+#define HWIO_GCC_RPMH_DDRMC_CH1_DDRMC_CH1_ROOT_PERF6_DFSR_SRC_DIV_DIV8_5_FVAL                                  0x10
+#define HWIO_GCC_RPMH_DDRMC_CH1_DDRMC_CH1_ROOT_PERF6_DFSR_SRC_DIV_DIV9_FVAL                                    0x11
+#define HWIO_GCC_RPMH_DDRMC_CH1_DDRMC_CH1_ROOT_PERF6_DFSR_SRC_DIV_DIV9_5_FVAL                                  0x12
+#define HWIO_GCC_RPMH_DDRMC_CH1_DDRMC_CH1_ROOT_PERF6_DFSR_SRC_DIV_DIV10_FVAL                                   0x13
+#define HWIO_GCC_RPMH_DDRMC_CH1_DDRMC_CH1_ROOT_PERF6_DFSR_SRC_DIV_DIV10_5_FVAL                                 0x14
+#define HWIO_GCC_RPMH_DDRMC_CH1_DDRMC_CH1_ROOT_PERF6_DFSR_SRC_DIV_DIV11_FVAL                                   0x15
+#define HWIO_GCC_RPMH_DDRMC_CH1_DDRMC_CH1_ROOT_PERF6_DFSR_SRC_DIV_DIV11_5_FVAL                                 0x16
+#define HWIO_GCC_RPMH_DDRMC_CH1_DDRMC_CH1_ROOT_PERF6_DFSR_SRC_DIV_DIV12_FVAL                                   0x17
+#define HWIO_GCC_RPMH_DDRMC_CH1_DDRMC_CH1_ROOT_PERF6_DFSR_SRC_DIV_DIV12_5_FVAL                                 0x18
+#define HWIO_GCC_RPMH_DDRMC_CH1_DDRMC_CH1_ROOT_PERF6_DFSR_SRC_DIV_DIV13_FVAL                                   0x19
+#define HWIO_GCC_RPMH_DDRMC_CH1_DDRMC_CH1_ROOT_PERF6_DFSR_SRC_DIV_DIV13_5_FVAL                                 0x1a
+#define HWIO_GCC_RPMH_DDRMC_CH1_DDRMC_CH1_ROOT_PERF6_DFSR_SRC_DIV_DIV14_FVAL                                   0x1b
+#define HWIO_GCC_RPMH_DDRMC_CH1_DDRMC_CH1_ROOT_PERF6_DFSR_SRC_DIV_DIV14_5_FVAL                                 0x1c
+#define HWIO_GCC_RPMH_DDRMC_CH1_DDRMC_CH1_ROOT_PERF6_DFSR_SRC_DIV_DIV15_FVAL                                   0x1d
+#define HWIO_GCC_RPMH_DDRMC_CH1_DDRMC_CH1_ROOT_PERF6_DFSR_SRC_DIV_DIV15_5_FVAL                                 0x1e
+#define HWIO_GCC_RPMH_DDRMC_CH1_DDRMC_CH1_ROOT_PERF6_DFSR_SRC_DIV_DIV16_FVAL                                   0x1f
+
+#define HWIO_GCC_RPMH_DDRMC_CH1_DDRMC_CH1_ROOT_PERF7_DFSR_ADDR                                           (GCC_CLK_CTL_REG_REG_BASE      + 0x0001f410)
+#define HWIO_GCC_RPMH_DDRMC_CH1_DDRMC_CH1_ROOT_PERF7_DFSR_PHYS                                           (GCC_CLK_CTL_REG_REG_BASE_PHYS + 0x0001f410)
+#define HWIO_GCC_RPMH_DDRMC_CH1_DDRMC_CH1_ROOT_PERF7_DFSR_OFFS                                           (GCC_CLK_CTL_REG_REG_BASE_OFFS + 0x0001f410)
+#define HWIO_GCC_RPMH_DDRMC_CH1_DDRMC_CH1_ROOT_PERF7_DFSR_RMSK                                                0x71f
+#define HWIO_GCC_RPMH_DDRMC_CH1_DDRMC_CH1_ROOT_PERF7_DFSR_ATTR                                                  0x3
+#define HWIO_GCC_RPMH_DDRMC_CH1_DDRMC_CH1_ROOT_PERF7_DFSR_IN          \
+        in_dword_masked(HWIO_GCC_RPMH_DDRMC_CH1_DDRMC_CH1_ROOT_PERF7_DFSR_ADDR, HWIO_GCC_RPMH_DDRMC_CH1_DDRMC_CH1_ROOT_PERF7_DFSR_RMSK)
+#define HWIO_GCC_RPMH_DDRMC_CH1_DDRMC_CH1_ROOT_PERF7_DFSR_INM(m)      \
+        in_dword_masked(HWIO_GCC_RPMH_DDRMC_CH1_DDRMC_CH1_ROOT_PERF7_DFSR_ADDR, m)
+#define HWIO_GCC_RPMH_DDRMC_CH1_DDRMC_CH1_ROOT_PERF7_DFSR_OUT(v)      \
+        out_dword(HWIO_GCC_RPMH_DDRMC_CH1_DDRMC_CH1_ROOT_PERF7_DFSR_ADDR,v)
+#define HWIO_GCC_RPMH_DDRMC_CH1_DDRMC_CH1_ROOT_PERF7_DFSR_OUTM(m,v) \
+        out_dword_masked_ns(HWIO_GCC_RPMH_DDRMC_CH1_DDRMC_CH1_ROOT_PERF7_DFSR_ADDR,m,v,HWIO_GCC_RPMH_DDRMC_CH1_DDRMC_CH1_ROOT_PERF7_DFSR_IN)
+#define HWIO_GCC_RPMH_DDRMC_CH1_DDRMC_CH1_ROOT_PERF7_DFSR_SRC_SEL_BMSK                                        0x700
+#define HWIO_GCC_RPMH_DDRMC_CH1_DDRMC_CH1_ROOT_PERF7_DFSR_SRC_SEL_SHFT                                          0x8
+#define HWIO_GCC_RPMH_DDRMC_CH1_DDRMC_CH1_ROOT_PERF7_DFSR_SRC_SEL_SRC0_FVAL                                     0x0
+#define HWIO_GCC_RPMH_DDRMC_CH1_DDRMC_CH1_ROOT_PERF7_DFSR_SRC_SEL_SRC1_FVAL                                     0x1
+#define HWIO_GCC_RPMH_DDRMC_CH1_DDRMC_CH1_ROOT_PERF7_DFSR_SRC_SEL_SRC2_FVAL                                     0x2
+#define HWIO_GCC_RPMH_DDRMC_CH1_DDRMC_CH1_ROOT_PERF7_DFSR_SRC_SEL_SRC3_FVAL                                     0x3
+#define HWIO_GCC_RPMH_DDRMC_CH1_DDRMC_CH1_ROOT_PERF7_DFSR_SRC_SEL_SRC4_FVAL                                     0x4
+#define HWIO_GCC_RPMH_DDRMC_CH1_DDRMC_CH1_ROOT_PERF7_DFSR_SRC_SEL_SRC5_FVAL                                     0x5
+#define HWIO_GCC_RPMH_DDRMC_CH1_DDRMC_CH1_ROOT_PERF7_DFSR_SRC_SEL_SRC6_FVAL                                     0x6
+#define HWIO_GCC_RPMH_DDRMC_CH1_DDRMC_CH1_ROOT_PERF7_DFSR_SRC_SEL_SRC7_FVAL                                     0x7
+#define HWIO_GCC_RPMH_DDRMC_CH1_DDRMC_CH1_ROOT_PERF7_DFSR_SRC_DIV_BMSK                                         0x1f
+#define HWIO_GCC_RPMH_DDRMC_CH1_DDRMC_CH1_ROOT_PERF7_DFSR_SRC_DIV_SHFT                                          0x0
+#define HWIO_GCC_RPMH_DDRMC_CH1_DDRMC_CH1_ROOT_PERF7_DFSR_SRC_DIV_BYPASS_FVAL                                   0x0
+#define HWIO_GCC_RPMH_DDRMC_CH1_DDRMC_CH1_ROOT_PERF7_DFSR_SRC_DIV_DIV1_FVAL                                     0x1
+#define HWIO_GCC_RPMH_DDRMC_CH1_DDRMC_CH1_ROOT_PERF7_DFSR_SRC_DIV_DIV1_5_FVAL                                   0x2
+#define HWIO_GCC_RPMH_DDRMC_CH1_DDRMC_CH1_ROOT_PERF7_DFSR_SRC_DIV_DIV2_FVAL                                     0x3
+#define HWIO_GCC_RPMH_DDRMC_CH1_DDRMC_CH1_ROOT_PERF7_DFSR_SRC_DIV_DIV2_5_FVAL                                   0x4
+#define HWIO_GCC_RPMH_DDRMC_CH1_DDRMC_CH1_ROOT_PERF7_DFSR_SRC_DIV_DIV3_FVAL                                     0x5
+#define HWIO_GCC_RPMH_DDRMC_CH1_DDRMC_CH1_ROOT_PERF7_DFSR_SRC_DIV_DIV3_5_FVAL                                   0x6
+#define HWIO_GCC_RPMH_DDRMC_CH1_DDRMC_CH1_ROOT_PERF7_DFSR_SRC_DIV_DIV4_FVAL                                     0x7
+#define HWIO_GCC_RPMH_DDRMC_CH1_DDRMC_CH1_ROOT_PERF7_DFSR_SRC_DIV_DIV4_5_FVAL                                   0x8
+#define HWIO_GCC_RPMH_DDRMC_CH1_DDRMC_CH1_ROOT_PERF7_DFSR_SRC_DIV_DIV5_FVAL                                     0x9
+#define HWIO_GCC_RPMH_DDRMC_CH1_DDRMC_CH1_ROOT_PERF7_DFSR_SRC_DIV_DIV5_5_FVAL                                   0xa
+#define HWIO_GCC_RPMH_DDRMC_CH1_DDRMC_CH1_ROOT_PERF7_DFSR_SRC_DIV_DIV6_FVAL                                     0xb
+#define HWIO_GCC_RPMH_DDRMC_CH1_DDRMC_CH1_ROOT_PERF7_DFSR_SRC_DIV_DIV6_5_FVAL                                   0xc
+#define HWIO_GCC_RPMH_DDRMC_CH1_DDRMC_CH1_ROOT_PERF7_DFSR_SRC_DIV_DIV7_FVAL                                     0xd
+#define HWIO_GCC_RPMH_DDRMC_CH1_DDRMC_CH1_ROOT_PERF7_DFSR_SRC_DIV_DIV7_5_FVAL                                   0xe
+#define HWIO_GCC_RPMH_DDRMC_CH1_DDRMC_CH1_ROOT_PERF7_DFSR_SRC_DIV_DIV8_FVAL                                     0xf
+#define HWIO_GCC_RPMH_DDRMC_CH1_DDRMC_CH1_ROOT_PERF7_DFSR_SRC_DIV_DIV8_5_FVAL                                  0x10
+#define HWIO_GCC_RPMH_DDRMC_CH1_DDRMC_CH1_ROOT_PERF7_DFSR_SRC_DIV_DIV9_FVAL                                    0x11
+#define HWIO_GCC_RPMH_DDRMC_CH1_DDRMC_CH1_ROOT_PERF7_DFSR_SRC_DIV_DIV9_5_FVAL                                  0x12
+#define HWIO_GCC_RPMH_DDRMC_CH1_DDRMC_CH1_ROOT_PERF7_DFSR_SRC_DIV_DIV10_FVAL                                   0x13
+#define HWIO_GCC_RPMH_DDRMC_CH1_DDRMC_CH1_ROOT_PERF7_DFSR_SRC_DIV_DIV10_5_FVAL                                 0x14
+#define HWIO_GCC_RPMH_DDRMC_CH1_DDRMC_CH1_ROOT_PERF7_DFSR_SRC_DIV_DIV11_FVAL                                   0x15
+#define HWIO_GCC_RPMH_DDRMC_CH1_DDRMC_CH1_ROOT_PERF7_DFSR_SRC_DIV_DIV11_5_FVAL                                 0x16
+#define HWIO_GCC_RPMH_DDRMC_CH1_DDRMC_CH1_ROOT_PERF7_DFSR_SRC_DIV_DIV12_FVAL                                   0x17
+#define HWIO_GCC_RPMH_DDRMC_CH1_DDRMC_CH1_ROOT_PERF7_DFSR_SRC_DIV_DIV12_5_FVAL                                 0x18
+#define HWIO_GCC_RPMH_DDRMC_CH1_DDRMC_CH1_ROOT_PERF7_DFSR_SRC_DIV_DIV13_FVAL                                   0x19
+#define HWIO_GCC_RPMH_DDRMC_CH1_DDRMC_CH1_ROOT_PERF7_DFSR_SRC_DIV_DIV13_5_FVAL                                 0x1a
+#define HWIO_GCC_RPMH_DDRMC_CH1_DDRMC_CH1_ROOT_PERF7_DFSR_SRC_DIV_DIV14_FVAL                                   0x1b
+#define HWIO_GCC_RPMH_DDRMC_CH1_DDRMC_CH1_ROOT_PERF7_DFSR_SRC_DIV_DIV14_5_FVAL                                 0x1c
+#define HWIO_GCC_RPMH_DDRMC_CH1_DDRMC_CH1_ROOT_PERF7_DFSR_SRC_DIV_DIV15_FVAL                                   0x1d
+#define HWIO_GCC_RPMH_DDRMC_CH1_DDRMC_CH1_ROOT_PERF7_DFSR_SRC_DIV_DIV15_5_FVAL                                 0x1e
+#define HWIO_GCC_RPMH_DDRMC_CH1_DDRMC_CH1_ROOT_PERF7_DFSR_SRC_DIV_DIV16_FVAL                                   0x1f
+
+#define HWIO_GCC_RPMH_DDRMC_CH1_DDRMC_CH1_ROOT_PERF8_DFSR_ADDR                                           (GCC_CLK_CTL_REG_REG_BASE      + 0x0001f414)
+#define HWIO_GCC_RPMH_DDRMC_CH1_DDRMC_CH1_ROOT_PERF8_DFSR_PHYS                                           (GCC_CLK_CTL_REG_REG_BASE_PHYS + 0x0001f414)
+#define HWIO_GCC_RPMH_DDRMC_CH1_DDRMC_CH1_ROOT_PERF8_DFSR_OFFS                                           (GCC_CLK_CTL_REG_REG_BASE_OFFS + 0x0001f414)
+#define HWIO_GCC_RPMH_DDRMC_CH1_DDRMC_CH1_ROOT_PERF8_DFSR_RMSK                                                0x71f
+#define HWIO_GCC_RPMH_DDRMC_CH1_DDRMC_CH1_ROOT_PERF8_DFSR_ATTR                                                  0x3
+#define HWIO_GCC_RPMH_DDRMC_CH1_DDRMC_CH1_ROOT_PERF8_DFSR_IN          \
+        in_dword_masked(HWIO_GCC_RPMH_DDRMC_CH1_DDRMC_CH1_ROOT_PERF8_DFSR_ADDR, HWIO_GCC_RPMH_DDRMC_CH1_DDRMC_CH1_ROOT_PERF8_DFSR_RMSK)
+#define HWIO_GCC_RPMH_DDRMC_CH1_DDRMC_CH1_ROOT_PERF8_DFSR_INM(m)      \
+        in_dword_masked(HWIO_GCC_RPMH_DDRMC_CH1_DDRMC_CH1_ROOT_PERF8_DFSR_ADDR, m)
+#define HWIO_GCC_RPMH_DDRMC_CH1_DDRMC_CH1_ROOT_PERF8_DFSR_OUT(v)      \
+        out_dword(HWIO_GCC_RPMH_DDRMC_CH1_DDRMC_CH1_ROOT_PERF8_DFSR_ADDR,v)
+#define HWIO_GCC_RPMH_DDRMC_CH1_DDRMC_CH1_ROOT_PERF8_DFSR_OUTM(m,v) \
+        out_dword_masked_ns(HWIO_GCC_RPMH_DDRMC_CH1_DDRMC_CH1_ROOT_PERF8_DFSR_ADDR,m,v,HWIO_GCC_RPMH_DDRMC_CH1_DDRMC_CH1_ROOT_PERF8_DFSR_IN)
+#define HWIO_GCC_RPMH_DDRMC_CH1_DDRMC_CH1_ROOT_PERF8_DFSR_SRC_SEL_BMSK                                        0x700
+#define HWIO_GCC_RPMH_DDRMC_CH1_DDRMC_CH1_ROOT_PERF8_DFSR_SRC_SEL_SHFT                                          0x8
+#define HWIO_GCC_RPMH_DDRMC_CH1_DDRMC_CH1_ROOT_PERF8_DFSR_SRC_SEL_SRC0_FVAL                                     0x0
+#define HWIO_GCC_RPMH_DDRMC_CH1_DDRMC_CH1_ROOT_PERF8_DFSR_SRC_SEL_SRC1_FVAL                                     0x1
+#define HWIO_GCC_RPMH_DDRMC_CH1_DDRMC_CH1_ROOT_PERF8_DFSR_SRC_SEL_SRC2_FVAL                                     0x2
+#define HWIO_GCC_RPMH_DDRMC_CH1_DDRMC_CH1_ROOT_PERF8_DFSR_SRC_SEL_SRC3_FVAL                                     0x3
+#define HWIO_GCC_RPMH_DDRMC_CH1_DDRMC_CH1_ROOT_PERF8_DFSR_SRC_SEL_SRC4_FVAL                                     0x4
+#define HWIO_GCC_RPMH_DDRMC_CH1_DDRMC_CH1_ROOT_PERF8_DFSR_SRC_SEL_SRC5_FVAL                                     0x5
+#define HWIO_GCC_RPMH_DDRMC_CH1_DDRMC_CH1_ROOT_PERF8_DFSR_SRC_SEL_SRC6_FVAL                                     0x6
+#define HWIO_GCC_RPMH_DDRMC_CH1_DDRMC_CH1_ROOT_PERF8_DFSR_SRC_SEL_SRC7_FVAL                                     0x7
+#define HWIO_GCC_RPMH_DDRMC_CH1_DDRMC_CH1_ROOT_PERF8_DFSR_SRC_DIV_BMSK                                         0x1f
+#define HWIO_GCC_RPMH_DDRMC_CH1_DDRMC_CH1_ROOT_PERF8_DFSR_SRC_DIV_SHFT                                          0x0
+#define HWIO_GCC_RPMH_DDRMC_CH1_DDRMC_CH1_ROOT_PERF8_DFSR_SRC_DIV_BYPASS_FVAL                                   0x0
+#define HWIO_GCC_RPMH_DDRMC_CH1_DDRMC_CH1_ROOT_PERF8_DFSR_SRC_DIV_DIV1_FVAL                                     0x1
+#define HWIO_GCC_RPMH_DDRMC_CH1_DDRMC_CH1_ROOT_PERF8_DFSR_SRC_DIV_DIV1_5_FVAL                                   0x2
+#define HWIO_GCC_RPMH_DDRMC_CH1_DDRMC_CH1_ROOT_PERF8_DFSR_SRC_DIV_DIV2_FVAL                                     0x3
+#define HWIO_GCC_RPMH_DDRMC_CH1_DDRMC_CH1_ROOT_PERF8_DFSR_SRC_DIV_DIV2_5_FVAL                                   0x4
+#define HWIO_GCC_RPMH_DDRMC_CH1_DDRMC_CH1_ROOT_PERF8_DFSR_SRC_DIV_DIV3_FVAL                                     0x5
+#define HWIO_GCC_RPMH_DDRMC_CH1_DDRMC_CH1_ROOT_PERF8_DFSR_SRC_DIV_DIV3_5_FVAL                                   0x6
+#define HWIO_GCC_RPMH_DDRMC_CH1_DDRMC_CH1_ROOT_PERF8_DFSR_SRC_DIV_DIV4_FVAL                                     0x7
+#define HWIO_GCC_RPMH_DDRMC_CH1_DDRMC_CH1_ROOT_PERF8_DFSR_SRC_DIV_DIV4_5_FVAL                                   0x8
+#define HWIO_GCC_RPMH_DDRMC_CH1_DDRMC_CH1_ROOT_PERF8_DFSR_SRC_DIV_DIV5_FVAL                                     0x9
+#define HWIO_GCC_RPMH_DDRMC_CH1_DDRMC_CH1_ROOT_PERF8_DFSR_SRC_DIV_DIV5_5_FVAL                                   0xa
+#define HWIO_GCC_RPMH_DDRMC_CH1_DDRMC_CH1_ROOT_PERF8_DFSR_SRC_DIV_DIV6_FVAL                                     0xb
+#define HWIO_GCC_RPMH_DDRMC_CH1_DDRMC_CH1_ROOT_PERF8_DFSR_SRC_DIV_DIV6_5_FVAL                                   0xc
+#define HWIO_GCC_RPMH_DDRMC_CH1_DDRMC_CH1_ROOT_PERF8_DFSR_SRC_DIV_DIV7_FVAL                                     0xd
+#define HWIO_GCC_RPMH_DDRMC_CH1_DDRMC_CH1_ROOT_PERF8_DFSR_SRC_DIV_DIV7_5_FVAL                                   0xe
+#define HWIO_GCC_RPMH_DDRMC_CH1_DDRMC_CH1_ROOT_PERF8_DFSR_SRC_DIV_DIV8_FVAL                                     0xf
+#define HWIO_GCC_RPMH_DDRMC_CH1_DDRMC_CH1_ROOT_PERF8_DFSR_SRC_DIV_DIV8_5_FVAL                                  0x10
+#define HWIO_GCC_RPMH_DDRMC_CH1_DDRMC_CH1_ROOT_PERF8_DFSR_SRC_DIV_DIV9_FVAL                                    0x11
+#define HWIO_GCC_RPMH_DDRMC_CH1_DDRMC_CH1_ROOT_PERF8_DFSR_SRC_DIV_DIV9_5_FVAL                                  0x12
+#define HWIO_GCC_RPMH_DDRMC_CH1_DDRMC_CH1_ROOT_PERF8_DFSR_SRC_DIV_DIV10_FVAL                                   0x13
+#define HWIO_GCC_RPMH_DDRMC_CH1_DDRMC_CH1_ROOT_PERF8_DFSR_SRC_DIV_DIV10_5_FVAL                                 0x14
+#define HWIO_GCC_RPMH_DDRMC_CH1_DDRMC_CH1_ROOT_PERF8_DFSR_SRC_DIV_DIV11_FVAL                                   0x15
+#define HWIO_GCC_RPMH_DDRMC_CH1_DDRMC_CH1_ROOT_PERF8_DFSR_SRC_DIV_DIV11_5_FVAL                                 0x16
+#define HWIO_GCC_RPMH_DDRMC_CH1_DDRMC_CH1_ROOT_PERF8_DFSR_SRC_DIV_DIV12_FVAL                                   0x17
+#define HWIO_GCC_RPMH_DDRMC_CH1_DDRMC_CH1_ROOT_PERF8_DFSR_SRC_DIV_DIV12_5_FVAL                                 0x18
+#define HWIO_GCC_RPMH_DDRMC_CH1_DDRMC_CH1_ROOT_PERF8_DFSR_SRC_DIV_DIV13_FVAL                                   0x19
+#define HWIO_GCC_RPMH_DDRMC_CH1_DDRMC_CH1_ROOT_PERF8_DFSR_SRC_DIV_DIV13_5_FVAL                                 0x1a
+#define HWIO_GCC_RPMH_DDRMC_CH1_DDRMC_CH1_ROOT_PERF8_DFSR_SRC_DIV_DIV14_FVAL                                   0x1b
+#define HWIO_GCC_RPMH_DDRMC_CH1_DDRMC_CH1_ROOT_PERF8_DFSR_SRC_DIV_DIV14_5_FVAL                                 0x1c
+#define HWIO_GCC_RPMH_DDRMC_CH1_DDRMC_CH1_ROOT_PERF8_DFSR_SRC_DIV_DIV15_FVAL                                   0x1d
+#define HWIO_GCC_RPMH_DDRMC_CH1_DDRMC_CH1_ROOT_PERF8_DFSR_SRC_DIV_DIV15_5_FVAL                                 0x1e
+#define HWIO_GCC_RPMH_DDRMC_CH1_DDRMC_CH1_ROOT_PERF8_DFSR_SRC_DIV_DIV16_FVAL                                   0x1f
+
+#define HWIO_GCC_RPMH_DDRMC_CH1_DDRMC_CH1_ROOT_PERF9_DFSR_ADDR                                           (GCC_CLK_CTL_REG_REG_BASE      + 0x0001f418)
+#define HWIO_GCC_RPMH_DDRMC_CH1_DDRMC_CH1_ROOT_PERF9_DFSR_PHYS                                           (GCC_CLK_CTL_REG_REG_BASE_PHYS + 0x0001f418)
+#define HWIO_GCC_RPMH_DDRMC_CH1_DDRMC_CH1_ROOT_PERF9_DFSR_OFFS                                           (GCC_CLK_CTL_REG_REG_BASE_OFFS + 0x0001f418)
+#define HWIO_GCC_RPMH_DDRMC_CH1_DDRMC_CH1_ROOT_PERF9_DFSR_RMSK                                                0x71f
+#define HWIO_GCC_RPMH_DDRMC_CH1_DDRMC_CH1_ROOT_PERF9_DFSR_ATTR                                                  0x3
+#define HWIO_GCC_RPMH_DDRMC_CH1_DDRMC_CH1_ROOT_PERF9_DFSR_IN          \
+        in_dword_masked(HWIO_GCC_RPMH_DDRMC_CH1_DDRMC_CH1_ROOT_PERF9_DFSR_ADDR, HWIO_GCC_RPMH_DDRMC_CH1_DDRMC_CH1_ROOT_PERF9_DFSR_RMSK)
+#define HWIO_GCC_RPMH_DDRMC_CH1_DDRMC_CH1_ROOT_PERF9_DFSR_INM(m)      \
+        in_dword_masked(HWIO_GCC_RPMH_DDRMC_CH1_DDRMC_CH1_ROOT_PERF9_DFSR_ADDR, m)
+#define HWIO_GCC_RPMH_DDRMC_CH1_DDRMC_CH1_ROOT_PERF9_DFSR_OUT(v)      \
+        out_dword(HWIO_GCC_RPMH_DDRMC_CH1_DDRMC_CH1_ROOT_PERF9_DFSR_ADDR,v)
+#define HWIO_GCC_RPMH_DDRMC_CH1_DDRMC_CH1_ROOT_PERF9_DFSR_OUTM(m,v) \
+        out_dword_masked_ns(HWIO_GCC_RPMH_DDRMC_CH1_DDRMC_CH1_ROOT_PERF9_DFSR_ADDR,m,v,HWIO_GCC_RPMH_DDRMC_CH1_DDRMC_CH1_ROOT_PERF9_DFSR_IN)
+#define HWIO_GCC_RPMH_DDRMC_CH1_DDRMC_CH1_ROOT_PERF9_DFSR_SRC_SEL_BMSK                                        0x700
+#define HWIO_GCC_RPMH_DDRMC_CH1_DDRMC_CH1_ROOT_PERF9_DFSR_SRC_SEL_SHFT                                          0x8
+#define HWIO_GCC_RPMH_DDRMC_CH1_DDRMC_CH1_ROOT_PERF9_DFSR_SRC_SEL_SRC0_FVAL                                     0x0
+#define HWIO_GCC_RPMH_DDRMC_CH1_DDRMC_CH1_ROOT_PERF9_DFSR_SRC_SEL_SRC1_FVAL                                     0x1
+#define HWIO_GCC_RPMH_DDRMC_CH1_DDRMC_CH1_ROOT_PERF9_DFSR_SRC_SEL_SRC2_FVAL                                     0x2
+#define HWIO_GCC_RPMH_DDRMC_CH1_DDRMC_CH1_ROOT_PERF9_DFSR_SRC_SEL_SRC3_FVAL                                     0x3
+#define HWIO_GCC_RPMH_DDRMC_CH1_DDRMC_CH1_ROOT_PERF9_DFSR_SRC_SEL_SRC4_FVAL                                     0x4
+#define HWIO_GCC_RPMH_DDRMC_CH1_DDRMC_CH1_ROOT_PERF9_DFSR_SRC_SEL_SRC5_FVAL                                     0x5
+#define HWIO_GCC_RPMH_DDRMC_CH1_DDRMC_CH1_ROOT_PERF9_DFSR_SRC_SEL_SRC6_FVAL                                     0x6
+#define HWIO_GCC_RPMH_DDRMC_CH1_DDRMC_CH1_ROOT_PERF9_DFSR_SRC_SEL_SRC7_FVAL                                     0x7
+#define HWIO_GCC_RPMH_DDRMC_CH1_DDRMC_CH1_ROOT_PERF9_DFSR_SRC_DIV_BMSK                                         0x1f
+#define HWIO_GCC_RPMH_DDRMC_CH1_DDRMC_CH1_ROOT_PERF9_DFSR_SRC_DIV_SHFT                                          0x0
+#define HWIO_GCC_RPMH_DDRMC_CH1_DDRMC_CH1_ROOT_PERF9_DFSR_SRC_DIV_BYPASS_FVAL                                   0x0
+#define HWIO_GCC_RPMH_DDRMC_CH1_DDRMC_CH1_ROOT_PERF9_DFSR_SRC_DIV_DIV1_FVAL                                     0x1
+#define HWIO_GCC_RPMH_DDRMC_CH1_DDRMC_CH1_ROOT_PERF9_DFSR_SRC_DIV_DIV1_5_FVAL                                   0x2
+#define HWIO_GCC_RPMH_DDRMC_CH1_DDRMC_CH1_ROOT_PERF9_DFSR_SRC_DIV_DIV2_FVAL                                     0x3
+#define HWIO_GCC_RPMH_DDRMC_CH1_DDRMC_CH1_ROOT_PERF9_DFSR_SRC_DIV_DIV2_5_FVAL                                   0x4
+#define HWIO_GCC_RPMH_DDRMC_CH1_DDRMC_CH1_ROOT_PERF9_DFSR_SRC_DIV_DIV3_FVAL                                     0x5
+#define HWIO_GCC_RPMH_DDRMC_CH1_DDRMC_CH1_ROOT_PERF9_DFSR_SRC_DIV_DIV3_5_FVAL                                   0x6
+#define HWIO_GCC_RPMH_DDRMC_CH1_DDRMC_CH1_ROOT_PERF9_DFSR_SRC_DIV_DIV4_FVAL                                     0x7
+#define HWIO_GCC_RPMH_DDRMC_CH1_DDRMC_CH1_ROOT_PERF9_DFSR_SRC_DIV_DIV4_5_FVAL                                   0x8
+#define HWIO_GCC_RPMH_DDRMC_CH1_DDRMC_CH1_ROOT_PERF9_DFSR_SRC_DIV_DIV5_FVAL                                     0x9
+#define HWIO_GCC_RPMH_DDRMC_CH1_DDRMC_CH1_ROOT_PERF9_DFSR_SRC_DIV_DIV5_5_FVAL                                   0xa
+#define HWIO_GCC_RPMH_DDRMC_CH1_DDRMC_CH1_ROOT_PERF9_DFSR_SRC_DIV_DIV6_FVAL                                     0xb
+#define HWIO_GCC_RPMH_DDRMC_CH1_DDRMC_CH1_ROOT_PERF9_DFSR_SRC_DIV_DIV6_5_FVAL                                   0xc
+#define HWIO_GCC_RPMH_DDRMC_CH1_DDRMC_CH1_ROOT_PERF9_DFSR_SRC_DIV_DIV7_FVAL                                     0xd
+#define HWIO_GCC_RPMH_DDRMC_CH1_DDRMC_CH1_ROOT_PERF9_DFSR_SRC_DIV_DIV7_5_FVAL                                   0xe
+#define HWIO_GCC_RPMH_DDRMC_CH1_DDRMC_CH1_ROOT_PERF9_DFSR_SRC_DIV_DIV8_FVAL                                     0xf
+#define HWIO_GCC_RPMH_DDRMC_CH1_DDRMC_CH1_ROOT_PERF9_DFSR_SRC_DIV_DIV8_5_FVAL                                  0x10
+#define HWIO_GCC_RPMH_DDRMC_CH1_DDRMC_CH1_ROOT_PERF9_DFSR_SRC_DIV_DIV9_FVAL                                    0x11
+#define HWIO_GCC_RPMH_DDRMC_CH1_DDRMC_CH1_ROOT_PERF9_DFSR_SRC_DIV_DIV9_5_FVAL                                  0x12
+#define HWIO_GCC_RPMH_DDRMC_CH1_DDRMC_CH1_ROOT_PERF9_DFSR_SRC_DIV_DIV10_FVAL                                   0x13
+#define HWIO_GCC_RPMH_DDRMC_CH1_DDRMC_CH1_ROOT_PERF9_DFSR_SRC_DIV_DIV10_5_FVAL                                 0x14
+#define HWIO_GCC_RPMH_DDRMC_CH1_DDRMC_CH1_ROOT_PERF9_DFSR_SRC_DIV_DIV11_FVAL                                   0x15
+#define HWIO_GCC_RPMH_DDRMC_CH1_DDRMC_CH1_ROOT_PERF9_DFSR_SRC_DIV_DIV11_5_FVAL                                 0x16
+#define HWIO_GCC_RPMH_DDRMC_CH1_DDRMC_CH1_ROOT_PERF9_DFSR_SRC_DIV_DIV12_FVAL                                   0x17
+#define HWIO_GCC_RPMH_DDRMC_CH1_DDRMC_CH1_ROOT_PERF9_DFSR_SRC_DIV_DIV12_5_FVAL                                 0x18
+#define HWIO_GCC_RPMH_DDRMC_CH1_DDRMC_CH1_ROOT_PERF9_DFSR_SRC_DIV_DIV13_FVAL                                   0x19
+#define HWIO_GCC_RPMH_DDRMC_CH1_DDRMC_CH1_ROOT_PERF9_DFSR_SRC_DIV_DIV13_5_FVAL                                 0x1a
+#define HWIO_GCC_RPMH_DDRMC_CH1_DDRMC_CH1_ROOT_PERF9_DFSR_SRC_DIV_DIV14_FVAL                                   0x1b
+#define HWIO_GCC_RPMH_DDRMC_CH1_DDRMC_CH1_ROOT_PERF9_DFSR_SRC_DIV_DIV14_5_FVAL                                 0x1c
+#define HWIO_GCC_RPMH_DDRMC_CH1_DDRMC_CH1_ROOT_PERF9_DFSR_SRC_DIV_DIV15_FVAL                                   0x1d
+#define HWIO_GCC_RPMH_DDRMC_CH1_DDRMC_CH1_ROOT_PERF9_DFSR_SRC_DIV_DIV15_5_FVAL                                 0x1e
+#define HWIO_GCC_RPMH_DDRMC_CH1_DDRMC_CH1_ROOT_PERF9_DFSR_SRC_DIV_DIV16_FVAL                                   0x1f
+
+#define HWIO_GCC_RPMH_DDRMC_CH1_DDRMC_CH1_ROOT_PERF10_DFSR_ADDR                                          (GCC_CLK_CTL_REG_REG_BASE      + 0x0001f41c)
+#define HWIO_GCC_RPMH_DDRMC_CH1_DDRMC_CH1_ROOT_PERF10_DFSR_PHYS                                          (GCC_CLK_CTL_REG_REG_BASE_PHYS + 0x0001f41c)
+#define HWIO_GCC_RPMH_DDRMC_CH1_DDRMC_CH1_ROOT_PERF10_DFSR_OFFS                                          (GCC_CLK_CTL_REG_REG_BASE_OFFS + 0x0001f41c)
+#define HWIO_GCC_RPMH_DDRMC_CH1_DDRMC_CH1_ROOT_PERF10_DFSR_RMSK                                               0x71f
+#define HWIO_GCC_RPMH_DDRMC_CH1_DDRMC_CH1_ROOT_PERF10_DFSR_ATTR                                                 0x3
+#define HWIO_GCC_RPMH_DDRMC_CH1_DDRMC_CH1_ROOT_PERF10_DFSR_IN          \
+        in_dword_masked(HWIO_GCC_RPMH_DDRMC_CH1_DDRMC_CH1_ROOT_PERF10_DFSR_ADDR, HWIO_GCC_RPMH_DDRMC_CH1_DDRMC_CH1_ROOT_PERF10_DFSR_RMSK)
+#define HWIO_GCC_RPMH_DDRMC_CH1_DDRMC_CH1_ROOT_PERF10_DFSR_INM(m)      \
+        in_dword_masked(HWIO_GCC_RPMH_DDRMC_CH1_DDRMC_CH1_ROOT_PERF10_DFSR_ADDR, m)
+#define HWIO_GCC_RPMH_DDRMC_CH1_DDRMC_CH1_ROOT_PERF10_DFSR_OUT(v)      \
+        out_dword(HWIO_GCC_RPMH_DDRMC_CH1_DDRMC_CH1_ROOT_PERF10_DFSR_ADDR,v)
+#define HWIO_GCC_RPMH_DDRMC_CH1_DDRMC_CH1_ROOT_PERF10_DFSR_OUTM(m,v) \
+        out_dword_masked_ns(HWIO_GCC_RPMH_DDRMC_CH1_DDRMC_CH1_ROOT_PERF10_DFSR_ADDR,m,v,HWIO_GCC_RPMH_DDRMC_CH1_DDRMC_CH1_ROOT_PERF10_DFSR_IN)
+#define HWIO_GCC_RPMH_DDRMC_CH1_DDRMC_CH1_ROOT_PERF10_DFSR_SRC_SEL_BMSK                                       0x700
+#define HWIO_GCC_RPMH_DDRMC_CH1_DDRMC_CH1_ROOT_PERF10_DFSR_SRC_SEL_SHFT                                         0x8
+#define HWIO_GCC_RPMH_DDRMC_CH1_DDRMC_CH1_ROOT_PERF10_DFSR_SRC_SEL_SRC0_FVAL                                    0x0
+#define HWIO_GCC_RPMH_DDRMC_CH1_DDRMC_CH1_ROOT_PERF10_DFSR_SRC_SEL_SRC1_FVAL                                    0x1
+#define HWIO_GCC_RPMH_DDRMC_CH1_DDRMC_CH1_ROOT_PERF10_DFSR_SRC_SEL_SRC2_FVAL                                    0x2
+#define HWIO_GCC_RPMH_DDRMC_CH1_DDRMC_CH1_ROOT_PERF10_DFSR_SRC_SEL_SRC3_FVAL                                    0x3
+#define HWIO_GCC_RPMH_DDRMC_CH1_DDRMC_CH1_ROOT_PERF10_DFSR_SRC_SEL_SRC4_FVAL                                    0x4
+#define HWIO_GCC_RPMH_DDRMC_CH1_DDRMC_CH1_ROOT_PERF10_DFSR_SRC_SEL_SRC5_FVAL                                    0x5
+#define HWIO_GCC_RPMH_DDRMC_CH1_DDRMC_CH1_ROOT_PERF10_DFSR_SRC_SEL_SRC6_FVAL                                    0x6
+#define HWIO_GCC_RPMH_DDRMC_CH1_DDRMC_CH1_ROOT_PERF10_DFSR_SRC_SEL_SRC7_FVAL                                    0x7
+#define HWIO_GCC_RPMH_DDRMC_CH1_DDRMC_CH1_ROOT_PERF10_DFSR_SRC_DIV_BMSK                                        0x1f
+#define HWIO_GCC_RPMH_DDRMC_CH1_DDRMC_CH1_ROOT_PERF10_DFSR_SRC_DIV_SHFT                                         0x0
+#define HWIO_GCC_RPMH_DDRMC_CH1_DDRMC_CH1_ROOT_PERF10_DFSR_SRC_DIV_BYPASS_FVAL                                  0x0
+#define HWIO_GCC_RPMH_DDRMC_CH1_DDRMC_CH1_ROOT_PERF10_DFSR_SRC_DIV_DIV1_FVAL                                    0x1
+#define HWIO_GCC_RPMH_DDRMC_CH1_DDRMC_CH1_ROOT_PERF10_DFSR_SRC_DIV_DIV1_5_FVAL                                  0x2
+#define HWIO_GCC_RPMH_DDRMC_CH1_DDRMC_CH1_ROOT_PERF10_DFSR_SRC_DIV_DIV2_FVAL                                    0x3
+#define HWIO_GCC_RPMH_DDRMC_CH1_DDRMC_CH1_ROOT_PERF10_DFSR_SRC_DIV_DIV2_5_FVAL                                  0x4
+#define HWIO_GCC_RPMH_DDRMC_CH1_DDRMC_CH1_ROOT_PERF10_DFSR_SRC_DIV_DIV3_FVAL                                    0x5
+#define HWIO_GCC_RPMH_DDRMC_CH1_DDRMC_CH1_ROOT_PERF10_DFSR_SRC_DIV_DIV3_5_FVAL                                  0x6
+#define HWIO_GCC_RPMH_DDRMC_CH1_DDRMC_CH1_ROOT_PERF10_DFSR_SRC_DIV_DIV4_FVAL                                    0x7
+#define HWIO_GCC_RPMH_DDRMC_CH1_DDRMC_CH1_ROOT_PERF10_DFSR_SRC_DIV_DIV4_5_FVAL                                  0x8
+#define HWIO_GCC_RPMH_DDRMC_CH1_DDRMC_CH1_ROOT_PERF10_DFSR_SRC_DIV_DIV5_FVAL                                    0x9
+#define HWIO_GCC_RPMH_DDRMC_CH1_DDRMC_CH1_ROOT_PERF10_DFSR_SRC_DIV_DIV5_5_FVAL                                  0xa
+#define HWIO_GCC_RPMH_DDRMC_CH1_DDRMC_CH1_ROOT_PERF10_DFSR_SRC_DIV_DIV6_FVAL                                    0xb
+#define HWIO_GCC_RPMH_DDRMC_CH1_DDRMC_CH1_ROOT_PERF10_DFSR_SRC_DIV_DIV6_5_FVAL                                  0xc
+#define HWIO_GCC_RPMH_DDRMC_CH1_DDRMC_CH1_ROOT_PERF10_DFSR_SRC_DIV_DIV7_FVAL                                    0xd
+#define HWIO_GCC_RPMH_DDRMC_CH1_DDRMC_CH1_ROOT_PERF10_DFSR_SRC_DIV_DIV7_5_FVAL                                  0xe
+#define HWIO_GCC_RPMH_DDRMC_CH1_DDRMC_CH1_ROOT_PERF10_DFSR_SRC_DIV_DIV8_FVAL                                    0xf
+#define HWIO_GCC_RPMH_DDRMC_CH1_DDRMC_CH1_ROOT_PERF10_DFSR_SRC_DIV_DIV8_5_FVAL                                 0x10
+#define HWIO_GCC_RPMH_DDRMC_CH1_DDRMC_CH1_ROOT_PERF10_DFSR_SRC_DIV_DIV9_FVAL                                   0x11
+#define HWIO_GCC_RPMH_DDRMC_CH1_DDRMC_CH1_ROOT_PERF10_DFSR_SRC_DIV_DIV9_5_FVAL                                 0x12
+#define HWIO_GCC_RPMH_DDRMC_CH1_DDRMC_CH1_ROOT_PERF10_DFSR_SRC_DIV_DIV10_FVAL                                  0x13
+#define HWIO_GCC_RPMH_DDRMC_CH1_DDRMC_CH1_ROOT_PERF10_DFSR_SRC_DIV_DIV10_5_FVAL                                0x14
+#define HWIO_GCC_RPMH_DDRMC_CH1_DDRMC_CH1_ROOT_PERF10_DFSR_SRC_DIV_DIV11_FVAL                                  0x15
+#define HWIO_GCC_RPMH_DDRMC_CH1_DDRMC_CH1_ROOT_PERF10_DFSR_SRC_DIV_DIV11_5_FVAL                                0x16
+#define HWIO_GCC_RPMH_DDRMC_CH1_DDRMC_CH1_ROOT_PERF10_DFSR_SRC_DIV_DIV12_FVAL                                  0x17
+#define HWIO_GCC_RPMH_DDRMC_CH1_DDRMC_CH1_ROOT_PERF10_DFSR_SRC_DIV_DIV12_5_FVAL                                0x18
+#define HWIO_GCC_RPMH_DDRMC_CH1_DDRMC_CH1_ROOT_PERF10_DFSR_SRC_DIV_DIV13_FVAL                                  0x19
+#define HWIO_GCC_RPMH_DDRMC_CH1_DDRMC_CH1_ROOT_PERF10_DFSR_SRC_DIV_DIV13_5_FVAL                                0x1a
+#define HWIO_GCC_RPMH_DDRMC_CH1_DDRMC_CH1_ROOT_PERF10_DFSR_SRC_DIV_DIV14_FVAL                                  0x1b
+#define HWIO_GCC_RPMH_DDRMC_CH1_DDRMC_CH1_ROOT_PERF10_DFSR_SRC_DIV_DIV14_5_FVAL                                0x1c
+#define HWIO_GCC_RPMH_DDRMC_CH1_DDRMC_CH1_ROOT_PERF10_DFSR_SRC_DIV_DIV15_FVAL                                  0x1d
+#define HWIO_GCC_RPMH_DDRMC_CH1_DDRMC_CH1_ROOT_PERF10_DFSR_SRC_DIV_DIV15_5_FVAL                                0x1e
+#define HWIO_GCC_RPMH_DDRMC_CH1_DDRMC_CH1_ROOT_PERF10_DFSR_SRC_DIV_DIV16_FVAL                                  0x1f
+
+#define HWIO_GCC_RPMH_DDRMC_CH1_DDRMC_CH1_ROOT_PERF11_DFSR_ADDR                                          (GCC_CLK_CTL_REG_REG_BASE      + 0x0001f420)
+#define HWIO_GCC_RPMH_DDRMC_CH1_DDRMC_CH1_ROOT_PERF11_DFSR_PHYS                                          (GCC_CLK_CTL_REG_REG_BASE_PHYS + 0x0001f420)
+#define HWIO_GCC_RPMH_DDRMC_CH1_DDRMC_CH1_ROOT_PERF11_DFSR_OFFS                                          (GCC_CLK_CTL_REG_REG_BASE_OFFS + 0x0001f420)
+#define HWIO_GCC_RPMH_DDRMC_CH1_DDRMC_CH1_ROOT_PERF11_DFSR_RMSK                                               0x71f
+#define HWIO_GCC_RPMH_DDRMC_CH1_DDRMC_CH1_ROOT_PERF11_DFSR_ATTR                                                 0x3
+#define HWIO_GCC_RPMH_DDRMC_CH1_DDRMC_CH1_ROOT_PERF11_DFSR_IN          \
+        in_dword_masked(HWIO_GCC_RPMH_DDRMC_CH1_DDRMC_CH1_ROOT_PERF11_DFSR_ADDR, HWIO_GCC_RPMH_DDRMC_CH1_DDRMC_CH1_ROOT_PERF11_DFSR_RMSK)
+#define HWIO_GCC_RPMH_DDRMC_CH1_DDRMC_CH1_ROOT_PERF11_DFSR_INM(m)      \
+        in_dword_masked(HWIO_GCC_RPMH_DDRMC_CH1_DDRMC_CH1_ROOT_PERF11_DFSR_ADDR, m)
+#define HWIO_GCC_RPMH_DDRMC_CH1_DDRMC_CH1_ROOT_PERF11_DFSR_OUT(v)      \
+        out_dword(HWIO_GCC_RPMH_DDRMC_CH1_DDRMC_CH1_ROOT_PERF11_DFSR_ADDR,v)
+#define HWIO_GCC_RPMH_DDRMC_CH1_DDRMC_CH1_ROOT_PERF11_DFSR_OUTM(m,v) \
+        out_dword_masked_ns(HWIO_GCC_RPMH_DDRMC_CH1_DDRMC_CH1_ROOT_PERF11_DFSR_ADDR,m,v,HWIO_GCC_RPMH_DDRMC_CH1_DDRMC_CH1_ROOT_PERF11_DFSR_IN)
+#define HWIO_GCC_RPMH_DDRMC_CH1_DDRMC_CH1_ROOT_PERF11_DFSR_SRC_SEL_BMSK                                       0x700
+#define HWIO_GCC_RPMH_DDRMC_CH1_DDRMC_CH1_ROOT_PERF11_DFSR_SRC_SEL_SHFT                                         0x8
+#define HWIO_GCC_RPMH_DDRMC_CH1_DDRMC_CH1_ROOT_PERF11_DFSR_SRC_SEL_SRC0_FVAL                                    0x0
+#define HWIO_GCC_RPMH_DDRMC_CH1_DDRMC_CH1_ROOT_PERF11_DFSR_SRC_SEL_SRC1_FVAL                                    0x1
+#define HWIO_GCC_RPMH_DDRMC_CH1_DDRMC_CH1_ROOT_PERF11_DFSR_SRC_SEL_SRC2_FVAL                                    0x2
+#define HWIO_GCC_RPMH_DDRMC_CH1_DDRMC_CH1_ROOT_PERF11_DFSR_SRC_SEL_SRC3_FVAL                                    0x3
+#define HWIO_GCC_RPMH_DDRMC_CH1_DDRMC_CH1_ROOT_PERF11_DFSR_SRC_SEL_SRC4_FVAL                                    0x4
+#define HWIO_GCC_RPMH_DDRMC_CH1_DDRMC_CH1_ROOT_PERF11_DFSR_SRC_SEL_SRC5_FVAL                                    0x5
+#define HWIO_GCC_RPMH_DDRMC_CH1_DDRMC_CH1_ROOT_PERF11_DFSR_SRC_SEL_SRC6_FVAL                                    0x6
+#define HWIO_GCC_RPMH_DDRMC_CH1_DDRMC_CH1_ROOT_PERF11_DFSR_SRC_SEL_SRC7_FVAL                                    0x7
+#define HWIO_GCC_RPMH_DDRMC_CH1_DDRMC_CH1_ROOT_PERF11_DFSR_SRC_DIV_BMSK                                        0x1f
+#define HWIO_GCC_RPMH_DDRMC_CH1_DDRMC_CH1_ROOT_PERF11_DFSR_SRC_DIV_SHFT                                         0x0
+#define HWIO_GCC_RPMH_DDRMC_CH1_DDRMC_CH1_ROOT_PERF11_DFSR_SRC_DIV_BYPASS_FVAL                                  0x0
+#define HWIO_GCC_RPMH_DDRMC_CH1_DDRMC_CH1_ROOT_PERF11_DFSR_SRC_DIV_DIV1_FVAL                                    0x1
+#define HWIO_GCC_RPMH_DDRMC_CH1_DDRMC_CH1_ROOT_PERF11_DFSR_SRC_DIV_DIV1_5_FVAL                                  0x2
+#define HWIO_GCC_RPMH_DDRMC_CH1_DDRMC_CH1_ROOT_PERF11_DFSR_SRC_DIV_DIV2_FVAL                                    0x3
+#define HWIO_GCC_RPMH_DDRMC_CH1_DDRMC_CH1_ROOT_PERF11_DFSR_SRC_DIV_DIV2_5_FVAL                                  0x4
+#define HWIO_GCC_RPMH_DDRMC_CH1_DDRMC_CH1_ROOT_PERF11_DFSR_SRC_DIV_DIV3_FVAL                                    0x5
+#define HWIO_GCC_RPMH_DDRMC_CH1_DDRMC_CH1_ROOT_PERF11_DFSR_SRC_DIV_DIV3_5_FVAL                                  0x6
+#define HWIO_GCC_RPMH_DDRMC_CH1_DDRMC_CH1_ROOT_PERF11_DFSR_SRC_DIV_DIV4_FVAL                                    0x7
+#define HWIO_GCC_RPMH_DDRMC_CH1_DDRMC_CH1_ROOT_PERF11_DFSR_SRC_DIV_DIV4_5_FVAL                                  0x8
+#define HWIO_GCC_RPMH_DDRMC_CH1_DDRMC_CH1_ROOT_PERF11_DFSR_SRC_DIV_DIV5_FVAL                                    0x9
+#define HWIO_GCC_RPMH_DDRMC_CH1_DDRMC_CH1_ROOT_PERF11_DFSR_SRC_DIV_DIV5_5_FVAL                                  0xa
+#define HWIO_GCC_RPMH_DDRMC_CH1_DDRMC_CH1_ROOT_PERF11_DFSR_SRC_DIV_DIV6_FVAL                                    0xb
+#define HWIO_GCC_RPMH_DDRMC_CH1_DDRMC_CH1_ROOT_PERF11_DFSR_SRC_DIV_DIV6_5_FVAL                                  0xc
+#define HWIO_GCC_RPMH_DDRMC_CH1_DDRMC_CH1_ROOT_PERF11_DFSR_SRC_DIV_DIV7_FVAL                                    0xd
+#define HWIO_GCC_RPMH_DDRMC_CH1_DDRMC_CH1_ROOT_PERF11_DFSR_SRC_DIV_DIV7_5_FVAL                                  0xe
+#define HWIO_GCC_RPMH_DDRMC_CH1_DDRMC_CH1_ROOT_PERF11_DFSR_SRC_DIV_DIV8_FVAL                                    0xf
+#define HWIO_GCC_RPMH_DDRMC_CH1_DDRMC_CH1_ROOT_PERF11_DFSR_SRC_DIV_DIV8_5_FVAL                                 0x10
+#define HWIO_GCC_RPMH_DDRMC_CH1_DDRMC_CH1_ROOT_PERF11_DFSR_SRC_DIV_DIV9_FVAL                                   0x11
+#define HWIO_GCC_RPMH_DDRMC_CH1_DDRMC_CH1_ROOT_PERF11_DFSR_SRC_DIV_DIV9_5_FVAL                                 0x12
+#define HWIO_GCC_RPMH_DDRMC_CH1_DDRMC_CH1_ROOT_PERF11_DFSR_SRC_DIV_DIV10_FVAL                                  0x13
+#define HWIO_GCC_RPMH_DDRMC_CH1_DDRMC_CH1_ROOT_PERF11_DFSR_SRC_DIV_DIV10_5_FVAL                                0x14
+#define HWIO_GCC_RPMH_DDRMC_CH1_DDRMC_CH1_ROOT_PERF11_DFSR_SRC_DIV_DIV11_FVAL                                  0x15
+#define HWIO_GCC_RPMH_DDRMC_CH1_DDRMC_CH1_ROOT_PERF11_DFSR_SRC_DIV_DIV11_5_FVAL                                0x16
+#define HWIO_GCC_RPMH_DDRMC_CH1_DDRMC_CH1_ROOT_PERF11_DFSR_SRC_DIV_DIV12_FVAL                                  0x17
+#define HWIO_GCC_RPMH_DDRMC_CH1_DDRMC_CH1_ROOT_PERF11_DFSR_SRC_DIV_DIV12_5_FVAL                                0x18
+#define HWIO_GCC_RPMH_DDRMC_CH1_DDRMC_CH1_ROOT_PERF11_DFSR_SRC_DIV_DIV13_FVAL                                  0x19
+#define HWIO_GCC_RPMH_DDRMC_CH1_DDRMC_CH1_ROOT_PERF11_DFSR_SRC_DIV_DIV13_5_FVAL                                0x1a
+#define HWIO_GCC_RPMH_DDRMC_CH1_DDRMC_CH1_ROOT_PERF11_DFSR_SRC_DIV_DIV14_FVAL                                  0x1b
+#define HWIO_GCC_RPMH_DDRMC_CH1_DDRMC_CH1_ROOT_PERF11_DFSR_SRC_DIV_DIV14_5_FVAL                                0x1c
+#define HWIO_GCC_RPMH_DDRMC_CH1_DDRMC_CH1_ROOT_PERF11_DFSR_SRC_DIV_DIV15_FVAL                                  0x1d
+#define HWIO_GCC_RPMH_DDRMC_CH1_DDRMC_CH1_ROOT_PERF11_DFSR_SRC_DIV_DIV15_5_FVAL                                0x1e
+#define HWIO_GCC_RPMH_DDRMC_CH1_DDRMC_CH1_ROOT_PERF11_DFSR_SRC_DIV_DIV16_FVAL                                  0x1f
+
+#define HWIO_GCC_RPMH_DDRMC_CH1_DDRMC_CH1_ROOT_PERF12_DFSR_ADDR                                          (GCC_CLK_CTL_REG_REG_BASE      + 0x0001f424)
+#define HWIO_GCC_RPMH_DDRMC_CH1_DDRMC_CH1_ROOT_PERF12_DFSR_PHYS                                          (GCC_CLK_CTL_REG_REG_BASE_PHYS + 0x0001f424)
+#define HWIO_GCC_RPMH_DDRMC_CH1_DDRMC_CH1_ROOT_PERF12_DFSR_OFFS                                          (GCC_CLK_CTL_REG_REG_BASE_OFFS + 0x0001f424)
+#define HWIO_GCC_RPMH_DDRMC_CH1_DDRMC_CH1_ROOT_PERF12_DFSR_RMSK                                               0x71f
+#define HWIO_GCC_RPMH_DDRMC_CH1_DDRMC_CH1_ROOT_PERF12_DFSR_ATTR                                                 0x3
+#define HWIO_GCC_RPMH_DDRMC_CH1_DDRMC_CH1_ROOT_PERF12_DFSR_IN          \
+        in_dword_masked(HWIO_GCC_RPMH_DDRMC_CH1_DDRMC_CH1_ROOT_PERF12_DFSR_ADDR, HWIO_GCC_RPMH_DDRMC_CH1_DDRMC_CH1_ROOT_PERF12_DFSR_RMSK)
+#define HWIO_GCC_RPMH_DDRMC_CH1_DDRMC_CH1_ROOT_PERF12_DFSR_INM(m)      \
+        in_dword_masked(HWIO_GCC_RPMH_DDRMC_CH1_DDRMC_CH1_ROOT_PERF12_DFSR_ADDR, m)
+#define HWIO_GCC_RPMH_DDRMC_CH1_DDRMC_CH1_ROOT_PERF12_DFSR_OUT(v)      \
+        out_dword(HWIO_GCC_RPMH_DDRMC_CH1_DDRMC_CH1_ROOT_PERF12_DFSR_ADDR,v)
+#define HWIO_GCC_RPMH_DDRMC_CH1_DDRMC_CH1_ROOT_PERF12_DFSR_OUTM(m,v) \
+        out_dword_masked_ns(HWIO_GCC_RPMH_DDRMC_CH1_DDRMC_CH1_ROOT_PERF12_DFSR_ADDR,m,v,HWIO_GCC_RPMH_DDRMC_CH1_DDRMC_CH1_ROOT_PERF12_DFSR_IN)
+#define HWIO_GCC_RPMH_DDRMC_CH1_DDRMC_CH1_ROOT_PERF12_DFSR_SRC_SEL_BMSK                                       0x700
+#define HWIO_GCC_RPMH_DDRMC_CH1_DDRMC_CH1_ROOT_PERF12_DFSR_SRC_SEL_SHFT                                         0x8
+#define HWIO_GCC_RPMH_DDRMC_CH1_DDRMC_CH1_ROOT_PERF12_DFSR_SRC_SEL_SRC0_FVAL                                    0x0
+#define HWIO_GCC_RPMH_DDRMC_CH1_DDRMC_CH1_ROOT_PERF12_DFSR_SRC_SEL_SRC1_FVAL                                    0x1
+#define HWIO_GCC_RPMH_DDRMC_CH1_DDRMC_CH1_ROOT_PERF12_DFSR_SRC_SEL_SRC2_FVAL                                    0x2
+#define HWIO_GCC_RPMH_DDRMC_CH1_DDRMC_CH1_ROOT_PERF12_DFSR_SRC_SEL_SRC3_FVAL                                    0x3
+#define HWIO_GCC_RPMH_DDRMC_CH1_DDRMC_CH1_ROOT_PERF12_DFSR_SRC_SEL_SRC4_FVAL                                    0x4
+#define HWIO_GCC_RPMH_DDRMC_CH1_DDRMC_CH1_ROOT_PERF12_DFSR_SRC_SEL_SRC5_FVAL                                    0x5
+#define HWIO_GCC_RPMH_DDRMC_CH1_DDRMC_CH1_ROOT_PERF12_DFSR_SRC_SEL_SRC6_FVAL                                    0x6
+#define HWIO_GCC_RPMH_DDRMC_CH1_DDRMC_CH1_ROOT_PERF12_DFSR_SRC_SEL_SRC7_FVAL                                    0x7
+#define HWIO_GCC_RPMH_DDRMC_CH1_DDRMC_CH1_ROOT_PERF12_DFSR_SRC_DIV_BMSK                                        0x1f
+#define HWIO_GCC_RPMH_DDRMC_CH1_DDRMC_CH1_ROOT_PERF12_DFSR_SRC_DIV_SHFT                                         0x0
+#define HWIO_GCC_RPMH_DDRMC_CH1_DDRMC_CH1_ROOT_PERF12_DFSR_SRC_DIV_BYPASS_FVAL                                  0x0
+#define HWIO_GCC_RPMH_DDRMC_CH1_DDRMC_CH1_ROOT_PERF12_DFSR_SRC_DIV_DIV1_FVAL                                    0x1
+#define HWIO_GCC_RPMH_DDRMC_CH1_DDRMC_CH1_ROOT_PERF12_DFSR_SRC_DIV_DIV1_5_FVAL                                  0x2
+#define HWIO_GCC_RPMH_DDRMC_CH1_DDRMC_CH1_ROOT_PERF12_DFSR_SRC_DIV_DIV2_FVAL                                    0x3
+#define HWIO_GCC_RPMH_DDRMC_CH1_DDRMC_CH1_ROOT_PERF12_DFSR_SRC_DIV_DIV2_5_FVAL                                  0x4
+#define HWIO_GCC_RPMH_DDRMC_CH1_DDRMC_CH1_ROOT_PERF12_DFSR_SRC_DIV_DIV3_FVAL                                    0x5
+#define HWIO_GCC_RPMH_DDRMC_CH1_DDRMC_CH1_ROOT_PERF12_DFSR_SRC_DIV_DIV3_5_FVAL                                  0x6
+#define HWIO_GCC_RPMH_DDRMC_CH1_DDRMC_CH1_ROOT_PERF12_DFSR_SRC_DIV_DIV4_FVAL                                    0x7
+#define HWIO_GCC_RPMH_DDRMC_CH1_DDRMC_CH1_ROOT_PERF12_DFSR_SRC_DIV_DIV4_5_FVAL                                  0x8
+#define HWIO_GCC_RPMH_DDRMC_CH1_DDRMC_CH1_ROOT_PERF12_DFSR_SRC_DIV_DIV5_FVAL                                    0x9
+#define HWIO_GCC_RPMH_DDRMC_CH1_DDRMC_CH1_ROOT_PERF12_DFSR_SRC_DIV_DIV5_5_FVAL                                  0xa
+#define HWIO_GCC_RPMH_DDRMC_CH1_DDRMC_CH1_ROOT_PERF12_DFSR_SRC_DIV_DIV6_FVAL                                    0xb
+#define HWIO_GCC_RPMH_DDRMC_CH1_DDRMC_CH1_ROOT_PERF12_DFSR_SRC_DIV_DIV6_5_FVAL                                  0xc
+#define HWIO_GCC_RPMH_DDRMC_CH1_DDRMC_CH1_ROOT_PERF12_DFSR_SRC_DIV_DIV7_FVAL                                    0xd
+#define HWIO_GCC_RPMH_DDRMC_CH1_DDRMC_CH1_ROOT_PERF12_DFSR_SRC_DIV_DIV7_5_FVAL                                  0xe
+#define HWIO_GCC_RPMH_DDRMC_CH1_DDRMC_CH1_ROOT_PERF12_DFSR_SRC_DIV_DIV8_FVAL                                    0xf
+#define HWIO_GCC_RPMH_DDRMC_CH1_DDRMC_CH1_ROOT_PERF12_DFSR_SRC_DIV_DIV8_5_FVAL                                 0x10
+#define HWIO_GCC_RPMH_DDRMC_CH1_DDRMC_CH1_ROOT_PERF12_DFSR_SRC_DIV_DIV9_FVAL                                   0x11
+#define HWIO_GCC_RPMH_DDRMC_CH1_DDRMC_CH1_ROOT_PERF12_DFSR_SRC_DIV_DIV9_5_FVAL                                 0x12
+#define HWIO_GCC_RPMH_DDRMC_CH1_DDRMC_CH1_ROOT_PERF12_DFSR_SRC_DIV_DIV10_FVAL                                  0x13
+#define HWIO_GCC_RPMH_DDRMC_CH1_DDRMC_CH1_ROOT_PERF12_DFSR_SRC_DIV_DIV10_5_FVAL                                0x14
+#define HWIO_GCC_RPMH_DDRMC_CH1_DDRMC_CH1_ROOT_PERF12_DFSR_SRC_DIV_DIV11_FVAL                                  0x15
+#define HWIO_GCC_RPMH_DDRMC_CH1_DDRMC_CH1_ROOT_PERF12_DFSR_SRC_DIV_DIV11_5_FVAL                                0x16
+#define HWIO_GCC_RPMH_DDRMC_CH1_DDRMC_CH1_ROOT_PERF12_DFSR_SRC_DIV_DIV12_FVAL                                  0x17
+#define HWIO_GCC_RPMH_DDRMC_CH1_DDRMC_CH1_ROOT_PERF12_DFSR_SRC_DIV_DIV12_5_FVAL                                0x18
+#define HWIO_GCC_RPMH_DDRMC_CH1_DDRMC_CH1_ROOT_PERF12_DFSR_SRC_DIV_DIV13_FVAL                                  0x19
+#define HWIO_GCC_RPMH_DDRMC_CH1_DDRMC_CH1_ROOT_PERF12_DFSR_SRC_DIV_DIV13_5_FVAL                                0x1a
+#define HWIO_GCC_RPMH_DDRMC_CH1_DDRMC_CH1_ROOT_PERF12_DFSR_SRC_DIV_DIV14_FVAL                                  0x1b
+#define HWIO_GCC_RPMH_DDRMC_CH1_DDRMC_CH1_ROOT_PERF12_DFSR_SRC_DIV_DIV14_5_FVAL                                0x1c
+#define HWIO_GCC_RPMH_DDRMC_CH1_DDRMC_CH1_ROOT_PERF12_DFSR_SRC_DIV_DIV15_FVAL                                  0x1d
+#define HWIO_GCC_RPMH_DDRMC_CH1_DDRMC_CH1_ROOT_PERF12_DFSR_SRC_DIV_DIV15_5_FVAL                                0x1e
+#define HWIO_GCC_RPMH_DDRMC_CH1_DDRMC_CH1_ROOT_PERF12_DFSR_SRC_DIV_DIV16_FVAL                                  0x1f
+
+#define HWIO_GCC_RPMH_DDRMC_CH1_DDRMC_CH1_ROOT_PERF13_DFSR_ADDR                                          (GCC_CLK_CTL_REG_REG_BASE      + 0x0001f428)
+#define HWIO_GCC_RPMH_DDRMC_CH1_DDRMC_CH1_ROOT_PERF13_DFSR_PHYS                                          (GCC_CLK_CTL_REG_REG_BASE_PHYS + 0x0001f428)
+#define HWIO_GCC_RPMH_DDRMC_CH1_DDRMC_CH1_ROOT_PERF13_DFSR_OFFS                                          (GCC_CLK_CTL_REG_REG_BASE_OFFS + 0x0001f428)
+#define HWIO_GCC_RPMH_DDRMC_CH1_DDRMC_CH1_ROOT_PERF13_DFSR_RMSK                                               0x71f
+#define HWIO_GCC_RPMH_DDRMC_CH1_DDRMC_CH1_ROOT_PERF13_DFSR_ATTR                                                 0x3
+#define HWIO_GCC_RPMH_DDRMC_CH1_DDRMC_CH1_ROOT_PERF13_DFSR_IN          \
+        in_dword_masked(HWIO_GCC_RPMH_DDRMC_CH1_DDRMC_CH1_ROOT_PERF13_DFSR_ADDR, HWIO_GCC_RPMH_DDRMC_CH1_DDRMC_CH1_ROOT_PERF13_DFSR_RMSK)
+#define HWIO_GCC_RPMH_DDRMC_CH1_DDRMC_CH1_ROOT_PERF13_DFSR_INM(m)      \
+        in_dword_masked(HWIO_GCC_RPMH_DDRMC_CH1_DDRMC_CH1_ROOT_PERF13_DFSR_ADDR, m)
+#define HWIO_GCC_RPMH_DDRMC_CH1_DDRMC_CH1_ROOT_PERF13_DFSR_OUT(v)      \
+        out_dword(HWIO_GCC_RPMH_DDRMC_CH1_DDRMC_CH1_ROOT_PERF13_DFSR_ADDR,v)
+#define HWIO_GCC_RPMH_DDRMC_CH1_DDRMC_CH1_ROOT_PERF13_DFSR_OUTM(m,v) \
+        out_dword_masked_ns(HWIO_GCC_RPMH_DDRMC_CH1_DDRMC_CH1_ROOT_PERF13_DFSR_ADDR,m,v,HWIO_GCC_RPMH_DDRMC_CH1_DDRMC_CH1_ROOT_PERF13_DFSR_IN)
+#define HWIO_GCC_RPMH_DDRMC_CH1_DDRMC_CH1_ROOT_PERF13_DFSR_SRC_SEL_BMSK                                       0x700
+#define HWIO_GCC_RPMH_DDRMC_CH1_DDRMC_CH1_ROOT_PERF13_DFSR_SRC_SEL_SHFT                                         0x8
+#define HWIO_GCC_RPMH_DDRMC_CH1_DDRMC_CH1_ROOT_PERF13_DFSR_SRC_SEL_SRC0_FVAL                                    0x0
+#define HWIO_GCC_RPMH_DDRMC_CH1_DDRMC_CH1_ROOT_PERF13_DFSR_SRC_SEL_SRC1_FVAL                                    0x1
+#define HWIO_GCC_RPMH_DDRMC_CH1_DDRMC_CH1_ROOT_PERF13_DFSR_SRC_SEL_SRC2_FVAL                                    0x2
+#define HWIO_GCC_RPMH_DDRMC_CH1_DDRMC_CH1_ROOT_PERF13_DFSR_SRC_SEL_SRC3_FVAL                                    0x3
+#define HWIO_GCC_RPMH_DDRMC_CH1_DDRMC_CH1_ROOT_PERF13_DFSR_SRC_SEL_SRC4_FVAL                                    0x4
+#define HWIO_GCC_RPMH_DDRMC_CH1_DDRMC_CH1_ROOT_PERF13_DFSR_SRC_SEL_SRC5_FVAL                                    0x5
+#define HWIO_GCC_RPMH_DDRMC_CH1_DDRMC_CH1_ROOT_PERF13_DFSR_SRC_SEL_SRC6_FVAL                                    0x6
+#define HWIO_GCC_RPMH_DDRMC_CH1_DDRMC_CH1_ROOT_PERF13_DFSR_SRC_SEL_SRC7_FVAL                                    0x7
+#define HWIO_GCC_RPMH_DDRMC_CH1_DDRMC_CH1_ROOT_PERF13_DFSR_SRC_DIV_BMSK                                        0x1f
+#define HWIO_GCC_RPMH_DDRMC_CH1_DDRMC_CH1_ROOT_PERF13_DFSR_SRC_DIV_SHFT                                         0x0
+#define HWIO_GCC_RPMH_DDRMC_CH1_DDRMC_CH1_ROOT_PERF13_DFSR_SRC_DIV_BYPASS_FVAL                                  0x0
+#define HWIO_GCC_RPMH_DDRMC_CH1_DDRMC_CH1_ROOT_PERF13_DFSR_SRC_DIV_DIV1_FVAL                                    0x1
+#define HWIO_GCC_RPMH_DDRMC_CH1_DDRMC_CH1_ROOT_PERF13_DFSR_SRC_DIV_DIV1_5_FVAL                                  0x2
+#define HWIO_GCC_RPMH_DDRMC_CH1_DDRMC_CH1_ROOT_PERF13_DFSR_SRC_DIV_DIV2_FVAL                                    0x3
+#define HWIO_GCC_RPMH_DDRMC_CH1_DDRMC_CH1_ROOT_PERF13_DFSR_SRC_DIV_DIV2_5_FVAL                                  0x4
+#define HWIO_GCC_RPMH_DDRMC_CH1_DDRMC_CH1_ROOT_PERF13_DFSR_SRC_DIV_DIV3_FVAL                                    0x5
+#define HWIO_GCC_RPMH_DDRMC_CH1_DDRMC_CH1_ROOT_PERF13_DFSR_SRC_DIV_DIV3_5_FVAL                                  0x6
+#define HWIO_GCC_RPMH_DDRMC_CH1_DDRMC_CH1_ROOT_PERF13_DFSR_SRC_DIV_DIV4_FVAL                                    0x7
+#define HWIO_GCC_RPMH_DDRMC_CH1_DDRMC_CH1_ROOT_PERF13_DFSR_SRC_DIV_DIV4_5_FVAL                                  0x8
+#define HWIO_GCC_RPMH_DDRMC_CH1_DDRMC_CH1_ROOT_PERF13_DFSR_SRC_DIV_DIV5_FVAL                                    0x9
+#define HWIO_GCC_RPMH_DDRMC_CH1_DDRMC_CH1_ROOT_PERF13_DFSR_SRC_DIV_DIV5_5_FVAL                                  0xa
+#define HWIO_GCC_RPMH_DDRMC_CH1_DDRMC_CH1_ROOT_PERF13_DFSR_SRC_DIV_DIV6_FVAL                                    0xb
+#define HWIO_GCC_RPMH_DDRMC_CH1_DDRMC_CH1_ROOT_PERF13_DFSR_SRC_DIV_DIV6_5_FVAL                                  0xc
+#define HWIO_GCC_RPMH_DDRMC_CH1_DDRMC_CH1_ROOT_PERF13_DFSR_SRC_DIV_DIV7_FVAL                                    0xd
+#define HWIO_GCC_RPMH_DDRMC_CH1_DDRMC_CH1_ROOT_PERF13_DFSR_SRC_DIV_DIV7_5_FVAL                                  0xe
+#define HWIO_GCC_RPMH_DDRMC_CH1_DDRMC_CH1_ROOT_PERF13_DFSR_SRC_DIV_DIV8_FVAL                                    0xf
+#define HWIO_GCC_RPMH_DDRMC_CH1_DDRMC_CH1_ROOT_PERF13_DFSR_SRC_DIV_DIV8_5_FVAL                                 0x10
+#define HWIO_GCC_RPMH_DDRMC_CH1_DDRMC_CH1_ROOT_PERF13_DFSR_SRC_DIV_DIV9_FVAL                                   0x11
+#define HWIO_GCC_RPMH_DDRMC_CH1_DDRMC_CH1_ROOT_PERF13_DFSR_SRC_DIV_DIV9_5_FVAL                                 0x12
+#define HWIO_GCC_RPMH_DDRMC_CH1_DDRMC_CH1_ROOT_PERF13_DFSR_SRC_DIV_DIV10_FVAL                                  0x13
+#define HWIO_GCC_RPMH_DDRMC_CH1_DDRMC_CH1_ROOT_PERF13_DFSR_SRC_DIV_DIV10_5_FVAL                                0x14
+#define HWIO_GCC_RPMH_DDRMC_CH1_DDRMC_CH1_ROOT_PERF13_DFSR_SRC_DIV_DIV11_FVAL                                  0x15
+#define HWIO_GCC_RPMH_DDRMC_CH1_DDRMC_CH1_ROOT_PERF13_DFSR_SRC_DIV_DIV11_5_FVAL                                0x16
+#define HWIO_GCC_RPMH_DDRMC_CH1_DDRMC_CH1_ROOT_PERF13_DFSR_SRC_DIV_DIV12_FVAL                                  0x17
+#define HWIO_GCC_RPMH_DDRMC_CH1_DDRMC_CH1_ROOT_PERF13_DFSR_SRC_DIV_DIV12_5_FVAL                                0x18
+#define HWIO_GCC_RPMH_DDRMC_CH1_DDRMC_CH1_ROOT_PERF13_DFSR_SRC_DIV_DIV13_FVAL                                  0x19
+#define HWIO_GCC_RPMH_DDRMC_CH1_DDRMC_CH1_ROOT_PERF13_DFSR_SRC_DIV_DIV13_5_FVAL                                0x1a
+#define HWIO_GCC_RPMH_DDRMC_CH1_DDRMC_CH1_ROOT_PERF13_DFSR_SRC_DIV_DIV14_FVAL                                  0x1b
+#define HWIO_GCC_RPMH_DDRMC_CH1_DDRMC_CH1_ROOT_PERF13_DFSR_SRC_DIV_DIV14_5_FVAL                                0x1c
+#define HWIO_GCC_RPMH_DDRMC_CH1_DDRMC_CH1_ROOT_PERF13_DFSR_SRC_DIV_DIV15_FVAL                                  0x1d
+#define HWIO_GCC_RPMH_DDRMC_CH1_DDRMC_CH1_ROOT_PERF13_DFSR_SRC_DIV_DIV15_5_FVAL                                0x1e
+#define HWIO_GCC_RPMH_DDRMC_CH1_DDRMC_CH1_ROOT_PERF13_DFSR_SRC_DIV_DIV16_FVAL                                  0x1f
+
+#define HWIO_GCC_RPMH_DDRMC_CH1_DDRMC_CH1_ROOT_PERF14_DFSR_ADDR                                          (GCC_CLK_CTL_REG_REG_BASE      + 0x0001f42c)
+#define HWIO_GCC_RPMH_DDRMC_CH1_DDRMC_CH1_ROOT_PERF14_DFSR_PHYS                                          (GCC_CLK_CTL_REG_REG_BASE_PHYS + 0x0001f42c)
+#define HWIO_GCC_RPMH_DDRMC_CH1_DDRMC_CH1_ROOT_PERF14_DFSR_OFFS                                          (GCC_CLK_CTL_REG_REG_BASE_OFFS + 0x0001f42c)
+#define HWIO_GCC_RPMH_DDRMC_CH1_DDRMC_CH1_ROOT_PERF14_DFSR_RMSK                                               0x71f
+#define HWIO_GCC_RPMH_DDRMC_CH1_DDRMC_CH1_ROOT_PERF14_DFSR_ATTR                                                 0x3
+#define HWIO_GCC_RPMH_DDRMC_CH1_DDRMC_CH1_ROOT_PERF14_DFSR_IN          \
+        in_dword_masked(HWIO_GCC_RPMH_DDRMC_CH1_DDRMC_CH1_ROOT_PERF14_DFSR_ADDR, HWIO_GCC_RPMH_DDRMC_CH1_DDRMC_CH1_ROOT_PERF14_DFSR_RMSK)
+#define HWIO_GCC_RPMH_DDRMC_CH1_DDRMC_CH1_ROOT_PERF14_DFSR_INM(m)      \
+        in_dword_masked(HWIO_GCC_RPMH_DDRMC_CH1_DDRMC_CH1_ROOT_PERF14_DFSR_ADDR, m)
+#define HWIO_GCC_RPMH_DDRMC_CH1_DDRMC_CH1_ROOT_PERF14_DFSR_OUT(v)      \
+        out_dword(HWIO_GCC_RPMH_DDRMC_CH1_DDRMC_CH1_ROOT_PERF14_DFSR_ADDR,v)
+#define HWIO_GCC_RPMH_DDRMC_CH1_DDRMC_CH1_ROOT_PERF14_DFSR_OUTM(m,v) \
+        out_dword_masked_ns(HWIO_GCC_RPMH_DDRMC_CH1_DDRMC_CH1_ROOT_PERF14_DFSR_ADDR,m,v,HWIO_GCC_RPMH_DDRMC_CH1_DDRMC_CH1_ROOT_PERF14_DFSR_IN)
+#define HWIO_GCC_RPMH_DDRMC_CH1_DDRMC_CH1_ROOT_PERF14_DFSR_SRC_SEL_BMSK                                       0x700
+#define HWIO_GCC_RPMH_DDRMC_CH1_DDRMC_CH1_ROOT_PERF14_DFSR_SRC_SEL_SHFT                                         0x8
+#define HWIO_GCC_RPMH_DDRMC_CH1_DDRMC_CH1_ROOT_PERF14_DFSR_SRC_SEL_SRC0_FVAL                                    0x0
+#define HWIO_GCC_RPMH_DDRMC_CH1_DDRMC_CH1_ROOT_PERF14_DFSR_SRC_SEL_SRC1_FVAL                                    0x1
+#define HWIO_GCC_RPMH_DDRMC_CH1_DDRMC_CH1_ROOT_PERF14_DFSR_SRC_SEL_SRC2_FVAL                                    0x2
+#define HWIO_GCC_RPMH_DDRMC_CH1_DDRMC_CH1_ROOT_PERF14_DFSR_SRC_SEL_SRC3_FVAL                                    0x3
+#define HWIO_GCC_RPMH_DDRMC_CH1_DDRMC_CH1_ROOT_PERF14_DFSR_SRC_SEL_SRC4_FVAL                                    0x4
+#define HWIO_GCC_RPMH_DDRMC_CH1_DDRMC_CH1_ROOT_PERF14_DFSR_SRC_SEL_SRC5_FVAL                                    0x5
+#define HWIO_GCC_RPMH_DDRMC_CH1_DDRMC_CH1_ROOT_PERF14_DFSR_SRC_SEL_SRC6_FVAL                                    0x6
+#define HWIO_GCC_RPMH_DDRMC_CH1_DDRMC_CH1_ROOT_PERF14_DFSR_SRC_SEL_SRC7_FVAL                                    0x7
+#define HWIO_GCC_RPMH_DDRMC_CH1_DDRMC_CH1_ROOT_PERF14_DFSR_SRC_DIV_BMSK                                        0x1f
+#define HWIO_GCC_RPMH_DDRMC_CH1_DDRMC_CH1_ROOT_PERF14_DFSR_SRC_DIV_SHFT                                         0x0
+#define HWIO_GCC_RPMH_DDRMC_CH1_DDRMC_CH1_ROOT_PERF14_DFSR_SRC_DIV_BYPASS_FVAL                                  0x0
+#define HWIO_GCC_RPMH_DDRMC_CH1_DDRMC_CH1_ROOT_PERF14_DFSR_SRC_DIV_DIV1_FVAL                                    0x1
+#define HWIO_GCC_RPMH_DDRMC_CH1_DDRMC_CH1_ROOT_PERF14_DFSR_SRC_DIV_DIV1_5_FVAL                                  0x2
+#define HWIO_GCC_RPMH_DDRMC_CH1_DDRMC_CH1_ROOT_PERF14_DFSR_SRC_DIV_DIV2_FVAL                                    0x3
+#define HWIO_GCC_RPMH_DDRMC_CH1_DDRMC_CH1_ROOT_PERF14_DFSR_SRC_DIV_DIV2_5_FVAL                                  0x4
+#define HWIO_GCC_RPMH_DDRMC_CH1_DDRMC_CH1_ROOT_PERF14_DFSR_SRC_DIV_DIV3_FVAL                                    0x5
+#define HWIO_GCC_RPMH_DDRMC_CH1_DDRMC_CH1_ROOT_PERF14_DFSR_SRC_DIV_DIV3_5_FVAL                                  0x6
+#define HWIO_GCC_RPMH_DDRMC_CH1_DDRMC_CH1_ROOT_PERF14_DFSR_SRC_DIV_DIV4_FVAL                                    0x7
+#define HWIO_GCC_RPMH_DDRMC_CH1_DDRMC_CH1_ROOT_PERF14_DFSR_SRC_DIV_DIV4_5_FVAL                                  0x8
+#define HWIO_GCC_RPMH_DDRMC_CH1_DDRMC_CH1_ROOT_PERF14_DFSR_SRC_DIV_DIV5_FVAL                                    0x9
+#define HWIO_GCC_RPMH_DDRMC_CH1_DDRMC_CH1_ROOT_PERF14_DFSR_SRC_DIV_DIV5_5_FVAL                                  0xa
+#define HWIO_GCC_RPMH_DDRMC_CH1_DDRMC_CH1_ROOT_PERF14_DFSR_SRC_DIV_DIV6_FVAL                                    0xb
+#define HWIO_GCC_RPMH_DDRMC_CH1_DDRMC_CH1_ROOT_PERF14_DFSR_SRC_DIV_DIV6_5_FVAL                                  0xc
+#define HWIO_GCC_RPMH_DDRMC_CH1_DDRMC_CH1_ROOT_PERF14_DFSR_SRC_DIV_DIV7_FVAL                                    0xd
+#define HWIO_GCC_RPMH_DDRMC_CH1_DDRMC_CH1_ROOT_PERF14_DFSR_SRC_DIV_DIV7_5_FVAL                                  0xe
+#define HWIO_GCC_RPMH_DDRMC_CH1_DDRMC_CH1_ROOT_PERF14_DFSR_SRC_DIV_DIV8_FVAL                                    0xf
+#define HWIO_GCC_RPMH_DDRMC_CH1_DDRMC_CH1_ROOT_PERF14_DFSR_SRC_DIV_DIV8_5_FVAL                                 0x10
+#define HWIO_GCC_RPMH_DDRMC_CH1_DDRMC_CH1_ROOT_PERF14_DFSR_SRC_DIV_DIV9_FVAL                                   0x11
+#define HWIO_GCC_RPMH_DDRMC_CH1_DDRMC_CH1_ROOT_PERF14_DFSR_SRC_DIV_DIV9_5_FVAL                                 0x12
+#define HWIO_GCC_RPMH_DDRMC_CH1_DDRMC_CH1_ROOT_PERF14_DFSR_SRC_DIV_DIV10_FVAL                                  0x13
+#define HWIO_GCC_RPMH_DDRMC_CH1_DDRMC_CH1_ROOT_PERF14_DFSR_SRC_DIV_DIV10_5_FVAL                                0x14
+#define HWIO_GCC_RPMH_DDRMC_CH1_DDRMC_CH1_ROOT_PERF14_DFSR_SRC_DIV_DIV11_FVAL                                  0x15
+#define HWIO_GCC_RPMH_DDRMC_CH1_DDRMC_CH1_ROOT_PERF14_DFSR_SRC_DIV_DIV11_5_FVAL                                0x16
+#define HWIO_GCC_RPMH_DDRMC_CH1_DDRMC_CH1_ROOT_PERF14_DFSR_SRC_DIV_DIV12_FVAL                                  0x17
+#define HWIO_GCC_RPMH_DDRMC_CH1_DDRMC_CH1_ROOT_PERF14_DFSR_SRC_DIV_DIV12_5_FVAL                                0x18
+#define HWIO_GCC_RPMH_DDRMC_CH1_DDRMC_CH1_ROOT_PERF14_DFSR_SRC_DIV_DIV13_FVAL                                  0x19
+#define HWIO_GCC_RPMH_DDRMC_CH1_DDRMC_CH1_ROOT_PERF14_DFSR_SRC_DIV_DIV13_5_FVAL                                0x1a
+#define HWIO_GCC_RPMH_DDRMC_CH1_DDRMC_CH1_ROOT_PERF14_DFSR_SRC_DIV_DIV14_FVAL                                  0x1b
+#define HWIO_GCC_RPMH_DDRMC_CH1_DDRMC_CH1_ROOT_PERF14_DFSR_SRC_DIV_DIV14_5_FVAL                                0x1c
+#define HWIO_GCC_RPMH_DDRMC_CH1_DDRMC_CH1_ROOT_PERF14_DFSR_SRC_DIV_DIV15_FVAL                                  0x1d
+#define HWIO_GCC_RPMH_DDRMC_CH1_DDRMC_CH1_ROOT_PERF14_DFSR_SRC_DIV_DIV15_5_FVAL                                0x1e
+#define HWIO_GCC_RPMH_DDRMC_CH1_DDRMC_CH1_ROOT_PERF14_DFSR_SRC_DIV_DIV16_FVAL                                  0x1f
+
+#define HWIO_GCC_RPMH_DDRMC_CH1_DDRMC_CH1_ROOT_PERF15_DFSR_ADDR                                          (GCC_CLK_CTL_REG_REG_BASE      + 0x0001f430)
+#define HWIO_GCC_RPMH_DDRMC_CH1_DDRMC_CH1_ROOT_PERF15_DFSR_PHYS                                          (GCC_CLK_CTL_REG_REG_BASE_PHYS + 0x0001f430)
+#define HWIO_GCC_RPMH_DDRMC_CH1_DDRMC_CH1_ROOT_PERF15_DFSR_OFFS                                          (GCC_CLK_CTL_REG_REG_BASE_OFFS + 0x0001f430)
+#define HWIO_GCC_RPMH_DDRMC_CH1_DDRMC_CH1_ROOT_PERF15_DFSR_RMSK                                               0x71f
+#define HWIO_GCC_RPMH_DDRMC_CH1_DDRMC_CH1_ROOT_PERF15_DFSR_ATTR                                                 0x3
+#define HWIO_GCC_RPMH_DDRMC_CH1_DDRMC_CH1_ROOT_PERF15_DFSR_IN          \
+        in_dword_masked(HWIO_GCC_RPMH_DDRMC_CH1_DDRMC_CH1_ROOT_PERF15_DFSR_ADDR, HWIO_GCC_RPMH_DDRMC_CH1_DDRMC_CH1_ROOT_PERF15_DFSR_RMSK)
+#define HWIO_GCC_RPMH_DDRMC_CH1_DDRMC_CH1_ROOT_PERF15_DFSR_INM(m)      \
+        in_dword_masked(HWIO_GCC_RPMH_DDRMC_CH1_DDRMC_CH1_ROOT_PERF15_DFSR_ADDR, m)
+#define HWIO_GCC_RPMH_DDRMC_CH1_DDRMC_CH1_ROOT_PERF15_DFSR_OUT(v)      \
+        out_dword(HWIO_GCC_RPMH_DDRMC_CH1_DDRMC_CH1_ROOT_PERF15_DFSR_ADDR,v)
+#define HWIO_GCC_RPMH_DDRMC_CH1_DDRMC_CH1_ROOT_PERF15_DFSR_OUTM(m,v) \
+        out_dword_masked_ns(HWIO_GCC_RPMH_DDRMC_CH1_DDRMC_CH1_ROOT_PERF15_DFSR_ADDR,m,v,HWIO_GCC_RPMH_DDRMC_CH1_DDRMC_CH1_ROOT_PERF15_DFSR_IN)
+#define HWIO_GCC_RPMH_DDRMC_CH1_DDRMC_CH1_ROOT_PERF15_DFSR_SRC_SEL_BMSK                                       0x700
+#define HWIO_GCC_RPMH_DDRMC_CH1_DDRMC_CH1_ROOT_PERF15_DFSR_SRC_SEL_SHFT                                         0x8
+#define HWIO_GCC_RPMH_DDRMC_CH1_DDRMC_CH1_ROOT_PERF15_DFSR_SRC_SEL_SRC0_FVAL                                    0x0
+#define HWIO_GCC_RPMH_DDRMC_CH1_DDRMC_CH1_ROOT_PERF15_DFSR_SRC_SEL_SRC1_FVAL                                    0x1
+#define HWIO_GCC_RPMH_DDRMC_CH1_DDRMC_CH1_ROOT_PERF15_DFSR_SRC_SEL_SRC2_FVAL                                    0x2
+#define HWIO_GCC_RPMH_DDRMC_CH1_DDRMC_CH1_ROOT_PERF15_DFSR_SRC_SEL_SRC3_FVAL                                    0x3
+#define HWIO_GCC_RPMH_DDRMC_CH1_DDRMC_CH1_ROOT_PERF15_DFSR_SRC_SEL_SRC4_FVAL                                    0x4
+#define HWIO_GCC_RPMH_DDRMC_CH1_DDRMC_CH1_ROOT_PERF15_DFSR_SRC_SEL_SRC5_FVAL                                    0x5
+#define HWIO_GCC_RPMH_DDRMC_CH1_DDRMC_CH1_ROOT_PERF15_DFSR_SRC_SEL_SRC6_FVAL                                    0x6
+#define HWIO_GCC_RPMH_DDRMC_CH1_DDRMC_CH1_ROOT_PERF15_DFSR_SRC_SEL_SRC7_FVAL                                    0x7
+#define HWIO_GCC_RPMH_DDRMC_CH1_DDRMC_CH1_ROOT_PERF15_DFSR_SRC_DIV_BMSK                                        0x1f
+#define HWIO_GCC_RPMH_DDRMC_CH1_DDRMC_CH1_ROOT_PERF15_DFSR_SRC_DIV_SHFT                                         0x0
+#define HWIO_GCC_RPMH_DDRMC_CH1_DDRMC_CH1_ROOT_PERF15_DFSR_SRC_DIV_BYPASS_FVAL                                  0x0
+#define HWIO_GCC_RPMH_DDRMC_CH1_DDRMC_CH1_ROOT_PERF15_DFSR_SRC_DIV_DIV1_FVAL                                    0x1
+#define HWIO_GCC_RPMH_DDRMC_CH1_DDRMC_CH1_ROOT_PERF15_DFSR_SRC_DIV_DIV1_5_FVAL                                  0x2
+#define HWIO_GCC_RPMH_DDRMC_CH1_DDRMC_CH1_ROOT_PERF15_DFSR_SRC_DIV_DIV2_FVAL                                    0x3
+#define HWIO_GCC_RPMH_DDRMC_CH1_DDRMC_CH1_ROOT_PERF15_DFSR_SRC_DIV_DIV2_5_FVAL                                  0x4
+#define HWIO_GCC_RPMH_DDRMC_CH1_DDRMC_CH1_ROOT_PERF15_DFSR_SRC_DIV_DIV3_FVAL                                    0x5
+#define HWIO_GCC_RPMH_DDRMC_CH1_DDRMC_CH1_ROOT_PERF15_DFSR_SRC_DIV_DIV3_5_FVAL                                  0x6
+#define HWIO_GCC_RPMH_DDRMC_CH1_DDRMC_CH1_ROOT_PERF15_DFSR_SRC_DIV_DIV4_FVAL                                    0x7
+#define HWIO_GCC_RPMH_DDRMC_CH1_DDRMC_CH1_ROOT_PERF15_DFSR_SRC_DIV_DIV4_5_FVAL                                  0x8
+#define HWIO_GCC_RPMH_DDRMC_CH1_DDRMC_CH1_ROOT_PERF15_DFSR_SRC_DIV_DIV5_FVAL                                    0x9
+#define HWIO_GCC_RPMH_DDRMC_CH1_DDRMC_CH1_ROOT_PERF15_DFSR_SRC_DIV_DIV5_5_FVAL                                  0xa
+#define HWIO_GCC_RPMH_DDRMC_CH1_DDRMC_CH1_ROOT_PERF15_DFSR_SRC_DIV_DIV6_FVAL                                    0xb
+#define HWIO_GCC_RPMH_DDRMC_CH1_DDRMC_CH1_ROOT_PERF15_DFSR_SRC_DIV_DIV6_5_FVAL                                  0xc
+#define HWIO_GCC_RPMH_DDRMC_CH1_DDRMC_CH1_ROOT_PERF15_DFSR_SRC_DIV_DIV7_FVAL                                    0xd
+#define HWIO_GCC_RPMH_DDRMC_CH1_DDRMC_CH1_ROOT_PERF15_DFSR_SRC_DIV_DIV7_5_FVAL                                  0xe
+#define HWIO_GCC_RPMH_DDRMC_CH1_DDRMC_CH1_ROOT_PERF15_DFSR_SRC_DIV_DIV8_FVAL                                    0xf
+#define HWIO_GCC_RPMH_DDRMC_CH1_DDRMC_CH1_ROOT_PERF15_DFSR_SRC_DIV_DIV8_5_FVAL                                 0x10
+#define HWIO_GCC_RPMH_DDRMC_CH1_DDRMC_CH1_ROOT_PERF15_DFSR_SRC_DIV_DIV9_FVAL                                   0x11
+#define HWIO_GCC_RPMH_DDRMC_CH1_DDRMC_CH1_ROOT_PERF15_DFSR_SRC_DIV_DIV9_5_FVAL                                 0x12
+#define HWIO_GCC_RPMH_DDRMC_CH1_DDRMC_CH1_ROOT_PERF15_DFSR_SRC_DIV_DIV10_FVAL                                  0x13
+#define HWIO_GCC_RPMH_DDRMC_CH1_DDRMC_CH1_ROOT_PERF15_DFSR_SRC_DIV_DIV10_5_FVAL                                0x14
+#define HWIO_GCC_RPMH_DDRMC_CH1_DDRMC_CH1_ROOT_PERF15_DFSR_SRC_DIV_DIV11_FVAL                                  0x15
+#define HWIO_GCC_RPMH_DDRMC_CH1_DDRMC_CH1_ROOT_PERF15_DFSR_SRC_DIV_DIV11_5_FVAL                                0x16
+#define HWIO_GCC_RPMH_DDRMC_CH1_DDRMC_CH1_ROOT_PERF15_DFSR_SRC_DIV_DIV12_FVAL                                  0x17
+#define HWIO_GCC_RPMH_DDRMC_CH1_DDRMC_CH1_ROOT_PERF15_DFSR_SRC_DIV_DIV12_5_FVAL                                0x18
+#define HWIO_GCC_RPMH_DDRMC_CH1_DDRMC_CH1_ROOT_PERF15_DFSR_SRC_DIV_DIV13_FVAL                                  0x19
+#define HWIO_GCC_RPMH_DDRMC_CH1_DDRMC_CH1_ROOT_PERF15_DFSR_SRC_DIV_DIV13_5_FVAL                                0x1a
+#define HWIO_GCC_RPMH_DDRMC_CH1_DDRMC_CH1_ROOT_PERF15_DFSR_SRC_DIV_DIV14_FVAL                                  0x1b
+#define HWIO_GCC_RPMH_DDRMC_CH1_DDRMC_CH1_ROOT_PERF15_DFSR_SRC_DIV_DIV14_5_FVAL                                0x1c
+#define HWIO_GCC_RPMH_DDRMC_CH1_DDRMC_CH1_ROOT_PERF15_DFSR_SRC_DIV_DIV15_FVAL                                  0x1d
+#define HWIO_GCC_RPMH_DDRMC_CH1_DDRMC_CH1_ROOT_PERF15_DFSR_SRC_DIV_DIV15_5_FVAL                                0x1e
+#define HWIO_GCC_RPMH_DDRMC_CH1_DDRMC_CH1_ROOT_PERF15_DFSR_SRC_DIV_DIV16_FVAL                                  0x1f
+
+#define HWIO_GCC_DDRMC_CH1_ROOT_CMD_RCGR_ADDR                                                            (GCC_CLK_CTL_REG_REG_BASE      + 0x0001f3d8)
+#define HWIO_GCC_DDRMC_CH1_ROOT_CMD_RCGR_PHYS                                                            (GCC_CLK_CTL_REG_REG_BASE_PHYS + 0x0001f3d8)
+#define HWIO_GCC_DDRMC_CH1_ROOT_CMD_RCGR_OFFS                                                            (GCC_CLK_CTL_REG_REG_BASE_OFFS + 0x0001f3d8)
+#define HWIO_GCC_DDRMC_CH1_ROOT_CMD_RCGR_RMSK                                                            0x80000013
+#define HWIO_GCC_DDRMC_CH1_ROOT_CMD_RCGR_ATTR                                                                   0x3
+#define HWIO_GCC_DDRMC_CH1_ROOT_CMD_RCGR_IN          \
+        in_dword_masked(HWIO_GCC_DDRMC_CH1_ROOT_CMD_RCGR_ADDR, HWIO_GCC_DDRMC_CH1_ROOT_CMD_RCGR_RMSK)
+#define HWIO_GCC_DDRMC_CH1_ROOT_CMD_RCGR_INM(m)      \
+        in_dword_masked(HWIO_GCC_DDRMC_CH1_ROOT_CMD_RCGR_ADDR, m)
+#define HWIO_GCC_DDRMC_CH1_ROOT_CMD_RCGR_OUT(v)      \
+        out_dword(HWIO_GCC_DDRMC_CH1_ROOT_CMD_RCGR_ADDR,v)
+#define HWIO_GCC_DDRMC_CH1_ROOT_CMD_RCGR_OUTM(m,v) \
+        out_dword_masked_ns(HWIO_GCC_DDRMC_CH1_ROOT_CMD_RCGR_ADDR,m,v,HWIO_GCC_DDRMC_CH1_ROOT_CMD_RCGR_IN)
+#define HWIO_GCC_DDRMC_CH1_ROOT_CMD_RCGR_ROOT_OFF_BMSK                                                   0x80000000
+#define HWIO_GCC_DDRMC_CH1_ROOT_CMD_RCGR_ROOT_OFF_SHFT                                                         0x1f
+#define HWIO_GCC_DDRMC_CH1_ROOT_CMD_RCGR_DIRTY_CFG_RCGR_BMSK                                                   0x10
+#define HWIO_GCC_DDRMC_CH1_ROOT_CMD_RCGR_DIRTY_CFG_RCGR_SHFT                                                    0x4
+#define HWIO_GCC_DDRMC_CH1_ROOT_CMD_RCGR_ROOT_EN_BMSK                                                           0x2
+#define HWIO_GCC_DDRMC_CH1_ROOT_CMD_RCGR_ROOT_EN_SHFT                                                           0x1
+#define HWIO_GCC_DDRMC_CH1_ROOT_CMD_RCGR_ROOT_EN_DISABLE_FVAL                                                   0x0
+#define HWIO_GCC_DDRMC_CH1_ROOT_CMD_RCGR_ROOT_EN_ENABLE_FVAL                                                    0x1
+#define HWIO_GCC_DDRMC_CH1_ROOT_CMD_RCGR_UPDATE_BMSK                                                            0x1
+#define HWIO_GCC_DDRMC_CH1_ROOT_CMD_RCGR_UPDATE_SHFT                                                            0x0
+#define HWIO_GCC_DDRMC_CH1_ROOT_CMD_RCGR_UPDATE_DISABLE_FVAL                                                    0x0
+#define HWIO_GCC_DDRMC_CH1_ROOT_CMD_RCGR_UPDATE_ENABLE_FVAL                                                     0x1
+
+#define HWIO_GCC_DDRMC_CH1_ROOT_CFG_RCGR_ADDR                                                            (GCC_CLK_CTL_REG_REG_BASE      + 0x0001f3dc)
+#define HWIO_GCC_DDRMC_CH1_ROOT_CFG_RCGR_PHYS                                                            (GCC_CLK_CTL_REG_REG_BASE_PHYS + 0x0001f3dc)
+#define HWIO_GCC_DDRMC_CH1_ROOT_CFG_RCGR_OFFS                                                            (GCC_CLK_CTL_REG_REG_BASE_OFFS + 0x0001f3dc)
+#define HWIO_GCC_DDRMC_CH1_ROOT_CFG_RCGR_RMSK                                                              0x11071f
+#define HWIO_GCC_DDRMC_CH1_ROOT_CFG_RCGR_ATTR                                                                   0x3
+#define HWIO_GCC_DDRMC_CH1_ROOT_CFG_RCGR_IN          \
+        in_dword_masked(HWIO_GCC_DDRMC_CH1_ROOT_CFG_RCGR_ADDR, HWIO_GCC_DDRMC_CH1_ROOT_CFG_RCGR_RMSK)
+#define HWIO_GCC_DDRMC_CH1_ROOT_CFG_RCGR_INM(m)      \
+        in_dword_masked(HWIO_GCC_DDRMC_CH1_ROOT_CFG_RCGR_ADDR, m)
+#define HWIO_GCC_DDRMC_CH1_ROOT_CFG_RCGR_OUT(v)      \
+        out_dword(HWIO_GCC_DDRMC_CH1_ROOT_CFG_RCGR_ADDR,v)
+#define HWIO_GCC_DDRMC_CH1_ROOT_CFG_RCGR_OUTM(m,v) \
+        out_dword_masked_ns(HWIO_GCC_DDRMC_CH1_ROOT_CFG_RCGR_ADDR,m,v,HWIO_GCC_DDRMC_CH1_ROOT_CFG_RCGR_IN)
+#define HWIO_GCC_DDRMC_CH1_ROOT_CFG_RCGR_HW_CLK_CONTROL_BMSK                                               0x100000
+#define HWIO_GCC_DDRMC_CH1_ROOT_CFG_RCGR_HW_CLK_CONTROL_SHFT                                                   0x14
+#define HWIO_GCC_DDRMC_CH1_ROOT_CFG_RCGR_HW_CLK_CONTROL_DISABLE_FVAL                                            0x0
+#define HWIO_GCC_DDRMC_CH1_ROOT_CFG_RCGR_HW_CLK_CONTROL_ENABLE_FVAL                                             0x1
+#define HWIO_GCC_DDRMC_CH1_ROOT_CFG_RCGR_RCGLITE_DISABLE_BMSK                                               0x10000
+#define HWIO_GCC_DDRMC_CH1_ROOT_CFG_RCGR_RCGLITE_DISABLE_SHFT                                                  0x10
+#define HWIO_GCC_DDRMC_CH1_ROOT_CFG_RCGR_RCGLITE_DISABLE_RCGLITE_ENABLED_FVAL                                   0x0
+#define HWIO_GCC_DDRMC_CH1_ROOT_CFG_RCGR_RCGLITE_DISABLE_RCGLITE_DISABLED_FVAL                                  0x1
+#define HWIO_GCC_DDRMC_CH1_ROOT_CFG_RCGR_SRC_SEL_BMSK                                                         0x700
+#define HWIO_GCC_DDRMC_CH1_ROOT_CFG_RCGR_SRC_SEL_SHFT                                                           0x8
+#define HWIO_GCC_DDRMC_CH1_ROOT_CFG_RCGR_SRC_SEL_SRC0_FVAL                                                      0x0
+#define HWIO_GCC_DDRMC_CH1_ROOT_CFG_RCGR_SRC_SEL_SRC1_FVAL                                                      0x1
+#define HWIO_GCC_DDRMC_CH1_ROOT_CFG_RCGR_SRC_SEL_SRC2_FVAL                                                      0x2
+#define HWIO_GCC_DDRMC_CH1_ROOT_CFG_RCGR_SRC_SEL_SRC3_FVAL                                                      0x3
+#define HWIO_GCC_DDRMC_CH1_ROOT_CFG_RCGR_SRC_SEL_SRC4_FVAL                                                      0x4
+#define HWIO_GCC_DDRMC_CH1_ROOT_CFG_RCGR_SRC_SEL_SRC5_FVAL                                                      0x5
+#define HWIO_GCC_DDRMC_CH1_ROOT_CFG_RCGR_SRC_SEL_SRC6_FVAL                                                      0x6
+#define HWIO_GCC_DDRMC_CH1_ROOT_CFG_RCGR_SRC_SEL_SRC7_FVAL                                                      0x7
+#define HWIO_GCC_DDRMC_CH1_ROOT_CFG_RCGR_SRC_DIV_BMSK                                                          0x1f
+#define HWIO_GCC_DDRMC_CH1_ROOT_CFG_RCGR_SRC_DIV_SHFT                                                           0x0
+#define HWIO_GCC_DDRMC_CH1_ROOT_CFG_RCGR_SRC_DIV_BYPASS_FVAL                                                    0x0
+#define HWIO_GCC_DDRMC_CH1_ROOT_CFG_RCGR_SRC_DIV_DIV1_FVAL                                                      0x1
+#define HWIO_GCC_DDRMC_CH1_ROOT_CFG_RCGR_SRC_DIV_DIV1_5_FVAL                                                    0x2
+#define HWIO_GCC_DDRMC_CH1_ROOT_CFG_RCGR_SRC_DIV_DIV2_FVAL                                                      0x3
+#define HWIO_GCC_DDRMC_CH1_ROOT_CFG_RCGR_SRC_DIV_DIV2_5_FVAL                                                    0x4
+#define HWIO_GCC_DDRMC_CH1_ROOT_CFG_RCGR_SRC_DIV_DIV3_FVAL                                                      0x5
+#define HWIO_GCC_DDRMC_CH1_ROOT_CFG_RCGR_SRC_DIV_DIV3_5_FVAL                                                    0x6
+#define HWIO_GCC_DDRMC_CH1_ROOT_CFG_RCGR_SRC_DIV_DIV4_FVAL                                                      0x7
+#define HWIO_GCC_DDRMC_CH1_ROOT_CFG_RCGR_SRC_DIV_DIV4_5_FVAL                                                    0x8
+#define HWIO_GCC_DDRMC_CH1_ROOT_CFG_RCGR_SRC_DIV_DIV5_FVAL                                                      0x9
+#define HWIO_GCC_DDRMC_CH1_ROOT_CFG_RCGR_SRC_DIV_DIV5_5_FVAL                                                    0xa
+#define HWIO_GCC_DDRMC_CH1_ROOT_CFG_RCGR_SRC_DIV_DIV6_FVAL                                                      0xb
+#define HWIO_GCC_DDRMC_CH1_ROOT_CFG_RCGR_SRC_DIV_DIV6_5_FVAL                                                    0xc
+#define HWIO_GCC_DDRMC_CH1_ROOT_CFG_RCGR_SRC_DIV_DIV7_FVAL                                                      0xd
+#define HWIO_GCC_DDRMC_CH1_ROOT_CFG_RCGR_SRC_DIV_DIV7_5_FVAL                                                    0xe
+#define HWIO_GCC_DDRMC_CH1_ROOT_CFG_RCGR_SRC_DIV_DIV8_FVAL                                                      0xf
+#define HWIO_GCC_DDRMC_CH1_ROOT_CFG_RCGR_SRC_DIV_DIV8_5_FVAL                                                   0x10
+#define HWIO_GCC_DDRMC_CH1_ROOT_CFG_RCGR_SRC_DIV_DIV9_FVAL                                                     0x11
+#define HWIO_GCC_DDRMC_CH1_ROOT_CFG_RCGR_SRC_DIV_DIV9_5_FVAL                                                   0x12
+#define HWIO_GCC_DDRMC_CH1_ROOT_CFG_RCGR_SRC_DIV_DIV10_FVAL                                                    0x13
+#define HWIO_GCC_DDRMC_CH1_ROOT_CFG_RCGR_SRC_DIV_DIV10_5_FVAL                                                  0x14
+#define HWIO_GCC_DDRMC_CH1_ROOT_CFG_RCGR_SRC_DIV_DIV11_FVAL                                                    0x15
+#define HWIO_GCC_DDRMC_CH1_ROOT_CFG_RCGR_SRC_DIV_DIV11_5_FVAL                                                  0x16
+#define HWIO_GCC_DDRMC_CH1_ROOT_CFG_RCGR_SRC_DIV_DIV12_FVAL                                                    0x17
+#define HWIO_GCC_DDRMC_CH1_ROOT_CFG_RCGR_SRC_DIV_DIV12_5_FVAL                                                  0x18
+#define HWIO_GCC_DDRMC_CH1_ROOT_CFG_RCGR_SRC_DIV_DIV13_FVAL                                                    0x19
+#define HWIO_GCC_DDRMC_CH1_ROOT_CFG_RCGR_SRC_DIV_DIV13_5_FVAL                                                  0x1a
+#define HWIO_GCC_DDRMC_CH1_ROOT_CFG_RCGR_SRC_DIV_DIV14_FVAL                                                    0x1b
+#define HWIO_GCC_DDRMC_CH1_ROOT_CFG_RCGR_SRC_DIV_DIV14_5_FVAL                                                  0x1c
+#define HWIO_GCC_DDRMC_CH1_ROOT_CFG_RCGR_SRC_DIV_DIV15_FVAL                                                    0x1d
+#define HWIO_GCC_DDRMC_CH1_ROOT_CFG_RCGR_SRC_DIV_DIV15_5_FVAL                                                  0x1e
+#define HWIO_GCC_DDRMC_CH1_ROOT_CFG_RCGR_SRC_DIV_DIV16_FVAL                                                    0x1f
+
+#define HWIO_GCC_DDRMC_CH1_ROOT_DCD_CDIV_DCDR_ADDR                                                       (GCC_CLK_CTL_REG_REG_BASE      + 0x0001f504)
+#define HWIO_GCC_DDRMC_CH1_ROOT_DCD_CDIV_DCDR_PHYS                                                       (GCC_CLK_CTL_REG_REG_BASE_PHYS + 0x0001f504)
+#define HWIO_GCC_DDRMC_CH1_ROOT_DCD_CDIV_DCDR_OFFS                                                       (GCC_CLK_CTL_REG_REG_BASE_OFFS + 0x0001f504)
+#define HWIO_GCC_DDRMC_CH1_ROOT_DCD_CDIV_DCDR_RMSK                                                              0x1
+#define HWIO_GCC_DDRMC_CH1_ROOT_DCD_CDIV_DCDR_ATTR                                                              0x3
+#define HWIO_GCC_DDRMC_CH1_ROOT_DCD_CDIV_DCDR_IN          \
+        in_dword_masked(HWIO_GCC_DDRMC_CH1_ROOT_DCD_CDIV_DCDR_ADDR, HWIO_GCC_DDRMC_CH1_ROOT_DCD_CDIV_DCDR_RMSK)
+#define HWIO_GCC_DDRMC_CH1_ROOT_DCD_CDIV_DCDR_INM(m)      \
+        in_dword_masked(HWIO_GCC_DDRMC_CH1_ROOT_DCD_CDIV_DCDR_ADDR, m)
+#define HWIO_GCC_DDRMC_CH1_ROOT_DCD_CDIV_DCDR_OUT(v)      \
+        out_dword(HWIO_GCC_DDRMC_CH1_ROOT_DCD_CDIV_DCDR_ADDR,v)
+#define HWIO_GCC_DDRMC_CH1_ROOT_DCD_CDIV_DCDR_OUTM(m,v) \
+        out_dword_masked_ns(HWIO_GCC_DDRMC_CH1_ROOT_DCD_CDIV_DCDR_ADDR,m,v,HWIO_GCC_DDRMC_CH1_ROOT_DCD_CDIV_DCDR_IN)
+#define HWIO_GCC_DDRMC_CH1_ROOT_DCD_CDIV_DCDR_DCD_ENABLE_BMSK                                                   0x1
+#define HWIO_GCC_DDRMC_CH1_ROOT_DCD_CDIV_DCDR_DCD_ENABLE_SHFT                                                   0x0
+#define HWIO_GCC_DDRMC_CH1_ROOT_DCD_CDIV_DCDR_DCD_ENABLE_DISABLE_FVAL                                           0x0
+#define HWIO_GCC_DDRMC_CH1_ROOT_DCD_CDIV_DCDR_DCD_ENABLE_ENABLE_FVAL                                            0x1
+
+#define HWIO_GCC_CPUSS_AHB_CBCR_ADDR                                                                     (GCC_CLK_CTL_REG_REG_BASE      + 0x00020000)
+#define HWIO_GCC_CPUSS_AHB_CBCR_PHYS                                                                     (GCC_CLK_CTL_REG_REG_BASE_PHYS + 0x00020000)
+#define HWIO_GCC_CPUSS_AHB_CBCR_OFFS                                                                     (GCC_CLK_CTL_REG_REG_BASE_OFFS + 0x00020000)
+#define HWIO_GCC_CPUSS_AHB_CBCR_RMSK                                                                     0x81c0000e
+#define HWIO_GCC_CPUSS_AHB_CBCR_ATTR                                                                            0x3
+#define HWIO_GCC_CPUSS_AHB_CBCR_IN          \
+        in_dword_masked(HWIO_GCC_CPUSS_AHB_CBCR_ADDR, HWIO_GCC_CPUSS_AHB_CBCR_RMSK)
+#define HWIO_GCC_CPUSS_AHB_CBCR_INM(m)      \
+        in_dword_masked(HWIO_GCC_CPUSS_AHB_CBCR_ADDR, m)
+#define HWIO_GCC_CPUSS_AHB_CBCR_OUT(v)      \
+        out_dword(HWIO_GCC_CPUSS_AHB_CBCR_ADDR,v)
+#define HWIO_GCC_CPUSS_AHB_CBCR_OUTM(m,v) \
+        out_dword_masked_ns(HWIO_GCC_CPUSS_AHB_CBCR_ADDR,m,v,HWIO_GCC_CPUSS_AHB_CBCR_IN)
+#define HWIO_GCC_CPUSS_AHB_CBCR_CLK_OFF_BMSK                                                             0x80000000
+#define HWIO_GCC_CPUSS_AHB_CBCR_CLK_OFF_SHFT                                                                   0x1f
+#define HWIO_GCC_CPUSS_AHB_CBCR_IGNORE_ALL_ARES_BMSK                                                      0x1000000
+#define HWIO_GCC_CPUSS_AHB_CBCR_IGNORE_ALL_ARES_SHFT                                                           0x18
+#define HWIO_GCC_CPUSS_AHB_CBCR_IGNORE_ALL_CLK_DIS_BMSK                                                    0x800000
+#define HWIO_GCC_CPUSS_AHB_CBCR_IGNORE_ALL_CLK_DIS_SHFT                                                        0x17
+#define HWIO_GCC_CPUSS_AHB_CBCR_CLK_DIS_BMSK                                                               0x400000
+#define HWIO_GCC_CPUSS_AHB_CBCR_CLK_DIS_SHFT                                                                   0x16
+#define HWIO_GCC_CPUSS_AHB_CBCR_SW_ONLY_EN_BMSK                                                                 0x8
+#define HWIO_GCC_CPUSS_AHB_CBCR_SW_ONLY_EN_SHFT                                                                 0x3
+#define HWIO_GCC_CPUSS_AHB_CBCR_CLK_ARES_BMSK                                                                   0x4
+#define HWIO_GCC_CPUSS_AHB_CBCR_CLK_ARES_SHFT                                                                   0x2
+#define HWIO_GCC_CPUSS_AHB_CBCR_CLK_ARES_NO_RESET_FVAL                                                          0x0
+#define HWIO_GCC_CPUSS_AHB_CBCR_CLK_ARES_RESET_FVAL                                                             0x1
+#define HWIO_GCC_CPUSS_AHB_CBCR_HW_CTL_BMSK                                                                     0x2
+#define HWIO_GCC_CPUSS_AHB_CBCR_HW_CTL_SHFT                                                                     0x1
+#define HWIO_GCC_CPUSS_AHB_CBCR_HW_CTL_DISABLE_FVAL                                                             0x0
+#define HWIO_GCC_CPUSS_AHB_CBCR_HW_CTL_ENABLE_FVAL                                                              0x1
+
+#define HWIO_GCC_CPUSS_GNOC_CBCR_ADDR                                                                    (GCC_CLK_CTL_REG_REG_BASE      + 0x00020004)
+#define HWIO_GCC_CPUSS_GNOC_CBCR_PHYS                                                                    (GCC_CLK_CTL_REG_REG_BASE_PHYS + 0x00020004)
+#define HWIO_GCC_CPUSS_GNOC_CBCR_OFFS                                                                    (GCC_CLK_CTL_REG_REG_BASE_OFFS + 0x00020004)
+#define HWIO_GCC_CPUSS_GNOC_CBCR_RMSK                                                                    0x81d0000e
+#define HWIO_GCC_CPUSS_GNOC_CBCR_ATTR                                                                           0x3
+#define HWIO_GCC_CPUSS_GNOC_CBCR_IN          \
+        in_dword_masked(HWIO_GCC_CPUSS_GNOC_CBCR_ADDR, HWIO_GCC_CPUSS_GNOC_CBCR_RMSK)
+#define HWIO_GCC_CPUSS_GNOC_CBCR_INM(m)      \
+        in_dword_masked(HWIO_GCC_CPUSS_GNOC_CBCR_ADDR, m)
+#define HWIO_GCC_CPUSS_GNOC_CBCR_OUT(v)      \
+        out_dword(HWIO_GCC_CPUSS_GNOC_CBCR_ADDR,v)
+#define HWIO_GCC_CPUSS_GNOC_CBCR_OUTM(m,v) \
+        out_dword_masked_ns(HWIO_GCC_CPUSS_GNOC_CBCR_ADDR,m,v,HWIO_GCC_CPUSS_GNOC_CBCR_IN)
+#define HWIO_GCC_CPUSS_GNOC_CBCR_CLK_OFF_BMSK                                                            0x80000000
+#define HWIO_GCC_CPUSS_GNOC_CBCR_CLK_OFF_SHFT                                                                  0x1f
+#define HWIO_GCC_CPUSS_GNOC_CBCR_IGNORE_ALL_ARES_BMSK                                                     0x1000000
+#define HWIO_GCC_CPUSS_GNOC_CBCR_IGNORE_ALL_ARES_SHFT                                                          0x18
+#define HWIO_GCC_CPUSS_GNOC_CBCR_IGNORE_ALL_CLK_DIS_BMSK                                                   0x800000
+#define HWIO_GCC_CPUSS_GNOC_CBCR_IGNORE_ALL_CLK_DIS_SHFT                                                       0x17
+#define HWIO_GCC_CPUSS_GNOC_CBCR_CLK_DIS_BMSK                                                              0x400000
+#define HWIO_GCC_CPUSS_GNOC_CBCR_CLK_DIS_SHFT                                                                  0x16
+#define HWIO_GCC_CPUSS_GNOC_CBCR_IGNORE_RPMH_CLK_DIS_BMSK                                                  0x100000
+#define HWIO_GCC_CPUSS_GNOC_CBCR_IGNORE_RPMH_CLK_DIS_SHFT                                                      0x14
+#define HWIO_GCC_CPUSS_GNOC_CBCR_SW_ONLY_EN_BMSK                                                                0x8
+#define HWIO_GCC_CPUSS_GNOC_CBCR_SW_ONLY_EN_SHFT                                                                0x3
+#define HWIO_GCC_CPUSS_GNOC_CBCR_CLK_ARES_BMSK                                                                  0x4
+#define HWIO_GCC_CPUSS_GNOC_CBCR_CLK_ARES_SHFT                                                                  0x2
+#define HWIO_GCC_CPUSS_GNOC_CBCR_CLK_ARES_NO_RESET_FVAL                                                         0x0
+#define HWIO_GCC_CPUSS_GNOC_CBCR_CLK_ARES_RESET_FVAL                                                            0x1
+#define HWIO_GCC_CPUSS_GNOC_CBCR_HW_CTL_BMSK                                                                    0x2
+#define HWIO_GCC_CPUSS_GNOC_CBCR_HW_CTL_SHFT                                                                    0x1
+#define HWIO_GCC_CPUSS_GNOC_CBCR_HW_CTL_DISABLE_FVAL                                                            0x0
+#define HWIO_GCC_CPUSS_GNOC_CBCR_HW_CTL_ENABLE_FVAL                                                             0x1
+
+#define HWIO_GCC_CPUSS_AT_CBCR_ADDR                                                                      (GCC_CLK_CTL_REG_REG_BASE      + 0x00020008)
+#define HWIO_GCC_CPUSS_AT_CBCR_PHYS                                                                      (GCC_CLK_CTL_REG_REG_BASE_PHYS + 0x00020008)
+#define HWIO_GCC_CPUSS_AT_CBCR_OFFS                                                                      (GCC_CLK_CTL_REG_REG_BASE_OFFS + 0x00020008)
+#define HWIO_GCC_CPUSS_AT_CBCR_RMSK                                                                      0x81d0000f
+#define HWIO_GCC_CPUSS_AT_CBCR_ATTR                                                                             0x3
+#define HWIO_GCC_CPUSS_AT_CBCR_IN          \
+        in_dword_masked(HWIO_GCC_CPUSS_AT_CBCR_ADDR, HWIO_GCC_CPUSS_AT_CBCR_RMSK)
+#define HWIO_GCC_CPUSS_AT_CBCR_INM(m)      \
+        in_dword_masked(HWIO_GCC_CPUSS_AT_CBCR_ADDR, m)
+#define HWIO_GCC_CPUSS_AT_CBCR_OUT(v)      \
+        out_dword(HWIO_GCC_CPUSS_AT_CBCR_ADDR,v)
+#define HWIO_GCC_CPUSS_AT_CBCR_OUTM(m,v) \
+        out_dword_masked_ns(HWIO_GCC_CPUSS_AT_CBCR_ADDR,m,v,HWIO_GCC_CPUSS_AT_CBCR_IN)
+#define HWIO_GCC_CPUSS_AT_CBCR_CLK_OFF_BMSK                                                              0x80000000
+#define HWIO_GCC_CPUSS_AT_CBCR_CLK_OFF_SHFT                                                                    0x1f
+#define HWIO_GCC_CPUSS_AT_CBCR_IGNORE_ALL_ARES_BMSK                                                       0x1000000
+#define HWIO_GCC_CPUSS_AT_CBCR_IGNORE_ALL_ARES_SHFT                                                            0x18
+#define HWIO_GCC_CPUSS_AT_CBCR_IGNORE_ALL_CLK_DIS_BMSK                                                     0x800000
+#define HWIO_GCC_CPUSS_AT_CBCR_IGNORE_ALL_CLK_DIS_SHFT                                                         0x17
+#define HWIO_GCC_CPUSS_AT_CBCR_CLK_DIS_BMSK                                                                0x400000
+#define HWIO_GCC_CPUSS_AT_CBCR_CLK_DIS_SHFT                                                                    0x16
+#define HWIO_GCC_CPUSS_AT_CBCR_IGNORE_RPMH_CLK_DIS_BMSK                                                    0x100000
+#define HWIO_GCC_CPUSS_AT_CBCR_IGNORE_RPMH_CLK_DIS_SHFT                                                        0x14
+#define HWIO_GCC_CPUSS_AT_CBCR_SW_ONLY_EN_BMSK                                                                  0x8
+#define HWIO_GCC_CPUSS_AT_CBCR_SW_ONLY_EN_SHFT                                                                  0x3
+#define HWIO_GCC_CPUSS_AT_CBCR_CLK_ARES_BMSK                                                                    0x4
+#define HWIO_GCC_CPUSS_AT_CBCR_CLK_ARES_SHFT                                                                    0x2
+#define HWIO_GCC_CPUSS_AT_CBCR_CLK_ARES_NO_RESET_FVAL                                                           0x0
+#define HWIO_GCC_CPUSS_AT_CBCR_CLK_ARES_RESET_FVAL                                                              0x1
+#define HWIO_GCC_CPUSS_AT_CBCR_HW_CTL_BMSK                                                                      0x2
+#define HWIO_GCC_CPUSS_AT_CBCR_HW_CTL_SHFT                                                                      0x1
+#define HWIO_GCC_CPUSS_AT_CBCR_HW_CTL_DISABLE_FVAL                                                              0x0
+#define HWIO_GCC_CPUSS_AT_CBCR_HW_CTL_ENABLE_FVAL                                                               0x1
+#define HWIO_GCC_CPUSS_AT_CBCR_CLK_ENABLE_BMSK                                                                  0x1
+#define HWIO_GCC_CPUSS_AT_CBCR_CLK_ENABLE_SHFT                                                                  0x0
+#define HWIO_GCC_CPUSS_AT_CBCR_CLK_ENABLE_DISABLE_FVAL                                                          0x0
+#define HWIO_GCC_CPUSS_AT_CBCR_CLK_ENABLE_ENABLE_FVAL                                                           0x1
+
+#define HWIO_GCC_CPUSS_AHB_CMD_RCGR_ADDR                                                                 (GCC_CLK_CTL_REG_REG_BASE      + 0x0002000c)
+#define HWIO_GCC_CPUSS_AHB_CMD_RCGR_PHYS                                                                 (GCC_CLK_CTL_REG_REG_BASE_PHYS + 0x0002000c)
+#define HWIO_GCC_CPUSS_AHB_CMD_RCGR_OFFS                                                                 (GCC_CLK_CTL_REG_REG_BASE_OFFS + 0x0002000c)
+#define HWIO_GCC_CPUSS_AHB_CMD_RCGR_RMSK                                                                 0x80000013
+#define HWIO_GCC_CPUSS_AHB_CMD_RCGR_ATTR                                                                        0x3
+#define HWIO_GCC_CPUSS_AHB_CMD_RCGR_IN          \
+        in_dword_masked(HWIO_GCC_CPUSS_AHB_CMD_RCGR_ADDR, HWIO_GCC_CPUSS_AHB_CMD_RCGR_RMSK)
+#define HWIO_GCC_CPUSS_AHB_CMD_RCGR_INM(m)      \
+        in_dword_masked(HWIO_GCC_CPUSS_AHB_CMD_RCGR_ADDR, m)
+#define HWIO_GCC_CPUSS_AHB_CMD_RCGR_OUT(v)      \
+        out_dword(HWIO_GCC_CPUSS_AHB_CMD_RCGR_ADDR,v)
+#define HWIO_GCC_CPUSS_AHB_CMD_RCGR_OUTM(m,v) \
+        out_dword_masked_ns(HWIO_GCC_CPUSS_AHB_CMD_RCGR_ADDR,m,v,HWIO_GCC_CPUSS_AHB_CMD_RCGR_IN)
+#define HWIO_GCC_CPUSS_AHB_CMD_RCGR_ROOT_OFF_BMSK                                                        0x80000000
+#define HWIO_GCC_CPUSS_AHB_CMD_RCGR_ROOT_OFF_SHFT                                                              0x1f
+#define HWIO_GCC_CPUSS_AHB_CMD_RCGR_DIRTY_CFG_RCGR_BMSK                                                        0x10
+#define HWIO_GCC_CPUSS_AHB_CMD_RCGR_DIRTY_CFG_RCGR_SHFT                                                         0x4
+#define HWIO_GCC_CPUSS_AHB_CMD_RCGR_ROOT_EN_BMSK                                                                0x2
+#define HWIO_GCC_CPUSS_AHB_CMD_RCGR_ROOT_EN_SHFT                                                                0x1
+#define HWIO_GCC_CPUSS_AHB_CMD_RCGR_ROOT_EN_DISABLE_FVAL                                                        0x0
+#define HWIO_GCC_CPUSS_AHB_CMD_RCGR_ROOT_EN_ENABLE_FVAL                                                         0x1
+#define HWIO_GCC_CPUSS_AHB_CMD_RCGR_UPDATE_BMSK                                                                 0x1
+#define HWIO_GCC_CPUSS_AHB_CMD_RCGR_UPDATE_SHFT                                                                 0x0
+#define HWIO_GCC_CPUSS_AHB_CMD_RCGR_UPDATE_DISABLE_FVAL                                                         0x0
+#define HWIO_GCC_CPUSS_AHB_CMD_RCGR_UPDATE_ENABLE_FVAL                                                          0x1
+
+#define HWIO_GCC_CPUSS_AHB_CFG_RCGR_ADDR                                                                 (GCC_CLK_CTL_REG_REG_BASE      + 0x00020010)
+#define HWIO_GCC_CPUSS_AHB_CFG_RCGR_PHYS                                                                 (GCC_CLK_CTL_REG_REG_BASE_PHYS + 0x00020010)
+#define HWIO_GCC_CPUSS_AHB_CFG_RCGR_OFFS                                                                 (GCC_CLK_CTL_REG_REG_BASE_OFFS + 0x00020010)
+#define HWIO_GCC_CPUSS_AHB_CFG_RCGR_RMSK                                                                   0x11071f
+#define HWIO_GCC_CPUSS_AHB_CFG_RCGR_ATTR                                                                        0x3
+#define HWIO_GCC_CPUSS_AHB_CFG_RCGR_IN          \
+        in_dword_masked(HWIO_GCC_CPUSS_AHB_CFG_RCGR_ADDR, HWIO_GCC_CPUSS_AHB_CFG_RCGR_RMSK)
+#define HWIO_GCC_CPUSS_AHB_CFG_RCGR_INM(m)      \
+        in_dword_masked(HWIO_GCC_CPUSS_AHB_CFG_RCGR_ADDR, m)
+#define HWIO_GCC_CPUSS_AHB_CFG_RCGR_OUT(v)      \
+        out_dword(HWIO_GCC_CPUSS_AHB_CFG_RCGR_ADDR,v)
+#define HWIO_GCC_CPUSS_AHB_CFG_RCGR_OUTM(m,v) \
+        out_dword_masked_ns(HWIO_GCC_CPUSS_AHB_CFG_RCGR_ADDR,m,v,HWIO_GCC_CPUSS_AHB_CFG_RCGR_IN)
+#define HWIO_GCC_CPUSS_AHB_CFG_RCGR_HW_CLK_CONTROL_BMSK                                                    0x100000
+#define HWIO_GCC_CPUSS_AHB_CFG_RCGR_HW_CLK_CONTROL_SHFT                                                        0x14
+#define HWIO_GCC_CPUSS_AHB_CFG_RCGR_HW_CLK_CONTROL_DISABLE_FVAL                                                 0x0
+#define HWIO_GCC_CPUSS_AHB_CFG_RCGR_HW_CLK_CONTROL_ENABLE_FVAL                                                  0x1
+#define HWIO_GCC_CPUSS_AHB_CFG_RCGR_RCGLITE_DISABLE_BMSK                                                    0x10000
+#define HWIO_GCC_CPUSS_AHB_CFG_RCGR_RCGLITE_DISABLE_SHFT                                                       0x10
+#define HWIO_GCC_CPUSS_AHB_CFG_RCGR_RCGLITE_DISABLE_RCGLITE_ENABLED_FVAL                                        0x0
+#define HWIO_GCC_CPUSS_AHB_CFG_RCGR_RCGLITE_DISABLE_RCGLITE_DISABLED_FVAL                                       0x1
+#define HWIO_GCC_CPUSS_AHB_CFG_RCGR_SRC_SEL_BMSK                                                              0x700
+#define HWIO_GCC_CPUSS_AHB_CFG_RCGR_SRC_SEL_SHFT                                                                0x8
+#define HWIO_GCC_CPUSS_AHB_CFG_RCGR_SRC_SEL_SRC0_FVAL                                                           0x0
+#define HWIO_GCC_CPUSS_AHB_CFG_RCGR_SRC_SEL_SRC1_FVAL                                                           0x1
+#define HWIO_GCC_CPUSS_AHB_CFG_RCGR_SRC_SEL_SRC2_FVAL                                                           0x2
+#define HWIO_GCC_CPUSS_AHB_CFG_RCGR_SRC_SEL_SRC3_FVAL                                                           0x3
+#define HWIO_GCC_CPUSS_AHB_CFG_RCGR_SRC_SEL_SRC4_FVAL                                                           0x4
+#define HWIO_GCC_CPUSS_AHB_CFG_RCGR_SRC_SEL_SRC5_FVAL                                                           0x5
+#define HWIO_GCC_CPUSS_AHB_CFG_RCGR_SRC_SEL_SRC6_FVAL                                                           0x6
+#define HWIO_GCC_CPUSS_AHB_CFG_RCGR_SRC_SEL_SRC7_FVAL                                                           0x7
+#define HWIO_GCC_CPUSS_AHB_CFG_RCGR_SRC_DIV_BMSK                                                               0x1f
+#define HWIO_GCC_CPUSS_AHB_CFG_RCGR_SRC_DIV_SHFT                                                                0x0
+#define HWIO_GCC_CPUSS_AHB_CFG_RCGR_SRC_DIV_BYPASS_FVAL                                                         0x0
+#define HWIO_GCC_CPUSS_AHB_CFG_RCGR_SRC_DIV_DIV1_FVAL                                                           0x1
+#define HWIO_GCC_CPUSS_AHB_CFG_RCGR_SRC_DIV_DIV1_5_FVAL                                                         0x2
+#define HWIO_GCC_CPUSS_AHB_CFG_RCGR_SRC_DIV_DIV2_FVAL                                                           0x3
+#define HWIO_GCC_CPUSS_AHB_CFG_RCGR_SRC_DIV_DIV2_5_FVAL                                                         0x4
+#define HWIO_GCC_CPUSS_AHB_CFG_RCGR_SRC_DIV_DIV3_FVAL                                                           0x5
+#define HWIO_GCC_CPUSS_AHB_CFG_RCGR_SRC_DIV_DIV3_5_FVAL                                                         0x6
+#define HWIO_GCC_CPUSS_AHB_CFG_RCGR_SRC_DIV_DIV4_FVAL                                                           0x7
+#define HWIO_GCC_CPUSS_AHB_CFG_RCGR_SRC_DIV_DIV4_5_FVAL                                                         0x8
+#define HWIO_GCC_CPUSS_AHB_CFG_RCGR_SRC_DIV_DIV5_FVAL                                                           0x9
+#define HWIO_GCC_CPUSS_AHB_CFG_RCGR_SRC_DIV_DIV5_5_FVAL                                                         0xa
+#define HWIO_GCC_CPUSS_AHB_CFG_RCGR_SRC_DIV_DIV6_FVAL                                                           0xb
+#define HWIO_GCC_CPUSS_AHB_CFG_RCGR_SRC_DIV_DIV6_5_FVAL                                                         0xc
+#define HWIO_GCC_CPUSS_AHB_CFG_RCGR_SRC_DIV_DIV7_FVAL                                                           0xd
+#define HWIO_GCC_CPUSS_AHB_CFG_RCGR_SRC_DIV_DIV7_5_FVAL                                                         0xe
+#define HWIO_GCC_CPUSS_AHB_CFG_RCGR_SRC_DIV_DIV8_FVAL                                                           0xf
+#define HWIO_GCC_CPUSS_AHB_CFG_RCGR_SRC_DIV_DIV8_5_FVAL                                                        0x10
+#define HWIO_GCC_CPUSS_AHB_CFG_RCGR_SRC_DIV_DIV9_FVAL                                                          0x11
+#define HWIO_GCC_CPUSS_AHB_CFG_RCGR_SRC_DIV_DIV9_5_FVAL                                                        0x12
+#define HWIO_GCC_CPUSS_AHB_CFG_RCGR_SRC_DIV_DIV10_FVAL                                                         0x13
+#define HWIO_GCC_CPUSS_AHB_CFG_RCGR_SRC_DIV_DIV10_5_FVAL                                                       0x14
+#define HWIO_GCC_CPUSS_AHB_CFG_RCGR_SRC_DIV_DIV11_FVAL                                                         0x15
+#define HWIO_GCC_CPUSS_AHB_CFG_RCGR_SRC_DIV_DIV11_5_FVAL                                                       0x16
+#define HWIO_GCC_CPUSS_AHB_CFG_RCGR_SRC_DIV_DIV12_FVAL                                                         0x17
+#define HWIO_GCC_CPUSS_AHB_CFG_RCGR_SRC_DIV_DIV12_5_FVAL                                                       0x18
+#define HWIO_GCC_CPUSS_AHB_CFG_RCGR_SRC_DIV_DIV13_FVAL                                                         0x19
+#define HWIO_GCC_CPUSS_AHB_CFG_RCGR_SRC_DIV_DIV13_5_FVAL                                                       0x1a
+#define HWIO_GCC_CPUSS_AHB_CFG_RCGR_SRC_DIV_DIV14_FVAL                                                         0x1b
+#define HWIO_GCC_CPUSS_AHB_CFG_RCGR_SRC_DIV_DIV14_5_FVAL                                                       0x1c
+#define HWIO_GCC_CPUSS_AHB_CFG_RCGR_SRC_DIV_DIV15_FVAL                                                         0x1d
+#define HWIO_GCC_CPUSS_AHB_CFG_RCGR_SRC_DIV_DIV15_5_FVAL                                                       0x1e
+#define HWIO_GCC_CPUSS_AHB_CFG_RCGR_SRC_DIV_DIV16_FVAL                                                         0x1f
+
+#define HWIO_GCC_CPUSS_AHB_POSTDIV_CDIVR_ADDR                                                            (GCC_CLK_CTL_REG_REG_BASE      + 0x00020024)
+#define HWIO_GCC_CPUSS_AHB_POSTDIV_CDIVR_PHYS                                                            (GCC_CLK_CTL_REG_REG_BASE_PHYS + 0x00020024)
+#define HWIO_GCC_CPUSS_AHB_POSTDIV_CDIVR_OFFS                                                            (GCC_CLK_CTL_REG_REG_BASE_OFFS + 0x00020024)
+#define HWIO_GCC_CPUSS_AHB_POSTDIV_CDIVR_RMSK                                                                   0xf
+#define HWIO_GCC_CPUSS_AHB_POSTDIV_CDIVR_ATTR                                                                   0x3
+#define HWIO_GCC_CPUSS_AHB_POSTDIV_CDIVR_IN          \
+        in_dword_masked(HWIO_GCC_CPUSS_AHB_POSTDIV_CDIVR_ADDR, HWIO_GCC_CPUSS_AHB_POSTDIV_CDIVR_RMSK)
+#define HWIO_GCC_CPUSS_AHB_POSTDIV_CDIVR_INM(m)      \
+        in_dword_masked(HWIO_GCC_CPUSS_AHB_POSTDIV_CDIVR_ADDR, m)
+#define HWIO_GCC_CPUSS_AHB_POSTDIV_CDIVR_OUT(v)      \
+        out_dword(HWIO_GCC_CPUSS_AHB_POSTDIV_CDIVR_ADDR,v)
+#define HWIO_GCC_CPUSS_AHB_POSTDIV_CDIVR_OUTM(m,v) \
+        out_dword_masked_ns(HWIO_GCC_CPUSS_AHB_POSTDIV_CDIVR_ADDR,m,v,HWIO_GCC_CPUSS_AHB_POSTDIV_CDIVR_IN)
+#define HWIO_GCC_CPUSS_AHB_POSTDIV_CDIVR_CLK_DIV_BMSK                                                           0xf
+#define HWIO_GCC_CPUSS_AHB_POSTDIV_CDIVR_CLK_DIV_SHFT                                                           0x0
+
+#define HWIO_GCC_CPUSS_GPLL0_CMD_RCGR_ADDR                                                               (GCC_CLK_CTL_REG_REG_BASE      + 0x00020028)
+#define HWIO_GCC_CPUSS_GPLL0_CMD_RCGR_PHYS                                                               (GCC_CLK_CTL_REG_REG_BASE_PHYS + 0x00020028)
+#define HWIO_GCC_CPUSS_GPLL0_CMD_RCGR_OFFS                                                               (GCC_CLK_CTL_REG_REG_BASE_OFFS + 0x00020028)
+#define HWIO_GCC_CPUSS_GPLL0_CMD_RCGR_RMSK                                                               0x80000013
+#define HWIO_GCC_CPUSS_GPLL0_CMD_RCGR_ATTR                                                                      0x3
+#define HWIO_GCC_CPUSS_GPLL0_CMD_RCGR_IN          \
+        in_dword_masked(HWIO_GCC_CPUSS_GPLL0_CMD_RCGR_ADDR, HWIO_GCC_CPUSS_GPLL0_CMD_RCGR_RMSK)
+#define HWIO_GCC_CPUSS_GPLL0_CMD_RCGR_INM(m)      \
+        in_dword_masked(HWIO_GCC_CPUSS_GPLL0_CMD_RCGR_ADDR, m)
+#define HWIO_GCC_CPUSS_GPLL0_CMD_RCGR_OUT(v)      \
+        out_dword(HWIO_GCC_CPUSS_GPLL0_CMD_RCGR_ADDR,v)
+#define HWIO_GCC_CPUSS_GPLL0_CMD_RCGR_OUTM(m,v) \
+        out_dword_masked_ns(HWIO_GCC_CPUSS_GPLL0_CMD_RCGR_ADDR,m,v,HWIO_GCC_CPUSS_GPLL0_CMD_RCGR_IN)
+#define HWIO_GCC_CPUSS_GPLL0_CMD_RCGR_ROOT_OFF_BMSK                                                      0x80000000
+#define HWIO_GCC_CPUSS_GPLL0_CMD_RCGR_ROOT_OFF_SHFT                                                            0x1f
+#define HWIO_GCC_CPUSS_GPLL0_CMD_RCGR_DIRTY_CFG_RCGR_BMSK                                                      0x10
+#define HWIO_GCC_CPUSS_GPLL0_CMD_RCGR_DIRTY_CFG_RCGR_SHFT                                                       0x4
+#define HWIO_GCC_CPUSS_GPLL0_CMD_RCGR_ROOT_EN_BMSK                                                              0x2
+#define HWIO_GCC_CPUSS_GPLL0_CMD_RCGR_ROOT_EN_SHFT                                                              0x1
+#define HWIO_GCC_CPUSS_GPLL0_CMD_RCGR_ROOT_EN_DISABLE_FVAL                                                      0x0
+#define HWIO_GCC_CPUSS_GPLL0_CMD_RCGR_ROOT_EN_ENABLE_FVAL                                                       0x1
+#define HWIO_GCC_CPUSS_GPLL0_CMD_RCGR_UPDATE_BMSK                                                               0x1
+#define HWIO_GCC_CPUSS_GPLL0_CMD_RCGR_UPDATE_SHFT                                                               0x0
+#define HWIO_GCC_CPUSS_GPLL0_CMD_RCGR_UPDATE_DISABLE_FVAL                                                       0x0
+#define HWIO_GCC_CPUSS_GPLL0_CMD_RCGR_UPDATE_ENABLE_FVAL                                                        0x1
+
+#define HWIO_GCC_CPUSS_GPLL0_CFG_RCGR_ADDR                                                               (GCC_CLK_CTL_REG_REG_BASE      + 0x0002002c)
+#define HWIO_GCC_CPUSS_GPLL0_CFG_RCGR_PHYS                                                               (GCC_CLK_CTL_REG_REG_BASE_PHYS + 0x0002002c)
+#define HWIO_GCC_CPUSS_GPLL0_CFG_RCGR_OFFS                                                               (GCC_CLK_CTL_REG_REG_BASE_OFFS + 0x0002002c)
+#define HWIO_GCC_CPUSS_GPLL0_CFG_RCGR_RMSK                                                                 0x11071f
+#define HWIO_GCC_CPUSS_GPLL0_CFG_RCGR_ATTR                                                                      0x3
+#define HWIO_GCC_CPUSS_GPLL0_CFG_RCGR_IN          \
+        in_dword_masked(HWIO_GCC_CPUSS_GPLL0_CFG_RCGR_ADDR, HWIO_GCC_CPUSS_GPLL0_CFG_RCGR_RMSK)
+#define HWIO_GCC_CPUSS_GPLL0_CFG_RCGR_INM(m)      \
+        in_dword_masked(HWIO_GCC_CPUSS_GPLL0_CFG_RCGR_ADDR, m)
+#define HWIO_GCC_CPUSS_GPLL0_CFG_RCGR_OUT(v)      \
+        out_dword(HWIO_GCC_CPUSS_GPLL0_CFG_RCGR_ADDR,v)
+#define HWIO_GCC_CPUSS_GPLL0_CFG_RCGR_OUTM(m,v) \
+        out_dword_masked_ns(HWIO_GCC_CPUSS_GPLL0_CFG_RCGR_ADDR,m,v,HWIO_GCC_CPUSS_GPLL0_CFG_RCGR_IN)
+#define HWIO_GCC_CPUSS_GPLL0_CFG_RCGR_HW_CLK_CONTROL_BMSK                                                  0x100000
+#define HWIO_GCC_CPUSS_GPLL0_CFG_RCGR_HW_CLK_CONTROL_SHFT                                                      0x14
+#define HWIO_GCC_CPUSS_GPLL0_CFG_RCGR_HW_CLK_CONTROL_DISABLE_FVAL                                               0x0
+#define HWIO_GCC_CPUSS_GPLL0_CFG_RCGR_HW_CLK_CONTROL_ENABLE_FVAL                                                0x1
+#define HWIO_GCC_CPUSS_GPLL0_CFG_RCGR_RCGLITE_DISABLE_BMSK                                                  0x10000
+#define HWIO_GCC_CPUSS_GPLL0_CFG_RCGR_RCGLITE_DISABLE_SHFT                                                     0x10
+#define HWIO_GCC_CPUSS_GPLL0_CFG_RCGR_RCGLITE_DISABLE_RCGLITE_ENABLED_FVAL                                      0x0
+#define HWIO_GCC_CPUSS_GPLL0_CFG_RCGR_RCGLITE_DISABLE_RCGLITE_DISABLED_FVAL                                     0x1
+#define HWIO_GCC_CPUSS_GPLL0_CFG_RCGR_SRC_SEL_BMSK                                                            0x700
+#define HWIO_GCC_CPUSS_GPLL0_CFG_RCGR_SRC_SEL_SHFT                                                              0x8
+#define HWIO_GCC_CPUSS_GPLL0_CFG_RCGR_SRC_SEL_SRC0_FVAL                                                         0x0
+#define HWIO_GCC_CPUSS_GPLL0_CFG_RCGR_SRC_SEL_SRC1_FVAL                                                         0x1
+#define HWIO_GCC_CPUSS_GPLL0_CFG_RCGR_SRC_SEL_SRC2_FVAL                                                         0x2
+#define HWIO_GCC_CPUSS_GPLL0_CFG_RCGR_SRC_SEL_SRC3_FVAL                                                         0x3
+#define HWIO_GCC_CPUSS_GPLL0_CFG_RCGR_SRC_SEL_SRC4_FVAL                                                         0x4
+#define HWIO_GCC_CPUSS_GPLL0_CFG_RCGR_SRC_SEL_SRC5_FVAL                                                         0x5
+#define HWIO_GCC_CPUSS_GPLL0_CFG_RCGR_SRC_SEL_SRC6_FVAL                                                         0x6
+#define HWIO_GCC_CPUSS_GPLL0_CFG_RCGR_SRC_SEL_SRC7_FVAL                                                         0x7
+#define HWIO_GCC_CPUSS_GPLL0_CFG_RCGR_SRC_DIV_BMSK                                                             0x1f
+#define HWIO_GCC_CPUSS_GPLL0_CFG_RCGR_SRC_DIV_SHFT                                                              0x0
+#define HWIO_GCC_CPUSS_GPLL0_CFG_RCGR_SRC_DIV_BYPASS_FVAL                                                       0x0
+#define HWIO_GCC_CPUSS_GPLL0_CFG_RCGR_SRC_DIV_DIV1_FVAL                                                         0x1
+#define HWIO_GCC_CPUSS_GPLL0_CFG_RCGR_SRC_DIV_DIV1_5_FVAL                                                       0x2
+#define HWIO_GCC_CPUSS_GPLL0_CFG_RCGR_SRC_DIV_DIV2_FVAL                                                         0x3
+#define HWIO_GCC_CPUSS_GPLL0_CFG_RCGR_SRC_DIV_DIV2_5_FVAL                                                       0x4
+#define HWIO_GCC_CPUSS_GPLL0_CFG_RCGR_SRC_DIV_DIV3_FVAL                                                         0x5
+#define HWIO_GCC_CPUSS_GPLL0_CFG_RCGR_SRC_DIV_DIV3_5_FVAL                                                       0x6
+#define HWIO_GCC_CPUSS_GPLL0_CFG_RCGR_SRC_DIV_DIV4_FVAL                                                         0x7
+#define HWIO_GCC_CPUSS_GPLL0_CFG_RCGR_SRC_DIV_DIV4_5_FVAL                                                       0x8
+#define HWIO_GCC_CPUSS_GPLL0_CFG_RCGR_SRC_DIV_DIV5_FVAL                                                         0x9
+#define HWIO_GCC_CPUSS_GPLL0_CFG_RCGR_SRC_DIV_DIV5_5_FVAL                                                       0xa
+#define HWIO_GCC_CPUSS_GPLL0_CFG_RCGR_SRC_DIV_DIV6_FVAL                                                         0xb
+#define HWIO_GCC_CPUSS_GPLL0_CFG_RCGR_SRC_DIV_DIV6_5_FVAL                                                       0xc
+#define HWIO_GCC_CPUSS_GPLL0_CFG_RCGR_SRC_DIV_DIV7_FVAL                                                         0xd
+#define HWIO_GCC_CPUSS_GPLL0_CFG_RCGR_SRC_DIV_DIV7_5_FVAL                                                       0xe
+#define HWIO_GCC_CPUSS_GPLL0_CFG_RCGR_SRC_DIV_DIV8_FVAL                                                         0xf
+#define HWIO_GCC_CPUSS_GPLL0_CFG_RCGR_SRC_DIV_DIV8_5_FVAL                                                      0x10
+#define HWIO_GCC_CPUSS_GPLL0_CFG_RCGR_SRC_DIV_DIV9_FVAL                                                        0x11
+#define HWIO_GCC_CPUSS_GPLL0_CFG_RCGR_SRC_DIV_DIV9_5_FVAL                                                      0x12
+#define HWIO_GCC_CPUSS_GPLL0_CFG_RCGR_SRC_DIV_DIV10_FVAL                                                       0x13
+#define HWIO_GCC_CPUSS_GPLL0_CFG_RCGR_SRC_DIV_DIV10_5_FVAL                                                     0x14
+#define HWIO_GCC_CPUSS_GPLL0_CFG_RCGR_SRC_DIV_DIV11_FVAL                                                       0x15
+#define HWIO_GCC_CPUSS_GPLL0_CFG_RCGR_SRC_DIV_DIV11_5_FVAL                                                     0x16
+#define HWIO_GCC_CPUSS_GPLL0_CFG_RCGR_SRC_DIV_DIV12_FVAL                                                       0x17
+#define HWIO_GCC_CPUSS_GPLL0_CFG_RCGR_SRC_DIV_DIV12_5_FVAL                                                     0x18
+#define HWIO_GCC_CPUSS_GPLL0_CFG_RCGR_SRC_DIV_DIV13_FVAL                                                       0x19
+#define HWIO_GCC_CPUSS_GPLL0_CFG_RCGR_SRC_DIV_DIV13_5_FVAL                                                     0x1a
+#define HWIO_GCC_CPUSS_GPLL0_CFG_RCGR_SRC_DIV_DIV14_FVAL                                                       0x1b
+#define HWIO_GCC_CPUSS_GPLL0_CFG_RCGR_SRC_DIV_DIV14_5_FVAL                                                     0x1c
+#define HWIO_GCC_CPUSS_GPLL0_CFG_RCGR_SRC_DIV_DIV15_FVAL                                                       0x1d
+#define HWIO_GCC_CPUSS_GPLL0_CFG_RCGR_SRC_DIV_DIV15_5_FVAL                                                     0x1e
+#define HWIO_GCC_CPUSS_GPLL0_CFG_RCGR_SRC_DIV_DIV16_FVAL                                                       0x1f
+
+#define HWIO_GCC_APSS_QDSS_TSCTR_CBCR_ADDR                                                               (GCC_CLK_CTL_REG_REG_BASE      + 0x00020040)
+#define HWIO_GCC_APSS_QDSS_TSCTR_CBCR_PHYS                                                               (GCC_CLK_CTL_REG_REG_BASE_PHYS + 0x00020040)
+#define HWIO_GCC_APSS_QDSS_TSCTR_CBCR_OFFS                                                               (GCC_CLK_CTL_REG_REG_BASE_OFFS + 0x00020040)
+#define HWIO_GCC_APSS_QDSS_TSCTR_CBCR_RMSK                                                               0x81c0000f
+#define HWIO_GCC_APSS_QDSS_TSCTR_CBCR_ATTR                                                                      0x3
+#define HWIO_GCC_APSS_QDSS_TSCTR_CBCR_IN          \
+        in_dword_masked(HWIO_GCC_APSS_QDSS_TSCTR_CBCR_ADDR, HWIO_GCC_APSS_QDSS_TSCTR_CBCR_RMSK)
+#define HWIO_GCC_APSS_QDSS_TSCTR_CBCR_INM(m)      \
+        in_dword_masked(HWIO_GCC_APSS_QDSS_TSCTR_CBCR_ADDR, m)
+#define HWIO_GCC_APSS_QDSS_TSCTR_CBCR_OUT(v)      \
+        out_dword(HWIO_GCC_APSS_QDSS_TSCTR_CBCR_ADDR,v)
+#define HWIO_GCC_APSS_QDSS_TSCTR_CBCR_OUTM(m,v) \
+        out_dword_masked_ns(HWIO_GCC_APSS_QDSS_TSCTR_CBCR_ADDR,m,v,HWIO_GCC_APSS_QDSS_TSCTR_CBCR_IN)
+#define HWIO_GCC_APSS_QDSS_TSCTR_CBCR_CLK_OFF_BMSK                                                       0x80000000
+#define HWIO_GCC_APSS_QDSS_TSCTR_CBCR_CLK_OFF_SHFT                                                             0x1f
+#define HWIO_GCC_APSS_QDSS_TSCTR_CBCR_IGNORE_ALL_ARES_BMSK                                                0x1000000
+#define HWIO_GCC_APSS_QDSS_TSCTR_CBCR_IGNORE_ALL_ARES_SHFT                                                     0x18
+#define HWIO_GCC_APSS_QDSS_TSCTR_CBCR_IGNORE_ALL_CLK_DIS_BMSK                                              0x800000
+#define HWIO_GCC_APSS_QDSS_TSCTR_CBCR_IGNORE_ALL_CLK_DIS_SHFT                                                  0x17
+#define HWIO_GCC_APSS_QDSS_TSCTR_CBCR_CLK_DIS_BMSK                                                         0x400000
+#define HWIO_GCC_APSS_QDSS_TSCTR_CBCR_CLK_DIS_SHFT                                                             0x16
+#define HWIO_GCC_APSS_QDSS_TSCTR_CBCR_SW_ONLY_EN_BMSK                                                           0x8
+#define HWIO_GCC_APSS_QDSS_TSCTR_CBCR_SW_ONLY_EN_SHFT                                                           0x3
+#define HWIO_GCC_APSS_QDSS_TSCTR_CBCR_CLK_ARES_BMSK                                                             0x4
+#define HWIO_GCC_APSS_QDSS_TSCTR_CBCR_CLK_ARES_SHFT                                                             0x2
+#define HWIO_GCC_APSS_QDSS_TSCTR_CBCR_CLK_ARES_NO_RESET_FVAL                                                    0x0
+#define HWIO_GCC_APSS_QDSS_TSCTR_CBCR_CLK_ARES_RESET_FVAL                                                       0x1
+#define HWIO_GCC_APSS_QDSS_TSCTR_CBCR_HW_CTL_BMSK                                                               0x2
+#define HWIO_GCC_APSS_QDSS_TSCTR_CBCR_HW_CTL_SHFT                                                               0x1
+#define HWIO_GCC_APSS_QDSS_TSCTR_CBCR_HW_CTL_DISABLE_FVAL                                                       0x0
+#define HWIO_GCC_APSS_QDSS_TSCTR_CBCR_HW_CTL_ENABLE_FVAL                                                        0x1
+#define HWIO_GCC_APSS_QDSS_TSCTR_CBCR_CLK_ENABLE_BMSK                                                           0x1
+#define HWIO_GCC_APSS_QDSS_TSCTR_CBCR_CLK_ENABLE_SHFT                                                           0x0
+#define HWIO_GCC_APSS_QDSS_TSCTR_CBCR_CLK_ENABLE_DISABLE_FVAL                                                   0x0
+#define HWIO_GCC_APSS_QDSS_TSCTR_CBCR_CLK_ENABLE_ENABLE_FVAL                                                    0x1
+
+#define HWIO_GCC_APSS_QDSS_APB_CBCR_ADDR                                                                 (GCC_CLK_CTL_REG_REG_BASE      + 0x00020044)
+#define HWIO_GCC_APSS_QDSS_APB_CBCR_PHYS                                                                 (GCC_CLK_CTL_REG_REG_BASE_PHYS + 0x00020044)
+#define HWIO_GCC_APSS_QDSS_APB_CBCR_OFFS                                                                 (GCC_CLK_CTL_REG_REG_BASE_OFFS + 0x00020044)
+#define HWIO_GCC_APSS_QDSS_APB_CBCR_RMSK                                                                 0x81c0000f
+#define HWIO_GCC_APSS_QDSS_APB_CBCR_ATTR                                                                        0x3
+#define HWIO_GCC_APSS_QDSS_APB_CBCR_IN          \
+        in_dword_masked(HWIO_GCC_APSS_QDSS_APB_CBCR_ADDR, HWIO_GCC_APSS_QDSS_APB_CBCR_RMSK)
+#define HWIO_GCC_APSS_QDSS_APB_CBCR_INM(m)      \
+        in_dword_masked(HWIO_GCC_APSS_QDSS_APB_CBCR_ADDR, m)
+#define HWIO_GCC_APSS_QDSS_APB_CBCR_OUT(v)      \
+        out_dword(HWIO_GCC_APSS_QDSS_APB_CBCR_ADDR,v)
+#define HWIO_GCC_APSS_QDSS_APB_CBCR_OUTM(m,v) \
+        out_dword_masked_ns(HWIO_GCC_APSS_QDSS_APB_CBCR_ADDR,m,v,HWIO_GCC_APSS_QDSS_APB_CBCR_IN)
+#define HWIO_GCC_APSS_QDSS_APB_CBCR_CLK_OFF_BMSK                                                         0x80000000
+#define HWIO_GCC_APSS_QDSS_APB_CBCR_CLK_OFF_SHFT                                                               0x1f
+#define HWIO_GCC_APSS_QDSS_APB_CBCR_IGNORE_ALL_ARES_BMSK                                                  0x1000000
+#define HWIO_GCC_APSS_QDSS_APB_CBCR_IGNORE_ALL_ARES_SHFT                                                       0x18
+#define HWIO_GCC_APSS_QDSS_APB_CBCR_IGNORE_ALL_CLK_DIS_BMSK                                                0x800000
+#define HWIO_GCC_APSS_QDSS_APB_CBCR_IGNORE_ALL_CLK_DIS_SHFT                                                    0x17
+#define HWIO_GCC_APSS_QDSS_APB_CBCR_CLK_DIS_BMSK                                                           0x400000
+#define HWIO_GCC_APSS_QDSS_APB_CBCR_CLK_DIS_SHFT                                                               0x16
+#define HWIO_GCC_APSS_QDSS_APB_CBCR_SW_ONLY_EN_BMSK                                                             0x8
+#define HWIO_GCC_APSS_QDSS_APB_CBCR_SW_ONLY_EN_SHFT                                                             0x3
+#define HWIO_GCC_APSS_QDSS_APB_CBCR_CLK_ARES_BMSK                                                               0x4
+#define HWIO_GCC_APSS_QDSS_APB_CBCR_CLK_ARES_SHFT                                                               0x2
+#define HWIO_GCC_APSS_QDSS_APB_CBCR_CLK_ARES_NO_RESET_FVAL                                                      0x0
+#define HWIO_GCC_APSS_QDSS_APB_CBCR_CLK_ARES_RESET_FVAL                                                         0x1
+#define HWIO_GCC_APSS_QDSS_APB_CBCR_HW_CTL_BMSK                                                                 0x2
+#define HWIO_GCC_APSS_QDSS_APB_CBCR_HW_CTL_SHFT                                                                 0x1
+#define HWIO_GCC_APSS_QDSS_APB_CBCR_HW_CTL_DISABLE_FVAL                                                         0x0
+#define HWIO_GCC_APSS_QDSS_APB_CBCR_HW_CTL_ENABLE_FVAL                                                          0x1
+#define HWIO_GCC_APSS_QDSS_APB_CBCR_CLK_ENABLE_BMSK                                                             0x1
+#define HWIO_GCC_APSS_QDSS_APB_CBCR_CLK_ENABLE_SHFT                                                             0x0
+#define HWIO_GCC_APSS_QDSS_APB_CBCR_CLK_ENABLE_DISABLE_FVAL                                                     0x0
+#define HWIO_GCC_APSS_QDSS_APB_CBCR_CLK_ENABLE_ENABLE_FVAL                                                      0x1
+
+#define HWIO_GCC_NOC_BUS_TIMEOUT_EXTREF_BCR_ADDR                                                         (GCC_CLK_CTL_REG_REG_BASE      + 0x00021000)
+#define HWIO_GCC_NOC_BUS_TIMEOUT_EXTREF_BCR_PHYS                                                         (GCC_CLK_CTL_REG_REG_BASE_PHYS + 0x00021000)
+#define HWIO_GCC_NOC_BUS_TIMEOUT_EXTREF_BCR_OFFS                                                         (GCC_CLK_CTL_REG_REG_BASE_OFFS + 0x00021000)
+#define HWIO_GCC_NOC_BUS_TIMEOUT_EXTREF_BCR_RMSK                                                                0x1
+#define HWIO_GCC_NOC_BUS_TIMEOUT_EXTREF_BCR_ATTR                                                                0x3
+#define HWIO_GCC_NOC_BUS_TIMEOUT_EXTREF_BCR_IN          \
+        in_dword_masked(HWIO_GCC_NOC_BUS_TIMEOUT_EXTREF_BCR_ADDR, HWIO_GCC_NOC_BUS_TIMEOUT_EXTREF_BCR_RMSK)
+#define HWIO_GCC_NOC_BUS_TIMEOUT_EXTREF_BCR_INM(m)      \
+        in_dword_masked(HWIO_GCC_NOC_BUS_TIMEOUT_EXTREF_BCR_ADDR, m)
+#define HWIO_GCC_NOC_BUS_TIMEOUT_EXTREF_BCR_OUT(v)      \
+        out_dword(HWIO_GCC_NOC_BUS_TIMEOUT_EXTREF_BCR_ADDR,v)
+#define HWIO_GCC_NOC_BUS_TIMEOUT_EXTREF_BCR_OUTM(m,v) \
+        out_dword_masked_ns(HWIO_GCC_NOC_BUS_TIMEOUT_EXTREF_BCR_ADDR,m,v,HWIO_GCC_NOC_BUS_TIMEOUT_EXTREF_BCR_IN)
+#define HWIO_GCC_NOC_BUS_TIMEOUT_EXTREF_BCR_BLK_ARES_BMSK                                                       0x1
+#define HWIO_GCC_NOC_BUS_TIMEOUT_EXTREF_BCR_BLK_ARES_SHFT                                                       0x0
+#define HWIO_GCC_NOC_BUS_TIMEOUT_EXTREF_BCR_BLK_ARES_DISABLE_FVAL                                               0x0
+#define HWIO_GCC_NOC_BUS_TIMEOUT_EXTREF_BCR_BLK_ARES_ENABLE_FVAL                                                0x1
+
+#define HWIO_GCC_NOC_BUS_TIMEOUT_EXTREF_CBCR_ADDR                                                        (GCC_CLK_CTL_REG_REG_BASE      + 0x00021004)
+#define HWIO_GCC_NOC_BUS_TIMEOUT_EXTREF_CBCR_PHYS                                                        (GCC_CLK_CTL_REG_REG_BASE_PHYS + 0x00021004)
+#define HWIO_GCC_NOC_BUS_TIMEOUT_EXTREF_CBCR_OFFS                                                        (GCC_CLK_CTL_REG_REG_BASE_OFFS + 0x00021004)
+#define HWIO_GCC_NOC_BUS_TIMEOUT_EXTREF_CBCR_RMSK                                                        0x81c00005
+#define HWIO_GCC_NOC_BUS_TIMEOUT_EXTREF_CBCR_ATTR                                                               0x3
+#define HWIO_GCC_NOC_BUS_TIMEOUT_EXTREF_CBCR_IN          \
+        in_dword_masked(HWIO_GCC_NOC_BUS_TIMEOUT_EXTREF_CBCR_ADDR, HWIO_GCC_NOC_BUS_TIMEOUT_EXTREF_CBCR_RMSK)
+#define HWIO_GCC_NOC_BUS_TIMEOUT_EXTREF_CBCR_INM(m)      \
+        in_dword_masked(HWIO_GCC_NOC_BUS_TIMEOUT_EXTREF_CBCR_ADDR, m)
+#define HWIO_GCC_NOC_BUS_TIMEOUT_EXTREF_CBCR_OUT(v)      \
+        out_dword(HWIO_GCC_NOC_BUS_TIMEOUT_EXTREF_CBCR_ADDR,v)
+#define HWIO_GCC_NOC_BUS_TIMEOUT_EXTREF_CBCR_OUTM(m,v) \
+        out_dword_masked_ns(HWIO_GCC_NOC_BUS_TIMEOUT_EXTREF_CBCR_ADDR,m,v,HWIO_GCC_NOC_BUS_TIMEOUT_EXTREF_CBCR_IN)
+#define HWIO_GCC_NOC_BUS_TIMEOUT_EXTREF_CBCR_CLK_OFF_BMSK                                                0x80000000
+#define HWIO_GCC_NOC_BUS_TIMEOUT_EXTREF_CBCR_CLK_OFF_SHFT                                                      0x1f
+#define HWIO_GCC_NOC_BUS_TIMEOUT_EXTREF_CBCR_IGNORE_ALL_ARES_BMSK                                         0x1000000
+#define HWIO_GCC_NOC_BUS_TIMEOUT_EXTREF_CBCR_IGNORE_ALL_ARES_SHFT                                              0x18
+#define HWIO_GCC_NOC_BUS_TIMEOUT_EXTREF_CBCR_IGNORE_ALL_CLK_DIS_BMSK                                       0x800000
+#define HWIO_GCC_NOC_BUS_TIMEOUT_EXTREF_CBCR_IGNORE_ALL_CLK_DIS_SHFT                                           0x17
+#define HWIO_GCC_NOC_BUS_TIMEOUT_EXTREF_CBCR_CLK_DIS_BMSK                                                  0x400000
+#define HWIO_GCC_NOC_BUS_TIMEOUT_EXTREF_CBCR_CLK_DIS_SHFT                                                      0x16
+#define HWIO_GCC_NOC_BUS_TIMEOUT_EXTREF_CBCR_CLK_ARES_BMSK                                                      0x4
+#define HWIO_GCC_NOC_BUS_TIMEOUT_EXTREF_CBCR_CLK_ARES_SHFT                                                      0x2
+#define HWIO_GCC_NOC_BUS_TIMEOUT_EXTREF_CBCR_CLK_ARES_NO_RESET_FVAL                                             0x0
+#define HWIO_GCC_NOC_BUS_TIMEOUT_EXTREF_CBCR_CLK_ARES_RESET_FVAL                                                0x1
+#define HWIO_GCC_NOC_BUS_TIMEOUT_EXTREF_CBCR_CLK_ENABLE_BMSK                                                    0x1
+#define HWIO_GCC_NOC_BUS_TIMEOUT_EXTREF_CBCR_CLK_ENABLE_SHFT                                                    0x0
+#define HWIO_GCC_NOC_BUS_TIMEOUT_EXTREF_CBCR_CLK_ENABLE_DISABLE_FVAL                                            0x0
+#define HWIO_GCC_NOC_BUS_TIMEOUT_EXTREF_CBCR_CLK_ENABLE_ENABLE_FVAL                                             0x1
+
+#define HWIO_GCC_NOC_BUS_TIMEOUT_EXTREF_CDIVR_ADDR                                                       (GCC_CLK_CTL_REG_REG_BASE      + 0x00021008)
+#define HWIO_GCC_NOC_BUS_TIMEOUT_EXTREF_CDIVR_PHYS                                                       (GCC_CLK_CTL_REG_REG_BASE_PHYS + 0x00021008)
+#define HWIO_GCC_NOC_BUS_TIMEOUT_EXTREF_CDIVR_OFFS                                                       (GCC_CLK_CTL_REG_REG_BASE_OFFS + 0x00021008)
+#define HWIO_GCC_NOC_BUS_TIMEOUT_EXTREF_CDIVR_RMSK                                                              0xf
+#define HWIO_GCC_NOC_BUS_TIMEOUT_EXTREF_CDIVR_ATTR                                                              0x3
+#define HWIO_GCC_NOC_BUS_TIMEOUT_EXTREF_CDIVR_IN          \
+        in_dword_masked(HWIO_GCC_NOC_BUS_TIMEOUT_EXTREF_CDIVR_ADDR, HWIO_GCC_NOC_BUS_TIMEOUT_EXTREF_CDIVR_RMSK)
+#define HWIO_GCC_NOC_BUS_TIMEOUT_EXTREF_CDIVR_INM(m)      \
+        in_dword_masked(HWIO_GCC_NOC_BUS_TIMEOUT_EXTREF_CDIVR_ADDR, m)
+#define HWIO_GCC_NOC_BUS_TIMEOUT_EXTREF_CDIVR_OUT(v)      \
+        out_dword(HWIO_GCC_NOC_BUS_TIMEOUT_EXTREF_CDIVR_ADDR,v)
+#define HWIO_GCC_NOC_BUS_TIMEOUT_EXTREF_CDIVR_OUTM(m,v) \
+        out_dword_masked_ns(HWIO_GCC_NOC_BUS_TIMEOUT_EXTREF_CDIVR_ADDR,m,v,HWIO_GCC_NOC_BUS_TIMEOUT_EXTREF_CDIVR_IN)
+#define HWIO_GCC_NOC_BUS_TIMEOUT_EXTREF_CDIVR_CLK_DIV_BMSK                                                      0xf
+#define HWIO_GCC_NOC_BUS_TIMEOUT_EXTREF_CDIVR_CLK_DIV_SHFT                                                      0x0
+
+#define HWIO_GCC_NOC_BUS_TIMEOUT_EXTREF_DIV1024_CDIVR_ADDR                                               (GCC_CLK_CTL_REG_REG_BASE      + 0x0002100c)
+#define HWIO_GCC_NOC_BUS_TIMEOUT_EXTREF_DIV1024_CDIVR_PHYS                                               (GCC_CLK_CTL_REG_REG_BASE_PHYS + 0x0002100c)
+#define HWIO_GCC_NOC_BUS_TIMEOUT_EXTREF_DIV1024_CDIVR_OFFS                                               (GCC_CLK_CTL_REG_REG_BASE_OFFS + 0x0002100c)
+#define HWIO_GCC_NOC_BUS_TIMEOUT_EXTREF_DIV1024_CDIVR_RMSK                                                    0x1ff
+#define HWIO_GCC_NOC_BUS_TIMEOUT_EXTREF_DIV1024_CDIVR_ATTR                                                      0x3
+#define HWIO_GCC_NOC_BUS_TIMEOUT_EXTREF_DIV1024_CDIVR_IN          \
+        in_dword_masked(HWIO_GCC_NOC_BUS_TIMEOUT_EXTREF_DIV1024_CDIVR_ADDR, HWIO_GCC_NOC_BUS_TIMEOUT_EXTREF_DIV1024_CDIVR_RMSK)
+#define HWIO_GCC_NOC_BUS_TIMEOUT_EXTREF_DIV1024_CDIVR_INM(m)      \
+        in_dword_masked(HWIO_GCC_NOC_BUS_TIMEOUT_EXTREF_DIV1024_CDIVR_ADDR, m)
+#define HWIO_GCC_NOC_BUS_TIMEOUT_EXTREF_DIV1024_CDIVR_OUT(v)      \
+        out_dword(HWIO_GCC_NOC_BUS_TIMEOUT_EXTREF_DIV1024_CDIVR_ADDR,v)
+#define HWIO_GCC_NOC_BUS_TIMEOUT_EXTREF_DIV1024_CDIVR_OUTM(m,v) \
+        out_dword_masked_ns(HWIO_GCC_NOC_BUS_TIMEOUT_EXTREF_DIV1024_CDIVR_ADDR,m,v,HWIO_GCC_NOC_BUS_TIMEOUT_EXTREF_DIV1024_CDIVR_IN)
+#define HWIO_GCC_NOC_BUS_TIMEOUT_EXTREF_DIV1024_CDIVR_CLK_DIV_BMSK                                            0x1ff
+#define HWIO_GCC_NOC_BUS_TIMEOUT_EXTREF_DIV1024_CDIVR_CLK_DIV_SHFT                                              0x0
+
+#define HWIO_GCC_APB2JTAG_BCR_ADDR                                                                       (GCC_CLK_CTL_REG_REG_BASE      + 0x00022000)
+#define HWIO_GCC_APB2JTAG_BCR_PHYS                                                                       (GCC_CLK_CTL_REG_REG_BASE_PHYS + 0x00022000)
+#define HWIO_GCC_APB2JTAG_BCR_OFFS                                                                       (GCC_CLK_CTL_REG_REG_BASE_OFFS + 0x00022000)
+#define HWIO_GCC_APB2JTAG_BCR_RMSK                                                                              0x1
+#define HWIO_GCC_APB2JTAG_BCR_ATTR                                                                              0x3
+#define HWIO_GCC_APB2JTAG_BCR_IN          \
+        in_dword_masked(HWIO_GCC_APB2JTAG_BCR_ADDR, HWIO_GCC_APB2JTAG_BCR_RMSK)
+#define HWIO_GCC_APB2JTAG_BCR_INM(m)      \
+        in_dword_masked(HWIO_GCC_APB2JTAG_BCR_ADDR, m)
+#define HWIO_GCC_APB2JTAG_BCR_OUT(v)      \
+        out_dword(HWIO_GCC_APB2JTAG_BCR_ADDR,v)
+#define HWIO_GCC_APB2JTAG_BCR_OUTM(m,v) \
+        out_dword_masked_ns(HWIO_GCC_APB2JTAG_BCR_ADDR,m,v,HWIO_GCC_APB2JTAG_BCR_IN)
+#define HWIO_GCC_APB2JTAG_BCR_BLK_ARES_BMSK                                                                     0x1
+#define HWIO_GCC_APB2JTAG_BCR_BLK_ARES_SHFT                                                                     0x0
+#define HWIO_GCC_APB2JTAG_BCR_BLK_ARES_DISABLE_FVAL                                                             0x0
+#define HWIO_GCC_APB2JTAG_BCR_BLK_ARES_ENABLE_FVAL                                                              0x1
+
+#define HWIO_GCC_RBCPR_CX_BCR_ADDR                                                                       (GCC_CLK_CTL_REG_REG_BASE      + 0x00023000)
+#define HWIO_GCC_RBCPR_CX_BCR_PHYS                                                                       (GCC_CLK_CTL_REG_REG_BASE_PHYS + 0x00023000)
+#define HWIO_GCC_RBCPR_CX_BCR_OFFS                                                                       (GCC_CLK_CTL_REG_REG_BASE_OFFS + 0x00023000)
+#define HWIO_GCC_RBCPR_CX_BCR_RMSK                                                                              0x1
+#define HWIO_GCC_RBCPR_CX_BCR_ATTR                                                                              0x3
+#define HWIO_GCC_RBCPR_CX_BCR_IN          \
+        in_dword_masked(HWIO_GCC_RBCPR_CX_BCR_ADDR, HWIO_GCC_RBCPR_CX_BCR_RMSK)
+#define HWIO_GCC_RBCPR_CX_BCR_INM(m)      \
+        in_dword_masked(HWIO_GCC_RBCPR_CX_BCR_ADDR, m)
+#define HWIO_GCC_RBCPR_CX_BCR_OUT(v)      \
+        out_dword(HWIO_GCC_RBCPR_CX_BCR_ADDR,v)
+#define HWIO_GCC_RBCPR_CX_BCR_OUTM(m,v) \
+        out_dword_masked_ns(HWIO_GCC_RBCPR_CX_BCR_ADDR,m,v,HWIO_GCC_RBCPR_CX_BCR_IN)
+#define HWIO_GCC_RBCPR_CX_BCR_BLK_ARES_BMSK                                                                     0x1
+#define HWIO_GCC_RBCPR_CX_BCR_BLK_ARES_SHFT                                                                     0x0
+#define HWIO_GCC_RBCPR_CX_BCR_BLK_ARES_DISABLE_FVAL                                                             0x0
+#define HWIO_GCC_RBCPR_CX_BCR_BLK_ARES_ENABLE_FVAL                                                              0x1
+
+#define HWIO_GCC_RBCPR_CX_CBCR_ADDR                                                                      (GCC_CLK_CTL_REG_REG_BASE      + 0x00023004)
+#define HWIO_GCC_RBCPR_CX_CBCR_PHYS                                                                      (GCC_CLK_CTL_REG_REG_BASE_PHYS + 0x00023004)
+#define HWIO_GCC_RBCPR_CX_CBCR_OFFS                                                                      (GCC_CLK_CTL_REG_REG_BASE_OFFS + 0x00023004)
+#define HWIO_GCC_RBCPR_CX_CBCR_RMSK                                                                      0x81c00005
+#define HWIO_GCC_RBCPR_CX_CBCR_ATTR                                                                             0x3
+#define HWIO_GCC_RBCPR_CX_CBCR_IN          \
+        in_dword_masked(HWIO_GCC_RBCPR_CX_CBCR_ADDR, HWIO_GCC_RBCPR_CX_CBCR_RMSK)
+#define HWIO_GCC_RBCPR_CX_CBCR_INM(m)      \
+        in_dword_masked(HWIO_GCC_RBCPR_CX_CBCR_ADDR, m)
+#define HWIO_GCC_RBCPR_CX_CBCR_OUT(v)      \
+        out_dword(HWIO_GCC_RBCPR_CX_CBCR_ADDR,v)
+#define HWIO_GCC_RBCPR_CX_CBCR_OUTM(m,v) \
+        out_dword_masked_ns(HWIO_GCC_RBCPR_CX_CBCR_ADDR,m,v,HWIO_GCC_RBCPR_CX_CBCR_IN)
+#define HWIO_GCC_RBCPR_CX_CBCR_CLK_OFF_BMSK                                                              0x80000000
+#define HWIO_GCC_RBCPR_CX_CBCR_CLK_OFF_SHFT                                                                    0x1f
+#define HWIO_GCC_RBCPR_CX_CBCR_IGNORE_ALL_ARES_BMSK                                                       0x1000000
+#define HWIO_GCC_RBCPR_CX_CBCR_IGNORE_ALL_ARES_SHFT                                                            0x18
+#define HWIO_GCC_RBCPR_CX_CBCR_IGNORE_ALL_CLK_DIS_BMSK                                                     0x800000
+#define HWIO_GCC_RBCPR_CX_CBCR_IGNORE_ALL_CLK_DIS_SHFT                                                         0x17
+#define HWIO_GCC_RBCPR_CX_CBCR_CLK_DIS_BMSK                                                                0x400000
+#define HWIO_GCC_RBCPR_CX_CBCR_CLK_DIS_SHFT                                                                    0x16
+#define HWIO_GCC_RBCPR_CX_CBCR_CLK_ARES_BMSK                                                                    0x4
+#define HWIO_GCC_RBCPR_CX_CBCR_CLK_ARES_SHFT                                                                    0x2
+#define HWIO_GCC_RBCPR_CX_CBCR_CLK_ARES_NO_RESET_FVAL                                                           0x0
+#define HWIO_GCC_RBCPR_CX_CBCR_CLK_ARES_RESET_FVAL                                                              0x1
+#define HWIO_GCC_RBCPR_CX_CBCR_CLK_ENABLE_BMSK                                                                  0x1
+#define HWIO_GCC_RBCPR_CX_CBCR_CLK_ENABLE_SHFT                                                                  0x0
+#define HWIO_GCC_RBCPR_CX_CBCR_CLK_ENABLE_DISABLE_FVAL                                                          0x0
+#define HWIO_GCC_RBCPR_CX_CBCR_CLK_ENABLE_ENABLE_FVAL                                                           0x1
+
+#define HWIO_GCC_RBCPR_CX_AHB_CBCR_ADDR                                                                  (GCC_CLK_CTL_REG_REG_BASE      + 0x00023008)
+#define HWIO_GCC_RBCPR_CX_AHB_CBCR_PHYS                                                                  (GCC_CLK_CTL_REG_REG_BASE_PHYS + 0x00023008)
+#define HWIO_GCC_RBCPR_CX_AHB_CBCR_OFFS                                                                  (GCC_CLK_CTL_REG_REG_BASE_OFFS + 0x00023008)
+#define HWIO_GCC_RBCPR_CX_AHB_CBCR_RMSK                                                                  0x81d00005
+#define HWIO_GCC_RBCPR_CX_AHB_CBCR_ATTR                                                                         0x3
+#define HWIO_GCC_RBCPR_CX_AHB_CBCR_IN          \
+        in_dword_masked(HWIO_GCC_RBCPR_CX_AHB_CBCR_ADDR, HWIO_GCC_RBCPR_CX_AHB_CBCR_RMSK)
+#define HWIO_GCC_RBCPR_CX_AHB_CBCR_INM(m)      \
+        in_dword_masked(HWIO_GCC_RBCPR_CX_AHB_CBCR_ADDR, m)
+#define HWIO_GCC_RBCPR_CX_AHB_CBCR_OUT(v)      \
+        out_dword(HWIO_GCC_RBCPR_CX_AHB_CBCR_ADDR,v)
+#define HWIO_GCC_RBCPR_CX_AHB_CBCR_OUTM(m,v) \
+        out_dword_masked_ns(HWIO_GCC_RBCPR_CX_AHB_CBCR_ADDR,m,v,HWIO_GCC_RBCPR_CX_AHB_CBCR_IN)
+#define HWIO_GCC_RBCPR_CX_AHB_CBCR_CLK_OFF_BMSK                                                          0x80000000
+#define HWIO_GCC_RBCPR_CX_AHB_CBCR_CLK_OFF_SHFT                                                                0x1f
+#define HWIO_GCC_RBCPR_CX_AHB_CBCR_IGNORE_ALL_ARES_BMSK                                                   0x1000000
+#define HWIO_GCC_RBCPR_CX_AHB_CBCR_IGNORE_ALL_ARES_SHFT                                                        0x18
+#define HWIO_GCC_RBCPR_CX_AHB_CBCR_IGNORE_ALL_CLK_DIS_BMSK                                                 0x800000
+#define HWIO_GCC_RBCPR_CX_AHB_CBCR_IGNORE_ALL_CLK_DIS_SHFT                                                     0x17
+#define HWIO_GCC_RBCPR_CX_AHB_CBCR_CLK_DIS_BMSK                                                            0x400000
+#define HWIO_GCC_RBCPR_CX_AHB_CBCR_CLK_DIS_SHFT                                                                0x16
+#define HWIO_GCC_RBCPR_CX_AHB_CBCR_IGNORE_RPMH_CLK_DIS_BMSK                                                0x100000
+#define HWIO_GCC_RBCPR_CX_AHB_CBCR_IGNORE_RPMH_CLK_DIS_SHFT                                                    0x14
+#define HWIO_GCC_RBCPR_CX_AHB_CBCR_CLK_ARES_BMSK                                                                0x4
+#define HWIO_GCC_RBCPR_CX_AHB_CBCR_CLK_ARES_SHFT                                                                0x2
+#define HWIO_GCC_RBCPR_CX_AHB_CBCR_CLK_ARES_NO_RESET_FVAL                                                       0x0
+#define HWIO_GCC_RBCPR_CX_AHB_CBCR_CLK_ARES_RESET_FVAL                                                          0x1
+#define HWIO_GCC_RBCPR_CX_AHB_CBCR_CLK_ENABLE_BMSK                                                              0x1
+#define HWIO_GCC_RBCPR_CX_AHB_CBCR_CLK_ENABLE_SHFT                                                              0x0
+#define HWIO_GCC_RBCPR_CX_AHB_CBCR_CLK_ENABLE_DISABLE_FVAL                                                      0x0
+#define HWIO_GCC_RBCPR_CX_AHB_CBCR_CLK_ENABLE_ENABLE_FVAL                                                       0x1
+
+#define HWIO_GCC_RBCPR_CX_CMD_RCGR_ADDR                                                                  (GCC_CLK_CTL_REG_REG_BASE      + 0x0002300c)
+#define HWIO_GCC_RBCPR_CX_CMD_RCGR_PHYS                                                                  (GCC_CLK_CTL_REG_REG_BASE_PHYS + 0x0002300c)
+#define HWIO_GCC_RBCPR_CX_CMD_RCGR_OFFS                                                                  (GCC_CLK_CTL_REG_REG_BASE_OFFS + 0x0002300c)
+#define HWIO_GCC_RBCPR_CX_CMD_RCGR_RMSK                                                                  0x80000013
+#define HWIO_GCC_RBCPR_CX_CMD_RCGR_ATTR                                                                         0x3
+#define HWIO_GCC_RBCPR_CX_CMD_RCGR_IN          \
+        in_dword_masked(HWIO_GCC_RBCPR_CX_CMD_RCGR_ADDR, HWIO_GCC_RBCPR_CX_CMD_RCGR_RMSK)
+#define HWIO_GCC_RBCPR_CX_CMD_RCGR_INM(m)      \
+        in_dword_masked(HWIO_GCC_RBCPR_CX_CMD_RCGR_ADDR, m)
+#define HWIO_GCC_RBCPR_CX_CMD_RCGR_OUT(v)      \
+        out_dword(HWIO_GCC_RBCPR_CX_CMD_RCGR_ADDR,v)
+#define HWIO_GCC_RBCPR_CX_CMD_RCGR_OUTM(m,v) \
+        out_dword_masked_ns(HWIO_GCC_RBCPR_CX_CMD_RCGR_ADDR,m,v,HWIO_GCC_RBCPR_CX_CMD_RCGR_IN)
+#define HWIO_GCC_RBCPR_CX_CMD_RCGR_ROOT_OFF_BMSK                                                         0x80000000
+#define HWIO_GCC_RBCPR_CX_CMD_RCGR_ROOT_OFF_SHFT                                                               0x1f
+#define HWIO_GCC_RBCPR_CX_CMD_RCGR_DIRTY_CFG_RCGR_BMSK                                                         0x10
+#define HWIO_GCC_RBCPR_CX_CMD_RCGR_DIRTY_CFG_RCGR_SHFT                                                          0x4
+#define HWIO_GCC_RBCPR_CX_CMD_RCGR_ROOT_EN_BMSK                                                                 0x2
+#define HWIO_GCC_RBCPR_CX_CMD_RCGR_ROOT_EN_SHFT                                                                 0x1
+#define HWIO_GCC_RBCPR_CX_CMD_RCGR_ROOT_EN_DISABLE_FVAL                                                         0x0
+#define HWIO_GCC_RBCPR_CX_CMD_RCGR_ROOT_EN_ENABLE_FVAL                                                          0x1
+#define HWIO_GCC_RBCPR_CX_CMD_RCGR_UPDATE_BMSK                                                                  0x1
+#define HWIO_GCC_RBCPR_CX_CMD_RCGR_UPDATE_SHFT                                                                  0x0
+#define HWIO_GCC_RBCPR_CX_CMD_RCGR_UPDATE_DISABLE_FVAL                                                          0x0
+#define HWIO_GCC_RBCPR_CX_CMD_RCGR_UPDATE_ENABLE_FVAL                                                           0x1
+
+#define HWIO_GCC_RBCPR_CX_CFG_RCGR_ADDR                                                                  (GCC_CLK_CTL_REG_REG_BASE      + 0x00023010)
+#define HWIO_GCC_RBCPR_CX_CFG_RCGR_PHYS                                                                  (GCC_CLK_CTL_REG_REG_BASE_PHYS + 0x00023010)
+#define HWIO_GCC_RBCPR_CX_CFG_RCGR_OFFS                                                                  (GCC_CLK_CTL_REG_REG_BASE_OFFS + 0x00023010)
+#define HWIO_GCC_RBCPR_CX_CFG_RCGR_RMSK                                                                    0x11071f
+#define HWIO_GCC_RBCPR_CX_CFG_RCGR_ATTR                                                                         0x3
+#define HWIO_GCC_RBCPR_CX_CFG_RCGR_IN          \
+        in_dword_masked(HWIO_GCC_RBCPR_CX_CFG_RCGR_ADDR, HWIO_GCC_RBCPR_CX_CFG_RCGR_RMSK)
+#define HWIO_GCC_RBCPR_CX_CFG_RCGR_INM(m)      \
+        in_dword_masked(HWIO_GCC_RBCPR_CX_CFG_RCGR_ADDR, m)
+#define HWIO_GCC_RBCPR_CX_CFG_RCGR_OUT(v)      \
+        out_dword(HWIO_GCC_RBCPR_CX_CFG_RCGR_ADDR,v)
+#define HWIO_GCC_RBCPR_CX_CFG_RCGR_OUTM(m,v) \
+        out_dword_masked_ns(HWIO_GCC_RBCPR_CX_CFG_RCGR_ADDR,m,v,HWIO_GCC_RBCPR_CX_CFG_RCGR_IN)
+#define HWIO_GCC_RBCPR_CX_CFG_RCGR_HW_CLK_CONTROL_BMSK                                                     0x100000
+#define HWIO_GCC_RBCPR_CX_CFG_RCGR_HW_CLK_CONTROL_SHFT                                                         0x14
+#define HWIO_GCC_RBCPR_CX_CFG_RCGR_HW_CLK_CONTROL_DISABLE_FVAL                                                  0x0
+#define HWIO_GCC_RBCPR_CX_CFG_RCGR_HW_CLK_CONTROL_ENABLE_FVAL                                                   0x1
+#define HWIO_GCC_RBCPR_CX_CFG_RCGR_RCGLITE_DISABLE_BMSK                                                     0x10000
+#define HWIO_GCC_RBCPR_CX_CFG_RCGR_RCGLITE_DISABLE_SHFT                                                        0x10
+#define HWIO_GCC_RBCPR_CX_CFG_RCGR_RCGLITE_DISABLE_RCGLITE_ENABLED_FVAL                                         0x0
+#define HWIO_GCC_RBCPR_CX_CFG_RCGR_RCGLITE_DISABLE_RCGLITE_DISABLED_FVAL                                        0x1
+#define HWIO_GCC_RBCPR_CX_CFG_RCGR_SRC_SEL_BMSK                                                               0x700
+#define HWIO_GCC_RBCPR_CX_CFG_RCGR_SRC_SEL_SHFT                                                                 0x8
+#define HWIO_GCC_RBCPR_CX_CFG_RCGR_SRC_SEL_SRC0_FVAL                                                            0x0
+#define HWIO_GCC_RBCPR_CX_CFG_RCGR_SRC_SEL_SRC1_FVAL                                                            0x1
+#define HWIO_GCC_RBCPR_CX_CFG_RCGR_SRC_SEL_SRC2_FVAL                                                            0x2
+#define HWIO_GCC_RBCPR_CX_CFG_RCGR_SRC_SEL_SRC3_FVAL                                                            0x3
+#define HWIO_GCC_RBCPR_CX_CFG_RCGR_SRC_SEL_SRC4_FVAL                                                            0x4
+#define HWIO_GCC_RBCPR_CX_CFG_RCGR_SRC_SEL_SRC5_FVAL                                                            0x5
+#define HWIO_GCC_RBCPR_CX_CFG_RCGR_SRC_SEL_SRC6_FVAL                                                            0x6
+#define HWIO_GCC_RBCPR_CX_CFG_RCGR_SRC_SEL_SRC7_FVAL                                                            0x7
+#define HWIO_GCC_RBCPR_CX_CFG_RCGR_SRC_DIV_BMSK                                                                0x1f
+#define HWIO_GCC_RBCPR_CX_CFG_RCGR_SRC_DIV_SHFT                                                                 0x0
+#define HWIO_GCC_RBCPR_CX_CFG_RCGR_SRC_DIV_BYPASS_FVAL                                                          0x0
+#define HWIO_GCC_RBCPR_CX_CFG_RCGR_SRC_DIV_DIV1_FVAL                                                            0x1
+#define HWIO_GCC_RBCPR_CX_CFG_RCGR_SRC_DIV_DIV1_5_FVAL                                                          0x2
+#define HWIO_GCC_RBCPR_CX_CFG_RCGR_SRC_DIV_DIV2_FVAL                                                            0x3
+#define HWIO_GCC_RBCPR_CX_CFG_RCGR_SRC_DIV_DIV2_5_FVAL                                                          0x4
+#define HWIO_GCC_RBCPR_CX_CFG_RCGR_SRC_DIV_DIV3_FVAL                                                            0x5
+#define HWIO_GCC_RBCPR_CX_CFG_RCGR_SRC_DIV_DIV3_5_FVAL                                                          0x6
+#define HWIO_GCC_RBCPR_CX_CFG_RCGR_SRC_DIV_DIV4_FVAL                                                            0x7
+#define HWIO_GCC_RBCPR_CX_CFG_RCGR_SRC_DIV_DIV4_5_FVAL                                                          0x8
+#define HWIO_GCC_RBCPR_CX_CFG_RCGR_SRC_DIV_DIV5_FVAL                                                            0x9
+#define HWIO_GCC_RBCPR_CX_CFG_RCGR_SRC_DIV_DIV5_5_FVAL                                                          0xa
+#define HWIO_GCC_RBCPR_CX_CFG_RCGR_SRC_DIV_DIV6_FVAL                                                            0xb
+#define HWIO_GCC_RBCPR_CX_CFG_RCGR_SRC_DIV_DIV6_5_FVAL                                                          0xc
+#define HWIO_GCC_RBCPR_CX_CFG_RCGR_SRC_DIV_DIV7_FVAL                                                            0xd
+#define HWIO_GCC_RBCPR_CX_CFG_RCGR_SRC_DIV_DIV7_5_FVAL                                                          0xe
+#define HWIO_GCC_RBCPR_CX_CFG_RCGR_SRC_DIV_DIV8_FVAL                                                            0xf
+#define HWIO_GCC_RBCPR_CX_CFG_RCGR_SRC_DIV_DIV8_5_FVAL                                                         0x10
+#define HWIO_GCC_RBCPR_CX_CFG_RCGR_SRC_DIV_DIV9_FVAL                                                           0x11
+#define HWIO_GCC_RBCPR_CX_CFG_RCGR_SRC_DIV_DIV9_5_FVAL                                                         0x12
+#define HWIO_GCC_RBCPR_CX_CFG_RCGR_SRC_DIV_DIV10_FVAL                                                          0x13
+#define HWIO_GCC_RBCPR_CX_CFG_RCGR_SRC_DIV_DIV10_5_FVAL                                                        0x14
+#define HWIO_GCC_RBCPR_CX_CFG_RCGR_SRC_DIV_DIV11_FVAL                                                          0x15
+#define HWIO_GCC_RBCPR_CX_CFG_RCGR_SRC_DIV_DIV11_5_FVAL                                                        0x16
+#define HWIO_GCC_RBCPR_CX_CFG_RCGR_SRC_DIV_DIV12_FVAL                                                          0x17
+#define HWIO_GCC_RBCPR_CX_CFG_RCGR_SRC_DIV_DIV12_5_FVAL                                                        0x18
+#define HWIO_GCC_RBCPR_CX_CFG_RCGR_SRC_DIV_DIV13_FVAL                                                          0x19
+#define HWIO_GCC_RBCPR_CX_CFG_RCGR_SRC_DIV_DIV13_5_FVAL                                                        0x1a
+#define HWIO_GCC_RBCPR_CX_CFG_RCGR_SRC_DIV_DIV14_FVAL                                                          0x1b
+#define HWIO_GCC_RBCPR_CX_CFG_RCGR_SRC_DIV_DIV14_5_FVAL                                                        0x1c
+#define HWIO_GCC_RBCPR_CX_CFG_RCGR_SRC_DIV_DIV15_FVAL                                                          0x1d
+#define HWIO_GCC_RBCPR_CX_CFG_RCGR_SRC_DIV_DIV15_5_FVAL                                                        0x1e
+#define HWIO_GCC_RBCPR_CX_CFG_RCGR_SRC_DIV_DIV16_FVAL                                                          0x1f
+
+#define HWIO_GCC_RBCPR_MX_BCR_ADDR                                                                       (GCC_CLK_CTL_REG_REG_BASE      + 0x00024000)
+#define HWIO_GCC_RBCPR_MX_BCR_PHYS                                                                       (GCC_CLK_CTL_REG_REG_BASE_PHYS + 0x00024000)
+#define HWIO_GCC_RBCPR_MX_BCR_OFFS                                                                       (GCC_CLK_CTL_REG_REG_BASE_OFFS + 0x00024000)
+#define HWIO_GCC_RBCPR_MX_BCR_RMSK                                                                              0x1
+#define HWIO_GCC_RBCPR_MX_BCR_ATTR                                                                              0x3
+#define HWIO_GCC_RBCPR_MX_BCR_IN          \
+        in_dword_masked(HWIO_GCC_RBCPR_MX_BCR_ADDR, HWIO_GCC_RBCPR_MX_BCR_RMSK)
+#define HWIO_GCC_RBCPR_MX_BCR_INM(m)      \
+        in_dword_masked(HWIO_GCC_RBCPR_MX_BCR_ADDR, m)
+#define HWIO_GCC_RBCPR_MX_BCR_OUT(v)      \
+        out_dword(HWIO_GCC_RBCPR_MX_BCR_ADDR,v)
+#define HWIO_GCC_RBCPR_MX_BCR_OUTM(m,v) \
+        out_dword_masked_ns(HWIO_GCC_RBCPR_MX_BCR_ADDR,m,v,HWIO_GCC_RBCPR_MX_BCR_IN)
+#define HWIO_GCC_RBCPR_MX_BCR_BLK_ARES_BMSK                                                                     0x1
+#define HWIO_GCC_RBCPR_MX_BCR_BLK_ARES_SHFT                                                                     0x0
+#define HWIO_GCC_RBCPR_MX_BCR_BLK_ARES_DISABLE_FVAL                                                             0x0
+#define HWIO_GCC_RBCPR_MX_BCR_BLK_ARES_ENABLE_FVAL                                                              0x1
+
+#define HWIO_GCC_RBCPR_MX_CBCR_ADDR                                                                      (GCC_CLK_CTL_REG_REG_BASE      + 0x00024004)
+#define HWIO_GCC_RBCPR_MX_CBCR_PHYS                                                                      (GCC_CLK_CTL_REG_REG_BASE_PHYS + 0x00024004)
+#define HWIO_GCC_RBCPR_MX_CBCR_OFFS                                                                      (GCC_CLK_CTL_REG_REG_BASE_OFFS + 0x00024004)
+#define HWIO_GCC_RBCPR_MX_CBCR_RMSK                                                                      0x81c00005
+#define HWIO_GCC_RBCPR_MX_CBCR_ATTR                                                                             0x3
+#define HWIO_GCC_RBCPR_MX_CBCR_IN          \
+        in_dword_masked(HWIO_GCC_RBCPR_MX_CBCR_ADDR, HWIO_GCC_RBCPR_MX_CBCR_RMSK)
+#define HWIO_GCC_RBCPR_MX_CBCR_INM(m)      \
+        in_dword_masked(HWIO_GCC_RBCPR_MX_CBCR_ADDR, m)
+#define HWIO_GCC_RBCPR_MX_CBCR_OUT(v)      \
+        out_dword(HWIO_GCC_RBCPR_MX_CBCR_ADDR,v)
+#define HWIO_GCC_RBCPR_MX_CBCR_OUTM(m,v) \
+        out_dword_masked_ns(HWIO_GCC_RBCPR_MX_CBCR_ADDR,m,v,HWIO_GCC_RBCPR_MX_CBCR_IN)
+#define HWIO_GCC_RBCPR_MX_CBCR_CLK_OFF_BMSK                                                              0x80000000
+#define HWIO_GCC_RBCPR_MX_CBCR_CLK_OFF_SHFT                                                                    0x1f
+#define HWIO_GCC_RBCPR_MX_CBCR_IGNORE_ALL_ARES_BMSK                                                       0x1000000
+#define HWIO_GCC_RBCPR_MX_CBCR_IGNORE_ALL_ARES_SHFT                                                            0x18
+#define HWIO_GCC_RBCPR_MX_CBCR_IGNORE_ALL_CLK_DIS_BMSK                                                     0x800000
+#define HWIO_GCC_RBCPR_MX_CBCR_IGNORE_ALL_CLK_DIS_SHFT                                                         0x17
+#define HWIO_GCC_RBCPR_MX_CBCR_CLK_DIS_BMSK                                                                0x400000
+#define HWIO_GCC_RBCPR_MX_CBCR_CLK_DIS_SHFT                                                                    0x16
+#define HWIO_GCC_RBCPR_MX_CBCR_CLK_ARES_BMSK                                                                    0x4
+#define HWIO_GCC_RBCPR_MX_CBCR_CLK_ARES_SHFT                                                                    0x2
+#define HWIO_GCC_RBCPR_MX_CBCR_CLK_ARES_NO_RESET_FVAL                                                           0x0
+#define HWIO_GCC_RBCPR_MX_CBCR_CLK_ARES_RESET_FVAL                                                              0x1
+#define HWIO_GCC_RBCPR_MX_CBCR_CLK_ENABLE_BMSK                                                                  0x1
+#define HWIO_GCC_RBCPR_MX_CBCR_CLK_ENABLE_SHFT                                                                  0x0
+#define HWIO_GCC_RBCPR_MX_CBCR_CLK_ENABLE_DISABLE_FVAL                                                          0x0
+#define HWIO_GCC_RBCPR_MX_CBCR_CLK_ENABLE_ENABLE_FVAL                                                           0x1
+
+#define HWIO_GCC_RBCPR_MX_AHB_CBCR_ADDR                                                                  (GCC_CLK_CTL_REG_REG_BASE      + 0x00024008)
+#define HWIO_GCC_RBCPR_MX_AHB_CBCR_PHYS                                                                  (GCC_CLK_CTL_REG_REG_BASE_PHYS + 0x00024008)
+#define HWIO_GCC_RBCPR_MX_AHB_CBCR_OFFS                                                                  (GCC_CLK_CTL_REG_REG_BASE_OFFS + 0x00024008)
+#define HWIO_GCC_RBCPR_MX_AHB_CBCR_RMSK                                                                  0x81d00005
+#define HWIO_GCC_RBCPR_MX_AHB_CBCR_ATTR                                                                         0x3
+#define HWIO_GCC_RBCPR_MX_AHB_CBCR_IN          \
+        in_dword_masked(HWIO_GCC_RBCPR_MX_AHB_CBCR_ADDR, HWIO_GCC_RBCPR_MX_AHB_CBCR_RMSK)
+#define HWIO_GCC_RBCPR_MX_AHB_CBCR_INM(m)      \
+        in_dword_masked(HWIO_GCC_RBCPR_MX_AHB_CBCR_ADDR, m)
+#define HWIO_GCC_RBCPR_MX_AHB_CBCR_OUT(v)      \
+        out_dword(HWIO_GCC_RBCPR_MX_AHB_CBCR_ADDR,v)
+#define HWIO_GCC_RBCPR_MX_AHB_CBCR_OUTM(m,v) \
+        out_dword_masked_ns(HWIO_GCC_RBCPR_MX_AHB_CBCR_ADDR,m,v,HWIO_GCC_RBCPR_MX_AHB_CBCR_IN)
+#define HWIO_GCC_RBCPR_MX_AHB_CBCR_CLK_OFF_BMSK                                                          0x80000000
+#define HWIO_GCC_RBCPR_MX_AHB_CBCR_CLK_OFF_SHFT                                                                0x1f
+#define HWIO_GCC_RBCPR_MX_AHB_CBCR_IGNORE_ALL_ARES_BMSK                                                   0x1000000
+#define HWIO_GCC_RBCPR_MX_AHB_CBCR_IGNORE_ALL_ARES_SHFT                                                        0x18
+#define HWIO_GCC_RBCPR_MX_AHB_CBCR_IGNORE_ALL_CLK_DIS_BMSK                                                 0x800000
+#define HWIO_GCC_RBCPR_MX_AHB_CBCR_IGNORE_ALL_CLK_DIS_SHFT                                                     0x17
+#define HWIO_GCC_RBCPR_MX_AHB_CBCR_CLK_DIS_BMSK                                                            0x400000
+#define HWIO_GCC_RBCPR_MX_AHB_CBCR_CLK_DIS_SHFT                                                                0x16
+#define HWIO_GCC_RBCPR_MX_AHB_CBCR_IGNORE_RPMH_CLK_DIS_BMSK                                                0x100000
+#define HWIO_GCC_RBCPR_MX_AHB_CBCR_IGNORE_RPMH_CLK_DIS_SHFT                                                    0x14
+#define HWIO_GCC_RBCPR_MX_AHB_CBCR_CLK_ARES_BMSK                                                                0x4
+#define HWIO_GCC_RBCPR_MX_AHB_CBCR_CLK_ARES_SHFT                                                                0x2
+#define HWIO_GCC_RBCPR_MX_AHB_CBCR_CLK_ARES_NO_RESET_FVAL                                                       0x0
+#define HWIO_GCC_RBCPR_MX_AHB_CBCR_CLK_ARES_RESET_FVAL                                                          0x1
+#define HWIO_GCC_RBCPR_MX_AHB_CBCR_CLK_ENABLE_BMSK                                                              0x1
+#define HWIO_GCC_RBCPR_MX_AHB_CBCR_CLK_ENABLE_SHFT                                                              0x0
+#define HWIO_GCC_RBCPR_MX_AHB_CBCR_CLK_ENABLE_DISABLE_FVAL                                                      0x0
+#define HWIO_GCC_RBCPR_MX_AHB_CBCR_CLK_ENABLE_ENABLE_FVAL                                                       0x1
+
+#define HWIO_GCC_RBCPR_MX_CMD_RCGR_ADDR                                                                  (GCC_CLK_CTL_REG_REG_BASE      + 0x0002400c)
+#define HWIO_GCC_RBCPR_MX_CMD_RCGR_PHYS                                                                  (GCC_CLK_CTL_REG_REG_BASE_PHYS + 0x0002400c)
+#define HWIO_GCC_RBCPR_MX_CMD_RCGR_OFFS                                                                  (GCC_CLK_CTL_REG_REG_BASE_OFFS + 0x0002400c)
+#define HWIO_GCC_RBCPR_MX_CMD_RCGR_RMSK                                                                  0x80000013
+#define HWIO_GCC_RBCPR_MX_CMD_RCGR_ATTR                                                                         0x3
+#define HWIO_GCC_RBCPR_MX_CMD_RCGR_IN          \
+        in_dword_masked(HWIO_GCC_RBCPR_MX_CMD_RCGR_ADDR, HWIO_GCC_RBCPR_MX_CMD_RCGR_RMSK)
+#define HWIO_GCC_RBCPR_MX_CMD_RCGR_INM(m)      \
+        in_dword_masked(HWIO_GCC_RBCPR_MX_CMD_RCGR_ADDR, m)
+#define HWIO_GCC_RBCPR_MX_CMD_RCGR_OUT(v)      \
+        out_dword(HWIO_GCC_RBCPR_MX_CMD_RCGR_ADDR,v)
+#define HWIO_GCC_RBCPR_MX_CMD_RCGR_OUTM(m,v) \
+        out_dword_masked_ns(HWIO_GCC_RBCPR_MX_CMD_RCGR_ADDR,m,v,HWIO_GCC_RBCPR_MX_CMD_RCGR_IN)
+#define HWIO_GCC_RBCPR_MX_CMD_RCGR_ROOT_OFF_BMSK                                                         0x80000000
+#define HWIO_GCC_RBCPR_MX_CMD_RCGR_ROOT_OFF_SHFT                                                               0x1f
+#define HWIO_GCC_RBCPR_MX_CMD_RCGR_DIRTY_CFG_RCGR_BMSK                                                         0x10
+#define HWIO_GCC_RBCPR_MX_CMD_RCGR_DIRTY_CFG_RCGR_SHFT                                                          0x4
+#define HWIO_GCC_RBCPR_MX_CMD_RCGR_ROOT_EN_BMSK                                                                 0x2
+#define HWIO_GCC_RBCPR_MX_CMD_RCGR_ROOT_EN_SHFT                                                                 0x1
+#define HWIO_GCC_RBCPR_MX_CMD_RCGR_ROOT_EN_DISABLE_FVAL                                                         0x0
+#define HWIO_GCC_RBCPR_MX_CMD_RCGR_ROOT_EN_ENABLE_FVAL                                                          0x1
+#define HWIO_GCC_RBCPR_MX_CMD_RCGR_UPDATE_BMSK                                                                  0x1
+#define HWIO_GCC_RBCPR_MX_CMD_RCGR_UPDATE_SHFT                                                                  0x0
+#define HWIO_GCC_RBCPR_MX_CMD_RCGR_UPDATE_DISABLE_FVAL                                                          0x0
+#define HWIO_GCC_RBCPR_MX_CMD_RCGR_UPDATE_ENABLE_FVAL                                                           0x1
+
+#define HWIO_GCC_RBCPR_MX_CFG_RCGR_ADDR                                                                  (GCC_CLK_CTL_REG_REG_BASE      + 0x00024010)
+#define HWIO_GCC_RBCPR_MX_CFG_RCGR_PHYS                                                                  (GCC_CLK_CTL_REG_REG_BASE_PHYS + 0x00024010)
+#define HWIO_GCC_RBCPR_MX_CFG_RCGR_OFFS                                                                  (GCC_CLK_CTL_REG_REG_BASE_OFFS + 0x00024010)
+#define HWIO_GCC_RBCPR_MX_CFG_RCGR_RMSK                                                                    0x11071f
+#define HWIO_GCC_RBCPR_MX_CFG_RCGR_ATTR                                                                         0x3
+#define HWIO_GCC_RBCPR_MX_CFG_RCGR_IN          \
+        in_dword_masked(HWIO_GCC_RBCPR_MX_CFG_RCGR_ADDR, HWIO_GCC_RBCPR_MX_CFG_RCGR_RMSK)
+#define HWIO_GCC_RBCPR_MX_CFG_RCGR_INM(m)      \
+        in_dword_masked(HWIO_GCC_RBCPR_MX_CFG_RCGR_ADDR, m)
+#define HWIO_GCC_RBCPR_MX_CFG_RCGR_OUT(v)      \
+        out_dword(HWIO_GCC_RBCPR_MX_CFG_RCGR_ADDR,v)
+#define HWIO_GCC_RBCPR_MX_CFG_RCGR_OUTM(m,v) \
+        out_dword_masked_ns(HWIO_GCC_RBCPR_MX_CFG_RCGR_ADDR,m,v,HWIO_GCC_RBCPR_MX_CFG_RCGR_IN)
+#define HWIO_GCC_RBCPR_MX_CFG_RCGR_HW_CLK_CONTROL_BMSK                                                     0x100000
+#define HWIO_GCC_RBCPR_MX_CFG_RCGR_HW_CLK_CONTROL_SHFT                                                         0x14
+#define HWIO_GCC_RBCPR_MX_CFG_RCGR_HW_CLK_CONTROL_DISABLE_FVAL                                                  0x0
+#define HWIO_GCC_RBCPR_MX_CFG_RCGR_HW_CLK_CONTROL_ENABLE_FVAL                                                   0x1
+#define HWIO_GCC_RBCPR_MX_CFG_RCGR_RCGLITE_DISABLE_BMSK                                                     0x10000
+#define HWIO_GCC_RBCPR_MX_CFG_RCGR_RCGLITE_DISABLE_SHFT                                                        0x10
+#define HWIO_GCC_RBCPR_MX_CFG_RCGR_RCGLITE_DISABLE_RCGLITE_ENABLED_FVAL                                         0x0
+#define HWIO_GCC_RBCPR_MX_CFG_RCGR_RCGLITE_DISABLE_RCGLITE_DISABLED_FVAL                                        0x1
+#define HWIO_GCC_RBCPR_MX_CFG_RCGR_SRC_SEL_BMSK                                                               0x700
+#define HWIO_GCC_RBCPR_MX_CFG_RCGR_SRC_SEL_SHFT                                                                 0x8
+#define HWIO_GCC_RBCPR_MX_CFG_RCGR_SRC_SEL_SRC0_FVAL                                                            0x0
+#define HWIO_GCC_RBCPR_MX_CFG_RCGR_SRC_SEL_SRC1_FVAL                                                            0x1
+#define HWIO_GCC_RBCPR_MX_CFG_RCGR_SRC_SEL_SRC2_FVAL                                                            0x2
+#define HWIO_GCC_RBCPR_MX_CFG_RCGR_SRC_SEL_SRC3_FVAL                                                            0x3
+#define HWIO_GCC_RBCPR_MX_CFG_RCGR_SRC_SEL_SRC4_FVAL                                                            0x4
+#define HWIO_GCC_RBCPR_MX_CFG_RCGR_SRC_SEL_SRC5_FVAL                                                            0x5
+#define HWIO_GCC_RBCPR_MX_CFG_RCGR_SRC_SEL_SRC6_FVAL                                                            0x6
+#define HWIO_GCC_RBCPR_MX_CFG_RCGR_SRC_SEL_SRC7_FVAL                                                            0x7
+#define HWIO_GCC_RBCPR_MX_CFG_RCGR_SRC_DIV_BMSK                                                                0x1f
+#define HWIO_GCC_RBCPR_MX_CFG_RCGR_SRC_DIV_SHFT                                                                 0x0
+#define HWIO_GCC_RBCPR_MX_CFG_RCGR_SRC_DIV_BYPASS_FVAL                                                          0x0
+#define HWIO_GCC_RBCPR_MX_CFG_RCGR_SRC_DIV_DIV1_FVAL                                                            0x1
+#define HWIO_GCC_RBCPR_MX_CFG_RCGR_SRC_DIV_DIV1_5_FVAL                                                          0x2
+#define HWIO_GCC_RBCPR_MX_CFG_RCGR_SRC_DIV_DIV2_FVAL                                                            0x3
+#define HWIO_GCC_RBCPR_MX_CFG_RCGR_SRC_DIV_DIV2_5_FVAL                                                          0x4
+#define HWIO_GCC_RBCPR_MX_CFG_RCGR_SRC_DIV_DIV3_FVAL                                                            0x5
+#define HWIO_GCC_RBCPR_MX_CFG_RCGR_SRC_DIV_DIV3_5_FVAL                                                          0x6
+#define HWIO_GCC_RBCPR_MX_CFG_RCGR_SRC_DIV_DIV4_FVAL                                                            0x7
+#define HWIO_GCC_RBCPR_MX_CFG_RCGR_SRC_DIV_DIV4_5_FVAL                                                          0x8
+#define HWIO_GCC_RBCPR_MX_CFG_RCGR_SRC_DIV_DIV5_FVAL                                                            0x9
+#define HWIO_GCC_RBCPR_MX_CFG_RCGR_SRC_DIV_DIV5_5_FVAL                                                          0xa
+#define HWIO_GCC_RBCPR_MX_CFG_RCGR_SRC_DIV_DIV6_FVAL                                                            0xb
+#define HWIO_GCC_RBCPR_MX_CFG_RCGR_SRC_DIV_DIV6_5_FVAL                                                          0xc
+#define HWIO_GCC_RBCPR_MX_CFG_RCGR_SRC_DIV_DIV7_FVAL                                                            0xd
+#define HWIO_GCC_RBCPR_MX_CFG_RCGR_SRC_DIV_DIV7_5_FVAL                                                          0xe
+#define HWIO_GCC_RBCPR_MX_CFG_RCGR_SRC_DIV_DIV8_FVAL                                                            0xf
+#define HWIO_GCC_RBCPR_MX_CFG_RCGR_SRC_DIV_DIV8_5_FVAL                                                         0x10
+#define HWIO_GCC_RBCPR_MX_CFG_RCGR_SRC_DIV_DIV9_FVAL                                                           0x11
+#define HWIO_GCC_RBCPR_MX_CFG_RCGR_SRC_DIV_DIV9_5_FVAL                                                         0x12
+#define HWIO_GCC_RBCPR_MX_CFG_RCGR_SRC_DIV_DIV10_FVAL                                                          0x13
+#define HWIO_GCC_RBCPR_MX_CFG_RCGR_SRC_DIV_DIV10_5_FVAL                                                        0x14
+#define HWIO_GCC_RBCPR_MX_CFG_RCGR_SRC_DIV_DIV11_FVAL                                                          0x15
+#define HWIO_GCC_RBCPR_MX_CFG_RCGR_SRC_DIV_DIV11_5_FVAL                                                        0x16
+#define HWIO_GCC_RBCPR_MX_CFG_RCGR_SRC_DIV_DIV12_FVAL                                                          0x17
+#define HWIO_GCC_RBCPR_MX_CFG_RCGR_SRC_DIV_DIV12_5_FVAL                                                        0x18
+#define HWIO_GCC_RBCPR_MX_CFG_RCGR_SRC_DIV_DIV13_FVAL                                                          0x19
+#define HWIO_GCC_RBCPR_MX_CFG_RCGR_SRC_DIV_DIV13_5_FVAL                                                        0x1a
+#define HWIO_GCC_RBCPR_MX_CFG_RCGR_SRC_DIV_DIV14_FVAL                                                          0x1b
+#define HWIO_GCC_RBCPR_MX_CFG_RCGR_SRC_DIV_DIV14_5_FVAL                                                        0x1c
+#define HWIO_GCC_RBCPR_MX_CFG_RCGR_SRC_DIV_DIV15_FVAL                                                          0x1d
+#define HWIO_GCC_RBCPR_MX_CFG_RCGR_SRC_DIV_DIV15_5_FVAL                                                        0x1e
+#define HWIO_GCC_RBCPR_MX_CFG_RCGR_SRC_DIV_DIV16_FVAL                                                          0x1f
+
+#define HWIO_GCC_RBCPR_MXC_BCR_ADDR                                                                      (GCC_CLK_CTL_REG_REG_BASE      + 0x00046000)
+#define HWIO_GCC_RBCPR_MXC_BCR_PHYS                                                                      (GCC_CLK_CTL_REG_REG_BASE_PHYS + 0x00046000)
+#define HWIO_GCC_RBCPR_MXC_BCR_OFFS                                                                      (GCC_CLK_CTL_REG_REG_BASE_OFFS + 0x00046000)
+#define HWIO_GCC_RBCPR_MXC_BCR_RMSK                                                                             0x1
+#define HWIO_GCC_RBCPR_MXC_BCR_ATTR                                                                             0x3
+#define HWIO_GCC_RBCPR_MXC_BCR_IN          \
+        in_dword_masked(HWIO_GCC_RBCPR_MXC_BCR_ADDR, HWIO_GCC_RBCPR_MXC_BCR_RMSK)
+#define HWIO_GCC_RBCPR_MXC_BCR_INM(m)      \
+        in_dword_masked(HWIO_GCC_RBCPR_MXC_BCR_ADDR, m)
+#define HWIO_GCC_RBCPR_MXC_BCR_OUT(v)      \
+        out_dword(HWIO_GCC_RBCPR_MXC_BCR_ADDR,v)
+#define HWIO_GCC_RBCPR_MXC_BCR_OUTM(m,v) \
+        out_dword_masked_ns(HWIO_GCC_RBCPR_MXC_BCR_ADDR,m,v,HWIO_GCC_RBCPR_MXC_BCR_IN)
+#define HWIO_GCC_RBCPR_MXC_BCR_BLK_ARES_BMSK                                                                    0x1
+#define HWIO_GCC_RBCPR_MXC_BCR_BLK_ARES_SHFT                                                                    0x0
+#define HWIO_GCC_RBCPR_MXC_BCR_BLK_ARES_DISABLE_FVAL                                                            0x0
+#define HWIO_GCC_RBCPR_MXC_BCR_BLK_ARES_ENABLE_FVAL                                                             0x1
+
+#define HWIO_GCC_RBCPR_MXC_CBCR_ADDR                                                                     (GCC_CLK_CTL_REG_REG_BASE      + 0x00046004)
+#define HWIO_GCC_RBCPR_MXC_CBCR_PHYS                                                                     (GCC_CLK_CTL_REG_REG_BASE_PHYS + 0x00046004)
+#define HWIO_GCC_RBCPR_MXC_CBCR_OFFS                                                                     (GCC_CLK_CTL_REG_REG_BASE_OFFS + 0x00046004)
+#define HWIO_GCC_RBCPR_MXC_CBCR_RMSK                                                                     0x81c00005
+#define HWIO_GCC_RBCPR_MXC_CBCR_ATTR                                                                            0x3
+#define HWIO_GCC_RBCPR_MXC_CBCR_IN          \
+        in_dword_masked(HWIO_GCC_RBCPR_MXC_CBCR_ADDR, HWIO_GCC_RBCPR_MXC_CBCR_RMSK)
+#define HWIO_GCC_RBCPR_MXC_CBCR_INM(m)      \
+        in_dword_masked(HWIO_GCC_RBCPR_MXC_CBCR_ADDR, m)
+#define HWIO_GCC_RBCPR_MXC_CBCR_OUT(v)      \
+        out_dword(HWIO_GCC_RBCPR_MXC_CBCR_ADDR,v)
+#define HWIO_GCC_RBCPR_MXC_CBCR_OUTM(m,v) \
+        out_dword_masked_ns(HWIO_GCC_RBCPR_MXC_CBCR_ADDR,m,v,HWIO_GCC_RBCPR_MXC_CBCR_IN)
+#define HWIO_GCC_RBCPR_MXC_CBCR_CLK_OFF_BMSK                                                             0x80000000
+#define HWIO_GCC_RBCPR_MXC_CBCR_CLK_OFF_SHFT                                                                   0x1f
+#define HWIO_GCC_RBCPR_MXC_CBCR_IGNORE_ALL_ARES_BMSK                                                      0x1000000
+#define HWIO_GCC_RBCPR_MXC_CBCR_IGNORE_ALL_ARES_SHFT                                                           0x18
+#define HWIO_GCC_RBCPR_MXC_CBCR_IGNORE_ALL_CLK_DIS_BMSK                                                    0x800000
+#define HWIO_GCC_RBCPR_MXC_CBCR_IGNORE_ALL_CLK_DIS_SHFT                                                        0x17
+#define HWIO_GCC_RBCPR_MXC_CBCR_CLK_DIS_BMSK                                                               0x400000
+#define HWIO_GCC_RBCPR_MXC_CBCR_CLK_DIS_SHFT                                                                   0x16
+#define HWIO_GCC_RBCPR_MXC_CBCR_CLK_ARES_BMSK                                                                   0x4
+#define HWIO_GCC_RBCPR_MXC_CBCR_CLK_ARES_SHFT                                                                   0x2
+#define HWIO_GCC_RBCPR_MXC_CBCR_CLK_ARES_NO_RESET_FVAL                                                          0x0
+#define HWIO_GCC_RBCPR_MXC_CBCR_CLK_ARES_RESET_FVAL                                                             0x1
+#define HWIO_GCC_RBCPR_MXC_CBCR_CLK_ENABLE_BMSK                                                                 0x1
+#define HWIO_GCC_RBCPR_MXC_CBCR_CLK_ENABLE_SHFT                                                                 0x0
+#define HWIO_GCC_RBCPR_MXC_CBCR_CLK_ENABLE_DISABLE_FVAL                                                         0x0
+#define HWIO_GCC_RBCPR_MXC_CBCR_CLK_ENABLE_ENABLE_FVAL                                                          0x1
+
+#define HWIO_GCC_RBCPR_MXC_AHB_CBCR_ADDR                                                                 (GCC_CLK_CTL_REG_REG_BASE      + 0x00046008)
+#define HWIO_GCC_RBCPR_MXC_AHB_CBCR_PHYS                                                                 (GCC_CLK_CTL_REG_REG_BASE_PHYS + 0x00046008)
+#define HWIO_GCC_RBCPR_MXC_AHB_CBCR_OFFS                                                                 (GCC_CLK_CTL_REG_REG_BASE_OFFS + 0x00046008)
+#define HWIO_GCC_RBCPR_MXC_AHB_CBCR_RMSK                                                                 0x81d00005
+#define HWIO_GCC_RBCPR_MXC_AHB_CBCR_ATTR                                                                        0x3
+#define HWIO_GCC_RBCPR_MXC_AHB_CBCR_IN          \
+        in_dword_masked(HWIO_GCC_RBCPR_MXC_AHB_CBCR_ADDR, HWIO_GCC_RBCPR_MXC_AHB_CBCR_RMSK)
+#define HWIO_GCC_RBCPR_MXC_AHB_CBCR_INM(m)      \
+        in_dword_masked(HWIO_GCC_RBCPR_MXC_AHB_CBCR_ADDR, m)
+#define HWIO_GCC_RBCPR_MXC_AHB_CBCR_OUT(v)      \
+        out_dword(HWIO_GCC_RBCPR_MXC_AHB_CBCR_ADDR,v)
+#define HWIO_GCC_RBCPR_MXC_AHB_CBCR_OUTM(m,v) \
+        out_dword_masked_ns(HWIO_GCC_RBCPR_MXC_AHB_CBCR_ADDR,m,v,HWIO_GCC_RBCPR_MXC_AHB_CBCR_IN)
+#define HWIO_GCC_RBCPR_MXC_AHB_CBCR_CLK_OFF_BMSK                                                         0x80000000
+#define HWIO_GCC_RBCPR_MXC_AHB_CBCR_CLK_OFF_SHFT                                                               0x1f
+#define HWIO_GCC_RBCPR_MXC_AHB_CBCR_IGNORE_ALL_ARES_BMSK                                                  0x1000000
+#define HWIO_GCC_RBCPR_MXC_AHB_CBCR_IGNORE_ALL_ARES_SHFT                                                       0x18
+#define HWIO_GCC_RBCPR_MXC_AHB_CBCR_IGNORE_ALL_CLK_DIS_BMSK                                                0x800000
+#define HWIO_GCC_RBCPR_MXC_AHB_CBCR_IGNORE_ALL_CLK_DIS_SHFT                                                    0x17
+#define HWIO_GCC_RBCPR_MXC_AHB_CBCR_CLK_DIS_BMSK                                                           0x400000
+#define HWIO_GCC_RBCPR_MXC_AHB_CBCR_CLK_DIS_SHFT                                                               0x16
+#define HWIO_GCC_RBCPR_MXC_AHB_CBCR_IGNORE_RPMH_CLK_DIS_BMSK                                               0x100000
+#define HWIO_GCC_RBCPR_MXC_AHB_CBCR_IGNORE_RPMH_CLK_DIS_SHFT                                                   0x14
+#define HWIO_GCC_RBCPR_MXC_AHB_CBCR_CLK_ARES_BMSK                                                               0x4
+#define HWIO_GCC_RBCPR_MXC_AHB_CBCR_CLK_ARES_SHFT                                                               0x2
+#define HWIO_GCC_RBCPR_MXC_AHB_CBCR_CLK_ARES_NO_RESET_FVAL                                                      0x0
+#define HWIO_GCC_RBCPR_MXC_AHB_CBCR_CLK_ARES_RESET_FVAL                                                         0x1
+#define HWIO_GCC_RBCPR_MXC_AHB_CBCR_CLK_ENABLE_BMSK                                                             0x1
+#define HWIO_GCC_RBCPR_MXC_AHB_CBCR_CLK_ENABLE_SHFT                                                             0x0
+#define HWIO_GCC_RBCPR_MXC_AHB_CBCR_CLK_ENABLE_DISABLE_FVAL                                                     0x0
+#define HWIO_GCC_RBCPR_MXC_AHB_CBCR_CLK_ENABLE_ENABLE_FVAL                                                      0x1
+
+#define HWIO_GCC_RBCPR_MXC_CMD_RCGR_ADDR                                                                 (GCC_CLK_CTL_REG_REG_BASE      + 0x0004600c)
+#define HWIO_GCC_RBCPR_MXC_CMD_RCGR_PHYS                                                                 (GCC_CLK_CTL_REG_REG_BASE_PHYS + 0x0004600c)
+#define HWIO_GCC_RBCPR_MXC_CMD_RCGR_OFFS                                                                 (GCC_CLK_CTL_REG_REG_BASE_OFFS + 0x0004600c)
+#define HWIO_GCC_RBCPR_MXC_CMD_RCGR_RMSK                                                                 0x80000013
+#define HWIO_GCC_RBCPR_MXC_CMD_RCGR_ATTR                                                                        0x3
+#define HWIO_GCC_RBCPR_MXC_CMD_RCGR_IN          \
+        in_dword_masked(HWIO_GCC_RBCPR_MXC_CMD_RCGR_ADDR, HWIO_GCC_RBCPR_MXC_CMD_RCGR_RMSK)
+#define HWIO_GCC_RBCPR_MXC_CMD_RCGR_INM(m)      \
+        in_dword_masked(HWIO_GCC_RBCPR_MXC_CMD_RCGR_ADDR, m)
+#define HWIO_GCC_RBCPR_MXC_CMD_RCGR_OUT(v)      \
+        out_dword(HWIO_GCC_RBCPR_MXC_CMD_RCGR_ADDR,v)
+#define HWIO_GCC_RBCPR_MXC_CMD_RCGR_OUTM(m,v) \
+        out_dword_masked_ns(HWIO_GCC_RBCPR_MXC_CMD_RCGR_ADDR,m,v,HWIO_GCC_RBCPR_MXC_CMD_RCGR_IN)
+#define HWIO_GCC_RBCPR_MXC_CMD_RCGR_ROOT_OFF_BMSK                                                        0x80000000
+#define HWIO_GCC_RBCPR_MXC_CMD_RCGR_ROOT_OFF_SHFT                                                              0x1f
+#define HWIO_GCC_RBCPR_MXC_CMD_RCGR_DIRTY_CFG_RCGR_BMSK                                                        0x10
+#define HWIO_GCC_RBCPR_MXC_CMD_RCGR_DIRTY_CFG_RCGR_SHFT                                                         0x4
+#define HWIO_GCC_RBCPR_MXC_CMD_RCGR_ROOT_EN_BMSK                                                                0x2
+#define HWIO_GCC_RBCPR_MXC_CMD_RCGR_ROOT_EN_SHFT                                                                0x1
+#define HWIO_GCC_RBCPR_MXC_CMD_RCGR_ROOT_EN_DISABLE_FVAL                                                        0x0
+#define HWIO_GCC_RBCPR_MXC_CMD_RCGR_ROOT_EN_ENABLE_FVAL                                                         0x1
+#define HWIO_GCC_RBCPR_MXC_CMD_RCGR_UPDATE_BMSK                                                                 0x1
+#define HWIO_GCC_RBCPR_MXC_CMD_RCGR_UPDATE_SHFT                                                                 0x0
+#define HWIO_GCC_RBCPR_MXC_CMD_RCGR_UPDATE_DISABLE_FVAL                                                         0x0
+#define HWIO_GCC_RBCPR_MXC_CMD_RCGR_UPDATE_ENABLE_FVAL                                                          0x1
+
+#define HWIO_GCC_RBCPR_MXC_CFG_RCGR_ADDR                                                                 (GCC_CLK_CTL_REG_REG_BASE      + 0x00046010)
+#define HWIO_GCC_RBCPR_MXC_CFG_RCGR_PHYS                                                                 (GCC_CLK_CTL_REG_REG_BASE_PHYS + 0x00046010)
+#define HWIO_GCC_RBCPR_MXC_CFG_RCGR_OFFS                                                                 (GCC_CLK_CTL_REG_REG_BASE_OFFS + 0x00046010)
+#define HWIO_GCC_RBCPR_MXC_CFG_RCGR_RMSK                                                                   0x11071f
+#define HWIO_GCC_RBCPR_MXC_CFG_RCGR_ATTR                                                                        0x3
+#define HWIO_GCC_RBCPR_MXC_CFG_RCGR_IN          \
+        in_dword_masked(HWIO_GCC_RBCPR_MXC_CFG_RCGR_ADDR, HWIO_GCC_RBCPR_MXC_CFG_RCGR_RMSK)
+#define HWIO_GCC_RBCPR_MXC_CFG_RCGR_INM(m)      \
+        in_dword_masked(HWIO_GCC_RBCPR_MXC_CFG_RCGR_ADDR, m)
+#define HWIO_GCC_RBCPR_MXC_CFG_RCGR_OUT(v)      \
+        out_dword(HWIO_GCC_RBCPR_MXC_CFG_RCGR_ADDR,v)
+#define HWIO_GCC_RBCPR_MXC_CFG_RCGR_OUTM(m,v) \
+        out_dword_masked_ns(HWIO_GCC_RBCPR_MXC_CFG_RCGR_ADDR,m,v,HWIO_GCC_RBCPR_MXC_CFG_RCGR_IN)
+#define HWIO_GCC_RBCPR_MXC_CFG_RCGR_HW_CLK_CONTROL_BMSK                                                    0x100000
+#define HWIO_GCC_RBCPR_MXC_CFG_RCGR_HW_CLK_CONTROL_SHFT                                                        0x14
+#define HWIO_GCC_RBCPR_MXC_CFG_RCGR_HW_CLK_CONTROL_DISABLE_FVAL                                                 0x0
+#define HWIO_GCC_RBCPR_MXC_CFG_RCGR_HW_CLK_CONTROL_ENABLE_FVAL                                                  0x1
+#define HWIO_GCC_RBCPR_MXC_CFG_RCGR_RCGLITE_DISABLE_BMSK                                                    0x10000
+#define HWIO_GCC_RBCPR_MXC_CFG_RCGR_RCGLITE_DISABLE_SHFT                                                       0x10
+#define HWIO_GCC_RBCPR_MXC_CFG_RCGR_RCGLITE_DISABLE_RCGLITE_ENABLED_FVAL                                        0x0
+#define HWIO_GCC_RBCPR_MXC_CFG_RCGR_RCGLITE_DISABLE_RCGLITE_DISABLED_FVAL                                       0x1
+#define HWIO_GCC_RBCPR_MXC_CFG_RCGR_SRC_SEL_BMSK                                                              0x700
+#define HWIO_GCC_RBCPR_MXC_CFG_RCGR_SRC_SEL_SHFT                                                                0x8
+#define HWIO_GCC_RBCPR_MXC_CFG_RCGR_SRC_SEL_SRC0_FVAL                                                           0x0
+#define HWIO_GCC_RBCPR_MXC_CFG_RCGR_SRC_SEL_SRC1_FVAL                                                           0x1
+#define HWIO_GCC_RBCPR_MXC_CFG_RCGR_SRC_SEL_SRC2_FVAL                                                           0x2
+#define HWIO_GCC_RBCPR_MXC_CFG_RCGR_SRC_SEL_SRC3_FVAL                                                           0x3
+#define HWIO_GCC_RBCPR_MXC_CFG_RCGR_SRC_SEL_SRC4_FVAL                                                           0x4
+#define HWIO_GCC_RBCPR_MXC_CFG_RCGR_SRC_SEL_SRC5_FVAL                                                           0x5
+#define HWIO_GCC_RBCPR_MXC_CFG_RCGR_SRC_SEL_SRC6_FVAL                                                           0x6
+#define HWIO_GCC_RBCPR_MXC_CFG_RCGR_SRC_SEL_SRC7_FVAL                                                           0x7
+#define HWIO_GCC_RBCPR_MXC_CFG_RCGR_SRC_DIV_BMSK                                                               0x1f
+#define HWIO_GCC_RBCPR_MXC_CFG_RCGR_SRC_DIV_SHFT                                                                0x0
+#define HWIO_GCC_RBCPR_MXC_CFG_RCGR_SRC_DIV_BYPASS_FVAL                                                         0x0
+#define HWIO_GCC_RBCPR_MXC_CFG_RCGR_SRC_DIV_DIV1_FVAL                                                           0x1
+#define HWIO_GCC_RBCPR_MXC_CFG_RCGR_SRC_DIV_DIV1_5_FVAL                                                         0x2
+#define HWIO_GCC_RBCPR_MXC_CFG_RCGR_SRC_DIV_DIV2_FVAL                                                           0x3
+#define HWIO_GCC_RBCPR_MXC_CFG_RCGR_SRC_DIV_DIV2_5_FVAL                                                         0x4
+#define HWIO_GCC_RBCPR_MXC_CFG_RCGR_SRC_DIV_DIV3_FVAL                                                           0x5
+#define HWIO_GCC_RBCPR_MXC_CFG_RCGR_SRC_DIV_DIV3_5_FVAL                                                         0x6
+#define HWIO_GCC_RBCPR_MXC_CFG_RCGR_SRC_DIV_DIV4_FVAL                                                           0x7
+#define HWIO_GCC_RBCPR_MXC_CFG_RCGR_SRC_DIV_DIV4_5_FVAL                                                         0x8
+#define HWIO_GCC_RBCPR_MXC_CFG_RCGR_SRC_DIV_DIV5_FVAL                                                           0x9
+#define HWIO_GCC_RBCPR_MXC_CFG_RCGR_SRC_DIV_DIV5_5_FVAL                                                         0xa
+#define HWIO_GCC_RBCPR_MXC_CFG_RCGR_SRC_DIV_DIV6_FVAL                                                           0xb
+#define HWIO_GCC_RBCPR_MXC_CFG_RCGR_SRC_DIV_DIV6_5_FVAL                                                         0xc
+#define HWIO_GCC_RBCPR_MXC_CFG_RCGR_SRC_DIV_DIV7_FVAL                                                           0xd
+#define HWIO_GCC_RBCPR_MXC_CFG_RCGR_SRC_DIV_DIV7_5_FVAL                                                         0xe
+#define HWIO_GCC_RBCPR_MXC_CFG_RCGR_SRC_DIV_DIV8_FVAL                                                           0xf
+#define HWIO_GCC_RBCPR_MXC_CFG_RCGR_SRC_DIV_DIV8_5_FVAL                                                        0x10
+#define HWIO_GCC_RBCPR_MXC_CFG_RCGR_SRC_DIV_DIV9_FVAL                                                          0x11
+#define HWIO_GCC_RBCPR_MXC_CFG_RCGR_SRC_DIV_DIV9_5_FVAL                                                        0x12
+#define HWIO_GCC_RBCPR_MXC_CFG_RCGR_SRC_DIV_DIV10_FVAL                                                         0x13
+#define HWIO_GCC_RBCPR_MXC_CFG_RCGR_SRC_DIV_DIV10_5_FVAL                                                       0x14
+#define HWIO_GCC_RBCPR_MXC_CFG_RCGR_SRC_DIV_DIV11_FVAL                                                         0x15
+#define HWIO_GCC_RBCPR_MXC_CFG_RCGR_SRC_DIV_DIV11_5_FVAL                                                       0x16
+#define HWIO_GCC_RBCPR_MXC_CFG_RCGR_SRC_DIV_DIV12_FVAL                                                         0x17
+#define HWIO_GCC_RBCPR_MXC_CFG_RCGR_SRC_DIV_DIV12_5_FVAL                                                       0x18
+#define HWIO_GCC_RBCPR_MXC_CFG_RCGR_SRC_DIV_DIV13_FVAL                                                         0x19
+#define HWIO_GCC_RBCPR_MXC_CFG_RCGR_SRC_DIV_DIV13_5_FVAL                                                       0x1a
+#define HWIO_GCC_RBCPR_MXC_CFG_RCGR_SRC_DIV_DIV14_FVAL                                                         0x1b
+#define HWIO_GCC_RBCPR_MXC_CFG_RCGR_SRC_DIV_DIV14_5_FVAL                                                       0x1c
+#define HWIO_GCC_RBCPR_MXC_CFG_RCGR_SRC_DIV_DIV15_FVAL                                                         0x1d
+#define HWIO_GCC_RBCPR_MXC_CFG_RCGR_SRC_DIV_DIV15_5_FVAL                                                       0x1e
+#define HWIO_GCC_RBCPR_MXC_CFG_RCGR_SRC_DIV_DIV16_FVAL                                                         0x1f
+
+#define HWIO_GCC_DEBUG_DIV_CDIVR_ADDR                                                                    (GCC_CLK_CTL_REG_REG_BASE      + 0x00025000)
+#define HWIO_GCC_DEBUG_DIV_CDIVR_PHYS                                                                    (GCC_CLK_CTL_REG_REG_BASE_PHYS + 0x00025000)
+#define HWIO_GCC_DEBUG_DIV_CDIVR_OFFS                                                                    (GCC_CLK_CTL_REG_REG_BASE_OFFS + 0x00025000)
+#define HWIO_GCC_DEBUG_DIV_CDIVR_RMSK                                                                           0xf
+#define HWIO_GCC_DEBUG_DIV_CDIVR_ATTR                                                                           0x3
+#define HWIO_GCC_DEBUG_DIV_CDIVR_IN          \
+        in_dword_masked(HWIO_GCC_DEBUG_DIV_CDIVR_ADDR, HWIO_GCC_DEBUG_DIV_CDIVR_RMSK)
+#define HWIO_GCC_DEBUG_DIV_CDIVR_INM(m)      \
+        in_dword_masked(HWIO_GCC_DEBUG_DIV_CDIVR_ADDR, m)
+#define HWIO_GCC_DEBUG_DIV_CDIVR_OUT(v)      \
+        out_dword(HWIO_GCC_DEBUG_DIV_CDIVR_ADDR,v)
+#define HWIO_GCC_DEBUG_DIV_CDIVR_OUTM(m,v) \
+        out_dword_masked_ns(HWIO_GCC_DEBUG_DIV_CDIVR_ADDR,m,v,HWIO_GCC_DEBUG_DIV_CDIVR_IN)
+#define HWIO_GCC_DEBUG_DIV_CDIVR_CLK_DIV_BMSK                                                                   0xf
+#define HWIO_GCC_DEBUG_DIV_CDIVR_CLK_DIV_SHFT                                                                   0x0
+
+#define HWIO_GCC_DEBUG_CBCR_ADDR                                                                         (GCC_CLK_CTL_REG_REG_BASE      + 0x00025004)
+#define HWIO_GCC_DEBUG_CBCR_PHYS                                                                         (GCC_CLK_CTL_REG_REG_BASE_PHYS + 0x00025004)
+#define HWIO_GCC_DEBUG_CBCR_OFFS                                                                         (GCC_CLK_CTL_REG_REG_BASE_OFFS + 0x00025004)
+#define HWIO_GCC_DEBUG_CBCR_RMSK                                                                         0x81c00005
+#define HWIO_GCC_DEBUG_CBCR_ATTR                                                                                0x3
+#define HWIO_GCC_DEBUG_CBCR_IN          \
+        in_dword_masked(HWIO_GCC_DEBUG_CBCR_ADDR, HWIO_GCC_DEBUG_CBCR_RMSK)
+#define HWIO_GCC_DEBUG_CBCR_INM(m)      \
+        in_dword_masked(HWIO_GCC_DEBUG_CBCR_ADDR, m)
+#define HWIO_GCC_DEBUG_CBCR_OUT(v)      \
+        out_dword(HWIO_GCC_DEBUG_CBCR_ADDR,v)
+#define HWIO_GCC_DEBUG_CBCR_OUTM(m,v) \
+        out_dword_masked_ns(HWIO_GCC_DEBUG_CBCR_ADDR,m,v,HWIO_GCC_DEBUG_CBCR_IN)
+#define HWIO_GCC_DEBUG_CBCR_CLK_OFF_BMSK                                                                 0x80000000
+#define HWIO_GCC_DEBUG_CBCR_CLK_OFF_SHFT                                                                       0x1f
+#define HWIO_GCC_DEBUG_CBCR_IGNORE_ALL_ARES_BMSK                                                          0x1000000
+#define HWIO_GCC_DEBUG_CBCR_IGNORE_ALL_ARES_SHFT                                                               0x18
+#define HWIO_GCC_DEBUG_CBCR_IGNORE_ALL_CLK_DIS_BMSK                                                        0x800000
+#define HWIO_GCC_DEBUG_CBCR_IGNORE_ALL_CLK_DIS_SHFT                                                            0x17
+#define HWIO_GCC_DEBUG_CBCR_CLK_DIS_BMSK                                                                   0x400000
+#define HWIO_GCC_DEBUG_CBCR_CLK_DIS_SHFT                                                                       0x16
+#define HWIO_GCC_DEBUG_CBCR_CLK_ARES_BMSK                                                                       0x4
+#define HWIO_GCC_DEBUG_CBCR_CLK_ARES_SHFT                                                                       0x2
+#define HWIO_GCC_DEBUG_CBCR_CLK_ARES_NO_RESET_FVAL                                                              0x0
+#define HWIO_GCC_DEBUG_CBCR_CLK_ARES_RESET_FVAL                                                                 0x1
+#define HWIO_GCC_DEBUG_CBCR_CLK_ENABLE_BMSK                                                                     0x1
+#define HWIO_GCC_DEBUG_CBCR_CLK_ENABLE_SHFT                                                                     0x0
+#define HWIO_GCC_DEBUG_CBCR_CLK_ENABLE_DISABLE_FVAL                                                             0x0
+#define HWIO_GCC_DEBUG_CBCR_CLK_ENABLE_ENABLE_FVAL                                                              0x1
+
+#define HWIO_GCC_GP1_CBCR_ADDR                                                                           (GCC_CLK_CTL_REG_REG_BASE      + 0x00027000)
+#define HWIO_GCC_GP1_CBCR_PHYS                                                                           (GCC_CLK_CTL_REG_REG_BASE_PHYS + 0x00027000)
+#define HWIO_GCC_GP1_CBCR_OFFS                                                                           (GCC_CLK_CTL_REG_REG_BASE_OFFS + 0x00027000)
+#define HWIO_GCC_GP1_CBCR_RMSK                                                                           0x81c00005
+#define HWIO_GCC_GP1_CBCR_ATTR                                                                                  0x3
+#define HWIO_GCC_GP1_CBCR_IN          \
+        in_dword_masked(HWIO_GCC_GP1_CBCR_ADDR, HWIO_GCC_GP1_CBCR_RMSK)
+#define HWIO_GCC_GP1_CBCR_INM(m)      \
+        in_dword_masked(HWIO_GCC_GP1_CBCR_ADDR, m)
+#define HWIO_GCC_GP1_CBCR_OUT(v)      \
+        out_dword(HWIO_GCC_GP1_CBCR_ADDR,v)
+#define HWIO_GCC_GP1_CBCR_OUTM(m,v) \
+        out_dword_masked_ns(HWIO_GCC_GP1_CBCR_ADDR,m,v,HWIO_GCC_GP1_CBCR_IN)
+#define HWIO_GCC_GP1_CBCR_CLK_OFF_BMSK                                                                   0x80000000
+#define HWIO_GCC_GP1_CBCR_CLK_OFF_SHFT                                                                         0x1f
+#define HWIO_GCC_GP1_CBCR_IGNORE_ALL_ARES_BMSK                                                            0x1000000
+#define HWIO_GCC_GP1_CBCR_IGNORE_ALL_ARES_SHFT                                                                 0x18
+#define HWIO_GCC_GP1_CBCR_IGNORE_ALL_CLK_DIS_BMSK                                                          0x800000
+#define HWIO_GCC_GP1_CBCR_IGNORE_ALL_CLK_DIS_SHFT                                                              0x17
+#define HWIO_GCC_GP1_CBCR_CLK_DIS_BMSK                                                                     0x400000
+#define HWIO_GCC_GP1_CBCR_CLK_DIS_SHFT                                                                         0x16
+#define HWIO_GCC_GP1_CBCR_CLK_ARES_BMSK                                                                         0x4
+#define HWIO_GCC_GP1_CBCR_CLK_ARES_SHFT                                                                         0x2
+#define HWIO_GCC_GP1_CBCR_CLK_ARES_NO_RESET_FVAL                                                                0x0
+#define HWIO_GCC_GP1_CBCR_CLK_ARES_RESET_FVAL                                                                   0x1
+#define HWIO_GCC_GP1_CBCR_CLK_ENABLE_BMSK                                                                       0x1
+#define HWIO_GCC_GP1_CBCR_CLK_ENABLE_SHFT                                                                       0x0
+#define HWIO_GCC_GP1_CBCR_CLK_ENABLE_DISABLE_FVAL                                                               0x0
+#define HWIO_GCC_GP1_CBCR_CLK_ENABLE_ENABLE_FVAL                                                                0x1
+
+#define HWIO_GCC_GP1_CMD_RCGR_ADDR                                                                       (GCC_CLK_CTL_REG_REG_BASE      + 0x00027004)
+#define HWIO_GCC_GP1_CMD_RCGR_PHYS                                                                       (GCC_CLK_CTL_REG_REG_BASE_PHYS + 0x00027004)
+#define HWIO_GCC_GP1_CMD_RCGR_OFFS                                                                       (GCC_CLK_CTL_REG_REG_BASE_OFFS + 0x00027004)
+#define HWIO_GCC_GP1_CMD_RCGR_RMSK                                                                       0x800000f3
+#define HWIO_GCC_GP1_CMD_RCGR_ATTR                                                                              0x3
+#define HWIO_GCC_GP1_CMD_RCGR_IN          \
+        in_dword_masked(HWIO_GCC_GP1_CMD_RCGR_ADDR, HWIO_GCC_GP1_CMD_RCGR_RMSK)
+#define HWIO_GCC_GP1_CMD_RCGR_INM(m)      \
+        in_dword_masked(HWIO_GCC_GP1_CMD_RCGR_ADDR, m)
+#define HWIO_GCC_GP1_CMD_RCGR_OUT(v)      \
+        out_dword(HWIO_GCC_GP1_CMD_RCGR_ADDR,v)
+#define HWIO_GCC_GP1_CMD_RCGR_OUTM(m,v) \
+        out_dword_masked_ns(HWIO_GCC_GP1_CMD_RCGR_ADDR,m,v,HWIO_GCC_GP1_CMD_RCGR_IN)
+#define HWIO_GCC_GP1_CMD_RCGR_ROOT_OFF_BMSK                                                              0x80000000
+#define HWIO_GCC_GP1_CMD_RCGR_ROOT_OFF_SHFT                                                                    0x1f
+#define HWIO_GCC_GP1_CMD_RCGR_DIRTY_D_BMSK                                                                     0x80
+#define HWIO_GCC_GP1_CMD_RCGR_DIRTY_D_SHFT                                                                      0x7
+#define HWIO_GCC_GP1_CMD_RCGR_DIRTY_N_BMSK                                                                     0x40
+#define HWIO_GCC_GP1_CMD_RCGR_DIRTY_N_SHFT                                                                      0x6
+#define HWIO_GCC_GP1_CMD_RCGR_DIRTY_M_BMSK                                                                     0x20
+#define HWIO_GCC_GP1_CMD_RCGR_DIRTY_M_SHFT                                                                      0x5
+#define HWIO_GCC_GP1_CMD_RCGR_DIRTY_CFG_RCGR_BMSK                                                              0x10
+#define HWIO_GCC_GP1_CMD_RCGR_DIRTY_CFG_RCGR_SHFT                                                               0x4
+#define HWIO_GCC_GP1_CMD_RCGR_ROOT_EN_BMSK                                                                      0x2
+#define HWIO_GCC_GP1_CMD_RCGR_ROOT_EN_SHFT                                                                      0x1
+#define HWIO_GCC_GP1_CMD_RCGR_ROOT_EN_DISABLE_FVAL                                                              0x0
+#define HWIO_GCC_GP1_CMD_RCGR_ROOT_EN_ENABLE_FVAL                                                               0x1
+#define HWIO_GCC_GP1_CMD_RCGR_UPDATE_BMSK                                                                       0x1
+#define HWIO_GCC_GP1_CMD_RCGR_UPDATE_SHFT                                                                       0x0
+#define HWIO_GCC_GP1_CMD_RCGR_UPDATE_DISABLE_FVAL                                                               0x0
+#define HWIO_GCC_GP1_CMD_RCGR_UPDATE_ENABLE_FVAL                                                                0x1
+
+#define HWIO_GCC_GP1_CFG_RCGR_ADDR                                                                       (GCC_CLK_CTL_REG_REG_BASE      + 0x00027008)
+#define HWIO_GCC_GP1_CFG_RCGR_PHYS                                                                       (GCC_CLK_CTL_REG_REG_BASE_PHYS + 0x00027008)
+#define HWIO_GCC_GP1_CFG_RCGR_OFFS                                                                       (GCC_CLK_CTL_REG_REG_BASE_OFFS + 0x00027008)
+#define HWIO_GCC_GP1_CFG_RCGR_RMSK                                                                         0x10371f
+#define HWIO_GCC_GP1_CFG_RCGR_ATTR                                                                              0x3
+#define HWIO_GCC_GP1_CFG_RCGR_IN          \
+        in_dword_masked(HWIO_GCC_GP1_CFG_RCGR_ADDR, HWIO_GCC_GP1_CFG_RCGR_RMSK)
+#define HWIO_GCC_GP1_CFG_RCGR_INM(m)      \
+        in_dword_masked(HWIO_GCC_GP1_CFG_RCGR_ADDR, m)
+#define HWIO_GCC_GP1_CFG_RCGR_OUT(v)      \
+        out_dword(HWIO_GCC_GP1_CFG_RCGR_ADDR,v)
+#define HWIO_GCC_GP1_CFG_RCGR_OUTM(m,v) \
+        out_dword_masked_ns(HWIO_GCC_GP1_CFG_RCGR_ADDR,m,v,HWIO_GCC_GP1_CFG_RCGR_IN)
+#define HWIO_GCC_GP1_CFG_RCGR_HW_CLK_CONTROL_BMSK                                                          0x100000
+#define HWIO_GCC_GP1_CFG_RCGR_HW_CLK_CONTROL_SHFT                                                              0x14
+#define HWIO_GCC_GP1_CFG_RCGR_HW_CLK_CONTROL_DISABLE_FVAL                                                       0x0
+#define HWIO_GCC_GP1_CFG_RCGR_HW_CLK_CONTROL_ENABLE_FVAL                                                        0x1
+#define HWIO_GCC_GP1_CFG_RCGR_MODE_BMSK                                                                      0x3000
+#define HWIO_GCC_GP1_CFG_RCGR_MODE_SHFT                                                                         0xc
+#define HWIO_GCC_GP1_CFG_RCGR_MODE_BYPASS_FVAL                                                                  0x0
+#define HWIO_GCC_GP1_CFG_RCGR_MODE_SWALLOW_FVAL                                                                 0x1
+#define HWIO_GCC_GP1_CFG_RCGR_MODE_DUAL_EDGE_FVAL                                                               0x2
+#define HWIO_GCC_GP1_CFG_RCGR_MODE_SINGLE_EDGE_FVAL                                                             0x3
+#define HWIO_GCC_GP1_CFG_RCGR_SRC_SEL_BMSK                                                                    0x700
+#define HWIO_GCC_GP1_CFG_RCGR_SRC_SEL_SHFT                                                                      0x8
+#define HWIO_GCC_GP1_CFG_RCGR_SRC_SEL_SRC0_FVAL                                                                 0x0
+#define HWIO_GCC_GP1_CFG_RCGR_SRC_SEL_SRC1_FVAL                                                                 0x1
+#define HWIO_GCC_GP1_CFG_RCGR_SRC_SEL_SRC2_FVAL                                                                 0x2
+#define HWIO_GCC_GP1_CFG_RCGR_SRC_SEL_SRC3_FVAL                                                                 0x3
+#define HWIO_GCC_GP1_CFG_RCGR_SRC_SEL_SRC4_FVAL                                                                 0x4
+#define HWIO_GCC_GP1_CFG_RCGR_SRC_SEL_SRC5_FVAL                                                                 0x5
+#define HWIO_GCC_GP1_CFG_RCGR_SRC_SEL_SRC6_FVAL                                                                 0x6
+#define HWIO_GCC_GP1_CFG_RCGR_SRC_SEL_SRC7_FVAL                                                                 0x7
+#define HWIO_GCC_GP1_CFG_RCGR_SRC_DIV_BMSK                                                                     0x1f
+#define HWIO_GCC_GP1_CFG_RCGR_SRC_DIV_SHFT                                                                      0x0
+#define HWIO_GCC_GP1_CFG_RCGR_SRC_DIV_BYPASS_FVAL                                                               0x0
+#define HWIO_GCC_GP1_CFG_RCGR_SRC_DIV_DIV1_FVAL                                                                 0x1
+#define HWIO_GCC_GP1_CFG_RCGR_SRC_DIV_DIV1_5_FVAL                                                               0x2
+#define HWIO_GCC_GP1_CFG_RCGR_SRC_DIV_DIV2_FVAL                                                                 0x3
+#define HWIO_GCC_GP1_CFG_RCGR_SRC_DIV_DIV2_5_FVAL                                                               0x4
+#define HWIO_GCC_GP1_CFG_RCGR_SRC_DIV_DIV3_FVAL                                                                 0x5
+#define HWIO_GCC_GP1_CFG_RCGR_SRC_DIV_DIV3_5_FVAL                                                               0x6
+#define HWIO_GCC_GP1_CFG_RCGR_SRC_DIV_DIV4_FVAL                                                                 0x7
+#define HWIO_GCC_GP1_CFG_RCGR_SRC_DIV_DIV4_5_FVAL                                                               0x8
+#define HWIO_GCC_GP1_CFG_RCGR_SRC_DIV_DIV5_FVAL                                                                 0x9
+#define HWIO_GCC_GP1_CFG_RCGR_SRC_DIV_DIV5_5_FVAL                                                               0xa
+#define HWIO_GCC_GP1_CFG_RCGR_SRC_DIV_DIV6_FVAL                                                                 0xb
+#define HWIO_GCC_GP1_CFG_RCGR_SRC_DIV_DIV6_5_FVAL                                                               0xc
+#define HWIO_GCC_GP1_CFG_RCGR_SRC_DIV_DIV7_FVAL                                                                 0xd
+#define HWIO_GCC_GP1_CFG_RCGR_SRC_DIV_DIV7_5_FVAL                                                               0xe
+#define HWIO_GCC_GP1_CFG_RCGR_SRC_DIV_DIV8_FVAL                                                                 0xf
+#define HWIO_GCC_GP1_CFG_RCGR_SRC_DIV_DIV8_5_FVAL                                                              0x10
+#define HWIO_GCC_GP1_CFG_RCGR_SRC_DIV_DIV9_FVAL                                                                0x11
+#define HWIO_GCC_GP1_CFG_RCGR_SRC_DIV_DIV9_5_FVAL                                                              0x12
+#define HWIO_GCC_GP1_CFG_RCGR_SRC_DIV_DIV10_FVAL                                                               0x13
+#define HWIO_GCC_GP1_CFG_RCGR_SRC_DIV_DIV10_5_FVAL                                                             0x14
+#define HWIO_GCC_GP1_CFG_RCGR_SRC_DIV_DIV11_FVAL                                                               0x15
+#define HWIO_GCC_GP1_CFG_RCGR_SRC_DIV_DIV11_5_FVAL                                                             0x16
+#define HWIO_GCC_GP1_CFG_RCGR_SRC_DIV_DIV12_FVAL                                                               0x17
+#define HWIO_GCC_GP1_CFG_RCGR_SRC_DIV_DIV12_5_FVAL                                                             0x18
+#define HWIO_GCC_GP1_CFG_RCGR_SRC_DIV_DIV13_FVAL                                                               0x19
+#define HWIO_GCC_GP1_CFG_RCGR_SRC_DIV_DIV13_5_FVAL                                                             0x1a
+#define HWIO_GCC_GP1_CFG_RCGR_SRC_DIV_DIV14_FVAL                                                               0x1b
+#define HWIO_GCC_GP1_CFG_RCGR_SRC_DIV_DIV14_5_FVAL                                                             0x1c
+#define HWIO_GCC_GP1_CFG_RCGR_SRC_DIV_DIV15_FVAL                                                               0x1d
+#define HWIO_GCC_GP1_CFG_RCGR_SRC_DIV_DIV15_5_FVAL                                                             0x1e
+#define HWIO_GCC_GP1_CFG_RCGR_SRC_DIV_DIV16_FVAL                                                               0x1f
+
+#define HWIO_GCC_GP1_M_ADDR                                                                              (GCC_CLK_CTL_REG_REG_BASE      + 0x0002700c)
+#define HWIO_GCC_GP1_M_PHYS                                                                              (GCC_CLK_CTL_REG_REG_BASE_PHYS + 0x0002700c)
+#define HWIO_GCC_GP1_M_OFFS                                                                              (GCC_CLK_CTL_REG_REG_BASE_OFFS + 0x0002700c)
+#define HWIO_GCC_GP1_M_RMSK                                                                                  0xffff
+#define HWIO_GCC_GP1_M_ATTR                                                                                     0x3
+#define HWIO_GCC_GP1_M_IN          \
+        in_dword_masked(HWIO_GCC_GP1_M_ADDR, HWIO_GCC_GP1_M_RMSK)
+#define HWIO_GCC_GP1_M_INM(m)      \
+        in_dword_masked(HWIO_GCC_GP1_M_ADDR, m)
+#define HWIO_GCC_GP1_M_OUT(v)      \
+        out_dword(HWIO_GCC_GP1_M_ADDR,v)
+#define HWIO_GCC_GP1_M_OUTM(m,v) \
+        out_dword_masked_ns(HWIO_GCC_GP1_M_ADDR,m,v,HWIO_GCC_GP1_M_IN)
+#define HWIO_GCC_GP1_M_M_BMSK                                                                                0xffff
+#define HWIO_GCC_GP1_M_M_SHFT                                                                                   0x0
+
+#define HWIO_GCC_GP1_N_ADDR                                                                              (GCC_CLK_CTL_REG_REG_BASE      + 0x00027010)
+#define HWIO_GCC_GP1_N_PHYS                                                                              (GCC_CLK_CTL_REG_REG_BASE_PHYS + 0x00027010)
+#define HWIO_GCC_GP1_N_OFFS                                                                              (GCC_CLK_CTL_REG_REG_BASE_OFFS + 0x00027010)
+#define HWIO_GCC_GP1_N_RMSK                                                                                  0xffff
+#define HWIO_GCC_GP1_N_ATTR                                                                                     0x3
+#define HWIO_GCC_GP1_N_IN          \
+        in_dword_masked(HWIO_GCC_GP1_N_ADDR, HWIO_GCC_GP1_N_RMSK)
+#define HWIO_GCC_GP1_N_INM(m)      \
+        in_dword_masked(HWIO_GCC_GP1_N_ADDR, m)
+#define HWIO_GCC_GP1_N_OUT(v)      \
+        out_dword(HWIO_GCC_GP1_N_ADDR,v)
+#define HWIO_GCC_GP1_N_OUTM(m,v) \
+        out_dword_masked_ns(HWIO_GCC_GP1_N_ADDR,m,v,HWIO_GCC_GP1_N_IN)
+#define HWIO_GCC_GP1_N_NOT_N_MINUS_M_BMSK                                                                    0xffff
+#define HWIO_GCC_GP1_N_NOT_N_MINUS_M_SHFT                                                                       0x0
+
+#define HWIO_GCC_GP1_D_ADDR                                                                              (GCC_CLK_CTL_REG_REG_BASE      + 0x00027014)
+#define HWIO_GCC_GP1_D_PHYS                                                                              (GCC_CLK_CTL_REG_REG_BASE_PHYS + 0x00027014)
+#define HWIO_GCC_GP1_D_OFFS                                                                              (GCC_CLK_CTL_REG_REG_BASE_OFFS + 0x00027014)
+#define HWIO_GCC_GP1_D_RMSK                                                                                  0xffff
+#define HWIO_GCC_GP1_D_ATTR                                                                                     0x3
+#define HWIO_GCC_GP1_D_IN          \
+        in_dword_masked(HWIO_GCC_GP1_D_ADDR, HWIO_GCC_GP1_D_RMSK)
+#define HWIO_GCC_GP1_D_INM(m)      \
+        in_dword_masked(HWIO_GCC_GP1_D_ADDR, m)
+#define HWIO_GCC_GP1_D_OUT(v)      \
+        out_dword(HWIO_GCC_GP1_D_ADDR,v)
+#define HWIO_GCC_GP1_D_OUTM(m,v) \
+        out_dword_masked_ns(HWIO_GCC_GP1_D_ADDR,m,v,HWIO_GCC_GP1_D_IN)
+#define HWIO_GCC_GP1_D_NOT_2D_BMSK                                                                           0xffff
+#define HWIO_GCC_GP1_D_NOT_2D_SHFT                                                                              0x0
+
+#define HWIO_GCC_GP2_CBCR_ADDR                                                                           (GCC_CLK_CTL_REG_REG_BASE      + 0x00028000)
+#define HWIO_GCC_GP2_CBCR_PHYS                                                                           (GCC_CLK_CTL_REG_REG_BASE_PHYS + 0x00028000)
+#define HWIO_GCC_GP2_CBCR_OFFS                                                                           (GCC_CLK_CTL_REG_REG_BASE_OFFS + 0x00028000)
+#define HWIO_GCC_GP2_CBCR_RMSK                                                                           0x81c00005
+#define HWIO_GCC_GP2_CBCR_ATTR                                                                                  0x3
+#define HWIO_GCC_GP2_CBCR_IN          \
+        in_dword_masked(HWIO_GCC_GP2_CBCR_ADDR, HWIO_GCC_GP2_CBCR_RMSK)
+#define HWIO_GCC_GP2_CBCR_INM(m)      \
+        in_dword_masked(HWIO_GCC_GP2_CBCR_ADDR, m)
+#define HWIO_GCC_GP2_CBCR_OUT(v)      \
+        out_dword(HWIO_GCC_GP2_CBCR_ADDR,v)
+#define HWIO_GCC_GP2_CBCR_OUTM(m,v) \
+        out_dword_masked_ns(HWIO_GCC_GP2_CBCR_ADDR,m,v,HWIO_GCC_GP2_CBCR_IN)
+#define HWIO_GCC_GP2_CBCR_CLK_OFF_BMSK                                                                   0x80000000
+#define HWIO_GCC_GP2_CBCR_CLK_OFF_SHFT                                                                         0x1f
+#define HWIO_GCC_GP2_CBCR_IGNORE_ALL_ARES_BMSK                                                            0x1000000
+#define HWIO_GCC_GP2_CBCR_IGNORE_ALL_ARES_SHFT                                                                 0x18
+#define HWIO_GCC_GP2_CBCR_IGNORE_ALL_CLK_DIS_BMSK                                                          0x800000
+#define HWIO_GCC_GP2_CBCR_IGNORE_ALL_CLK_DIS_SHFT                                                              0x17
+#define HWIO_GCC_GP2_CBCR_CLK_DIS_BMSK                                                                     0x400000
+#define HWIO_GCC_GP2_CBCR_CLK_DIS_SHFT                                                                         0x16
+#define HWIO_GCC_GP2_CBCR_CLK_ARES_BMSK                                                                         0x4
+#define HWIO_GCC_GP2_CBCR_CLK_ARES_SHFT                                                                         0x2
+#define HWIO_GCC_GP2_CBCR_CLK_ARES_NO_RESET_FVAL                                                                0x0
+#define HWIO_GCC_GP2_CBCR_CLK_ARES_RESET_FVAL                                                                   0x1
+#define HWIO_GCC_GP2_CBCR_CLK_ENABLE_BMSK                                                                       0x1
+#define HWIO_GCC_GP2_CBCR_CLK_ENABLE_SHFT                                                                       0x0
+#define HWIO_GCC_GP2_CBCR_CLK_ENABLE_DISABLE_FVAL                                                               0x0
+#define HWIO_GCC_GP2_CBCR_CLK_ENABLE_ENABLE_FVAL                                                                0x1
+
+#define HWIO_GCC_GP2_CMD_RCGR_ADDR                                                                       (GCC_CLK_CTL_REG_REG_BASE      + 0x00028004)
+#define HWIO_GCC_GP2_CMD_RCGR_PHYS                                                                       (GCC_CLK_CTL_REG_REG_BASE_PHYS + 0x00028004)
+#define HWIO_GCC_GP2_CMD_RCGR_OFFS                                                                       (GCC_CLK_CTL_REG_REG_BASE_OFFS + 0x00028004)
+#define HWIO_GCC_GP2_CMD_RCGR_RMSK                                                                       0x800000f3
+#define HWIO_GCC_GP2_CMD_RCGR_ATTR                                                                              0x3
+#define HWIO_GCC_GP2_CMD_RCGR_IN          \
+        in_dword_masked(HWIO_GCC_GP2_CMD_RCGR_ADDR, HWIO_GCC_GP2_CMD_RCGR_RMSK)
+#define HWIO_GCC_GP2_CMD_RCGR_INM(m)      \
+        in_dword_masked(HWIO_GCC_GP2_CMD_RCGR_ADDR, m)
+#define HWIO_GCC_GP2_CMD_RCGR_OUT(v)      \
+        out_dword(HWIO_GCC_GP2_CMD_RCGR_ADDR,v)
+#define HWIO_GCC_GP2_CMD_RCGR_OUTM(m,v) \
+        out_dword_masked_ns(HWIO_GCC_GP2_CMD_RCGR_ADDR,m,v,HWIO_GCC_GP2_CMD_RCGR_IN)
+#define HWIO_GCC_GP2_CMD_RCGR_ROOT_OFF_BMSK                                                              0x80000000
+#define HWIO_GCC_GP2_CMD_RCGR_ROOT_OFF_SHFT                                                                    0x1f
+#define HWIO_GCC_GP2_CMD_RCGR_DIRTY_D_BMSK                                                                     0x80
+#define HWIO_GCC_GP2_CMD_RCGR_DIRTY_D_SHFT                                                                      0x7
+#define HWIO_GCC_GP2_CMD_RCGR_DIRTY_N_BMSK                                                                     0x40
+#define HWIO_GCC_GP2_CMD_RCGR_DIRTY_N_SHFT                                                                      0x6
+#define HWIO_GCC_GP2_CMD_RCGR_DIRTY_M_BMSK                                                                     0x20
+#define HWIO_GCC_GP2_CMD_RCGR_DIRTY_M_SHFT                                                                      0x5
+#define HWIO_GCC_GP2_CMD_RCGR_DIRTY_CFG_RCGR_BMSK                                                              0x10
+#define HWIO_GCC_GP2_CMD_RCGR_DIRTY_CFG_RCGR_SHFT                                                               0x4
+#define HWIO_GCC_GP2_CMD_RCGR_ROOT_EN_BMSK                                                                      0x2
+#define HWIO_GCC_GP2_CMD_RCGR_ROOT_EN_SHFT                                                                      0x1
+#define HWIO_GCC_GP2_CMD_RCGR_ROOT_EN_DISABLE_FVAL                                                              0x0
+#define HWIO_GCC_GP2_CMD_RCGR_ROOT_EN_ENABLE_FVAL                                                               0x1
+#define HWIO_GCC_GP2_CMD_RCGR_UPDATE_BMSK                                                                       0x1
+#define HWIO_GCC_GP2_CMD_RCGR_UPDATE_SHFT                                                                       0x0
+#define HWIO_GCC_GP2_CMD_RCGR_UPDATE_DISABLE_FVAL                                                               0x0
+#define HWIO_GCC_GP2_CMD_RCGR_UPDATE_ENABLE_FVAL                                                                0x1
+
+#define HWIO_GCC_GP2_CFG_RCGR_ADDR                                                                       (GCC_CLK_CTL_REG_REG_BASE      + 0x00028008)
+#define HWIO_GCC_GP2_CFG_RCGR_PHYS                                                                       (GCC_CLK_CTL_REG_REG_BASE_PHYS + 0x00028008)
+#define HWIO_GCC_GP2_CFG_RCGR_OFFS                                                                       (GCC_CLK_CTL_REG_REG_BASE_OFFS + 0x00028008)
+#define HWIO_GCC_GP2_CFG_RCGR_RMSK                                                                         0x10371f
+#define HWIO_GCC_GP2_CFG_RCGR_ATTR                                                                              0x3
+#define HWIO_GCC_GP2_CFG_RCGR_IN          \
+        in_dword_masked(HWIO_GCC_GP2_CFG_RCGR_ADDR, HWIO_GCC_GP2_CFG_RCGR_RMSK)
+#define HWIO_GCC_GP2_CFG_RCGR_INM(m)      \
+        in_dword_masked(HWIO_GCC_GP2_CFG_RCGR_ADDR, m)
+#define HWIO_GCC_GP2_CFG_RCGR_OUT(v)      \
+        out_dword(HWIO_GCC_GP2_CFG_RCGR_ADDR,v)
+#define HWIO_GCC_GP2_CFG_RCGR_OUTM(m,v) \
+        out_dword_masked_ns(HWIO_GCC_GP2_CFG_RCGR_ADDR,m,v,HWIO_GCC_GP2_CFG_RCGR_IN)
+#define HWIO_GCC_GP2_CFG_RCGR_HW_CLK_CONTROL_BMSK                                                          0x100000
+#define HWIO_GCC_GP2_CFG_RCGR_HW_CLK_CONTROL_SHFT                                                              0x14
+#define HWIO_GCC_GP2_CFG_RCGR_HW_CLK_CONTROL_DISABLE_FVAL                                                       0x0
+#define HWIO_GCC_GP2_CFG_RCGR_HW_CLK_CONTROL_ENABLE_FVAL                                                        0x1
+#define HWIO_GCC_GP2_CFG_RCGR_MODE_BMSK                                                                      0x3000
+#define HWIO_GCC_GP2_CFG_RCGR_MODE_SHFT                                                                         0xc
+#define HWIO_GCC_GP2_CFG_RCGR_MODE_BYPASS_FVAL                                                                  0x0
+#define HWIO_GCC_GP2_CFG_RCGR_MODE_SWALLOW_FVAL                                                                 0x1
+#define HWIO_GCC_GP2_CFG_RCGR_MODE_DUAL_EDGE_FVAL                                                               0x2
+#define HWIO_GCC_GP2_CFG_RCGR_MODE_SINGLE_EDGE_FVAL                                                             0x3
+#define HWIO_GCC_GP2_CFG_RCGR_SRC_SEL_BMSK                                                                    0x700
+#define HWIO_GCC_GP2_CFG_RCGR_SRC_SEL_SHFT                                                                      0x8
+#define HWIO_GCC_GP2_CFG_RCGR_SRC_SEL_SRC0_FVAL                                                                 0x0
+#define HWIO_GCC_GP2_CFG_RCGR_SRC_SEL_SRC1_FVAL                                                                 0x1
+#define HWIO_GCC_GP2_CFG_RCGR_SRC_SEL_SRC2_FVAL                                                                 0x2
+#define HWIO_GCC_GP2_CFG_RCGR_SRC_SEL_SRC3_FVAL                                                                 0x3
+#define HWIO_GCC_GP2_CFG_RCGR_SRC_SEL_SRC4_FVAL                                                                 0x4
+#define HWIO_GCC_GP2_CFG_RCGR_SRC_SEL_SRC5_FVAL                                                                 0x5
+#define HWIO_GCC_GP2_CFG_RCGR_SRC_SEL_SRC6_FVAL                                                                 0x6
+#define HWIO_GCC_GP2_CFG_RCGR_SRC_SEL_SRC7_FVAL                                                                 0x7
+#define HWIO_GCC_GP2_CFG_RCGR_SRC_DIV_BMSK                                                                     0x1f
+#define HWIO_GCC_GP2_CFG_RCGR_SRC_DIV_SHFT                                                                      0x0
+#define HWIO_GCC_GP2_CFG_RCGR_SRC_DIV_BYPASS_FVAL                                                               0x0
+#define HWIO_GCC_GP2_CFG_RCGR_SRC_DIV_DIV1_FVAL                                                                 0x1
+#define HWIO_GCC_GP2_CFG_RCGR_SRC_DIV_DIV1_5_FVAL                                                               0x2
+#define HWIO_GCC_GP2_CFG_RCGR_SRC_DIV_DIV2_FVAL                                                                 0x3
+#define HWIO_GCC_GP2_CFG_RCGR_SRC_DIV_DIV2_5_FVAL                                                               0x4
+#define HWIO_GCC_GP2_CFG_RCGR_SRC_DIV_DIV3_FVAL                                                                 0x5
+#define HWIO_GCC_GP2_CFG_RCGR_SRC_DIV_DIV3_5_FVAL                                                               0x6
+#define HWIO_GCC_GP2_CFG_RCGR_SRC_DIV_DIV4_FVAL                                                                 0x7
+#define HWIO_GCC_GP2_CFG_RCGR_SRC_DIV_DIV4_5_FVAL                                                               0x8
+#define HWIO_GCC_GP2_CFG_RCGR_SRC_DIV_DIV5_FVAL                                                                 0x9
+#define HWIO_GCC_GP2_CFG_RCGR_SRC_DIV_DIV5_5_FVAL                                                               0xa
+#define HWIO_GCC_GP2_CFG_RCGR_SRC_DIV_DIV6_FVAL                                                                 0xb
+#define HWIO_GCC_GP2_CFG_RCGR_SRC_DIV_DIV6_5_FVAL                                                               0xc
+#define HWIO_GCC_GP2_CFG_RCGR_SRC_DIV_DIV7_FVAL                                                                 0xd
+#define HWIO_GCC_GP2_CFG_RCGR_SRC_DIV_DIV7_5_FVAL                                                               0xe
+#define HWIO_GCC_GP2_CFG_RCGR_SRC_DIV_DIV8_FVAL                                                                 0xf
+#define HWIO_GCC_GP2_CFG_RCGR_SRC_DIV_DIV8_5_FVAL                                                              0x10
+#define HWIO_GCC_GP2_CFG_RCGR_SRC_DIV_DIV9_FVAL                                                                0x11
+#define HWIO_GCC_GP2_CFG_RCGR_SRC_DIV_DIV9_5_FVAL                                                              0x12
+#define HWIO_GCC_GP2_CFG_RCGR_SRC_DIV_DIV10_FVAL                                                               0x13
+#define HWIO_GCC_GP2_CFG_RCGR_SRC_DIV_DIV10_5_FVAL                                                             0x14
+#define HWIO_GCC_GP2_CFG_RCGR_SRC_DIV_DIV11_FVAL                                                               0x15
+#define HWIO_GCC_GP2_CFG_RCGR_SRC_DIV_DIV11_5_FVAL                                                             0x16
+#define HWIO_GCC_GP2_CFG_RCGR_SRC_DIV_DIV12_FVAL                                                               0x17
+#define HWIO_GCC_GP2_CFG_RCGR_SRC_DIV_DIV12_5_FVAL                                                             0x18
+#define HWIO_GCC_GP2_CFG_RCGR_SRC_DIV_DIV13_FVAL                                                               0x19
+#define HWIO_GCC_GP2_CFG_RCGR_SRC_DIV_DIV13_5_FVAL                                                             0x1a
+#define HWIO_GCC_GP2_CFG_RCGR_SRC_DIV_DIV14_FVAL                                                               0x1b
+#define HWIO_GCC_GP2_CFG_RCGR_SRC_DIV_DIV14_5_FVAL                                                             0x1c
+#define HWIO_GCC_GP2_CFG_RCGR_SRC_DIV_DIV15_FVAL                                                               0x1d
+#define HWIO_GCC_GP2_CFG_RCGR_SRC_DIV_DIV15_5_FVAL                                                             0x1e
+#define HWIO_GCC_GP2_CFG_RCGR_SRC_DIV_DIV16_FVAL                                                               0x1f
+
+#define HWIO_GCC_GP2_M_ADDR                                                                              (GCC_CLK_CTL_REG_REG_BASE      + 0x0002800c)
+#define HWIO_GCC_GP2_M_PHYS                                                                              (GCC_CLK_CTL_REG_REG_BASE_PHYS + 0x0002800c)
+#define HWIO_GCC_GP2_M_OFFS                                                                              (GCC_CLK_CTL_REG_REG_BASE_OFFS + 0x0002800c)
+#define HWIO_GCC_GP2_M_RMSK                                                                                  0xffff
+#define HWIO_GCC_GP2_M_ATTR                                                                                     0x3
+#define HWIO_GCC_GP2_M_IN          \
+        in_dword_masked(HWIO_GCC_GP2_M_ADDR, HWIO_GCC_GP2_M_RMSK)
+#define HWIO_GCC_GP2_M_INM(m)      \
+        in_dword_masked(HWIO_GCC_GP2_M_ADDR, m)
+#define HWIO_GCC_GP2_M_OUT(v)      \
+        out_dword(HWIO_GCC_GP2_M_ADDR,v)
+#define HWIO_GCC_GP2_M_OUTM(m,v) \
+        out_dword_masked_ns(HWIO_GCC_GP2_M_ADDR,m,v,HWIO_GCC_GP2_M_IN)
+#define HWIO_GCC_GP2_M_M_BMSK                                                                                0xffff
+#define HWIO_GCC_GP2_M_M_SHFT                                                                                   0x0
+
+#define HWIO_GCC_GP2_N_ADDR                                                                              (GCC_CLK_CTL_REG_REG_BASE      + 0x00028010)
+#define HWIO_GCC_GP2_N_PHYS                                                                              (GCC_CLK_CTL_REG_REG_BASE_PHYS + 0x00028010)
+#define HWIO_GCC_GP2_N_OFFS                                                                              (GCC_CLK_CTL_REG_REG_BASE_OFFS + 0x00028010)
+#define HWIO_GCC_GP2_N_RMSK                                                                                  0xffff
+#define HWIO_GCC_GP2_N_ATTR                                                                                     0x3
+#define HWIO_GCC_GP2_N_IN          \
+        in_dword_masked(HWIO_GCC_GP2_N_ADDR, HWIO_GCC_GP2_N_RMSK)
+#define HWIO_GCC_GP2_N_INM(m)      \
+        in_dword_masked(HWIO_GCC_GP2_N_ADDR, m)
+#define HWIO_GCC_GP2_N_OUT(v)      \
+        out_dword(HWIO_GCC_GP2_N_ADDR,v)
+#define HWIO_GCC_GP2_N_OUTM(m,v) \
+        out_dword_masked_ns(HWIO_GCC_GP2_N_ADDR,m,v,HWIO_GCC_GP2_N_IN)
+#define HWIO_GCC_GP2_N_NOT_N_MINUS_M_BMSK                                                                    0xffff
+#define HWIO_GCC_GP2_N_NOT_N_MINUS_M_SHFT                                                                       0x0
+
+#define HWIO_GCC_GP2_D_ADDR                                                                              (GCC_CLK_CTL_REG_REG_BASE      + 0x00028014)
+#define HWIO_GCC_GP2_D_PHYS                                                                              (GCC_CLK_CTL_REG_REG_BASE_PHYS + 0x00028014)
+#define HWIO_GCC_GP2_D_OFFS                                                                              (GCC_CLK_CTL_REG_REG_BASE_OFFS + 0x00028014)
+#define HWIO_GCC_GP2_D_RMSK                                                                                  0xffff
+#define HWIO_GCC_GP2_D_ATTR                                                                                     0x3
+#define HWIO_GCC_GP2_D_IN          \
+        in_dword_masked(HWIO_GCC_GP2_D_ADDR, HWIO_GCC_GP2_D_RMSK)
+#define HWIO_GCC_GP2_D_INM(m)      \
+        in_dword_masked(HWIO_GCC_GP2_D_ADDR, m)
+#define HWIO_GCC_GP2_D_OUT(v)      \
+        out_dword(HWIO_GCC_GP2_D_ADDR,v)
+#define HWIO_GCC_GP2_D_OUTM(m,v) \
+        out_dword_masked_ns(HWIO_GCC_GP2_D_ADDR,m,v,HWIO_GCC_GP2_D_IN)
+#define HWIO_GCC_GP2_D_NOT_2D_BMSK                                                                           0xffff
+#define HWIO_GCC_GP2_D_NOT_2D_SHFT                                                                              0x0
+
+#define HWIO_GCC_GP3_CBCR_ADDR                                                                           (GCC_CLK_CTL_REG_REG_BASE      + 0x00029000)
+#define HWIO_GCC_GP3_CBCR_PHYS                                                                           (GCC_CLK_CTL_REG_REG_BASE_PHYS + 0x00029000)
+#define HWIO_GCC_GP3_CBCR_OFFS                                                                           (GCC_CLK_CTL_REG_REG_BASE_OFFS + 0x00029000)
+#define HWIO_GCC_GP3_CBCR_RMSK                                                                           0x81c00005
+#define HWIO_GCC_GP3_CBCR_ATTR                                                                                  0x3
+#define HWIO_GCC_GP3_CBCR_IN          \
+        in_dword_masked(HWIO_GCC_GP3_CBCR_ADDR, HWIO_GCC_GP3_CBCR_RMSK)
+#define HWIO_GCC_GP3_CBCR_INM(m)      \
+        in_dword_masked(HWIO_GCC_GP3_CBCR_ADDR, m)
+#define HWIO_GCC_GP3_CBCR_OUT(v)      \
+        out_dword(HWIO_GCC_GP3_CBCR_ADDR,v)
+#define HWIO_GCC_GP3_CBCR_OUTM(m,v) \
+        out_dword_masked_ns(HWIO_GCC_GP3_CBCR_ADDR,m,v,HWIO_GCC_GP3_CBCR_IN)
+#define HWIO_GCC_GP3_CBCR_CLK_OFF_BMSK                                                                   0x80000000
+#define HWIO_GCC_GP3_CBCR_CLK_OFF_SHFT                                                                         0x1f
+#define HWIO_GCC_GP3_CBCR_IGNORE_ALL_ARES_BMSK                                                            0x1000000
+#define HWIO_GCC_GP3_CBCR_IGNORE_ALL_ARES_SHFT                                                                 0x18
+#define HWIO_GCC_GP3_CBCR_IGNORE_ALL_CLK_DIS_BMSK                                                          0x800000
+#define HWIO_GCC_GP3_CBCR_IGNORE_ALL_CLK_DIS_SHFT                                                              0x17
+#define HWIO_GCC_GP3_CBCR_CLK_DIS_BMSK                                                                     0x400000
+#define HWIO_GCC_GP3_CBCR_CLK_DIS_SHFT                                                                         0x16
+#define HWIO_GCC_GP3_CBCR_CLK_ARES_BMSK                                                                         0x4
+#define HWIO_GCC_GP3_CBCR_CLK_ARES_SHFT                                                                         0x2
+#define HWIO_GCC_GP3_CBCR_CLK_ARES_NO_RESET_FVAL                                                                0x0
+#define HWIO_GCC_GP3_CBCR_CLK_ARES_RESET_FVAL                                                                   0x1
+#define HWIO_GCC_GP3_CBCR_CLK_ENABLE_BMSK                                                                       0x1
+#define HWIO_GCC_GP3_CBCR_CLK_ENABLE_SHFT                                                                       0x0
+#define HWIO_GCC_GP3_CBCR_CLK_ENABLE_DISABLE_FVAL                                                               0x0
+#define HWIO_GCC_GP3_CBCR_CLK_ENABLE_ENABLE_FVAL                                                                0x1
+
+#define HWIO_GCC_GP3_CMD_RCGR_ADDR                                                                       (GCC_CLK_CTL_REG_REG_BASE      + 0x00029004)
+#define HWIO_GCC_GP3_CMD_RCGR_PHYS                                                                       (GCC_CLK_CTL_REG_REG_BASE_PHYS + 0x00029004)
+#define HWIO_GCC_GP3_CMD_RCGR_OFFS                                                                       (GCC_CLK_CTL_REG_REG_BASE_OFFS + 0x00029004)
+#define HWIO_GCC_GP3_CMD_RCGR_RMSK                                                                       0x800000f3
+#define HWIO_GCC_GP3_CMD_RCGR_ATTR                                                                              0x3
+#define HWIO_GCC_GP3_CMD_RCGR_IN          \
+        in_dword_masked(HWIO_GCC_GP3_CMD_RCGR_ADDR, HWIO_GCC_GP3_CMD_RCGR_RMSK)
+#define HWIO_GCC_GP3_CMD_RCGR_INM(m)      \
+        in_dword_masked(HWIO_GCC_GP3_CMD_RCGR_ADDR, m)
+#define HWIO_GCC_GP3_CMD_RCGR_OUT(v)      \
+        out_dword(HWIO_GCC_GP3_CMD_RCGR_ADDR,v)
+#define HWIO_GCC_GP3_CMD_RCGR_OUTM(m,v) \
+        out_dword_masked_ns(HWIO_GCC_GP3_CMD_RCGR_ADDR,m,v,HWIO_GCC_GP3_CMD_RCGR_IN)
+#define HWIO_GCC_GP3_CMD_RCGR_ROOT_OFF_BMSK                                                              0x80000000
+#define HWIO_GCC_GP3_CMD_RCGR_ROOT_OFF_SHFT                                                                    0x1f
+#define HWIO_GCC_GP3_CMD_RCGR_DIRTY_D_BMSK                                                                     0x80
+#define HWIO_GCC_GP3_CMD_RCGR_DIRTY_D_SHFT                                                                      0x7
+#define HWIO_GCC_GP3_CMD_RCGR_DIRTY_N_BMSK                                                                     0x40
+#define HWIO_GCC_GP3_CMD_RCGR_DIRTY_N_SHFT                                                                      0x6
+#define HWIO_GCC_GP3_CMD_RCGR_DIRTY_M_BMSK                                                                     0x20
+#define HWIO_GCC_GP3_CMD_RCGR_DIRTY_M_SHFT                                                                      0x5
+#define HWIO_GCC_GP3_CMD_RCGR_DIRTY_CFG_RCGR_BMSK                                                              0x10
+#define HWIO_GCC_GP3_CMD_RCGR_DIRTY_CFG_RCGR_SHFT                                                               0x4
+#define HWIO_GCC_GP3_CMD_RCGR_ROOT_EN_BMSK                                                                      0x2
+#define HWIO_GCC_GP3_CMD_RCGR_ROOT_EN_SHFT                                                                      0x1
+#define HWIO_GCC_GP3_CMD_RCGR_ROOT_EN_DISABLE_FVAL                                                              0x0
+#define HWIO_GCC_GP3_CMD_RCGR_ROOT_EN_ENABLE_FVAL                                                               0x1
+#define HWIO_GCC_GP3_CMD_RCGR_UPDATE_BMSK                                                                       0x1
+#define HWIO_GCC_GP3_CMD_RCGR_UPDATE_SHFT                                                                       0x0
+#define HWIO_GCC_GP3_CMD_RCGR_UPDATE_DISABLE_FVAL                                                               0x0
+#define HWIO_GCC_GP3_CMD_RCGR_UPDATE_ENABLE_FVAL                                                                0x1
+
+#define HWIO_GCC_GP3_CFG_RCGR_ADDR                                                                       (GCC_CLK_CTL_REG_REG_BASE      + 0x00029008)
+#define HWIO_GCC_GP3_CFG_RCGR_PHYS                                                                       (GCC_CLK_CTL_REG_REG_BASE_PHYS + 0x00029008)
+#define HWIO_GCC_GP3_CFG_RCGR_OFFS                                                                       (GCC_CLK_CTL_REG_REG_BASE_OFFS + 0x00029008)
+#define HWIO_GCC_GP3_CFG_RCGR_RMSK                                                                         0x10371f
+#define HWIO_GCC_GP3_CFG_RCGR_ATTR                                                                              0x3
+#define HWIO_GCC_GP3_CFG_RCGR_IN          \
+        in_dword_masked(HWIO_GCC_GP3_CFG_RCGR_ADDR, HWIO_GCC_GP3_CFG_RCGR_RMSK)
+#define HWIO_GCC_GP3_CFG_RCGR_INM(m)      \
+        in_dword_masked(HWIO_GCC_GP3_CFG_RCGR_ADDR, m)
+#define HWIO_GCC_GP3_CFG_RCGR_OUT(v)      \
+        out_dword(HWIO_GCC_GP3_CFG_RCGR_ADDR,v)
+#define HWIO_GCC_GP3_CFG_RCGR_OUTM(m,v) \
+        out_dword_masked_ns(HWIO_GCC_GP3_CFG_RCGR_ADDR,m,v,HWIO_GCC_GP3_CFG_RCGR_IN)
+#define HWIO_GCC_GP3_CFG_RCGR_HW_CLK_CONTROL_BMSK                                                          0x100000
+#define HWIO_GCC_GP3_CFG_RCGR_HW_CLK_CONTROL_SHFT                                                              0x14
+#define HWIO_GCC_GP3_CFG_RCGR_HW_CLK_CONTROL_DISABLE_FVAL                                                       0x0
+#define HWIO_GCC_GP3_CFG_RCGR_HW_CLK_CONTROL_ENABLE_FVAL                                                        0x1
+#define HWIO_GCC_GP3_CFG_RCGR_MODE_BMSK                                                                      0x3000
+#define HWIO_GCC_GP3_CFG_RCGR_MODE_SHFT                                                                         0xc
+#define HWIO_GCC_GP3_CFG_RCGR_MODE_BYPASS_FVAL                                                                  0x0
+#define HWIO_GCC_GP3_CFG_RCGR_MODE_SWALLOW_FVAL                                                                 0x1
+#define HWIO_GCC_GP3_CFG_RCGR_MODE_DUAL_EDGE_FVAL                                                               0x2
+#define HWIO_GCC_GP3_CFG_RCGR_MODE_SINGLE_EDGE_FVAL                                                             0x3
+#define HWIO_GCC_GP3_CFG_RCGR_SRC_SEL_BMSK                                                                    0x700
+#define HWIO_GCC_GP3_CFG_RCGR_SRC_SEL_SHFT                                                                      0x8
+#define HWIO_GCC_GP3_CFG_RCGR_SRC_SEL_SRC0_FVAL                                                                 0x0
+#define HWIO_GCC_GP3_CFG_RCGR_SRC_SEL_SRC1_FVAL                                                                 0x1
+#define HWIO_GCC_GP3_CFG_RCGR_SRC_SEL_SRC2_FVAL                                                                 0x2
+#define HWIO_GCC_GP3_CFG_RCGR_SRC_SEL_SRC3_FVAL                                                                 0x3
+#define HWIO_GCC_GP3_CFG_RCGR_SRC_SEL_SRC4_FVAL                                                                 0x4
+#define HWIO_GCC_GP3_CFG_RCGR_SRC_SEL_SRC5_FVAL                                                                 0x5
+#define HWIO_GCC_GP3_CFG_RCGR_SRC_SEL_SRC6_FVAL                                                                 0x6
+#define HWIO_GCC_GP3_CFG_RCGR_SRC_SEL_SRC7_FVAL                                                                 0x7
+#define HWIO_GCC_GP3_CFG_RCGR_SRC_DIV_BMSK                                                                     0x1f
+#define HWIO_GCC_GP3_CFG_RCGR_SRC_DIV_SHFT                                                                      0x0
+#define HWIO_GCC_GP3_CFG_RCGR_SRC_DIV_BYPASS_FVAL                                                               0x0
+#define HWIO_GCC_GP3_CFG_RCGR_SRC_DIV_DIV1_FVAL                                                                 0x1
+#define HWIO_GCC_GP3_CFG_RCGR_SRC_DIV_DIV1_5_FVAL                                                               0x2
+#define HWIO_GCC_GP3_CFG_RCGR_SRC_DIV_DIV2_FVAL                                                                 0x3
+#define HWIO_GCC_GP3_CFG_RCGR_SRC_DIV_DIV2_5_FVAL                                                               0x4
+#define HWIO_GCC_GP3_CFG_RCGR_SRC_DIV_DIV3_FVAL                                                                 0x5
+#define HWIO_GCC_GP3_CFG_RCGR_SRC_DIV_DIV3_5_FVAL                                                               0x6
+#define HWIO_GCC_GP3_CFG_RCGR_SRC_DIV_DIV4_FVAL                                                                 0x7
+#define HWIO_GCC_GP3_CFG_RCGR_SRC_DIV_DIV4_5_FVAL                                                               0x8
+#define HWIO_GCC_GP3_CFG_RCGR_SRC_DIV_DIV5_FVAL                                                                 0x9
+#define HWIO_GCC_GP3_CFG_RCGR_SRC_DIV_DIV5_5_FVAL                                                               0xa
+#define HWIO_GCC_GP3_CFG_RCGR_SRC_DIV_DIV6_FVAL                                                                 0xb
+#define HWIO_GCC_GP3_CFG_RCGR_SRC_DIV_DIV6_5_FVAL                                                               0xc
+#define HWIO_GCC_GP3_CFG_RCGR_SRC_DIV_DIV7_FVAL                                                                 0xd
+#define HWIO_GCC_GP3_CFG_RCGR_SRC_DIV_DIV7_5_FVAL                                                               0xe
+#define HWIO_GCC_GP3_CFG_RCGR_SRC_DIV_DIV8_FVAL                                                                 0xf
+#define HWIO_GCC_GP3_CFG_RCGR_SRC_DIV_DIV8_5_FVAL                                                              0x10
+#define HWIO_GCC_GP3_CFG_RCGR_SRC_DIV_DIV9_FVAL                                                                0x11
+#define HWIO_GCC_GP3_CFG_RCGR_SRC_DIV_DIV9_5_FVAL                                                              0x12
+#define HWIO_GCC_GP3_CFG_RCGR_SRC_DIV_DIV10_FVAL                                                               0x13
+#define HWIO_GCC_GP3_CFG_RCGR_SRC_DIV_DIV10_5_FVAL                                                             0x14
+#define HWIO_GCC_GP3_CFG_RCGR_SRC_DIV_DIV11_FVAL                                                               0x15
+#define HWIO_GCC_GP3_CFG_RCGR_SRC_DIV_DIV11_5_FVAL                                                             0x16
+#define HWIO_GCC_GP3_CFG_RCGR_SRC_DIV_DIV12_FVAL                                                               0x17
+#define HWIO_GCC_GP3_CFG_RCGR_SRC_DIV_DIV12_5_FVAL                                                             0x18
+#define HWIO_GCC_GP3_CFG_RCGR_SRC_DIV_DIV13_FVAL                                                               0x19
+#define HWIO_GCC_GP3_CFG_RCGR_SRC_DIV_DIV13_5_FVAL                                                             0x1a
+#define HWIO_GCC_GP3_CFG_RCGR_SRC_DIV_DIV14_FVAL                                                               0x1b
+#define HWIO_GCC_GP3_CFG_RCGR_SRC_DIV_DIV14_5_FVAL                                                             0x1c
+#define HWIO_GCC_GP3_CFG_RCGR_SRC_DIV_DIV15_FVAL                                                               0x1d
+#define HWIO_GCC_GP3_CFG_RCGR_SRC_DIV_DIV15_5_FVAL                                                             0x1e
+#define HWIO_GCC_GP3_CFG_RCGR_SRC_DIV_DIV16_FVAL                                                               0x1f
+
+#define HWIO_GCC_GP3_M_ADDR                                                                              (GCC_CLK_CTL_REG_REG_BASE      + 0x0002900c)
+#define HWIO_GCC_GP3_M_PHYS                                                                              (GCC_CLK_CTL_REG_REG_BASE_PHYS + 0x0002900c)
+#define HWIO_GCC_GP3_M_OFFS                                                                              (GCC_CLK_CTL_REG_REG_BASE_OFFS + 0x0002900c)
+#define HWIO_GCC_GP3_M_RMSK                                                                                  0xffff
+#define HWIO_GCC_GP3_M_ATTR                                                                                     0x3
+#define HWIO_GCC_GP3_M_IN          \
+        in_dword_masked(HWIO_GCC_GP3_M_ADDR, HWIO_GCC_GP3_M_RMSK)
+#define HWIO_GCC_GP3_M_INM(m)      \
+        in_dword_masked(HWIO_GCC_GP3_M_ADDR, m)
+#define HWIO_GCC_GP3_M_OUT(v)      \
+        out_dword(HWIO_GCC_GP3_M_ADDR,v)
+#define HWIO_GCC_GP3_M_OUTM(m,v) \
+        out_dword_masked_ns(HWIO_GCC_GP3_M_ADDR,m,v,HWIO_GCC_GP3_M_IN)
+#define HWIO_GCC_GP3_M_M_BMSK                                                                                0xffff
+#define HWIO_GCC_GP3_M_M_SHFT                                                                                   0x0
+
+#define HWIO_GCC_GP3_N_ADDR                                                                              (GCC_CLK_CTL_REG_REG_BASE      + 0x00029010)
+#define HWIO_GCC_GP3_N_PHYS                                                                              (GCC_CLK_CTL_REG_REG_BASE_PHYS + 0x00029010)
+#define HWIO_GCC_GP3_N_OFFS                                                                              (GCC_CLK_CTL_REG_REG_BASE_OFFS + 0x00029010)
+#define HWIO_GCC_GP3_N_RMSK                                                                                  0xffff
+#define HWIO_GCC_GP3_N_ATTR                                                                                     0x3
+#define HWIO_GCC_GP3_N_IN          \
+        in_dword_masked(HWIO_GCC_GP3_N_ADDR, HWIO_GCC_GP3_N_RMSK)
+#define HWIO_GCC_GP3_N_INM(m)      \
+        in_dword_masked(HWIO_GCC_GP3_N_ADDR, m)
+#define HWIO_GCC_GP3_N_OUT(v)      \
+        out_dword(HWIO_GCC_GP3_N_ADDR,v)
+#define HWIO_GCC_GP3_N_OUTM(m,v) \
+        out_dword_masked_ns(HWIO_GCC_GP3_N_ADDR,m,v,HWIO_GCC_GP3_N_IN)
+#define HWIO_GCC_GP3_N_NOT_N_MINUS_M_BMSK                                                                    0xffff
+#define HWIO_GCC_GP3_N_NOT_N_MINUS_M_SHFT                                                                       0x0
+
+#define HWIO_GCC_GP3_D_ADDR                                                                              (GCC_CLK_CTL_REG_REG_BASE      + 0x00029014)
+#define HWIO_GCC_GP3_D_PHYS                                                                              (GCC_CLK_CTL_REG_REG_BASE_PHYS + 0x00029014)
+#define HWIO_GCC_GP3_D_OFFS                                                                              (GCC_CLK_CTL_REG_REG_BASE_OFFS + 0x00029014)
+#define HWIO_GCC_GP3_D_RMSK                                                                                  0xffff
+#define HWIO_GCC_GP3_D_ATTR                                                                                     0x3
+#define HWIO_GCC_GP3_D_IN          \
+        in_dword_masked(HWIO_GCC_GP3_D_ADDR, HWIO_GCC_GP3_D_RMSK)
+#define HWIO_GCC_GP3_D_INM(m)      \
+        in_dword_masked(HWIO_GCC_GP3_D_ADDR, m)
+#define HWIO_GCC_GP3_D_OUT(v)      \
+        out_dword(HWIO_GCC_GP3_D_ADDR,v)
+#define HWIO_GCC_GP3_D_OUTM(m,v) \
+        out_dword_masked_ns(HWIO_GCC_GP3_D_ADDR,m,v,HWIO_GCC_GP3_D_IN)
+#define HWIO_GCC_GP3_D_NOT_2D_BMSK                                                                           0xffff
+#define HWIO_GCC_GP3_D_NOT_2D_SHFT                                                                              0x0
+
+#define HWIO_GCC_AUDIO_CORE_BCR_ADDR                                                                     (GCC_CLK_CTL_REG_REG_BASE      + 0x0002a000)
+#define HWIO_GCC_AUDIO_CORE_BCR_PHYS                                                                     (GCC_CLK_CTL_REG_REG_BASE_PHYS + 0x0002a000)
+#define HWIO_GCC_AUDIO_CORE_BCR_OFFS                                                                     (GCC_CLK_CTL_REG_REG_BASE_OFFS + 0x0002a000)
+#define HWIO_GCC_AUDIO_CORE_BCR_RMSK                                                                            0x1
+#define HWIO_GCC_AUDIO_CORE_BCR_ATTR                                                                            0x3
+#define HWIO_GCC_AUDIO_CORE_BCR_IN          \
+        in_dword_masked(HWIO_GCC_AUDIO_CORE_BCR_ADDR, HWIO_GCC_AUDIO_CORE_BCR_RMSK)
+#define HWIO_GCC_AUDIO_CORE_BCR_INM(m)      \
+        in_dword_masked(HWIO_GCC_AUDIO_CORE_BCR_ADDR, m)
+#define HWIO_GCC_AUDIO_CORE_BCR_OUT(v)      \
+        out_dword(HWIO_GCC_AUDIO_CORE_BCR_ADDR,v)
+#define HWIO_GCC_AUDIO_CORE_BCR_OUTM(m,v) \
+        out_dword_masked_ns(HWIO_GCC_AUDIO_CORE_BCR_ADDR,m,v,HWIO_GCC_AUDIO_CORE_BCR_IN)
+#define HWIO_GCC_AUDIO_CORE_BCR_BLK_ARES_BMSK                                                                   0x1
+#define HWIO_GCC_AUDIO_CORE_BCR_BLK_ARES_SHFT                                                                   0x0
+#define HWIO_GCC_AUDIO_CORE_BCR_BLK_ARES_DISABLE_FVAL                                                           0x0
+#define HWIO_GCC_AUDIO_CORE_BCR_BLK_ARES_ENABLE_FVAL                                                            0x1
+
+#define HWIO_GCC_ULTAUDIO_PCNOC_MPORT_CBCR_ADDR                                                          (GCC_CLK_CTL_REG_REG_BASE      + 0x0002a004)
+#define HWIO_GCC_ULTAUDIO_PCNOC_MPORT_CBCR_PHYS                                                          (GCC_CLK_CTL_REG_REG_BASE_PHYS + 0x0002a004)
+#define HWIO_GCC_ULTAUDIO_PCNOC_MPORT_CBCR_OFFS                                                          (GCC_CLK_CTL_REG_REG_BASE_OFFS + 0x0002a004)
+#define HWIO_GCC_ULTAUDIO_PCNOC_MPORT_CBCR_RMSK                                                          0x81d00005
+#define HWIO_GCC_ULTAUDIO_PCNOC_MPORT_CBCR_ATTR                                                                 0x3
+#define HWIO_GCC_ULTAUDIO_PCNOC_MPORT_CBCR_IN          \
+        in_dword_masked(HWIO_GCC_ULTAUDIO_PCNOC_MPORT_CBCR_ADDR, HWIO_GCC_ULTAUDIO_PCNOC_MPORT_CBCR_RMSK)
+#define HWIO_GCC_ULTAUDIO_PCNOC_MPORT_CBCR_INM(m)      \
+        in_dword_masked(HWIO_GCC_ULTAUDIO_PCNOC_MPORT_CBCR_ADDR, m)
+#define HWIO_GCC_ULTAUDIO_PCNOC_MPORT_CBCR_OUT(v)      \
+        out_dword(HWIO_GCC_ULTAUDIO_PCNOC_MPORT_CBCR_ADDR,v)
+#define HWIO_GCC_ULTAUDIO_PCNOC_MPORT_CBCR_OUTM(m,v) \
+        out_dword_masked_ns(HWIO_GCC_ULTAUDIO_PCNOC_MPORT_CBCR_ADDR,m,v,HWIO_GCC_ULTAUDIO_PCNOC_MPORT_CBCR_IN)
+#define HWIO_GCC_ULTAUDIO_PCNOC_MPORT_CBCR_CLK_OFF_BMSK                                                  0x80000000
+#define HWIO_GCC_ULTAUDIO_PCNOC_MPORT_CBCR_CLK_OFF_SHFT                                                        0x1f
+#define HWIO_GCC_ULTAUDIO_PCNOC_MPORT_CBCR_IGNORE_ALL_ARES_BMSK                                           0x1000000
+#define HWIO_GCC_ULTAUDIO_PCNOC_MPORT_CBCR_IGNORE_ALL_ARES_SHFT                                                0x18
+#define HWIO_GCC_ULTAUDIO_PCNOC_MPORT_CBCR_IGNORE_ALL_CLK_DIS_BMSK                                         0x800000
+#define HWIO_GCC_ULTAUDIO_PCNOC_MPORT_CBCR_IGNORE_ALL_CLK_DIS_SHFT                                             0x17
+#define HWIO_GCC_ULTAUDIO_PCNOC_MPORT_CBCR_CLK_DIS_BMSK                                                    0x400000
+#define HWIO_GCC_ULTAUDIO_PCNOC_MPORT_CBCR_CLK_DIS_SHFT                                                        0x16
+#define HWIO_GCC_ULTAUDIO_PCNOC_MPORT_CBCR_IGNORE_RPMH_CLK_DIS_BMSK                                        0x100000
+#define HWIO_GCC_ULTAUDIO_PCNOC_MPORT_CBCR_IGNORE_RPMH_CLK_DIS_SHFT                                            0x14
+#define HWIO_GCC_ULTAUDIO_PCNOC_MPORT_CBCR_CLK_ARES_BMSK                                                        0x4
+#define HWIO_GCC_ULTAUDIO_PCNOC_MPORT_CBCR_CLK_ARES_SHFT                                                        0x2
+#define HWIO_GCC_ULTAUDIO_PCNOC_MPORT_CBCR_CLK_ARES_NO_RESET_FVAL                                               0x0
+#define HWIO_GCC_ULTAUDIO_PCNOC_MPORT_CBCR_CLK_ARES_RESET_FVAL                                                  0x1
+#define HWIO_GCC_ULTAUDIO_PCNOC_MPORT_CBCR_CLK_ENABLE_BMSK                                                      0x1
+#define HWIO_GCC_ULTAUDIO_PCNOC_MPORT_CBCR_CLK_ENABLE_SHFT                                                      0x0
+#define HWIO_GCC_ULTAUDIO_PCNOC_MPORT_CBCR_CLK_ENABLE_DISABLE_FVAL                                              0x0
+#define HWIO_GCC_ULTAUDIO_PCNOC_MPORT_CBCR_CLK_ENABLE_ENABLE_FVAL                                               0x1
+
+#define HWIO_GCC_ULTAUDIO_PCNOC_SWAY_CBCR_ADDR                                                           (GCC_CLK_CTL_REG_REG_BASE      + 0x0002a008)
+#define HWIO_GCC_ULTAUDIO_PCNOC_SWAY_CBCR_PHYS                                                           (GCC_CLK_CTL_REG_REG_BASE_PHYS + 0x0002a008)
+#define HWIO_GCC_ULTAUDIO_PCNOC_SWAY_CBCR_OFFS                                                           (GCC_CLK_CTL_REG_REG_BASE_OFFS + 0x0002a008)
+#define HWIO_GCC_ULTAUDIO_PCNOC_SWAY_CBCR_RMSK                                                           0x81d0000e
+#define HWIO_GCC_ULTAUDIO_PCNOC_SWAY_CBCR_ATTR                                                                  0x3
+#define HWIO_GCC_ULTAUDIO_PCNOC_SWAY_CBCR_IN          \
+        in_dword_masked(HWIO_GCC_ULTAUDIO_PCNOC_SWAY_CBCR_ADDR, HWIO_GCC_ULTAUDIO_PCNOC_SWAY_CBCR_RMSK)
+#define HWIO_GCC_ULTAUDIO_PCNOC_SWAY_CBCR_INM(m)      \
+        in_dword_masked(HWIO_GCC_ULTAUDIO_PCNOC_SWAY_CBCR_ADDR, m)
+#define HWIO_GCC_ULTAUDIO_PCNOC_SWAY_CBCR_OUT(v)      \
+        out_dword(HWIO_GCC_ULTAUDIO_PCNOC_SWAY_CBCR_ADDR,v)
+#define HWIO_GCC_ULTAUDIO_PCNOC_SWAY_CBCR_OUTM(m,v) \
+        out_dword_masked_ns(HWIO_GCC_ULTAUDIO_PCNOC_SWAY_CBCR_ADDR,m,v,HWIO_GCC_ULTAUDIO_PCNOC_SWAY_CBCR_IN)
+#define HWIO_GCC_ULTAUDIO_PCNOC_SWAY_CBCR_CLK_OFF_BMSK                                                   0x80000000
+#define HWIO_GCC_ULTAUDIO_PCNOC_SWAY_CBCR_CLK_OFF_SHFT                                                         0x1f
+#define HWIO_GCC_ULTAUDIO_PCNOC_SWAY_CBCR_IGNORE_ALL_ARES_BMSK                                            0x1000000
+#define HWIO_GCC_ULTAUDIO_PCNOC_SWAY_CBCR_IGNORE_ALL_ARES_SHFT                                                 0x18
+#define HWIO_GCC_ULTAUDIO_PCNOC_SWAY_CBCR_IGNORE_ALL_CLK_DIS_BMSK                                          0x800000
+#define HWIO_GCC_ULTAUDIO_PCNOC_SWAY_CBCR_IGNORE_ALL_CLK_DIS_SHFT                                              0x17
+#define HWIO_GCC_ULTAUDIO_PCNOC_SWAY_CBCR_CLK_DIS_BMSK                                                     0x400000
+#define HWIO_GCC_ULTAUDIO_PCNOC_SWAY_CBCR_CLK_DIS_SHFT                                                         0x16
+#define HWIO_GCC_ULTAUDIO_PCNOC_SWAY_CBCR_IGNORE_RPMH_CLK_DIS_BMSK                                         0x100000
+#define HWIO_GCC_ULTAUDIO_PCNOC_SWAY_CBCR_IGNORE_RPMH_CLK_DIS_SHFT                                             0x14
+#define HWIO_GCC_ULTAUDIO_PCNOC_SWAY_CBCR_SW_ONLY_EN_BMSK                                                       0x8
+#define HWIO_GCC_ULTAUDIO_PCNOC_SWAY_CBCR_SW_ONLY_EN_SHFT                                                       0x3
+#define HWIO_GCC_ULTAUDIO_PCNOC_SWAY_CBCR_CLK_ARES_BMSK                                                         0x4
+#define HWIO_GCC_ULTAUDIO_PCNOC_SWAY_CBCR_CLK_ARES_SHFT                                                         0x2
+#define HWIO_GCC_ULTAUDIO_PCNOC_SWAY_CBCR_CLK_ARES_NO_RESET_FVAL                                                0x0
+#define HWIO_GCC_ULTAUDIO_PCNOC_SWAY_CBCR_CLK_ARES_RESET_FVAL                                                   0x1
+#define HWIO_GCC_ULTAUDIO_PCNOC_SWAY_CBCR_HW_CTL_BMSK                                                           0x2
+#define HWIO_GCC_ULTAUDIO_PCNOC_SWAY_CBCR_HW_CTL_SHFT                                                           0x1
+#define HWIO_GCC_ULTAUDIO_PCNOC_SWAY_CBCR_HW_CTL_DISABLE_FVAL                                                   0x0
+#define HWIO_GCC_ULTAUDIO_PCNOC_SWAY_CBCR_HW_CTL_ENABLE_FVAL                                                    0x1
+
+#define HWIO_GCC_AUDIO_AHB_BUS_BCR_ADDR                                                                  (GCC_CLK_CTL_REG_REG_BASE      + 0x0002b000)
+#define HWIO_GCC_AUDIO_AHB_BUS_BCR_PHYS                                                                  (GCC_CLK_CTL_REG_REG_BASE_PHYS + 0x0002b000)
+#define HWIO_GCC_AUDIO_AHB_BUS_BCR_OFFS                                                                  (GCC_CLK_CTL_REG_REG_BASE_OFFS + 0x0002b000)
+#define HWIO_GCC_AUDIO_AHB_BUS_BCR_RMSK                                                                         0x1
+#define HWIO_GCC_AUDIO_AHB_BUS_BCR_ATTR                                                                         0x3
+#define HWIO_GCC_AUDIO_AHB_BUS_BCR_IN          \
+        in_dword_masked(HWIO_GCC_AUDIO_AHB_BUS_BCR_ADDR, HWIO_GCC_AUDIO_AHB_BUS_BCR_RMSK)
+#define HWIO_GCC_AUDIO_AHB_BUS_BCR_INM(m)      \
+        in_dword_masked(HWIO_GCC_AUDIO_AHB_BUS_BCR_ADDR, m)
+#define HWIO_GCC_AUDIO_AHB_BUS_BCR_OUT(v)      \
+        out_dword(HWIO_GCC_AUDIO_AHB_BUS_BCR_ADDR,v)
+#define HWIO_GCC_AUDIO_AHB_BUS_BCR_OUTM(m,v) \
+        out_dword_masked_ns(HWIO_GCC_AUDIO_AHB_BUS_BCR_ADDR,m,v,HWIO_GCC_AUDIO_AHB_BUS_BCR_IN)
+#define HWIO_GCC_AUDIO_AHB_BUS_BCR_BLK_ARES_BMSK                                                                0x1
+#define HWIO_GCC_AUDIO_AHB_BUS_BCR_BLK_ARES_SHFT                                                                0x0
+#define HWIO_GCC_AUDIO_AHB_BUS_BCR_BLK_ARES_DISABLE_FVAL                                                        0x0
+#define HWIO_GCC_AUDIO_AHB_BUS_BCR_BLK_ARES_ENABLE_FVAL                                                         0x1
+
+#define HWIO_GCC_ULTAUDIO_AHBFABRIC_IXFABRIC_CBCR_ADDR                                                   (GCC_CLK_CTL_REG_REG_BASE      + 0x0002b004)
+#define HWIO_GCC_ULTAUDIO_AHBFABRIC_IXFABRIC_CBCR_PHYS                                                   (GCC_CLK_CTL_REG_REG_BASE_PHYS + 0x0002b004)
+#define HWIO_GCC_ULTAUDIO_AHBFABRIC_IXFABRIC_CBCR_OFFS                                                   (GCC_CLK_CTL_REG_REG_BASE_OFFS + 0x0002b004)
+#define HWIO_GCC_ULTAUDIO_AHBFABRIC_IXFABRIC_CBCR_RMSK                                                   0x81c00004
+#define HWIO_GCC_ULTAUDIO_AHBFABRIC_IXFABRIC_CBCR_ATTR                                                          0x3
+#define HWIO_GCC_ULTAUDIO_AHBFABRIC_IXFABRIC_CBCR_IN          \
+        in_dword_masked(HWIO_GCC_ULTAUDIO_AHBFABRIC_IXFABRIC_CBCR_ADDR, HWIO_GCC_ULTAUDIO_AHBFABRIC_IXFABRIC_CBCR_RMSK)
+#define HWIO_GCC_ULTAUDIO_AHBFABRIC_IXFABRIC_CBCR_INM(m)      \
+        in_dword_masked(HWIO_GCC_ULTAUDIO_AHBFABRIC_IXFABRIC_CBCR_ADDR, m)
+#define HWIO_GCC_ULTAUDIO_AHBFABRIC_IXFABRIC_CBCR_OUT(v)      \
+        out_dword(HWIO_GCC_ULTAUDIO_AHBFABRIC_IXFABRIC_CBCR_ADDR,v)
+#define HWIO_GCC_ULTAUDIO_AHBFABRIC_IXFABRIC_CBCR_OUTM(m,v) \
+        out_dword_masked_ns(HWIO_GCC_ULTAUDIO_AHBFABRIC_IXFABRIC_CBCR_ADDR,m,v,HWIO_GCC_ULTAUDIO_AHBFABRIC_IXFABRIC_CBCR_IN)
+#define HWIO_GCC_ULTAUDIO_AHBFABRIC_IXFABRIC_CBCR_CLK_OFF_BMSK                                           0x80000000
+#define HWIO_GCC_ULTAUDIO_AHBFABRIC_IXFABRIC_CBCR_CLK_OFF_SHFT                                                 0x1f
+#define HWIO_GCC_ULTAUDIO_AHBFABRIC_IXFABRIC_CBCR_IGNORE_ALL_ARES_BMSK                                    0x1000000
+#define HWIO_GCC_ULTAUDIO_AHBFABRIC_IXFABRIC_CBCR_IGNORE_ALL_ARES_SHFT                                         0x18
+#define HWIO_GCC_ULTAUDIO_AHBFABRIC_IXFABRIC_CBCR_IGNORE_ALL_CLK_DIS_BMSK                                  0x800000
+#define HWIO_GCC_ULTAUDIO_AHBFABRIC_IXFABRIC_CBCR_IGNORE_ALL_CLK_DIS_SHFT                                      0x17
+#define HWIO_GCC_ULTAUDIO_AHBFABRIC_IXFABRIC_CBCR_CLK_DIS_BMSK                                             0x400000
+#define HWIO_GCC_ULTAUDIO_AHBFABRIC_IXFABRIC_CBCR_CLK_DIS_SHFT                                                 0x16
+#define HWIO_GCC_ULTAUDIO_AHBFABRIC_IXFABRIC_CBCR_CLK_ARES_BMSK                                                 0x4
+#define HWIO_GCC_ULTAUDIO_AHBFABRIC_IXFABRIC_CBCR_CLK_ARES_SHFT                                                 0x2
+#define HWIO_GCC_ULTAUDIO_AHBFABRIC_IXFABRIC_CBCR_CLK_ARES_NO_RESET_FVAL                                        0x0
+#define HWIO_GCC_ULTAUDIO_AHBFABRIC_IXFABRIC_CBCR_CLK_ARES_RESET_FVAL                                           0x1
+
+#define HWIO_GCC_ULTAUDIO_AHBFABRIC_IXFABRIC_LPM_CBCR_ADDR                                               (GCC_CLK_CTL_REG_REG_BASE      + 0x0002b008)
+#define HWIO_GCC_ULTAUDIO_AHBFABRIC_IXFABRIC_LPM_CBCR_PHYS                                               (GCC_CLK_CTL_REG_REG_BASE_PHYS + 0x0002b008)
+#define HWIO_GCC_ULTAUDIO_AHBFABRIC_IXFABRIC_LPM_CBCR_OFFS                                               (GCC_CLK_CTL_REG_REG_BASE_OFFS + 0x0002b008)
+#define HWIO_GCC_ULTAUDIO_AHBFABRIC_IXFABRIC_LPM_CBCR_RMSK                                               0x81c07ff5
+#define HWIO_GCC_ULTAUDIO_AHBFABRIC_IXFABRIC_LPM_CBCR_ATTR                                                      0x3
+#define HWIO_GCC_ULTAUDIO_AHBFABRIC_IXFABRIC_LPM_CBCR_IN          \
+        in_dword_masked(HWIO_GCC_ULTAUDIO_AHBFABRIC_IXFABRIC_LPM_CBCR_ADDR, HWIO_GCC_ULTAUDIO_AHBFABRIC_IXFABRIC_LPM_CBCR_RMSK)
+#define HWIO_GCC_ULTAUDIO_AHBFABRIC_IXFABRIC_LPM_CBCR_INM(m)      \
+        in_dword_masked(HWIO_GCC_ULTAUDIO_AHBFABRIC_IXFABRIC_LPM_CBCR_ADDR, m)
+#define HWIO_GCC_ULTAUDIO_AHBFABRIC_IXFABRIC_LPM_CBCR_OUT(v)      \
+        out_dword(HWIO_GCC_ULTAUDIO_AHBFABRIC_IXFABRIC_LPM_CBCR_ADDR,v)
+#define HWIO_GCC_ULTAUDIO_AHBFABRIC_IXFABRIC_LPM_CBCR_OUTM(m,v) \
+        out_dword_masked_ns(HWIO_GCC_ULTAUDIO_AHBFABRIC_IXFABRIC_LPM_CBCR_ADDR,m,v,HWIO_GCC_ULTAUDIO_AHBFABRIC_IXFABRIC_LPM_CBCR_IN)
+#define HWIO_GCC_ULTAUDIO_AHBFABRIC_IXFABRIC_LPM_CBCR_CLK_OFF_BMSK                                       0x80000000
+#define HWIO_GCC_ULTAUDIO_AHBFABRIC_IXFABRIC_LPM_CBCR_CLK_OFF_SHFT                                             0x1f
+#define HWIO_GCC_ULTAUDIO_AHBFABRIC_IXFABRIC_LPM_CBCR_IGNORE_ALL_ARES_BMSK                                0x1000000
+#define HWIO_GCC_ULTAUDIO_AHBFABRIC_IXFABRIC_LPM_CBCR_IGNORE_ALL_ARES_SHFT                                     0x18
+#define HWIO_GCC_ULTAUDIO_AHBFABRIC_IXFABRIC_LPM_CBCR_IGNORE_ALL_CLK_DIS_BMSK                              0x800000
+#define HWIO_GCC_ULTAUDIO_AHBFABRIC_IXFABRIC_LPM_CBCR_IGNORE_ALL_CLK_DIS_SHFT                                  0x17
+#define HWIO_GCC_ULTAUDIO_AHBFABRIC_IXFABRIC_LPM_CBCR_CLK_DIS_BMSK                                         0x400000
+#define HWIO_GCC_ULTAUDIO_AHBFABRIC_IXFABRIC_LPM_CBCR_CLK_DIS_SHFT                                             0x16
+#define HWIO_GCC_ULTAUDIO_AHBFABRIC_IXFABRIC_LPM_CBCR_FORCE_MEM_CORE_ON_BMSK                                 0x4000
+#define HWIO_GCC_ULTAUDIO_AHBFABRIC_IXFABRIC_LPM_CBCR_FORCE_MEM_CORE_ON_SHFT                                    0xe
+#define HWIO_GCC_ULTAUDIO_AHBFABRIC_IXFABRIC_LPM_CBCR_FORCE_MEM_CORE_ON_FORCE_DISABLE_FVAL                      0x0
+#define HWIO_GCC_ULTAUDIO_AHBFABRIC_IXFABRIC_LPM_CBCR_FORCE_MEM_CORE_ON_FORCE_ENABLE_FVAL                       0x1
+#define HWIO_GCC_ULTAUDIO_AHBFABRIC_IXFABRIC_LPM_CBCR_FORCE_MEM_PERIPH_ON_BMSK                               0x2000
+#define HWIO_GCC_ULTAUDIO_AHBFABRIC_IXFABRIC_LPM_CBCR_FORCE_MEM_PERIPH_ON_SHFT                                  0xd
+#define HWIO_GCC_ULTAUDIO_AHBFABRIC_IXFABRIC_LPM_CBCR_FORCE_MEM_PERIPH_ON_FORCE_DISABLE_FVAL                    0x0
+#define HWIO_GCC_ULTAUDIO_AHBFABRIC_IXFABRIC_LPM_CBCR_FORCE_MEM_PERIPH_ON_FORCE_ENABLE_FVAL                     0x1
+#define HWIO_GCC_ULTAUDIO_AHBFABRIC_IXFABRIC_LPM_CBCR_FORCE_MEM_PERIPH_OFF_BMSK                              0x1000
+#define HWIO_GCC_ULTAUDIO_AHBFABRIC_IXFABRIC_LPM_CBCR_FORCE_MEM_PERIPH_OFF_SHFT                                 0xc
+#define HWIO_GCC_ULTAUDIO_AHBFABRIC_IXFABRIC_LPM_CBCR_FORCE_MEM_PERIPH_OFF_FORCE_DISABLE_FVAL                   0x0
+#define HWIO_GCC_ULTAUDIO_AHBFABRIC_IXFABRIC_LPM_CBCR_FORCE_MEM_PERIPH_OFF_FORCE_ENABLE_FVAL                    0x1
+#define HWIO_GCC_ULTAUDIO_AHBFABRIC_IXFABRIC_LPM_CBCR_WAKEUP_BMSK                                             0xf00
+#define HWIO_GCC_ULTAUDIO_AHBFABRIC_IXFABRIC_LPM_CBCR_WAKEUP_SHFT                                               0x8
+#define HWIO_GCC_ULTAUDIO_AHBFABRIC_IXFABRIC_LPM_CBCR_WAKEUP_CLOCK0_FVAL                                        0x0
+#define HWIO_GCC_ULTAUDIO_AHBFABRIC_IXFABRIC_LPM_CBCR_WAKEUP_CLOCK1_FVAL                                        0x1
+#define HWIO_GCC_ULTAUDIO_AHBFABRIC_IXFABRIC_LPM_CBCR_WAKEUP_CLOCK2_FVAL                                        0x2
+#define HWIO_GCC_ULTAUDIO_AHBFABRIC_IXFABRIC_LPM_CBCR_WAKEUP_CLOCK3_FVAL                                        0x3
+#define HWIO_GCC_ULTAUDIO_AHBFABRIC_IXFABRIC_LPM_CBCR_WAKEUP_CLOCK4_FVAL                                        0x4
+#define HWIO_GCC_ULTAUDIO_AHBFABRIC_IXFABRIC_LPM_CBCR_WAKEUP_CLOCK5_FVAL                                        0x5
+#define HWIO_GCC_ULTAUDIO_AHBFABRIC_IXFABRIC_LPM_CBCR_WAKEUP_CLOCK6_FVAL                                        0x6
+#define HWIO_GCC_ULTAUDIO_AHBFABRIC_IXFABRIC_LPM_CBCR_WAKEUP_CLOCK7_FVAL                                        0x7
+#define HWIO_GCC_ULTAUDIO_AHBFABRIC_IXFABRIC_LPM_CBCR_WAKEUP_CLOCK8_FVAL                                        0x8
+#define HWIO_GCC_ULTAUDIO_AHBFABRIC_IXFABRIC_LPM_CBCR_WAKEUP_CLOCK9_FVAL                                        0x9
+#define HWIO_GCC_ULTAUDIO_AHBFABRIC_IXFABRIC_LPM_CBCR_WAKEUP_CLOCK10_FVAL                                       0xa
+#define HWIO_GCC_ULTAUDIO_AHBFABRIC_IXFABRIC_LPM_CBCR_WAKEUP_CLOCK11_FVAL                                       0xb
+#define HWIO_GCC_ULTAUDIO_AHBFABRIC_IXFABRIC_LPM_CBCR_WAKEUP_CLOCK12_FVAL                                       0xc
+#define HWIO_GCC_ULTAUDIO_AHBFABRIC_IXFABRIC_LPM_CBCR_WAKEUP_CLOCK13_FVAL                                       0xd
+#define HWIO_GCC_ULTAUDIO_AHBFABRIC_IXFABRIC_LPM_CBCR_WAKEUP_CLOCK14_FVAL                                       0xe
+#define HWIO_GCC_ULTAUDIO_AHBFABRIC_IXFABRIC_LPM_CBCR_WAKEUP_CLOCK15_FVAL                                       0xf
+#define HWIO_GCC_ULTAUDIO_AHBFABRIC_IXFABRIC_LPM_CBCR_SLEEP_BMSK                                               0xf0
+#define HWIO_GCC_ULTAUDIO_AHBFABRIC_IXFABRIC_LPM_CBCR_SLEEP_SHFT                                                0x4
+#define HWIO_GCC_ULTAUDIO_AHBFABRIC_IXFABRIC_LPM_CBCR_SLEEP_CLOCK0_FVAL                                         0x0
+#define HWIO_GCC_ULTAUDIO_AHBFABRIC_IXFABRIC_LPM_CBCR_SLEEP_CLOCK1_FVAL                                         0x1
+#define HWIO_GCC_ULTAUDIO_AHBFABRIC_IXFABRIC_LPM_CBCR_SLEEP_CLOCK2_FVAL                                         0x2
+#define HWIO_GCC_ULTAUDIO_AHBFABRIC_IXFABRIC_LPM_CBCR_SLEEP_CLOCK3_FVAL                                         0x3
+#define HWIO_GCC_ULTAUDIO_AHBFABRIC_IXFABRIC_LPM_CBCR_SLEEP_CLOCK4_FVAL                                         0x4
+#define HWIO_GCC_ULTAUDIO_AHBFABRIC_IXFABRIC_LPM_CBCR_SLEEP_CLOCK5_FVAL                                         0x5
+#define HWIO_GCC_ULTAUDIO_AHBFABRIC_IXFABRIC_LPM_CBCR_SLEEP_CLOCK6_FVAL                                         0x6
+#define HWIO_GCC_ULTAUDIO_AHBFABRIC_IXFABRIC_LPM_CBCR_SLEEP_CLOCK7_FVAL                                         0x7
+#define HWIO_GCC_ULTAUDIO_AHBFABRIC_IXFABRIC_LPM_CBCR_SLEEP_CLOCK8_FVAL                                         0x8
+#define HWIO_GCC_ULTAUDIO_AHBFABRIC_IXFABRIC_LPM_CBCR_SLEEP_CLOCK9_FVAL                                         0x9
+#define HWIO_GCC_ULTAUDIO_AHBFABRIC_IXFABRIC_LPM_CBCR_SLEEP_CLOCK10_FVAL                                        0xa
+#define HWIO_GCC_ULTAUDIO_AHBFABRIC_IXFABRIC_LPM_CBCR_SLEEP_CLOCK11_FVAL                                        0xb
+#define HWIO_GCC_ULTAUDIO_AHBFABRIC_IXFABRIC_LPM_CBCR_SLEEP_CLOCK12_FVAL                                        0xc
+#define HWIO_GCC_ULTAUDIO_AHBFABRIC_IXFABRIC_LPM_CBCR_SLEEP_CLOCK13_FVAL                                        0xd
+#define HWIO_GCC_ULTAUDIO_AHBFABRIC_IXFABRIC_LPM_CBCR_SLEEP_CLOCK14_FVAL                                        0xe
+#define HWIO_GCC_ULTAUDIO_AHBFABRIC_IXFABRIC_LPM_CBCR_SLEEP_CLOCK15_FVAL                                        0xf
+#define HWIO_GCC_ULTAUDIO_AHBFABRIC_IXFABRIC_LPM_CBCR_CLK_ARES_BMSK                                             0x4
+#define HWIO_GCC_ULTAUDIO_AHBFABRIC_IXFABRIC_LPM_CBCR_CLK_ARES_SHFT                                             0x2
+#define HWIO_GCC_ULTAUDIO_AHBFABRIC_IXFABRIC_LPM_CBCR_CLK_ARES_NO_RESET_FVAL                                    0x0
+#define HWIO_GCC_ULTAUDIO_AHBFABRIC_IXFABRIC_LPM_CBCR_CLK_ARES_RESET_FVAL                                       0x1
+#define HWIO_GCC_ULTAUDIO_AHBFABRIC_IXFABRIC_LPM_CBCR_CLK_ENABLE_BMSK                                           0x1
+#define HWIO_GCC_ULTAUDIO_AHBFABRIC_IXFABRIC_LPM_CBCR_CLK_ENABLE_SHFT                                           0x0
+#define HWIO_GCC_ULTAUDIO_AHBFABRIC_IXFABRIC_LPM_CBCR_CLK_ENABLE_DISABLE_FVAL                                   0x0
+#define HWIO_GCC_ULTAUDIO_AHBFABRIC_IXFABRIC_LPM_CBCR_CLK_ENABLE_ENABLE_FVAL                                    0x1
+
+#define HWIO_GCC_ULTAUDIO_AHBFABRIC_IXFABRIC_LPM_SREGR_ADDR                                              (GCC_CLK_CTL_REG_REG_BASE      + 0x0002b00c)
+#define HWIO_GCC_ULTAUDIO_AHBFABRIC_IXFABRIC_LPM_SREGR_PHYS                                              (GCC_CLK_CTL_REG_REG_BASE_PHYS + 0x0002b00c)
+#define HWIO_GCC_ULTAUDIO_AHBFABRIC_IXFABRIC_LPM_SREGR_OFFS                                              (GCC_CLK_CTL_REG_REG_BASE_OFFS + 0x0002b00c)
+#define HWIO_GCC_ULTAUDIO_AHBFABRIC_IXFABRIC_LPM_SREGR_RMSK                                              0xfffffffe
+#define HWIO_GCC_ULTAUDIO_AHBFABRIC_IXFABRIC_LPM_SREGR_ATTR                                                     0x3
+#define HWIO_GCC_ULTAUDIO_AHBFABRIC_IXFABRIC_LPM_SREGR_IN          \
+        in_dword_masked(HWIO_GCC_ULTAUDIO_AHBFABRIC_IXFABRIC_LPM_SREGR_ADDR, HWIO_GCC_ULTAUDIO_AHBFABRIC_IXFABRIC_LPM_SREGR_RMSK)
+#define HWIO_GCC_ULTAUDIO_AHBFABRIC_IXFABRIC_LPM_SREGR_INM(m)      \
+        in_dword_masked(HWIO_GCC_ULTAUDIO_AHBFABRIC_IXFABRIC_LPM_SREGR_ADDR, m)
+#define HWIO_GCC_ULTAUDIO_AHBFABRIC_IXFABRIC_LPM_SREGR_OUT(v)      \
+        out_dword(HWIO_GCC_ULTAUDIO_AHBFABRIC_IXFABRIC_LPM_SREGR_ADDR,v)
+#define HWIO_GCC_ULTAUDIO_AHBFABRIC_IXFABRIC_LPM_SREGR_OUTM(m,v) \
+        out_dword_masked_ns(HWIO_GCC_ULTAUDIO_AHBFABRIC_IXFABRIC_LPM_SREGR_ADDR,m,v,HWIO_GCC_ULTAUDIO_AHBFABRIC_IXFABRIC_LPM_SREGR_IN)
+#define HWIO_GCC_ULTAUDIO_AHBFABRIC_IXFABRIC_LPM_SREGR_SREG_PSCBC_SPARE_CTRL_OUT_BMSK                    0xff000000
+#define HWIO_GCC_ULTAUDIO_AHBFABRIC_IXFABRIC_LPM_SREGR_SREG_PSCBC_SPARE_CTRL_OUT_SHFT                          0x18
+#define HWIO_GCC_ULTAUDIO_AHBFABRIC_IXFABRIC_LPM_SREGR_SREG_PSCBC_SPARE_CTRL_IN_BMSK                       0xff0000
+#define HWIO_GCC_ULTAUDIO_AHBFABRIC_IXFABRIC_LPM_SREGR_SREG_PSCBC_SPARE_CTRL_IN_SHFT                           0x10
+#define HWIO_GCC_ULTAUDIO_AHBFABRIC_IXFABRIC_LPM_SREGR_IGNORE_GDSC_PWR_DWN_CSR_BMSK                          0x8000
+#define HWIO_GCC_ULTAUDIO_AHBFABRIC_IXFABRIC_LPM_SREGR_IGNORE_GDSC_PWR_DWN_CSR_SHFT                             0xf
+#define HWIO_GCC_ULTAUDIO_AHBFABRIC_IXFABRIC_LPM_SREGR_IGNORE_GDSC_PWR_DWN_CSR_NO_IGNORE_FVAL                   0x0
+#define HWIO_GCC_ULTAUDIO_AHBFABRIC_IXFABRIC_LPM_SREGR_IGNORE_GDSC_PWR_DWN_CSR_IGNORE_FVAL                      0x1
+#define HWIO_GCC_ULTAUDIO_AHBFABRIC_IXFABRIC_LPM_SREGR_PSCBC_SLP_STG_MODE_CSR_BMSK                           0x4000
+#define HWIO_GCC_ULTAUDIO_AHBFABRIC_IXFABRIC_LPM_SREGR_PSCBC_SLP_STG_MODE_CSR_SHFT                              0xe
+#define HWIO_GCC_ULTAUDIO_AHBFABRIC_IXFABRIC_LPM_SREGR_PSCBC_SLP_STG_MODE_CSR_SREG_PSCBC_MODE_FVAL              0x0
+#define HWIO_GCC_ULTAUDIO_AHBFABRIC_IXFABRIC_LPM_SREGR_PSCBC_SLP_STG_MODE_CSR_PSCBC_SLP_STG_MODE_FVAL           0x1
+#define HWIO_GCC_ULTAUDIO_AHBFABRIC_IXFABRIC_LPM_SREGR_MEM_CPH_RST_SW_OVERRIDE_BMSK                          0x2000
+#define HWIO_GCC_ULTAUDIO_AHBFABRIC_IXFABRIC_LPM_SREGR_MEM_CPH_RST_SW_OVERRIDE_SHFT                             0xd
+#define HWIO_GCC_ULTAUDIO_AHBFABRIC_IXFABRIC_LPM_SREGR_MEM_CPH_RST_SW_OVERRIDE_NO_OVERRIDE_FVAL                 0x0
+#define HWIO_GCC_ULTAUDIO_AHBFABRIC_IXFABRIC_LPM_SREGR_MEM_CPH_RST_SW_OVERRIDE_OVERRIDE_FVAL                    0x1
+#define HWIO_GCC_ULTAUDIO_AHBFABRIC_IXFABRIC_LPM_SREGR_SW_SM_PSCBC_SEQ_IN_OVERRIDE_BMSK                      0x1000
+#define HWIO_GCC_ULTAUDIO_AHBFABRIC_IXFABRIC_LPM_SREGR_SW_SM_PSCBC_SEQ_IN_OVERRIDE_SHFT                         0xc
+#define HWIO_GCC_ULTAUDIO_AHBFABRIC_IXFABRIC_LPM_SREGR_SW_SM_PSCBC_SEQ_IN_OVERRIDE_NO_RESET_FVAL                0x0
+#define HWIO_GCC_ULTAUDIO_AHBFABRIC_IXFABRIC_LPM_SREGR_SW_SM_PSCBC_SEQ_IN_OVERRIDE_RESET_FVAL                   0x1
+#define HWIO_GCC_ULTAUDIO_AHBFABRIC_IXFABRIC_LPM_SREGR_MEM_CORE_ON_ACK_BMSK                                   0x800
+#define HWIO_GCC_ULTAUDIO_AHBFABRIC_IXFABRIC_LPM_SREGR_MEM_CORE_ON_ACK_SHFT                                     0xb
+#define HWIO_GCC_ULTAUDIO_AHBFABRIC_IXFABRIC_LPM_SREGR_MEM_PERIPH_ON_ACK_BMSK                                 0x400
+#define HWIO_GCC_ULTAUDIO_AHBFABRIC_IXFABRIC_LPM_SREGR_MEM_PERIPH_ON_ACK_SHFT                                   0xa
+#define HWIO_GCC_ULTAUDIO_AHBFABRIC_IXFABRIC_LPM_SREGR_SW_DIV_RATIO_SLP_STG_CLK_BMSK                          0x300
+#define HWIO_GCC_ULTAUDIO_AHBFABRIC_IXFABRIC_LPM_SREGR_SW_DIV_RATIO_SLP_STG_CLK_SHFT                            0x8
+#define HWIO_GCC_ULTAUDIO_AHBFABRIC_IXFABRIC_LPM_SREGR_SW_DIV_RATIO_SLP_STG_CLK_DIV_BY_1_FVAL                   0x0
+#define HWIO_GCC_ULTAUDIO_AHBFABRIC_IXFABRIC_LPM_SREGR_SW_DIV_RATIO_SLP_STG_CLK_DIV_BY_2_FVAL                   0x1
+#define HWIO_GCC_ULTAUDIO_AHBFABRIC_IXFABRIC_LPM_SREGR_SW_DIV_RATIO_SLP_STG_CLK_DIV_BY_4_FVAL                   0x2
+#define HWIO_GCC_ULTAUDIO_AHBFABRIC_IXFABRIC_LPM_SREGR_SW_DIV_RATIO_SLP_STG_CLK_DIV_BY_8_FVAL                   0x3
+#define HWIO_GCC_ULTAUDIO_AHBFABRIC_IXFABRIC_LPM_SREGR_MEM_CPH_ENABLE_BMSK                                     0x80
+#define HWIO_GCC_ULTAUDIO_AHBFABRIC_IXFABRIC_LPM_SREGR_MEM_CPH_ENABLE_SHFT                                      0x7
+#define HWIO_GCC_ULTAUDIO_AHBFABRIC_IXFABRIC_LPM_SREGR_MEM_CPH_ENABLE_DISABLE_FVAL                              0x0
+#define HWIO_GCC_ULTAUDIO_AHBFABRIC_IXFABRIC_LPM_SREGR_MEM_CPH_ENABLE_ENABLE_FVAL                               0x1
+#define HWIO_GCC_ULTAUDIO_AHBFABRIC_IXFABRIC_LPM_SREGR_FORCE_CLK_ON_BMSK                                       0x40
+#define HWIO_GCC_ULTAUDIO_AHBFABRIC_IXFABRIC_LPM_SREGR_FORCE_CLK_ON_SHFT                                        0x6
+#define HWIO_GCC_ULTAUDIO_AHBFABRIC_IXFABRIC_LPM_SREGR_FORCE_CLK_ON_NO_FORCE_FVAL                               0x0
+#define HWIO_GCC_ULTAUDIO_AHBFABRIC_IXFABRIC_LPM_SREGR_FORCE_CLK_ON_FORCE_ENABLE_FVAL                           0x1
+#define HWIO_GCC_ULTAUDIO_AHBFABRIC_IXFABRIC_LPM_SREGR_SW_RST_SEL_SLP_STG_BMSK                                 0x20
+#define HWIO_GCC_ULTAUDIO_AHBFABRIC_IXFABRIC_LPM_SREGR_SW_RST_SEL_SLP_STG_SHFT                                  0x5
+#define HWIO_GCC_ULTAUDIO_AHBFABRIC_IXFABRIC_LPM_SREGR_SW_RST_SEL_SLP_STG_SELECT_THE_HARDWARE_ARES_FVAL         0x0
+#define HWIO_GCC_ULTAUDIO_AHBFABRIC_IXFABRIC_LPM_SREGR_SW_RST_SEL_SLP_STG_SELECT_THE_SW_RST_SLP_STG_BIT_FVAL        0x1
+#define HWIO_GCC_ULTAUDIO_AHBFABRIC_IXFABRIC_LPM_SREGR_SW_RST_SLP_STG_BMSK                                     0x10
+#define HWIO_GCC_ULTAUDIO_AHBFABRIC_IXFABRIC_LPM_SREGR_SW_RST_SLP_STG_SHFT                                      0x4
+#define HWIO_GCC_ULTAUDIO_AHBFABRIC_IXFABRIC_LPM_SREGR_SW_RST_SLP_STG_DE_ASSERTION_OF_THE_RESET_FVAL            0x0
+#define HWIO_GCC_ULTAUDIO_AHBFABRIC_IXFABRIC_LPM_SREGR_SW_RST_SLP_STG_ASSERTION_OF_THE_RESET_FVAL               0x1
+#define HWIO_GCC_ULTAUDIO_AHBFABRIC_IXFABRIC_LPM_SREGR_SW_CTRL_PWR_DOWN_BMSK                                    0x8
+#define HWIO_GCC_ULTAUDIO_AHBFABRIC_IXFABRIC_LPM_SREGR_SW_CTRL_PWR_DOWN_SHFT                                    0x3
+#define HWIO_GCC_ULTAUDIO_AHBFABRIC_IXFABRIC_LPM_SREGR_SW_CTRL_PWR_DOWN_NO_SW_CTRL_FVAL                         0x0
+#define HWIO_GCC_ULTAUDIO_AHBFABRIC_IXFABRIC_LPM_SREGR_SW_CTRL_PWR_DOWN_SW_CTRL_FVAL                            0x1
+#define HWIO_GCC_ULTAUDIO_AHBFABRIC_IXFABRIC_LPM_SREGR_SW_CLK_EN_SEL_SLP_STG_BMSK                               0x4
+#define HWIO_GCC_ULTAUDIO_AHBFABRIC_IXFABRIC_LPM_SREGR_SW_CLK_EN_SEL_SLP_STG_SHFT                               0x2
+#define HWIO_GCC_ULTAUDIO_AHBFABRIC_IXFABRIC_LPM_SREGR_SW_CLK_EN_SEL_SLP_STG_SLP_STG_CLK_GATE_CONTROLD_BY_HW_FSM_FVAL        0x0
+#define HWIO_GCC_ULTAUDIO_AHBFABRIC_IXFABRIC_LPM_SREGR_SW_CLK_EN_SEL_SLP_STG_SLP_STG_CLK_GATE_CONTROLD_BY_SW_CLK_EN_SLP_STG_BIT_FVAL        0x1
+#define HWIO_GCC_ULTAUDIO_AHBFABRIC_IXFABRIC_LPM_SREGR_SW_CLK_EN_SLP_STG_BMSK                                   0x2
+#define HWIO_GCC_ULTAUDIO_AHBFABRIC_IXFABRIC_LPM_SREGR_SW_CLK_EN_SLP_STG_SHFT                                   0x1
+#define HWIO_GCC_ULTAUDIO_AHBFABRIC_IXFABRIC_LPM_SREGR_SW_CLK_EN_SLP_STG_SLP_STG_CLOCK_DISABLE_FVAL             0x0
+#define HWIO_GCC_ULTAUDIO_AHBFABRIC_IXFABRIC_LPM_SREGR_SW_CLK_EN_SLP_STG_SLP_STG_CLOCK_ENABLE_FVAL              0x1
+
+#define HWIO_GCC_ULTAUDIO_LPAIF_SLIMBUS_BAM_CBCR_ADDR                                                    (GCC_CLK_CTL_REG_REG_BASE      + 0x0002b010)
+#define HWIO_GCC_ULTAUDIO_LPAIF_SLIMBUS_BAM_CBCR_PHYS                                                    (GCC_CLK_CTL_REG_REG_BASE_PHYS + 0x0002b010)
+#define HWIO_GCC_ULTAUDIO_LPAIF_SLIMBUS_BAM_CBCR_OFFS                                                    (GCC_CLK_CTL_REG_REG_BASE_OFFS + 0x0002b010)
+#define HWIO_GCC_ULTAUDIO_LPAIF_SLIMBUS_BAM_CBCR_RMSK                                                    0x81c07ff5
+#define HWIO_GCC_ULTAUDIO_LPAIF_SLIMBUS_BAM_CBCR_ATTR                                                           0x3
+#define HWIO_GCC_ULTAUDIO_LPAIF_SLIMBUS_BAM_CBCR_IN          \
+        in_dword_masked(HWIO_GCC_ULTAUDIO_LPAIF_SLIMBUS_BAM_CBCR_ADDR, HWIO_GCC_ULTAUDIO_LPAIF_SLIMBUS_BAM_CBCR_RMSK)
+#define HWIO_GCC_ULTAUDIO_LPAIF_SLIMBUS_BAM_CBCR_INM(m)      \
+        in_dword_masked(HWIO_GCC_ULTAUDIO_LPAIF_SLIMBUS_BAM_CBCR_ADDR, m)
+#define HWIO_GCC_ULTAUDIO_LPAIF_SLIMBUS_BAM_CBCR_OUT(v)      \
+        out_dword(HWIO_GCC_ULTAUDIO_LPAIF_SLIMBUS_BAM_CBCR_ADDR,v)
+#define HWIO_GCC_ULTAUDIO_LPAIF_SLIMBUS_BAM_CBCR_OUTM(m,v) \
+        out_dword_masked_ns(HWIO_GCC_ULTAUDIO_LPAIF_SLIMBUS_BAM_CBCR_ADDR,m,v,HWIO_GCC_ULTAUDIO_LPAIF_SLIMBUS_BAM_CBCR_IN)
+#define HWIO_GCC_ULTAUDIO_LPAIF_SLIMBUS_BAM_CBCR_CLK_OFF_BMSK                                            0x80000000
+#define HWIO_GCC_ULTAUDIO_LPAIF_SLIMBUS_BAM_CBCR_CLK_OFF_SHFT                                                  0x1f
+#define HWIO_GCC_ULTAUDIO_LPAIF_SLIMBUS_BAM_CBCR_IGNORE_ALL_ARES_BMSK                                     0x1000000
+#define HWIO_GCC_ULTAUDIO_LPAIF_SLIMBUS_BAM_CBCR_IGNORE_ALL_ARES_SHFT                                          0x18
+#define HWIO_GCC_ULTAUDIO_LPAIF_SLIMBUS_BAM_CBCR_IGNORE_ALL_CLK_DIS_BMSK                                   0x800000
+#define HWIO_GCC_ULTAUDIO_LPAIF_SLIMBUS_BAM_CBCR_IGNORE_ALL_CLK_DIS_SHFT                                       0x17
+#define HWIO_GCC_ULTAUDIO_LPAIF_SLIMBUS_BAM_CBCR_CLK_DIS_BMSK                                              0x400000
+#define HWIO_GCC_ULTAUDIO_LPAIF_SLIMBUS_BAM_CBCR_CLK_DIS_SHFT                                                  0x16
+#define HWIO_GCC_ULTAUDIO_LPAIF_SLIMBUS_BAM_CBCR_FORCE_MEM_CORE_ON_BMSK                                      0x4000
+#define HWIO_GCC_ULTAUDIO_LPAIF_SLIMBUS_BAM_CBCR_FORCE_MEM_CORE_ON_SHFT                                         0xe
+#define HWIO_GCC_ULTAUDIO_LPAIF_SLIMBUS_BAM_CBCR_FORCE_MEM_CORE_ON_FORCE_DISABLE_FVAL                           0x0
+#define HWIO_GCC_ULTAUDIO_LPAIF_SLIMBUS_BAM_CBCR_FORCE_MEM_CORE_ON_FORCE_ENABLE_FVAL                            0x1
+#define HWIO_GCC_ULTAUDIO_LPAIF_SLIMBUS_BAM_CBCR_FORCE_MEM_PERIPH_ON_BMSK                                    0x2000
+#define HWIO_GCC_ULTAUDIO_LPAIF_SLIMBUS_BAM_CBCR_FORCE_MEM_PERIPH_ON_SHFT                                       0xd
+#define HWIO_GCC_ULTAUDIO_LPAIF_SLIMBUS_BAM_CBCR_FORCE_MEM_PERIPH_ON_FORCE_DISABLE_FVAL                         0x0
+#define HWIO_GCC_ULTAUDIO_LPAIF_SLIMBUS_BAM_CBCR_FORCE_MEM_PERIPH_ON_FORCE_ENABLE_FVAL                          0x1
+#define HWIO_GCC_ULTAUDIO_LPAIF_SLIMBUS_BAM_CBCR_FORCE_MEM_PERIPH_OFF_BMSK                                   0x1000
+#define HWIO_GCC_ULTAUDIO_LPAIF_SLIMBUS_BAM_CBCR_FORCE_MEM_PERIPH_OFF_SHFT                                      0xc
+#define HWIO_GCC_ULTAUDIO_LPAIF_SLIMBUS_BAM_CBCR_FORCE_MEM_PERIPH_OFF_FORCE_DISABLE_FVAL                        0x0
+#define HWIO_GCC_ULTAUDIO_LPAIF_SLIMBUS_BAM_CBCR_FORCE_MEM_PERIPH_OFF_FORCE_ENABLE_FVAL                         0x1
+#define HWIO_GCC_ULTAUDIO_LPAIF_SLIMBUS_BAM_CBCR_WAKEUP_BMSK                                                  0xf00
+#define HWIO_GCC_ULTAUDIO_LPAIF_SLIMBUS_BAM_CBCR_WAKEUP_SHFT                                                    0x8
+#define HWIO_GCC_ULTAUDIO_LPAIF_SLIMBUS_BAM_CBCR_WAKEUP_CLOCK0_FVAL                                             0x0
+#define HWIO_GCC_ULTAUDIO_LPAIF_SLIMBUS_BAM_CBCR_WAKEUP_CLOCK1_FVAL                                             0x1
+#define HWIO_GCC_ULTAUDIO_LPAIF_SLIMBUS_BAM_CBCR_WAKEUP_CLOCK2_FVAL                                             0x2
+#define HWIO_GCC_ULTAUDIO_LPAIF_SLIMBUS_BAM_CBCR_WAKEUP_CLOCK3_FVAL                                             0x3
+#define HWIO_GCC_ULTAUDIO_LPAIF_SLIMBUS_BAM_CBCR_WAKEUP_CLOCK4_FVAL                                             0x4
+#define HWIO_GCC_ULTAUDIO_LPAIF_SLIMBUS_BAM_CBCR_WAKEUP_CLOCK5_FVAL                                             0x5
+#define HWIO_GCC_ULTAUDIO_LPAIF_SLIMBUS_BAM_CBCR_WAKEUP_CLOCK6_FVAL                                             0x6
+#define HWIO_GCC_ULTAUDIO_LPAIF_SLIMBUS_BAM_CBCR_WAKEUP_CLOCK7_FVAL                                             0x7
+#define HWIO_GCC_ULTAUDIO_LPAIF_SLIMBUS_BAM_CBCR_WAKEUP_CLOCK8_FVAL                                             0x8
+#define HWIO_GCC_ULTAUDIO_LPAIF_SLIMBUS_BAM_CBCR_WAKEUP_CLOCK9_FVAL                                             0x9
+#define HWIO_GCC_ULTAUDIO_LPAIF_SLIMBUS_BAM_CBCR_WAKEUP_CLOCK10_FVAL                                            0xa
+#define HWIO_GCC_ULTAUDIO_LPAIF_SLIMBUS_BAM_CBCR_WAKEUP_CLOCK11_FVAL                                            0xb
+#define HWIO_GCC_ULTAUDIO_LPAIF_SLIMBUS_BAM_CBCR_WAKEUP_CLOCK12_FVAL                                            0xc
+#define HWIO_GCC_ULTAUDIO_LPAIF_SLIMBUS_BAM_CBCR_WAKEUP_CLOCK13_FVAL                                            0xd
+#define HWIO_GCC_ULTAUDIO_LPAIF_SLIMBUS_BAM_CBCR_WAKEUP_CLOCK14_FVAL                                            0xe
+#define HWIO_GCC_ULTAUDIO_LPAIF_SLIMBUS_BAM_CBCR_WAKEUP_CLOCK15_FVAL                                            0xf
+#define HWIO_GCC_ULTAUDIO_LPAIF_SLIMBUS_BAM_CBCR_SLEEP_BMSK                                                    0xf0
+#define HWIO_GCC_ULTAUDIO_LPAIF_SLIMBUS_BAM_CBCR_SLEEP_SHFT                                                     0x4
+#define HWIO_GCC_ULTAUDIO_LPAIF_SLIMBUS_BAM_CBCR_SLEEP_CLOCK0_FVAL                                              0x0
+#define HWIO_GCC_ULTAUDIO_LPAIF_SLIMBUS_BAM_CBCR_SLEEP_CLOCK1_FVAL                                              0x1
+#define HWIO_GCC_ULTAUDIO_LPAIF_SLIMBUS_BAM_CBCR_SLEEP_CLOCK2_FVAL                                              0x2
+#define HWIO_GCC_ULTAUDIO_LPAIF_SLIMBUS_BAM_CBCR_SLEEP_CLOCK3_FVAL                                              0x3
+#define HWIO_GCC_ULTAUDIO_LPAIF_SLIMBUS_BAM_CBCR_SLEEP_CLOCK4_FVAL                                              0x4
+#define HWIO_GCC_ULTAUDIO_LPAIF_SLIMBUS_BAM_CBCR_SLEEP_CLOCK5_FVAL                                              0x5
+#define HWIO_GCC_ULTAUDIO_LPAIF_SLIMBUS_BAM_CBCR_SLEEP_CLOCK6_FVAL                                              0x6
+#define HWIO_GCC_ULTAUDIO_LPAIF_SLIMBUS_BAM_CBCR_SLEEP_CLOCK7_FVAL                                              0x7
+#define HWIO_GCC_ULTAUDIO_LPAIF_SLIMBUS_BAM_CBCR_SLEEP_CLOCK8_FVAL                                              0x8
+#define HWIO_GCC_ULTAUDIO_LPAIF_SLIMBUS_BAM_CBCR_SLEEP_CLOCK9_FVAL                                              0x9
+#define HWIO_GCC_ULTAUDIO_LPAIF_SLIMBUS_BAM_CBCR_SLEEP_CLOCK10_FVAL                                             0xa
+#define HWIO_GCC_ULTAUDIO_LPAIF_SLIMBUS_BAM_CBCR_SLEEP_CLOCK11_FVAL                                             0xb
+#define HWIO_GCC_ULTAUDIO_LPAIF_SLIMBUS_BAM_CBCR_SLEEP_CLOCK12_FVAL                                             0xc
+#define HWIO_GCC_ULTAUDIO_LPAIF_SLIMBUS_BAM_CBCR_SLEEP_CLOCK13_FVAL                                             0xd
+#define HWIO_GCC_ULTAUDIO_LPAIF_SLIMBUS_BAM_CBCR_SLEEP_CLOCK14_FVAL                                             0xe
+#define HWIO_GCC_ULTAUDIO_LPAIF_SLIMBUS_BAM_CBCR_SLEEP_CLOCK15_FVAL                                             0xf
+#define HWIO_GCC_ULTAUDIO_LPAIF_SLIMBUS_BAM_CBCR_CLK_ARES_BMSK                                                  0x4
+#define HWIO_GCC_ULTAUDIO_LPAIF_SLIMBUS_BAM_CBCR_CLK_ARES_SHFT                                                  0x2
+#define HWIO_GCC_ULTAUDIO_LPAIF_SLIMBUS_BAM_CBCR_CLK_ARES_NO_RESET_FVAL                                         0x0
+#define HWIO_GCC_ULTAUDIO_LPAIF_SLIMBUS_BAM_CBCR_CLK_ARES_RESET_FVAL                                            0x1
+#define HWIO_GCC_ULTAUDIO_LPAIF_SLIMBUS_BAM_CBCR_CLK_ENABLE_BMSK                                                0x1
+#define HWIO_GCC_ULTAUDIO_LPAIF_SLIMBUS_BAM_CBCR_CLK_ENABLE_SHFT                                                0x0
+#define HWIO_GCC_ULTAUDIO_LPAIF_SLIMBUS_BAM_CBCR_CLK_ENABLE_DISABLE_FVAL                                        0x0
+#define HWIO_GCC_ULTAUDIO_LPAIF_SLIMBUS_BAM_CBCR_CLK_ENABLE_ENABLE_FVAL                                         0x1
+
+#define HWIO_GCC_ULTAUDIO_LPAIF_SLIMBUS_BAM_SREGR_ADDR                                                   (GCC_CLK_CTL_REG_REG_BASE      + 0x0002b014)
+#define HWIO_GCC_ULTAUDIO_LPAIF_SLIMBUS_BAM_SREGR_PHYS                                                   (GCC_CLK_CTL_REG_REG_BASE_PHYS + 0x0002b014)
+#define HWIO_GCC_ULTAUDIO_LPAIF_SLIMBUS_BAM_SREGR_OFFS                                                   (GCC_CLK_CTL_REG_REG_BASE_OFFS + 0x0002b014)
+#define HWIO_GCC_ULTAUDIO_LPAIF_SLIMBUS_BAM_SREGR_RMSK                                                   0xfffffffe
+#define HWIO_GCC_ULTAUDIO_LPAIF_SLIMBUS_BAM_SREGR_ATTR                                                          0x3
+#define HWIO_GCC_ULTAUDIO_LPAIF_SLIMBUS_BAM_SREGR_IN          \
+        in_dword_masked(HWIO_GCC_ULTAUDIO_LPAIF_SLIMBUS_BAM_SREGR_ADDR, HWIO_GCC_ULTAUDIO_LPAIF_SLIMBUS_BAM_SREGR_RMSK)
+#define HWIO_GCC_ULTAUDIO_LPAIF_SLIMBUS_BAM_SREGR_INM(m)      \
+        in_dword_masked(HWIO_GCC_ULTAUDIO_LPAIF_SLIMBUS_BAM_SREGR_ADDR, m)
+#define HWIO_GCC_ULTAUDIO_LPAIF_SLIMBUS_BAM_SREGR_OUT(v)      \
+        out_dword(HWIO_GCC_ULTAUDIO_LPAIF_SLIMBUS_BAM_SREGR_ADDR,v)
+#define HWIO_GCC_ULTAUDIO_LPAIF_SLIMBUS_BAM_SREGR_OUTM(m,v) \
+        out_dword_masked_ns(HWIO_GCC_ULTAUDIO_LPAIF_SLIMBUS_BAM_SREGR_ADDR,m,v,HWIO_GCC_ULTAUDIO_LPAIF_SLIMBUS_BAM_SREGR_IN)
+#define HWIO_GCC_ULTAUDIO_LPAIF_SLIMBUS_BAM_SREGR_SREG_PSCBC_SPARE_CTRL_OUT_BMSK                         0xff000000
+#define HWIO_GCC_ULTAUDIO_LPAIF_SLIMBUS_BAM_SREGR_SREG_PSCBC_SPARE_CTRL_OUT_SHFT                               0x18
+#define HWIO_GCC_ULTAUDIO_LPAIF_SLIMBUS_BAM_SREGR_SREG_PSCBC_SPARE_CTRL_IN_BMSK                            0xff0000
+#define HWIO_GCC_ULTAUDIO_LPAIF_SLIMBUS_BAM_SREGR_SREG_PSCBC_SPARE_CTRL_IN_SHFT                                0x10
+#define HWIO_GCC_ULTAUDIO_LPAIF_SLIMBUS_BAM_SREGR_IGNORE_GDSC_PWR_DWN_CSR_BMSK                               0x8000
+#define HWIO_GCC_ULTAUDIO_LPAIF_SLIMBUS_BAM_SREGR_IGNORE_GDSC_PWR_DWN_CSR_SHFT                                  0xf
+#define HWIO_GCC_ULTAUDIO_LPAIF_SLIMBUS_BAM_SREGR_IGNORE_GDSC_PWR_DWN_CSR_NO_IGNORE_FVAL                        0x0
+#define HWIO_GCC_ULTAUDIO_LPAIF_SLIMBUS_BAM_SREGR_IGNORE_GDSC_PWR_DWN_CSR_IGNORE_FVAL                           0x1
+#define HWIO_GCC_ULTAUDIO_LPAIF_SLIMBUS_BAM_SREGR_PSCBC_SLP_STG_MODE_CSR_BMSK                                0x4000
+#define HWIO_GCC_ULTAUDIO_LPAIF_SLIMBUS_BAM_SREGR_PSCBC_SLP_STG_MODE_CSR_SHFT                                   0xe
+#define HWIO_GCC_ULTAUDIO_LPAIF_SLIMBUS_BAM_SREGR_PSCBC_SLP_STG_MODE_CSR_SREG_PSCBC_MODE_FVAL                   0x0
+#define HWIO_GCC_ULTAUDIO_LPAIF_SLIMBUS_BAM_SREGR_PSCBC_SLP_STG_MODE_CSR_PSCBC_SLP_STG_MODE_FVAL                0x1
+#define HWIO_GCC_ULTAUDIO_LPAIF_SLIMBUS_BAM_SREGR_MEM_CPH_RST_SW_OVERRIDE_BMSK                               0x2000
+#define HWIO_GCC_ULTAUDIO_LPAIF_SLIMBUS_BAM_SREGR_MEM_CPH_RST_SW_OVERRIDE_SHFT                                  0xd
+#define HWIO_GCC_ULTAUDIO_LPAIF_SLIMBUS_BAM_SREGR_MEM_CPH_RST_SW_OVERRIDE_NO_OVERRIDE_FVAL                      0x0
+#define HWIO_GCC_ULTAUDIO_LPAIF_SLIMBUS_BAM_SREGR_MEM_CPH_RST_SW_OVERRIDE_OVERRIDE_FVAL                         0x1
+#define HWIO_GCC_ULTAUDIO_LPAIF_SLIMBUS_BAM_SREGR_SW_SM_PSCBC_SEQ_IN_OVERRIDE_BMSK                           0x1000
+#define HWIO_GCC_ULTAUDIO_LPAIF_SLIMBUS_BAM_SREGR_SW_SM_PSCBC_SEQ_IN_OVERRIDE_SHFT                              0xc
+#define HWIO_GCC_ULTAUDIO_LPAIF_SLIMBUS_BAM_SREGR_SW_SM_PSCBC_SEQ_IN_OVERRIDE_NO_RESET_FVAL                     0x0
+#define HWIO_GCC_ULTAUDIO_LPAIF_SLIMBUS_BAM_SREGR_SW_SM_PSCBC_SEQ_IN_OVERRIDE_RESET_FVAL                        0x1
+#define HWIO_GCC_ULTAUDIO_LPAIF_SLIMBUS_BAM_SREGR_MEM_CORE_ON_ACK_BMSK                                        0x800
+#define HWIO_GCC_ULTAUDIO_LPAIF_SLIMBUS_BAM_SREGR_MEM_CORE_ON_ACK_SHFT                                          0xb
+#define HWIO_GCC_ULTAUDIO_LPAIF_SLIMBUS_BAM_SREGR_MEM_PERIPH_ON_ACK_BMSK                                      0x400
+#define HWIO_GCC_ULTAUDIO_LPAIF_SLIMBUS_BAM_SREGR_MEM_PERIPH_ON_ACK_SHFT                                        0xa
+#define HWIO_GCC_ULTAUDIO_LPAIF_SLIMBUS_BAM_SREGR_SW_DIV_RATIO_SLP_STG_CLK_BMSK                               0x300
+#define HWIO_GCC_ULTAUDIO_LPAIF_SLIMBUS_BAM_SREGR_SW_DIV_RATIO_SLP_STG_CLK_SHFT                                 0x8
+#define HWIO_GCC_ULTAUDIO_LPAIF_SLIMBUS_BAM_SREGR_SW_DIV_RATIO_SLP_STG_CLK_DIV_BY_1_FVAL                        0x0
+#define HWIO_GCC_ULTAUDIO_LPAIF_SLIMBUS_BAM_SREGR_SW_DIV_RATIO_SLP_STG_CLK_DIV_BY_2_FVAL                        0x1
+#define HWIO_GCC_ULTAUDIO_LPAIF_SLIMBUS_BAM_SREGR_SW_DIV_RATIO_SLP_STG_CLK_DIV_BY_4_FVAL                        0x2
+#define HWIO_GCC_ULTAUDIO_LPAIF_SLIMBUS_BAM_SREGR_SW_DIV_RATIO_SLP_STG_CLK_DIV_BY_8_FVAL                        0x3
+#define HWIO_GCC_ULTAUDIO_LPAIF_SLIMBUS_BAM_SREGR_MEM_CPH_ENABLE_BMSK                                          0x80
+#define HWIO_GCC_ULTAUDIO_LPAIF_SLIMBUS_BAM_SREGR_MEM_CPH_ENABLE_SHFT                                           0x7
+#define HWIO_GCC_ULTAUDIO_LPAIF_SLIMBUS_BAM_SREGR_MEM_CPH_ENABLE_DISABLE_FVAL                                   0x0
+#define HWIO_GCC_ULTAUDIO_LPAIF_SLIMBUS_BAM_SREGR_MEM_CPH_ENABLE_ENABLE_FVAL                                    0x1
+#define HWIO_GCC_ULTAUDIO_LPAIF_SLIMBUS_BAM_SREGR_FORCE_CLK_ON_BMSK                                            0x40
+#define HWIO_GCC_ULTAUDIO_LPAIF_SLIMBUS_BAM_SREGR_FORCE_CLK_ON_SHFT                                             0x6
+#define HWIO_GCC_ULTAUDIO_LPAIF_SLIMBUS_BAM_SREGR_FORCE_CLK_ON_NO_FORCE_FVAL                                    0x0
+#define HWIO_GCC_ULTAUDIO_LPAIF_SLIMBUS_BAM_SREGR_FORCE_CLK_ON_FORCE_ENABLE_FVAL                                0x1
+#define HWIO_GCC_ULTAUDIO_LPAIF_SLIMBUS_BAM_SREGR_SW_RST_SEL_SLP_STG_BMSK                                      0x20
+#define HWIO_GCC_ULTAUDIO_LPAIF_SLIMBUS_BAM_SREGR_SW_RST_SEL_SLP_STG_SHFT                                       0x5
+#define HWIO_GCC_ULTAUDIO_LPAIF_SLIMBUS_BAM_SREGR_SW_RST_SEL_SLP_STG_SELECT_THE_HARDWARE_ARES_FVAL              0x0
+#define HWIO_GCC_ULTAUDIO_LPAIF_SLIMBUS_BAM_SREGR_SW_RST_SEL_SLP_STG_SELECT_THE_SW_RST_SLP_STG_BIT_FVAL         0x1
+#define HWIO_GCC_ULTAUDIO_LPAIF_SLIMBUS_BAM_SREGR_SW_RST_SLP_STG_BMSK                                          0x10
+#define HWIO_GCC_ULTAUDIO_LPAIF_SLIMBUS_BAM_SREGR_SW_RST_SLP_STG_SHFT                                           0x4
+#define HWIO_GCC_ULTAUDIO_LPAIF_SLIMBUS_BAM_SREGR_SW_RST_SLP_STG_DE_ASSERTION_OF_THE_RESET_FVAL                 0x0
+#define HWIO_GCC_ULTAUDIO_LPAIF_SLIMBUS_BAM_SREGR_SW_RST_SLP_STG_ASSERTION_OF_THE_RESET_FVAL                    0x1
+#define HWIO_GCC_ULTAUDIO_LPAIF_SLIMBUS_BAM_SREGR_SW_CTRL_PWR_DOWN_BMSK                                         0x8
+#define HWIO_GCC_ULTAUDIO_LPAIF_SLIMBUS_BAM_SREGR_SW_CTRL_PWR_DOWN_SHFT                                         0x3
+#define HWIO_GCC_ULTAUDIO_LPAIF_SLIMBUS_BAM_SREGR_SW_CTRL_PWR_DOWN_NO_SW_CTRL_FVAL                              0x0
+#define HWIO_GCC_ULTAUDIO_LPAIF_SLIMBUS_BAM_SREGR_SW_CTRL_PWR_DOWN_SW_CTRL_FVAL                                 0x1
+#define HWIO_GCC_ULTAUDIO_LPAIF_SLIMBUS_BAM_SREGR_SW_CLK_EN_SEL_SLP_STG_BMSK                                    0x4
+#define HWIO_GCC_ULTAUDIO_LPAIF_SLIMBUS_BAM_SREGR_SW_CLK_EN_SEL_SLP_STG_SHFT                                    0x2
+#define HWIO_GCC_ULTAUDIO_LPAIF_SLIMBUS_BAM_SREGR_SW_CLK_EN_SEL_SLP_STG_SLP_STG_CLK_GATE_CONTROLD_BY_HW_FSM_FVAL        0x0
+#define HWIO_GCC_ULTAUDIO_LPAIF_SLIMBUS_BAM_SREGR_SW_CLK_EN_SEL_SLP_STG_SLP_STG_CLK_GATE_CONTROLD_BY_SW_CLK_EN_SLP_STG_BIT_FVAL        0x1
+#define HWIO_GCC_ULTAUDIO_LPAIF_SLIMBUS_BAM_SREGR_SW_CLK_EN_SLP_STG_BMSK                                        0x2
+#define HWIO_GCC_ULTAUDIO_LPAIF_SLIMBUS_BAM_SREGR_SW_CLK_EN_SLP_STG_SHFT                                        0x1
+#define HWIO_GCC_ULTAUDIO_LPAIF_SLIMBUS_BAM_SREGR_SW_CLK_EN_SLP_STG_SLP_STG_CLOCK_DISABLE_FVAL                  0x0
+#define HWIO_GCC_ULTAUDIO_LPAIF_SLIMBUS_BAM_SREGR_SW_CLK_EN_SLP_STG_SLP_STG_CLOCK_ENABLE_FVAL                   0x1
+
+#define HWIO_GCC_ULTAUDIO_AHBFABRIC_CMD_RCGR_ADDR                                                        (GCC_CLK_CTL_REG_REG_BASE      + 0x0002b018)
+#define HWIO_GCC_ULTAUDIO_AHBFABRIC_CMD_RCGR_PHYS                                                        (GCC_CLK_CTL_REG_REG_BASE_PHYS + 0x0002b018)
+#define HWIO_GCC_ULTAUDIO_AHBFABRIC_CMD_RCGR_OFFS                                                        (GCC_CLK_CTL_REG_REG_BASE_OFFS + 0x0002b018)
+#define HWIO_GCC_ULTAUDIO_AHBFABRIC_CMD_RCGR_RMSK                                                        0x800000f3
+#define HWIO_GCC_ULTAUDIO_AHBFABRIC_CMD_RCGR_ATTR                                                               0x3
+#define HWIO_GCC_ULTAUDIO_AHBFABRIC_CMD_RCGR_IN          \
+        in_dword_masked(HWIO_GCC_ULTAUDIO_AHBFABRIC_CMD_RCGR_ADDR, HWIO_GCC_ULTAUDIO_AHBFABRIC_CMD_RCGR_RMSK)
+#define HWIO_GCC_ULTAUDIO_AHBFABRIC_CMD_RCGR_INM(m)      \
+        in_dword_masked(HWIO_GCC_ULTAUDIO_AHBFABRIC_CMD_RCGR_ADDR, m)
+#define HWIO_GCC_ULTAUDIO_AHBFABRIC_CMD_RCGR_OUT(v)      \
+        out_dword(HWIO_GCC_ULTAUDIO_AHBFABRIC_CMD_RCGR_ADDR,v)
+#define HWIO_GCC_ULTAUDIO_AHBFABRIC_CMD_RCGR_OUTM(m,v) \
+        out_dword_masked_ns(HWIO_GCC_ULTAUDIO_AHBFABRIC_CMD_RCGR_ADDR,m,v,HWIO_GCC_ULTAUDIO_AHBFABRIC_CMD_RCGR_IN)
+#define HWIO_GCC_ULTAUDIO_AHBFABRIC_CMD_RCGR_ROOT_OFF_BMSK                                               0x80000000
+#define HWIO_GCC_ULTAUDIO_AHBFABRIC_CMD_RCGR_ROOT_OFF_SHFT                                                     0x1f
+#define HWIO_GCC_ULTAUDIO_AHBFABRIC_CMD_RCGR_DIRTY_D_BMSK                                                      0x80
+#define HWIO_GCC_ULTAUDIO_AHBFABRIC_CMD_RCGR_DIRTY_D_SHFT                                                       0x7
+#define HWIO_GCC_ULTAUDIO_AHBFABRIC_CMD_RCGR_DIRTY_N_BMSK                                                      0x40
+#define HWIO_GCC_ULTAUDIO_AHBFABRIC_CMD_RCGR_DIRTY_N_SHFT                                                       0x6
+#define HWIO_GCC_ULTAUDIO_AHBFABRIC_CMD_RCGR_DIRTY_M_BMSK                                                      0x20
+#define HWIO_GCC_ULTAUDIO_AHBFABRIC_CMD_RCGR_DIRTY_M_SHFT                                                       0x5
+#define HWIO_GCC_ULTAUDIO_AHBFABRIC_CMD_RCGR_DIRTY_CFG_RCGR_BMSK                                               0x10
+#define HWIO_GCC_ULTAUDIO_AHBFABRIC_CMD_RCGR_DIRTY_CFG_RCGR_SHFT                                                0x4
+#define HWIO_GCC_ULTAUDIO_AHBFABRIC_CMD_RCGR_ROOT_EN_BMSK                                                       0x2
+#define HWIO_GCC_ULTAUDIO_AHBFABRIC_CMD_RCGR_ROOT_EN_SHFT                                                       0x1
+#define HWIO_GCC_ULTAUDIO_AHBFABRIC_CMD_RCGR_ROOT_EN_DISABLE_FVAL                                               0x0
+#define HWIO_GCC_ULTAUDIO_AHBFABRIC_CMD_RCGR_ROOT_EN_ENABLE_FVAL                                                0x1
+#define HWIO_GCC_ULTAUDIO_AHBFABRIC_CMD_RCGR_UPDATE_BMSK                                                        0x1
+#define HWIO_GCC_ULTAUDIO_AHBFABRIC_CMD_RCGR_UPDATE_SHFT                                                        0x0
+#define HWIO_GCC_ULTAUDIO_AHBFABRIC_CMD_RCGR_UPDATE_DISABLE_FVAL                                                0x0
+#define HWIO_GCC_ULTAUDIO_AHBFABRIC_CMD_RCGR_UPDATE_ENABLE_FVAL                                                 0x1
+
+#define HWIO_GCC_ULTAUDIO_AHBFABRIC_CFG_RCGR_ADDR                                                        (GCC_CLK_CTL_REG_REG_BASE      + 0x0002b01c)
+#define HWIO_GCC_ULTAUDIO_AHBFABRIC_CFG_RCGR_PHYS                                                        (GCC_CLK_CTL_REG_REG_BASE_PHYS + 0x0002b01c)
+#define HWIO_GCC_ULTAUDIO_AHBFABRIC_CFG_RCGR_OFFS                                                        (GCC_CLK_CTL_REG_REG_BASE_OFFS + 0x0002b01c)
+#define HWIO_GCC_ULTAUDIO_AHBFABRIC_CFG_RCGR_RMSK                                                          0x10371f
+#define HWIO_GCC_ULTAUDIO_AHBFABRIC_CFG_RCGR_ATTR                                                               0x3
+#define HWIO_GCC_ULTAUDIO_AHBFABRIC_CFG_RCGR_IN          \
+        in_dword_masked(HWIO_GCC_ULTAUDIO_AHBFABRIC_CFG_RCGR_ADDR, HWIO_GCC_ULTAUDIO_AHBFABRIC_CFG_RCGR_RMSK)
+#define HWIO_GCC_ULTAUDIO_AHBFABRIC_CFG_RCGR_INM(m)      \
+        in_dword_masked(HWIO_GCC_ULTAUDIO_AHBFABRIC_CFG_RCGR_ADDR, m)
+#define HWIO_GCC_ULTAUDIO_AHBFABRIC_CFG_RCGR_OUT(v)      \
+        out_dword(HWIO_GCC_ULTAUDIO_AHBFABRIC_CFG_RCGR_ADDR,v)
+#define HWIO_GCC_ULTAUDIO_AHBFABRIC_CFG_RCGR_OUTM(m,v) \
+        out_dword_masked_ns(HWIO_GCC_ULTAUDIO_AHBFABRIC_CFG_RCGR_ADDR,m,v,HWIO_GCC_ULTAUDIO_AHBFABRIC_CFG_RCGR_IN)
+#define HWIO_GCC_ULTAUDIO_AHBFABRIC_CFG_RCGR_HW_CLK_CONTROL_BMSK                                           0x100000
+#define HWIO_GCC_ULTAUDIO_AHBFABRIC_CFG_RCGR_HW_CLK_CONTROL_SHFT                                               0x14
+#define HWIO_GCC_ULTAUDIO_AHBFABRIC_CFG_RCGR_HW_CLK_CONTROL_DISABLE_FVAL                                        0x0
+#define HWIO_GCC_ULTAUDIO_AHBFABRIC_CFG_RCGR_HW_CLK_CONTROL_ENABLE_FVAL                                         0x1
+#define HWIO_GCC_ULTAUDIO_AHBFABRIC_CFG_RCGR_MODE_BMSK                                                       0x3000
+#define HWIO_GCC_ULTAUDIO_AHBFABRIC_CFG_RCGR_MODE_SHFT                                                          0xc
+#define HWIO_GCC_ULTAUDIO_AHBFABRIC_CFG_RCGR_MODE_BYPASS_FVAL                                                   0x0
+#define HWIO_GCC_ULTAUDIO_AHBFABRIC_CFG_RCGR_MODE_SWALLOW_FVAL                                                  0x1
+#define HWIO_GCC_ULTAUDIO_AHBFABRIC_CFG_RCGR_MODE_DUAL_EDGE_FVAL                                                0x2
+#define HWIO_GCC_ULTAUDIO_AHBFABRIC_CFG_RCGR_MODE_SINGLE_EDGE_FVAL                                              0x3
+#define HWIO_GCC_ULTAUDIO_AHBFABRIC_CFG_RCGR_SRC_SEL_BMSK                                                     0x700
+#define HWIO_GCC_ULTAUDIO_AHBFABRIC_CFG_RCGR_SRC_SEL_SHFT                                                       0x8
+#define HWIO_GCC_ULTAUDIO_AHBFABRIC_CFG_RCGR_SRC_SEL_SRC0_FVAL                                                  0x0
+#define HWIO_GCC_ULTAUDIO_AHBFABRIC_CFG_RCGR_SRC_SEL_SRC1_FVAL                                                  0x1
+#define HWIO_GCC_ULTAUDIO_AHBFABRIC_CFG_RCGR_SRC_SEL_SRC2_FVAL                                                  0x2
+#define HWIO_GCC_ULTAUDIO_AHBFABRIC_CFG_RCGR_SRC_SEL_SRC3_FVAL                                                  0x3
+#define HWIO_GCC_ULTAUDIO_AHBFABRIC_CFG_RCGR_SRC_SEL_SRC4_FVAL                                                  0x4
+#define HWIO_GCC_ULTAUDIO_AHBFABRIC_CFG_RCGR_SRC_SEL_SRC5_FVAL                                                  0x5
+#define HWIO_GCC_ULTAUDIO_AHBFABRIC_CFG_RCGR_SRC_SEL_SRC6_FVAL                                                  0x6
+#define HWIO_GCC_ULTAUDIO_AHBFABRIC_CFG_RCGR_SRC_SEL_SRC7_FVAL                                                  0x7
+#define HWIO_GCC_ULTAUDIO_AHBFABRIC_CFG_RCGR_SRC_DIV_BMSK                                                      0x1f
+#define HWIO_GCC_ULTAUDIO_AHBFABRIC_CFG_RCGR_SRC_DIV_SHFT                                                       0x0
+#define HWIO_GCC_ULTAUDIO_AHBFABRIC_CFG_RCGR_SRC_DIV_BYPASS_FVAL                                                0x0
+#define HWIO_GCC_ULTAUDIO_AHBFABRIC_CFG_RCGR_SRC_DIV_DIV1_FVAL                                                  0x1
+#define HWIO_GCC_ULTAUDIO_AHBFABRIC_CFG_RCGR_SRC_DIV_DIV1_5_FVAL                                                0x2
+#define HWIO_GCC_ULTAUDIO_AHBFABRIC_CFG_RCGR_SRC_DIV_DIV2_FVAL                                                  0x3
+#define HWIO_GCC_ULTAUDIO_AHBFABRIC_CFG_RCGR_SRC_DIV_DIV2_5_FVAL                                                0x4
+#define HWIO_GCC_ULTAUDIO_AHBFABRIC_CFG_RCGR_SRC_DIV_DIV3_FVAL                                                  0x5
+#define HWIO_GCC_ULTAUDIO_AHBFABRIC_CFG_RCGR_SRC_DIV_DIV3_5_FVAL                                                0x6
+#define HWIO_GCC_ULTAUDIO_AHBFABRIC_CFG_RCGR_SRC_DIV_DIV4_FVAL                                                  0x7
+#define HWIO_GCC_ULTAUDIO_AHBFABRIC_CFG_RCGR_SRC_DIV_DIV4_5_FVAL                                                0x8
+#define HWIO_GCC_ULTAUDIO_AHBFABRIC_CFG_RCGR_SRC_DIV_DIV5_FVAL                                                  0x9
+#define HWIO_GCC_ULTAUDIO_AHBFABRIC_CFG_RCGR_SRC_DIV_DIV5_5_FVAL                                                0xa
+#define HWIO_GCC_ULTAUDIO_AHBFABRIC_CFG_RCGR_SRC_DIV_DIV6_FVAL                                                  0xb
+#define HWIO_GCC_ULTAUDIO_AHBFABRIC_CFG_RCGR_SRC_DIV_DIV6_5_FVAL                                                0xc
+#define HWIO_GCC_ULTAUDIO_AHBFABRIC_CFG_RCGR_SRC_DIV_DIV7_FVAL                                                  0xd
+#define HWIO_GCC_ULTAUDIO_AHBFABRIC_CFG_RCGR_SRC_DIV_DIV7_5_FVAL                                                0xe
+#define HWIO_GCC_ULTAUDIO_AHBFABRIC_CFG_RCGR_SRC_DIV_DIV8_FVAL                                                  0xf
+#define HWIO_GCC_ULTAUDIO_AHBFABRIC_CFG_RCGR_SRC_DIV_DIV8_5_FVAL                                               0x10
+#define HWIO_GCC_ULTAUDIO_AHBFABRIC_CFG_RCGR_SRC_DIV_DIV9_FVAL                                                 0x11
+#define HWIO_GCC_ULTAUDIO_AHBFABRIC_CFG_RCGR_SRC_DIV_DIV9_5_FVAL                                               0x12
+#define HWIO_GCC_ULTAUDIO_AHBFABRIC_CFG_RCGR_SRC_DIV_DIV10_FVAL                                                0x13
+#define HWIO_GCC_ULTAUDIO_AHBFABRIC_CFG_RCGR_SRC_DIV_DIV10_5_FVAL                                              0x14
+#define HWIO_GCC_ULTAUDIO_AHBFABRIC_CFG_RCGR_SRC_DIV_DIV11_FVAL                                                0x15
+#define HWIO_GCC_ULTAUDIO_AHBFABRIC_CFG_RCGR_SRC_DIV_DIV11_5_FVAL                                              0x16
+#define HWIO_GCC_ULTAUDIO_AHBFABRIC_CFG_RCGR_SRC_DIV_DIV12_FVAL                                                0x17
+#define HWIO_GCC_ULTAUDIO_AHBFABRIC_CFG_RCGR_SRC_DIV_DIV12_5_FVAL                                              0x18
+#define HWIO_GCC_ULTAUDIO_AHBFABRIC_CFG_RCGR_SRC_DIV_DIV13_FVAL                                                0x19
+#define HWIO_GCC_ULTAUDIO_AHBFABRIC_CFG_RCGR_SRC_DIV_DIV13_5_FVAL                                              0x1a
+#define HWIO_GCC_ULTAUDIO_AHBFABRIC_CFG_RCGR_SRC_DIV_DIV14_FVAL                                                0x1b
+#define HWIO_GCC_ULTAUDIO_AHBFABRIC_CFG_RCGR_SRC_DIV_DIV14_5_FVAL                                              0x1c
+#define HWIO_GCC_ULTAUDIO_AHBFABRIC_CFG_RCGR_SRC_DIV_DIV15_FVAL                                                0x1d
+#define HWIO_GCC_ULTAUDIO_AHBFABRIC_CFG_RCGR_SRC_DIV_DIV15_5_FVAL                                              0x1e
+#define HWIO_GCC_ULTAUDIO_AHBFABRIC_CFG_RCGR_SRC_DIV_DIV16_FVAL                                                0x1f
+
+#define HWIO_GCC_ULTAUDIO_AHBFABRIC_M_ADDR                                                               (GCC_CLK_CTL_REG_REG_BASE      + 0x0002b020)
+#define HWIO_GCC_ULTAUDIO_AHBFABRIC_M_PHYS                                                               (GCC_CLK_CTL_REG_REG_BASE_PHYS + 0x0002b020)
+#define HWIO_GCC_ULTAUDIO_AHBFABRIC_M_OFFS                                                               (GCC_CLK_CTL_REG_REG_BASE_OFFS + 0x0002b020)
+#define HWIO_GCC_ULTAUDIO_AHBFABRIC_M_RMSK                                                                     0xff
+#define HWIO_GCC_ULTAUDIO_AHBFABRIC_M_ATTR                                                                      0x3
+#define HWIO_GCC_ULTAUDIO_AHBFABRIC_M_IN          \
+        in_dword_masked(HWIO_GCC_ULTAUDIO_AHBFABRIC_M_ADDR, HWIO_GCC_ULTAUDIO_AHBFABRIC_M_RMSK)
+#define HWIO_GCC_ULTAUDIO_AHBFABRIC_M_INM(m)      \
+        in_dword_masked(HWIO_GCC_ULTAUDIO_AHBFABRIC_M_ADDR, m)
+#define HWIO_GCC_ULTAUDIO_AHBFABRIC_M_OUT(v)      \
+        out_dword(HWIO_GCC_ULTAUDIO_AHBFABRIC_M_ADDR,v)
+#define HWIO_GCC_ULTAUDIO_AHBFABRIC_M_OUTM(m,v) \
+        out_dword_masked_ns(HWIO_GCC_ULTAUDIO_AHBFABRIC_M_ADDR,m,v,HWIO_GCC_ULTAUDIO_AHBFABRIC_M_IN)
+#define HWIO_GCC_ULTAUDIO_AHBFABRIC_M_M_BMSK                                                                   0xff
+#define HWIO_GCC_ULTAUDIO_AHBFABRIC_M_M_SHFT                                                                    0x0
+
+#define HWIO_GCC_ULTAUDIO_AHBFABRIC_N_ADDR                                                               (GCC_CLK_CTL_REG_REG_BASE      + 0x0002b024)
+#define HWIO_GCC_ULTAUDIO_AHBFABRIC_N_PHYS                                                               (GCC_CLK_CTL_REG_REG_BASE_PHYS + 0x0002b024)
+#define HWIO_GCC_ULTAUDIO_AHBFABRIC_N_OFFS                                                               (GCC_CLK_CTL_REG_REG_BASE_OFFS + 0x0002b024)
+#define HWIO_GCC_ULTAUDIO_AHBFABRIC_N_RMSK                                                                     0xff
+#define HWIO_GCC_ULTAUDIO_AHBFABRIC_N_ATTR                                                                      0x3
+#define HWIO_GCC_ULTAUDIO_AHBFABRIC_N_IN          \
+        in_dword_masked(HWIO_GCC_ULTAUDIO_AHBFABRIC_N_ADDR, HWIO_GCC_ULTAUDIO_AHBFABRIC_N_RMSK)
+#define HWIO_GCC_ULTAUDIO_AHBFABRIC_N_INM(m)      \
+        in_dword_masked(HWIO_GCC_ULTAUDIO_AHBFABRIC_N_ADDR, m)
+#define HWIO_GCC_ULTAUDIO_AHBFABRIC_N_OUT(v)      \
+        out_dword(HWIO_GCC_ULTAUDIO_AHBFABRIC_N_ADDR,v)
+#define HWIO_GCC_ULTAUDIO_AHBFABRIC_N_OUTM(m,v) \
+        out_dword_masked_ns(HWIO_GCC_ULTAUDIO_AHBFABRIC_N_ADDR,m,v,HWIO_GCC_ULTAUDIO_AHBFABRIC_N_IN)
+#define HWIO_GCC_ULTAUDIO_AHBFABRIC_N_NOT_N_MINUS_M_BMSK                                                       0xff
+#define HWIO_GCC_ULTAUDIO_AHBFABRIC_N_NOT_N_MINUS_M_SHFT                                                        0x0
+
+#define HWIO_GCC_ULTAUDIO_AHBFABRIC_D_ADDR                                                               (GCC_CLK_CTL_REG_REG_BASE      + 0x0002b028)
+#define HWIO_GCC_ULTAUDIO_AHBFABRIC_D_PHYS                                                               (GCC_CLK_CTL_REG_REG_BASE_PHYS + 0x0002b028)
+#define HWIO_GCC_ULTAUDIO_AHBFABRIC_D_OFFS                                                               (GCC_CLK_CTL_REG_REG_BASE_OFFS + 0x0002b028)
+#define HWIO_GCC_ULTAUDIO_AHBFABRIC_D_RMSK                                                                     0xff
+#define HWIO_GCC_ULTAUDIO_AHBFABRIC_D_ATTR                                                                      0x3
+#define HWIO_GCC_ULTAUDIO_AHBFABRIC_D_IN          \
+        in_dword_masked(HWIO_GCC_ULTAUDIO_AHBFABRIC_D_ADDR, HWIO_GCC_ULTAUDIO_AHBFABRIC_D_RMSK)
+#define HWIO_GCC_ULTAUDIO_AHBFABRIC_D_INM(m)      \
+        in_dword_masked(HWIO_GCC_ULTAUDIO_AHBFABRIC_D_ADDR, m)
+#define HWIO_GCC_ULTAUDIO_AHBFABRIC_D_OUT(v)      \
+        out_dword(HWIO_GCC_ULTAUDIO_AHBFABRIC_D_ADDR,v)
+#define HWIO_GCC_ULTAUDIO_AHBFABRIC_D_OUTM(m,v) \
+        out_dword_masked_ns(HWIO_GCC_ULTAUDIO_AHBFABRIC_D_ADDR,m,v,HWIO_GCC_ULTAUDIO_AHBFABRIC_D_IN)
+#define HWIO_GCC_ULTAUDIO_AHBFABRIC_D_NOT_2D_BMSK                                                              0xff
+#define HWIO_GCC_ULTAUDIO_AHBFABRIC_D_NOT_2D_SHFT                                                               0x0
+
+#define HWIO_GCC_ULTAUDIO_PRI_I2S_BCR_ADDR                                                               (GCC_CLK_CTL_REG_REG_BASE      + 0x0002c000)
+#define HWIO_GCC_ULTAUDIO_PRI_I2S_BCR_PHYS                                                               (GCC_CLK_CTL_REG_REG_BASE_PHYS + 0x0002c000)
+#define HWIO_GCC_ULTAUDIO_PRI_I2S_BCR_OFFS                                                               (GCC_CLK_CTL_REG_REG_BASE_OFFS + 0x0002c000)
+#define HWIO_GCC_ULTAUDIO_PRI_I2S_BCR_RMSK                                                                      0x1
+#define HWIO_GCC_ULTAUDIO_PRI_I2S_BCR_ATTR                                                                      0x3
+#define HWIO_GCC_ULTAUDIO_PRI_I2S_BCR_IN          \
+        in_dword_masked(HWIO_GCC_ULTAUDIO_PRI_I2S_BCR_ADDR, HWIO_GCC_ULTAUDIO_PRI_I2S_BCR_RMSK)
+#define HWIO_GCC_ULTAUDIO_PRI_I2S_BCR_INM(m)      \
+        in_dword_masked(HWIO_GCC_ULTAUDIO_PRI_I2S_BCR_ADDR, m)
+#define HWIO_GCC_ULTAUDIO_PRI_I2S_BCR_OUT(v)      \
+        out_dword(HWIO_GCC_ULTAUDIO_PRI_I2S_BCR_ADDR,v)
+#define HWIO_GCC_ULTAUDIO_PRI_I2S_BCR_OUTM(m,v) \
+        out_dword_masked_ns(HWIO_GCC_ULTAUDIO_PRI_I2S_BCR_ADDR,m,v,HWIO_GCC_ULTAUDIO_PRI_I2S_BCR_IN)
+#define HWIO_GCC_ULTAUDIO_PRI_I2S_BCR_BLK_ARES_BMSK                                                             0x1
+#define HWIO_GCC_ULTAUDIO_PRI_I2S_BCR_BLK_ARES_SHFT                                                             0x0
+#define HWIO_GCC_ULTAUDIO_PRI_I2S_BCR_BLK_ARES_DISABLE_FVAL                                                     0x0
+#define HWIO_GCC_ULTAUDIO_PRI_I2S_BCR_BLK_ARES_ENABLE_FVAL                                                      0x1
+
+#define HWIO_GCC_ULTAUDIO_LPAIF_PRI_I2S_CBCR_ADDR                                                        (GCC_CLK_CTL_REG_REG_BASE      + 0x0002c004)
+#define HWIO_GCC_ULTAUDIO_LPAIF_PRI_I2S_CBCR_PHYS                                                        (GCC_CLK_CTL_REG_REG_BASE_PHYS + 0x0002c004)
+#define HWIO_GCC_ULTAUDIO_LPAIF_PRI_I2S_CBCR_OFFS                                                        (GCC_CLK_CTL_REG_REG_BASE_OFFS + 0x0002c004)
+#define HWIO_GCC_ULTAUDIO_LPAIF_PRI_I2S_CBCR_RMSK                                                        0x81c00005
+#define HWIO_GCC_ULTAUDIO_LPAIF_PRI_I2S_CBCR_ATTR                                                               0x3
+#define HWIO_GCC_ULTAUDIO_LPAIF_PRI_I2S_CBCR_IN          \
+        in_dword_masked(HWIO_GCC_ULTAUDIO_LPAIF_PRI_I2S_CBCR_ADDR, HWIO_GCC_ULTAUDIO_LPAIF_PRI_I2S_CBCR_RMSK)
+#define HWIO_GCC_ULTAUDIO_LPAIF_PRI_I2S_CBCR_INM(m)      \
+        in_dword_masked(HWIO_GCC_ULTAUDIO_LPAIF_PRI_I2S_CBCR_ADDR, m)
+#define HWIO_GCC_ULTAUDIO_LPAIF_PRI_I2S_CBCR_OUT(v)      \
+        out_dword(HWIO_GCC_ULTAUDIO_LPAIF_PRI_I2S_CBCR_ADDR,v)
+#define HWIO_GCC_ULTAUDIO_LPAIF_PRI_I2S_CBCR_OUTM(m,v) \
+        out_dword_masked_ns(HWIO_GCC_ULTAUDIO_LPAIF_PRI_I2S_CBCR_ADDR,m,v,HWIO_GCC_ULTAUDIO_LPAIF_PRI_I2S_CBCR_IN)
+#define HWIO_GCC_ULTAUDIO_LPAIF_PRI_I2S_CBCR_CLK_OFF_BMSK                                                0x80000000
+#define HWIO_GCC_ULTAUDIO_LPAIF_PRI_I2S_CBCR_CLK_OFF_SHFT                                                      0x1f
+#define HWIO_GCC_ULTAUDIO_LPAIF_PRI_I2S_CBCR_IGNORE_ALL_ARES_BMSK                                         0x1000000
+#define HWIO_GCC_ULTAUDIO_LPAIF_PRI_I2S_CBCR_IGNORE_ALL_ARES_SHFT                                              0x18
+#define HWIO_GCC_ULTAUDIO_LPAIF_PRI_I2S_CBCR_IGNORE_ALL_CLK_DIS_BMSK                                       0x800000
+#define HWIO_GCC_ULTAUDIO_LPAIF_PRI_I2S_CBCR_IGNORE_ALL_CLK_DIS_SHFT                                           0x17
+#define HWIO_GCC_ULTAUDIO_LPAIF_PRI_I2S_CBCR_CLK_DIS_BMSK                                                  0x400000
+#define HWIO_GCC_ULTAUDIO_LPAIF_PRI_I2S_CBCR_CLK_DIS_SHFT                                                      0x16
+#define HWIO_GCC_ULTAUDIO_LPAIF_PRI_I2S_CBCR_CLK_ARES_BMSK                                                      0x4
+#define HWIO_GCC_ULTAUDIO_LPAIF_PRI_I2S_CBCR_CLK_ARES_SHFT                                                      0x2
+#define HWIO_GCC_ULTAUDIO_LPAIF_PRI_I2S_CBCR_CLK_ARES_NO_RESET_FVAL                                             0x0
+#define HWIO_GCC_ULTAUDIO_LPAIF_PRI_I2S_CBCR_CLK_ARES_RESET_FVAL                                                0x1
+#define HWIO_GCC_ULTAUDIO_LPAIF_PRI_I2S_CBCR_CLK_ENABLE_BMSK                                                    0x1
+#define HWIO_GCC_ULTAUDIO_LPAIF_PRI_I2S_CBCR_CLK_ENABLE_SHFT                                                    0x0
+#define HWIO_GCC_ULTAUDIO_LPAIF_PRI_I2S_CBCR_CLK_ENABLE_DISABLE_FVAL                                            0x0
+#define HWIO_GCC_ULTAUDIO_LPAIF_PRI_I2S_CBCR_CLK_ENABLE_ENABLE_FVAL                                             0x1
+
+#define HWIO_GCC_ULTAUDIO_LPAIF_PRI_I2S_CMD_RCGR_ADDR                                                    (GCC_CLK_CTL_REG_REG_BASE      + 0x0002c008)
+#define HWIO_GCC_ULTAUDIO_LPAIF_PRI_I2S_CMD_RCGR_PHYS                                                    (GCC_CLK_CTL_REG_REG_BASE_PHYS + 0x0002c008)
+#define HWIO_GCC_ULTAUDIO_LPAIF_PRI_I2S_CMD_RCGR_OFFS                                                    (GCC_CLK_CTL_REG_REG_BASE_OFFS + 0x0002c008)
+#define HWIO_GCC_ULTAUDIO_LPAIF_PRI_I2S_CMD_RCGR_RMSK                                                    0x800000f3
+#define HWIO_GCC_ULTAUDIO_LPAIF_PRI_I2S_CMD_RCGR_ATTR                                                           0x3
+#define HWIO_GCC_ULTAUDIO_LPAIF_PRI_I2S_CMD_RCGR_IN          \
+        in_dword_masked(HWIO_GCC_ULTAUDIO_LPAIF_PRI_I2S_CMD_RCGR_ADDR, HWIO_GCC_ULTAUDIO_LPAIF_PRI_I2S_CMD_RCGR_RMSK)
+#define HWIO_GCC_ULTAUDIO_LPAIF_PRI_I2S_CMD_RCGR_INM(m)      \
+        in_dword_masked(HWIO_GCC_ULTAUDIO_LPAIF_PRI_I2S_CMD_RCGR_ADDR, m)
+#define HWIO_GCC_ULTAUDIO_LPAIF_PRI_I2S_CMD_RCGR_OUT(v)      \
+        out_dword(HWIO_GCC_ULTAUDIO_LPAIF_PRI_I2S_CMD_RCGR_ADDR,v)
+#define HWIO_GCC_ULTAUDIO_LPAIF_PRI_I2S_CMD_RCGR_OUTM(m,v) \
+        out_dword_masked_ns(HWIO_GCC_ULTAUDIO_LPAIF_PRI_I2S_CMD_RCGR_ADDR,m,v,HWIO_GCC_ULTAUDIO_LPAIF_PRI_I2S_CMD_RCGR_IN)
+#define HWIO_GCC_ULTAUDIO_LPAIF_PRI_I2S_CMD_RCGR_ROOT_OFF_BMSK                                           0x80000000
+#define HWIO_GCC_ULTAUDIO_LPAIF_PRI_I2S_CMD_RCGR_ROOT_OFF_SHFT                                                 0x1f
+#define HWIO_GCC_ULTAUDIO_LPAIF_PRI_I2S_CMD_RCGR_DIRTY_D_BMSK                                                  0x80
+#define HWIO_GCC_ULTAUDIO_LPAIF_PRI_I2S_CMD_RCGR_DIRTY_D_SHFT                                                   0x7
+#define HWIO_GCC_ULTAUDIO_LPAIF_PRI_I2S_CMD_RCGR_DIRTY_N_BMSK                                                  0x40
+#define HWIO_GCC_ULTAUDIO_LPAIF_PRI_I2S_CMD_RCGR_DIRTY_N_SHFT                                                   0x6
+#define HWIO_GCC_ULTAUDIO_LPAIF_PRI_I2S_CMD_RCGR_DIRTY_M_BMSK                                                  0x20
+#define HWIO_GCC_ULTAUDIO_LPAIF_PRI_I2S_CMD_RCGR_DIRTY_M_SHFT                                                   0x5
+#define HWIO_GCC_ULTAUDIO_LPAIF_PRI_I2S_CMD_RCGR_DIRTY_CFG_RCGR_BMSK                                           0x10
+#define HWIO_GCC_ULTAUDIO_LPAIF_PRI_I2S_CMD_RCGR_DIRTY_CFG_RCGR_SHFT                                            0x4
+#define HWIO_GCC_ULTAUDIO_LPAIF_PRI_I2S_CMD_RCGR_ROOT_EN_BMSK                                                   0x2
+#define HWIO_GCC_ULTAUDIO_LPAIF_PRI_I2S_CMD_RCGR_ROOT_EN_SHFT                                                   0x1
+#define HWIO_GCC_ULTAUDIO_LPAIF_PRI_I2S_CMD_RCGR_ROOT_EN_DISABLE_FVAL                                           0x0
+#define HWIO_GCC_ULTAUDIO_LPAIF_PRI_I2S_CMD_RCGR_ROOT_EN_ENABLE_FVAL                                            0x1
+#define HWIO_GCC_ULTAUDIO_LPAIF_PRI_I2S_CMD_RCGR_UPDATE_BMSK                                                    0x1
+#define HWIO_GCC_ULTAUDIO_LPAIF_PRI_I2S_CMD_RCGR_UPDATE_SHFT                                                    0x0
+#define HWIO_GCC_ULTAUDIO_LPAIF_PRI_I2S_CMD_RCGR_UPDATE_DISABLE_FVAL                                            0x0
+#define HWIO_GCC_ULTAUDIO_LPAIF_PRI_I2S_CMD_RCGR_UPDATE_ENABLE_FVAL                                             0x1
+
+#define HWIO_GCC_ULTAUDIO_LPAIF_PRI_I2S_CFG_RCGR_ADDR                                                    (GCC_CLK_CTL_REG_REG_BASE      + 0x0002c00c)
+#define HWIO_GCC_ULTAUDIO_LPAIF_PRI_I2S_CFG_RCGR_PHYS                                                    (GCC_CLK_CTL_REG_REG_BASE_PHYS + 0x0002c00c)
+#define HWIO_GCC_ULTAUDIO_LPAIF_PRI_I2S_CFG_RCGR_OFFS                                                    (GCC_CLK_CTL_REG_REG_BASE_OFFS + 0x0002c00c)
+#define HWIO_GCC_ULTAUDIO_LPAIF_PRI_I2S_CFG_RCGR_RMSK                                                      0x10371f
+#define HWIO_GCC_ULTAUDIO_LPAIF_PRI_I2S_CFG_RCGR_ATTR                                                           0x3
+#define HWIO_GCC_ULTAUDIO_LPAIF_PRI_I2S_CFG_RCGR_IN          \
+        in_dword_masked(HWIO_GCC_ULTAUDIO_LPAIF_PRI_I2S_CFG_RCGR_ADDR, HWIO_GCC_ULTAUDIO_LPAIF_PRI_I2S_CFG_RCGR_RMSK)
+#define HWIO_GCC_ULTAUDIO_LPAIF_PRI_I2S_CFG_RCGR_INM(m)      \
+        in_dword_masked(HWIO_GCC_ULTAUDIO_LPAIF_PRI_I2S_CFG_RCGR_ADDR, m)
+#define HWIO_GCC_ULTAUDIO_LPAIF_PRI_I2S_CFG_RCGR_OUT(v)      \
+        out_dword(HWIO_GCC_ULTAUDIO_LPAIF_PRI_I2S_CFG_RCGR_ADDR,v)
+#define HWIO_GCC_ULTAUDIO_LPAIF_PRI_I2S_CFG_RCGR_OUTM(m,v) \
+        out_dword_masked_ns(HWIO_GCC_ULTAUDIO_LPAIF_PRI_I2S_CFG_RCGR_ADDR,m,v,HWIO_GCC_ULTAUDIO_LPAIF_PRI_I2S_CFG_RCGR_IN)
+#define HWIO_GCC_ULTAUDIO_LPAIF_PRI_I2S_CFG_RCGR_HW_CLK_CONTROL_BMSK                                       0x100000
+#define HWIO_GCC_ULTAUDIO_LPAIF_PRI_I2S_CFG_RCGR_HW_CLK_CONTROL_SHFT                                           0x14
+#define HWIO_GCC_ULTAUDIO_LPAIF_PRI_I2S_CFG_RCGR_HW_CLK_CONTROL_DISABLE_FVAL                                    0x0
+#define HWIO_GCC_ULTAUDIO_LPAIF_PRI_I2S_CFG_RCGR_HW_CLK_CONTROL_ENABLE_FVAL                                     0x1
+#define HWIO_GCC_ULTAUDIO_LPAIF_PRI_I2S_CFG_RCGR_MODE_BMSK                                                   0x3000
+#define HWIO_GCC_ULTAUDIO_LPAIF_PRI_I2S_CFG_RCGR_MODE_SHFT                                                      0xc
+#define HWIO_GCC_ULTAUDIO_LPAIF_PRI_I2S_CFG_RCGR_MODE_BYPASS_FVAL                                               0x0
+#define HWIO_GCC_ULTAUDIO_LPAIF_PRI_I2S_CFG_RCGR_MODE_SWALLOW_FVAL                                              0x1
+#define HWIO_GCC_ULTAUDIO_LPAIF_PRI_I2S_CFG_RCGR_MODE_DUAL_EDGE_FVAL                                            0x2
+#define HWIO_GCC_ULTAUDIO_LPAIF_PRI_I2S_CFG_RCGR_MODE_SINGLE_EDGE_FVAL                                          0x3
+#define HWIO_GCC_ULTAUDIO_LPAIF_PRI_I2S_CFG_RCGR_SRC_SEL_BMSK                                                 0x700
+#define HWIO_GCC_ULTAUDIO_LPAIF_PRI_I2S_CFG_RCGR_SRC_SEL_SHFT                                                   0x8
+#define HWIO_GCC_ULTAUDIO_LPAIF_PRI_I2S_CFG_RCGR_SRC_SEL_SRC0_FVAL                                              0x0
+#define HWIO_GCC_ULTAUDIO_LPAIF_PRI_I2S_CFG_RCGR_SRC_SEL_SRC1_FVAL                                              0x1
+#define HWIO_GCC_ULTAUDIO_LPAIF_PRI_I2S_CFG_RCGR_SRC_SEL_SRC2_FVAL                                              0x2
+#define HWIO_GCC_ULTAUDIO_LPAIF_PRI_I2S_CFG_RCGR_SRC_SEL_SRC3_FVAL                                              0x3
+#define HWIO_GCC_ULTAUDIO_LPAIF_PRI_I2S_CFG_RCGR_SRC_SEL_SRC4_FVAL                                              0x4
+#define HWIO_GCC_ULTAUDIO_LPAIF_PRI_I2S_CFG_RCGR_SRC_SEL_SRC5_FVAL                                              0x5
+#define HWIO_GCC_ULTAUDIO_LPAIF_PRI_I2S_CFG_RCGR_SRC_SEL_SRC6_FVAL                                              0x6
+#define HWIO_GCC_ULTAUDIO_LPAIF_PRI_I2S_CFG_RCGR_SRC_SEL_SRC7_FVAL                                              0x7
+#define HWIO_GCC_ULTAUDIO_LPAIF_PRI_I2S_CFG_RCGR_SRC_DIV_BMSK                                                  0x1f
+#define HWIO_GCC_ULTAUDIO_LPAIF_PRI_I2S_CFG_RCGR_SRC_DIV_SHFT                                                   0x0
+#define HWIO_GCC_ULTAUDIO_LPAIF_PRI_I2S_CFG_RCGR_SRC_DIV_BYPASS_FVAL                                            0x0
+#define HWIO_GCC_ULTAUDIO_LPAIF_PRI_I2S_CFG_RCGR_SRC_DIV_DIV1_FVAL                                              0x1
+#define HWIO_GCC_ULTAUDIO_LPAIF_PRI_I2S_CFG_RCGR_SRC_DIV_DIV1_5_FVAL                                            0x2
+#define HWIO_GCC_ULTAUDIO_LPAIF_PRI_I2S_CFG_RCGR_SRC_DIV_DIV2_FVAL                                              0x3
+#define HWIO_GCC_ULTAUDIO_LPAIF_PRI_I2S_CFG_RCGR_SRC_DIV_DIV2_5_FVAL                                            0x4
+#define HWIO_GCC_ULTAUDIO_LPAIF_PRI_I2S_CFG_RCGR_SRC_DIV_DIV3_FVAL                                              0x5
+#define HWIO_GCC_ULTAUDIO_LPAIF_PRI_I2S_CFG_RCGR_SRC_DIV_DIV3_5_FVAL                                            0x6
+#define HWIO_GCC_ULTAUDIO_LPAIF_PRI_I2S_CFG_RCGR_SRC_DIV_DIV4_FVAL                                              0x7
+#define HWIO_GCC_ULTAUDIO_LPAIF_PRI_I2S_CFG_RCGR_SRC_DIV_DIV4_5_FVAL                                            0x8
+#define HWIO_GCC_ULTAUDIO_LPAIF_PRI_I2S_CFG_RCGR_SRC_DIV_DIV5_FVAL                                              0x9
+#define HWIO_GCC_ULTAUDIO_LPAIF_PRI_I2S_CFG_RCGR_SRC_DIV_DIV5_5_FVAL                                            0xa
+#define HWIO_GCC_ULTAUDIO_LPAIF_PRI_I2S_CFG_RCGR_SRC_DIV_DIV6_FVAL                                              0xb
+#define HWIO_GCC_ULTAUDIO_LPAIF_PRI_I2S_CFG_RCGR_SRC_DIV_DIV6_5_FVAL                                            0xc
+#define HWIO_GCC_ULTAUDIO_LPAIF_PRI_I2S_CFG_RCGR_SRC_DIV_DIV7_FVAL                                              0xd
+#define HWIO_GCC_ULTAUDIO_LPAIF_PRI_I2S_CFG_RCGR_SRC_DIV_DIV7_5_FVAL                                            0xe
+#define HWIO_GCC_ULTAUDIO_LPAIF_PRI_I2S_CFG_RCGR_SRC_DIV_DIV8_FVAL                                              0xf
+#define HWIO_GCC_ULTAUDIO_LPAIF_PRI_I2S_CFG_RCGR_SRC_DIV_DIV8_5_FVAL                                           0x10
+#define HWIO_GCC_ULTAUDIO_LPAIF_PRI_I2S_CFG_RCGR_SRC_DIV_DIV9_FVAL                                             0x11
+#define HWIO_GCC_ULTAUDIO_LPAIF_PRI_I2S_CFG_RCGR_SRC_DIV_DIV9_5_FVAL                                           0x12
+#define HWIO_GCC_ULTAUDIO_LPAIF_PRI_I2S_CFG_RCGR_SRC_DIV_DIV10_FVAL                                            0x13
+#define HWIO_GCC_ULTAUDIO_LPAIF_PRI_I2S_CFG_RCGR_SRC_DIV_DIV10_5_FVAL                                          0x14
+#define HWIO_GCC_ULTAUDIO_LPAIF_PRI_I2S_CFG_RCGR_SRC_DIV_DIV11_FVAL                                            0x15
+#define HWIO_GCC_ULTAUDIO_LPAIF_PRI_I2S_CFG_RCGR_SRC_DIV_DIV11_5_FVAL                                          0x16
+#define HWIO_GCC_ULTAUDIO_LPAIF_PRI_I2S_CFG_RCGR_SRC_DIV_DIV12_FVAL                                            0x17
+#define HWIO_GCC_ULTAUDIO_LPAIF_PRI_I2S_CFG_RCGR_SRC_DIV_DIV12_5_FVAL                                          0x18
+#define HWIO_GCC_ULTAUDIO_LPAIF_PRI_I2S_CFG_RCGR_SRC_DIV_DIV13_FVAL                                            0x19
+#define HWIO_GCC_ULTAUDIO_LPAIF_PRI_I2S_CFG_RCGR_SRC_DIV_DIV13_5_FVAL                                          0x1a
+#define HWIO_GCC_ULTAUDIO_LPAIF_PRI_I2S_CFG_RCGR_SRC_DIV_DIV14_FVAL                                            0x1b
+#define HWIO_GCC_ULTAUDIO_LPAIF_PRI_I2S_CFG_RCGR_SRC_DIV_DIV14_5_FVAL                                          0x1c
+#define HWIO_GCC_ULTAUDIO_LPAIF_PRI_I2S_CFG_RCGR_SRC_DIV_DIV15_FVAL                                            0x1d
+#define HWIO_GCC_ULTAUDIO_LPAIF_PRI_I2S_CFG_RCGR_SRC_DIV_DIV15_5_FVAL                                          0x1e
+#define HWIO_GCC_ULTAUDIO_LPAIF_PRI_I2S_CFG_RCGR_SRC_DIV_DIV16_FVAL                                            0x1f
+
+#define HWIO_GCC_ULTAUDIO_LPAIF_PRI_I2S_M_ADDR                                                           (GCC_CLK_CTL_REG_REG_BASE      + 0x0002c010)
+#define HWIO_GCC_ULTAUDIO_LPAIF_PRI_I2S_M_PHYS                                                           (GCC_CLK_CTL_REG_REG_BASE_PHYS + 0x0002c010)
+#define HWIO_GCC_ULTAUDIO_LPAIF_PRI_I2S_M_OFFS                                                           (GCC_CLK_CTL_REG_REG_BASE_OFFS + 0x0002c010)
+#define HWIO_GCC_ULTAUDIO_LPAIF_PRI_I2S_M_RMSK                                                                 0xff
+#define HWIO_GCC_ULTAUDIO_LPAIF_PRI_I2S_M_ATTR                                                                  0x3
+#define HWIO_GCC_ULTAUDIO_LPAIF_PRI_I2S_M_IN          \
+        in_dword_masked(HWIO_GCC_ULTAUDIO_LPAIF_PRI_I2S_M_ADDR, HWIO_GCC_ULTAUDIO_LPAIF_PRI_I2S_M_RMSK)
+#define HWIO_GCC_ULTAUDIO_LPAIF_PRI_I2S_M_INM(m)      \
+        in_dword_masked(HWIO_GCC_ULTAUDIO_LPAIF_PRI_I2S_M_ADDR, m)
+#define HWIO_GCC_ULTAUDIO_LPAIF_PRI_I2S_M_OUT(v)      \
+        out_dword(HWIO_GCC_ULTAUDIO_LPAIF_PRI_I2S_M_ADDR,v)
+#define HWIO_GCC_ULTAUDIO_LPAIF_PRI_I2S_M_OUTM(m,v) \
+        out_dword_masked_ns(HWIO_GCC_ULTAUDIO_LPAIF_PRI_I2S_M_ADDR,m,v,HWIO_GCC_ULTAUDIO_LPAIF_PRI_I2S_M_IN)
+#define HWIO_GCC_ULTAUDIO_LPAIF_PRI_I2S_M_M_BMSK                                                               0xff
+#define HWIO_GCC_ULTAUDIO_LPAIF_PRI_I2S_M_M_SHFT                                                                0x0
+
+#define HWIO_GCC_ULTAUDIO_LPAIF_PRI_I2S_N_ADDR                                                           (GCC_CLK_CTL_REG_REG_BASE      + 0x0002c014)
+#define HWIO_GCC_ULTAUDIO_LPAIF_PRI_I2S_N_PHYS                                                           (GCC_CLK_CTL_REG_REG_BASE_PHYS + 0x0002c014)
+#define HWIO_GCC_ULTAUDIO_LPAIF_PRI_I2S_N_OFFS                                                           (GCC_CLK_CTL_REG_REG_BASE_OFFS + 0x0002c014)
+#define HWIO_GCC_ULTAUDIO_LPAIF_PRI_I2S_N_RMSK                                                                 0xff
+#define HWIO_GCC_ULTAUDIO_LPAIF_PRI_I2S_N_ATTR                                                                  0x3
+#define HWIO_GCC_ULTAUDIO_LPAIF_PRI_I2S_N_IN          \
+        in_dword_masked(HWIO_GCC_ULTAUDIO_LPAIF_PRI_I2S_N_ADDR, HWIO_GCC_ULTAUDIO_LPAIF_PRI_I2S_N_RMSK)
+#define HWIO_GCC_ULTAUDIO_LPAIF_PRI_I2S_N_INM(m)      \
+        in_dword_masked(HWIO_GCC_ULTAUDIO_LPAIF_PRI_I2S_N_ADDR, m)
+#define HWIO_GCC_ULTAUDIO_LPAIF_PRI_I2S_N_OUT(v)      \
+        out_dword(HWIO_GCC_ULTAUDIO_LPAIF_PRI_I2S_N_ADDR,v)
+#define HWIO_GCC_ULTAUDIO_LPAIF_PRI_I2S_N_OUTM(m,v) \
+        out_dword_masked_ns(HWIO_GCC_ULTAUDIO_LPAIF_PRI_I2S_N_ADDR,m,v,HWIO_GCC_ULTAUDIO_LPAIF_PRI_I2S_N_IN)
+#define HWIO_GCC_ULTAUDIO_LPAIF_PRI_I2S_N_NOT_N_MINUS_M_BMSK                                                   0xff
+#define HWIO_GCC_ULTAUDIO_LPAIF_PRI_I2S_N_NOT_N_MINUS_M_SHFT                                                    0x0
+
+#define HWIO_GCC_ULTAUDIO_LPAIF_PRI_I2S_D_ADDR                                                           (GCC_CLK_CTL_REG_REG_BASE      + 0x0002c018)
+#define HWIO_GCC_ULTAUDIO_LPAIF_PRI_I2S_D_PHYS                                                           (GCC_CLK_CTL_REG_REG_BASE_PHYS + 0x0002c018)
+#define HWIO_GCC_ULTAUDIO_LPAIF_PRI_I2S_D_OFFS                                                           (GCC_CLK_CTL_REG_REG_BASE_OFFS + 0x0002c018)
+#define HWIO_GCC_ULTAUDIO_LPAIF_PRI_I2S_D_RMSK                                                                 0xff
+#define HWIO_GCC_ULTAUDIO_LPAIF_PRI_I2S_D_ATTR                                                                  0x3
+#define HWIO_GCC_ULTAUDIO_LPAIF_PRI_I2S_D_IN          \
+        in_dword_masked(HWIO_GCC_ULTAUDIO_LPAIF_PRI_I2S_D_ADDR, HWIO_GCC_ULTAUDIO_LPAIF_PRI_I2S_D_RMSK)
+#define HWIO_GCC_ULTAUDIO_LPAIF_PRI_I2S_D_INM(m)      \
+        in_dword_masked(HWIO_GCC_ULTAUDIO_LPAIF_PRI_I2S_D_ADDR, m)
+#define HWIO_GCC_ULTAUDIO_LPAIF_PRI_I2S_D_OUT(v)      \
+        out_dword(HWIO_GCC_ULTAUDIO_LPAIF_PRI_I2S_D_ADDR,v)
+#define HWIO_GCC_ULTAUDIO_LPAIF_PRI_I2S_D_OUTM(m,v) \
+        out_dword_masked_ns(HWIO_GCC_ULTAUDIO_LPAIF_PRI_I2S_D_ADDR,m,v,HWIO_GCC_ULTAUDIO_LPAIF_PRI_I2S_D_IN)
+#define HWIO_GCC_ULTAUDIO_LPAIF_PRI_I2S_D_NOT_2D_BMSK                                                          0xff
+#define HWIO_GCC_ULTAUDIO_LPAIF_PRI_I2S_D_NOT_2D_SHFT                                                           0x0
+
+#define HWIO_GCC_ULTAUDIO_SEC_I2S_BCR_ADDR                                                               (GCC_CLK_CTL_REG_REG_BASE      + 0x0002d000)
+#define HWIO_GCC_ULTAUDIO_SEC_I2S_BCR_PHYS                                                               (GCC_CLK_CTL_REG_REG_BASE_PHYS + 0x0002d000)
+#define HWIO_GCC_ULTAUDIO_SEC_I2S_BCR_OFFS                                                               (GCC_CLK_CTL_REG_REG_BASE_OFFS + 0x0002d000)
+#define HWIO_GCC_ULTAUDIO_SEC_I2S_BCR_RMSK                                                                      0x1
+#define HWIO_GCC_ULTAUDIO_SEC_I2S_BCR_ATTR                                                                      0x3
+#define HWIO_GCC_ULTAUDIO_SEC_I2S_BCR_IN          \
+        in_dword_masked(HWIO_GCC_ULTAUDIO_SEC_I2S_BCR_ADDR, HWIO_GCC_ULTAUDIO_SEC_I2S_BCR_RMSK)
+#define HWIO_GCC_ULTAUDIO_SEC_I2S_BCR_INM(m)      \
+        in_dword_masked(HWIO_GCC_ULTAUDIO_SEC_I2S_BCR_ADDR, m)
+#define HWIO_GCC_ULTAUDIO_SEC_I2S_BCR_OUT(v)      \
+        out_dword(HWIO_GCC_ULTAUDIO_SEC_I2S_BCR_ADDR,v)
+#define HWIO_GCC_ULTAUDIO_SEC_I2S_BCR_OUTM(m,v) \
+        out_dword_masked_ns(HWIO_GCC_ULTAUDIO_SEC_I2S_BCR_ADDR,m,v,HWIO_GCC_ULTAUDIO_SEC_I2S_BCR_IN)
+#define HWIO_GCC_ULTAUDIO_SEC_I2S_BCR_BLK_ARES_BMSK                                                             0x1
+#define HWIO_GCC_ULTAUDIO_SEC_I2S_BCR_BLK_ARES_SHFT                                                             0x0
+#define HWIO_GCC_ULTAUDIO_SEC_I2S_BCR_BLK_ARES_DISABLE_FVAL                                                     0x0
+#define HWIO_GCC_ULTAUDIO_SEC_I2S_BCR_BLK_ARES_ENABLE_FVAL                                                      0x1
+
+#define HWIO_GCC_ULTAUDIO_LPAIF_SEC_I2S_CBCR_ADDR                                                        (GCC_CLK_CTL_REG_REG_BASE      + 0x0002d004)
+#define HWIO_GCC_ULTAUDIO_LPAIF_SEC_I2S_CBCR_PHYS                                                        (GCC_CLK_CTL_REG_REG_BASE_PHYS + 0x0002d004)
+#define HWIO_GCC_ULTAUDIO_LPAIF_SEC_I2S_CBCR_OFFS                                                        (GCC_CLK_CTL_REG_REG_BASE_OFFS + 0x0002d004)
+#define HWIO_GCC_ULTAUDIO_LPAIF_SEC_I2S_CBCR_RMSK                                                        0x81c00005
+#define HWIO_GCC_ULTAUDIO_LPAIF_SEC_I2S_CBCR_ATTR                                                               0x3
+#define HWIO_GCC_ULTAUDIO_LPAIF_SEC_I2S_CBCR_IN          \
+        in_dword_masked(HWIO_GCC_ULTAUDIO_LPAIF_SEC_I2S_CBCR_ADDR, HWIO_GCC_ULTAUDIO_LPAIF_SEC_I2S_CBCR_RMSK)
+#define HWIO_GCC_ULTAUDIO_LPAIF_SEC_I2S_CBCR_INM(m)      \
+        in_dword_masked(HWIO_GCC_ULTAUDIO_LPAIF_SEC_I2S_CBCR_ADDR, m)
+#define HWIO_GCC_ULTAUDIO_LPAIF_SEC_I2S_CBCR_OUT(v)      \
+        out_dword(HWIO_GCC_ULTAUDIO_LPAIF_SEC_I2S_CBCR_ADDR,v)
+#define HWIO_GCC_ULTAUDIO_LPAIF_SEC_I2S_CBCR_OUTM(m,v) \
+        out_dword_masked_ns(HWIO_GCC_ULTAUDIO_LPAIF_SEC_I2S_CBCR_ADDR,m,v,HWIO_GCC_ULTAUDIO_LPAIF_SEC_I2S_CBCR_IN)
+#define HWIO_GCC_ULTAUDIO_LPAIF_SEC_I2S_CBCR_CLK_OFF_BMSK                                                0x80000000
+#define HWIO_GCC_ULTAUDIO_LPAIF_SEC_I2S_CBCR_CLK_OFF_SHFT                                                      0x1f
+#define HWIO_GCC_ULTAUDIO_LPAIF_SEC_I2S_CBCR_IGNORE_ALL_ARES_BMSK                                         0x1000000
+#define HWIO_GCC_ULTAUDIO_LPAIF_SEC_I2S_CBCR_IGNORE_ALL_ARES_SHFT                                              0x18
+#define HWIO_GCC_ULTAUDIO_LPAIF_SEC_I2S_CBCR_IGNORE_ALL_CLK_DIS_BMSK                                       0x800000
+#define HWIO_GCC_ULTAUDIO_LPAIF_SEC_I2S_CBCR_IGNORE_ALL_CLK_DIS_SHFT                                           0x17
+#define HWIO_GCC_ULTAUDIO_LPAIF_SEC_I2S_CBCR_CLK_DIS_BMSK                                                  0x400000
+#define HWIO_GCC_ULTAUDIO_LPAIF_SEC_I2S_CBCR_CLK_DIS_SHFT                                                      0x16
+#define HWIO_GCC_ULTAUDIO_LPAIF_SEC_I2S_CBCR_CLK_ARES_BMSK                                                      0x4
+#define HWIO_GCC_ULTAUDIO_LPAIF_SEC_I2S_CBCR_CLK_ARES_SHFT                                                      0x2
+#define HWIO_GCC_ULTAUDIO_LPAIF_SEC_I2S_CBCR_CLK_ARES_NO_RESET_FVAL                                             0x0
+#define HWIO_GCC_ULTAUDIO_LPAIF_SEC_I2S_CBCR_CLK_ARES_RESET_FVAL                                                0x1
+#define HWIO_GCC_ULTAUDIO_LPAIF_SEC_I2S_CBCR_CLK_ENABLE_BMSK                                                    0x1
+#define HWIO_GCC_ULTAUDIO_LPAIF_SEC_I2S_CBCR_CLK_ENABLE_SHFT                                                    0x0
+#define HWIO_GCC_ULTAUDIO_LPAIF_SEC_I2S_CBCR_CLK_ENABLE_DISABLE_FVAL                                            0x0
+#define HWIO_GCC_ULTAUDIO_LPAIF_SEC_I2S_CBCR_CLK_ENABLE_ENABLE_FVAL                                             0x1
+
+#define HWIO_GCC_ULTAUDIO_LPAIF_SEC_I2S_CMD_RCGR_ADDR                                                    (GCC_CLK_CTL_REG_REG_BASE      + 0x0002d008)
+#define HWIO_GCC_ULTAUDIO_LPAIF_SEC_I2S_CMD_RCGR_PHYS                                                    (GCC_CLK_CTL_REG_REG_BASE_PHYS + 0x0002d008)
+#define HWIO_GCC_ULTAUDIO_LPAIF_SEC_I2S_CMD_RCGR_OFFS                                                    (GCC_CLK_CTL_REG_REG_BASE_OFFS + 0x0002d008)
+#define HWIO_GCC_ULTAUDIO_LPAIF_SEC_I2S_CMD_RCGR_RMSK                                                    0x800000f3
+#define HWIO_GCC_ULTAUDIO_LPAIF_SEC_I2S_CMD_RCGR_ATTR                                                           0x3
+#define HWIO_GCC_ULTAUDIO_LPAIF_SEC_I2S_CMD_RCGR_IN          \
+        in_dword_masked(HWIO_GCC_ULTAUDIO_LPAIF_SEC_I2S_CMD_RCGR_ADDR, HWIO_GCC_ULTAUDIO_LPAIF_SEC_I2S_CMD_RCGR_RMSK)
+#define HWIO_GCC_ULTAUDIO_LPAIF_SEC_I2S_CMD_RCGR_INM(m)      \
+        in_dword_masked(HWIO_GCC_ULTAUDIO_LPAIF_SEC_I2S_CMD_RCGR_ADDR, m)
+#define HWIO_GCC_ULTAUDIO_LPAIF_SEC_I2S_CMD_RCGR_OUT(v)      \
+        out_dword(HWIO_GCC_ULTAUDIO_LPAIF_SEC_I2S_CMD_RCGR_ADDR,v)
+#define HWIO_GCC_ULTAUDIO_LPAIF_SEC_I2S_CMD_RCGR_OUTM(m,v) \
+        out_dword_masked_ns(HWIO_GCC_ULTAUDIO_LPAIF_SEC_I2S_CMD_RCGR_ADDR,m,v,HWIO_GCC_ULTAUDIO_LPAIF_SEC_I2S_CMD_RCGR_IN)
+#define HWIO_GCC_ULTAUDIO_LPAIF_SEC_I2S_CMD_RCGR_ROOT_OFF_BMSK                                           0x80000000
+#define HWIO_GCC_ULTAUDIO_LPAIF_SEC_I2S_CMD_RCGR_ROOT_OFF_SHFT                                                 0x1f
+#define HWIO_GCC_ULTAUDIO_LPAIF_SEC_I2S_CMD_RCGR_DIRTY_D_BMSK                                                  0x80
+#define HWIO_GCC_ULTAUDIO_LPAIF_SEC_I2S_CMD_RCGR_DIRTY_D_SHFT                                                   0x7
+#define HWIO_GCC_ULTAUDIO_LPAIF_SEC_I2S_CMD_RCGR_DIRTY_N_BMSK                                                  0x40
+#define HWIO_GCC_ULTAUDIO_LPAIF_SEC_I2S_CMD_RCGR_DIRTY_N_SHFT                                                   0x6
+#define HWIO_GCC_ULTAUDIO_LPAIF_SEC_I2S_CMD_RCGR_DIRTY_M_BMSK                                                  0x20
+#define HWIO_GCC_ULTAUDIO_LPAIF_SEC_I2S_CMD_RCGR_DIRTY_M_SHFT                                                   0x5
+#define HWIO_GCC_ULTAUDIO_LPAIF_SEC_I2S_CMD_RCGR_DIRTY_CFG_RCGR_BMSK                                           0x10
+#define HWIO_GCC_ULTAUDIO_LPAIF_SEC_I2S_CMD_RCGR_DIRTY_CFG_RCGR_SHFT                                            0x4
+#define HWIO_GCC_ULTAUDIO_LPAIF_SEC_I2S_CMD_RCGR_ROOT_EN_BMSK                                                   0x2
+#define HWIO_GCC_ULTAUDIO_LPAIF_SEC_I2S_CMD_RCGR_ROOT_EN_SHFT                                                   0x1
+#define HWIO_GCC_ULTAUDIO_LPAIF_SEC_I2S_CMD_RCGR_ROOT_EN_DISABLE_FVAL                                           0x0
+#define HWIO_GCC_ULTAUDIO_LPAIF_SEC_I2S_CMD_RCGR_ROOT_EN_ENABLE_FVAL                                            0x1
+#define HWIO_GCC_ULTAUDIO_LPAIF_SEC_I2S_CMD_RCGR_UPDATE_BMSK                                                    0x1
+#define HWIO_GCC_ULTAUDIO_LPAIF_SEC_I2S_CMD_RCGR_UPDATE_SHFT                                                    0x0
+#define HWIO_GCC_ULTAUDIO_LPAIF_SEC_I2S_CMD_RCGR_UPDATE_DISABLE_FVAL                                            0x0
+#define HWIO_GCC_ULTAUDIO_LPAIF_SEC_I2S_CMD_RCGR_UPDATE_ENABLE_FVAL                                             0x1
+
+#define HWIO_GCC_ULTAUDIO_LPAIF_SEC_I2S_CFG_RCGR_ADDR                                                    (GCC_CLK_CTL_REG_REG_BASE      + 0x0002d00c)
+#define HWIO_GCC_ULTAUDIO_LPAIF_SEC_I2S_CFG_RCGR_PHYS                                                    (GCC_CLK_CTL_REG_REG_BASE_PHYS + 0x0002d00c)
+#define HWIO_GCC_ULTAUDIO_LPAIF_SEC_I2S_CFG_RCGR_OFFS                                                    (GCC_CLK_CTL_REG_REG_BASE_OFFS + 0x0002d00c)
+#define HWIO_GCC_ULTAUDIO_LPAIF_SEC_I2S_CFG_RCGR_RMSK                                                      0x10371f
+#define HWIO_GCC_ULTAUDIO_LPAIF_SEC_I2S_CFG_RCGR_ATTR                                                           0x3
+#define HWIO_GCC_ULTAUDIO_LPAIF_SEC_I2S_CFG_RCGR_IN          \
+        in_dword_masked(HWIO_GCC_ULTAUDIO_LPAIF_SEC_I2S_CFG_RCGR_ADDR, HWIO_GCC_ULTAUDIO_LPAIF_SEC_I2S_CFG_RCGR_RMSK)
+#define HWIO_GCC_ULTAUDIO_LPAIF_SEC_I2S_CFG_RCGR_INM(m)      \
+        in_dword_masked(HWIO_GCC_ULTAUDIO_LPAIF_SEC_I2S_CFG_RCGR_ADDR, m)
+#define HWIO_GCC_ULTAUDIO_LPAIF_SEC_I2S_CFG_RCGR_OUT(v)      \
+        out_dword(HWIO_GCC_ULTAUDIO_LPAIF_SEC_I2S_CFG_RCGR_ADDR,v)
+#define HWIO_GCC_ULTAUDIO_LPAIF_SEC_I2S_CFG_RCGR_OUTM(m,v) \
+        out_dword_masked_ns(HWIO_GCC_ULTAUDIO_LPAIF_SEC_I2S_CFG_RCGR_ADDR,m,v,HWIO_GCC_ULTAUDIO_LPAIF_SEC_I2S_CFG_RCGR_IN)
+#define HWIO_GCC_ULTAUDIO_LPAIF_SEC_I2S_CFG_RCGR_HW_CLK_CONTROL_BMSK                                       0x100000
+#define HWIO_GCC_ULTAUDIO_LPAIF_SEC_I2S_CFG_RCGR_HW_CLK_CONTROL_SHFT                                           0x14
+#define HWIO_GCC_ULTAUDIO_LPAIF_SEC_I2S_CFG_RCGR_HW_CLK_CONTROL_DISABLE_FVAL                                    0x0
+#define HWIO_GCC_ULTAUDIO_LPAIF_SEC_I2S_CFG_RCGR_HW_CLK_CONTROL_ENABLE_FVAL                                     0x1
+#define HWIO_GCC_ULTAUDIO_LPAIF_SEC_I2S_CFG_RCGR_MODE_BMSK                                                   0x3000
+#define HWIO_GCC_ULTAUDIO_LPAIF_SEC_I2S_CFG_RCGR_MODE_SHFT                                                      0xc
+#define HWIO_GCC_ULTAUDIO_LPAIF_SEC_I2S_CFG_RCGR_MODE_BYPASS_FVAL                                               0x0
+#define HWIO_GCC_ULTAUDIO_LPAIF_SEC_I2S_CFG_RCGR_MODE_SWALLOW_FVAL                                              0x1
+#define HWIO_GCC_ULTAUDIO_LPAIF_SEC_I2S_CFG_RCGR_MODE_DUAL_EDGE_FVAL                                            0x2
+#define HWIO_GCC_ULTAUDIO_LPAIF_SEC_I2S_CFG_RCGR_MODE_SINGLE_EDGE_FVAL                                          0x3
+#define HWIO_GCC_ULTAUDIO_LPAIF_SEC_I2S_CFG_RCGR_SRC_SEL_BMSK                                                 0x700
+#define HWIO_GCC_ULTAUDIO_LPAIF_SEC_I2S_CFG_RCGR_SRC_SEL_SHFT                                                   0x8
+#define HWIO_GCC_ULTAUDIO_LPAIF_SEC_I2S_CFG_RCGR_SRC_SEL_SRC0_FVAL                                              0x0
+#define HWIO_GCC_ULTAUDIO_LPAIF_SEC_I2S_CFG_RCGR_SRC_SEL_SRC1_FVAL                                              0x1
+#define HWIO_GCC_ULTAUDIO_LPAIF_SEC_I2S_CFG_RCGR_SRC_SEL_SRC2_FVAL                                              0x2
+#define HWIO_GCC_ULTAUDIO_LPAIF_SEC_I2S_CFG_RCGR_SRC_SEL_SRC3_FVAL                                              0x3
+#define HWIO_GCC_ULTAUDIO_LPAIF_SEC_I2S_CFG_RCGR_SRC_SEL_SRC4_FVAL                                              0x4
+#define HWIO_GCC_ULTAUDIO_LPAIF_SEC_I2S_CFG_RCGR_SRC_SEL_SRC5_FVAL                                              0x5
+#define HWIO_GCC_ULTAUDIO_LPAIF_SEC_I2S_CFG_RCGR_SRC_SEL_SRC6_FVAL                                              0x6
+#define HWIO_GCC_ULTAUDIO_LPAIF_SEC_I2S_CFG_RCGR_SRC_SEL_SRC7_FVAL                                              0x7
+#define HWIO_GCC_ULTAUDIO_LPAIF_SEC_I2S_CFG_RCGR_SRC_DIV_BMSK                                                  0x1f
+#define HWIO_GCC_ULTAUDIO_LPAIF_SEC_I2S_CFG_RCGR_SRC_DIV_SHFT                                                   0x0
+#define HWIO_GCC_ULTAUDIO_LPAIF_SEC_I2S_CFG_RCGR_SRC_DIV_BYPASS_FVAL                                            0x0
+#define HWIO_GCC_ULTAUDIO_LPAIF_SEC_I2S_CFG_RCGR_SRC_DIV_DIV1_FVAL                                              0x1
+#define HWIO_GCC_ULTAUDIO_LPAIF_SEC_I2S_CFG_RCGR_SRC_DIV_DIV1_5_FVAL                                            0x2
+#define HWIO_GCC_ULTAUDIO_LPAIF_SEC_I2S_CFG_RCGR_SRC_DIV_DIV2_FVAL                                              0x3
+#define HWIO_GCC_ULTAUDIO_LPAIF_SEC_I2S_CFG_RCGR_SRC_DIV_DIV2_5_FVAL                                            0x4
+#define HWIO_GCC_ULTAUDIO_LPAIF_SEC_I2S_CFG_RCGR_SRC_DIV_DIV3_FVAL                                              0x5
+#define HWIO_GCC_ULTAUDIO_LPAIF_SEC_I2S_CFG_RCGR_SRC_DIV_DIV3_5_FVAL                                            0x6
+#define HWIO_GCC_ULTAUDIO_LPAIF_SEC_I2S_CFG_RCGR_SRC_DIV_DIV4_FVAL                                              0x7
+#define HWIO_GCC_ULTAUDIO_LPAIF_SEC_I2S_CFG_RCGR_SRC_DIV_DIV4_5_FVAL                                            0x8
+#define HWIO_GCC_ULTAUDIO_LPAIF_SEC_I2S_CFG_RCGR_SRC_DIV_DIV5_FVAL                                              0x9
+#define HWIO_GCC_ULTAUDIO_LPAIF_SEC_I2S_CFG_RCGR_SRC_DIV_DIV5_5_FVAL                                            0xa
+#define HWIO_GCC_ULTAUDIO_LPAIF_SEC_I2S_CFG_RCGR_SRC_DIV_DIV6_FVAL                                              0xb
+#define HWIO_GCC_ULTAUDIO_LPAIF_SEC_I2S_CFG_RCGR_SRC_DIV_DIV6_5_FVAL                                            0xc
+#define HWIO_GCC_ULTAUDIO_LPAIF_SEC_I2S_CFG_RCGR_SRC_DIV_DIV7_FVAL                                              0xd
+#define HWIO_GCC_ULTAUDIO_LPAIF_SEC_I2S_CFG_RCGR_SRC_DIV_DIV7_5_FVAL                                            0xe
+#define HWIO_GCC_ULTAUDIO_LPAIF_SEC_I2S_CFG_RCGR_SRC_DIV_DIV8_FVAL                                              0xf
+#define HWIO_GCC_ULTAUDIO_LPAIF_SEC_I2S_CFG_RCGR_SRC_DIV_DIV8_5_FVAL                                           0x10
+#define HWIO_GCC_ULTAUDIO_LPAIF_SEC_I2S_CFG_RCGR_SRC_DIV_DIV9_FVAL                                             0x11
+#define HWIO_GCC_ULTAUDIO_LPAIF_SEC_I2S_CFG_RCGR_SRC_DIV_DIV9_5_FVAL                                           0x12
+#define HWIO_GCC_ULTAUDIO_LPAIF_SEC_I2S_CFG_RCGR_SRC_DIV_DIV10_FVAL                                            0x13
+#define HWIO_GCC_ULTAUDIO_LPAIF_SEC_I2S_CFG_RCGR_SRC_DIV_DIV10_5_FVAL                                          0x14
+#define HWIO_GCC_ULTAUDIO_LPAIF_SEC_I2S_CFG_RCGR_SRC_DIV_DIV11_FVAL                                            0x15
+#define HWIO_GCC_ULTAUDIO_LPAIF_SEC_I2S_CFG_RCGR_SRC_DIV_DIV11_5_FVAL                                          0x16
+#define HWIO_GCC_ULTAUDIO_LPAIF_SEC_I2S_CFG_RCGR_SRC_DIV_DIV12_FVAL                                            0x17
+#define HWIO_GCC_ULTAUDIO_LPAIF_SEC_I2S_CFG_RCGR_SRC_DIV_DIV12_5_FVAL                                          0x18
+#define HWIO_GCC_ULTAUDIO_LPAIF_SEC_I2S_CFG_RCGR_SRC_DIV_DIV13_FVAL                                            0x19
+#define HWIO_GCC_ULTAUDIO_LPAIF_SEC_I2S_CFG_RCGR_SRC_DIV_DIV13_5_FVAL                                          0x1a
+#define HWIO_GCC_ULTAUDIO_LPAIF_SEC_I2S_CFG_RCGR_SRC_DIV_DIV14_FVAL                                            0x1b
+#define HWIO_GCC_ULTAUDIO_LPAIF_SEC_I2S_CFG_RCGR_SRC_DIV_DIV14_5_FVAL                                          0x1c
+#define HWIO_GCC_ULTAUDIO_LPAIF_SEC_I2S_CFG_RCGR_SRC_DIV_DIV15_FVAL                                            0x1d
+#define HWIO_GCC_ULTAUDIO_LPAIF_SEC_I2S_CFG_RCGR_SRC_DIV_DIV15_5_FVAL                                          0x1e
+#define HWIO_GCC_ULTAUDIO_LPAIF_SEC_I2S_CFG_RCGR_SRC_DIV_DIV16_FVAL                                            0x1f
+
+#define HWIO_GCC_ULTAUDIO_LPAIF_SEC_I2S_M_ADDR                                                           (GCC_CLK_CTL_REG_REG_BASE      + 0x0002d010)
+#define HWIO_GCC_ULTAUDIO_LPAIF_SEC_I2S_M_PHYS                                                           (GCC_CLK_CTL_REG_REG_BASE_PHYS + 0x0002d010)
+#define HWIO_GCC_ULTAUDIO_LPAIF_SEC_I2S_M_OFFS                                                           (GCC_CLK_CTL_REG_REG_BASE_OFFS + 0x0002d010)
+#define HWIO_GCC_ULTAUDIO_LPAIF_SEC_I2S_M_RMSK                                                                 0xff
+#define HWIO_GCC_ULTAUDIO_LPAIF_SEC_I2S_M_ATTR                                                                  0x3
+#define HWIO_GCC_ULTAUDIO_LPAIF_SEC_I2S_M_IN          \
+        in_dword_masked(HWIO_GCC_ULTAUDIO_LPAIF_SEC_I2S_M_ADDR, HWIO_GCC_ULTAUDIO_LPAIF_SEC_I2S_M_RMSK)
+#define HWIO_GCC_ULTAUDIO_LPAIF_SEC_I2S_M_INM(m)      \
+        in_dword_masked(HWIO_GCC_ULTAUDIO_LPAIF_SEC_I2S_M_ADDR, m)
+#define HWIO_GCC_ULTAUDIO_LPAIF_SEC_I2S_M_OUT(v)      \
+        out_dword(HWIO_GCC_ULTAUDIO_LPAIF_SEC_I2S_M_ADDR,v)
+#define HWIO_GCC_ULTAUDIO_LPAIF_SEC_I2S_M_OUTM(m,v) \
+        out_dword_masked_ns(HWIO_GCC_ULTAUDIO_LPAIF_SEC_I2S_M_ADDR,m,v,HWIO_GCC_ULTAUDIO_LPAIF_SEC_I2S_M_IN)
+#define HWIO_GCC_ULTAUDIO_LPAIF_SEC_I2S_M_M_BMSK                                                               0xff
+#define HWIO_GCC_ULTAUDIO_LPAIF_SEC_I2S_M_M_SHFT                                                                0x0
+
+#define HWIO_GCC_ULTAUDIO_LPAIF_SEC_I2S_N_ADDR                                                           (GCC_CLK_CTL_REG_REG_BASE      + 0x0002d014)
+#define HWIO_GCC_ULTAUDIO_LPAIF_SEC_I2S_N_PHYS                                                           (GCC_CLK_CTL_REG_REG_BASE_PHYS + 0x0002d014)
+#define HWIO_GCC_ULTAUDIO_LPAIF_SEC_I2S_N_OFFS                                                           (GCC_CLK_CTL_REG_REG_BASE_OFFS + 0x0002d014)
+#define HWIO_GCC_ULTAUDIO_LPAIF_SEC_I2S_N_RMSK                                                                 0xff
+#define HWIO_GCC_ULTAUDIO_LPAIF_SEC_I2S_N_ATTR                                                                  0x3
+#define HWIO_GCC_ULTAUDIO_LPAIF_SEC_I2S_N_IN          \
+        in_dword_masked(HWIO_GCC_ULTAUDIO_LPAIF_SEC_I2S_N_ADDR, HWIO_GCC_ULTAUDIO_LPAIF_SEC_I2S_N_RMSK)
+#define HWIO_GCC_ULTAUDIO_LPAIF_SEC_I2S_N_INM(m)      \
+        in_dword_masked(HWIO_GCC_ULTAUDIO_LPAIF_SEC_I2S_N_ADDR, m)
+#define HWIO_GCC_ULTAUDIO_LPAIF_SEC_I2S_N_OUT(v)      \
+        out_dword(HWIO_GCC_ULTAUDIO_LPAIF_SEC_I2S_N_ADDR,v)
+#define HWIO_GCC_ULTAUDIO_LPAIF_SEC_I2S_N_OUTM(m,v) \
+        out_dword_masked_ns(HWIO_GCC_ULTAUDIO_LPAIF_SEC_I2S_N_ADDR,m,v,HWIO_GCC_ULTAUDIO_LPAIF_SEC_I2S_N_IN)
+#define HWIO_GCC_ULTAUDIO_LPAIF_SEC_I2S_N_NOT_N_MINUS_M_BMSK                                                   0xff
+#define HWIO_GCC_ULTAUDIO_LPAIF_SEC_I2S_N_NOT_N_MINUS_M_SHFT                                                    0x0
+
+#define HWIO_GCC_ULTAUDIO_LPAIF_SEC_I2S_D_ADDR                                                           (GCC_CLK_CTL_REG_REG_BASE      + 0x0002d018)
+#define HWIO_GCC_ULTAUDIO_LPAIF_SEC_I2S_D_PHYS                                                           (GCC_CLK_CTL_REG_REG_BASE_PHYS + 0x0002d018)
+#define HWIO_GCC_ULTAUDIO_LPAIF_SEC_I2S_D_OFFS                                                           (GCC_CLK_CTL_REG_REG_BASE_OFFS + 0x0002d018)
+#define HWIO_GCC_ULTAUDIO_LPAIF_SEC_I2S_D_RMSK                                                                 0xff
+#define HWIO_GCC_ULTAUDIO_LPAIF_SEC_I2S_D_ATTR                                                                  0x3
+#define HWIO_GCC_ULTAUDIO_LPAIF_SEC_I2S_D_IN          \
+        in_dword_masked(HWIO_GCC_ULTAUDIO_LPAIF_SEC_I2S_D_ADDR, HWIO_GCC_ULTAUDIO_LPAIF_SEC_I2S_D_RMSK)
+#define HWIO_GCC_ULTAUDIO_LPAIF_SEC_I2S_D_INM(m)      \
+        in_dword_masked(HWIO_GCC_ULTAUDIO_LPAIF_SEC_I2S_D_ADDR, m)
+#define HWIO_GCC_ULTAUDIO_LPAIF_SEC_I2S_D_OUT(v)      \
+        out_dword(HWIO_GCC_ULTAUDIO_LPAIF_SEC_I2S_D_ADDR,v)
+#define HWIO_GCC_ULTAUDIO_LPAIF_SEC_I2S_D_OUTM(m,v) \
+        out_dword_masked_ns(HWIO_GCC_ULTAUDIO_LPAIF_SEC_I2S_D_ADDR,m,v,HWIO_GCC_ULTAUDIO_LPAIF_SEC_I2S_D_IN)
+#define HWIO_GCC_ULTAUDIO_LPAIF_SEC_I2S_D_NOT_2D_BMSK                                                          0xff
+#define HWIO_GCC_ULTAUDIO_LPAIF_SEC_I2S_D_NOT_2D_SHFT                                                           0x0
+
+#define HWIO_GCC_ULTAUDIO_AUX_I2S_BCR_ADDR                                                               (GCC_CLK_CTL_REG_REG_BASE      + 0x0002e000)
+#define HWIO_GCC_ULTAUDIO_AUX_I2S_BCR_PHYS                                                               (GCC_CLK_CTL_REG_REG_BASE_PHYS + 0x0002e000)
+#define HWIO_GCC_ULTAUDIO_AUX_I2S_BCR_OFFS                                                               (GCC_CLK_CTL_REG_REG_BASE_OFFS + 0x0002e000)
+#define HWIO_GCC_ULTAUDIO_AUX_I2S_BCR_RMSK                                                                      0x1
+#define HWIO_GCC_ULTAUDIO_AUX_I2S_BCR_ATTR                                                                      0x3
+#define HWIO_GCC_ULTAUDIO_AUX_I2S_BCR_IN          \
+        in_dword_masked(HWIO_GCC_ULTAUDIO_AUX_I2S_BCR_ADDR, HWIO_GCC_ULTAUDIO_AUX_I2S_BCR_RMSK)
+#define HWIO_GCC_ULTAUDIO_AUX_I2S_BCR_INM(m)      \
+        in_dword_masked(HWIO_GCC_ULTAUDIO_AUX_I2S_BCR_ADDR, m)
+#define HWIO_GCC_ULTAUDIO_AUX_I2S_BCR_OUT(v)      \
+        out_dword(HWIO_GCC_ULTAUDIO_AUX_I2S_BCR_ADDR,v)
+#define HWIO_GCC_ULTAUDIO_AUX_I2S_BCR_OUTM(m,v) \
+        out_dword_masked_ns(HWIO_GCC_ULTAUDIO_AUX_I2S_BCR_ADDR,m,v,HWIO_GCC_ULTAUDIO_AUX_I2S_BCR_IN)
+#define HWIO_GCC_ULTAUDIO_AUX_I2S_BCR_BLK_ARES_BMSK                                                             0x1
+#define HWIO_GCC_ULTAUDIO_AUX_I2S_BCR_BLK_ARES_SHFT                                                             0x0
+#define HWIO_GCC_ULTAUDIO_AUX_I2S_BCR_BLK_ARES_DISABLE_FVAL                                                     0x0
+#define HWIO_GCC_ULTAUDIO_AUX_I2S_BCR_BLK_ARES_ENABLE_FVAL                                                      0x1
+
+#define HWIO_GCC_ULTAUDIO_LPAIF_AUX_I2S_CBCR_ADDR                                                        (GCC_CLK_CTL_REG_REG_BASE      + 0x0002e004)
+#define HWIO_GCC_ULTAUDIO_LPAIF_AUX_I2S_CBCR_PHYS                                                        (GCC_CLK_CTL_REG_REG_BASE_PHYS + 0x0002e004)
+#define HWIO_GCC_ULTAUDIO_LPAIF_AUX_I2S_CBCR_OFFS                                                        (GCC_CLK_CTL_REG_REG_BASE_OFFS + 0x0002e004)
+#define HWIO_GCC_ULTAUDIO_LPAIF_AUX_I2S_CBCR_RMSK                                                        0x81c00005
+#define HWIO_GCC_ULTAUDIO_LPAIF_AUX_I2S_CBCR_ATTR                                                               0x3
+#define HWIO_GCC_ULTAUDIO_LPAIF_AUX_I2S_CBCR_IN          \
+        in_dword_masked(HWIO_GCC_ULTAUDIO_LPAIF_AUX_I2S_CBCR_ADDR, HWIO_GCC_ULTAUDIO_LPAIF_AUX_I2S_CBCR_RMSK)
+#define HWIO_GCC_ULTAUDIO_LPAIF_AUX_I2S_CBCR_INM(m)      \
+        in_dword_masked(HWIO_GCC_ULTAUDIO_LPAIF_AUX_I2S_CBCR_ADDR, m)
+#define HWIO_GCC_ULTAUDIO_LPAIF_AUX_I2S_CBCR_OUT(v)      \
+        out_dword(HWIO_GCC_ULTAUDIO_LPAIF_AUX_I2S_CBCR_ADDR,v)
+#define HWIO_GCC_ULTAUDIO_LPAIF_AUX_I2S_CBCR_OUTM(m,v) \
+        out_dword_masked_ns(HWIO_GCC_ULTAUDIO_LPAIF_AUX_I2S_CBCR_ADDR,m,v,HWIO_GCC_ULTAUDIO_LPAIF_AUX_I2S_CBCR_IN)
+#define HWIO_GCC_ULTAUDIO_LPAIF_AUX_I2S_CBCR_CLK_OFF_BMSK                                                0x80000000
+#define HWIO_GCC_ULTAUDIO_LPAIF_AUX_I2S_CBCR_CLK_OFF_SHFT                                                      0x1f
+#define HWIO_GCC_ULTAUDIO_LPAIF_AUX_I2S_CBCR_IGNORE_ALL_ARES_BMSK                                         0x1000000
+#define HWIO_GCC_ULTAUDIO_LPAIF_AUX_I2S_CBCR_IGNORE_ALL_ARES_SHFT                                              0x18
+#define HWIO_GCC_ULTAUDIO_LPAIF_AUX_I2S_CBCR_IGNORE_ALL_CLK_DIS_BMSK                                       0x800000
+#define HWIO_GCC_ULTAUDIO_LPAIF_AUX_I2S_CBCR_IGNORE_ALL_CLK_DIS_SHFT                                           0x17
+#define HWIO_GCC_ULTAUDIO_LPAIF_AUX_I2S_CBCR_CLK_DIS_BMSK                                                  0x400000
+#define HWIO_GCC_ULTAUDIO_LPAIF_AUX_I2S_CBCR_CLK_DIS_SHFT                                                      0x16
+#define HWIO_GCC_ULTAUDIO_LPAIF_AUX_I2S_CBCR_CLK_ARES_BMSK                                                      0x4
+#define HWIO_GCC_ULTAUDIO_LPAIF_AUX_I2S_CBCR_CLK_ARES_SHFT                                                      0x2
+#define HWIO_GCC_ULTAUDIO_LPAIF_AUX_I2S_CBCR_CLK_ARES_NO_RESET_FVAL                                             0x0
+#define HWIO_GCC_ULTAUDIO_LPAIF_AUX_I2S_CBCR_CLK_ARES_RESET_FVAL                                                0x1
+#define HWIO_GCC_ULTAUDIO_LPAIF_AUX_I2S_CBCR_CLK_ENABLE_BMSK                                                    0x1
+#define HWIO_GCC_ULTAUDIO_LPAIF_AUX_I2S_CBCR_CLK_ENABLE_SHFT                                                    0x0
+#define HWIO_GCC_ULTAUDIO_LPAIF_AUX_I2S_CBCR_CLK_ENABLE_DISABLE_FVAL                                            0x0
+#define HWIO_GCC_ULTAUDIO_LPAIF_AUX_I2S_CBCR_CLK_ENABLE_ENABLE_FVAL                                             0x1
+
+#define HWIO_GCC_ULTAUDIO_LPAIF_AUX_I2S_CMD_RCGR_ADDR                                                    (GCC_CLK_CTL_REG_REG_BASE      + 0x0002e008)
+#define HWIO_GCC_ULTAUDIO_LPAIF_AUX_I2S_CMD_RCGR_PHYS                                                    (GCC_CLK_CTL_REG_REG_BASE_PHYS + 0x0002e008)
+#define HWIO_GCC_ULTAUDIO_LPAIF_AUX_I2S_CMD_RCGR_OFFS                                                    (GCC_CLK_CTL_REG_REG_BASE_OFFS + 0x0002e008)
+#define HWIO_GCC_ULTAUDIO_LPAIF_AUX_I2S_CMD_RCGR_RMSK                                                    0x800000f3
+#define HWIO_GCC_ULTAUDIO_LPAIF_AUX_I2S_CMD_RCGR_ATTR                                                           0x3
+#define HWIO_GCC_ULTAUDIO_LPAIF_AUX_I2S_CMD_RCGR_IN          \
+        in_dword_masked(HWIO_GCC_ULTAUDIO_LPAIF_AUX_I2S_CMD_RCGR_ADDR, HWIO_GCC_ULTAUDIO_LPAIF_AUX_I2S_CMD_RCGR_RMSK)
+#define HWIO_GCC_ULTAUDIO_LPAIF_AUX_I2S_CMD_RCGR_INM(m)      \
+        in_dword_masked(HWIO_GCC_ULTAUDIO_LPAIF_AUX_I2S_CMD_RCGR_ADDR, m)
+#define HWIO_GCC_ULTAUDIO_LPAIF_AUX_I2S_CMD_RCGR_OUT(v)      \
+        out_dword(HWIO_GCC_ULTAUDIO_LPAIF_AUX_I2S_CMD_RCGR_ADDR,v)
+#define HWIO_GCC_ULTAUDIO_LPAIF_AUX_I2S_CMD_RCGR_OUTM(m,v) \
+        out_dword_masked_ns(HWIO_GCC_ULTAUDIO_LPAIF_AUX_I2S_CMD_RCGR_ADDR,m,v,HWIO_GCC_ULTAUDIO_LPAIF_AUX_I2S_CMD_RCGR_IN)
+#define HWIO_GCC_ULTAUDIO_LPAIF_AUX_I2S_CMD_RCGR_ROOT_OFF_BMSK                                           0x80000000
+#define HWIO_GCC_ULTAUDIO_LPAIF_AUX_I2S_CMD_RCGR_ROOT_OFF_SHFT                                                 0x1f
+#define HWIO_GCC_ULTAUDIO_LPAIF_AUX_I2S_CMD_RCGR_DIRTY_D_BMSK                                                  0x80
+#define HWIO_GCC_ULTAUDIO_LPAIF_AUX_I2S_CMD_RCGR_DIRTY_D_SHFT                                                   0x7
+#define HWIO_GCC_ULTAUDIO_LPAIF_AUX_I2S_CMD_RCGR_DIRTY_N_BMSK                                                  0x40
+#define HWIO_GCC_ULTAUDIO_LPAIF_AUX_I2S_CMD_RCGR_DIRTY_N_SHFT                                                   0x6
+#define HWIO_GCC_ULTAUDIO_LPAIF_AUX_I2S_CMD_RCGR_DIRTY_M_BMSK                                                  0x20
+#define HWIO_GCC_ULTAUDIO_LPAIF_AUX_I2S_CMD_RCGR_DIRTY_M_SHFT                                                   0x5
+#define HWIO_GCC_ULTAUDIO_LPAIF_AUX_I2S_CMD_RCGR_DIRTY_CFG_RCGR_BMSK                                           0x10
+#define HWIO_GCC_ULTAUDIO_LPAIF_AUX_I2S_CMD_RCGR_DIRTY_CFG_RCGR_SHFT                                            0x4
+#define HWIO_GCC_ULTAUDIO_LPAIF_AUX_I2S_CMD_RCGR_ROOT_EN_BMSK                                                   0x2
+#define HWIO_GCC_ULTAUDIO_LPAIF_AUX_I2S_CMD_RCGR_ROOT_EN_SHFT                                                   0x1
+#define HWIO_GCC_ULTAUDIO_LPAIF_AUX_I2S_CMD_RCGR_ROOT_EN_DISABLE_FVAL                                           0x0
+#define HWIO_GCC_ULTAUDIO_LPAIF_AUX_I2S_CMD_RCGR_ROOT_EN_ENABLE_FVAL                                            0x1
+#define HWIO_GCC_ULTAUDIO_LPAIF_AUX_I2S_CMD_RCGR_UPDATE_BMSK                                                    0x1
+#define HWIO_GCC_ULTAUDIO_LPAIF_AUX_I2S_CMD_RCGR_UPDATE_SHFT                                                    0x0
+#define HWIO_GCC_ULTAUDIO_LPAIF_AUX_I2S_CMD_RCGR_UPDATE_DISABLE_FVAL                                            0x0
+#define HWIO_GCC_ULTAUDIO_LPAIF_AUX_I2S_CMD_RCGR_UPDATE_ENABLE_FVAL                                             0x1
+
+#define HWIO_GCC_ULTAUDIO_LPAIF_AUX_I2S_CFG_RCGR_ADDR                                                    (GCC_CLK_CTL_REG_REG_BASE      + 0x0002e00c)
+#define HWIO_GCC_ULTAUDIO_LPAIF_AUX_I2S_CFG_RCGR_PHYS                                                    (GCC_CLK_CTL_REG_REG_BASE_PHYS + 0x0002e00c)
+#define HWIO_GCC_ULTAUDIO_LPAIF_AUX_I2S_CFG_RCGR_OFFS                                                    (GCC_CLK_CTL_REG_REG_BASE_OFFS + 0x0002e00c)
+#define HWIO_GCC_ULTAUDIO_LPAIF_AUX_I2S_CFG_RCGR_RMSK                                                      0x10371f
+#define HWIO_GCC_ULTAUDIO_LPAIF_AUX_I2S_CFG_RCGR_ATTR                                                           0x3
+#define HWIO_GCC_ULTAUDIO_LPAIF_AUX_I2S_CFG_RCGR_IN          \
+        in_dword_masked(HWIO_GCC_ULTAUDIO_LPAIF_AUX_I2S_CFG_RCGR_ADDR, HWIO_GCC_ULTAUDIO_LPAIF_AUX_I2S_CFG_RCGR_RMSK)
+#define HWIO_GCC_ULTAUDIO_LPAIF_AUX_I2S_CFG_RCGR_INM(m)      \
+        in_dword_masked(HWIO_GCC_ULTAUDIO_LPAIF_AUX_I2S_CFG_RCGR_ADDR, m)
+#define HWIO_GCC_ULTAUDIO_LPAIF_AUX_I2S_CFG_RCGR_OUT(v)      \
+        out_dword(HWIO_GCC_ULTAUDIO_LPAIF_AUX_I2S_CFG_RCGR_ADDR,v)
+#define HWIO_GCC_ULTAUDIO_LPAIF_AUX_I2S_CFG_RCGR_OUTM(m,v) \
+        out_dword_masked_ns(HWIO_GCC_ULTAUDIO_LPAIF_AUX_I2S_CFG_RCGR_ADDR,m,v,HWIO_GCC_ULTAUDIO_LPAIF_AUX_I2S_CFG_RCGR_IN)
+#define HWIO_GCC_ULTAUDIO_LPAIF_AUX_I2S_CFG_RCGR_HW_CLK_CONTROL_BMSK                                       0x100000
+#define HWIO_GCC_ULTAUDIO_LPAIF_AUX_I2S_CFG_RCGR_HW_CLK_CONTROL_SHFT                                           0x14
+#define HWIO_GCC_ULTAUDIO_LPAIF_AUX_I2S_CFG_RCGR_HW_CLK_CONTROL_DISABLE_FVAL                                    0x0
+#define HWIO_GCC_ULTAUDIO_LPAIF_AUX_I2S_CFG_RCGR_HW_CLK_CONTROL_ENABLE_FVAL                                     0x1
+#define HWIO_GCC_ULTAUDIO_LPAIF_AUX_I2S_CFG_RCGR_MODE_BMSK                                                   0x3000
+#define HWIO_GCC_ULTAUDIO_LPAIF_AUX_I2S_CFG_RCGR_MODE_SHFT                                                      0xc
+#define HWIO_GCC_ULTAUDIO_LPAIF_AUX_I2S_CFG_RCGR_MODE_BYPASS_FVAL                                               0x0
+#define HWIO_GCC_ULTAUDIO_LPAIF_AUX_I2S_CFG_RCGR_MODE_SWALLOW_FVAL                                              0x1
+#define HWIO_GCC_ULTAUDIO_LPAIF_AUX_I2S_CFG_RCGR_MODE_DUAL_EDGE_FVAL                                            0x2
+#define HWIO_GCC_ULTAUDIO_LPAIF_AUX_I2S_CFG_RCGR_MODE_SINGLE_EDGE_FVAL                                          0x3
+#define HWIO_GCC_ULTAUDIO_LPAIF_AUX_I2S_CFG_RCGR_SRC_SEL_BMSK                                                 0x700
+#define HWIO_GCC_ULTAUDIO_LPAIF_AUX_I2S_CFG_RCGR_SRC_SEL_SHFT                                                   0x8
+#define HWIO_GCC_ULTAUDIO_LPAIF_AUX_I2S_CFG_RCGR_SRC_SEL_SRC0_FVAL                                              0x0
+#define HWIO_GCC_ULTAUDIO_LPAIF_AUX_I2S_CFG_RCGR_SRC_SEL_SRC1_FVAL                                              0x1
+#define HWIO_GCC_ULTAUDIO_LPAIF_AUX_I2S_CFG_RCGR_SRC_SEL_SRC2_FVAL                                              0x2
+#define HWIO_GCC_ULTAUDIO_LPAIF_AUX_I2S_CFG_RCGR_SRC_SEL_SRC3_FVAL                                              0x3
+#define HWIO_GCC_ULTAUDIO_LPAIF_AUX_I2S_CFG_RCGR_SRC_SEL_SRC4_FVAL                                              0x4
+#define HWIO_GCC_ULTAUDIO_LPAIF_AUX_I2S_CFG_RCGR_SRC_SEL_SRC5_FVAL                                              0x5
+#define HWIO_GCC_ULTAUDIO_LPAIF_AUX_I2S_CFG_RCGR_SRC_SEL_SRC6_FVAL                                              0x6
+#define HWIO_GCC_ULTAUDIO_LPAIF_AUX_I2S_CFG_RCGR_SRC_SEL_SRC7_FVAL                                              0x7
+#define HWIO_GCC_ULTAUDIO_LPAIF_AUX_I2S_CFG_RCGR_SRC_DIV_BMSK                                                  0x1f
+#define HWIO_GCC_ULTAUDIO_LPAIF_AUX_I2S_CFG_RCGR_SRC_DIV_SHFT                                                   0x0
+#define HWIO_GCC_ULTAUDIO_LPAIF_AUX_I2S_CFG_RCGR_SRC_DIV_BYPASS_FVAL                                            0x0
+#define HWIO_GCC_ULTAUDIO_LPAIF_AUX_I2S_CFG_RCGR_SRC_DIV_DIV1_FVAL                                              0x1
+#define HWIO_GCC_ULTAUDIO_LPAIF_AUX_I2S_CFG_RCGR_SRC_DIV_DIV1_5_FVAL                                            0x2
+#define HWIO_GCC_ULTAUDIO_LPAIF_AUX_I2S_CFG_RCGR_SRC_DIV_DIV2_FVAL                                              0x3
+#define HWIO_GCC_ULTAUDIO_LPAIF_AUX_I2S_CFG_RCGR_SRC_DIV_DIV2_5_FVAL                                            0x4
+#define HWIO_GCC_ULTAUDIO_LPAIF_AUX_I2S_CFG_RCGR_SRC_DIV_DIV3_FVAL                                              0x5
+#define HWIO_GCC_ULTAUDIO_LPAIF_AUX_I2S_CFG_RCGR_SRC_DIV_DIV3_5_FVAL                                            0x6
+#define HWIO_GCC_ULTAUDIO_LPAIF_AUX_I2S_CFG_RCGR_SRC_DIV_DIV4_FVAL                                              0x7
+#define HWIO_GCC_ULTAUDIO_LPAIF_AUX_I2S_CFG_RCGR_SRC_DIV_DIV4_5_FVAL                                            0x8
+#define HWIO_GCC_ULTAUDIO_LPAIF_AUX_I2S_CFG_RCGR_SRC_DIV_DIV5_FVAL                                              0x9
+#define HWIO_GCC_ULTAUDIO_LPAIF_AUX_I2S_CFG_RCGR_SRC_DIV_DIV5_5_FVAL                                            0xa
+#define HWIO_GCC_ULTAUDIO_LPAIF_AUX_I2S_CFG_RCGR_SRC_DIV_DIV6_FVAL                                              0xb
+#define HWIO_GCC_ULTAUDIO_LPAIF_AUX_I2S_CFG_RCGR_SRC_DIV_DIV6_5_FVAL                                            0xc
+#define HWIO_GCC_ULTAUDIO_LPAIF_AUX_I2S_CFG_RCGR_SRC_DIV_DIV7_FVAL                                              0xd
+#define HWIO_GCC_ULTAUDIO_LPAIF_AUX_I2S_CFG_RCGR_SRC_DIV_DIV7_5_FVAL                                            0xe
+#define HWIO_GCC_ULTAUDIO_LPAIF_AUX_I2S_CFG_RCGR_SRC_DIV_DIV8_FVAL                                              0xf
+#define HWIO_GCC_ULTAUDIO_LPAIF_AUX_I2S_CFG_RCGR_SRC_DIV_DIV8_5_FVAL                                           0x10
+#define HWIO_GCC_ULTAUDIO_LPAIF_AUX_I2S_CFG_RCGR_SRC_DIV_DIV9_FVAL                                             0x11
+#define HWIO_GCC_ULTAUDIO_LPAIF_AUX_I2S_CFG_RCGR_SRC_DIV_DIV9_5_FVAL                                           0x12
+#define HWIO_GCC_ULTAUDIO_LPAIF_AUX_I2S_CFG_RCGR_SRC_DIV_DIV10_FVAL                                            0x13
+#define HWIO_GCC_ULTAUDIO_LPAIF_AUX_I2S_CFG_RCGR_SRC_DIV_DIV10_5_FVAL                                          0x14
+#define HWIO_GCC_ULTAUDIO_LPAIF_AUX_I2S_CFG_RCGR_SRC_DIV_DIV11_FVAL                                            0x15
+#define HWIO_GCC_ULTAUDIO_LPAIF_AUX_I2S_CFG_RCGR_SRC_DIV_DIV11_5_FVAL                                          0x16
+#define HWIO_GCC_ULTAUDIO_LPAIF_AUX_I2S_CFG_RCGR_SRC_DIV_DIV12_FVAL                                            0x17
+#define HWIO_GCC_ULTAUDIO_LPAIF_AUX_I2S_CFG_RCGR_SRC_DIV_DIV12_5_FVAL                                          0x18
+#define HWIO_GCC_ULTAUDIO_LPAIF_AUX_I2S_CFG_RCGR_SRC_DIV_DIV13_FVAL                                            0x19
+#define HWIO_GCC_ULTAUDIO_LPAIF_AUX_I2S_CFG_RCGR_SRC_DIV_DIV13_5_FVAL                                          0x1a
+#define HWIO_GCC_ULTAUDIO_LPAIF_AUX_I2S_CFG_RCGR_SRC_DIV_DIV14_FVAL                                            0x1b
+#define HWIO_GCC_ULTAUDIO_LPAIF_AUX_I2S_CFG_RCGR_SRC_DIV_DIV14_5_FVAL                                          0x1c
+#define HWIO_GCC_ULTAUDIO_LPAIF_AUX_I2S_CFG_RCGR_SRC_DIV_DIV15_FVAL                                            0x1d
+#define HWIO_GCC_ULTAUDIO_LPAIF_AUX_I2S_CFG_RCGR_SRC_DIV_DIV15_5_FVAL                                          0x1e
+#define HWIO_GCC_ULTAUDIO_LPAIF_AUX_I2S_CFG_RCGR_SRC_DIV_DIV16_FVAL                                            0x1f
+
+#define HWIO_GCC_ULTAUDIO_LPAIF_AUX_I2S_M_ADDR                                                           (GCC_CLK_CTL_REG_REG_BASE      + 0x0002e010)
+#define HWIO_GCC_ULTAUDIO_LPAIF_AUX_I2S_M_PHYS                                                           (GCC_CLK_CTL_REG_REG_BASE_PHYS + 0x0002e010)
+#define HWIO_GCC_ULTAUDIO_LPAIF_AUX_I2S_M_OFFS                                                           (GCC_CLK_CTL_REG_REG_BASE_OFFS + 0x0002e010)
+#define HWIO_GCC_ULTAUDIO_LPAIF_AUX_I2S_M_RMSK                                                                 0xff
+#define HWIO_GCC_ULTAUDIO_LPAIF_AUX_I2S_M_ATTR                                                                  0x3
+#define HWIO_GCC_ULTAUDIO_LPAIF_AUX_I2S_M_IN          \
+        in_dword_masked(HWIO_GCC_ULTAUDIO_LPAIF_AUX_I2S_M_ADDR, HWIO_GCC_ULTAUDIO_LPAIF_AUX_I2S_M_RMSK)
+#define HWIO_GCC_ULTAUDIO_LPAIF_AUX_I2S_M_INM(m)      \
+        in_dword_masked(HWIO_GCC_ULTAUDIO_LPAIF_AUX_I2S_M_ADDR, m)
+#define HWIO_GCC_ULTAUDIO_LPAIF_AUX_I2S_M_OUT(v)      \
+        out_dword(HWIO_GCC_ULTAUDIO_LPAIF_AUX_I2S_M_ADDR,v)
+#define HWIO_GCC_ULTAUDIO_LPAIF_AUX_I2S_M_OUTM(m,v) \
+        out_dword_masked_ns(HWIO_GCC_ULTAUDIO_LPAIF_AUX_I2S_M_ADDR,m,v,HWIO_GCC_ULTAUDIO_LPAIF_AUX_I2S_M_IN)
+#define HWIO_GCC_ULTAUDIO_LPAIF_AUX_I2S_M_M_BMSK                                                               0xff
+#define HWIO_GCC_ULTAUDIO_LPAIF_AUX_I2S_M_M_SHFT                                                                0x0
+
+#define HWIO_GCC_ULTAUDIO_LPAIF_AUX_I2S_N_ADDR                                                           (GCC_CLK_CTL_REG_REG_BASE      + 0x0002e014)
+#define HWIO_GCC_ULTAUDIO_LPAIF_AUX_I2S_N_PHYS                                                           (GCC_CLK_CTL_REG_REG_BASE_PHYS + 0x0002e014)
+#define HWIO_GCC_ULTAUDIO_LPAIF_AUX_I2S_N_OFFS                                                           (GCC_CLK_CTL_REG_REG_BASE_OFFS + 0x0002e014)
+#define HWIO_GCC_ULTAUDIO_LPAIF_AUX_I2S_N_RMSK                                                                 0xff
+#define HWIO_GCC_ULTAUDIO_LPAIF_AUX_I2S_N_ATTR                                                                  0x3
+#define HWIO_GCC_ULTAUDIO_LPAIF_AUX_I2S_N_IN          \
+        in_dword_masked(HWIO_GCC_ULTAUDIO_LPAIF_AUX_I2S_N_ADDR, HWIO_GCC_ULTAUDIO_LPAIF_AUX_I2S_N_RMSK)
+#define HWIO_GCC_ULTAUDIO_LPAIF_AUX_I2S_N_INM(m)      \
+        in_dword_masked(HWIO_GCC_ULTAUDIO_LPAIF_AUX_I2S_N_ADDR, m)
+#define HWIO_GCC_ULTAUDIO_LPAIF_AUX_I2S_N_OUT(v)      \
+        out_dword(HWIO_GCC_ULTAUDIO_LPAIF_AUX_I2S_N_ADDR,v)
+#define HWIO_GCC_ULTAUDIO_LPAIF_AUX_I2S_N_OUTM(m,v) \
+        out_dword_masked_ns(HWIO_GCC_ULTAUDIO_LPAIF_AUX_I2S_N_ADDR,m,v,HWIO_GCC_ULTAUDIO_LPAIF_AUX_I2S_N_IN)
+#define HWIO_GCC_ULTAUDIO_LPAIF_AUX_I2S_N_NOT_N_MINUS_M_BMSK                                                   0xff
+#define HWIO_GCC_ULTAUDIO_LPAIF_AUX_I2S_N_NOT_N_MINUS_M_SHFT                                                    0x0
+
+#define HWIO_GCC_ULTAUDIO_LPAIF_AUX_I2S_D_ADDR                                                           (GCC_CLK_CTL_REG_REG_BASE      + 0x0002e018)
+#define HWIO_GCC_ULTAUDIO_LPAIF_AUX_I2S_D_PHYS                                                           (GCC_CLK_CTL_REG_REG_BASE_PHYS + 0x0002e018)
+#define HWIO_GCC_ULTAUDIO_LPAIF_AUX_I2S_D_OFFS                                                           (GCC_CLK_CTL_REG_REG_BASE_OFFS + 0x0002e018)
+#define HWIO_GCC_ULTAUDIO_LPAIF_AUX_I2S_D_RMSK                                                                 0xff
+#define HWIO_GCC_ULTAUDIO_LPAIF_AUX_I2S_D_ATTR                                                                  0x3
+#define HWIO_GCC_ULTAUDIO_LPAIF_AUX_I2S_D_IN          \
+        in_dword_masked(HWIO_GCC_ULTAUDIO_LPAIF_AUX_I2S_D_ADDR, HWIO_GCC_ULTAUDIO_LPAIF_AUX_I2S_D_RMSK)
+#define HWIO_GCC_ULTAUDIO_LPAIF_AUX_I2S_D_INM(m)      \
+        in_dword_masked(HWIO_GCC_ULTAUDIO_LPAIF_AUX_I2S_D_ADDR, m)
+#define HWIO_GCC_ULTAUDIO_LPAIF_AUX_I2S_D_OUT(v)      \
+        out_dword(HWIO_GCC_ULTAUDIO_LPAIF_AUX_I2S_D_ADDR,v)
+#define HWIO_GCC_ULTAUDIO_LPAIF_AUX_I2S_D_OUTM(m,v) \
+        out_dword_masked_ns(HWIO_GCC_ULTAUDIO_LPAIF_AUX_I2S_D_ADDR,m,v,HWIO_GCC_ULTAUDIO_LPAIF_AUX_I2S_D_IN)
+#define HWIO_GCC_ULTAUDIO_LPAIF_AUX_I2S_D_NOT_2D_BMSK                                                          0xff
+#define HWIO_GCC_ULTAUDIO_LPAIF_AUX_I2S_D_NOT_2D_SHFT                                                           0x0
+
+#define HWIO_GCC_AUDIO_CXO_BCR_ADDR                                                                      (GCC_CLK_CTL_REG_REG_BASE      + 0x0002f000)
+#define HWIO_GCC_AUDIO_CXO_BCR_PHYS                                                                      (GCC_CLK_CTL_REG_REG_BASE_PHYS + 0x0002f000)
+#define HWIO_GCC_AUDIO_CXO_BCR_OFFS                                                                      (GCC_CLK_CTL_REG_REG_BASE_OFFS + 0x0002f000)
+#define HWIO_GCC_AUDIO_CXO_BCR_RMSK                                                                             0x1
+#define HWIO_GCC_AUDIO_CXO_BCR_ATTR                                                                             0x3
+#define HWIO_GCC_AUDIO_CXO_BCR_IN          \
+        in_dword_masked(HWIO_GCC_AUDIO_CXO_BCR_ADDR, HWIO_GCC_AUDIO_CXO_BCR_RMSK)
+#define HWIO_GCC_AUDIO_CXO_BCR_INM(m)      \
+        in_dword_masked(HWIO_GCC_AUDIO_CXO_BCR_ADDR, m)
+#define HWIO_GCC_AUDIO_CXO_BCR_OUT(v)      \
+        out_dword(HWIO_GCC_AUDIO_CXO_BCR_ADDR,v)
+#define HWIO_GCC_AUDIO_CXO_BCR_OUTM(m,v) \
+        out_dword_masked_ns(HWIO_GCC_AUDIO_CXO_BCR_ADDR,m,v,HWIO_GCC_AUDIO_CXO_BCR_IN)
+#define HWIO_GCC_AUDIO_CXO_BCR_BLK_ARES_BMSK                                                                    0x1
+#define HWIO_GCC_AUDIO_CXO_BCR_BLK_ARES_SHFT                                                                    0x0
+#define HWIO_GCC_AUDIO_CXO_BCR_BLK_ARES_DISABLE_FVAL                                                            0x0
+#define HWIO_GCC_AUDIO_CXO_BCR_BLK_ARES_ENABLE_FVAL                                                             0x1
+
+#define HWIO_GCC_ULTAUDIO_AVSYNC_XO_CBCR_ADDR                                                            (GCC_CLK_CTL_REG_REG_BASE      + 0x0002f004)
+#define HWIO_GCC_ULTAUDIO_AVSYNC_XO_CBCR_PHYS                                                            (GCC_CLK_CTL_REG_REG_BASE_PHYS + 0x0002f004)
+#define HWIO_GCC_ULTAUDIO_AVSYNC_XO_CBCR_OFFS                                                            (GCC_CLK_CTL_REG_REG_BASE_OFFS + 0x0002f004)
+#define HWIO_GCC_ULTAUDIO_AVSYNC_XO_CBCR_RMSK                                                            0x81c00005
+#define HWIO_GCC_ULTAUDIO_AVSYNC_XO_CBCR_ATTR                                                                   0x3
+#define HWIO_GCC_ULTAUDIO_AVSYNC_XO_CBCR_IN          \
+        in_dword_masked(HWIO_GCC_ULTAUDIO_AVSYNC_XO_CBCR_ADDR, HWIO_GCC_ULTAUDIO_AVSYNC_XO_CBCR_RMSK)
+#define HWIO_GCC_ULTAUDIO_AVSYNC_XO_CBCR_INM(m)      \
+        in_dword_masked(HWIO_GCC_ULTAUDIO_AVSYNC_XO_CBCR_ADDR, m)
+#define HWIO_GCC_ULTAUDIO_AVSYNC_XO_CBCR_OUT(v)      \
+        out_dword(HWIO_GCC_ULTAUDIO_AVSYNC_XO_CBCR_ADDR,v)
+#define HWIO_GCC_ULTAUDIO_AVSYNC_XO_CBCR_OUTM(m,v) \
+        out_dword_masked_ns(HWIO_GCC_ULTAUDIO_AVSYNC_XO_CBCR_ADDR,m,v,HWIO_GCC_ULTAUDIO_AVSYNC_XO_CBCR_IN)
+#define HWIO_GCC_ULTAUDIO_AVSYNC_XO_CBCR_CLK_OFF_BMSK                                                    0x80000000
+#define HWIO_GCC_ULTAUDIO_AVSYNC_XO_CBCR_CLK_OFF_SHFT                                                          0x1f
+#define HWIO_GCC_ULTAUDIO_AVSYNC_XO_CBCR_IGNORE_ALL_ARES_BMSK                                             0x1000000
+#define HWIO_GCC_ULTAUDIO_AVSYNC_XO_CBCR_IGNORE_ALL_ARES_SHFT                                                  0x18
+#define HWIO_GCC_ULTAUDIO_AVSYNC_XO_CBCR_IGNORE_ALL_CLK_DIS_BMSK                                           0x800000
+#define HWIO_GCC_ULTAUDIO_AVSYNC_XO_CBCR_IGNORE_ALL_CLK_DIS_SHFT                                               0x17
+#define HWIO_GCC_ULTAUDIO_AVSYNC_XO_CBCR_CLK_DIS_BMSK                                                      0x400000
+#define HWIO_GCC_ULTAUDIO_AVSYNC_XO_CBCR_CLK_DIS_SHFT                                                          0x16
+#define HWIO_GCC_ULTAUDIO_AVSYNC_XO_CBCR_CLK_ARES_BMSK                                                          0x4
+#define HWIO_GCC_ULTAUDIO_AVSYNC_XO_CBCR_CLK_ARES_SHFT                                                          0x2
+#define HWIO_GCC_ULTAUDIO_AVSYNC_XO_CBCR_CLK_ARES_NO_RESET_FVAL                                                 0x0
+#define HWIO_GCC_ULTAUDIO_AVSYNC_XO_CBCR_CLK_ARES_RESET_FVAL                                                    0x1
+#define HWIO_GCC_ULTAUDIO_AVSYNC_XO_CBCR_CLK_ENABLE_BMSK                                                        0x1
+#define HWIO_GCC_ULTAUDIO_AVSYNC_XO_CBCR_CLK_ENABLE_SHFT                                                        0x0
+#define HWIO_GCC_ULTAUDIO_AVSYNC_XO_CBCR_CLK_ENABLE_DISABLE_FVAL                                                0x0
+#define HWIO_GCC_ULTAUDIO_AVSYNC_XO_CBCR_CLK_ENABLE_ENABLE_FVAL                                                 0x1
+
+#define HWIO_GCC_ULTAUDIO_XO_CMD_RCGR_ADDR                                                               (GCC_CLK_CTL_REG_REG_BASE      + 0x0002f008)
+#define HWIO_GCC_ULTAUDIO_XO_CMD_RCGR_PHYS                                                               (GCC_CLK_CTL_REG_REG_BASE_PHYS + 0x0002f008)
+#define HWIO_GCC_ULTAUDIO_XO_CMD_RCGR_OFFS                                                               (GCC_CLK_CTL_REG_REG_BASE_OFFS + 0x0002f008)
+#define HWIO_GCC_ULTAUDIO_XO_CMD_RCGR_RMSK                                                               0x800000f3
+#define HWIO_GCC_ULTAUDIO_XO_CMD_RCGR_ATTR                                                                      0x3
+#define HWIO_GCC_ULTAUDIO_XO_CMD_RCGR_IN          \
+        in_dword_masked(HWIO_GCC_ULTAUDIO_XO_CMD_RCGR_ADDR, HWIO_GCC_ULTAUDIO_XO_CMD_RCGR_RMSK)
+#define HWIO_GCC_ULTAUDIO_XO_CMD_RCGR_INM(m)      \
+        in_dword_masked(HWIO_GCC_ULTAUDIO_XO_CMD_RCGR_ADDR, m)
+#define HWIO_GCC_ULTAUDIO_XO_CMD_RCGR_OUT(v)      \
+        out_dword(HWIO_GCC_ULTAUDIO_XO_CMD_RCGR_ADDR,v)
+#define HWIO_GCC_ULTAUDIO_XO_CMD_RCGR_OUTM(m,v) \
+        out_dword_masked_ns(HWIO_GCC_ULTAUDIO_XO_CMD_RCGR_ADDR,m,v,HWIO_GCC_ULTAUDIO_XO_CMD_RCGR_IN)
+#define HWIO_GCC_ULTAUDIO_XO_CMD_RCGR_ROOT_OFF_BMSK                                                      0x80000000
+#define HWIO_GCC_ULTAUDIO_XO_CMD_RCGR_ROOT_OFF_SHFT                                                            0x1f
+#define HWIO_GCC_ULTAUDIO_XO_CMD_RCGR_DIRTY_D_BMSK                                                             0x80
+#define HWIO_GCC_ULTAUDIO_XO_CMD_RCGR_DIRTY_D_SHFT                                                              0x7
+#define HWIO_GCC_ULTAUDIO_XO_CMD_RCGR_DIRTY_N_BMSK                                                             0x40
+#define HWIO_GCC_ULTAUDIO_XO_CMD_RCGR_DIRTY_N_SHFT                                                              0x6
+#define HWIO_GCC_ULTAUDIO_XO_CMD_RCGR_DIRTY_M_BMSK                                                             0x20
+#define HWIO_GCC_ULTAUDIO_XO_CMD_RCGR_DIRTY_M_SHFT                                                              0x5
+#define HWIO_GCC_ULTAUDIO_XO_CMD_RCGR_DIRTY_CFG_RCGR_BMSK                                                      0x10
+#define HWIO_GCC_ULTAUDIO_XO_CMD_RCGR_DIRTY_CFG_RCGR_SHFT                                                       0x4
+#define HWIO_GCC_ULTAUDIO_XO_CMD_RCGR_ROOT_EN_BMSK                                                              0x2
+#define HWIO_GCC_ULTAUDIO_XO_CMD_RCGR_ROOT_EN_SHFT                                                              0x1
+#define HWIO_GCC_ULTAUDIO_XO_CMD_RCGR_ROOT_EN_DISABLE_FVAL                                                      0x0
+#define HWIO_GCC_ULTAUDIO_XO_CMD_RCGR_ROOT_EN_ENABLE_FVAL                                                       0x1
+#define HWIO_GCC_ULTAUDIO_XO_CMD_RCGR_UPDATE_BMSK                                                               0x1
+#define HWIO_GCC_ULTAUDIO_XO_CMD_RCGR_UPDATE_SHFT                                                               0x0
+#define HWIO_GCC_ULTAUDIO_XO_CMD_RCGR_UPDATE_DISABLE_FVAL                                                       0x0
+#define HWIO_GCC_ULTAUDIO_XO_CMD_RCGR_UPDATE_ENABLE_FVAL                                                        0x1
+
+#define HWIO_GCC_ULTAUDIO_XO_CFG_RCGR_ADDR                                                               (GCC_CLK_CTL_REG_REG_BASE      + 0x0002f00c)
+#define HWIO_GCC_ULTAUDIO_XO_CFG_RCGR_PHYS                                                               (GCC_CLK_CTL_REG_REG_BASE_PHYS + 0x0002f00c)
+#define HWIO_GCC_ULTAUDIO_XO_CFG_RCGR_OFFS                                                               (GCC_CLK_CTL_REG_REG_BASE_OFFS + 0x0002f00c)
+#define HWIO_GCC_ULTAUDIO_XO_CFG_RCGR_RMSK                                                                 0x10371f
+#define HWIO_GCC_ULTAUDIO_XO_CFG_RCGR_ATTR                                                                      0x3
+#define HWIO_GCC_ULTAUDIO_XO_CFG_RCGR_IN          \
+        in_dword_masked(HWIO_GCC_ULTAUDIO_XO_CFG_RCGR_ADDR, HWIO_GCC_ULTAUDIO_XO_CFG_RCGR_RMSK)
+#define HWIO_GCC_ULTAUDIO_XO_CFG_RCGR_INM(m)      \
+        in_dword_masked(HWIO_GCC_ULTAUDIO_XO_CFG_RCGR_ADDR, m)
+#define HWIO_GCC_ULTAUDIO_XO_CFG_RCGR_OUT(v)      \
+        out_dword(HWIO_GCC_ULTAUDIO_XO_CFG_RCGR_ADDR,v)
+#define HWIO_GCC_ULTAUDIO_XO_CFG_RCGR_OUTM(m,v) \
+        out_dword_masked_ns(HWIO_GCC_ULTAUDIO_XO_CFG_RCGR_ADDR,m,v,HWIO_GCC_ULTAUDIO_XO_CFG_RCGR_IN)
+#define HWIO_GCC_ULTAUDIO_XO_CFG_RCGR_HW_CLK_CONTROL_BMSK                                                  0x100000
+#define HWIO_GCC_ULTAUDIO_XO_CFG_RCGR_HW_CLK_CONTROL_SHFT                                                      0x14
+#define HWIO_GCC_ULTAUDIO_XO_CFG_RCGR_HW_CLK_CONTROL_DISABLE_FVAL                                               0x0
+#define HWIO_GCC_ULTAUDIO_XO_CFG_RCGR_HW_CLK_CONTROL_ENABLE_FVAL                                                0x1
+#define HWIO_GCC_ULTAUDIO_XO_CFG_RCGR_MODE_BMSK                                                              0x3000
+#define HWIO_GCC_ULTAUDIO_XO_CFG_RCGR_MODE_SHFT                                                                 0xc
+#define HWIO_GCC_ULTAUDIO_XO_CFG_RCGR_MODE_BYPASS_FVAL                                                          0x0
+#define HWIO_GCC_ULTAUDIO_XO_CFG_RCGR_MODE_SWALLOW_FVAL                                                         0x1
+#define HWIO_GCC_ULTAUDIO_XO_CFG_RCGR_MODE_DUAL_EDGE_FVAL                                                       0x2
+#define HWIO_GCC_ULTAUDIO_XO_CFG_RCGR_MODE_SINGLE_EDGE_FVAL                                                     0x3
+#define HWIO_GCC_ULTAUDIO_XO_CFG_RCGR_SRC_SEL_BMSK                                                            0x700
+#define HWIO_GCC_ULTAUDIO_XO_CFG_RCGR_SRC_SEL_SHFT                                                              0x8
+#define HWIO_GCC_ULTAUDIO_XO_CFG_RCGR_SRC_SEL_SRC0_FVAL                                                         0x0
+#define HWIO_GCC_ULTAUDIO_XO_CFG_RCGR_SRC_SEL_SRC1_FVAL                                                         0x1
+#define HWIO_GCC_ULTAUDIO_XO_CFG_RCGR_SRC_SEL_SRC2_FVAL                                                         0x2
+#define HWIO_GCC_ULTAUDIO_XO_CFG_RCGR_SRC_SEL_SRC3_FVAL                                                         0x3
+#define HWIO_GCC_ULTAUDIO_XO_CFG_RCGR_SRC_SEL_SRC4_FVAL                                                         0x4
+#define HWIO_GCC_ULTAUDIO_XO_CFG_RCGR_SRC_SEL_SRC5_FVAL                                                         0x5
+#define HWIO_GCC_ULTAUDIO_XO_CFG_RCGR_SRC_SEL_SRC6_FVAL                                                         0x6
+#define HWIO_GCC_ULTAUDIO_XO_CFG_RCGR_SRC_SEL_SRC7_FVAL                                                         0x7
+#define HWIO_GCC_ULTAUDIO_XO_CFG_RCGR_SRC_DIV_BMSK                                                             0x1f
+#define HWIO_GCC_ULTAUDIO_XO_CFG_RCGR_SRC_DIV_SHFT                                                              0x0
+#define HWIO_GCC_ULTAUDIO_XO_CFG_RCGR_SRC_DIV_BYPASS_FVAL                                                       0x0
+#define HWIO_GCC_ULTAUDIO_XO_CFG_RCGR_SRC_DIV_DIV1_FVAL                                                         0x1
+#define HWIO_GCC_ULTAUDIO_XO_CFG_RCGR_SRC_DIV_DIV1_5_FVAL                                                       0x2
+#define HWIO_GCC_ULTAUDIO_XO_CFG_RCGR_SRC_DIV_DIV2_FVAL                                                         0x3
+#define HWIO_GCC_ULTAUDIO_XO_CFG_RCGR_SRC_DIV_DIV2_5_FVAL                                                       0x4
+#define HWIO_GCC_ULTAUDIO_XO_CFG_RCGR_SRC_DIV_DIV3_FVAL                                                         0x5
+#define HWIO_GCC_ULTAUDIO_XO_CFG_RCGR_SRC_DIV_DIV3_5_FVAL                                                       0x6
+#define HWIO_GCC_ULTAUDIO_XO_CFG_RCGR_SRC_DIV_DIV4_FVAL                                                         0x7
+#define HWIO_GCC_ULTAUDIO_XO_CFG_RCGR_SRC_DIV_DIV4_5_FVAL                                                       0x8
+#define HWIO_GCC_ULTAUDIO_XO_CFG_RCGR_SRC_DIV_DIV5_FVAL                                                         0x9
+#define HWIO_GCC_ULTAUDIO_XO_CFG_RCGR_SRC_DIV_DIV5_5_FVAL                                                       0xa
+#define HWIO_GCC_ULTAUDIO_XO_CFG_RCGR_SRC_DIV_DIV6_FVAL                                                         0xb
+#define HWIO_GCC_ULTAUDIO_XO_CFG_RCGR_SRC_DIV_DIV6_5_FVAL                                                       0xc
+#define HWIO_GCC_ULTAUDIO_XO_CFG_RCGR_SRC_DIV_DIV7_FVAL                                                         0xd
+#define HWIO_GCC_ULTAUDIO_XO_CFG_RCGR_SRC_DIV_DIV7_5_FVAL                                                       0xe
+#define HWIO_GCC_ULTAUDIO_XO_CFG_RCGR_SRC_DIV_DIV8_FVAL                                                         0xf
+#define HWIO_GCC_ULTAUDIO_XO_CFG_RCGR_SRC_DIV_DIV8_5_FVAL                                                      0x10
+#define HWIO_GCC_ULTAUDIO_XO_CFG_RCGR_SRC_DIV_DIV9_FVAL                                                        0x11
+#define HWIO_GCC_ULTAUDIO_XO_CFG_RCGR_SRC_DIV_DIV9_5_FVAL                                                      0x12
+#define HWIO_GCC_ULTAUDIO_XO_CFG_RCGR_SRC_DIV_DIV10_FVAL                                                       0x13
+#define HWIO_GCC_ULTAUDIO_XO_CFG_RCGR_SRC_DIV_DIV10_5_FVAL                                                     0x14
+#define HWIO_GCC_ULTAUDIO_XO_CFG_RCGR_SRC_DIV_DIV11_FVAL                                                       0x15
+#define HWIO_GCC_ULTAUDIO_XO_CFG_RCGR_SRC_DIV_DIV11_5_FVAL                                                     0x16
+#define HWIO_GCC_ULTAUDIO_XO_CFG_RCGR_SRC_DIV_DIV12_FVAL                                                       0x17
+#define HWIO_GCC_ULTAUDIO_XO_CFG_RCGR_SRC_DIV_DIV12_5_FVAL                                                     0x18
+#define HWIO_GCC_ULTAUDIO_XO_CFG_RCGR_SRC_DIV_DIV13_FVAL                                                       0x19
+#define HWIO_GCC_ULTAUDIO_XO_CFG_RCGR_SRC_DIV_DIV13_5_FVAL                                                     0x1a
+#define HWIO_GCC_ULTAUDIO_XO_CFG_RCGR_SRC_DIV_DIV14_FVAL                                                       0x1b
+#define HWIO_GCC_ULTAUDIO_XO_CFG_RCGR_SRC_DIV_DIV14_5_FVAL                                                     0x1c
+#define HWIO_GCC_ULTAUDIO_XO_CFG_RCGR_SRC_DIV_DIV15_FVAL                                                       0x1d
+#define HWIO_GCC_ULTAUDIO_XO_CFG_RCGR_SRC_DIV_DIV15_5_FVAL                                                     0x1e
+#define HWIO_GCC_ULTAUDIO_XO_CFG_RCGR_SRC_DIV_DIV16_FVAL                                                       0x1f
+
+#define HWIO_GCC_ULTAUDIO_XO_M_ADDR                                                                      (GCC_CLK_CTL_REG_REG_BASE      + 0x0002f010)
+#define HWIO_GCC_ULTAUDIO_XO_M_PHYS                                                                      (GCC_CLK_CTL_REG_REG_BASE_PHYS + 0x0002f010)
+#define HWIO_GCC_ULTAUDIO_XO_M_OFFS                                                                      (GCC_CLK_CTL_REG_REG_BASE_OFFS + 0x0002f010)
+#define HWIO_GCC_ULTAUDIO_XO_M_RMSK                                                                            0xff
+#define HWIO_GCC_ULTAUDIO_XO_M_ATTR                                                                             0x3
+#define HWIO_GCC_ULTAUDIO_XO_M_IN          \
+        in_dword_masked(HWIO_GCC_ULTAUDIO_XO_M_ADDR, HWIO_GCC_ULTAUDIO_XO_M_RMSK)
+#define HWIO_GCC_ULTAUDIO_XO_M_INM(m)      \
+        in_dword_masked(HWIO_GCC_ULTAUDIO_XO_M_ADDR, m)
+#define HWIO_GCC_ULTAUDIO_XO_M_OUT(v)      \
+        out_dword(HWIO_GCC_ULTAUDIO_XO_M_ADDR,v)
+#define HWIO_GCC_ULTAUDIO_XO_M_OUTM(m,v) \
+        out_dword_masked_ns(HWIO_GCC_ULTAUDIO_XO_M_ADDR,m,v,HWIO_GCC_ULTAUDIO_XO_M_IN)
+#define HWIO_GCC_ULTAUDIO_XO_M_M_BMSK                                                                          0xff
+#define HWIO_GCC_ULTAUDIO_XO_M_M_SHFT                                                                           0x0
+
+#define HWIO_GCC_ULTAUDIO_XO_N_ADDR                                                                      (GCC_CLK_CTL_REG_REG_BASE      + 0x0002f014)
+#define HWIO_GCC_ULTAUDIO_XO_N_PHYS                                                                      (GCC_CLK_CTL_REG_REG_BASE_PHYS + 0x0002f014)
+#define HWIO_GCC_ULTAUDIO_XO_N_OFFS                                                                      (GCC_CLK_CTL_REG_REG_BASE_OFFS + 0x0002f014)
+#define HWIO_GCC_ULTAUDIO_XO_N_RMSK                                                                            0xff
+#define HWIO_GCC_ULTAUDIO_XO_N_ATTR                                                                             0x3
+#define HWIO_GCC_ULTAUDIO_XO_N_IN          \
+        in_dword_masked(HWIO_GCC_ULTAUDIO_XO_N_ADDR, HWIO_GCC_ULTAUDIO_XO_N_RMSK)
+#define HWIO_GCC_ULTAUDIO_XO_N_INM(m)      \
+        in_dword_masked(HWIO_GCC_ULTAUDIO_XO_N_ADDR, m)
+#define HWIO_GCC_ULTAUDIO_XO_N_OUT(v)      \
+        out_dword(HWIO_GCC_ULTAUDIO_XO_N_ADDR,v)
+#define HWIO_GCC_ULTAUDIO_XO_N_OUTM(m,v) \
+        out_dword_masked_ns(HWIO_GCC_ULTAUDIO_XO_N_ADDR,m,v,HWIO_GCC_ULTAUDIO_XO_N_IN)
+#define HWIO_GCC_ULTAUDIO_XO_N_NOT_N_MINUS_M_BMSK                                                              0xff
+#define HWIO_GCC_ULTAUDIO_XO_N_NOT_N_MINUS_M_SHFT                                                               0x0
+
+#define HWIO_GCC_ULTAUDIO_XO_D_ADDR                                                                      (GCC_CLK_CTL_REG_REG_BASE      + 0x0002f018)
+#define HWIO_GCC_ULTAUDIO_XO_D_PHYS                                                                      (GCC_CLK_CTL_REG_REG_BASE_PHYS + 0x0002f018)
+#define HWIO_GCC_ULTAUDIO_XO_D_OFFS                                                                      (GCC_CLK_CTL_REG_REG_BASE_OFFS + 0x0002f018)
+#define HWIO_GCC_ULTAUDIO_XO_D_RMSK                                                                            0xff
+#define HWIO_GCC_ULTAUDIO_XO_D_ATTR                                                                             0x3
+#define HWIO_GCC_ULTAUDIO_XO_D_IN          \
+        in_dword_masked(HWIO_GCC_ULTAUDIO_XO_D_ADDR, HWIO_GCC_ULTAUDIO_XO_D_RMSK)
+#define HWIO_GCC_ULTAUDIO_XO_D_INM(m)      \
+        in_dword_masked(HWIO_GCC_ULTAUDIO_XO_D_ADDR, m)
+#define HWIO_GCC_ULTAUDIO_XO_D_OUT(v)      \
+        out_dword(HWIO_GCC_ULTAUDIO_XO_D_ADDR,v)
+#define HWIO_GCC_ULTAUDIO_XO_D_OUTM(m,v) \
+        out_dword_masked_ns(HWIO_GCC_ULTAUDIO_XO_D_ADDR,m,v,HWIO_GCC_ULTAUDIO_XO_D_IN)
+#define HWIO_GCC_ULTAUDIO_XO_D_NOT_2D_BMSK                                                                     0xff
+#define HWIO_GCC_ULTAUDIO_XO_D_NOT_2D_SHFT                                                                      0x0
+
+#define HWIO_GCC_ULTAUDIO_EXT_I2S_BCR_ADDR                                                               (GCC_CLK_CTL_REG_REG_BASE      + 0x00030000)
+#define HWIO_GCC_ULTAUDIO_EXT_I2S_BCR_PHYS                                                               (GCC_CLK_CTL_REG_REG_BASE_PHYS + 0x00030000)
+#define HWIO_GCC_ULTAUDIO_EXT_I2S_BCR_OFFS                                                               (GCC_CLK_CTL_REG_REG_BASE_OFFS + 0x00030000)
+#define HWIO_GCC_ULTAUDIO_EXT_I2S_BCR_RMSK                                                                      0x1
+#define HWIO_GCC_ULTAUDIO_EXT_I2S_BCR_ATTR                                                                      0x3
+#define HWIO_GCC_ULTAUDIO_EXT_I2S_BCR_IN          \
+        in_dword_masked(HWIO_GCC_ULTAUDIO_EXT_I2S_BCR_ADDR, HWIO_GCC_ULTAUDIO_EXT_I2S_BCR_RMSK)
+#define HWIO_GCC_ULTAUDIO_EXT_I2S_BCR_INM(m)      \
+        in_dword_masked(HWIO_GCC_ULTAUDIO_EXT_I2S_BCR_ADDR, m)
+#define HWIO_GCC_ULTAUDIO_EXT_I2S_BCR_OUT(v)      \
+        out_dword(HWIO_GCC_ULTAUDIO_EXT_I2S_BCR_ADDR,v)
+#define HWIO_GCC_ULTAUDIO_EXT_I2S_BCR_OUTM(m,v) \
+        out_dword_masked_ns(HWIO_GCC_ULTAUDIO_EXT_I2S_BCR_ADDR,m,v,HWIO_GCC_ULTAUDIO_EXT_I2S_BCR_IN)
+#define HWIO_GCC_ULTAUDIO_EXT_I2S_BCR_BLK_ARES_BMSK                                                             0x1
+#define HWIO_GCC_ULTAUDIO_EXT_I2S_BCR_BLK_ARES_SHFT                                                             0x0
+#define HWIO_GCC_ULTAUDIO_EXT_I2S_BCR_BLK_ARES_DISABLE_FVAL                                                     0x0
+#define HWIO_GCC_ULTAUDIO_EXT_I2S_BCR_BLK_ARES_ENABLE_FVAL                                                      0x1
+
+#define HWIO_GCC_ULTAUDIO_LPAIF_EXT_I2S_CBCR_ADDR                                                        (GCC_CLK_CTL_REG_REG_BASE      + 0x00030004)
+#define HWIO_GCC_ULTAUDIO_LPAIF_EXT_I2S_CBCR_PHYS                                                        (GCC_CLK_CTL_REG_REG_BASE_PHYS + 0x00030004)
+#define HWIO_GCC_ULTAUDIO_LPAIF_EXT_I2S_CBCR_OFFS                                                        (GCC_CLK_CTL_REG_REG_BASE_OFFS + 0x00030004)
+#define HWIO_GCC_ULTAUDIO_LPAIF_EXT_I2S_CBCR_RMSK                                                        0x81c00005
+#define HWIO_GCC_ULTAUDIO_LPAIF_EXT_I2S_CBCR_ATTR                                                               0x3
+#define HWIO_GCC_ULTAUDIO_LPAIF_EXT_I2S_CBCR_IN          \
+        in_dword_masked(HWIO_GCC_ULTAUDIO_LPAIF_EXT_I2S_CBCR_ADDR, HWIO_GCC_ULTAUDIO_LPAIF_EXT_I2S_CBCR_RMSK)
+#define HWIO_GCC_ULTAUDIO_LPAIF_EXT_I2S_CBCR_INM(m)      \
+        in_dword_masked(HWIO_GCC_ULTAUDIO_LPAIF_EXT_I2S_CBCR_ADDR, m)
+#define HWIO_GCC_ULTAUDIO_LPAIF_EXT_I2S_CBCR_OUT(v)      \
+        out_dword(HWIO_GCC_ULTAUDIO_LPAIF_EXT_I2S_CBCR_ADDR,v)
+#define HWIO_GCC_ULTAUDIO_LPAIF_EXT_I2S_CBCR_OUTM(m,v) \
+        out_dword_masked_ns(HWIO_GCC_ULTAUDIO_LPAIF_EXT_I2S_CBCR_ADDR,m,v,HWIO_GCC_ULTAUDIO_LPAIF_EXT_I2S_CBCR_IN)
+#define HWIO_GCC_ULTAUDIO_LPAIF_EXT_I2S_CBCR_CLK_OFF_BMSK                                                0x80000000
+#define HWIO_GCC_ULTAUDIO_LPAIF_EXT_I2S_CBCR_CLK_OFF_SHFT                                                      0x1f
+#define HWIO_GCC_ULTAUDIO_LPAIF_EXT_I2S_CBCR_IGNORE_ALL_ARES_BMSK                                         0x1000000
+#define HWIO_GCC_ULTAUDIO_LPAIF_EXT_I2S_CBCR_IGNORE_ALL_ARES_SHFT                                              0x18
+#define HWIO_GCC_ULTAUDIO_LPAIF_EXT_I2S_CBCR_IGNORE_ALL_CLK_DIS_BMSK                                       0x800000
+#define HWIO_GCC_ULTAUDIO_LPAIF_EXT_I2S_CBCR_IGNORE_ALL_CLK_DIS_SHFT                                           0x17
+#define HWIO_GCC_ULTAUDIO_LPAIF_EXT_I2S_CBCR_CLK_DIS_BMSK                                                  0x400000
+#define HWIO_GCC_ULTAUDIO_LPAIF_EXT_I2S_CBCR_CLK_DIS_SHFT                                                      0x16
+#define HWIO_GCC_ULTAUDIO_LPAIF_EXT_I2S_CBCR_CLK_ARES_BMSK                                                      0x4
+#define HWIO_GCC_ULTAUDIO_LPAIF_EXT_I2S_CBCR_CLK_ARES_SHFT                                                      0x2
+#define HWIO_GCC_ULTAUDIO_LPAIF_EXT_I2S_CBCR_CLK_ARES_NO_RESET_FVAL                                             0x0
+#define HWIO_GCC_ULTAUDIO_LPAIF_EXT_I2S_CBCR_CLK_ARES_RESET_FVAL                                                0x1
+#define HWIO_GCC_ULTAUDIO_LPAIF_EXT_I2S_CBCR_CLK_ENABLE_BMSK                                                    0x1
+#define HWIO_GCC_ULTAUDIO_LPAIF_EXT_I2S_CBCR_CLK_ENABLE_SHFT                                                    0x0
+#define HWIO_GCC_ULTAUDIO_LPAIF_EXT_I2S_CBCR_CLK_ENABLE_DISABLE_FVAL                                            0x0
+#define HWIO_GCC_ULTAUDIO_LPAIF_EXT_I2S_CBCR_CLK_ENABLE_ENABLE_FVAL                                             0x1
+
+#define HWIO_GCC_ULTAUDIO_LPAIF_EXT_I2S_CMD_RCGR_ADDR                                                    (GCC_CLK_CTL_REG_REG_BASE      + 0x00030008)
+#define HWIO_GCC_ULTAUDIO_LPAIF_EXT_I2S_CMD_RCGR_PHYS                                                    (GCC_CLK_CTL_REG_REG_BASE_PHYS + 0x00030008)
+#define HWIO_GCC_ULTAUDIO_LPAIF_EXT_I2S_CMD_RCGR_OFFS                                                    (GCC_CLK_CTL_REG_REG_BASE_OFFS + 0x00030008)
+#define HWIO_GCC_ULTAUDIO_LPAIF_EXT_I2S_CMD_RCGR_RMSK                                                    0x800000f3
+#define HWIO_GCC_ULTAUDIO_LPAIF_EXT_I2S_CMD_RCGR_ATTR                                                           0x3
+#define HWIO_GCC_ULTAUDIO_LPAIF_EXT_I2S_CMD_RCGR_IN          \
+        in_dword_masked(HWIO_GCC_ULTAUDIO_LPAIF_EXT_I2S_CMD_RCGR_ADDR, HWIO_GCC_ULTAUDIO_LPAIF_EXT_I2S_CMD_RCGR_RMSK)
+#define HWIO_GCC_ULTAUDIO_LPAIF_EXT_I2S_CMD_RCGR_INM(m)      \
+        in_dword_masked(HWIO_GCC_ULTAUDIO_LPAIF_EXT_I2S_CMD_RCGR_ADDR, m)
+#define HWIO_GCC_ULTAUDIO_LPAIF_EXT_I2S_CMD_RCGR_OUT(v)      \
+        out_dword(HWIO_GCC_ULTAUDIO_LPAIF_EXT_I2S_CMD_RCGR_ADDR,v)
+#define HWIO_GCC_ULTAUDIO_LPAIF_EXT_I2S_CMD_RCGR_OUTM(m,v) \
+        out_dword_masked_ns(HWIO_GCC_ULTAUDIO_LPAIF_EXT_I2S_CMD_RCGR_ADDR,m,v,HWIO_GCC_ULTAUDIO_LPAIF_EXT_I2S_CMD_RCGR_IN)
+#define HWIO_GCC_ULTAUDIO_LPAIF_EXT_I2S_CMD_RCGR_ROOT_OFF_BMSK                                           0x80000000
+#define HWIO_GCC_ULTAUDIO_LPAIF_EXT_I2S_CMD_RCGR_ROOT_OFF_SHFT                                                 0x1f
+#define HWIO_GCC_ULTAUDIO_LPAIF_EXT_I2S_CMD_RCGR_DIRTY_D_BMSK                                                  0x80
+#define HWIO_GCC_ULTAUDIO_LPAIF_EXT_I2S_CMD_RCGR_DIRTY_D_SHFT                                                   0x7
+#define HWIO_GCC_ULTAUDIO_LPAIF_EXT_I2S_CMD_RCGR_DIRTY_N_BMSK                                                  0x40
+#define HWIO_GCC_ULTAUDIO_LPAIF_EXT_I2S_CMD_RCGR_DIRTY_N_SHFT                                                   0x6
+#define HWIO_GCC_ULTAUDIO_LPAIF_EXT_I2S_CMD_RCGR_DIRTY_M_BMSK                                                  0x20
+#define HWIO_GCC_ULTAUDIO_LPAIF_EXT_I2S_CMD_RCGR_DIRTY_M_SHFT                                                   0x5
+#define HWIO_GCC_ULTAUDIO_LPAIF_EXT_I2S_CMD_RCGR_DIRTY_CFG_RCGR_BMSK                                           0x10
+#define HWIO_GCC_ULTAUDIO_LPAIF_EXT_I2S_CMD_RCGR_DIRTY_CFG_RCGR_SHFT                                            0x4
+#define HWIO_GCC_ULTAUDIO_LPAIF_EXT_I2S_CMD_RCGR_ROOT_EN_BMSK                                                   0x2
+#define HWIO_GCC_ULTAUDIO_LPAIF_EXT_I2S_CMD_RCGR_ROOT_EN_SHFT                                                   0x1
+#define HWIO_GCC_ULTAUDIO_LPAIF_EXT_I2S_CMD_RCGR_ROOT_EN_DISABLE_FVAL                                           0x0
+#define HWIO_GCC_ULTAUDIO_LPAIF_EXT_I2S_CMD_RCGR_ROOT_EN_ENABLE_FVAL                                            0x1
+#define HWIO_GCC_ULTAUDIO_LPAIF_EXT_I2S_CMD_RCGR_UPDATE_BMSK                                                    0x1
+#define HWIO_GCC_ULTAUDIO_LPAIF_EXT_I2S_CMD_RCGR_UPDATE_SHFT                                                    0x0
+#define HWIO_GCC_ULTAUDIO_LPAIF_EXT_I2S_CMD_RCGR_UPDATE_DISABLE_FVAL                                            0x0
+#define HWIO_GCC_ULTAUDIO_LPAIF_EXT_I2S_CMD_RCGR_UPDATE_ENABLE_FVAL                                             0x1
+
+#define HWIO_GCC_ULTAUDIO_LPAIF_EXT_I2S_CFG_RCGR_ADDR                                                    (GCC_CLK_CTL_REG_REG_BASE      + 0x0003000c)
+#define HWIO_GCC_ULTAUDIO_LPAIF_EXT_I2S_CFG_RCGR_PHYS                                                    (GCC_CLK_CTL_REG_REG_BASE_PHYS + 0x0003000c)
+#define HWIO_GCC_ULTAUDIO_LPAIF_EXT_I2S_CFG_RCGR_OFFS                                                    (GCC_CLK_CTL_REG_REG_BASE_OFFS + 0x0003000c)
+#define HWIO_GCC_ULTAUDIO_LPAIF_EXT_I2S_CFG_RCGR_RMSK                                                      0x10371f
+#define HWIO_GCC_ULTAUDIO_LPAIF_EXT_I2S_CFG_RCGR_ATTR                                                           0x3
+#define HWIO_GCC_ULTAUDIO_LPAIF_EXT_I2S_CFG_RCGR_IN          \
+        in_dword_masked(HWIO_GCC_ULTAUDIO_LPAIF_EXT_I2S_CFG_RCGR_ADDR, HWIO_GCC_ULTAUDIO_LPAIF_EXT_I2S_CFG_RCGR_RMSK)
+#define HWIO_GCC_ULTAUDIO_LPAIF_EXT_I2S_CFG_RCGR_INM(m)      \
+        in_dword_masked(HWIO_GCC_ULTAUDIO_LPAIF_EXT_I2S_CFG_RCGR_ADDR, m)
+#define HWIO_GCC_ULTAUDIO_LPAIF_EXT_I2S_CFG_RCGR_OUT(v)      \
+        out_dword(HWIO_GCC_ULTAUDIO_LPAIF_EXT_I2S_CFG_RCGR_ADDR,v)
+#define HWIO_GCC_ULTAUDIO_LPAIF_EXT_I2S_CFG_RCGR_OUTM(m,v) \
+        out_dword_masked_ns(HWIO_GCC_ULTAUDIO_LPAIF_EXT_I2S_CFG_RCGR_ADDR,m,v,HWIO_GCC_ULTAUDIO_LPAIF_EXT_I2S_CFG_RCGR_IN)
+#define HWIO_GCC_ULTAUDIO_LPAIF_EXT_I2S_CFG_RCGR_HW_CLK_CONTROL_BMSK                                       0x100000
+#define HWIO_GCC_ULTAUDIO_LPAIF_EXT_I2S_CFG_RCGR_HW_CLK_CONTROL_SHFT                                           0x14
+#define HWIO_GCC_ULTAUDIO_LPAIF_EXT_I2S_CFG_RCGR_HW_CLK_CONTROL_DISABLE_FVAL                                    0x0
+#define HWIO_GCC_ULTAUDIO_LPAIF_EXT_I2S_CFG_RCGR_HW_CLK_CONTROL_ENABLE_FVAL                                     0x1
+#define HWIO_GCC_ULTAUDIO_LPAIF_EXT_I2S_CFG_RCGR_MODE_BMSK                                                   0x3000
+#define HWIO_GCC_ULTAUDIO_LPAIF_EXT_I2S_CFG_RCGR_MODE_SHFT                                                      0xc
+#define HWIO_GCC_ULTAUDIO_LPAIF_EXT_I2S_CFG_RCGR_MODE_BYPASS_FVAL                                               0x0
+#define HWIO_GCC_ULTAUDIO_LPAIF_EXT_I2S_CFG_RCGR_MODE_SWALLOW_FVAL                                              0x1
+#define HWIO_GCC_ULTAUDIO_LPAIF_EXT_I2S_CFG_RCGR_MODE_DUAL_EDGE_FVAL                                            0x2
+#define HWIO_GCC_ULTAUDIO_LPAIF_EXT_I2S_CFG_RCGR_MODE_SINGLE_EDGE_FVAL                                          0x3
+#define HWIO_GCC_ULTAUDIO_LPAIF_EXT_I2S_CFG_RCGR_SRC_SEL_BMSK                                                 0x700
+#define HWIO_GCC_ULTAUDIO_LPAIF_EXT_I2S_CFG_RCGR_SRC_SEL_SHFT                                                   0x8
+#define HWIO_GCC_ULTAUDIO_LPAIF_EXT_I2S_CFG_RCGR_SRC_SEL_SRC0_FVAL                                              0x0
+#define HWIO_GCC_ULTAUDIO_LPAIF_EXT_I2S_CFG_RCGR_SRC_SEL_SRC1_FVAL                                              0x1
+#define HWIO_GCC_ULTAUDIO_LPAIF_EXT_I2S_CFG_RCGR_SRC_SEL_SRC2_FVAL                                              0x2
+#define HWIO_GCC_ULTAUDIO_LPAIF_EXT_I2S_CFG_RCGR_SRC_SEL_SRC3_FVAL                                              0x3
+#define HWIO_GCC_ULTAUDIO_LPAIF_EXT_I2S_CFG_RCGR_SRC_SEL_SRC4_FVAL                                              0x4
+#define HWIO_GCC_ULTAUDIO_LPAIF_EXT_I2S_CFG_RCGR_SRC_SEL_SRC5_FVAL                                              0x5
+#define HWIO_GCC_ULTAUDIO_LPAIF_EXT_I2S_CFG_RCGR_SRC_SEL_SRC6_FVAL                                              0x6
+#define HWIO_GCC_ULTAUDIO_LPAIF_EXT_I2S_CFG_RCGR_SRC_SEL_SRC7_FVAL                                              0x7
+#define HWIO_GCC_ULTAUDIO_LPAIF_EXT_I2S_CFG_RCGR_SRC_DIV_BMSK                                                  0x1f
+#define HWIO_GCC_ULTAUDIO_LPAIF_EXT_I2S_CFG_RCGR_SRC_DIV_SHFT                                                   0x0
+#define HWIO_GCC_ULTAUDIO_LPAIF_EXT_I2S_CFG_RCGR_SRC_DIV_BYPASS_FVAL                                            0x0
+#define HWIO_GCC_ULTAUDIO_LPAIF_EXT_I2S_CFG_RCGR_SRC_DIV_DIV1_FVAL                                              0x1
+#define HWIO_GCC_ULTAUDIO_LPAIF_EXT_I2S_CFG_RCGR_SRC_DIV_DIV1_5_FVAL                                            0x2
+#define HWIO_GCC_ULTAUDIO_LPAIF_EXT_I2S_CFG_RCGR_SRC_DIV_DIV2_FVAL                                              0x3
+#define HWIO_GCC_ULTAUDIO_LPAIF_EXT_I2S_CFG_RCGR_SRC_DIV_DIV2_5_FVAL                                            0x4
+#define HWIO_GCC_ULTAUDIO_LPAIF_EXT_I2S_CFG_RCGR_SRC_DIV_DIV3_FVAL                                              0x5
+#define HWIO_GCC_ULTAUDIO_LPAIF_EXT_I2S_CFG_RCGR_SRC_DIV_DIV3_5_FVAL                                            0x6
+#define HWIO_GCC_ULTAUDIO_LPAIF_EXT_I2S_CFG_RCGR_SRC_DIV_DIV4_FVAL                                              0x7
+#define HWIO_GCC_ULTAUDIO_LPAIF_EXT_I2S_CFG_RCGR_SRC_DIV_DIV4_5_FVAL                                            0x8
+#define HWIO_GCC_ULTAUDIO_LPAIF_EXT_I2S_CFG_RCGR_SRC_DIV_DIV5_FVAL                                              0x9
+#define HWIO_GCC_ULTAUDIO_LPAIF_EXT_I2S_CFG_RCGR_SRC_DIV_DIV5_5_FVAL                                            0xa
+#define HWIO_GCC_ULTAUDIO_LPAIF_EXT_I2S_CFG_RCGR_SRC_DIV_DIV6_FVAL                                              0xb
+#define HWIO_GCC_ULTAUDIO_LPAIF_EXT_I2S_CFG_RCGR_SRC_DIV_DIV6_5_FVAL                                            0xc
+#define HWIO_GCC_ULTAUDIO_LPAIF_EXT_I2S_CFG_RCGR_SRC_DIV_DIV7_FVAL                                              0xd
+#define HWIO_GCC_ULTAUDIO_LPAIF_EXT_I2S_CFG_RCGR_SRC_DIV_DIV7_5_FVAL                                            0xe
+#define HWIO_GCC_ULTAUDIO_LPAIF_EXT_I2S_CFG_RCGR_SRC_DIV_DIV8_FVAL                                              0xf
+#define HWIO_GCC_ULTAUDIO_LPAIF_EXT_I2S_CFG_RCGR_SRC_DIV_DIV8_5_FVAL                                           0x10
+#define HWIO_GCC_ULTAUDIO_LPAIF_EXT_I2S_CFG_RCGR_SRC_DIV_DIV9_FVAL                                             0x11
+#define HWIO_GCC_ULTAUDIO_LPAIF_EXT_I2S_CFG_RCGR_SRC_DIV_DIV9_5_FVAL                                           0x12
+#define HWIO_GCC_ULTAUDIO_LPAIF_EXT_I2S_CFG_RCGR_SRC_DIV_DIV10_FVAL                                            0x13
+#define HWIO_GCC_ULTAUDIO_LPAIF_EXT_I2S_CFG_RCGR_SRC_DIV_DIV10_5_FVAL                                          0x14
+#define HWIO_GCC_ULTAUDIO_LPAIF_EXT_I2S_CFG_RCGR_SRC_DIV_DIV11_FVAL                                            0x15
+#define HWIO_GCC_ULTAUDIO_LPAIF_EXT_I2S_CFG_RCGR_SRC_DIV_DIV11_5_FVAL                                          0x16
+#define HWIO_GCC_ULTAUDIO_LPAIF_EXT_I2S_CFG_RCGR_SRC_DIV_DIV12_FVAL                                            0x17
+#define HWIO_GCC_ULTAUDIO_LPAIF_EXT_I2S_CFG_RCGR_SRC_DIV_DIV12_5_FVAL                                          0x18
+#define HWIO_GCC_ULTAUDIO_LPAIF_EXT_I2S_CFG_RCGR_SRC_DIV_DIV13_FVAL                                            0x19
+#define HWIO_GCC_ULTAUDIO_LPAIF_EXT_I2S_CFG_RCGR_SRC_DIV_DIV13_5_FVAL                                          0x1a
+#define HWIO_GCC_ULTAUDIO_LPAIF_EXT_I2S_CFG_RCGR_SRC_DIV_DIV14_FVAL                                            0x1b
+#define HWIO_GCC_ULTAUDIO_LPAIF_EXT_I2S_CFG_RCGR_SRC_DIV_DIV14_5_FVAL                                          0x1c
+#define HWIO_GCC_ULTAUDIO_LPAIF_EXT_I2S_CFG_RCGR_SRC_DIV_DIV15_FVAL                                            0x1d
+#define HWIO_GCC_ULTAUDIO_LPAIF_EXT_I2S_CFG_RCGR_SRC_DIV_DIV15_5_FVAL                                          0x1e
+#define HWIO_GCC_ULTAUDIO_LPAIF_EXT_I2S_CFG_RCGR_SRC_DIV_DIV16_FVAL                                            0x1f
+
+#define HWIO_GCC_ULTAUDIO_LPAIF_EXT_I2S_M_ADDR                                                           (GCC_CLK_CTL_REG_REG_BASE      + 0x00030010)
+#define HWIO_GCC_ULTAUDIO_LPAIF_EXT_I2S_M_PHYS                                                           (GCC_CLK_CTL_REG_REG_BASE_PHYS + 0x00030010)
+#define HWIO_GCC_ULTAUDIO_LPAIF_EXT_I2S_M_OFFS                                                           (GCC_CLK_CTL_REG_REG_BASE_OFFS + 0x00030010)
+#define HWIO_GCC_ULTAUDIO_LPAIF_EXT_I2S_M_RMSK                                                                 0xff
+#define HWIO_GCC_ULTAUDIO_LPAIF_EXT_I2S_M_ATTR                                                                  0x3
+#define HWIO_GCC_ULTAUDIO_LPAIF_EXT_I2S_M_IN          \
+        in_dword_masked(HWIO_GCC_ULTAUDIO_LPAIF_EXT_I2S_M_ADDR, HWIO_GCC_ULTAUDIO_LPAIF_EXT_I2S_M_RMSK)
+#define HWIO_GCC_ULTAUDIO_LPAIF_EXT_I2S_M_INM(m)      \
+        in_dword_masked(HWIO_GCC_ULTAUDIO_LPAIF_EXT_I2S_M_ADDR, m)
+#define HWIO_GCC_ULTAUDIO_LPAIF_EXT_I2S_M_OUT(v)      \
+        out_dword(HWIO_GCC_ULTAUDIO_LPAIF_EXT_I2S_M_ADDR,v)
+#define HWIO_GCC_ULTAUDIO_LPAIF_EXT_I2S_M_OUTM(m,v) \
+        out_dword_masked_ns(HWIO_GCC_ULTAUDIO_LPAIF_EXT_I2S_M_ADDR,m,v,HWIO_GCC_ULTAUDIO_LPAIF_EXT_I2S_M_IN)
+#define HWIO_GCC_ULTAUDIO_LPAIF_EXT_I2S_M_M_BMSK                                                               0xff
+#define HWIO_GCC_ULTAUDIO_LPAIF_EXT_I2S_M_M_SHFT                                                                0x0
+
+#define HWIO_GCC_ULTAUDIO_LPAIF_EXT_I2S_N_ADDR                                                           (GCC_CLK_CTL_REG_REG_BASE      + 0x00030014)
+#define HWIO_GCC_ULTAUDIO_LPAIF_EXT_I2S_N_PHYS                                                           (GCC_CLK_CTL_REG_REG_BASE_PHYS + 0x00030014)
+#define HWIO_GCC_ULTAUDIO_LPAIF_EXT_I2S_N_OFFS                                                           (GCC_CLK_CTL_REG_REG_BASE_OFFS + 0x00030014)
+#define HWIO_GCC_ULTAUDIO_LPAIF_EXT_I2S_N_RMSK                                                                 0xff
+#define HWIO_GCC_ULTAUDIO_LPAIF_EXT_I2S_N_ATTR                                                                  0x3
+#define HWIO_GCC_ULTAUDIO_LPAIF_EXT_I2S_N_IN          \
+        in_dword_masked(HWIO_GCC_ULTAUDIO_LPAIF_EXT_I2S_N_ADDR, HWIO_GCC_ULTAUDIO_LPAIF_EXT_I2S_N_RMSK)
+#define HWIO_GCC_ULTAUDIO_LPAIF_EXT_I2S_N_INM(m)      \
+        in_dword_masked(HWIO_GCC_ULTAUDIO_LPAIF_EXT_I2S_N_ADDR, m)
+#define HWIO_GCC_ULTAUDIO_LPAIF_EXT_I2S_N_OUT(v)      \
+        out_dword(HWIO_GCC_ULTAUDIO_LPAIF_EXT_I2S_N_ADDR,v)
+#define HWIO_GCC_ULTAUDIO_LPAIF_EXT_I2S_N_OUTM(m,v) \
+        out_dword_masked_ns(HWIO_GCC_ULTAUDIO_LPAIF_EXT_I2S_N_ADDR,m,v,HWIO_GCC_ULTAUDIO_LPAIF_EXT_I2S_N_IN)
+#define HWIO_GCC_ULTAUDIO_LPAIF_EXT_I2S_N_NOT_N_MINUS_M_BMSK                                                   0xff
+#define HWIO_GCC_ULTAUDIO_LPAIF_EXT_I2S_N_NOT_N_MINUS_M_SHFT                                                    0x0
+
+#define HWIO_GCC_ULTAUDIO_LPAIF_EXT_I2S_D_ADDR                                                           (GCC_CLK_CTL_REG_REG_BASE      + 0x00030018)
+#define HWIO_GCC_ULTAUDIO_LPAIF_EXT_I2S_D_PHYS                                                           (GCC_CLK_CTL_REG_REG_BASE_PHYS + 0x00030018)
+#define HWIO_GCC_ULTAUDIO_LPAIF_EXT_I2S_D_OFFS                                                           (GCC_CLK_CTL_REG_REG_BASE_OFFS + 0x00030018)
+#define HWIO_GCC_ULTAUDIO_LPAIF_EXT_I2S_D_RMSK                                                                 0xff
+#define HWIO_GCC_ULTAUDIO_LPAIF_EXT_I2S_D_ATTR                                                                  0x3
+#define HWIO_GCC_ULTAUDIO_LPAIF_EXT_I2S_D_IN          \
+        in_dword_masked(HWIO_GCC_ULTAUDIO_LPAIF_EXT_I2S_D_ADDR, HWIO_GCC_ULTAUDIO_LPAIF_EXT_I2S_D_RMSK)
+#define HWIO_GCC_ULTAUDIO_LPAIF_EXT_I2S_D_INM(m)      \
+        in_dword_masked(HWIO_GCC_ULTAUDIO_LPAIF_EXT_I2S_D_ADDR, m)
+#define HWIO_GCC_ULTAUDIO_LPAIF_EXT_I2S_D_OUT(v)      \
+        out_dword(HWIO_GCC_ULTAUDIO_LPAIF_EXT_I2S_D_ADDR,v)
+#define HWIO_GCC_ULTAUDIO_LPAIF_EXT_I2S_D_OUTM(m,v) \
+        out_dword_masked_ns(HWIO_GCC_ULTAUDIO_LPAIF_EXT_I2S_D_ADDR,m,v,HWIO_GCC_ULTAUDIO_LPAIF_EXT_I2S_D_IN)
+#define HWIO_GCC_ULTAUDIO_LPAIF_EXT_I2S_D_NOT_2D_BMSK                                                          0xff
+#define HWIO_GCC_ULTAUDIO_LPAIF_EXT_I2S_D_NOT_2D_SHFT                                                           0x0
+
+#define HWIO_GCC_SLIMBUS_BCR_ADDR                                                                        (GCC_CLK_CTL_REG_REG_BASE      + 0x00031000)
+#define HWIO_GCC_SLIMBUS_BCR_PHYS                                                                        (GCC_CLK_CTL_REG_REG_BASE_PHYS + 0x00031000)
+#define HWIO_GCC_SLIMBUS_BCR_OFFS                                                                        (GCC_CLK_CTL_REG_REG_BASE_OFFS + 0x00031000)
+#define HWIO_GCC_SLIMBUS_BCR_RMSK                                                                               0x1
+#define HWIO_GCC_SLIMBUS_BCR_ATTR                                                                               0x3
+#define HWIO_GCC_SLIMBUS_BCR_IN          \
+        in_dword_masked(HWIO_GCC_SLIMBUS_BCR_ADDR, HWIO_GCC_SLIMBUS_BCR_RMSK)
+#define HWIO_GCC_SLIMBUS_BCR_INM(m)      \
+        in_dword_masked(HWIO_GCC_SLIMBUS_BCR_ADDR, m)
+#define HWIO_GCC_SLIMBUS_BCR_OUT(v)      \
+        out_dword(HWIO_GCC_SLIMBUS_BCR_ADDR,v)
+#define HWIO_GCC_SLIMBUS_BCR_OUTM(m,v) \
+        out_dword_masked_ns(HWIO_GCC_SLIMBUS_BCR_ADDR,m,v,HWIO_GCC_SLIMBUS_BCR_IN)
+#define HWIO_GCC_SLIMBUS_BCR_BLK_ARES_BMSK                                                                      0x1
+#define HWIO_GCC_SLIMBUS_BCR_BLK_ARES_SHFT                                                                      0x0
+#define HWIO_GCC_SLIMBUS_BCR_BLK_ARES_DISABLE_FVAL                                                              0x0
+#define HWIO_GCC_SLIMBUS_BCR_BLK_ARES_ENABLE_FVAL                                                               0x1
+
+#define HWIO_GCC_ULTAUDIO_LPAIF_SLIMBUS_CORE_CBCR_ADDR                                                   (GCC_CLK_CTL_REG_REG_BASE      + 0x00031004)
+#define HWIO_GCC_ULTAUDIO_LPAIF_SLIMBUS_CORE_CBCR_PHYS                                                   (GCC_CLK_CTL_REG_REG_BASE_PHYS + 0x00031004)
+#define HWIO_GCC_ULTAUDIO_LPAIF_SLIMBUS_CORE_CBCR_OFFS                                                   (GCC_CLK_CTL_REG_REG_BASE_OFFS + 0x00031004)
+#define HWIO_GCC_ULTAUDIO_LPAIF_SLIMBUS_CORE_CBCR_RMSK                                                   0x81c00005
+#define HWIO_GCC_ULTAUDIO_LPAIF_SLIMBUS_CORE_CBCR_ATTR                                                          0x3
+#define HWIO_GCC_ULTAUDIO_LPAIF_SLIMBUS_CORE_CBCR_IN          \
+        in_dword_masked(HWIO_GCC_ULTAUDIO_LPAIF_SLIMBUS_CORE_CBCR_ADDR, HWIO_GCC_ULTAUDIO_LPAIF_SLIMBUS_CORE_CBCR_RMSK)
+#define HWIO_GCC_ULTAUDIO_LPAIF_SLIMBUS_CORE_CBCR_INM(m)      \
+        in_dword_masked(HWIO_GCC_ULTAUDIO_LPAIF_SLIMBUS_CORE_CBCR_ADDR, m)
+#define HWIO_GCC_ULTAUDIO_LPAIF_SLIMBUS_CORE_CBCR_OUT(v)      \
+        out_dword(HWIO_GCC_ULTAUDIO_LPAIF_SLIMBUS_CORE_CBCR_ADDR,v)
+#define HWIO_GCC_ULTAUDIO_LPAIF_SLIMBUS_CORE_CBCR_OUTM(m,v) \
+        out_dword_masked_ns(HWIO_GCC_ULTAUDIO_LPAIF_SLIMBUS_CORE_CBCR_ADDR,m,v,HWIO_GCC_ULTAUDIO_LPAIF_SLIMBUS_CORE_CBCR_IN)
+#define HWIO_GCC_ULTAUDIO_LPAIF_SLIMBUS_CORE_CBCR_CLK_OFF_BMSK                                           0x80000000
+#define HWIO_GCC_ULTAUDIO_LPAIF_SLIMBUS_CORE_CBCR_CLK_OFF_SHFT                                                 0x1f
+#define HWIO_GCC_ULTAUDIO_LPAIF_SLIMBUS_CORE_CBCR_IGNORE_ALL_ARES_BMSK                                    0x1000000
+#define HWIO_GCC_ULTAUDIO_LPAIF_SLIMBUS_CORE_CBCR_IGNORE_ALL_ARES_SHFT                                         0x18
+#define HWIO_GCC_ULTAUDIO_LPAIF_SLIMBUS_CORE_CBCR_IGNORE_ALL_CLK_DIS_BMSK                                  0x800000
+#define HWIO_GCC_ULTAUDIO_LPAIF_SLIMBUS_CORE_CBCR_IGNORE_ALL_CLK_DIS_SHFT                                      0x17
+#define HWIO_GCC_ULTAUDIO_LPAIF_SLIMBUS_CORE_CBCR_CLK_DIS_BMSK                                             0x400000
+#define HWIO_GCC_ULTAUDIO_LPAIF_SLIMBUS_CORE_CBCR_CLK_DIS_SHFT                                                 0x16
+#define HWIO_GCC_ULTAUDIO_LPAIF_SLIMBUS_CORE_CBCR_CLK_ARES_BMSK                                                 0x4
+#define HWIO_GCC_ULTAUDIO_LPAIF_SLIMBUS_CORE_CBCR_CLK_ARES_SHFT                                                 0x2
+#define HWIO_GCC_ULTAUDIO_LPAIF_SLIMBUS_CORE_CBCR_CLK_ARES_NO_RESET_FVAL                                        0x0
+#define HWIO_GCC_ULTAUDIO_LPAIF_SLIMBUS_CORE_CBCR_CLK_ARES_RESET_FVAL                                           0x1
+#define HWIO_GCC_ULTAUDIO_LPAIF_SLIMBUS_CORE_CBCR_CLK_ENABLE_BMSK                                               0x1
+#define HWIO_GCC_ULTAUDIO_LPAIF_SLIMBUS_CORE_CBCR_CLK_ENABLE_SHFT                                               0x0
+#define HWIO_GCC_ULTAUDIO_LPAIF_SLIMBUS_CORE_CBCR_CLK_ENABLE_DISABLE_FVAL                                       0x0
+#define HWIO_GCC_ULTAUDIO_LPAIF_SLIMBUS_CORE_CBCR_CLK_ENABLE_ENABLE_FVAL                                        0x1
+
+#define HWIO_GCC_ULTAUDIO_LPAIF_SLIMBUS_CORE_CMD_RCGR_ADDR                                               (GCC_CLK_CTL_REG_REG_BASE      + 0x00031008)
+#define HWIO_GCC_ULTAUDIO_LPAIF_SLIMBUS_CORE_CMD_RCGR_PHYS                                               (GCC_CLK_CTL_REG_REG_BASE_PHYS + 0x00031008)
+#define HWIO_GCC_ULTAUDIO_LPAIF_SLIMBUS_CORE_CMD_RCGR_OFFS                                               (GCC_CLK_CTL_REG_REG_BASE_OFFS + 0x00031008)
+#define HWIO_GCC_ULTAUDIO_LPAIF_SLIMBUS_CORE_CMD_RCGR_RMSK                                               0x800000f3
+#define HWIO_GCC_ULTAUDIO_LPAIF_SLIMBUS_CORE_CMD_RCGR_ATTR                                                      0x3
+#define HWIO_GCC_ULTAUDIO_LPAIF_SLIMBUS_CORE_CMD_RCGR_IN          \
+        in_dword_masked(HWIO_GCC_ULTAUDIO_LPAIF_SLIMBUS_CORE_CMD_RCGR_ADDR, HWIO_GCC_ULTAUDIO_LPAIF_SLIMBUS_CORE_CMD_RCGR_RMSK)
+#define HWIO_GCC_ULTAUDIO_LPAIF_SLIMBUS_CORE_CMD_RCGR_INM(m)      \
+        in_dword_masked(HWIO_GCC_ULTAUDIO_LPAIF_SLIMBUS_CORE_CMD_RCGR_ADDR, m)
+#define HWIO_GCC_ULTAUDIO_LPAIF_SLIMBUS_CORE_CMD_RCGR_OUT(v)      \
+        out_dword(HWIO_GCC_ULTAUDIO_LPAIF_SLIMBUS_CORE_CMD_RCGR_ADDR,v)
+#define HWIO_GCC_ULTAUDIO_LPAIF_SLIMBUS_CORE_CMD_RCGR_OUTM(m,v) \
+        out_dword_masked_ns(HWIO_GCC_ULTAUDIO_LPAIF_SLIMBUS_CORE_CMD_RCGR_ADDR,m,v,HWIO_GCC_ULTAUDIO_LPAIF_SLIMBUS_CORE_CMD_RCGR_IN)
+#define HWIO_GCC_ULTAUDIO_LPAIF_SLIMBUS_CORE_CMD_RCGR_ROOT_OFF_BMSK                                      0x80000000
+#define HWIO_GCC_ULTAUDIO_LPAIF_SLIMBUS_CORE_CMD_RCGR_ROOT_OFF_SHFT                                            0x1f
+#define HWIO_GCC_ULTAUDIO_LPAIF_SLIMBUS_CORE_CMD_RCGR_DIRTY_D_BMSK                                             0x80
+#define HWIO_GCC_ULTAUDIO_LPAIF_SLIMBUS_CORE_CMD_RCGR_DIRTY_D_SHFT                                              0x7
+#define HWIO_GCC_ULTAUDIO_LPAIF_SLIMBUS_CORE_CMD_RCGR_DIRTY_N_BMSK                                             0x40
+#define HWIO_GCC_ULTAUDIO_LPAIF_SLIMBUS_CORE_CMD_RCGR_DIRTY_N_SHFT                                              0x6
+#define HWIO_GCC_ULTAUDIO_LPAIF_SLIMBUS_CORE_CMD_RCGR_DIRTY_M_BMSK                                             0x20
+#define HWIO_GCC_ULTAUDIO_LPAIF_SLIMBUS_CORE_CMD_RCGR_DIRTY_M_SHFT                                              0x5
+#define HWIO_GCC_ULTAUDIO_LPAIF_SLIMBUS_CORE_CMD_RCGR_DIRTY_CFG_RCGR_BMSK                                      0x10
+#define HWIO_GCC_ULTAUDIO_LPAIF_SLIMBUS_CORE_CMD_RCGR_DIRTY_CFG_RCGR_SHFT                                       0x4
+#define HWIO_GCC_ULTAUDIO_LPAIF_SLIMBUS_CORE_CMD_RCGR_ROOT_EN_BMSK                                              0x2
+#define HWIO_GCC_ULTAUDIO_LPAIF_SLIMBUS_CORE_CMD_RCGR_ROOT_EN_SHFT                                              0x1
+#define HWIO_GCC_ULTAUDIO_LPAIF_SLIMBUS_CORE_CMD_RCGR_ROOT_EN_DISABLE_FVAL                                      0x0
+#define HWIO_GCC_ULTAUDIO_LPAIF_SLIMBUS_CORE_CMD_RCGR_ROOT_EN_ENABLE_FVAL                                       0x1
+#define HWIO_GCC_ULTAUDIO_LPAIF_SLIMBUS_CORE_CMD_RCGR_UPDATE_BMSK                                               0x1
+#define HWIO_GCC_ULTAUDIO_LPAIF_SLIMBUS_CORE_CMD_RCGR_UPDATE_SHFT                                               0x0
+#define HWIO_GCC_ULTAUDIO_LPAIF_SLIMBUS_CORE_CMD_RCGR_UPDATE_DISABLE_FVAL                                       0x0
+#define HWIO_GCC_ULTAUDIO_LPAIF_SLIMBUS_CORE_CMD_RCGR_UPDATE_ENABLE_FVAL                                        0x1
+
+#define HWIO_GCC_ULTAUDIO_LPAIF_SLIMBUS_CORE_CFG_RCGR_ADDR                                               (GCC_CLK_CTL_REG_REG_BASE      + 0x0003100c)
+#define HWIO_GCC_ULTAUDIO_LPAIF_SLIMBUS_CORE_CFG_RCGR_PHYS                                               (GCC_CLK_CTL_REG_REG_BASE_PHYS + 0x0003100c)
+#define HWIO_GCC_ULTAUDIO_LPAIF_SLIMBUS_CORE_CFG_RCGR_OFFS                                               (GCC_CLK_CTL_REG_REG_BASE_OFFS + 0x0003100c)
+#define HWIO_GCC_ULTAUDIO_LPAIF_SLIMBUS_CORE_CFG_RCGR_RMSK                                                 0x10371f
+#define HWIO_GCC_ULTAUDIO_LPAIF_SLIMBUS_CORE_CFG_RCGR_ATTR                                                      0x3
+#define HWIO_GCC_ULTAUDIO_LPAIF_SLIMBUS_CORE_CFG_RCGR_IN          \
+        in_dword_masked(HWIO_GCC_ULTAUDIO_LPAIF_SLIMBUS_CORE_CFG_RCGR_ADDR, HWIO_GCC_ULTAUDIO_LPAIF_SLIMBUS_CORE_CFG_RCGR_RMSK)
+#define HWIO_GCC_ULTAUDIO_LPAIF_SLIMBUS_CORE_CFG_RCGR_INM(m)      \
+        in_dword_masked(HWIO_GCC_ULTAUDIO_LPAIF_SLIMBUS_CORE_CFG_RCGR_ADDR, m)
+#define HWIO_GCC_ULTAUDIO_LPAIF_SLIMBUS_CORE_CFG_RCGR_OUT(v)      \
+        out_dword(HWIO_GCC_ULTAUDIO_LPAIF_SLIMBUS_CORE_CFG_RCGR_ADDR,v)
+#define HWIO_GCC_ULTAUDIO_LPAIF_SLIMBUS_CORE_CFG_RCGR_OUTM(m,v) \
+        out_dword_masked_ns(HWIO_GCC_ULTAUDIO_LPAIF_SLIMBUS_CORE_CFG_RCGR_ADDR,m,v,HWIO_GCC_ULTAUDIO_LPAIF_SLIMBUS_CORE_CFG_RCGR_IN)
+#define HWIO_GCC_ULTAUDIO_LPAIF_SLIMBUS_CORE_CFG_RCGR_HW_CLK_CONTROL_BMSK                                  0x100000
+#define HWIO_GCC_ULTAUDIO_LPAIF_SLIMBUS_CORE_CFG_RCGR_HW_CLK_CONTROL_SHFT                                      0x14
+#define HWIO_GCC_ULTAUDIO_LPAIF_SLIMBUS_CORE_CFG_RCGR_HW_CLK_CONTROL_DISABLE_FVAL                               0x0
+#define HWIO_GCC_ULTAUDIO_LPAIF_SLIMBUS_CORE_CFG_RCGR_HW_CLK_CONTROL_ENABLE_FVAL                                0x1
+#define HWIO_GCC_ULTAUDIO_LPAIF_SLIMBUS_CORE_CFG_RCGR_MODE_BMSK                                              0x3000
+#define HWIO_GCC_ULTAUDIO_LPAIF_SLIMBUS_CORE_CFG_RCGR_MODE_SHFT                                                 0xc
+#define HWIO_GCC_ULTAUDIO_LPAIF_SLIMBUS_CORE_CFG_RCGR_MODE_BYPASS_FVAL                                          0x0
+#define HWIO_GCC_ULTAUDIO_LPAIF_SLIMBUS_CORE_CFG_RCGR_MODE_SWALLOW_FVAL                                         0x1
+#define HWIO_GCC_ULTAUDIO_LPAIF_SLIMBUS_CORE_CFG_RCGR_MODE_DUAL_EDGE_FVAL                                       0x2
+#define HWIO_GCC_ULTAUDIO_LPAIF_SLIMBUS_CORE_CFG_RCGR_MODE_SINGLE_EDGE_FVAL                                     0x3
+#define HWIO_GCC_ULTAUDIO_LPAIF_SLIMBUS_CORE_CFG_RCGR_SRC_SEL_BMSK                                            0x700
+#define HWIO_GCC_ULTAUDIO_LPAIF_SLIMBUS_CORE_CFG_RCGR_SRC_SEL_SHFT                                              0x8
+#define HWIO_GCC_ULTAUDIO_LPAIF_SLIMBUS_CORE_CFG_RCGR_SRC_SEL_SRC0_FVAL                                         0x0
+#define HWIO_GCC_ULTAUDIO_LPAIF_SLIMBUS_CORE_CFG_RCGR_SRC_SEL_SRC1_FVAL                                         0x1
+#define HWIO_GCC_ULTAUDIO_LPAIF_SLIMBUS_CORE_CFG_RCGR_SRC_SEL_SRC2_FVAL                                         0x2
+#define HWIO_GCC_ULTAUDIO_LPAIF_SLIMBUS_CORE_CFG_RCGR_SRC_SEL_SRC3_FVAL                                         0x3
+#define HWIO_GCC_ULTAUDIO_LPAIF_SLIMBUS_CORE_CFG_RCGR_SRC_SEL_SRC4_FVAL                                         0x4
+#define HWIO_GCC_ULTAUDIO_LPAIF_SLIMBUS_CORE_CFG_RCGR_SRC_SEL_SRC5_FVAL                                         0x5
+#define HWIO_GCC_ULTAUDIO_LPAIF_SLIMBUS_CORE_CFG_RCGR_SRC_SEL_SRC6_FVAL                                         0x6
+#define HWIO_GCC_ULTAUDIO_LPAIF_SLIMBUS_CORE_CFG_RCGR_SRC_SEL_SRC7_FVAL                                         0x7
+#define HWIO_GCC_ULTAUDIO_LPAIF_SLIMBUS_CORE_CFG_RCGR_SRC_DIV_BMSK                                             0x1f
+#define HWIO_GCC_ULTAUDIO_LPAIF_SLIMBUS_CORE_CFG_RCGR_SRC_DIV_SHFT                                              0x0
+#define HWIO_GCC_ULTAUDIO_LPAIF_SLIMBUS_CORE_CFG_RCGR_SRC_DIV_BYPASS_FVAL                                       0x0
+#define HWIO_GCC_ULTAUDIO_LPAIF_SLIMBUS_CORE_CFG_RCGR_SRC_DIV_DIV1_FVAL                                         0x1
+#define HWIO_GCC_ULTAUDIO_LPAIF_SLIMBUS_CORE_CFG_RCGR_SRC_DIV_DIV1_5_FVAL                                       0x2
+#define HWIO_GCC_ULTAUDIO_LPAIF_SLIMBUS_CORE_CFG_RCGR_SRC_DIV_DIV2_FVAL                                         0x3
+#define HWIO_GCC_ULTAUDIO_LPAIF_SLIMBUS_CORE_CFG_RCGR_SRC_DIV_DIV2_5_FVAL                                       0x4
+#define HWIO_GCC_ULTAUDIO_LPAIF_SLIMBUS_CORE_CFG_RCGR_SRC_DIV_DIV3_FVAL                                         0x5
+#define HWIO_GCC_ULTAUDIO_LPAIF_SLIMBUS_CORE_CFG_RCGR_SRC_DIV_DIV3_5_FVAL                                       0x6
+#define HWIO_GCC_ULTAUDIO_LPAIF_SLIMBUS_CORE_CFG_RCGR_SRC_DIV_DIV4_FVAL                                         0x7
+#define HWIO_GCC_ULTAUDIO_LPAIF_SLIMBUS_CORE_CFG_RCGR_SRC_DIV_DIV4_5_FVAL                                       0x8
+#define HWIO_GCC_ULTAUDIO_LPAIF_SLIMBUS_CORE_CFG_RCGR_SRC_DIV_DIV5_FVAL                                         0x9
+#define HWIO_GCC_ULTAUDIO_LPAIF_SLIMBUS_CORE_CFG_RCGR_SRC_DIV_DIV5_5_FVAL                                       0xa
+#define HWIO_GCC_ULTAUDIO_LPAIF_SLIMBUS_CORE_CFG_RCGR_SRC_DIV_DIV6_FVAL                                         0xb
+#define HWIO_GCC_ULTAUDIO_LPAIF_SLIMBUS_CORE_CFG_RCGR_SRC_DIV_DIV6_5_FVAL                                       0xc
+#define HWIO_GCC_ULTAUDIO_LPAIF_SLIMBUS_CORE_CFG_RCGR_SRC_DIV_DIV7_FVAL                                         0xd
+#define HWIO_GCC_ULTAUDIO_LPAIF_SLIMBUS_CORE_CFG_RCGR_SRC_DIV_DIV7_5_FVAL                                       0xe
+#define HWIO_GCC_ULTAUDIO_LPAIF_SLIMBUS_CORE_CFG_RCGR_SRC_DIV_DIV8_FVAL                                         0xf
+#define HWIO_GCC_ULTAUDIO_LPAIF_SLIMBUS_CORE_CFG_RCGR_SRC_DIV_DIV8_5_FVAL                                      0x10
+#define HWIO_GCC_ULTAUDIO_LPAIF_SLIMBUS_CORE_CFG_RCGR_SRC_DIV_DIV9_FVAL                                        0x11
+#define HWIO_GCC_ULTAUDIO_LPAIF_SLIMBUS_CORE_CFG_RCGR_SRC_DIV_DIV9_5_FVAL                                      0x12
+#define HWIO_GCC_ULTAUDIO_LPAIF_SLIMBUS_CORE_CFG_RCGR_SRC_DIV_DIV10_FVAL                                       0x13
+#define HWIO_GCC_ULTAUDIO_LPAIF_SLIMBUS_CORE_CFG_RCGR_SRC_DIV_DIV10_5_FVAL                                     0x14
+#define HWIO_GCC_ULTAUDIO_LPAIF_SLIMBUS_CORE_CFG_RCGR_SRC_DIV_DIV11_FVAL                                       0x15
+#define HWIO_GCC_ULTAUDIO_LPAIF_SLIMBUS_CORE_CFG_RCGR_SRC_DIV_DIV11_5_FVAL                                     0x16
+#define HWIO_GCC_ULTAUDIO_LPAIF_SLIMBUS_CORE_CFG_RCGR_SRC_DIV_DIV12_FVAL                                       0x17
+#define HWIO_GCC_ULTAUDIO_LPAIF_SLIMBUS_CORE_CFG_RCGR_SRC_DIV_DIV12_5_FVAL                                     0x18
+#define HWIO_GCC_ULTAUDIO_LPAIF_SLIMBUS_CORE_CFG_RCGR_SRC_DIV_DIV13_FVAL                                       0x19
+#define HWIO_GCC_ULTAUDIO_LPAIF_SLIMBUS_CORE_CFG_RCGR_SRC_DIV_DIV13_5_FVAL                                     0x1a
+#define HWIO_GCC_ULTAUDIO_LPAIF_SLIMBUS_CORE_CFG_RCGR_SRC_DIV_DIV14_FVAL                                       0x1b
+#define HWIO_GCC_ULTAUDIO_LPAIF_SLIMBUS_CORE_CFG_RCGR_SRC_DIV_DIV14_5_FVAL                                     0x1c
+#define HWIO_GCC_ULTAUDIO_LPAIF_SLIMBUS_CORE_CFG_RCGR_SRC_DIV_DIV15_FVAL                                       0x1d
+#define HWIO_GCC_ULTAUDIO_LPAIF_SLIMBUS_CORE_CFG_RCGR_SRC_DIV_DIV15_5_FVAL                                     0x1e
+#define HWIO_GCC_ULTAUDIO_LPAIF_SLIMBUS_CORE_CFG_RCGR_SRC_DIV_DIV16_FVAL                                       0x1f
+
+#define HWIO_GCC_ULTAUDIO_LPAIF_SLIMBUS_CORE_M_ADDR                                                      (GCC_CLK_CTL_REG_REG_BASE      + 0x00031010)
+#define HWIO_GCC_ULTAUDIO_LPAIF_SLIMBUS_CORE_M_PHYS                                                      (GCC_CLK_CTL_REG_REG_BASE_PHYS + 0x00031010)
+#define HWIO_GCC_ULTAUDIO_LPAIF_SLIMBUS_CORE_M_OFFS                                                      (GCC_CLK_CTL_REG_REG_BASE_OFFS + 0x00031010)
+#define HWIO_GCC_ULTAUDIO_LPAIF_SLIMBUS_CORE_M_RMSK                                                            0xff
+#define HWIO_GCC_ULTAUDIO_LPAIF_SLIMBUS_CORE_M_ATTR                                                             0x3
+#define HWIO_GCC_ULTAUDIO_LPAIF_SLIMBUS_CORE_M_IN          \
+        in_dword_masked(HWIO_GCC_ULTAUDIO_LPAIF_SLIMBUS_CORE_M_ADDR, HWIO_GCC_ULTAUDIO_LPAIF_SLIMBUS_CORE_M_RMSK)
+#define HWIO_GCC_ULTAUDIO_LPAIF_SLIMBUS_CORE_M_INM(m)      \
+        in_dword_masked(HWIO_GCC_ULTAUDIO_LPAIF_SLIMBUS_CORE_M_ADDR, m)
+#define HWIO_GCC_ULTAUDIO_LPAIF_SLIMBUS_CORE_M_OUT(v)      \
+        out_dword(HWIO_GCC_ULTAUDIO_LPAIF_SLIMBUS_CORE_M_ADDR,v)
+#define HWIO_GCC_ULTAUDIO_LPAIF_SLIMBUS_CORE_M_OUTM(m,v) \
+        out_dword_masked_ns(HWIO_GCC_ULTAUDIO_LPAIF_SLIMBUS_CORE_M_ADDR,m,v,HWIO_GCC_ULTAUDIO_LPAIF_SLIMBUS_CORE_M_IN)
+#define HWIO_GCC_ULTAUDIO_LPAIF_SLIMBUS_CORE_M_M_BMSK                                                          0xff
+#define HWIO_GCC_ULTAUDIO_LPAIF_SLIMBUS_CORE_M_M_SHFT                                                           0x0
+
+#define HWIO_GCC_ULTAUDIO_LPAIF_SLIMBUS_CORE_N_ADDR                                                      (GCC_CLK_CTL_REG_REG_BASE      + 0x00031014)
+#define HWIO_GCC_ULTAUDIO_LPAIF_SLIMBUS_CORE_N_PHYS                                                      (GCC_CLK_CTL_REG_REG_BASE_PHYS + 0x00031014)
+#define HWIO_GCC_ULTAUDIO_LPAIF_SLIMBUS_CORE_N_OFFS                                                      (GCC_CLK_CTL_REG_REG_BASE_OFFS + 0x00031014)
+#define HWIO_GCC_ULTAUDIO_LPAIF_SLIMBUS_CORE_N_RMSK                                                            0xff
+#define HWIO_GCC_ULTAUDIO_LPAIF_SLIMBUS_CORE_N_ATTR                                                             0x3
+#define HWIO_GCC_ULTAUDIO_LPAIF_SLIMBUS_CORE_N_IN          \
+        in_dword_masked(HWIO_GCC_ULTAUDIO_LPAIF_SLIMBUS_CORE_N_ADDR, HWIO_GCC_ULTAUDIO_LPAIF_SLIMBUS_CORE_N_RMSK)
+#define HWIO_GCC_ULTAUDIO_LPAIF_SLIMBUS_CORE_N_INM(m)      \
+        in_dword_masked(HWIO_GCC_ULTAUDIO_LPAIF_SLIMBUS_CORE_N_ADDR, m)
+#define HWIO_GCC_ULTAUDIO_LPAIF_SLIMBUS_CORE_N_OUT(v)      \
+        out_dword(HWIO_GCC_ULTAUDIO_LPAIF_SLIMBUS_CORE_N_ADDR,v)
+#define HWIO_GCC_ULTAUDIO_LPAIF_SLIMBUS_CORE_N_OUTM(m,v) \
+        out_dword_masked_ns(HWIO_GCC_ULTAUDIO_LPAIF_SLIMBUS_CORE_N_ADDR,m,v,HWIO_GCC_ULTAUDIO_LPAIF_SLIMBUS_CORE_N_IN)
+#define HWIO_GCC_ULTAUDIO_LPAIF_SLIMBUS_CORE_N_NOT_N_MINUS_M_BMSK                                              0xff
+#define HWIO_GCC_ULTAUDIO_LPAIF_SLIMBUS_CORE_N_NOT_N_MINUS_M_SHFT                                               0x0
+
+#define HWIO_GCC_ULTAUDIO_LPAIF_SLIMBUS_CORE_D_ADDR                                                      (GCC_CLK_CTL_REG_REG_BASE      + 0x00031018)
+#define HWIO_GCC_ULTAUDIO_LPAIF_SLIMBUS_CORE_D_PHYS                                                      (GCC_CLK_CTL_REG_REG_BASE_PHYS + 0x00031018)
+#define HWIO_GCC_ULTAUDIO_LPAIF_SLIMBUS_CORE_D_OFFS                                                      (GCC_CLK_CTL_REG_REG_BASE_OFFS + 0x00031018)
+#define HWIO_GCC_ULTAUDIO_LPAIF_SLIMBUS_CORE_D_RMSK                                                            0xff
+#define HWIO_GCC_ULTAUDIO_LPAIF_SLIMBUS_CORE_D_ATTR                                                             0x3
+#define HWIO_GCC_ULTAUDIO_LPAIF_SLIMBUS_CORE_D_IN          \
+        in_dword_masked(HWIO_GCC_ULTAUDIO_LPAIF_SLIMBUS_CORE_D_ADDR, HWIO_GCC_ULTAUDIO_LPAIF_SLIMBUS_CORE_D_RMSK)
+#define HWIO_GCC_ULTAUDIO_LPAIF_SLIMBUS_CORE_D_INM(m)      \
+        in_dword_masked(HWIO_GCC_ULTAUDIO_LPAIF_SLIMBUS_CORE_D_ADDR, m)
+#define HWIO_GCC_ULTAUDIO_LPAIF_SLIMBUS_CORE_D_OUT(v)      \
+        out_dword(HWIO_GCC_ULTAUDIO_LPAIF_SLIMBUS_CORE_D_ADDR,v)
+#define HWIO_GCC_ULTAUDIO_LPAIF_SLIMBUS_CORE_D_OUTM(m,v) \
+        out_dword_masked_ns(HWIO_GCC_ULTAUDIO_LPAIF_SLIMBUS_CORE_D_ADDR,m,v,HWIO_GCC_ULTAUDIO_LPAIF_SLIMBUS_CORE_D_IN)
+#define HWIO_GCC_ULTAUDIO_LPAIF_SLIMBUS_CORE_D_NOT_2D_BMSK                                                     0xff
+#define HWIO_GCC_ULTAUDIO_LPAIF_SLIMBUS_CORE_D_NOT_2D_SHFT                                                      0x0
+
+#define HWIO_GCC_ULTAUDIO_PCM_BCR_ADDR                                                                   (GCC_CLK_CTL_REG_REG_BASE      + 0x00032000)
+#define HWIO_GCC_ULTAUDIO_PCM_BCR_PHYS                                                                   (GCC_CLK_CTL_REG_REG_BASE_PHYS + 0x00032000)
+#define HWIO_GCC_ULTAUDIO_PCM_BCR_OFFS                                                                   (GCC_CLK_CTL_REG_REG_BASE_OFFS + 0x00032000)
+#define HWIO_GCC_ULTAUDIO_PCM_BCR_RMSK                                                                          0x1
+#define HWIO_GCC_ULTAUDIO_PCM_BCR_ATTR                                                                          0x3
+#define HWIO_GCC_ULTAUDIO_PCM_BCR_IN          \
+        in_dword_masked(HWIO_GCC_ULTAUDIO_PCM_BCR_ADDR, HWIO_GCC_ULTAUDIO_PCM_BCR_RMSK)
+#define HWIO_GCC_ULTAUDIO_PCM_BCR_INM(m)      \
+        in_dword_masked(HWIO_GCC_ULTAUDIO_PCM_BCR_ADDR, m)
+#define HWIO_GCC_ULTAUDIO_PCM_BCR_OUT(v)      \
+        out_dword(HWIO_GCC_ULTAUDIO_PCM_BCR_ADDR,v)
+#define HWIO_GCC_ULTAUDIO_PCM_BCR_OUTM(m,v) \
+        out_dword_masked_ns(HWIO_GCC_ULTAUDIO_PCM_BCR_ADDR,m,v,HWIO_GCC_ULTAUDIO_PCM_BCR_IN)
+#define HWIO_GCC_ULTAUDIO_PCM_BCR_BLK_ARES_BMSK                                                                 0x1
+#define HWIO_GCC_ULTAUDIO_PCM_BCR_BLK_ARES_SHFT                                                                 0x0
+#define HWIO_GCC_ULTAUDIO_PCM_BCR_BLK_ARES_DISABLE_FVAL                                                         0x0
+#define HWIO_GCC_ULTAUDIO_PCM_BCR_BLK_ARES_ENABLE_FVAL                                                          0x1
+
+#define HWIO_GCC_ULTAUDIO_LPAIF_PCM_DATAOE_CBCR_ADDR                                                     (GCC_CLK_CTL_REG_REG_BASE      + 0x00032004)
+#define HWIO_GCC_ULTAUDIO_LPAIF_PCM_DATAOE_CBCR_PHYS                                                     (GCC_CLK_CTL_REG_REG_BASE_PHYS + 0x00032004)
+#define HWIO_GCC_ULTAUDIO_LPAIF_PCM_DATAOE_CBCR_OFFS                                                     (GCC_CLK_CTL_REG_REG_BASE_OFFS + 0x00032004)
+#define HWIO_GCC_ULTAUDIO_LPAIF_PCM_DATAOE_CBCR_RMSK                                                     0x81c00005
+#define HWIO_GCC_ULTAUDIO_LPAIF_PCM_DATAOE_CBCR_ATTR                                                            0x3
+#define HWIO_GCC_ULTAUDIO_LPAIF_PCM_DATAOE_CBCR_IN          \
+        in_dword_masked(HWIO_GCC_ULTAUDIO_LPAIF_PCM_DATAOE_CBCR_ADDR, HWIO_GCC_ULTAUDIO_LPAIF_PCM_DATAOE_CBCR_RMSK)
+#define HWIO_GCC_ULTAUDIO_LPAIF_PCM_DATAOE_CBCR_INM(m)      \
+        in_dword_masked(HWIO_GCC_ULTAUDIO_LPAIF_PCM_DATAOE_CBCR_ADDR, m)
+#define HWIO_GCC_ULTAUDIO_LPAIF_PCM_DATAOE_CBCR_OUT(v)      \
+        out_dword(HWIO_GCC_ULTAUDIO_LPAIF_PCM_DATAOE_CBCR_ADDR,v)
+#define HWIO_GCC_ULTAUDIO_LPAIF_PCM_DATAOE_CBCR_OUTM(m,v) \
+        out_dword_masked_ns(HWIO_GCC_ULTAUDIO_LPAIF_PCM_DATAOE_CBCR_ADDR,m,v,HWIO_GCC_ULTAUDIO_LPAIF_PCM_DATAOE_CBCR_IN)
+#define HWIO_GCC_ULTAUDIO_LPAIF_PCM_DATAOE_CBCR_CLK_OFF_BMSK                                             0x80000000
+#define HWIO_GCC_ULTAUDIO_LPAIF_PCM_DATAOE_CBCR_CLK_OFF_SHFT                                                   0x1f
+#define HWIO_GCC_ULTAUDIO_LPAIF_PCM_DATAOE_CBCR_IGNORE_ALL_ARES_BMSK                                      0x1000000
+#define HWIO_GCC_ULTAUDIO_LPAIF_PCM_DATAOE_CBCR_IGNORE_ALL_ARES_SHFT                                           0x18
+#define HWIO_GCC_ULTAUDIO_LPAIF_PCM_DATAOE_CBCR_IGNORE_ALL_CLK_DIS_BMSK                                    0x800000
+#define HWIO_GCC_ULTAUDIO_LPAIF_PCM_DATAOE_CBCR_IGNORE_ALL_CLK_DIS_SHFT                                        0x17
+#define HWIO_GCC_ULTAUDIO_LPAIF_PCM_DATAOE_CBCR_CLK_DIS_BMSK                                               0x400000
+#define HWIO_GCC_ULTAUDIO_LPAIF_PCM_DATAOE_CBCR_CLK_DIS_SHFT                                                   0x16
+#define HWIO_GCC_ULTAUDIO_LPAIF_PCM_DATAOE_CBCR_CLK_ARES_BMSK                                                   0x4
+#define HWIO_GCC_ULTAUDIO_LPAIF_PCM_DATAOE_CBCR_CLK_ARES_SHFT                                                   0x2
+#define HWIO_GCC_ULTAUDIO_LPAIF_PCM_DATAOE_CBCR_CLK_ARES_NO_RESET_FVAL                                          0x0
+#define HWIO_GCC_ULTAUDIO_LPAIF_PCM_DATAOE_CBCR_CLK_ARES_RESET_FVAL                                             0x1
+#define HWIO_GCC_ULTAUDIO_LPAIF_PCM_DATAOE_CBCR_CLK_ENABLE_BMSK                                                 0x1
+#define HWIO_GCC_ULTAUDIO_LPAIF_PCM_DATAOE_CBCR_CLK_ENABLE_SHFT                                                 0x0
+#define HWIO_GCC_ULTAUDIO_LPAIF_PCM_DATAOE_CBCR_CLK_ENABLE_DISABLE_FVAL                                         0x0
+#define HWIO_GCC_ULTAUDIO_LPAIF_PCM_DATAOE_CBCR_CLK_ENABLE_ENABLE_FVAL                                          0x1
+
+#define HWIO_GCC_ULTAUDIO_LPAIF_PCM_DATAOE_CMD_RCGR_ADDR                                                 (GCC_CLK_CTL_REG_REG_BASE      + 0x00032008)
+#define HWIO_GCC_ULTAUDIO_LPAIF_PCM_DATAOE_CMD_RCGR_PHYS                                                 (GCC_CLK_CTL_REG_REG_BASE_PHYS + 0x00032008)
+#define HWIO_GCC_ULTAUDIO_LPAIF_PCM_DATAOE_CMD_RCGR_OFFS                                                 (GCC_CLK_CTL_REG_REG_BASE_OFFS + 0x00032008)
+#define HWIO_GCC_ULTAUDIO_LPAIF_PCM_DATAOE_CMD_RCGR_RMSK                                                 0x800000f3
+#define HWIO_GCC_ULTAUDIO_LPAIF_PCM_DATAOE_CMD_RCGR_ATTR                                                        0x3
+#define HWIO_GCC_ULTAUDIO_LPAIF_PCM_DATAOE_CMD_RCGR_IN          \
+        in_dword_masked(HWIO_GCC_ULTAUDIO_LPAIF_PCM_DATAOE_CMD_RCGR_ADDR, HWIO_GCC_ULTAUDIO_LPAIF_PCM_DATAOE_CMD_RCGR_RMSK)
+#define HWIO_GCC_ULTAUDIO_LPAIF_PCM_DATAOE_CMD_RCGR_INM(m)      \
+        in_dword_masked(HWIO_GCC_ULTAUDIO_LPAIF_PCM_DATAOE_CMD_RCGR_ADDR, m)
+#define HWIO_GCC_ULTAUDIO_LPAIF_PCM_DATAOE_CMD_RCGR_OUT(v)      \
+        out_dword(HWIO_GCC_ULTAUDIO_LPAIF_PCM_DATAOE_CMD_RCGR_ADDR,v)
+#define HWIO_GCC_ULTAUDIO_LPAIF_PCM_DATAOE_CMD_RCGR_OUTM(m,v) \
+        out_dword_masked_ns(HWIO_GCC_ULTAUDIO_LPAIF_PCM_DATAOE_CMD_RCGR_ADDR,m,v,HWIO_GCC_ULTAUDIO_LPAIF_PCM_DATAOE_CMD_RCGR_IN)
+#define HWIO_GCC_ULTAUDIO_LPAIF_PCM_DATAOE_CMD_RCGR_ROOT_OFF_BMSK                                        0x80000000
+#define HWIO_GCC_ULTAUDIO_LPAIF_PCM_DATAOE_CMD_RCGR_ROOT_OFF_SHFT                                              0x1f
+#define HWIO_GCC_ULTAUDIO_LPAIF_PCM_DATAOE_CMD_RCGR_DIRTY_D_BMSK                                               0x80
+#define HWIO_GCC_ULTAUDIO_LPAIF_PCM_DATAOE_CMD_RCGR_DIRTY_D_SHFT                                                0x7
+#define HWIO_GCC_ULTAUDIO_LPAIF_PCM_DATAOE_CMD_RCGR_DIRTY_N_BMSK                                               0x40
+#define HWIO_GCC_ULTAUDIO_LPAIF_PCM_DATAOE_CMD_RCGR_DIRTY_N_SHFT                                                0x6
+#define HWIO_GCC_ULTAUDIO_LPAIF_PCM_DATAOE_CMD_RCGR_DIRTY_M_BMSK                                               0x20
+#define HWIO_GCC_ULTAUDIO_LPAIF_PCM_DATAOE_CMD_RCGR_DIRTY_M_SHFT                                                0x5
+#define HWIO_GCC_ULTAUDIO_LPAIF_PCM_DATAOE_CMD_RCGR_DIRTY_CFG_RCGR_BMSK                                        0x10
+#define HWIO_GCC_ULTAUDIO_LPAIF_PCM_DATAOE_CMD_RCGR_DIRTY_CFG_RCGR_SHFT                                         0x4
+#define HWIO_GCC_ULTAUDIO_LPAIF_PCM_DATAOE_CMD_RCGR_ROOT_EN_BMSK                                                0x2
+#define HWIO_GCC_ULTAUDIO_LPAIF_PCM_DATAOE_CMD_RCGR_ROOT_EN_SHFT                                                0x1
+#define HWIO_GCC_ULTAUDIO_LPAIF_PCM_DATAOE_CMD_RCGR_ROOT_EN_DISABLE_FVAL                                        0x0
+#define HWIO_GCC_ULTAUDIO_LPAIF_PCM_DATAOE_CMD_RCGR_ROOT_EN_ENABLE_FVAL                                         0x1
+#define HWIO_GCC_ULTAUDIO_LPAIF_PCM_DATAOE_CMD_RCGR_UPDATE_BMSK                                                 0x1
+#define HWIO_GCC_ULTAUDIO_LPAIF_PCM_DATAOE_CMD_RCGR_UPDATE_SHFT                                                 0x0
+#define HWIO_GCC_ULTAUDIO_LPAIF_PCM_DATAOE_CMD_RCGR_UPDATE_DISABLE_FVAL                                         0x0
+#define HWIO_GCC_ULTAUDIO_LPAIF_PCM_DATAOE_CMD_RCGR_UPDATE_ENABLE_FVAL                                          0x1
+
+#define HWIO_GCC_ULTAUDIO_LPAIF_PCM_DATAOE_CFG_RCGR_ADDR                                                 (GCC_CLK_CTL_REG_REG_BASE      + 0x0003200c)
+#define HWIO_GCC_ULTAUDIO_LPAIF_PCM_DATAOE_CFG_RCGR_PHYS                                                 (GCC_CLK_CTL_REG_REG_BASE_PHYS + 0x0003200c)
+#define HWIO_GCC_ULTAUDIO_LPAIF_PCM_DATAOE_CFG_RCGR_OFFS                                                 (GCC_CLK_CTL_REG_REG_BASE_OFFS + 0x0003200c)
+#define HWIO_GCC_ULTAUDIO_LPAIF_PCM_DATAOE_CFG_RCGR_RMSK                                                   0x10371f
+#define HWIO_GCC_ULTAUDIO_LPAIF_PCM_DATAOE_CFG_RCGR_ATTR                                                        0x3
+#define HWIO_GCC_ULTAUDIO_LPAIF_PCM_DATAOE_CFG_RCGR_IN          \
+        in_dword_masked(HWIO_GCC_ULTAUDIO_LPAIF_PCM_DATAOE_CFG_RCGR_ADDR, HWIO_GCC_ULTAUDIO_LPAIF_PCM_DATAOE_CFG_RCGR_RMSK)
+#define HWIO_GCC_ULTAUDIO_LPAIF_PCM_DATAOE_CFG_RCGR_INM(m)      \
+        in_dword_masked(HWIO_GCC_ULTAUDIO_LPAIF_PCM_DATAOE_CFG_RCGR_ADDR, m)
+#define HWIO_GCC_ULTAUDIO_LPAIF_PCM_DATAOE_CFG_RCGR_OUT(v)      \
+        out_dword(HWIO_GCC_ULTAUDIO_LPAIF_PCM_DATAOE_CFG_RCGR_ADDR,v)
+#define HWIO_GCC_ULTAUDIO_LPAIF_PCM_DATAOE_CFG_RCGR_OUTM(m,v) \
+        out_dword_masked_ns(HWIO_GCC_ULTAUDIO_LPAIF_PCM_DATAOE_CFG_RCGR_ADDR,m,v,HWIO_GCC_ULTAUDIO_LPAIF_PCM_DATAOE_CFG_RCGR_IN)
+#define HWIO_GCC_ULTAUDIO_LPAIF_PCM_DATAOE_CFG_RCGR_HW_CLK_CONTROL_BMSK                                    0x100000
+#define HWIO_GCC_ULTAUDIO_LPAIF_PCM_DATAOE_CFG_RCGR_HW_CLK_CONTROL_SHFT                                        0x14
+#define HWIO_GCC_ULTAUDIO_LPAIF_PCM_DATAOE_CFG_RCGR_HW_CLK_CONTROL_DISABLE_FVAL                                 0x0
+#define HWIO_GCC_ULTAUDIO_LPAIF_PCM_DATAOE_CFG_RCGR_HW_CLK_CONTROL_ENABLE_FVAL                                  0x1
+#define HWIO_GCC_ULTAUDIO_LPAIF_PCM_DATAOE_CFG_RCGR_MODE_BMSK                                                0x3000
+#define HWIO_GCC_ULTAUDIO_LPAIF_PCM_DATAOE_CFG_RCGR_MODE_SHFT                                                   0xc
+#define HWIO_GCC_ULTAUDIO_LPAIF_PCM_DATAOE_CFG_RCGR_MODE_BYPASS_FVAL                                            0x0
+#define HWIO_GCC_ULTAUDIO_LPAIF_PCM_DATAOE_CFG_RCGR_MODE_SWALLOW_FVAL                                           0x1
+#define HWIO_GCC_ULTAUDIO_LPAIF_PCM_DATAOE_CFG_RCGR_MODE_DUAL_EDGE_FVAL                                         0x2
+#define HWIO_GCC_ULTAUDIO_LPAIF_PCM_DATAOE_CFG_RCGR_MODE_SINGLE_EDGE_FVAL                                       0x3
+#define HWIO_GCC_ULTAUDIO_LPAIF_PCM_DATAOE_CFG_RCGR_SRC_SEL_BMSK                                              0x700
+#define HWIO_GCC_ULTAUDIO_LPAIF_PCM_DATAOE_CFG_RCGR_SRC_SEL_SHFT                                                0x8
+#define HWIO_GCC_ULTAUDIO_LPAIF_PCM_DATAOE_CFG_RCGR_SRC_SEL_SRC0_FVAL                                           0x0
+#define HWIO_GCC_ULTAUDIO_LPAIF_PCM_DATAOE_CFG_RCGR_SRC_SEL_SRC1_FVAL                                           0x1
+#define HWIO_GCC_ULTAUDIO_LPAIF_PCM_DATAOE_CFG_RCGR_SRC_SEL_SRC2_FVAL                                           0x2
+#define HWIO_GCC_ULTAUDIO_LPAIF_PCM_DATAOE_CFG_RCGR_SRC_SEL_SRC3_FVAL                                           0x3
+#define HWIO_GCC_ULTAUDIO_LPAIF_PCM_DATAOE_CFG_RCGR_SRC_SEL_SRC4_FVAL                                           0x4
+#define HWIO_GCC_ULTAUDIO_LPAIF_PCM_DATAOE_CFG_RCGR_SRC_SEL_SRC5_FVAL                                           0x5
+#define HWIO_GCC_ULTAUDIO_LPAIF_PCM_DATAOE_CFG_RCGR_SRC_SEL_SRC6_FVAL                                           0x6
+#define HWIO_GCC_ULTAUDIO_LPAIF_PCM_DATAOE_CFG_RCGR_SRC_SEL_SRC7_FVAL                                           0x7
+#define HWIO_GCC_ULTAUDIO_LPAIF_PCM_DATAOE_CFG_RCGR_SRC_DIV_BMSK                                               0x1f
+#define HWIO_GCC_ULTAUDIO_LPAIF_PCM_DATAOE_CFG_RCGR_SRC_DIV_SHFT                                                0x0
+#define HWIO_GCC_ULTAUDIO_LPAIF_PCM_DATAOE_CFG_RCGR_SRC_DIV_BYPASS_FVAL                                         0x0
+#define HWIO_GCC_ULTAUDIO_LPAIF_PCM_DATAOE_CFG_RCGR_SRC_DIV_DIV1_FVAL                                           0x1
+#define HWIO_GCC_ULTAUDIO_LPAIF_PCM_DATAOE_CFG_RCGR_SRC_DIV_DIV1_5_FVAL                                         0x2
+#define HWIO_GCC_ULTAUDIO_LPAIF_PCM_DATAOE_CFG_RCGR_SRC_DIV_DIV2_FVAL                                           0x3
+#define HWIO_GCC_ULTAUDIO_LPAIF_PCM_DATAOE_CFG_RCGR_SRC_DIV_DIV2_5_FVAL                                         0x4
+#define HWIO_GCC_ULTAUDIO_LPAIF_PCM_DATAOE_CFG_RCGR_SRC_DIV_DIV3_FVAL                                           0x5
+#define HWIO_GCC_ULTAUDIO_LPAIF_PCM_DATAOE_CFG_RCGR_SRC_DIV_DIV3_5_FVAL                                         0x6
+#define HWIO_GCC_ULTAUDIO_LPAIF_PCM_DATAOE_CFG_RCGR_SRC_DIV_DIV4_FVAL                                           0x7
+#define HWIO_GCC_ULTAUDIO_LPAIF_PCM_DATAOE_CFG_RCGR_SRC_DIV_DIV4_5_FVAL                                         0x8
+#define HWIO_GCC_ULTAUDIO_LPAIF_PCM_DATAOE_CFG_RCGR_SRC_DIV_DIV5_FVAL                                           0x9
+#define HWIO_GCC_ULTAUDIO_LPAIF_PCM_DATAOE_CFG_RCGR_SRC_DIV_DIV5_5_FVAL                                         0xa
+#define HWIO_GCC_ULTAUDIO_LPAIF_PCM_DATAOE_CFG_RCGR_SRC_DIV_DIV6_FVAL                                           0xb
+#define HWIO_GCC_ULTAUDIO_LPAIF_PCM_DATAOE_CFG_RCGR_SRC_DIV_DIV6_5_FVAL                                         0xc
+#define HWIO_GCC_ULTAUDIO_LPAIF_PCM_DATAOE_CFG_RCGR_SRC_DIV_DIV7_FVAL                                           0xd
+#define HWIO_GCC_ULTAUDIO_LPAIF_PCM_DATAOE_CFG_RCGR_SRC_DIV_DIV7_5_FVAL                                         0xe
+#define HWIO_GCC_ULTAUDIO_LPAIF_PCM_DATAOE_CFG_RCGR_SRC_DIV_DIV8_FVAL                                           0xf
+#define HWIO_GCC_ULTAUDIO_LPAIF_PCM_DATAOE_CFG_RCGR_SRC_DIV_DIV8_5_FVAL                                        0x10
+#define HWIO_GCC_ULTAUDIO_LPAIF_PCM_DATAOE_CFG_RCGR_SRC_DIV_DIV9_FVAL                                          0x11
+#define HWIO_GCC_ULTAUDIO_LPAIF_PCM_DATAOE_CFG_RCGR_SRC_DIV_DIV9_5_FVAL                                        0x12
+#define HWIO_GCC_ULTAUDIO_LPAIF_PCM_DATAOE_CFG_RCGR_SRC_DIV_DIV10_FVAL                                         0x13
+#define HWIO_GCC_ULTAUDIO_LPAIF_PCM_DATAOE_CFG_RCGR_SRC_DIV_DIV10_5_FVAL                                       0x14
+#define HWIO_GCC_ULTAUDIO_LPAIF_PCM_DATAOE_CFG_RCGR_SRC_DIV_DIV11_FVAL                                         0x15
+#define HWIO_GCC_ULTAUDIO_LPAIF_PCM_DATAOE_CFG_RCGR_SRC_DIV_DIV11_5_FVAL                                       0x16
+#define HWIO_GCC_ULTAUDIO_LPAIF_PCM_DATAOE_CFG_RCGR_SRC_DIV_DIV12_FVAL                                         0x17
+#define HWIO_GCC_ULTAUDIO_LPAIF_PCM_DATAOE_CFG_RCGR_SRC_DIV_DIV12_5_FVAL                                       0x18
+#define HWIO_GCC_ULTAUDIO_LPAIF_PCM_DATAOE_CFG_RCGR_SRC_DIV_DIV13_FVAL                                         0x19
+#define HWIO_GCC_ULTAUDIO_LPAIF_PCM_DATAOE_CFG_RCGR_SRC_DIV_DIV13_5_FVAL                                       0x1a
+#define HWIO_GCC_ULTAUDIO_LPAIF_PCM_DATAOE_CFG_RCGR_SRC_DIV_DIV14_FVAL                                         0x1b
+#define HWIO_GCC_ULTAUDIO_LPAIF_PCM_DATAOE_CFG_RCGR_SRC_DIV_DIV14_5_FVAL                                       0x1c
+#define HWIO_GCC_ULTAUDIO_LPAIF_PCM_DATAOE_CFG_RCGR_SRC_DIV_DIV15_FVAL                                         0x1d
+#define HWIO_GCC_ULTAUDIO_LPAIF_PCM_DATAOE_CFG_RCGR_SRC_DIV_DIV15_5_FVAL                                       0x1e
+#define HWIO_GCC_ULTAUDIO_LPAIF_PCM_DATAOE_CFG_RCGR_SRC_DIV_DIV16_FVAL                                         0x1f
+
+#define HWIO_GCC_ULTAUDIO_LPAIF_PCM_DATAOE_M_ADDR                                                        (GCC_CLK_CTL_REG_REG_BASE      + 0x00032010)
+#define HWIO_GCC_ULTAUDIO_LPAIF_PCM_DATAOE_M_PHYS                                                        (GCC_CLK_CTL_REG_REG_BASE_PHYS + 0x00032010)
+#define HWIO_GCC_ULTAUDIO_LPAIF_PCM_DATAOE_M_OFFS                                                        (GCC_CLK_CTL_REG_REG_BASE_OFFS + 0x00032010)
+#define HWIO_GCC_ULTAUDIO_LPAIF_PCM_DATAOE_M_RMSK                                                              0xff
+#define HWIO_GCC_ULTAUDIO_LPAIF_PCM_DATAOE_M_ATTR                                                               0x3
+#define HWIO_GCC_ULTAUDIO_LPAIF_PCM_DATAOE_M_IN          \
+        in_dword_masked(HWIO_GCC_ULTAUDIO_LPAIF_PCM_DATAOE_M_ADDR, HWIO_GCC_ULTAUDIO_LPAIF_PCM_DATAOE_M_RMSK)
+#define HWIO_GCC_ULTAUDIO_LPAIF_PCM_DATAOE_M_INM(m)      \
+        in_dword_masked(HWIO_GCC_ULTAUDIO_LPAIF_PCM_DATAOE_M_ADDR, m)
+#define HWIO_GCC_ULTAUDIO_LPAIF_PCM_DATAOE_M_OUT(v)      \
+        out_dword(HWIO_GCC_ULTAUDIO_LPAIF_PCM_DATAOE_M_ADDR,v)
+#define HWIO_GCC_ULTAUDIO_LPAIF_PCM_DATAOE_M_OUTM(m,v) \
+        out_dword_masked_ns(HWIO_GCC_ULTAUDIO_LPAIF_PCM_DATAOE_M_ADDR,m,v,HWIO_GCC_ULTAUDIO_LPAIF_PCM_DATAOE_M_IN)
+#define HWIO_GCC_ULTAUDIO_LPAIF_PCM_DATAOE_M_M_BMSK                                                            0xff
+#define HWIO_GCC_ULTAUDIO_LPAIF_PCM_DATAOE_M_M_SHFT                                                             0x0
+
+#define HWIO_GCC_ULTAUDIO_LPAIF_PCM_DATAOE_N_ADDR                                                        (GCC_CLK_CTL_REG_REG_BASE      + 0x00032014)
+#define HWIO_GCC_ULTAUDIO_LPAIF_PCM_DATAOE_N_PHYS                                                        (GCC_CLK_CTL_REG_REG_BASE_PHYS + 0x00032014)
+#define HWIO_GCC_ULTAUDIO_LPAIF_PCM_DATAOE_N_OFFS                                                        (GCC_CLK_CTL_REG_REG_BASE_OFFS + 0x00032014)
+#define HWIO_GCC_ULTAUDIO_LPAIF_PCM_DATAOE_N_RMSK                                                              0xff
+#define HWIO_GCC_ULTAUDIO_LPAIF_PCM_DATAOE_N_ATTR                                                               0x3
+#define HWIO_GCC_ULTAUDIO_LPAIF_PCM_DATAOE_N_IN          \
+        in_dword_masked(HWIO_GCC_ULTAUDIO_LPAIF_PCM_DATAOE_N_ADDR, HWIO_GCC_ULTAUDIO_LPAIF_PCM_DATAOE_N_RMSK)
+#define HWIO_GCC_ULTAUDIO_LPAIF_PCM_DATAOE_N_INM(m)      \
+        in_dword_masked(HWIO_GCC_ULTAUDIO_LPAIF_PCM_DATAOE_N_ADDR, m)
+#define HWIO_GCC_ULTAUDIO_LPAIF_PCM_DATAOE_N_OUT(v)      \
+        out_dword(HWIO_GCC_ULTAUDIO_LPAIF_PCM_DATAOE_N_ADDR,v)
+#define HWIO_GCC_ULTAUDIO_LPAIF_PCM_DATAOE_N_OUTM(m,v) \
+        out_dword_masked_ns(HWIO_GCC_ULTAUDIO_LPAIF_PCM_DATAOE_N_ADDR,m,v,HWIO_GCC_ULTAUDIO_LPAIF_PCM_DATAOE_N_IN)
+#define HWIO_GCC_ULTAUDIO_LPAIF_PCM_DATAOE_N_NOT_N_MINUS_M_BMSK                                                0xff
+#define HWIO_GCC_ULTAUDIO_LPAIF_PCM_DATAOE_N_NOT_N_MINUS_M_SHFT                                                 0x0
+
+#define HWIO_GCC_ULTAUDIO_LPAIF_PCM_DATAOE_D_ADDR                                                        (GCC_CLK_CTL_REG_REG_BASE      + 0x00032018)
+#define HWIO_GCC_ULTAUDIO_LPAIF_PCM_DATAOE_D_PHYS                                                        (GCC_CLK_CTL_REG_REG_BASE_PHYS + 0x00032018)
+#define HWIO_GCC_ULTAUDIO_LPAIF_PCM_DATAOE_D_OFFS                                                        (GCC_CLK_CTL_REG_REG_BASE_OFFS + 0x00032018)
+#define HWIO_GCC_ULTAUDIO_LPAIF_PCM_DATAOE_D_RMSK                                                              0xff
+#define HWIO_GCC_ULTAUDIO_LPAIF_PCM_DATAOE_D_ATTR                                                               0x3
+#define HWIO_GCC_ULTAUDIO_LPAIF_PCM_DATAOE_D_IN          \
+        in_dword_masked(HWIO_GCC_ULTAUDIO_LPAIF_PCM_DATAOE_D_ADDR, HWIO_GCC_ULTAUDIO_LPAIF_PCM_DATAOE_D_RMSK)
+#define HWIO_GCC_ULTAUDIO_LPAIF_PCM_DATAOE_D_INM(m)      \
+        in_dword_masked(HWIO_GCC_ULTAUDIO_LPAIF_PCM_DATAOE_D_ADDR, m)
+#define HWIO_GCC_ULTAUDIO_LPAIF_PCM_DATAOE_D_OUT(v)      \
+        out_dword(HWIO_GCC_ULTAUDIO_LPAIF_PCM_DATAOE_D_ADDR,v)
+#define HWIO_GCC_ULTAUDIO_LPAIF_PCM_DATAOE_D_OUTM(m,v) \
+        out_dword_masked_ns(HWIO_GCC_ULTAUDIO_LPAIF_PCM_DATAOE_D_ADDR,m,v,HWIO_GCC_ULTAUDIO_LPAIF_PCM_DATAOE_D_IN)
+#define HWIO_GCC_ULTAUDIO_LPAIF_PCM_DATAOE_D_NOT_2D_BMSK                                                       0xff
+#define HWIO_GCC_ULTAUDIO_LPAIF_PCM_DATAOE_D_NOT_2D_SHFT                                                        0x0
+
+#define HWIO_GCC_ULTAUDIO_LPAIF_AUX_PCM_DATAOE_CBCR_ADDR                                                 (GCC_CLK_CTL_REG_REG_BASE      + 0x00032020)
+#define HWIO_GCC_ULTAUDIO_LPAIF_AUX_PCM_DATAOE_CBCR_PHYS                                                 (GCC_CLK_CTL_REG_REG_BASE_PHYS + 0x00032020)
+#define HWIO_GCC_ULTAUDIO_LPAIF_AUX_PCM_DATAOE_CBCR_OFFS                                                 (GCC_CLK_CTL_REG_REG_BASE_OFFS + 0x00032020)
+#define HWIO_GCC_ULTAUDIO_LPAIF_AUX_PCM_DATAOE_CBCR_RMSK                                                 0x81c00005
+#define HWIO_GCC_ULTAUDIO_LPAIF_AUX_PCM_DATAOE_CBCR_ATTR                                                        0x3
+#define HWIO_GCC_ULTAUDIO_LPAIF_AUX_PCM_DATAOE_CBCR_IN          \
+        in_dword_masked(HWIO_GCC_ULTAUDIO_LPAIF_AUX_PCM_DATAOE_CBCR_ADDR, HWIO_GCC_ULTAUDIO_LPAIF_AUX_PCM_DATAOE_CBCR_RMSK)
+#define HWIO_GCC_ULTAUDIO_LPAIF_AUX_PCM_DATAOE_CBCR_INM(m)      \
+        in_dword_masked(HWIO_GCC_ULTAUDIO_LPAIF_AUX_PCM_DATAOE_CBCR_ADDR, m)
+#define HWIO_GCC_ULTAUDIO_LPAIF_AUX_PCM_DATAOE_CBCR_OUT(v)      \
+        out_dword(HWIO_GCC_ULTAUDIO_LPAIF_AUX_PCM_DATAOE_CBCR_ADDR,v)
+#define HWIO_GCC_ULTAUDIO_LPAIF_AUX_PCM_DATAOE_CBCR_OUTM(m,v) \
+        out_dword_masked_ns(HWIO_GCC_ULTAUDIO_LPAIF_AUX_PCM_DATAOE_CBCR_ADDR,m,v,HWIO_GCC_ULTAUDIO_LPAIF_AUX_PCM_DATAOE_CBCR_IN)
+#define HWIO_GCC_ULTAUDIO_LPAIF_AUX_PCM_DATAOE_CBCR_CLK_OFF_BMSK                                         0x80000000
+#define HWIO_GCC_ULTAUDIO_LPAIF_AUX_PCM_DATAOE_CBCR_CLK_OFF_SHFT                                               0x1f
+#define HWIO_GCC_ULTAUDIO_LPAIF_AUX_PCM_DATAOE_CBCR_IGNORE_ALL_ARES_BMSK                                  0x1000000
+#define HWIO_GCC_ULTAUDIO_LPAIF_AUX_PCM_DATAOE_CBCR_IGNORE_ALL_ARES_SHFT                                       0x18
+#define HWIO_GCC_ULTAUDIO_LPAIF_AUX_PCM_DATAOE_CBCR_IGNORE_ALL_CLK_DIS_BMSK                                0x800000
+#define HWIO_GCC_ULTAUDIO_LPAIF_AUX_PCM_DATAOE_CBCR_IGNORE_ALL_CLK_DIS_SHFT                                    0x17
+#define HWIO_GCC_ULTAUDIO_LPAIF_AUX_PCM_DATAOE_CBCR_CLK_DIS_BMSK                                           0x400000
+#define HWIO_GCC_ULTAUDIO_LPAIF_AUX_PCM_DATAOE_CBCR_CLK_DIS_SHFT                                               0x16
+#define HWIO_GCC_ULTAUDIO_LPAIF_AUX_PCM_DATAOE_CBCR_CLK_ARES_BMSK                                               0x4
+#define HWIO_GCC_ULTAUDIO_LPAIF_AUX_PCM_DATAOE_CBCR_CLK_ARES_SHFT                                               0x2
+#define HWIO_GCC_ULTAUDIO_LPAIF_AUX_PCM_DATAOE_CBCR_CLK_ARES_NO_RESET_FVAL                                      0x0
+#define HWIO_GCC_ULTAUDIO_LPAIF_AUX_PCM_DATAOE_CBCR_CLK_ARES_RESET_FVAL                                         0x1
+#define HWIO_GCC_ULTAUDIO_LPAIF_AUX_PCM_DATAOE_CBCR_CLK_ENABLE_BMSK                                             0x1
+#define HWIO_GCC_ULTAUDIO_LPAIF_AUX_PCM_DATAOE_CBCR_CLK_ENABLE_SHFT                                             0x0
+#define HWIO_GCC_ULTAUDIO_LPAIF_AUX_PCM_DATAOE_CBCR_CLK_ENABLE_DISABLE_FVAL                                     0x0
+#define HWIO_GCC_ULTAUDIO_LPAIF_AUX_PCM_DATAOE_CBCR_CLK_ENABLE_ENABLE_FVAL                                      0x1
+
+#define HWIO_GCC_ULTAUDIO_LPAIF_AUX_PCM_DATAOE_CMD_RCGR_ADDR                                             (GCC_CLK_CTL_REG_REG_BASE      + 0x00032024)
+#define HWIO_GCC_ULTAUDIO_LPAIF_AUX_PCM_DATAOE_CMD_RCGR_PHYS                                             (GCC_CLK_CTL_REG_REG_BASE_PHYS + 0x00032024)
+#define HWIO_GCC_ULTAUDIO_LPAIF_AUX_PCM_DATAOE_CMD_RCGR_OFFS                                             (GCC_CLK_CTL_REG_REG_BASE_OFFS + 0x00032024)
+#define HWIO_GCC_ULTAUDIO_LPAIF_AUX_PCM_DATAOE_CMD_RCGR_RMSK                                             0x800000f3
+#define HWIO_GCC_ULTAUDIO_LPAIF_AUX_PCM_DATAOE_CMD_RCGR_ATTR                                                    0x3
+#define HWIO_GCC_ULTAUDIO_LPAIF_AUX_PCM_DATAOE_CMD_RCGR_IN          \
+        in_dword_masked(HWIO_GCC_ULTAUDIO_LPAIF_AUX_PCM_DATAOE_CMD_RCGR_ADDR, HWIO_GCC_ULTAUDIO_LPAIF_AUX_PCM_DATAOE_CMD_RCGR_RMSK)
+#define HWIO_GCC_ULTAUDIO_LPAIF_AUX_PCM_DATAOE_CMD_RCGR_INM(m)      \
+        in_dword_masked(HWIO_GCC_ULTAUDIO_LPAIF_AUX_PCM_DATAOE_CMD_RCGR_ADDR, m)
+#define HWIO_GCC_ULTAUDIO_LPAIF_AUX_PCM_DATAOE_CMD_RCGR_OUT(v)      \
+        out_dword(HWIO_GCC_ULTAUDIO_LPAIF_AUX_PCM_DATAOE_CMD_RCGR_ADDR,v)
+#define HWIO_GCC_ULTAUDIO_LPAIF_AUX_PCM_DATAOE_CMD_RCGR_OUTM(m,v) \
+        out_dword_masked_ns(HWIO_GCC_ULTAUDIO_LPAIF_AUX_PCM_DATAOE_CMD_RCGR_ADDR,m,v,HWIO_GCC_ULTAUDIO_LPAIF_AUX_PCM_DATAOE_CMD_RCGR_IN)
+#define HWIO_GCC_ULTAUDIO_LPAIF_AUX_PCM_DATAOE_CMD_RCGR_ROOT_OFF_BMSK                                    0x80000000
+#define HWIO_GCC_ULTAUDIO_LPAIF_AUX_PCM_DATAOE_CMD_RCGR_ROOT_OFF_SHFT                                          0x1f
+#define HWIO_GCC_ULTAUDIO_LPAIF_AUX_PCM_DATAOE_CMD_RCGR_DIRTY_D_BMSK                                           0x80
+#define HWIO_GCC_ULTAUDIO_LPAIF_AUX_PCM_DATAOE_CMD_RCGR_DIRTY_D_SHFT                                            0x7
+#define HWIO_GCC_ULTAUDIO_LPAIF_AUX_PCM_DATAOE_CMD_RCGR_DIRTY_N_BMSK                                           0x40
+#define HWIO_GCC_ULTAUDIO_LPAIF_AUX_PCM_DATAOE_CMD_RCGR_DIRTY_N_SHFT                                            0x6
+#define HWIO_GCC_ULTAUDIO_LPAIF_AUX_PCM_DATAOE_CMD_RCGR_DIRTY_M_BMSK                                           0x20
+#define HWIO_GCC_ULTAUDIO_LPAIF_AUX_PCM_DATAOE_CMD_RCGR_DIRTY_M_SHFT                                            0x5
+#define HWIO_GCC_ULTAUDIO_LPAIF_AUX_PCM_DATAOE_CMD_RCGR_DIRTY_CFG_RCGR_BMSK                                    0x10
+#define HWIO_GCC_ULTAUDIO_LPAIF_AUX_PCM_DATAOE_CMD_RCGR_DIRTY_CFG_RCGR_SHFT                                     0x4
+#define HWIO_GCC_ULTAUDIO_LPAIF_AUX_PCM_DATAOE_CMD_RCGR_ROOT_EN_BMSK                                            0x2
+#define HWIO_GCC_ULTAUDIO_LPAIF_AUX_PCM_DATAOE_CMD_RCGR_ROOT_EN_SHFT                                            0x1
+#define HWIO_GCC_ULTAUDIO_LPAIF_AUX_PCM_DATAOE_CMD_RCGR_ROOT_EN_DISABLE_FVAL                                    0x0
+#define HWIO_GCC_ULTAUDIO_LPAIF_AUX_PCM_DATAOE_CMD_RCGR_ROOT_EN_ENABLE_FVAL                                     0x1
+#define HWIO_GCC_ULTAUDIO_LPAIF_AUX_PCM_DATAOE_CMD_RCGR_UPDATE_BMSK                                             0x1
+#define HWIO_GCC_ULTAUDIO_LPAIF_AUX_PCM_DATAOE_CMD_RCGR_UPDATE_SHFT                                             0x0
+#define HWIO_GCC_ULTAUDIO_LPAIF_AUX_PCM_DATAOE_CMD_RCGR_UPDATE_DISABLE_FVAL                                     0x0
+#define HWIO_GCC_ULTAUDIO_LPAIF_AUX_PCM_DATAOE_CMD_RCGR_UPDATE_ENABLE_FVAL                                      0x1
+
+#define HWIO_GCC_ULTAUDIO_LPAIF_AUX_PCM_DATAOE_CFG_RCGR_ADDR                                             (GCC_CLK_CTL_REG_REG_BASE      + 0x00032028)
+#define HWIO_GCC_ULTAUDIO_LPAIF_AUX_PCM_DATAOE_CFG_RCGR_PHYS                                             (GCC_CLK_CTL_REG_REG_BASE_PHYS + 0x00032028)
+#define HWIO_GCC_ULTAUDIO_LPAIF_AUX_PCM_DATAOE_CFG_RCGR_OFFS                                             (GCC_CLK_CTL_REG_REG_BASE_OFFS + 0x00032028)
+#define HWIO_GCC_ULTAUDIO_LPAIF_AUX_PCM_DATAOE_CFG_RCGR_RMSK                                               0x10371f
+#define HWIO_GCC_ULTAUDIO_LPAIF_AUX_PCM_DATAOE_CFG_RCGR_ATTR                                                    0x3
+#define HWIO_GCC_ULTAUDIO_LPAIF_AUX_PCM_DATAOE_CFG_RCGR_IN          \
+        in_dword_masked(HWIO_GCC_ULTAUDIO_LPAIF_AUX_PCM_DATAOE_CFG_RCGR_ADDR, HWIO_GCC_ULTAUDIO_LPAIF_AUX_PCM_DATAOE_CFG_RCGR_RMSK)
+#define HWIO_GCC_ULTAUDIO_LPAIF_AUX_PCM_DATAOE_CFG_RCGR_INM(m)      \
+        in_dword_masked(HWIO_GCC_ULTAUDIO_LPAIF_AUX_PCM_DATAOE_CFG_RCGR_ADDR, m)
+#define HWIO_GCC_ULTAUDIO_LPAIF_AUX_PCM_DATAOE_CFG_RCGR_OUT(v)      \
+        out_dword(HWIO_GCC_ULTAUDIO_LPAIF_AUX_PCM_DATAOE_CFG_RCGR_ADDR,v)
+#define HWIO_GCC_ULTAUDIO_LPAIF_AUX_PCM_DATAOE_CFG_RCGR_OUTM(m,v) \
+        out_dword_masked_ns(HWIO_GCC_ULTAUDIO_LPAIF_AUX_PCM_DATAOE_CFG_RCGR_ADDR,m,v,HWIO_GCC_ULTAUDIO_LPAIF_AUX_PCM_DATAOE_CFG_RCGR_IN)
+#define HWIO_GCC_ULTAUDIO_LPAIF_AUX_PCM_DATAOE_CFG_RCGR_HW_CLK_CONTROL_BMSK                                0x100000
+#define HWIO_GCC_ULTAUDIO_LPAIF_AUX_PCM_DATAOE_CFG_RCGR_HW_CLK_CONTROL_SHFT                                    0x14
+#define HWIO_GCC_ULTAUDIO_LPAIF_AUX_PCM_DATAOE_CFG_RCGR_HW_CLK_CONTROL_DISABLE_FVAL                             0x0
+#define HWIO_GCC_ULTAUDIO_LPAIF_AUX_PCM_DATAOE_CFG_RCGR_HW_CLK_CONTROL_ENABLE_FVAL                              0x1
+#define HWIO_GCC_ULTAUDIO_LPAIF_AUX_PCM_DATAOE_CFG_RCGR_MODE_BMSK                                            0x3000
+#define HWIO_GCC_ULTAUDIO_LPAIF_AUX_PCM_DATAOE_CFG_RCGR_MODE_SHFT                                               0xc
+#define HWIO_GCC_ULTAUDIO_LPAIF_AUX_PCM_DATAOE_CFG_RCGR_MODE_BYPASS_FVAL                                        0x0
+#define HWIO_GCC_ULTAUDIO_LPAIF_AUX_PCM_DATAOE_CFG_RCGR_MODE_SWALLOW_FVAL                                       0x1
+#define HWIO_GCC_ULTAUDIO_LPAIF_AUX_PCM_DATAOE_CFG_RCGR_MODE_DUAL_EDGE_FVAL                                     0x2
+#define HWIO_GCC_ULTAUDIO_LPAIF_AUX_PCM_DATAOE_CFG_RCGR_MODE_SINGLE_EDGE_FVAL                                   0x3
+#define HWIO_GCC_ULTAUDIO_LPAIF_AUX_PCM_DATAOE_CFG_RCGR_SRC_SEL_BMSK                                          0x700
+#define HWIO_GCC_ULTAUDIO_LPAIF_AUX_PCM_DATAOE_CFG_RCGR_SRC_SEL_SHFT                                            0x8
+#define HWIO_GCC_ULTAUDIO_LPAIF_AUX_PCM_DATAOE_CFG_RCGR_SRC_SEL_SRC0_FVAL                                       0x0
+#define HWIO_GCC_ULTAUDIO_LPAIF_AUX_PCM_DATAOE_CFG_RCGR_SRC_SEL_SRC1_FVAL                                       0x1
+#define HWIO_GCC_ULTAUDIO_LPAIF_AUX_PCM_DATAOE_CFG_RCGR_SRC_SEL_SRC2_FVAL                                       0x2
+#define HWIO_GCC_ULTAUDIO_LPAIF_AUX_PCM_DATAOE_CFG_RCGR_SRC_SEL_SRC3_FVAL                                       0x3
+#define HWIO_GCC_ULTAUDIO_LPAIF_AUX_PCM_DATAOE_CFG_RCGR_SRC_SEL_SRC4_FVAL                                       0x4
+#define HWIO_GCC_ULTAUDIO_LPAIF_AUX_PCM_DATAOE_CFG_RCGR_SRC_SEL_SRC5_FVAL                                       0x5
+#define HWIO_GCC_ULTAUDIO_LPAIF_AUX_PCM_DATAOE_CFG_RCGR_SRC_SEL_SRC6_FVAL                                       0x6
+#define HWIO_GCC_ULTAUDIO_LPAIF_AUX_PCM_DATAOE_CFG_RCGR_SRC_SEL_SRC7_FVAL                                       0x7
+#define HWIO_GCC_ULTAUDIO_LPAIF_AUX_PCM_DATAOE_CFG_RCGR_SRC_DIV_BMSK                                           0x1f
+#define HWIO_GCC_ULTAUDIO_LPAIF_AUX_PCM_DATAOE_CFG_RCGR_SRC_DIV_SHFT                                            0x0
+#define HWIO_GCC_ULTAUDIO_LPAIF_AUX_PCM_DATAOE_CFG_RCGR_SRC_DIV_BYPASS_FVAL                                     0x0
+#define HWIO_GCC_ULTAUDIO_LPAIF_AUX_PCM_DATAOE_CFG_RCGR_SRC_DIV_DIV1_FVAL                                       0x1
+#define HWIO_GCC_ULTAUDIO_LPAIF_AUX_PCM_DATAOE_CFG_RCGR_SRC_DIV_DIV1_5_FVAL                                     0x2
+#define HWIO_GCC_ULTAUDIO_LPAIF_AUX_PCM_DATAOE_CFG_RCGR_SRC_DIV_DIV2_FVAL                                       0x3
+#define HWIO_GCC_ULTAUDIO_LPAIF_AUX_PCM_DATAOE_CFG_RCGR_SRC_DIV_DIV2_5_FVAL                                     0x4
+#define HWIO_GCC_ULTAUDIO_LPAIF_AUX_PCM_DATAOE_CFG_RCGR_SRC_DIV_DIV3_FVAL                                       0x5
+#define HWIO_GCC_ULTAUDIO_LPAIF_AUX_PCM_DATAOE_CFG_RCGR_SRC_DIV_DIV3_5_FVAL                                     0x6
+#define HWIO_GCC_ULTAUDIO_LPAIF_AUX_PCM_DATAOE_CFG_RCGR_SRC_DIV_DIV4_FVAL                                       0x7
+#define HWIO_GCC_ULTAUDIO_LPAIF_AUX_PCM_DATAOE_CFG_RCGR_SRC_DIV_DIV4_5_FVAL                                     0x8
+#define HWIO_GCC_ULTAUDIO_LPAIF_AUX_PCM_DATAOE_CFG_RCGR_SRC_DIV_DIV5_FVAL                                       0x9
+#define HWIO_GCC_ULTAUDIO_LPAIF_AUX_PCM_DATAOE_CFG_RCGR_SRC_DIV_DIV5_5_FVAL                                     0xa
+#define HWIO_GCC_ULTAUDIO_LPAIF_AUX_PCM_DATAOE_CFG_RCGR_SRC_DIV_DIV6_FVAL                                       0xb
+#define HWIO_GCC_ULTAUDIO_LPAIF_AUX_PCM_DATAOE_CFG_RCGR_SRC_DIV_DIV6_5_FVAL                                     0xc
+#define HWIO_GCC_ULTAUDIO_LPAIF_AUX_PCM_DATAOE_CFG_RCGR_SRC_DIV_DIV7_FVAL                                       0xd
+#define HWIO_GCC_ULTAUDIO_LPAIF_AUX_PCM_DATAOE_CFG_RCGR_SRC_DIV_DIV7_5_FVAL                                     0xe
+#define HWIO_GCC_ULTAUDIO_LPAIF_AUX_PCM_DATAOE_CFG_RCGR_SRC_DIV_DIV8_FVAL                                       0xf
+#define HWIO_GCC_ULTAUDIO_LPAIF_AUX_PCM_DATAOE_CFG_RCGR_SRC_DIV_DIV8_5_FVAL                                    0x10
+#define HWIO_GCC_ULTAUDIO_LPAIF_AUX_PCM_DATAOE_CFG_RCGR_SRC_DIV_DIV9_FVAL                                      0x11
+#define HWIO_GCC_ULTAUDIO_LPAIF_AUX_PCM_DATAOE_CFG_RCGR_SRC_DIV_DIV9_5_FVAL                                    0x12
+#define HWIO_GCC_ULTAUDIO_LPAIF_AUX_PCM_DATAOE_CFG_RCGR_SRC_DIV_DIV10_FVAL                                     0x13
+#define HWIO_GCC_ULTAUDIO_LPAIF_AUX_PCM_DATAOE_CFG_RCGR_SRC_DIV_DIV10_5_FVAL                                   0x14
+#define HWIO_GCC_ULTAUDIO_LPAIF_AUX_PCM_DATAOE_CFG_RCGR_SRC_DIV_DIV11_FVAL                                     0x15
+#define HWIO_GCC_ULTAUDIO_LPAIF_AUX_PCM_DATAOE_CFG_RCGR_SRC_DIV_DIV11_5_FVAL                                   0x16
+#define HWIO_GCC_ULTAUDIO_LPAIF_AUX_PCM_DATAOE_CFG_RCGR_SRC_DIV_DIV12_FVAL                                     0x17
+#define HWIO_GCC_ULTAUDIO_LPAIF_AUX_PCM_DATAOE_CFG_RCGR_SRC_DIV_DIV12_5_FVAL                                   0x18
+#define HWIO_GCC_ULTAUDIO_LPAIF_AUX_PCM_DATAOE_CFG_RCGR_SRC_DIV_DIV13_FVAL                                     0x19
+#define HWIO_GCC_ULTAUDIO_LPAIF_AUX_PCM_DATAOE_CFG_RCGR_SRC_DIV_DIV13_5_FVAL                                   0x1a
+#define HWIO_GCC_ULTAUDIO_LPAIF_AUX_PCM_DATAOE_CFG_RCGR_SRC_DIV_DIV14_FVAL                                     0x1b
+#define HWIO_GCC_ULTAUDIO_LPAIF_AUX_PCM_DATAOE_CFG_RCGR_SRC_DIV_DIV14_5_FVAL                                   0x1c
+#define HWIO_GCC_ULTAUDIO_LPAIF_AUX_PCM_DATAOE_CFG_RCGR_SRC_DIV_DIV15_FVAL                                     0x1d
+#define HWIO_GCC_ULTAUDIO_LPAIF_AUX_PCM_DATAOE_CFG_RCGR_SRC_DIV_DIV15_5_FVAL                                   0x1e
+#define HWIO_GCC_ULTAUDIO_LPAIF_AUX_PCM_DATAOE_CFG_RCGR_SRC_DIV_DIV16_FVAL                                     0x1f
+
+#define HWIO_GCC_ULTAUDIO_LPAIF_AUX_PCM_DATAOE_M_ADDR                                                    (GCC_CLK_CTL_REG_REG_BASE      + 0x0003202c)
+#define HWIO_GCC_ULTAUDIO_LPAIF_AUX_PCM_DATAOE_M_PHYS                                                    (GCC_CLK_CTL_REG_REG_BASE_PHYS + 0x0003202c)
+#define HWIO_GCC_ULTAUDIO_LPAIF_AUX_PCM_DATAOE_M_OFFS                                                    (GCC_CLK_CTL_REG_REG_BASE_OFFS + 0x0003202c)
+#define HWIO_GCC_ULTAUDIO_LPAIF_AUX_PCM_DATAOE_M_RMSK                                                          0xff
+#define HWIO_GCC_ULTAUDIO_LPAIF_AUX_PCM_DATAOE_M_ATTR                                                           0x3
+#define HWIO_GCC_ULTAUDIO_LPAIF_AUX_PCM_DATAOE_M_IN          \
+        in_dword_masked(HWIO_GCC_ULTAUDIO_LPAIF_AUX_PCM_DATAOE_M_ADDR, HWIO_GCC_ULTAUDIO_LPAIF_AUX_PCM_DATAOE_M_RMSK)
+#define HWIO_GCC_ULTAUDIO_LPAIF_AUX_PCM_DATAOE_M_INM(m)      \
+        in_dword_masked(HWIO_GCC_ULTAUDIO_LPAIF_AUX_PCM_DATAOE_M_ADDR, m)
+#define HWIO_GCC_ULTAUDIO_LPAIF_AUX_PCM_DATAOE_M_OUT(v)      \
+        out_dword(HWIO_GCC_ULTAUDIO_LPAIF_AUX_PCM_DATAOE_M_ADDR,v)
+#define HWIO_GCC_ULTAUDIO_LPAIF_AUX_PCM_DATAOE_M_OUTM(m,v) \
+        out_dword_masked_ns(HWIO_GCC_ULTAUDIO_LPAIF_AUX_PCM_DATAOE_M_ADDR,m,v,HWIO_GCC_ULTAUDIO_LPAIF_AUX_PCM_DATAOE_M_IN)
+#define HWIO_GCC_ULTAUDIO_LPAIF_AUX_PCM_DATAOE_M_M_BMSK                                                        0xff
+#define HWIO_GCC_ULTAUDIO_LPAIF_AUX_PCM_DATAOE_M_M_SHFT                                                         0x0
+
+#define HWIO_GCC_ULTAUDIO_LPAIF_AUX_PCM_DATAOE_N_ADDR                                                    (GCC_CLK_CTL_REG_REG_BASE      + 0x00032030)
+#define HWIO_GCC_ULTAUDIO_LPAIF_AUX_PCM_DATAOE_N_PHYS                                                    (GCC_CLK_CTL_REG_REG_BASE_PHYS + 0x00032030)
+#define HWIO_GCC_ULTAUDIO_LPAIF_AUX_PCM_DATAOE_N_OFFS                                                    (GCC_CLK_CTL_REG_REG_BASE_OFFS + 0x00032030)
+#define HWIO_GCC_ULTAUDIO_LPAIF_AUX_PCM_DATAOE_N_RMSK                                                          0xff
+#define HWIO_GCC_ULTAUDIO_LPAIF_AUX_PCM_DATAOE_N_ATTR                                                           0x3
+#define HWIO_GCC_ULTAUDIO_LPAIF_AUX_PCM_DATAOE_N_IN          \
+        in_dword_masked(HWIO_GCC_ULTAUDIO_LPAIF_AUX_PCM_DATAOE_N_ADDR, HWIO_GCC_ULTAUDIO_LPAIF_AUX_PCM_DATAOE_N_RMSK)
+#define HWIO_GCC_ULTAUDIO_LPAIF_AUX_PCM_DATAOE_N_INM(m)      \
+        in_dword_masked(HWIO_GCC_ULTAUDIO_LPAIF_AUX_PCM_DATAOE_N_ADDR, m)
+#define HWIO_GCC_ULTAUDIO_LPAIF_AUX_PCM_DATAOE_N_OUT(v)      \
+        out_dword(HWIO_GCC_ULTAUDIO_LPAIF_AUX_PCM_DATAOE_N_ADDR,v)
+#define HWIO_GCC_ULTAUDIO_LPAIF_AUX_PCM_DATAOE_N_OUTM(m,v) \
+        out_dword_masked_ns(HWIO_GCC_ULTAUDIO_LPAIF_AUX_PCM_DATAOE_N_ADDR,m,v,HWIO_GCC_ULTAUDIO_LPAIF_AUX_PCM_DATAOE_N_IN)
+#define HWIO_GCC_ULTAUDIO_LPAIF_AUX_PCM_DATAOE_N_NOT_N_MINUS_M_BMSK                                            0xff
+#define HWIO_GCC_ULTAUDIO_LPAIF_AUX_PCM_DATAOE_N_NOT_N_MINUS_M_SHFT                                             0x0
+
+#define HWIO_GCC_ULTAUDIO_LPAIF_AUX_PCM_DATAOE_D_ADDR                                                    (GCC_CLK_CTL_REG_REG_BASE      + 0x00032034)
+#define HWIO_GCC_ULTAUDIO_LPAIF_AUX_PCM_DATAOE_D_PHYS                                                    (GCC_CLK_CTL_REG_REG_BASE_PHYS + 0x00032034)
+#define HWIO_GCC_ULTAUDIO_LPAIF_AUX_PCM_DATAOE_D_OFFS                                                    (GCC_CLK_CTL_REG_REG_BASE_OFFS + 0x00032034)
+#define HWIO_GCC_ULTAUDIO_LPAIF_AUX_PCM_DATAOE_D_RMSK                                                          0xff
+#define HWIO_GCC_ULTAUDIO_LPAIF_AUX_PCM_DATAOE_D_ATTR                                                           0x3
+#define HWIO_GCC_ULTAUDIO_LPAIF_AUX_PCM_DATAOE_D_IN          \
+        in_dword_masked(HWIO_GCC_ULTAUDIO_LPAIF_AUX_PCM_DATAOE_D_ADDR, HWIO_GCC_ULTAUDIO_LPAIF_AUX_PCM_DATAOE_D_RMSK)
+#define HWIO_GCC_ULTAUDIO_LPAIF_AUX_PCM_DATAOE_D_INM(m)      \
+        in_dword_masked(HWIO_GCC_ULTAUDIO_LPAIF_AUX_PCM_DATAOE_D_ADDR, m)
+#define HWIO_GCC_ULTAUDIO_LPAIF_AUX_PCM_DATAOE_D_OUT(v)      \
+        out_dword(HWIO_GCC_ULTAUDIO_LPAIF_AUX_PCM_DATAOE_D_ADDR,v)
+#define HWIO_GCC_ULTAUDIO_LPAIF_AUX_PCM_DATAOE_D_OUTM(m,v) \
+        out_dword_masked_ns(HWIO_GCC_ULTAUDIO_LPAIF_AUX_PCM_DATAOE_D_ADDR,m,v,HWIO_GCC_ULTAUDIO_LPAIF_AUX_PCM_DATAOE_D_IN)
+#define HWIO_GCC_ULTAUDIO_LPAIF_AUX_PCM_DATAOE_D_NOT_2D_BMSK                                                   0xff
+#define HWIO_GCC_ULTAUDIO_LPAIF_AUX_PCM_DATAOE_D_NOT_2D_SHFT                                                    0x0
+
+#define HWIO_GCC_PCIE_BCR_ADDR                                                                           (GCC_CLK_CTL_REG_REG_BASE      + 0x00033000)
+#define HWIO_GCC_PCIE_BCR_PHYS                                                                           (GCC_CLK_CTL_REG_REG_BASE_PHYS + 0x00033000)
+#define HWIO_GCC_PCIE_BCR_OFFS                                                                           (GCC_CLK_CTL_REG_REG_BASE_OFFS + 0x00033000)
+#define HWIO_GCC_PCIE_BCR_RMSK                                                                                  0x1
+#define HWIO_GCC_PCIE_BCR_ATTR                                                                                  0x3
+#define HWIO_GCC_PCIE_BCR_IN          \
+        in_dword_masked(HWIO_GCC_PCIE_BCR_ADDR, HWIO_GCC_PCIE_BCR_RMSK)
+#define HWIO_GCC_PCIE_BCR_INM(m)      \
+        in_dword_masked(HWIO_GCC_PCIE_BCR_ADDR, m)
+#define HWIO_GCC_PCIE_BCR_OUT(v)      \
+        out_dword(HWIO_GCC_PCIE_BCR_ADDR,v)
+#define HWIO_GCC_PCIE_BCR_OUTM(m,v) \
+        out_dword_masked_ns(HWIO_GCC_PCIE_BCR_ADDR,m,v,HWIO_GCC_PCIE_BCR_IN)
+#define HWIO_GCC_PCIE_BCR_BLK_ARES_BMSK                                                                         0x1
+#define HWIO_GCC_PCIE_BCR_BLK_ARES_SHFT                                                                         0x0
+#define HWIO_GCC_PCIE_BCR_BLK_ARES_DISABLE_FVAL                                                                 0x0
+#define HWIO_GCC_PCIE_BCR_BLK_ARES_ENABLE_FVAL                                                                  0x1
+
+#define HWIO_GCC_PCIE_GDSCR_ADDR                                                                         (GCC_CLK_CTL_REG_REG_BASE      + 0x00033004)
+#define HWIO_GCC_PCIE_GDSCR_PHYS                                                                         (GCC_CLK_CTL_REG_REG_BASE_PHYS + 0x00033004)
+#define HWIO_GCC_PCIE_GDSCR_OFFS                                                                         (GCC_CLK_CTL_REG_REG_BASE_OFFS + 0x00033004)
+#define HWIO_GCC_PCIE_GDSCR_RMSK                                                                         0xf8ffffff
+#define HWIO_GCC_PCIE_GDSCR_ATTR                                                                                0x3
+#define HWIO_GCC_PCIE_GDSCR_IN          \
+        in_dword_masked(HWIO_GCC_PCIE_GDSCR_ADDR, HWIO_GCC_PCIE_GDSCR_RMSK)
+#define HWIO_GCC_PCIE_GDSCR_INM(m)      \
+        in_dword_masked(HWIO_GCC_PCIE_GDSCR_ADDR, m)
+#define HWIO_GCC_PCIE_GDSCR_OUT(v)      \
+        out_dword(HWIO_GCC_PCIE_GDSCR_ADDR,v)
+#define HWIO_GCC_PCIE_GDSCR_OUTM(m,v) \
+        out_dword_masked_ns(HWIO_GCC_PCIE_GDSCR_ADDR,m,v,HWIO_GCC_PCIE_GDSCR_IN)
+#define HWIO_GCC_PCIE_GDSCR_PWR_ON_BMSK                                                                  0x80000000
+#define HWIO_GCC_PCIE_GDSCR_PWR_ON_SHFT                                                                        0x1f
+#define HWIO_GCC_PCIE_GDSCR_GDSC_STATE_BMSK                                                              0x78000000
+#define HWIO_GCC_PCIE_GDSCR_GDSC_STATE_SHFT                                                                    0x1b
+#define HWIO_GCC_PCIE_GDSCR_EN_REST_WAIT_BMSK                                                              0xf00000
+#define HWIO_GCC_PCIE_GDSCR_EN_REST_WAIT_SHFT                                                                  0x14
+#define HWIO_GCC_PCIE_GDSCR_EN_FEW_WAIT_BMSK                                                                0xf0000
+#define HWIO_GCC_PCIE_GDSCR_EN_FEW_WAIT_SHFT                                                                   0x10
+#define HWIO_GCC_PCIE_GDSCR_CLK_DIS_WAIT_BMSK                                                                0xf000
+#define HWIO_GCC_PCIE_GDSCR_CLK_DIS_WAIT_SHFT                                                                   0xc
+#define HWIO_GCC_PCIE_GDSCR_RETAIN_FF_ENABLE_BMSK                                                             0x800
+#define HWIO_GCC_PCIE_GDSCR_RETAIN_FF_ENABLE_SHFT                                                               0xb
+#define HWIO_GCC_PCIE_GDSCR_RETAIN_FF_ENABLE_DISABLE_FVAL                                                       0x0
+#define HWIO_GCC_PCIE_GDSCR_RETAIN_FF_ENABLE_ENABLE_FVAL                                                        0x1
+#define HWIO_GCC_PCIE_GDSCR_RESTORE_BMSK                                                                      0x400
+#define HWIO_GCC_PCIE_GDSCR_RESTORE_SHFT                                                                        0xa
+#define HWIO_GCC_PCIE_GDSCR_RESTORE_DISABLE_FVAL                                                                0x0
+#define HWIO_GCC_PCIE_GDSCR_RESTORE_ENABLE_FVAL                                                                 0x1
+#define HWIO_GCC_PCIE_GDSCR_SAVE_BMSK                                                                         0x200
+#define HWIO_GCC_PCIE_GDSCR_SAVE_SHFT                                                                           0x9
+#define HWIO_GCC_PCIE_GDSCR_SAVE_DISABLE_FVAL                                                                   0x0
+#define HWIO_GCC_PCIE_GDSCR_SAVE_ENABLE_FVAL                                                                    0x1
+#define HWIO_GCC_PCIE_GDSCR_RETAIN_BMSK                                                                       0x100
+#define HWIO_GCC_PCIE_GDSCR_RETAIN_SHFT                                                                         0x8
+#define HWIO_GCC_PCIE_GDSCR_RETAIN_DISABLE_FVAL                                                                 0x0
+#define HWIO_GCC_PCIE_GDSCR_RETAIN_ENABLE_FVAL                                                                  0x1
+#define HWIO_GCC_PCIE_GDSCR_EN_REST_BMSK                                                                       0x80
+#define HWIO_GCC_PCIE_GDSCR_EN_REST_SHFT                                                                        0x7
+#define HWIO_GCC_PCIE_GDSCR_EN_REST_DISABLE_FVAL                                                                0x0
+#define HWIO_GCC_PCIE_GDSCR_EN_REST_ENABLE_FVAL                                                                 0x1
+#define HWIO_GCC_PCIE_GDSCR_EN_FEW_BMSK                                                                        0x40
+#define HWIO_GCC_PCIE_GDSCR_EN_FEW_SHFT                                                                         0x6
+#define HWIO_GCC_PCIE_GDSCR_EN_FEW_DISABLE_FVAL                                                                 0x0
+#define HWIO_GCC_PCIE_GDSCR_EN_FEW_ENABLE_FVAL                                                                  0x1
+#define HWIO_GCC_PCIE_GDSCR_CLAMP_IO_BMSK                                                                      0x20
+#define HWIO_GCC_PCIE_GDSCR_CLAMP_IO_SHFT                                                                       0x5
+#define HWIO_GCC_PCIE_GDSCR_CLAMP_IO_DISABLE_FVAL                                                               0x0
+#define HWIO_GCC_PCIE_GDSCR_CLAMP_IO_ENABLE_FVAL                                                                0x1
+#define HWIO_GCC_PCIE_GDSCR_CLK_DISABLE_BMSK                                                                   0x10
+#define HWIO_GCC_PCIE_GDSCR_CLK_DISABLE_SHFT                                                                    0x4
+#define HWIO_GCC_PCIE_GDSCR_CLK_DISABLE_CLK_NOT_DISABLE_FVAL                                                    0x0
+#define HWIO_GCC_PCIE_GDSCR_CLK_DISABLE_CLK_IS_DISABLE_FVAL                                                     0x1
+#define HWIO_GCC_PCIE_GDSCR_PD_ARES_BMSK                                                                        0x8
+#define HWIO_GCC_PCIE_GDSCR_PD_ARES_SHFT                                                                        0x3
+#define HWIO_GCC_PCIE_GDSCR_PD_ARES_NO_RESET_FVAL                                                               0x0
+#define HWIO_GCC_PCIE_GDSCR_PD_ARES_RESET_FVAL                                                                  0x1
+#define HWIO_GCC_PCIE_GDSCR_SW_OVERRIDE_BMSK                                                                    0x4
+#define HWIO_GCC_PCIE_GDSCR_SW_OVERRIDE_SHFT                                                                    0x2
+#define HWIO_GCC_PCIE_GDSCR_SW_OVERRIDE_DISABLE_FVAL                                                            0x0
+#define HWIO_GCC_PCIE_GDSCR_SW_OVERRIDE_ENABLE_FVAL                                                             0x1
+#define HWIO_GCC_PCIE_GDSCR_HW_CONTROL_BMSK                                                                     0x2
+#define HWIO_GCC_PCIE_GDSCR_HW_CONTROL_SHFT                                                                     0x1
+#define HWIO_GCC_PCIE_GDSCR_HW_CONTROL_DISABLE_FVAL                                                             0x0
+#define HWIO_GCC_PCIE_GDSCR_HW_CONTROL_ENABLE_FVAL                                                              0x1
+#define HWIO_GCC_PCIE_GDSCR_SW_COLLAPSE_BMSK                                                                    0x1
+#define HWIO_GCC_PCIE_GDSCR_SW_COLLAPSE_SHFT                                                                    0x0
+#define HWIO_GCC_PCIE_GDSCR_SW_COLLAPSE_DISABLE_FVAL                                                            0x0
+#define HWIO_GCC_PCIE_GDSCR_SW_COLLAPSE_ENABLE_FVAL                                                             0x1
+
+#define HWIO_GCC_PCIE_CFG_GDSCR_ADDR                                                                     (GCC_CLK_CTL_REG_REG_BASE      + 0x00033008)
+#define HWIO_GCC_PCIE_CFG_GDSCR_PHYS                                                                     (GCC_CLK_CTL_REG_REG_BASE_PHYS + 0x00033008)
+#define HWIO_GCC_PCIE_CFG_GDSCR_OFFS                                                                     (GCC_CLK_CTL_REG_REG_BASE_OFFS + 0x00033008)
+#define HWIO_GCC_PCIE_CFG_GDSCR_RMSK                                                                      0x3ffffff
+#define HWIO_GCC_PCIE_CFG_GDSCR_ATTR                                                                            0x3
+#define HWIO_GCC_PCIE_CFG_GDSCR_IN          \
+        in_dword_masked(HWIO_GCC_PCIE_CFG_GDSCR_ADDR, HWIO_GCC_PCIE_CFG_GDSCR_RMSK)
+#define HWIO_GCC_PCIE_CFG_GDSCR_INM(m)      \
+        in_dword_masked(HWIO_GCC_PCIE_CFG_GDSCR_ADDR, m)
+#define HWIO_GCC_PCIE_CFG_GDSCR_OUT(v)      \
+        out_dword(HWIO_GCC_PCIE_CFG_GDSCR_ADDR,v)
+#define HWIO_GCC_PCIE_CFG_GDSCR_OUTM(m,v) \
+        out_dword_masked_ns(HWIO_GCC_PCIE_CFG_GDSCR_ADDR,m,v,HWIO_GCC_PCIE_CFG_GDSCR_IN)
+#define HWIO_GCC_PCIE_CFG_GDSCR_GDSC_PWR_DWN_START_BMSK                                                   0x2000000
+#define HWIO_GCC_PCIE_CFG_GDSCR_GDSC_PWR_DWN_START_SHFT                                                        0x19
+#define HWIO_GCC_PCIE_CFG_GDSCR_GDSC_PWR_UP_START_BMSK                                                    0x1000000
+#define HWIO_GCC_PCIE_CFG_GDSCR_GDSC_PWR_UP_START_SHFT                                                         0x18
+#define HWIO_GCC_PCIE_CFG_GDSCR_GDSC_CFG_FSM_STATE_STATUS_BMSK                                             0xf00000
+#define HWIO_GCC_PCIE_CFG_GDSCR_GDSC_CFG_FSM_STATE_STATUS_SHFT                                                 0x14
+#define HWIO_GCC_PCIE_CFG_GDSCR_GDSC_MEM_PWR_ACK_STATUS_BMSK                                                0x80000
+#define HWIO_GCC_PCIE_CFG_GDSCR_GDSC_MEM_PWR_ACK_STATUS_SHFT                                                   0x13
+#define HWIO_GCC_PCIE_CFG_GDSCR_GDSC_ENR_ACK_STATUS_BMSK                                                    0x40000
+#define HWIO_GCC_PCIE_CFG_GDSCR_GDSC_ENR_ACK_STATUS_SHFT                                                       0x12
+#define HWIO_GCC_PCIE_CFG_GDSCR_GDSC_ENF_ACK_STATUS_BMSK                                                    0x20000
+#define HWIO_GCC_PCIE_CFG_GDSCR_GDSC_ENF_ACK_STATUS_SHFT                                                       0x11
+#define HWIO_GCC_PCIE_CFG_GDSCR_GDSC_POWER_UP_COMPLETE_BMSK                                                 0x10000
+#define HWIO_GCC_PCIE_CFG_GDSCR_GDSC_POWER_UP_COMPLETE_SHFT                                                    0x10
+#define HWIO_GCC_PCIE_CFG_GDSCR_GDSC_POWER_DOWN_COMPLETE_BMSK                                                0x8000
+#define HWIO_GCC_PCIE_CFG_GDSCR_GDSC_POWER_DOWN_COMPLETE_SHFT                                                   0xf
+#define HWIO_GCC_PCIE_CFG_GDSCR_SOFTWARE_CONTROL_OVERRIDE_BMSK                                               0x7800
+#define HWIO_GCC_PCIE_CFG_GDSCR_SOFTWARE_CONTROL_OVERRIDE_SHFT                                                  0xb
+#define HWIO_GCC_PCIE_CFG_GDSCR_GDSC_HANDSHAKE_DIS_BMSK                                                       0x400
+#define HWIO_GCC_PCIE_CFG_GDSCR_GDSC_HANDSHAKE_DIS_SHFT                                                         0xa
+#define HWIO_GCC_PCIE_CFG_GDSCR_GDSC_MEM_PERI_FORCE_IN_SW_BMSK                                                0x200
+#define HWIO_GCC_PCIE_CFG_GDSCR_GDSC_MEM_PERI_FORCE_IN_SW_SHFT                                                  0x9
+#define HWIO_GCC_PCIE_CFG_GDSCR_GDSC_MEM_CORE_FORCE_IN_SW_BMSK                                                0x100
+#define HWIO_GCC_PCIE_CFG_GDSCR_GDSC_MEM_CORE_FORCE_IN_SW_SHFT                                                  0x8
+#define HWIO_GCC_PCIE_CFG_GDSCR_GDSC_PHASE_RESET_EN_SW_BMSK                                                    0x80
+#define HWIO_GCC_PCIE_CFG_GDSCR_GDSC_PHASE_RESET_EN_SW_SHFT                                                     0x7
+#define HWIO_GCC_PCIE_CFG_GDSCR_GDSC_PHASE_RESET_DELAY_COUNT_SW_BMSK                                           0x60
+#define HWIO_GCC_PCIE_CFG_GDSCR_GDSC_PHASE_RESET_DELAY_COUNT_SW_SHFT                                            0x5
+#define HWIO_GCC_PCIE_CFG_GDSCR_GDSC_PSCBC_PWR_DWN_SW_BMSK                                                     0x10
+#define HWIO_GCC_PCIE_CFG_GDSCR_GDSC_PSCBC_PWR_DWN_SW_SHFT                                                      0x4
+#define HWIO_GCC_PCIE_CFG_GDSCR_UNCLAMP_IO_SOFTWARE_OVERRIDE_BMSK                                               0x8
+#define HWIO_GCC_PCIE_CFG_GDSCR_UNCLAMP_IO_SOFTWARE_OVERRIDE_SHFT                                               0x3
+#define HWIO_GCC_PCIE_CFG_GDSCR_SAVE_RESTORE_SOFTWARE_OVERRIDE_BMSK                                             0x4
+#define HWIO_GCC_PCIE_CFG_GDSCR_SAVE_RESTORE_SOFTWARE_OVERRIDE_SHFT                                             0x2
+#define HWIO_GCC_PCIE_CFG_GDSCR_CLAMP_IO_SOFTWARE_OVERRIDE_BMSK                                                 0x2
+#define HWIO_GCC_PCIE_CFG_GDSCR_CLAMP_IO_SOFTWARE_OVERRIDE_SHFT                                                 0x1
+#define HWIO_GCC_PCIE_CFG_GDSCR_DISABLE_CLK_SOFTWARE_OVERRIDE_BMSK                                              0x1
+#define HWIO_GCC_PCIE_CFG_GDSCR_DISABLE_CLK_SOFTWARE_OVERRIDE_SHFT                                              0x0
+
+#define HWIO_GCC_PCIE_CFG2_GDSCR_ADDR                                                                    (GCC_CLK_CTL_REG_REG_BASE      + 0x0003300c)
+#define HWIO_GCC_PCIE_CFG2_GDSCR_PHYS                                                                    (GCC_CLK_CTL_REG_REG_BASE_PHYS + 0x0003300c)
+#define HWIO_GCC_PCIE_CFG2_GDSCR_OFFS                                                                    (GCC_CLK_CTL_REG_REG_BASE_OFFS + 0x0003300c)
+#define HWIO_GCC_PCIE_CFG2_GDSCR_RMSK                                                                       0x7ffff
+#define HWIO_GCC_PCIE_CFG2_GDSCR_ATTR                                                                           0x3
+#define HWIO_GCC_PCIE_CFG2_GDSCR_IN          \
+        in_dword_masked(HWIO_GCC_PCIE_CFG2_GDSCR_ADDR, HWIO_GCC_PCIE_CFG2_GDSCR_RMSK)
+#define HWIO_GCC_PCIE_CFG2_GDSCR_INM(m)      \
+        in_dword_masked(HWIO_GCC_PCIE_CFG2_GDSCR_ADDR, m)
+#define HWIO_GCC_PCIE_CFG2_GDSCR_OUT(v)      \
+        out_dword(HWIO_GCC_PCIE_CFG2_GDSCR_ADDR,v)
+#define HWIO_GCC_PCIE_CFG2_GDSCR_OUTM(m,v) \
+        out_dword_masked_ns(HWIO_GCC_PCIE_CFG2_GDSCR_ADDR,m,v,HWIO_GCC_PCIE_CFG2_GDSCR_IN)
+#define HWIO_GCC_PCIE_CFG2_GDSCR_GDSC_MEM_PWRUP_ACK_OVERRIDE_BMSK                                           0x40000
+#define HWIO_GCC_PCIE_CFG2_GDSCR_GDSC_MEM_PWRUP_ACK_OVERRIDE_SHFT                                              0x12
+#define HWIO_GCC_PCIE_CFG2_GDSCR_GDSC_PWRDWN_ENABLE_ACK_OVERRIDE_BMSK                                       0x20000
+#define HWIO_GCC_PCIE_CFG2_GDSCR_GDSC_PWRDWN_ENABLE_ACK_OVERRIDE_SHFT                                          0x11
+#define HWIO_GCC_PCIE_CFG2_GDSCR_GDSC_CLAMP_MEM_SW_BMSK                                                     0x10000
+#define HWIO_GCC_PCIE_CFG2_GDSCR_GDSC_CLAMP_MEM_SW_SHFT                                                        0x10
+#define HWIO_GCC_PCIE_CFG2_GDSCR_DLY_MEM_PWR_UP_BMSK                                                         0xf000
+#define HWIO_GCC_PCIE_CFG2_GDSCR_DLY_MEM_PWR_UP_SHFT                                                            0xc
+#define HWIO_GCC_PCIE_CFG2_GDSCR_DLY_DEASSERT_CLAMP_MEM_BMSK                                                  0xf00
+#define HWIO_GCC_PCIE_CFG2_GDSCR_DLY_DEASSERT_CLAMP_MEM_SHFT                                                    0x8
+#define HWIO_GCC_PCIE_CFG2_GDSCR_DLY_ASSERT_CLAMP_MEM_BMSK                                                     0xf0
+#define HWIO_GCC_PCIE_CFG2_GDSCR_DLY_ASSERT_CLAMP_MEM_SHFT                                                      0x4
+#define HWIO_GCC_PCIE_CFG2_GDSCR_MEM_PWR_DWN_TIMEOUT_BMSK                                                       0xf
+#define HWIO_GCC_PCIE_CFG2_GDSCR_MEM_PWR_DWN_TIMEOUT_SHFT                                                       0x0
+
+#define HWIO_GCC_PCIE_CFG3_GDSCR_ADDR                                                                    (GCC_CLK_CTL_REG_REG_BASE      + 0x00033010)
+#define HWIO_GCC_PCIE_CFG3_GDSCR_PHYS                                                                    (GCC_CLK_CTL_REG_REG_BASE_PHYS + 0x00033010)
+#define HWIO_GCC_PCIE_CFG3_GDSCR_OFFS                                                                    (GCC_CLK_CTL_REG_REG_BASE_OFFS + 0x00033010)
+#define HWIO_GCC_PCIE_CFG3_GDSCR_RMSK                                                                     0x7ffffff
+#define HWIO_GCC_PCIE_CFG3_GDSCR_ATTR                                                                           0x3
+#define HWIO_GCC_PCIE_CFG3_GDSCR_IN          \
+        in_dword_masked(HWIO_GCC_PCIE_CFG3_GDSCR_ADDR, HWIO_GCC_PCIE_CFG3_GDSCR_RMSK)
+#define HWIO_GCC_PCIE_CFG3_GDSCR_INM(m)      \
+        in_dword_masked(HWIO_GCC_PCIE_CFG3_GDSCR_ADDR, m)
+#define HWIO_GCC_PCIE_CFG3_GDSCR_OUT(v)      \
+        out_dword(HWIO_GCC_PCIE_CFG3_GDSCR_ADDR,v)
+#define HWIO_GCC_PCIE_CFG3_GDSCR_OUTM(m,v) \
+        out_dword_masked_ns(HWIO_GCC_PCIE_CFG3_GDSCR_ADDR,m,v,HWIO_GCC_PCIE_CFG3_GDSCR_IN)
+#define HWIO_GCC_PCIE_CFG3_GDSCR_GDSC_ACCU_RED_SHIFTER_DONE_STATUS_BMSK                                   0x4000000
+#define HWIO_GCC_PCIE_CFG3_GDSCR_GDSC_ACCU_RED_SHIFTER_DONE_STATUS_SHFT                                        0x1a
+#define HWIO_GCC_PCIE_CFG3_GDSCR_GDSC_ACCU_RED_ENABLE_BMSK                                                0x2000000
+#define HWIO_GCC_PCIE_CFG3_GDSCR_GDSC_ACCU_RED_ENABLE_SHFT                                                     0x19
+#define HWIO_GCC_PCIE_CFG3_GDSCR_GDSC_ACCU_RED_ENABLE_DISABLE_FVAL                                              0x0
+#define HWIO_GCC_PCIE_CFG3_GDSCR_GDSC_ACCU_RED_ENABLE_ENABLE_FVAL                                               0x1
+#define HWIO_GCC_PCIE_CFG3_GDSCR_DLY_ACCU_RED_SHIFTER_DONE_BMSK                                           0x1e00000
+#define HWIO_GCC_PCIE_CFG3_GDSCR_DLY_ACCU_RED_SHIFTER_DONE_SHFT                                                0x15
+#define HWIO_GCC_PCIE_CFG3_GDSCR_GDSC_ACCU_RED_TIMER_EN_SW_BMSK                                            0x100000
+#define HWIO_GCC_PCIE_CFG3_GDSCR_GDSC_ACCU_RED_TIMER_EN_SW_SHFT                                                0x14
+#define HWIO_GCC_PCIE_CFG3_GDSCR_GDSC_ACCU_RED_TIMER_EN_SW_DISABLE_FVAL                                         0x0
+#define HWIO_GCC_PCIE_CFG3_GDSCR_GDSC_ACCU_RED_TIMER_EN_SW_ENABLE_FVAL                                          0x1
+#define HWIO_GCC_PCIE_CFG3_GDSCR_GDSC_ACCU_RED_SHIFTER_DONE_OVERRIDE_BMSK                                   0x80000
+#define HWIO_GCC_PCIE_CFG3_GDSCR_GDSC_ACCU_RED_SHIFTER_DONE_OVERRIDE_SHFT                                      0x13
+#define HWIO_GCC_PCIE_CFG3_GDSCR_GDSC_ACCU_RED_SHIFTER_DONE_OVERRIDE_DISABLE_FVAL                               0x0
+#define HWIO_GCC_PCIE_CFG3_GDSCR_GDSC_ACCU_RED_SHIFTER_DONE_OVERRIDE_ENABLE_FVAL                                0x1
+#define HWIO_GCC_PCIE_CFG3_GDSCR_GDSC_ACCU_RED_SHIFTER_CLK_EN_SW_BMSK                                       0x40000
+#define HWIO_GCC_PCIE_CFG3_GDSCR_GDSC_ACCU_RED_SHIFTER_CLK_EN_SW_SHFT                                          0x12
+#define HWIO_GCC_PCIE_CFG3_GDSCR_GDSC_ACCU_RED_SHIFTER_CLK_EN_SW_DISABLE_FVAL                                   0x0
+#define HWIO_GCC_PCIE_CFG3_GDSCR_GDSC_ACCU_RED_SHIFTER_CLK_EN_SW_ENABLE_FVAL                                    0x1
+#define HWIO_GCC_PCIE_CFG3_GDSCR_GDSC_ACCU_RED_SHIFTER_START_SW_BMSK                                        0x20000
+#define HWIO_GCC_PCIE_CFG3_GDSCR_GDSC_ACCU_RED_SHIFTER_START_SW_SHFT                                           0x11
+#define HWIO_GCC_PCIE_CFG3_GDSCR_GDSC_ACCU_RED_SHIFTER_START_SW_DISABLE_FVAL                                    0x0
+#define HWIO_GCC_PCIE_CFG3_GDSCR_GDSC_ACCU_RED_SHIFTER_START_SW_ENABLE_FVAL                                     0x1
+#define HWIO_GCC_PCIE_CFG3_GDSCR_GDSC_ACCU_RED_SW_OVERRIDE_BMSK                                             0x10000
+#define HWIO_GCC_PCIE_CFG3_GDSCR_GDSC_ACCU_RED_SW_OVERRIDE_SHFT                                                0x10
+#define HWIO_GCC_PCIE_CFG3_GDSCR_GDSC_ACCU_RED_SW_OVERRIDE_DISABLE_FVAL                                         0x0
+#define HWIO_GCC_PCIE_CFG3_GDSCR_GDSC_ACCU_RED_SW_OVERRIDE_ENABLE_FVAL                                          0x1
+#define HWIO_GCC_PCIE_CFG3_GDSCR_GDSC_SPARE_CTRL_IN_BMSK                                                     0xff00
+#define HWIO_GCC_PCIE_CFG3_GDSCR_GDSC_SPARE_CTRL_IN_SHFT                                                        0x8
+#define HWIO_GCC_PCIE_CFG3_GDSCR_GDSC_SPARE_CTRL_OUT_BMSK                                                      0xff
+#define HWIO_GCC_PCIE_CFG3_GDSCR_GDSC_SPARE_CTRL_OUT_SHFT                                                       0x0
+
+#define HWIO_GCC_PCIE_CFG4_GDSCR_ADDR                                                                    (GCC_CLK_CTL_REG_REG_BASE      + 0x00033014)
+#define HWIO_GCC_PCIE_CFG4_GDSCR_PHYS                                                                    (GCC_CLK_CTL_REG_REG_BASE_PHYS + 0x00033014)
+#define HWIO_GCC_PCIE_CFG4_GDSCR_OFFS                                                                    (GCC_CLK_CTL_REG_REG_BASE_OFFS + 0x00033014)
+#define HWIO_GCC_PCIE_CFG4_GDSCR_RMSK                                                                      0xffffff
+#define HWIO_GCC_PCIE_CFG4_GDSCR_ATTR                                                                           0x3
+#define HWIO_GCC_PCIE_CFG4_GDSCR_IN          \
+        in_dword_masked(HWIO_GCC_PCIE_CFG4_GDSCR_ADDR, HWIO_GCC_PCIE_CFG4_GDSCR_RMSK)
+#define HWIO_GCC_PCIE_CFG4_GDSCR_INM(m)      \
+        in_dword_masked(HWIO_GCC_PCIE_CFG4_GDSCR_ADDR, m)
+#define HWIO_GCC_PCIE_CFG4_GDSCR_OUT(v)      \
+        out_dword(HWIO_GCC_PCIE_CFG4_GDSCR_ADDR,v)
+#define HWIO_GCC_PCIE_CFG4_GDSCR_OUTM(m,v) \
+        out_dword_masked_ns(HWIO_GCC_PCIE_CFG4_GDSCR_ADDR,m,v,HWIO_GCC_PCIE_CFG4_GDSCR_IN)
+#define HWIO_GCC_PCIE_CFG4_GDSCR_DLY_UNCLAMPIO_BMSK                                                        0xf00000
+#define HWIO_GCC_PCIE_CFG4_GDSCR_DLY_UNCLAMPIO_SHFT                                                            0x14
+#define HWIO_GCC_PCIE_CFG4_GDSCR_DLY_RESTOREFF_BMSK                                                         0xf0000
+#define HWIO_GCC_PCIE_CFG4_GDSCR_DLY_RESTOREFF_SHFT                                                            0x10
+#define HWIO_GCC_PCIE_CFG4_GDSCR_DLY_NORETAINFF_BMSK                                                         0xf000
+#define HWIO_GCC_PCIE_CFG4_GDSCR_DLY_NORETAINFF_SHFT                                                            0xc
+#define HWIO_GCC_PCIE_CFG4_GDSCR_DLY_DEASSERTARES_BMSK                                                        0xf00
+#define HWIO_GCC_PCIE_CFG4_GDSCR_DLY_DEASSERTARES_SHFT                                                          0x8
+#define HWIO_GCC_PCIE_CFG4_GDSCR_DLY_CLAMPIO_BMSK                                                              0xf0
+#define HWIO_GCC_PCIE_CFG4_GDSCR_DLY_CLAMPIO_SHFT                                                               0x4
+#define HWIO_GCC_PCIE_CFG4_GDSCR_DLY_RETAINFF_BMSK                                                              0xf
+#define HWIO_GCC_PCIE_CFG4_GDSCR_DLY_RETAINFF_SHFT                                                              0x0
+
+#define HWIO_GCC_PCIE_SLV_Q2A_AXI_CBCR_ADDR                                                              (GCC_CLK_CTL_REG_REG_BASE      + 0x00033018)
+#define HWIO_GCC_PCIE_SLV_Q2A_AXI_CBCR_PHYS                                                              (GCC_CLK_CTL_REG_REG_BASE_PHYS + 0x00033018)
+#define HWIO_GCC_PCIE_SLV_Q2A_AXI_CBCR_OFFS                                                              (GCC_CLK_CTL_REG_REG_BASE_OFFS + 0x00033018)
+#define HWIO_GCC_PCIE_SLV_Q2A_AXI_CBCR_RMSK                                                              0x81d0000e
+#define HWIO_GCC_PCIE_SLV_Q2A_AXI_CBCR_ATTR                                                                     0x3
+#define HWIO_GCC_PCIE_SLV_Q2A_AXI_CBCR_IN          \
+        in_dword_masked(HWIO_GCC_PCIE_SLV_Q2A_AXI_CBCR_ADDR, HWIO_GCC_PCIE_SLV_Q2A_AXI_CBCR_RMSK)
+#define HWIO_GCC_PCIE_SLV_Q2A_AXI_CBCR_INM(m)      \
+        in_dword_masked(HWIO_GCC_PCIE_SLV_Q2A_AXI_CBCR_ADDR, m)
+#define HWIO_GCC_PCIE_SLV_Q2A_AXI_CBCR_OUT(v)      \
+        out_dword(HWIO_GCC_PCIE_SLV_Q2A_AXI_CBCR_ADDR,v)
+#define HWIO_GCC_PCIE_SLV_Q2A_AXI_CBCR_OUTM(m,v) \
+        out_dword_masked_ns(HWIO_GCC_PCIE_SLV_Q2A_AXI_CBCR_ADDR,m,v,HWIO_GCC_PCIE_SLV_Q2A_AXI_CBCR_IN)
+#define HWIO_GCC_PCIE_SLV_Q2A_AXI_CBCR_CLK_OFF_BMSK                                                      0x80000000
+#define HWIO_GCC_PCIE_SLV_Q2A_AXI_CBCR_CLK_OFF_SHFT                                                            0x1f
+#define HWIO_GCC_PCIE_SLV_Q2A_AXI_CBCR_IGNORE_ALL_ARES_BMSK                                               0x1000000
+#define HWIO_GCC_PCIE_SLV_Q2A_AXI_CBCR_IGNORE_ALL_ARES_SHFT                                                    0x18
+#define HWIO_GCC_PCIE_SLV_Q2A_AXI_CBCR_IGNORE_ALL_CLK_DIS_BMSK                                             0x800000
+#define HWIO_GCC_PCIE_SLV_Q2A_AXI_CBCR_IGNORE_ALL_CLK_DIS_SHFT                                                 0x17
+#define HWIO_GCC_PCIE_SLV_Q2A_AXI_CBCR_CLK_DIS_BMSK                                                        0x400000
+#define HWIO_GCC_PCIE_SLV_Q2A_AXI_CBCR_CLK_DIS_SHFT                                                            0x16
+#define HWIO_GCC_PCIE_SLV_Q2A_AXI_CBCR_IGNORE_RPMH_CLK_DIS_BMSK                                            0x100000
+#define HWIO_GCC_PCIE_SLV_Q2A_AXI_CBCR_IGNORE_RPMH_CLK_DIS_SHFT                                                0x14
+#define HWIO_GCC_PCIE_SLV_Q2A_AXI_CBCR_SW_ONLY_EN_BMSK                                                          0x8
+#define HWIO_GCC_PCIE_SLV_Q2A_AXI_CBCR_SW_ONLY_EN_SHFT                                                          0x3
+#define HWIO_GCC_PCIE_SLV_Q2A_AXI_CBCR_CLK_ARES_BMSK                                                            0x4
+#define HWIO_GCC_PCIE_SLV_Q2A_AXI_CBCR_CLK_ARES_SHFT                                                            0x2
+#define HWIO_GCC_PCIE_SLV_Q2A_AXI_CBCR_CLK_ARES_NO_RESET_FVAL                                                   0x0
+#define HWIO_GCC_PCIE_SLV_Q2A_AXI_CBCR_CLK_ARES_RESET_FVAL                                                      0x1
+#define HWIO_GCC_PCIE_SLV_Q2A_AXI_CBCR_HW_CTL_BMSK                                                              0x2
+#define HWIO_GCC_PCIE_SLV_Q2A_AXI_CBCR_HW_CTL_SHFT                                                              0x1
+#define HWIO_GCC_PCIE_SLV_Q2A_AXI_CBCR_HW_CTL_DISABLE_FVAL                                                      0x0
+#define HWIO_GCC_PCIE_SLV_Q2A_AXI_CBCR_HW_CTL_ENABLE_FVAL                                                       0x1
+
+#define HWIO_GCC_PCIE_SLV_AXI_CBCR_ADDR                                                                  (GCC_CLK_CTL_REG_REG_BASE      + 0x0003301c)
+#define HWIO_GCC_PCIE_SLV_AXI_CBCR_PHYS                                                                  (GCC_CLK_CTL_REG_REG_BASE_PHYS + 0x0003301c)
+#define HWIO_GCC_PCIE_SLV_AXI_CBCR_OFFS                                                                  (GCC_CLK_CTL_REG_REG_BASE_OFFS + 0x0003301c)
+#define HWIO_GCC_PCIE_SLV_AXI_CBCR_RMSK                                                                  0x81d07ffe
+#define HWIO_GCC_PCIE_SLV_AXI_CBCR_ATTR                                                                         0x3
+#define HWIO_GCC_PCIE_SLV_AXI_CBCR_IN          \
+        in_dword_masked(HWIO_GCC_PCIE_SLV_AXI_CBCR_ADDR, HWIO_GCC_PCIE_SLV_AXI_CBCR_RMSK)
+#define HWIO_GCC_PCIE_SLV_AXI_CBCR_INM(m)      \
+        in_dword_masked(HWIO_GCC_PCIE_SLV_AXI_CBCR_ADDR, m)
+#define HWIO_GCC_PCIE_SLV_AXI_CBCR_OUT(v)      \
+        out_dword(HWIO_GCC_PCIE_SLV_AXI_CBCR_ADDR,v)
+#define HWIO_GCC_PCIE_SLV_AXI_CBCR_OUTM(m,v) \
+        out_dword_masked_ns(HWIO_GCC_PCIE_SLV_AXI_CBCR_ADDR,m,v,HWIO_GCC_PCIE_SLV_AXI_CBCR_IN)
+#define HWIO_GCC_PCIE_SLV_AXI_CBCR_CLK_OFF_BMSK                                                          0x80000000
+#define HWIO_GCC_PCIE_SLV_AXI_CBCR_CLK_OFF_SHFT                                                                0x1f
+#define HWIO_GCC_PCIE_SLV_AXI_CBCR_IGNORE_ALL_ARES_BMSK                                                   0x1000000
+#define HWIO_GCC_PCIE_SLV_AXI_CBCR_IGNORE_ALL_ARES_SHFT                                                        0x18
+#define HWIO_GCC_PCIE_SLV_AXI_CBCR_IGNORE_ALL_CLK_DIS_BMSK                                                 0x800000
+#define HWIO_GCC_PCIE_SLV_AXI_CBCR_IGNORE_ALL_CLK_DIS_SHFT                                                     0x17
+#define HWIO_GCC_PCIE_SLV_AXI_CBCR_CLK_DIS_BMSK                                                            0x400000
+#define HWIO_GCC_PCIE_SLV_AXI_CBCR_CLK_DIS_SHFT                                                                0x16
+#define HWIO_GCC_PCIE_SLV_AXI_CBCR_IGNORE_RPMH_CLK_DIS_BMSK                                                0x100000
+#define HWIO_GCC_PCIE_SLV_AXI_CBCR_IGNORE_RPMH_CLK_DIS_SHFT                                                    0x14
+#define HWIO_GCC_PCIE_SLV_AXI_CBCR_FORCE_MEM_CORE_ON_BMSK                                                    0x4000
+#define HWIO_GCC_PCIE_SLV_AXI_CBCR_FORCE_MEM_CORE_ON_SHFT                                                       0xe
+#define HWIO_GCC_PCIE_SLV_AXI_CBCR_FORCE_MEM_CORE_ON_FORCE_DISABLE_FVAL                                         0x0
+#define HWIO_GCC_PCIE_SLV_AXI_CBCR_FORCE_MEM_CORE_ON_FORCE_ENABLE_FVAL                                          0x1
+#define HWIO_GCC_PCIE_SLV_AXI_CBCR_FORCE_MEM_PERIPH_ON_BMSK                                                  0x2000
+#define HWIO_GCC_PCIE_SLV_AXI_CBCR_FORCE_MEM_PERIPH_ON_SHFT                                                     0xd
+#define HWIO_GCC_PCIE_SLV_AXI_CBCR_FORCE_MEM_PERIPH_ON_FORCE_DISABLE_FVAL                                       0x0
+#define HWIO_GCC_PCIE_SLV_AXI_CBCR_FORCE_MEM_PERIPH_ON_FORCE_ENABLE_FVAL                                        0x1
+#define HWIO_GCC_PCIE_SLV_AXI_CBCR_FORCE_MEM_PERIPH_OFF_BMSK                                                 0x1000
+#define HWIO_GCC_PCIE_SLV_AXI_CBCR_FORCE_MEM_PERIPH_OFF_SHFT                                                    0xc
+#define HWIO_GCC_PCIE_SLV_AXI_CBCR_FORCE_MEM_PERIPH_OFF_FORCE_DISABLE_FVAL                                      0x0
+#define HWIO_GCC_PCIE_SLV_AXI_CBCR_FORCE_MEM_PERIPH_OFF_FORCE_ENABLE_FVAL                                       0x1
+#define HWIO_GCC_PCIE_SLV_AXI_CBCR_WAKEUP_BMSK                                                                0xf00
+#define HWIO_GCC_PCIE_SLV_AXI_CBCR_WAKEUP_SHFT                                                                  0x8
+#define HWIO_GCC_PCIE_SLV_AXI_CBCR_WAKEUP_CLOCK0_FVAL                                                           0x0
+#define HWIO_GCC_PCIE_SLV_AXI_CBCR_WAKEUP_CLOCK1_FVAL                                                           0x1
+#define HWIO_GCC_PCIE_SLV_AXI_CBCR_WAKEUP_CLOCK2_FVAL                                                           0x2
+#define HWIO_GCC_PCIE_SLV_AXI_CBCR_WAKEUP_CLOCK3_FVAL                                                           0x3
+#define HWIO_GCC_PCIE_SLV_AXI_CBCR_WAKEUP_CLOCK4_FVAL                                                           0x4
+#define HWIO_GCC_PCIE_SLV_AXI_CBCR_WAKEUP_CLOCK5_FVAL                                                           0x5
+#define HWIO_GCC_PCIE_SLV_AXI_CBCR_WAKEUP_CLOCK6_FVAL                                                           0x6
+#define HWIO_GCC_PCIE_SLV_AXI_CBCR_WAKEUP_CLOCK7_FVAL                                                           0x7
+#define HWIO_GCC_PCIE_SLV_AXI_CBCR_WAKEUP_CLOCK8_FVAL                                                           0x8
+#define HWIO_GCC_PCIE_SLV_AXI_CBCR_WAKEUP_CLOCK9_FVAL                                                           0x9
+#define HWIO_GCC_PCIE_SLV_AXI_CBCR_WAKEUP_CLOCK10_FVAL                                                          0xa
+#define HWIO_GCC_PCIE_SLV_AXI_CBCR_WAKEUP_CLOCK11_FVAL                                                          0xb
+#define HWIO_GCC_PCIE_SLV_AXI_CBCR_WAKEUP_CLOCK12_FVAL                                                          0xc
+#define HWIO_GCC_PCIE_SLV_AXI_CBCR_WAKEUP_CLOCK13_FVAL                                                          0xd
+#define HWIO_GCC_PCIE_SLV_AXI_CBCR_WAKEUP_CLOCK14_FVAL                                                          0xe
+#define HWIO_GCC_PCIE_SLV_AXI_CBCR_WAKEUP_CLOCK15_FVAL                                                          0xf
+#define HWIO_GCC_PCIE_SLV_AXI_CBCR_SLEEP_BMSK                                                                  0xf0
+#define HWIO_GCC_PCIE_SLV_AXI_CBCR_SLEEP_SHFT                                                                   0x4
+#define HWIO_GCC_PCIE_SLV_AXI_CBCR_SLEEP_CLOCK0_FVAL                                                            0x0
+#define HWIO_GCC_PCIE_SLV_AXI_CBCR_SLEEP_CLOCK1_FVAL                                                            0x1
+#define HWIO_GCC_PCIE_SLV_AXI_CBCR_SLEEP_CLOCK2_FVAL                                                            0x2
+#define HWIO_GCC_PCIE_SLV_AXI_CBCR_SLEEP_CLOCK3_FVAL                                                            0x3
+#define HWIO_GCC_PCIE_SLV_AXI_CBCR_SLEEP_CLOCK4_FVAL                                                            0x4
+#define HWIO_GCC_PCIE_SLV_AXI_CBCR_SLEEP_CLOCK5_FVAL                                                            0x5
+#define HWIO_GCC_PCIE_SLV_AXI_CBCR_SLEEP_CLOCK6_FVAL                                                            0x6
+#define HWIO_GCC_PCIE_SLV_AXI_CBCR_SLEEP_CLOCK7_FVAL                                                            0x7
+#define HWIO_GCC_PCIE_SLV_AXI_CBCR_SLEEP_CLOCK8_FVAL                                                            0x8
+#define HWIO_GCC_PCIE_SLV_AXI_CBCR_SLEEP_CLOCK9_FVAL                                                            0x9
+#define HWIO_GCC_PCIE_SLV_AXI_CBCR_SLEEP_CLOCK10_FVAL                                                           0xa
+#define HWIO_GCC_PCIE_SLV_AXI_CBCR_SLEEP_CLOCK11_FVAL                                                           0xb
+#define HWIO_GCC_PCIE_SLV_AXI_CBCR_SLEEP_CLOCK12_FVAL                                                           0xc
+#define HWIO_GCC_PCIE_SLV_AXI_CBCR_SLEEP_CLOCK13_FVAL                                                           0xd
+#define HWIO_GCC_PCIE_SLV_AXI_CBCR_SLEEP_CLOCK14_FVAL                                                           0xe
+#define HWIO_GCC_PCIE_SLV_AXI_CBCR_SLEEP_CLOCK15_FVAL                                                           0xf
+#define HWIO_GCC_PCIE_SLV_AXI_CBCR_SW_ONLY_EN_BMSK                                                              0x8
+#define HWIO_GCC_PCIE_SLV_AXI_CBCR_SW_ONLY_EN_SHFT                                                              0x3
+#define HWIO_GCC_PCIE_SLV_AXI_CBCR_CLK_ARES_BMSK                                                                0x4
+#define HWIO_GCC_PCIE_SLV_AXI_CBCR_CLK_ARES_SHFT                                                                0x2
+#define HWIO_GCC_PCIE_SLV_AXI_CBCR_CLK_ARES_NO_RESET_FVAL                                                       0x0
+#define HWIO_GCC_PCIE_SLV_AXI_CBCR_CLK_ARES_RESET_FVAL                                                          0x1
+#define HWIO_GCC_PCIE_SLV_AXI_CBCR_HW_CTL_BMSK                                                                  0x2
+#define HWIO_GCC_PCIE_SLV_AXI_CBCR_HW_CTL_SHFT                                                                  0x1
+#define HWIO_GCC_PCIE_SLV_AXI_CBCR_HW_CTL_DISABLE_FVAL                                                          0x0
+#define HWIO_GCC_PCIE_SLV_AXI_CBCR_HW_CTL_ENABLE_FVAL                                                           0x1
+
+#define HWIO_GCC_PCIE_SLV_AXI_SREGR_ADDR                                                                 (GCC_CLK_CTL_REG_REG_BASE      + 0x00033020)
+#define HWIO_GCC_PCIE_SLV_AXI_SREGR_PHYS                                                                 (GCC_CLK_CTL_REG_REG_BASE_PHYS + 0x00033020)
+#define HWIO_GCC_PCIE_SLV_AXI_SREGR_OFFS                                                                 (GCC_CLK_CTL_REG_REG_BASE_OFFS + 0x00033020)
+#define HWIO_GCC_PCIE_SLV_AXI_SREGR_RMSK                                                                 0xfffffffe
+#define HWIO_GCC_PCIE_SLV_AXI_SREGR_ATTR                                                                        0x3
+#define HWIO_GCC_PCIE_SLV_AXI_SREGR_IN          \
+        in_dword_masked(HWIO_GCC_PCIE_SLV_AXI_SREGR_ADDR, HWIO_GCC_PCIE_SLV_AXI_SREGR_RMSK)
+#define HWIO_GCC_PCIE_SLV_AXI_SREGR_INM(m)      \
+        in_dword_masked(HWIO_GCC_PCIE_SLV_AXI_SREGR_ADDR, m)
+#define HWIO_GCC_PCIE_SLV_AXI_SREGR_OUT(v)      \
+        out_dword(HWIO_GCC_PCIE_SLV_AXI_SREGR_ADDR,v)
+#define HWIO_GCC_PCIE_SLV_AXI_SREGR_OUTM(m,v) \
+        out_dword_masked_ns(HWIO_GCC_PCIE_SLV_AXI_SREGR_ADDR,m,v,HWIO_GCC_PCIE_SLV_AXI_SREGR_IN)
+#define HWIO_GCC_PCIE_SLV_AXI_SREGR_SREG_PSCBC_SPARE_CTRL_OUT_BMSK                                       0xff000000
+#define HWIO_GCC_PCIE_SLV_AXI_SREGR_SREG_PSCBC_SPARE_CTRL_OUT_SHFT                                             0x18
+#define HWIO_GCC_PCIE_SLV_AXI_SREGR_SREG_PSCBC_SPARE_CTRL_IN_BMSK                                          0xff0000
+#define HWIO_GCC_PCIE_SLV_AXI_SREGR_SREG_PSCBC_SPARE_CTRL_IN_SHFT                                              0x10
+#define HWIO_GCC_PCIE_SLV_AXI_SREGR_IGNORE_GDSC_PWR_DWN_CSR_BMSK                                             0x8000
+#define HWIO_GCC_PCIE_SLV_AXI_SREGR_IGNORE_GDSC_PWR_DWN_CSR_SHFT                                                0xf
+#define HWIO_GCC_PCIE_SLV_AXI_SREGR_IGNORE_GDSC_PWR_DWN_CSR_NO_IGNORE_FVAL                                      0x0
+#define HWIO_GCC_PCIE_SLV_AXI_SREGR_IGNORE_GDSC_PWR_DWN_CSR_IGNORE_FVAL                                         0x1
+#define HWIO_GCC_PCIE_SLV_AXI_SREGR_PSCBC_SLP_STG_MODE_CSR_BMSK                                              0x4000
+#define HWIO_GCC_PCIE_SLV_AXI_SREGR_PSCBC_SLP_STG_MODE_CSR_SHFT                                                 0xe
+#define HWIO_GCC_PCIE_SLV_AXI_SREGR_PSCBC_SLP_STG_MODE_CSR_SREG_PSCBC_MODE_FVAL                                 0x0
+#define HWIO_GCC_PCIE_SLV_AXI_SREGR_PSCBC_SLP_STG_MODE_CSR_PSCBC_SLP_STG_MODE_FVAL                              0x1
+#define HWIO_GCC_PCIE_SLV_AXI_SREGR_MEM_CPH_RST_SW_OVERRIDE_BMSK                                             0x2000
+#define HWIO_GCC_PCIE_SLV_AXI_SREGR_MEM_CPH_RST_SW_OVERRIDE_SHFT                                                0xd
+#define HWIO_GCC_PCIE_SLV_AXI_SREGR_MEM_CPH_RST_SW_OVERRIDE_NO_OVERRIDE_FVAL                                    0x0
+#define HWIO_GCC_PCIE_SLV_AXI_SREGR_MEM_CPH_RST_SW_OVERRIDE_OVERRIDE_FVAL                                       0x1
+#define HWIO_GCC_PCIE_SLV_AXI_SREGR_SW_SM_PSCBC_SEQ_IN_OVERRIDE_BMSK                                         0x1000
+#define HWIO_GCC_PCIE_SLV_AXI_SREGR_SW_SM_PSCBC_SEQ_IN_OVERRIDE_SHFT                                            0xc
+#define HWIO_GCC_PCIE_SLV_AXI_SREGR_SW_SM_PSCBC_SEQ_IN_OVERRIDE_NO_RESET_FVAL                                   0x0
+#define HWIO_GCC_PCIE_SLV_AXI_SREGR_SW_SM_PSCBC_SEQ_IN_OVERRIDE_RESET_FVAL                                      0x1
+#define HWIO_GCC_PCIE_SLV_AXI_SREGR_MEM_CORE_ON_ACK_BMSK                                                      0x800
+#define HWIO_GCC_PCIE_SLV_AXI_SREGR_MEM_CORE_ON_ACK_SHFT                                                        0xb
+#define HWIO_GCC_PCIE_SLV_AXI_SREGR_MEM_PERIPH_ON_ACK_BMSK                                                    0x400
+#define HWIO_GCC_PCIE_SLV_AXI_SREGR_MEM_PERIPH_ON_ACK_SHFT                                                      0xa
+#define HWIO_GCC_PCIE_SLV_AXI_SREGR_SW_DIV_RATIO_SLP_STG_CLK_BMSK                                             0x300
+#define HWIO_GCC_PCIE_SLV_AXI_SREGR_SW_DIV_RATIO_SLP_STG_CLK_SHFT                                               0x8
+#define HWIO_GCC_PCIE_SLV_AXI_SREGR_SW_DIV_RATIO_SLP_STG_CLK_DIV_BY_1_FVAL                                      0x0
+#define HWIO_GCC_PCIE_SLV_AXI_SREGR_SW_DIV_RATIO_SLP_STG_CLK_DIV_BY_2_FVAL                                      0x1
+#define HWIO_GCC_PCIE_SLV_AXI_SREGR_SW_DIV_RATIO_SLP_STG_CLK_DIV_BY_4_FVAL                                      0x2
+#define HWIO_GCC_PCIE_SLV_AXI_SREGR_SW_DIV_RATIO_SLP_STG_CLK_DIV_BY_8_FVAL                                      0x3
+#define HWIO_GCC_PCIE_SLV_AXI_SREGR_MEM_CPH_ENABLE_BMSK                                                        0x80
+#define HWIO_GCC_PCIE_SLV_AXI_SREGR_MEM_CPH_ENABLE_SHFT                                                         0x7
+#define HWIO_GCC_PCIE_SLV_AXI_SREGR_MEM_CPH_ENABLE_DISABLE_FVAL                                                 0x0
+#define HWIO_GCC_PCIE_SLV_AXI_SREGR_MEM_CPH_ENABLE_ENABLE_FVAL                                                  0x1
+#define HWIO_GCC_PCIE_SLV_AXI_SREGR_FORCE_CLK_ON_BMSK                                                          0x40
+#define HWIO_GCC_PCIE_SLV_AXI_SREGR_FORCE_CLK_ON_SHFT                                                           0x6
+#define HWIO_GCC_PCIE_SLV_AXI_SREGR_FORCE_CLK_ON_NO_FORCE_FVAL                                                  0x0
+#define HWIO_GCC_PCIE_SLV_AXI_SREGR_FORCE_CLK_ON_FORCE_ENABLE_FVAL                                              0x1
+#define HWIO_GCC_PCIE_SLV_AXI_SREGR_SW_RST_SEL_SLP_STG_BMSK                                                    0x20
+#define HWIO_GCC_PCIE_SLV_AXI_SREGR_SW_RST_SEL_SLP_STG_SHFT                                                     0x5
+#define HWIO_GCC_PCIE_SLV_AXI_SREGR_SW_RST_SEL_SLP_STG_SELECT_THE_HARDWARE_ARES_FVAL                            0x0
+#define HWIO_GCC_PCIE_SLV_AXI_SREGR_SW_RST_SEL_SLP_STG_SELECT_THE_SW_RST_SLP_STG_BIT_FVAL                       0x1
+#define HWIO_GCC_PCIE_SLV_AXI_SREGR_SW_RST_SLP_STG_BMSK                                                        0x10
+#define HWIO_GCC_PCIE_SLV_AXI_SREGR_SW_RST_SLP_STG_SHFT                                                         0x4
+#define HWIO_GCC_PCIE_SLV_AXI_SREGR_SW_RST_SLP_STG_DE_ASSERTION_OF_THE_RESET_FVAL                               0x0
+#define HWIO_GCC_PCIE_SLV_AXI_SREGR_SW_RST_SLP_STG_ASSERTION_OF_THE_RESET_FVAL                                  0x1
+#define HWIO_GCC_PCIE_SLV_AXI_SREGR_SW_CTRL_PWR_DOWN_BMSK                                                       0x8
+#define HWIO_GCC_PCIE_SLV_AXI_SREGR_SW_CTRL_PWR_DOWN_SHFT                                                       0x3
+#define HWIO_GCC_PCIE_SLV_AXI_SREGR_SW_CTRL_PWR_DOWN_NO_SW_CTRL_FVAL                                            0x0
+#define HWIO_GCC_PCIE_SLV_AXI_SREGR_SW_CTRL_PWR_DOWN_SW_CTRL_FVAL                                               0x1
+#define HWIO_GCC_PCIE_SLV_AXI_SREGR_SW_CLK_EN_SEL_SLP_STG_BMSK                                                  0x4
+#define HWIO_GCC_PCIE_SLV_AXI_SREGR_SW_CLK_EN_SEL_SLP_STG_SHFT                                                  0x2
+#define HWIO_GCC_PCIE_SLV_AXI_SREGR_SW_CLK_EN_SEL_SLP_STG_SLP_STG_CLK_GATE_CONTROLD_BY_HW_FSM_FVAL              0x0
+#define HWIO_GCC_PCIE_SLV_AXI_SREGR_SW_CLK_EN_SEL_SLP_STG_SLP_STG_CLK_GATE_CONTROLD_BY_SW_CLK_EN_SLP_STG_BIT_FVAL        0x1
+#define HWIO_GCC_PCIE_SLV_AXI_SREGR_SW_CLK_EN_SLP_STG_BMSK                                                      0x2
+#define HWIO_GCC_PCIE_SLV_AXI_SREGR_SW_CLK_EN_SLP_STG_SHFT                                                      0x1
+#define HWIO_GCC_PCIE_SLV_AXI_SREGR_SW_CLK_EN_SLP_STG_SLP_STG_CLOCK_DISABLE_FVAL                                0x0
+#define HWIO_GCC_PCIE_SLV_AXI_SREGR_SW_CLK_EN_SLP_STG_SLP_STG_CLOCK_ENABLE_FVAL                                 0x1
+
+#define HWIO_GCC_PCIE_MSTR_AXI_CBCR_ADDR                                                                 (GCC_CLK_CTL_REG_REG_BASE      + 0x00033024)
+#define HWIO_GCC_PCIE_MSTR_AXI_CBCR_PHYS                                                                 (GCC_CLK_CTL_REG_REG_BASE_PHYS + 0x00033024)
+#define HWIO_GCC_PCIE_MSTR_AXI_CBCR_OFFS                                                                 (GCC_CLK_CTL_REG_REG_BASE_OFFS + 0x00033024)
+#define HWIO_GCC_PCIE_MSTR_AXI_CBCR_RMSK                                                                 0x81d07ffe
+#define HWIO_GCC_PCIE_MSTR_AXI_CBCR_ATTR                                                                        0x3
+#define HWIO_GCC_PCIE_MSTR_AXI_CBCR_IN          \
+        in_dword_masked(HWIO_GCC_PCIE_MSTR_AXI_CBCR_ADDR, HWIO_GCC_PCIE_MSTR_AXI_CBCR_RMSK)
+#define HWIO_GCC_PCIE_MSTR_AXI_CBCR_INM(m)      \
+        in_dword_masked(HWIO_GCC_PCIE_MSTR_AXI_CBCR_ADDR, m)
+#define HWIO_GCC_PCIE_MSTR_AXI_CBCR_OUT(v)      \
+        out_dword(HWIO_GCC_PCIE_MSTR_AXI_CBCR_ADDR,v)
+#define HWIO_GCC_PCIE_MSTR_AXI_CBCR_OUTM(m,v) \
+        out_dword_masked_ns(HWIO_GCC_PCIE_MSTR_AXI_CBCR_ADDR,m,v,HWIO_GCC_PCIE_MSTR_AXI_CBCR_IN)
+#define HWIO_GCC_PCIE_MSTR_AXI_CBCR_CLK_OFF_BMSK                                                         0x80000000
+#define HWIO_GCC_PCIE_MSTR_AXI_CBCR_CLK_OFF_SHFT                                                               0x1f
+#define HWIO_GCC_PCIE_MSTR_AXI_CBCR_IGNORE_ALL_ARES_BMSK                                                  0x1000000
+#define HWIO_GCC_PCIE_MSTR_AXI_CBCR_IGNORE_ALL_ARES_SHFT                                                       0x18
+#define HWIO_GCC_PCIE_MSTR_AXI_CBCR_IGNORE_ALL_CLK_DIS_BMSK                                                0x800000
+#define HWIO_GCC_PCIE_MSTR_AXI_CBCR_IGNORE_ALL_CLK_DIS_SHFT                                                    0x17
+#define HWIO_GCC_PCIE_MSTR_AXI_CBCR_CLK_DIS_BMSK                                                           0x400000
+#define HWIO_GCC_PCIE_MSTR_AXI_CBCR_CLK_DIS_SHFT                                                               0x16
+#define HWIO_GCC_PCIE_MSTR_AXI_CBCR_IGNORE_RPMH_CLK_DIS_BMSK                                               0x100000
+#define HWIO_GCC_PCIE_MSTR_AXI_CBCR_IGNORE_RPMH_CLK_DIS_SHFT                                                   0x14
+#define HWIO_GCC_PCIE_MSTR_AXI_CBCR_FORCE_MEM_CORE_ON_BMSK                                                   0x4000
+#define HWIO_GCC_PCIE_MSTR_AXI_CBCR_FORCE_MEM_CORE_ON_SHFT                                                      0xe
+#define HWIO_GCC_PCIE_MSTR_AXI_CBCR_FORCE_MEM_CORE_ON_FORCE_DISABLE_FVAL                                        0x0
+#define HWIO_GCC_PCIE_MSTR_AXI_CBCR_FORCE_MEM_CORE_ON_FORCE_ENABLE_FVAL                                         0x1
+#define HWIO_GCC_PCIE_MSTR_AXI_CBCR_FORCE_MEM_PERIPH_ON_BMSK                                                 0x2000
+#define HWIO_GCC_PCIE_MSTR_AXI_CBCR_FORCE_MEM_PERIPH_ON_SHFT                                                    0xd
+#define HWIO_GCC_PCIE_MSTR_AXI_CBCR_FORCE_MEM_PERIPH_ON_FORCE_DISABLE_FVAL                                      0x0
+#define HWIO_GCC_PCIE_MSTR_AXI_CBCR_FORCE_MEM_PERIPH_ON_FORCE_ENABLE_FVAL                                       0x1
+#define HWIO_GCC_PCIE_MSTR_AXI_CBCR_FORCE_MEM_PERIPH_OFF_BMSK                                                0x1000
+#define HWIO_GCC_PCIE_MSTR_AXI_CBCR_FORCE_MEM_PERIPH_OFF_SHFT                                                   0xc
+#define HWIO_GCC_PCIE_MSTR_AXI_CBCR_FORCE_MEM_PERIPH_OFF_FORCE_DISABLE_FVAL                                     0x0
+#define HWIO_GCC_PCIE_MSTR_AXI_CBCR_FORCE_MEM_PERIPH_OFF_FORCE_ENABLE_FVAL                                      0x1
+#define HWIO_GCC_PCIE_MSTR_AXI_CBCR_WAKEUP_BMSK                                                               0xf00
+#define HWIO_GCC_PCIE_MSTR_AXI_CBCR_WAKEUP_SHFT                                                                 0x8
+#define HWIO_GCC_PCIE_MSTR_AXI_CBCR_WAKEUP_CLOCK0_FVAL                                                          0x0
+#define HWIO_GCC_PCIE_MSTR_AXI_CBCR_WAKEUP_CLOCK1_FVAL                                                          0x1
+#define HWIO_GCC_PCIE_MSTR_AXI_CBCR_WAKEUP_CLOCK2_FVAL                                                          0x2
+#define HWIO_GCC_PCIE_MSTR_AXI_CBCR_WAKEUP_CLOCK3_FVAL                                                          0x3
+#define HWIO_GCC_PCIE_MSTR_AXI_CBCR_WAKEUP_CLOCK4_FVAL                                                          0x4
+#define HWIO_GCC_PCIE_MSTR_AXI_CBCR_WAKEUP_CLOCK5_FVAL                                                          0x5
+#define HWIO_GCC_PCIE_MSTR_AXI_CBCR_WAKEUP_CLOCK6_FVAL                                                          0x6
+#define HWIO_GCC_PCIE_MSTR_AXI_CBCR_WAKEUP_CLOCK7_FVAL                                                          0x7
+#define HWIO_GCC_PCIE_MSTR_AXI_CBCR_WAKEUP_CLOCK8_FVAL                                                          0x8
+#define HWIO_GCC_PCIE_MSTR_AXI_CBCR_WAKEUP_CLOCK9_FVAL                                                          0x9
+#define HWIO_GCC_PCIE_MSTR_AXI_CBCR_WAKEUP_CLOCK10_FVAL                                                         0xa
+#define HWIO_GCC_PCIE_MSTR_AXI_CBCR_WAKEUP_CLOCK11_FVAL                                                         0xb
+#define HWIO_GCC_PCIE_MSTR_AXI_CBCR_WAKEUP_CLOCK12_FVAL                                                         0xc
+#define HWIO_GCC_PCIE_MSTR_AXI_CBCR_WAKEUP_CLOCK13_FVAL                                                         0xd
+#define HWIO_GCC_PCIE_MSTR_AXI_CBCR_WAKEUP_CLOCK14_FVAL                                                         0xe
+#define HWIO_GCC_PCIE_MSTR_AXI_CBCR_WAKEUP_CLOCK15_FVAL                                                         0xf
+#define HWIO_GCC_PCIE_MSTR_AXI_CBCR_SLEEP_BMSK                                                                 0xf0
+#define HWIO_GCC_PCIE_MSTR_AXI_CBCR_SLEEP_SHFT                                                                  0x4
+#define HWIO_GCC_PCIE_MSTR_AXI_CBCR_SLEEP_CLOCK0_FVAL                                                           0x0
+#define HWIO_GCC_PCIE_MSTR_AXI_CBCR_SLEEP_CLOCK1_FVAL                                                           0x1
+#define HWIO_GCC_PCIE_MSTR_AXI_CBCR_SLEEP_CLOCK2_FVAL                                                           0x2
+#define HWIO_GCC_PCIE_MSTR_AXI_CBCR_SLEEP_CLOCK3_FVAL                                                           0x3
+#define HWIO_GCC_PCIE_MSTR_AXI_CBCR_SLEEP_CLOCK4_FVAL                                                           0x4
+#define HWIO_GCC_PCIE_MSTR_AXI_CBCR_SLEEP_CLOCK5_FVAL                                                           0x5
+#define HWIO_GCC_PCIE_MSTR_AXI_CBCR_SLEEP_CLOCK6_FVAL                                                           0x6
+#define HWIO_GCC_PCIE_MSTR_AXI_CBCR_SLEEP_CLOCK7_FVAL                                                           0x7
+#define HWIO_GCC_PCIE_MSTR_AXI_CBCR_SLEEP_CLOCK8_FVAL                                                           0x8
+#define HWIO_GCC_PCIE_MSTR_AXI_CBCR_SLEEP_CLOCK9_FVAL                                                           0x9
+#define HWIO_GCC_PCIE_MSTR_AXI_CBCR_SLEEP_CLOCK10_FVAL                                                          0xa
+#define HWIO_GCC_PCIE_MSTR_AXI_CBCR_SLEEP_CLOCK11_FVAL                                                          0xb
+#define HWIO_GCC_PCIE_MSTR_AXI_CBCR_SLEEP_CLOCK12_FVAL                                                          0xc
+#define HWIO_GCC_PCIE_MSTR_AXI_CBCR_SLEEP_CLOCK13_FVAL                                                          0xd
+#define HWIO_GCC_PCIE_MSTR_AXI_CBCR_SLEEP_CLOCK14_FVAL                                                          0xe
+#define HWIO_GCC_PCIE_MSTR_AXI_CBCR_SLEEP_CLOCK15_FVAL                                                          0xf
+#define HWIO_GCC_PCIE_MSTR_AXI_CBCR_SW_ONLY_EN_BMSK                                                             0x8
+#define HWIO_GCC_PCIE_MSTR_AXI_CBCR_SW_ONLY_EN_SHFT                                                             0x3
+#define HWIO_GCC_PCIE_MSTR_AXI_CBCR_CLK_ARES_BMSK                                                               0x4
+#define HWIO_GCC_PCIE_MSTR_AXI_CBCR_CLK_ARES_SHFT                                                               0x2
+#define HWIO_GCC_PCIE_MSTR_AXI_CBCR_CLK_ARES_NO_RESET_FVAL                                                      0x0
+#define HWIO_GCC_PCIE_MSTR_AXI_CBCR_CLK_ARES_RESET_FVAL                                                         0x1
+#define HWIO_GCC_PCIE_MSTR_AXI_CBCR_HW_CTL_BMSK                                                                 0x2
+#define HWIO_GCC_PCIE_MSTR_AXI_CBCR_HW_CTL_SHFT                                                                 0x1
+#define HWIO_GCC_PCIE_MSTR_AXI_CBCR_HW_CTL_DISABLE_FVAL                                                         0x0
+#define HWIO_GCC_PCIE_MSTR_AXI_CBCR_HW_CTL_ENABLE_FVAL                                                          0x1
+
+#define HWIO_GCC_PCIE_MSTR_AXI_SREGR_ADDR                                                                (GCC_CLK_CTL_REG_REG_BASE      + 0x00033028)
+#define HWIO_GCC_PCIE_MSTR_AXI_SREGR_PHYS                                                                (GCC_CLK_CTL_REG_REG_BASE_PHYS + 0x00033028)
+#define HWIO_GCC_PCIE_MSTR_AXI_SREGR_OFFS                                                                (GCC_CLK_CTL_REG_REG_BASE_OFFS + 0x00033028)
+#define HWIO_GCC_PCIE_MSTR_AXI_SREGR_RMSK                                                                0xfffffffe
+#define HWIO_GCC_PCIE_MSTR_AXI_SREGR_ATTR                                                                       0x3
+#define HWIO_GCC_PCIE_MSTR_AXI_SREGR_IN          \
+        in_dword_masked(HWIO_GCC_PCIE_MSTR_AXI_SREGR_ADDR, HWIO_GCC_PCIE_MSTR_AXI_SREGR_RMSK)
+#define HWIO_GCC_PCIE_MSTR_AXI_SREGR_INM(m)      \
+        in_dword_masked(HWIO_GCC_PCIE_MSTR_AXI_SREGR_ADDR, m)
+#define HWIO_GCC_PCIE_MSTR_AXI_SREGR_OUT(v)      \
+        out_dword(HWIO_GCC_PCIE_MSTR_AXI_SREGR_ADDR,v)
+#define HWIO_GCC_PCIE_MSTR_AXI_SREGR_OUTM(m,v) \
+        out_dword_masked_ns(HWIO_GCC_PCIE_MSTR_AXI_SREGR_ADDR,m,v,HWIO_GCC_PCIE_MSTR_AXI_SREGR_IN)
+#define HWIO_GCC_PCIE_MSTR_AXI_SREGR_SREG_PSCBC_SPARE_CTRL_OUT_BMSK                                      0xff000000
+#define HWIO_GCC_PCIE_MSTR_AXI_SREGR_SREG_PSCBC_SPARE_CTRL_OUT_SHFT                                            0x18
+#define HWIO_GCC_PCIE_MSTR_AXI_SREGR_SREG_PSCBC_SPARE_CTRL_IN_BMSK                                         0xff0000
+#define HWIO_GCC_PCIE_MSTR_AXI_SREGR_SREG_PSCBC_SPARE_CTRL_IN_SHFT                                             0x10
+#define HWIO_GCC_PCIE_MSTR_AXI_SREGR_IGNORE_GDSC_PWR_DWN_CSR_BMSK                                            0x8000
+#define HWIO_GCC_PCIE_MSTR_AXI_SREGR_IGNORE_GDSC_PWR_DWN_CSR_SHFT                                               0xf
+#define HWIO_GCC_PCIE_MSTR_AXI_SREGR_IGNORE_GDSC_PWR_DWN_CSR_NO_IGNORE_FVAL                                     0x0
+#define HWIO_GCC_PCIE_MSTR_AXI_SREGR_IGNORE_GDSC_PWR_DWN_CSR_IGNORE_FVAL                                        0x1
+#define HWIO_GCC_PCIE_MSTR_AXI_SREGR_PSCBC_SLP_STG_MODE_CSR_BMSK                                             0x4000
+#define HWIO_GCC_PCIE_MSTR_AXI_SREGR_PSCBC_SLP_STG_MODE_CSR_SHFT                                                0xe
+#define HWIO_GCC_PCIE_MSTR_AXI_SREGR_PSCBC_SLP_STG_MODE_CSR_SREG_PSCBC_MODE_FVAL                                0x0
+#define HWIO_GCC_PCIE_MSTR_AXI_SREGR_PSCBC_SLP_STG_MODE_CSR_PSCBC_SLP_STG_MODE_FVAL                             0x1
+#define HWIO_GCC_PCIE_MSTR_AXI_SREGR_MEM_CPH_RST_SW_OVERRIDE_BMSK                                            0x2000
+#define HWIO_GCC_PCIE_MSTR_AXI_SREGR_MEM_CPH_RST_SW_OVERRIDE_SHFT                                               0xd
+#define HWIO_GCC_PCIE_MSTR_AXI_SREGR_MEM_CPH_RST_SW_OVERRIDE_NO_OVERRIDE_FVAL                                   0x0
+#define HWIO_GCC_PCIE_MSTR_AXI_SREGR_MEM_CPH_RST_SW_OVERRIDE_OVERRIDE_FVAL                                      0x1
+#define HWIO_GCC_PCIE_MSTR_AXI_SREGR_SW_SM_PSCBC_SEQ_IN_OVERRIDE_BMSK                                        0x1000
+#define HWIO_GCC_PCIE_MSTR_AXI_SREGR_SW_SM_PSCBC_SEQ_IN_OVERRIDE_SHFT                                           0xc
+#define HWIO_GCC_PCIE_MSTR_AXI_SREGR_SW_SM_PSCBC_SEQ_IN_OVERRIDE_NO_RESET_FVAL                                  0x0
+#define HWIO_GCC_PCIE_MSTR_AXI_SREGR_SW_SM_PSCBC_SEQ_IN_OVERRIDE_RESET_FVAL                                     0x1
+#define HWIO_GCC_PCIE_MSTR_AXI_SREGR_MEM_CORE_ON_ACK_BMSK                                                     0x800
+#define HWIO_GCC_PCIE_MSTR_AXI_SREGR_MEM_CORE_ON_ACK_SHFT                                                       0xb
+#define HWIO_GCC_PCIE_MSTR_AXI_SREGR_MEM_PERIPH_ON_ACK_BMSK                                                   0x400
+#define HWIO_GCC_PCIE_MSTR_AXI_SREGR_MEM_PERIPH_ON_ACK_SHFT                                                     0xa
+#define HWIO_GCC_PCIE_MSTR_AXI_SREGR_SW_DIV_RATIO_SLP_STG_CLK_BMSK                                            0x300
+#define HWIO_GCC_PCIE_MSTR_AXI_SREGR_SW_DIV_RATIO_SLP_STG_CLK_SHFT                                              0x8
+#define HWIO_GCC_PCIE_MSTR_AXI_SREGR_SW_DIV_RATIO_SLP_STG_CLK_DIV_BY_1_FVAL                                     0x0
+#define HWIO_GCC_PCIE_MSTR_AXI_SREGR_SW_DIV_RATIO_SLP_STG_CLK_DIV_BY_2_FVAL                                     0x1
+#define HWIO_GCC_PCIE_MSTR_AXI_SREGR_SW_DIV_RATIO_SLP_STG_CLK_DIV_BY_4_FVAL                                     0x2
+#define HWIO_GCC_PCIE_MSTR_AXI_SREGR_SW_DIV_RATIO_SLP_STG_CLK_DIV_BY_8_FVAL                                     0x3
+#define HWIO_GCC_PCIE_MSTR_AXI_SREGR_MEM_CPH_ENABLE_BMSK                                                       0x80
+#define HWIO_GCC_PCIE_MSTR_AXI_SREGR_MEM_CPH_ENABLE_SHFT                                                        0x7
+#define HWIO_GCC_PCIE_MSTR_AXI_SREGR_MEM_CPH_ENABLE_DISABLE_FVAL                                                0x0
+#define HWIO_GCC_PCIE_MSTR_AXI_SREGR_MEM_CPH_ENABLE_ENABLE_FVAL                                                 0x1
+#define HWIO_GCC_PCIE_MSTR_AXI_SREGR_FORCE_CLK_ON_BMSK                                                         0x40
+#define HWIO_GCC_PCIE_MSTR_AXI_SREGR_FORCE_CLK_ON_SHFT                                                          0x6
+#define HWIO_GCC_PCIE_MSTR_AXI_SREGR_FORCE_CLK_ON_NO_FORCE_FVAL                                                 0x0
+#define HWIO_GCC_PCIE_MSTR_AXI_SREGR_FORCE_CLK_ON_FORCE_ENABLE_FVAL                                             0x1
+#define HWIO_GCC_PCIE_MSTR_AXI_SREGR_SW_RST_SEL_SLP_STG_BMSK                                                   0x20
+#define HWIO_GCC_PCIE_MSTR_AXI_SREGR_SW_RST_SEL_SLP_STG_SHFT                                                    0x5
+#define HWIO_GCC_PCIE_MSTR_AXI_SREGR_SW_RST_SEL_SLP_STG_SELECT_THE_HARDWARE_ARES_FVAL                           0x0
+#define HWIO_GCC_PCIE_MSTR_AXI_SREGR_SW_RST_SEL_SLP_STG_SELECT_THE_SW_RST_SLP_STG_BIT_FVAL                      0x1
+#define HWIO_GCC_PCIE_MSTR_AXI_SREGR_SW_RST_SLP_STG_BMSK                                                       0x10
+#define HWIO_GCC_PCIE_MSTR_AXI_SREGR_SW_RST_SLP_STG_SHFT                                                        0x4
+#define HWIO_GCC_PCIE_MSTR_AXI_SREGR_SW_RST_SLP_STG_DE_ASSERTION_OF_THE_RESET_FVAL                              0x0
+#define HWIO_GCC_PCIE_MSTR_AXI_SREGR_SW_RST_SLP_STG_ASSERTION_OF_THE_RESET_FVAL                                 0x1
+#define HWIO_GCC_PCIE_MSTR_AXI_SREGR_SW_CTRL_PWR_DOWN_BMSK                                                      0x8
+#define HWIO_GCC_PCIE_MSTR_AXI_SREGR_SW_CTRL_PWR_DOWN_SHFT                                                      0x3
+#define HWIO_GCC_PCIE_MSTR_AXI_SREGR_SW_CTRL_PWR_DOWN_NO_SW_CTRL_FVAL                                           0x0
+#define HWIO_GCC_PCIE_MSTR_AXI_SREGR_SW_CTRL_PWR_DOWN_SW_CTRL_FVAL                                              0x1
+#define HWIO_GCC_PCIE_MSTR_AXI_SREGR_SW_CLK_EN_SEL_SLP_STG_BMSK                                                 0x4
+#define HWIO_GCC_PCIE_MSTR_AXI_SREGR_SW_CLK_EN_SEL_SLP_STG_SHFT                                                 0x2
+#define HWIO_GCC_PCIE_MSTR_AXI_SREGR_SW_CLK_EN_SEL_SLP_STG_SLP_STG_CLK_GATE_CONTROLD_BY_HW_FSM_FVAL             0x0
+#define HWIO_GCC_PCIE_MSTR_AXI_SREGR_SW_CLK_EN_SEL_SLP_STG_SLP_STG_CLK_GATE_CONTROLD_BY_SW_CLK_EN_SLP_STG_BIT_FVAL        0x1
+#define HWIO_GCC_PCIE_MSTR_AXI_SREGR_SW_CLK_EN_SLP_STG_BMSK                                                     0x2
+#define HWIO_GCC_PCIE_MSTR_AXI_SREGR_SW_CLK_EN_SLP_STG_SHFT                                                     0x1
+#define HWIO_GCC_PCIE_MSTR_AXI_SREGR_SW_CLK_EN_SLP_STG_SLP_STG_CLOCK_DISABLE_FVAL                               0x0
+#define HWIO_GCC_PCIE_MSTR_AXI_SREGR_SW_CLK_EN_SLP_STG_SLP_STG_CLOCK_ENABLE_FVAL                                0x1
+
+#define HWIO_GCC_PCIE_CFG_AHB_CBCR_ADDR                                                                  (GCC_CLK_CTL_REG_REG_BASE      + 0x0003302c)
+#define HWIO_GCC_PCIE_CFG_AHB_CBCR_PHYS                                                                  (GCC_CLK_CTL_REG_REG_BASE_PHYS + 0x0003302c)
+#define HWIO_GCC_PCIE_CFG_AHB_CBCR_OFFS                                                                  (GCC_CLK_CTL_REG_REG_BASE_OFFS + 0x0003302c)
+#define HWIO_GCC_PCIE_CFG_AHB_CBCR_RMSK                                                                  0x81d0000e
+#define HWIO_GCC_PCIE_CFG_AHB_CBCR_ATTR                                                                         0x3
+#define HWIO_GCC_PCIE_CFG_AHB_CBCR_IN          \
+        in_dword_masked(HWIO_GCC_PCIE_CFG_AHB_CBCR_ADDR, HWIO_GCC_PCIE_CFG_AHB_CBCR_RMSK)
+#define HWIO_GCC_PCIE_CFG_AHB_CBCR_INM(m)      \
+        in_dword_masked(HWIO_GCC_PCIE_CFG_AHB_CBCR_ADDR, m)
+#define HWIO_GCC_PCIE_CFG_AHB_CBCR_OUT(v)      \
+        out_dword(HWIO_GCC_PCIE_CFG_AHB_CBCR_ADDR,v)
+#define HWIO_GCC_PCIE_CFG_AHB_CBCR_OUTM(m,v) \
+        out_dword_masked_ns(HWIO_GCC_PCIE_CFG_AHB_CBCR_ADDR,m,v,HWIO_GCC_PCIE_CFG_AHB_CBCR_IN)
+#define HWIO_GCC_PCIE_CFG_AHB_CBCR_CLK_OFF_BMSK                                                          0x80000000
+#define HWIO_GCC_PCIE_CFG_AHB_CBCR_CLK_OFF_SHFT                                                                0x1f
+#define HWIO_GCC_PCIE_CFG_AHB_CBCR_IGNORE_ALL_ARES_BMSK                                                   0x1000000
+#define HWIO_GCC_PCIE_CFG_AHB_CBCR_IGNORE_ALL_ARES_SHFT                                                        0x18
+#define HWIO_GCC_PCIE_CFG_AHB_CBCR_IGNORE_ALL_CLK_DIS_BMSK                                                 0x800000
+#define HWIO_GCC_PCIE_CFG_AHB_CBCR_IGNORE_ALL_CLK_DIS_SHFT                                                     0x17
+#define HWIO_GCC_PCIE_CFG_AHB_CBCR_CLK_DIS_BMSK                                                            0x400000
+#define HWIO_GCC_PCIE_CFG_AHB_CBCR_CLK_DIS_SHFT                                                                0x16
+#define HWIO_GCC_PCIE_CFG_AHB_CBCR_IGNORE_RPMH_CLK_DIS_BMSK                                                0x100000
+#define HWIO_GCC_PCIE_CFG_AHB_CBCR_IGNORE_RPMH_CLK_DIS_SHFT                                                    0x14
+#define HWIO_GCC_PCIE_CFG_AHB_CBCR_SW_ONLY_EN_BMSK                                                              0x8
+#define HWIO_GCC_PCIE_CFG_AHB_CBCR_SW_ONLY_EN_SHFT                                                              0x3
+#define HWIO_GCC_PCIE_CFG_AHB_CBCR_CLK_ARES_BMSK                                                                0x4
+#define HWIO_GCC_PCIE_CFG_AHB_CBCR_CLK_ARES_SHFT                                                                0x2
+#define HWIO_GCC_PCIE_CFG_AHB_CBCR_CLK_ARES_NO_RESET_FVAL                                                       0x0
+#define HWIO_GCC_PCIE_CFG_AHB_CBCR_CLK_ARES_RESET_FVAL                                                          0x1
+#define HWIO_GCC_PCIE_CFG_AHB_CBCR_HW_CTL_BMSK                                                                  0x2
+#define HWIO_GCC_PCIE_CFG_AHB_CBCR_HW_CTL_SHFT                                                                  0x1
+#define HWIO_GCC_PCIE_CFG_AHB_CBCR_HW_CTL_DISABLE_FVAL                                                          0x0
+#define HWIO_GCC_PCIE_CFG_AHB_CBCR_HW_CTL_ENABLE_FVAL                                                           0x1
+
+#define HWIO_GCC_PCIE_RCHNG_PHY_CBCR_ADDR                                                                (GCC_CLK_CTL_REG_REG_BASE      + 0x00033030)
+#define HWIO_GCC_PCIE_RCHNG_PHY_CBCR_PHYS                                                                (GCC_CLK_CTL_REG_REG_BASE_PHYS + 0x00033030)
+#define HWIO_GCC_PCIE_RCHNG_PHY_CBCR_OFFS                                                                (GCC_CLK_CTL_REG_REG_BASE_OFFS + 0x00033030)
+#define HWIO_GCC_PCIE_RCHNG_PHY_CBCR_RMSK                                                                0x81c0000e
+#define HWIO_GCC_PCIE_RCHNG_PHY_CBCR_ATTR                                                                       0x3
+#define HWIO_GCC_PCIE_RCHNG_PHY_CBCR_IN          \
+        in_dword_masked(HWIO_GCC_PCIE_RCHNG_PHY_CBCR_ADDR, HWIO_GCC_PCIE_RCHNG_PHY_CBCR_RMSK)
+#define HWIO_GCC_PCIE_RCHNG_PHY_CBCR_INM(m)      \
+        in_dword_masked(HWIO_GCC_PCIE_RCHNG_PHY_CBCR_ADDR, m)
+#define HWIO_GCC_PCIE_RCHNG_PHY_CBCR_OUT(v)      \
+        out_dword(HWIO_GCC_PCIE_RCHNG_PHY_CBCR_ADDR,v)
+#define HWIO_GCC_PCIE_RCHNG_PHY_CBCR_OUTM(m,v) \
+        out_dword_masked_ns(HWIO_GCC_PCIE_RCHNG_PHY_CBCR_ADDR,m,v,HWIO_GCC_PCIE_RCHNG_PHY_CBCR_IN)
+#define HWIO_GCC_PCIE_RCHNG_PHY_CBCR_CLK_OFF_BMSK                                                        0x80000000
+#define HWIO_GCC_PCIE_RCHNG_PHY_CBCR_CLK_OFF_SHFT                                                              0x1f
+#define HWIO_GCC_PCIE_RCHNG_PHY_CBCR_IGNORE_ALL_ARES_BMSK                                                 0x1000000
+#define HWIO_GCC_PCIE_RCHNG_PHY_CBCR_IGNORE_ALL_ARES_SHFT                                                      0x18
+#define HWIO_GCC_PCIE_RCHNG_PHY_CBCR_IGNORE_ALL_CLK_DIS_BMSK                                               0x800000
+#define HWIO_GCC_PCIE_RCHNG_PHY_CBCR_IGNORE_ALL_CLK_DIS_SHFT                                                   0x17
+#define HWIO_GCC_PCIE_RCHNG_PHY_CBCR_CLK_DIS_BMSK                                                          0x400000
+#define HWIO_GCC_PCIE_RCHNG_PHY_CBCR_CLK_DIS_SHFT                                                              0x16
+#define HWIO_GCC_PCIE_RCHNG_PHY_CBCR_SW_ONLY_EN_BMSK                                                            0x8
+#define HWIO_GCC_PCIE_RCHNG_PHY_CBCR_SW_ONLY_EN_SHFT                                                            0x3
+#define HWIO_GCC_PCIE_RCHNG_PHY_CBCR_CLK_ARES_BMSK                                                              0x4
+#define HWIO_GCC_PCIE_RCHNG_PHY_CBCR_CLK_ARES_SHFT                                                              0x2
+#define HWIO_GCC_PCIE_RCHNG_PHY_CBCR_CLK_ARES_NO_RESET_FVAL                                                     0x0
+#define HWIO_GCC_PCIE_RCHNG_PHY_CBCR_CLK_ARES_RESET_FVAL                                                        0x1
+#define HWIO_GCC_PCIE_RCHNG_PHY_CBCR_HW_CTL_BMSK                                                                0x2
+#define HWIO_GCC_PCIE_RCHNG_PHY_CBCR_HW_CTL_SHFT                                                                0x1
+#define HWIO_GCC_PCIE_RCHNG_PHY_CBCR_HW_CTL_DISABLE_FVAL                                                        0x0
+#define HWIO_GCC_PCIE_RCHNG_PHY_CBCR_HW_CTL_ENABLE_FVAL                                                         0x1
+
+#define HWIO_GCC_PCIE_AUX_CBCR_ADDR                                                                      (GCC_CLK_CTL_REG_REG_BASE      + 0x00033034)
+#define HWIO_GCC_PCIE_AUX_CBCR_PHYS                                                                      (GCC_CLK_CTL_REG_REG_BASE_PHYS + 0x00033034)
+#define HWIO_GCC_PCIE_AUX_CBCR_OFFS                                                                      (GCC_CLK_CTL_REG_REG_BASE_OFFS + 0x00033034)
+#define HWIO_GCC_PCIE_AUX_CBCR_RMSK                                                                      0x81c0000e
+#define HWIO_GCC_PCIE_AUX_CBCR_ATTR                                                                             0x3
+#define HWIO_GCC_PCIE_AUX_CBCR_IN          \
+        in_dword_masked(HWIO_GCC_PCIE_AUX_CBCR_ADDR, HWIO_GCC_PCIE_AUX_CBCR_RMSK)
+#define HWIO_GCC_PCIE_AUX_CBCR_INM(m)      \
+        in_dword_masked(HWIO_GCC_PCIE_AUX_CBCR_ADDR, m)
+#define HWIO_GCC_PCIE_AUX_CBCR_OUT(v)      \
+        out_dword(HWIO_GCC_PCIE_AUX_CBCR_ADDR,v)
+#define HWIO_GCC_PCIE_AUX_CBCR_OUTM(m,v) \
+        out_dword_masked_ns(HWIO_GCC_PCIE_AUX_CBCR_ADDR,m,v,HWIO_GCC_PCIE_AUX_CBCR_IN)
+#define HWIO_GCC_PCIE_AUX_CBCR_CLK_OFF_BMSK                                                              0x80000000
+#define HWIO_GCC_PCIE_AUX_CBCR_CLK_OFF_SHFT                                                                    0x1f
+#define HWIO_GCC_PCIE_AUX_CBCR_IGNORE_ALL_ARES_BMSK                                                       0x1000000
+#define HWIO_GCC_PCIE_AUX_CBCR_IGNORE_ALL_ARES_SHFT                                                            0x18
+#define HWIO_GCC_PCIE_AUX_CBCR_IGNORE_ALL_CLK_DIS_BMSK                                                     0x800000
+#define HWIO_GCC_PCIE_AUX_CBCR_IGNORE_ALL_CLK_DIS_SHFT                                                         0x17
+#define HWIO_GCC_PCIE_AUX_CBCR_CLK_DIS_BMSK                                                                0x400000
+#define HWIO_GCC_PCIE_AUX_CBCR_CLK_DIS_SHFT                                                                    0x16
+#define HWIO_GCC_PCIE_AUX_CBCR_SW_ONLY_EN_BMSK                                                                  0x8
+#define HWIO_GCC_PCIE_AUX_CBCR_SW_ONLY_EN_SHFT                                                                  0x3
+#define HWIO_GCC_PCIE_AUX_CBCR_CLK_ARES_BMSK                                                                    0x4
+#define HWIO_GCC_PCIE_AUX_CBCR_CLK_ARES_SHFT                                                                    0x2
+#define HWIO_GCC_PCIE_AUX_CBCR_CLK_ARES_NO_RESET_FVAL                                                           0x0
+#define HWIO_GCC_PCIE_AUX_CBCR_CLK_ARES_RESET_FVAL                                                              0x1
+#define HWIO_GCC_PCIE_AUX_CBCR_HW_CTL_BMSK                                                                      0x2
+#define HWIO_GCC_PCIE_AUX_CBCR_HW_CTL_SHFT                                                                      0x1
+#define HWIO_GCC_PCIE_AUX_CBCR_HW_CTL_DISABLE_FVAL                                                              0x0
+#define HWIO_GCC_PCIE_AUX_CBCR_HW_CTL_ENABLE_FVAL                                                               0x1
+
+#define HWIO_GCC_PCIE_SLEEP_CBCR_ADDR                                                                    (GCC_CLK_CTL_REG_REG_BASE      + 0x00033038)
+#define HWIO_GCC_PCIE_SLEEP_CBCR_PHYS                                                                    (GCC_CLK_CTL_REG_REG_BASE_PHYS + 0x00033038)
+#define HWIO_GCC_PCIE_SLEEP_CBCR_OFFS                                                                    (GCC_CLK_CTL_REG_REG_BASE_OFFS + 0x00033038)
+#define HWIO_GCC_PCIE_SLEEP_CBCR_RMSK                                                                    0x81c0000e
+#define HWIO_GCC_PCIE_SLEEP_CBCR_ATTR                                                                           0x3
+#define HWIO_GCC_PCIE_SLEEP_CBCR_IN          \
+        in_dword_masked(HWIO_GCC_PCIE_SLEEP_CBCR_ADDR, HWIO_GCC_PCIE_SLEEP_CBCR_RMSK)
+#define HWIO_GCC_PCIE_SLEEP_CBCR_INM(m)      \
+        in_dword_masked(HWIO_GCC_PCIE_SLEEP_CBCR_ADDR, m)
+#define HWIO_GCC_PCIE_SLEEP_CBCR_OUT(v)      \
+        out_dword(HWIO_GCC_PCIE_SLEEP_CBCR_ADDR,v)
+#define HWIO_GCC_PCIE_SLEEP_CBCR_OUTM(m,v) \
+        out_dword_masked_ns(HWIO_GCC_PCIE_SLEEP_CBCR_ADDR,m,v,HWIO_GCC_PCIE_SLEEP_CBCR_IN)
+#define HWIO_GCC_PCIE_SLEEP_CBCR_CLK_OFF_BMSK                                                            0x80000000
+#define HWIO_GCC_PCIE_SLEEP_CBCR_CLK_OFF_SHFT                                                                  0x1f
+#define HWIO_GCC_PCIE_SLEEP_CBCR_IGNORE_ALL_ARES_BMSK                                                     0x1000000
+#define HWIO_GCC_PCIE_SLEEP_CBCR_IGNORE_ALL_ARES_SHFT                                                          0x18
+#define HWIO_GCC_PCIE_SLEEP_CBCR_IGNORE_ALL_CLK_DIS_BMSK                                                   0x800000
+#define HWIO_GCC_PCIE_SLEEP_CBCR_IGNORE_ALL_CLK_DIS_SHFT                                                       0x17
+#define HWIO_GCC_PCIE_SLEEP_CBCR_CLK_DIS_BMSK                                                              0x400000
+#define HWIO_GCC_PCIE_SLEEP_CBCR_CLK_DIS_SHFT                                                                  0x16
+#define HWIO_GCC_PCIE_SLEEP_CBCR_SW_ONLY_EN_BMSK                                                                0x8
+#define HWIO_GCC_PCIE_SLEEP_CBCR_SW_ONLY_EN_SHFT                                                                0x3
+#define HWIO_GCC_PCIE_SLEEP_CBCR_CLK_ARES_BMSK                                                                  0x4
+#define HWIO_GCC_PCIE_SLEEP_CBCR_CLK_ARES_SHFT                                                                  0x2
+#define HWIO_GCC_PCIE_SLEEP_CBCR_CLK_ARES_NO_RESET_FVAL                                                         0x0
+#define HWIO_GCC_PCIE_SLEEP_CBCR_CLK_ARES_RESET_FVAL                                                            0x1
+#define HWIO_GCC_PCIE_SLEEP_CBCR_HW_CTL_BMSK                                                                    0x2
+#define HWIO_GCC_PCIE_SLEEP_CBCR_HW_CTL_SHFT                                                                    0x1
+#define HWIO_GCC_PCIE_SLEEP_CBCR_HW_CTL_DISABLE_FVAL                                                            0x0
+#define HWIO_GCC_PCIE_SLEEP_CBCR_HW_CTL_ENABLE_FVAL                                                             0x1
+
+#define HWIO_GCC_PCIE_PIPE_CBCR_ADDR                                                                     (GCC_CLK_CTL_REG_REG_BASE      + 0x0003303c)
+#define HWIO_GCC_PCIE_PIPE_CBCR_PHYS                                                                     (GCC_CLK_CTL_REG_REG_BASE_PHYS + 0x0003303c)
+#define HWIO_GCC_PCIE_PIPE_CBCR_OFFS                                                                     (GCC_CLK_CTL_REG_REG_BASE_OFFS + 0x0003303c)
+#define HWIO_GCC_PCIE_PIPE_CBCR_RMSK                                                                     0x81c07ffe
+#define HWIO_GCC_PCIE_PIPE_CBCR_ATTR                                                                            0x3
+#define HWIO_GCC_PCIE_PIPE_CBCR_IN          \
+        in_dword_masked(HWIO_GCC_PCIE_PIPE_CBCR_ADDR, HWIO_GCC_PCIE_PIPE_CBCR_RMSK)
+#define HWIO_GCC_PCIE_PIPE_CBCR_INM(m)      \
+        in_dword_masked(HWIO_GCC_PCIE_PIPE_CBCR_ADDR, m)
+#define HWIO_GCC_PCIE_PIPE_CBCR_OUT(v)      \
+        out_dword(HWIO_GCC_PCIE_PIPE_CBCR_ADDR,v)
+#define HWIO_GCC_PCIE_PIPE_CBCR_OUTM(m,v) \
+        out_dword_masked_ns(HWIO_GCC_PCIE_PIPE_CBCR_ADDR,m,v,HWIO_GCC_PCIE_PIPE_CBCR_IN)
+#define HWIO_GCC_PCIE_PIPE_CBCR_CLK_OFF_BMSK                                                             0x80000000
+#define HWIO_GCC_PCIE_PIPE_CBCR_CLK_OFF_SHFT                                                                   0x1f
+#define HWIO_GCC_PCIE_PIPE_CBCR_IGNORE_ALL_ARES_BMSK                                                      0x1000000
+#define HWIO_GCC_PCIE_PIPE_CBCR_IGNORE_ALL_ARES_SHFT                                                           0x18
+#define HWIO_GCC_PCIE_PIPE_CBCR_IGNORE_ALL_CLK_DIS_BMSK                                                    0x800000
+#define HWIO_GCC_PCIE_PIPE_CBCR_IGNORE_ALL_CLK_DIS_SHFT                                                        0x17
+#define HWIO_GCC_PCIE_PIPE_CBCR_CLK_DIS_BMSK                                                               0x400000
+#define HWIO_GCC_PCIE_PIPE_CBCR_CLK_DIS_SHFT                                                                   0x16
+#define HWIO_GCC_PCIE_PIPE_CBCR_FORCE_MEM_CORE_ON_BMSK                                                       0x4000
+#define HWIO_GCC_PCIE_PIPE_CBCR_FORCE_MEM_CORE_ON_SHFT                                                          0xe
+#define HWIO_GCC_PCIE_PIPE_CBCR_FORCE_MEM_CORE_ON_FORCE_DISABLE_FVAL                                            0x0
+#define HWIO_GCC_PCIE_PIPE_CBCR_FORCE_MEM_CORE_ON_FORCE_ENABLE_FVAL                                             0x1
+#define HWIO_GCC_PCIE_PIPE_CBCR_FORCE_MEM_PERIPH_ON_BMSK                                                     0x2000
+#define HWIO_GCC_PCIE_PIPE_CBCR_FORCE_MEM_PERIPH_ON_SHFT                                                        0xd
+#define HWIO_GCC_PCIE_PIPE_CBCR_FORCE_MEM_PERIPH_ON_FORCE_DISABLE_FVAL                                          0x0
+#define HWIO_GCC_PCIE_PIPE_CBCR_FORCE_MEM_PERIPH_ON_FORCE_ENABLE_FVAL                                           0x1
+#define HWIO_GCC_PCIE_PIPE_CBCR_FORCE_MEM_PERIPH_OFF_BMSK                                                    0x1000
+#define HWIO_GCC_PCIE_PIPE_CBCR_FORCE_MEM_PERIPH_OFF_SHFT                                                       0xc
+#define HWIO_GCC_PCIE_PIPE_CBCR_FORCE_MEM_PERIPH_OFF_FORCE_DISABLE_FVAL                                         0x0
+#define HWIO_GCC_PCIE_PIPE_CBCR_FORCE_MEM_PERIPH_OFF_FORCE_ENABLE_FVAL                                          0x1
+#define HWIO_GCC_PCIE_PIPE_CBCR_WAKEUP_BMSK                                                                   0xf00
+#define HWIO_GCC_PCIE_PIPE_CBCR_WAKEUP_SHFT                                                                     0x8
+#define HWIO_GCC_PCIE_PIPE_CBCR_WAKEUP_CLOCK0_FVAL                                                              0x0
+#define HWIO_GCC_PCIE_PIPE_CBCR_WAKEUP_CLOCK1_FVAL                                                              0x1
+#define HWIO_GCC_PCIE_PIPE_CBCR_WAKEUP_CLOCK2_FVAL                                                              0x2
+#define HWIO_GCC_PCIE_PIPE_CBCR_WAKEUP_CLOCK3_FVAL                                                              0x3
+#define HWIO_GCC_PCIE_PIPE_CBCR_WAKEUP_CLOCK4_FVAL                                                              0x4
+#define HWIO_GCC_PCIE_PIPE_CBCR_WAKEUP_CLOCK5_FVAL                                                              0x5
+#define HWIO_GCC_PCIE_PIPE_CBCR_WAKEUP_CLOCK6_FVAL                                                              0x6
+#define HWIO_GCC_PCIE_PIPE_CBCR_WAKEUP_CLOCK7_FVAL                                                              0x7
+#define HWIO_GCC_PCIE_PIPE_CBCR_WAKEUP_CLOCK8_FVAL                                                              0x8
+#define HWIO_GCC_PCIE_PIPE_CBCR_WAKEUP_CLOCK9_FVAL                                                              0x9
+#define HWIO_GCC_PCIE_PIPE_CBCR_WAKEUP_CLOCK10_FVAL                                                             0xa
+#define HWIO_GCC_PCIE_PIPE_CBCR_WAKEUP_CLOCK11_FVAL                                                             0xb
+#define HWIO_GCC_PCIE_PIPE_CBCR_WAKEUP_CLOCK12_FVAL                                                             0xc
+#define HWIO_GCC_PCIE_PIPE_CBCR_WAKEUP_CLOCK13_FVAL                                                             0xd
+#define HWIO_GCC_PCIE_PIPE_CBCR_WAKEUP_CLOCK14_FVAL                                                             0xe
+#define HWIO_GCC_PCIE_PIPE_CBCR_WAKEUP_CLOCK15_FVAL                                                             0xf
+#define HWIO_GCC_PCIE_PIPE_CBCR_SLEEP_BMSK                                                                     0xf0
+#define HWIO_GCC_PCIE_PIPE_CBCR_SLEEP_SHFT                                                                      0x4
+#define HWIO_GCC_PCIE_PIPE_CBCR_SLEEP_CLOCK0_FVAL                                                               0x0
+#define HWIO_GCC_PCIE_PIPE_CBCR_SLEEP_CLOCK1_FVAL                                                               0x1
+#define HWIO_GCC_PCIE_PIPE_CBCR_SLEEP_CLOCK2_FVAL                                                               0x2
+#define HWIO_GCC_PCIE_PIPE_CBCR_SLEEP_CLOCK3_FVAL                                                               0x3
+#define HWIO_GCC_PCIE_PIPE_CBCR_SLEEP_CLOCK4_FVAL                                                               0x4
+#define HWIO_GCC_PCIE_PIPE_CBCR_SLEEP_CLOCK5_FVAL                                                               0x5
+#define HWIO_GCC_PCIE_PIPE_CBCR_SLEEP_CLOCK6_FVAL                                                               0x6
+#define HWIO_GCC_PCIE_PIPE_CBCR_SLEEP_CLOCK7_FVAL                                                               0x7
+#define HWIO_GCC_PCIE_PIPE_CBCR_SLEEP_CLOCK8_FVAL                                                               0x8
+#define HWIO_GCC_PCIE_PIPE_CBCR_SLEEP_CLOCK9_FVAL                                                               0x9
+#define HWIO_GCC_PCIE_PIPE_CBCR_SLEEP_CLOCK10_FVAL                                                              0xa
+#define HWIO_GCC_PCIE_PIPE_CBCR_SLEEP_CLOCK11_FVAL                                                              0xb
+#define HWIO_GCC_PCIE_PIPE_CBCR_SLEEP_CLOCK12_FVAL                                                              0xc
+#define HWIO_GCC_PCIE_PIPE_CBCR_SLEEP_CLOCK13_FVAL                                                              0xd
+#define HWIO_GCC_PCIE_PIPE_CBCR_SLEEP_CLOCK14_FVAL                                                              0xe
+#define HWIO_GCC_PCIE_PIPE_CBCR_SLEEP_CLOCK15_FVAL                                                              0xf
+#define HWIO_GCC_PCIE_PIPE_CBCR_SW_ONLY_EN_BMSK                                                                 0x8
+#define HWIO_GCC_PCIE_PIPE_CBCR_SW_ONLY_EN_SHFT                                                                 0x3
+#define HWIO_GCC_PCIE_PIPE_CBCR_CLK_ARES_BMSK                                                                   0x4
+#define HWIO_GCC_PCIE_PIPE_CBCR_CLK_ARES_SHFT                                                                   0x2
+#define HWIO_GCC_PCIE_PIPE_CBCR_CLK_ARES_NO_RESET_FVAL                                                          0x0
+#define HWIO_GCC_PCIE_PIPE_CBCR_CLK_ARES_RESET_FVAL                                                             0x1
+#define HWIO_GCC_PCIE_PIPE_CBCR_HW_CTL_BMSK                                                                     0x2
+#define HWIO_GCC_PCIE_PIPE_CBCR_HW_CTL_SHFT                                                                     0x1
+#define HWIO_GCC_PCIE_PIPE_CBCR_HW_CTL_DISABLE_FVAL                                                             0x0
+#define HWIO_GCC_PCIE_PIPE_CBCR_HW_CTL_ENABLE_FVAL                                                              0x1
+
+#define HWIO_GCC_PCIE_PIPE_SREGR_ADDR                                                                    (GCC_CLK_CTL_REG_REG_BASE      + 0x00033040)
+#define HWIO_GCC_PCIE_PIPE_SREGR_PHYS                                                                    (GCC_CLK_CTL_REG_REG_BASE_PHYS + 0x00033040)
+#define HWIO_GCC_PCIE_PIPE_SREGR_OFFS                                                                    (GCC_CLK_CTL_REG_REG_BASE_OFFS + 0x00033040)
+#define HWIO_GCC_PCIE_PIPE_SREGR_RMSK                                                                    0xfffffffe
+#define HWIO_GCC_PCIE_PIPE_SREGR_ATTR                                                                           0x3
+#define HWIO_GCC_PCIE_PIPE_SREGR_IN          \
+        in_dword_masked(HWIO_GCC_PCIE_PIPE_SREGR_ADDR, HWIO_GCC_PCIE_PIPE_SREGR_RMSK)
+#define HWIO_GCC_PCIE_PIPE_SREGR_INM(m)      \
+        in_dword_masked(HWIO_GCC_PCIE_PIPE_SREGR_ADDR, m)
+#define HWIO_GCC_PCIE_PIPE_SREGR_OUT(v)      \
+        out_dword(HWIO_GCC_PCIE_PIPE_SREGR_ADDR,v)
+#define HWIO_GCC_PCIE_PIPE_SREGR_OUTM(m,v) \
+        out_dword_masked_ns(HWIO_GCC_PCIE_PIPE_SREGR_ADDR,m,v,HWIO_GCC_PCIE_PIPE_SREGR_IN)
+#define HWIO_GCC_PCIE_PIPE_SREGR_SREG_PSCBC_SPARE_CTRL_OUT_BMSK                                          0xff000000
+#define HWIO_GCC_PCIE_PIPE_SREGR_SREG_PSCBC_SPARE_CTRL_OUT_SHFT                                                0x18
+#define HWIO_GCC_PCIE_PIPE_SREGR_SREG_PSCBC_SPARE_CTRL_IN_BMSK                                             0xff0000
+#define HWIO_GCC_PCIE_PIPE_SREGR_SREG_PSCBC_SPARE_CTRL_IN_SHFT                                                 0x10
+#define HWIO_GCC_PCIE_PIPE_SREGR_IGNORE_GDSC_PWR_DWN_CSR_BMSK                                                0x8000
+#define HWIO_GCC_PCIE_PIPE_SREGR_IGNORE_GDSC_PWR_DWN_CSR_SHFT                                                   0xf
+#define HWIO_GCC_PCIE_PIPE_SREGR_IGNORE_GDSC_PWR_DWN_CSR_NO_IGNORE_FVAL                                         0x0
+#define HWIO_GCC_PCIE_PIPE_SREGR_IGNORE_GDSC_PWR_DWN_CSR_IGNORE_FVAL                                            0x1
+#define HWIO_GCC_PCIE_PIPE_SREGR_PSCBC_SLP_STG_MODE_CSR_BMSK                                                 0x4000
+#define HWIO_GCC_PCIE_PIPE_SREGR_PSCBC_SLP_STG_MODE_CSR_SHFT                                                    0xe
+#define HWIO_GCC_PCIE_PIPE_SREGR_PSCBC_SLP_STG_MODE_CSR_SREG_PSCBC_MODE_FVAL                                    0x0
+#define HWIO_GCC_PCIE_PIPE_SREGR_PSCBC_SLP_STG_MODE_CSR_PSCBC_SLP_STG_MODE_FVAL                                 0x1
+#define HWIO_GCC_PCIE_PIPE_SREGR_MEM_CPH_RST_SW_OVERRIDE_BMSK                                                0x2000
+#define HWIO_GCC_PCIE_PIPE_SREGR_MEM_CPH_RST_SW_OVERRIDE_SHFT                                                   0xd
+#define HWIO_GCC_PCIE_PIPE_SREGR_MEM_CPH_RST_SW_OVERRIDE_NO_OVERRIDE_FVAL                                       0x0
+#define HWIO_GCC_PCIE_PIPE_SREGR_MEM_CPH_RST_SW_OVERRIDE_OVERRIDE_FVAL                                          0x1
+#define HWIO_GCC_PCIE_PIPE_SREGR_SW_SM_PSCBC_SEQ_IN_OVERRIDE_BMSK                                            0x1000
+#define HWIO_GCC_PCIE_PIPE_SREGR_SW_SM_PSCBC_SEQ_IN_OVERRIDE_SHFT                                               0xc
+#define HWIO_GCC_PCIE_PIPE_SREGR_SW_SM_PSCBC_SEQ_IN_OVERRIDE_NO_RESET_FVAL                                      0x0
+#define HWIO_GCC_PCIE_PIPE_SREGR_SW_SM_PSCBC_SEQ_IN_OVERRIDE_RESET_FVAL                                         0x1
+#define HWIO_GCC_PCIE_PIPE_SREGR_MEM_CORE_ON_ACK_BMSK                                                         0x800
+#define HWIO_GCC_PCIE_PIPE_SREGR_MEM_CORE_ON_ACK_SHFT                                                           0xb
+#define HWIO_GCC_PCIE_PIPE_SREGR_MEM_PERIPH_ON_ACK_BMSK                                                       0x400
+#define HWIO_GCC_PCIE_PIPE_SREGR_MEM_PERIPH_ON_ACK_SHFT                                                         0xa
+#define HWIO_GCC_PCIE_PIPE_SREGR_SW_DIV_RATIO_SLP_STG_CLK_BMSK                                                0x300
+#define HWIO_GCC_PCIE_PIPE_SREGR_SW_DIV_RATIO_SLP_STG_CLK_SHFT                                                  0x8
+#define HWIO_GCC_PCIE_PIPE_SREGR_SW_DIV_RATIO_SLP_STG_CLK_DIV_BY_1_FVAL                                         0x0
+#define HWIO_GCC_PCIE_PIPE_SREGR_SW_DIV_RATIO_SLP_STG_CLK_DIV_BY_2_FVAL                                         0x1
+#define HWIO_GCC_PCIE_PIPE_SREGR_SW_DIV_RATIO_SLP_STG_CLK_DIV_BY_4_FVAL                                         0x2
+#define HWIO_GCC_PCIE_PIPE_SREGR_SW_DIV_RATIO_SLP_STG_CLK_DIV_BY_8_FVAL                                         0x3
+#define HWIO_GCC_PCIE_PIPE_SREGR_MEM_CPH_ENABLE_BMSK                                                           0x80
+#define HWIO_GCC_PCIE_PIPE_SREGR_MEM_CPH_ENABLE_SHFT                                                            0x7
+#define HWIO_GCC_PCIE_PIPE_SREGR_MEM_CPH_ENABLE_DISABLE_FVAL                                                    0x0
+#define HWIO_GCC_PCIE_PIPE_SREGR_MEM_CPH_ENABLE_ENABLE_FVAL                                                     0x1
+#define HWIO_GCC_PCIE_PIPE_SREGR_FORCE_CLK_ON_BMSK                                                             0x40
+#define HWIO_GCC_PCIE_PIPE_SREGR_FORCE_CLK_ON_SHFT                                                              0x6
+#define HWIO_GCC_PCIE_PIPE_SREGR_FORCE_CLK_ON_NO_FORCE_FVAL                                                     0x0
+#define HWIO_GCC_PCIE_PIPE_SREGR_FORCE_CLK_ON_FORCE_ENABLE_FVAL                                                 0x1
+#define HWIO_GCC_PCIE_PIPE_SREGR_SW_RST_SEL_SLP_STG_BMSK                                                       0x20
+#define HWIO_GCC_PCIE_PIPE_SREGR_SW_RST_SEL_SLP_STG_SHFT                                                        0x5
+#define HWIO_GCC_PCIE_PIPE_SREGR_SW_RST_SEL_SLP_STG_SELECT_THE_HARDWARE_ARES_FVAL                               0x0
+#define HWIO_GCC_PCIE_PIPE_SREGR_SW_RST_SEL_SLP_STG_SELECT_THE_SW_RST_SLP_STG_BIT_FVAL                          0x1
+#define HWIO_GCC_PCIE_PIPE_SREGR_SW_RST_SLP_STG_BMSK                                                           0x10
+#define HWIO_GCC_PCIE_PIPE_SREGR_SW_RST_SLP_STG_SHFT                                                            0x4
+#define HWIO_GCC_PCIE_PIPE_SREGR_SW_RST_SLP_STG_DE_ASSERTION_OF_THE_RESET_FVAL                                  0x0
+#define HWIO_GCC_PCIE_PIPE_SREGR_SW_RST_SLP_STG_ASSERTION_OF_THE_RESET_FVAL                                     0x1
+#define HWIO_GCC_PCIE_PIPE_SREGR_SW_CTRL_PWR_DOWN_BMSK                                                          0x8
+#define HWIO_GCC_PCIE_PIPE_SREGR_SW_CTRL_PWR_DOWN_SHFT                                                          0x3
+#define HWIO_GCC_PCIE_PIPE_SREGR_SW_CTRL_PWR_DOWN_NO_SW_CTRL_FVAL                                               0x0
+#define HWIO_GCC_PCIE_PIPE_SREGR_SW_CTRL_PWR_DOWN_SW_CTRL_FVAL                                                  0x1
+#define HWIO_GCC_PCIE_PIPE_SREGR_SW_CLK_EN_SEL_SLP_STG_BMSK                                                     0x4
+#define HWIO_GCC_PCIE_PIPE_SREGR_SW_CLK_EN_SEL_SLP_STG_SHFT                                                     0x2
+#define HWIO_GCC_PCIE_PIPE_SREGR_SW_CLK_EN_SEL_SLP_STG_SLP_STG_CLK_GATE_CONTROLD_BY_HW_FSM_FVAL                 0x0
+#define HWIO_GCC_PCIE_PIPE_SREGR_SW_CLK_EN_SEL_SLP_STG_SLP_STG_CLK_GATE_CONTROLD_BY_SW_CLK_EN_SLP_STG_BIT_FVAL        0x1
+#define HWIO_GCC_PCIE_PIPE_SREGR_SW_CLK_EN_SLP_STG_BMSK                                                         0x2
+#define HWIO_GCC_PCIE_PIPE_SREGR_SW_CLK_EN_SLP_STG_SHFT                                                         0x1
+#define HWIO_GCC_PCIE_PIPE_SREGR_SW_CLK_EN_SLP_STG_SLP_STG_CLOCK_DISABLE_FVAL                                   0x0
+#define HWIO_GCC_PCIE_PIPE_SREGR_SW_CLK_EN_SLP_STG_SLP_STG_CLOCK_ENABLE_FVAL                                    0x1
+
+#define HWIO_GCC_PCIE_AUX_PHY_CMD_RCGR_ADDR                                                              (GCC_CLK_CTL_REG_REG_BASE      + 0x00033048)
+#define HWIO_GCC_PCIE_AUX_PHY_CMD_RCGR_PHYS                                                              (GCC_CLK_CTL_REG_REG_BASE_PHYS + 0x00033048)
+#define HWIO_GCC_PCIE_AUX_PHY_CMD_RCGR_OFFS                                                              (GCC_CLK_CTL_REG_REG_BASE_OFFS + 0x00033048)
+#define HWIO_GCC_PCIE_AUX_PHY_CMD_RCGR_RMSK                                                              0x800000f3
+#define HWIO_GCC_PCIE_AUX_PHY_CMD_RCGR_ATTR                                                                     0x3
+#define HWIO_GCC_PCIE_AUX_PHY_CMD_RCGR_IN          \
+        in_dword_masked(HWIO_GCC_PCIE_AUX_PHY_CMD_RCGR_ADDR, HWIO_GCC_PCIE_AUX_PHY_CMD_RCGR_RMSK)
+#define HWIO_GCC_PCIE_AUX_PHY_CMD_RCGR_INM(m)      \
+        in_dword_masked(HWIO_GCC_PCIE_AUX_PHY_CMD_RCGR_ADDR, m)
+#define HWIO_GCC_PCIE_AUX_PHY_CMD_RCGR_OUT(v)      \
+        out_dword(HWIO_GCC_PCIE_AUX_PHY_CMD_RCGR_ADDR,v)
+#define HWIO_GCC_PCIE_AUX_PHY_CMD_RCGR_OUTM(m,v) \
+        out_dword_masked_ns(HWIO_GCC_PCIE_AUX_PHY_CMD_RCGR_ADDR,m,v,HWIO_GCC_PCIE_AUX_PHY_CMD_RCGR_IN)
+#define HWIO_GCC_PCIE_AUX_PHY_CMD_RCGR_ROOT_OFF_BMSK                                                     0x80000000
+#define HWIO_GCC_PCIE_AUX_PHY_CMD_RCGR_ROOT_OFF_SHFT                                                           0x1f
+#define HWIO_GCC_PCIE_AUX_PHY_CMD_RCGR_DIRTY_D_BMSK                                                            0x80
+#define HWIO_GCC_PCIE_AUX_PHY_CMD_RCGR_DIRTY_D_SHFT                                                             0x7
+#define HWIO_GCC_PCIE_AUX_PHY_CMD_RCGR_DIRTY_N_BMSK                                                            0x40
+#define HWIO_GCC_PCIE_AUX_PHY_CMD_RCGR_DIRTY_N_SHFT                                                             0x6
+#define HWIO_GCC_PCIE_AUX_PHY_CMD_RCGR_DIRTY_M_BMSK                                                            0x20
+#define HWIO_GCC_PCIE_AUX_PHY_CMD_RCGR_DIRTY_M_SHFT                                                             0x5
+#define HWIO_GCC_PCIE_AUX_PHY_CMD_RCGR_DIRTY_CFG_RCGR_BMSK                                                     0x10
+#define HWIO_GCC_PCIE_AUX_PHY_CMD_RCGR_DIRTY_CFG_RCGR_SHFT                                                      0x4
+#define HWIO_GCC_PCIE_AUX_PHY_CMD_RCGR_ROOT_EN_BMSK                                                             0x2
+#define HWIO_GCC_PCIE_AUX_PHY_CMD_RCGR_ROOT_EN_SHFT                                                             0x1
+#define HWIO_GCC_PCIE_AUX_PHY_CMD_RCGR_ROOT_EN_DISABLE_FVAL                                                     0x0
+#define HWIO_GCC_PCIE_AUX_PHY_CMD_RCGR_ROOT_EN_ENABLE_FVAL                                                      0x1
+#define HWIO_GCC_PCIE_AUX_PHY_CMD_RCGR_UPDATE_BMSK                                                              0x1
+#define HWIO_GCC_PCIE_AUX_PHY_CMD_RCGR_UPDATE_SHFT                                                              0x0
+#define HWIO_GCC_PCIE_AUX_PHY_CMD_RCGR_UPDATE_DISABLE_FVAL                                                      0x0
+#define HWIO_GCC_PCIE_AUX_PHY_CMD_RCGR_UPDATE_ENABLE_FVAL                                                       0x1
+
+#define HWIO_GCC_PCIE_AUX_PHY_CFG_RCGR_ADDR                                                              (GCC_CLK_CTL_REG_REG_BASE      + 0x0003304c)
+#define HWIO_GCC_PCIE_AUX_PHY_CFG_RCGR_PHYS                                                              (GCC_CLK_CTL_REG_REG_BASE_PHYS + 0x0003304c)
+#define HWIO_GCC_PCIE_AUX_PHY_CFG_RCGR_OFFS                                                              (GCC_CLK_CTL_REG_REG_BASE_OFFS + 0x0003304c)
+#define HWIO_GCC_PCIE_AUX_PHY_CFG_RCGR_RMSK                                                                0x10371f
+#define HWIO_GCC_PCIE_AUX_PHY_CFG_RCGR_ATTR                                                                     0x3
+#define HWIO_GCC_PCIE_AUX_PHY_CFG_RCGR_IN          \
+        in_dword_masked(HWIO_GCC_PCIE_AUX_PHY_CFG_RCGR_ADDR, HWIO_GCC_PCIE_AUX_PHY_CFG_RCGR_RMSK)
+#define HWIO_GCC_PCIE_AUX_PHY_CFG_RCGR_INM(m)      \
+        in_dword_masked(HWIO_GCC_PCIE_AUX_PHY_CFG_RCGR_ADDR, m)
+#define HWIO_GCC_PCIE_AUX_PHY_CFG_RCGR_OUT(v)      \
+        out_dword(HWIO_GCC_PCIE_AUX_PHY_CFG_RCGR_ADDR,v)
+#define HWIO_GCC_PCIE_AUX_PHY_CFG_RCGR_OUTM(m,v) \
+        out_dword_masked_ns(HWIO_GCC_PCIE_AUX_PHY_CFG_RCGR_ADDR,m,v,HWIO_GCC_PCIE_AUX_PHY_CFG_RCGR_IN)
+#define HWIO_GCC_PCIE_AUX_PHY_CFG_RCGR_HW_CLK_CONTROL_BMSK                                                 0x100000
+#define HWIO_GCC_PCIE_AUX_PHY_CFG_RCGR_HW_CLK_CONTROL_SHFT                                                     0x14
+#define HWIO_GCC_PCIE_AUX_PHY_CFG_RCGR_HW_CLK_CONTROL_DISABLE_FVAL                                              0x0
+#define HWIO_GCC_PCIE_AUX_PHY_CFG_RCGR_HW_CLK_CONTROL_ENABLE_FVAL                                               0x1
+#define HWIO_GCC_PCIE_AUX_PHY_CFG_RCGR_MODE_BMSK                                                             0x3000
+#define HWIO_GCC_PCIE_AUX_PHY_CFG_RCGR_MODE_SHFT                                                                0xc
+#define HWIO_GCC_PCIE_AUX_PHY_CFG_RCGR_MODE_BYPASS_FVAL                                                         0x0
+#define HWIO_GCC_PCIE_AUX_PHY_CFG_RCGR_MODE_SWALLOW_FVAL                                                        0x1
+#define HWIO_GCC_PCIE_AUX_PHY_CFG_RCGR_MODE_DUAL_EDGE_FVAL                                                      0x2
+#define HWIO_GCC_PCIE_AUX_PHY_CFG_RCGR_MODE_SINGLE_EDGE_FVAL                                                    0x3
+#define HWIO_GCC_PCIE_AUX_PHY_CFG_RCGR_SRC_SEL_BMSK                                                           0x700
+#define HWIO_GCC_PCIE_AUX_PHY_CFG_RCGR_SRC_SEL_SHFT                                                             0x8
+#define HWIO_GCC_PCIE_AUX_PHY_CFG_RCGR_SRC_SEL_SRC0_FVAL                                                        0x0
+#define HWIO_GCC_PCIE_AUX_PHY_CFG_RCGR_SRC_SEL_SRC1_FVAL                                                        0x1
+#define HWIO_GCC_PCIE_AUX_PHY_CFG_RCGR_SRC_SEL_SRC2_FVAL                                                        0x2
+#define HWIO_GCC_PCIE_AUX_PHY_CFG_RCGR_SRC_SEL_SRC3_FVAL                                                        0x3
+#define HWIO_GCC_PCIE_AUX_PHY_CFG_RCGR_SRC_SEL_SRC4_FVAL                                                        0x4
+#define HWIO_GCC_PCIE_AUX_PHY_CFG_RCGR_SRC_SEL_SRC5_FVAL                                                        0x5
+#define HWIO_GCC_PCIE_AUX_PHY_CFG_RCGR_SRC_SEL_SRC6_FVAL                                                        0x6
+#define HWIO_GCC_PCIE_AUX_PHY_CFG_RCGR_SRC_SEL_SRC7_FVAL                                                        0x7
+#define HWIO_GCC_PCIE_AUX_PHY_CFG_RCGR_SRC_DIV_BMSK                                                            0x1f
+#define HWIO_GCC_PCIE_AUX_PHY_CFG_RCGR_SRC_DIV_SHFT                                                             0x0
+#define HWIO_GCC_PCIE_AUX_PHY_CFG_RCGR_SRC_DIV_BYPASS_FVAL                                                      0x0
+#define HWIO_GCC_PCIE_AUX_PHY_CFG_RCGR_SRC_DIV_DIV1_FVAL                                                        0x1
+#define HWIO_GCC_PCIE_AUX_PHY_CFG_RCGR_SRC_DIV_DIV1_5_FVAL                                                      0x2
+#define HWIO_GCC_PCIE_AUX_PHY_CFG_RCGR_SRC_DIV_DIV2_FVAL                                                        0x3
+#define HWIO_GCC_PCIE_AUX_PHY_CFG_RCGR_SRC_DIV_DIV2_5_FVAL                                                      0x4
+#define HWIO_GCC_PCIE_AUX_PHY_CFG_RCGR_SRC_DIV_DIV3_FVAL                                                        0x5
+#define HWIO_GCC_PCIE_AUX_PHY_CFG_RCGR_SRC_DIV_DIV3_5_FVAL                                                      0x6
+#define HWIO_GCC_PCIE_AUX_PHY_CFG_RCGR_SRC_DIV_DIV4_FVAL                                                        0x7
+#define HWIO_GCC_PCIE_AUX_PHY_CFG_RCGR_SRC_DIV_DIV4_5_FVAL                                                      0x8
+#define HWIO_GCC_PCIE_AUX_PHY_CFG_RCGR_SRC_DIV_DIV5_FVAL                                                        0x9
+#define HWIO_GCC_PCIE_AUX_PHY_CFG_RCGR_SRC_DIV_DIV5_5_FVAL                                                      0xa
+#define HWIO_GCC_PCIE_AUX_PHY_CFG_RCGR_SRC_DIV_DIV6_FVAL                                                        0xb
+#define HWIO_GCC_PCIE_AUX_PHY_CFG_RCGR_SRC_DIV_DIV6_5_FVAL                                                      0xc
+#define HWIO_GCC_PCIE_AUX_PHY_CFG_RCGR_SRC_DIV_DIV7_FVAL                                                        0xd
+#define HWIO_GCC_PCIE_AUX_PHY_CFG_RCGR_SRC_DIV_DIV7_5_FVAL                                                      0xe
+#define HWIO_GCC_PCIE_AUX_PHY_CFG_RCGR_SRC_DIV_DIV8_FVAL                                                        0xf
+#define HWIO_GCC_PCIE_AUX_PHY_CFG_RCGR_SRC_DIV_DIV8_5_FVAL                                                     0x10
+#define HWIO_GCC_PCIE_AUX_PHY_CFG_RCGR_SRC_DIV_DIV9_FVAL                                                       0x11
+#define HWIO_GCC_PCIE_AUX_PHY_CFG_RCGR_SRC_DIV_DIV9_5_FVAL                                                     0x12
+#define HWIO_GCC_PCIE_AUX_PHY_CFG_RCGR_SRC_DIV_DIV10_FVAL                                                      0x13
+#define HWIO_GCC_PCIE_AUX_PHY_CFG_RCGR_SRC_DIV_DIV10_5_FVAL                                                    0x14
+#define HWIO_GCC_PCIE_AUX_PHY_CFG_RCGR_SRC_DIV_DIV11_FVAL                                                      0x15
+#define HWIO_GCC_PCIE_AUX_PHY_CFG_RCGR_SRC_DIV_DIV11_5_FVAL                                                    0x16
+#define HWIO_GCC_PCIE_AUX_PHY_CFG_RCGR_SRC_DIV_DIV12_FVAL                                                      0x17
+#define HWIO_GCC_PCIE_AUX_PHY_CFG_RCGR_SRC_DIV_DIV12_5_FVAL                                                    0x18
+#define HWIO_GCC_PCIE_AUX_PHY_CFG_RCGR_SRC_DIV_DIV13_FVAL                                                      0x19
+#define HWIO_GCC_PCIE_AUX_PHY_CFG_RCGR_SRC_DIV_DIV13_5_FVAL                                                    0x1a
+#define HWIO_GCC_PCIE_AUX_PHY_CFG_RCGR_SRC_DIV_DIV14_FVAL                                                      0x1b
+#define HWIO_GCC_PCIE_AUX_PHY_CFG_RCGR_SRC_DIV_DIV14_5_FVAL                                                    0x1c
+#define HWIO_GCC_PCIE_AUX_PHY_CFG_RCGR_SRC_DIV_DIV15_FVAL                                                      0x1d
+#define HWIO_GCC_PCIE_AUX_PHY_CFG_RCGR_SRC_DIV_DIV15_5_FVAL                                                    0x1e
+#define HWIO_GCC_PCIE_AUX_PHY_CFG_RCGR_SRC_DIV_DIV16_FVAL                                                      0x1f
+
+#define HWIO_GCC_PCIE_AUX_PHY_M_ADDR                                                                     (GCC_CLK_CTL_REG_REG_BASE      + 0x00033050)
+#define HWIO_GCC_PCIE_AUX_PHY_M_PHYS                                                                     (GCC_CLK_CTL_REG_REG_BASE_PHYS + 0x00033050)
+#define HWIO_GCC_PCIE_AUX_PHY_M_OFFS                                                                     (GCC_CLK_CTL_REG_REG_BASE_OFFS + 0x00033050)
+#define HWIO_GCC_PCIE_AUX_PHY_M_RMSK                                                                         0xffff
+#define HWIO_GCC_PCIE_AUX_PHY_M_ATTR                                                                            0x3
+#define HWIO_GCC_PCIE_AUX_PHY_M_IN          \
+        in_dword_masked(HWIO_GCC_PCIE_AUX_PHY_M_ADDR, HWIO_GCC_PCIE_AUX_PHY_M_RMSK)
+#define HWIO_GCC_PCIE_AUX_PHY_M_INM(m)      \
+        in_dword_masked(HWIO_GCC_PCIE_AUX_PHY_M_ADDR, m)
+#define HWIO_GCC_PCIE_AUX_PHY_M_OUT(v)      \
+        out_dword(HWIO_GCC_PCIE_AUX_PHY_M_ADDR,v)
+#define HWIO_GCC_PCIE_AUX_PHY_M_OUTM(m,v) \
+        out_dword_masked_ns(HWIO_GCC_PCIE_AUX_PHY_M_ADDR,m,v,HWIO_GCC_PCIE_AUX_PHY_M_IN)
+#define HWIO_GCC_PCIE_AUX_PHY_M_M_BMSK                                                                       0xffff
+#define HWIO_GCC_PCIE_AUX_PHY_M_M_SHFT                                                                          0x0
+
+#define HWIO_GCC_PCIE_AUX_PHY_N_ADDR                                                                     (GCC_CLK_CTL_REG_REG_BASE      + 0x00033054)
+#define HWIO_GCC_PCIE_AUX_PHY_N_PHYS                                                                     (GCC_CLK_CTL_REG_REG_BASE_PHYS + 0x00033054)
+#define HWIO_GCC_PCIE_AUX_PHY_N_OFFS                                                                     (GCC_CLK_CTL_REG_REG_BASE_OFFS + 0x00033054)
+#define HWIO_GCC_PCIE_AUX_PHY_N_RMSK                                                                         0xffff
+#define HWIO_GCC_PCIE_AUX_PHY_N_ATTR                                                                            0x3
+#define HWIO_GCC_PCIE_AUX_PHY_N_IN          \
+        in_dword_masked(HWIO_GCC_PCIE_AUX_PHY_N_ADDR, HWIO_GCC_PCIE_AUX_PHY_N_RMSK)
+#define HWIO_GCC_PCIE_AUX_PHY_N_INM(m)      \
+        in_dword_masked(HWIO_GCC_PCIE_AUX_PHY_N_ADDR, m)
+#define HWIO_GCC_PCIE_AUX_PHY_N_OUT(v)      \
+        out_dword(HWIO_GCC_PCIE_AUX_PHY_N_ADDR,v)
+#define HWIO_GCC_PCIE_AUX_PHY_N_OUTM(m,v) \
+        out_dword_masked_ns(HWIO_GCC_PCIE_AUX_PHY_N_ADDR,m,v,HWIO_GCC_PCIE_AUX_PHY_N_IN)
+#define HWIO_GCC_PCIE_AUX_PHY_N_NOT_N_MINUS_M_BMSK                                                           0xffff
+#define HWIO_GCC_PCIE_AUX_PHY_N_NOT_N_MINUS_M_SHFT                                                              0x0
+
+#define HWIO_GCC_PCIE_AUX_PHY_D_ADDR                                                                     (GCC_CLK_CTL_REG_REG_BASE      + 0x00033058)
+#define HWIO_GCC_PCIE_AUX_PHY_D_PHYS                                                                     (GCC_CLK_CTL_REG_REG_BASE_PHYS + 0x00033058)
+#define HWIO_GCC_PCIE_AUX_PHY_D_OFFS                                                                     (GCC_CLK_CTL_REG_REG_BASE_OFFS + 0x00033058)
+#define HWIO_GCC_PCIE_AUX_PHY_D_RMSK                                                                         0xffff
+#define HWIO_GCC_PCIE_AUX_PHY_D_ATTR                                                                            0x3
+#define HWIO_GCC_PCIE_AUX_PHY_D_IN          \
+        in_dword_masked(HWIO_GCC_PCIE_AUX_PHY_D_ADDR, HWIO_GCC_PCIE_AUX_PHY_D_RMSK)
+#define HWIO_GCC_PCIE_AUX_PHY_D_INM(m)      \
+        in_dword_masked(HWIO_GCC_PCIE_AUX_PHY_D_ADDR, m)
+#define HWIO_GCC_PCIE_AUX_PHY_D_OUT(v)      \
+        out_dword(HWIO_GCC_PCIE_AUX_PHY_D_ADDR,v)
+#define HWIO_GCC_PCIE_AUX_PHY_D_OUTM(m,v) \
+        out_dword_masked_ns(HWIO_GCC_PCIE_AUX_PHY_D_ADDR,m,v,HWIO_GCC_PCIE_AUX_PHY_D_IN)
+#define HWIO_GCC_PCIE_AUX_PHY_D_NOT_2D_BMSK                                                                  0xffff
+#define HWIO_GCC_PCIE_AUX_PHY_D_NOT_2D_SHFT                                                                     0x0
+
+#define HWIO_GCC_PCIE_RCHNG_PHY_CMD_RCGR_ADDR                                                            (GCC_CLK_CTL_REG_REG_BASE      + 0x00033064)
+#define HWIO_GCC_PCIE_RCHNG_PHY_CMD_RCGR_PHYS                                                            (GCC_CLK_CTL_REG_REG_BASE_PHYS + 0x00033064)
+#define HWIO_GCC_PCIE_RCHNG_PHY_CMD_RCGR_OFFS                                                            (GCC_CLK_CTL_REG_REG_BASE_OFFS + 0x00033064)
+#define HWIO_GCC_PCIE_RCHNG_PHY_CMD_RCGR_RMSK                                                            0x80000013
+#define HWIO_GCC_PCIE_RCHNG_PHY_CMD_RCGR_ATTR                                                                   0x3
+#define HWIO_GCC_PCIE_RCHNG_PHY_CMD_RCGR_IN          \
+        in_dword_masked(HWIO_GCC_PCIE_RCHNG_PHY_CMD_RCGR_ADDR, HWIO_GCC_PCIE_RCHNG_PHY_CMD_RCGR_RMSK)
+#define HWIO_GCC_PCIE_RCHNG_PHY_CMD_RCGR_INM(m)      \
+        in_dword_masked(HWIO_GCC_PCIE_RCHNG_PHY_CMD_RCGR_ADDR, m)
+#define HWIO_GCC_PCIE_RCHNG_PHY_CMD_RCGR_OUT(v)      \
+        out_dword(HWIO_GCC_PCIE_RCHNG_PHY_CMD_RCGR_ADDR,v)
+#define HWIO_GCC_PCIE_RCHNG_PHY_CMD_RCGR_OUTM(m,v) \
+        out_dword_masked_ns(HWIO_GCC_PCIE_RCHNG_PHY_CMD_RCGR_ADDR,m,v,HWIO_GCC_PCIE_RCHNG_PHY_CMD_RCGR_IN)
+#define HWIO_GCC_PCIE_RCHNG_PHY_CMD_RCGR_ROOT_OFF_BMSK                                                   0x80000000
+#define HWIO_GCC_PCIE_RCHNG_PHY_CMD_RCGR_ROOT_OFF_SHFT                                                         0x1f
+#define HWIO_GCC_PCIE_RCHNG_PHY_CMD_RCGR_DIRTY_CFG_RCGR_BMSK                                                   0x10
+#define HWIO_GCC_PCIE_RCHNG_PHY_CMD_RCGR_DIRTY_CFG_RCGR_SHFT                                                    0x4
+#define HWIO_GCC_PCIE_RCHNG_PHY_CMD_RCGR_ROOT_EN_BMSK                                                           0x2
+#define HWIO_GCC_PCIE_RCHNG_PHY_CMD_RCGR_ROOT_EN_SHFT                                                           0x1
+#define HWIO_GCC_PCIE_RCHNG_PHY_CMD_RCGR_ROOT_EN_DISABLE_FVAL                                                   0x0
+#define HWIO_GCC_PCIE_RCHNG_PHY_CMD_RCGR_ROOT_EN_ENABLE_FVAL                                                    0x1
+#define HWIO_GCC_PCIE_RCHNG_PHY_CMD_RCGR_UPDATE_BMSK                                                            0x1
+#define HWIO_GCC_PCIE_RCHNG_PHY_CMD_RCGR_UPDATE_SHFT                                                            0x0
+#define HWIO_GCC_PCIE_RCHNG_PHY_CMD_RCGR_UPDATE_DISABLE_FVAL                                                    0x0
+#define HWIO_GCC_PCIE_RCHNG_PHY_CMD_RCGR_UPDATE_ENABLE_FVAL                                                     0x1
+
+#define HWIO_GCC_PCIE_RCHNG_PHY_CFG_RCGR_ADDR                                                            (GCC_CLK_CTL_REG_REG_BASE      + 0x00033068)
+#define HWIO_GCC_PCIE_RCHNG_PHY_CFG_RCGR_PHYS                                                            (GCC_CLK_CTL_REG_REG_BASE_PHYS + 0x00033068)
+#define HWIO_GCC_PCIE_RCHNG_PHY_CFG_RCGR_OFFS                                                            (GCC_CLK_CTL_REG_REG_BASE_OFFS + 0x00033068)
+#define HWIO_GCC_PCIE_RCHNG_PHY_CFG_RCGR_RMSK                                                              0x11071f
+#define HWIO_GCC_PCIE_RCHNG_PHY_CFG_RCGR_ATTR                                                                   0x3
+#define HWIO_GCC_PCIE_RCHNG_PHY_CFG_RCGR_IN          \
+        in_dword_masked(HWIO_GCC_PCIE_RCHNG_PHY_CFG_RCGR_ADDR, HWIO_GCC_PCIE_RCHNG_PHY_CFG_RCGR_RMSK)
+#define HWIO_GCC_PCIE_RCHNG_PHY_CFG_RCGR_INM(m)      \
+        in_dword_masked(HWIO_GCC_PCIE_RCHNG_PHY_CFG_RCGR_ADDR, m)
+#define HWIO_GCC_PCIE_RCHNG_PHY_CFG_RCGR_OUT(v)      \
+        out_dword(HWIO_GCC_PCIE_RCHNG_PHY_CFG_RCGR_ADDR,v)
+#define HWIO_GCC_PCIE_RCHNG_PHY_CFG_RCGR_OUTM(m,v) \
+        out_dword_masked_ns(HWIO_GCC_PCIE_RCHNG_PHY_CFG_RCGR_ADDR,m,v,HWIO_GCC_PCIE_RCHNG_PHY_CFG_RCGR_IN)
+#define HWIO_GCC_PCIE_RCHNG_PHY_CFG_RCGR_HW_CLK_CONTROL_BMSK                                               0x100000
+#define HWIO_GCC_PCIE_RCHNG_PHY_CFG_RCGR_HW_CLK_CONTROL_SHFT                                                   0x14
+#define HWIO_GCC_PCIE_RCHNG_PHY_CFG_RCGR_HW_CLK_CONTROL_DISABLE_FVAL                                            0x0
+#define HWIO_GCC_PCIE_RCHNG_PHY_CFG_RCGR_HW_CLK_CONTROL_ENABLE_FVAL                                             0x1
+#define HWIO_GCC_PCIE_RCHNG_PHY_CFG_RCGR_RCGLITE_DISABLE_BMSK                                               0x10000
+#define HWIO_GCC_PCIE_RCHNG_PHY_CFG_RCGR_RCGLITE_DISABLE_SHFT                                                  0x10
+#define HWIO_GCC_PCIE_RCHNG_PHY_CFG_RCGR_RCGLITE_DISABLE_RCGLITE_ENABLED_FVAL                                   0x0
+#define HWIO_GCC_PCIE_RCHNG_PHY_CFG_RCGR_RCGLITE_DISABLE_RCGLITE_DISABLED_FVAL                                  0x1
+#define HWIO_GCC_PCIE_RCHNG_PHY_CFG_RCGR_SRC_SEL_BMSK                                                         0x700
+#define HWIO_GCC_PCIE_RCHNG_PHY_CFG_RCGR_SRC_SEL_SHFT                                                           0x8
+#define HWIO_GCC_PCIE_RCHNG_PHY_CFG_RCGR_SRC_SEL_SRC0_FVAL                                                      0x0
+#define HWIO_GCC_PCIE_RCHNG_PHY_CFG_RCGR_SRC_SEL_SRC1_FVAL                                                      0x1
+#define HWIO_GCC_PCIE_RCHNG_PHY_CFG_RCGR_SRC_SEL_SRC2_FVAL                                                      0x2
+#define HWIO_GCC_PCIE_RCHNG_PHY_CFG_RCGR_SRC_SEL_SRC3_FVAL                                                      0x3
+#define HWIO_GCC_PCIE_RCHNG_PHY_CFG_RCGR_SRC_SEL_SRC4_FVAL                                                      0x4
+#define HWIO_GCC_PCIE_RCHNG_PHY_CFG_RCGR_SRC_SEL_SRC5_FVAL                                                      0x5
+#define HWIO_GCC_PCIE_RCHNG_PHY_CFG_RCGR_SRC_SEL_SRC6_FVAL                                                      0x6
+#define HWIO_GCC_PCIE_RCHNG_PHY_CFG_RCGR_SRC_SEL_SRC7_FVAL                                                      0x7
+#define HWIO_GCC_PCIE_RCHNG_PHY_CFG_RCGR_SRC_DIV_BMSK                                                          0x1f
+#define HWIO_GCC_PCIE_RCHNG_PHY_CFG_RCGR_SRC_DIV_SHFT                                                           0x0
+#define HWIO_GCC_PCIE_RCHNG_PHY_CFG_RCGR_SRC_DIV_BYPASS_FVAL                                                    0x0
+#define HWIO_GCC_PCIE_RCHNG_PHY_CFG_RCGR_SRC_DIV_DIV1_FVAL                                                      0x1
+#define HWIO_GCC_PCIE_RCHNG_PHY_CFG_RCGR_SRC_DIV_DIV1_5_FVAL                                                    0x2
+#define HWIO_GCC_PCIE_RCHNG_PHY_CFG_RCGR_SRC_DIV_DIV2_FVAL                                                      0x3
+#define HWIO_GCC_PCIE_RCHNG_PHY_CFG_RCGR_SRC_DIV_DIV2_5_FVAL                                                    0x4
+#define HWIO_GCC_PCIE_RCHNG_PHY_CFG_RCGR_SRC_DIV_DIV3_FVAL                                                      0x5
+#define HWIO_GCC_PCIE_RCHNG_PHY_CFG_RCGR_SRC_DIV_DIV3_5_FVAL                                                    0x6
+#define HWIO_GCC_PCIE_RCHNG_PHY_CFG_RCGR_SRC_DIV_DIV4_FVAL                                                      0x7
+#define HWIO_GCC_PCIE_RCHNG_PHY_CFG_RCGR_SRC_DIV_DIV4_5_FVAL                                                    0x8
+#define HWIO_GCC_PCIE_RCHNG_PHY_CFG_RCGR_SRC_DIV_DIV5_FVAL                                                      0x9
+#define HWIO_GCC_PCIE_RCHNG_PHY_CFG_RCGR_SRC_DIV_DIV5_5_FVAL                                                    0xa
+#define HWIO_GCC_PCIE_RCHNG_PHY_CFG_RCGR_SRC_DIV_DIV6_FVAL                                                      0xb
+#define HWIO_GCC_PCIE_RCHNG_PHY_CFG_RCGR_SRC_DIV_DIV6_5_FVAL                                                    0xc
+#define HWIO_GCC_PCIE_RCHNG_PHY_CFG_RCGR_SRC_DIV_DIV7_FVAL                                                      0xd
+#define HWIO_GCC_PCIE_RCHNG_PHY_CFG_RCGR_SRC_DIV_DIV7_5_FVAL                                                    0xe
+#define HWIO_GCC_PCIE_RCHNG_PHY_CFG_RCGR_SRC_DIV_DIV8_FVAL                                                      0xf
+#define HWIO_GCC_PCIE_RCHNG_PHY_CFG_RCGR_SRC_DIV_DIV8_5_FVAL                                                   0x10
+#define HWIO_GCC_PCIE_RCHNG_PHY_CFG_RCGR_SRC_DIV_DIV9_FVAL                                                     0x11
+#define HWIO_GCC_PCIE_RCHNG_PHY_CFG_RCGR_SRC_DIV_DIV9_5_FVAL                                                   0x12
+#define HWIO_GCC_PCIE_RCHNG_PHY_CFG_RCGR_SRC_DIV_DIV10_FVAL                                                    0x13
+#define HWIO_GCC_PCIE_RCHNG_PHY_CFG_RCGR_SRC_DIV_DIV10_5_FVAL                                                  0x14
+#define HWIO_GCC_PCIE_RCHNG_PHY_CFG_RCGR_SRC_DIV_DIV11_FVAL                                                    0x15
+#define HWIO_GCC_PCIE_RCHNG_PHY_CFG_RCGR_SRC_DIV_DIV11_5_FVAL                                                  0x16
+#define HWIO_GCC_PCIE_RCHNG_PHY_CFG_RCGR_SRC_DIV_DIV12_FVAL                                                    0x17
+#define HWIO_GCC_PCIE_RCHNG_PHY_CFG_RCGR_SRC_DIV_DIV12_5_FVAL                                                  0x18
+#define HWIO_GCC_PCIE_RCHNG_PHY_CFG_RCGR_SRC_DIV_DIV13_FVAL                                                    0x19
+#define HWIO_GCC_PCIE_RCHNG_PHY_CFG_RCGR_SRC_DIV_DIV13_5_FVAL                                                  0x1a
+#define HWIO_GCC_PCIE_RCHNG_PHY_CFG_RCGR_SRC_DIV_DIV14_FVAL                                                    0x1b
+#define HWIO_GCC_PCIE_RCHNG_PHY_CFG_RCGR_SRC_DIV_DIV14_5_FVAL                                                  0x1c
+#define HWIO_GCC_PCIE_RCHNG_PHY_CFG_RCGR_SRC_DIV_DIV15_FVAL                                                    0x1d
+#define HWIO_GCC_PCIE_RCHNG_PHY_CFG_RCGR_SRC_DIV_DIV15_5_FVAL                                                  0x1e
+#define HWIO_GCC_PCIE_RCHNG_PHY_CFG_RCGR_SRC_DIV_DIV16_FVAL                                                    0x1f
+
+#define HWIO_GCC_PCIE_PHY_BCR_ADDR                                                                       (GCC_CLK_CTL_REG_REG_BASE      + 0x00034000)
+#define HWIO_GCC_PCIE_PHY_BCR_PHYS                                                                       (GCC_CLK_CTL_REG_REG_BASE_PHYS + 0x00034000)
+#define HWIO_GCC_PCIE_PHY_BCR_OFFS                                                                       (GCC_CLK_CTL_REG_REG_BASE_OFFS + 0x00034000)
+#define HWIO_GCC_PCIE_PHY_BCR_RMSK                                                                              0x1
+#define HWIO_GCC_PCIE_PHY_BCR_ATTR                                                                              0x3
+#define HWIO_GCC_PCIE_PHY_BCR_IN          \
+        in_dword_masked(HWIO_GCC_PCIE_PHY_BCR_ADDR, HWIO_GCC_PCIE_PHY_BCR_RMSK)
+#define HWIO_GCC_PCIE_PHY_BCR_INM(m)      \
+        in_dword_masked(HWIO_GCC_PCIE_PHY_BCR_ADDR, m)
+#define HWIO_GCC_PCIE_PHY_BCR_OUT(v)      \
+        out_dword(HWIO_GCC_PCIE_PHY_BCR_ADDR,v)
+#define HWIO_GCC_PCIE_PHY_BCR_OUTM(m,v) \
+        out_dword_masked_ns(HWIO_GCC_PCIE_PHY_BCR_ADDR,m,v,HWIO_GCC_PCIE_PHY_BCR_IN)
+#define HWIO_GCC_PCIE_PHY_BCR_BLK_ARES_BMSK                                                                     0x1
+#define HWIO_GCC_PCIE_PHY_BCR_BLK_ARES_SHFT                                                                     0x0
+#define HWIO_GCC_PCIE_PHY_BCR_BLK_ARES_DISABLE_FVAL                                                             0x0
+#define HWIO_GCC_PCIE_PHY_BCR_BLK_ARES_ENABLE_FVAL                                                              0x1
+
+#define HWIO_GCC_VS_BCR_ADDR                                                                             (GCC_CLK_CTL_REG_REG_BASE      + 0x00035000)
+#define HWIO_GCC_VS_BCR_PHYS                                                                             (GCC_CLK_CTL_REG_REG_BASE_PHYS + 0x00035000)
+#define HWIO_GCC_VS_BCR_OFFS                                                                             (GCC_CLK_CTL_REG_REG_BASE_OFFS + 0x00035000)
+#define HWIO_GCC_VS_BCR_RMSK                                                                                    0x1
+#define HWIO_GCC_VS_BCR_ATTR                                                                                    0x3
+#define HWIO_GCC_VS_BCR_IN          \
+        in_dword_masked(HWIO_GCC_VS_BCR_ADDR, HWIO_GCC_VS_BCR_RMSK)
+#define HWIO_GCC_VS_BCR_INM(m)      \
+        in_dword_masked(HWIO_GCC_VS_BCR_ADDR, m)
+#define HWIO_GCC_VS_BCR_OUT(v)      \
+        out_dword(HWIO_GCC_VS_BCR_ADDR,v)
+#define HWIO_GCC_VS_BCR_OUTM(m,v) \
+        out_dword_masked_ns(HWIO_GCC_VS_BCR_ADDR,m,v,HWIO_GCC_VS_BCR_IN)
+#define HWIO_GCC_VS_BCR_BLK_ARES_BMSK                                                                           0x1
+#define HWIO_GCC_VS_BCR_BLK_ARES_SHFT                                                                           0x0
+#define HWIO_GCC_VS_BCR_BLK_ARES_DISABLE_FVAL                                                                   0x0
+#define HWIO_GCC_VS_BCR_BLK_ARES_ENABLE_FVAL                                                                    0x1
+
+#define HWIO_GCC_VDDCX_VS_CBCR_ADDR                                                                      (GCC_CLK_CTL_REG_REG_BASE      + 0x00035004)
+#define HWIO_GCC_VDDCX_VS_CBCR_PHYS                                                                      (GCC_CLK_CTL_REG_REG_BASE_PHYS + 0x00035004)
+#define HWIO_GCC_VDDCX_VS_CBCR_OFFS                                                                      (GCC_CLK_CTL_REG_REG_BASE_OFFS + 0x00035004)
+#define HWIO_GCC_VDDCX_VS_CBCR_RMSK                                                                      0x81c0000f
+#define HWIO_GCC_VDDCX_VS_CBCR_ATTR                                                                             0x3
+#define HWIO_GCC_VDDCX_VS_CBCR_IN          \
+        in_dword_masked(HWIO_GCC_VDDCX_VS_CBCR_ADDR, HWIO_GCC_VDDCX_VS_CBCR_RMSK)
+#define HWIO_GCC_VDDCX_VS_CBCR_INM(m)      \
+        in_dword_masked(HWIO_GCC_VDDCX_VS_CBCR_ADDR, m)
+#define HWIO_GCC_VDDCX_VS_CBCR_OUT(v)      \
+        out_dword(HWIO_GCC_VDDCX_VS_CBCR_ADDR,v)
+#define HWIO_GCC_VDDCX_VS_CBCR_OUTM(m,v) \
+        out_dword_masked_ns(HWIO_GCC_VDDCX_VS_CBCR_ADDR,m,v,HWIO_GCC_VDDCX_VS_CBCR_IN)
+#define HWIO_GCC_VDDCX_VS_CBCR_CLK_OFF_BMSK                                                              0x80000000
+#define HWIO_GCC_VDDCX_VS_CBCR_CLK_OFF_SHFT                                                                    0x1f
+#define HWIO_GCC_VDDCX_VS_CBCR_IGNORE_ALL_ARES_BMSK                                                       0x1000000
+#define HWIO_GCC_VDDCX_VS_CBCR_IGNORE_ALL_ARES_SHFT                                                            0x18
+#define HWIO_GCC_VDDCX_VS_CBCR_IGNORE_ALL_CLK_DIS_BMSK                                                     0x800000
+#define HWIO_GCC_VDDCX_VS_CBCR_IGNORE_ALL_CLK_DIS_SHFT                                                         0x17
+#define HWIO_GCC_VDDCX_VS_CBCR_CLK_DIS_BMSK                                                                0x400000
+#define HWIO_GCC_VDDCX_VS_CBCR_CLK_DIS_SHFT                                                                    0x16
+#define HWIO_GCC_VDDCX_VS_CBCR_SW_ONLY_EN_BMSK                                                                  0x8
+#define HWIO_GCC_VDDCX_VS_CBCR_SW_ONLY_EN_SHFT                                                                  0x3
+#define HWIO_GCC_VDDCX_VS_CBCR_CLK_ARES_BMSK                                                                    0x4
+#define HWIO_GCC_VDDCX_VS_CBCR_CLK_ARES_SHFT                                                                    0x2
+#define HWIO_GCC_VDDCX_VS_CBCR_CLK_ARES_NO_RESET_FVAL                                                           0x0
+#define HWIO_GCC_VDDCX_VS_CBCR_CLK_ARES_RESET_FVAL                                                              0x1
+#define HWIO_GCC_VDDCX_VS_CBCR_HW_CTL_BMSK                                                                      0x2
+#define HWIO_GCC_VDDCX_VS_CBCR_HW_CTL_SHFT                                                                      0x1
+#define HWIO_GCC_VDDCX_VS_CBCR_HW_CTL_DISABLE_FVAL                                                              0x0
+#define HWIO_GCC_VDDCX_VS_CBCR_HW_CTL_ENABLE_FVAL                                                               0x1
+#define HWIO_GCC_VDDCX_VS_CBCR_CLK_ENABLE_BMSK                                                                  0x1
+#define HWIO_GCC_VDDCX_VS_CBCR_CLK_ENABLE_SHFT                                                                  0x0
+#define HWIO_GCC_VDDCX_VS_CBCR_CLK_ENABLE_DISABLE_FVAL                                                          0x0
+#define HWIO_GCC_VDDCX_VS_CBCR_CLK_ENABLE_ENABLE_FVAL                                                           0x1
+
+#define HWIO_GCC_VDDMX_VS_CBCR_ADDR                                                                      (GCC_CLK_CTL_REG_REG_BASE      + 0x00035008)
+#define HWIO_GCC_VDDMX_VS_CBCR_PHYS                                                                      (GCC_CLK_CTL_REG_REG_BASE_PHYS + 0x00035008)
+#define HWIO_GCC_VDDMX_VS_CBCR_OFFS                                                                      (GCC_CLK_CTL_REG_REG_BASE_OFFS + 0x00035008)
+#define HWIO_GCC_VDDMX_VS_CBCR_RMSK                                                                      0x81c0000f
+#define HWIO_GCC_VDDMX_VS_CBCR_ATTR                                                                             0x3
+#define HWIO_GCC_VDDMX_VS_CBCR_IN          \
+        in_dword_masked(HWIO_GCC_VDDMX_VS_CBCR_ADDR, HWIO_GCC_VDDMX_VS_CBCR_RMSK)
+#define HWIO_GCC_VDDMX_VS_CBCR_INM(m)      \
+        in_dword_masked(HWIO_GCC_VDDMX_VS_CBCR_ADDR, m)
+#define HWIO_GCC_VDDMX_VS_CBCR_OUT(v)      \
+        out_dword(HWIO_GCC_VDDMX_VS_CBCR_ADDR,v)
+#define HWIO_GCC_VDDMX_VS_CBCR_OUTM(m,v) \
+        out_dword_masked_ns(HWIO_GCC_VDDMX_VS_CBCR_ADDR,m,v,HWIO_GCC_VDDMX_VS_CBCR_IN)
+#define HWIO_GCC_VDDMX_VS_CBCR_CLK_OFF_BMSK                                                              0x80000000
+#define HWIO_GCC_VDDMX_VS_CBCR_CLK_OFF_SHFT                                                                    0x1f
+#define HWIO_GCC_VDDMX_VS_CBCR_IGNORE_ALL_ARES_BMSK                                                       0x1000000
+#define HWIO_GCC_VDDMX_VS_CBCR_IGNORE_ALL_ARES_SHFT                                                            0x18
+#define HWIO_GCC_VDDMX_VS_CBCR_IGNORE_ALL_CLK_DIS_BMSK                                                     0x800000
+#define HWIO_GCC_VDDMX_VS_CBCR_IGNORE_ALL_CLK_DIS_SHFT                                                         0x17
+#define HWIO_GCC_VDDMX_VS_CBCR_CLK_DIS_BMSK                                                                0x400000
+#define HWIO_GCC_VDDMX_VS_CBCR_CLK_DIS_SHFT                                                                    0x16
+#define HWIO_GCC_VDDMX_VS_CBCR_SW_ONLY_EN_BMSK                                                                  0x8
+#define HWIO_GCC_VDDMX_VS_CBCR_SW_ONLY_EN_SHFT                                                                  0x3
+#define HWIO_GCC_VDDMX_VS_CBCR_CLK_ARES_BMSK                                                                    0x4
+#define HWIO_GCC_VDDMX_VS_CBCR_CLK_ARES_SHFT                                                                    0x2
+#define HWIO_GCC_VDDMX_VS_CBCR_CLK_ARES_NO_RESET_FVAL                                                           0x0
+#define HWIO_GCC_VDDMX_VS_CBCR_CLK_ARES_RESET_FVAL                                                              0x1
+#define HWIO_GCC_VDDMX_VS_CBCR_HW_CTL_BMSK                                                                      0x2
+#define HWIO_GCC_VDDMX_VS_CBCR_HW_CTL_SHFT                                                                      0x1
+#define HWIO_GCC_VDDMX_VS_CBCR_HW_CTL_DISABLE_FVAL                                                              0x0
+#define HWIO_GCC_VDDMX_VS_CBCR_HW_CTL_ENABLE_FVAL                                                               0x1
+#define HWIO_GCC_VDDMX_VS_CBCR_CLK_ENABLE_BMSK                                                                  0x1
+#define HWIO_GCC_VDDMX_VS_CBCR_CLK_ENABLE_SHFT                                                                  0x0
+#define HWIO_GCC_VDDMX_VS_CBCR_CLK_ENABLE_DISABLE_FVAL                                                          0x0
+#define HWIO_GCC_VDDMX_VS_CBCR_CLK_ENABLE_ENABLE_FVAL                                                           0x1
+
+#define HWIO_GCC_VDDA_VS_CBCR_ADDR                                                                       (GCC_CLK_CTL_REG_REG_BASE      + 0x0003500c)
+#define HWIO_GCC_VDDA_VS_CBCR_PHYS                                                                       (GCC_CLK_CTL_REG_REG_BASE_PHYS + 0x0003500c)
+#define HWIO_GCC_VDDA_VS_CBCR_OFFS                                                                       (GCC_CLK_CTL_REG_REG_BASE_OFFS + 0x0003500c)
+#define HWIO_GCC_VDDA_VS_CBCR_RMSK                                                                       0x81c0000f
+#define HWIO_GCC_VDDA_VS_CBCR_ATTR                                                                              0x3
+#define HWIO_GCC_VDDA_VS_CBCR_IN          \
+        in_dword_masked(HWIO_GCC_VDDA_VS_CBCR_ADDR, HWIO_GCC_VDDA_VS_CBCR_RMSK)
+#define HWIO_GCC_VDDA_VS_CBCR_INM(m)      \
+        in_dword_masked(HWIO_GCC_VDDA_VS_CBCR_ADDR, m)
+#define HWIO_GCC_VDDA_VS_CBCR_OUT(v)      \
+        out_dword(HWIO_GCC_VDDA_VS_CBCR_ADDR,v)
+#define HWIO_GCC_VDDA_VS_CBCR_OUTM(m,v) \
+        out_dword_masked_ns(HWIO_GCC_VDDA_VS_CBCR_ADDR,m,v,HWIO_GCC_VDDA_VS_CBCR_IN)
+#define HWIO_GCC_VDDA_VS_CBCR_CLK_OFF_BMSK                                                               0x80000000
+#define HWIO_GCC_VDDA_VS_CBCR_CLK_OFF_SHFT                                                                     0x1f
+#define HWIO_GCC_VDDA_VS_CBCR_IGNORE_ALL_ARES_BMSK                                                        0x1000000
+#define HWIO_GCC_VDDA_VS_CBCR_IGNORE_ALL_ARES_SHFT                                                             0x18
+#define HWIO_GCC_VDDA_VS_CBCR_IGNORE_ALL_CLK_DIS_BMSK                                                      0x800000
+#define HWIO_GCC_VDDA_VS_CBCR_IGNORE_ALL_CLK_DIS_SHFT                                                          0x17
+#define HWIO_GCC_VDDA_VS_CBCR_CLK_DIS_BMSK                                                                 0x400000
+#define HWIO_GCC_VDDA_VS_CBCR_CLK_DIS_SHFT                                                                     0x16
+#define HWIO_GCC_VDDA_VS_CBCR_SW_ONLY_EN_BMSK                                                                   0x8
+#define HWIO_GCC_VDDA_VS_CBCR_SW_ONLY_EN_SHFT                                                                   0x3
+#define HWIO_GCC_VDDA_VS_CBCR_CLK_ARES_BMSK                                                                     0x4
+#define HWIO_GCC_VDDA_VS_CBCR_CLK_ARES_SHFT                                                                     0x2
+#define HWIO_GCC_VDDA_VS_CBCR_CLK_ARES_NO_RESET_FVAL                                                            0x0
+#define HWIO_GCC_VDDA_VS_CBCR_CLK_ARES_RESET_FVAL                                                               0x1
+#define HWIO_GCC_VDDA_VS_CBCR_HW_CTL_BMSK                                                                       0x2
+#define HWIO_GCC_VDDA_VS_CBCR_HW_CTL_SHFT                                                                       0x1
+#define HWIO_GCC_VDDA_VS_CBCR_HW_CTL_DISABLE_FVAL                                                               0x0
+#define HWIO_GCC_VDDA_VS_CBCR_HW_CTL_ENABLE_FVAL                                                                0x1
+#define HWIO_GCC_VDDA_VS_CBCR_CLK_ENABLE_BMSK                                                                   0x1
+#define HWIO_GCC_VDDA_VS_CBCR_CLK_ENABLE_SHFT                                                                   0x0
+#define HWIO_GCC_VDDA_VS_CBCR_CLK_ENABLE_DISABLE_FVAL                                                           0x0
+#define HWIO_GCC_VDDA_VS_CBCR_CLK_ENABLE_ENABLE_FVAL                                                            0x1
+
+#define HWIO_GCC_VDDMXC_VS_CBCR_ADDR                                                                     (GCC_CLK_CTL_REG_REG_BASE      + 0x00035010)
+#define HWIO_GCC_VDDMXC_VS_CBCR_PHYS                                                                     (GCC_CLK_CTL_REG_REG_BASE_PHYS + 0x00035010)
+#define HWIO_GCC_VDDMXC_VS_CBCR_OFFS                                                                     (GCC_CLK_CTL_REG_REG_BASE_OFFS + 0x00035010)
+#define HWIO_GCC_VDDMXC_VS_CBCR_RMSK                                                                     0x81c0000f
+#define HWIO_GCC_VDDMXC_VS_CBCR_ATTR                                                                            0x3
+#define HWIO_GCC_VDDMXC_VS_CBCR_IN          \
+        in_dword_masked(HWIO_GCC_VDDMXC_VS_CBCR_ADDR, HWIO_GCC_VDDMXC_VS_CBCR_RMSK)
+#define HWIO_GCC_VDDMXC_VS_CBCR_INM(m)      \
+        in_dword_masked(HWIO_GCC_VDDMXC_VS_CBCR_ADDR, m)
+#define HWIO_GCC_VDDMXC_VS_CBCR_OUT(v)      \
+        out_dword(HWIO_GCC_VDDMXC_VS_CBCR_ADDR,v)
+#define HWIO_GCC_VDDMXC_VS_CBCR_OUTM(m,v) \
+        out_dword_masked_ns(HWIO_GCC_VDDMXC_VS_CBCR_ADDR,m,v,HWIO_GCC_VDDMXC_VS_CBCR_IN)
+#define HWIO_GCC_VDDMXC_VS_CBCR_CLK_OFF_BMSK                                                             0x80000000
+#define HWIO_GCC_VDDMXC_VS_CBCR_CLK_OFF_SHFT                                                                   0x1f
+#define HWIO_GCC_VDDMXC_VS_CBCR_IGNORE_ALL_ARES_BMSK                                                      0x1000000
+#define HWIO_GCC_VDDMXC_VS_CBCR_IGNORE_ALL_ARES_SHFT                                                           0x18
+#define HWIO_GCC_VDDMXC_VS_CBCR_IGNORE_ALL_CLK_DIS_BMSK                                                    0x800000
+#define HWIO_GCC_VDDMXC_VS_CBCR_IGNORE_ALL_CLK_DIS_SHFT                                                        0x17
+#define HWIO_GCC_VDDMXC_VS_CBCR_CLK_DIS_BMSK                                                               0x400000
+#define HWIO_GCC_VDDMXC_VS_CBCR_CLK_DIS_SHFT                                                                   0x16
+#define HWIO_GCC_VDDMXC_VS_CBCR_SW_ONLY_EN_BMSK                                                                 0x8
+#define HWIO_GCC_VDDMXC_VS_CBCR_SW_ONLY_EN_SHFT                                                                 0x3
+#define HWIO_GCC_VDDMXC_VS_CBCR_CLK_ARES_BMSK                                                                   0x4
+#define HWIO_GCC_VDDMXC_VS_CBCR_CLK_ARES_SHFT                                                                   0x2
+#define HWIO_GCC_VDDMXC_VS_CBCR_CLK_ARES_NO_RESET_FVAL                                                          0x0
+#define HWIO_GCC_VDDMXC_VS_CBCR_CLK_ARES_RESET_FVAL                                                             0x1
+#define HWIO_GCC_VDDMXC_VS_CBCR_HW_CTL_BMSK                                                                     0x2
+#define HWIO_GCC_VDDMXC_VS_CBCR_HW_CTL_SHFT                                                                     0x1
+#define HWIO_GCC_VDDMXC_VS_CBCR_HW_CTL_DISABLE_FVAL                                                             0x0
+#define HWIO_GCC_VDDMXC_VS_CBCR_HW_CTL_ENABLE_FVAL                                                              0x1
+#define HWIO_GCC_VDDMXC_VS_CBCR_CLK_ENABLE_BMSK                                                                 0x1
+#define HWIO_GCC_VDDMXC_VS_CBCR_CLK_ENABLE_SHFT                                                                 0x0
+#define HWIO_GCC_VDDMXC_VS_CBCR_CLK_ENABLE_DISABLE_FVAL                                                         0x0
+#define HWIO_GCC_VDDMXC_VS_CBCR_CLK_ENABLE_ENABLE_FVAL                                                          0x1
+
+#define HWIO_GCC_VS_CTRL_CBCR_ADDR                                                                       (GCC_CLK_CTL_REG_REG_BASE      + 0x00035014)
+#define HWIO_GCC_VS_CTRL_CBCR_PHYS                                                                       (GCC_CLK_CTL_REG_REG_BASE_PHYS + 0x00035014)
+#define HWIO_GCC_VS_CTRL_CBCR_OFFS                                                                       (GCC_CLK_CTL_REG_REG_BASE_OFFS + 0x00035014)
+#define HWIO_GCC_VS_CTRL_CBCR_RMSK                                                                       0x81c0000f
+#define HWIO_GCC_VS_CTRL_CBCR_ATTR                                                                              0x3
+#define HWIO_GCC_VS_CTRL_CBCR_IN          \
+        in_dword_masked(HWIO_GCC_VS_CTRL_CBCR_ADDR, HWIO_GCC_VS_CTRL_CBCR_RMSK)
+#define HWIO_GCC_VS_CTRL_CBCR_INM(m)      \
+        in_dword_masked(HWIO_GCC_VS_CTRL_CBCR_ADDR, m)
+#define HWIO_GCC_VS_CTRL_CBCR_OUT(v)      \
+        out_dword(HWIO_GCC_VS_CTRL_CBCR_ADDR,v)
+#define HWIO_GCC_VS_CTRL_CBCR_OUTM(m,v) \
+        out_dword_masked_ns(HWIO_GCC_VS_CTRL_CBCR_ADDR,m,v,HWIO_GCC_VS_CTRL_CBCR_IN)
+#define HWIO_GCC_VS_CTRL_CBCR_CLK_OFF_BMSK                                                               0x80000000
+#define HWIO_GCC_VS_CTRL_CBCR_CLK_OFF_SHFT                                                                     0x1f
+#define HWIO_GCC_VS_CTRL_CBCR_IGNORE_ALL_ARES_BMSK                                                        0x1000000
+#define HWIO_GCC_VS_CTRL_CBCR_IGNORE_ALL_ARES_SHFT                                                             0x18
+#define HWIO_GCC_VS_CTRL_CBCR_IGNORE_ALL_CLK_DIS_BMSK                                                      0x800000
+#define HWIO_GCC_VS_CTRL_CBCR_IGNORE_ALL_CLK_DIS_SHFT                                                          0x17
+#define HWIO_GCC_VS_CTRL_CBCR_CLK_DIS_BMSK                                                                 0x400000
+#define HWIO_GCC_VS_CTRL_CBCR_CLK_DIS_SHFT                                                                     0x16
+#define HWIO_GCC_VS_CTRL_CBCR_SW_ONLY_EN_BMSK                                                                   0x8
+#define HWIO_GCC_VS_CTRL_CBCR_SW_ONLY_EN_SHFT                                                                   0x3
+#define HWIO_GCC_VS_CTRL_CBCR_CLK_ARES_BMSK                                                                     0x4
+#define HWIO_GCC_VS_CTRL_CBCR_CLK_ARES_SHFT                                                                     0x2
+#define HWIO_GCC_VS_CTRL_CBCR_CLK_ARES_NO_RESET_FVAL                                                            0x0
+#define HWIO_GCC_VS_CTRL_CBCR_CLK_ARES_RESET_FVAL                                                               0x1
+#define HWIO_GCC_VS_CTRL_CBCR_HW_CTL_BMSK                                                                       0x2
+#define HWIO_GCC_VS_CTRL_CBCR_HW_CTL_SHFT                                                                       0x1
+#define HWIO_GCC_VS_CTRL_CBCR_HW_CTL_DISABLE_FVAL                                                               0x0
+#define HWIO_GCC_VS_CTRL_CBCR_HW_CTL_ENABLE_FVAL                                                                0x1
+#define HWIO_GCC_VS_CTRL_CBCR_CLK_ENABLE_BMSK                                                                   0x1
+#define HWIO_GCC_VS_CTRL_CBCR_CLK_ENABLE_SHFT                                                                   0x0
+#define HWIO_GCC_VS_CTRL_CBCR_CLK_ENABLE_DISABLE_FVAL                                                           0x0
+#define HWIO_GCC_VS_CTRL_CBCR_CLK_ENABLE_ENABLE_FVAL                                                            0x1
+
+#define HWIO_GCC_VS_CTRL_AHB_CBCR_ADDR                                                                   (GCC_CLK_CTL_REG_REG_BASE      + 0x00035018)
+#define HWIO_GCC_VS_CTRL_AHB_CBCR_PHYS                                                                   (GCC_CLK_CTL_REG_REG_BASE_PHYS + 0x00035018)
+#define HWIO_GCC_VS_CTRL_AHB_CBCR_OFFS                                                                   (GCC_CLK_CTL_REG_REG_BASE_OFFS + 0x00035018)
+#define HWIO_GCC_VS_CTRL_AHB_CBCR_RMSK                                                                   0x81d0000f
+#define HWIO_GCC_VS_CTRL_AHB_CBCR_ATTR                                                                          0x3
+#define HWIO_GCC_VS_CTRL_AHB_CBCR_IN          \
+        in_dword_masked(HWIO_GCC_VS_CTRL_AHB_CBCR_ADDR, HWIO_GCC_VS_CTRL_AHB_CBCR_RMSK)
+#define HWIO_GCC_VS_CTRL_AHB_CBCR_INM(m)      \
+        in_dword_masked(HWIO_GCC_VS_CTRL_AHB_CBCR_ADDR, m)
+#define HWIO_GCC_VS_CTRL_AHB_CBCR_OUT(v)      \
+        out_dword(HWIO_GCC_VS_CTRL_AHB_CBCR_ADDR,v)
+#define HWIO_GCC_VS_CTRL_AHB_CBCR_OUTM(m,v) \
+        out_dword_masked_ns(HWIO_GCC_VS_CTRL_AHB_CBCR_ADDR,m,v,HWIO_GCC_VS_CTRL_AHB_CBCR_IN)
+#define HWIO_GCC_VS_CTRL_AHB_CBCR_CLK_OFF_BMSK                                                           0x80000000
+#define HWIO_GCC_VS_CTRL_AHB_CBCR_CLK_OFF_SHFT                                                                 0x1f
+#define HWIO_GCC_VS_CTRL_AHB_CBCR_IGNORE_ALL_ARES_BMSK                                                    0x1000000
+#define HWIO_GCC_VS_CTRL_AHB_CBCR_IGNORE_ALL_ARES_SHFT                                                         0x18
+#define HWIO_GCC_VS_CTRL_AHB_CBCR_IGNORE_ALL_CLK_DIS_BMSK                                                  0x800000
+#define HWIO_GCC_VS_CTRL_AHB_CBCR_IGNORE_ALL_CLK_DIS_SHFT                                                      0x17
+#define HWIO_GCC_VS_CTRL_AHB_CBCR_CLK_DIS_BMSK                                                             0x400000
+#define HWIO_GCC_VS_CTRL_AHB_CBCR_CLK_DIS_SHFT                                                                 0x16
+#define HWIO_GCC_VS_CTRL_AHB_CBCR_IGNORE_RPMH_CLK_DIS_BMSK                                                 0x100000
+#define HWIO_GCC_VS_CTRL_AHB_CBCR_IGNORE_RPMH_CLK_DIS_SHFT                                                     0x14
+#define HWIO_GCC_VS_CTRL_AHB_CBCR_SW_ONLY_EN_BMSK                                                               0x8
+#define HWIO_GCC_VS_CTRL_AHB_CBCR_SW_ONLY_EN_SHFT                                                               0x3
+#define HWIO_GCC_VS_CTRL_AHB_CBCR_CLK_ARES_BMSK                                                                 0x4
+#define HWIO_GCC_VS_CTRL_AHB_CBCR_CLK_ARES_SHFT                                                                 0x2
+#define HWIO_GCC_VS_CTRL_AHB_CBCR_CLK_ARES_NO_RESET_FVAL                                                        0x0
+#define HWIO_GCC_VS_CTRL_AHB_CBCR_CLK_ARES_RESET_FVAL                                                           0x1
+#define HWIO_GCC_VS_CTRL_AHB_CBCR_HW_CTL_BMSK                                                                   0x2
+#define HWIO_GCC_VS_CTRL_AHB_CBCR_HW_CTL_SHFT                                                                   0x1
+#define HWIO_GCC_VS_CTRL_AHB_CBCR_HW_CTL_DISABLE_FVAL                                                           0x0
+#define HWIO_GCC_VS_CTRL_AHB_CBCR_HW_CTL_ENABLE_FVAL                                                            0x1
+#define HWIO_GCC_VS_CTRL_AHB_CBCR_CLK_ENABLE_BMSK                                                               0x1
+#define HWIO_GCC_VS_CTRL_AHB_CBCR_CLK_ENABLE_SHFT                                                               0x0
+#define HWIO_GCC_VS_CTRL_AHB_CBCR_CLK_ENABLE_DISABLE_FVAL                                                       0x0
+#define HWIO_GCC_VS_CTRL_AHB_CBCR_CLK_ENABLE_ENABLE_FVAL                                                        0x1
+
+#define HWIO_GCC_VSENSOR_CMD_RCGR_ADDR                                                                   (GCC_CLK_CTL_REG_REG_BASE      + 0x0003501c)
+#define HWIO_GCC_VSENSOR_CMD_RCGR_PHYS                                                                   (GCC_CLK_CTL_REG_REG_BASE_PHYS + 0x0003501c)
+#define HWIO_GCC_VSENSOR_CMD_RCGR_OFFS                                                                   (GCC_CLK_CTL_REG_REG_BASE_OFFS + 0x0003501c)
+#define HWIO_GCC_VSENSOR_CMD_RCGR_RMSK                                                                   0x80000013
+#define HWIO_GCC_VSENSOR_CMD_RCGR_ATTR                                                                          0x3
+#define HWIO_GCC_VSENSOR_CMD_RCGR_IN          \
+        in_dword_masked(HWIO_GCC_VSENSOR_CMD_RCGR_ADDR, HWIO_GCC_VSENSOR_CMD_RCGR_RMSK)
+#define HWIO_GCC_VSENSOR_CMD_RCGR_INM(m)      \
+        in_dword_masked(HWIO_GCC_VSENSOR_CMD_RCGR_ADDR, m)
+#define HWIO_GCC_VSENSOR_CMD_RCGR_OUT(v)      \
+        out_dword(HWIO_GCC_VSENSOR_CMD_RCGR_ADDR,v)
+#define HWIO_GCC_VSENSOR_CMD_RCGR_OUTM(m,v) \
+        out_dword_masked_ns(HWIO_GCC_VSENSOR_CMD_RCGR_ADDR,m,v,HWIO_GCC_VSENSOR_CMD_RCGR_IN)
+#define HWIO_GCC_VSENSOR_CMD_RCGR_ROOT_OFF_BMSK                                                          0x80000000
+#define HWIO_GCC_VSENSOR_CMD_RCGR_ROOT_OFF_SHFT                                                                0x1f
+#define HWIO_GCC_VSENSOR_CMD_RCGR_DIRTY_CFG_RCGR_BMSK                                                          0x10
+#define HWIO_GCC_VSENSOR_CMD_RCGR_DIRTY_CFG_RCGR_SHFT                                                           0x4
+#define HWIO_GCC_VSENSOR_CMD_RCGR_ROOT_EN_BMSK                                                                  0x2
+#define HWIO_GCC_VSENSOR_CMD_RCGR_ROOT_EN_SHFT                                                                  0x1
+#define HWIO_GCC_VSENSOR_CMD_RCGR_ROOT_EN_DISABLE_FVAL                                                          0x0
+#define HWIO_GCC_VSENSOR_CMD_RCGR_ROOT_EN_ENABLE_FVAL                                                           0x1
+#define HWIO_GCC_VSENSOR_CMD_RCGR_UPDATE_BMSK                                                                   0x1
+#define HWIO_GCC_VSENSOR_CMD_RCGR_UPDATE_SHFT                                                                   0x0
+#define HWIO_GCC_VSENSOR_CMD_RCGR_UPDATE_DISABLE_FVAL                                                           0x0
+#define HWIO_GCC_VSENSOR_CMD_RCGR_UPDATE_ENABLE_FVAL                                                            0x1
+
+#define HWIO_GCC_VSENSOR_CFG_RCGR_ADDR                                                                   (GCC_CLK_CTL_REG_REG_BASE      + 0x00035020)
+#define HWIO_GCC_VSENSOR_CFG_RCGR_PHYS                                                                   (GCC_CLK_CTL_REG_REG_BASE_PHYS + 0x00035020)
+#define HWIO_GCC_VSENSOR_CFG_RCGR_OFFS                                                                   (GCC_CLK_CTL_REG_REG_BASE_OFFS + 0x00035020)
+#define HWIO_GCC_VSENSOR_CFG_RCGR_RMSK                                                                     0x11071f
+#define HWIO_GCC_VSENSOR_CFG_RCGR_ATTR                                                                          0x3
+#define HWIO_GCC_VSENSOR_CFG_RCGR_IN          \
+        in_dword_masked(HWIO_GCC_VSENSOR_CFG_RCGR_ADDR, HWIO_GCC_VSENSOR_CFG_RCGR_RMSK)
+#define HWIO_GCC_VSENSOR_CFG_RCGR_INM(m)      \
+        in_dword_masked(HWIO_GCC_VSENSOR_CFG_RCGR_ADDR, m)
+#define HWIO_GCC_VSENSOR_CFG_RCGR_OUT(v)      \
+        out_dword(HWIO_GCC_VSENSOR_CFG_RCGR_ADDR,v)
+#define HWIO_GCC_VSENSOR_CFG_RCGR_OUTM(m,v) \
+        out_dword_masked_ns(HWIO_GCC_VSENSOR_CFG_RCGR_ADDR,m,v,HWIO_GCC_VSENSOR_CFG_RCGR_IN)
+#define HWIO_GCC_VSENSOR_CFG_RCGR_HW_CLK_CONTROL_BMSK                                                      0x100000
+#define HWIO_GCC_VSENSOR_CFG_RCGR_HW_CLK_CONTROL_SHFT                                                          0x14
+#define HWIO_GCC_VSENSOR_CFG_RCGR_HW_CLK_CONTROL_DISABLE_FVAL                                                   0x0
+#define HWIO_GCC_VSENSOR_CFG_RCGR_HW_CLK_CONTROL_ENABLE_FVAL                                                    0x1
+#define HWIO_GCC_VSENSOR_CFG_RCGR_RCGLITE_DISABLE_BMSK                                                      0x10000
+#define HWIO_GCC_VSENSOR_CFG_RCGR_RCGLITE_DISABLE_SHFT                                                         0x10
+#define HWIO_GCC_VSENSOR_CFG_RCGR_RCGLITE_DISABLE_RCGLITE_ENABLED_FVAL                                          0x0
+#define HWIO_GCC_VSENSOR_CFG_RCGR_RCGLITE_DISABLE_RCGLITE_DISABLED_FVAL                                         0x1
+#define HWIO_GCC_VSENSOR_CFG_RCGR_SRC_SEL_BMSK                                                                0x700
+#define HWIO_GCC_VSENSOR_CFG_RCGR_SRC_SEL_SHFT                                                                  0x8
+#define HWIO_GCC_VSENSOR_CFG_RCGR_SRC_SEL_SRC0_FVAL                                                             0x0
+#define HWIO_GCC_VSENSOR_CFG_RCGR_SRC_SEL_SRC1_FVAL                                                             0x1
+#define HWIO_GCC_VSENSOR_CFG_RCGR_SRC_SEL_SRC2_FVAL                                                             0x2
+#define HWIO_GCC_VSENSOR_CFG_RCGR_SRC_SEL_SRC3_FVAL                                                             0x3
+#define HWIO_GCC_VSENSOR_CFG_RCGR_SRC_SEL_SRC4_FVAL                                                             0x4
+#define HWIO_GCC_VSENSOR_CFG_RCGR_SRC_SEL_SRC5_FVAL                                                             0x5
+#define HWIO_GCC_VSENSOR_CFG_RCGR_SRC_SEL_SRC6_FVAL                                                             0x6
+#define HWIO_GCC_VSENSOR_CFG_RCGR_SRC_SEL_SRC7_FVAL                                                             0x7
+#define HWIO_GCC_VSENSOR_CFG_RCGR_SRC_DIV_BMSK                                                                 0x1f
+#define HWIO_GCC_VSENSOR_CFG_RCGR_SRC_DIV_SHFT                                                                  0x0
+#define HWIO_GCC_VSENSOR_CFG_RCGR_SRC_DIV_BYPASS_FVAL                                                           0x0
+#define HWIO_GCC_VSENSOR_CFG_RCGR_SRC_DIV_DIV1_FVAL                                                             0x1
+#define HWIO_GCC_VSENSOR_CFG_RCGR_SRC_DIV_DIV1_5_FVAL                                                           0x2
+#define HWIO_GCC_VSENSOR_CFG_RCGR_SRC_DIV_DIV2_FVAL                                                             0x3
+#define HWIO_GCC_VSENSOR_CFG_RCGR_SRC_DIV_DIV2_5_FVAL                                                           0x4
+#define HWIO_GCC_VSENSOR_CFG_RCGR_SRC_DIV_DIV3_FVAL                                                             0x5
+#define HWIO_GCC_VSENSOR_CFG_RCGR_SRC_DIV_DIV3_5_FVAL                                                           0x6
+#define HWIO_GCC_VSENSOR_CFG_RCGR_SRC_DIV_DIV4_FVAL                                                             0x7
+#define HWIO_GCC_VSENSOR_CFG_RCGR_SRC_DIV_DIV4_5_FVAL                                                           0x8
+#define HWIO_GCC_VSENSOR_CFG_RCGR_SRC_DIV_DIV5_FVAL                                                             0x9
+#define HWIO_GCC_VSENSOR_CFG_RCGR_SRC_DIV_DIV5_5_FVAL                                                           0xa
+#define HWIO_GCC_VSENSOR_CFG_RCGR_SRC_DIV_DIV6_FVAL                                                             0xb
+#define HWIO_GCC_VSENSOR_CFG_RCGR_SRC_DIV_DIV6_5_FVAL                                                           0xc
+#define HWIO_GCC_VSENSOR_CFG_RCGR_SRC_DIV_DIV7_FVAL                                                             0xd
+#define HWIO_GCC_VSENSOR_CFG_RCGR_SRC_DIV_DIV7_5_FVAL                                                           0xe
+#define HWIO_GCC_VSENSOR_CFG_RCGR_SRC_DIV_DIV8_FVAL                                                             0xf
+#define HWIO_GCC_VSENSOR_CFG_RCGR_SRC_DIV_DIV8_5_FVAL                                                          0x10
+#define HWIO_GCC_VSENSOR_CFG_RCGR_SRC_DIV_DIV9_FVAL                                                            0x11
+#define HWIO_GCC_VSENSOR_CFG_RCGR_SRC_DIV_DIV9_5_FVAL                                                          0x12
+#define HWIO_GCC_VSENSOR_CFG_RCGR_SRC_DIV_DIV10_FVAL                                                           0x13
+#define HWIO_GCC_VSENSOR_CFG_RCGR_SRC_DIV_DIV10_5_FVAL                                                         0x14
+#define HWIO_GCC_VSENSOR_CFG_RCGR_SRC_DIV_DIV11_FVAL                                                           0x15
+#define HWIO_GCC_VSENSOR_CFG_RCGR_SRC_DIV_DIV11_5_FVAL                                                         0x16
+#define HWIO_GCC_VSENSOR_CFG_RCGR_SRC_DIV_DIV12_FVAL                                                           0x17
+#define HWIO_GCC_VSENSOR_CFG_RCGR_SRC_DIV_DIV12_5_FVAL                                                         0x18
+#define HWIO_GCC_VSENSOR_CFG_RCGR_SRC_DIV_DIV13_FVAL                                                           0x19
+#define HWIO_GCC_VSENSOR_CFG_RCGR_SRC_DIV_DIV13_5_FVAL                                                         0x1a
+#define HWIO_GCC_VSENSOR_CFG_RCGR_SRC_DIV_DIV14_FVAL                                                           0x1b
+#define HWIO_GCC_VSENSOR_CFG_RCGR_SRC_DIV_DIV14_5_FVAL                                                         0x1c
+#define HWIO_GCC_VSENSOR_CFG_RCGR_SRC_DIV_DIV15_FVAL                                                           0x1d
+#define HWIO_GCC_VSENSOR_CFG_RCGR_SRC_DIV_DIV15_5_FVAL                                                         0x1e
+#define HWIO_GCC_VSENSOR_CFG_RCGR_SRC_DIV_DIV16_FVAL                                                           0x1f
+
+#define HWIO_GCC_VS_CTRL_CMD_RCGR_ADDR                                                                   (GCC_CLK_CTL_REG_REG_BASE      + 0x00035034)
+#define HWIO_GCC_VS_CTRL_CMD_RCGR_PHYS                                                                   (GCC_CLK_CTL_REG_REG_BASE_PHYS + 0x00035034)
+#define HWIO_GCC_VS_CTRL_CMD_RCGR_OFFS                                                                   (GCC_CLK_CTL_REG_REG_BASE_OFFS + 0x00035034)
+#define HWIO_GCC_VS_CTRL_CMD_RCGR_RMSK                                                                   0x80000013
+#define HWIO_GCC_VS_CTRL_CMD_RCGR_ATTR                                                                          0x3
+#define HWIO_GCC_VS_CTRL_CMD_RCGR_IN          \
+        in_dword_masked(HWIO_GCC_VS_CTRL_CMD_RCGR_ADDR, HWIO_GCC_VS_CTRL_CMD_RCGR_RMSK)
+#define HWIO_GCC_VS_CTRL_CMD_RCGR_INM(m)      \
+        in_dword_masked(HWIO_GCC_VS_CTRL_CMD_RCGR_ADDR, m)
+#define HWIO_GCC_VS_CTRL_CMD_RCGR_OUT(v)      \
+        out_dword(HWIO_GCC_VS_CTRL_CMD_RCGR_ADDR,v)
+#define HWIO_GCC_VS_CTRL_CMD_RCGR_OUTM(m,v) \
+        out_dword_masked_ns(HWIO_GCC_VS_CTRL_CMD_RCGR_ADDR,m,v,HWIO_GCC_VS_CTRL_CMD_RCGR_IN)
+#define HWIO_GCC_VS_CTRL_CMD_RCGR_ROOT_OFF_BMSK                                                          0x80000000
+#define HWIO_GCC_VS_CTRL_CMD_RCGR_ROOT_OFF_SHFT                                                                0x1f
+#define HWIO_GCC_VS_CTRL_CMD_RCGR_DIRTY_CFG_RCGR_BMSK                                                          0x10
+#define HWIO_GCC_VS_CTRL_CMD_RCGR_DIRTY_CFG_RCGR_SHFT                                                           0x4
+#define HWIO_GCC_VS_CTRL_CMD_RCGR_ROOT_EN_BMSK                                                                  0x2
+#define HWIO_GCC_VS_CTRL_CMD_RCGR_ROOT_EN_SHFT                                                                  0x1
+#define HWIO_GCC_VS_CTRL_CMD_RCGR_ROOT_EN_DISABLE_FVAL                                                          0x0
+#define HWIO_GCC_VS_CTRL_CMD_RCGR_ROOT_EN_ENABLE_FVAL                                                           0x1
+#define HWIO_GCC_VS_CTRL_CMD_RCGR_UPDATE_BMSK                                                                   0x1
+#define HWIO_GCC_VS_CTRL_CMD_RCGR_UPDATE_SHFT                                                                   0x0
+#define HWIO_GCC_VS_CTRL_CMD_RCGR_UPDATE_DISABLE_FVAL                                                           0x0
+#define HWIO_GCC_VS_CTRL_CMD_RCGR_UPDATE_ENABLE_FVAL                                                            0x1
+
+#define HWIO_GCC_VS_CTRL_CFG_RCGR_ADDR                                                                   (GCC_CLK_CTL_REG_REG_BASE      + 0x00035038)
+#define HWIO_GCC_VS_CTRL_CFG_RCGR_PHYS                                                                   (GCC_CLK_CTL_REG_REG_BASE_PHYS + 0x00035038)
+#define HWIO_GCC_VS_CTRL_CFG_RCGR_OFFS                                                                   (GCC_CLK_CTL_REG_REG_BASE_OFFS + 0x00035038)
+#define HWIO_GCC_VS_CTRL_CFG_RCGR_RMSK                                                                     0x11071f
+#define HWIO_GCC_VS_CTRL_CFG_RCGR_ATTR                                                                          0x3
+#define HWIO_GCC_VS_CTRL_CFG_RCGR_IN          \
+        in_dword_masked(HWIO_GCC_VS_CTRL_CFG_RCGR_ADDR, HWIO_GCC_VS_CTRL_CFG_RCGR_RMSK)
+#define HWIO_GCC_VS_CTRL_CFG_RCGR_INM(m)      \
+        in_dword_masked(HWIO_GCC_VS_CTRL_CFG_RCGR_ADDR, m)
+#define HWIO_GCC_VS_CTRL_CFG_RCGR_OUT(v)      \
+        out_dword(HWIO_GCC_VS_CTRL_CFG_RCGR_ADDR,v)
+#define HWIO_GCC_VS_CTRL_CFG_RCGR_OUTM(m,v) \
+        out_dword_masked_ns(HWIO_GCC_VS_CTRL_CFG_RCGR_ADDR,m,v,HWIO_GCC_VS_CTRL_CFG_RCGR_IN)
+#define HWIO_GCC_VS_CTRL_CFG_RCGR_HW_CLK_CONTROL_BMSK                                                      0x100000
+#define HWIO_GCC_VS_CTRL_CFG_RCGR_HW_CLK_CONTROL_SHFT                                                          0x14
+#define HWIO_GCC_VS_CTRL_CFG_RCGR_HW_CLK_CONTROL_DISABLE_FVAL                                                   0x0
+#define HWIO_GCC_VS_CTRL_CFG_RCGR_HW_CLK_CONTROL_ENABLE_FVAL                                                    0x1
+#define HWIO_GCC_VS_CTRL_CFG_RCGR_RCGLITE_DISABLE_BMSK                                                      0x10000
+#define HWIO_GCC_VS_CTRL_CFG_RCGR_RCGLITE_DISABLE_SHFT                                                         0x10
+#define HWIO_GCC_VS_CTRL_CFG_RCGR_RCGLITE_DISABLE_RCGLITE_ENABLED_FVAL                                          0x0
+#define HWIO_GCC_VS_CTRL_CFG_RCGR_RCGLITE_DISABLE_RCGLITE_DISABLED_FVAL                                         0x1
+#define HWIO_GCC_VS_CTRL_CFG_RCGR_SRC_SEL_BMSK                                                                0x700
+#define HWIO_GCC_VS_CTRL_CFG_RCGR_SRC_SEL_SHFT                                                                  0x8
+#define HWIO_GCC_VS_CTRL_CFG_RCGR_SRC_SEL_SRC0_FVAL                                                             0x0
+#define HWIO_GCC_VS_CTRL_CFG_RCGR_SRC_SEL_SRC1_FVAL                                                             0x1
+#define HWIO_GCC_VS_CTRL_CFG_RCGR_SRC_SEL_SRC2_FVAL                                                             0x2
+#define HWIO_GCC_VS_CTRL_CFG_RCGR_SRC_SEL_SRC3_FVAL                                                             0x3
+#define HWIO_GCC_VS_CTRL_CFG_RCGR_SRC_SEL_SRC4_FVAL                                                             0x4
+#define HWIO_GCC_VS_CTRL_CFG_RCGR_SRC_SEL_SRC5_FVAL                                                             0x5
+#define HWIO_GCC_VS_CTRL_CFG_RCGR_SRC_SEL_SRC6_FVAL                                                             0x6
+#define HWIO_GCC_VS_CTRL_CFG_RCGR_SRC_SEL_SRC7_FVAL                                                             0x7
+#define HWIO_GCC_VS_CTRL_CFG_RCGR_SRC_DIV_BMSK                                                                 0x1f
+#define HWIO_GCC_VS_CTRL_CFG_RCGR_SRC_DIV_SHFT                                                                  0x0
+#define HWIO_GCC_VS_CTRL_CFG_RCGR_SRC_DIV_BYPASS_FVAL                                                           0x0
+#define HWIO_GCC_VS_CTRL_CFG_RCGR_SRC_DIV_DIV1_FVAL                                                             0x1
+#define HWIO_GCC_VS_CTRL_CFG_RCGR_SRC_DIV_DIV1_5_FVAL                                                           0x2
+#define HWIO_GCC_VS_CTRL_CFG_RCGR_SRC_DIV_DIV2_FVAL                                                             0x3
+#define HWIO_GCC_VS_CTRL_CFG_RCGR_SRC_DIV_DIV2_5_FVAL                                                           0x4
+#define HWIO_GCC_VS_CTRL_CFG_RCGR_SRC_DIV_DIV3_FVAL                                                             0x5
+#define HWIO_GCC_VS_CTRL_CFG_RCGR_SRC_DIV_DIV3_5_FVAL                                                           0x6
+#define HWIO_GCC_VS_CTRL_CFG_RCGR_SRC_DIV_DIV4_FVAL                                                             0x7
+#define HWIO_GCC_VS_CTRL_CFG_RCGR_SRC_DIV_DIV4_5_FVAL                                                           0x8
+#define HWIO_GCC_VS_CTRL_CFG_RCGR_SRC_DIV_DIV5_FVAL                                                             0x9
+#define HWIO_GCC_VS_CTRL_CFG_RCGR_SRC_DIV_DIV5_5_FVAL                                                           0xa
+#define HWIO_GCC_VS_CTRL_CFG_RCGR_SRC_DIV_DIV6_FVAL                                                             0xb
+#define HWIO_GCC_VS_CTRL_CFG_RCGR_SRC_DIV_DIV6_5_FVAL                                                           0xc
+#define HWIO_GCC_VS_CTRL_CFG_RCGR_SRC_DIV_DIV7_FVAL                                                             0xd
+#define HWIO_GCC_VS_CTRL_CFG_RCGR_SRC_DIV_DIV7_5_FVAL                                                           0xe
+#define HWIO_GCC_VS_CTRL_CFG_RCGR_SRC_DIV_DIV8_FVAL                                                             0xf
+#define HWIO_GCC_VS_CTRL_CFG_RCGR_SRC_DIV_DIV8_5_FVAL                                                          0x10
+#define HWIO_GCC_VS_CTRL_CFG_RCGR_SRC_DIV_DIV9_FVAL                                                            0x11
+#define HWIO_GCC_VS_CTRL_CFG_RCGR_SRC_DIV_DIV9_5_FVAL                                                          0x12
+#define HWIO_GCC_VS_CTRL_CFG_RCGR_SRC_DIV_DIV10_FVAL                                                           0x13
+#define HWIO_GCC_VS_CTRL_CFG_RCGR_SRC_DIV_DIV10_5_FVAL                                                         0x14
+#define HWIO_GCC_VS_CTRL_CFG_RCGR_SRC_DIV_DIV11_FVAL                                                           0x15
+#define HWIO_GCC_VS_CTRL_CFG_RCGR_SRC_DIV_DIV11_5_FVAL                                                         0x16
+#define HWIO_GCC_VS_CTRL_CFG_RCGR_SRC_DIV_DIV12_FVAL                                                           0x17
+#define HWIO_GCC_VS_CTRL_CFG_RCGR_SRC_DIV_DIV12_5_FVAL                                                         0x18
+#define HWIO_GCC_VS_CTRL_CFG_RCGR_SRC_DIV_DIV13_FVAL                                                           0x19
+#define HWIO_GCC_VS_CTRL_CFG_RCGR_SRC_DIV_DIV13_5_FVAL                                                         0x1a
+#define HWIO_GCC_VS_CTRL_CFG_RCGR_SRC_DIV_DIV14_FVAL                                                           0x1b
+#define HWIO_GCC_VS_CTRL_CFG_RCGR_SRC_DIV_DIV14_5_FVAL                                                         0x1c
+#define HWIO_GCC_VS_CTRL_CFG_RCGR_SRC_DIV_DIV15_FVAL                                                           0x1d
+#define HWIO_GCC_VS_CTRL_CFG_RCGR_SRC_DIV_DIV15_5_FVAL                                                         0x1e
+#define HWIO_GCC_VS_CTRL_CFG_RCGR_SRC_DIV_DIV16_FVAL                                                           0x1f
+
+#define HWIO_GCC_MSS_VS_CBCR_ADDR                                                                        (GCC_CLK_CTL_REG_REG_BASE      + 0x0003504c)
+#define HWIO_GCC_MSS_VS_CBCR_PHYS                                                                        (GCC_CLK_CTL_REG_REG_BASE_PHYS + 0x0003504c)
+#define HWIO_GCC_MSS_VS_CBCR_OFFS                                                                        (GCC_CLK_CTL_REG_REG_BASE_OFFS + 0x0003504c)
+#define HWIO_GCC_MSS_VS_CBCR_RMSK                                                                        0x81c0000f
+#define HWIO_GCC_MSS_VS_CBCR_ATTR                                                                               0x3
+#define HWIO_GCC_MSS_VS_CBCR_IN          \
+        in_dword_masked(HWIO_GCC_MSS_VS_CBCR_ADDR, HWIO_GCC_MSS_VS_CBCR_RMSK)
+#define HWIO_GCC_MSS_VS_CBCR_INM(m)      \
+        in_dword_masked(HWIO_GCC_MSS_VS_CBCR_ADDR, m)
+#define HWIO_GCC_MSS_VS_CBCR_OUT(v)      \
+        out_dword(HWIO_GCC_MSS_VS_CBCR_ADDR,v)
+#define HWIO_GCC_MSS_VS_CBCR_OUTM(m,v) \
+        out_dword_masked_ns(HWIO_GCC_MSS_VS_CBCR_ADDR,m,v,HWIO_GCC_MSS_VS_CBCR_IN)
+#define HWIO_GCC_MSS_VS_CBCR_CLK_OFF_BMSK                                                                0x80000000
+#define HWIO_GCC_MSS_VS_CBCR_CLK_OFF_SHFT                                                                      0x1f
+#define HWIO_GCC_MSS_VS_CBCR_IGNORE_ALL_ARES_BMSK                                                         0x1000000
+#define HWIO_GCC_MSS_VS_CBCR_IGNORE_ALL_ARES_SHFT                                                              0x18
+#define HWIO_GCC_MSS_VS_CBCR_IGNORE_ALL_CLK_DIS_BMSK                                                       0x800000
+#define HWIO_GCC_MSS_VS_CBCR_IGNORE_ALL_CLK_DIS_SHFT                                                           0x17
+#define HWIO_GCC_MSS_VS_CBCR_CLK_DIS_BMSK                                                                  0x400000
+#define HWIO_GCC_MSS_VS_CBCR_CLK_DIS_SHFT                                                                      0x16
+#define HWIO_GCC_MSS_VS_CBCR_SW_ONLY_EN_BMSK                                                                    0x8
+#define HWIO_GCC_MSS_VS_CBCR_SW_ONLY_EN_SHFT                                                                    0x3
+#define HWIO_GCC_MSS_VS_CBCR_CLK_ARES_BMSK                                                                      0x4
+#define HWIO_GCC_MSS_VS_CBCR_CLK_ARES_SHFT                                                                      0x2
+#define HWIO_GCC_MSS_VS_CBCR_CLK_ARES_NO_RESET_FVAL                                                             0x0
+#define HWIO_GCC_MSS_VS_CBCR_CLK_ARES_RESET_FVAL                                                                0x1
+#define HWIO_GCC_MSS_VS_CBCR_HW_CTL_BMSK                                                                        0x2
+#define HWIO_GCC_MSS_VS_CBCR_HW_CTL_SHFT                                                                        0x1
+#define HWIO_GCC_MSS_VS_CBCR_HW_CTL_DISABLE_FVAL                                                                0x0
+#define HWIO_GCC_MSS_VS_CBCR_HW_CTL_ENABLE_FVAL                                                                 0x1
+#define HWIO_GCC_MSS_VS_CBCR_CLK_ENABLE_BMSK                                                                    0x1
+#define HWIO_GCC_MSS_VS_CBCR_CLK_ENABLE_SHFT                                                                    0x0
+#define HWIO_GCC_MSS_VS_CBCR_CLK_ENABLE_DISABLE_FVAL                                                            0x0
+#define HWIO_GCC_MSS_VS_CBCR_CLK_ENABLE_ENABLE_FVAL                                                             0x1
+
+#define HWIO_GCC_DCC_BCR_ADDR                                                                            (GCC_CLK_CTL_REG_REG_BASE      + 0x00037000)
+#define HWIO_GCC_DCC_BCR_PHYS                                                                            (GCC_CLK_CTL_REG_REG_BASE_PHYS + 0x00037000)
+#define HWIO_GCC_DCC_BCR_OFFS                                                                            (GCC_CLK_CTL_REG_REG_BASE_OFFS + 0x00037000)
+#define HWIO_GCC_DCC_BCR_RMSK                                                                                   0x1
+#define HWIO_GCC_DCC_BCR_ATTR                                                                                   0x3
+#define HWIO_GCC_DCC_BCR_IN          \
+        in_dword_masked(HWIO_GCC_DCC_BCR_ADDR, HWIO_GCC_DCC_BCR_RMSK)
+#define HWIO_GCC_DCC_BCR_INM(m)      \
+        in_dword_masked(HWIO_GCC_DCC_BCR_ADDR, m)
+#define HWIO_GCC_DCC_BCR_OUT(v)      \
+        out_dword(HWIO_GCC_DCC_BCR_ADDR,v)
+#define HWIO_GCC_DCC_BCR_OUTM(m,v) \
+        out_dword_masked_ns(HWIO_GCC_DCC_BCR_ADDR,m,v,HWIO_GCC_DCC_BCR_IN)
+#define HWIO_GCC_DCC_BCR_BLK_ARES_BMSK                                                                          0x1
+#define HWIO_GCC_DCC_BCR_BLK_ARES_SHFT                                                                          0x0
+#define HWIO_GCC_DCC_BCR_BLK_ARES_DISABLE_FVAL                                                                  0x0
+#define HWIO_GCC_DCC_BCR_BLK_ARES_ENABLE_FVAL                                                                   0x1
+
+#define HWIO_GCC_DCC_AHB_CBCR_ADDR                                                                       (GCC_CLK_CTL_REG_REG_BASE      + 0x00037004)
+#define HWIO_GCC_DCC_AHB_CBCR_PHYS                                                                       (GCC_CLK_CTL_REG_REG_BASE_PHYS + 0x00037004)
+#define HWIO_GCC_DCC_AHB_CBCR_OFFS                                                                       (GCC_CLK_CTL_REG_REG_BASE_OFFS + 0x00037004)
+#define HWIO_GCC_DCC_AHB_CBCR_RMSK                                                                       0x81d07fff
+#define HWIO_GCC_DCC_AHB_CBCR_ATTR                                                                              0x3
+#define HWIO_GCC_DCC_AHB_CBCR_IN          \
+        in_dword_masked(HWIO_GCC_DCC_AHB_CBCR_ADDR, HWIO_GCC_DCC_AHB_CBCR_RMSK)
+#define HWIO_GCC_DCC_AHB_CBCR_INM(m)      \
+        in_dword_masked(HWIO_GCC_DCC_AHB_CBCR_ADDR, m)
+#define HWIO_GCC_DCC_AHB_CBCR_OUT(v)      \
+        out_dword(HWIO_GCC_DCC_AHB_CBCR_ADDR,v)
+#define HWIO_GCC_DCC_AHB_CBCR_OUTM(m,v) \
+        out_dword_masked_ns(HWIO_GCC_DCC_AHB_CBCR_ADDR,m,v,HWIO_GCC_DCC_AHB_CBCR_IN)
+#define HWIO_GCC_DCC_AHB_CBCR_CLK_OFF_BMSK                                                               0x80000000
+#define HWIO_GCC_DCC_AHB_CBCR_CLK_OFF_SHFT                                                                     0x1f
+#define HWIO_GCC_DCC_AHB_CBCR_IGNORE_ALL_ARES_BMSK                                                        0x1000000
+#define HWIO_GCC_DCC_AHB_CBCR_IGNORE_ALL_ARES_SHFT                                                             0x18
+#define HWIO_GCC_DCC_AHB_CBCR_IGNORE_ALL_CLK_DIS_BMSK                                                      0x800000
+#define HWIO_GCC_DCC_AHB_CBCR_IGNORE_ALL_CLK_DIS_SHFT                                                          0x17
+#define HWIO_GCC_DCC_AHB_CBCR_CLK_DIS_BMSK                                                                 0x400000
+#define HWIO_GCC_DCC_AHB_CBCR_CLK_DIS_SHFT                                                                     0x16
+#define HWIO_GCC_DCC_AHB_CBCR_IGNORE_RPMH_CLK_DIS_BMSK                                                     0x100000
+#define HWIO_GCC_DCC_AHB_CBCR_IGNORE_RPMH_CLK_DIS_SHFT                                                         0x14
+#define HWIO_GCC_DCC_AHB_CBCR_FORCE_MEM_CORE_ON_BMSK                                                         0x4000
+#define HWIO_GCC_DCC_AHB_CBCR_FORCE_MEM_CORE_ON_SHFT                                                            0xe
+#define HWIO_GCC_DCC_AHB_CBCR_FORCE_MEM_CORE_ON_FORCE_DISABLE_FVAL                                              0x0
+#define HWIO_GCC_DCC_AHB_CBCR_FORCE_MEM_CORE_ON_FORCE_ENABLE_FVAL                                               0x1
+#define HWIO_GCC_DCC_AHB_CBCR_FORCE_MEM_PERIPH_ON_BMSK                                                       0x2000
+#define HWIO_GCC_DCC_AHB_CBCR_FORCE_MEM_PERIPH_ON_SHFT                                                          0xd
+#define HWIO_GCC_DCC_AHB_CBCR_FORCE_MEM_PERIPH_ON_FORCE_DISABLE_FVAL                                            0x0
+#define HWIO_GCC_DCC_AHB_CBCR_FORCE_MEM_PERIPH_ON_FORCE_ENABLE_FVAL                                             0x1
+#define HWIO_GCC_DCC_AHB_CBCR_FORCE_MEM_PERIPH_OFF_BMSK                                                      0x1000
+#define HWIO_GCC_DCC_AHB_CBCR_FORCE_MEM_PERIPH_OFF_SHFT                                                         0xc
+#define HWIO_GCC_DCC_AHB_CBCR_FORCE_MEM_PERIPH_OFF_FORCE_DISABLE_FVAL                                           0x0
+#define HWIO_GCC_DCC_AHB_CBCR_FORCE_MEM_PERIPH_OFF_FORCE_ENABLE_FVAL                                            0x1
+#define HWIO_GCC_DCC_AHB_CBCR_WAKEUP_BMSK                                                                     0xf00
+#define HWIO_GCC_DCC_AHB_CBCR_WAKEUP_SHFT                                                                       0x8
+#define HWIO_GCC_DCC_AHB_CBCR_WAKEUP_CLOCK0_FVAL                                                                0x0
+#define HWIO_GCC_DCC_AHB_CBCR_WAKEUP_CLOCK1_FVAL                                                                0x1
+#define HWIO_GCC_DCC_AHB_CBCR_WAKEUP_CLOCK2_FVAL                                                                0x2
+#define HWIO_GCC_DCC_AHB_CBCR_WAKEUP_CLOCK3_FVAL                                                                0x3
+#define HWIO_GCC_DCC_AHB_CBCR_WAKEUP_CLOCK4_FVAL                                                                0x4
+#define HWIO_GCC_DCC_AHB_CBCR_WAKEUP_CLOCK5_FVAL                                                                0x5
+#define HWIO_GCC_DCC_AHB_CBCR_WAKEUP_CLOCK6_FVAL                                                                0x6
+#define HWIO_GCC_DCC_AHB_CBCR_WAKEUP_CLOCK7_FVAL                                                                0x7
+#define HWIO_GCC_DCC_AHB_CBCR_WAKEUP_CLOCK8_FVAL                                                                0x8
+#define HWIO_GCC_DCC_AHB_CBCR_WAKEUP_CLOCK9_FVAL                                                                0x9
+#define HWIO_GCC_DCC_AHB_CBCR_WAKEUP_CLOCK10_FVAL                                                               0xa
+#define HWIO_GCC_DCC_AHB_CBCR_WAKEUP_CLOCK11_FVAL                                                               0xb
+#define HWIO_GCC_DCC_AHB_CBCR_WAKEUP_CLOCK12_FVAL                                                               0xc
+#define HWIO_GCC_DCC_AHB_CBCR_WAKEUP_CLOCK13_FVAL                                                               0xd
+#define HWIO_GCC_DCC_AHB_CBCR_WAKEUP_CLOCK14_FVAL                                                               0xe
+#define HWIO_GCC_DCC_AHB_CBCR_WAKEUP_CLOCK15_FVAL                                                               0xf
+#define HWIO_GCC_DCC_AHB_CBCR_SLEEP_BMSK                                                                       0xf0
+#define HWIO_GCC_DCC_AHB_CBCR_SLEEP_SHFT                                                                        0x4
+#define HWIO_GCC_DCC_AHB_CBCR_SLEEP_CLOCK0_FVAL                                                                 0x0
+#define HWIO_GCC_DCC_AHB_CBCR_SLEEP_CLOCK1_FVAL                                                                 0x1
+#define HWIO_GCC_DCC_AHB_CBCR_SLEEP_CLOCK2_FVAL                                                                 0x2
+#define HWIO_GCC_DCC_AHB_CBCR_SLEEP_CLOCK3_FVAL                                                                 0x3
+#define HWIO_GCC_DCC_AHB_CBCR_SLEEP_CLOCK4_FVAL                                                                 0x4
+#define HWIO_GCC_DCC_AHB_CBCR_SLEEP_CLOCK5_FVAL                                                                 0x5
+#define HWIO_GCC_DCC_AHB_CBCR_SLEEP_CLOCK6_FVAL                                                                 0x6
+#define HWIO_GCC_DCC_AHB_CBCR_SLEEP_CLOCK7_FVAL                                                                 0x7
+#define HWIO_GCC_DCC_AHB_CBCR_SLEEP_CLOCK8_FVAL                                                                 0x8
+#define HWIO_GCC_DCC_AHB_CBCR_SLEEP_CLOCK9_FVAL                                                                 0x9
+#define HWIO_GCC_DCC_AHB_CBCR_SLEEP_CLOCK10_FVAL                                                                0xa
+#define HWIO_GCC_DCC_AHB_CBCR_SLEEP_CLOCK11_FVAL                                                                0xb
+#define HWIO_GCC_DCC_AHB_CBCR_SLEEP_CLOCK12_FVAL                                                                0xc
+#define HWIO_GCC_DCC_AHB_CBCR_SLEEP_CLOCK13_FVAL                                                                0xd
+#define HWIO_GCC_DCC_AHB_CBCR_SLEEP_CLOCK14_FVAL                                                                0xe
+#define HWIO_GCC_DCC_AHB_CBCR_SLEEP_CLOCK15_FVAL                                                                0xf
+#define HWIO_GCC_DCC_AHB_CBCR_SW_ONLY_EN_BMSK                                                                   0x8
+#define HWIO_GCC_DCC_AHB_CBCR_SW_ONLY_EN_SHFT                                                                   0x3
+#define HWIO_GCC_DCC_AHB_CBCR_CLK_ARES_BMSK                                                                     0x4
+#define HWIO_GCC_DCC_AHB_CBCR_CLK_ARES_SHFT                                                                     0x2
+#define HWIO_GCC_DCC_AHB_CBCR_CLK_ARES_NO_RESET_FVAL                                                            0x0
+#define HWIO_GCC_DCC_AHB_CBCR_CLK_ARES_RESET_FVAL                                                               0x1
+#define HWIO_GCC_DCC_AHB_CBCR_HW_CTL_BMSK                                                                       0x2
+#define HWIO_GCC_DCC_AHB_CBCR_HW_CTL_SHFT                                                                       0x1
+#define HWIO_GCC_DCC_AHB_CBCR_HW_CTL_DISABLE_FVAL                                                               0x0
+#define HWIO_GCC_DCC_AHB_CBCR_HW_CTL_ENABLE_FVAL                                                                0x1
+#define HWIO_GCC_DCC_AHB_CBCR_CLK_ENABLE_BMSK                                                                   0x1
+#define HWIO_GCC_DCC_AHB_CBCR_CLK_ENABLE_SHFT                                                                   0x0
+#define HWIO_GCC_DCC_AHB_CBCR_CLK_ENABLE_DISABLE_FVAL                                                           0x0
+#define HWIO_GCC_DCC_AHB_CBCR_CLK_ENABLE_ENABLE_FVAL                                                            0x1
+
+#define HWIO_GCC_DCC_AHB_SREGR_ADDR                                                                      (GCC_CLK_CTL_REG_REG_BASE      + 0x00037008)
+#define HWIO_GCC_DCC_AHB_SREGR_PHYS                                                                      (GCC_CLK_CTL_REG_REG_BASE_PHYS + 0x00037008)
+#define HWIO_GCC_DCC_AHB_SREGR_OFFS                                                                      (GCC_CLK_CTL_REG_REG_BASE_OFFS + 0x00037008)
+#define HWIO_GCC_DCC_AHB_SREGR_RMSK                                                                      0xfffffffe
+#define HWIO_GCC_DCC_AHB_SREGR_ATTR                                                                             0x3
+#define HWIO_GCC_DCC_AHB_SREGR_IN          \
+        in_dword_masked(HWIO_GCC_DCC_AHB_SREGR_ADDR, HWIO_GCC_DCC_AHB_SREGR_RMSK)
+#define HWIO_GCC_DCC_AHB_SREGR_INM(m)      \
+        in_dword_masked(HWIO_GCC_DCC_AHB_SREGR_ADDR, m)
+#define HWIO_GCC_DCC_AHB_SREGR_OUT(v)      \
+        out_dword(HWIO_GCC_DCC_AHB_SREGR_ADDR,v)
+#define HWIO_GCC_DCC_AHB_SREGR_OUTM(m,v) \
+        out_dword_masked_ns(HWIO_GCC_DCC_AHB_SREGR_ADDR,m,v,HWIO_GCC_DCC_AHB_SREGR_IN)
+#define HWIO_GCC_DCC_AHB_SREGR_SREG_PSCBC_SPARE_CTRL_OUT_BMSK                                            0xff000000
+#define HWIO_GCC_DCC_AHB_SREGR_SREG_PSCBC_SPARE_CTRL_OUT_SHFT                                                  0x18
+#define HWIO_GCC_DCC_AHB_SREGR_SREG_PSCBC_SPARE_CTRL_IN_BMSK                                               0xff0000
+#define HWIO_GCC_DCC_AHB_SREGR_SREG_PSCBC_SPARE_CTRL_IN_SHFT                                                   0x10
+#define HWIO_GCC_DCC_AHB_SREGR_IGNORE_GDSC_PWR_DWN_CSR_BMSK                                                  0x8000
+#define HWIO_GCC_DCC_AHB_SREGR_IGNORE_GDSC_PWR_DWN_CSR_SHFT                                                     0xf
+#define HWIO_GCC_DCC_AHB_SREGR_IGNORE_GDSC_PWR_DWN_CSR_NO_IGNORE_FVAL                                           0x0
+#define HWIO_GCC_DCC_AHB_SREGR_IGNORE_GDSC_PWR_DWN_CSR_IGNORE_FVAL                                              0x1
+#define HWIO_GCC_DCC_AHB_SREGR_PSCBC_SLP_STG_MODE_CSR_BMSK                                                   0x4000
+#define HWIO_GCC_DCC_AHB_SREGR_PSCBC_SLP_STG_MODE_CSR_SHFT                                                      0xe
+#define HWIO_GCC_DCC_AHB_SREGR_PSCBC_SLP_STG_MODE_CSR_SREG_PSCBC_MODE_FVAL                                      0x0
+#define HWIO_GCC_DCC_AHB_SREGR_PSCBC_SLP_STG_MODE_CSR_PSCBC_SLP_STG_MODE_FVAL                                   0x1
+#define HWIO_GCC_DCC_AHB_SREGR_MEM_CPH_RST_SW_OVERRIDE_BMSK                                                  0x2000
+#define HWIO_GCC_DCC_AHB_SREGR_MEM_CPH_RST_SW_OVERRIDE_SHFT                                                     0xd
+#define HWIO_GCC_DCC_AHB_SREGR_MEM_CPH_RST_SW_OVERRIDE_NO_OVERRIDE_FVAL                                         0x0
+#define HWIO_GCC_DCC_AHB_SREGR_MEM_CPH_RST_SW_OVERRIDE_OVERRIDE_FVAL                                            0x1
+#define HWIO_GCC_DCC_AHB_SREGR_SW_SM_PSCBC_SEQ_IN_OVERRIDE_BMSK                                              0x1000
+#define HWIO_GCC_DCC_AHB_SREGR_SW_SM_PSCBC_SEQ_IN_OVERRIDE_SHFT                                                 0xc
+#define HWIO_GCC_DCC_AHB_SREGR_SW_SM_PSCBC_SEQ_IN_OVERRIDE_NO_RESET_FVAL                                        0x0
+#define HWIO_GCC_DCC_AHB_SREGR_SW_SM_PSCBC_SEQ_IN_OVERRIDE_RESET_FVAL                                           0x1
+#define HWIO_GCC_DCC_AHB_SREGR_MEM_CORE_ON_ACK_BMSK                                                           0x800
+#define HWIO_GCC_DCC_AHB_SREGR_MEM_CORE_ON_ACK_SHFT                                                             0xb
+#define HWIO_GCC_DCC_AHB_SREGR_MEM_PERIPH_ON_ACK_BMSK                                                         0x400
+#define HWIO_GCC_DCC_AHB_SREGR_MEM_PERIPH_ON_ACK_SHFT                                                           0xa
+#define HWIO_GCC_DCC_AHB_SREGR_SW_DIV_RATIO_SLP_STG_CLK_BMSK                                                  0x300
+#define HWIO_GCC_DCC_AHB_SREGR_SW_DIV_RATIO_SLP_STG_CLK_SHFT                                                    0x8
+#define HWIO_GCC_DCC_AHB_SREGR_SW_DIV_RATIO_SLP_STG_CLK_DIV_BY_1_FVAL                                           0x0
+#define HWIO_GCC_DCC_AHB_SREGR_SW_DIV_RATIO_SLP_STG_CLK_DIV_BY_2_FVAL                                           0x1
+#define HWIO_GCC_DCC_AHB_SREGR_SW_DIV_RATIO_SLP_STG_CLK_DIV_BY_4_FVAL                                           0x2
+#define HWIO_GCC_DCC_AHB_SREGR_SW_DIV_RATIO_SLP_STG_CLK_DIV_BY_8_FVAL                                           0x3
+#define HWIO_GCC_DCC_AHB_SREGR_MEM_CPH_ENABLE_BMSK                                                             0x80
+#define HWIO_GCC_DCC_AHB_SREGR_MEM_CPH_ENABLE_SHFT                                                              0x7
+#define HWIO_GCC_DCC_AHB_SREGR_MEM_CPH_ENABLE_DISABLE_FVAL                                                      0x0
+#define HWIO_GCC_DCC_AHB_SREGR_MEM_CPH_ENABLE_ENABLE_FVAL                                                       0x1
+#define HWIO_GCC_DCC_AHB_SREGR_FORCE_CLK_ON_BMSK                                                               0x40
+#define HWIO_GCC_DCC_AHB_SREGR_FORCE_CLK_ON_SHFT                                                                0x6
+#define HWIO_GCC_DCC_AHB_SREGR_FORCE_CLK_ON_NO_FORCE_FVAL                                                       0x0
+#define HWIO_GCC_DCC_AHB_SREGR_FORCE_CLK_ON_FORCE_ENABLE_FVAL                                                   0x1
+#define HWIO_GCC_DCC_AHB_SREGR_SW_RST_SEL_SLP_STG_BMSK                                                         0x20
+#define HWIO_GCC_DCC_AHB_SREGR_SW_RST_SEL_SLP_STG_SHFT                                                          0x5
+#define HWIO_GCC_DCC_AHB_SREGR_SW_RST_SEL_SLP_STG_SELECT_THE_HARDWARE_ARES_FVAL                                 0x0
+#define HWIO_GCC_DCC_AHB_SREGR_SW_RST_SEL_SLP_STG_SELECT_THE_SW_RST_SLP_STG_BIT_FVAL                            0x1
+#define HWIO_GCC_DCC_AHB_SREGR_SW_RST_SLP_STG_BMSK                                                             0x10
+#define HWIO_GCC_DCC_AHB_SREGR_SW_RST_SLP_STG_SHFT                                                              0x4
+#define HWIO_GCC_DCC_AHB_SREGR_SW_RST_SLP_STG_DE_ASSERTION_OF_THE_RESET_FVAL                                    0x0
+#define HWIO_GCC_DCC_AHB_SREGR_SW_RST_SLP_STG_ASSERTION_OF_THE_RESET_FVAL                                       0x1
+#define HWIO_GCC_DCC_AHB_SREGR_SW_CTRL_PWR_DOWN_BMSK                                                            0x8
+#define HWIO_GCC_DCC_AHB_SREGR_SW_CTRL_PWR_DOWN_SHFT                                                            0x3
+#define HWIO_GCC_DCC_AHB_SREGR_SW_CTRL_PWR_DOWN_NO_SW_CTRL_FVAL                                                 0x0
+#define HWIO_GCC_DCC_AHB_SREGR_SW_CTRL_PWR_DOWN_SW_CTRL_FVAL                                                    0x1
+#define HWIO_GCC_DCC_AHB_SREGR_SW_CLK_EN_SEL_SLP_STG_BMSK                                                       0x4
+#define HWIO_GCC_DCC_AHB_SREGR_SW_CLK_EN_SEL_SLP_STG_SHFT                                                       0x2
+#define HWIO_GCC_DCC_AHB_SREGR_SW_CLK_EN_SEL_SLP_STG_SLP_STG_CLK_GATE_CONTROLD_BY_HW_FSM_FVAL                   0x0
+#define HWIO_GCC_DCC_AHB_SREGR_SW_CLK_EN_SEL_SLP_STG_SLP_STG_CLK_GATE_CONTROLD_BY_SW_CLK_EN_SLP_STG_BIT_FVAL        0x1
+#define HWIO_GCC_DCC_AHB_SREGR_SW_CLK_EN_SLP_STG_BMSK                                                           0x2
+#define HWIO_GCC_DCC_AHB_SREGR_SW_CLK_EN_SLP_STG_SHFT                                                           0x1
+#define HWIO_GCC_DCC_AHB_SREGR_SW_CLK_EN_SLP_STG_SLP_STG_CLOCK_DISABLE_FVAL                                     0x0
+#define HWIO_GCC_DCC_AHB_SREGR_SW_CLK_EN_SLP_STG_SLP_STG_CLOCK_ENABLE_FVAL                                      0x1
+
+#define HWIO_GCC_IPA_BCR_ADDR                                                                            (GCC_CLK_CTL_REG_REG_BASE      + 0x00038000)
+#define HWIO_GCC_IPA_BCR_PHYS                                                                            (GCC_CLK_CTL_REG_REG_BASE_PHYS + 0x00038000)
+#define HWIO_GCC_IPA_BCR_OFFS                                                                            (GCC_CLK_CTL_REG_REG_BASE_OFFS + 0x00038000)
+#define HWIO_GCC_IPA_BCR_RMSK                                                                                   0x1
+#define HWIO_GCC_IPA_BCR_ATTR                                                                                   0x3
+#define HWIO_GCC_IPA_BCR_IN          \
+        in_dword_masked(HWIO_GCC_IPA_BCR_ADDR, HWIO_GCC_IPA_BCR_RMSK)
+#define HWIO_GCC_IPA_BCR_INM(m)      \
+        in_dword_masked(HWIO_GCC_IPA_BCR_ADDR, m)
+#define HWIO_GCC_IPA_BCR_OUT(v)      \
+        out_dword(HWIO_GCC_IPA_BCR_ADDR,v)
+#define HWIO_GCC_IPA_BCR_OUTM(m,v) \
+        out_dword_masked_ns(HWIO_GCC_IPA_BCR_ADDR,m,v,HWIO_GCC_IPA_BCR_IN)
+#define HWIO_GCC_IPA_BCR_BLK_ARES_BMSK                                                                          0x1
+#define HWIO_GCC_IPA_BCR_BLK_ARES_SHFT                                                                          0x0
+#define HWIO_GCC_IPA_BCR_BLK_ARES_DISABLE_FVAL                                                                  0x0
+#define HWIO_GCC_IPA_BCR_BLK_ARES_ENABLE_FVAL                                                                   0x1
+
+#define HWIO_GCC_IPA_GDSCR_ADDR                                                                          (GCC_CLK_CTL_REG_REG_BASE      + 0x00038004)
+#define HWIO_GCC_IPA_GDSCR_PHYS                                                                          (GCC_CLK_CTL_REG_REG_BASE_PHYS + 0x00038004)
+#define HWIO_GCC_IPA_GDSCR_OFFS                                                                          (GCC_CLK_CTL_REG_REG_BASE_OFFS + 0x00038004)
+#define HWIO_GCC_IPA_GDSCR_RMSK                                                                          0xf8ffffff
+#define HWIO_GCC_IPA_GDSCR_ATTR                                                                                 0x3
+#define HWIO_GCC_IPA_GDSCR_IN          \
+        in_dword_masked(HWIO_GCC_IPA_GDSCR_ADDR, HWIO_GCC_IPA_GDSCR_RMSK)
+#define HWIO_GCC_IPA_GDSCR_INM(m)      \
+        in_dword_masked(HWIO_GCC_IPA_GDSCR_ADDR, m)
+#define HWIO_GCC_IPA_GDSCR_OUT(v)      \
+        out_dword(HWIO_GCC_IPA_GDSCR_ADDR,v)
+#define HWIO_GCC_IPA_GDSCR_OUTM(m,v) \
+        out_dword_masked_ns(HWIO_GCC_IPA_GDSCR_ADDR,m,v,HWIO_GCC_IPA_GDSCR_IN)
+#define HWIO_GCC_IPA_GDSCR_PWR_ON_BMSK                                                                   0x80000000
+#define HWIO_GCC_IPA_GDSCR_PWR_ON_SHFT                                                                         0x1f
+#define HWIO_GCC_IPA_GDSCR_GDSC_STATE_BMSK                                                               0x78000000
+#define HWIO_GCC_IPA_GDSCR_GDSC_STATE_SHFT                                                                     0x1b
+#define HWIO_GCC_IPA_GDSCR_EN_REST_WAIT_BMSK                                                               0xf00000
+#define HWIO_GCC_IPA_GDSCR_EN_REST_WAIT_SHFT                                                                   0x14
+#define HWIO_GCC_IPA_GDSCR_EN_FEW_WAIT_BMSK                                                                 0xf0000
+#define HWIO_GCC_IPA_GDSCR_EN_FEW_WAIT_SHFT                                                                    0x10
+#define HWIO_GCC_IPA_GDSCR_CLK_DIS_WAIT_BMSK                                                                 0xf000
+#define HWIO_GCC_IPA_GDSCR_CLK_DIS_WAIT_SHFT                                                                    0xc
+#define HWIO_GCC_IPA_GDSCR_RETAIN_FF_ENABLE_BMSK                                                              0x800
+#define HWIO_GCC_IPA_GDSCR_RETAIN_FF_ENABLE_SHFT                                                                0xb
+#define HWIO_GCC_IPA_GDSCR_RETAIN_FF_ENABLE_DISABLE_FVAL                                                        0x0
+#define HWIO_GCC_IPA_GDSCR_RETAIN_FF_ENABLE_ENABLE_FVAL                                                         0x1
+#define HWIO_GCC_IPA_GDSCR_RESTORE_BMSK                                                                       0x400
+#define HWIO_GCC_IPA_GDSCR_RESTORE_SHFT                                                                         0xa
+#define HWIO_GCC_IPA_GDSCR_RESTORE_DISABLE_FVAL                                                                 0x0
+#define HWIO_GCC_IPA_GDSCR_RESTORE_ENABLE_FVAL                                                                  0x1
+#define HWIO_GCC_IPA_GDSCR_SAVE_BMSK                                                                          0x200
+#define HWIO_GCC_IPA_GDSCR_SAVE_SHFT                                                                            0x9
+#define HWIO_GCC_IPA_GDSCR_SAVE_DISABLE_FVAL                                                                    0x0
+#define HWIO_GCC_IPA_GDSCR_SAVE_ENABLE_FVAL                                                                     0x1
+#define HWIO_GCC_IPA_GDSCR_RETAIN_BMSK                                                                        0x100
+#define HWIO_GCC_IPA_GDSCR_RETAIN_SHFT                                                                          0x8
+#define HWIO_GCC_IPA_GDSCR_RETAIN_DISABLE_FVAL                                                                  0x0
+#define HWIO_GCC_IPA_GDSCR_RETAIN_ENABLE_FVAL                                                                   0x1
+#define HWIO_GCC_IPA_GDSCR_EN_REST_BMSK                                                                        0x80
+#define HWIO_GCC_IPA_GDSCR_EN_REST_SHFT                                                                         0x7
+#define HWIO_GCC_IPA_GDSCR_EN_REST_DISABLE_FVAL                                                                 0x0
+#define HWIO_GCC_IPA_GDSCR_EN_REST_ENABLE_FVAL                                                                  0x1
+#define HWIO_GCC_IPA_GDSCR_EN_FEW_BMSK                                                                         0x40
+#define HWIO_GCC_IPA_GDSCR_EN_FEW_SHFT                                                                          0x6
+#define HWIO_GCC_IPA_GDSCR_EN_FEW_DISABLE_FVAL                                                                  0x0
+#define HWIO_GCC_IPA_GDSCR_EN_FEW_ENABLE_FVAL                                                                   0x1
+#define HWIO_GCC_IPA_GDSCR_CLAMP_IO_BMSK                                                                       0x20
+#define HWIO_GCC_IPA_GDSCR_CLAMP_IO_SHFT                                                                        0x5
+#define HWIO_GCC_IPA_GDSCR_CLAMP_IO_DISABLE_FVAL                                                                0x0
+#define HWIO_GCC_IPA_GDSCR_CLAMP_IO_ENABLE_FVAL                                                                 0x1
+#define HWIO_GCC_IPA_GDSCR_CLK_DISABLE_BMSK                                                                    0x10
+#define HWIO_GCC_IPA_GDSCR_CLK_DISABLE_SHFT                                                                     0x4
+#define HWIO_GCC_IPA_GDSCR_CLK_DISABLE_CLK_NOT_DISABLE_FVAL                                                     0x0
+#define HWIO_GCC_IPA_GDSCR_CLK_DISABLE_CLK_IS_DISABLE_FVAL                                                      0x1
+#define HWIO_GCC_IPA_GDSCR_PD_ARES_BMSK                                                                         0x8
+#define HWIO_GCC_IPA_GDSCR_PD_ARES_SHFT                                                                         0x3
+#define HWIO_GCC_IPA_GDSCR_PD_ARES_NO_RESET_FVAL                                                                0x0
+#define HWIO_GCC_IPA_GDSCR_PD_ARES_RESET_FVAL                                                                   0x1
+#define HWIO_GCC_IPA_GDSCR_SW_OVERRIDE_BMSK                                                                     0x4
+#define HWIO_GCC_IPA_GDSCR_SW_OVERRIDE_SHFT                                                                     0x2
+#define HWIO_GCC_IPA_GDSCR_SW_OVERRIDE_DISABLE_FVAL                                                             0x0
+#define HWIO_GCC_IPA_GDSCR_SW_OVERRIDE_ENABLE_FVAL                                                              0x1
+#define HWIO_GCC_IPA_GDSCR_HW_CONTROL_BMSK                                                                      0x2
+#define HWIO_GCC_IPA_GDSCR_HW_CONTROL_SHFT                                                                      0x1
+#define HWIO_GCC_IPA_GDSCR_HW_CONTROL_DISABLE_FVAL                                                              0x0
+#define HWIO_GCC_IPA_GDSCR_HW_CONTROL_ENABLE_FVAL                                                               0x1
+#define HWIO_GCC_IPA_GDSCR_SW_COLLAPSE_BMSK                                                                     0x1
+#define HWIO_GCC_IPA_GDSCR_SW_COLLAPSE_SHFT                                                                     0x0
+#define HWIO_GCC_IPA_GDSCR_SW_COLLAPSE_DISABLE_FVAL                                                             0x0
+#define HWIO_GCC_IPA_GDSCR_SW_COLLAPSE_ENABLE_FVAL                                                              0x1
+
+#define HWIO_GCC_IPA_CFG_GDSCR_ADDR                                                                      (GCC_CLK_CTL_REG_REG_BASE      + 0x00038008)
+#define HWIO_GCC_IPA_CFG_GDSCR_PHYS                                                                      (GCC_CLK_CTL_REG_REG_BASE_PHYS + 0x00038008)
+#define HWIO_GCC_IPA_CFG_GDSCR_OFFS                                                                      (GCC_CLK_CTL_REG_REG_BASE_OFFS + 0x00038008)
+#define HWIO_GCC_IPA_CFG_GDSCR_RMSK                                                                       0x3ffffff
+#define HWIO_GCC_IPA_CFG_GDSCR_ATTR                                                                             0x3
+#define HWIO_GCC_IPA_CFG_GDSCR_IN          \
+        in_dword_masked(HWIO_GCC_IPA_CFG_GDSCR_ADDR, HWIO_GCC_IPA_CFG_GDSCR_RMSK)
+#define HWIO_GCC_IPA_CFG_GDSCR_INM(m)      \
+        in_dword_masked(HWIO_GCC_IPA_CFG_GDSCR_ADDR, m)
+#define HWIO_GCC_IPA_CFG_GDSCR_OUT(v)      \
+        out_dword(HWIO_GCC_IPA_CFG_GDSCR_ADDR,v)
+#define HWIO_GCC_IPA_CFG_GDSCR_OUTM(m,v) \
+        out_dword_masked_ns(HWIO_GCC_IPA_CFG_GDSCR_ADDR,m,v,HWIO_GCC_IPA_CFG_GDSCR_IN)
+#define HWIO_GCC_IPA_CFG_GDSCR_GDSC_PWR_DWN_START_BMSK                                                    0x2000000
+#define HWIO_GCC_IPA_CFG_GDSCR_GDSC_PWR_DWN_START_SHFT                                                         0x19
+#define HWIO_GCC_IPA_CFG_GDSCR_GDSC_PWR_UP_START_BMSK                                                     0x1000000
+#define HWIO_GCC_IPA_CFG_GDSCR_GDSC_PWR_UP_START_SHFT                                                          0x18
+#define HWIO_GCC_IPA_CFG_GDSCR_GDSC_CFG_FSM_STATE_STATUS_BMSK                                              0xf00000
+#define HWIO_GCC_IPA_CFG_GDSCR_GDSC_CFG_FSM_STATE_STATUS_SHFT                                                  0x14
+#define HWIO_GCC_IPA_CFG_GDSCR_GDSC_MEM_PWR_ACK_STATUS_BMSK                                                 0x80000
+#define HWIO_GCC_IPA_CFG_GDSCR_GDSC_MEM_PWR_ACK_STATUS_SHFT                                                    0x13
+#define HWIO_GCC_IPA_CFG_GDSCR_GDSC_ENR_ACK_STATUS_BMSK                                                     0x40000
+#define HWIO_GCC_IPA_CFG_GDSCR_GDSC_ENR_ACK_STATUS_SHFT                                                        0x12
+#define HWIO_GCC_IPA_CFG_GDSCR_GDSC_ENF_ACK_STATUS_BMSK                                                     0x20000
+#define HWIO_GCC_IPA_CFG_GDSCR_GDSC_ENF_ACK_STATUS_SHFT                                                        0x11
+#define HWIO_GCC_IPA_CFG_GDSCR_GDSC_POWER_UP_COMPLETE_BMSK                                                  0x10000
+#define HWIO_GCC_IPA_CFG_GDSCR_GDSC_POWER_UP_COMPLETE_SHFT                                                     0x10
+#define HWIO_GCC_IPA_CFG_GDSCR_GDSC_POWER_DOWN_COMPLETE_BMSK                                                 0x8000
+#define HWIO_GCC_IPA_CFG_GDSCR_GDSC_POWER_DOWN_COMPLETE_SHFT                                                    0xf
+#define HWIO_GCC_IPA_CFG_GDSCR_SOFTWARE_CONTROL_OVERRIDE_BMSK                                                0x7800
+#define HWIO_GCC_IPA_CFG_GDSCR_SOFTWARE_CONTROL_OVERRIDE_SHFT                                                   0xb
+#define HWIO_GCC_IPA_CFG_GDSCR_GDSC_HANDSHAKE_DIS_BMSK                                                        0x400
+#define HWIO_GCC_IPA_CFG_GDSCR_GDSC_HANDSHAKE_DIS_SHFT                                                          0xa
+#define HWIO_GCC_IPA_CFG_GDSCR_GDSC_MEM_PERI_FORCE_IN_SW_BMSK                                                 0x200
+#define HWIO_GCC_IPA_CFG_GDSCR_GDSC_MEM_PERI_FORCE_IN_SW_SHFT                                                   0x9
+#define HWIO_GCC_IPA_CFG_GDSCR_GDSC_MEM_CORE_FORCE_IN_SW_BMSK                                                 0x100
+#define HWIO_GCC_IPA_CFG_GDSCR_GDSC_MEM_CORE_FORCE_IN_SW_SHFT                                                   0x8
+#define HWIO_GCC_IPA_CFG_GDSCR_GDSC_PHASE_RESET_EN_SW_BMSK                                                     0x80
+#define HWIO_GCC_IPA_CFG_GDSCR_GDSC_PHASE_RESET_EN_SW_SHFT                                                      0x7
+#define HWIO_GCC_IPA_CFG_GDSCR_GDSC_PHASE_RESET_DELAY_COUNT_SW_BMSK                                            0x60
+#define HWIO_GCC_IPA_CFG_GDSCR_GDSC_PHASE_RESET_DELAY_COUNT_SW_SHFT                                             0x5
+#define HWIO_GCC_IPA_CFG_GDSCR_GDSC_PSCBC_PWR_DWN_SW_BMSK                                                      0x10
+#define HWIO_GCC_IPA_CFG_GDSCR_GDSC_PSCBC_PWR_DWN_SW_SHFT                                                       0x4
+#define HWIO_GCC_IPA_CFG_GDSCR_UNCLAMP_IO_SOFTWARE_OVERRIDE_BMSK                                                0x8
+#define HWIO_GCC_IPA_CFG_GDSCR_UNCLAMP_IO_SOFTWARE_OVERRIDE_SHFT                                                0x3
+#define HWIO_GCC_IPA_CFG_GDSCR_SAVE_RESTORE_SOFTWARE_OVERRIDE_BMSK                                              0x4
+#define HWIO_GCC_IPA_CFG_GDSCR_SAVE_RESTORE_SOFTWARE_OVERRIDE_SHFT                                              0x2
+#define HWIO_GCC_IPA_CFG_GDSCR_CLAMP_IO_SOFTWARE_OVERRIDE_BMSK                                                  0x2
+#define HWIO_GCC_IPA_CFG_GDSCR_CLAMP_IO_SOFTWARE_OVERRIDE_SHFT                                                  0x1
+#define HWIO_GCC_IPA_CFG_GDSCR_DISABLE_CLK_SOFTWARE_OVERRIDE_BMSK                                               0x1
+#define HWIO_GCC_IPA_CFG_GDSCR_DISABLE_CLK_SOFTWARE_OVERRIDE_SHFT                                               0x0
+
+#define HWIO_GCC_IPA_CFG2_GDSCR_ADDR                                                                     (GCC_CLK_CTL_REG_REG_BASE      + 0x0003800c)
+#define HWIO_GCC_IPA_CFG2_GDSCR_PHYS                                                                     (GCC_CLK_CTL_REG_REG_BASE_PHYS + 0x0003800c)
+#define HWIO_GCC_IPA_CFG2_GDSCR_OFFS                                                                     (GCC_CLK_CTL_REG_REG_BASE_OFFS + 0x0003800c)
+#define HWIO_GCC_IPA_CFG2_GDSCR_RMSK                                                                        0x7ffff
+#define HWIO_GCC_IPA_CFG2_GDSCR_ATTR                                                                            0x3
+#define HWIO_GCC_IPA_CFG2_GDSCR_IN          \
+        in_dword_masked(HWIO_GCC_IPA_CFG2_GDSCR_ADDR, HWIO_GCC_IPA_CFG2_GDSCR_RMSK)
+#define HWIO_GCC_IPA_CFG2_GDSCR_INM(m)      \
+        in_dword_masked(HWIO_GCC_IPA_CFG2_GDSCR_ADDR, m)
+#define HWIO_GCC_IPA_CFG2_GDSCR_OUT(v)      \
+        out_dword(HWIO_GCC_IPA_CFG2_GDSCR_ADDR,v)
+#define HWIO_GCC_IPA_CFG2_GDSCR_OUTM(m,v) \
+        out_dword_masked_ns(HWIO_GCC_IPA_CFG2_GDSCR_ADDR,m,v,HWIO_GCC_IPA_CFG2_GDSCR_IN)
+#define HWIO_GCC_IPA_CFG2_GDSCR_GDSC_MEM_PWRUP_ACK_OVERRIDE_BMSK                                            0x40000
+#define HWIO_GCC_IPA_CFG2_GDSCR_GDSC_MEM_PWRUP_ACK_OVERRIDE_SHFT                                               0x12
+#define HWIO_GCC_IPA_CFG2_GDSCR_GDSC_PWRDWN_ENABLE_ACK_OVERRIDE_BMSK                                        0x20000
+#define HWIO_GCC_IPA_CFG2_GDSCR_GDSC_PWRDWN_ENABLE_ACK_OVERRIDE_SHFT                                           0x11
+#define HWIO_GCC_IPA_CFG2_GDSCR_GDSC_CLAMP_MEM_SW_BMSK                                                      0x10000
+#define HWIO_GCC_IPA_CFG2_GDSCR_GDSC_CLAMP_MEM_SW_SHFT                                                         0x10
+#define HWIO_GCC_IPA_CFG2_GDSCR_DLY_MEM_PWR_UP_BMSK                                                          0xf000
+#define HWIO_GCC_IPA_CFG2_GDSCR_DLY_MEM_PWR_UP_SHFT                                                             0xc
+#define HWIO_GCC_IPA_CFG2_GDSCR_DLY_DEASSERT_CLAMP_MEM_BMSK                                                   0xf00
+#define HWIO_GCC_IPA_CFG2_GDSCR_DLY_DEASSERT_CLAMP_MEM_SHFT                                                     0x8
+#define HWIO_GCC_IPA_CFG2_GDSCR_DLY_ASSERT_CLAMP_MEM_BMSK                                                      0xf0
+#define HWIO_GCC_IPA_CFG2_GDSCR_DLY_ASSERT_CLAMP_MEM_SHFT                                                       0x4
+#define HWIO_GCC_IPA_CFG2_GDSCR_MEM_PWR_DWN_TIMEOUT_BMSK                                                        0xf
+#define HWIO_GCC_IPA_CFG2_GDSCR_MEM_PWR_DWN_TIMEOUT_SHFT                                                        0x0
+
+#define HWIO_GCC_IPA_CFG3_GDSCR_ADDR                                                                     (GCC_CLK_CTL_REG_REG_BASE      + 0x00038010)
+#define HWIO_GCC_IPA_CFG3_GDSCR_PHYS                                                                     (GCC_CLK_CTL_REG_REG_BASE_PHYS + 0x00038010)
+#define HWIO_GCC_IPA_CFG3_GDSCR_OFFS                                                                     (GCC_CLK_CTL_REG_REG_BASE_OFFS + 0x00038010)
+#define HWIO_GCC_IPA_CFG3_GDSCR_RMSK                                                                      0x7ffffff
+#define HWIO_GCC_IPA_CFG3_GDSCR_ATTR                                                                            0x3
+#define HWIO_GCC_IPA_CFG3_GDSCR_IN          \
+        in_dword_masked(HWIO_GCC_IPA_CFG3_GDSCR_ADDR, HWIO_GCC_IPA_CFG3_GDSCR_RMSK)
+#define HWIO_GCC_IPA_CFG3_GDSCR_INM(m)      \
+        in_dword_masked(HWIO_GCC_IPA_CFG3_GDSCR_ADDR, m)
+#define HWIO_GCC_IPA_CFG3_GDSCR_OUT(v)      \
+        out_dword(HWIO_GCC_IPA_CFG3_GDSCR_ADDR,v)
+#define HWIO_GCC_IPA_CFG3_GDSCR_OUTM(m,v) \
+        out_dword_masked_ns(HWIO_GCC_IPA_CFG3_GDSCR_ADDR,m,v,HWIO_GCC_IPA_CFG3_GDSCR_IN)
+#define HWIO_GCC_IPA_CFG3_GDSCR_GDSC_ACCU_RED_SHIFTER_DONE_STATUS_BMSK                                    0x4000000
+#define HWIO_GCC_IPA_CFG3_GDSCR_GDSC_ACCU_RED_SHIFTER_DONE_STATUS_SHFT                                         0x1a
+#define HWIO_GCC_IPA_CFG3_GDSCR_GDSC_ACCU_RED_ENABLE_BMSK                                                 0x2000000
+#define HWIO_GCC_IPA_CFG3_GDSCR_GDSC_ACCU_RED_ENABLE_SHFT                                                      0x19
+#define HWIO_GCC_IPA_CFG3_GDSCR_GDSC_ACCU_RED_ENABLE_DISABLE_FVAL                                               0x0
+#define HWIO_GCC_IPA_CFG3_GDSCR_GDSC_ACCU_RED_ENABLE_ENABLE_FVAL                                                0x1
+#define HWIO_GCC_IPA_CFG3_GDSCR_DLY_ACCU_RED_SHIFTER_DONE_BMSK                                            0x1e00000
+#define HWIO_GCC_IPA_CFG3_GDSCR_DLY_ACCU_RED_SHIFTER_DONE_SHFT                                                 0x15
+#define HWIO_GCC_IPA_CFG3_GDSCR_GDSC_ACCU_RED_TIMER_EN_SW_BMSK                                             0x100000
+#define HWIO_GCC_IPA_CFG3_GDSCR_GDSC_ACCU_RED_TIMER_EN_SW_SHFT                                                 0x14
+#define HWIO_GCC_IPA_CFG3_GDSCR_GDSC_ACCU_RED_TIMER_EN_SW_DISABLE_FVAL                                          0x0
+#define HWIO_GCC_IPA_CFG3_GDSCR_GDSC_ACCU_RED_TIMER_EN_SW_ENABLE_FVAL                                           0x1
+#define HWIO_GCC_IPA_CFG3_GDSCR_GDSC_ACCU_RED_SHIFTER_DONE_OVERRIDE_BMSK                                    0x80000
+#define HWIO_GCC_IPA_CFG3_GDSCR_GDSC_ACCU_RED_SHIFTER_DONE_OVERRIDE_SHFT                                       0x13
+#define HWIO_GCC_IPA_CFG3_GDSCR_GDSC_ACCU_RED_SHIFTER_DONE_OVERRIDE_DISABLE_FVAL                                0x0
+#define HWIO_GCC_IPA_CFG3_GDSCR_GDSC_ACCU_RED_SHIFTER_DONE_OVERRIDE_ENABLE_FVAL                                 0x1
+#define HWIO_GCC_IPA_CFG3_GDSCR_GDSC_ACCU_RED_SHIFTER_CLK_EN_SW_BMSK                                        0x40000
+#define HWIO_GCC_IPA_CFG3_GDSCR_GDSC_ACCU_RED_SHIFTER_CLK_EN_SW_SHFT                                           0x12
+#define HWIO_GCC_IPA_CFG3_GDSCR_GDSC_ACCU_RED_SHIFTER_CLK_EN_SW_DISABLE_FVAL                                    0x0
+#define HWIO_GCC_IPA_CFG3_GDSCR_GDSC_ACCU_RED_SHIFTER_CLK_EN_SW_ENABLE_FVAL                                     0x1
+#define HWIO_GCC_IPA_CFG3_GDSCR_GDSC_ACCU_RED_SHIFTER_START_SW_BMSK                                         0x20000
+#define HWIO_GCC_IPA_CFG3_GDSCR_GDSC_ACCU_RED_SHIFTER_START_SW_SHFT                                            0x11
+#define HWIO_GCC_IPA_CFG3_GDSCR_GDSC_ACCU_RED_SHIFTER_START_SW_DISABLE_FVAL                                     0x0
+#define HWIO_GCC_IPA_CFG3_GDSCR_GDSC_ACCU_RED_SHIFTER_START_SW_ENABLE_FVAL                                      0x1
+#define HWIO_GCC_IPA_CFG3_GDSCR_GDSC_ACCU_RED_SW_OVERRIDE_BMSK                                              0x10000
+#define HWIO_GCC_IPA_CFG3_GDSCR_GDSC_ACCU_RED_SW_OVERRIDE_SHFT                                                 0x10
+#define HWIO_GCC_IPA_CFG3_GDSCR_GDSC_ACCU_RED_SW_OVERRIDE_DISABLE_FVAL                                          0x0
+#define HWIO_GCC_IPA_CFG3_GDSCR_GDSC_ACCU_RED_SW_OVERRIDE_ENABLE_FVAL                                           0x1
+#define HWIO_GCC_IPA_CFG3_GDSCR_GDSC_SPARE_CTRL_IN_BMSK                                                      0xff00
+#define HWIO_GCC_IPA_CFG3_GDSCR_GDSC_SPARE_CTRL_IN_SHFT                                                         0x8
+#define HWIO_GCC_IPA_CFG3_GDSCR_GDSC_SPARE_CTRL_OUT_BMSK                                                       0xff
+#define HWIO_GCC_IPA_CFG3_GDSCR_GDSC_SPARE_CTRL_OUT_SHFT                                                        0x0
+
+#define HWIO_GCC_IPA_CFG4_GDSCR_ADDR                                                                     (GCC_CLK_CTL_REG_REG_BASE      + 0x00038014)
+#define HWIO_GCC_IPA_CFG4_GDSCR_PHYS                                                                     (GCC_CLK_CTL_REG_REG_BASE_PHYS + 0x00038014)
+#define HWIO_GCC_IPA_CFG4_GDSCR_OFFS                                                                     (GCC_CLK_CTL_REG_REG_BASE_OFFS + 0x00038014)
+#define HWIO_GCC_IPA_CFG4_GDSCR_RMSK                                                                       0xffffff
+#define HWIO_GCC_IPA_CFG4_GDSCR_ATTR                                                                            0x3
+#define HWIO_GCC_IPA_CFG4_GDSCR_IN          \
+        in_dword_masked(HWIO_GCC_IPA_CFG4_GDSCR_ADDR, HWIO_GCC_IPA_CFG4_GDSCR_RMSK)
+#define HWIO_GCC_IPA_CFG4_GDSCR_INM(m)      \
+        in_dword_masked(HWIO_GCC_IPA_CFG4_GDSCR_ADDR, m)
+#define HWIO_GCC_IPA_CFG4_GDSCR_OUT(v)      \
+        out_dword(HWIO_GCC_IPA_CFG4_GDSCR_ADDR,v)
+#define HWIO_GCC_IPA_CFG4_GDSCR_OUTM(m,v) \
+        out_dword_masked_ns(HWIO_GCC_IPA_CFG4_GDSCR_ADDR,m,v,HWIO_GCC_IPA_CFG4_GDSCR_IN)
+#define HWIO_GCC_IPA_CFG4_GDSCR_DLY_UNCLAMPIO_BMSK                                                         0xf00000
+#define HWIO_GCC_IPA_CFG4_GDSCR_DLY_UNCLAMPIO_SHFT                                                             0x14
+#define HWIO_GCC_IPA_CFG4_GDSCR_DLY_RESTOREFF_BMSK                                                          0xf0000
+#define HWIO_GCC_IPA_CFG4_GDSCR_DLY_RESTOREFF_SHFT                                                             0x10
+#define HWIO_GCC_IPA_CFG4_GDSCR_DLY_NORETAINFF_BMSK                                                          0xf000
+#define HWIO_GCC_IPA_CFG4_GDSCR_DLY_NORETAINFF_SHFT                                                             0xc
+#define HWIO_GCC_IPA_CFG4_GDSCR_DLY_DEASSERTARES_BMSK                                                         0xf00
+#define HWIO_GCC_IPA_CFG4_GDSCR_DLY_DEASSERTARES_SHFT                                                           0x8
+#define HWIO_GCC_IPA_CFG4_GDSCR_DLY_CLAMPIO_BMSK                                                               0xf0
+#define HWIO_GCC_IPA_CFG4_GDSCR_DLY_CLAMPIO_SHFT                                                                0x4
+#define HWIO_GCC_IPA_CFG4_GDSCR_DLY_RETAINFF_BMSK                                                               0xf
+#define HWIO_GCC_IPA_CFG4_GDSCR_DLY_RETAINFF_SHFT                                                               0x0
+
+#define HWIO_GCC_IPA_2X_CBCR_ADDR                                                                        (GCC_CLK_CTL_REG_REG_BASE      + 0x00038018)
+#define HWIO_GCC_IPA_2X_CBCR_PHYS                                                                        (GCC_CLK_CTL_REG_REG_BASE_PHYS + 0x00038018)
+#define HWIO_GCC_IPA_2X_CBCR_OFFS                                                                        (GCC_CLK_CTL_REG_REG_BASE_OFFS + 0x00038018)
+#define HWIO_GCC_IPA_2X_CBCR_RMSK                                                                        0x81d07ff5
+#define HWIO_GCC_IPA_2X_CBCR_ATTR                                                                               0x3
+#define HWIO_GCC_IPA_2X_CBCR_IN          \
+        in_dword_masked(HWIO_GCC_IPA_2X_CBCR_ADDR, HWIO_GCC_IPA_2X_CBCR_RMSK)
+#define HWIO_GCC_IPA_2X_CBCR_INM(m)      \
+        in_dword_masked(HWIO_GCC_IPA_2X_CBCR_ADDR, m)
+#define HWIO_GCC_IPA_2X_CBCR_OUT(v)      \
+        out_dword(HWIO_GCC_IPA_2X_CBCR_ADDR,v)
+#define HWIO_GCC_IPA_2X_CBCR_OUTM(m,v) \
+        out_dword_masked_ns(HWIO_GCC_IPA_2X_CBCR_ADDR,m,v,HWIO_GCC_IPA_2X_CBCR_IN)
+#define HWIO_GCC_IPA_2X_CBCR_CLK_OFF_BMSK                                                                0x80000000
+#define HWIO_GCC_IPA_2X_CBCR_CLK_OFF_SHFT                                                                      0x1f
+#define HWIO_GCC_IPA_2X_CBCR_IGNORE_ALL_ARES_BMSK                                                         0x1000000
+#define HWIO_GCC_IPA_2X_CBCR_IGNORE_ALL_ARES_SHFT                                                              0x18
+#define HWIO_GCC_IPA_2X_CBCR_IGNORE_ALL_CLK_DIS_BMSK                                                       0x800000
+#define HWIO_GCC_IPA_2X_CBCR_IGNORE_ALL_CLK_DIS_SHFT                                                           0x17
+#define HWIO_GCC_IPA_2X_CBCR_CLK_DIS_BMSK                                                                  0x400000
+#define HWIO_GCC_IPA_2X_CBCR_CLK_DIS_SHFT                                                                      0x16
+#define HWIO_GCC_IPA_2X_CBCR_IGNORE_RPMH_CLK_DIS_BMSK                                                      0x100000
+#define HWIO_GCC_IPA_2X_CBCR_IGNORE_RPMH_CLK_DIS_SHFT                                                          0x14
+#define HWIO_GCC_IPA_2X_CBCR_FORCE_MEM_CORE_ON_BMSK                                                          0x4000
+#define HWIO_GCC_IPA_2X_CBCR_FORCE_MEM_CORE_ON_SHFT                                                             0xe
+#define HWIO_GCC_IPA_2X_CBCR_FORCE_MEM_CORE_ON_FORCE_DISABLE_FVAL                                               0x0
+#define HWIO_GCC_IPA_2X_CBCR_FORCE_MEM_CORE_ON_FORCE_ENABLE_FVAL                                                0x1
+#define HWIO_GCC_IPA_2X_CBCR_FORCE_MEM_PERIPH_ON_BMSK                                                        0x2000
+#define HWIO_GCC_IPA_2X_CBCR_FORCE_MEM_PERIPH_ON_SHFT                                                           0xd
+#define HWIO_GCC_IPA_2X_CBCR_FORCE_MEM_PERIPH_ON_FORCE_DISABLE_FVAL                                             0x0
+#define HWIO_GCC_IPA_2X_CBCR_FORCE_MEM_PERIPH_ON_FORCE_ENABLE_FVAL                                              0x1
+#define HWIO_GCC_IPA_2X_CBCR_FORCE_MEM_PERIPH_OFF_BMSK                                                       0x1000
+#define HWIO_GCC_IPA_2X_CBCR_FORCE_MEM_PERIPH_OFF_SHFT                                                          0xc
+#define HWIO_GCC_IPA_2X_CBCR_FORCE_MEM_PERIPH_OFF_FORCE_DISABLE_FVAL                                            0x0
+#define HWIO_GCC_IPA_2X_CBCR_FORCE_MEM_PERIPH_OFF_FORCE_ENABLE_FVAL                                             0x1
+#define HWIO_GCC_IPA_2X_CBCR_WAKEUP_BMSK                                                                      0xf00
+#define HWIO_GCC_IPA_2X_CBCR_WAKEUP_SHFT                                                                        0x8
+#define HWIO_GCC_IPA_2X_CBCR_WAKEUP_CLOCK0_FVAL                                                                 0x0
+#define HWIO_GCC_IPA_2X_CBCR_WAKEUP_CLOCK1_FVAL                                                                 0x1
+#define HWIO_GCC_IPA_2X_CBCR_WAKEUP_CLOCK2_FVAL                                                                 0x2
+#define HWIO_GCC_IPA_2X_CBCR_WAKEUP_CLOCK3_FVAL                                                                 0x3
+#define HWIO_GCC_IPA_2X_CBCR_WAKEUP_CLOCK4_FVAL                                                                 0x4
+#define HWIO_GCC_IPA_2X_CBCR_WAKEUP_CLOCK5_FVAL                                                                 0x5
+#define HWIO_GCC_IPA_2X_CBCR_WAKEUP_CLOCK6_FVAL                                                                 0x6
+#define HWIO_GCC_IPA_2X_CBCR_WAKEUP_CLOCK7_FVAL                                                                 0x7
+#define HWIO_GCC_IPA_2X_CBCR_WAKEUP_CLOCK8_FVAL                                                                 0x8
+#define HWIO_GCC_IPA_2X_CBCR_WAKEUP_CLOCK9_FVAL                                                                 0x9
+#define HWIO_GCC_IPA_2X_CBCR_WAKEUP_CLOCK10_FVAL                                                                0xa
+#define HWIO_GCC_IPA_2X_CBCR_WAKEUP_CLOCK11_FVAL                                                                0xb
+#define HWIO_GCC_IPA_2X_CBCR_WAKEUP_CLOCK12_FVAL                                                                0xc
+#define HWIO_GCC_IPA_2X_CBCR_WAKEUP_CLOCK13_FVAL                                                                0xd
+#define HWIO_GCC_IPA_2X_CBCR_WAKEUP_CLOCK14_FVAL                                                                0xe
+#define HWIO_GCC_IPA_2X_CBCR_WAKEUP_CLOCK15_FVAL                                                                0xf
+#define HWIO_GCC_IPA_2X_CBCR_SLEEP_BMSK                                                                        0xf0
+#define HWIO_GCC_IPA_2X_CBCR_SLEEP_SHFT                                                                         0x4
+#define HWIO_GCC_IPA_2X_CBCR_SLEEP_CLOCK0_FVAL                                                                  0x0
+#define HWIO_GCC_IPA_2X_CBCR_SLEEP_CLOCK1_FVAL                                                                  0x1
+#define HWIO_GCC_IPA_2X_CBCR_SLEEP_CLOCK2_FVAL                                                                  0x2
+#define HWIO_GCC_IPA_2X_CBCR_SLEEP_CLOCK3_FVAL                                                                  0x3
+#define HWIO_GCC_IPA_2X_CBCR_SLEEP_CLOCK4_FVAL                                                                  0x4
+#define HWIO_GCC_IPA_2X_CBCR_SLEEP_CLOCK5_FVAL                                                                  0x5
+#define HWIO_GCC_IPA_2X_CBCR_SLEEP_CLOCK6_FVAL                                                                  0x6
+#define HWIO_GCC_IPA_2X_CBCR_SLEEP_CLOCK7_FVAL                                                                  0x7
+#define HWIO_GCC_IPA_2X_CBCR_SLEEP_CLOCK8_FVAL                                                                  0x8
+#define HWIO_GCC_IPA_2X_CBCR_SLEEP_CLOCK9_FVAL                                                                  0x9
+#define HWIO_GCC_IPA_2X_CBCR_SLEEP_CLOCK10_FVAL                                                                 0xa
+#define HWIO_GCC_IPA_2X_CBCR_SLEEP_CLOCK11_FVAL                                                                 0xb
+#define HWIO_GCC_IPA_2X_CBCR_SLEEP_CLOCK12_FVAL                                                                 0xc
+#define HWIO_GCC_IPA_2X_CBCR_SLEEP_CLOCK13_FVAL                                                                 0xd
+#define HWIO_GCC_IPA_2X_CBCR_SLEEP_CLOCK14_FVAL                                                                 0xe
+#define HWIO_GCC_IPA_2X_CBCR_SLEEP_CLOCK15_FVAL                                                                 0xf
+#define HWIO_GCC_IPA_2X_CBCR_CLK_ARES_BMSK                                                                      0x4
+#define HWIO_GCC_IPA_2X_CBCR_CLK_ARES_SHFT                                                                      0x2
+#define HWIO_GCC_IPA_2X_CBCR_CLK_ARES_NO_RESET_FVAL                                                             0x0
+#define HWIO_GCC_IPA_2X_CBCR_CLK_ARES_RESET_FVAL                                                                0x1
+#define HWIO_GCC_IPA_2X_CBCR_CLK_ENABLE_BMSK                                                                    0x1
+#define HWIO_GCC_IPA_2X_CBCR_CLK_ENABLE_SHFT                                                                    0x0
+#define HWIO_GCC_IPA_2X_CBCR_CLK_ENABLE_DISABLE_FVAL                                                            0x0
+#define HWIO_GCC_IPA_2X_CBCR_CLK_ENABLE_ENABLE_FVAL                                                             0x1
+
+#define HWIO_GCC_IPA_2X_SREGR_ADDR                                                                       (GCC_CLK_CTL_REG_REG_BASE      + 0x0003801c)
+#define HWIO_GCC_IPA_2X_SREGR_PHYS                                                                       (GCC_CLK_CTL_REG_REG_BASE_PHYS + 0x0003801c)
+#define HWIO_GCC_IPA_2X_SREGR_OFFS                                                                       (GCC_CLK_CTL_REG_REG_BASE_OFFS + 0x0003801c)
+#define HWIO_GCC_IPA_2X_SREGR_RMSK                                                                       0xfffffffe
+#define HWIO_GCC_IPA_2X_SREGR_ATTR                                                                              0x3
+#define HWIO_GCC_IPA_2X_SREGR_IN          \
+        in_dword_masked(HWIO_GCC_IPA_2X_SREGR_ADDR, HWIO_GCC_IPA_2X_SREGR_RMSK)
+#define HWIO_GCC_IPA_2X_SREGR_INM(m)      \
+        in_dword_masked(HWIO_GCC_IPA_2X_SREGR_ADDR, m)
+#define HWIO_GCC_IPA_2X_SREGR_OUT(v)      \
+        out_dword(HWIO_GCC_IPA_2X_SREGR_ADDR,v)
+#define HWIO_GCC_IPA_2X_SREGR_OUTM(m,v) \
+        out_dword_masked_ns(HWIO_GCC_IPA_2X_SREGR_ADDR,m,v,HWIO_GCC_IPA_2X_SREGR_IN)
+#define HWIO_GCC_IPA_2X_SREGR_SREG_PSCBC_SPARE_CTRL_OUT_BMSK                                             0xff000000
+#define HWIO_GCC_IPA_2X_SREGR_SREG_PSCBC_SPARE_CTRL_OUT_SHFT                                                   0x18
+#define HWIO_GCC_IPA_2X_SREGR_SREG_PSCBC_SPARE_CTRL_IN_BMSK                                                0xff0000
+#define HWIO_GCC_IPA_2X_SREGR_SREG_PSCBC_SPARE_CTRL_IN_SHFT                                                    0x10
+#define HWIO_GCC_IPA_2X_SREGR_IGNORE_GDSC_PWR_DWN_CSR_BMSK                                                   0x8000
+#define HWIO_GCC_IPA_2X_SREGR_IGNORE_GDSC_PWR_DWN_CSR_SHFT                                                      0xf
+#define HWIO_GCC_IPA_2X_SREGR_IGNORE_GDSC_PWR_DWN_CSR_NO_IGNORE_FVAL                                            0x0
+#define HWIO_GCC_IPA_2X_SREGR_IGNORE_GDSC_PWR_DWN_CSR_IGNORE_FVAL                                               0x1
+#define HWIO_GCC_IPA_2X_SREGR_PSCBC_SLP_STG_MODE_CSR_BMSK                                                    0x4000
+#define HWIO_GCC_IPA_2X_SREGR_PSCBC_SLP_STG_MODE_CSR_SHFT                                                       0xe
+#define HWIO_GCC_IPA_2X_SREGR_PSCBC_SLP_STG_MODE_CSR_SREG_PSCBC_MODE_FVAL                                       0x0
+#define HWIO_GCC_IPA_2X_SREGR_PSCBC_SLP_STG_MODE_CSR_PSCBC_SLP_STG_MODE_FVAL                                    0x1
+#define HWIO_GCC_IPA_2X_SREGR_MEM_CPH_RST_SW_OVERRIDE_BMSK                                                   0x2000
+#define HWIO_GCC_IPA_2X_SREGR_MEM_CPH_RST_SW_OVERRIDE_SHFT                                                      0xd
+#define HWIO_GCC_IPA_2X_SREGR_MEM_CPH_RST_SW_OVERRIDE_NO_OVERRIDE_FVAL                                          0x0
+#define HWIO_GCC_IPA_2X_SREGR_MEM_CPH_RST_SW_OVERRIDE_OVERRIDE_FVAL                                             0x1
+#define HWIO_GCC_IPA_2X_SREGR_SW_SM_PSCBC_SEQ_IN_OVERRIDE_BMSK                                               0x1000
+#define HWIO_GCC_IPA_2X_SREGR_SW_SM_PSCBC_SEQ_IN_OVERRIDE_SHFT                                                  0xc
+#define HWIO_GCC_IPA_2X_SREGR_SW_SM_PSCBC_SEQ_IN_OVERRIDE_NO_RESET_FVAL                                         0x0
+#define HWIO_GCC_IPA_2X_SREGR_SW_SM_PSCBC_SEQ_IN_OVERRIDE_RESET_FVAL                                            0x1
+#define HWIO_GCC_IPA_2X_SREGR_MEM_CORE_ON_ACK_BMSK                                                            0x800
+#define HWIO_GCC_IPA_2X_SREGR_MEM_CORE_ON_ACK_SHFT                                                              0xb
+#define HWIO_GCC_IPA_2X_SREGR_MEM_PERIPH_ON_ACK_BMSK                                                          0x400
+#define HWIO_GCC_IPA_2X_SREGR_MEM_PERIPH_ON_ACK_SHFT                                                            0xa
+#define HWIO_GCC_IPA_2X_SREGR_SW_DIV_RATIO_SLP_STG_CLK_BMSK                                                   0x300
+#define HWIO_GCC_IPA_2X_SREGR_SW_DIV_RATIO_SLP_STG_CLK_SHFT                                                     0x8
+#define HWIO_GCC_IPA_2X_SREGR_SW_DIV_RATIO_SLP_STG_CLK_DIV_BY_1_FVAL                                            0x0
+#define HWIO_GCC_IPA_2X_SREGR_SW_DIV_RATIO_SLP_STG_CLK_DIV_BY_2_FVAL                                            0x1
+#define HWIO_GCC_IPA_2X_SREGR_SW_DIV_RATIO_SLP_STG_CLK_DIV_BY_4_FVAL                                            0x2
+#define HWIO_GCC_IPA_2X_SREGR_SW_DIV_RATIO_SLP_STG_CLK_DIV_BY_8_FVAL                                            0x3
+#define HWIO_GCC_IPA_2X_SREGR_MEM_CPH_ENABLE_BMSK                                                              0x80
+#define HWIO_GCC_IPA_2X_SREGR_MEM_CPH_ENABLE_SHFT                                                               0x7
+#define HWIO_GCC_IPA_2X_SREGR_MEM_CPH_ENABLE_DISABLE_FVAL                                                       0x0
+#define HWIO_GCC_IPA_2X_SREGR_MEM_CPH_ENABLE_ENABLE_FVAL                                                        0x1
+#define HWIO_GCC_IPA_2X_SREGR_FORCE_CLK_ON_BMSK                                                                0x40
+#define HWIO_GCC_IPA_2X_SREGR_FORCE_CLK_ON_SHFT                                                                 0x6
+#define HWIO_GCC_IPA_2X_SREGR_FORCE_CLK_ON_NO_FORCE_FVAL                                                        0x0
+#define HWIO_GCC_IPA_2X_SREGR_FORCE_CLK_ON_FORCE_ENABLE_FVAL                                                    0x1
+#define HWIO_GCC_IPA_2X_SREGR_SW_RST_SEL_SLP_STG_BMSK                                                          0x20
+#define HWIO_GCC_IPA_2X_SREGR_SW_RST_SEL_SLP_STG_SHFT                                                           0x5
+#define HWIO_GCC_IPA_2X_SREGR_SW_RST_SEL_SLP_STG_SELECT_THE_HARDWARE_ARES_FVAL                                  0x0
+#define HWIO_GCC_IPA_2X_SREGR_SW_RST_SEL_SLP_STG_SELECT_THE_SW_RST_SLP_STG_BIT_FVAL                             0x1
+#define HWIO_GCC_IPA_2X_SREGR_SW_RST_SLP_STG_BMSK                                                              0x10
+#define HWIO_GCC_IPA_2X_SREGR_SW_RST_SLP_STG_SHFT                                                               0x4
+#define HWIO_GCC_IPA_2X_SREGR_SW_RST_SLP_STG_DE_ASSERTION_OF_THE_RESET_FVAL                                     0x0
+#define HWIO_GCC_IPA_2X_SREGR_SW_RST_SLP_STG_ASSERTION_OF_THE_RESET_FVAL                                        0x1
+#define HWIO_GCC_IPA_2X_SREGR_SW_CTRL_PWR_DOWN_BMSK                                                             0x8
+#define HWIO_GCC_IPA_2X_SREGR_SW_CTRL_PWR_DOWN_SHFT                                                             0x3
+#define HWIO_GCC_IPA_2X_SREGR_SW_CTRL_PWR_DOWN_NO_SW_CTRL_FVAL                                                  0x0
+#define HWIO_GCC_IPA_2X_SREGR_SW_CTRL_PWR_DOWN_SW_CTRL_FVAL                                                     0x1
+#define HWIO_GCC_IPA_2X_SREGR_SW_CLK_EN_SEL_SLP_STG_BMSK                                                        0x4
+#define HWIO_GCC_IPA_2X_SREGR_SW_CLK_EN_SEL_SLP_STG_SHFT                                                        0x2
+#define HWIO_GCC_IPA_2X_SREGR_SW_CLK_EN_SEL_SLP_STG_SLP_STG_CLK_GATE_CONTROLD_BY_HW_FSM_FVAL                    0x0
+#define HWIO_GCC_IPA_2X_SREGR_SW_CLK_EN_SEL_SLP_STG_SLP_STG_CLK_GATE_CONTROLD_BY_SW_CLK_EN_SLP_STG_BIT_FVAL        0x1
+#define HWIO_GCC_IPA_2X_SREGR_SW_CLK_EN_SLP_STG_BMSK                                                            0x2
+#define HWIO_GCC_IPA_2X_SREGR_SW_CLK_EN_SLP_STG_SHFT                                                            0x1
+#define HWIO_GCC_IPA_2X_SREGR_SW_CLK_EN_SLP_STG_SLP_STG_CLOCK_DISABLE_FVAL                                      0x0
+#define HWIO_GCC_IPA_2X_SREGR_SW_CLK_EN_SLP_STG_SLP_STG_CLOCK_ENABLE_FVAL                                       0x1
+
+#define HWIO_GCC_IPA_CBCR_ADDR                                                                           (GCC_CLK_CTL_REG_REG_BASE      + 0x00038020)
+#define HWIO_GCC_IPA_CBCR_PHYS                                                                           (GCC_CLK_CTL_REG_REG_BASE_PHYS + 0x00038020)
+#define HWIO_GCC_IPA_CBCR_OFFS                                                                           (GCC_CLK_CTL_REG_REG_BASE_OFFS + 0x00038020)
+#define HWIO_GCC_IPA_CBCR_RMSK                                                                           0x81d07ff5
+#define HWIO_GCC_IPA_CBCR_ATTR                                                                                  0x3
+#define HWIO_GCC_IPA_CBCR_IN          \
+        in_dword_masked(HWIO_GCC_IPA_CBCR_ADDR, HWIO_GCC_IPA_CBCR_RMSK)
+#define HWIO_GCC_IPA_CBCR_INM(m)      \
+        in_dword_masked(HWIO_GCC_IPA_CBCR_ADDR, m)
+#define HWIO_GCC_IPA_CBCR_OUT(v)      \
+        out_dword(HWIO_GCC_IPA_CBCR_ADDR,v)
+#define HWIO_GCC_IPA_CBCR_OUTM(m,v) \
+        out_dword_masked_ns(HWIO_GCC_IPA_CBCR_ADDR,m,v,HWIO_GCC_IPA_CBCR_IN)
+#define HWIO_GCC_IPA_CBCR_CLK_OFF_BMSK                                                                   0x80000000
+#define HWIO_GCC_IPA_CBCR_CLK_OFF_SHFT                                                                         0x1f
+#define HWIO_GCC_IPA_CBCR_IGNORE_ALL_ARES_BMSK                                                            0x1000000
+#define HWIO_GCC_IPA_CBCR_IGNORE_ALL_ARES_SHFT                                                                 0x18
+#define HWIO_GCC_IPA_CBCR_IGNORE_ALL_CLK_DIS_BMSK                                                          0x800000
+#define HWIO_GCC_IPA_CBCR_IGNORE_ALL_CLK_DIS_SHFT                                                              0x17
+#define HWIO_GCC_IPA_CBCR_CLK_DIS_BMSK                                                                     0x400000
+#define HWIO_GCC_IPA_CBCR_CLK_DIS_SHFT                                                                         0x16
+#define HWIO_GCC_IPA_CBCR_IGNORE_RPMH_CLK_DIS_BMSK                                                         0x100000
+#define HWIO_GCC_IPA_CBCR_IGNORE_RPMH_CLK_DIS_SHFT                                                             0x14
+#define HWIO_GCC_IPA_CBCR_FORCE_MEM_CORE_ON_BMSK                                                             0x4000
+#define HWIO_GCC_IPA_CBCR_FORCE_MEM_CORE_ON_SHFT                                                                0xe
+#define HWIO_GCC_IPA_CBCR_FORCE_MEM_CORE_ON_FORCE_DISABLE_FVAL                                                  0x0
+#define HWIO_GCC_IPA_CBCR_FORCE_MEM_CORE_ON_FORCE_ENABLE_FVAL                                                   0x1
+#define HWIO_GCC_IPA_CBCR_FORCE_MEM_PERIPH_ON_BMSK                                                           0x2000
+#define HWIO_GCC_IPA_CBCR_FORCE_MEM_PERIPH_ON_SHFT                                                              0xd
+#define HWIO_GCC_IPA_CBCR_FORCE_MEM_PERIPH_ON_FORCE_DISABLE_FVAL                                                0x0
+#define HWIO_GCC_IPA_CBCR_FORCE_MEM_PERIPH_ON_FORCE_ENABLE_FVAL                                                 0x1
+#define HWIO_GCC_IPA_CBCR_FORCE_MEM_PERIPH_OFF_BMSK                                                          0x1000
+#define HWIO_GCC_IPA_CBCR_FORCE_MEM_PERIPH_OFF_SHFT                                                             0xc
+#define HWIO_GCC_IPA_CBCR_FORCE_MEM_PERIPH_OFF_FORCE_DISABLE_FVAL                                               0x0
+#define HWIO_GCC_IPA_CBCR_FORCE_MEM_PERIPH_OFF_FORCE_ENABLE_FVAL                                                0x1
+#define HWIO_GCC_IPA_CBCR_WAKEUP_BMSK                                                                         0xf00
+#define HWIO_GCC_IPA_CBCR_WAKEUP_SHFT                                                                           0x8
+#define HWIO_GCC_IPA_CBCR_WAKEUP_CLOCK0_FVAL                                                                    0x0
+#define HWIO_GCC_IPA_CBCR_WAKEUP_CLOCK1_FVAL                                                                    0x1
+#define HWIO_GCC_IPA_CBCR_WAKEUP_CLOCK2_FVAL                                                                    0x2
+#define HWIO_GCC_IPA_CBCR_WAKEUP_CLOCK3_FVAL                                                                    0x3
+#define HWIO_GCC_IPA_CBCR_WAKEUP_CLOCK4_FVAL                                                                    0x4
+#define HWIO_GCC_IPA_CBCR_WAKEUP_CLOCK5_FVAL                                                                    0x5
+#define HWIO_GCC_IPA_CBCR_WAKEUP_CLOCK6_FVAL                                                                    0x6
+#define HWIO_GCC_IPA_CBCR_WAKEUP_CLOCK7_FVAL                                                                    0x7
+#define HWIO_GCC_IPA_CBCR_WAKEUP_CLOCK8_FVAL                                                                    0x8
+#define HWIO_GCC_IPA_CBCR_WAKEUP_CLOCK9_FVAL                                                                    0x9
+#define HWIO_GCC_IPA_CBCR_WAKEUP_CLOCK10_FVAL                                                                   0xa
+#define HWIO_GCC_IPA_CBCR_WAKEUP_CLOCK11_FVAL                                                                   0xb
+#define HWIO_GCC_IPA_CBCR_WAKEUP_CLOCK12_FVAL                                                                   0xc
+#define HWIO_GCC_IPA_CBCR_WAKEUP_CLOCK13_FVAL                                                                   0xd
+#define HWIO_GCC_IPA_CBCR_WAKEUP_CLOCK14_FVAL                                                                   0xe
+#define HWIO_GCC_IPA_CBCR_WAKEUP_CLOCK15_FVAL                                                                   0xf
+#define HWIO_GCC_IPA_CBCR_SLEEP_BMSK                                                                           0xf0
+#define HWIO_GCC_IPA_CBCR_SLEEP_SHFT                                                                            0x4
+#define HWIO_GCC_IPA_CBCR_SLEEP_CLOCK0_FVAL                                                                     0x0
+#define HWIO_GCC_IPA_CBCR_SLEEP_CLOCK1_FVAL                                                                     0x1
+#define HWIO_GCC_IPA_CBCR_SLEEP_CLOCK2_FVAL                                                                     0x2
+#define HWIO_GCC_IPA_CBCR_SLEEP_CLOCK3_FVAL                                                                     0x3
+#define HWIO_GCC_IPA_CBCR_SLEEP_CLOCK4_FVAL                                                                     0x4
+#define HWIO_GCC_IPA_CBCR_SLEEP_CLOCK5_FVAL                                                                     0x5
+#define HWIO_GCC_IPA_CBCR_SLEEP_CLOCK6_FVAL                                                                     0x6
+#define HWIO_GCC_IPA_CBCR_SLEEP_CLOCK7_FVAL                                                                     0x7
+#define HWIO_GCC_IPA_CBCR_SLEEP_CLOCK8_FVAL                                                                     0x8
+#define HWIO_GCC_IPA_CBCR_SLEEP_CLOCK9_FVAL                                                                     0x9
+#define HWIO_GCC_IPA_CBCR_SLEEP_CLOCK10_FVAL                                                                    0xa
+#define HWIO_GCC_IPA_CBCR_SLEEP_CLOCK11_FVAL                                                                    0xb
+#define HWIO_GCC_IPA_CBCR_SLEEP_CLOCK12_FVAL                                                                    0xc
+#define HWIO_GCC_IPA_CBCR_SLEEP_CLOCK13_FVAL                                                                    0xd
+#define HWIO_GCC_IPA_CBCR_SLEEP_CLOCK14_FVAL                                                                    0xe
+#define HWIO_GCC_IPA_CBCR_SLEEP_CLOCK15_FVAL                                                                    0xf
+#define HWIO_GCC_IPA_CBCR_CLK_ARES_BMSK                                                                         0x4
+#define HWIO_GCC_IPA_CBCR_CLK_ARES_SHFT                                                                         0x2
+#define HWIO_GCC_IPA_CBCR_CLK_ARES_NO_RESET_FVAL                                                                0x0
+#define HWIO_GCC_IPA_CBCR_CLK_ARES_RESET_FVAL                                                                   0x1
+#define HWIO_GCC_IPA_CBCR_CLK_ENABLE_BMSK                                                                       0x1
+#define HWIO_GCC_IPA_CBCR_CLK_ENABLE_SHFT                                                                       0x0
+#define HWIO_GCC_IPA_CBCR_CLK_ENABLE_DISABLE_FVAL                                                               0x0
+#define HWIO_GCC_IPA_CBCR_CLK_ENABLE_ENABLE_FVAL                                                                0x1
+
+#define HWIO_GCC_IPA_SREGR_ADDR                                                                          (GCC_CLK_CTL_REG_REG_BASE      + 0x00038024)
+#define HWIO_GCC_IPA_SREGR_PHYS                                                                          (GCC_CLK_CTL_REG_REG_BASE_PHYS + 0x00038024)
+#define HWIO_GCC_IPA_SREGR_OFFS                                                                          (GCC_CLK_CTL_REG_REG_BASE_OFFS + 0x00038024)
+#define HWIO_GCC_IPA_SREGR_RMSK                                                                          0xfffffffe
+#define HWIO_GCC_IPA_SREGR_ATTR                                                                                 0x3
+#define HWIO_GCC_IPA_SREGR_IN          \
+        in_dword_masked(HWIO_GCC_IPA_SREGR_ADDR, HWIO_GCC_IPA_SREGR_RMSK)
+#define HWIO_GCC_IPA_SREGR_INM(m)      \
+        in_dword_masked(HWIO_GCC_IPA_SREGR_ADDR, m)
+#define HWIO_GCC_IPA_SREGR_OUT(v)      \
+        out_dword(HWIO_GCC_IPA_SREGR_ADDR,v)
+#define HWIO_GCC_IPA_SREGR_OUTM(m,v) \
+        out_dword_masked_ns(HWIO_GCC_IPA_SREGR_ADDR,m,v,HWIO_GCC_IPA_SREGR_IN)
+#define HWIO_GCC_IPA_SREGR_SREG_PSCBC_SPARE_CTRL_OUT_BMSK                                                0xff000000
+#define HWIO_GCC_IPA_SREGR_SREG_PSCBC_SPARE_CTRL_OUT_SHFT                                                      0x18
+#define HWIO_GCC_IPA_SREGR_SREG_PSCBC_SPARE_CTRL_IN_BMSK                                                   0xff0000
+#define HWIO_GCC_IPA_SREGR_SREG_PSCBC_SPARE_CTRL_IN_SHFT                                                       0x10
+#define HWIO_GCC_IPA_SREGR_IGNORE_GDSC_PWR_DWN_CSR_BMSK                                                      0x8000
+#define HWIO_GCC_IPA_SREGR_IGNORE_GDSC_PWR_DWN_CSR_SHFT                                                         0xf
+#define HWIO_GCC_IPA_SREGR_IGNORE_GDSC_PWR_DWN_CSR_NO_IGNORE_FVAL                                               0x0
+#define HWIO_GCC_IPA_SREGR_IGNORE_GDSC_PWR_DWN_CSR_IGNORE_FVAL                                                  0x1
+#define HWIO_GCC_IPA_SREGR_PSCBC_SLP_STG_MODE_CSR_BMSK                                                       0x4000
+#define HWIO_GCC_IPA_SREGR_PSCBC_SLP_STG_MODE_CSR_SHFT                                                          0xe
+#define HWIO_GCC_IPA_SREGR_PSCBC_SLP_STG_MODE_CSR_SREG_PSCBC_MODE_FVAL                                          0x0
+#define HWIO_GCC_IPA_SREGR_PSCBC_SLP_STG_MODE_CSR_PSCBC_SLP_STG_MODE_FVAL                                       0x1
+#define HWIO_GCC_IPA_SREGR_MEM_CPH_RST_SW_OVERRIDE_BMSK                                                      0x2000
+#define HWIO_GCC_IPA_SREGR_MEM_CPH_RST_SW_OVERRIDE_SHFT                                                         0xd
+#define HWIO_GCC_IPA_SREGR_MEM_CPH_RST_SW_OVERRIDE_NO_OVERRIDE_FVAL                                             0x0
+#define HWIO_GCC_IPA_SREGR_MEM_CPH_RST_SW_OVERRIDE_OVERRIDE_FVAL                                                0x1
+#define HWIO_GCC_IPA_SREGR_SW_SM_PSCBC_SEQ_IN_OVERRIDE_BMSK                                                  0x1000
+#define HWIO_GCC_IPA_SREGR_SW_SM_PSCBC_SEQ_IN_OVERRIDE_SHFT                                                     0xc
+#define HWIO_GCC_IPA_SREGR_SW_SM_PSCBC_SEQ_IN_OVERRIDE_NO_RESET_FVAL                                            0x0
+#define HWIO_GCC_IPA_SREGR_SW_SM_PSCBC_SEQ_IN_OVERRIDE_RESET_FVAL                                               0x1
+#define HWIO_GCC_IPA_SREGR_MEM_CORE_ON_ACK_BMSK                                                               0x800
+#define HWIO_GCC_IPA_SREGR_MEM_CORE_ON_ACK_SHFT                                                                 0xb
+#define HWIO_GCC_IPA_SREGR_MEM_PERIPH_ON_ACK_BMSK                                                             0x400
+#define HWIO_GCC_IPA_SREGR_MEM_PERIPH_ON_ACK_SHFT                                                               0xa
+#define HWIO_GCC_IPA_SREGR_SW_DIV_RATIO_SLP_STG_CLK_BMSK                                                      0x300
+#define HWIO_GCC_IPA_SREGR_SW_DIV_RATIO_SLP_STG_CLK_SHFT                                                        0x8
+#define HWIO_GCC_IPA_SREGR_SW_DIV_RATIO_SLP_STG_CLK_DIV_BY_1_FVAL                                               0x0
+#define HWIO_GCC_IPA_SREGR_SW_DIV_RATIO_SLP_STG_CLK_DIV_BY_2_FVAL                                               0x1
+#define HWIO_GCC_IPA_SREGR_SW_DIV_RATIO_SLP_STG_CLK_DIV_BY_4_FVAL                                               0x2
+#define HWIO_GCC_IPA_SREGR_SW_DIV_RATIO_SLP_STG_CLK_DIV_BY_8_FVAL                                               0x3
+#define HWIO_GCC_IPA_SREGR_MEM_CPH_ENABLE_BMSK                                                                 0x80
+#define HWIO_GCC_IPA_SREGR_MEM_CPH_ENABLE_SHFT                                                                  0x7
+#define HWIO_GCC_IPA_SREGR_MEM_CPH_ENABLE_DISABLE_FVAL                                                          0x0
+#define HWIO_GCC_IPA_SREGR_MEM_CPH_ENABLE_ENABLE_FVAL                                                           0x1
+#define HWIO_GCC_IPA_SREGR_FORCE_CLK_ON_BMSK                                                                   0x40
+#define HWIO_GCC_IPA_SREGR_FORCE_CLK_ON_SHFT                                                                    0x6
+#define HWIO_GCC_IPA_SREGR_FORCE_CLK_ON_NO_FORCE_FVAL                                                           0x0
+#define HWIO_GCC_IPA_SREGR_FORCE_CLK_ON_FORCE_ENABLE_FVAL                                                       0x1
+#define HWIO_GCC_IPA_SREGR_SW_RST_SEL_SLP_STG_BMSK                                                             0x20
+#define HWIO_GCC_IPA_SREGR_SW_RST_SEL_SLP_STG_SHFT                                                              0x5
+#define HWIO_GCC_IPA_SREGR_SW_RST_SEL_SLP_STG_SELECT_THE_HARDWARE_ARES_FVAL                                     0x0
+#define HWIO_GCC_IPA_SREGR_SW_RST_SEL_SLP_STG_SELECT_THE_SW_RST_SLP_STG_BIT_FVAL                                0x1
+#define HWIO_GCC_IPA_SREGR_SW_RST_SLP_STG_BMSK                                                                 0x10
+#define HWIO_GCC_IPA_SREGR_SW_RST_SLP_STG_SHFT                                                                  0x4
+#define HWIO_GCC_IPA_SREGR_SW_RST_SLP_STG_DE_ASSERTION_OF_THE_RESET_FVAL                                        0x0
+#define HWIO_GCC_IPA_SREGR_SW_RST_SLP_STG_ASSERTION_OF_THE_RESET_FVAL                                           0x1
+#define HWIO_GCC_IPA_SREGR_SW_CTRL_PWR_DOWN_BMSK                                                                0x8
+#define HWIO_GCC_IPA_SREGR_SW_CTRL_PWR_DOWN_SHFT                                                                0x3
+#define HWIO_GCC_IPA_SREGR_SW_CTRL_PWR_DOWN_NO_SW_CTRL_FVAL                                                     0x0
+#define HWIO_GCC_IPA_SREGR_SW_CTRL_PWR_DOWN_SW_CTRL_FVAL                                                        0x1
+#define HWIO_GCC_IPA_SREGR_SW_CLK_EN_SEL_SLP_STG_BMSK                                                           0x4
+#define HWIO_GCC_IPA_SREGR_SW_CLK_EN_SEL_SLP_STG_SHFT                                                           0x2
+#define HWIO_GCC_IPA_SREGR_SW_CLK_EN_SEL_SLP_STG_SLP_STG_CLK_GATE_CONTROLD_BY_HW_FSM_FVAL                       0x0
+#define HWIO_GCC_IPA_SREGR_SW_CLK_EN_SEL_SLP_STG_SLP_STG_CLK_GATE_CONTROLD_BY_SW_CLK_EN_SLP_STG_BIT_FVAL        0x1
+#define HWIO_GCC_IPA_SREGR_SW_CLK_EN_SLP_STG_BMSK                                                               0x2
+#define HWIO_GCC_IPA_SREGR_SW_CLK_EN_SLP_STG_SHFT                                                               0x1
+#define HWIO_GCC_IPA_SREGR_SW_CLK_EN_SLP_STG_SLP_STG_CLOCK_DISABLE_FVAL                                         0x0
+#define HWIO_GCC_IPA_SREGR_SW_CLK_EN_SLP_STG_SLP_STG_CLOCK_ENABLE_FVAL                                          0x1
+
+#define HWIO_GCC_IPA_AHB_CBCR_ADDR                                                                       (GCC_CLK_CTL_REG_REG_BASE      + 0x00038028)
+#define HWIO_GCC_IPA_AHB_CBCR_PHYS                                                                       (GCC_CLK_CTL_REG_REG_BASE_PHYS + 0x00038028)
+#define HWIO_GCC_IPA_AHB_CBCR_OFFS                                                                       (GCC_CLK_CTL_REG_REG_BASE_OFFS + 0x00038028)
+#define HWIO_GCC_IPA_AHB_CBCR_RMSK                                                                       0x81d0000f
+#define HWIO_GCC_IPA_AHB_CBCR_ATTR                                                                              0x3
+#define HWIO_GCC_IPA_AHB_CBCR_IN          \
+        in_dword_masked(HWIO_GCC_IPA_AHB_CBCR_ADDR, HWIO_GCC_IPA_AHB_CBCR_RMSK)
+#define HWIO_GCC_IPA_AHB_CBCR_INM(m)      \
+        in_dword_masked(HWIO_GCC_IPA_AHB_CBCR_ADDR, m)
+#define HWIO_GCC_IPA_AHB_CBCR_OUT(v)      \
+        out_dword(HWIO_GCC_IPA_AHB_CBCR_ADDR,v)
+#define HWIO_GCC_IPA_AHB_CBCR_OUTM(m,v) \
+        out_dword_masked_ns(HWIO_GCC_IPA_AHB_CBCR_ADDR,m,v,HWIO_GCC_IPA_AHB_CBCR_IN)
+#define HWIO_GCC_IPA_AHB_CBCR_CLK_OFF_BMSK                                                               0x80000000
+#define HWIO_GCC_IPA_AHB_CBCR_CLK_OFF_SHFT                                                                     0x1f
+#define HWIO_GCC_IPA_AHB_CBCR_IGNORE_ALL_ARES_BMSK                                                        0x1000000
+#define HWIO_GCC_IPA_AHB_CBCR_IGNORE_ALL_ARES_SHFT                                                             0x18
+#define HWIO_GCC_IPA_AHB_CBCR_IGNORE_ALL_CLK_DIS_BMSK                                                      0x800000
+#define HWIO_GCC_IPA_AHB_CBCR_IGNORE_ALL_CLK_DIS_SHFT                                                          0x17
+#define HWIO_GCC_IPA_AHB_CBCR_CLK_DIS_BMSK                                                                 0x400000
+#define HWIO_GCC_IPA_AHB_CBCR_CLK_DIS_SHFT                                                                     0x16
+#define HWIO_GCC_IPA_AHB_CBCR_IGNORE_RPMH_CLK_DIS_BMSK                                                     0x100000
+#define HWIO_GCC_IPA_AHB_CBCR_IGNORE_RPMH_CLK_DIS_SHFT                                                         0x14
+#define HWIO_GCC_IPA_AHB_CBCR_SW_ONLY_EN_BMSK                                                                   0x8
+#define HWIO_GCC_IPA_AHB_CBCR_SW_ONLY_EN_SHFT                                                                   0x3
+#define HWIO_GCC_IPA_AHB_CBCR_CLK_ARES_BMSK                                                                     0x4
+#define HWIO_GCC_IPA_AHB_CBCR_CLK_ARES_SHFT                                                                     0x2
+#define HWIO_GCC_IPA_AHB_CBCR_CLK_ARES_NO_RESET_FVAL                                                            0x0
+#define HWIO_GCC_IPA_AHB_CBCR_CLK_ARES_RESET_FVAL                                                               0x1
+#define HWIO_GCC_IPA_AHB_CBCR_HW_CTL_BMSK                                                                       0x2
+#define HWIO_GCC_IPA_AHB_CBCR_HW_CTL_SHFT                                                                       0x1
+#define HWIO_GCC_IPA_AHB_CBCR_HW_CTL_DISABLE_FVAL                                                               0x0
+#define HWIO_GCC_IPA_AHB_CBCR_HW_CTL_ENABLE_FVAL                                                                0x1
+#define HWIO_GCC_IPA_AHB_CBCR_CLK_ENABLE_BMSK                                                                   0x1
+#define HWIO_GCC_IPA_AHB_CBCR_CLK_ENABLE_SHFT                                                                   0x0
+#define HWIO_GCC_IPA_AHB_CBCR_CLK_ENABLE_DISABLE_FVAL                                                           0x0
+#define HWIO_GCC_IPA_AHB_CBCR_CLK_ENABLE_ENABLE_FVAL                                                            0x1
+
+#define HWIO_GCC_IPA_XO_CBCR_ADDR                                                                        (GCC_CLK_CTL_REG_REG_BASE      + 0x0003802c)
+#define HWIO_GCC_IPA_XO_CBCR_PHYS                                                                        (GCC_CLK_CTL_REG_REG_BASE_PHYS + 0x0003802c)
+#define HWIO_GCC_IPA_XO_CBCR_OFFS                                                                        (GCC_CLK_CTL_REG_REG_BASE_OFFS + 0x0003802c)
+#define HWIO_GCC_IPA_XO_CBCR_RMSK                                                                        0x81c00005
+#define HWIO_GCC_IPA_XO_CBCR_ATTR                                                                               0x3
+#define HWIO_GCC_IPA_XO_CBCR_IN          \
+        in_dword_masked(HWIO_GCC_IPA_XO_CBCR_ADDR, HWIO_GCC_IPA_XO_CBCR_RMSK)
+#define HWIO_GCC_IPA_XO_CBCR_INM(m)      \
+        in_dword_masked(HWIO_GCC_IPA_XO_CBCR_ADDR, m)
+#define HWIO_GCC_IPA_XO_CBCR_OUT(v)      \
+        out_dword(HWIO_GCC_IPA_XO_CBCR_ADDR,v)
+#define HWIO_GCC_IPA_XO_CBCR_OUTM(m,v) \
+        out_dword_masked_ns(HWIO_GCC_IPA_XO_CBCR_ADDR,m,v,HWIO_GCC_IPA_XO_CBCR_IN)
+#define HWIO_GCC_IPA_XO_CBCR_CLK_OFF_BMSK                                                                0x80000000
+#define HWIO_GCC_IPA_XO_CBCR_CLK_OFF_SHFT                                                                      0x1f
+#define HWIO_GCC_IPA_XO_CBCR_IGNORE_ALL_ARES_BMSK                                                         0x1000000
+#define HWIO_GCC_IPA_XO_CBCR_IGNORE_ALL_ARES_SHFT                                                              0x18
+#define HWIO_GCC_IPA_XO_CBCR_IGNORE_ALL_CLK_DIS_BMSK                                                       0x800000
+#define HWIO_GCC_IPA_XO_CBCR_IGNORE_ALL_CLK_DIS_SHFT                                                           0x17
+#define HWIO_GCC_IPA_XO_CBCR_CLK_DIS_BMSK                                                                  0x400000
+#define HWIO_GCC_IPA_XO_CBCR_CLK_DIS_SHFT                                                                      0x16
+#define HWIO_GCC_IPA_XO_CBCR_CLK_ARES_BMSK                                                                      0x4
+#define HWIO_GCC_IPA_XO_CBCR_CLK_ARES_SHFT                                                                      0x2
+#define HWIO_GCC_IPA_XO_CBCR_CLK_ARES_NO_RESET_FVAL                                                             0x0
+#define HWIO_GCC_IPA_XO_CBCR_CLK_ARES_RESET_FVAL                                                                0x1
+#define HWIO_GCC_IPA_XO_CBCR_CLK_ENABLE_BMSK                                                                    0x1
+#define HWIO_GCC_IPA_XO_CBCR_CLK_ENABLE_SHFT                                                                    0x0
+#define HWIO_GCC_IPA_XO_CBCR_CLK_ENABLE_DISABLE_FVAL                                                            0x0
+#define HWIO_GCC_IPA_XO_CBCR_CLK_ENABLE_ENABLE_FVAL                                                             0x1
+
+#define HWIO_GCC_IPA_2X_CDIV_DCD_DCDR_ADDR                                                               (GCC_CLK_CTL_REG_REG_BASE      + 0x00038030)
+#define HWIO_GCC_IPA_2X_CDIV_DCD_DCDR_PHYS                                                               (GCC_CLK_CTL_REG_REG_BASE_PHYS + 0x00038030)
+#define HWIO_GCC_IPA_2X_CDIV_DCD_DCDR_OFFS                                                               (GCC_CLK_CTL_REG_REG_BASE_OFFS + 0x00038030)
+#define HWIO_GCC_IPA_2X_CDIV_DCD_DCDR_RMSK                                                                      0x1
+#define HWIO_GCC_IPA_2X_CDIV_DCD_DCDR_ATTR                                                                      0x3
+#define HWIO_GCC_IPA_2X_CDIV_DCD_DCDR_IN          \
+        in_dword_masked(HWIO_GCC_IPA_2X_CDIV_DCD_DCDR_ADDR, HWIO_GCC_IPA_2X_CDIV_DCD_DCDR_RMSK)
+#define HWIO_GCC_IPA_2X_CDIV_DCD_DCDR_INM(m)      \
+        in_dword_masked(HWIO_GCC_IPA_2X_CDIV_DCD_DCDR_ADDR, m)
+#define HWIO_GCC_IPA_2X_CDIV_DCD_DCDR_OUT(v)      \
+        out_dword(HWIO_GCC_IPA_2X_CDIV_DCD_DCDR_ADDR,v)
+#define HWIO_GCC_IPA_2X_CDIV_DCD_DCDR_OUTM(m,v) \
+        out_dword_masked_ns(HWIO_GCC_IPA_2X_CDIV_DCD_DCDR_ADDR,m,v,HWIO_GCC_IPA_2X_CDIV_DCD_DCDR_IN)
+#define HWIO_GCC_IPA_2X_CDIV_DCD_DCDR_DCD_ENABLE_BMSK                                                           0x1
+#define HWIO_GCC_IPA_2X_CDIV_DCD_DCDR_DCD_ENABLE_SHFT                                                           0x0
+#define HWIO_GCC_IPA_2X_CDIV_DCD_DCDR_DCD_ENABLE_DISABLE_FVAL                                                   0x0
+#define HWIO_GCC_IPA_2X_CDIV_DCD_DCDR_DCD_ENABLE_ENABLE_FVAL                                                    0x1
+
+#define HWIO_GCC_RPMH_IPA_CMD_DFSR_ADDR                                                                  (GCC_CLK_CTL_REG_REG_BASE      + 0x00038048)
+#define HWIO_GCC_RPMH_IPA_CMD_DFSR_PHYS                                                                  (GCC_CLK_CTL_REG_REG_BASE_PHYS + 0x00038048)
+#define HWIO_GCC_RPMH_IPA_CMD_DFSR_OFFS                                                                  (GCC_CLK_CTL_REG_REG_BASE_OFFS + 0x00038048)
+#define HWIO_GCC_RPMH_IPA_CMD_DFSR_RMSK                                                                      0xffff
+#define HWIO_GCC_RPMH_IPA_CMD_DFSR_ATTR                                                                         0x3
+#define HWIO_GCC_RPMH_IPA_CMD_DFSR_IN          \
+        in_dword_masked(HWIO_GCC_RPMH_IPA_CMD_DFSR_ADDR, HWIO_GCC_RPMH_IPA_CMD_DFSR_RMSK)
+#define HWIO_GCC_RPMH_IPA_CMD_DFSR_INM(m)      \
+        in_dword_masked(HWIO_GCC_RPMH_IPA_CMD_DFSR_ADDR, m)
+#define HWIO_GCC_RPMH_IPA_CMD_DFSR_OUT(v)      \
+        out_dword(HWIO_GCC_RPMH_IPA_CMD_DFSR_ADDR,v)
+#define HWIO_GCC_RPMH_IPA_CMD_DFSR_OUTM(m,v) \
+        out_dword_masked_ns(HWIO_GCC_RPMH_IPA_CMD_DFSR_ADDR,m,v,HWIO_GCC_RPMH_IPA_CMD_DFSR_IN)
+#define HWIO_GCC_RPMH_IPA_CMD_DFSR_RCG_SW_CTRL_BMSK                                                          0x8000
+#define HWIO_GCC_RPMH_IPA_CMD_DFSR_RCG_SW_CTRL_SHFT                                                             0xf
+#define HWIO_GCC_RPMH_IPA_CMD_DFSR_SW_PERF_STATE_BMSK                                                        0x7800
+#define HWIO_GCC_RPMH_IPA_CMD_DFSR_SW_PERF_STATE_SHFT                                                           0xb
+#define HWIO_GCC_RPMH_IPA_CMD_DFSR_SW_OVERRIDE_BMSK                                                           0x400
+#define HWIO_GCC_RPMH_IPA_CMD_DFSR_SW_OVERRIDE_SHFT                                                             0xa
+#define HWIO_GCC_RPMH_IPA_CMD_DFSR_PERF_STATE_UPDATE_STATUS_BMSK                                              0x200
+#define HWIO_GCC_RPMH_IPA_CMD_DFSR_PERF_STATE_UPDATE_STATUS_SHFT                                                0x9
+#define HWIO_GCC_RPMH_IPA_CMD_DFSR_DFS_FSM_STATE_BMSK                                                         0x1c0
+#define HWIO_GCC_RPMH_IPA_CMD_DFSR_DFS_FSM_STATE_SHFT                                                           0x6
+#define HWIO_GCC_RPMH_IPA_CMD_DFSR_HW_CLK_CONTROL_BMSK                                                         0x20
+#define HWIO_GCC_RPMH_IPA_CMD_DFSR_HW_CLK_CONTROL_SHFT                                                          0x5
+#define HWIO_GCC_RPMH_IPA_CMD_DFSR_CURR_PERF_STATE_BMSK                                                        0x1e
+#define HWIO_GCC_RPMH_IPA_CMD_DFSR_CURR_PERF_STATE_SHFT                                                         0x1
+#define HWIO_GCC_RPMH_IPA_CMD_DFSR_DFS_EN_BMSK                                                                  0x1
+#define HWIO_GCC_RPMH_IPA_CMD_DFSR_DFS_EN_SHFT                                                                  0x0
+#define HWIO_GCC_RPMH_IPA_CMD_DFSR_DFS_EN_DISABLE_FVAL                                                          0x0
+#define HWIO_GCC_RPMH_IPA_CMD_DFSR_DFS_EN_ENABLE_FVAL                                                           0x1
+
+#define HWIO_GCC_RPMH_IPA_IPA_2X_PERF0_DFSR_ADDR                                                         (GCC_CLK_CTL_REG_REG_BASE      + 0x00038050)
+#define HWIO_GCC_RPMH_IPA_IPA_2X_PERF0_DFSR_PHYS                                                         (GCC_CLK_CTL_REG_REG_BASE_PHYS + 0x00038050)
+#define HWIO_GCC_RPMH_IPA_IPA_2X_PERF0_DFSR_OFFS                                                         (GCC_CLK_CTL_REG_REG_BASE_OFFS + 0x00038050)
+#define HWIO_GCC_RPMH_IPA_IPA_2X_PERF0_DFSR_RMSK                                                             0x371f
+#define HWIO_GCC_RPMH_IPA_IPA_2X_PERF0_DFSR_ATTR                                                                0x3
+#define HWIO_GCC_RPMH_IPA_IPA_2X_PERF0_DFSR_IN          \
+        in_dword_masked(HWIO_GCC_RPMH_IPA_IPA_2X_PERF0_DFSR_ADDR, HWIO_GCC_RPMH_IPA_IPA_2X_PERF0_DFSR_RMSK)
+#define HWIO_GCC_RPMH_IPA_IPA_2X_PERF0_DFSR_INM(m)      \
+        in_dword_masked(HWIO_GCC_RPMH_IPA_IPA_2X_PERF0_DFSR_ADDR, m)
+#define HWIO_GCC_RPMH_IPA_IPA_2X_PERF0_DFSR_OUT(v)      \
+        out_dword(HWIO_GCC_RPMH_IPA_IPA_2X_PERF0_DFSR_ADDR,v)
+#define HWIO_GCC_RPMH_IPA_IPA_2X_PERF0_DFSR_OUTM(m,v) \
+        out_dword_masked_ns(HWIO_GCC_RPMH_IPA_IPA_2X_PERF0_DFSR_ADDR,m,v,HWIO_GCC_RPMH_IPA_IPA_2X_PERF0_DFSR_IN)
+#define HWIO_GCC_RPMH_IPA_IPA_2X_PERF0_DFSR_MODE_BMSK                                                        0x3000
+#define HWIO_GCC_RPMH_IPA_IPA_2X_PERF0_DFSR_MODE_SHFT                                                           0xc
+#define HWIO_GCC_RPMH_IPA_IPA_2X_PERF0_DFSR_MODE_BYPASS_FVAL                                                    0x0
+#define HWIO_GCC_RPMH_IPA_IPA_2X_PERF0_DFSR_MODE_SWALLOW_FVAL                                                   0x1
+#define HWIO_GCC_RPMH_IPA_IPA_2X_PERF0_DFSR_MODE_DUAL_EDGE_FVAL                                                 0x2
+#define HWIO_GCC_RPMH_IPA_IPA_2X_PERF0_DFSR_MODE_SINGLE_EDGE_FVAL                                               0x3
+#define HWIO_GCC_RPMH_IPA_IPA_2X_PERF0_DFSR_SRC_SEL_BMSK                                                      0x700
+#define HWIO_GCC_RPMH_IPA_IPA_2X_PERF0_DFSR_SRC_SEL_SHFT                                                        0x8
+#define HWIO_GCC_RPMH_IPA_IPA_2X_PERF0_DFSR_SRC_SEL_SRC0_FVAL                                                   0x0
+#define HWIO_GCC_RPMH_IPA_IPA_2X_PERF0_DFSR_SRC_SEL_SRC1_FVAL                                                   0x1
+#define HWIO_GCC_RPMH_IPA_IPA_2X_PERF0_DFSR_SRC_SEL_SRC2_FVAL                                                   0x2
+#define HWIO_GCC_RPMH_IPA_IPA_2X_PERF0_DFSR_SRC_SEL_SRC3_FVAL                                                   0x3
+#define HWIO_GCC_RPMH_IPA_IPA_2X_PERF0_DFSR_SRC_SEL_SRC4_FVAL                                                   0x4
+#define HWIO_GCC_RPMH_IPA_IPA_2X_PERF0_DFSR_SRC_SEL_SRC5_FVAL                                                   0x5
+#define HWIO_GCC_RPMH_IPA_IPA_2X_PERF0_DFSR_SRC_SEL_SRC6_FVAL                                                   0x6
+#define HWIO_GCC_RPMH_IPA_IPA_2X_PERF0_DFSR_SRC_SEL_SRC7_FVAL                                                   0x7
+#define HWIO_GCC_RPMH_IPA_IPA_2X_PERF0_DFSR_SRC_DIV_BMSK                                                       0x1f
+#define HWIO_GCC_RPMH_IPA_IPA_2X_PERF0_DFSR_SRC_DIV_SHFT                                                        0x0
+#define HWIO_GCC_RPMH_IPA_IPA_2X_PERF0_DFSR_SRC_DIV_BYPASS_FVAL                                                 0x0
+#define HWIO_GCC_RPMH_IPA_IPA_2X_PERF0_DFSR_SRC_DIV_DIV1_FVAL                                                   0x1
+#define HWIO_GCC_RPMH_IPA_IPA_2X_PERF0_DFSR_SRC_DIV_DIV1_5_FVAL                                                 0x2
+#define HWIO_GCC_RPMH_IPA_IPA_2X_PERF0_DFSR_SRC_DIV_DIV2_FVAL                                                   0x3
+#define HWIO_GCC_RPMH_IPA_IPA_2X_PERF0_DFSR_SRC_DIV_DIV2_5_FVAL                                                 0x4
+#define HWIO_GCC_RPMH_IPA_IPA_2X_PERF0_DFSR_SRC_DIV_DIV3_FVAL                                                   0x5
+#define HWIO_GCC_RPMH_IPA_IPA_2X_PERF0_DFSR_SRC_DIV_DIV3_5_FVAL                                                 0x6
+#define HWIO_GCC_RPMH_IPA_IPA_2X_PERF0_DFSR_SRC_DIV_DIV4_FVAL                                                   0x7
+#define HWIO_GCC_RPMH_IPA_IPA_2X_PERF0_DFSR_SRC_DIV_DIV4_5_FVAL                                                 0x8
+#define HWIO_GCC_RPMH_IPA_IPA_2X_PERF0_DFSR_SRC_DIV_DIV5_FVAL                                                   0x9
+#define HWIO_GCC_RPMH_IPA_IPA_2X_PERF0_DFSR_SRC_DIV_DIV5_5_FVAL                                                 0xa
+#define HWIO_GCC_RPMH_IPA_IPA_2X_PERF0_DFSR_SRC_DIV_DIV6_FVAL                                                   0xb
+#define HWIO_GCC_RPMH_IPA_IPA_2X_PERF0_DFSR_SRC_DIV_DIV6_5_FVAL                                                 0xc
+#define HWIO_GCC_RPMH_IPA_IPA_2X_PERF0_DFSR_SRC_DIV_DIV7_FVAL                                                   0xd
+#define HWIO_GCC_RPMH_IPA_IPA_2X_PERF0_DFSR_SRC_DIV_DIV7_5_FVAL                                                 0xe
+#define HWIO_GCC_RPMH_IPA_IPA_2X_PERF0_DFSR_SRC_DIV_DIV8_FVAL                                                   0xf
+#define HWIO_GCC_RPMH_IPA_IPA_2X_PERF0_DFSR_SRC_DIV_DIV8_5_FVAL                                                0x10
+#define HWIO_GCC_RPMH_IPA_IPA_2X_PERF0_DFSR_SRC_DIV_DIV9_FVAL                                                  0x11
+#define HWIO_GCC_RPMH_IPA_IPA_2X_PERF0_DFSR_SRC_DIV_DIV9_5_FVAL                                                0x12
+#define HWIO_GCC_RPMH_IPA_IPA_2X_PERF0_DFSR_SRC_DIV_DIV10_FVAL                                                 0x13
+#define HWIO_GCC_RPMH_IPA_IPA_2X_PERF0_DFSR_SRC_DIV_DIV10_5_FVAL                                               0x14
+#define HWIO_GCC_RPMH_IPA_IPA_2X_PERF0_DFSR_SRC_DIV_DIV11_FVAL                                                 0x15
+#define HWIO_GCC_RPMH_IPA_IPA_2X_PERF0_DFSR_SRC_DIV_DIV11_5_FVAL                                               0x16
+#define HWIO_GCC_RPMH_IPA_IPA_2X_PERF0_DFSR_SRC_DIV_DIV12_FVAL                                                 0x17
+#define HWIO_GCC_RPMH_IPA_IPA_2X_PERF0_DFSR_SRC_DIV_DIV12_5_FVAL                                               0x18
+#define HWIO_GCC_RPMH_IPA_IPA_2X_PERF0_DFSR_SRC_DIV_DIV13_FVAL                                                 0x19
+#define HWIO_GCC_RPMH_IPA_IPA_2X_PERF0_DFSR_SRC_DIV_DIV13_5_FVAL                                               0x1a
+#define HWIO_GCC_RPMH_IPA_IPA_2X_PERF0_DFSR_SRC_DIV_DIV14_FVAL                                                 0x1b
+#define HWIO_GCC_RPMH_IPA_IPA_2X_PERF0_DFSR_SRC_DIV_DIV14_5_FVAL                                               0x1c
+#define HWIO_GCC_RPMH_IPA_IPA_2X_PERF0_DFSR_SRC_DIV_DIV15_FVAL                                                 0x1d
+#define HWIO_GCC_RPMH_IPA_IPA_2X_PERF0_DFSR_SRC_DIV_DIV15_5_FVAL                                               0x1e
+#define HWIO_GCC_RPMH_IPA_IPA_2X_PERF0_DFSR_SRC_DIV_DIV16_FVAL                                                 0x1f
+
+#define HWIO_GCC_RPMH_IPA_IPA_2X_PERF1_DFSR_ADDR                                                         (GCC_CLK_CTL_REG_REG_BASE      + 0x00038054)
+#define HWIO_GCC_RPMH_IPA_IPA_2X_PERF1_DFSR_PHYS                                                         (GCC_CLK_CTL_REG_REG_BASE_PHYS + 0x00038054)
+#define HWIO_GCC_RPMH_IPA_IPA_2X_PERF1_DFSR_OFFS                                                         (GCC_CLK_CTL_REG_REG_BASE_OFFS + 0x00038054)
+#define HWIO_GCC_RPMH_IPA_IPA_2X_PERF1_DFSR_RMSK                                                             0x371f
+#define HWIO_GCC_RPMH_IPA_IPA_2X_PERF1_DFSR_ATTR                                                                0x3
+#define HWIO_GCC_RPMH_IPA_IPA_2X_PERF1_DFSR_IN          \
+        in_dword_masked(HWIO_GCC_RPMH_IPA_IPA_2X_PERF1_DFSR_ADDR, HWIO_GCC_RPMH_IPA_IPA_2X_PERF1_DFSR_RMSK)
+#define HWIO_GCC_RPMH_IPA_IPA_2X_PERF1_DFSR_INM(m)      \
+        in_dword_masked(HWIO_GCC_RPMH_IPA_IPA_2X_PERF1_DFSR_ADDR, m)
+#define HWIO_GCC_RPMH_IPA_IPA_2X_PERF1_DFSR_OUT(v)      \
+        out_dword(HWIO_GCC_RPMH_IPA_IPA_2X_PERF1_DFSR_ADDR,v)
+#define HWIO_GCC_RPMH_IPA_IPA_2X_PERF1_DFSR_OUTM(m,v) \
+        out_dword_masked_ns(HWIO_GCC_RPMH_IPA_IPA_2X_PERF1_DFSR_ADDR,m,v,HWIO_GCC_RPMH_IPA_IPA_2X_PERF1_DFSR_IN)
+#define HWIO_GCC_RPMH_IPA_IPA_2X_PERF1_DFSR_MODE_BMSK                                                        0x3000
+#define HWIO_GCC_RPMH_IPA_IPA_2X_PERF1_DFSR_MODE_SHFT                                                           0xc
+#define HWIO_GCC_RPMH_IPA_IPA_2X_PERF1_DFSR_MODE_BYPASS_FVAL                                                    0x0
+#define HWIO_GCC_RPMH_IPA_IPA_2X_PERF1_DFSR_MODE_SWALLOW_FVAL                                                   0x1
+#define HWIO_GCC_RPMH_IPA_IPA_2X_PERF1_DFSR_MODE_DUAL_EDGE_FVAL                                                 0x2
+#define HWIO_GCC_RPMH_IPA_IPA_2X_PERF1_DFSR_MODE_SINGLE_EDGE_FVAL                                               0x3
+#define HWIO_GCC_RPMH_IPA_IPA_2X_PERF1_DFSR_SRC_SEL_BMSK                                                      0x700
+#define HWIO_GCC_RPMH_IPA_IPA_2X_PERF1_DFSR_SRC_SEL_SHFT                                                        0x8
+#define HWIO_GCC_RPMH_IPA_IPA_2X_PERF1_DFSR_SRC_SEL_SRC0_FVAL                                                   0x0
+#define HWIO_GCC_RPMH_IPA_IPA_2X_PERF1_DFSR_SRC_SEL_SRC1_FVAL                                                   0x1
+#define HWIO_GCC_RPMH_IPA_IPA_2X_PERF1_DFSR_SRC_SEL_SRC2_FVAL                                                   0x2
+#define HWIO_GCC_RPMH_IPA_IPA_2X_PERF1_DFSR_SRC_SEL_SRC3_FVAL                                                   0x3
+#define HWIO_GCC_RPMH_IPA_IPA_2X_PERF1_DFSR_SRC_SEL_SRC4_FVAL                                                   0x4
+#define HWIO_GCC_RPMH_IPA_IPA_2X_PERF1_DFSR_SRC_SEL_SRC5_FVAL                                                   0x5
+#define HWIO_GCC_RPMH_IPA_IPA_2X_PERF1_DFSR_SRC_SEL_SRC6_FVAL                                                   0x6
+#define HWIO_GCC_RPMH_IPA_IPA_2X_PERF1_DFSR_SRC_SEL_SRC7_FVAL                                                   0x7
+#define HWIO_GCC_RPMH_IPA_IPA_2X_PERF1_DFSR_SRC_DIV_BMSK                                                       0x1f
+#define HWIO_GCC_RPMH_IPA_IPA_2X_PERF1_DFSR_SRC_DIV_SHFT                                                        0x0
+#define HWIO_GCC_RPMH_IPA_IPA_2X_PERF1_DFSR_SRC_DIV_BYPASS_FVAL                                                 0x0
+#define HWIO_GCC_RPMH_IPA_IPA_2X_PERF1_DFSR_SRC_DIV_DIV1_FVAL                                                   0x1
+#define HWIO_GCC_RPMH_IPA_IPA_2X_PERF1_DFSR_SRC_DIV_DIV1_5_FVAL                                                 0x2
+#define HWIO_GCC_RPMH_IPA_IPA_2X_PERF1_DFSR_SRC_DIV_DIV2_FVAL                                                   0x3
+#define HWIO_GCC_RPMH_IPA_IPA_2X_PERF1_DFSR_SRC_DIV_DIV2_5_FVAL                                                 0x4
+#define HWIO_GCC_RPMH_IPA_IPA_2X_PERF1_DFSR_SRC_DIV_DIV3_FVAL                                                   0x5
+#define HWIO_GCC_RPMH_IPA_IPA_2X_PERF1_DFSR_SRC_DIV_DIV3_5_FVAL                                                 0x6
+#define HWIO_GCC_RPMH_IPA_IPA_2X_PERF1_DFSR_SRC_DIV_DIV4_FVAL                                                   0x7
+#define HWIO_GCC_RPMH_IPA_IPA_2X_PERF1_DFSR_SRC_DIV_DIV4_5_FVAL                                                 0x8
+#define HWIO_GCC_RPMH_IPA_IPA_2X_PERF1_DFSR_SRC_DIV_DIV5_FVAL                                                   0x9
+#define HWIO_GCC_RPMH_IPA_IPA_2X_PERF1_DFSR_SRC_DIV_DIV5_5_FVAL                                                 0xa
+#define HWIO_GCC_RPMH_IPA_IPA_2X_PERF1_DFSR_SRC_DIV_DIV6_FVAL                                                   0xb
+#define HWIO_GCC_RPMH_IPA_IPA_2X_PERF1_DFSR_SRC_DIV_DIV6_5_FVAL                                                 0xc
+#define HWIO_GCC_RPMH_IPA_IPA_2X_PERF1_DFSR_SRC_DIV_DIV7_FVAL                                                   0xd
+#define HWIO_GCC_RPMH_IPA_IPA_2X_PERF1_DFSR_SRC_DIV_DIV7_5_FVAL                                                 0xe
+#define HWIO_GCC_RPMH_IPA_IPA_2X_PERF1_DFSR_SRC_DIV_DIV8_FVAL                                                   0xf
+#define HWIO_GCC_RPMH_IPA_IPA_2X_PERF1_DFSR_SRC_DIV_DIV8_5_FVAL                                                0x10
+#define HWIO_GCC_RPMH_IPA_IPA_2X_PERF1_DFSR_SRC_DIV_DIV9_FVAL                                                  0x11
+#define HWIO_GCC_RPMH_IPA_IPA_2X_PERF1_DFSR_SRC_DIV_DIV9_5_FVAL                                                0x12
+#define HWIO_GCC_RPMH_IPA_IPA_2X_PERF1_DFSR_SRC_DIV_DIV10_FVAL                                                 0x13
+#define HWIO_GCC_RPMH_IPA_IPA_2X_PERF1_DFSR_SRC_DIV_DIV10_5_FVAL                                               0x14
+#define HWIO_GCC_RPMH_IPA_IPA_2X_PERF1_DFSR_SRC_DIV_DIV11_FVAL                                                 0x15
+#define HWIO_GCC_RPMH_IPA_IPA_2X_PERF1_DFSR_SRC_DIV_DIV11_5_FVAL                                               0x16
+#define HWIO_GCC_RPMH_IPA_IPA_2X_PERF1_DFSR_SRC_DIV_DIV12_FVAL                                                 0x17
+#define HWIO_GCC_RPMH_IPA_IPA_2X_PERF1_DFSR_SRC_DIV_DIV12_5_FVAL                                               0x18
+#define HWIO_GCC_RPMH_IPA_IPA_2X_PERF1_DFSR_SRC_DIV_DIV13_FVAL                                                 0x19
+#define HWIO_GCC_RPMH_IPA_IPA_2X_PERF1_DFSR_SRC_DIV_DIV13_5_FVAL                                               0x1a
+#define HWIO_GCC_RPMH_IPA_IPA_2X_PERF1_DFSR_SRC_DIV_DIV14_FVAL                                                 0x1b
+#define HWIO_GCC_RPMH_IPA_IPA_2X_PERF1_DFSR_SRC_DIV_DIV14_5_FVAL                                               0x1c
+#define HWIO_GCC_RPMH_IPA_IPA_2X_PERF1_DFSR_SRC_DIV_DIV15_FVAL                                                 0x1d
+#define HWIO_GCC_RPMH_IPA_IPA_2X_PERF1_DFSR_SRC_DIV_DIV15_5_FVAL                                               0x1e
+#define HWIO_GCC_RPMH_IPA_IPA_2X_PERF1_DFSR_SRC_DIV_DIV16_FVAL                                                 0x1f
+
+#define HWIO_GCC_RPMH_IPA_IPA_2X_PERF2_DFSR_ADDR                                                         (GCC_CLK_CTL_REG_REG_BASE      + 0x00038058)
+#define HWIO_GCC_RPMH_IPA_IPA_2X_PERF2_DFSR_PHYS                                                         (GCC_CLK_CTL_REG_REG_BASE_PHYS + 0x00038058)
+#define HWIO_GCC_RPMH_IPA_IPA_2X_PERF2_DFSR_OFFS                                                         (GCC_CLK_CTL_REG_REG_BASE_OFFS + 0x00038058)
+#define HWIO_GCC_RPMH_IPA_IPA_2X_PERF2_DFSR_RMSK                                                             0x371f
+#define HWIO_GCC_RPMH_IPA_IPA_2X_PERF2_DFSR_ATTR                                                                0x3
+#define HWIO_GCC_RPMH_IPA_IPA_2X_PERF2_DFSR_IN          \
+        in_dword_masked(HWIO_GCC_RPMH_IPA_IPA_2X_PERF2_DFSR_ADDR, HWIO_GCC_RPMH_IPA_IPA_2X_PERF2_DFSR_RMSK)
+#define HWIO_GCC_RPMH_IPA_IPA_2X_PERF2_DFSR_INM(m)      \
+        in_dword_masked(HWIO_GCC_RPMH_IPA_IPA_2X_PERF2_DFSR_ADDR, m)
+#define HWIO_GCC_RPMH_IPA_IPA_2X_PERF2_DFSR_OUT(v)      \
+        out_dword(HWIO_GCC_RPMH_IPA_IPA_2X_PERF2_DFSR_ADDR,v)
+#define HWIO_GCC_RPMH_IPA_IPA_2X_PERF2_DFSR_OUTM(m,v) \
+        out_dword_masked_ns(HWIO_GCC_RPMH_IPA_IPA_2X_PERF2_DFSR_ADDR,m,v,HWIO_GCC_RPMH_IPA_IPA_2X_PERF2_DFSR_IN)
+#define HWIO_GCC_RPMH_IPA_IPA_2X_PERF2_DFSR_MODE_BMSK                                                        0x3000
+#define HWIO_GCC_RPMH_IPA_IPA_2X_PERF2_DFSR_MODE_SHFT                                                           0xc
+#define HWIO_GCC_RPMH_IPA_IPA_2X_PERF2_DFSR_MODE_BYPASS_FVAL                                                    0x0
+#define HWIO_GCC_RPMH_IPA_IPA_2X_PERF2_DFSR_MODE_SWALLOW_FVAL                                                   0x1
+#define HWIO_GCC_RPMH_IPA_IPA_2X_PERF2_DFSR_MODE_DUAL_EDGE_FVAL                                                 0x2
+#define HWIO_GCC_RPMH_IPA_IPA_2X_PERF2_DFSR_MODE_SINGLE_EDGE_FVAL                                               0x3
+#define HWIO_GCC_RPMH_IPA_IPA_2X_PERF2_DFSR_SRC_SEL_BMSK                                                      0x700
+#define HWIO_GCC_RPMH_IPA_IPA_2X_PERF2_DFSR_SRC_SEL_SHFT                                                        0x8
+#define HWIO_GCC_RPMH_IPA_IPA_2X_PERF2_DFSR_SRC_SEL_SRC0_FVAL                                                   0x0
+#define HWIO_GCC_RPMH_IPA_IPA_2X_PERF2_DFSR_SRC_SEL_SRC1_FVAL                                                   0x1
+#define HWIO_GCC_RPMH_IPA_IPA_2X_PERF2_DFSR_SRC_SEL_SRC2_FVAL                                                   0x2
+#define HWIO_GCC_RPMH_IPA_IPA_2X_PERF2_DFSR_SRC_SEL_SRC3_FVAL                                                   0x3
+#define HWIO_GCC_RPMH_IPA_IPA_2X_PERF2_DFSR_SRC_SEL_SRC4_FVAL                                                   0x4
+#define HWIO_GCC_RPMH_IPA_IPA_2X_PERF2_DFSR_SRC_SEL_SRC5_FVAL                                                   0x5
+#define HWIO_GCC_RPMH_IPA_IPA_2X_PERF2_DFSR_SRC_SEL_SRC6_FVAL                                                   0x6
+#define HWIO_GCC_RPMH_IPA_IPA_2X_PERF2_DFSR_SRC_SEL_SRC7_FVAL                                                   0x7
+#define HWIO_GCC_RPMH_IPA_IPA_2X_PERF2_DFSR_SRC_DIV_BMSK                                                       0x1f
+#define HWIO_GCC_RPMH_IPA_IPA_2X_PERF2_DFSR_SRC_DIV_SHFT                                                        0x0
+#define HWIO_GCC_RPMH_IPA_IPA_2X_PERF2_DFSR_SRC_DIV_BYPASS_FVAL                                                 0x0
+#define HWIO_GCC_RPMH_IPA_IPA_2X_PERF2_DFSR_SRC_DIV_DIV1_FVAL                                                   0x1
+#define HWIO_GCC_RPMH_IPA_IPA_2X_PERF2_DFSR_SRC_DIV_DIV1_5_FVAL                                                 0x2
+#define HWIO_GCC_RPMH_IPA_IPA_2X_PERF2_DFSR_SRC_DIV_DIV2_FVAL                                                   0x3
+#define HWIO_GCC_RPMH_IPA_IPA_2X_PERF2_DFSR_SRC_DIV_DIV2_5_FVAL                                                 0x4
+#define HWIO_GCC_RPMH_IPA_IPA_2X_PERF2_DFSR_SRC_DIV_DIV3_FVAL                                                   0x5
+#define HWIO_GCC_RPMH_IPA_IPA_2X_PERF2_DFSR_SRC_DIV_DIV3_5_FVAL                                                 0x6
+#define HWIO_GCC_RPMH_IPA_IPA_2X_PERF2_DFSR_SRC_DIV_DIV4_FVAL                                                   0x7
+#define HWIO_GCC_RPMH_IPA_IPA_2X_PERF2_DFSR_SRC_DIV_DIV4_5_FVAL                                                 0x8
+#define HWIO_GCC_RPMH_IPA_IPA_2X_PERF2_DFSR_SRC_DIV_DIV5_FVAL                                                   0x9
+#define HWIO_GCC_RPMH_IPA_IPA_2X_PERF2_DFSR_SRC_DIV_DIV5_5_FVAL                                                 0xa
+#define HWIO_GCC_RPMH_IPA_IPA_2X_PERF2_DFSR_SRC_DIV_DIV6_FVAL                                                   0xb
+#define HWIO_GCC_RPMH_IPA_IPA_2X_PERF2_DFSR_SRC_DIV_DIV6_5_FVAL                                                 0xc
+#define HWIO_GCC_RPMH_IPA_IPA_2X_PERF2_DFSR_SRC_DIV_DIV7_FVAL                                                   0xd
+#define HWIO_GCC_RPMH_IPA_IPA_2X_PERF2_DFSR_SRC_DIV_DIV7_5_FVAL                                                 0xe
+#define HWIO_GCC_RPMH_IPA_IPA_2X_PERF2_DFSR_SRC_DIV_DIV8_FVAL                                                   0xf
+#define HWIO_GCC_RPMH_IPA_IPA_2X_PERF2_DFSR_SRC_DIV_DIV8_5_FVAL                                                0x10
+#define HWIO_GCC_RPMH_IPA_IPA_2X_PERF2_DFSR_SRC_DIV_DIV9_FVAL                                                  0x11
+#define HWIO_GCC_RPMH_IPA_IPA_2X_PERF2_DFSR_SRC_DIV_DIV9_5_FVAL                                                0x12
+#define HWIO_GCC_RPMH_IPA_IPA_2X_PERF2_DFSR_SRC_DIV_DIV10_FVAL                                                 0x13
+#define HWIO_GCC_RPMH_IPA_IPA_2X_PERF2_DFSR_SRC_DIV_DIV10_5_FVAL                                               0x14
+#define HWIO_GCC_RPMH_IPA_IPA_2X_PERF2_DFSR_SRC_DIV_DIV11_FVAL                                                 0x15
+#define HWIO_GCC_RPMH_IPA_IPA_2X_PERF2_DFSR_SRC_DIV_DIV11_5_FVAL                                               0x16
+#define HWIO_GCC_RPMH_IPA_IPA_2X_PERF2_DFSR_SRC_DIV_DIV12_FVAL                                                 0x17
+#define HWIO_GCC_RPMH_IPA_IPA_2X_PERF2_DFSR_SRC_DIV_DIV12_5_FVAL                                               0x18
+#define HWIO_GCC_RPMH_IPA_IPA_2X_PERF2_DFSR_SRC_DIV_DIV13_FVAL                                                 0x19
+#define HWIO_GCC_RPMH_IPA_IPA_2X_PERF2_DFSR_SRC_DIV_DIV13_5_FVAL                                               0x1a
+#define HWIO_GCC_RPMH_IPA_IPA_2X_PERF2_DFSR_SRC_DIV_DIV14_FVAL                                                 0x1b
+#define HWIO_GCC_RPMH_IPA_IPA_2X_PERF2_DFSR_SRC_DIV_DIV14_5_FVAL                                               0x1c
+#define HWIO_GCC_RPMH_IPA_IPA_2X_PERF2_DFSR_SRC_DIV_DIV15_FVAL                                                 0x1d
+#define HWIO_GCC_RPMH_IPA_IPA_2X_PERF2_DFSR_SRC_DIV_DIV15_5_FVAL                                               0x1e
+#define HWIO_GCC_RPMH_IPA_IPA_2X_PERF2_DFSR_SRC_DIV_DIV16_FVAL                                                 0x1f
+
+#define HWIO_GCC_RPMH_IPA_IPA_2X_PERF3_DFSR_ADDR                                                         (GCC_CLK_CTL_REG_REG_BASE      + 0x0003805c)
+#define HWIO_GCC_RPMH_IPA_IPA_2X_PERF3_DFSR_PHYS                                                         (GCC_CLK_CTL_REG_REG_BASE_PHYS + 0x0003805c)
+#define HWIO_GCC_RPMH_IPA_IPA_2X_PERF3_DFSR_OFFS                                                         (GCC_CLK_CTL_REG_REG_BASE_OFFS + 0x0003805c)
+#define HWIO_GCC_RPMH_IPA_IPA_2X_PERF3_DFSR_RMSK                                                             0x371f
+#define HWIO_GCC_RPMH_IPA_IPA_2X_PERF3_DFSR_ATTR                                                                0x3
+#define HWIO_GCC_RPMH_IPA_IPA_2X_PERF3_DFSR_IN          \
+        in_dword_masked(HWIO_GCC_RPMH_IPA_IPA_2X_PERF3_DFSR_ADDR, HWIO_GCC_RPMH_IPA_IPA_2X_PERF3_DFSR_RMSK)
+#define HWIO_GCC_RPMH_IPA_IPA_2X_PERF3_DFSR_INM(m)      \
+        in_dword_masked(HWIO_GCC_RPMH_IPA_IPA_2X_PERF3_DFSR_ADDR, m)
+#define HWIO_GCC_RPMH_IPA_IPA_2X_PERF3_DFSR_OUT(v)      \
+        out_dword(HWIO_GCC_RPMH_IPA_IPA_2X_PERF3_DFSR_ADDR,v)
+#define HWIO_GCC_RPMH_IPA_IPA_2X_PERF3_DFSR_OUTM(m,v) \
+        out_dword_masked_ns(HWIO_GCC_RPMH_IPA_IPA_2X_PERF3_DFSR_ADDR,m,v,HWIO_GCC_RPMH_IPA_IPA_2X_PERF3_DFSR_IN)
+#define HWIO_GCC_RPMH_IPA_IPA_2X_PERF3_DFSR_MODE_BMSK                                                        0x3000
+#define HWIO_GCC_RPMH_IPA_IPA_2X_PERF3_DFSR_MODE_SHFT                                                           0xc
+#define HWIO_GCC_RPMH_IPA_IPA_2X_PERF3_DFSR_MODE_BYPASS_FVAL                                                    0x0
+#define HWIO_GCC_RPMH_IPA_IPA_2X_PERF3_DFSR_MODE_SWALLOW_FVAL                                                   0x1
+#define HWIO_GCC_RPMH_IPA_IPA_2X_PERF3_DFSR_MODE_DUAL_EDGE_FVAL                                                 0x2
+#define HWIO_GCC_RPMH_IPA_IPA_2X_PERF3_DFSR_MODE_SINGLE_EDGE_FVAL                                               0x3
+#define HWIO_GCC_RPMH_IPA_IPA_2X_PERF3_DFSR_SRC_SEL_BMSK                                                      0x700
+#define HWIO_GCC_RPMH_IPA_IPA_2X_PERF3_DFSR_SRC_SEL_SHFT                                                        0x8
+#define HWIO_GCC_RPMH_IPA_IPA_2X_PERF3_DFSR_SRC_SEL_SRC0_FVAL                                                   0x0
+#define HWIO_GCC_RPMH_IPA_IPA_2X_PERF3_DFSR_SRC_SEL_SRC1_FVAL                                                   0x1
+#define HWIO_GCC_RPMH_IPA_IPA_2X_PERF3_DFSR_SRC_SEL_SRC2_FVAL                                                   0x2
+#define HWIO_GCC_RPMH_IPA_IPA_2X_PERF3_DFSR_SRC_SEL_SRC3_FVAL                                                   0x3
+#define HWIO_GCC_RPMH_IPA_IPA_2X_PERF3_DFSR_SRC_SEL_SRC4_FVAL                                                   0x4
+#define HWIO_GCC_RPMH_IPA_IPA_2X_PERF3_DFSR_SRC_SEL_SRC5_FVAL                                                   0x5
+#define HWIO_GCC_RPMH_IPA_IPA_2X_PERF3_DFSR_SRC_SEL_SRC6_FVAL                                                   0x6
+#define HWIO_GCC_RPMH_IPA_IPA_2X_PERF3_DFSR_SRC_SEL_SRC7_FVAL                                                   0x7
+#define HWIO_GCC_RPMH_IPA_IPA_2X_PERF3_DFSR_SRC_DIV_BMSK                                                       0x1f
+#define HWIO_GCC_RPMH_IPA_IPA_2X_PERF3_DFSR_SRC_DIV_SHFT                                                        0x0
+#define HWIO_GCC_RPMH_IPA_IPA_2X_PERF3_DFSR_SRC_DIV_BYPASS_FVAL                                                 0x0
+#define HWIO_GCC_RPMH_IPA_IPA_2X_PERF3_DFSR_SRC_DIV_DIV1_FVAL                                                   0x1
+#define HWIO_GCC_RPMH_IPA_IPA_2X_PERF3_DFSR_SRC_DIV_DIV1_5_FVAL                                                 0x2
+#define HWIO_GCC_RPMH_IPA_IPA_2X_PERF3_DFSR_SRC_DIV_DIV2_FVAL                                                   0x3
+#define HWIO_GCC_RPMH_IPA_IPA_2X_PERF3_DFSR_SRC_DIV_DIV2_5_FVAL                                                 0x4
+#define HWIO_GCC_RPMH_IPA_IPA_2X_PERF3_DFSR_SRC_DIV_DIV3_FVAL                                                   0x5
+#define HWIO_GCC_RPMH_IPA_IPA_2X_PERF3_DFSR_SRC_DIV_DIV3_5_FVAL                                                 0x6
+#define HWIO_GCC_RPMH_IPA_IPA_2X_PERF3_DFSR_SRC_DIV_DIV4_FVAL                                                   0x7
+#define HWIO_GCC_RPMH_IPA_IPA_2X_PERF3_DFSR_SRC_DIV_DIV4_5_FVAL                                                 0x8
+#define HWIO_GCC_RPMH_IPA_IPA_2X_PERF3_DFSR_SRC_DIV_DIV5_FVAL                                                   0x9
+#define HWIO_GCC_RPMH_IPA_IPA_2X_PERF3_DFSR_SRC_DIV_DIV5_5_FVAL                                                 0xa
+#define HWIO_GCC_RPMH_IPA_IPA_2X_PERF3_DFSR_SRC_DIV_DIV6_FVAL                                                   0xb
+#define HWIO_GCC_RPMH_IPA_IPA_2X_PERF3_DFSR_SRC_DIV_DIV6_5_FVAL                                                 0xc
+#define HWIO_GCC_RPMH_IPA_IPA_2X_PERF3_DFSR_SRC_DIV_DIV7_FVAL                                                   0xd
+#define HWIO_GCC_RPMH_IPA_IPA_2X_PERF3_DFSR_SRC_DIV_DIV7_5_FVAL                                                 0xe
+#define HWIO_GCC_RPMH_IPA_IPA_2X_PERF3_DFSR_SRC_DIV_DIV8_FVAL                                                   0xf
+#define HWIO_GCC_RPMH_IPA_IPA_2X_PERF3_DFSR_SRC_DIV_DIV8_5_FVAL                                                0x10
+#define HWIO_GCC_RPMH_IPA_IPA_2X_PERF3_DFSR_SRC_DIV_DIV9_FVAL                                                  0x11
+#define HWIO_GCC_RPMH_IPA_IPA_2X_PERF3_DFSR_SRC_DIV_DIV9_5_FVAL                                                0x12
+#define HWIO_GCC_RPMH_IPA_IPA_2X_PERF3_DFSR_SRC_DIV_DIV10_FVAL                                                 0x13
+#define HWIO_GCC_RPMH_IPA_IPA_2X_PERF3_DFSR_SRC_DIV_DIV10_5_FVAL                                               0x14
+#define HWIO_GCC_RPMH_IPA_IPA_2X_PERF3_DFSR_SRC_DIV_DIV11_FVAL                                                 0x15
+#define HWIO_GCC_RPMH_IPA_IPA_2X_PERF3_DFSR_SRC_DIV_DIV11_5_FVAL                                               0x16
+#define HWIO_GCC_RPMH_IPA_IPA_2X_PERF3_DFSR_SRC_DIV_DIV12_FVAL                                                 0x17
+#define HWIO_GCC_RPMH_IPA_IPA_2X_PERF3_DFSR_SRC_DIV_DIV12_5_FVAL                                               0x18
+#define HWIO_GCC_RPMH_IPA_IPA_2X_PERF3_DFSR_SRC_DIV_DIV13_FVAL                                                 0x19
+#define HWIO_GCC_RPMH_IPA_IPA_2X_PERF3_DFSR_SRC_DIV_DIV13_5_FVAL                                               0x1a
+#define HWIO_GCC_RPMH_IPA_IPA_2X_PERF3_DFSR_SRC_DIV_DIV14_FVAL                                                 0x1b
+#define HWIO_GCC_RPMH_IPA_IPA_2X_PERF3_DFSR_SRC_DIV_DIV14_5_FVAL                                               0x1c
+#define HWIO_GCC_RPMH_IPA_IPA_2X_PERF3_DFSR_SRC_DIV_DIV15_FVAL                                                 0x1d
+#define HWIO_GCC_RPMH_IPA_IPA_2X_PERF3_DFSR_SRC_DIV_DIV15_5_FVAL                                               0x1e
+#define HWIO_GCC_RPMH_IPA_IPA_2X_PERF3_DFSR_SRC_DIV_DIV16_FVAL                                                 0x1f
+
+#define HWIO_GCC_RPMH_IPA_IPA_2X_PERF4_DFSR_ADDR                                                         (GCC_CLK_CTL_REG_REG_BASE      + 0x00038060)
+#define HWIO_GCC_RPMH_IPA_IPA_2X_PERF4_DFSR_PHYS                                                         (GCC_CLK_CTL_REG_REG_BASE_PHYS + 0x00038060)
+#define HWIO_GCC_RPMH_IPA_IPA_2X_PERF4_DFSR_OFFS                                                         (GCC_CLK_CTL_REG_REG_BASE_OFFS + 0x00038060)
+#define HWIO_GCC_RPMH_IPA_IPA_2X_PERF4_DFSR_RMSK                                                             0x371f
+#define HWIO_GCC_RPMH_IPA_IPA_2X_PERF4_DFSR_ATTR                                                                0x3
+#define HWIO_GCC_RPMH_IPA_IPA_2X_PERF4_DFSR_IN          \
+        in_dword_masked(HWIO_GCC_RPMH_IPA_IPA_2X_PERF4_DFSR_ADDR, HWIO_GCC_RPMH_IPA_IPA_2X_PERF4_DFSR_RMSK)
+#define HWIO_GCC_RPMH_IPA_IPA_2X_PERF4_DFSR_INM(m)      \
+        in_dword_masked(HWIO_GCC_RPMH_IPA_IPA_2X_PERF4_DFSR_ADDR, m)
+#define HWIO_GCC_RPMH_IPA_IPA_2X_PERF4_DFSR_OUT(v)      \
+        out_dword(HWIO_GCC_RPMH_IPA_IPA_2X_PERF4_DFSR_ADDR,v)
+#define HWIO_GCC_RPMH_IPA_IPA_2X_PERF4_DFSR_OUTM(m,v) \
+        out_dword_masked_ns(HWIO_GCC_RPMH_IPA_IPA_2X_PERF4_DFSR_ADDR,m,v,HWIO_GCC_RPMH_IPA_IPA_2X_PERF4_DFSR_IN)
+#define HWIO_GCC_RPMH_IPA_IPA_2X_PERF4_DFSR_MODE_BMSK                                                        0x3000
+#define HWIO_GCC_RPMH_IPA_IPA_2X_PERF4_DFSR_MODE_SHFT                                                           0xc
+#define HWIO_GCC_RPMH_IPA_IPA_2X_PERF4_DFSR_MODE_BYPASS_FVAL                                                    0x0
+#define HWIO_GCC_RPMH_IPA_IPA_2X_PERF4_DFSR_MODE_SWALLOW_FVAL                                                   0x1
+#define HWIO_GCC_RPMH_IPA_IPA_2X_PERF4_DFSR_MODE_DUAL_EDGE_FVAL                                                 0x2
+#define HWIO_GCC_RPMH_IPA_IPA_2X_PERF4_DFSR_MODE_SINGLE_EDGE_FVAL                                               0x3
+#define HWIO_GCC_RPMH_IPA_IPA_2X_PERF4_DFSR_SRC_SEL_BMSK                                                      0x700
+#define HWIO_GCC_RPMH_IPA_IPA_2X_PERF4_DFSR_SRC_SEL_SHFT                                                        0x8
+#define HWIO_GCC_RPMH_IPA_IPA_2X_PERF4_DFSR_SRC_SEL_SRC0_FVAL                                                   0x0
+#define HWIO_GCC_RPMH_IPA_IPA_2X_PERF4_DFSR_SRC_SEL_SRC1_FVAL                                                   0x1
+#define HWIO_GCC_RPMH_IPA_IPA_2X_PERF4_DFSR_SRC_SEL_SRC2_FVAL                                                   0x2
+#define HWIO_GCC_RPMH_IPA_IPA_2X_PERF4_DFSR_SRC_SEL_SRC3_FVAL                                                   0x3
+#define HWIO_GCC_RPMH_IPA_IPA_2X_PERF4_DFSR_SRC_SEL_SRC4_FVAL                                                   0x4
+#define HWIO_GCC_RPMH_IPA_IPA_2X_PERF4_DFSR_SRC_SEL_SRC5_FVAL                                                   0x5
+#define HWIO_GCC_RPMH_IPA_IPA_2X_PERF4_DFSR_SRC_SEL_SRC6_FVAL                                                   0x6
+#define HWIO_GCC_RPMH_IPA_IPA_2X_PERF4_DFSR_SRC_SEL_SRC7_FVAL                                                   0x7
+#define HWIO_GCC_RPMH_IPA_IPA_2X_PERF4_DFSR_SRC_DIV_BMSK                                                       0x1f
+#define HWIO_GCC_RPMH_IPA_IPA_2X_PERF4_DFSR_SRC_DIV_SHFT                                                        0x0
+#define HWIO_GCC_RPMH_IPA_IPA_2X_PERF4_DFSR_SRC_DIV_BYPASS_FVAL                                                 0x0
+#define HWIO_GCC_RPMH_IPA_IPA_2X_PERF4_DFSR_SRC_DIV_DIV1_FVAL                                                   0x1
+#define HWIO_GCC_RPMH_IPA_IPA_2X_PERF4_DFSR_SRC_DIV_DIV1_5_FVAL                                                 0x2
+#define HWIO_GCC_RPMH_IPA_IPA_2X_PERF4_DFSR_SRC_DIV_DIV2_FVAL                                                   0x3
+#define HWIO_GCC_RPMH_IPA_IPA_2X_PERF4_DFSR_SRC_DIV_DIV2_5_FVAL                                                 0x4
+#define HWIO_GCC_RPMH_IPA_IPA_2X_PERF4_DFSR_SRC_DIV_DIV3_FVAL                                                   0x5
+#define HWIO_GCC_RPMH_IPA_IPA_2X_PERF4_DFSR_SRC_DIV_DIV3_5_FVAL                                                 0x6
+#define HWIO_GCC_RPMH_IPA_IPA_2X_PERF4_DFSR_SRC_DIV_DIV4_FVAL                                                   0x7
+#define HWIO_GCC_RPMH_IPA_IPA_2X_PERF4_DFSR_SRC_DIV_DIV4_5_FVAL                                                 0x8
+#define HWIO_GCC_RPMH_IPA_IPA_2X_PERF4_DFSR_SRC_DIV_DIV5_FVAL                                                   0x9
+#define HWIO_GCC_RPMH_IPA_IPA_2X_PERF4_DFSR_SRC_DIV_DIV5_5_FVAL                                                 0xa
+#define HWIO_GCC_RPMH_IPA_IPA_2X_PERF4_DFSR_SRC_DIV_DIV6_FVAL                                                   0xb
+#define HWIO_GCC_RPMH_IPA_IPA_2X_PERF4_DFSR_SRC_DIV_DIV6_5_FVAL                                                 0xc
+#define HWIO_GCC_RPMH_IPA_IPA_2X_PERF4_DFSR_SRC_DIV_DIV7_FVAL                                                   0xd
+#define HWIO_GCC_RPMH_IPA_IPA_2X_PERF4_DFSR_SRC_DIV_DIV7_5_FVAL                                                 0xe
+#define HWIO_GCC_RPMH_IPA_IPA_2X_PERF4_DFSR_SRC_DIV_DIV8_FVAL                                                   0xf
+#define HWIO_GCC_RPMH_IPA_IPA_2X_PERF4_DFSR_SRC_DIV_DIV8_5_FVAL                                                0x10
+#define HWIO_GCC_RPMH_IPA_IPA_2X_PERF4_DFSR_SRC_DIV_DIV9_FVAL                                                  0x11
+#define HWIO_GCC_RPMH_IPA_IPA_2X_PERF4_DFSR_SRC_DIV_DIV9_5_FVAL                                                0x12
+#define HWIO_GCC_RPMH_IPA_IPA_2X_PERF4_DFSR_SRC_DIV_DIV10_FVAL                                                 0x13
+#define HWIO_GCC_RPMH_IPA_IPA_2X_PERF4_DFSR_SRC_DIV_DIV10_5_FVAL                                               0x14
+#define HWIO_GCC_RPMH_IPA_IPA_2X_PERF4_DFSR_SRC_DIV_DIV11_FVAL                                                 0x15
+#define HWIO_GCC_RPMH_IPA_IPA_2X_PERF4_DFSR_SRC_DIV_DIV11_5_FVAL                                               0x16
+#define HWIO_GCC_RPMH_IPA_IPA_2X_PERF4_DFSR_SRC_DIV_DIV12_FVAL                                                 0x17
+#define HWIO_GCC_RPMH_IPA_IPA_2X_PERF4_DFSR_SRC_DIV_DIV12_5_FVAL                                               0x18
+#define HWIO_GCC_RPMH_IPA_IPA_2X_PERF4_DFSR_SRC_DIV_DIV13_FVAL                                                 0x19
+#define HWIO_GCC_RPMH_IPA_IPA_2X_PERF4_DFSR_SRC_DIV_DIV13_5_FVAL                                               0x1a
+#define HWIO_GCC_RPMH_IPA_IPA_2X_PERF4_DFSR_SRC_DIV_DIV14_FVAL                                                 0x1b
+#define HWIO_GCC_RPMH_IPA_IPA_2X_PERF4_DFSR_SRC_DIV_DIV14_5_FVAL                                               0x1c
+#define HWIO_GCC_RPMH_IPA_IPA_2X_PERF4_DFSR_SRC_DIV_DIV15_FVAL                                                 0x1d
+#define HWIO_GCC_RPMH_IPA_IPA_2X_PERF4_DFSR_SRC_DIV_DIV15_5_FVAL                                               0x1e
+#define HWIO_GCC_RPMH_IPA_IPA_2X_PERF4_DFSR_SRC_DIV_DIV16_FVAL                                                 0x1f
+
+#define HWIO_GCC_RPMH_IPA_IPA_2X_PERF5_DFSR_ADDR                                                         (GCC_CLK_CTL_REG_REG_BASE      + 0x00038064)
+#define HWIO_GCC_RPMH_IPA_IPA_2X_PERF5_DFSR_PHYS                                                         (GCC_CLK_CTL_REG_REG_BASE_PHYS + 0x00038064)
+#define HWIO_GCC_RPMH_IPA_IPA_2X_PERF5_DFSR_OFFS                                                         (GCC_CLK_CTL_REG_REG_BASE_OFFS + 0x00038064)
+#define HWIO_GCC_RPMH_IPA_IPA_2X_PERF5_DFSR_RMSK                                                             0x371f
+#define HWIO_GCC_RPMH_IPA_IPA_2X_PERF5_DFSR_ATTR                                                                0x3
+#define HWIO_GCC_RPMH_IPA_IPA_2X_PERF5_DFSR_IN          \
+        in_dword_masked(HWIO_GCC_RPMH_IPA_IPA_2X_PERF5_DFSR_ADDR, HWIO_GCC_RPMH_IPA_IPA_2X_PERF5_DFSR_RMSK)
+#define HWIO_GCC_RPMH_IPA_IPA_2X_PERF5_DFSR_INM(m)      \
+        in_dword_masked(HWIO_GCC_RPMH_IPA_IPA_2X_PERF5_DFSR_ADDR, m)
+#define HWIO_GCC_RPMH_IPA_IPA_2X_PERF5_DFSR_OUT(v)      \
+        out_dword(HWIO_GCC_RPMH_IPA_IPA_2X_PERF5_DFSR_ADDR,v)
+#define HWIO_GCC_RPMH_IPA_IPA_2X_PERF5_DFSR_OUTM(m,v) \
+        out_dword_masked_ns(HWIO_GCC_RPMH_IPA_IPA_2X_PERF5_DFSR_ADDR,m,v,HWIO_GCC_RPMH_IPA_IPA_2X_PERF5_DFSR_IN)
+#define HWIO_GCC_RPMH_IPA_IPA_2X_PERF5_DFSR_MODE_BMSK                                                        0x3000
+#define HWIO_GCC_RPMH_IPA_IPA_2X_PERF5_DFSR_MODE_SHFT                                                           0xc
+#define HWIO_GCC_RPMH_IPA_IPA_2X_PERF5_DFSR_MODE_BYPASS_FVAL                                                    0x0
+#define HWIO_GCC_RPMH_IPA_IPA_2X_PERF5_DFSR_MODE_SWALLOW_FVAL                                                   0x1
+#define HWIO_GCC_RPMH_IPA_IPA_2X_PERF5_DFSR_MODE_DUAL_EDGE_FVAL                                                 0x2
+#define HWIO_GCC_RPMH_IPA_IPA_2X_PERF5_DFSR_MODE_SINGLE_EDGE_FVAL                                               0x3
+#define HWIO_GCC_RPMH_IPA_IPA_2X_PERF5_DFSR_SRC_SEL_BMSK                                                      0x700
+#define HWIO_GCC_RPMH_IPA_IPA_2X_PERF5_DFSR_SRC_SEL_SHFT                                                        0x8
+#define HWIO_GCC_RPMH_IPA_IPA_2X_PERF5_DFSR_SRC_SEL_SRC0_FVAL                                                   0x0
+#define HWIO_GCC_RPMH_IPA_IPA_2X_PERF5_DFSR_SRC_SEL_SRC1_FVAL                                                   0x1
+#define HWIO_GCC_RPMH_IPA_IPA_2X_PERF5_DFSR_SRC_SEL_SRC2_FVAL                                                   0x2
+#define HWIO_GCC_RPMH_IPA_IPA_2X_PERF5_DFSR_SRC_SEL_SRC3_FVAL                                                   0x3
+#define HWIO_GCC_RPMH_IPA_IPA_2X_PERF5_DFSR_SRC_SEL_SRC4_FVAL                                                   0x4
+#define HWIO_GCC_RPMH_IPA_IPA_2X_PERF5_DFSR_SRC_SEL_SRC5_FVAL                                                   0x5
+#define HWIO_GCC_RPMH_IPA_IPA_2X_PERF5_DFSR_SRC_SEL_SRC6_FVAL                                                   0x6
+#define HWIO_GCC_RPMH_IPA_IPA_2X_PERF5_DFSR_SRC_SEL_SRC7_FVAL                                                   0x7
+#define HWIO_GCC_RPMH_IPA_IPA_2X_PERF5_DFSR_SRC_DIV_BMSK                                                       0x1f
+#define HWIO_GCC_RPMH_IPA_IPA_2X_PERF5_DFSR_SRC_DIV_SHFT                                                        0x0
+#define HWIO_GCC_RPMH_IPA_IPA_2X_PERF5_DFSR_SRC_DIV_BYPASS_FVAL                                                 0x0
+#define HWIO_GCC_RPMH_IPA_IPA_2X_PERF5_DFSR_SRC_DIV_DIV1_FVAL                                                   0x1
+#define HWIO_GCC_RPMH_IPA_IPA_2X_PERF5_DFSR_SRC_DIV_DIV1_5_FVAL                                                 0x2
+#define HWIO_GCC_RPMH_IPA_IPA_2X_PERF5_DFSR_SRC_DIV_DIV2_FVAL                                                   0x3
+#define HWIO_GCC_RPMH_IPA_IPA_2X_PERF5_DFSR_SRC_DIV_DIV2_5_FVAL                                                 0x4
+#define HWIO_GCC_RPMH_IPA_IPA_2X_PERF5_DFSR_SRC_DIV_DIV3_FVAL                                                   0x5
+#define HWIO_GCC_RPMH_IPA_IPA_2X_PERF5_DFSR_SRC_DIV_DIV3_5_FVAL                                                 0x6
+#define HWIO_GCC_RPMH_IPA_IPA_2X_PERF5_DFSR_SRC_DIV_DIV4_FVAL                                                   0x7
+#define HWIO_GCC_RPMH_IPA_IPA_2X_PERF5_DFSR_SRC_DIV_DIV4_5_FVAL                                                 0x8
+#define HWIO_GCC_RPMH_IPA_IPA_2X_PERF5_DFSR_SRC_DIV_DIV5_FVAL                                                   0x9
+#define HWIO_GCC_RPMH_IPA_IPA_2X_PERF5_DFSR_SRC_DIV_DIV5_5_FVAL                                                 0xa
+#define HWIO_GCC_RPMH_IPA_IPA_2X_PERF5_DFSR_SRC_DIV_DIV6_FVAL                                                   0xb
+#define HWIO_GCC_RPMH_IPA_IPA_2X_PERF5_DFSR_SRC_DIV_DIV6_5_FVAL                                                 0xc
+#define HWIO_GCC_RPMH_IPA_IPA_2X_PERF5_DFSR_SRC_DIV_DIV7_FVAL                                                   0xd
+#define HWIO_GCC_RPMH_IPA_IPA_2X_PERF5_DFSR_SRC_DIV_DIV7_5_FVAL                                                 0xe
+#define HWIO_GCC_RPMH_IPA_IPA_2X_PERF5_DFSR_SRC_DIV_DIV8_FVAL                                                   0xf
+#define HWIO_GCC_RPMH_IPA_IPA_2X_PERF5_DFSR_SRC_DIV_DIV8_5_FVAL                                                0x10
+#define HWIO_GCC_RPMH_IPA_IPA_2X_PERF5_DFSR_SRC_DIV_DIV9_FVAL                                                  0x11
+#define HWIO_GCC_RPMH_IPA_IPA_2X_PERF5_DFSR_SRC_DIV_DIV9_5_FVAL                                                0x12
+#define HWIO_GCC_RPMH_IPA_IPA_2X_PERF5_DFSR_SRC_DIV_DIV10_FVAL                                                 0x13
+#define HWIO_GCC_RPMH_IPA_IPA_2X_PERF5_DFSR_SRC_DIV_DIV10_5_FVAL                                               0x14
+#define HWIO_GCC_RPMH_IPA_IPA_2X_PERF5_DFSR_SRC_DIV_DIV11_FVAL                                                 0x15
+#define HWIO_GCC_RPMH_IPA_IPA_2X_PERF5_DFSR_SRC_DIV_DIV11_5_FVAL                                               0x16
+#define HWIO_GCC_RPMH_IPA_IPA_2X_PERF5_DFSR_SRC_DIV_DIV12_FVAL                                                 0x17
+#define HWIO_GCC_RPMH_IPA_IPA_2X_PERF5_DFSR_SRC_DIV_DIV12_5_FVAL                                               0x18
+#define HWIO_GCC_RPMH_IPA_IPA_2X_PERF5_DFSR_SRC_DIV_DIV13_FVAL                                                 0x19
+#define HWIO_GCC_RPMH_IPA_IPA_2X_PERF5_DFSR_SRC_DIV_DIV13_5_FVAL                                               0x1a
+#define HWIO_GCC_RPMH_IPA_IPA_2X_PERF5_DFSR_SRC_DIV_DIV14_FVAL                                                 0x1b
+#define HWIO_GCC_RPMH_IPA_IPA_2X_PERF5_DFSR_SRC_DIV_DIV14_5_FVAL                                               0x1c
+#define HWIO_GCC_RPMH_IPA_IPA_2X_PERF5_DFSR_SRC_DIV_DIV15_FVAL                                                 0x1d
+#define HWIO_GCC_RPMH_IPA_IPA_2X_PERF5_DFSR_SRC_DIV_DIV15_5_FVAL                                               0x1e
+#define HWIO_GCC_RPMH_IPA_IPA_2X_PERF5_DFSR_SRC_DIV_DIV16_FVAL                                                 0x1f
+
+#define HWIO_GCC_RPMH_IPA_IPA_2X_PERF6_DFSR_ADDR                                                         (GCC_CLK_CTL_REG_REG_BASE      + 0x00038068)
+#define HWIO_GCC_RPMH_IPA_IPA_2X_PERF6_DFSR_PHYS                                                         (GCC_CLK_CTL_REG_REG_BASE_PHYS + 0x00038068)
+#define HWIO_GCC_RPMH_IPA_IPA_2X_PERF6_DFSR_OFFS                                                         (GCC_CLK_CTL_REG_REG_BASE_OFFS + 0x00038068)
+#define HWIO_GCC_RPMH_IPA_IPA_2X_PERF6_DFSR_RMSK                                                             0x371f
+#define HWIO_GCC_RPMH_IPA_IPA_2X_PERF6_DFSR_ATTR                                                                0x3
+#define HWIO_GCC_RPMH_IPA_IPA_2X_PERF6_DFSR_IN          \
+        in_dword_masked(HWIO_GCC_RPMH_IPA_IPA_2X_PERF6_DFSR_ADDR, HWIO_GCC_RPMH_IPA_IPA_2X_PERF6_DFSR_RMSK)
+#define HWIO_GCC_RPMH_IPA_IPA_2X_PERF6_DFSR_INM(m)      \
+        in_dword_masked(HWIO_GCC_RPMH_IPA_IPA_2X_PERF6_DFSR_ADDR, m)
+#define HWIO_GCC_RPMH_IPA_IPA_2X_PERF6_DFSR_OUT(v)      \
+        out_dword(HWIO_GCC_RPMH_IPA_IPA_2X_PERF6_DFSR_ADDR,v)
+#define HWIO_GCC_RPMH_IPA_IPA_2X_PERF6_DFSR_OUTM(m,v) \
+        out_dword_masked_ns(HWIO_GCC_RPMH_IPA_IPA_2X_PERF6_DFSR_ADDR,m,v,HWIO_GCC_RPMH_IPA_IPA_2X_PERF6_DFSR_IN)
+#define HWIO_GCC_RPMH_IPA_IPA_2X_PERF6_DFSR_MODE_BMSK                                                        0x3000
+#define HWIO_GCC_RPMH_IPA_IPA_2X_PERF6_DFSR_MODE_SHFT                                                           0xc
+#define HWIO_GCC_RPMH_IPA_IPA_2X_PERF6_DFSR_MODE_BYPASS_FVAL                                                    0x0
+#define HWIO_GCC_RPMH_IPA_IPA_2X_PERF6_DFSR_MODE_SWALLOW_FVAL                                                   0x1
+#define HWIO_GCC_RPMH_IPA_IPA_2X_PERF6_DFSR_MODE_DUAL_EDGE_FVAL                                                 0x2
+#define HWIO_GCC_RPMH_IPA_IPA_2X_PERF6_DFSR_MODE_SINGLE_EDGE_FVAL                                               0x3
+#define HWIO_GCC_RPMH_IPA_IPA_2X_PERF6_DFSR_SRC_SEL_BMSK                                                      0x700
+#define HWIO_GCC_RPMH_IPA_IPA_2X_PERF6_DFSR_SRC_SEL_SHFT                                                        0x8
+#define HWIO_GCC_RPMH_IPA_IPA_2X_PERF6_DFSR_SRC_SEL_SRC0_FVAL                                                   0x0
+#define HWIO_GCC_RPMH_IPA_IPA_2X_PERF6_DFSR_SRC_SEL_SRC1_FVAL                                                   0x1
+#define HWIO_GCC_RPMH_IPA_IPA_2X_PERF6_DFSR_SRC_SEL_SRC2_FVAL                                                   0x2
+#define HWIO_GCC_RPMH_IPA_IPA_2X_PERF6_DFSR_SRC_SEL_SRC3_FVAL                                                   0x3
+#define HWIO_GCC_RPMH_IPA_IPA_2X_PERF6_DFSR_SRC_SEL_SRC4_FVAL                                                   0x4
+#define HWIO_GCC_RPMH_IPA_IPA_2X_PERF6_DFSR_SRC_SEL_SRC5_FVAL                                                   0x5
+#define HWIO_GCC_RPMH_IPA_IPA_2X_PERF6_DFSR_SRC_SEL_SRC6_FVAL                                                   0x6
+#define HWIO_GCC_RPMH_IPA_IPA_2X_PERF6_DFSR_SRC_SEL_SRC7_FVAL                                                   0x7
+#define HWIO_GCC_RPMH_IPA_IPA_2X_PERF6_DFSR_SRC_DIV_BMSK                                                       0x1f
+#define HWIO_GCC_RPMH_IPA_IPA_2X_PERF6_DFSR_SRC_DIV_SHFT                                                        0x0
+#define HWIO_GCC_RPMH_IPA_IPA_2X_PERF6_DFSR_SRC_DIV_BYPASS_FVAL                                                 0x0
+#define HWIO_GCC_RPMH_IPA_IPA_2X_PERF6_DFSR_SRC_DIV_DIV1_FVAL                                                   0x1
+#define HWIO_GCC_RPMH_IPA_IPA_2X_PERF6_DFSR_SRC_DIV_DIV1_5_FVAL                                                 0x2
+#define HWIO_GCC_RPMH_IPA_IPA_2X_PERF6_DFSR_SRC_DIV_DIV2_FVAL                                                   0x3
+#define HWIO_GCC_RPMH_IPA_IPA_2X_PERF6_DFSR_SRC_DIV_DIV2_5_FVAL                                                 0x4
+#define HWIO_GCC_RPMH_IPA_IPA_2X_PERF6_DFSR_SRC_DIV_DIV3_FVAL                                                   0x5
+#define HWIO_GCC_RPMH_IPA_IPA_2X_PERF6_DFSR_SRC_DIV_DIV3_5_FVAL                                                 0x6
+#define HWIO_GCC_RPMH_IPA_IPA_2X_PERF6_DFSR_SRC_DIV_DIV4_FVAL                                                   0x7
+#define HWIO_GCC_RPMH_IPA_IPA_2X_PERF6_DFSR_SRC_DIV_DIV4_5_FVAL                                                 0x8
+#define HWIO_GCC_RPMH_IPA_IPA_2X_PERF6_DFSR_SRC_DIV_DIV5_FVAL                                                   0x9
+#define HWIO_GCC_RPMH_IPA_IPA_2X_PERF6_DFSR_SRC_DIV_DIV5_5_FVAL                                                 0xa
+#define HWIO_GCC_RPMH_IPA_IPA_2X_PERF6_DFSR_SRC_DIV_DIV6_FVAL                                                   0xb
+#define HWIO_GCC_RPMH_IPA_IPA_2X_PERF6_DFSR_SRC_DIV_DIV6_5_FVAL                                                 0xc
+#define HWIO_GCC_RPMH_IPA_IPA_2X_PERF6_DFSR_SRC_DIV_DIV7_FVAL                                                   0xd
+#define HWIO_GCC_RPMH_IPA_IPA_2X_PERF6_DFSR_SRC_DIV_DIV7_5_FVAL                                                 0xe
+#define HWIO_GCC_RPMH_IPA_IPA_2X_PERF6_DFSR_SRC_DIV_DIV8_FVAL                                                   0xf
+#define HWIO_GCC_RPMH_IPA_IPA_2X_PERF6_DFSR_SRC_DIV_DIV8_5_FVAL                                                0x10
+#define HWIO_GCC_RPMH_IPA_IPA_2X_PERF6_DFSR_SRC_DIV_DIV9_FVAL                                                  0x11
+#define HWIO_GCC_RPMH_IPA_IPA_2X_PERF6_DFSR_SRC_DIV_DIV9_5_FVAL                                                0x12
+#define HWIO_GCC_RPMH_IPA_IPA_2X_PERF6_DFSR_SRC_DIV_DIV10_FVAL                                                 0x13
+#define HWIO_GCC_RPMH_IPA_IPA_2X_PERF6_DFSR_SRC_DIV_DIV10_5_FVAL                                               0x14
+#define HWIO_GCC_RPMH_IPA_IPA_2X_PERF6_DFSR_SRC_DIV_DIV11_FVAL                                                 0x15
+#define HWIO_GCC_RPMH_IPA_IPA_2X_PERF6_DFSR_SRC_DIV_DIV11_5_FVAL                                               0x16
+#define HWIO_GCC_RPMH_IPA_IPA_2X_PERF6_DFSR_SRC_DIV_DIV12_FVAL                                                 0x17
+#define HWIO_GCC_RPMH_IPA_IPA_2X_PERF6_DFSR_SRC_DIV_DIV12_5_FVAL                                               0x18
+#define HWIO_GCC_RPMH_IPA_IPA_2X_PERF6_DFSR_SRC_DIV_DIV13_FVAL                                                 0x19
+#define HWIO_GCC_RPMH_IPA_IPA_2X_PERF6_DFSR_SRC_DIV_DIV13_5_FVAL                                               0x1a
+#define HWIO_GCC_RPMH_IPA_IPA_2X_PERF6_DFSR_SRC_DIV_DIV14_FVAL                                                 0x1b
+#define HWIO_GCC_RPMH_IPA_IPA_2X_PERF6_DFSR_SRC_DIV_DIV14_5_FVAL                                               0x1c
+#define HWIO_GCC_RPMH_IPA_IPA_2X_PERF6_DFSR_SRC_DIV_DIV15_FVAL                                                 0x1d
+#define HWIO_GCC_RPMH_IPA_IPA_2X_PERF6_DFSR_SRC_DIV_DIV15_5_FVAL                                               0x1e
+#define HWIO_GCC_RPMH_IPA_IPA_2X_PERF6_DFSR_SRC_DIV_DIV16_FVAL                                                 0x1f
+
+#define HWIO_GCC_RPMH_IPA_IPA_2X_PERF7_DFSR_ADDR                                                         (GCC_CLK_CTL_REG_REG_BASE      + 0x0003806c)
+#define HWIO_GCC_RPMH_IPA_IPA_2X_PERF7_DFSR_PHYS                                                         (GCC_CLK_CTL_REG_REG_BASE_PHYS + 0x0003806c)
+#define HWIO_GCC_RPMH_IPA_IPA_2X_PERF7_DFSR_OFFS                                                         (GCC_CLK_CTL_REG_REG_BASE_OFFS + 0x0003806c)
+#define HWIO_GCC_RPMH_IPA_IPA_2X_PERF7_DFSR_RMSK                                                             0x371f
+#define HWIO_GCC_RPMH_IPA_IPA_2X_PERF7_DFSR_ATTR                                                                0x3
+#define HWIO_GCC_RPMH_IPA_IPA_2X_PERF7_DFSR_IN          \
+        in_dword_masked(HWIO_GCC_RPMH_IPA_IPA_2X_PERF7_DFSR_ADDR, HWIO_GCC_RPMH_IPA_IPA_2X_PERF7_DFSR_RMSK)
+#define HWIO_GCC_RPMH_IPA_IPA_2X_PERF7_DFSR_INM(m)      \
+        in_dword_masked(HWIO_GCC_RPMH_IPA_IPA_2X_PERF7_DFSR_ADDR, m)
+#define HWIO_GCC_RPMH_IPA_IPA_2X_PERF7_DFSR_OUT(v)      \
+        out_dword(HWIO_GCC_RPMH_IPA_IPA_2X_PERF7_DFSR_ADDR,v)
+#define HWIO_GCC_RPMH_IPA_IPA_2X_PERF7_DFSR_OUTM(m,v) \
+        out_dword_masked_ns(HWIO_GCC_RPMH_IPA_IPA_2X_PERF7_DFSR_ADDR,m,v,HWIO_GCC_RPMH_IPA_IPA_2X_PERF7_DFSR_IN)
+#define HWIO_GCC_RPMH_IPA_IPA_2X_PERF7_DFSR_MODE_BMSK                                                        0x3000
+#define HWIO_GCC_RPMH_IPA_IPA_2X_PERF7_DFSR_MODE_SHFT                                                           0xc
+#define HWIO_GCC_RPMH_IPA_IPA_2X_PERF7_DFSR_MODE_BYPASS_FVAL                                                    0x0
+#define HWIO_GCC_RPMH_IPA_IPA_2X_PERF7_DFSR_MODE_SWALLOW_FVAL                                                   0x1
+#define HWIO_GCC_RPMH_IPA_IPA_2X_PERF7_DFSR_MODE_DUAL_EDGE_FVAL                                                 0x2
+#define HWIO_GCC_RPMH_IPA_IPA_2X_PERF7_DFSR_MODE_SINGLE_EDGE_FVAL                                               0x3
+#define HWIO_GCC_RPMH_IPA_IPA_2X_PERF7_DFSR_SRC_SEL_BMSK                                                      0x700
+#define HWIO_GCC_RPMH_IPA_IPA_2X_PERF7_DFSR_SRC_SEL_SHFT                                                        0x8
+#define HWIO_GCC_RPMH_IPA_IPA_2X_PERF7_DFSR_SRC_SEL_SRC0_FVAL                                                   0x0
+#define HWIO_GCC_RPMH_IPA_IPA_2X_PERF7_DFSR_SRC_SEL_SRC1_FVAL                                                   0x1
+#define HWIO_GCC_RPMH_IPA_IPA_2X_PERF7_DFSR_SRC_SEL_SRC2_FVAL                                                   0x2
+#define HWIO_GCC_RPMH_IPA_IPA_2X_PERF7_DFSR_SRC_SEL_SRC3_FVAL                                                   0x3
+#define HWIO_GCC_RPMH_IPA_IPA_2X_PERF7_DFSR_SRC_SEL_SRC4_FVAL                                                   0x4
+#define HWIO_GCC_RPMH_IPA_IPA_2X_PERF7_DFSR_SRC_SEL_SRC5_FVAL                                                   0x5
+#define HWIO_GCC_RPMH_IPA_IPA_2X_PERF7_DFSR_SRC_SEL_SRC6_FVAL                                                   0x6
+#define HWIO_GCC_RPMH_IPA_IPA_2X_PERF7_DFSR_SRC_SEL_SRC7_FVAL                                                   0x7
+#define HWIO_GCC_RPMH_IPA_IPA_2X_PERF7_DFSR_SRC_DIV_BMSK                                                       0x1f
+#define HWIO_GCC_RPMH_IPA_IPA_2X_PERF7_DFSR_SRC_DIV_SHFT                                                        0x0
+#define HWIO_GCC_RPMH_IPA_IPA_2X_PERF7_DFSR_SRC_DIV_BYPASS_FVAL                                                 0x0
+#define HWIO_GCC_RPMH_IPA_IPA_2X_PERF7_DFSR_SRC_DIV_DIV1_FVAL                                                   0x1
+#define HWIO_GCC_RPMH_IPA_IPA_2X_PERF7_DFSR_SRC_DIV_DIV1_5_FVAL                                                 0x2
+#define HWIO_GCC_RPMH_IPA_IPA_2X_PERF7_DFSR_SRC_DIV_DIV2_FVAL                                                   0x3
+#define HWIO_GCC_RPMH_IPA_IPA_2X_PERF7_DFSR_SRC_DIV_DIV2_5_FVAL                                                 0x4
+#define HWIO_GCC_RPMH_IPA_IPA_2X_PERF7_DFSR_SRC_DIV_DIV3_FVAL                                                   0x5
+#define HWIO_GCC_RPMH_IPA_IPA_2X_PERF7_DFSR_SRC_DIV_DIV3_5_FVAL                                                 0x6
+#define HWIO_GCC_RPMH_IPA_IPA_2X_PERF7_DFSR_SRC_DIV_DIV4_FVAL                                                   0x7
+#define HWIO_GCC_RPMH_IPA_IPA_2X_PERF7_DFSR_SRC_DIV_DIV4_5_FVAL                                                 0x8
+#define HWIO_GCC_RPMH_IPA_IPA_2X_PERF7_DFSR_SRC_DIV_DIV5_FVAL                                                   0x9
+#define HWIO_GCC_RPMH_IPA_IPA_2X_PERF7_DFSR_SRC_DIV_DIV5_5_FVAL                                                 0xa
+#define HWIO_GCC_RPMH_IPA_IPA_2X_PERF7_DFSR_SRC_DIV_DIV6_FVAL                                                   0xb
+#define HWIO_GCC_RPMH_IPA_IPA_2X_PERF7_DFSR_SRC_DIV_DIV6_5_FVAL                                                 0xc
+#define HWIO_GCC_RPMH_IPA_IPA_2X_PERF7_DFSR_SRC_DIV_DIV7_FVAL                                                   0xd
+#define HWIO_GCC_RPMH_IPA_IPA_2X_PERF7_DFSR_SRC_DIV_DIV7_5_FVAL                                                 0xe
+#define HWIO_GCC_RPMH_IPA_IPA_2X_PERF7_DFSR_SRC_DIV_DIV8_FVAL                                                   0xf
+#define HWIO_GCC_RPMH_IPA_IPA_2X_PERF7_DFSR_SRC_DIV_DIV8_5_FVAL                                                0x10
+#define HWIO_GCC_RPMH_IPA_IPA_2X_PERF7_DFSR_SRC_DIV_DIV9_FVAL                                                  0x11
+#define HWIO_GCC_RPMH_IPA_IPA_2X_PERF7_DFSR_SRC_DIV_DIV9_5_FVAL                                                0x12
+#define HWIO_GCC_RPMH_IPA_IPA_2X_PERF7_DFSR_SRC_DIV_DIV10_FVAL                                                 0x13
+#define HWIO_GCC_RPMH_IPA_IPA_2X_PERF7_DFSR_SRC_DIV_DIV10_5_FVAL                                               0x14
+#define HWIO_GCC_RPMH_IPA_IPA_2X_PERF7_DFSR_SRC_DIV_DIV11_FVAL                                                 0x15
+#define HWIO_GCC_RPMH_IPA_IPA_2X_PERF7_DFSR_SRC_DIV_DIV11_5_FVAL                                               0x16
+#define HWIO_GCC_RPMH_IPA_IPA_2X_PERF7_DFSR_SRC_DIV_DIV12_FVAL                                                 0x17
+#define HWIO_GCC_RPMH_IPA_IPA_2X_PERF7_DFSR_SRC_DIV_DIV12_5_FVAL                                               0x18
+#define HWIO_GCC_RPMH_IPA_IPA_2X_PERF7_DFSR_SRC_DIV_DIV13_FVAL                                                 0x19
+#define HWIO_GCC_RPMH_IPA_IPA_2X_PERF7_DFSR_SRC_DIV_DIV13_5_FVAL                                               0x1a
+#define HWIO_GCC_RPMH_IPA_IPA_2X_PERF7_DFSR_SRC_DIV_DIV14_FVAL                                                 0x1b
+#define HWIO_GCC_RPMH_IPA_IPA_2X_PERF7_DFSR_SRC_DIV_DIV14_5_FVAL                                               0x1c
+#define HWIO_GCC_RPMH_IPA_IPA_2X_PERF7_DFSR_SRC_DIV_DIV15_FVAL                                                 0x1d
+#define HWIO_GCC_RPMH_IPA_IPA_2X_PERF7_DFSR_SRC_DIV_DIV15_5_FVAL                                               0x1e
+#define HWIO_GCC_RPMH_IPA_IPA_2X_PERF7_DFSR_SRC_DIV_DIV16_FVAL                                                 0x1f
+
+#define HWIO_GCC_RPMH_IPA_IPA_2X_PERF8_DFSR_ADDR                                                         (GCC_CLK_CTL_REG_REG_BASE      + 0x00038070)
+#define HWIO_GCC_RPMH_IPA_IPA_2X_PERF8_DFSR_PHYS                                                         (GCC_CLK_CTL_REG_REG_BASE_PHYS + 0x00038070)
+#define HWIO_GCC_RPMH_IPA_IPA_2X_PERF8_DFSR_OFFS                                                         (GCC_CLK_CTL_REG_REG_BASE_OFFS + 0x00038070)
+#define HWIO_GCC_RPMH_IPA_IPA_2X_PERF8_DFSR_RMSK                                                             0x371f
+#define HWIO_GCC_RPMH_IPA_IPA_2X_PERF8_DFSR_ATTR                                                                0x3
+#define HWIO_GCC_RPMH_IPA_IPA_2X_PERF8_DFSR_IN          \
+        in_dword_masked(HWIO_GCC_RPMH_IPA_IPA_2X_PERF8_DFSR_ADDR, HWIO_GCC_RPMH_IPA_IPA_2X_PERF8_DFSR_RMSK)
+#define HWIO_GCC_RPMH_IPA_IPA_2X_PERF8_DFSR_INM(m)      \
+        in_dword_masked(HWIO_GCC_RPMH_IPA_IPA_2X_PERF8_DFSR_ADDR, m)
+#define HWIO_GCC_RPMH_IPA_IPA_2X_PERF8_DFSR_OUT(v)      \
+        out_dword(HWIO_GCC_RPMH_IPA_IPA_2X_PERF8_DFSR_ADDR,v)
+#define HWIO_GCC_RPMH_IPA_IPA_2X_PERF8_DFSR_OUTM(m,v) \
+        out_dword_masked_ns(HWIO_GCC_RPMH_IPA_IPA_2X_PERF8_DFSR_ADDR,m,v,HWIO_GCC_RPMH_IPA_IPA_2X_PERF8_DFSR_IN)
+#define HWIO_GCC_RPMH_IPA_IPA_2X_PERF8_DFSR_MODE_BMSK                                                        0x3000
+#define HWIO_GCC_RPMH_IPA_IPA_2X_PERF8_DFSR_MODE_SHFT                                                           0xc
+#define HWIO_GCC_RPMH_IPA_IPA_2X_PERF8_DFSR_MODE_BYPASS_FVAL                                                    0x0
+#define HWIO_GCC_RPMH_IPA_IPA_2X_PERF8_DFSR_MODE_SWALLOW_FVAL                                                   0x1
+#define HWIO_GCC_RPMH_IPA_IPA_2X_PERF8_DFSR_MODE_DUAL_EDGE_FVAL                                                 0x2
+#define HWIO_GCC_RPMH_IPA_IPA_2X_PERF8_DFSR_MODE_SINGLE_EDGE_FVAL                                               0x3
+#define HWIO_GCC_RPMH_IPA_IPA_2X_PERF8_DFSR_SRC_SEL_BMSK                                                      0x700
+#define HWIO_GCC_RPMH_IPA_IPA_2X_PERF8_DFSR_SRC_SEL_SHFT                                                        0x8
+#define HWIO_GCC_RPMH_IPA_IPA_2X_PERF8_DFSR_SRC_SEL_SRC0_FVAL                                                   0x0
+#define HWIO_GCC_RPMH_IPA_IPA_2X_PERF8_DFSR_SRC_SEL_SRC1_FVAL                                                   0x1
+#define HWIO_GCC_RPMH_IPA_IPA_2X_PERF8_DFSR_SRC_SEL_SRC2_FVAL                                                   0x2
+#define HWIO_GCC_RPMH_IPA_IPA_2X_PERF8_DFSR_SRC_SEL_SRC3_FVAL                                                   0x3
+#define HWIO_GCC_RPMH_IPA_IPA_2X_PERF8_DFSR_SRC_SEL_SRC4_FVAL                                                   0x4
+#define HWIO_GCC_RPMH_IPA_IPA_2X_PERF8_DFSR_SRC_SEL_SRC5_FVAL                                                   0x5
+#define HWIO_GCC_RPMH_IPA_IPA_2X_PERF8_DFSR_SRC_SEL_SRC6_FVAL                                                   0x6
+#define HWIO_GCC_RPMH_IPA_IPA_2X_PERF8_DFSR_SRC_SEL_SRC7_FVAL                                                   0x7
+#define HWIO_GCC_RPMH_IPA_IPA_2X_PERF8_DFSR_SRC_DIV_BMSK                                                       0x1f
+#define HWIO_GCC_RPMH_IPA_IPA_2X_PERF8_DFSR_SRC_DIV_SHFT                                                        0x0
+#define HWIO_GCC_RPMH_IPA_IPA_2X_PERF8_DFSR_SRC_DIV_BYPASS_FVAL                                                 0x0
+#define HWIO_GCC_RPMH_IPA_IPA_2X_PERF8_DFSR_SRC_DIV_DIV1_FVAL                                                   0x1
+#define HWIO_GCC_RPMH_IPA_IPA_2X_PERF8_DFSR_SRC_DIV_DIV1_5_FVAL                                                 0x2
+#define HWIO_GCC_RPMH_IPA_IPA_2X_PERF8_DFSR_SRC_DIV_DIV2_FVAL                                                   0x3
+#define HWIO_GCC_RPMH_IPA_IPA_2X_PERF8_DFSR_SRC_DIV_DIV2_5_FVAL                                                 0x4
+#define HWIO_GCC_RPMH_IPA_IPA_2X_PERF8_DFSR_SRC_DIV_DIV3_FVAL                                                   0x5
+#define HWIO_GCC_RPMH_IPA_IPA_2X_PERF8_DFSR_SRC_DIV_DIV3_5_FVAL                                                 0x6
+#define HWIO_GCC_RPMH_IPA_IPA_2X_PERF8_DFSR_SRC_DIV_DIV4_FVAL                                                   0x7
+#define HWIO_GCC_RPMH_IPA_IPA_2X_PERF8_DFSR_SRC_DIV_DIV4_5_FVAL                                                 0x8
+#define HWIO_GCC_RPMH_IPA_IPA_2X_PERF8_DFSR_SRC_DIV_DIV5_FVAL                                                   0x9
+#define HWIO_GCC_RPMH_IPA_IPA_2X_PERF8_DFSR_SRC_DIV_DIV5_5_FVAL                                                 0xa
+#define HWIO_GCC_RPMH_IPA_IPA_2X_PERF8_DFSR_SRC_DIV_DIV6_FVAL                                                   0xb
+#define HWIO_GCC_RPMH_IPA_IPA_2X_PERF8_DFSR_SRC_DIV_DIV6_5_FVAL                                                 0xc
+#define HWIO_GCC_RPMH_IPA_IPA_2X_PERF8_DFSR_SRC_DIV_DIV7_FVAL                                                   0xd
+#define HWIO_GCC_RPMH_IPA_IPA_2X_PERF8_DFSR_SRC_DIV_DIV7_5_FVAL                                                 0xe
+#define HWIO_GCC_RPMH_IPA_IPA_2X_PERF8_DFSR_SRC_DIV_DIV8_FVAL                                                   0xf
+#define HWIO_GCC_RPMH_IPA_IPA_2X_PERF8_DFSR_SRC_DIV_DIV8_5_FVAL                                                0x10
+#define HWIO_GCC_RPMH_IPA_IPA_2X_PERF8_DFSR_SRC_DIV_DIV9_FVAL                                                  0x11
+#define HWIO_GCC_RPMH_IPA_IPA_2X_PERF8_DFSR_SRC_DIV_DIV9_5_FVAL                                                0x12
+#define HWIO_GCC_RPMH_IPA_IPA_2X_PERF8_DFSR_SRC_DIV_DIV10_FVAL                                                 0x13
+#define HWIO_GCC_RPMH_IPA_IPA_2X_PERF8_DFSR_SRC_DIV_DIV10_5_FVAL                                               0x14
+#define HWIO_GCC_RPMH_IPA_IPA_2X_PERF8_DFSR_SRC_DIV_DIV11_FVAL                                                 0x15
+#define HWIO_GCC_RPMH_IPA_IPA_2X_PERF8_DFSR_SRC_DIV_DIV11_5_FVAL                                               0x16
+#define HWIO_GCC_RPMH_IPA_IPA_2X_PERF8_DFSR_SRC_DIV_DIV12_FVAL                                                 0x17
+#define HWIO_GCC_RPMH_IPA_IPA_2X_PERF8_DFSR_SRC_DIV_DIV12_5_FVAL                                               0x18
+#define HWIO_GCC_RPMH_IPA_IPA_2X_PERF8_DFSR_SRC_DIV_DIV13_FVAL                                                 0x19
+#define HWIO_GCC_RPMH_IPA_IPA_2X_PERF8_DFSR_SRC_DIV_DIV13_5_FVAL                                               0x1a
+#define HWIO_GCC_RPMH_IPA_IPA_2X_PERF8_DFSR_SRC_DIV_DIV14_FVAL                                                 0x1b
+#define HWIO_GCC_RPMH_IPA_IPA_2X_PERF8_DFSR_SRC_DIV_DIV14_5_FVAL                                               0x1c
+#define HWIO_GCC_RPMH_IPA_IPA_2X_PERF8_DFSR_SRC_DIV_DIV15_FVAL                                                 0x1d
+#define HWIO_GCC_RPMH_IPA_IPA_2X_PERF8_DFSR_SRC_DIV_DIV15_5_FVAL                                               0x1e
+#define HWIO_GCC_RPMH_IPA_IPA_2X_PERF8_DFSR_SRC_DIV_DIV16_FVAL                                                 0x1f
+
+#define HWIO_GCC_RPMH_IPA_IPA_2X_PERF9_DFSR_ADDR                                                         (GCC_CLK_CTL_REG_REG_BASE      + 0x00038074)
+#define HWIO_GCC_RPMH_IPA_IPA_2X_PERF9_DFSR_PHYS                                                         (GCC_CLK_CTL_REG_REG_BASE_PHYS + 0x00038074)
+#define HWIO_GCC_RPMH_IPA_IPA_2X_PERF9_DFSR_OFFS                                                         (GCC_CLK_CTL_REG_REG_BASE_OFFS + 0x00038074)
+#define HWIO_GCC_RPMH_IPA_IPA_2X_PERF9_DFSR_RMSK                                                             0x371f
+#define HWIO_GCC_RPMH_IPA_IPA_2X_PERF9_DFSR_ATTR                                                                0x3
+#define HWIO_GCC_RPMH_IPA_IPA_2X_PERF9_DFSR_IN          \
+        in_dword_masked(HWIO_GCC_RPMH_IPA_IPA_2X_PERF9_DFSR_ADDR, HWIO_GCC_RPMH_IPA_IPA_2X_PERF9_DFSR_RMSK)
+#define HWIO_GCC_RPMH_IPA_IPA_2X_PERF9_DFSR_INM(m)      \
+        in_dword_masked(HWIO_GCC_RPMH_IPA_IPA_2X_PERF9_DFSR_ADDR, m)
+#define HWIO_GCC_RPMH_IPA_IPA_2X_PERF9_DFSR_OUT(v)      \
+        out_dword(HWIO_GCC_RPMH_IPA_IPA_2X_PERF9_DFSR_ADDR,v)
+#define HWIO_GCC_RPMH_IPA_IPA_2X_PERF9_DFSR_OUTM(m,v) \
+        out_dword_masked_ns(HWIO_GCC_RPMH_IPA_IPA_2X_PERF9_DFSR_ADDR,m,v,HWIO_GCC_RPMH_IPA_IPA_2X_PERF9_DFSR_IN)
+#define HWIO_GCC_RPMH_IPA_IPA_2X_PERF9_DFSR_MODE_BMSK                                                        0x3000
+#define HWIO_GCC_RPMH_IPA_IPA_2X_PERF9_DFSR_MODE_SHFT                                                           0xc
+#define HWIO_GCC_RPMH_IPA_IPA_2X_PERF9_DFSR_MODE_BYPASS_FVAL                                                    0x0
+#define HWIO_GCC_RPMH_IPA_IPA_2X_PERF9_DFSR_MODE_SWALLOW_FVAL                                                   0x1
+#define HWIO_GCC_RPMH_IPA_IPA_2X_PERF9_DFSR_MODE_DUAL_EDGE_FVAL                                                 0x2
+#define HWIO_GCC_RPMH_IPA_IPA_2X_PERF9_DFSR_MODE_SINGLE_EDGE_FVAL                                               0x3
+#define HWIO_GCC_RPMH_IPA_IPA_2X_PERF9_DFSR_SRC_SEL_BMSK                                                      0x700
+#define HWIO_GCC_RPMH_IPA_IPA_2X_PERF9_DFSR_SRC_SEL_SHFT                                                        0x8
+#define HWIO_GCC_RPMH_IPA_IPA_2X_PERF9_DFSR_SRC_SEL_SRC0_FVAL                                                   0x0
+#define HWIO_GCC_RPMH_IPA_IPA_2X_PERF9_DFSR_SRC_SEL_SRC1_FVAL                                                   0x1
+#define HWIO_GCC_RPMH_IPA_IPA_2X_PERF9_DFSR_SRC_SEL_SRC2_FVAL                                                   0x2
+#define HWIO_GCC_RPMH_IPA_IPA_2X_PERF9_DFSR_SRC_SEL_SRC3_FVAL                                                   0x3
+#define HWIO_GCC_RPMH_IPA_IPA_2X_PERF9_DFSR_SRC_SEL_SRC4_FVAL                                                   0x4
+#define HWIO_GCC_RPMH_IPA_IPA_2X_PERF9_DFSR_SRC_SEL_SRC5_FVAL                                                   0x5
+#define HWIO_GCC_RPMH_IPA_IPA_2X_PERF9_DFSR_SRC_SEL_SRC6_FVAL                                                   0x6
+#define HWIO_GCC_RPMH_IPA_IPA_2X_PERF9_DFSR_SRC_SEL_SRC7_FVAL                                                   0x7
+#define HWIO_GCC_RPMH_IPA_IPA_2X_PERF9_DFSR_SRC_DIV_BMSK                                                       0x1f
+#define HWIO_GCC_RPMH_IPA_IPA_2X_PERF9_DFSR_SRC_DIV_SHFT                                                        0x0
+#define HWIO_GCC_RPMH_IPA_IPA_2X_PERF9_DFSR_SRC_DIV_BYPASS_FVAL                                                 0x0
+#define HWIO_GCC_RPMH_IPA_IPA_2X_PERF9_DFSR_SRC_DIV_DIV1_FVAL                                                   0x1
+#define HWIO_GCC_RPMH_IPA_IPA_2X_PERF9_DFSR_SRC_DIV_DIV1_5_FVAL                                                 0x2
+#define HWIO_GCC_RPMH_IPA_IPA_2X_PERF9_DFSR_SRC_DIV_DIV2_FVAL                                                   0x3
+#define HWIO_GCC_RPMH_IPA_IPA_2X_PERF9_DFSR_SRC_DIV_DIV2_5_FVAL                                                 0x4
+#define HWIO_GCC_RPMH_IPA_IPA_2X_PERF9_DFSR_SRC_DIV_DIV3_FVAL                                                   0x5
+#define HWIO_GCC_RPMH_IPA_IPA_2X_PERF9_DFSR_SRC_DIV_DIV3_5_FVAL                                                 0x6
+#define HWIO_GCC_RPMH_IPA_IPA_2X_PERF9_DFSR_SRC_DIV_DIV4_FVAL                                                   0x7
+#define HWIO_GCC_RPMH_IPA_IPA_2X_PERF9_DFSR_SRC_DIV_DIV4_5_FVAL                                                 0x8
+#define HWIO_GCC_RPMH_IPA_IPA_2X_PERF9_DFSR_SRC_DIV_DIV5_FVAL                                                   0x9
+#define HWIO_GCC_RPMH_IPA_IPA_2X_PERF9_DFSR_SRC_DIV_DIV5_5_FVAL                                                 0xa
+#define HWIO_GCC_RPMH_IPA_IPA_2X_PERF9_DFSR_SRC_DIV_DIV6_FVAL                                                   0xb
+#define HWIO_GCC_RPMH_IPA_IPA_2X_PERF9_DFSR_SRC_DIV_DIV6_5_FVAL                                                 0xc
+#define HWIO_GCC_RPMH_IPA_IPA_2X_PERF9_DFSR_SRC_DIV_DIV7_FVAL                                                   0xd
+#define HWIO_GCC_RPMH_IPA_IPA_2X_PERF9_DFSR_SRC_DIV_DIV7_5_FVAL                                                 0xe
+#define HWIO_GCC_RPMH_IPA_IPA_2X_PERF9_DFSR_SRC_DIV_DIV8_FVAL                                                   0xf
+#define HWIO_GCC_RPMH_IPA_IPA_2X_PERF9_DFSR_SRC_DIV_DIV8_5_FVAL                                                0x10
+#define HWIO_GCC_RPMH_IPA_IPA_2X_PERF9_DFSR_SRC_DIV_DIV9_FVAL                                                  0x11
+#define HWIO_GCC_RPMH_IPA_IPA_2X_PERF9_DFSR_SRC_DIV_DIV9_5_FVAL                                                0x12
+#define HWIO_GCC_RPMH_IPA_IPA_2X_PERF9_DFSR_SRC_DIV_DIV10_FVAL                                                 0x13
+#define HWIO_GCC_RPMH_IPA_IPA_2X_PERF9_DFSR_SRC_DIV_DIV10_5_FVAL                                               0x14
+#define HWIO_GCC_RPMH_IPA_IPA_2X_PERF9_DFSR_SRC_DIV_DIV11_FVAL                                                 0x15
+#define HWIO_GCC_RPMH_IPA_IPA_2X_PERF9_DFSR_SRC_DIV_DIV11_5_FVAL                                               0x16
+#define HWIO_GCC_RPMH_IPA_IPA_2X_PERF9_DFSR_SRC_DIV_DIV12_FVAL                                                 0x17
+#define HWIO_GCC_RPMH_IPA_IPA_2X_PERF9_DFSR_SRC_DIV_DIV12_5_FVAL                                               0x18
+#define HWIO_GCC_RPMH_IPA_IPA_2X_PERF9_DFSR_SRC_DIV_DIV13_FVAL                                                 0x19
+#define HWIO_GCC_RPMH_IPA_IPA_2X_PERF9_DFSR_SRC_DIV_DIV13_5_FVAL                                               0x1a
+#define HWIO_GCC_RPMH_IPA_IPA_2X_PERF9_DFSR_SRC_DIV_DIV14_FVAL                                                 0x1b
+#define HWIO_GCC_RPMH_IPA_IPA_2X_PERF9_DFSR_SRC_DIV_DIV14_5_FVAL                                               0x1c
+#define HWIO_GCC_RPMH_IPA_IPA_2X_PERF9_DFSR_SRC_DIV_DIV15_FVAL                                                 0x1d
+#define HWIO_GCC_RPMH_IPA_IPA_2X_PERF9_DFSR_SRC_DIV_DIV15_5_FVAL                                               0x1e
+#define HWIO_GCC_RPMH_IPA_IPA_2X_PERF9_DFSR_SRC_DIV_DIV16_FVAL                                                 0x1f
+
+#define HWIO_GCC_RPMH_IPA_IPA_2X_PERF10_DFSR_ADDR                                                        (GCC_CLK_CTL_REG_REG_BASE      + 0x00038078)
+#define HWIO_GCC_RPMH_IPA_IPA_2X_PERF10_DFSR_PHYS                                                        (GCC_CLK_CTL_REG_REG_BASE_PHYS + 0x00038078)
+#define HWIO_GCC_RPMH_IPA_IPA_2X_PERF10_DFSR_OFFS                                                        (GCC_CLK_CTL_REG_REG_BASE_OFFS + 0x00038078)
+#define HWIO_GCC_RPMH_IPA_IPA_2X_PERF10_DFSR_RMSK                                                            0x371f
+#define HWIO_GCC_RPMH_IPA_IPA_2X_PERF10_DFSR_ATTR                                                               0x3
+#define HWIO_GCC_RPMH_IPA_IPA_2X_PERF10_DFSR_IN          \
+        in_dword_masked(HWIO_GCC_RPMH_IPA_IPA_2X_PERF10_DFSR_ADDR, HWIO_GCC_RPMH_IPA_IPA_2X_PERF10_DFSR_RMSK)
+#define HWIO_GCC_RPMH_IPA_IPA_2X_PERF10_DFSR_INM(m)      \
+        in_dword_masked(HWIO_GCC_RPMH_IPA_IPA_2X_PERF10_DFSR_ADDR, m)
+#define HWIO_GCC_RPMH_IPA_IPA_2X_PERF10_DFSR_OUT(v)      \
+        out_dword(HWIO_GCC_RPMH_IPA_IPA_2X_PERF10_DFSR_ADDR,v)
+#define HWIO_GCC_RPMH_IPA_IPA_2X_PERF10_DFSR_OUTM(m,v) \
+        out_dword_masked_ns(HWIO_GCC_RPMH_IPA_IPA_2X_PERF10_DFSR_ADDR,m,v,HWIO_GCC_RPMH_IPA_IPA_2X_PERF10_DFSR_IN)
+#define HWIO_GCC_RPMH_IPA_IPA_2X_PERF10_DFSR_MODE_BMSK                                                       0x3000
+#define HWIO_GCC_RPMH_IPA_IPA_2X_PERF10_DFSR_MODE_SHFT                                                          0xc
+#define HWIO_GCC_RPMH_IPA_IPA_2X_PERF10_DFSR_MODE_BYPASS_FVAL                                                   0x0
+#define HWIO_GCC_RPMH_IPA_IPA_2X_PERF10_DFSR_MODE_SWALLOW_FVAL                                                  0x1
+#define HWIO_GCC_RPMH_IPA_IPA_2X_PERF10_DFSR_MODE_DUAL_EDGE_FVAL                                                0x2
+#define HWIO_GCC_RPMH_IPA_IPA_2X_PERF10_DFSR_MODE_SINGLE_EDGE_FVAL                                              0x3
+#define HWIO_GCC_RPMH_IPA_IPA_2X_PERF10_DFSR_SRC_SEL_BMSK                                                     0x700
+#define HWIO_GCC_RPMH_IPA_IPA_2X_PERF10_DFSR_SRC_SEL_SHFT                                                       0x8
+#define HWIO_GCC_RPMH_IPA_IPA_2X_PERF10_DFSR_SRC_SEL_SRC0_FVAL                                                  0x0
+#define HWIO_GCC_RPMH_IPA_IPA_2X_PERF10_DFSR_SRC_SEL_SRC1_FVAL                                                  0x1
+#define HWIO_GCC_RPMH_IPA_IPA_2X_PERF10_DFSR_SRC_SEL_SRC2_FVAL                                                  0x2
+#define HWIO_GCC_RPMH_IPA_IPA_2X_PERF10_DFSR_SRC_SEL_SRC3_FVAL                                                  0x3
+#define HWIO_GCC_RPMH_IPA_IPA_2X_PERF10_DFSR_SRC_SEL_SRC4_FVAL                                                  0x4
+#define HWIO_GCC_RPMH_IPA_IPA_2X_PERF10_DFSR_SRC_SEL_SRC5_FVAL                                                  0x5
+#define HWIO_GCC_RPMH_IPA_IPA_2X_PERF10_DFSR_SRC_SEL_SRC6_FVAL                                                  0x6
+#define HWIO_GCC_RPMH_IPA_IPA_2X_PERF10_DFSR_SRC_SEL_SRC7_FVAL                                                  0x7
+#define HWIO_GCC_RPMH_IPA_IPA_2X_PERF10_DFSR_SRC_DIV_BMSK                                                      0x1f
+#define HWIO_GCC_RPMH_IPA_IPA_2X_PERF10_DFSR_SRC_DIV_SHFT                                                       0x0
+#define HWIO_GCC_RPMH_IPA_IPA_2X_PERF10_DFSR_SRC_DIV_BYPASS_FVAL                                                0x0
+#define HWIO_GCC_RPMH_IPA_IPA_2X_PERF10_DFSR_SRC_DIV_DIV1_FVAL                                                  0x1
+#define HWIO_GCC_RPMH_IPA_IPA_2X_PERF10_DFSR_SRC_DIV_DIV1_5_FVAL                                                0x2
+#define HWIO_GCC_RPMH_IPA_IPA_2X_PERF10_DFSR_SRC_DIV_DIV2_FVAL                                                  0x3
+#define HWIO_GCC_RPMH_IPA_IPA_2X_PERF10_DFSR_SRC_DIV_DIV2_5_FVAL                                                0x4
+#define HWIO_GCC_RPMH_IPA_IPA_2X_PERF10_DFSR_SRC_DIV_DIV3_FVAL                                                  0x5
+#define HWIO_GCC_RPMH_IPA_IPA_2X_PERF10_DFSR_SRC_DIV_DIV3_5_FVAL                                                0x6
+#define HWIO_GCC_RPMH_IPA_IPA_2X_PERF10_DFSR_SRC_DIV_DIV4_FVAL                                                  0x7
+#define HWIO_GCC_RPMH_IPA_IPA_2X_PERF10_DFSR_SRC_DIV_DIV4_5_FVAL                                                0x8
+#define HWIO_GCC_RPMH_IPA_IPA_2X_PERF10_DFSR_SRC_DIV_DIV5_FVAL                                                  0x9
+#define HWIO_GCC_RPMH_IPA_IPA_2X_PERF10_DFSR_SRC_DIV_DIV5_5_FVAL                                                0xa
+#define HWIO_GCC_RPMH_IPA_IPA_2X_PERF10_DFSR_SRC_DIV_DIV6_FVAL                                                  0xb
+#define HWIO_GCC_RPMH_IPA_IPA_2X_PERF10_DFSR_SRC_DIV_DIV6_5_FVAL                                                0xc
+#define HWIO_GCC_RPMH_IPA_IPA_2X_PERF10_DFSR_SRC_DIV_DIV7_FVAL                                                  0xd
+#define HWIO_GCC_RPMH_IPA_IPA_2X_PERF10_DFSR_SRC_DIV_DIV7_5_FVAL                                                0xe
+#define HWIO_GCC_RPMH_IPA_IPA_2X_PERF10_DFSR_SRC_DIV_DIV8_FVAL                                                  0xf
+#define HWIO_GCC_RPMH_IPA_IPA_2X_PERF10_DFSR_SRC_DIV_DIV8_5_FVAL                                               0x10
+#define HWIO_GCC_RPMH_IPA_IPA_2X_PERF10_DFSR_SRC_DIV_DIV9_FVAL                                                 0x11
+#define HWIO_GCC_RPMH_IPA_IPA_2X_PERF10_DFSR_SRC_DIV_DIV9_5_FVAL                                               0x12
+#define HWIO_GCC_RPMH_IPA_IPA_2X_PERF10_DFSR_SRC_DIV_DIV10_FVAL                                                0x13
+#define HWIO_GCC_RPMH_IPA_IPA_2X_PERF10_DFSR_SRC_DIV_DIV10_5_FVAL                                              0x14
+#define HWIO_GCC_RPMH_IPA_IPA_2X_PERF10_DFSR_SRC_DIV_DIV11_FVAL                                                0x15
+#define HWIO_GCC_RPMH_IPA_IPA_2X_PERF10_DFSR_SRC_DIV_DIV11_5_FVAL                                              0x16
+#define HWIO_GCC_RPMH_IPA_IPA_2X_PERF10_DFSR_SRC_DIV_DIV12_FVAL                                                0x17
+#define HWIO_GCC_RPMH_IPA_IPA_2X_PERF10_DFSR_SRC_DIV_DIV12_5_FVAL                                              0x18
+#define HWIO_GCC_RPMH_IPA_IPA_2X_PERF10_DFSR_SRC_DIV_DIV13_FVAL                                                0x19
+#define HWIO_GCC_RPMH_IPA_IPA_2X_PERF10_DFSR_SRC_DIV_DIV13_5_FVAL                                              0x1a
+#define HWIO_GCC_RPMH_IPA_IPA_2X_PERF10_DFSR_SRC_DIV_DIV14_FVAL                                                0x1b
+#define HWIO_GCC_RPMH_IPA_IPA_2X_PERF10_DFSR_SRC_DIV_DIV14_5_FVAL                                              0x1c
+#define HWIO_GCC_RPMH_IPA_IPA_2X_PERF10_DFSR_SRC_DIV_DIV15_FVAL                                                0x1d
+#define HWIO_GCC_RPMH_IPA_IPA_2X_PERF10_DFSR_SRC_DIV_DIV15_5_FVAL                                              0x1e
+#define HWIO_GCC_RPMH_IPA_IPA_2X_PERF10_DFSR_SRC_DIV_DIV16_FVAL                                                0x1f
+
+#define HWIO_GCC_RPMH_IPA_IPA_2X_PERF11_DFSR_ADDR                                                        (GCC_CLK_CTL_REG_REG_BASE      + 0x0003807c)
+#define HWIO_GCC_RPMH_IPA_IPA_2X_PERF11_DFSR_PHYS                                                        (GCC_CLK_CTL_REG_REG_BASE_PHYS + 0x0003807c)
+#define HWIO_GCC_RPMH_IPA_IPA_2X_PERF11_DFSR_OFFS                                                        (GCC_CLK_CTL_REG_REG_BASE_OFFS + 0x0003807c)
+#define HWIO_GCC_RPMH_IPA_IPA_2X_PERF11_DFSR_RMSK                                                            0x371f
+#define HWIO_GCC_RPMH_IPA_IPA_2X_PERF11_DFSR_ATTR                                                               0x3
+#define HWIO_GCC_RPMH_IPA_IPA_2X_PERF11_DFSR_IN          \
+        in_dword_masked(HWIO_GCC_RPMH_IPA_IPA_2X_PERF11_DFSR_ADDR, HWIO_GCC_RPMH_IPA_IPA_2X_PERF11_DFSR_RMSK)
+#define HWIO_GCC_RPMH_IPA_IPA_2X_PERF11_DFSR_INM(m)      \
+        in_dword_masked(HWIO_GCC_RPMH_IPA_IPA_2X_PERF11_DFSR_ADDR, m)
+#define HWIO_GCC_RPMH_IPA_IPA_2X_PERF11_DFSR_OUT(v)      \
+        out_dword(HWIO_GCC_RPMH_IPA_IPA_2X_PERF11_DFSR_ADDR,v)
+#define HWIO_GCC_RPMH_IPA_IPA_2X_PERF11_DFSR_OUTM(m,v) \
+        out_dword_masked_ns(HWIO_GCC_RPMH_IPA_IPA_2X_PERF11_DFSR_ADDR,m,v,HWIO_GCC_RPMH_IPA_IPA_2X_PERF11_DFSR_IN)
+#define HWIO_GCC_RPMH_IPA_IPA_2X_PERF11_DFSR_MODE_BMSK                                                       0x3000
+#define HWIO_GCC_RPMH_IPA_IPA_2X_PERF11_DFSR_MODE_SHFT                                                          0xc
+#define HWIO_GCC_RPMH_IPA_IPA_2X_PERF11_DFSR_MODE_BYPASS_FVAL                                                   0x0
+#define HWIO_GCC_RPMH_IPA_IPA_2X_PERF11_DFSR_MODE_SWALLOW_FVAL                                                  0x1
+#define HWIO_GCC_RPMH_IPA_IPA_2X_PERF11_DFSR_MODE_DUAL_EDGE_FVAL                                                0x2
+#define HWIO_GCC_RPMH_IPA_IPA_2X_PERF11_DFSR_MODE_SINGLE_EDGE_FVAL                                              0x3
+#define HWIO_GCC_RPMH_IPA_IPA_2X_PERF11_DFSR_SRC_SEL_BMSK                                                     0x700
+#define HWIO_GCC_RPMH_IPA_IPA_2X_PERF11_DFSR_SRC_SEL_SHFT                                                       0x8
+#define HWIO_GCC_RPMH_IPA_IPA_2X_PERF11_DFSR_SRC_SEL_SRC0_FVAL                                                  0x0
+#define HWIO_GCC_RPMH_IPA_IPA_2X_PERF11_DFSR_SRC_SEL_SRC1_FVAL                                                  0x1
+#define HWIO_GCC_RPMH_IPA_IPA_2X_PERF11_DFSR_SRC_SEL_SRC2_FVAL                                                  0x2
+#define HWIO_GCC_RPMH_IPA_IPA_2X_PERF11_DFSR_SRC_SEL_SRC3_FVAL                                                  0x3
+#define HWIO_GCC_RPMH_IPA_IPA_2X_PERF11_DFSR_SRC_SEL_SRC4_FVAL                                                  0x4
+#define HWIO_GCC_RPMH_IPA_IPA_2X_PERF11_DFSR_SRC_SEL_SRC5_FVAL                                                  0x5
+#define HWIO_GCC_RPMH_IPA_IPA_2X_PERF11_DFSR_SRC_SEL_SRC6_FVAL                                                  0x6
+#define HWIO_GCC_RPMH_IPA_IPA_2X_PERF11_DFSR_SRC_SEL_SRC7_FVAL                                                  0x7
+#define HWIO_GCC_RPMH_IPA_IPA_2X_PERF11_DFSR_SRC_DIV_BMSK                                                      0x1f
+#define HWIO_GCC_RPMH_IPA_IPA_2X_PERF11_DFSR_SRC_DIV_SHFT                                                       0x0
+#define HWIO_GCC_RPMH_IPA_IPA_2X_PERF11_DFSR_SRC_DIV_BYPASS_FVAL                                                0x0
+#define HWIO_GCC_RPMH_IPA_IPA_2X_PERF11_DFSR_SRC_DIV_DIV1_FVAL                                                  0x1
+#define HWIO_GCC_RPMH_IPA_IPA_2X_PERF11_DFSR_SRC_DIV_DIV1_5_FVAL                                                0x2
+#define HWIO_GCC_RPMH_IPA_IPA_2X_PERF11_DFSR_SRC_DIV_DIV2_FVAL                                                  0x3
+#define HWIO_GCC_RPMH_IPA_IPA_2X_PERF11_DFSR_SRC_DIV_DIV2_5_FVAL                                                0x4
+#define HWIO_GCC_RPMH_IPA_IPA_2X_PERF11_DFSR_SRC_DIV_DIV3_FVAL                                                  0x5
+#define HWIO_GCC_RPMH_IPA_IPA_2X_PERF11_DFSR_SRC_DIV_DIV3_5_FVAL                                                0x6
+#define HWIO_GCC_RPMH_IPA_IPA_2X_PERF11_DFSR_SRC_DIV_DIV4_FVAL                                                  0x7
+#define HWIO_GCC_RPMH_IPA_IPA_2X_PERF11_DFSR_SRC_DIV_DIV4_5_FVAL                                                0x8
+#define HWIO_GCC_RPMH_IPA_IPA_2X_PERF11_DFSR_SRC_DIV_DIV5_FVAL                                                  0x9
+#define HWIO_GCC_RPMH_IPA_IPA_2X_PERF11_DFSR_SRC_DIV_DIV5_5_FVAL                                                0xa
+#define HWIO_GCC_RPMH_IPA_IPA_2X_PERF11_DFSR_SRC_DIV_DIV6_FVAL                                                  0xb
+#define HWIO_GCC_RPMH_IPA_IPA_2X_PERF11_DFSR_SRC_DIV_DIV6_5_FVAL                                                0xc
+#define HWIO_GCC_RPMH_IPA_IPA_2X_PERF11_DFSR_SRC_DIV_DIV7_FVAL                                                  0xd
+#define HWIO_GCC_RPMH_IPA_IPA_2X_PERF11_DFSR_SRC_DIV_DIV7_5_FVAL                                                0xe
+#define HWIO_GCC_RPMH_IPA_IPA_2X_PERF11_DFSR_SRC_DIV_DIV8_FVAL                                                  0xf
+#define HWIO_GCC_RPMH_IPA_IPA_2X_PERF11_DFSR_SRC_DIV_DIV8_5_FVAL                                               0x10
+#define HWIO_GCC_RPMH_IPA_IPA_2X_PERF11_DFSR_SRC_DIV_DIV9_FVAL                                                 0x11
+#define HWIO_GCC_RPMH_IPA_IPA_2X_PERF11_DFSR_SRC_DIV_DIV9_5_FVAL                                               0x12
+#define HWIO_GCC_RPMH_IPA_IPA_2X_PERF11_DFSR_SRC_DIV_DIV10_FVAL                                                0x13
+#define HWIO_GCC_RPMH_IPA_IPA_2X_PERF11_DFSR_SRC_DIV_DIV10_5_FVAL                                              0x14
+#define HWIO_GCC_RPMH_IPA_IPA_2X_PERF11_DFSR_SRC_DIV_DIV11_FVAL                                                0x15
+#define HWIO_GCC_RPMH_IPA_IPA_2X_PERF11_DFSR_SRC_DIV_DIV11_5_FVAL                                              0x16
+#define HWIO_GCC_RPMH_IPA_IPA_2X_PERF11_DFSR_SRC_DIV_DIV12_FVAL                                                0x17
+#define HWIO_GCC_RPMH_IPA_IPA_2X_PERF11_DFSR_SRC_DIV_DIV12_5_FVAL                                              0x18
+#define HWIO_GCC_RPMH_IPA_IPA_2X_PERF11_DFSR_SRC_DIV_DIV13_FVAL                                                0x19
+#define HWIO_GCC_RPMH_IPA_IPA_2X_PERF11_DFSR_SRC_DIV_DIV13_5_FVAL                                              0x1a
+#define HWIO_GCC_RPMH_IPA_IPA_2X_PERF11_DFSR_SRC_DIV_DIV14_FVAL                                                0x1b
+#define HWIO_GCC_RPMH_IPA_IPA_2X_PERF11_DFSR_SRC_DIV_DIV14_5_FVAL                                              0x1c
+#define HWIO_GCC_RPMH_IPA_IPA_2X_PERF11_DFSR_SRC_DIV_DIV15_FVAL                                                0x1d
+#define HWIO_GCC_RPMH_IPA_IPA_2X_PERF11_DFSR_SRC_DIV_DIV15_5_FVAL                                              0x1e
+#define HWIO_GCC_RPMH_IPA_IPA_2X_PERF11_DFSR_SRC_DIV_DIV16_FVAL                                                0x1f
+
+#define HWIO_GCC_RPMH_IPA_IPA_2X_PERF12_DFSR_ADDR                                                        (GCC_CLK_CTL_REG_REG_BASE      + 0x00038080)
+#define HWIO_GCC_RPMH_IPA_IPA_2X_PERF12_DFSR_PHYS                                                        (GCC_CLK_CTL_REG_REG_BASE_PHYS + 0x00038080)
+#define HWIO_GCC_RPMH_IPA_IPA_2X_PERF12_DFSR_OFFS                                                        (GCC_CLK_CTL_REG_REG_BASE_OFFS + 0x00038080)
+#define HWIO_GCC_RPMH_IPA_IPA_2X_PERF12_DFSR_RMSK                                                            0x371f
+#define HWIO_GCC_RPMH_IPA_IPA_2X_PERF12_DFSR_ATTR                                                               0x3
+#define HWIO_GCC_RPMH_IPA_IPA_2X_PERF12_DFSR_IN          \
+        in_dword_masked(HWIO_GCC_RPMH_IPA_IPA_2X_PERF12_DFSR_ADDR, HWIO_GCC_RPMH_IPA_IPA_2X_PERF12_DFSR_RMSK)
+#define HWIO_GCC_RPMH_IPA_IPA_2X_PERF12_DFSR_INM(m)      \
+        in_dword_masked(HWIO_GCC_RPMH_IPA_IPA_2X_PERF12_DFSR_ADDR, m)
+#define HWIO_GCC_RPMH_IPA_IPA_2X_PERF12_DFSR_OUT(v)      \
+        out_dword(HWIO_GCC_RPMH_IPA_IPA_2X_PERF12_DFSR_ADDR,v)
+#define HWIO_GCC_RPMH_IPA_IPA_2X_PERF12_DFSR_OUTM(m,v) \
+        out_dword_masked_ns(HWIO_GCC_RPMH_IPA_IPA_2X_PERF12_DFSR_ADDR,m,v,HWIO_GCC_RPMH_IPA_IPA_2X_PERF12_DFSR_IN)
+#define HWIO_GCC_RPMH_IPA_IPA_2X_PERF12_DFSR_MODE_BMSK                                                       0x3000
+#define HWIO_GCC_RPMH_IPA_IPA_2X_PERF12_DFSR_MODE_SHFT                                                          0xc
+#define HWIO_GCC_RPMH_IPA_IPA_2X_PERF12_DFSR_MODE_BYPASS_FVAL                                                   0x0
+#define HWIO_GCC_RPMH_IPA_IPA_2X_PERF12_DFSR_MODE_SWALLOW_FVAL                                                  0x1
+#define HWIO_GCC_RPMH_IPA_IPA_2X_PERF12_DFSR_MODE_DUAL_EDGE_FVAL                                                0x2
+#define HWIO_GCC_RPMH_IPA_IPA_2X_PERF12_DFSR_MODE_SINGLE_EDGE_FVAL                                              0x3
+#define HWIO_GCC_RPMH_IPA_IPA_2X_PERF12_DFSR_SRC_SEL_BMSK                                                     0x700
+#define HWIO_GCC_RPMH_IPA_IPA_2X_PERF12_DFSR_SRC_SEL_SHFT                                                       0x8
+#define HWIO_GCC_RPMH_IPA_IPA_2X_PERF12_DFSR_SRC_SEL_SRC0_FVAL                                                  0x0
+#define HWIO_GCC_RPMH_IPA_IPA_2X_PERF12_DFSR_SRC_SEL_SRC1_FVAL                                                  0x1
+#define HWIO_GCC_RPMH_IPA_IPA_2X_PERF12_DFSR_SRC_SEL_SRC2_FVAL                                                  0x2
+#define HWIO_GCC_RPMH_IPA_IPA_2X_PERF12_DFSR_SRC_SEL_SRC3_FVAL                                                  0x3
+#define HWIO_GCC_RPMH_IPA_IPA_2X_PERF12_DFSR_SRC_SEL_SRC4_FVAL                                                  0x4
+#define HWIO_GCC_RPMH_IPA_IPA_2X_PERF12_DFSR_SRC_SEL_SRC5_FVAL                                                  0x5
+#define HWIO_GCC_RPMH_IPA_IPA_2X_PERF12_DFSR_SRC_SEL_SRC6_FVAL                                                  0x6
+#define HWIO_GCC_RPMH_IPA_IPA_2X_PERF12_DFSR_SRC_SEL_SRC7_FVAL                                                  0x7
+#define HWIO_GCC_RPMH_IPA_IPA_2X_PERF12_DFSR_SRC_DIV_BMSK                                                      0x1f
+#define HWIO_GCC_RPMH_IPA_IPA_2X_PERF12_DFSR_SRC_DIV_SHFT                                                       0x0
+#define HWIO_GCC_RPMH_IPA_IPA_2X_PERF12_DFSR_SRC_DIV_BYPASS_FVAL                                                0x0
+#define HWIO_GCC_RPMH_IPA_IPA_2X_PERF12_DFSR_SRC_DIV_DIV1_FVAL                                                  0x1
+#define HWIO_GCC_RPMH_IPA_IPA_2X_PERF12_DFSR_SRC_DIV_DIV1_5_FVAL                                                0x2
+#define HWIO_GCC_RPMH_IPA_IPA_2X_PERF12_DFSR_SRC_DIV_DIV2_FVAL                                                  0x3
+#define HWIO_GCC_RPMH_IPA_IPA_2X_PERF12_DFSR_SRC_DIV_DIV2_5_FVAL                                                0x4
+#define HWIO_GCC_RPMH_IPA_IPA_2X_PERF12_DFSR_SRC_DIV_DIV3_FVAL                                                  0x5
+#define HWIO_GCC_RPMH_IPA_IPA_2X_PERF12_DFSR_SRC_DIV_DIV3_5_FVAL                                                0x6
+#define HWIO_GCC_RPMH_IPA_IPA_2X_PERF12_DFSR_SRC_DIV_DIV4_FVAL                                                  0x7
+#define HWIO_GCC_RPMH_IPA_IPA_2X_PERF12_DFSR_SRC_DIV_DIV4_5_FVAL                                                0x8
+#define HWIO_GCC_RPMH_IPA_IPA_2X_PERF12_DFSR_SRC_DIV_DIV5_FVAL                                                  0x9
+#define HWIO_GCC_RPMH_IPA_IPA_2X_PERF12_DFSR_SRC_DIV_DIV5_5_FVAL                                                0xa
+#define HWIO_GCC_RPMH_IPA_IPA_2X_PERF12_DFSR_SRC_DIV_DIV6_FVAL                                                  0xb
+#define HWIO_GCC_RPMH_IPA_IPA_2X_PERF12_DFSR_SRC_DIV_DIV6_5_FVAL                                                0xc
+#define HWIO_GCC_RPMH_IPA_IPA_2X_PERF12_DFSR_SRC_DIV_DIV7_FVAL                                                  0xd
+#define HWIO_GCC_RPMH_IPA_IPA_2X_PERF12_DFSR_SRC_DIV_DIV7_5_FVAL                                                0xe
+#define HWIO_GCC_RPMH_IPA_IPA_2X_PERF12_DFSR_SRC_DIV_DIV8_FVAL                                                  0xf
+#define HWIO_GCC_RPMH_IPA_IPA_2X_PERF12_DFSR_SRC_DIV_DIV8_5_FVAL                                               0x10
+#define HWIO_GCC_RPMH_IPA_IPA_2X_PERF12_DFSR_SRC_DIV_DIV9_FVAL                                                 0x11
+#define HWIO_GCC_RPMH_IPA_IPA_2X_PERF12_DFSR_SRC_DIV_DIV9_5_FVAL                                               0x12
+#define HWIO_GCC_RPMH_IPA_IPA_2X_PERF12_DFSR_SRC_DIV_DIV10_FVAL                                                0x13
+#define HWIO_GCC_RPMH_IPA_IPA_2X_PERF12_DFSR_SRC_DIV_DIV10_5_FVAL                                              0x14
+#define HWIO_GCC_RPMH_IPA_IPA_2X_PERF12_DFSR_SRC_DIV_DIV11_FVAL                                                0x15
+#define HWIO_GCC_RPMH_IPA_IPA_2X_PERF12_DFSR_SRC_DIV_DIV11_5_FVAL                                              0x16
+#define HWIO_GCC_RPMH_IPA_IPA_2X_PERF12_DFSR_SRC_DIV_DIV12_FVAL                                                0x17
+#define HWIO_GCC_RPMH_IPA_IPA_2X_PERF12_DFSR_SRC_DIV_DIV12_5_FVAL                                              0x18
+#define HWIO_GCC_RPMH_IPA_IPA_2X_PERF12_DFSR_SRC_DIV_DIV13_FVAL                                                0x19
+#define HWIO_GCC_RPMH_IPA_IPA_2X_PERF12_DFSR_SRC_DIV_DIV13_5_FVAL                                              0x1a
+#define HWIO_GCC_RPMH_IPA_IPA_2X_PERF12_DFSR_SRC_DIV_DIV14_FVAL                                                0x1b
+#define HWIO_GCC_RPMH_IPA_IPA_2X_PERF12_DFSR_SRC_DIV_DIV14_5_FVAL                                              0x1c
+#define HWIO_GCC_RPMH_IPA_IPA_2X_PERF12_DFSR_SRC_DIV_DIV15_FVAL                                                0x1d
+#define HWIO_GCC_RPMH_IPA_IPA_2X_PERF12_DFSR_SRC_DIV_DIV15_5_FVAL                                              0x1e
+#define HWIO_GCC_RPMH_IPA_IPA_2X_PERF12_DFSR_SRC_DIV_DIV16_FVAL                                                0x1f
+
+#define HWIO_GCC_RPMH_IPA_IPA_2X_PERF13_DFSR_ADDR                                                        (GCC_CLK_CTL_REG_REG_BASE      + 0x00038084)
+#define HWIO_GCC_RPMH_IPA_IPA_2X_PERF13_DFSR_PHYS                                                        (GCC_CLK_CTL_REG_REG_BASE_PHYS + 0x00038084)
+#define HWIO_GCC_RPMH_IPA_IPA_2X_PERF13_DFSR_OFFS                                                        (GCC_CLK_CTL_REG_REG_BASE_OFFS + 0x00038084)
+#define HWIO_GCC_RPMH_IPA_IPA_2X_PERF13_DFSR_RMSK                                                            0x371f
+#define HWIO_GCC_RPMH_IPA_IPA_2X_PERF13_DFSR_ATTR                                                               0x3
+#define HWIO_GCC_RPMH_IPA_IPA_2X_PERF13_DFSR_IN          \
+        in_dword_masked(HWIO_GCC_RPMH_IPA_IPA_2X_PERF13_DFSR_ADDR, HWIO_GCC_RPMH_IPA_IPA_2X_PERF13_DFSR_RMSK)
+#define HWIO_GCC_RPMH_IPA_IPA_2X_PERF13_DFSR_INM(m)      \
+        in_dword_masked(HWIO_GCC_RPMH_IPA_IPA_2X_PERF13_DFSR_ADDR, m)
+#define HWIO_GCC_RPMH_IPA_IPA_2X_PERF13_DFSR_OUT(v)      \
+        out_dword(HWIO_GCC_RPMH_IPA_IPA_2X_PERF13_DFSR_ADDR,v)
+#define HWIO_GCC_RPMH_IPA_IPA_2X_PERF13_DFSR_OUTM(m,v) \
+        out_dword_masked_ns(HWIO_GCC_RPMH_IPA_IPA_2X_PERF13_DFSR_ADDR,m,v,HWIO_GCC_RPMH_IPA_IPA_2X_PERF13_DFSR_IN)
+#define HWIO_GCC_RPMH_IPA_IPA_2X_PERF13_DFSR_MODE_BMSK                                                       0x3000
+#define HWIO_GCC_RPMH_IPA_IPA_2X_PERF13_DFSR_MODE_SHFT                                                          0xc
+#define HWIO_GCC_RPMH_IPA_IPA_2X_PERF13_DFSR_MODE_BYPASS_FVAL                                                   0x0
+#define HWIO_GCC_RPMH_IPA_IPA_2X_PERF13_DFSR_MODE_SWALLOW_FVAL                                                  0x1
+#define HWIO_GCC_RPMH_IPA_IPA_2X_PERF13_DFSR_MODE_DUAL_EDGE_FVAL                                                0x2
+#define HWIO_GCC_RPMH_IPA_IPA_2X_PERF13_DFSR_MODE_SINGLE_EDGE_FVAL                                              0x3
+#define HWIO_GCC_RPMH_IPA_IPA_2X_PERF13_DFSR_SRC_SEL_BMSK                                                     0x700
+#define HWIO_GCC_RPMH_IPA_IPA_2X_PERF13_DFSR_SRC_SEL_SHFT                                                       0x8
+#define HWIO_GCC_RPMH_IPA_IPA_2X_PERF13_DFSR_SRC_SEL_SRC0_FVAL                                                  0x0
+#define HWIO_GCC_RPMH_IPA_IPA_2X_PERF13_DFSR_SRC_SEL_SRC1_FVAL                                                  0x1
+#define HWIO_GCC_RPMH_IPA_IPA_2X_PERF13_DFSR_SRC_SEL_SRC2_FVAL                                                  0x2
+#define HWIO_GCC_RPMH_IPA_IPA_2X_PERF13_DFSR_SRC_SEL_SRC3_FVAL                                                  0x3
+#define HWIO_GCC_RPMH_IPA_IPA_2X_PERF13_DFSR_SRC_SEL_SRC4_FVAL                                                  0x4
+#define HWIO_GCC_RPMH_IPA_IPA_2X_PERF13_DFSR_SRC_SEL_SRC5_FVAL                                                  0x5
+#define HWIO_GCC_RPMH_IPA_IPA_2X_PERF13_DFSR_SRC_SEL_SRC6_FVAL                                                  0x6
+#define HWIO_GCC_RPMH_IPA_IPA_2X_PERF13_DFSR_SRC_SEL_SRC7_FVAL                                                  0x7
+#define HWIO_GCC_RPMH_IPA_IPA_2X_PERF13_DFSR_SRC_DIV_BMSK                                                      0x1f
+#define HWIO_GCC_RPMH_IPA_IPA_2X_PERF13_DFSR_SRC_DIV_SHFT                                                       0x0
+#define HWIO_GCC_RPMH_IPA_IPA_2X_PERF13_DFSR_SRC_DIV_BYPASS_FVAL                                                0x0
+#define HWIO_GCC_RPMH_IPA_IPA_2X_PERF13_DFSR_SRC_DIV_DIV1_FVAL                                                  0x1
+#define HWIO_GCC_RPMH_IPA_IPA_2X_PERF13_DFSR_SRC_DIV_DIV1_5_FVAL                                                0x2
+#define HWIO_GCC_RPMH_IPA_IPA_2X_PERF13_DFSR_SRC_DIV_DIV2_FVAL                                                  0x3
+#define HWIO_GCC_RPMH_IPA_IPA_2X_PERF13_DFSR_SRC_DIV_DIV2_5_FVAL                                                0x4
+#define HWIO_GCC_RPMH_IPA_IPA_2X_PERF13_DFSR_SRC_DIV_DIV3_FVAL                                                  0x5
+#define HWIO_GCC_RPMH_IPA_IPA_2X_PERF13_DFSR_SRC_DIV_DIV3_5_FVAL                                                0x6
+#define HWIO_GCC_RPMH_IPA_IPA_2X_PERF13_DFSR_SRC_DIV_DIV4_FVAL                                                  0x7
+#define HWIO_GCC_RPMH_IPA_IPA_2X_PERF13_DFSR_SRC_DIV_DIV4_5_FVAL                                                0x8
+#define HWIO_GCC_RPMH_IPA_IPA_2X_PERF13_DFSR_SRC_DIV_DIV5_FVAL                                                  0x9
+#define HWIO_GCC_RPMH_IPA_IPA_2X_PERF13_DFSR_SRC_DIV_DIV5_5_FVAL                                                0xa
+#define HWIO_GCC_RPMH_IPA_IPA_2X_PERF13_DFSR_SRC_DIV_DIV6_FVAL                                                  0xb
+#define HWIO_GCC_RPMH_IPA_IPA_2X_PERF13_DFSR_SRC_DIV_DIV6_5_FVAL                                                0xc
+#define HWIO_GCC_RPMH_IPA_IPA_2X_PERF13_DFSR_SRC_DIV_DIV7_FVAL                                                  0xd
+#define HWIO_GCC_RPMH_IPA_IPA_2X_PERF13_DFSR_SRC_DIV_DIV7_5_FVAL                                                0xe
+#define HWIO_GCC_RPMH_IPA_IPA_2X_PERF13_DFSR_SRC_DIV_DIV8_FVAL                                                  0xf
+#define HWIO_GCC_RPMH_IPA_IPA_2X_PERF13_DFSR_SRC_DIV_DIV8_5_FVAL                                               0x10
+#define HWIO_GCC_RPMH_IPA_IPA_2X_PERF13_DFSR_SRC_DIV_DIV9_FVAL                                                 0x11
+#define HWIO_GCC_RPMH_IPA_IPA_2X_PERF13_DFSR_SRC_DIV_DIV9_5_FVAL                                               0x12
+#define HWIO_GCC_RPMH_IPA_IPA_2X_PERF13_DFSR_SRC_DIV_DIV10_FVAL                                                0x13
+#define HWIO_GCC_RPMH_IPA_IPA_2X_PERF13_DFSR_SRC_DIV_DIV10_5_FVAL                                              0x14
+#define HWIO_GCC_RPMH_IPA_IPA_2X_PERF13_DFSR_SRC_DIV_DIV11_FVAL                                                0x15
+#define HWIO_GCC_RPMH_IPA_IPA_2X_PERF13_DFSR_SRC_DIV_DIV11_5_FVAL                                              0x16
+#define HWIO_GCC_RPMH_IPA_IPA_2X_PERF13_DFSR_SRC_DIV_DIV12_FVAL                                                0x17
+#define HWIO_GCC_RPMH_IPA_IPA_2X_PERF13_DFSR_SRC_DIV_DIV12_5_FVAL                                              0x18
+#define HWIO_GCC_RPMH_IPA_IPA_2X_PERF13_DFSR_SRC_DIV_DIV13_FVAL                                                0x19
+#define HWIO_GCC_RPMH_IPA_IPA_2X_PERF13_DFSR_SRC_DIV_DIV13_5_FVAL                                              0x1a
+#define HWIO_GCC_RPMH_IPA_IPA_2X_PERF13_DFSR_SRC_DIV_DIV14_FVAL                                                0x1b
+#define HWIO_GCC_RPMH_IPA_IPA_2X_PERF13_DFSR_SRC_DIV_DIV14_5_FVAL                                              0x1c
+#define HWIO_GCC_RPMH_IPA_IPA_2X_PERF13_DFSR_SRC_DIV_DIV15_FVAL                                                0x1d
+#define HWIO_GCC_RPMH_IPA_IPA_2X_PERF13_DFSR_SRC_DIV_DIV15_5_FVAL                                              0x1e
+#define HWIO_GCC_RPMH_IPA_IPA_2X_PERF13_DFSR_SRC_DIV_DIV16_FVAL                                                0x1f
+
+#define HWIO_GCC_RPMH_IPA_IPA_2X_PERF14_DFSR_ADDR                                                        (GCC_CLK_CTL_REG_REG_BASE      + 0x00038088)
+#define HWIO_GCC_RPMH_IPA_IPA_2X_PERF14_DFSR_PHYS                                                        (GCC_CLK_CTL_REG_REG_BASE_PHYS + 0x00038088)
+#define HWIO_GCC_RPMH_IPA_IPA_2X_PERF14_DFSR_OFFS                                                        (GCC_CLK_CTL_REG_REG_BASE_OFFS + 0x00038088)
+#define HWIO_GCC_RPMH_IPA_IPA_2X_PERF14_DFSR_RMSK                                                            0x371f
+#define HWIO_GCC_RPMH_IPA_IPA_2X_PERF14_DFSR_ATTR                                                               0x3
+#define HWIO_GCC_RPMH_IPA_IPA_2X_PERF14_DFSR_IN          \
+        in_dword_masked(HWIO_GCC_RPMH_IPA_IPA_2X_PERF14_DFSR_ADDR, HWIO_GCC_RPMH_IPA_IPA_2X_PERF14_DFSR_RMSK)
+#define HWIO_GCC_RPMH_IPA_IPA_2X_PERF14_DFSR_INM(m)      \
+        in_dword_masked(HWIO_GCC_RPMH_IPA_IPA_2X_PERF14_DFSR_ADDR, m)
+#define HWIO_GCC_RPMH_IPA_IPA_2X_PERF14_DFSR_OUT(v)      \
+        out_dword(HWIO_GCC_RPMH_IPA_IPA_2X_PERF14_DFSR_ADDR,v)
+#define HWIO_GCC_RPMH_IPA_IPA_2X_PERF14_DFSR_OUTM(m,v) \
+        out_dword_masked_ns(HWIO_GCC_RPMH_IPA_IPA_2X_PERF14_DFSR_ADDR,m,v,HWIO_GCC_RPMH_IPA_IPA_2X_PERF14_DFSR_IN)
+#define HWIO_GCC_RPMH_IPA_IPA_2X_PERF14_DFSR_MODE_BMSK                                                       0x3000
+#define HWIO_GCC_RPMH_IPA_IPA_2X_PERF14_DFSR_MODE_SHFT                                                          0xc
+#define HWIO_GCC_RPMH_IPA_IPA_2X_PERF14_DFSR_MODE_BYPASS_FVAL                                                   0x0
+#define HWIO_GCC_RPMH_IPA_IPA_2X_PERF14_DFSR_MODE_SWALLOW_FVAL                                                  0x1
+#define HWIO_GCC_RPMH_IPA_IPA_2X_PERF14_DFSR_MODE_DUAL_EDGE_FVAL                                                0x2
+#define HWIO_GCC_RPMH_IPA_IPA_2X_PERF14_DFSR_MODE_SINGLE_EDGE_FVAL                                              0x3
+#define HWIO_GCC_RPMH_IPA_IPA_2X_PERF14_DFSR_SRC_SEL_BMSK                                                     0x700
+#define HWIO_GCC_RPMH_IPA_IPA_2X_PERF14_DFSR_SRC_SEL_SHFT                                                       0x8
+#define HWIO_GCC_RPMH_IPA_IPA_2X_PERF14_DFSR_SRC_SEL_SRC0_FVAL                                                  0x0
+#define HWIO_GCC_RPMH_IPA_IPA_2X_PERF14_DFSR_SRC_SEL_SRC1_FVAL                                                  0x1
+#define HWIO_GCC_RPMH_IPA_IPA_2X_PERF14_DFSR_SRC_SEL_SRC2_FVAL                                                  0x2
+#define HWIO_GCC_RPMH_IPA_IPA_2X_PERF14_DFSR_SRC_SEL_SRC3_FVAL                                                  0x3
+#define HWIO_GCC_RPMH_IPA_IPA_2X_PERF14_DFSR_SRC_SEL_SRC4_FVAL                                                  0x4
+#define HWIO_GCC_RPMH_IPA_IPA_2X_PERF14_DFSR_SRC_SEL_SRC5_FVAL                                                  0x5
+#define HWIO_GCC_RPMH_IPA_IPA_2X_PERF14_DFSR_SRC_SEL_SRC6_FVAL                                                  0x6
+#define HWIO_GCC_RPMH_IPA_IPA_2X_PERF14_DFSR_SRC_SEL_SRC7_FVAL                                                  0x7
+#define HWIO_GCC_RPMH_IPA_IPA_2X_PERF14_DFSR_SRC_DIV_BMSK                                                      0x1f
+#define HWIO_GCC_RPMH_IPA_IPA_2X_PERF14_DFSR_SRC_DIV_SHFT                                                       0x0
+#define HWIO_GCC_RPMH_IPA_IPA_2X_PERF14_DFSR_SRC_DIV_BYPASS_FVAL                                                0x0
+#define HWIO_GCC_RPMH_IPA_IPA_2X_PERF14_DFSR_SRC_DIV_DIV1_FVAL                                                  0x1
+#define HWIO_GCC_RPMH_IPA_IPA_2X_PERF14_DFSR_SRC_DIV_DIV1_5_FVAL                                                0x2
+#define HWIO_GCC_RPMH_IPA_IPA_2X_PERF14_DFSR_SRC_DIV_DIV2_FVAL                                                  0x3
+#define HWIO_GCC_RPMH_IPA_IPA_2X_PERF14_DFSR_SRC_DIV_DIV2_5_FVAL                                                0x4
+#define HWIO_GCC_RPMH_IPA_IPA_2X_PERF14_DFSR_SRC_DIV_DIV3_FVAL                                                  0x5
+#define HWIO_GCC_RPMH_IPA_IPA_2X_PERF14_DFSR_SRC_DIV_DIV3_5_FVAL                                                0x6
+#define HWIO_GCC_RPMH_IPA_IPA_2X_PERF14_DFSR_SRC_DIV_DIV4_FVAL                                                  0x7
+#define HWIO_GCC_RPMH_IPA_IPA_2X_PERF14_DFSR_SRC_DIV_DIV4_5_FVAL                                                0x8
+#define HWIO_GCC_RPMH_IPA_IPA_2X_PERF14_DFSR_SRC_DIV_DIV5_FVAL                                                  0x9
+#define HWIO_GCC_RPMH_IPA_IPA_2X_PERF14_DFSR_SRC_DIV_DIV5_5_FVAL                                                0xa
+#define HWIO_GCC_RPMH_IPA_IPA_2X_PERF14_DFSR_SRC_DIV_DIV6_FVAL                                                  0xb
+#define HWIO_GCC_RPMH_IPA_IPA_2X_PERF14_DFSR_SRC_DIV_DIV6_5_FVAL                                                0xc
+#define HWIO_GCC_RPMH_IPA_IPA_2X_PERF14_DFSR_SRC_DIV_DIV7_FVAL                                                  0xd
+#define HWIO_GCC_RPMH_IPA_IPA_2X_PERF14_DFSR_SRC_DIV_DIV7_5_FVAL                                                0xe
+#define HWIO_GCC_RPMH_IPA_IPA_2X_PERF14_DFSR_SRC_DIV_DIV8_FVAL                                                  0xf
+#define HWIO_GCC_RPMH_IPA_IPA_2X_PERF14_DFSR_SRC_DIV_DIV8_5_FVAL                                               0x10
+#define HWIO_GCC_RPMH_IPA_IPA_2X_PERF14_DFSR_SRC_DIV_DIV9_FVAL                                                 0x11
+#define HWIO_GCC_RPMH_IPA_IPA_2X_PERF14_DFSR_SRC_DIV_DIV9_5_FVAL                                               0x12
+#define HWIO_GCC_RPMH_IPA_IPA_2X_PERF14_DFSR_SRC_DIV_DIV10_FVAL                                                0x13
+#define HWIO_GCC_RPMH_IPA_IPA_2X_PERF14_DFSR_SRC_DIV_DIV10_5_FVAL                                              0x14
+#define HWIO_GCC_RPMH_IPA_IPA_2X_PERF14_DFSR_SRC_DIV_DIV11_FVAL                                                0x15
+#define HWIO_GCC_RPMH_IPA_IPA_2X_PERF14_DFSR_SRC_DIV_DIV11_5_FVAL                                              0x16
+#define HWIO_GCC_RPMH_IPA_IPA_2X_PERF14_DFSR_SRC_DIV_DIV12_FVAL                                                0x17
+#define HWIO_GCC_RPMH_IPA_IPA_2X_PERF14_DFSR_SRC_DIV_DIV12_5_FVAL                                              0x18
+#define HWIO_GCC_RPMH_IPA_IPA_2X_PERF14_DFSR_SRC_DIV_DIV13_FVAL                                                0x19
+#define HWIO_GCC_RPMH_IPA_IPA_2X_PERF14_DFSR_SRC_DIV_DIV13_5_FVAL                                              0x1a
+#define HWIO_GCC_RPMH_IPA_IPA_2X_PERF14_DFSR_SRC_DIV_DIV14_FVAL                                                0x1b
+#define HWIO_GCC_RPMH_IPA_IPA_2X_PERF14_DFSR_SRC_DIV_DIV14_5_FVAL                                              0x1c
+#define HWIO_GCC_RPMH_IPA_IPA_2X_PERF14_DFSR_SRC_DIV_DIV15_FVAL                                                0x1d
+#define HWIO_GCC_RPMH_IPA_IPA_2X_PERF14_DFSR_SRC_DIV_DIV15_5_FVAL                                              0x1e
+#define HWIO_GCC_RPMH_IPA_IPA_2X_PERF14_DFSR_SRC_DIV_DIV16_FVAL                                                0x1f
+
+#define HWIO_GCC_RPMH_IPA_IPA_2X_PERF15_DFSR_ADDR                                                        (GCC_CLK_CTL_REG_REG_BASE      + 0x0003808c)
+#define HWIO_GCC_RPMH_IPA_IPA_2X_PERF15_DFSR_PHYS                                                        (GCC_CLK_CTL_REG_REG_BASE_PHYS + 0x0003808c)
+#define HWIO_GCC_RPMH_IPA_IPA_2X_PERF15_DFSR_OFFS                                                        (GCC_CLK_CTL_REG_REG_BASE_OFFS + 0x0003808c)
+#define HWIO_GCC_RPMH_IPA_IPA_2X_PERF15_DFSR_RMSK                                                            0x371f
+#define HWIO_GCC_RPMH_IPA_IPA_2X_PERF15_DFSR_ATTR                                                               0x3
+#define HWIO_GCC_RPMH_IPA_IPA_2X_PERF15_DFSR_IN          \
+        in_dword_masked(HWIO_GCC_RPMH_IPA_IPA_2X_PERF15_DFSR_ADDR, HWIO_GCC_RPMH_IPA_IPA_2X_PERF15_DFSR_RMSK)
+#define HWIO_GCC_RPMH_IPA_IPA_2X_PERF15_DFSR_INM(m)      \
+        in_dword_masked(HWIO_GCC_RPMH_IPA_IPA_2X_PERF15_DFSR_ADDR, m)
+#define HWIO_GCC_RPMH_IPA_IPA_2X_PERF15_DFSR_OUT(v)      \
+        out_dword(HWIO_GCC_RPMH_IPA_IPA_2X_PERF15_DFSR_ADDR,v)
+#define HWIO_GCC_RPMH_IPA_IPA_2X_PERF15_DFSR_OUTM(m,v) \
+        out_dword_masked_ns(HWIO_GCC_RPMH_IPA_IPA_2X_PERF15_DFSR_ADDR,m,v,HWIO_GCC_RPMH_IPA_IPA_2X_PERF15_DFSR_IN)
+#define HWIO_GCC_RPMH_IPA_IPA_2X_PERF15_DFSR_MODE_BMSK                                                       0x3000
+#define HWIO_GCC_RPMH_IPA_IPA_2X_PERF15_DFSR_MODE_SHFT                                                          0xc
+#define HWIO_GCC_RPMH_IPA_IPA_2X_PERF15_DFSR_MODE_BYPASS_FVAL                                                   0x0
+#define HWIO_GCC_RPMH_IPA_IPA_2X_PERF15_DFSR_MODE_SWALLOW_FVAL                                                  0x1
+#define HWIO_GCC_RPMH_IPA_IPA_2X_PERF15_DFSR_MODE_DUAL_EDGE_FVAL                                                0x2
+#define HWIO_GCC_RPMH_IPA_IPA_2X_PERF15_DFSR_MODE_SINGLE_EDGE_FVAL                                              0x3
+#define HWIO_GCC_RPMH_IPA_IPA_2X_PERF15_DFSR_SRC_SEL_BMSK                                                     0x700
+#define HWIO_GCC_RPMH_IPA_IPA_2X_PERF15_DFSR_SRC_SEL_SHFT                                                       0x8
+#define HWIO_GCC_RPMH_IPA_IPA_2X_PERF15_DFSR_SRC_SEL_SRC0_FVAL                                                  0x0
+#define HWIO_GCC_RPMH_IPA_IPA_2X_PERF15_DFSR_SRC_SEL_SRC1_FVAL                                                  0x1
+#define HWIO_GCC_RPMH_IPA_IPA_2X_PERF15_DFSR_SRC_SEL_SRC2_FVAL                                                  0x2
+#define HWIO_GCC_RPMH_IPA_IPA_2X_PERF15_DFSR_SRC_SEL_SRC3_FVAL                                                  0x3
+#define HWIO_GCC_RPMH_IPA_IPA_2X_PERF15_DFSR_SRC_SEL_SRC4_FVAL                                                  0x4
+#define HWIO_GCC_RPMH_IPA_IPA_2X_PERF15_DFSR_SRC_SEL_SRC5_FVAL                                                  0x5
+#define HWIO_GCC_RPMH_IPA_IPA_2X_PERF15_DFSR_SRC_SEL_SRC6_FVAL                                                  0x6
+#define HWIO_GCC_RPMH_IPA_IPA_2X_PERF15_DFSR_SRC_SEL_SRC7_FVAL                                                  0x7
+#define HWIO_GCC_RPMH_IPA_IPA_2X_PERF15_DFSR_SRC_DIV_BMSK                                                      0x1f
+#define HWIO_GCC_RPMH_IPA_IPA_2X_PERF15_DFSR_SRC_DIV_SHFT                                                       0x0
+#define HWIO_GCC_RPMH_IPA_IPA_2X_PERF15_DFSR_SRC_DIV_BYPASS_FVAL                                                0x0
+#define HWIO_GCC_RPMH_IPA_IPA_2X_PERF15_DFSR_SRC_DIV_DIV1_FVAL                                                  0x1
+#define HWIO_GCC_RPMH_IPA_IPA_2X_PERF15_DFSR_SRC_DIV_DIV1_5_FVAL                                                0x2
+#define HWIO_GCC_RPMH_IPA_IPA_2X_PERF15_DFSR_SRC_DIV_DIV2_FVAL                                                  0x3
+#define HWIO_GCC_RPMH_IPA_IPA_2X_PERF15_DFSR_SRC_DIV_DIV2_5_FVAL                                                0x4
+#define HWIO_GCC_RPMH_IPA_IPA_2X_PERF15_DFSR_SRC_DIV_DIV3_FVAL                                                  0x5
+#define HWIO_GCC_RPMH_IPA_IPA_2X_PERF15_DFSR_SRC_DIV_DIV3_5_FVAL                                                0x6
+#define HWIO_GCC_RPMH_IPA_IPA_2X_PERF15_DFSR_SRC_DIV_DIV4_FVAL                                                  0x7
+#define HWIO_GCC_RPMH_IPA_IPA_2X_PERF15_DFSR_SRC_DIV_DIV4_5_FVAL                                                0x8
+#define HWIO_GCC_RPMH_IPA_IPA_2X_PERF15_DFSR_SRC_DIV_DIV5_FVAL                                                  0x9
+#define HWIO_GCC_RPMH_IPA_IPA_2X_PERF15_DFSR_SRC_DIV_DIV5_5_FVAL                                                0xa
+#define HWIO_GCC_RPMH_IPA_IPA_2X_PERF15_DFSR_SRC_DIV_DIV6_FVAL                                                  0xb
+#define HWIO_GCC_RPMH_IPA_IPA_2X_PERF15_DFSR_SRC_DIV_DIV6_5_FVAL                                                0xc
+#define HWIO_GCC_RPMH_IPA_IPA_2X_PERF15_DFSR_SRC_DIV_DIV7_FVAL                                                  0xd
+#define HWIO_GCC_RPMH_IPA_IPA_2X_PERF15_DFSR_SRC_DIV_DIV7_5_FVAL                                                0xe
+#define HWIO_GCC_RPMH_IPA_IPA_2X_PERF15_DFSR_SRC_DIV_DIV8_FVAL                                                  0xf
+#define HWIO_GCC_RPMH_IPA_IPA_2X_PERF15_DFSR_SRC_DIV_DIV8_5_FVAL                                               0x10
+#define HWIO_GCC_RPMH_IPA_IPA_2X_PERF15_DFSR_SRC_DIV_DIV9_FVAL                                                 0x11
+#define HWIO_GCC_RPMH_IPA_IPA_2X_PERF15_DFSR_SRC_DIV_DIV9_5_FVAL                                               0x12
+#define HWIO_GCC_RPMH_IPA_IPA_2X_PERF15_DFSR_SRC_DIV_DIV10_FVAL                                                0x13
+#define HWIO_GCC_RPMH_IPA_IPA_2X_PERF15_DFSR_SRC_DIV_DIV10_5_FVAL                                              0x14
+#define HWIO_GCC_RPMH_IPA_IPA_2X_PERF15_DFSR_SRC_DIV_DIV11_FVAL                                                0x15
+#define HWIO_GCC_RPMH_IPA_IPA_2X_PERF15_DFSR_SRC_DIV_DIV11_5_FVAL                                              0x16
+#define HWIO_GCC_RPMH_IPA_IPA_2X_PERF15_DFSR_SRC_DIV_DIV12_FVAL                                                0x17
+#define HWIO_GCC_RPMH_IPA_IPA_2X_PERF15_DFSR_SRC_DIV_DIV12_5_FVAL                                              0x18
+#define HWIO_GCC_RPMH_IPA_IPA_2X_PERF15_DFSR_SRC_DIV_DIV13_FVAL                                                0x19
+#define HWIO_GCC_RPMH_IPA_IPA_2X_PERF15_DFSR_SRC_DIV_DIV13_5_FVAL                                              0x1a
+#define HWIO_GCC_RPMH_IPA_IPA_2X_PERF15_DFSR_SRC_DIV_DIV14_FVAL                                                0x1b
+#define HWIO_GCC_RPMH_IPA_IPA_2X_PERF15_DFSR_SRC_DIV_DIV14_5_FVAL                                              0x1c
+#define HWIO_GCC_RPMH_IPA_IPA_2X_PERF15_DFSR_SRC_DIV_DIV15_FVAL                                                0x1d
+#define HWIO_GCC_RPMH_IPA_IPA_2X_PERF15_DFSR_SRC_DIV_DIV15_5_FVAL                                              0x1e
+#define HWIO_GCC_RPMH_IPA_IPA_2X_PERF15_DFSR_SRC_DIV_DIV16_FVAL                                                0x1f
+
+#define HWIO_GCC_RPMH_IPA_IPA_2X_PERF0_M_DFSR_ADDR                                                       (GCC_CLK_CTL_REG_REG_BASE      + 0x00038090)
+#define HWIO_GCC_RPMH_IPA_IPA_2X_PERF0_M_DFSR_PHYS                                                       (GCC_CLK_CTL_REG_REG_BASE_PHYS + 0x00038090)
+#define HWIO_GCC_RPMH_IPA_IPA_2X_PERF0_M_DFSR_OFFS                                                       (GCC_CLK_CTL_REG_REG_BASE_OFFS + 0x00038090)
+#define HWIO_GCC_RPMH_IPA_IPA_2X_PERF0_M_DFSR_RMSK                                                             0xff
+#define HWIO_GCC_RPMH_IPA_IPA_2X_PERF0_M_DFSR_ATTR                                                              0x3
+#define HWIO_GCC_RPMH_IPA_IPA_2X_PERF0_M_DFSR_IN          \
+        in_dword_masked(HWIO_GCC_RPMH_IPA_IPA_2X_PERF0_M_DFSR_ADDR, HWIO_GCC_RPMH_IPA_IPA_2X_PERF0_M_DFSR_RMSK)
+#define HWIO_GCC_RPMH_IPA_IPA_2X_PERF0_M_DFSR_INM(m)      \
+        in_dword_masked(HWIO_GCC_RPMH_IPA_IPA_2X_PERF0_M_DFSR_ADDR, m)
+#define HWIO_GCC_RPMH_IPA_IPA_2X_PERF0_M_DFSR_OUT(v)      \
+        out_dword(HWIO_GCC_RPMH_IPA_IPA_2X_PERF0_M_DFSR_ADDR,v)
+#define HWIO_GCC_RPMH_IPA_IPA_2X_PERF0_M_DFSR_OUTM(m,v) \
+        out_dword_masked_ns(HWIO_GCC_RPMH_IPA_IPA_2X_PERF0_M_DFSR_ADDR,m,v,HWIO_GCC_RPMH_IPA_IPA_2X_PERF0_M_DFSR_IN)
+#define HWIO_GCC_RPMH_IPA_IPA_2X_PERF0_M_DFSR_M_BMSK                                                           0xff
+#define HWIO_GCC_RPMH_IPA_IPA_2X_PERF0_M_DFSR_M_SHFT                                                            0x0
+
+#define HWIO_GCC_RPMH_IPA_IPA_2X_PERF1_M_DFSR_ADDR                                                       (GCC_CLK_CTL_REG_REG_BASE      + 0x00038094)
+#define HWIO_GCC_RPMH_IPA_IPA_2X_PERF1_M_DFSR_PHYS                                                       (GCC_CLK_CTL_REG_REG_BASE_PHYS + 0x00038094)
+#define HWIO_GCC_RPMH_IPA_IPA_2X_PERF1_M_DFSR_OFFS                                                       (GCC_CLK_CTL_REG_REG_BASE_OFFS + 0x00038094)
+#define HWIO_GCC_RPMH_IPA_IPA_2X_PERF1_M_DFSR_RMSK                                                             0xff
+#define HWIO_GCC_RPMH_IPA_IPA_2X_PERF1_M_DFSR_ATTR                                                              0x3
+#define HWIO_GCC_RPMH_IPA_IPA_2X_PERF1_M_DFSR_IN          \
+        in_dword_masked(HWIO_GCC_RPMH_IPA_IPA_2X_PERF1_M_DFSR_ADDR, HWIO_GCC_RPMH_IPA_IPA_2X_PERF1_M_DFSR_RMSK)
+#define HWIO_GCC_RPMH_IPA_IPA_2X_PERF1_M_DFSR_INM(m)      \
+        in_dword_masked(HWIO_GCC_RPMH_IPA_IPA_2X_PERF1_M_DFSR_ADDR, m)
+#define HWIO_GCC_RPMH_IPA_IPA_2X_PERF1_M_DFSR_OUT(v)      \
+        out_dword(HWIO_GCC_RPMH_IPA_IPA_2X_PERF1_M_DFSR_ADDR,v)
+#define HWIO_GCC_RPMH_IPA_IPA_2X_PERF1_M_DFSR_OUTM(m,v) \
+        out_dword_masked_ns(HWIO_GCC_RPMH_IPA_IPA_2X_PERF1_M_DFSR_ADDR,m,v,HWIO_GCC_RPMH_IPA_IPA_2X_PERF1_M_DFSR_IN)
+#define HWIO_GCC_RPMH_IPA_IPA_2X_PERF1_M_DFSR_M_BMSK                                                           0xff
+#define HWIO_GCC_RPMH_IPA_IPA_2X_PERF1_M_DFSR_M_SHFT                                                            0x0
+
+#define HWIO_GCC_RPMH_IPA_IPA_2X_PERF2_M_DFSR_ADDR                                                       (GCC_CLK_CTL_REG_REG_BASE      + 0x00038098)
+#define HWIO_GCC_RPMH_IPA_IPA_2X_PERF2_M_DFSR_PHYS                                                       (GCC_CLK_CTL_REG_REG_BASE_PHYS + 0x00038098)
+#define HWIO_GCC_RPMH_IPA_IPA_2X_PERF2_M_DFSR_OFFS                                                       (GCC_CLK_CTL_REG_REG_BASE_OFFS + 0x00038098)
+#define HWIO_GCC_RPMH_IPA_IPA_2X_PERF2_M_DFSR_RMSK                                                             0xff
+#define HWIO_GCC_RPMH_IPA_IPA_2X_PERF2_M_DFSR_ATTR                                                              0x3
+#define HWIO_GCC_RPMH_IPA_IPA_2X_PERF2_M_DFSR_IN          \
+        in_dword_masked(HWIO_GCC_RPMH_IPA_IPA_2X_PERF2_M_DFSR_ADDR, HWIO_GCC_RPMH_IPA_IPA_2X_PERF2_M_DFSR_RMSK)
+#define HWIO_GCC_RPMH_IPA_IPA_2X_PERF2_M_DFSR_INM(m)      \
+        in_dword_masked(HWIO_GCC_RPMH_IPA_IPA_2X_PERF2_M_DFSR_ADDR, m)
+#define HWIO_GCC_RPMH_IPA_IPA_2X_PERF2_M_DFSR_OUT(v)      \
+        out_dword(HWIO_GCC_RPMH_IPA_IPA_2X_PERF2_M_DFSR_ADDR,v)
+#define HWIO_GCC_RPMH_IPA_IPA_2X_PERF2_M_DFSR_OUTM(m,v) \
+        out_dword_masked_ns(HWIO_GCC_RPMH_IPA_IPA_2X_PERF2_M_DFSR_ADDR,m,v,HWIO_GCC_RPMH_IPA_IPA_2X_PERF2_M_DFSR_IN)
+#define HWIO_GCC_RPMH_IPA_IPA_2X_PERF2_M_DFSR_M_BMSK                                                           0xff
+#define HWIO_GCC_RPMH_IPA_IPA_2X_PERF2_M_DFSR_M_SHFT                                                            0x0
+
+#define HWIO_GCC_RPMH_IPA_IPA_2X_PERF3_M_DFSR_ADDR                                                       (GCC_CLK_CTL_REG_REG_BASE      + 0x0003809c)
+#define HWIO_GCC_RPMH_IPA_IPA_2X_PERF3_M_DFSR_PHYS                                                       (GCC_CLK_CTL_REG_REG_BASE_PHYS + 0x0003809c)
+#define HWIO_GCC_RPMH_IPA_IPA_2X_PERF3_M_DFSR_OFFS                                                       (GCC_CLK_CTL_REG_REG_BASE_OFFS + 0x0003809c)
+#define HWIO_GCC_RPMH_IPA_IPA_2X_PERF3_M_DFSR_RMSK                                                             0xff
+#define HWIO_GCC_RPMH_IPA_IPA_2X_PERF3_M_DFSR_ATTR                                                              0x3
+#define HWIO_GCC_RPMH_IPA_IPA_2X_PERF3_M_DFSR_IN          \
+        in_dword_masked(HWIO_GCC_RPMH_IPA_IPA_2X_PERF3_M_DFSR_ADDR, HWIO_GCC_RPMH_IPA_IPA_2X_PERF3_M_DFSR_RMSK)
+#define HWIO_GCC_RPMH_IPA_IPA_2X_PERF3_M_DFSR_INM(m)      \
+        in_dword_masked(HWIO_GCC_RPMH_IPA_IPA_2X_PERF3_M_DFSR_ADDR, m)
+#define HWIO_GCC_RPMH_IPA_IPA_2X_PERF3_M_DFSR_OUT(v)      \
+        out_dword(HWIO_GCC_RPMH_IPA_IPA_2X_PERF3_M_DFSR_ADDR,v)
+#define HWIO_GCC_RPMH_IPA_IPA_2X_PERF3_M_DFSR_OUTM(m,v) \
+        out_dword_masked_ns(HWIO_GCC_RPMH_IPA_IPA_2X_PERF3_M_DFSR_ADDR,m,v,HWIO_GCC_RPMH_IPA_IPA_2X_PERF3_M_DFSR_IN)
+#define HWIO_GCC_RPMH_IPA_IPA_2X_PERF3_M_DFSR_M_BMSK                                                           0xff
+#define HWIO_GCC_RPMH_IPA_IPA_2X_PERF3_M_DFSR_M_SHFT                                                            0x0
+
+#define HWIO_GCC_RPMH_IPA_IPA_2X_PERF4_M_DFSR_ADDR                                                       (GCC_CLK_CTL_REG_REG_BASE      + 0x000380a0)
+#define HWIO_GCC_RPMH_IPA_IPA_2X_PERF4_M_DFSR_PHYS                                                       (GCC_CLK_CTL_REG_REG_BASE_PHYS + 0x000380a0)
+#define HWIO_GCC_RPMH_IPA_IPA_2X_PERF4_M_DFSR_OFFS                                                       (GCC_CLK_CTL_REG_REG_BASE_OFFS + 0x000380a0)
+#define HWIO_GCC_RPMH_IPA_IPA_2X_PERF4_M_DFSR_RMSK                                                             0xff
+#define HWIO_GCC_RPMH_IPA_IPA_2X_PERF4_M_DFSR_ATTR                                                              0x3
+#define HWIO_GCC_RPMH_IPA_IPA_2X_PERF4_M_DFSR_IN          \
+        in_dword_masked(HWIO_GCC_RPMH_IPA_IPA_2X_PERF4_M_DFSR_ADDR, HWIO_GCC_RPMH_IPA_IPA_2X_PERF4_M_DFSR_RMSK)
+#define HWIO_GCC_RPMH_IPA_IPA_2X_PERF4_M_DFSR_INM(m)      \
+        in_dword_masked(HWIO_GCC_RPMH_IPA_IPA_2X_PERF4_M_DFSR_ADDR, m)
+#define HWIO_GCC_RPMH_IPA_IPA_2X_PERF4_M_DFSR_OUT(v)      \
+        out_dword(HWIO_GCC_RPMH_IPA_IPA_2X_PERF4_M_DFSR_ADDR,v)
+#define HWIO_GCC_RPMH_IPA_IPA_2X_PERF4_M_DFSR_OUTM(m,v) \
+        out_dword_masked_ns(HWIO_GCC_RPMH_IPA_IPA_2X_PERF4_M_DFSR_ADDR,m,v,HWIO_GCC_RPMH_IPA_IPA_2X_PERF4_M_DFSR_IN)
+#define HWIO_GCC_RPMH_IPA_IPA_2X_PERF4_M_DFSR_M_BMSK                                                           0xff
+#define HWIO_GCC_RPMH_IPA_IPA_2X_PERF4_M_DFSR_M_SHFT                                                            0x0
+
+#define HWIO_GCC_RPMH_IPA_IPA_2X_PERF5_M_DFSR_ADDR                                                       (GCC_CLK_CTL_REG_REG_BASE      + 0x000380a4)
+#define HWIO_GCC_RPMH_IPA_IPA_2X_PERF5_M_DFSR_PHYS                                                       (GCC_CLK_CTL_REG_REG_BASE_PHYS + 0x000380a4)
+#define HWIO_GCC_RPMH_IPA_IPA_2X_PERF5_M_DFSR_OFFS                                                       (GCC_CLK_CTL_REG_REG_BASE_OFFS + 0x000380a4)
+#define HWIO_GCC_RPMH_IPA_IPA_2X_PERF5_M_DFSR_RMSK                                                             0xff
+#define HWIO_GCC_RPMH_IPA_IPA_2X_PERF5_M_DFSR_ATTR                                                              0x3
+#define HWIO_GCC_RPMH_IPA_IPA_2X_PERF5_M_DFSR_IN          \
+        in_dword_masked(HWIO_GCC_RPMH_IPA_IPA_2X_PERF5_M_DFSR_ADDR, HWIO_GCC_RPMH_IPA_IPA_2X_PERF5_M_DFSR_RMSK)
+#define HWIO_GCC_RPMH_IPA_IPA_2X_PERF5_M_DFSR_INM(m)      \
+        in_dword_masked(HWIO_GCC_RPMH_IPA_IPA_2X_PERF5_M_DFSR_ADDR, m)
+#define HWIO_GCC_RPMH_IPA_IPA_2X_PERF5_M_DFSR_OUT(v)      \
+        out_dword(HWIO_GCC_RPMH_IPA_IPA_2X_PERF5_M_DFSR_ADDR,v)
+#define HWIO_GCC_RPMH_IPA_IPA_2X_PERF5_M_DFSR_OUTM(m,v) \
+        out_dword_masked_ns(HWIO_GCC_RPMH_IPA_IPA_2X_PERF5_M_DFSR_ADDR,m,v,HWIO_GCC_RPMH_IPA_IPA_2X_PERF5_M_DFSR_IN)
+#define HWIO_GCC_RPMH_IPA_IPA_2X_PERF5_M_DFSR_M_BMSK                                                           0xff
+#define HWIO_GCC_RPMH_IPA_IPA_2X_PERF5_M_DFSR_M_SHFT                                                            0x0
+
+#define HWIO_GCC_RPMH_IPA_IPA_2X_PERF6_M_DFSR_ADDR                                                       (GCC_CLK_CTL_REG_REG_BASE      + 0x000380a8)
+#define HWIO_GCC_RPMH_IPA_IPA_2X_PERF6_M_DFSR_PHYS                                                       (GCC_CLK_CTL_REG_REG_BASE_PHYS + 0x000380a8)
+#define HWIO_GCC_RPMH_IPA_IPA_2X_PERF6_M_DFSR_OFFS                                                       (GCC_CLK_CTL_REG_REG_BASE_OFFS + 0x000380a8)
+#define HWIO_GCC_RPMH_IPA_IPA_2X_PERF6_M_DFSR_RMSK                                                             0xff
+#define HWIO_GCC_RPMH_IPA_IPA_2X_PERF6_M_DFSR_ATTR                                                              0x3
+#define HWIO_GCC_RPMH_IPA_IPA_2X_PERF6_M_DFSR_IN          \
+        in_dword_masked(HWIO_GCC_RPMH_IPA_IPA_2X_PERF6_M_DFSR_ADDR, HWIO_GCC_RPMH_IPA_IPA_2X_PERF6_M_DFSR_RMSK)
+#define HWIO_GCC_RPMH_IPA_IPA_2X_PERF6_M_DFSR_INM(m)      \
+        in_dword_masked(HWIO_GCC_RPMH_IPA_IPA_2X_PERF6_M_DFSR_ADDR, m)
+#define HWIO_GCC_RPMH_IPA_IPA_2X_PERF6_M_DFSR_OUT(v)      \
+        out_dword(HWIO_GCC_RPMH_IPA_IPA_2X_PERF6_M_DFSR_ADDR,v)
+#define HWIO_GCC_RPMH_IPA_IPA_2X_PERF6_M_DFSR_OUTM(m,v) \
+        out_dword_masked_ns(HWIO_GCC_RPMH_IPA_IPA_2X_PERF6_M_DFSR_ADDR,m,v,HWIO_GCC_RPMH_IPA_IPA_2X_PERF6_M_DFSR_IN)
+#define HWIO_GCC_RPMH_IPA_IPA_2X_PERF6_M_DFSR_M_BMSK                                                           0xff
+#define HWIO_GCC_RPMH_IPA_IPA_2X_PERF6_M_DFSR_M_SHFT                                                            0x0
+
+#define HWIO_GCC_RPMH_IPA_IPA_2X_PERF7_M_DFSR_ADDR                                                       (GCC_CLK_CTL_REG_REG_BASE      + 0x000380ac)
+#define HWIO_GCC_RPMH_IPA_IPA_2X_PERF7_M_DFSR_PHYS                                                       (GCC_CLK_CTL_REG_REG_BASE_PHYS + 0x000380ac)
+#define HWIO_GCC_RPMH_IPA_IPA_2X_PERF7_M_DFSR_OFFS                                                       (GCC_CLK_CTL_REG_REG_BASE_OFFS + 0x000380ac)
+#define HWIO_GCC_RPMH_IPA_IPA_2X_PERF7_M_DFSR_RMSK                                                             0xff
+#define HWIO_GCC_RPMH_IPA_IPA_2X_PERF7_M_DFSR_ATTR                                                              0x3
+#define HWIO_GCC_RPMH_IPA_IPA_2X_PERF7_M_DFSR_IN          \
+        in_dword_masked(HWIO_GCC_RPMH_IPA_IPA_2X_PERF7_M_DFSR_ADDR, HWIO_GCC_RPMH_IPA_IPA_2X_PERF7_M_DFSR_RMSK)
+#define HWIO_GCC_RPMH_IPA_IPA_2X_PERF7_M_DFSR_INM(m)      \
+        in_dword_masked(HWIO_GCC_RPMH_IPA_IPA_2X_PERF7_M_DFSR_ADDR, m)
+#define HWIO_GCC_RPMH_IPA_IPA_2X_PERF7_M_DFSR_OUT(v)      \
+        out_dword(HWIO_GCC_RPMH_IPA_IPA_2X_PERF7_M_DFSR_ADDR,v)
+#define HWIO_GCC_RPMH_IPA_IPA_2X_PERF7_M_DFSR_OUTM(m,v) \
+        out_dword_masked_ns(HWIO_GCC_RPMH_IPA_IPA_2X_PERF7_M_DFSR_ADDR,m,v,HWIO_GCC_RPMH_IPA_IPA_2X_PERF7_M_DFSR_IN)
+#define HWIO_GCC_RPMH_IPA_IPA_2X_PERF7_M_DFSR_M_BMSK                                                           0xff
+#define HWIO_GCC_RPMH_IPA_IPA_2X_PERF7_M_DFSR_M_SHFT                                                            0x0
+
+#define HWIO_GCC_RPMH_IPA_IPA_2X_PERF8_M_DFSR_ADDR                                                       (GCC_CLK_CTL_REG_REG_BASE      + 0x000380b0)
+#define HWIO_GCC_RPMH_IPA_IPA_2X_PERF8_M_DFSR_PHYS                                                       (GCC_CLK_CTL_REG_REG_BASE_PHYS + 0x000380b0)
+#define HWIO_GCC_RPMH_IPA_IPA_2X_PERF8_M_DFSR_OFFS                                                       (GCC_CLK_CTL_REG_REG_BASE_OFFS + 0x000380b0)
+#define HWIO_GCC_RPMH_IPA_IPA_2X_PERF8_M_DFSR_RMSK                                                             0xff
+#define HWIO_GCC_RPMH_IPA_IPA_2X_PERF8_M_DFSR_ATTR                                                              0x3
+#define HWIO_GCC_RPMH_IPA_IPA_2X_PERF8_M_DFSR_IN          \
+        in_dword_masked(HWIO_GCC_RPMH_IPA_IPA_2X_PERF8_M_DFSR_ADDR, HWIO_GCC_RPMH_IPA_IPA_2X_PERF8_M_DFSR_RMSK)
+#define HWIO_GCC_RPMH_IPA_IPA_2X_PERF8_M_DFSR_INM(m)      \
+        in_dword_masked(HWIO_GCC_RPMH_IPA_IPA_2X_PERF8_M_DFSR_ADDR, m)
+#define HWIO_GCC_RPMH_IPA_IPA_2X_PERF8_M_DFSR_OUT(v)      \
+        out_dword(HWIO_GCC_RPMH_IPA_IPA_2X_PERF8_M_DFSR_ADDR,v)
+#define HWIO_GCC_RPMH_IPA_IPA_2X_PERF8_M_DFSR_OUTM(m,v) \
+        out_dword_masked_ns(HWIO_GCC_RPMH_IPA_IPA_2X_PERF8_M_DFSR_ADDR,m,v,HWIO_GCC_RPMH_IPA_IPA_2X_PERF8_M_DFSR_IN)
+#define HWIO_GCC_RPMH_IPA_IPA_2X_PERF8_M_DFSR_M_BMSK                                                           0xff
+#define HWIO_GCC_RPMH_IPA_IPA_2X_PERF8_M_DFSR_M_SHFT                                                            0x0
+
+#define HWIO_GCC_RPMH_IPA_IPA_2X_PERF9_M_DFSR_ADDR                                                       (GCC_CLK_CTL_REG_REG_BASE      + 0x000380b4)
+#define HWIO_GCC_RPMH_IPA_IPA_2X_PERF9_M_DFSR_PHYS                                                       (GCC_CLK_CTL_REG_REG_BASE_PHYS + 0x000380b4)
+#define HWIO_GCC_RPMH_IPA_IPA_2X_PERF9_M_DFSR_OFFS                                                       (GCC_CLK_CTL_REG_REG_BASE_OFFS + 0x000380b4)
+#define HWIO_GCC_RPMH_IPA_IPA_2X_PERF9_M_DFSR_RMSK                                                             0xff
+#define HWIO_GCC_RPMH_IPA_IPA_2X_PERF9_M_DFSR_ATTR                                                              0x3
+#define HWIO_GCC_RPMH_IPA_IPA_2X_PERF9_M_DFSR_IN          \
+        in_dword_masked(HWIO_GCC_RPMH_IPA_IPA_2X_PERF9_M_DFSR_ADDR, HWIO_GCC_RPMH_IPA_IPA_2X_PERF9_M_DFSR_RMSK)
+#define HWIO_GCC_RPMH_IPA_IPA_2X_PERF9_M_DFSR_INM(m)      \
+        in_dword_masked(HWIO_GCC_RPMH_IPA_IPA_2X_PERF9_M_DFSR_ADDR, m)
+#define HWIO_GCC_RPMH_IPA_IPA_2X_PERF9_M_DFSR_OUT(v)      \
+        out_dword(HWIO_GCC_RPMH_IPA_IPA_2X_PERF9_M_DFSR_ADDR,v)
+#define HWIO_GCC_RPMH_IPA_IPA_2X_PERF9_M_DFSR_OUTM(m,v) \
+        out_dword_masked_ns(HWIO_GCC_RPMH_IPA_IPA_2X_PERF9_M_DFSR_ADDR,m,v,HWIO_GCC_RPMH_IPA_IPA_2X_PERF9_M_DFSR_IN)
+#define HWIO_GCC_RPMH_IPA_IPA_2X_PERF9_M_DFSR_M_BMSK                                                           0xff
+#define HWIO_GCC_RPMH_IPA_IPA_2X_PERF9_M_DFSR_M_SHFT                                                            0x0
+
+#define HWIO_GCC_RPMH_IPA_IPA_2X_PERF10_M_DFSR_ADDR                                                      (GCC_CLK_CTL_REG_REG_BASE      + 0x000380b8)
+#define HWIO_GCC_RPMH_IPA_IPA_2X_PERF10_M_DFSR_PHYS                                                      (GCC_CLK_CTL_REG_REG_BASE_PHYS + 0x000380b8)
+#define HWIO_GCC_RPMH_IPA_IPA_2X_PERF10_M_DFSR_OFFS                                                      (GCC_CLK_CTL_REG_REG_BASE_OFFS + 0x000380b8)
+#define HWIO_GCC_RPMH_IPA_IPA_2X_PERF10_M_DFSR_RMSK                                                            0xff
+#define HWIO_GCC_RPMH_IPA_IPA_2X_PERF10_M_DFSR_ATTR                                                             0x3
+#define HWIO_GCC_RPMH_IPA_IPA_2X_PERF10_M_DFSR_IN          \
+        in_dword_masked(HWIO_GCC_RPMH_IPA_IPA_2X_PERF10_M_DFSR_ADDR, HWIO_GCC_RPMH_IPA_IPA_2X_PERF10_M_DFSR_RMSK)
+#define HWIO_GCC_RPMH_IPA_IPA_2X_PERF10_M_DFSR_INM(m)      \
+        in_dword_masked(HWIO_GCC_RPMH_IPA_IPA_2X_PERF10_M_DFSR_ADDR, m)
+#define HWIO_GCC_RPMH_IPA_IPA_2X_PERF10_M_DFSR_OUT(v)      \
+        out_dword(HWIO_GCC_RPMH_IPA_IPA_2X_PERF10_M_DFSR_ADDR,v)
+#define HWIO_GCC_RPMH_IPA_IPA_2X_PERF10_M_DFSR_OUTM(m,v) \
+        out_dword_masked_ns(HWIO_GCC_RPMH_IPA_IPA_2X_PERF10_M_DFSR_ADDR,m,v,HWIO_GCC_RPMH_IPA_IPA_2X_PERF10_M_DFSR_IN)
+#define HWIO_GCC_RPMH_IPA_IPA_2X_PERF10_M_DFSR_M_BMSK                                                          0xff
+#define HWIO_GCC_RPMH_IPA_IPA_2X_PERF10_M_DFSR_M_SHFT                                                           0x0
+
+#define HWIO_GCC_RPMH_IPA_IPA_2X_PERF11_M_DFSR_ADDR                                                      (GCC_CLK_CTL_REG_REG_BASE      + 0x000380bc)
+#define HWIO_GCC_RPMH_IPA_IPA_2X_PERF11_M_DFSR_PHYS                                                      (GCC_CLK_CTL_REG_REG_BASE_PHYS + 0x000380bc)
+#define HWIO_GCC_RPMH_IPA_IPA_2X_PERF11_M_DFSR_OFFS                                                      (GCC_CLK_CTL_REG_REG_BASE_OFFS + 0x000380bc)
+#define HWIO_GCC_RPMH_IPA_IPA_2X_PERF11_M_DFSR_RMSK                                                            0xff
+#define HWIO_GCC_RPMH_IPA_IPA_2X_PERF11_M_DFSR_ATTR                                                             0x3
+#define HWIO_GCC_RPMH_IPA_IPA_2X_PERF11_M_DFSR_IN          \
+        in_dword_masked(HWIO_GCC_RPMH_IPA_IPA_2X_PERF11_M_DFSR_ADDR, HWIO_GCC_RPMH_IPA_IPA_2X_PERF11_M_DFSR_RMSK)
+#define HWIO_GCC_RPMH_IPA_IPA_2X_PERF11_M_DFSR_INM(m)      \
+        in_dword_masked(HWIO_GCC_RPMH_IPA_IPA_2X_PERF11_M_DFSR_ADDR, m)
+#define HWIO_GCC_RPMH_IPA_IPA_2X_PERF11_M_DFSR_OUT(v)      \
+        out_dword(HWIO_GCC_RPMH_IPA_IPA_2X_PERF11_M_DFSR_ADDR,v)
+#define HWIO_GCC_RPMH_IPA_IPA_2X_PERF11_M_DFSR_OUTM(m,v) \
+        out_dword_masked_ns(HWIO_GCC_RPMH_IPA_IPA_2X_PERF11_M_DFSR_ADDR,m,v,HWIO_GCC_RPMH_IPA_IPA_2X_PERF11_M_DFSR_IN)
+#define HWIO_GCC_RPMH_IPA_IPA_2X_PERF11_M_DFSR_M_BMSK                                                          0xff
+#define HWIO_GCC_RPMH_IPA_IPA_2X_PERF11_M_DFSR_M_SHFT                                                           0x0
+
+#define HWIO_GCC_RPMH_IPA_IPA_2X_PERF12_M_DFSR_ADDR                                                      (GCC_CLK_CTL_REG_REG_BASE      + 0x000380c0)
+#define HWIO_GCC_RPMH_IPA_IPA_2X_PERF12_M_DFSR_PHYS                                                      (GCC_CLK_CTL_REG_REG_BASE_PHYS + 0x000380c0)
+#define HWIO_GCC_RPMH_IPA_IPA_2X_PERF12_M_DFSR_OFFS                                                      (GCC_CLK_CTL_REG_REG_BASE_OFFS + 0x000380c0)
+#define HWIO_GCC_RPMH_IPA_IPA_2X_PERF12_M_DFSR_RMSK                                                            0xff
+#define HWIO_GCC_RPMH_IPA_IPA_2X_PERF12_M_DFSR_ATTR                                                             0x3
+#define HWIO_GCC_RPMH_IPA_IPA_2X_PERF12_M_DFSR_IN          \
+        in_dword_masked(HWIO_GCC_RPMH_IPA_IPA_2X_PERF12_M_DFSR_ADDR, HWIO_GCC_RPMH_IPA_IPA_2X_PERF12_M_DFSR_RMSK)
+#define HWIO_GCC_RPMH_IPA_IPA_2X_PERF12_M_DFSR_INM(m)      \
+        in_dword_masked(HWIO_GCC_RPMH_IPA_IPA_2X_PERF12_M_DFSR_ADDR, m)
+#define HWIO_GCC_RPMH_IPA_IPA_2X_PERF12_M_DFSR_OUT(v)      \
+        out_dword(HWIO_GCC_RPMH_IPA_IPA_2X_PERF12_M_DFSR_ADDR,v)
+#define HWIO_GCC_RPMH_IPA_IPA_2X_PERF12_M_DFSR_OUTM(m,v) \
+        out_dword_masked_ns(HWIO_GCC_RPMH_IPA_IPA_2X_PERF12_M_DFSR_ADDR,m,v,HWIO_GCC_RPMH_IPA_IPA_2X_PERF12_M_DFSR_IN)
+#define HWIO_GCC_RPMH_IPA_IPA_2X_PERF12_M_DFSR_M_BMSK                                                          0xff
+#define HWIO_GCC_RPMH_IPA_IPA_2X_PERF12_M_DFSR_M_SHFT                                                           0x0
+
+#define HWIO_GCC_RPMH_IPA_IPA_2X_PERF13_M_DFSR_ADDR                                                      (GCC_CLK_CTL_REG_REG_BASE      + 0x000380c4)
+#define HWIO_GCC_RPMH_IPA_IPA_2X_PERF13_M_DFSR_PHYS                                                      (GCC_CLK_CTL_REG_REG_BASE_PHYS + 0x000380c4)
+#define HWIO_GCC_RPMH_IPA_IPA_2X_PERF13_M_DFSR_OFFS                                                      (GCC_CLK_CTL_REG_REG_BASE_OFFS + 0x000380c4)
+#define HWIO_GCC_RPMH_IPA_IPA_2X_PERF13_M_DFSR_RMSK                                                            0xff
+#define HWIO_GCC_RPMH_IPA_IPA_2X_PERF13_M_DFSR_ATTR                                                             0x3
+#define HWIO_GCC_RPMH_IPA_IPA_2X_PERF13_M_DFSR_IN          \
+        in_dword_masked(HWIO_GCC_RPMH_IPA_IPA_2X_PERF13_M_DFSR_ADDR, HWIO_GCC_RPMH_IPA_IPA_2X_PERF13_M_DFSR_RMSK)
+#define HWIO_GCC_RPMH_IPA_IPA_2X_PERF13_M_DFSR_INM(m)      \
+        in_dword_masked(HWIO_GCC_RPMH_IPA_IPA_2X_PERF13_M_DFSR_ADDR, m)
+#define HWIO_GCC_RPMH_IPA_IPA_2X_PERF13_M_DFSR_OUT(v)      \
+        out_dword(HWIO_GCC_RPMH_IPA_IPA_2X_PERF13_M_DFSR_ADDR,v)
+#define HWIO_GCC_RPMH_IPA_IPA_2X_PERF13_M_DFSR_OUTM(m,v) \
+        out_dword_masked_ns(HWIO_GCC_RPMH_IPA_IPA_2X_PERF13_M_DFSR_ADDR,m,v,HWIO_GCC_RPMH_IPA_IPA_2X_PERF13_M_DFSR_IN)
+#define HWIO_GCC_RPMH_IPA_IPA_2X_PERF13_M_DFSR_M_BMSK                                                          0xff
+#define HWIO_GCC_RPMH_IPA_IPA_2X_PERF13_M_DFSR_M_SHFT                                                           0x0
+
+#define HWIO_GCC_RPMH_IPA_IPA_2X_PERF14_M_DFSR_ADDR                                                      (GCC_CLK_CTL_REG_REG_BASE      + 0x000380c8)
+#define HWIO_GCC_RPMH_IPA_IPA_2X_PERF14_M_DFSR_PHYS                                                      (GCC_CLK_CTL_REG_REG_BASE_PHYS + 0x000380c8)
+#define HWIO_GCC_RPMH_IPA_IPA_2X_PERF14_M_DFSR_OFFS                                                      (GCC_CLK_CTL_REG_REG_BASE_OFFS + 0x000380c8)
+#define HWIO_GCC_RPMH_IPA_IPA_2X_PERF14_M_DFSR_RMSK                                                            0xff
+#define HWIO_GCC_RPMH_IPA_IPA_2X_PERF14_M_DFSR_ATTR                                                             0x3
+#define HWIO_GCC_RPMH_IPA_IPA_2X_PERF14_M_DFSR_IN          \
+        in_dword_masked(HWIO_GCC_RPMH_IPA_IPA_2X_PERF14_M_DFSR_ADDR, HWIO_GCC_RPMH_IPA_IPA_2X_PERF14_M_DFSR_RMSK)
+#define HWIO_GCC_RPMH_IPA_IPA_2X_PERF14_M_DFSR_INM(m)      \
+        in_dword_masked(HWIO_GCC_RPMH_IPA_IPA_2X_PERF14_M_DFSR_ADDR, m)
+#define HWIO_GCC_RPMH_IPA_IPA_2X_PERF14_M_DFSR_OUT(v)      \
+        out_dword(HWIO_GCC_RPMH_IPA_IPA_2X_PERF14_M_DFSR_ADDR,v)
+#define HWIO_GCC_RPMH_IPA_IPA_2X_PERF14_M_DFSR_OUTM(m,v) \
+        out_dword_masked_ns(HWIO_GCC_RPMH_IPA_IPA_2X_PERF14_M_DFSR_ADDR,m,v,HWIO_GCC_RPMH_IPA_IPA_2X_PERF14_M_DFSR_IN)
+#define HWIO_GCC_RPMH_IPA_IPA_2X_PERF14_M_DFSR_M_BMSK                                                          0xff
+#define HWIO_GCC_RPMH_IPA_IPA_2X_PERF14_M_DFSR_M_SHFT                                                           0x0
+
+#define HWIO_GCC_RPMH_IPA_IPA_2X_PERF15_M_DFSR_ADDR                                                      (GCC_CLK_CTL_REG_REG_BASE      + 0x000380cc)
+#define HWIO_GCC_RPMH_IPA_IPA_2X_PERF15_M_DFSR_PHYS                                                      (GCC_CLK_CTL_REG_REG_BASE_PHYS + 0x000380cc)
+#define HWIO_GCC_RPMH_IPA_IPA_2X_PERF15_M_DFSR_OFFS                                                      (GCC_CLK_CTL_REG_REG_BASE_OFFS + 0x000380cc)
+#define HWIO_GCC_RPMH_IPA_IPA_2X_PERF15_M_DFSR_RMSK                                                            0xff
+#define HWIO_GCC_RPMH_IPA_IPA_2X_PERF15_M_DFSR_ATTR                                                             0x3
+#define HWIO_GCC_RPMH_IPA_IPA_2X_PERF15_M_DFSR_IN          \
+        in_dword_masked(HWIO_GCC_RPMH_IPA_IPA_2X_PERF15_M_DFSR_ADDR, HWIO_GCC_RPMH_IPA_IPA_2X_PERF15_M_DFSR_RMSK)
+#define HWIO_GCC_RPMH_IPA_IPA_2X_PERF15_M_DFSR_INM(m)      \
+        in_dword_masked(HWIO_GCC_RPMH_IPA_IPA_2X_PERF15_M_DFSR_ADDR, m)
+#define HWIO_GCC_RPMH_IPA_IPA_2X_PERF15_M_DFSR_OUT(v)      \
+        out_dword(HWIO_GCC_RPMH_IPA_IPA_2X_PERF15_M_DFSR_ADDR,v)
+#define HWIO_GCC_RPMH_IPA_IPA_2X_PERF15_M_DFSR_OUTM(m,v) \
+        out_dword_masked_ns(HWIO_GCC_RPMH_IPA_IPA_2X_PERF15_M_DFSR_ADDR,m,v,HWIO_GCC_RPMH_IPA_IPA_2X_PERF15_M_DFSR_IN)
+#define HWIO_GCC_RPMH_IPA_IPA_2X_PERF15_M_DFSR_M_BMSK                                                          0xff
+#define HWIO_GCC_RPMH_IPA_IPA_2X_PERF15_M_DFSR_M_SHFT                                                           0x0
+
+#define HWIO_GCC_RPMH_IPA_IPA_2X_PERF0_N_DFSR_ADDR                                                       (GCC_CLK_CTL_REG_REG_BASE      + 0x000380d0)
+#define HWIO_GCC_RPMH_IPA_IPA_2X_PERF0_N_DFSR_PHYS                                                       (GCC_CLK_CTL_REG_REG_BASE_PHYS + 0x000380d0)
+#define HWIO_GCC_RPMH_IPA_IPA_2X_PERF0_N_DFSR_OFFS                                                       (GCC_CLK_CTL_REG_REG_BASE_OFFS + 0x000380d0)
+#define HWIO_GCC_RPMH_IPA_IPA_2X_PERF0_N_DFSR_RMSK                                                             0xff
+#define HWIO_GCC_RPMH_IPA_IPA_2X_PERF0_N_DFSR_ATTR                                                              0x3
+#define HWIO_GCC_RPMH_IPA_IPA_2X_PERF0_N_DFSR_IN          \
+        in_dword_masked(HWIO_GCC_RPMH_IPA_IPA_2X_PERF0_N_DFSR_ADDR, HWIO_GCC_RPMH_IPA_IPA_2X_PERF0_N_DFSR_RMSK)
+#define HWIO_GCC_RPMH_IPA_IPA_2X_PERF0_N_DFSR_INM(m)      \
+        in_dword_masked(HWIO_GCC_RPMH_IPA_IPA_2X_PERF0_N_DFSR_ADDR, m)
+#define HWIO_GCC_RPMH_IPA_IPA_2X_PERF0_N_DFSR_OUT(v)      \
+        out_dword(HWIO_GCC_RPMH_IPA_IPA_2X_PERF0_N_DFSR_ADDR,v)
+#define HWIO_GCC_RPMH_IPA_IPA_2X_PERF0_N_DFSR_OUTM(m,v) \
+        out_dword_masked_ns(HWIO_GCC_RPMH_IPA_IPA_2X_PERF0_N_DFSR_ADDR,m,v,HWIO_GCC_RPMH_IPA_IPA_2X_PERF0_N_DFSR_IN)
+#define HWIO_GCC_RPMH_IPA_IPA_2X_PERF0_N_DFSR_NOT_N_MINUS_M_BMSK                                               0xff
+#define HWIO_GCC_RPMH_IPA_IPA_2X_PERF0_N_DFSR_NOT_N_MINUS_M_SHFT                                                0x0
+
+#define HWIO_GCC_RPMH_IPA_IPA_2X_PERF1_N_DFSR_ADDR                                                       (GCC_CLK_CTL_REG_REG_BASE      + 0x000380d4)
+#define HWIO_GCC_RPMH_IPA_IPA_2X_PERF1_N_DFSR_PHYS                                                       (GCC_CLK_CTL_REG_REG_BASE_PHYS + 0x000380d4)
+#define HWIO_GCC_RPMH_IPA_IPA_2X_PERF1_N_DFSR_OFFS                                                       (GCC_CLK_CTL_REG_REG_BASE_OFFS + 0x000380d4)
+#define HWIO_GCC_RPMH_IPA_IPA_2X_PERF1_N_DFSR_RMSK                                                             0xff
+#define HWIO_GCC_RPMH_IPA_IPA_2X_PERF1_N_DFSR_ATTR                                                              0x3
+#define HWIO_GCC_RPMH_IPA_IPA_2X_PERF1_N_DFSR_IN          \
+        in_dword_masked(HWIO_GCC_RPMH_IPA_IPA_2X_PERF1_N_DFSR_ADDR, HWIO_GCC_RPMH_IPA_IPA_2X_PERF1_N_DFSR_RMSK)
+#define HWIO_GCC_RPMH_IPA_IPA_2X_PERF1_N_DFSR_INM(m)      \
+        in_dword_masked(HWIO_GCC_RPMH_IPA_IPA_2X_PERF1_N_DFSR_ADDR, m)
+#define HWIO_GCC_RPMH_IPA_IPA_2X_PERF1_N_DFSR_OUT(v)      \
+        out_dword(HWIO_GCC_RPMH_IPA_IPA_2X_PERF1_N_DFSR_ADDR,v)
+#define HWIO_GCC_RPMH_IPA_IPA_2X_PERF1_N_DFSR_OUTM(m,v) \
+        out_dword_masked_ns(HWIO_GCC_RPMH_IPA_IPA_2X_PERF1_N_DFSR_ADDR,m,v,HWIO_GCC_RPMH_IPA_IPA_2X_PERF1_N_DFSR_IN)
+#define HWIO_GCC_RPMH_IPA_IPA_2X_PERF1_N_DFSR_NOT_N_MINUS_M_BMSK                                               0xff
+#define HWIO_GCC_RPMH_IPA_IPA_2X_PERF1_N_DFSR_NOT_N_MINUS_M_SHFT                                                0x0
+
+#define HWIO_GCC_RPMH_IPA_IPA_2X_PERF2_N_DFSR_ADDR                                                       (GCC_CLK_CTL_REG_REG_BASE      + 0x000380d8)
+#define HWIO_GCC_RPMH_IPA_IPA_2X_PERF2_N_DFSR_PHYS                                                       (GCC_CLK_CTL_REG_REG_BASE_PHYS + 0x000380d8)
+#define HWIO_GCC_RPMH_IPA_IPA_2X_PERF2_N_DFSR_OFFS                                                       (GCC_CLK_CTL_REG_REG_BASE_OFFS + 0x000380d8)
+#define HWIO_GCC_RPMH_IPA_IPA_2X_PERF2_N_DFSR_RMSK                                                             0xff
+#define HWIO_GCC_RPMH_IPA_IPA_2X_PERF2_N_DFSR_ATTR                                                              0x3
+#define HWIO_GCC_RPMH_IPA_IPA_2X_PERF2_N_DFSR_IN          \
+        in_dword_masked(HWIO_GCC_RPMH_IPA_IPA_2X_PERF2_N_DFSR_ADDR, HWIO_GCC_RPMH_IPA_IPA_2X_PERF2_N_DFSR_RMSK)
+#define HWIO_GCC_RPMH_IPA_IPA_2X_PERF2_N_DFSR_INM(m)      \
+        in_dword_masked(HWIO_GCC_RPMH_IPA_IPA_2X_PERF2_N_DFSR_ADDR, m)
+#define HWIO_GCC_RPMH_IPA_IPA_2X_PERF2_N_DFSR_OUT(v)      \
+        out_dword(HWIO_GCC_RPMH_IPA_IPA_2X_PERF2_N_DFSR_ADDR,v)
+#define HWIO_GCC_RPMH_IPA_IPA_2X_PERF2_N_DFSR_OUTM(m,v) \
+        out_dword_masked_ns(HWIO_GCC_RPMH_IPA_IPA_2X_PERF2_N_DFSR_ADDR,m,v,HWIO_GCC_RPMH_IPA_IPA_2X_PERF2_N_DFSR_IN)
+#define HWIO_GCC_RPMH_IPA_IPA_2X_PERF2_N_DFSR_NOT_N_MINUS_M_BMSK                                               0xff
+#define HWIO_GCC_RPMH_IPA_IPA_2X_PERF2_N_DFSR_NOT_N_MINUS_M_SHFT                                                0x0
+
+#define HWIO_GCC_RPMH_IPA_IPA_2X_PERF3_N_DFSR_ADDR                                                       (GCC_CLK_CTL_REG_REG_BASE      + 0x000380dc)
+#define HWIO_GCC_RPMH_IPA_IPA_2X_PERF3_N_DFSR_PHYS                                                       (GCC_CLK_CTL_REG_REG_BASE_PHYS + 0x000380dc)
+#define HWIO_GCC_RPMH_IPA_IPA_2X_PERF3_N_DFSR_OFFS                                                       (GCC_CLK_CTL_REG_REG_BASE_OFFS + 0x000380dc)
+#define HWIO_GCC_RPMH_IPA_IPA_2X_PERF3_N_DFSR_RMSK                                                             0xff
+#define HWIO_GCC_RPMH_IPA_IPA_2X_PERF3_N_DFSR_ATTR                                                              0x3
+#define HWIO_GCC_RPMH_IPA_IPA_2X_PERF3_N_DFSR_IN          \
+        in_dword_masked(HWIO_GCC_RPMH_IPA_IPA_2X_PERF3_N_DFSR_ADDR, HWIO_GCC_RPMH_IPA_IPA_2X_PERF3_N_DFSR_RMSK)
+#define HWIO_GCC_RPMH_IPA_IPA_2X_PERF3_N_DFSR_INM(m)      \
+        in_dword_masked(HWIO_GCC_RPMH_IPA_IPA_2X_PERF3_N_DFSR_ADDR, m)
+#define HWIO_GCC_RPMH_IPA_IPA_2X_PERF3_N_DFSR_OUT(v)      \
+        out_dword(HWIO_GCC_RPMH_IPA_IPA_2X_PERF3_N_DFSR_ADDR,v)
+#define HWIO_GCC_RPMH_IPA_IPA_2X_PERF3_N_DFSR_OUTM(m,v) \
+        out_dword_masked_ns(HWIO_GCC_RPMH_IPA_IPA_2X_PERF3_N_DFSR_ADDR,m,v,HWIO_GCC_RPMH_IPA_IPA_2X_PERF3_N_DFSR_IN)
+#define HWIO_GCC_RPMH_IPA_IPA_2X_PERF3_N_DFSR_NOT_N_MINUS_M_BMSK                                               0xff
+#define HWIO_GCC_RPMH_IPA_IPA_2X_PERF3_N_DFSR_NOT_N_MINUS_M_SHFT                                                0x0
+
+#define HWIO_GCC_RPMH_IPA_IPA_2X_PERF4_N_DFSR_ADDR                                                       (GCC_CLK_CTL_REG_REG_BASE      + 0x000380e0)
+#define HWIO_GCC_RPMH_IPA_IPA_2X_PERF4_N_DFSR_PHYS                                                       (GCC_CLK_CTL_REG_REG_BASE_PHYS + 0x000380e0)
+#define HWIO_GCC_RPMH_IPA_IPA_2X_PERF4_N_DFSR_OFFS                                                       (GCC_CLK_CTL_REG_REG_BASE_OFFS + 0x000380e0)
+#define HWIO_GCC_RPMH_IPA_IPA_2X_PERF4_N_DFSR_RMSK                                                             0xff
+#define HWIO_GCC_RPMH_IPA_IPA_2X_PERF4_N_DFSR_ATTR                                                              0x3
+#define HWIO_GCC_RPMH_IPA_IPA_2X_PERF4_N_DFSR_IN          \
+        in_dword_masked(HWIO_GCC_RPMH_IPA_IPA_2X_PERF4_N_DFSR_ADDR, HWIO_GCC_RPMH_IPA_IPA_2X_PERF4_N_DFSR_RMSK)
+#define HWIO_GCC_RPMH_IPA_IPA_2X_PERF4_N_DFSR_INM(m)      \
+        in_dword_masked(HWIO_GCC_RPMH_IPA_IPA_2X_PERF4_N_DFSR_ADDR, m)
+#define HWIO_GCC_RPMH_IPA_IPA_2X_PERF4_N_DFSR_OUT(v)      \
+        out_dword(HWIO_GCC_RPMH_IPA_IPA_2X_PERF4_N_DFSR_ADDR,v)
+#define HWIO_GCC_RPMH_IPA_IPA_2X_PERF4_N_DFSR_OUTM(m,v) \
+        out_dword_masked_ns(HWIO_GCC_RPMH_IPA_IPA_2X_PERF4_N_DFSR_ADDR,m,v,HWIO_GCC_RPMH_IPA_IPA_2X_PERF4_N_DFSR_IN)
+#define HWIO_GCC_RPMH_IPA_IPA_2X_PERF4_N_DFSR_NOT_N_MINUS_M_BMSK                                               0xff
+#define HWIO_GCC_RPMH_IPA_IPA_2X_PERF4_N_DFSR_NOT_N_MINUS_M_SHFT                                                0x0
+
+#define HWIO_GCC_RPMH_IPA_IPA_2X_PERF5_N_DFSR_ADDR                                                       (GCC_CLK_CTL_REG_REG_BASE      + 0x000380e4)
+#define HWIO_GCC_RPMH_IPA_IPA_2X_PERF5_N_DFSR_PHYS                                                       (GCC_CLK_CTL_REG_REG_BASE_PHYS + 0x000380e4)
+#define HWIO_GCC_RPMH_IPA_IPA_2X_PERF5_N_DFSR_OFFS                                                       (GCC_CLK_CTL_REG_REG_BASE_OFFS + 0x000380e4)
+#define HWIO_GCC_RPMH_IPA_IPA_2X_PERF5_N_DFSR_RMSK                                                             0xff
+#define HWIO_GCC_RPMH_IPA_IPA_2X_PERF5_N_DFSR_ATTR                                                              0x3
+#define HWIO_GCC_RPMH_IPA_IPA_2X_PERF5_N_DFSR_IN          \
+        in_dword_masked(HWIO_GCC_RPMH_IPA_IPA_2X_PERF5_N_DFSR_ADDR, HWIO_GCC_RPMH_IPA_IPA_2X_PERF5_N_DFSR_RMSK)
+#define HWIO_GCC_RPMH_IPA_IPA_2X_PERF5_N_DFSR_INM(m)      \
+        in_dword_masked(HWIO_GCC_RPMH_IPA_IPA_2X_PERF5_N_DFSR_ADDR, m)
+#define HWIO_GCC_RPMH_IPA_IPA_2X_PERF5_N_DFSR_OUT(v)      \
+        out_dword(HWIO_GCC_RPMH_IPA_IPA_2X_PERF5_N_DFSR_ADDR,v)
+#define HWIO_GCC_RPMH_IPA_IPA_2X_PERF5_N_DFSR_OUTM(m,v) \
+        out_dword_masked_ns(HWIO_GCC_RPMH_IPA_IPA_2X_PERF5_N_DFSR_ADDR,m,v,HWIO_GCC_RPMH_IPA_IPA_2X_PERF5_N_DFSR_IN)
+#define HWIO_GCC_RPMH_IPA_IPA_2X_PERF5_N_DFSR_NOT_N_MINUS_M_BMSK                                               0xff
+#define HWIO_GCC_RPMH_IPA_IPA_2X_PERF5_N_DFSR_NOT_N_MINUS_M_SHFT                                                0x0
+
+#define HWIO_GCC_RPMH_IPA_IPA_2X_PERF6_N_DFSR_ADDR                                                       (GCC_CLK_CTL_REG_REG_BASE      + 0x000380e8)
+#define HWIO_GCC_RPMH_IPA_IPA_2X_PERF6_N_DFSR_PHYS                                                       (GCC_CLK_CTL_REG_REG_BASE_PHYS + 0x000380e8)
+#define HWIO_GCC_RPMH_IPA_IPA_2X_PERF6_N_DFSR_OFFS                                                       (GCC_CLK_CTL_REG_REG_BASE_OFFS + 0x000380e8)
+#define HWIO_GCC_RPMH_IPA_IPA_2X_PERF6_N_DFSR_RMSK                                                             0xff
+#define HWIO_GCC_RPMH_IPA_IPA_2X_PERF6_N_DFSR_ATTR                                                              0x3
+#define HWIO_GCC_RPMH_IPA_IPA_2X_PERF6_N_DFSR_IN          \
+        in_dword_masked(HWIO_GCC_RPMH_IPA_IPA_2X_PERF6_N_DFSR_ADDR, HWIO_GCC_RPMH_IPA_IPA_2X_PERF6_N_DFSR_RMSK)
+#define HWIO_GCC_RPMH_IPA_IPA_2X_PERF6_N_DFSR_INM(m)      \
+        in_dword_masked(HWIO_GCC_RPMH_IPA_IPA_2X_PERF6_N_DFSR_ADDR, m)
+#define HWIO_GCC_RPMH_IPA_IPA_2X_PERF6_N_DFSR_OUT(v)      \
+        out_dword(HWIO_GCC_RPMH_IPA_IPA_2X_PERF6_N_DFSR_ADDR,v)
+#define HWIO_GCC_RPMH_IPA_IPA_2X_PERF6_N_DFSR_OUTM(m,v) \
+        out_dword_masked_ns(HWIO_GCC_RPMH_IPA_IPA_2X_PERF6_N_DFSR_ADDR,m,v,HWIO_GCC_RPMH_IPA_IPA_2X_PERF6_N_DFSR_IN)
+#define HWIO_GCC_RPMH_IPA_IPA_2X_PERF6_N_DFSR_NOT_N_MINUS_M_BMSK                                               0xff
+#define HWIO_GCC_RPMH_IPA_IPA_2X_PERF6_N_DFSR_NOT_N_MINUS_M_SHFT                                                0x0
+
+#define HWIO_GCC_RPMH_IPA_IPA_2X_PERF7_N_DFSR_ADDR                                                       (GCC_CLK_CTL_REG_REG_BASE      + 0x000380ec)
+#define HWIO_GCC_RPMH_IPA_IPA_2X_PERF7_N_DFSR_PHYS                                                       (GCC_CLK_CTL_REG_REG_BASE_PHYS + 0x000380ec)
+#define HWIO_GCC_RPMH_IPA_IPA_2X_PERF7_N_DFSR_OFFS                                                       (GCC_CLK_CTL_REG_REG_BASE_OFFS + 0x000380ec)
+#define HWIO_GCC_RPMH_IPA_IPA_2X_PERF7_N_DFSR_RMSK                                                             0xff
+#define HWIO_GCC_RPMH_IPA_IPA_2X_PERF7_N_DFSR_ATTR                                                              0x3
+#define HWIO_GCC_RPMH_IPA_IPA_2X_PERF7_N_DFSR_IN          \
+        in_dword_masked(HWIO_GCC_RPMH_IPA_IPA_2X_PERF7_N_DFSR_ADDR, HWIO_GCC_RPMH_IPA_IPA_2X_PERF7_N_DFSR_RMSK)
+#define HWIO_GCC_RPMH_IPA_IPA_2X_PERF7_N_DFSR_INM(m)      \
+        in_dword_masked(HWIO_GCC_RPMH_IPA_IPA_2X_PERF7_N_DFSR_ADDR, m)
+#define HWIO_GCC_RPMH_IPA_IPA_2X_PERF7_N_DFSR_OUT(v)      \
+        out_dword(HWIO_GCC_RPMH_IPA_IPA_2X_PERF7_N_DFSR_ADDR,v)
+#define HWIO_GCC_RPMH_IPA_IPA_2X_PERF7_N_DFSR_OUTM(m,v) \
+        out_dword_masked_ns(HWIO_GCC_RPMH_IPA_IPA_2X_PERF7_N_DFSR_ADDR,m,v,HWIO_GCC_RPMH_IPA_IPA_2X_PERF7_N_DFSR_IN)
+#define HWIO_GCC_RPMH_IPA_IPA_2X_PERF7_N_DFSR_NOT_N_MINUS_M_BMSK                                               0xff
+#define HWIO_GCC_RPMH_IPA_IPA_2X_PERF7_N_DFSR_NOT_N_MINUS_M_SHFT                                                0x0
+
+#define HWIO_GCC_RPMH_IPA_IPA_2X_PERF8_N_DFSR_ADDR                                                       (GCC_CLK_CTL_REG_REG_BASE      + 0x000380f0)
+#define HWIO_GCC_RPMH_IPA_IPA_2X_PERF8_N_DFSR_PHYS                                                       (GCC_CLK_CTL_REG_REG_BASE_PHYS + 0x000380f0)
+#define HWIO_GCC_RPMH_IPA_IPA_2X_PERF8_N_DFSR_OFFS                                                       (GCC_CLK_CTL_REG_REG_BASE_OFFS + 0x000380f0)
+#define HWIO_GCC_RPMH_IPA_IPA_2X_PERF8_N_DFSR_RMSK                                                             0xff
+#define HWIO_GCC_RPMH_IPA_IPA_2X_PERF8_N_DFSR_ATTR                                                              0x3
+#define HWIO_GCC_RPMH_IPA_IPA_2X_PERF8_N_DFSR_IN          \
+        in_dword_masked(HWIO_GCC_RPMH_IPA_IPA_2X_PERF8_N_DFSR_ADDR, HWIO_GCC_RPMH_IPA_IPA_2X_PERF8_N_DFSR_RMSK)
+#define HWIO_GCC_RPMH_IPA_IPA_2X_PERF8_N_DFSR_INM(m)      \
+        in_dword_masked(HWIO_GCC_RPMH_IPA_IPA_2X_PERF8_N_DFSR_ADDR, m)
+#define HWIO_GCC_RPMH_IPA_IPA_2X_PERF8_N_DFSR_OUT(v)      \
+        out_dword(HWIO_GCC_RPMH_IPA_IPA_2X_PERF8_N_DFSR_ADDR,v)
+#define HWIO_GCC_RPMH_IPA_IPA_2X_PERF8_N_DFSR_OUTM(m,v) \
+        out_dword_masked_ns(HWIO_GCC_RPMH_IPA_IPA_2X_PERF8_N_DFSR_ADDR,m,v,HWIO_GCC_RPMH_IPA_IPA_2X_PERF8_N_DFSR_IN)
+#define HWIO_GCC_RPMH_IPA_IPA_2X_PERF8_N_DFSR_NOT_N_MINUS_M_BMSK                                               0xff
+#define HWIO_GCC_RPMH_IPA_IPA_2X_PERF8_N_DFSR_NOT_N_MINUS_M_SHFT                                                0x0
+
+#define HWIO_GCC_RPMH_IPA_IPA_2X_PERF9_N_DFSR_ADDR                                                       (GCC_CLK_CTL_REG_REG_BASE      + 0x000380f4)
+#define HWIO_GCC_RPMH_IPA_IPA_2X_PERF9_N_DFSR_PHYS                                                       (GCC_CLK_CTL_REG_REG_BASE_PHYS + 0x000380f4)
+#define HWIO_GCC_RPMH_IPA_IPA_2X_PERF9_N_DFSR_OFFS                                                       (GCC_CLK_CTL_REG_REG_BASE_OFFS + 0x000380f4)
+#define HWIO_GCC_RPMH_IPA_IPA_2X_PERF9_N_DFSR_RMSK                                                             0xff
+#define HWIO_GCC_RPMH_IPA_IPA_2X_PERF9_N_DFSR_ATTR                                                              0x3
+#define HWIO_GCC_RPMH_IPA_IPA_2X_PERF9_N_DFSR_IN          \
+        in_dword_masked(HWIO_GCC_RPMH_IPA_IPA_2X_PERF9_N_DFSR_ADDR, HWIO_GCC_RPMH_IPA_IPA_2X_PERF9_N_DFSR_RMSK)
+#define HWIO_GCC_RPMH_IPA_IPA_2X_PERF9_N_DFSR_INM(m)      \
+        in_dword_masked(HWIO_GCC_RPMH_IPA_IPA_2X_PERF9_N_DFSR_ADDR, m)
+#define HWIO_GCC_RPMH_IPA_IPA_2X_PERF9_N_DFSR_OUT(v)      \
+        out_dword(HWIO_GCC_RPMH_IPA_IPA_2X_PERF9_N_DFSR_ADDR,v)
+#define HWIO_GCC_RPMH_IPA_IPA_2X_PERF9_N_DFSR_OUTM(m,v) \
+        out_dword_masked_ns(HWIO_GCC_RPMH_IPA_IPA_2X_PERF9_N_DFSR_ADDR,m,v,HWIO_GCC_RPMH_IPA_IPA_2X_PERF9_N_DFSR_IN)
+#define HWIO_GCC_RPMH_IPA_IPA_2X_PERF9_N_DFSR_NOT_N_MINUS_M_BMSK                                               0xff
+#define HWIO_GCC_RPMH_IPA_IPA_2X_PERF9_N_DFSR_NOT_N_MINUS_M_SHFT                                                0x0
+
+#define HWIO_GCC_RPMH_IPA_IPA_2X_PERF10_N_DFSR_ADDR                                                      (GCC_CLK_CTL_REG_REG_BASE      + 0x000380f8)
+#define HWIO_GCC_RPMH_IPA_IPA_2X_PERF10_N_DFSR_PHYS                                                      (GCC_CLK_CTL_REG_REG_BASE_PHYS + 0x000380f8)
+#define HWIO_GCC_RPMH_IPA_IPA_2X_PERF10_N_DFSR_OFFS                                                      (GCC_CLK_CTL_REG_REG_BASE_OFFS + 0x000380f8)
+#define HWIO_GCC_RPMH_IPA_IPA_2X_PERF10_N_DFSR_RMSK                                                            0xff
+#define HWIO_GCC_RPMH_IPA_IPA_2X_PERF10_N_DFSR_ATTR                                                             0x3
+#define HWIO_GCC_RPMH_IPA_IPA_2X_PERF10_N_DFSR_IN          \
+        in_dword_masked(HWIO_GCC_RPMH_IPA_IPA_2X_PERF10_N_DFSR_ADDR, HWIO_GCC_RPMH_IPA_IPA_2X_PERF10_N_DFSR_RMSK)
+#define HWIO_GCC_RPMH_IPA_IPA_2X_PERF10_N_DFSR_INM(m)      \
+        in_dword_masked(HWIO_GCC_RPMH_IPA_IPA_2X_PERF10_N_DFSR_ADDR, m)
+#define HWIO_GCC_RPMH_IPA_IPA_2X_PERF10_N_DFSR_OUT(v)      \
+        out_dword(HWIO_GCC_RPMH_IPA_IPA_2X_PERF10_N_DFSR_ADDR,v)
+#define HWIO_GCC_RPMH_IPA_IPA_2X_PERF10_N_DFSR_OUTM(m,v) \
+        out_dword_masked_ns(HWIO_GCC_RPMH_IPA_IPA_2X_PERF10_N_DFSR_ADDR,m,v,HWIO_GCC_RPMH_IPA_IPA_2X_PERF10_N_DFSR_IN)
+#define HWIO_GCC_RPMH_IPA_IPA_2X_PERF10_N_DFSR_NOT_N_MINUS_M_BMSK                                              0xff
+#define HWIO_GCC_RPMH_IPA_IPA_2X_PERF10_N_DFSR_NOT_N_MINUS_M_SHFT                                               0x0
+
+#define HWIO_GCC_RPMH_IPA_IPA_2X_PERF11_N_DFSR_ADDR                                                      (GCC_CLK_CTL_REG_REG_BASE      + 0x000380fc)
+#define HWIO_GCC_RPMH_IPA_IPA_2X_PERF11_N_DFSR_PHYS                                                      (GCC_CLK_CTL_REG_REG_BASE_PHYS + 0x000380fc)
+#define HWIO_GCC_RPMH_IPA_IPA_2X_PERF11_N_DFSR_OFFS                                                      (GCC_CLK_CTL_REG_REG_BASE_OFFS + 0x000380fc)
+#define HWIO_GCC_RPMH_IPA_IPA_2X_PERF11_N_DFSR_RMSK                                                            0xff
+#define HWIO_GCC_RPMH_IPA_IPA_2X_PERF11_N_DFSR_ATTR                                                             0x3
+#define HWIO_GCC_RPMH_IPA_IPA_2X_PERF11_N_DFSR_IN          \
+        in_dword_masked(HWIO_GCC_RPMH_IPA_IPA_2X_PERF11_N_DFSR_ADDR, HWIO_GCC_RPMH_IPA_IPA_2X_PERF11_N_DFSR_RMSK)
+#define HWIO_GCC_RPMH_IPA_IPA_2X_PERF11_N_DFSR_INM(m)      \
+        in_dword_masked(HWIO_GCC_RPMH_IPA_IPA_2X_PERF11_N_DFSR_ADDR, m)
+#define HWIO_GCC_RPMH_IPA_IPA_2X_PERF11_N_DFSR_OUT(v)      \
+        out_dword(HWIO_GCC_RPMH_IPA_IPA_2X_PERF11_N_DFSR_ADDR,v)
+#define HWIO_GCC_RPMH_IPA_IPA_2X_PERF11_N_DFSR_OUTM(m,v) \
+        out_dword_masked_ns(HWIO_GCC_RPMH_IPA_IPA_2X_PERF11_N_DFSR_ADDR,m,v,HWIO_GCC_RPMH_IPA_IPA_2X_PERF11_N_DFSR_IN)
+#define HWIO_GCC_RPMH_IPA_IPA_2X_PERF11_N_DFSR_NOT_N_MINUS_M_BMSK                                              0xff
+#define HWIO_GCC_RPMH_IPA_IPA_2X_PERF11_N_DFSR_NOT_N_MINUS_M_SHFT                                               0x0
+
+#define HWIO_GCC_RPMH_IPA_IPA_2X_PERF12_N_DFSR_ADDR                                                      (GCC_CLK_CTL_REG_REG_BASE      + 0x00038100)
+#define HWIO_GCC_RPMH_IPA_IPA_2X_PERF12_N_DFSR_PHYS                                                      (GCC_CLK_CTL_REG_REG_BASE_PHYS + 0x00038100)
+#define HWIO_GCC_RPMH_IPA_IPA_2X_PERF12_N_DFSR_OFFS                                                      (GCC_CLK_CTL_REG_REG_BASE_OFFS + 0x00038100)
+#define HWIO_GCC_RPMH_IPA_IPA_2X_PERF12_N_DFSR_RMSK                                                            0xff
+#define HWIO_GCC_RPMH_IPA_IPA_2X_PERF12_N_DFSR_ATTR                                                             0x3
+#define HWIO_GCC_RPMH_IPA_IPA_2X_PERF12_N_DFSR_IN          \
+        in_dword_masked(HWIO_GCC_RPMH_IPA_IPA_2X_PERF12_N_DFSR_ADDR, HWIO_GCC_RPMH_IPA_IPA_2X_PERF12_N_DFSR_RMSK)
+#define HWIO_GCC_RPMH_IPA_IPA_2X_PERF12_N_DFSR_INM(m)      \
+        in_dword_masked(HWIO_GCC_RPMH_IPA_IPA_2X_PERF12_N_DFSR_ADDR, m)
+#define HWIO_GCC_RPMH_IPA_IPA_2X_PERF12_N_DFSR_OUT(v)      \
+        out_dword(HWIO_GCC_RPMH_IPA_IPA_2X_PERF12_N_DFSR_ADDR,v)
+#define HWIO_GCC_RPMH_IPA_IPA_2X_PERF12_N_DFSR_OUTM(m,v) \
+        out_dword_masked_ns(HWIO_GCC_RPMH_IPA_IPA_2X_PERF12_N_DFSR_ADDR,m,v,HWIO_GCC_RPMH_IPA_IPA_2X_PERF12_N_DFSR_IN)
+#define HWIO_GCC_RPMH_IPA_IPA_2X_PERF12_N_DFSR_NOT_N_MINUS_M_BMSK                                              0xff
+#define HWIO_GCC_RPMH_IPA_IPA_2X_PERF12_N_DFSR_NOT_N_MINUS_M_SHFT                                               0x0
+
+#define HWIO_GCC_RPMH_IPA_IPA_2X_PERF13_N_DFSR_ADDR                                                      (GCC_CLK_CTL_REG_REG_BASE      + 0x00038104)
+#define HWIO_GCC_RPMH_IPA_IPA_2X_PERF13_N_DFSR_PHYS                                                      (GCC_CLK_CTL_REG_REG_BASE_PHYS + 0x00038104)
+#define HWIO_GCC_RPMH_IPA_IPA_2X_PERF13_N_DFSR_OFFS                                                      (GCC_CLK_CTL_REG_REG_BASE_OFFS + 0x00038104)
+#define HWIO_GCC_RPMH_IPA_IPA_2X_PERF13_N_DFSR_RMSK                                                            0xff
+#define HWIO_GCC_RPMH_IPA_IPA_2X_PERF13_N_DFSR_ATTR                                                             0x3
+#define HWIO_GCC_RPMH_IPA_IPA_2X_PERF13_N_DFSR_IN          \
+        in_dword_masked(HWIO_GCC_RPMH_IPA_IPA_2X_PERF13_N_DFSR_ADDR, HWIO_GCC_RPMH_IPA_IPA_2X_PERF13_N_DFSR_RMSK)
+#define HWIO_GCC_RPMH_IPA_IPA_2X_PERF13_N_DFSR_INM(m)      \
+        in_dword_masked(HWIO_GCC_RPMH_IPA_IPA_2X_PERF13_N_DFSR_ADDR, m)
+#define HWIO_GCC_RPMH_IPA_IPA_2X_PERF13_N_DFSR_OUT(v)      \
+        out_dword(HWIO_GCC_RPMH_IPA_IPA_2X_PERF13_N_DFSR_ADDR,v)
+#define HWIO_GCC_RPMH_IPA_IPA_2X_PERF13_N_DFSR_OUTM(m,v) \
+        out_dword_masked_ns(HWIO_GCC_RPMH_IPA_IPA_2X_PERF13_N_DFSR_ADDR,m,v,HWIO_GCC_RPMH_IPA_IPA_2X_PERF13_N_DFSR_IN)
+#define HWIO_GCC_RPMH_IPA_IPA_2X_PERF13_N_DFSR_NOT_N_MINUS_M_BMSK                                              0xff
+#define HWIO_GCC_RPMH_IPA_IPA_2X_PERF13_N_DFSR_NOT_N_MINUS_M_SHFT                                               0x0
+
+#define HWIO_GCC_RPMH_IPA_IPA_2X_PERF14_N_DFSR_ADDR                                                      (GCC_CLK_CTL_REG_REG_BASE      + 0x00038108)
+#define HWIO_GCC_RPMH_IPA_IPA_2X_PERF14_N_DFSR_PHYS                                                      (GCC_CLK_CTL_REG_REG_BASE_PHYS + 0x00038108)
+#define HWIO_GCC_RPMH_IPA_IPA_2X_PERF14_N_DFSR_OFFS                                                      (GCC_CLK_CTL_REG_REG_BASE_OFFS + 0x00038108)
+#define HWIO_GCC_RPMH_IPA_IPA_2X_PERF14_N_DFSR_RMSK                                                            0xff
+#define HWIO_GCC_RPMH_IPA_IPA_2X_PERF14_N_DFSR_ATTR                                                             0x3
+#define HWIO_GCC_RPMH_IPA_IPA_2X_PERF14_N_DFSR_IN          \
+        in_dword_masked(HWIO_GCC_RPMH_IPA_IPA_2X_PERF14_N_DFSR_ADDR, HWIO_GCC_RPMH_IPA_IPA_2X_PERF14_N_DFSR_RMSK)
+#define HWIO_GCC_RPMH_IPA_IPA_2X_PERF14_N_DFSR_INM(m)      \
+        in_dword_masked(HWIO_GCC_RPMH_IPA_IPA_2X_PERF14_N_DFSR_ADDR, m)
+#define HWIO_GCC_RPMH_IPA_IPA_2X_PERF14_N_DFSR_OUT(v)      \
+        out_dword(HWIO_GCC_RPMH_IPA_IPA_2X_PERF14_N_DFSR_ADDR,v)
+#define HWIO_GCC_RPMH_IPA_IPA_2X_PERF14_N_DFSR_OUTM(m,v) \
+        out_dword_masked_ns(HWIO_GCC_RPMH_IPA_IPA_2X_PERF14_N_DFSR_ADDR,m,v,HWIO_GCC_RPMH_IPA_IPA_2X_PERF14_N_DFSR_IN)
+#define HWIO_GCC_RPMH_IPA_IPA_2X_PERF14_N_DFSR_NOT_N_MINUS_M_BMSK                                              0xff
+#define HWIO_GCC_RPMH_IPA_IPA_2X_PERF14_N_DFSR_NOT_N_MINUS_M_SHFT                                               0x0
+
+#define HWIO_GCC_RPMH_IPA_IPA_2X_PERF15_N_DFSR_ADDR                                                      (GCC_CLK_CTL_REG_REG_BASE      + 0x0003810c)
+#define HWIO_GCC_RPMH_IPA_IPA_2X_PERF15_N_DFSR_PHYS                                                      (GCC_CLK_CTL_REG_REG_BASE_PHYS + 0x0003810c)
+#define HWIO_GCC_RPMH_IPA_IPA_2X_PERF15_N_DFSR_OFFS                                                      (GCC_CLK_CTL_REG_REG_BASE_OFFS + 0x0003810c)
+#define HWIO_GCC_RPMH_IPA_IPA_2X_PERF15_N_DFSR_RMSK                                                            0xff
+#define HWIO_GCC_RPMH_IPA_IPA_2X_PERF15_N_DFSR_ATTR                                                             0x3
+#define HWIO_GCC_RPMH_IPA_IPA_2X_PERF15_N_DFSR_IN          \
+        in_dword_masked(HWIO_GCC_RPMH_IPA_IPA_2X_PERF15_N_DFSR_ADDR, HWIO_GCC_RPMH_IPA_IPA_2X_PERF15_N_DFSR_RMSK)
+#define HWIO_GCC_RPMH_IPA_IPA_2X_PERF15_N_DFSR_INM(m)      \
+        in_dword_masked(HWIO_GCC_RPMH_IPA_IPA_2X_PERF15_N_DFSR_ADDR, m)
+#define HWIO_GCC_RPMH_IPA_IPA_2X_PERF15_N_DFSR_OUT(v)      \
+        out_dword(HWIO_GCC_RPMH_IPA_IPA_2X_PERF15_N_DFSR_ADDR,v)
+#define HWIO_GCC_RPMH_IPA_IPA_2X_PERF15_N_DFSR_OUTM(m,v) \
+        out_dword_masked_ns(HWIO_GCC_RPMH_IPA_IPA_2X_PERF15_N_DFSR_ADDR,m,v,HWIO_GCC_RPMH_IPA_IPA_2X_PERF15_N_DFSR_IN)
+#define HWIO_GCC_RPMH_IPA_IPA_2X_PERF15_N_DFSR_NOT_N_MINUS_M_BMSK                                              0xff
+#define HWIO_GCC_RPMH_IPA_IPA_2X_PERF15_N_DFSR_NOT_N_MINUS_M_SHFT                                               0x0
+
+#define HWIO_GCC_RPMH_IPA_IPA_2X_PERF0_D_DFSR_ADDR                                                       (GCC_CLK_CTL_REG_REG_BASE      + 0x00038110)
+#define HWIO_GCC_RPMH_IPA_IPA_2X_PERF0_D_DFSR_PHYS                                                       (GCC_CLK_CTL_REG_REG_BASE_PHYS + 0x00038110)
+#define HWIO_GCC_RPMH_IPA_IPA_2X_PERF0_D_DFSR_OFFS                                                       (GCC_CLK_CTL_REG_REG_BASE_OFFS + 0x00038110)
+#define HWIO_GCC_RPMH_IPA_IPA_2X_PERF0_D_DFSR_RMSK                                                             0xff
+#define HWIO_GCC_RPMH_IPA_IPA_2X_PERF0_D_DFSR_ATTR                                                              0x3
+#define HWIO_GCC_RPMH_IPA_IPA_2X_PERF0_D_DFSR_IN          \
+        in_dword_masked(HWIO_GCC_RPMH_IPA_IPA_2X_PERF0_D_DFSR_ADDR, HWIO_GCC_RPMH_IPA_IPA_2X_PERF0_D_DFSR_RMSK)
+#define HWIO_GCC_RPMH_IPA_IPA_2X_PERF0_D_DFSR_INM(m)      \
+        in_dword_masked(HWIO_GCC_RPMH_IPA_IPA_2X_PERF0_D_DFSR_ADDR, m)
+#define HWIO_GCC_RPMH_IPA_IPA_2X_PERF0_D_DFSR_OUT(v)      \
+        out_dword(HWIO_GCC_RPMH_IPA_IPA_2X_PERF0_D_DFSR_ADDR,v)
+#define HWIO_GCC_RPMH_IPA_IPA_2X_PERF0_D_DFSR_OUTM(m,v) \
+        out_dword_masked_ns(HWIO_GCC_RPMH_IPA_IPA_2X_PERF0_D_DFSR_ADDR,m,v,HWIO_GCC_RPMH_IPA_IPA_2X_PERF0_D_DFSR_IN)
+#define HWIO_GCC_RPMH_IPA_IPA_2X_PERF0_D_DFSR_NOT_2D_BMSK                                                      0xff
+#define HWIO_GCC_RPMH_IPA_IPA_2X_PERF0_D_DFSR_NOT_2D_SHFT                                                       0x0
+
+#define HWIO_GCC_RPMH_IPA_IPA_2X_PERF1_D_DFSR_ADDR                                                       (GCC_CLK_CTL_REG_REG_BASE      + 0x00038114)
+#define HWIO_GCC_RPMH_IPA_IPA_2X_PERF1_D_DFSR_PHYS                                                       (GCC_CLK_CTL_REG_REG_BASE_PHYS + 0x00038114)
+#define HWIO_GCC_RPMH_IPA_IPA_2X_PERF1_D_DFSR_OFFS                                                       (GCC_CLK_CTL_REG_REG_BASE_OFFS + 0x00038114)
+#define HWIO_GCC_RPMH_IPA_IPA_2X_PERF1_D_DFSR_RMSK                                                             0xff
+#define HWIO_GCC_RPMH_IPA_IPA_2X_PERF1_D_DFSR_ATTR                                                              0x3
+#define HWIO_GCC_RPMH_IPA_IPA_2X_PERF1_D_DFSR_IN          \
+        in_dword_masked(HWIO_GCC_RPMH_IPA_IPA_2X_PERF1_D_DFSR_ADDR, HWIO_GCC_RPMH_IPA_IPA_2X_PERF1_D_DFSR_RMSK)
+#define HWIO_GCC_RPMH_IPA_IPA_2X_PERF1_D_DFSR_INM(m)      \
+        in_dword_masked(HWIO_GCC_RPMH_IPA_IPA_2X_PERF1_D_DFSR_ADDR, m)
+#define HWIO_GCC_RPMH_IPA_IPA_2X_PERF1_D_DFSR_OUT(v)      \
+        out_dword(HWIO_GCC_RPMH_IPA_IPA_2X_PERF1_D_DFSR_ADDR,v)
+#define HWIO_GCC_RPMH_IPA_IPA_2X_PERF1_D_DFSR_OUTM(m,v) \
+        out_dword_masked_ns(HWIO_GCC_RPMH_IPA_IPA_2X_PERF1_D_DFSR_ADDR,m,v,HWIO_GCC_RPMH_IPA_IPA_2X_PERF1_D_DFSR_IN)
+#define HWIO_GCC_RPMH_IPA_IPA_2X_PERF1_D_DFSR_NOT_2D_BMSK                                                      0xff
+#define HWIO_GCC_RPMH_IPA_IPA_2X_PERF1_D_DFSR_NOT_2D_SHFT                                                       0x0
+
+#define HWIO_GCC_RPMH_IPA_IPA_2X_PERF2_D_DFSR_ADDR                                                       (GCC_CLK_CTL_REG_REG_BASE      + 0x00038118)
+#define HWIO_GCC_RPMH_IPA_IPA_2X_PERF2_D_DFSR_PHYS                                                       (GCC_CLK_CTL_REG_REG_BASE_PHYS + 0x00038118)
+#define HWIO_GCC_RPMH_IPA_IPA_2X_PERF2_D_DFSR_OFFS                                                       (GCC_CLK_CTL_REG_REG_BASE_OFFS + 0x00038118)
+#define HWIO_GCC_RPMH_IPA_IPA_2X_PERF2_D_DFSR_RMSK                                                             0xff
+#define HWIO_GCC_RPMH_IPA_IPA_2X_PERF2_D_DFSR_ATTR                                                              0x3
+#define HWIO_GCC_RPMH_IPA_IPA_2X_PERF2_D_DFSR_IN          \
+        in_dword_masked(HWIO_GCC_RPMH_IPA_IPA_2X_PERF2_D_DFSR_ADDR, HWIO_GCC_RPMH_IPA_IPA_2X_PERF2_D_DFSR_RMSK)
+#define HWIO_GCC_RPMH_IPA_IPA_2X_PERF2_D_DFSR_INM(m)      \
+        in_dword_masked(HWIO_GCC_RPMH_IPA_IPA_2X_PERF2_D_DFSR_ADDR, m)
+#define HWIO_GCC_RPMH_IPA_IPA_2X_PERF2_D_DFSR_OUT(v)      \
+        out_dword(HWIO_GCC_RPMH_IPA_IPA_2X_PERF2_D_DFSR_ADDR,v)
+#define HWIO_GCC_RPMH_IPA_IPA_2X_PERF2_D_DFSR_OUTM(m,v) \
+        out_dword_masked_ns(HWIO_GCC_RPMH_IPA_IPA_2X_PERF2_D_DFSR_ADDR,m,v,HWIO_GCC_RPMH_IPA_IPA_2X_PERF2_D_DFSR_IN)
+#define HWIO_GCC_RPMH_IPA_IPA_2X_PERF2_D_DFSR_NOT_2D_BMSK                                                      0xff
+#define HWIO_GCC_RPMH_IPA_IPA_2X_PERF2_D_DFSR_NOT_2D_SHFT                                                       0x0
+
+#define HWIO_GCC_RPMH_IPA_IPA_2X_PERF3_D_DFSR_ADDR                                                       (GCC_CLK_CTL_REG_REG_BASE      + 0x0003811c)
+#define HWIO_GCC_RPMH_IPA_IPA_2X_PERF3_D_DFSR_PHYS                                                       (GCC_CLK_CTL_REG_REG_BASE_PHYS + 0x0003811c)
+#define HWIO_GCC_RPMH_IPA_IPA_2X_PERF3_D_DFSR_OFFS                                                       (GCC_CLK_CTL_REG_REG_BASE_OFFS + 0x0003811c)
+#define HWIO_GCC_RPMH_IPA_IPA_2X_PERF3_D_DFSR_RMSK                                                             0xff
+#define HWIO_GCC_RPMH_IPA_IPA_2X_PERF3_D_DFSR_ATTR                                                              0x3
+#define HWIO_GCC_RPMH_IPA_IPA_2X_PERF3_D_DFSR_IN          \
+        in_dword_masked(HWIO_GCC_RPMH_IPA_IPA_2X_PERF3_D_DFSR_ADDR, HWIO_GCC_RPMH_IPA_IPA_2X_PERF3_D_DFSR_RMSK)
+#define HWIO_GCC_RPMH_IPA_IPA_2X_PERF3_D_DFSR_INM(m)      \
+        in_dword_masked(HWIO_GCC_RPMH_IPA_IPA_2X_PERF3_D_DFSR_ADDR, m)
+#define HWIO_GCC_RPMH_IPA_IPA_2X_PERF3_D_DFSR_OUT(v)      \
+        out_dword(HWIO_GCC_RPMH_IPA_IPA_2X_PERF3_D_DFSR_ADDR,v)
+#define HWIO_GCC_RPMH_IPA_IPA_2X_PERF3_D_DFSR_OUTM(m,v) \
+        out_dword_masked_ns(HWIO_GCC_RPMH_IPA_IPA_2X_PERF3_D_DFSR_ADDR,m,v,HWIO_GCC_RPMH_IPA_IPA_2X_PERF3_D_DFSR_IN)
+#define HWIO_GCC_RPMH_IPA_IPA_2X_PERF3_D_DFSR_NOT_2D_BMSK                                                      0xff
+#define HWIO_GCC_RPMH_IPA_IPA_2X_PERF3_D_DFSR_NOT_2D_SHFT                                                       0x0
+
+#define HWIO_GCC_RPMH_IPA_IPA_2X_PERF4_D_DFSR_ADDR                                                       (GCC_CLK_CTL_REG_REG_BASE      + 0x00038120)
+#define HWIO_GCC_RPMH_IPA_IPA_2X_PERF4_D_DFSR_PHYS                                                       (GCC_CLK_CTL_REG_REG_BASE_PHYS + 0x00038120)
+#define HWIO_GCC_RPMH_IPA_IPA_2X_PERF4_D_DFSR_OFFS                                                       (GCC_CLK_CTL_REG_REG_BASE_OFFS + 0x00038120)
+#define HWIO_GCC_RPMH_IPA_IPA_2X_PERF4_D_DFSR_RMSK                                                             0xff
+#define HWIO_GCC_RPMH_IPA_IPA_2X_PERF4_D_DFSR_ATTR                                                              0x3
+#define HWIO_GCC_RPMH_IPA_IPA_2X_PERF4_D_DFSR_IN          \
+        in_dword_masked(HWIO_GCC_RPMH_IPA_IPA_2X_PERF4_D_DFSR_ADDR, HWIO_GCC_RPMH_IPA_IPA_2X_PERF4_D_DFSR_RMSK)
+#define HWIO_GCC_RPMH_IPA_IPA_2X_PERF4_D_DFSR_INM(m)      \
+        in_dword_masked(HWIO_GCC_RPMH_IPA_IPA_2X_PERF4_D_DFSR_ADDR, m)
+#define HWIO_GCC_RPMH_IPA_IPA_2X_PERF4_D_DFSR_OUT(v)      \
+        out_dword(HWIO_GCC_RPMH_IPA_IPA_2X_PERF4_D_DFSR_ADDR,v)
+#define HWIO_GCC_RPMH_IPA_IPA_2X_PERF4_D_DFSR_OUTM(m,v) \
+        out_dword_masked_ns(HWIO_GCC_RPMH_IPA_IPA_2X_PERF4_D_DFSR_ADDR,m,v,HWIO_GCC_RPMH_IPA_IPA_2X_PERF4_D_DFSR_IN)
+#define HWIO_GCC_RPMH_IPA_IPA_2X_PERF4_D_DFSR_NOT_2D_BMSK                                                      0xff
+#define HWIO_GCC_RPMH_IPA_IPA_2X_PERF4_D_DFSR_NOT_2D_SHFT                                                       0x0
+
+#define HWIO_GCC_RPMH_IPA_IPA_2X_PERF5_D_DFSR_ADDR                                                       (GCC_CLK_CTL_REG_REG_BASE      + 0x00038124)
+#define HWIO_GCC_RPMH_IPA_IPA_2X_PERF5_D_DFSR_PHYS                                                       (GCC_CLK_CTL_REG_REG_BASE_PHYS + 0x00038124)
+#define HWIO_GCC_RPMH_IPA_IPA_2X_PERF5_D_DFSR_OFFS                                                       (GCC_CLK_CTL_REG_REG_BASE_OFFS + 0x00038124)
+#define HWIO_GCC_RPMH_IPA_IPA_2X_PERF5_D_DFSR_RMSK                                                             0xff
+#define HWIO_GCC_RPMH_IPA_IPA_2X_PERF5_D_DFSR_ATTR                                                              0x3
+#define HWIO_GCC_RPMH_IPA_IPA_2X_PERF5_D_DFSR_IN          \
+        in_dword_masked(HWIO_GCC_RPMH_IPA_IPA_2X_PERF5_D_DFSR_ADDR, HWIO_GCC_RPMH_IPA_IPA_2X_PERF5_D_DFSR_RMSK)
+#define HWIO_GCC_RPMH_IPA_IPA_2X_PERF5_D_DFSR_INM(m)      \
+        in_dword_masked(HWIO_GCC_RPMH_IPA_IPA_2X_PERF5_D_DFSR_ADDR, m)
+#define HWIO_GCC_RPMH_IPA_IPA_2X_PERF5_D_DFSR_OUT(v)      \
+        out_dword(HWIO_GCC_RPMH_IPA_IPA_2X_PERF5_D_DFSR_ADDR,v)
+#define HWIO_GCC_RPMH_IPA_IPA_2X_PERF5_D_DFSR_OUTM(m,v) \
+        out_dword_masked_ns(HWIO_GCC_RPMH_IPA_IPA_2X_PERF5_D_DFSR_ADDR,m,v,HWIO_GCC_RPMH_IPA_IPA_2X_PERF5_D_DFSR_IN)
+#define HWIO_GCC_RPMH_IPA_IPA_2X_PERF5_D_DFSR_NOT_2D_BMSK                                                      0xff
+#define HWIO_GCC_RPMH_IPA_IPA_2X_PERF5_D_DFSR_NOT_2D_SHFT                                                       0x0
+
+#define HWIO_GCC_RPMH_IPA_IPA_2X_PERF6_D_DFSR_ADDR                                                       (GCC_CLK_CTL_REG_REG_BASE      + 0x00038128)
+#define HWIO_GCC_RPMH_IPA_IPA_2X_PERF6_D_DFSR_PHYS                                                       (GCC_CLK_CTL_REG_REG_BASE_PHYS + 0x00038128)
+#define HWIO_GCC_RPMH_IPA_IPA_2X_PERF6_D_DFSR_OFFS                                                       (GCC_CLK_CTL_REG_REG_BASE_OFFS + 0x00038128)
+#define HWIO_GCC_RPMH_IPA_IPA_2X_PERF6_D_DFSR_RMSK                                                             0xff
+#define HWIO_GCC_RPMH_IPA_IPA_2X_PERF6_D_DFSR_ATTR                                                              0x3
+#define HWIO_GCC_RPMH_IPA_IPA_2X_PERF6_D_DFSR_IN          \
+        in_dword_masked(HWIO_GCC_RPMH_IPA_IPA_2X_PERF6_D_DFSR_ADDR, HWIO_GCC_RPMH_IPA_IPA_2X_PERF6_D_DFSR_RMSK)
+#define HWIO_GCC_RPMH_IPA_IPA_2X_PERF6_D_DFSR_INM(m)      \
+        in_dword_masked(HWIO_GCC_RPMH_IPA_IPA_2X_PERF6_D_DFSR_ADDR, m)
+#define HWIO_GCC_RPMH_IPA_IPA_2X_PERF6_D_DFSR_OUT(v)      \
+        out_dword(HWIO_GCC_RPMH_IPA_IPA_2X_PERF6_D_DFSR_ADDR,v)
+#define HWIO_GCC_RPMH_IPA_IPA_2X_PERF6_D_DFSR_OUTM(m,v) \
+        out_dword_masked_ns(HWIO_GCC_RPMH_IPA_IPA_2X_PERF6_D_DFSR_ADDR,m,v,HWIO_GCC_RPMH_IPA_IPA_2X_PERF6_D_DFSR_IN)
+#define HWIO_GCC_RPMH_IPA_IPA_2X_PERF6_D_DFSR_NOT_2D_BMSK                                                      0xff
+#define HWIO_GCC_RPMH_IPA_IPA_2X_PERF6_D_DFSR_NOT_2D_SHFT                                                       0x0
+
+#define HWIO_GCC_RPMH_IPA_IPA_2X_PERF7_D_DFSR_ADDR                                                       (GCC_CLK_CTL_REG_REG_BASE      + 0x0003812c)
+#define HWIO_GCC_RPMH_IPA_IPA_2X_PERF7_D_DFSR_PHYS                                                       (GCC_CLK_CTL_REG_REG_BASE_PHYS + 0x0003812c)
+#define HWIO_GCC_RPMH_IPA_IPA_2X_PERF7_D_DFSR_OFFS                                                       (GCC_CLK_CTL_REG_REG_BASE_OFFS + 0x0003812c)
+#define HWIO_GCC_RPMH_IPA_IPA_2X_PERF7_D_DFSR_RMSK                                                             0xff
+#define HWIO_GCC_RPMH_IPA_IPA_2X_PERF7_D_DFSR_ATTR                                                              0x3
+#define HWIO_GCC_RPMH_IPA_IPA_2X_PERF7_D_DFSR_IN          \
+        in_dword_masked(HWIO_GCC_RPMH_IPA_IPA_2X_PERF7_D_DFSR_ADDR, HWIO_GCC_RPMH_IPA_IPA_2X_PERF7_D_DFSR_RMSK)
+#define HWIO_GCC_RPMH_IPA_IPA_2X_PERF7_D_DFSR_INM(m)      \
+        in_dword_masked(HWIO_GCC_RPMH_IPA_IPA_2X_PERF7_D_DFSR_ADDR, m)
+#define HWIO_GCC_RPMH_IPA_IPA_2X_PERF7_D_DFSR_OUT(v)      \
+        out_dword(HWIO_GCC_RPMH_IPA_IPA_2X_PERF7_D_DFSR_ADDR,v)
+#define HWIO_GCC_RPMH_IPA_IPA_2X_PERF7_D_DFSR_OUTM(m,v) \
+        out_dword_masked_ns(HWIO_GCC_RPMH_IPA_IPA_2X_PERF7_D_DFSR_ADDR,m,v,HWIO_GCC_RPMH_IPA_IPA_2X_PERF7_D_DFSR_IN)
+#define HWIO_GCC_RPMH_IPA_IPA_2X_PERF7_D_DFSR_NOT_2D_BMSK                                                      0xff
+#define HWIO_GCC_RPMH_IPA_IPA_2X_PERF7_D_DFSR_NOT_2D_SHFT                                                       0x0
+
+#define HWIO_GCC_RPMH_IPA_IPA_2X_PERF8_D_DFSR_ADDR                                                       (GCC_CLK_CTL_REG_REG_BASE      + 0x00038130)
+#define HWIO_GCC_RPMH_IPA_IPA_2X_PERF8_D_DFSR_PHYS                                                       (GCC_CLK_CTL_REG_REG_BASE_PHYS + 0x00038130)
+#define HWIO_GCC_RPMH_IPA_IPA_2X_PERF8_D_DFSR_OFFS                                                       (GCC_CLK_CTL_REG_REG_BASE_OFFS + 0x00038130)
+#define HWIO_GCC_RPMH_IPA_IPA_2X_PERF8_D_DFSR_RMSK                                                             0xff
+#define HWIO_GCC_RPMH_IPA_IPA_2X_PERF8_D_DFSR_ATTR                                                              0x3
+#define HWIO_GCC_RPMH_IPA_IPA_2X_PERF8_D_DFSR_IN          \
+        in_dword_masked(HWIO_GCC_RPMH_IPA_IPA_2X_PERF8_D_DFSR_ADDR, HWIO_GCC_RPMH_IPA_IPA_2X_PERF8_D_DFSR_RMSK)
+#define HWIO_GCC_RPMH_IPA_IPA_2X_PERF8_D_DFSR_INM(m)      \
+        in_dword_masked(HWIO_GCC_RPMH_IPA_IPA_2X_PERF8_D_DFSR_ADDR, m)
+#define HWIO_GCC_RPMH_IPA_IPA_2X_PERF8_D_DFSR_OUT(v)      \
+        out_dword(HWIO_GCC_RPMH_IPA_IPA_2X_PERF8_D_DFSR_ADDR,v)
+#define HWIO_GCC_RPMH_IPA_IPA_2X_PERF8_D_DFSR_OUTM(m,v) \
+        out_dword_masked_ns(HWIO_GCC_RPMH_IPA_IPA_2X_PERF8_D_DFSR_ADDR,m,v,HWIO_GCC_RPMH_IPA_IPA_2X_PERF8_D_DFSR_IN)
+#define HWIO_GCC_RPMH_IPA_IPA_2X_PERF8_D_DFSR_NOT_2D_BMSK                                                      0xff
+#define HWIO_GCC_RPMH_IPA_IPA_2X_PERF8_D_DFSR_NOT_2D_SHFT                                                       0x0
+
+#define HWIO_GCC_RPMH_IPA_IPA_2X_PERF9_D_DFSR_ADDR                                                       (GCC_CLK_CTL_REG_REG_BASE      + 0x00038134)
+#define HWIO_GCC_RPMH_IPA_IPA_2X_PERF9_D_DFSR_PHYS                                                       (GCC_CLK_CTL_REG_REG_BASE_PHYS + 0x00038134)
+#define HWIO_GCC_RPMH_IPA_IPA_2X_PERF9_D_DFSR_OFFS                                                       (GCC_CLK_CTL_REG_REG_BASE_OFFS + 0x00038134)
+#define HWIO_GCC_RPMH_IPA_IPA_2X_PERF9_D_DFSR_RMSK                                                             0xff
+#define HWIO_GCC_RPMH_IPA_IPA_2X_PERF9_D_DFSR_ATTR                                                              0x3
+#define HWIO_GCC_RPMH_IPA_IPA_2X_PERF9_D_DFSR_IN          \
+        in_dword_masked(HWIO_GCC_RPMH_IPA_IPA_2X_PERF9_D_DFSR_ADDR, HWIO_GCC_RPMH_IPA_IPA_2X_PERF9_D_DFSR_RMSK)
+#define HWIO_GCC_RPMH_IPA_IPA_2X_PERF9_D_DFSR_INM(m)      \
+        in_dword_masked(HWIO_GCC_RPMH_IPA_IPA_2X_PERF9_D_DFSR_ADDR, m)
+#define HWIO_GCC_RPMH_IPA_IPA_2X_PERF9_D_DFSR_OUT(v)      \
+        out_dword(HWIO_GCC_RPMH_IPA_IPA_2X_PERF9_D_DFSR_ADDR,v)
+#define HWIO_GCC_RPMH_IPA_IPA_2X_PERF9_D_DFSR_OUTM(m,v) \
+        out_dword_masked_ns(HWIO_GCC_RPMH_IPA_IPA_2X_PERF9_D_DFSR_ADDR,m,v,HWIO_GCC_RPMH_IPA_IPA_2X_PERF9_D_DFSR_IN)
+#define HWIO_GCC_RPMH_IPA_IPA_2X_PERF9_D_DFSR_NOT_2D_BMSK                                                      0xff
+#define HWIO_GCC_RPMH_IPA_IPA_2X_PERF9_D_DFSR_NOT_2D_SHFT                                                       0x0
+
+#define HWIO_GCC_RPMH_IPA_IPA_2X_PERF10_D_DFSR_ADDR                                                      (GCC_CLK_CTL_REG_REG_BASE      + 0x00038138)
+#define HWIO_GCC_RPMH_IPA_IPA_2X_PERF10_D_DFSR_PHYS                                                      (GCC_CLK_CTL_REG_REG_BASE_PHYS + 0x00038138)
+#define HWIO_GCC_RPMH_IPA_IPA_2X_PERF10_D_DFSR_OFFS                                                      (GCC_CLK_CTL_REG_REG_BASE_OFFS + 0x00038138)
+#define HWIO_GCC_RPMH_IPA_IPA_2X_PERF10_D_DFSR_RMSK                                                            0xff
+#define HWIO_GCC_RPMH_IPA_IPA_2X_PERF10_D_DFSR_ATTR                                                             0x3
+#define HWIO_GCC_RPMH_IPA_IPA_2X_PERF10_D_DFSR_IN          \
+        in_dword_masked(HWIO_GCC_RPMH_IPA_IPA_2X_PERF10_D_DFSR_ADDR, HWIO_GCC_RPMH_IPA_IPA_2X_PERF10_D_DFSR_RMSK)
+#define HWIO_GCC_RPMH_IPA_IPA_2X_PERF10_D_DFSR_INM(m)      \
+        in_dword_masked(HWIO_GCC_RPMH_IPA_IPA_2X_PERF10_D_DFSR_ADDR, m)
+#define HWIO_GCC_RPMH_IPA_IPA_2X_PERF10_D_DFSR_OUT(v)      \
+        out_dword(HWIO_GCC_RPMH_IPA_IPA_2X_PERF10_D_DFSR_ADDR,v)
+#define HWIO_GCC_RPMH_IPA_IPA_2X_PERF10_D_DFSR_OUTM(m,v) \
+        out_dword_masked_ns(HWIO_GCC_RPMH_IPA_IPA_2X_PERF10_D_DFSR_ADDR,m,v,HWIO_GCC_RPMH_IPA_IPA_2X_PERF10_D_DFSR_IN)
+#define HWIO_GCC_RPMH_IPA_IPA_2X_PERF10_D_DFSR_NOT_2D_BMSK                                                     0xff
+#define HWIO_GCC_RPMH_IPA_IPA_2X_PERF10_D_DFSR_NOT_2D_SHFT                                                      0x0
+
+#define HWIO_GCC_RPMH_IPA_IPA_2X_PERF11_D_DFSR_ADDR                                                      (GCC_CLK_CTL_REG_REG_BASE      + 0x0003813c)
+#define HWIO_GCC_RPMH_IPA_IPA_2X_PERF11_D_DFSR_PHYS                                                      (GCC_CLK_CTL_REG_REG_BASE_PHYS + 0x0003813c)
+#define HWIO_GCC_RPMH_IPA_IPA_2X_PERF11_D_DFSR_OFFS                                                      (GCC_CLK_CTL_REG_REG_BASE_OFFS + 0x0003813c)
+#define HWIO_GCC_RPMH_IPA_IPA_2X_PERF11_D_DFSR_RMSK                                                            0xff
+#define HWIO_GCC_RPMH_IPA_IPA_2X_PERF11_D_DFSR_ATTR                                                             0x3
+#define HWIO_GCC_RPMH_IPA_IPA_2X_PERF11_D_DFSR_IN          \
+        in_dword_masked(HWIO_GCC_RPMH_IPA_IPA_2X_PERF11_D_DFSR_ADDR, HWIO_GCC_RPMH_IPA_IPA_2X_PERF11_D_DFSR_RMSK)
+#define HWIO_GCC_RPMH_IPA_IPA_2X_PERF11_D_DFSR_INM(m)      \
+        in_dword_masked(HWIO_GCC_RPMH_IPA_IPA_2X_PERF11_D_DFSR_ADDR, m)
+#define HWIO_GCC_RPMH_IPA_IPA_2X_PERF11_D_DFSR_OUT(v)      \
+        out_dword(HWIO_GCC_RPMH_IPA_IPA_2X_PERF11_D_DFSR_ADDR,v)
+#define HWIO_GCC_RPMH_IPA_IPA_2X_PERF11_D_DFSR_OUTM(m,v) \
+        out_dword_masked_ns(HWIO_GCC_RPMH_IPA_IPA_2X_PERF11_D_DFSR_ADDR,m,v,HWIO_GCC_RPMH_IPA_IPA_2X_PERF11_D_DFSR_IN)
+#define HWIO_GCC_RPMH_IPA_IPA_2X_PERF11_D_DFSR_NOT_2D_BMSK                                                     0xff
+#define HWIO_GCC_RPMH_IPA_IPA_2X_PERF11_D_DFSR_NOT_2D_SHFT                                                      0x0
+
+#define HWIO_GCC_RPMH_IPA_IPA_2X_PERF12_D_DFSR_ADDR                                                      (GCC_CLK_CTL_REG_REG_BASE      + 0x00038140)
+#define HWIO_GCC_RPMH_IPA_IPA_2X_PERF12_D_DFSR_PHYS                                                      (GCC_CLK_CTL_REG_REG_BASE_PHYS + 0x00038140)
+#define HWIO_GCC_RPMH_IPA_IPA_2X_PERF12_D_DFSR_OFFS                                                      (GCC_CLK_CTL_REG_REG_BASE_OFFS + 0x00038140)
+#define HWIO_GCC_RPMH_IPA_IPA_2X_PERF12_D_DFSR_RMSK                                                            0xff
+#define HWIO_GCC_RPMH_IPA_IPA_2X_PERF12_D_DFSR_ATTR                                                             0x3
+#define HWIO_GCC_RPMH_IPA_IPA_2X_PERF12_D_DFSR_IN          \
+        in_dword_masked(HWIO_GCC_RPMH_IPA_IPA_2X_PERF12_D_DFSR_ADDR, HWIO_GCC_RPMH_IPA_IPA_2X_PERF12_D_DFSR_RMSK)
+#define HWIO_GCC_RPMH_IPA_IPA_2X_PERF12_D_DFSR_INM(m)      \
+        in_dword_masked(HWIO_GCC_RPMH_IPA_IPA_2X_PERF12_D_DFSR_ADDR, m)
+#define HWIO_GCC_RPMH_IPA_IPA_2X_PERF12_D_DFSR_OUT(v)      \
+        out_dword(HWIO_GCC_RPMH_IPA_IPA_2X_PERF12_D_DFSR_ADDR,v)
+#define HWIO_GCC_RPMH_IPA_IPA_2X_PERF12_D_DFSR_OUTM(m,v) \
+        out_dword_masked_ns(HWIO_GCC_RPMH_IPA_IPA_2X_PERF12_D_DFSR_ADDR,m,v,HWIO_GCC_RPMH_IPA_IPA_2X_PERF12_D_DFSR_IN)
+#define HWIO_GCC_RPMH_IPA_IPA_2X_PERF12_D_DFSR_NOT_2D_BMSK                                                     0xff
+#define HWIO_GCC_RPMH_IPA_IPA_2X_PERF12_D_DFSR_NOT_2D_SHFT                                                      0x0
+
+#define HWIO_GCC_RPMH_IPA_IPA_2X_PERF13_D_DFSR_ADDR                                                      (GCC_CLK_CTL_REG_REG_BASE      + 0x00038144)
+#define HWIO_GCC_RPMH_IPA_IPA_2X_PERF13_D_DFSR_PHYS                                                      (GCC_CLK_CTL_REG_REG_BASE_PHYS + 0x00038144)
+#define HWIO_GCC_RPMH_IPA_IPA_2X_PERF13_D_DFSR_OFFS                                                      (GCC_CLK_CTL_REG_REG_BASE_OFFS + 0x00038144)
+#define HWIO_GCC_RPMH_IPA_IPA_2X_PERF13_D_DFSR_RMSK                                                            0xff
+#define HWIO_GCC_RPMH_IPA_IPA_2X_PERF13_D_DFSR_ATTR                                                             0x3
+#define HWIO_GCC_RPMH_IPA_IPA_2X_PERF13_D_DFSR_IN          \
+        in_dword_masked(HWIO_GCC_RPMH_IPA_IPA_2X_PERF13_D_DFSR_ADDR, HWIO_GCC_RPMH_IPA_IPA_2X_PERF13_D_DFSR_RMSK)
+#define HWIO_GCC_RPMH_IPA_IPA_2X_PERF13_D_DFSR_INM(m)      \
+        in_dword_masked(HWIO_GCC_RPMH_IPA_IPA_2X_PERF13_D_DFSR_ADDR, m)
+#define HWIO_GCC_RPMH_IPA_IPA_2X_PERF13_D_DFSR_OUT(v)      \
+        out_dword(HWIO_GCC_RPMH_IPA_IPA_2X_PERF13_D_DFSR_ADDR,v)
+#define HWIO_GCC_RPMH_IPA_IPA_2X_PERF13_D_DFSR_OUTM(m,v) \
+        out_dword_masked_ns(HWIO_GCC_RPMH_IPA_IPA_2X_PERF13_D_DFSR_ADDR,m,v,HWIO_GCC_RPMH_IPA_IPA_2X_PERF13_D_DFSR_IN)
+#define HWIO_GCC_RPMH_IPA_IPA_2X_PERF13_D_DFSR_NOT_2D_BMSK                                                     0xff
+#define HWIO_GCC_RPMH_IPA_IPA_2X_PERF13_D_DFSR_NOT_2D_SHFT                                                      0x0
+
+#define HWIO_GCC_RPMH_IPA_IPA_2X_PERF14_D_DFSR_ADDR                                                      (GCC_CLK_CTL_REG_REG_BASE      + 0x00038148)
+#define HWIO_GCC_RPMH_IPA_IPA_2X_PERF14_D_DFSR_PHYS                                                      (GCC_CLK_CTL_REG_REG_BASE_PHYS + 0x00038148)
+#define HWIO_GCC_RPMH_IPA_IPA_2X_PERF14_D_DFSR_OFFS                                                      (GCC_CLK_CTL_REG_REG_BASE_OFFS + 0x00038148)
+#define HWIO_GCC_RPMH_IPA_IPA_2X_PERF14_D_DFSR_RMSK                                                            0xff
+#define HWIO_GCC_RPMH_IPA_IPA_2X_PERF14_D_DFSR_ATTR                                                             0x3
+#define HWIO_GCC_RPMH_IPA_IPA_2X_PERF14_D_DFSR_IN          \
+        in_dword_masked(HWIO_GCC_RPMH_IPA_IPA_2X_PERF14_D_DFSR_ADDR, HWIO_GCC_RPMH_IPA_IPA_2X_PERF14_D_DFSR_RMSK)
+#define HWIO_GCC_RPMH_IPA_IPA_2X_PERF14_D_DFSR_INM(m)      \
+        in_dword_masked(HWIO_GCC_RPMH_IPA_IPA_2X_PERF14_D_DFSR_ADDR, m)
+#define HWIO_GCC_RPMH_IPA_IPA_2X_PERF14_D_DFSR_OUT(v)      \
+        out_dword(HWIO_GCC_RPMH_IPA_IPA_2X_PERF14_D_DFSR_ADDR,v)
+#define HWIO_GCC_RPMH_IPA_IPA_2X_PERF14_D_DFSR_OUTM(m,v) \
+        out_dword_masked_ns(HWIO_GCC_RPMH_IPA_IPA_2X_PERF14_D_DFSR_ADDR,m,v,HWIO_GCC_RPMH_IPA_IPA_2X_PERF14_D_DFSR_IN)
+#define HWIO_GCC_RPMH_IPA_IPA_2X_PERF14_D_DFSR_NOT_2D_BMSK                                                     0xff
+#define HWIO_GCC_RPMH_IPA_IPA_2X_PERF14_D_DFSR_NOT_2D_SHFT                                                      0x0
+
+#define HWIO_GCC_RPMH_IPA_IPA_2X_PERF15_D_DFSR_ADDR                                                      (GCC_CLK_CTL_REG_REG_BASE      + 0x0003814c)
+#define HWIO_GCC_RPMH_IPA_IPA_2X_PERF15_D_DFSR_PHYS                                                      (GCC_CLK_CTL_REG_REG_BASE_PHYS + 0x0003814c)
+#define HWIO_GCC_RPMH_IPA_IPA_2X_PERF15_D_DFSR_OFFS                                                      (GCC_CLK_CTL_REG_REG_BASE_OFFS + 0x0003814c)
+#define HWIO_GCC_RPMH_IPA_IPA_2X_PERF15_D_DFSR_RMSK                                                            0xff
+#define HWIO_GCC_RPMH_IPA_IPA_2X_PERF15_D_DFSR_ATTR                                                             0x3
+#define HWIO_GCC_RPMH_IPA_IPA_2X_PERF15_D_DFSR_IN          \
+        in_dword_masked(HWIO_GCC_RPMH_IPA_IPA_2X_PERF15_D_DFSR_ADDR, HWIO_GCC_RPMH_IPA_IPA_2X_PERF15_D_DFSR_RMSK)
+#define HWIO_GCC_RPMH_IPA_IPA_2X_PERF15_D_DFSR_INM(m)      \
+        in_dword_masked(HWIO_GCC_RPMH_IPA_IPA_2X_PERF15_D_DFSR_ADDR, m)
+#define HWIO_GCC_RPMH_IPA_IPA_2X_PERF15_D_DFSR_OUT(v)      \
+        out_dword(HWIO_GCC_RPMH_IPA_IPA_2X_PERF15_D_DFSR_ADDR,v)
+#define HWIO_GCC_RPMH_IPA_IPA_2X_PERF15_D_DFSR_OUTM(m,v) \
+        out_dword_masked_ns(HWIO_GCC_RPMH_IPA_IPA_2X_PERF15_D_DFSR_ADDR,m,v,HWIO_GCC_RPMH_IPA_IPA_2X_PERF15_D_DFSR_IN)
+#define HWIO_GCC_RPMH_IPA_IPA_2X_PERF15_D_DFSR_NOT_2D_BMSK                                                     0xff
+#define HWIO_GCC_RPMH_IPA_IPA_2X_PERF15_D_DFSR_NOT_2D_SHFT                                                      0x0
+
+#define HWIO_GCC_IPA_2X_CMD_RCGR_ADDR                                                                    (GCC_CLK_CTL_REG_REG_BASE      + 0x00038034)
+#define HWIO_GCC_IPA_2X_CMD_RCGR_PHYS                                                                    (GCC_CLK_CTL_REG_REG_BASE_PHYS + 0x00038034)
+#define HWIO_GCC_IPA_2X_CMD_RCGR_OFFS                                                                    (GCC_CLK_CTL_REG_REG_BASE_OFFS + 0x00038034)
+#define HWIO_GCC_IPA_2X_CMD_RCGR_RMSK                                                                    0x800000f3
+#define HWIO_GCC_IPA_2X_CMD_RCGR_ATTR                                                                           0x3
+#define HWIO_GCC_IPA_2X_CMD_RCGR_IN          \
+        in_dword_masked(HWIO_GCC_IPA_2X_CMD_RCGR_ADDR, HWIO_GCC_IPA_2X_CMD_RCGR_RMSK)
+#define HWIO_GCC_IPA_2X_CMD_RCGR_INM(m)      \
+        in_dword_masked(HWIO_GCC_IPA_2X_CMD_RCGR_ADDR, m)
+#define HWIO_GCC_IPA_2X_CMD_RCGR_OUT(v)      \
+        out_dword(HWIO_GCC_IPA_2X_CMD_RCGR_ADDR,v)
+#define HWIO_GCC_IPA_2X_CMD_RCGR_OUTM(m,v) \
+        out_dword_masked_ns(HWIO_GCC_IPA_2X_CMD_RCGR_ADDR,m,v,HWIO_GCC_IPA_2X_CMD_RCGR_IN)
+#define HWIO_GCC_IPA_2X_CMD_RCGR_ROOT_OFF_BMSK                                                           0x80000000
+#define HWIO_GCC_IPA_2X_CMD_RCGR_ROOT_OFF_SHFT                                                                 0x1f
+#define HWIO_GCC_IPA_2X_CMD_RCGR_DIRTY_D_BMSK                                                                  0x80
+#define HWIO_GCC_IPA_2X_CMD_RCGR_DIRTY_D_SHFT                                                                   0x7
+#define HWIO_GCC_IPA_2X_CMD_RCGR_DIRTY_N_BMSK                                                                  0x40
+#define HWIO_GCC_IPA_2X_CMD_RCGR_DIRTY_N_SHFT                                                                   0x6
+#define HWIO_GCC_IPA_2X_CMD_RCGR_DIRTY_M_BMSK                                                                  0x20
+#define HWIO_GCC_IPA_2X_CMD_RCGR_DIRTY_M_SHFT                                                                   0x5
+#define HWIO_GCC_IPA_2X_CMD_RCGR_DIRTY_CFG_RCGR_BMSK                                                           0x10
+#define HWIO_GCC_IPA_2X_CMD_RCGR_DIRTY_CFG_RCGR_SHFT                                                            0x4
+#define HWIO_GCC_IPA_2X_CMD_RCGR_ROOT_EN_BMSK                                                                   0x2
+#define HWIO_GCC_IPA_2X_CMD_RCGR_ROOT_EN_SHFT                                                                   0x1
+#define HWIO_GCC_IPA_2X_CMD_RCGR_ROOT_EN_DISABLE_FVAL                                                           0x0
+#define HWIO_GCC_IPA_2X_CMD_RCGR_ROOT_EN_ENABLE_FVAL                                                            0x1
+#define HWIO_GCC_IPA_2X_CMD_RCGR_UPDATE_BMSK                                                                    0x1
+#define HWIO_GCC_IPA_2X_CMD_RCGR_UPDATE_SHFT                                                                    0x0
+#define HWIO_GCC_IPA_2X_CMD_RCGR_UPDATE_DISABLE_FVAL                                                            0x0
+#define HWIO_GCC_IPA_2X_CMD_RCGR_UPDATE_ENABLE_FVAL                                                             0x1
+
+#define HWIO_GCC_IPA_2X_CFG_RCGR_ADDR                                                                    (GCC_CLK_CTL_REG_REG_BASE      + 0x00038038)
+#define HWIO_GCC_IPA_2X_CFG_RCGR_PHYS                                                                    (GCC_CLK_CTL_REG_REG_BASE_PHYS + 0x00038038)
+#define HWIO_GCC_IPA_2X_CFG_RCGR_OFFS                                                                    (GCC_CLK_CTL_REG_REG_BASE_OFFS + 0x00038038)
+#define HWIO_GCC_IPA_2X_CFG_RCGR_RMSK                                                                      0x10371f
+#define HWIO_GCC_IPA_2X_CFG_RCGR_ATTR                                                                           0x3
+#define HWIO_GCC_IPA_2X_CFG_RCGR_IN          \
+        in_dword_masked(HWIO_GCC_IPA_2X_CFG_RCGR_ADDR, HWIO_GCC_IPA_2X_CFG_RCGR_RMSK)
+#define HWIO_GCC_IPA_2X_CFG_RCGR_INM(m)      \
+        in_dword_masked(HWIO_GCC_IPA_2X_CFG_RCGR_ADDR, m)
+#define HWIO_GCC_IPA_2X_CFG_RCGR_OUT(v)      \
+        out_dword(HWIO_GCC_IPA_2X_CFG_RCGR_ADDR,v)
+#define HWIO_GCC_IPA_2X_CFG_RCGR_OUTM(m,v) \
+        out_dword_masked_ns(HWIO_GCC_IPA_2X_CFG_RCGR_ADDR,m,v,HWIO_GCC_IPA_2X_CFG_RCGR_IN)
+#define HWIO_GCC_IPA_2X_CFG_RCGR_HW_CLK_CONTROL_BMSK                                                       0x100000
+#define HWIO_GCC_IPA_2X_CFG_RCGR_HW_CLK_CONTROL_SHFT                                                           0x14
+#define HWIO_GCC_IPA_2X_CFG_RCGR_HW_CLK_CONTROL_DISABLE_FVAL                                                    0x0
+#define HWIO_GCC_IPA_2X_CFG_RCGR_HW_CLK_CONTROL_ENABLE_FVAL                                                     0x1
+#define HWIO_GCC_IPA_2X_CFG_RCGR_MODE_BMSK                                                                   0x3000
+#define HWIO_GCC_IPA_2X_CFG_RCGR_MODE_SHFT                                                                      0xc
+#define HWIO_GCC_IPA_2X_CFG_RCGR_MODE_BYPASS_FVAL                                                               0x0
+#define HWIO_GCC_IPA_2X_CFG_RCGR_MODE_SWALLOW_FVAL                                                              0x1
+#define HWIO_GCC_IPA_2X_CFG_RCGR_MODE_DUAL_EDGE_FVAL                                                            0x2
+#define HWIO_GCC_IPA_2X_CFG_RCGR_MODE_SINGLE_EDGE_FVAL                                                          0x3
+#define HWIO_GCC_IPA_2X_CFG_RCGR_SRC_SEL_BMSK                                                                 0x700
+#define HWIO_GCC_IPA_2X_CFG_RCGR_SRC_SEL_SHFT                                                                   0x8
+#define HWIO_GCC_IPA_2X_CFG_RCGR_SRC_SEL_SRC0_FVAL                                                              0x0
+#define HWIO_GCC_IPA_2X_CFG_RCGR_SRC_SEL_SRC1_FVAL                                                              0x1
+#define HWIO_GCC_IPA_2X_CFG_RCGR_SRC_SEL_SRC2_FVAL                                                              0x2
+#define HWIO_GCC_IPA_2X_CFG_RCGR_SRC_SEL_SRC3_FVAL                                                              0x3
+#define HWIO_GCC_IPA_2X_CFG_RCGR_SRC_SEL_SRC4_FVAL                                                              0x4
+#define HWIO_GCC_IPA_2X_CFG_RCGR_SRC_SEL_SRC5_FVAL                                                              0x5
+#define HWIO_GCC_IPA_2X_CFG_RCGR_SRC_SEL_SRC6_FVAL                                                              0x6
+#define HWIO_GCC_IPA_2X_CFG_RCGR_SRC_SEL_SRC7_FVAL                                                              0x7
+#define HWIO_GCC_IPA_2X_CFG_RCGR_SRC_DIV_BMSK                                                                  0x1f
+#define HWIO_GCC_IPA_2X_CFG_RCGR_SRC_DIV_SHFT                                                                   0x0
+#define HWIO_GCC_IPA_2X_CFG_RCGR_SRC_DIV_BYPASS_FVAL                                                            0x0
+#define HWIO_GCC_IPA_2X_CFG_RCGR_SRC_DIV_DIV1_FVAL                                                              0x1
+#define HWIO_GCC_IPA_2X_CFG_RCGR_SRC_DIV_DIV1_5_FVAL                                                            0x2
+#define HWIO_GCC_IPA_2X_CFG_RCGR_SRC_DIV_DIV2_FVAL                                                              0x3
+#define HWIO_GCC_IPA_2X_CFG_RCGR_SRC_DIV_DIV2_5_FVAL                                                            0x4
+#define HWIO_GCC_IPA_2X_CFG_RCGR_SRC_DIV_DIV3_FVAL                                                              0x5
+#define HWIO_GCC_IPA_2X_CFG_RCGR_SRC_DIV_DIV3_5_FVAL                                                            0x6
+#define HWIO_GCC_IPA_2X_CFG_RCGR_SRC_DIV_DIV4_FVAL                                                              0x7
+#define HWIO_GCC_IPA_2X_CFG_RCGR_SRC_DIV_DIV4_5_FVAL                                                            0x8
+#define HWIO_GCC_IPA_2X_CFG_RCGR_SRC_DIV_DIV5_FVAL                                                              0x9
+#define HWIO_GCC_IPA_2X_CFG_RCGR_SRC_DIV_DIV5_5_FVAL                                                            0xa
+#define HWIO_GCC_IPA_2X_CFG_RCGR_SRC_DIV_DIV6_FVAL                                                              0xb
+#define HWIO_GCC_IPA_2X_CFG_RCGR_SRC_DIV_DIV6_5_FVAL                                                            0xc
+#define HWIO_GCC_IPA_2X_CFG_RCGR_SRC_DIV_DIV7_FVAL                                                              0xd
+#define HWIO_GCC_IPA_2X_CFG_RCGR_SRC_DIV_DIV7_5_FVAL                                                            0xe
+#define HWIO_GCC_IPA_2X_CFG_RCGR_SRC_DIV_DIV8_FVAL                                                              0xf
+#define HWIO_GCC_IPA_2X_CFG_RCGR_SRC_DIV_DIV8_5_FVAL                                                           0x10
+#define HWIO_GCC_IPA_2X_CFG_RCGR_SRC_DIV_DIV9_FVAL                                                             0x11
+#define HWIO_GCC_IPA_2X_CFG_RCGR_SRC_DIV_DIV9_5_FVAL                                                           0x12
+#define HWIO_GCC_IPA_2X_CFG_RCGR_SRC_DIV_DIV10_FVAL                                                            0x13
+#define HWIO_GCC_IPA_2X_CFG_RCGR_SRC_DIV_DIV10_5_FVAL                                                          0x14
+#define HWIO_GCC_IPA_2X_CFG_RCGR_SRC_DIV_DIV11_FVAL                                                            0x15
+#define HWIO_GCC_IPA_2X_CFG_RCGR_SRC_DIV_DIV11_5_FVAL                                                          0x16
+#define HWIO_GCC_IPA_2X_CFG_RCGR_SRC_DIV_DIV12_FVAL                                                            0x17
+#define HWIO_GCC_IPA_2X_CFG_RCGR_SRC_DIV_DIV12_5_FVAL                                                          0x18
+#define HWIO_GCC_IPA_2X_CFG_RCGR_SRC_DIV_DIV13_FVAL                                                            0x19
+#define HWIO_GCC_IPA_2X_CFG_RCGR_SRC_DIV_DIV13_5_FVAL                                                          0x1a
+#define HWIO_GCC_IPA_2X_CFG_RCGR_SRC_DIV_DIV14_FVAL                                                            0x1b
+#define HWIO_GCC_IPA_2X_CFG_RCGR_SRC_DIV_DIV14_5_FVAL                                                          0x1c
+#define HWIO_GCC_IPA_2X_CFG_RCGR_SRC_DIV_DIV15_FVAL                                                            0x1d
+#define HWIO_GCC_IPA_2X_CFG_RCGR_SRC_DIV_DIV15_5_FVAL                                                          0x1e
+#define HWIO_GCC_IPA_2X_CFG_RCGR_SRC_DIV_DIV16_FVAL                                                            0x1f
+
+#define HWIO_GCC_IPA_2X_M_ADDR                                                                           (GCC_CLK_CTL_REG_REG_BASE      + 0x0003803c)
+#define HWIO_GCC_IPA_2X_M_PHYS                                                                           (GCC_CLK_CTL_REG_REG_BASE_PHYS + 0x0003803c)
+#define HWIO_GCC_IPA_2X_M_OFFS                                                                           (GCC_CLK_CTL_REG_REG_BASE_OFFS + 0x0003803c)
+#define HWIO_GCC_IPA_2X_M_RMSK                                                                                 0xff
+#define HWIO_GCC_IPA_2X_M_ATTR                                                                                  0x3
+#define HWIO_GCC_IPA_2X_M_IN          \
+        in_dword_masked(HWIO_GCC_IPA_2X_M_ADDR, HWIO_GCC_IPA_2X_M_RMSK)
+#define HWIO_GCC_IPA_2X_M_INM(m)      \
+        in_dword_masked(HWIO_GCC_IPA_2X_M_ADDR, m)
+#define HWIO_GCC_IPA_2X_M_OUT(v)      \
+        out_dword(HWIO_GCC_IPA_2X_M_ADDR,v)
+#define HWIO_GCC_IPA_2X_M_OUTM(m,v) \
+        out_dword_masked_ns(HWIO_GCC_IPA_2X_M_ADDR,m,v,HWIO_GCC_IPA_2X_M_IN)
+#define HWIO_GCC_IPA_2X_M_M_BMSK                                                                               0xff
+#define HWIO_GCC_IPA_2X_M_M_SHFT                                                                                0x0
+
+#define HWIO_GCC_IPA_2X_N_ADDR                                                                           (GCC_CLK_CTL_REG_REG_BASE      + 0x00038040)
+#define HWIO_GCC_IPA_2X_N_PHYS                                                                           (GCC_CLK_CTL_REG_REG_BASE_PHYS + 0x00038040)
+#define HWIO_GCC_IPA_2X_N_OFFS                                                                           (GCC_CLK_CTL_REG_REG_BASE_OFFS + 0x00038040)
+#define HWIO_GCC_IPA_2X_N_RMSK                                                                                 0xff
+#define HWIO_GCC_IPA_2X_N_ATTR                                                                                  0x3
+#define HWIO_GCC_IPA_2X_N_IN          \
+        in_dword_masked(HWIO_GCC_IPA_2X_N_ADDR, HWIO_GCC_IPA_2X_N_RMSK)
+#define HWIO_GCC_IPA_2X_N_INM(m)      \
+        in_dword_masked(HWIO_GCC_IPA_2X_N_ADDR, m)
+#define HWIO_GCC_IPA_2X_N_OUT(v)      \
+        out_dword(HWIO_GCC_IPA_2X_N_ADDR,v)
+#define HWIO_GCC_IPA_2X_N_OUTM(m,v) \
+        out_dword_masked_ns(HWIO_GCC_IPA_2X_N_ADDR,m,v,HWIO_GCC_IPA_2X_N_IN)
+#define HWIO_GCC_IPA_2X_N_NOT_N_MINUS_M_BMSK                                                                   0xff
+#define HWIO_GCC_IPA_2X_N_NOT_N_MINUS_M_SHFT                                                                    0x0
+
+#define HWIO_GCC_IPA_2X_D_ADDR                                                                           (GCC_CLK_CTL_REG_REG_BASE      + 0x00038044)
+#define HWIO_GCC_IPA_2X_D_PHYS                                                                           (GCC_CLK_CTL_REG_REG_BASE_PHYS + 0x00038044)
+#define HWIO_GCC_IPA_2X_D_OFFS                                                                           (GCC_CLK_CTL_REG_REG_BASE_OFFS + 0x00038044)
+#define HWIO_GCC_IPA_2X_D_RMSK                                                                                 0xff
+#define HWIO_GCC_IPA_2X_D_ATTR                                                                                  0x3
+#define HWIO_GCC_IPA_2X_D_IN          \
+        in_dword_masked(HWIO_GCC_IPA_2X_D_ADDR, HWIO_GCC_IPA_2X_D_RMSK)
+#define HWIO_GCC_IPA_2X_D_INM(m)      \
+        in_dword_masked(HWIO_GCC_IPA_2X_D_ADDR, m)
+#define HWIO_GCC_IPA_2X_D_OUT(v)      \
+        out_dword(HWIO_GCC_IPA_2X_D_ADDR,v)
+#define HWIO_GCC_IPA_2X_D_OUTM(m,v) \
+        out_dword_masked_ns(HWIO_GCC_IPA_2X_D_ADDR,m,v,HWIO_GCC_IPA_2X_D_IN)
+#define HWIO_GCC_IPA_2X_D_NOT_2D_BMSK                                                                          0xff
+#define HWIO_GCC_IPA_2X_D_NOT_2D_SHFT                                                                           0x0
+
+#define HWIO_GCC_IPA_CDIVR_ADDR                                                                          (GCC_CLK_CTL_REG_REG_BASE      + 0x00038160)
+#define HWIO_GCC_IPA_CDIVR_PHYS                                                                          (GCC_CLK_CTL_REG_REG_BASE_PHYS + 0x00038160)
+#define HWIO_GCC_IPA_CDIVR_OFFS                                                                          (GCC_CLK_CTL_REG_REG_BASE_OFFS + 0x00038160)
+#define HWIO_GCC_IPA_CDIVR_RMSK                                                                                 0xf
+#define HWIO_GCC_IPA_CDIVR_ATTR                                                                                 0x3
+#define HWIO_GCC_IPA_CDIVR_IN          \
+        in_dword_masked(HWIO_GCC_IPA_CDIVR_ADDR, HWIO_GCC_IPA_CDIVR_RMSK)
+#define HWIO_GCC_IPA_CDIVR_INM(m)      \
+        in_dword_masked(HWIO_GCC_IPA_CDIVR_ADDR, m)
+#define HWIO_GCC_IPA_CDIVR_OUT(v)      \
+        out_dword(HWIO_GCC_IPA_CDIVR_ADDR,v)
+#define HWIO_GCC_IPA_CDIVR_OUTM(m,v) \
+        out_dword_masked_ns(HWIO_GCC_IPA_CDIVR_ADDR,m,v,HWIO_GCC_IPA_CDIVR_IN)
+#define HWIO_GCC_IPA_CDIVR_CLK_DIV_BMSK                                                                         0xf
+#define HWIO_GCC_IPA_CDIVR_CLK_DIV_SHFT                                                                         0x0
+
+#define HWIO_GCC_QPIC_BCR_ADDR                                                                           (GCC_CLK_CTL_REG_REG_BASE      + 0x00039000)
+#define HWIO_GCC_QPIC_BCR_PHYS                                                                           (GCC_CLK_CTL_REG_REG_BASE_PHYS + 0x00039000)
+#define HWIO_GCC_QPIC_BCR_OFFS                                                                           (GCC_CLK_CTL_REG_REG_BASE_OFFS + 0x00039000)
+#define HWIO_GCC_QPIC_BCR_RMSK                                                                                  0x1
+#define HWIO_GCC_QPIC_BCR_ATTR                                                                                  0x3
+#define HWIO_GCC_QPIC_BCR_IN          \
+        in_dword_masked(HWIO_GCC_QPIC_BCR_ADDR, HWIO_GCC_QPIC_BCR_RMSK)
+#define HWIO_GCC_QPIC_BCR_INM(m)      \
+        in_dword_masked(HWIO_GCC_QPIC_BCR_ADDR, m)
+#define HWIO_GCC_QPIC_BCR_OUT(v)      \
+        out_dword(HWIO_GCC_QPIC_BCR_ADDR,v)
+#define HWIO_GCC_QPIC_BCR_OUTM(m,v) \
+        out_dword_masked_ns(HWIO_GCC_QPIC_BCR_ADDR,m,v,HWIO_GCC_QPIC_BCR_IN)
+#define HWIO_GCC_QPIC_BCR_BLK_ARES_BMSK                                                                         0x1
+#define HWIO_GCC_QPIC_BCR_BLK_ARES_SHFT                                                                         0x0
+#define HWIO_GCC_QPIC_BCR_BLK_ARES_DISABLE_FVAL                                                                 0x0
+#define HWIO_GCC_QPIC_BCR_BLK_ARES_ENABLE_FVAL                                                                  0x1
+
+#define HWIO_GCC_QPIC_CBCR_ADDR                                                                          (GCC_CLK_CTL_REG_REG_BASE      + 0x00039004)
+#define HWIO_GCC_QPIC_CBCR_PHYS                                                                          (GCC_CLK_CTL_REG_REG_BASE_PHYS + 0x00039004)
+#define HWIO_GCC_QPIC_CBCR_OFFS                                                                          (GCC_CLK_CTL_REG_REG_BASE_OFFS + 0x00039004)
+#define HWIO_GCC_QPIC_CBCR_RMSK                                                                          0x81d07ff5
+#define HWIO_GCC_QPIC_CBCR_ATTR                                                                                 0x3
+#define HWIO_GCC_QPIC_CBCR_IN          \
+        in_dword_masked(HWIO_GCC_QPIC_CBCR_ADDR, HWIO_GCC_QPIC_CBCR_RMSK)
+#define HWIO_GCC_QPIC_CBCR_INM(m)      \
+        in_dword_masked(HWIO_GCC_QPIC_CBCR_ADDR, m)
+#define HWIO_GCC_QPIC_CBCR_OUT(v)      \
+        out_dword(HWIO_GCC_QPIC_CBCR_ADDR,v)
+#define HWIO_GCC_QPIC_CBCR_OUTM(m,v) \
+        out_dword_masked_ns(HWIO_GCC_QPIC_CBCR_ADDR,m,v,HWIO_GCC_QPIC_CBCR_IN)
+#define HWIO_GCC_QPIC_CBCR_CLK_OFF_BMSK                                                                  0x80000000
+#define HWIO_GCC_QPIC_CBCR_CLK_OFF_SHFT                                                                        0x1f
+#define HWIO_GCC_QPIC_CBCR_IGNORE_ALL_ARES_BMSK                                                           0x1000000
+#define HWIO_GCC_QPIC_CBCR_IGNORE_ALL_ARES_SHFT                                                                0x18
+#define HWIO_GCC_QPIC_CBCR_IGNORE_ALL_CLK_DIS_BMSK                                                         0x800000
+#define HWIO_GCC_QPIC_CBCR_IGNORE_ALL_CLK_DIS_SHFT                                                             0x17
+#define HWIO_GCC_QPIC_CBCR_CLK_DIS_BMSK                                                                    0x400000
+#define HWIO_GCC_QPIC_CBCR_CLK_DIS_SHFT                                                                        0x16
+#define HWIO_GCC_QPIC_CBCR_IGNORE_RPMH_CLK_DIS_BMSK                                                        0x100000
+#define HWIO_GCC_QPIC_CBCR_IGNORE_RPMH_CLK_DIS_SHFT                                                            0x14
+#define HWIO_GCC_QPIC_CBCR_FORCE_MEM_CORE_ON_BMSK                                                            0x4000
+#define HWIO_GCC_QPIC_CBCR_FORCE_MEM_CORE_ON_SHFT                                                               0xe
+#define HWIO_GCC_QPIC_CBCR_FORCE_MEM_CORE_ON_FORCE_DISABLE_FVAL                                                 0x0
+#define HWIO_GCC_QPIC_CBCR_FORCE_MEM_CORE_ON_FORCE_ENABLE_FVAL                                                  0x1
+#define HWIO_GCC_QPIC_CBCR_FORCE_MEM_PERIPH_ON_BMSK                                                          0x2000
+#define HWIO_GCC_QPIC_CBCR_FORCE_MEM_PERIPH_ON_SHFT                                                             0xd
+#define HWIO_GCC_QPIC_CBCR_FORCE_MEM_PERIPH_ON_FORCE_DISABLE_FVAL                                               0x0
+#define HWIO_GCC_QPIC_CBCR_FORCE_MEM_PERIPH_ON_FORCE_ENABLE_FVAL                                                0x1
+#define HWIO_GCC_QPIC_CBCR_FORCE_MEM_PERIPH_OFF_BMSK                                                         0x1000
+#define HWIO_GCC_QPIC_CBCR_FORCE_MEM_PERIPH_OFF_SHFT                                                            0xc
+#define HWIO_GCC_QPIC_CBCR_FORCE_MEM_PERIPH_OFF_FORCE_DISABLE_FVAL                                              0x0
+#define HWIO_GCC_QPIC_CBCR_FORCE_MEM_PERIPH_OFF_FORCE_ENABLE_FVAL                                               0x1
+#define HWIO_GCC_QPIC_CBCR_WAKEUP_BMSK                                                                        0xf00
+#define HWIO_GCC_QPIC_CBCR_WAKEUP_SHFT                                                                          0x8
+#define HWIO_GCC_QPIC_CBCR_WAKEUP_CLOCK0_FVAL                                                                   0x0
+#define HWIO_GCC_QPIC_CBCR_WAKEUP_CLOCK1_FVAL                                                                   0x1
+#define HWIO_GCC_QPIC_CBCR_WAKEUP_CLOCK2_FVAL                                                                   0x2
+#define HWIO_GCC_QPIC_CBCR_WAKEUP_CLOCK3_FVAL                                                                   0x3
+#define HWIO_GCC_QPIC_CBCR_WAKEUP_CLOCK4_FVAL                                                                   0x4
+#define HWIO_GCC_QPIC_CBCR_WAKEUP_CLOCK5_FVAL                                                                   0x5
+#define HWIO_GCC_QPIC_CBCR_WAKEUP_CLOCK6_FVAL                                                                   0x6
+#define HWIO_GCC_QPIC_CBCR_WAKEUP_CLOCK7_FVAL                                                                   0x7
+#define HWIO_GCC_QPIC_CBCR_WAKEUP_CLOCK8_FVAL                                                                   0x8
+#define HWIO_GCC_QPIC_CBCR_WAKEUP_CLOCK9_FVAL                                                                   0x9
+#define HWIO_GCC_QPIC_CBCR_WAKEUP_CLOCK10_FVAL                                                                  0xa
+#define HWIO_GCC_QPIC_CBCR_WAKEUP_CLOCK11_FVAL                                                                  0xb
+#define HWIO_GCC_QPIC_CBCR_WAKEUP_CLOCK12_FVAL                                                                  0xc
+#define HWIO_GCC_QPIC_CBCR_WAKEUP_CLOCK13_FVAL                                                                  0xd
+#define HWIO_GCC_QPIC_CBCR_WAKEUP_CLOCK14_FVAL                                                                  0xe
+#define HWIO_GCC_QPIC_CBCR_WAKEUP_CLOCK15_FVAL                                                                  0xf
+#define HWIO_GCC_QPIC_CBCR_SLEEP_BMSK                                                                          0xf0
+#define HWIO_GCC_QPIC_CBCR_SLEEP_SHFT                                                                           0x4
+#define HWIO_GCC_QPIC_CBCR_SLEEP_CLOCK0_FVAL                                                                    0x0
+#define HWIO_GCC_QPIC_CBCR_SLEEP_CLOCK1_FVAL                                                                    0x1
+#define HWIO_GCC_QPIC_CBCR_SLEEP_CLOCK2_FVAL                                                                    0x2
+#define HWIO_GCC_QPIC_CBCR_SLEEP_CLOCK3_FVAL                                                                    0x3
+#define HWIO_GCC_QPIC_CBCR_SLEEP_CLOCK4_FVAL                                                                    0x4
+#define HWIO_GCC_QPIC_CBCR_SLEEP_CLOCK5_FVAL                                                                    0x5
+#define HWIO_GCC_QPIC_CBCR_SLEEP_CLOCK6_FVAL                                                                    0x6
+#define HWIO_GCC_QPIC_CBCR_SLEEP_CLOCK7_FVAL                                                                    0x7
+#define HWIO_GCC_QPIC_CBCR_SLEEP_CLOCK8_FVAL                                                                    0x8
+#define HWIO_GCC_QPIC_CBCR_SLEEP_CLOCK9_FVAL                                                                    0x9
+#define HWIO_GCC_QPIC_CBCR_SLEEP_CLOCK10_FVAL                                                                   0xa
+#define HWIO_GCC_QPIC_CBCR_SLEEP_CLOCK11_FVAL                                                                   0xb
+#define HWIO_GCC_QPIC_CBCR_SLEEP_CLOCK12_FVAL                                                                   0xc
+#define HWIO_GCC_QPIC_CBCR_SLEEP_CLOCK13_FVAL                                                                   0xd
+#define HWIO_GCC_QPIC_CBCR_SLEEP_CLOCK14_FVAL                                                                   0xe
+#define HWIO_GCC_QPIC_CBCR_SLEEP_CLOCK15_FVAL                                                                   0xf
+#define HWIO_GCC_QPIC_CBCR_CLK_ARES_BMSK                                                                        0x4
+#define HWIO_GCC_QPIC_CBCR_CLK_ARES_SHFT                                                                        0x2
+#define HWIO_GCC_QPIC_CBCR_CLK_ARES_NO_RESET_FVAL                                                               0x0
+#define HWIO_GCC_QPIC_CBCR_CLK_ARES_RESET_FVAL                                                                  0x1
+#define HWIO_GCC_QPIC_CBCR_CLK_ENABLE_BMSK                                                                      0x1
+#define HWIO_GCC_QPIC_CBCR_CLK_ENABLE_SHFT                                                                      0x0
+#define HWIO_GCC_QPIC_CBCR_CLK_ENABLE_DISABLE_FVAL                                                              0x0
+#define HWIO_GCC_QPIC_CBCR_CLK_ENABLE_ENABLE_FVAL                                                               0x1
+
+#define HWIO_GCC_QPIC_SREGR_ADDR                                                                         (GCC_CLK_CTL_REG_REG_BASE      + 0x00039008)
+#define HWIO_GCC_QPIC_SREGR_PHYS                                                                         (GCC_CLK_CTL_REG_REG_BASE_PHYS + 0x00039008)
+#define HWIO_GCC_QPIC_SREGR_OFFS                                                                         (GCC_CLK_CTL_REG_REG_BASE_OFFS + 0x00039008)
+#define HWIO_GCC_QPIC_SREGR_RMSK                                                                         0xfffffffe
+#define HWIO_GCC_QPIC_SREGR_ATTR                                                                                0x3
+#define HWIO_GCC_QPIC_SREGR_IN          \
+        in_dword_masked(HWIO_GCC_QPIC_SREGR_ADDR, HWIO_GCC_QPIC_SREGR_RMSK)
+#define HWIO_GCC_QPIC_SREGR_INM(m)      \
+        in_dword_masked(HWIO_GCC_QPIC_SREGR_ADDR, m)
+#define HWIO_GCC_QPIC_SREGR_OUT(v)      \
+        out_dword(HWIO_GCC_QPIC_SREGR_ADDR,v)
+#define HWIO_GCC_QPIC_SREGR_OUTM(m,v) \
+        out_dword_masked_ns(HWIO_GCC_QPIC_SREGR_ADDR,m,v,HWIO_GCC_QPIC_SREGR_IN)
+#define HWIO_GCC_QPIC_SREGR_SREG_PSCBC_SPARE_CTRL_OUT_BMSK                                               0xff000000
+#define HWIO_GCC_QPIC_SREGR_SREG_PSCBC_SPARE_CTRL_OUT_SHFT                                                     0x18
+#define HWIO_GCC_QPIC_SREGR_SREG_PSCBC_SPARE_CTRL_IN_BMSK                                                  0xff0000
+#define HWIO_GCC_QPIC_SREGR_SREG_PSCBC_SPARE_CTRL_IN_SHFT                                                      0x10
+#define HWIO_GCC_QPIC_SREGR_IGNORE_GDSC_PWR_DWN_CSR_BMSK                                                     0x8000
+#define HWIO_GCC_QPIC_SREGR_IGNORE_GDSC_PWR_DWN_CSR_SHFT                                                        0xf
+#define HWIO_GCC_QPIC_SREGR_IGNORE_GDSC_PWR_DWN_CSR_NO_IGNORE_FVAL                                              0x0
+#define HWIO_GCC_QPIC_SREGR_IGNORE_GDSC_PWR_DWN_CSR_IGNORE_FVAL                                                 0x1
+#define HWIO_GCC_QPIC_SREGR_PSCBC_SLP_STG_MODE_CSR_BMSK                                                      0x4000
+#define HWIO_GCC_QPIC_SREGR_PSCBC_SLP_STG_MODE_CSR_SHFT                                                         0xe
+#define HWIO_GCC_QPIC_SREGR_PSCBC_SLP_STG_MODE_CSR_SREG_PSCBC_MODE_FVAL                                         0x0
+#define HWIO_GCC_QPIC_SREGR_PSCBC_SLP_STG_MODE_CSR_PSCBC_SLP_STG_MODE_FVAL                                      0x1
+#define HWIO_GCC_QPIC_SREGR_MEM_CPH_RST_SW_OVERRIDE_BMSK                                                     0x2000
+#define HWIO_GCC_QPIC_SREGR_MEM_CPH_RST_SW_OVERRIDE_SHFT                                                        0xd
+#define HWIO_GCC_QPIC_SREGR_MEM_CPH_RST_SW_OVERRIDE_NO_OVERRIDE_FVAL                                            0x0
+#define HWIO_GCC_QPIC_SREGR_MEM_CPH_RST_SW_OVERRIDE_OVERRIDE_FVAL                                               0x1
+#define HWIO_GCC_QPIC_SREGR_SW_SM_PSCBC_SEQ_IN_OVERRIDE_BMSK                                                 0x1000
+#define HWIO_GCC_QPIC_SREGR_SW_SM_PSCBC_SEQ_IN_OVERRIDE_SHFT                                                    0xc
+#define HWIO_GCC_QPIC_SREGR_SW_SM_PSCBC_SEQ_IN_OVERRIDE_NO_RESET_FVAL                                           0x0
+#define HWIO_GCC_QPIC_SREGR_SW_SM_PSCBC_SEQ_IN_OVERRIDE_RESET_FVAL                                              0x1
+#define HWIO_GCC_QPIC_SREGR_MEM_CORE_ON_ACK_BMSK                                                              0x800
+#define HWIO_GCC_QPIC_SREGR_MEM_CORE_ON_ACK_SHFT                                                                0xb
+#define HWIO_GCC_QPIC_SREGR_MEM_PERIPH_ON_ACK_BMSK                                                            0x400
+#define HWIO_GCC_QPIC_SREGR_MEM_PERIPH_ON_ACK_SHFT                                                              0xa
+#define HWIO_GCC_QPIC_SREGR_SW_DIV_RATIO_SLP_STG_CLK_BMSK                                                     0x300
+#define HWIO_GCC_QPIC_SREGR_SW_DIV_RATIO_SLP_STG_CLK_SHFT                                                       0x8
+#define HWIO_GCC_QPIC_SREGR_SW_DIV_RATIO_SLP_STG_CLK_DIV_BY_1_FVAL                                              0x0
+#define HWIO_GCC_QPIC_SREGR_SW_DIV_RATIO_SLP_STG_CLK_DIV_BY_2_FVAL                                              0x1
+#define HWIO_GCC_QPIC_SREGR_SW_DIV_RATIO_SLP_STG_CLK_DIV_BY_4_FVAL                                              0x2
+#define HWIO_GCC_QPIC_SREGR_SW_DIV_RATIO_SLP_STG_CLK_DIV_BY_8_FVAL                                              0x3
+#define HWIO_GCC_QPIC_SREGR_MEM_CPH_ENABLE_BMSK                                                                0x80
+#define HWIO_GCC_QPIC_SREGR_MEM_CPH_ENABLE_SHFT                                                                 0x7
+#define HWIO_GCC_QPIC_SREGR_MEM_CPH_ENABLE_DISABLE_FVAL                                                         0x0
+#define HWIO_GCC_QPIC_SREGR_MEM_CPH_ENABLE_ENABLE_FVAL                                                          0x1
+#define HWIO_GCC_QPIC_SREGR_FORCE_CLK_ON_BMSK                                                                  0x40
+#define HWIO_GCC_QPIC_SREGR_FORCE_CLK_ON_SHFT                                                                   0x6
+#define HWIO_GCC_QPIC_SREGR_FORCE_CLK_ON_NO_FORCE_FVAL                                                          0x0
+#define HWIO_GCC_QPIC_SREGR_FORCE_CLK_ON_FORCE_ENABLE_FVAL                                                      0x1
+#define HWIO_GCC_QPIC_SREGR_SW_RST_SEL_SLP_STG_BMSK                                                            0x20
+#define HWIO_GCC_QPIC_SREGR_SW_RST_SEL_SLP_STG_SHFT                                                             0x5
+#define HWIO_GCC_QPIC_SREGR_SW_RST_SEL_SLP_STG_SELECT_THE_HARDWARE_ARES_FVAL                                    0x0
+#define HWIO_GCC_QPIC_SREGR_SW_RST_SEL_SLP_STG_SELECT_THE_SW_RST_SLP_STG_BIT_FVAL                               0x1
+#define HWIO_GCC_QPIC_SREGR_SW_RST_SLP_STG_BMSK                                                                0x10
+#define HWIO_GCC_QPIC_SREGR_SW_RST_SLP_STG_SHFT                                                                 0x4
+#define HWIO_GCC_QPIC_SREGR_SW_RST_SLP_STG_DE_ASSERTION_OF_THE_RESET_FVAL                                       0x0
+#define HWIO_GCC_QPIC_SREGR_SW_RST_SLP_STG_ASSERTION_OF_THE_RESET_FVAL                                          0x1
+#define HWIO_GCC_QPIC_SREGR_SW_CTRL_PWR_DOWN_BMSK                                                               0x8
+#define HWIO_GCC_QPIC_SREGR_SW_CTRL_PWR_DOWN_SHFT                                                               0x3
+#define HWIO_GCC_QPIC_SREGR_SW_CTRL_PWR_DOWN_NO_SW_CTRL_FVAL                                                    0x0
+#define HWIO_GCC_QPIC_SREGR_SW_CTRL_PWR_DOWN_SW_CTRL_FVAL                                                       0x1
+#define HWIO_GCC_QPIC_SREGR_SW_CLK_EN_SEL_SLP_STG_BMSK                                                          0x4
+#define HWIO_GCC_QPIC_SREGR_SW_CLK_EN_SEL_SLP_STG_SHFT                                                          0x2
+#define HWIO_GCC_QPIC_SREGR_SW_CLK_EN_SEL_SLP_STG_SLP_STG_CLK_GATE_CONTROLD_BY_HW_FSM_FVAL                      0x0
+#define HWIO_GCC_QPIC_SREGR_SW_CLK_EN_SEL_SLP_STG_SLP_STG_CLK_GATE_CONTROLD_BY_SW_CLK_EN_SLP_STG_BIT_FVAL        0x1
+#define HWIO_GCC_QPIC_SREGR_SW_CLK_EN_SLP_STG_BMSK                                                              0x2
+#define HWIO_GCC_QPIC_SREGR_SW_CLK_EN_SLP_STG_SHFT                                                              0x1
+#define HWIO_GCC_QPIC_SREGR_SW_CLK_EN_SLP_STG_SLP_STG_CLOCK_DISABLE_FVAL                                        0x0
+#define HWIO_GCC_QPIC_SREGR_SW_CLK_EN_SLP_STG_SLP_STG_CLOCK_ENABLE_FVAL                                         0x1
+
+#define HWIO_GCC_QPIC_AHB_CBCR_ADDR                                                                      (GCC_CLK_CTL_REG_REG_BASE      + 0x0003900c)
+#define HWIO_GCC_QPIC_AHB_CBCR_PHYS                                                                      (GCC_CLK_CTL_REG_REG_BASE_PHYS + 0x0003900c)
+#define HWIO_GCC_QPIC_AHB_CBCR_OFFS                                                                      (GCC_CLK_CTL_REG_REG_BASE_OFFS + 0x0003900c)
+#define HWIO_GCC_QPIC_AHB_CBCR_RMSK                                                                      0x81d00005
+#define HWIO_GCC_QPIC_AHB_CBCR_ATTR                                                                             0x3
+#define HWIO_GCC_QPIC_AHB_CBCR_IN          \
+        in_dword_masked(HWIO_GCC_QPIC_AHB_CBCR_ADDR, HWIO_GCC_QPIC_AHB_CBCR_RMSK)
+#define HWIO_GCC_QPIC_AHB_CBCR_INM(m)      \
+        in_dword_masked(HWIO_GCC_QPIC_AHB_CBCR_ADDR, m)
+#define HWIO_GCC_QPIC_AHB_CBCR_OUT(v)      \
+        out_dword(HWIO_GCC_QPIC_AHB_CBCR_ADDR,v)
+#define HWIO_GCC_QPIC_AHB_CBCR_OUTM(m,v) \
+        out_dword_masked_ns(HWIO_GCC_QPIC_AHB_CBCR_ADDR,m,v,HWIO_GCC_QPIC_AHB_CBCR_IN)
+#define HWIO_GCC_QPIC_AHB_CBCR_CLK_OFF_BMSK                                                              0x80000000
+#define HWIO_GCC_QPIC_AHB_CBCR_CLK_OFF_SHFT                                                                    0x1f
+#define HWIO_GCC_QPIC_AHB_CBCR_IGNORE_ALL_ARES_BMSK                                                       0x1000000
+#define HWIO_GCC_QPIC_AHB_CBCR_IGNORE_ALL_ARES_SHFT                                                            0x18
+#define HWIO_GCC_QPIC_AHB_CBCR_IGNORE_ALL_CLK_DIS_BMSK                                                     0x800000
+#define HWIO_GCC_QPIC_AHB_CBCR_IGNORE_ALL_CLK_DIS_SHFT                                                         0x17
+#define HWIO_GCC_QPIC_AHB_CBCR_CLK_DIS_BMSK                                                                0x400000
+#define HWIO_GCC_QPIC_AHB_CBCR_CLK_DIS_SHFT                                                                    0x16
+#define HWIO_GCC_QPIC_AHB_CBCR_IGNORE_RPMH_CLK_DIS_BMSK                                                    0x100000
+#define HWIO_GCC_QPIC_AHB_CBCR_IGNORE_RPMH_CLK_DIS_SHFT                                                        0x14
+#define HWIO_GCC_QPIC_AHB_CBCR_CLK_ARES_BMSK                                                                    0x4
+#define HWIO_GCC_QPIC_AHB_CBCR_CLK_ARES_SHFT                                                                    0x2
+#define HWIO_GCC_QPIC_AHB_CBCR_CLK_ARES_NO_RESET_FVAL                                                           0x0
+#define HWIO_GCC_QPIC_AHB_CBCR_CLK_ARES_RESET_FVAL                                                              0x1
+#define HWIO_GCC_QPIC_AHB_CBCR_CLK_ENABLE_BMSK                                                                  0x1
+#define HWIO_GCC_QPIC_AHB_CBCR_CLK_ENABLE_SHFT                                                                  0x0
+#define HWIO_GCC_QPIC_AHB_CBCR_CLK_ENABLE_DISABLE_FVAL                                                          0x0
+#define HWIO_GCC_QPIC_AHB_CBCR_CLK_ENABLE_ENABLE_FVAL                                                           0x1
+
+#define HWIO_GCC_QPIC_SYSTEM_CBCR_ADDR                                                                   (GCC_CLK_CTL_REG_REG_BASE      + 0x00039010)
+#define HWIO_GCC_QPIC_SYSTEM_CBCR_PHYS                                                                   (GCC_CLK_CTL_REG_REG_BASE_PHYS + 0x00039010)
+#define HWIO_GCC_QPIC_SYSTEM_CBCR_OFFS                                                                   (GCC_CLK_CTL_REG_REG_BASE_OFFS + 0x00039010)
+#define HWIO_GCC_QPIC_SYSTEM_CBCR_RMSK                                                                   0x81c00005
+#define HWIO_GCC_QPIC_SYSTEM_CBCR_ATTR                                                                          0x3
+#define HWIO_GCC_QPIC_SYSTEM_CBCR_IN          \
+        in_dword_masked(HWIO_GCC_QPIC_SYSTEM_CBCR_ADDR, HWIO_GCC_QPIC_SYSTEM_CBCR_RMSK)
+#define HWIO_GCC_QPIC_SYSTEM_CBCR_INM(m)      \
+        in_dword_masked(HWIO_GCC_QPIC_SYSTEM_CBCR_ADDR, m)
+#define HWIO_GCC_QPIC_SYSTEM_CBCR_OUT(v)      \
+        out_dword(HWIO_GCC_QPIC_SYSTEM_CBCR_ADDR,v)
+#define HWIO_GCC_QPIC_SYSTEM_CBCR_OUTM(m,v) \
+        out_dword_masked_ns(HWIO_GCC_QPIC_SYSTEM_CBCR_ADDR,m,v,HWIO_GCC_QPIC_SYSTEM_CBCR_IN)
+#define HWIO_GCC_QPIC_SYSTEM_CBCR_CLK_OFF_BMSK                                                           0x80000000
+#define HWIO_GCC_QPIC_SYSTEM_CBCR_CLK_OFF_SHFT                                                                 0x1f
+#define HWIO_GCC_QPIC_SYSTEM_CBCR_IGNORE_ALL_ARES_BMSK                                                    0x1000000
+#define HWIO_GCC_QPIC_SYSTEM_CBCR_IGNORE_ALL_ARES_SHFT                                                         0x18
+#define HWIO_GCC_QPIC_SYSTEM_CBCR_IGNORE_ALL_CLK_DIS_BMSK                                                  0x800000
+#define HWIO_GCC_QPIC_SYSTEM_CBCR_IGNORE_ALL_CLK_DIS_SHFT                                                      0x17
+#define HWIO_GCC_QPIC_SYSTEM_CBCR_CLK_DIS_BMSK                                                             0x400000
+#define HWIO_GCC_QPIC_SYSTEM_CBCR_CLK_DIS_SHFT                                                                 0x16
+#define HWIO_GCC_QPIC_SYSTEM_CBCR_CLK_ARES_BMSK                                                                 0x4
+#define HWIO_GCC_QPIC_SYSTEM_CBCR_CLK_ARES_SHFT                                                                 0x2
+#define HWIO_GCC_QPIC_SYSTEM_CBCR_CLK_ARES_NO_RESET_FVAL                                                        0x0
+#define HWIO_GCC_QPIC_SYSTEM_CBCR_CLK_ARES_RESET_FVAL                                                           0x1
+#define HWIO_GCC_QPIC_SYSTEM_CBCR_CLK_ENABLE_BMSK                                                               0x1
+#define HWIO_GCC_QPIC_SYSTEM_CBCR_CLK_ENABLE_SHFT                                                               0x0
+#define HWIO_GCC_QPIC_SYSTEM_CBCR_CLK_ENABLE_DISABLE_FVAL                                                       0x0
+#define HWIO_GCC_QPIC_SYSTEM_CBCR_CLK_ENABLE_ENABLE_FVAL                                                        0x1
+
+#define HWIO_GCC_RPMH_QPIC_CMD_DFSR_ADDR                                                                 (GCC_CLK_CTL_REG_REG_BASE      + 0x00039028)
+#define HWIO_GCC_RPMH_QPIC_CMD_DFSR_PHYS                                                                 (GCC_CLK_CTL_REG_REG_BASE_PHYS + 0x00039028)
+#define HWIO_GCC_RPMH_QPIC_CMD_DFSR_OFFS                                                                 (GCC_CLK_CTL_REG_REG_BASE_OFFS + 0x00039028)
+#define HWIO_GCC_RPMH_QPIC_CMD_DFSR_RMSK                                                                     0xffff
+#define HWIO_GCC_RPMH_QPIC_CMD_DFSR_ATTR                                                                        0x3
+#define HWIO_GCC_RPMH_QPIC_CMD_DFSR_IN          \
+        in_dword_masked(HWIO_GCC_RPMH_QPIC_CMD_DFSR_ADDR, HWIO_GCC_RPMH_QPIC_CMD_DFSR_RMSK)
+#define HWIO_GCC_RPMH_QPIC_CMD_DFSR_INM(m)      \
+        in_dword_masked(HWIO_GCC_RPMH_QPIC_CMD_DFSR_ADDR, m)
+#define HWIO_GCC_RPMH_QPIC_CMD_DFSR_OUT(v)      \
+        out_dword(HWIO_GCC_RPMH_QPIC_CMD_DFSR_ADDR,v)
+#define HWIO_GCC_RPMH_QPIC_CMD_DFSR_OUTM(m,v) \
+        out_dword_masked_ns(HWIO_GCC_RPMH_QPIC_CMD_DFSR_ADDR,m,v,HWIO_GCC_RPMH_QPIC_CMD_DFSR_IN)
+#define HWIO_GCC_RPMH_QPIC_CMD_DFSR_RCG_SW_CTRL_BMSK                                                         0x8000
+#define HWIO_GCC_RPMH_QPIC_CMD_DFSR_RCG_SW_CTRL_SHFT                                                            0xf
+#define HWIO_GCC_RPMH_QPIC_CMD_DFSR_SW_PERF_STATE_BMSK                                                       0x7800
+#define HWIO_GCC_RPMH_QPIC_CMD_DFSR_SW_PERF_STATE_SHFT                                                          0xb
+#define HWIO_GCC_RPMH_QPIC_CMD_DFSR_SW_OVERRIDE_BMSK                                                          0x400
+#define HWIO_GCC_RPMH_QPIC_CMD_DFSR_SW_OVERRIDE_SHFT                                                            0xa
+#define HWIO_GCC_RPMH_QPIC_CMD_DFSR_PERF_STATE_UPDATE_STATUS_BMSK                                             0x200
+#define HWIO_GCC_RPMH_QPIC_CMD_DFSR_PERF_STATE_UPDATE_STATUS_SHFT                                               0x9
+#define HWIO_GCC_RPMH_QPIC_CMD_DFSR_DFS_FSM_STATE_BMSK                                                        0x1c0
+#define HWIO_GCC_RPMH_QPIC_CMD_DFSR_DFS_FSM_STATE_SHFT                                                          0x6
+#define HWIO_GCC_RPMH_QPIC_CMD_DFSR_HW_CLK_CONTROL_BMSK                                                        0x20
+#define HWIO_GCC_RPMH_QPIC_CMD_DFSR_HW_CLK_CONTROL_SHFT                                                         0x5
+#define HWIO_GCC_RPMH_QPIC_CMD_DFSR_CURR_PERF_STATE_BMSK                                                       0x1e
+#define HWIO_GCC_RPMH_QPIC_CMD_DFSR_CURR_PERF_STATE_SHFT                                                        0x1
+#define HWIO_GCC_RPMH_QPIC_CMD_DFSR_DFS_EN_BMSK                                                                 0x1
+#define HWIO_GCC_RPMH_QPIC_CMD_DFSR_DFS_EN_SHFT                                                                 0x0
+#define HWIO_GCC_RPMH_QPIC_CMD_DFSR_DFS_EN_DISABLE_FVAL                                                         0x0
+#define HWIO_GCC_RPMH_QPIC_CMD_DFSR_DFS_EN_ENABLE_FVAL                                                          0x1
+
+#define HWIO_GCC_RPMH_QPIC_QPIC_PERF0_DFSR_ADDR                                                          (GCC_CLK_CTL_REG_REG_BASE      + 0x00039030)
+#define HWIO_GCC_RPMH_QPIC_QPIC_PERF0_DFSR_PHYS                                                          (GCC_CLK_CTL_REG_REG_BASE_PHYS + 0x00039030)
+#define HWIO_GCC_RPMH_QPIC_QPIC_PERF0_DFSR_OFFS                                                          (GCC_CLK_CTL_REG_REG_BASE_OFFS + 0x00039030)
+#define HWIO_GCC_RPMH_QPIC_QPIC_PERF0_DFSR_RMSK                                                              0x371f
+#define HWIO_GCC_RPMH_QPIC_QPIC_PERF0_DFSR_ATTR                                                                 0x3
+#define HWIO_GCC_RPMH_QPIC_QPIC_PERF0_DFSR_IN          \
+        in_dword_masked(HWIO_GCC_RPMH_QPIC_QPIC_PERF0_DFSR_ADDR, HWIO_GCC_RPMH_QPIC_QPIC_PERF0_DFSR_RMSK)
+#define HWIO_GCC_RPMH_QPIC_QPIC_PERF0_DFSR_INM(m)      \
+        in_dword_masked(HWIO_GCC_RPMH_QPIC_QPIC_PERF0_DFSR_ADDR, m)
+#define HWIO_GCC_RPMH_QPIC_QPIC_PERF0_DFSR_OUT(v)      \
+        out_dword(HWIO_GCC_RPMH_QPIC_QPIC_PERF0_DFSR_ADDR,v)
+#define HWIO_GCC_RPMH_QPIC_QPIC_PERF0_DFSR_OUTM(m,v) \
+        out_dword_masked_ns(HWIO_GCC_RPMH_QPIC_QPIC_PERF0_DFSR_ADDR,m,v,HWIO_GCC_RPMH_QPIC_QPIC_PERF0_DFSR_IN)
+#define HWIO_GCC_RPMH_QPIC_QPIC_PERF0_DFSR_MODE_BMSK                                                         0x3000
+#define HWIO_GCC_RPMH_QPIC_QPIC_PERF0_DFSR_MODE_SHFT                                                            0xc
+#define HWIO_GCC_RPMH_QPIC_QPIC_PERF0_DFSR_MODE_BYPASS_FVAL                                                     0x0
+#define HWIO_GCC_RPMH_QPIC_QPIC_PERF0_DFSR_MODE_SWALLOW_FVAL                                                    0x1
+#define HWIO_GCC_RPMH_QPIC_QPIC_PERF0_DFSR_MODE_DUAL_EDGE_FVAL                                                  0x2
+#define HWIO_GCC_RPMH_QPIC_QPIC_PERF0_DFSR_MODE_SINGLE_EDGE_FVAL                                                0x3
+#define HWIO_GCC_RPMH_QPIC_QPIC_PERF0_DFSR_SRC_SEL_BMSK                                                       0x700
+#define HWIO_GCC_RPMH_QPIC_QPIC_PERF0_DFSR_SRC_SEL_SHFT                                                         0x8
+#define HWIO_GCC_RPMH_QPIC_QPIC_PERF0_DFSR_SRC_SEL_SRC0_FVAL                                                    0x0
+#define HWIO_GCC_RPMH_QPIC_QPIC_PERF0_DFSR_SRC_SEL_SRC1_FVAL                                                    0x1
+#define HWIO_GCC_RPMH_QPIC_QPIC_PERF0_DFSR_SRC_SEL_SRC2_FVAL                                                    0x2
+#define HWIO_GCC_RPMH_QPIC_QPIC_PERF0_DFSR_SRC_SEL_SRC3_FVAL                                                    0x3
+#define HWIO_GCC_RPMH_QPIC_QPIC_PERF0_DFSR_SRC_SEL_SRC4_FVAL                                                    0x4
+#define HWIO_GCC_RPMH_QPIC_QPIC_PERF0_DFSR_SRC_SEL_SRC5_FVAL                                                    0x5
+#define HWIO_GCC_RPMH_QPIC_QPIC_PERF0_DFSR_SRC_SEL_SRC6_FVAL                                                    0x6
+#define HWIO_GCC_RPMH_QPIC_QPIC_PERF0_DFSR_SRC_SEL_SRC7_FVAL                                                    0x7
+#define HWIO_GCC_RPMH_QPIC_QPIC_PERF0_DFSR_SRC_DIV_BMSK                                                        0x1f
+#define HWIO_GCC_RPMH_QPIC_QPIC_PERF0_DFSR_SRC_DIV_SHFT                                                         0x0
+#define HWIO_GCC_RPMH_QPIC_QPIC_PERF0_DFSR_SRC_DIV_BYPASS_FVAL                                                  0x0
+#define HWIO_GCC_RPMH_QPIC_QPIC_PERF0_DFSR_SRC_DIV_DIV1_FVAL                                                    0x1
+#define HWIO_GCC_RPMH_QPIC_QPIC_PERF0_DFSR_SRC_DIV_DIV1_5_FVAL                                                  0x2
+#define HWIO_GCC_RPMH_QPIC_QPIC_PERF0_DFSR_SRC_DIV_DIV2_FVAL                                                    0x3
+#define HWIO_GCC_RPMH_QPIC_QPIC_PERF0_DFSR_SRC_DIV_DIV2_5_FVAL                                                  0x4
+#define HWIO_GCC_RPMH_QPIC_QPIC_PERF0_DFSR_SRC_DIV_DIV3_FVAL                                                    0x5
+#define HWIO_GCC_RPMH_QPIC_QPIC_PERF0_DFSR_SRC_DIV_DIV3_5_FVAL                                                  0x6
+#define HWIO_GCC_RPMH_QPIC_QPIC_PERF0_DFSR_SRC_DIV_DIV4_FVAL                                                    0x7
+#define HWIO_GCC_RPMH_QPIC_QPIC_PERF0_DFSR_SRC_DIV_DIV4_5_FVAL                                                  0x8
+#define HWIO_GCC_RPMH_QPIC_QPIC_PERF0_DFSR_SRC_DIV_DIV5_FVAL                                                    0x9
+#define HWIO_GCC_RPMH_QPIC_QPIC_PERF0_DFSR_SRC_DIV_DIV5_5_FVAL                                                  0xa
+#define HWIO_GCC_RPMH_QPIC_QPIC_PERF0_DFSR_SRC_DIV_DIV6_FVAL                                                    0xb
+#define HWIO_GCC_RPMH_QPIC_QPIC_PERF0_DFSR_SRC_DIV_DIV6_5_FVAL                                                  0xc
+#define HWIO_GCC_RPMH_QPIC_QPIC_PERF0_DFSR_SRC_DIV_DIV7_FVAL                                                    0xd
+#define HWIO_GCC_RPMH_QPIC_QPIC_PERF0_DFSR_SRC_DIV_DIV7_5_FVAL                                                  0xe
+#define HWIO_GCC_RPMH_QPIC_QPIC_PERF0_DFSR_SRC_DIV_DIV8_FVAL                                                    0xf
+#define HWIO_GCC_RPMH_QPIC_QPIC_PERF0_DFSR_SRC_DIV_DIV8_5_FVAL                                                 0x10
+#define HWIO_GCC_RPMH_QPIC_QPIC_PERF0_DFSR_SRC_DIV_DIV9_FVAL                                                   0x11
+#define HWIO_GCC_RPMH_QPIC_QPIC_PERF0_DFSR_SRC_DIV_DIV9_5_FVAL                                                 0x12
+#define HWIO_GCC_RPMH_QPIC_QPIC_PERF0_DFSR_SRC_DIV_DIV10_FVAL                                                  0x13
+#define HWIO_GCC_RPMH_QPIC_QPIC_PERF0_DFSR_SRC_DIV_DIV10_5_FVAL                                                0x14
+#define HWIO_GCC_RPMH_QPIC_QPIC_PERF0_DFSR_SRC_DIV_DIV11_FVAL                                                  0x15
+#define HWIO_GCC_RPMH_QPIC_QPIC_PERF0_DFSR_SRC_DIV_DIV11_5_FVAL                                                0x16
+#define HWIO_GCC_RPMH_QPIC_QPIC_PERF0_DFSR_SRC_DIV_DIV12_FVAL                                                  0x17
+#define HWIO_GCC_RPMH_QPIC_QPIC_PERF0_DFSR_SRC_DIV_DIV12_5_FVAL                                                0x18
+#define HWIO_GCC_RPMH_QPIC_QPIC_PERF0_DFSR_SRC_DIV_DIV13_FVAL                                                  0x19
+#define HWIO_GCC_RPMH_QPIC_QPIC_PERF0_DFSR_SRC_DIV_DIV13_5_FVAL                                                0x1a
+#define HWIO_GCC_RPMH_QPIC_QPIC_PERF0_DFSR_SRC_DIV_DIV14_FVAL                                                  0x1b
+#define HWIO_GCC_RPMH_QPIC_QPIC_PERF0_DFSR_SRC_DIV_DIV14_5_FVAL                                                0x1c
+#define HWIO_GCC_RPMH_QPIC_QPIC_PERF0_DFSR_SRC_DIV_DIV15_FVAL                                                  0x1d
+#define HWIO_GCC_RPMH_QPIC_QPIC_PERF0_DFSR_SRC_DIV_DIV15_5_FVAL                                                0x1e
+#define HWIO_GCC_RPMH_QPIC_QPIC_PERF0_DFSR_SRC_DIV_DIV16_FVAL                                                  0x1f
+
+#define HWIO_GCC_RPMH_QPIC_QPIC_PERF1_DFSR_ADDR                                                          (GCC_CLK_CTL_REG_REG_BASE      + 0x00039034)
+#define HWIO_GCC_RPMH_QPIC_QPIC_PERF1_DFSR_PHYS                                                          (GCC_CLK_CTL_REG_REG_BASE_PHYS + 0x00039034)
+#define HWIO_GCC_RPMH_QPIC_QPIC_PERF1_DFSR_OFFS                                                          (GCC_CLK_CTL_REG_REG_BASE_OFFS + 0x00039034)
+#define HWIO_GCC_RPMH_QPIC_QPIC_PERF1_DFSR_RMSK                                                              0x371f
+#define HWIO_GCC_RPMH_QPIC_QPIC_PERF1_DFSR_ATTR                                                                 0x3
+#define HWIO_GCC_RPMH_QPIC_QPIC_PERF1_DFSR_IN          \
+        in_dword_masked(HWIO_GCC_RPMH_QPIC_QPIC_PERF1_DFSR_ADDR, HWIO_GCC_RPMH_QPIC_QPIC_PERF1_DFSR_RMSK)
+#define HWIO_GCC_RPMH_QPIC_QPIC_PERF1_DFSR_INM(m)      \
+        in_dword_masked(HWIO_GCC_RPMH_QPIC_QPIC_PERF1_DFSR_ADDR, m)
+#define HWIO_GCC_RPMH_QPIC_QPIC_PERF1_DFSR_OUT(v)      \
+        out_dword(HWIO_GCC_RPMH_QPIC_QPIC_PERF1_DFSR_ADDR,v)
+#define HWIO_GCC_RPMH_QPIC_QPIC_PERF1_DFSR_OUTM(m,v) \
+        out_dword_masked_ns(HWIO_GCC_RPMH_QPIC_QPIC_PERF1_DFSR_ADDR,m,v,HWIO_GCC_RPMH_QPIC_QPIC_PERF1_DFSR_IN)
+#define HWIO_GCC_RPMH_QPIC_QPIC_PERF1_DFSR_MODE_BMSK                                                         0x3000
+#define HWIO_GCC_RPMH_QPIC_QPIC_PERF1_DFSR_MODE_SHFT                                                            0xc
+#define HWIO_GCC_RPMH_QPIC_QPIC_PERF1_DFSR_MODE_BYPASS_FVAL                                                     0x0
+#define HWIO_GCC_RPMH_QPIC_QPIC_PERF1_DFSR_MODE_SWALLOW_FVAL                                                    0x1
+#define HWIO_GCC_RPMH_QPIC_QPIC_PERF1_DFSR_MODE_DUAL_EDGE_FVAL                                                  0x2
+#define HWIO_GCC_RPMH_QPIC_QPIC_PERF1_DFSR_MODE_SINGLE_EDGE_FVAL                                                0x3
+#define HWIO_GCC_RPMH_QPIC_QPIC_PERF1_DFSR_SRC_SEL_BMSK                                                       0x700
+#define HWIO_GCC_RPMH_QPIC_QPIC_PERF1_DFSR_SRC_SEL_SHFT                                                         0x8
+#define HWIO_GCC_RPMH_QPIC_QPIC_PERF1_DFSR_SRC_SEL_SRC0_FVAL                                                    0x0
+#define HWIO_GCC_RPMH_QPIC_QPIC_PERF1_DFSR_SRC_SEL_SRC1_FVAL                                                    0x1
+#define HWIO_GCC_RPMH_QPIC_QPIC_PERF1_DFSR_SRC_SEL_SRC2_FVAL                                                    0x2
+#define HWIO_GCC_RPMH_QPIC_QPIC_PERF1_DFSR_SRC_SEL_SRC3_FVAL                                                    0x3
+#define HWIO_GCC_RPMH_QPIC_QPIC_PERF1_DFSR_SRC_SEL_SRC4_FVAL                                                    0x4
+#define HWIO_GCC_RPMH_QPIC_QPIC_PERF1_DFSR_SRC_SEL_SRC5_FVAL                                                    0x5
+#define HWIO_GCC_RPMH_QPIC_QPIC_PERF1_DFSR_SRC_SEL_SRC6_FVAL                                                    0x6
+#define HWIO_GCC_RPMH_QPIC_QPIC_PERF1_DFSR_SRC_SEL_SRC7_FVAL                                                    0x7
+#define HWIO_GCC_RPMH_QPIC_QPIC_PERF1_DFSR_SRC_DIV_BMSK                                                        0x1f
+#define HWIO_GCC_RPMH_QPIC_QPIC_PERF1_DFSR_SRC_DIV_SHFT                                                         0x0
+#define HWIO_GCC_RPMH_QPIC_QPIC_PERF1_DFSR_SRC_DIV_BYPASS_FVAL                                                  0x0
+#define HWIO_GCC_RPMH_QPIC_QPIC_PERF1_DFSR_SRC_DIV_DIV1_FVAL                                                    0x1
+#define HWIO_GCC_RPMH_QPIC_QPIC_PERF1_DFSR_SRC_DIV_DIV1_5_FVAL                                                  0x2
+#define HWIO_GCC_RPMH_QPIC_QPIC_PERF1_DFSR_SRC_DIV_DIV2_FVAL                                                    0x3
+#define HWIO_GCC_RPMH_QPIC_QPIC_PERF1_DFSR_SRC_DIV_DIV2_5_FVAL                                                  0x4
+#define HWIO_GCC_RPMH_QPIC_QPIC_PERF1_DFSR_SRC_DIV_DIV3_FVAL                                                    0x5
+#define HWIO_GCC_RPMH_QPIC_QPIC_PERF1_DFSR_SRC_DIV_DIV3_5_FVAL                                                  0x6
+#define HWIO_GCC_RPMH_QPIC_QPIC_PERF1_DFSR_SRC_DIV_DIV4_FVAL                                                    0x7
+#define HWIO_GCC_RPMH_QPIC_QPIC_PERF1_DFSR_SRC_DIV_DIV4_5_FVAL                                                  0x8
+#define HWIO_GCC_RPMH_QPIC_QPIC_PERF1_DFSR_SRC_DIV_DIV5_FVAL                                                    0x9
+#define HWIO_GCC_RPMH_QPIC_QPIC_PERF1_DFSR_SRC_DIV_DIV5_5_FVAL                                                  0xa
+#define HWIO_GCC_RPMH_QPIC_QPIC_PERF1_DFSR_SRC_DIV_DIV6_FVAL                                                    0xb
+#define HWIO_GCC_RPMH_QPIC_QPIC_PERF1_DFSR_SRC_DIV_DIV6_5_FVAL                                                  0xc
+#define HWIO_GCC_RPMH_QPIC_QPIC_PERF1_DFSR_SRC_DIV_DIV7_FVAL                                                    0xd
+#define HWIO_GCC_RPMH_QPIC_QPIC_PERF1_DFSR_SRC_DIV_DIV7_5_FVAL                                                  0xe
+#define HWIO_GCC_RPMH_QPIC_QPIC_PERF1_DFSR_SRC_DIV_DIV8_FVAL                                                    0xf
+#define HWIO_GCC_RPMH_QPIC_QPIC_PERF1_DFSR_SRC_DIV_DIV8_5_FVAL                                                 0x10
+#define HWIO_GCC_RPMH_QPIC_QPIC_PERF1_DFSR_SRC_DIV_DIV9_FVAL                                                   0x11
+#define HWIO_GCC_RPMH_QPIC_QPIC_PERF1_DFSR_SRC_DIV_DIV9_5_FVAL                                                 0x12
+#define HWIO_GCC_RPMH_QPIC_QPIC_PERF1_DFSR_SRC_DIV_DIV10_FVAL                                                  0x13
+#define HWIO_GCC_RPMH_QPIC_QPIC_PERF1_DFSR_SRC_DIV_DIV10_5_FVAL                                                0x14
+#define HWIO_GCC_RPMH_QPIC_QPIC_PERF1_DFSR_SRC_DIV_DIV11_FVAL                                                  0x15
+#define HWIO_GCC_RPMH_QPIC_QPIC_PERF1_DFSR_SRC_DIV_DIV11_5_FVAL                                                0x16
+#define HWIO_GCC_RPMH_QPIC_QPIC_PERF1_DFSR_SRC_DIV_DIV12_FVAL                                                  0x17
+#define HWIO_GCC_RPMH_QPIC_QPIC_PERF1_DFSR_SRC_DIV_DIV12_5_FVAL                                                0x18
+#define HWIO_GCC_RPMH_QPIC_QPIC_PERF1_DFSR_SRC_DIV_DIV13_FVAL                                                  0x19
+#define HWIO_GCC_RPMH_QPIC_QPIC_PERF1_DFSR_SRC_DIV_DIV13_5_FVAL                                                0x1a
+#define HWIO_GCC_RPMH_QPIC_QPIC_PERF1_DFSR_SRC_DIV_DIV14_FVAL                                                  0x1b
+#define HWIO_GCC_RPMH_QPIC_QPIC_PERF1_DFSR_SRC_DIV_DIV14_5_FVAL                                                0x1c
+#define HWIO_GCC_RPMH_QPIC_QPIC_PERF1_DFSR_SRC_DIV_DIV15_FVAL                                                  0x1d
+#define HWIO_GCC_RPMH_QPIC_QPIC_PERF1_DFSR_SRC_DIV_DIV15_5_FVAL                                                0x1e
+#define HWIO_GCC_RPMH_QPIC_QPIC_PERF1_DFSR_SRC_DIV_DIV16_FVAL                                                  0x1f
+
+#define HWIO_GCC_RPMH_QPIC_QPIC_PERF2_DFSR_ADDR                                                          (GCC_CLK_CTL_REG_REG_BASE      + 0x00039038)
+#define HWIO_GCC_RPMH_QPIC_QPIC_PERF2_DFSR_PHYS                                                          (GCC_CLK_CTL_REG_REG_BASE_PHYS + 0x00039038)
+#define HWIO_GCC_RPMH_QPIC_QPIC_PERF2_DFSR_OFFS                                                          (GCC_CLK_CTL_REG_REG_BASE_OFFS + 0x00039038)
+#define HWIO_GCC_RPMH_QPIC_QPIC_PERF2_DFSR_RMSK                                                              0x371f
+#define HWIO_GCC_RPMH_QPIC_QPIC_PERF2_DFSR_ATTR                                                                 0x3
+#define HWIO_GCC_RPMH_QPIC_QPIC_PERF2_DFSR_IN          \
+        in_dword_masked(HWIO_GCC_RPMH_QPIC_QPIC_PERF2_DFSR_ADDR, HWIO_GCC_RPMH_QPIC_QPIC_PERF2_DFSR_RMSK)
+#define HWIO_GCC_RPMH_QPIC_QPIC_PERF2_DFSR_INM(m)      \
+        in_dword_masked(HWIO_GCC_RPMH_QPIC_QPIC_PERF2_DFSR_ADDR, m)
+#define HWIO_GCC_RPMH_QPIC_QPIC_PERF2_DFSR_OUT(v)      \
+        out_dword(HWIO_GCC_RPMH_QPIC_QPIC_PERF2_DFSR_ADDR,v)
+#define HWIO_GCC_RPMH_QPIC_QPIC_PERF2_DFSR_OUTM(m,v) \
+        out_dword_masked_ns(HWIO_GCC_RPMH_QPIC_QPIC_PERF2_DFSR_ADDR,m,v,HWIO_GCC_RPMH_QPIC_QPIC_PERF2_DFSR_IN)
+#define HWIO_GCC_RPMH_QPIC_QPIC_PERF2_DFSR_MODE_BMSK                                                         0x3000
+#define HWIO_GCC_RPMH_QPIC_QPIC_PERF2_DFSR_MODE_SHFT                                                            0xc
+#define HWIO_GCC_RPMH_QPIC_QPIC_PERF2_DFSR_MODE_BYPASS_FVAL                                                     0x0
+#define HWIO_GCC_RPMH_QPIC_QPIC_PERF2_DFSR_MODE_SWALLOW_FVAL                                                    0x1
+#define HWIO_GCC_RPMH_QPIC_QPIC_PERF2_DFSR_MODE_DUAL_EDGE_FVAL                                                  0x2
+#define HWIO_GCC_RPMH_QPIC_QPIC_PERF2_DFSR_MODE_SINGLE_EDGE_FVAL                                                0x3
+#define HWIO_GCC_RPMH_QPIC_QPIC_PERF2_DFSR_SRC_SEL_BMSK                                                       0x700
+#define HWIO_GCC_RPMH_QPIC_QPIC_PERF2_DFSR_SRC_SEL_SHFT                                                         0x8
+#define HWIO_GCC_RPMH_QPIC_QPIC_PERF2_DFSR_SRC_SEL_SRC0_FVAL                                                    0x0
+#define HWIO_GCC_RPMH_QPIC_QPIC_PERF2_DFSR_SRC_SEL_SRC1_FVAL                                                    0x1
+#define HWIO_GCC_RPMH_QPIC_QPIC_PERF2_DFSR_SRC_SEL_SRC2_FVAL                                                    0x2
+#define HWIO_GCC_RPMH_QPIC_QPIC_PERF2_DFSR_SRC_SEL_SRC3_FVAL                                                    0x3
+#define HWIO_GCC_RPMH_QPIC_QPIC_PERF2_DFSR_SRC_SEL_SRC4_FVAL                                                    0x4
+#define HWIO_GCC_RPMH_QPIC_QPIC_PERF2_DFSR_SRC_SEL_SRC5_FVAL                                                    0x5
+#define HWIO_GCC_RPMH_QPIC_QPIC_PERF2_DFSR_SRC_SEL_SRC6_FVAL                                                    0x6
+#define HWIO_GCC_RPMH_QPIC_QPIC_PERF2_DFSR_SRC_SEL_SRC7_FVAL                                                    0x7
+#define HWIO_GCC_RPMH_QPIC_QPIC_PERF2_DFSR_SRC_DIV_BMSK                                                        0x1f
+#define HWIO_GCC_RPMH_QPIC_QPIC_PERF2_DFSR_SRC_DIV_SHFT                                                         0x0
+#define HWIO_GCC_RPMH_QPIC_QPIC_PERF2_DFSR_SRC_DIV_BYPASS_FVAL                                                  0x0
+#define HWIO_GCC_RPMH_QPIC_QPIC_PERF2_DFSR_SRC_DIV_DIV1_FVAL                                                    0x1
+#define HWIO_GCC_RPMH_QPIC_QPIC_PERF2_DFSR_SRC_DIV_DIV1_5_FVAL                                                  0x2
+#define HWIO_GCC_RPMH_QPIC_QPIC_PERF2_DFSR_SRC_DIV_DIV2_FVAL                                                    0x3
+#define HWIO_GCC_RPMH_QPIC_QPIC_PERF2_DFSR_SRC_DIV_DIV2_5_FVAL                                                  0x4
+#define HWIO_GCC_RPMH_QPIC_QPIC_PERF2_DFSR_SRC_DIV_DIV3_FVAL                                                    0x5
+#define HWIO_GCC_RPMH_QPIC_QPIC_PERF2_DFSR_SRC_DIV_DIV3_5_FVAL                                                  0x6
+#define HWIO_GCC_RPMH_QPIC_QPIC_PERF2_DFSR_SRC_DIV_DIV4_FVAL                                                    0x7
+#define HWIO_GCC_RPMH_QPIC_QPIC_PERF2_DFSR_SRC_DIV_DIV4_5_FVAL                                                  0x8
+#define HWIO_GCC_RPMH_QPIC_QPIC_PERF2_DFSR_SRC_DIV_DIV5_FVAL                                                    0x9
+#define HWIO_GCC_RPMH_QPIC_QPIC_PERF2_DFSR_SRC_DIV_DIV5_5_FVAL                                                  0xa
+#define HWIO_GCC_RPMH_QPIC_QPIC_PERF2_DFSR_SRC_DIV_DIV6_FVAL                                                    0xb
+#define HWIO_GCC_RPMH_QPIC_QPIC_PERF2_DFSR_SRC_DIV_DIV6_5_FVAL                                                  0xc
+#define HWIO_GCC_RPMH_QPIC_QPIC_PERF2_DFSR_SRC_DIV_DIV7_FVAL                                                    0xd
+#define HWIO_GCC_RPMH_QPIC_QPIC_PERF2_DFSR_SRC_DIV_DIV7_5_FVAL                                                  0xe
+#define HWIO_GCC_RPMH_QPIC_QPIC_PERF2_DFSR_SRC_DIV_DIV8_FVAL                                                    0xf
+#define HWIO_GCC_RPMH_QPIC_QPIC_PERF2_DFSR_SRC_DIV_DIV8_5_FVAL                                                 0x10
+#define HWIO_GCC_RPMH_QPIC_QPIC_PERF2_DFSR_SRC_DIV_DIV9_FVAL                                                   0x11
+#define HWIO_GCC_RPMH_QPIC_QPIC_PERF2_DFSR_SRC_DIV_DIV9_5_FVAL                                                 0x12
+#define HWIO_GCC_RPMH_QPIC_QPIC_PERF2_DFSR_SRC_DIV_DIV10_FVAL                                                  0x13
+#define HWIO_GCC_RPMH_QPIC_QPIC_PERF2_DFSR_SRC_DIV_DIV10_5_FVAL                                                0x14
+#define HWIO_GCC_RPMH_QPIC_QPIC_PERF2_DFSR_SRC_DIV_DIV11_FVAL                                                  0x15
+#define HWIO_GCC_RPMH_QPIC_QPIC_PERF2_DFSR_SRC_DIV_DIV11_5_FVAL                                                0x16
+#define HWIO_GCC_RPMH_QPIC_QPIC_PERF2_DFSR_SRC_DIV_DIV12_FVAL                                                  0x17
+#define HWIO_GCC_RPMH_QPIC_QPIC_PERF2_DFSR_SRC_DIV_DIV12_5_FVAL                                                0x18
+#define HWIO_GCC_RPMH_QPIC_QPIC_PERF2_DFSR_SRC_DIV_DIV13_FVAL                                                  0x19
+#define HWIO_GCC_RPMH_QPIC_QPIC_PERF2_DFSR_SRC_DIV_DIV13_5_FVAL                                                0x1a
+#define HWIO_GCC_RPMH_QPIC_QPIC_PERF2_DFSR_SRC_DIV_DIV14_FVAL                                                  0x1b
+#define HWIO_GCC_RPMH_QPIC_QPIC_PERF2_DFSR_SRC_DIV_DIV14_5_FVAL                                                0x1c
+#define HWIO_GCC_RPMH_QPIC_QPIC_PERF2_DFSR_SRC_DIV_DIV15_FVAL                                                  0x1d
+#define HWIO_GCC_RPMH_QPIC_QPIC_PERF2_DFSR_SRC_DIV_DIV15_5_FVAL                                                0x1e
+#define HWIO_GCC_RPMH_QPIC_QPIC_PERF2_DFSR_SRC_DIV_DIV16_FVAL                                                  0x1f
+
+#define HWIO_GCC_RPMH_QPIC_QPIC_PERF3_DFSR_ADDR                                                          (GCC_CLK_CTL_REG_REG_BASE      + 0x0003903c)
+#define HWIO_GCC_RPMH_QPIC_QPIC_PERF3_DFSR_PHYS                                                          (GCC_CLK_CTL_REG_REG_BASE_PHYS + 0x0003903c)
+#define HWIO_GCC_RPMH_QPIC_QPIC_PERF3_DFSR_OFFS                                                          (GCC_CLK_CTL_REG_REG_BASE_OFFS + 0x0003903c)
+#define HWIO_GCC_RPMH_QPIC_QPIC_PERF3_DFSR_RMSK                                                              0x371f
+#define HWIO_GCC_RPMH_QPIC_QPIC_PERF3_DFSR_ATTR                                                                 0x3
+#define HWIO_GCC_RPMH_QPIC_QPIC_PERF3_DFSR_IN          \
+        in_dword_masked(HWIO_GCC_RPMH_QPIC_QPIC_PERF3_DFSR_ADDR, HWIO_GCC_RPMH_QPIC_QPIC_PERF3_DFSR_RMSK)
+#define HWIO_GCC_RPMH_QPIC_QPIC_PERF3_DFSR_INM(m)      \
+        in_dword_masked(HWIO_GCC_RPMH_QPIC_QPIC_PERF3_DFSR_ADDR, m)
+#define HWIO_GCC_RPMH_QPIC_QPIC_PERF3_DFSR_OUT(v)      \
+        out_dword(HWIO_GCC_RPMH_QPIC_QPIC_PERF3_DFSR_ADDR,v)
+#define HWIO_GCC_RPMH_QPIC_QPIC_PERF3_DFSR_OUTM(m,v) \
+        out_dword_masked_ns(HWIO_GCC_RPMH_QPIC_QPIC_PERF3_DFSR_ADDR,m,v,HWIO_GCC_RPMH_QPIC_QPIC_PERF3_DFSR_IN)
+#define HWIO_GCC_RPMH_QPIC_QPIC_PERF3_DFSR_MODE_BMSK                                                         0x3000
+#define HWIO_GCC_RPMH_QPIC_QPIC_PERF3_DFSR_MODE_SHFT                                                            0xc
+#define HWIO_GCC_RPMH_QPIC_QPIC_PERF3_DFSR_MODE_BYPASS_FVAL                                                     0x0
+#define HWIO_GCC_RPMH_QPIC_QPIC_PERF3_DFSR_MODE_SWALLOW_FVAL                                                    0x1
+#define HWIO_GCC_RPMH_QPIC_QPIC_PERF3_DFSR_MODE_DUAL_EDGE_FVAL                                                  0x2
+#define HWIO_GCC_RPMH_QPIC_QPIC_PERF3_DFSR_MODE_SINGLE_EDGE_FVAL                                                0x3
+#define HWIO_GCC_RPMH_QPIC_QPIC_PERF3_DFSR_SRC_SEL_BMSK                                                       0x700
+#define HWIO_GCC_RPMH_QPIC_QPIC_PERF3_DFSR_SRC_SEL_SHFT                                                         0x8
+#define HWIO_GCC_RPMH_QPIC_QPIC_PERF3_DFSR_SRC_SEL_SRC0_FVAL                                                    0x0
+#define HWIO_GCC_RPMH_QPIC_QPIC_PERF3_DFSR_SRC_SEL_SRC1_FVAL                                                    0x1
+#define HWIO_GCC_RPMH_QPIC_QPIC_PERF3_DFSR_SRC_SEL_SRC2_FVAL                                                    0x2
+#define HWIO_GCC_RPMH_QPIC_QPIC_PERF3_DFSR_SRC_SEL_SRC3_FVAL                                                    0x3
+#define HWIO_GCC_RPMH_QPIC_QPIC_PERF3_DFSR_SRC_SEL_SRC4_FVAL                                                    0x4
+#define HWIO_GCC_RPMH_QPIC_QPIC_PERF3_DFSR_SRC_SEL_SRC5_FVAL                                                    0x5
+#define HWIO_GCC_RPMH_QPIC_QPIC_PERF3_DFSR_SRC_SEL_SRC6_FVAL                                                    0x6
+#define HWIO_GCC_RPMH_QPIC_QPIC_PERF3_DFSR_SRC_SEL_SRC7_FVAL                                                    0x7
+#define HWIO_GCC_RPMH_QPIC_QPIC_PERF3_DFSR_SRC_DIV_BMSK                                                        0x1f
+#define HWIO_GCC_RPMH_QPIC_QPIC_PERF3_DFSR_SRC_DIV_SHFT                                                         0x0
+#define HWIO_GCC_RPMH_QPIC_QPIC_PERF3_DFSR_SRC_DIV_BYPASS_FVAL                                                  0x0
+#define HWIO_GCC_RPMH_QPIC_QPIC_PERF3_DFSR_SRC_DIV_DIV1_FVAL                                                    0x1
+#define HWIO_GCC_RPMH_QPIC_QPIC_PERF3_DFSR_SRC_DIV_DIV1_5_FVAL                                                  0x2
+#define HWIO_GCC_RPMH_QPIC_QPIC_PERF3_DFSR_SRC_DIV_DIV2_FVAL                                                    0x3
+#define HWIO_GCC_RPMH_QPIC_QPIC_PERF3_DFSR_SRC_DIV_DIV2_5_FVAL                                                  0x4
+#define HWIO_GCC_RPMH_QPIC_QPIC_PERF3_DFSR_SRC_DIV_DIV3_FVAL                                                    0x5
+#define HWIO_GCC_RPMH_QPIC_QPIC_PERF3_DFSR_SRC_DIV_DIV3_5_FVAL                                                  0x6
+#define HWIO_GCC_RPMH_QPIC_QPIC_PERF3_DFSR_SRC_DIV_DIV4_FVAL                                                    0x7
+#define HWIO_GCC_RPMH_QPIC_QPIC_PERF3_DFSR_SRC_DIV_DIV4_5_FVAL                                                  0x8
+#define HWIO_GCC_RPMH_QPIC_QPIC_PERF3_DFSR_SRC_DIV_DIV5_FVAL                                                    0x9
+#define HWIO_GCC_RPMH_QPIC_QPIC_PERF3_DFSR_SRC_DIV_DIV5_5_FVAL                                                  0xa
+#define HWIO_GCC_RPMH_QPIC_QPIC_PERF3_DFSR_SRC_DIV_DIV6_FVAL                                                    0xb
+#define HWIO_GCC_RPMH_QPIC_QPIC_PERF3_DFSR_SRC_DIV_DIV6_5_FVAL                                                  0xc
+#define HWIO_GCC_RPMH_QPIC_QPIC_PERF3_DFSR_SRC_DIV_DIV7_FVAL                                                    0xd
+#define HWIO_GCC_RPMH_QPIC_QPIC_PERF3_DFSR_SRC_DIV_DIV7_5_FVAL                                                  0xe
+#define HWIO_GCC_RPMH_QPIC_QPIC_PERF3_DFSR_SRC_DIV_DIV8_FVAL                                                    0xf
+#define HWIO_GCC_RPMH_QPIC_QPIC_PERF3_DFSR_SRC_DIV_DIV8_5_FVAL                                                 0x10
+#define HWIO_GCC_RPMH_QPIC_QPIC_PERF3_DFSR_SRC_DIV_DIV9_FVAL                                                   0x11
+#define HWIO_GCC_RPMH_QPIC_QPIC_PERF3_DFSR_SRC_DIV_DIV9_5_FVAL                                                 0x12
+#define HWIO_GCC_RPMH_QPIC_QPIC_PERF3_DFSR_SRC_DIV_DIV10_FVAL                                                  0x13
+#define HWIO_GCC_RPMH_QPIC_QPIC_PERF3_DFSR_SRC_DIV_DIV10_5_FVAL                                                0x14
+#define HWIO_GCC_RPMH_QPIC_QPIC_PERF3_DFSR_SRC_DIV_DIV11_FVAL                                                  0x15
+#define HWIO_GCC_RPMH_QPIC_QPIC_PERF3_DFSR_SRC_DIV_DIV11_5_FVAL                                                0x16
+#define HWIO_GCC_RPMH_QPIC_QPIC_PERF3_DFSR_SRC_DIV_DIV12_FVAL                                                  0x17
+#define HWIO_GCC_RPMH_QPIC_QPIC_PERF3_DFSR_SRC_DIV_DIV12_5_FVAL                                                0x18
+#define HWIO_GCC_RPMH_QPIC_QPIC_PERF3_DFSR_SRC_DIV_DIV13_FVAL                                                  0x19
+#define HWIO_GCC_RPMH_QPIC_QPIC_PERF3_DFSR_SRC_DIV_DIV13_5_FVAL                                                0x1a
+#define HWIO_GCC_RPMH_QPIC_QPIC_PERF3_DFSR_SRC_DIV_DIV14_FVAL                                                  0x1b
+#define HWIO_GCC_RPMH_QPIC_QPIC_PERF3_DFSR_SRC_DIV_DIV14_5_FVAL                                                0x1c
+#define HWIO_GCC_RPMH_QPIC_QPIC_PERF3_DFSR_SRC_DIV_DIV15_FVAL                                                  0x1d
+#define HWIO_GCC_RPMH_QPIC_QPIC_PERF3_DFSR_SRC_DIV_DIV15_5_FVAL                                                0x1e
+#define HWIO_GCC_RPMH_QPIC_QPIC_PERF3_DFSR_SRC_DIV_DIV16_FVAL                                                  0x1f
+
+#define HWIO_GCC_RPMH_QPIC_QPIC_PERF4_DFSR_ADDR                                                          (GCC_CLK_CTL_REG_REG_BASE      + 0x00039040)
+#define HWIO_GCC_RPMH_QPIC_QPIC_PERF4_DFSR_PHYS                                                          (GCC_CLK_CTL_REG_REG_BASE_PHYS + 0x00039040)
+#define HWIO_GCC_RPMH_QPIC_QPIC_PERF4_DFSR_OFFS                                                          (GCC_CLK_CTL_REG_REG_BASE_OFFS + 0x00039040)
+#define HWIO_GCC_RPMH_QPIC_QPIC_PERF4_DFSR_RMSK                                                              0x371f
+#define HWIO_GCC_RPMH_QPIC_QPIC_PERF4_DFSR_ATTR                                                                 0x3
+#define HWIO_GCC_RPMH_QPIC_QPIC_PERF4_DFSR_IN          \
+        in_dword_masked(HWIO_GCC_RPMH_QPIC_QPIC_PERF4_DFSR_ADDR, HWIO_GCC_RPMH_QPIC_QPIC_PERF4_DFSR_RMSK)
+#define HWIO_GCC_RPMH_QPIC_QPIC_PERF4_DFSR_INM(m)      \
+        in_dword_masked(HWIO_GCC_RPMH_QPIC_QPIC_PERF4_DFSR_ADDR, m)
+#define HWIO_GCC_RPMH_QPIC_QPIC_PERF4_DFSR_OUT(v)      \
+        out_dword(HWIO_GCC_RPMH_QPIC_QPIC_PERF4_DFSR_ADDR,v)
+#define HWIO_GCC_RPMH_QPIC_QPIC_PERF4_DFSR_OUTM(m,v) \
+        out_dword_masked_ns(HWIO_GCC_RPMH_QPIC_QPIC_PERF4_DFSR_ADDR,m,v,HWIO_GCC_RPMH_QPIC_QPIC_PERF4_DFSR_IN)
+#define HWIO_GCC_RPMH_QPIC_QPIC_PERF4_DFSR_MODE_BMSK                                                         0x3000
+#define HWIO_GCC_RPMH_QPIC_QPIC_PERF4_DFSR_MODE_SHFT                                                            0xc
+#define HWIO_GCC_RPMH_QPIC_QPIC_PERF4_DFSR_MODE_BYPASS_FVAL                                                     0x0
+#define HWIO_GCC_RPMH_QPIC_QPIC_PERF4_DFSR_MODE_SWALLOW_FVAL                                                    0x1
+#define HWIO_GCC_RPMH_QPIC_QPIC_PERF4_DFSR_MODE_DUAL_EDGE_FVAL                                                  0x2
+#define HWIO_GCC_RPMH_QPIC_QPIC_PERF4_DFSR_MODE_SINGLE_EDGE_FVAL                                                0x3
+#define HWIO_GCC_RPMH_QPIC_QPIC_PERF4_DFSR_SRC_SEL_BMSK                                                       0x700
+#define HWIO_GCC_RPMH_QPIC_QPIC_PERF4_DFSR_SRC_SEL_SHFT                                                         0x8
+#define HWIO_GCC_RPMH_QPIC_QPIC_PERF4_DFSR_SRC_SEL_SRC0_FVAL                                                    0x0
+#define HWIO_GCC_RPMH_QPIC_QPIC_PERF4_DFSR_SRC_SEL_SRC1_FVAL                                                    0x1
+#define HWIO_GCC_RPMH_QPIC_QPIC_PERF4_DFSR_SRC_SEL_SRC2_FVAL                                                    0x2
+#define HWIO_GCC_RPMH_QPIC_QPIC_PERF4_DFSR_SRC_SEL_SRC3_FVAL                                                    0x3
+#define HWIO_GCC_RPMH_QPIC_QPIC_PERF4_DFSR_SRC_SEL_SRC4_FVAL                                                    0x4
+#define HWIO_GCC_RPMH_QPIC_QPIC_PERF4_DFSR_SRC_SEL_SRC5_FVAL                                                    0x5
+#define HWIO_GCC_RPMH_QPIC_QPIC_PERF4_DFSR_SRC_SEL_SRC6_FVAL                                                    0x6
+#define HWIO_GCC_RPMH_QPIC_QPIC_PERF4_DFSR_SRC_SEL_SRC7_FVAL                                                    0x7
+#define HWIO_GCC_RPMH_QPIC_QPIC_PERF4_DFSR_SRC_DIV_BMSK                                                        0x1f
+#define HWIO_GCC_RPMH_QPIC_QPIC_PERF4_DFSR_SRC_DIV_SHFT                                                         0x0
+#define HWIO_GCC_RPMH_QPIC_QPIC_PERF4_DFSR_SRC_DIV_BYPASS_FVAL                                                  0x0
+#define HWIO_GCC_RPMH_QPIC_QPIC_PERF4_DFSR_SRC_DIV_DIV1_FVAL                                                    0x1
+#define HWIO_GCC_RPMH_QPIC_QPIC_PERF4_DFSR_SRC_DIV_DIV1_5_FVAL                                                  0x2
+#define HWIO_GCC_RPMH_QPIC_QPIC_PERF4_DFSR_SRC_DIV_DIV2_FVAL                                                    0x3
+#define HWIO_GCC_RPMH_QPIC_QPIC_PERF4_DFSR_SRC_DIV_DIV2_5_FVAL                                                  0x4
+#define HWIO_GCC_RPMH_QPIC_QPIC_PERF4_DFSR_SRC_DIV_DIV3_FVAL                                                    0x5
+#define HWIO_GCC_RPMH_QPIC_QPIC_PERF4_DFSR_SRC_DIV_DIV3_5_FVAL                                                  0x6
+#define HWIO_GCC_RPMH_QPIC_QPIC_PERF4_DFSR_SRC_DIV_DIV4_FVAL                                                    0x7
+#define HWIO_GCC_RPMH_QPIC_QPIC_PERF4_DFSR_SRC_DIV_DIV4_5_FVAL                                                  0x8
+#define HWIO_GCC_RPMH_QPIC_QPIC_PERF4_DFSR_SRC_DIV_DIV5_FVAL                                                    0x9
+#define HWIO_GCC_RPMH_QPIC_QPIC_PERF4_DFSR_SRC_DIV_DIV5_5_FVAL                                                  0xa
+#define HWIO_GCC_RPMH_QPIC_QPIC_PERF4_DFSR_SRC_DIV_DIV6_FVAL                                                    0xb
+#define HWIO_GCC_RPMH_QPIC_QPIC_PERF4_DFSR_SRC_DIV_DIV6_5_FVAL                                                  0xc
+#define HWIO_GCC_RPMH_QPIC_QPIC_PERF4_DFSR_SRC_DIV_DIV7_FVAL                                                    0xd
+#define HWIO_GCC_RPMH_QPIC_QPIC_PERF4_DFSR_SRC_DIV_DIV7_5_FVAL                                                  0xe
+#define HWIO_GCC_RPMH_QPIC_QPIC_PERF4_DFSR_SRC_DIV_DIV8_FVAL                                                    0xf
+#define HWIO_GCC_RPMH_QPIC_QPIC_PERF4_DFSR_SRC_DIV_DIV8_5_FVAL                                                 0x10
+#define HWIO_GCC_RPMH_QPIC_QPIC_PERF4_DFSR_SRC_DIV_DIV9_FVAL                                                   0x11
+#define HWIO_GCC_RPMH_QPIC_QPIC_PERF4_DFSR_SRC_DIV_DIV9_5_FVAL                                                 0x12
+#define HWIO_GCC_RPMH_QPIC_QPIC_PERF4_DFSR_SRC_DIV_DIV10_FVAL                                                  0x13
+#define HWIO_GCC_RPMH_QPIC_QPIC_PERF4_DFSR_SRC_DIV_DIV10_5_FVAL                                                0x14
+#define HWIO_GCC_RPMH_QPIC_QPIC_PERF4_DFSR_SRC_DIV_DIV11_FVAL                                                  0x15
+#define HWIO_GCC_RPMH_QPIC_QPIC_PERF4_DFSR_SRC_DIV_DIV11_5_FVAL                                                0x16
+#define HWIO_GCC_RPMH_QPIC_QPIC_PERF4_DFSR_SRC_DIV_DIV12_FVAL                                                  0x17
+#define HWIO_GCC_RPMH_QPIC_QPIC_PERF4_DFSR_SRC_DIV_DIV12_5_FVAL                                                0x18
+#define HWIO_GCC_RPMH_QPIC_QPIC_PERF4_DFSR_SRC_DIV_DIV13_FVAL                                                  0x19
+#define HWIO_GCC_RPMH_QPIC_QPIC_PERF4_DFSR_SRC_DIV_DIV13_5_FVAL                                                0x1a
+#define HWIO_GCC_RPMH_QPIC_QPIC_PERF4_DFSR_SRC_DIV_DIV14_FVAL                                                  0x1b
+#define HWIO_GCC_RPMH_QPIC_QPIC_PERF4_DFSR_SRC_DIV_DIV14_5_FVAL                                                0x1c
+#define HWIO_GCC_RPMH_QPIC_QPIC_PERF4_DFSR_SRC_DIV_DIV15_FVAL                                                  0x1d
+#define HWIO_GCC_RPMH_QPIC_QPIC_PERF4_DFSR_SRC_DIV_DIV15_5_FVAL                                                0x1e
+#define HWIO_GCC_RPMH_QPIC_QPIC_PERF4_DFSR_SRC_DIV_DIV16_FVAL                                                  0x1f
+
+#define HWIO_GCC_RPMH_QPIC_QPIC_PERF5_DFSR_ADDR                                                          (GCC_CLK_CTL_REG_REG_BASE      + 0x00039044)
+#define HWIO_GCC_RPMH_QPIC_QPIC_PERF5_DFSR_PHYS                                                          (GCC_CLK_CTL_REG_REG_BASE_PHYS + 0x00039044)
+#define HWIO_GCC_RPMH_QPIC_QPIC_PERF5_DFSR_OFFS                                                          (GCC_CLK_CTL_REG_REG_BASE_OFFS + 0x00039044)
+#define HWIO_GCC_RPMH_QPIC_QPIC_PERF5_DFSR_RMSK                                                              0x371f
+#define HWIO_GCC_RPMH_QPIC_QPIC_PERF5_DFSR_ATTR                                                                 0x3
+#define HWIO_GCC_RPMH_QPIC_QPIC_PERF5_DFSR_IN          \
+        in_dword_masked(HWIO_GCC_RPMH_QPIC_QPIC_PERF5_DFSR_ADDR, HWIO_GCC_RPMH_QPIC_QPIC_PERF5_DFSR_RMSK)
+#define HWIO_GCC_RPMH_QPIC_QPIC_PERF5_DFSR_INM(m)      \
+        in_dword_masked(HWIO_GCC_RPMH_QPIC_QPIC_PERF5_DFSR_ADDR, m)
+#define HWIO_GCC_RPMH_QPIC_QPIC_PERF5_DFSR_OUT(v)      \
+        out_dword(HWIO_GCC_RPMH_QPIC_QPIC_PERF5_DFSR_ADDR,v)
+#define HWIO_GCC_RPMH_QPIC_QPIC_PERF5_DFSR_OUTM(m,v) \
+        out_dword_masked_ns(HWIO_GCC_RPMH_QPIC_QPIC_PERF5_DFSR_ADDR,m,v,HWIO_GCC_RPMH_QPIC_QPIC_PERF5_DFSR_IN)
+#define HWIO_GCC_RPMH_QPIC_QPIC_PERF5_DFSR_MODE_BMSK                                                         0x3000
+#define HWIO_GCC_RPMH_QPIC_QPIC_PERF5_DFSR_MODE_SHFT                                                            0xc
+#define HWIO_GCC_RPMH_QPIC_QPIC_PERF5_DFSR_MODE_BYPASS_FVAL                                                     0x0
+#define HWIO_GCC_RPMH_QPIC_QPIC_PERF5_DFSR_MODE_SWALLOW_FVAL                                                    0x1
+#define HWIO_GCC_RPMH_QPIC_QPIC_PERF5_DFSR_MODE_DUAL_EDGE_FVAL                                                  0x2
+#define HWIO_GCC_RPMH_QPIC_QPIC_PERF5_DFSR_MODE_SINGLE_EDGE_FVAL                                                0x3
+#define HWIO_GCC_RPMH_QPIC_QPIC_PERF5_DFSR_SRC_SEL_BMSK                                                       0x700
+#define HWIO_GCC_RPMH_QPIC_QPIC_PERF5_DFSR_SRC_SEL_SHFT                                                         0x8
+#define HWIO_GCC_RPMH_QPIC_QPIC_PERF5_DFSR_SRC_SEL_SRC0_FVAL                                                    0x0
+#define HWIO_GCC_RPMH_QPIC_QPIC_PERF5_DFSR_SRC_SEL_SRC1_FVAL                                                    0x1
+#define HWIO_GCC_RPMH_QPIC_QPIC_PERF5_DFSR_SRC_SEL_SRC2_FVAL                                                    0x2
+#define HWIO_GCC_RPMH_QPIC_QPIC_PERF5_DFSR_SRC_SEL_SRC3_FVAL                                                    0x3
+#define HWIO_GCC_RPMH_QPIC_QPIC_PERF5_DFSR_SRC_SEL_SRC4_FVAL                                                    0x4
+#define HWIO_GCC_RPMH_QPIC_QPIC_PERF5_DFSR_SRC_SEL_SRC5_FVAL                                                    0x5
+#define HWIO_GCC_RPMH_QPIC_QPIC_PERF5_DFSR_SRC_SEL_SRC6_FVAL                                                    0x6
+#define HWIO_GCC_RPMH_QPIC_QPIC_PERF5_DFSR_SRC_SEL_SRC7_FVAL                                                    0x7
+#define HWIO_GCC_RPMH_QPIC_QPIC_PERF5_DFSR_SRC_DIV_BMSK                                                        0x1f
+#define HWIO_GCC_RPMH_QPIC_QPIC_PERF5_DFSR_SRC_DIV_SHFT                                                         0x0
+#define HWIO_GCC_RPMH_QPIC_QPIC_PERF5_DFSR_SRC_DIV_BYPASS_FVAL                                                  0x0
+#define HWIO_GCC_RPMH_QPIC_QPIC_PERF5_DFSR_SRC_DIV_DIV1_FVAL                                                    0x1
+#define HWIO_GCC_RPMH_QPIC_QPIC_PERF5_DFSR_SRC_DIV_DIV1_5_FVAL                                                  0x2
+#define HWIO_GCC_RPMH_QPIC_QPIC_PERF5_DFSR_SRC_DIV_DIV2_FVAL                                                    0x3
+#define HWIO_GCC_RPMH_QPIC_QPIC_PERF5_DFSR_SRC_DIV_DIV2_5_FVAL                                                  0x4
+#define HWIO_GCC_RPMH_QPIC_QPIC_PERF5_DFSR_SRC_DIV_DIV3_FVAL                                                    0x5
+#define HWIO_GCC_RPMH_QPIC_QPIC_PERF5_DFSR_SRC_DIV_DIV3_5_FVAL                                                  0x6
+#define HWIO_GCC_RPMH_QPIC_QPIC_PERF5_DFSR_SRC_DIV_DIV4_FVAL                                                    0x7
+#define HWIO_GCC_RPMH_QPIC_QPIC_PERF5_DFSR_SRC_DIV_DIV4_5_FVAL                                                  0x8
+#define HWIO_GCC_RPMH_QPIC_QPIC_PERF5_DFSR_SRC_DIV_DIV5_FVAL                                                    0x9
+#define HWIO_GCC_RPMH_QPIC_QPIC_PERF5_DFSR_SRC_DIV_DIV5_5_FVAL                                                  0xa
+#define HWIO_GCC_RPMH_QPIC_QPIC_PERF5_DFSR_SRC_DIV_DIV6_FVAL                                                    0xb
+#define HWIO_GCC_RPMH_QPIC_QPIC_PERF5_DFSR_SRC_DIV_DIV6_5_FVAL                                                  0xc
+#define HWIO_GCC_RPMH_QPIC_QPIC_PERF5_DFSR_SRC_DIV_DIV7_FVAL                                                    0xd
+#define HWIO_GCC_RPMH_QPIC_QPIC_PERF5_DFSR_SRC_DIV_DIV7_5_FVAL                                                  0xe
+#define HWIO_GCC_RPMH_QPIC_QPIC_PERF5_DFSR_SRC_DIV_DIV8_FVAL                                                    0xf
+#define HWIO_GCC_RPMH_QPIC_QPIC_PERF5_DFSR_SRC_DIV_DIV8_5_FVAL                                                 0x10
+#define HWIO_GCC_RPMH_QPIC_QPIC_PERF5_DFSR_SRC_DIV_DIV9_FVAL                                                   0x11
+#define HWIO_GCC_RPMH_QPIC_QPIC_PERF5_DFSR_SRC_DIV_DIV9_5_FVAL                                                 0x12
+#define HWIO_GCC_RPMH_QPIC_QPIC_PERF5_DFSR_SRC_DIV_DIV10_FVAL                                                  0x13
+#define HWIO_GCC_RPMH_QPIC_QPIC_PERF5_DFSR_SRC_DIV_DIV10_5_FVAL                                                0x14
+#define HWIO_GCC_RPMH_QPIC_QPIC_PERF5_DFSR_SRC_DIV_DIV11_FVAL                                                  0x15
+#define HWIO_GCC_RPMH_QPIC_QPIC_PERF5_DFSR_SRC_DIV_DIV11_5_FVAL                                                0x16
+#define HWIO_GCC_RPMH_QPIC_QPIC_PERF5_DFSR_SRC_DIV_DIV12_FVAL                                                  0x17
+#define HWIO_GCC_RPMH_QPIC_QPIC_PERF5_DFSR_SRC_DIV_DIV12_5_FVAL                                                0x18
+#define HWIO_GCC_RPMH_QPIC_QPIC_PERF5_DFSR_SRC_DIV_DIV13_FVAL                                                  0x19
+#define HWIO_GCC_RPMH_QPIC_QPIC_PERF5_DFSR_SRC_DIV_DIV13_5_FVAL                                                0x1a
+#define HWIO_GCC_RPMH_QPIC_QPIC_PERF5_DFSR_SRC_DIV_DIV14_FVAL                                                  0x1b
+#define HWIO_GCC_RPMH_QPIC_QPIC_PERF5_DFSR_SRC_DIV_DIV14_5_FVAL                                                0x1c
+#define HWIO_GCC_RPMH_QPIC_QPIC_PERF5_DFSR_SRC_DIV_DIV15_FVAL                                                  0x1d
+#define HWIO_GCC_RPMH_QPIC_QPIC_PERF5_DFSR_SRC_DIV_DIV15_5_FVAL                                                0x1e
+#define HWIO_GCC_RPMH_QPIC_QPIC_PERF5_DFSR_SRC_DIV_DIV16_FVAL                                                  0x1f
+
+#define HWIO_GCC_RPMH_QPIC_QPIC_PERF6_DFSR_ADDR                                                          (GCC_CLK_CTL_REG_REG_BASE      + 0x00039048)
+#define HWIO_GCC_RPMH_QPIC_QPIC_PERF6_DFSR_PHYS                                                          (GCC_CLK_CTL_REG_REG_BASE_PHYS + 0x00039048)
+#define HWIO_GCC_RPMH_QPIC_QPIC_PERF6_DFSR_OFFS                                                          (GCC_CLK_CTL_REG_REG_BASE_OFFS + 0x00039048)
+#define HWIO_GCC_RPMH_QPIC_QPIC_PERF6_DFSR_RMSK                                                              0x371f
+#define HWIO_GCC_RPMH_QPIC_QPIC_PERF6_DFSR_ATTR                                                                 0x3
+#define HWIO_GCC_RPMH_QPIC_QPIC_PERF6_DFSR_IN          \
+        in_dword_masked(HWIO_GCC_RPMH_QPIC_QPIC_PERF6_DFSR_ADDR, HWIO_GCC_RPMH_QPIC_QPIC_PERF6_DFSR_RMSK)
+#define HWIO_GCC_RPMH_QPIC_QPIC_PERF6_DFSR_INM(m)      \
+        in_dword_masked(HWIO_GCC_RPMH_QPIC_QPIC_PERF6_DFSR_ADDR, m)
+#define HWIO_GCC_RPMH_QPIC_QPIC_PERF6_DFSR_OUT(v)      \
+        out_dword(HWIO_GCC_RPMH_QPIC_QPIC_PERF6_DFSR_ADDR,v)
+#define HWIO_GCC_RPMH_QPIC_QPIC_PERF6_DFSR_OUTM(m,v) \
+        out_dword_masked_ns(HWIO_GCC_RPMH_QPIC_QPIC_PERF6_DFSR_ADDR,m,v,HWIO_GCC_RPMH_QPIC_QPIC_PERF6_DFSR_IN)
+#define HWIO_GCC_RPMH_QPIC_QPIC_PERF6_DFSR_MODE_BMSK                                                         0x3000
+#define HWIO_GCC_RPMH_QPIC_QPIC_PERF6_DFSR_MODE_SHFT                                                            0xc
+#define HWIO_GCC_RPMH_QPIC_QPIC_PERF6_DFSR_MODE_BYPASS_FVAL                                                     0x0
+#define HWIO_GCC_RPMH_QPIC_QPIC_PERF6_DFSR_MODE_SWALLOW_FVAL                                                    0x1
+#define HWIO_GCC_RPMH_QPIC_QPIC_PERF6_DFSR_MODE_DUAL_EDGE_FVAL                                                  0x2
+#define HWIO_GCC_RPMH_QPIC_QPIC_PERF6_DFSR_MODE_SINGLE_EDGE_FVAL                                                0x3
+#define HWIO_GCC_RPMH_QPIC_QPIC_PERF6_DFSR_SRC_SEL_BMSK                                                       0x700
+#define HWIO_GCC_RPMH_QPIC_QPIC_PERF6_DFSR_SRC_SEL_SHFT                                                         0x8
+#define HWIO_GCC_RPMH_QPIC_QPIC_PERF6_DFSR_SRC_SEL_SRC0_FVAL                                                    0x0
+#define HWIO_GCC_RPMH_QPIC_QPIC_PERF6_DFSR_SRC_SEL_SRC1_FVAL                                                    0x1
+#define HWIO_GCC_RPMH_QPIC_QPIC_PERF6_DFSR_SRC_SEL_SRC2_FVAL                                                    0x2
+#define HWIO_GCC_RPMH_QPIC_QPIC_PERF6_DFSR_SRC_SEL_SRC3_FVAL                                                    0x3
+#define HWIO_GCC_RPMH_QPIC_QPIC_PERF6_DFSR_SRC_SEL_SRC4_FVAL                                                    0x4
+#define HWIO_GCC_RPMH_QPIC_QPIC_PERF6_DFSR_SRC_SEL_SRC5_FVAL                                                    0x5
+#define HWIO_GCC_RPMH_QPIC_QPIC_PERF6_DFSR_SRC_SEL_SRC6_FVAL                                                    0x6
+#define HWIO_GCC_RPMH_QPIC_QPIC_PERF6_DFSR_SRC_SEL_SRC7_FVAL                                                    0x7
+#define HWIO_GCC_RPMH_QPIC_QPIC_PERF6_DFSR_SRC_DIV_BMSK                                                        0x1f
+#define HWIO_GCC_RPMH_QPIC_QPIC_PERF6_DFSR_SRC_DIV_SHFT                                                         0x0
+#define HWIO_GCC_RPMH_QPIC_QPIC_PERF6_DFSR_SRC_DIV_BYPASS_FVAL                                                  0x0
+#define HWIO_GCC_RPMH_QPIC_QPIC_PERF6_DFSR_SRC_DIV_DIV1_FVAL                                                    0x1
+#define HWIO_GCC_RPMH_QPIC_QPIC_PERF6_DFSR_SRC_DIV_DIV1_5_FVAL                                                  0x2
+#define HWIO_GCC_RPMH_QPIC_QPIC_PERF6_DFSR_SRC_DIV_DIV2_FVAL                                                    0x3
+#define HWIO_GCC_RPMH_QPIC_QPIC_PERF6_DFSR_SRC_DIV_DIV2_5_FVAL                                                  0x4
+#define HWIO_GCC_RPMH_QPIC_QPIC_PERF6_DFSR_SRC_DIV_DIV3_FVAL                                                    0x5
+#define HWIO_GCC_RPMH_QPIC_QPIC_PERF6_DFSR_SRC_DIV_DIV3_5_FVAL                                                  0x6
+#define HWIO_GCC_RPMH_QPIC_QPIC_PERF6_DFSR_SRC_DIV_DIV4_FVAL                                                    0x7
+#define HWIO_GCC_RPMH_QPIC_QPIC_PERF6_DFSR_SRC_DIV_DIV4_5_FVAL                                                  0x8
+#define HWIO_GCC_RPMH_QPIC_QPIC_PERF6_DFSR_SRC_DIV_DIV5_FVAL                                                    0x9
+#define HWIO_GCC_RPMH_QPIC_QPIC_PERF6_DFSR_SRC_DIV_DIV5_5_FVAL                                                  0xa
+#define HWIO_GCC_RPMH_QPIC_QPIC_PERF6_DFSR_SRC_DIV_DIV6_FVAL                                                    0xb
+#define HWIO_GCC_RPMH_QPIC_QPIC_PERF6_DFSR_SRC_DIV_DIV6_5_FVAL                                                  0xc
+#define HWIO_GCC_RPMH_QPIC_QPIC_PERF6_DFSR_SRC_DIV_DIV7_FVAL                                                    0xd
+#define HWIO_GCC_RPMH_QPIC_QPIC_PERF6_DFSR_SRC_DIV_DIV7_5_FVAL                                                  0xe
+#define HWIO_GCC_RPMH_QPIC_QPIC_PERF6_DFSR_SRC_DIV_DIV8_FVAL                                                    0xf
+#define HWIO_GCC_RPMH_QPIC_QPIC_PERF6_DFSR_SRC_DIV_DIV8_5_FVAL                                                 0x10
+#define HWIO_GCC_RPMH_QPIC_QPIC_PERF6_DFSR_SRC_DIV_DIV9_FVAL                                                   0x11
+#define HWIO_GCC_RPMH_QPIC_QPIC_PERF6_DFSR_SRC_DIV_DIV9_5_FVAL                                                 0x12
+#define HWIO_GCC_RPMH_QPIC_QPIC_PERF6_DFSR_SRC_DIV_DIV10_FVAL                                                  0x13
+#define HWIO_GCC_RPMH_QPIC_QPIC_PERF6_DFSR_SRC_DIV_DIV10_5_FVAL                                                0x14
+#define HWIO_GCC_RPMH_QPIC_QPIC_PERF6_DFSR_SRC_DIV_DIV11_FVAL                                                  0x15
+#define HWIO_GCC_RPMH_QPIC_QPIC_PERF6_DFSR_SRC_DIV_DIV11_5_FVAL                                                0x16
+#define HWIO_GCC_RPMH_QPIC_QPIC_PERF6_DFSR_SRC_DIV_DIV12_FVAL                                                  0x17
+#define HWIO_GCC_RPMH_QPIC_QPIC_PERF6_DFSR_SRC_DIV_DIV12_5_FVAL                                                0x18
+#define HWIO_GCC_RPMH_QPIC_QPIC_PERF6_DFSR_SRC_DIV_DIV13_FVAL                                                  0x19
+#define HWIO_GCC_RPMH_QPIC_QPIC_PERF6_DFSR_SRC_DIV_DIV13_5_FVAL                                                0x1a
+#define HWIO_GCC_RPMH_QPIC_QPIC_PERF6_DFSR_SRC_DIV_DIV14_FVAL                                                  0x1b
+#define HWIO_GCC_RPMH_QPIC_QPIC_PERF6_DFSR_SRC_DIV_DIV14_5_FVAL                                                0x1c
+#define HWIO_GCC_RPMH_QPIC_QPIC_PERF6_DFSR_SRC_DIV_DIV15_FVAL                                                  0x1d
+#define HWIO_GCC_RPMH_QPIC_QPIC_PERF6_DFSR_SRC_DIV_DIV15_5_FVAL                                                0x1e
+#define HWIO_GCC_RPMH_QPIC_QPIC_PERF6_DFSR_SRC_DIV_DIV16_FVAL                                                  0x1f
+
+#define HWIO_GCC_RPMH_QPIC_QPIC_PERF7_DFSR_ADDR                                                          (GCC_CLK_CTL_REG_REG_BASE      + 0x0003904c)
+#define HWIO_GCC_RPMH_QPIC_QPIC_PERF7_DFSR_PHYS                                                          (GCC_CLK_CTL_REG_REG_BASE_PHYS + 0x0003904c)
+#define HWIO_GCC_RPMH_QPIC_QPIC_PERF7_DFSR_OFFS                                                          (GCC_CLK_CTL_REG_REG_BASE_OFFS + 0x0003904c)
+#define HWIO_GCC_RPMH_QPIC_QPIC_PERF7_DFSR_RMSK                                                              0x371f
+#define HWIO_GCC_RPMH_QPIC_QPIC_PERF7_DFSR_ATTR                                                                 0x3
+#define HWIO_GCC_RPMH_QPIC_QPIC_PERF7_DFSR_IN          \
+        in_dword_masked(HWIO_GCC_RPMH_QPIC_QPIC_PERF7_DFSR_ADDR, HWIO_GCC_RPMH_QPIC_QPIC_PERF7_DFSR_RMSK)
+#define HWIO_GCC_RPMH_QPIC_QPIC_PERF7_DFSR_INM(m)      \
+        in_dword_masked(HWIO_GCC_RPMH_QPIC_QPIC_PERF7_DFSR_ADDR, m)
+#define HWIO_GCC_RPMH_QPIC_QPIC_PERF7_DFSR_OUT(v)      \
+        out_dword(HWIO_GCC_RPMH_QPIC_QPIC_PERF7_DFSR_ADDR,v)
+#define HWIO_GCC_RPMH_QPIC_QPIC_PERF7_DFSR_OUTM(m,v) \
+        out_dword_masked_ns(HWIO_GCC_RPMH_QPIC_QPIC_PERF7_DFSR_ADDR,m,v,HWIO_GCC_RPMH_QPIC_QPIC_PERF7_DFSR_IN)
+#define HWIO_GCC_RPMH_QPIC_QPIC_PERF7_DFSR_MODE_BMSK                                                         0x3000
+#define HWIO_GCC_RPMH_QPIC_QPIC_PERF7_DFSR_MODE_SHFT                                                            0xc
+#define HWIO_GCC_RPMH_QPIC_QPIC_PERF7_DFSR_MODE_BYPASS_FVAL                                                     0x0
+#define HWIO_GCC_RPMH_QPIC_QPIC_PERF7_DFSR_MODE_SWALLOW_FVAL                                                    0x1
+#define HWIO_GCC_RPMH_QPIC_QPIC_PERF7_DFSR_MODE_DUAL_EDGE_FVAL                                                  0x2
+#define HWIO_GCC_RPMH_QPIC_QPIC_PERF7_DFSR_MODE_SINGLE_EDGE_FVAL                                                0x3
+#define HWIO_GCC_RPMH_QPIC_QPIC_PERF7_DFSR_SRC_SEL_BMSK                                                       0x700
+#define HWIO_GCC_RPMH_QPIC_QPIC_PERF7_DFSR_SRC_SEL_SHFT                                                         0x8
+#define HWIO_GCC_RPMH_QPIC_QPIC_PERF7_DFSR_SRC_SEL_SRC0_FVAL                                                    0x0
+#define HWIO_GCC_RPMH_QPIC_QPIC_PERF7_DFSR_SRC_SEL_SRC1_FVAL                                                    0x1
+#define HWIO_GCC_RPMH_QPIC_QPIC_PERF7_DFSR_SRC_SEL_SRC2_FVAL                                                    0x2
+#define HWIO_GCC_RPMH_QPIC_QPIC_PERF7_DFSR_SRC_SEL_SRC3_FVAL                                                    0x3
+#define HWIO_GCC_RPMH_QPIC_QPIC_PERF7_DFSR_SRC_SEL_SRC4_FVAL                                                    0x4
+#define HWIO_GCC_RPMH_QPIC_QPIC_PERF7_DFSR_SRC_SEL_SRC5_FVAL                                                    0x5
+#define HWIO_GCC_RPMH_QPIC_QPIC_PERF7_DFSR_SRC_SEL_SRC6_FVAL                                                    0x6
+#define HWIO_GCC_RPMH_QPIC_QPIC_PERF7_DFSR_SRC_SEL_SRC7_FVAL                                                    0x7
+#define HWIO_GCC_RPMH_QPIC_QPIC_PERF7_DFSR_SRC_DIV_BMSK                                                        0x1f
+#define HWIO_GCC_RPMH_QPIC_QPIC_PERF7_DFSR_SRC_DIV_SHFT                                                         0x0
+#define HWIO_GCC_RPMH_QPIC_QPIC_PERF7_DFSR_SRC_DIV_BYPASS_FVAL                                                  0x0
+#define HWIO_GCC_RPMH_QPIC_QPIC_PERF7_DFSR_SRC_DIV_DIV1_FVAL                                                    0x1
+#define HWIO_GCC_RPMH_QPIC_QPIC_PERF7_DFSR_SRC_DIV_DIV1_5_FVAL                                                  0x2
+#define HWIO_GCC_RPMH_QPIC_QPIC_PERF7_DFSR_SRC_DIV_DIV2_FVAL                                                    0x3
+#define HWIO_GCC_RPMH_QPIC_QPIC_PERF7_DFSR_SRC_DIV_DIV2_5_FVAL                                                  0x4
+#define HWIO_GCC_RPMH_QPIC_QPIC_PERF7_DFSR_SRC_DIV_DIV3_FVAL                                                    0x5
+#define HWIO_GCC_RPMH_QPIC_QPIC_PERF7_DFSR_SRC_DIV_DIV3_5_FVAL                                                  0x6
+#define HWIO_GCC_RPMH_QPIC_QPIC_PERF7_DFSR_SRC_DIV_DIV4_FVAL                                                    0x7
+#define HWIO_GCC_RPMH_QPIC_QPIC_PERF7_DFSR_SRC_DIV_DIV4_5_FVAL                                                  0x8
+#define HWIO_GCC_RPMH_QPIC_QPIC_PERF7_DFSR_SRC_DIV_DIV5_FVAL                                                    0x9
+#define HWIO_GCC_RPMH_QPIC_QPIC_PERF7_DFSR_SRC_DIV_DIV5_5_FVAL                                                  0xa
+#define HWIO_GCC_RPMH_QPIC_QPIC_PERF7_DFSR_SRC_DIV_DIV6_FVAL                                                    0xb
+#define HWIO_GCC_RPMH_QPIC_QPIC_PERF7_DFSR_SRC_DIV_DIV6_5_FVAL                                                  0xc
+#define HWIO_GCC_RPMH_QPIC_QPIC_PERF7_DFSR_SRC_DIV_DIV7_FVAL                                                    0xd
+#define HWIO_GCC_RPMH_QPIC_QPIC_PERF7_DFSR_SRC_DIV_DIV7_5_FVAL                                                  0xe
+#define HWIO_GCC_RPMH_QPIC_QPIC_PERF7_DFSR_SRC_DIV_DIV8_FVAL                                                    0xf
+#define HWIO_GCC_RPMH_QPIC_QPIC_PERF7_DFSR_SRC_DIV_DIV8_5_FVAL                                                 0x10
+#define HWIO_GCC_RPMH_QPIC_QPIC_PERF7_DFSR_SRC_DIV_DIV9_FVAL                                                   0x11
+#define HWIO_GCC_RPMH_QPIC_QPIC_PERF7_DFSR_SRC_DIV_DIV9_5_FVAL                                                 0x12
+#define HWIO_GCC_RPMH_QPIC_QPIC_PERF7_DFSR_SRC_DIV_DIV10_FVAL                                                  0x13
+#define HWIO_GCC_RPMH_QPIC_QPIC_PERF7_DFSR_SRC_DIV_DIV10_5_FVAL                                                0x14
+#define HWIO_GCC_RPMH_QPIC_QPIC_PERF7_DFSR_SRC_DIV_DIV11_FVAL                                                  0x15
+#define HWIO_GCC_RPMH_QPIC_QPIC_PERF7_DFSR_SRC_DIV_DIV11_5_FVAL                                                0x16
+#define HWIO_GCC_RPMH_QPIC_QPIC_PERF7_DFSR_SRC_DIV_DIV12_FVAL                                                  0x17
+#define HWIO_GCC_RPMH_QPIC_QPIC_PERF7_DFSR_SRC_DIV_DIV12_5_FVAL                                                0x18
+#define HWIO_GCC_RPMH_QPIC_QPIC_PERF7_DFSR_SRC_DIV_DIV13_FVAL                                                  0x19
+#define HWIO_GCC_RPMH_QPIC_QPIC_PERF7_DFSR_SRC_DIV_DIV13_5_FVAL                                                0x1a
+#define HWIO_GCC_RPMH_QPIC_QPIC_PERF7_DFSR_SRC_DIV_DIV14_FVAL                                                  0x1b
+#define HWIO_GCC_RPMH_QPIC_QPIC_PERF7_DFSR_SRC_DIV_DIV14_5_FVAL                                                0x1c
+#define HWIO_GCC_RPMH_QPIC_QPIC_PERF7_DFSR_SRC_DIV_DIV15_FVAL                                                  0x1d
+#define HWIO_GCC_RPMH_QPIC_QPIC_PERF7_DFSR_SRC_DIV_DIV15_5_FVAL                                                0x1e
+#define HWIO_GCC_RPMH_QPIC_QPIC_PERF7_DFSR_SRC_DIV_DIV16_FVAL                                                  0x1f
+
+#define HWIO_GCC_RPMH_QPIC_QPIC_PERF8_DFSR_ADDR                                                          (GCC_CLK_CTL_REG_REG_BASE      + 0x00039050)
+#define HWIO_GCC_RPMH_QPIC_QPIC_PERF8_DFSR_PHYS                                                          (GCC_CLK_CTL_REG_REG_BASE_PHYS + 0x00039050)
+#define HWIO_GCC_RPMH_QPIC_QPIC_PERF8_DFSR_OFFS                                                          (GCC_CLK_CTL_REG_REG_BASE_OFFS + 0x00039050)
+#define HWIO_GCC_RPMH_QPIC_QPIC_PERF8_DFSR_RMSK                                                              0x371f
+#define HWIO_GCC_RPMH_QPIC_QPIC_PERF8_DFSR_ATTR                                                                 0x3
+#define HWIO_GCC_RPMH_QPIC_QPIC_PERF8_DFSR_IN          \
+        in_dword_masked(HWIO_GCC_RPMH_QPIC_QPIC_PERF8_DFSR_ADDR, HWIO_GCC_RPMH_QPIC_QPIC_PERF8_DFSR_RMSK)
+#define HWIO_GCC_RPMH_QPIC_QPIC_PERF8_DFSR_INM(m)      \
+        in_dword_masked(HWIO_GCC_RPMH_QPIC_QPIC_PERF8_DFSR_ADDR, m)
+#define HWIO_GCC_RPMH_QPIC_QPIC_PERF8_DFSR_OUT(v)      \
+        out_dword(HWIO_GCC_RPMH_QPIC_QPIC_PERF8_DFSR_ADDR,v)
+#define HWIO_GCC_RPMH_QPIC_QPIC_PERF8_DFSR_OUTM(m,v) \
+        out_dword_masked_ns(HWIO_GCC_RPMH_QPIC_QPIC_PERF8_DFSR_ADDR,m,v,HWIO_GCC_RPMH_QPIC_QPIC_PERF8_DFSR_IN)
+#define HWIO_GCC_RPMH_QPIC_QPIC_PERF8_DFSR_MODE_BMSK                                                         0x3000
+#define HWIO_GCC_RPMH_QPIC_QPIC_PERF8_DFSR_MODE_SHFT                                                            0xc
+#define HWIO_GCC_RPMH_QPIC_QPIC_PERF8_DFSR_MODE_BYPASS_FVAL                                                     0x0
+#define HWIO_GCC_RPMH_QPIC_QPIC_PERF8_DFSR_MODE_SWALLOW_FVAL                                                    0x1
+#define HWIO_GCC_RPMH_QPIC_QPIC_PERF8_DFSR_MODE_DUAL_EDGE_FVAL                                                  0x2
+#define HWIO_GCC_RPMH_QPIC_QPIC_PERF8_DFSR_MODE_SINGLE_EDGE_FVAL                                                0x3
+#define HWIO_GCC_RPMH_QPIC_QPIC_PERF8_DFSR_SRC_SEL_BMSK                                                       0x700
+#define HWIO_GCC_RPMH_QPIC_QPIC_PERF8_DFSR_SRC_SEL_SHFT                                                         0x8
+#define HWIO_GCC_RPMH_QPIC_QPIC_PERF8_DFSR_SRC_SEL_SRC0_FVAL                                                    0x0
+#define HWIO_GCC_RPMH_QPIC_QPIC_PERF8_DFSR_SRC_SEL_SRC1_FVAL                                                    0x1
+#define HWIO_GCC_RPMH_QPIC_QPIC_PERF8_DFSR_SRC_SEL_SRC2_FVAL                                                    0x2
+#define HWIO_GCC_RPMH_QPIC_QPIC_PERF8_DFSR_SRC_SEL_SRC3_FVAL                                                    0x3
+#define HWIO_GCC_RPMH_QPIC_QPIC_PERF8_DFSR_SRC_SEL_SRC4_FVAL                                                    0x4
+#define HWIO_GCC_RPMH_QPIC_QPIC_PERF8_DFSR_SRC_SEL_SRC5_FVAL                                                    0x5
+#define HWIO_GCC_RPMH_QPIC_QPIC_PERF8_DFSR_SRC_SEL_SRC6_FVAL                                                    0x6
+#define HWIO_GCC_RPMH_QPIC_QPIC_PERF8_DFSR_SRC_SEL_SRC7_FVAL                                                    0x7
+#define HWIO_GCC_RPMH_QPIC_QPIC_PERF8_DFSR_SRC_DIV_BMSK                                                        0x1f
+#define HWIO_GCC_RPMH_QPIC_QPIC_PERF8_DFSR_SRC_DIV_SHFT                                                         0x0
+#define HWIO_GCC_RPMH_QPIC_QPIC_PERF8_DFSR_SRC_DIV_BYPASS_FVAL                                                  0x0
+#define HWIO_GCC_RPMH_QPIC_QPIC_PERF8_DFSR_SRC_DIV_DIV1_FVAL                                                    0x1
+#define HWIO_GCC_RPMH_QPIC_QPIC_PERF8_DFSR_SRC_DIV_DIV1_5_FVAL                                                  0x2
+#define HWIO_GCC_RPMH_QPIC_QPIC_PERF8_DFSR_SRC_DIV_DIV2_FVAL                                                    0x3
+#define HWIO_GCC_RPMH_QPIC_QPIC_PERF8_DFSR_SRC_DIV_DIV2_5_FVAL                                                  0x4
+#define HWIO_GCC_RPMH_QPIC_QPIC_PERF8_DFSR_SRC_DIV_DIV3_FVAL                                                    0x5
+#define HWIO_GCC_RPMH_QPIC_QPIC_PERF8_DFSR_SRC_DIV_DIV3_5_FVAL                                                  0x6
+#define HWIO_GCC_RPMH_QPIC_QPIC_PERF8_DFSR_SRC_DIV_DIV4_FVAL                                                    0x7
+#define HWIO_GCC_RPMH_QPIC_QPIC_PERF8_DFSR_SRC_DIV_DIV4_5_FVAL                                                  0x8
+#define HWIO_GCC_RPMH_QPIC_QPIC_PERF8_DFSR_SRC_DIV_DIV5_FVAL                                                    0x9
+#define HWIO_GCC_RPMH_QPIC_QPIC_PERF8_DFSR_SRC_DIV_DIV5_5_FVAL                                                  0xa
+#define HWIO_GCC_RPMH_QPIC_QPIC_PERF8_DFSR_SRC_DIV_DIV6_FVAL                                                    0xb
+#define HWIO_GCC_RPMH_QPIC_QPIC_PERF8_DFSR_SRC_DIV_DIV6_5_FVAL                                                  0xc
+#define HWIO_GCC_RPMH_QPIC_QPIC_PERF8_DFSR_SRC_DIV_DIV7_FVAL                                                    0xd
+#define HWIO_GCC_RPMH_QPIC_QPIC_PERF8_DFSR_SRC_DIV_DIV7_5_FVAL                                                  0xe
+#define HWIO_GCC_RPMH_QPIC_QPIC_PERF8_DFSR_SRC_DIV_DIV8_FVAL                                                    0xf
+#define HWIO_GCC_RPMH_QPIC_QPIC_PERF8_DFSR_SRC_DIV_DIV8_5_FVAL                                                 0x10
+#define HWIO_GCC_RPMH_QPIC_QPIC_PERF8_DFSR_SRC_DIV_DIV9_FVAL                                                   0x11
+#define HWIO_GCC_RPMH_QPIC_QPIC_PERF8_DFSR_SRC_DIV_DIV9_5_FVAL                                                 0x12
+#define HWIO_GCC_RPMH_QPIC_QPIC_PERF8_DFSR_SRC_DIV_DIV10_FVAL                                                  0x13
+#define HWIO_GCC_RPMH_QPIC_QPIC_PERF8_DFSR_SRC_DIV_DIV10_5_FVAL                                                0x14
+#define HWIO_GCC_RPMH_QPIC_QPIC_PERF8_DFSR_SRC_DIV_DIV11_FVAL                                                  0x15
+#define HWIO_GCC_RPMH_QPIC_QPIC_PERF8_DFSR_SRC_DIV_DIV11_5_FVAL                                                0x16
+#define HWIO_GCC_RPMH_QPIC_QPIC_PERF8_DFSR_SRC_DIV_DIV12_FVAL                                                  0x17
+#define HWIO_GCC_RPMH_QPIC_QPIC_PERF8_DFSR_SRC_DIV_DIV12_5_FVAL                                                0x18
+#define HWIO_GCC_RPMH_QPIC_QPIC_PERF8_DFSR_SRC_DIV_DIV13_FVAL                                                  0x19
+#define HWIO_GCC_RPMH_QPIC_QPIC_PERF8_DFSR_SRC_DIV_DIV13_5_FVAL                                                0x1a
+#define HWIO_GCC_RPMH_QPIC_QPIC_PERF8_DFSR_SRC_DIV_DIV14_FVAL                                                  0x1b
+#define HWIO_GCC_RPMH_QPIC_QPIC_PERF8_DFSR_SRC_DIV_DIV14_5_FVAL                                                0x1c
+#define HWIO_GCC_RPMH_QPIC_QPIC_PERF8_DFSR_SRC_DIV_DIV15_FVAL                                                  0x1d
+#define HWIO_GCC_RPMH_QPIC_QPIC_PERF8_DFSR_SRC_DIV_DIV15_5_FVAL                                                0x1e
+#define HWIO_GCC_RPMH_QPIC_QPIC_PERF8_DFSR_SRC_DIV_DIV16_FVAL                                                  0x1f
+
+#define HWIO_GCC_RPMH_QPIC_QPIC_PERF9_DFSR_ADDR                                                          (GCC_CLK_CTL_REG_REG_BASE      + 0x00039054)
+#define HWIO_GCC_RPMH_QPIC_QPIC_PERF9_DFSR_PHYS                                                          (GCC_CLK_CTL_REG_REG_BASE_PHYS + 0x00039054)
+#define HWIO_GCC_RPMH_QPIC_QPIC_PERF9_DFSR_OFFS                                                          (GCC_CLK_CTL_REG_REG_BASE_OFFS + 0x00039054)
+#define HWIO_GCC_RPMH_QPIC_QPIC_PERF9_DFSR_RMSK                                                              0x371f
+#define HWIO_GCC_RPMH_QPIC_QPIC_PERF9_DFSR_ATTR                                                                 0x3
+#define HWIO_GCC_RPMH_QPIC_QPIC_PERF9_DFSR_IN          \
+        in_dword_masked(HWIO_GCC_RPMH_QPIC_QPIC_PERF9_DFSR_ADDR, HWIO_GCC_RPMH_QPIC_QPIC_PERF9_DFSR_RMSK)
+#define HWIO_GCC_RPMH_QPIC_QPIC_PERF9_DFSR_INM(m)      \
+        in_dword_masked(HWIO_GCC_RPMH_QPIC_QPIC_PERF9_DFSR_ADDR, m)
+#define HWIO_GCC_RPMH_QPIC_QPIC_PERF9_DFSR_OUT(v)      \
+        out_dword(HWIO_GCC_RPMH_QPIC_QPIC_PERF9_DFSR_ADDR,v)
+#define HWIO_GCC_RPMH_QPIC_QPIC_PERF9_DFSR_OUTM(m,v) \
+        out_dword_masked_ns(HWIO_GCC_RPMH_QPIC_QPIC_PERF9_DFSR_ADDR,m,v,HWIO_GCC_RPMH_QPIC_QPIC_PERF9_DFSR_IN)
+#define HWIO_GCC_RPMH_QPIC_QPIC_PERF9_DFSR_MODE_BMSK                                                         0x3000
+#define HWIO_GCC_RPMH_QPIC_QPIC_PERF9_DFSR_MODE_SHFT                                                            0xc
+#define HWIO_GCC_RPMH_QPIC_QPIC_PERF9_DFSR_MODE_BYPASS_FVAL                                                     0x0
+#define HWIO_GCC_RPMH_QPIC_QPIC_PERF9_DFSR_MODE_SWALLOW_FVAL                                                    0x1
+#define HWIO_GCC_RPMH_QPIC_QPIC_PERF9_DFSR_MODE_DUAL_EDGE_FVAL                                                  0x2
+#define HWIO_GCC_RPMH_QPIC_QPIC_PERF9_DFSR_MODE_SINGLE_EDGE_FVAL                                                0x3
+#define HWIO_GCC_RPMH_QPIC_QPIC_PERF9_DFSR_SRC_SEL_BMSK                                                       0x700
+#define HWIO_GCC_RPMH_QPIC_QPIC_PERF9_DFSR_SRC_SEL_SHFT                                                         0x8
+#define HWIO_GCC_RPMH_QPIC_QPIC_PERF9_DFSR_SRC_SEL_SRC0_FVAL                                                    0x0
+#define HWIO_GCC_RPMH_QPIC_QPIC_PERF9_DFSR_SRC_SEL_SRC1_FVAL                                                    0x1
+#define HWIO_GCC_RPMH_QPIC_QPIC_PERF9_DFSR_SRC_SEL_SRC2_FVAL                                                    0x2
+#define HWIO_GCC_RPMH_QPIC_QPIC_PERF9_DFSR_SRC_SEL_SRC3_FVAL                                                    0x3
+#define HWIO_GCC_RPMH_QPIC_QPIC_PERF9_DFSR_SRC_SEL_SRC4_FVAL                                                    0x4
+#define HWIO_GCC_RPMH_QPIC_QPIC_PERF9_DFSR_SRC_SEL_SRC5_FVAL                                                    0x5
+#define HWIO_GCC_RPMH_QPIC_QPIC_PERF9_DFSR_SRC_SEL_SRC6_FVAL                                                    0x6
+#define HWIO_GCC_RPMH_QPIC_QPIC_PERF9_DFSR_SRC_SEL_SRC7_FVAL                                                    0x7
+#define HWIO_GCC_RPMH_QPIC_QPIC_PERF9_DFSR_SRC_DIV_BMSK                                                        0x1f
+#define HWIO_GCC_RPMH_QPIC_QPIC_PERF9_DFSR_SRC_DIV_SHFT                                                         0x0
+#define HWIO_GCC_RPMH_QPIC_QPIC_PERF9_DFSR_SRC_DIV_BYPASS_FVAL                                                  0x0
+#define HWIO_GCC_RPMH_QPIC_QPIC_PERF9_DFSR_SRC_DIV_DIV1_FVAL                                                    0x1
+#define HWIO_GCC_RPMH_QPIC_QPIC_PERF9_DFSR_SRC_DIV_DIV1_5_FVAL                                                  0x2
+#define HWIO_GCC_RPMH_QPIC_QPIC_PERF9_DFSR_SRC_DIV_DIV2_FVAL                                                    0x3
+#define HWIO_GCC_RPMH_QPIC_QPIC_PERF9_DFSR_SRC_DIV_DIV2_5_FVAL                                                  0x4
+#define HWIO_GCC_RPMH_QPIC_QPIC_PERF9_DFSR_SRC_DIV_DIV3_FVAL                                                    0x5
+#define HWIO_GCC_RPMH_QPIC_QPIC_PERF9_DFSR_SRC_DIV_DIV3_5_FVAL                                                  0x6
+#define HWIO_GCC_RPMH_QPIC_QPIC_PERF9_DFSR_SRC_DIV_DIV4_FVAL                                                    0x7
+#define HWIO_GCC_RPMH_QPIC_QPIC_PERF9_DFSR_SRC_DIV_DIV4_5_FVAL                                                  0x8
+#define HWIO_GCC_RPMH_QPIC_QPIC_PERF9_DFSR_SRC_DIV_DIV5_FVAL                                                    0x9
+#define HWIO_GCC_RPMH_QPIC_QPIC_PERF9_DFSR_SRC_DIV_DIV5_5_FVAL                                                  0xa
+#define HWIO_GCC_RPMH_QPIC_QPIC_PERF9_DFSR_SRC_DIV_DIV6_FVAL                                                    0xb
+#define HWIO_GCC_RPMH_QPIC_QPIC_PERF9_DFSR_SRC_DIV_DIV6_5_FVAL                                                  0xc
+#define HWIO_GCC_RPMH_QPIC_QPIC_PERF9_DFSR_SRC_DIV_DIV7_FVAL                                                    0xd
+#define HWIO_GCC_RPMH_QPIC_QPIC_PERF9_DFSR_SRC_DIV_DIV7_5_FVAL                                                  0xe
+#define HWIO_GCC_RPMH_QPIC_QPIC_PERF9_DFSR_SRC_DIV_DIV8_FVAL                                                    0xf
+#define HWIO_GCC_RPMH_QPIC_QPIC_PERF9_DFSR_SRC_DIV_DIV8_5_FVAL                                                 0x10
+#define HWIO_GCC_RPMH_QPIC_QPIC_PERF9_DFSR_SRC_DIV_DIV9_FVAL                                                   0x11
+#define HWIO_GCC_RPMH_QPIC_QPIC_PERF9_DFSR_SRC_DIV_DIV9_5_FVAL                                                 0x12
+#define HWIO_GCC_RPMH_QPIC_QPIC_PERF9_DFSR_SRC_DIV_DIV10_FVAL                                                  0x13
+#define HWIO_GCC_RPMH_QPIC_QPIC_PERF9_DFSR_SRC_DIV_DIV10_5_FVAL                                                0x14
+#define HWIO_GCC_RPMH_QPIC_QPIC_PERF9_DFSR_SRC_DIV_DIV11_FVAL                                                  0x15
+#define HWIO_GCC_RPMH_QPIC_QPIC_PERF9_DFSR_SRC_DIV_DIV11_5_FVAL                                                0x16
+#define HWIO_GCC_RPMH_QPIC_QPIC_PERF9_DFSR_SRC_DIV_DIV12_FVAL                                                  0x17
+#define HWIO_GCC_RPMH_QPIC_QPIC_PERF9_DFSR_SRC_DIV_DIV12_5_FVAL                                                0x18
+#define HWIO_GCC_RPMH_QPIC_QPIC_PERF9_DFSR_SRC_DIV_DIV13_FVAL                                                  0x19
+#define HWIO_GCC_RPMH_QPIC_QPIC_PERF9_DFSR_SRC_DIV_DIV13_5_FVAL                                                0x1a
+#define HWIO_GCC_RPMH_QPIC_QPIC_PERF9_DFSR_SRC_DIV_DIV14_FVAL                                                  0x1b
+#define HWIO_GCC_RPMH_QPIC_QPIC_PERF9_DFSR_SRC_DIV_DIV14_5_FVAL                                                0x1c
+#define HWIO_GCC_RPMH_QPIC_QPIC_PERF9_DFSR_SRC_DIV_DIV15_FVAL                                                  0x1d
+#define HWIO_GCC_RPMH_QPIC_QPIC_PERF9_DFSR_SRC_DIV_DIV15_5_FVAL                                                0x1e
+#define HWIO_GCC_RPMH_QPIC_QPIC_PERF9_DFSR_SRC_DIV_DIV16_FVAL                                                  0x1f
+
+#define HWIO_GCC_RPMH_QPIC_QPIC_PERF10_DFSR_ADDR                                                         (GCC_CLK_CTL_REG_REG_BASE      + 0x00039058)
+#define HWIO_GCC_RPMH_QPIC_QPIC_PERF10_DFSR_PHYS                                                         (GCC_CLK_CTL_REG_REG_BASE_PHYS + 0x00039058)
+#define HWIO_GCC_RPMH_QPIC_QPIC_PERF10_DFSR_OFFS                                                         (GCC_CLK_CTL_REG_REG_BASE_OFFS + 0x00039058)
+#define HWIO_GCC_RPMH_QPIC_QPIC_PERF10_DFSR_RMSK                                                             0x371f
+#define HWIO_GCC_RPMH_QPIC_QPIC_PERF10_DFSR_ATTR                                                                0x3
+#define HWIO_GCC_RPMH_QPIC_QPIC_PERF10_DFSR_IN          \
+        in_dword_masked(HWIO_GCC_RPMH_QPIC_QPIC_PERF10_DFSR_ADDR, HWIO_GCC_RPMH_QPIC_QPIC_PERF10_DFSR_RMSK)
+#define HWIO_GCC_RPMH_QPIC_QPIC_PERF10_DFSR_INM(m)      \
+        in_dword_masked(HWIO_GCC_RPMH_QPIC_QPIC_PERF10_DFSR_ADDR, m)
+#define HWIO_GCC_RPMH_QPIC_QPIC_PERF10_DFSR_OUT(v)      \
+        out_dword(HWIO_GCC_RPMH_QPIC_QPIC_PERF10_DFSR_ADDR,v)
+#define HWIO_GCC_RPMH_QPIC_QPIC_PERF10_DFSR_OUTM(m,v) \
+        out_dword_masked_ns(HWIO_GCC_RPMH_QPIC_QPIC_PERF10_DFSR_ADDR,m,v,HWIO_GCC_RPMH_QPIC_QPIC_PERF10_DFSR_IN)
+#define HWIO_GCC_RPMH_QPIC_QPIC_PERF10_DFSR_MODE_BMSK                                                        0x3000
+#define HWIO_GCC_RPMH_QPIC_QPIC_PERF10_DFSR_MODE_SHFT                                                           0xc
+#define HWIO_GCC_RPMH_QPIC_QPIC_PERF10_DFSR_MODE_BYPASS_FVAL                                                    0x0
+#define HWIO_GCC_RPMH_QPIC_QPIC_PERF10_DFSR_MODE_SWALLOW_FVAL                                                   0x1
+#define HWIO_GCC_RPMH_QPIC_QPIC_PERF10_DFSR_MODE_DUAL_EDGE_FVAL                                                 0x2
+#define HWIO_GCC_RPMH_QPIC_QPIC_PERF10_DFSR_MODE_SINGLE_EDGE_FVAL                                               0x3
+#define HWIO_GCC_RPMH_QPIC_QPIC_PERF10_DFSR_SRC_SEL_BMSK                                                      0x700
+#define HWIO_GCC_RPMH_QPIC_QPIC_PERF10_DFSR_SRC_SEL_SHFT                                                        0x8
+#define HWIO_GCC_RPMH_QPIC_QPIC_PERF10_DFSR_SRC_SEL_SRC0_FVAL                                                   0x0
+#define HWIO_GCC_RPMH_QPIC_QPIC_PERF10_DFSR_SRC_SEL_SRC1_FVAL                                                   0x1
+#define HWIO_GCC_RPMH_QPIC_QPIC_PERF10_DFSR_SRC_SEL_SRC2_FVAL                                                   0x2
+#define HWIO_GCC_RPMH_QPIC_QPIC_PERF10_DFSR_SRC_SEL_SRC3_FVAL                                                   0x3
+#define HWIO_GCC_RPMH_QPIC_QPIC_PERF10_DFSR_SRC_SEL_SRC4_FVAL                                                   0x4
+#define HWIO_GCC_RPMH_QPIC_QPIC_PERF10_DFSR_SRC_SEL_SRC5_FVAL                                                   0x5
+#define HWIO_GCC_RPMH_QPIC_QPIC_PERF10_DFSR_SRC_SEL_SRC6_FVAL                                                   0x6
+#define HWIO_GCC_RPMH_QPIC_QPIC_PERF10_DFSR_SRC_SEL_SRC7_FVAL                                                   0x7
+#define HWIO_GCC_RPMH_QPIC_QPIC_PERF10_DFSR_SRC_DIV_BMSK                                                       0x1f
+#define HWIO_GCC_RPMH_QPIC_QPIC_PERF10_DFSR_SRC_DIV_SHFT                                                        0x0
+#define HWIO_GCC_RPMH_QPIC_QPIC_PERF10_DFSR_SRC_DIV_BYPASS_FVAL                                                 0x0
+#define HWIO_GCC_RPMH_QPIC_QPIC_PERF10_DFSR_SRC_DIV_DIV1_FVAL                                                   0x1
+#define HWIO_GCC_RPMH_QPIC_QPIC_PERF10_DFSR_SRC_DIV_DIV1_5_FVAL                                                 0x2
+#define HWIO_GCC_RPMH_QPIC_QPIC_PERF10_DFSR_SRC_DIV_DIV2_FVAL                                                   0x3
+#define HWIO_GCC_RPMH_QPIC_QPIC_PERF10_DFSR_SRC_DIV_DIV2_5_FVAL                                                 0x4
+#define HWIO_GCC_RPMH_QPIC_QPIC_PERF10_DFSR_SRC_DIV_DIV3_FVAL                                                   0x5
+#define HWIO_GCC_RPMH_QPIC_QPIC_PERF10_DFSR_SRC_DIV_DIV3_5_FVAL                                                 0x6
+#define HWIO_GCC_RPMH_QPIC_QPIC_PERF10_DFSR_SRC_DIV_DIV4_FVAL                                                   0x7
+#define HWIO_GCC_RPMH_QPIC_QPIC_PERF10_DFSR_SRC_DIV_DIV4_5_FVAL                                                 0x8
+#define HWIO_GCC_RPMH_QPIC_QPIC_PERF10_DFSR_SRC_DIV_DIV5_FVAL                                                   0x9
+#define HWIO_GCC_RPMH_QPIC_QPIC_PERF10_DFSR_SRC_DIV_DIV5_5_FVAL                                                 0xa
+#define HWIO_GCC_RPMH_QPIC_QPIC_PERF10_DFSR_SRC_DIV_DIV6_FVAL                                                   0xb
+#define HWIO_GCC_RPMH_QPIC_QPIC_PERF10_DFSR_SRC_DIV_DIV6_5_FVAL                                                 0xc
+#define HWIO_GCC_RPMH_QPIC_QPIC_PERF10_DFSR_SRC_DIV_DIV7_FVAL                                                   0xd
+#define HWIO_GCC_RPMH_QPIC_QPIC_PERF10_DFSR_SRC_DIV_DIV7_5_FVAL                                                 0xe
+#define HWIO_GCC_RPMH_QPIC_QPIC_PERF10_DFSR_SRC_DIV_DIV8_FVAL                                                   0xf
+#define HWIO_GCC_RPMH_QPIC_QPIC_PERF10_DFSR_SRC_DIV_DIV8_5_FVAL                                                0x10
+#define HWIO_GCC_RPMH_QPIC_QPIC_PERF10_DFSR_SRC_DIV_DIV9_FVAL                                                  0x11
+#define HWIO_GCC_RPMH_QPIC_QPIC_PERF10_DFSR_SRC_DIV_DIV9_5_FVAL                                                0x12
+#define HWIO_GCC_RPMH_QPIC_QPIC_PERF10_DFSR_SRC_DIV_DIV10_FVAL                                                 0x13
+#define HWIO_GCC_RPMH_QPIC_QPIC_PERF10_DFSR_SRC_DIV_DIV10_5_FVAL                                               0x14
+#define HWIO_GCC_RPMH_QPIC_QPIC_PERF10_DFSR_SRC_DIV_DIV11_FVAL                                                 0x15
+#define HWIO_GCC_RPMH_QPIC_QPIC_PERF10_DFSR_SRC_DIV_DIV11_5_FVAL                                               0x16
+#define HWIO_GCC_RPMH_QPIC_QPIC_PERF10_DFSR_SRC_DIV_DIV12_FVAL                                                 0x17
+#define HWIO_GCC_RPMH_QPIC_QPIC_PERF10_DFSR_SRC_DIV_DIV12_5_FVAL                                               0x18
+#define HWIO_GCC_RPMH_QPIC_QPIC_PERF10_DFSR_SRC_DIV_DIV13_FVAL                                                 0x19
+#define HWIO_GCC_RPMH_QPIC_QPIC_PERF10_DFSR_SRC_DIV_DIV13_5_FVAL                                               0x1a
+#define HWIO_GCC_RPMH_QPIC_QPIC_PERF10_DFSR_SRC_DIV_DIV14_FVAL                                                 0x1b
+#define HWIO_GCC_RPMH_QPIC_QPIC_PERF10_DFSR_SRC_DIV_DIV14_5_FVAL                                               0x1c
+#define HWIO_GCC_RPMH_QPIC_QPIC_PERF10_DFSR_SRC_DIV_DIV15_FVAL                                                 0x1d
+#define HWIO_GCC_RPMH_QPIC_QPIC_PERF10_DFSR_SRC_DIV_DIV15_5_FVAL                                               0x1e
+#define HWIO_GCC_RPMH_QPIC_QPIC_PERF10_DFSR_SRC_DIV_DIV16_FVAL                                                 0x1f
+
+#define HWIO_GCC_RPMH_QPIC_QPIC_PERF11_DFSR_ADDR                                                         (GCC_CLK_CTL_REG_REG_BASE      + 0x0003905c)
+#define HWIO_GCC_RPMH_QPIC_QPIC_PERF11_DFSR_PHYS                                                         (GCC_CLK_CTL_REG_REG_BASE_PHYS + 0x0003905c)
+#define HWIO_GCC_RPMH_QPIC_QPIC_PERF11_DFSR_OFFS                                                         (GCC_CLK_CTL_REG_REG_BASE_OFFS + 0x0003905c)
+#define HWIO_GCC_RPMH_QPIC_QPIC_PERF11_DFSR_RMSK                                                             0x371f
+#define HWIO_GCC_RPMH_QPIC_QPIC_PERF11_DFSR_ATTR                                                                0x3
+#define HWIO_GCC_RPMH_QPIC_QPIC_PERF11_DFSR_IN          \
+        in_dword_masked(HWIO_GCC_RPMH_QPIC_QPIC_PERF11_DFSR_ADDR, HWIO_GCC_RPMH_QPIC_QPIC_PERF11_DFSR_RMSK)
+#define HWIO_GCC_RPMH_QPIC_QPIC_PERF11_DFSR_INM(m)      \
+        in_dword_masked(HWIO_GCC_RPMH_QPIC_QPIC_PERF11_DFSR_ADDR, m)
+#define HWIO_GCC_RPMH_QPIC_QPIC_PERF11_DFSR_OUT(v)      \
+        out_dword(HWIO_GCC_RPMH_QPIC_QPIC_PERF11_DFSR_ADDR,v)
+#define HWIO_GCC_RPMH_QPIC_QPIC_PERF11_DFSR_OUTM(m,v) \
+        out_dword_masked_ns(HWIO_GCC_RPMH_QPIC_QPIC_PERF11_DFSR_ADDR,m,v,HWIO_GCC_RPMH_QPIC_QPIC_PERF11_DFSR_IN)
+#define HWIO_GCC_RPMH_QPIC_QPIC_PERF11_DFSR_MODE_BMSK                                                        0x3000
+#define HWIO_GCC_RPMH_QPIC_QPIC_PERF11_DFSR_MODE_SHFT                                                           0xc
+#define HWIO_GCC_RPMH_QPIC_QPIC_PERF11_DFSR_MODE_BYPASS_FVAL                                                    0x0
+#define HWIO_GCC_RPMH_QPIC_QPIC_PERF11_DFSR_MODE_SWALLOW_FVAL                                                   0x1
+#define HWIO_GCC_RPMH_QPIC_QPIC_PERF11_DFSR_MODE_DUAL_EDGE_FVAL                                                 0x2
+#define HWIO_GCC_RPMH_QPIC_QPIC_PERF11_DFSR_MODE_SINGLE_EDGE_FVAL                                               0x3
+#define HWIO_GCC_RPMH_QPIC_QPIC_PERF11_DFSR_SRC_SEL_BMSK                                                      0x700
+#define HWIO_GCC_RPMH_QPIC_QPIC_PERF11_DFSR_SRC_SEL_SHFT                                                        0x8
+#define HWIO_GCC_RPMH_QPIC_QPIC_PERF11_DFSR_SRC_SEL_SRC0_FVAL                                                   0x0
+#define HWIO_GCC_RPMH_QPIC_QPIC_PERF11_DFSR_SRC_SEL_SRC1_FVAL                                                   0x1
+#define HWIO_GCC_RPMH_QPIC_QPIC_PERF11_DFSR_SRC_SEL_SRC2_FVAL                                                   0x2
+#define HWIO_GCC_RPMH_QPIC_QPIC_PERF11_DFSR_SRC_SEL_SRC3_FVAL                                                   0x3
+#define HWIO_GCC_RPMH_QPIC_QPIC_PERF11_DFSR_SRC_SEL_SRC4_FVAL                                                   0x4
+#define HWIO_GCC_RPMH_QPIC_QPIC_PERF11_DFSR_SRC_SEL_SRC5_FVAL                                                   0x5
+#define HWIO_GCC_RPMH_QPIC_QPIC_PERF11_DFSR_SRC_SEL_SRC6_FVAL                                                   0x6
+#define HWIO_GCC_RPMH_QPIC_QPIC_PERF11_DFSR_SRC_SEL_SRC7_FVAL                                                   0x7
+#define HWIO_GCC_RPMH_QPIC_QPIC_PERF11_DFSR_SRC_DIV_BMSK                                                       0x1f
+#define HWIO_GCC_RPMH_QPIC_QPIC_PERF11_DFSR_SRC_DIV_SHFT                                                        0x0
+#define HWIO_GCC_RPMH_QPIC_QPIC_PERF11_DFSR_SRC_DIV_BYPASS_FVAL                                                 0x0
+#define HWIO_GCC_RPMH_QPIC_QPIC_PERF11_DFSR_SRC_DIV_DIV1_FVAL                                                   0x1
+#define HWIO_GCC_RPMH_QPIC_QPIC_PERF11_DFSR_SRC_DIV_DIV1_5_FVAL                                                 0x2
+#define HWIO_GCC_RPMH_QPIC_QPIC_PERF11_DFSR_SRC_DIV_DIV2_FVAL                                                   0x3
+#define HWIO_GCC_RPMH_QPIC_QPIC_PERF11_DFSR_SRC_DIV_DIV2_5_FVAL                                                 0x4
+#define HWIO_GCC_RPMH_QPIC_QPIC_PERF11_DFSR_SRC_DIV_DIV3_FVAL                                                   0x5
+#define HWIO_GCC_RPMH_QPIC_QPIC_PERF11_DFSR_SRC_DIV_DIV3_5_FVAL                                                 0x6
+#define HWIO_GCC_RPMH_QPIC_QPIC_PERF11_DFSR_SRC_DIV_DIV4_FVAL                                                   0x7
+#define HWIO_GCC_RPMH_QPIC_QPIC_PERF11_DFSR_SRC_DIV_DIV4_5_FVAL                                                 0x8
+#define HWIO_GCC_RPMH_QPIC_QPIC_PERF11_DFSR_SRC_DIV_DIV5_FVAL                                                   0x9
+#define HWIO_GCC_RPMH_QPIC_QPIC_PERF11_DFSR_SRC_DIV_DIV5_5_FVAL                                                 0xa
+#define HWIO_GCC_RPMH_QPIC_QPIC_PERF11_DFSR_SRC_DIV_DIV6_FVAL                                                   0xb
+#define HWIO_GCC_RPMH_QPIC_QPIC_PERF11_DFSR_SRC_DIV_DIV6_5_FVAL                                                 0xc
+#define HWIO_GCC_RPMH_QPIC_QPIC_PERF11_DFSR_SRC_DIV_DIV7_FVAL                                                   0xd
+#define HWIO_GCC_RPMH_QPIC_QPIC_PERF11_DFSR_SRC_DIV_DIV7_5_FVAL                                                 0xe
+#define HWIO_GCC_RPMH_QPIC_QPIC_PERF11_DFSR_SRC_DIV_DIV8_FVAL                                                   0xf
+#define HWIO_GCC_RPMH_QPIC_QPIC_PERF11_DFSR_SRC_DIV_DIV8_5_FVAL                                                0x10
+#define HWIO_GCC_RPMH_QPIC_QPIC_PERF11_DFSR_SRC_DIV_DIV9_FVAL                                                  0x11
+#define HWIO_GCC_RPMH_QPIC_QPIC_PERF11_DFSR_SRC_DIV_DIV9_5_FVAL                                                0x12
+#define HWIO_GCC_RPMH_QPIC_QPIC_PERF11_DFSR_SRC_DIV_DIV10_FVAL                                                 0x13
+#define HWIO_GCC_RPMH_QPIC_QPIC_PERF11_DFSR_SRC_DIV_DIV10_5_FVAL                                               0x14
+#define HWIO_GCC_RPMH_QPIC_QPIC_PERF11_DFSR_SRC_DIV_DIV11_FVAL                                                 0x15
+#define HWIO_GCC_RPMH_QPIC_QPIC_PERF11_DFSR_SRC_DIV_DIV11_5_FVAL                                               0x16
+#define HWIO_GCC_RPMH_QPIC_QPIC_PERF11_DFSR_SRC_DIV_DIV12_FVAL                                                 0x17
+#define HWIO_GCC_RPMH_QPIC_QPIC_PERF11_DFSR_SRC_DIV_DIV12_5_FVAL                                               0x18
+#define HWIO_GCC_RPMH_QPIC_QPIC_PERF11_DFSR_SRC_DIV_DIV13_FVAL                                                 0x19
+#define HWIO_GCC_RPMH_QPIC_QPIC_PERF11_DFSR_SRC_DIV_DIV13_5_FVAL                                               0x1a
+#define HWIO_GCC_RPMH_QPIC_QPIC_PERF11_DFSR_SRC_DIV_DIV14_FVAL                                                 0x1b
+#define HWIO_GCC_RPMH_QPIC_QPIC_PERF11_DFSR_SRC_DIV_DIV14_5_FVAL                                               0x1c
+#define HWIO_GCC_RPMH_QPIC_QPIC_PERF11_DFSR_SRC_DIV_DIV15_FVAL                                                 0x1d
+#define HWIO_GCC_RPMH_QPIC_QPIC_PERF11_DFSR_SRC_DIV_DIV15_5_FVAL                                               0x1e
+#define HWIO_GCC_RPMH_QPIC_QPIC_PERF11_DFSR_SRC_DIV_DIV16_FVAL                                                 0x1f
+
+#define HWIO_GCC_RPMH_QPIC_QPIC_PERF12_DFSR_ADDR                                                         (GCC_CLK_CTL_REG_REG_BASE      + 0x00039060)
+#define HWIO_GCC_RPMH_QPIC_QPIC_PERF12_DFSR_PHYS                                                         (GCC_CLK_CTL_REG_REG_BASE_PHYS + 0x00039060)
+#define HWIO_GCC_RPMH_QPIC_QPIC_PERF12_DFSR_OFFS                                                         (GCC_CLK_CTL_REG_REG_BASE_OFFS + 0x00039060)
+#define HWIO_GCC_RPMH_QPIC_QPIC_PERF12_DFSR_RMSK                                                             0x371f
+#define HWIO_GCC_RPMH_QPIC_QPIC_PERF12_DFSR_ATTR                                                                0x3
+#define HWIO_GCC_RPMH_QPIC_QPIC_PERF12_DFSR_IN          \
+        in_dword_masked(HWIO_GCC_RPMH_QPIC_QPIC_PERF12_DFSR_ADDR, HWIO_GCC_RPMH_QPIC_QPIC_PERF12_DFSR_RMSK)
+#define HWIO_GCC_RPMH_QPIC_QPIC_PERF12_DFSR_INM(m)      \
+        in_dword_masked(HWIO_GCC_RPMH_QPIC_QPIC_PERF12_DFSR_ADDR, m)
+#define HWIO_GCC_RPMH_QPIC_QPIC_PERF12_DFSR_OUT(v)      \
+        out_dword(HWIO_GCC_RPMH_QPIC_QPIC_PERF12_DFSR_ADDR,v)
+#define HWIO_GCC_RPMH_QPIC_QPIC_PERF12_DFSR_OUTM(m,v) \
+        out_dword_masked_ns(HWIO_GCC_RPMH_QPIC_QPIC_PERF12_DFSR_ADDR,m,v,HWIO_GCC_RPMH_QPIC_QPIC_PERF12_DFSR_IN)
+#define HWIO_GCC_RPMH_QPIC_QPIC_PERF12_DFSR_MODE_BMSK                                                        0x3000
+#define HWIO_GCC_RPMH_QPIC_QPIC_PERF12_DFSR_MODE_SHFT                                                           0xc
+#define HWIO_GCC_RPMH_QPIC_QPIC_PERF12_DFSR_MODE_BYPASS_FVAL                                                    0x0
+#define HWIO_GCC_RPMH_QPIC_QPIC_PERF12_DFSR_MODE_SWALLOW_FVAL                                                   0x1
+#define HWIO_GCC_RPMH_QPIC_QPIC_PERF12_DFSR_MODE_DUAL_EDGE_FVAL                                                 0x2
+#define HWIO_GCC_RPMH_QPIC_QPIC_PERF12_DFSR_MODE_SINGLE_EDGE_FVAL                                               0x3
+#define HWIO_GCC_RPMH_QPIC_QPIC_PERF12_DFSR_SRC_SEL_BMSK                                                      0x700
+#define HWIO_GCC_RPMH_QPIC_QPIC_PERF12_DFSR_SRC_SEL_SHFT                                                        0x8
+#define HWIO_GCC_RPMH_QPIC_QPIC_PERF12_DFSR_SRC_SEL_SRC0_FVAL                                                   0x0
+#define HWIO_GCC_RPMH_QPIC_QPIC_PERF12_DFSR_SRC_SEL_SRC1_FVAL                                                   0x1
+#define HWIO_GCC_RPMH_QPIC_QPIC_PERF12_DFSR_SRC_SEL_SRC2_FVAL                                                   0x2
+#define HWIO_GCC_RPMH_QPIC_QPIC_PERF12_DFSR_SRC_SEL_SRC3_FVAL                                                   0x3
+#define HWIO_GCC_RPMH_QPIC_QPIC_PERF12_DFSR_SRC_SEL_SRC4_FVAL                                                   0x4
+#define HWIO_GCC_RPMH_QPIC_QPIC_PERF12_DFSR_SRC_SEL_SRC5_FVAL                                                   0x5
+#define HWIO_GCC_RPMH_QPIC_QPIC_PERF12_DFSR_SRC_SEL_SRC6_FVAL                                                   0x6
+#define HWIO_GCC_RPMH_QPIC_QPIC_PERF12_DFSR_SRC_SEL_SRC7_FVAL                                                   0x7
+#define HWIO_GCC_RPMH_QPIC_QPIC_PERF12_DFSR_SRC_DIV_BMSK                                                       0x1f
+#define HWIO_GCC_RPMH_QPIC_QPIC_PERF12_DFSR_SRC_DIV_SHFT                                                        0x0
+#define HWIO_GCC_RPMH_QPIC_QPIC_PERF12_DFSR_SRC_DIV_BYPASS_FVAL                                                 0x0
+#define HWIO_GCC_RPMH_QPIC_QPIC_PERF12_DFSR_SRC_DIV_DIV1_FVAL                                                   0x1
+#define HWIO_GCC_RPMH_QPIC_QPIC_PERF12_DFSR_SRC_DIV_DIV1_5_FVAL                                                 0x2
+#define HWIO_GCC_RPMH_QPIC_QPIC_PERF12_DFSR_SRC_DIV_DIV2_FVAL                                                   0x3
+#define HWIO_GCC_RPMH_QPIC_QPIC_PERF12_DFSR_SRC_DIV_DIV2_5_FVAL                                                 0x4
+#define HWIO_GCC_RPMH_QPIC_QPIC_PERF12_DFSR_SRC_DIV_DIV3_FVAL                                                   0x5
+#define HWIO_GCC_RPMH_QPIC_QPIC_PERF12_DFSR_SRC_DIV_DIV3_5_FVAL                                                 0x6
+#define HWIO_GCC_RPMH_QPIC_QPIC_PERF12_DFSR_SRC_DIV_DIV4_FVAL                                                   0x7
+#define HWIO_GCC_RPMH_QPIC_QPIC_PERF12_DFSR_SRC_DIV_DIV4_5_FVAL                                                 0x8
+#define HWIO_GCC_RPMH_QPIC_QPIC_PERF12_DFSR_SRC_DIV_DIV5_FVAL                                                   0x9
+#define HWIO_GCC_RPMH_QPIC_QPIC_PERF12_DFSR_SRC_DIV_DIV5_5_FVAL                                                 0xa
+#define HWIO_GCC_RPMH_QPIC_QPIC_PERF12_DFSR_SRC_DIV_DIV6_FVAL                                                   0xb
+#define HWIO_GCC_RPMH_QPIC_QPIC_PERF12_DFSR_SRC_DIV_DIV6_5_FVAL                                                 0xc
+#define HWIO_GCC_RPMH_QPIC_QPIC_PERF12_DFSR_SRC_DIV_DIV7_FVAL                                                   0xd
+#define HWIO_GCC_RPMH_QPIC_QPIC_PERF12_DFSR_SRC_DIV_DIV7_5_FVAL                                                 0xe
+#define HWIO_GCC_RPMH_QPIC_QPIC_PERF12_DFSR_SRC_DIV_DIV8_FVAL                                                   0xf
+#define HWIO_GCC_RPMH_QPIC_QPIC_PERF12_DFSR_SRC_DIV_DIV8_5_FVAL                                                0x10
+#define HWIO_GCC_RPMH_QPIC_QPIC_PERF12_DFSR_SRC_DIV_DIV9_FVAL                                                  0x11
+#define HWIO_GCC_RPMH_QPIC_QPIC_PERF12_DFSR_SRC_DIV_DIV9_5_FVAL                                                0x12
+#define HWIO_GCC_RPMH_QPIC_QPIC_PERF12_DFSR_SRC_DIV_DIV10_FVAL                                                 0x13
+#define HWIO_GCC_RPMH_QPIC_QPIC_PERF12_DFSR_SRC_DIV_DIV10_5_FVAL                                               0x14
+#define HWIO_GCC_RPMH_QPIC_QPIC_PERF12_DFSR_SRC_DIV_DIV11_FVAL                                                 0x15
+#define HWIO_GCC_RPMH_QPIC_QPIC_PERF12_DFSR_SRC_DIV_DIV11_5_FVAL                                               0x16
+#define HWIO_GCC_RPMH_QPIC_QPIC_PERF12_DFSR_SRC_DIV_DIV12_FVAL                                                 0x17
+#define HWIO_GCC_RPMH_QPIC_QPIC_PERF12_DFSR_SRC_DIV_DIV12_5_FVAL                                               0x18
+#define HWIO_GCC_RPMH_QPIC_QPIC_PERF12_DFSR_SRC_DIV_DIV13_FVAL                                                 0x19
+#define HWIO_GCC_RPMH_QPIC_QPIC_PERF12_DFSR_SRC_DIV_DIV13_5_FVAL                                               0x1a
+#define HWIO_GCC_RPMH_QPIC_QPIC_PERF12_DFSR_SRC_DIV_DIV14_FVAL                                                 0x1b
+#define HWIO_GCC_RPMH_QPIC_QPIC_PERF12_DFSR_SRC_DIV_DIV14_5_FVAL                                               0x1c
+#define HWIO_GCC_RPMH_QPIC_QPIC_PERF12_DFSR_SRC_DIV_DIV15_FVAL                                                 0x1d
+#define HWIO_GCC_RPMH_QPIC_QPIC_PERF12_DFSR_SRC_DIV_DIV15_5_FVAL                                               0x1e
+#define HWIO_GCC_RPMH_QPIC_QPIC_PERF12_DFSR_SRC_DIV_DIV16_FVAL                                                 0x1f
+
+#define HWIO_GCC_RPMH_QPIC_QPIC_PERF13_DFSR_ADDR                                                         (GCC_CLK_CTL_REG_REG_BASE      + 0x00039064)
+#define HWIO_GCC_RPMH_QPIC_QPIC_PERF13_DFSR_PHYS                                                         (GCC_CLK_CTL_REG_REG_BASE_PHYS + 0x00039064)
+#define HWIO_GCC_RPMH_QPIC_QPIC_PERF13_DFSR_OFFS                                                         (GCC_CLK_CTL_REG_REG_BASE_OFFS + 0x00039064)
+#define HWIO_GCC_RPMH_QPIC_QPIC_PERF13_DFSR_RMSK                                                             0x371f
+#define HWIO_GCC_RPMH_QPIC_QPIC_PERF13_DFSR_ATTR                                                                0x3
+#define HWIO_GCC_RPMH_QPIC_QPIC_PERF13_DFSR_IN          \
+        in_dword_masked(HWIO_GCC_RPMH_QPIC_QPIC_PERF13_DFSR_ADDR, HWIO_GCC_RPMH_QPIC_QPIC_PERF13_DFSR_RMSK)
+#define HWIO_GCC_RPMH_QPIC_QPIC_PERF13_DFSR_INM(m)      \
+        in_dword_masked(HWIO_GCC_RPMH_QPIC_QPIC_PERF13_DFSR_ADDR, m)
+#define HWIO_GCC_RPMH_QPIC_QPIC_PERF13_DFSR_OUT(v)      \
+        out_dword(HWIO_GCC_RPMH_QPIC_QPIC_PERF13_DFSR_ADDR,v)
+#define HWIO_GCC_RPMH_QPIC_QPIC_PERF13_DFSR_OUTM(m,v) \
+        out_dword_masked_ns(HWIO_GCC_RPMH_QPIC_QPIC_PERF13_DFSR_ADDR,m,v,HWIO_GCC_RPMH_QPIC_QPIC_PERF13_DFSR_IN)
+#define HWIO_GCC_RPMH_QPIC_QPIC_PERF13_DFSR_MODE_BMSK                                                        0x3000
+#define HWIO_GCC_RPMH_QPIC_QPIC_PERF13_DFSR_MODE_SHFT                                                           0xc
+#define HWIO_GCC_RPMH_QPIC_QPIC_PERF13_DFSR_MODE_BYPASS_FVAL                                                    0x0
+#define HWIO_GCC_RPMH_QPIC_QPIC_PERF13_DFSR_MODE_SWALLOW_FVAL                                                   0x1
+#define HWIO_GCC_RPMH_QPIC_QPIC_PERF13_DFSR_MODE_DUAL_EDGE_FVAL                                                 0x2
+#define HWIO_GCC_RPMH_QPIC_QPIC_PERF13_DFSR_MODE_SINGLE_EDGE_FVAL                                               0x3
+#define HWIO_GCC_RPMH_QPIC_QPIC_PERF13_DFSR_SRC_SEL_BMSK                                                      0x700
+#define HWIO_GCC_RPMH_QPIC_QPIC_PERF13_DFSR_SRC_SEL_SHFT                                                        0x8
+#define HWIO_GCC_RPMH_QPIC_QPIC_PERF13_DFSR_SRC_SEL_SRC0_FVAL                                                   0x0
+#define HWIO_GCC_RPMH_QPIC_QPIC_PERF13_DFSR_SRC_SEL_SRC1_FVAL                                                   0x1
+#define HWIO_GCC_RPMH_QPIC_QPIC_PERF13_DFSR_SRC_SEL_SRC2_FVAL                                                   0x2
+#define HWIO_GCC_RPMH_QPIC_QPIC_PERF13_DFSR_SRC_SEL_SRC3_FVAL                                                   0x3
+#define HWIO_GCC_RPMH_QPIC_QPIC_PERF13_DFSR_SRC_SEL_SRC4_FVAL                                                   0x4
+#define HWIO_GCC_RPMH_QPIC_QPIC_PERF13_DFSR_SRC_SEL_SRC5_FVAL                                                   0x5
+#define HWIO_GCC_RPMH_QPIC_QPIC_PERF13_DFSR_SRC_SEL_SRC6_FVAL                                                   0x6
+#define HWIO_GCC_RPMH_QPIC_QPIC_PERF13_DFSR_SRC_SEL_SRC7_FVAL                                                   0x7
+#define HWIO_GCC_RPMH_QPIC_QPIC_PERF13_DFSR_SRC_DIV_BMSK                                                       0x1f
+#define HWIO_GCC_RPMH_QPIC_QPIC_PERF13_DFSR_SRC_DIV_SHFT                                                        0x0
+#define HWIO_GCC_RPMH_QPIC_QPIC_PERF13_DFSR_SRC_DIV_BYPASS_FVAL                                                 0x0
+#define HWIO_GCC_RPMH_QPIC_QPIC_PERF13_DFSR_SRC_DIV_DIV1_FVAL                                                   0x1
+#define HWIO_GCC_RPMH_QPIC_QPIC_PERF13_DFSR_SRC_DIV_DIV1_5_FVAL                                                 0x2
+#define HWIO_GCC_RPMH_QPIC_QPIC_PERF13_DFSR_SRC_DIV_DIV2_FVAL                                                   0x3
+#define HWIO_GCC_RPMH_QPIC_QPIC_PERF13_DFSR_SRC_DIV_DIV2_5_FVAL                                                 0x4
+#define HWIO_GCC_RPMH_QPIC_QPIC_PERF13_DFSR_SRC_DIV_DIV3_FVAL                                                   0x5
+#define HWIO_GCC_RPMH_QPIC_QPIC_PERF13_DFSR_SRC_DIV_DIV3_5_FVAL                                                 0x6
+#define HWIO_GCC_RPMH_QPIC_QPIC_PERF13_DFSR_SRC_DIV_DIV4_FVAL                                                   0x7
+#define HWIO_GCC_RPMH_QPIC_QPIC_PERF13_DFSR_SRC_DIV_DIV4_5_FVAL                                                 0x8
+#define HWIO_GCC_RPMH_QPIC_QPIC_PERF13_DFSR_SRC_DIV_DIV5_FVAL                                                   0x9
+#define HWIO_GCC_RPMH_QPIC_QPIC_PERF13_DFSR_SRC_DIV_DIV5_5_FVAL                                                 0xa
+#define HWIO_GCC_RPMH_QPIC_QPIC_PERF13_DFSR_SRC_DIV_DIV6_FVAL                                                   0xb
+#define HWIO_GCC_RPMH_QPIC_QPIC_PERF13_DFSR_SRC_DIV_DIV6_5_FVAL                                                 0xc
+#define HWIO_GCC_RPMH_QPIC_QPIC_PERF13_DFSR_SRC_DIV_DIV7_FVAL                                                   0xd
+#define HWIO_GCC_RPMH_QPIC_QPIC_PERF13_DFSR_SRC_DIV_DIV7_5_FVAL                                                 0xe
+#define HWIO_GCC_RPMH_QPIC_QPIC_PERF13_DFSR_SRC_DIV_DIV8_FVAL                                                   0xf
+#define HWIO_GCC_RPMH_QPIC_QPIC_PERF13_DFSR_SRC_DIV_DIV8_5_FVAL                                                0x10
+#define HWIO_GCC_RPMH_QPIC_QPIC_PERF13_DFSR_SRC_DIV_DIV9_FVAL                                                  0x11
+#define HWIO_GCC_RPMH_QPIC_QPIC_PERF13_DFSR_SRC_DIV_DIV9_5_FVAL                                                0x12
+#define HWIO_GCC_RPMH_QPIC_QPIC_PERF13_DFSR_SRC_DIV_DIV10_FVAL                                                 0x13
+#define HWIO_GCC_RPMH_QPIC_QPIC_PERF13_DFSR_SRC_DIV_DIV10_5_FVAL                                               0x14
+#define HWIO_GCC_RPMH_QPIC_QPIC_PERF13_DFSR_SRC_DIV_DIV11_FVAL                                                 0x15
+#define HWIO_GCC_RPMH_QPIC_QPIC_PERF13_DFSR_SRC_DIV_DIV11_5_FVAL                                               0x16
+#define HWIO_GCC_RPMH_QPIC_QPIC_PERF13_DFSR_SRC_DIV_DIV12_FVAL                                                 0x17
+#define HWIO_GCC_RPMH_QPIC_QPIC_PERF13_DFSR_SRC_DIV_DIV12_5_FVAL                                               0x18
+#define HWIO_GCC_RPMH_QPIC_QPIC_PERF13_DFSR_SRC_DIV_DIV13_FVAL                                                 0x19
+#define HWIO_GCC_RPMH_QPIC_QPIC_PERF13_DFSR_SRC_DIV_DIV13_5_FVAL                                               0x1a
+#define HWIO_GCC_RPMH_QPIC_QPIC_PERF13_DFSR_SRC_DIV_DIV14_FVAL                                                 0x1b
+#define HWIO_GCC_RPMH_QPIC_QPIC_PERF13_DFSR_SRC_DIV_DIV14_5_FVAL                                               0x1c
+#define HWIO_GCC_RPMH_QPIC_QPIC_PERF13_DFSR_SRC_DIV_DIV15_FVAL                                                 0x1d
+#define HWIO_GCC_RPMH_QPIC_QPIC_PERF13_DFSR_SRC_DIV_DIV15_5_FVAL                                               0x1e
+#define HWIO_GCC_RPMH_QPIC_QPIC_PERF13_DFSR_SRC_DIV_DIV16_FVAL                                                 0x1f
+
+#define HWIO_GCC_RPMH_QPIC_QPIC_PERF14_DFSR_ADDR                                                         (GCC_CLK_CTL_REG_REG_BASE      + 0x00039068)
+#define HWIO_GCC_RPMH_QPIC_QPIC_PERF14_DFSR_PHYS                                                         (GCC_CLK_CTL_REG_REG_BASE_PHYS + 0x00039068)
+#define HWIO_GCC_RPMH_QPIC_QPIC_PERF14_DFSR_OFFS                                                         (GCC_CLK_CTL_REG_REG_BASE_OFFS + 0x00039068)
+#define HWIO_GCC_RPMH_QPIC_QPIC_PERF14_DFSR_RMSK                                                             0x371f
+#define HWIO_GCC_RPMH_QPIC_QPIC_PERF14_DFSR_ATTR                                                                0x3
+#define HWIO_GCC_RPMH_QPIC_QPIC_PERF14_DFSR_IN          \
+        in_dword_masked(HWIO_GCC_RPMH_QPIC_QPIC_PERF14_DFSR_ADDR, HWIO_GCC_RPMH_QPIC_QPIC_PERF14_DFSR_RMSK)
+#define HWIO_GCC_RPMH_QPIC_QPIC_PERF14_DFSR_INM(m)      \
+        in_dword_masked(HWIO_GCC_RPMH_QPIC_QPIC_PERF14_DFSR_ADDR, m)
+#define HWIO_GCC_RPMH_QPIC_QPIC_PERF14_DFSR_OUT(v)      \
+        out_dword(HWIO_GCC_RPMH_QPIC_QPIC_PERF14_DFSR_ADDR,v)
+#define HWIO_GCC_RPMH_QPIC_QPIC_PERF14_DFSR_OUTM(m,v) \
+        out_dword_masked_ns(HWIO_GCC_RPMH_QPIC_QPIC_PERF14_DFSR_ADDR,m,v,HWIO_GCC_RPMH_QPIC_QPIC_PERF14_DFSR_IN)
+#define HWIO_GCC_RPMH_QPIC_QPIC_PERF14_DFSR_MODE_BMSK                                                        0x3000
+#define HWIO_GCC_RPMH_QPIC_QPIC_PERF14_DFSR_MODE_SHFT                                                           0xc
+#define HWIO_GCC_RPMH_QPIC_QPIC_PERF14_DFSR_MODE_BYPASS_FVAL                                                    0x0
+#define HWIO_GCC_RPMH_QPIC_QPIC_PERF14_DFSR_MODE_SWALLOW_FVAL                                                   0x1
+#define HWIO_GCC_RPMH_QPIC_QPIC_PERF14_DFSR_MODE_DUAL_EDGE_FVAL                                                 0x2
+#define HWIO_GCC_RPMH_QPIC_QPIC_PERF14_DFSR_MODE_SINGLE_EDGE_FVAL                                               0x3
+#define HWIO_GCC_RPMH_QPIC_QPIC_PERF14_DFSR_SRC_SEL_BMSK                                                      0x700
+#define HWIO_GCC_RPMH_QPIC_QPIC_PERF14_DFSR_SRC_SEL_SHFT                                                        0x8
+#define HWIO_GCC_RPMH_QPIC_QPIC_PERF14_DFSR_SRC_SEL_SRC0_FVAL                                                   0x0
+#define HWIO_GCC_RPMH_QPIC_QPIC_PERF14_DFSR_SRC_SEL_SRC1_FVAL                                                   0x1
+#define HWIO_GCC_RPMH_QPIC_QPIC_PERF14_DFSR_SRC_SEL_SRC2_FVAL                                                   0x2
+#define HWIO_GCC_RPMH_QPIC_QPIC_PERF14_DFSR_SRC_SEL_SRC3_FVAL                                                   0x3
+#define HWIO_GCC_RPMH_QPIC_QPIC_PERF14_DFSR_SRC_SEL_SRC4_FVAL                                                   0x4
+#define HWIO_GCC_RPMH_QPIC_QPIC_PERF14_DFSR_SRC_SEL_SRC5_FVAL                                                   0x5
+#define HWIO_GCC_RPMH_QPIC_QPIC_PERF14_DFSR_SRC_SEL_SRC6_FVAL                                                   0x6
+#define HWIO_GCC_RPMH_QPIC_QPIC_PERF14_DFSR_SRC_SEL_SRC7_FVAL                                                   0x7
+#define HWIO_GCC_RPMH_QPIC_QPIC_PERF14_DFSR_SRC_DIV_BMSK                                                       0x1f
+#define HWIO_GCC_RPMH_QPIC_QPIC_PERF14_DFSR_SRC_DIV_SHFT                                                        0x0
+#define HWIO_GCC_RPMH_QPIC_QPIC_PERF14_DFSR_SRC_DIV_BYPASS_FVAL                                                 0x0
+#define HWIO_GCC_RPMH_QPIC_QPIC_PERF14_DFSR_SRC_DIV_DIV1_FVAL                                                   0x1
+#define HWIO_GCC_RPMH_QPIC_QPIC_PERF14_DFSR_SRC_DIV_DIV1_5_FVAL                                                 0x2
+#define HWIO_GCC_RPMH_QPIC_QPIC_PERF14_DFSR_SRC_DIV_DIV2_FVAL                                                   0x3
+#define HWIO_GCC_RPMH_QPIC_QPIC_PERF14_DFSR_SRC_DIV_DIV2_5_FVAL                                                 0x4
+#define HWIO_GCC_RPMH_QPIC_QPIC_PERF14_DFSR_SRC_DIV_DIV3_FVAL                                                   0x5
+#define HWIO_GCC_RPMH_QPIC_QPIC_PERF14_DFSR_SRC_DIV_DIV3_5_FVAL                                                 0x6
+#define HWIO_GCC_RPMH_QPIC_QPIC_PERF14_DFSR_SRC_DIV_DIV4_FVAL                                                   0x7
+#define HWIO_GCC_RPMH_QPIC_QPIC_PERF14_DFSR_SRC_DIV_DIV4_5_FVAL                                                 0x8
+#define HWIO_GCC_RPMH_QPIC_QPIC_PERF14_DFSR_SRC_DIV_DIV5_FVAL                                                   0x9
+#define HWIO_GCC_RPMH_QPIC_QPIC_PERF14_DFSR_SRC_DIV_DIV5_5_FVAL                                                 0xa
+#define HWIO_GCC_RPMH_QPIC_QPIC_PERF14_DFSR_SRC_DIV_DIV6_FVAL                                                   0xb
+#define HWIO_GCC_RPMH_QPIC_QPIC_PERF14_DFSR_SRC_DIV_DIV6_5_FVAL                                                 0xc
+#define HWIO_GCC_RPMH_QPIC_QPIC_PERF14_DFSR_SRC_DIV_DIV7_FVAL                                                   0xd
+#define HWIO_GCC_RPMH_QPIC_QPIC_PERF14_DFSR_SRC_DIV_DIV7_5_FVAL                                                 0xe
+#define HWIO_GCC_RPMH_QPIC_QPIC_PERF14_DFSR_SRC_DIV_DIV8_FVAL                                                   0xf
+#define HWIO_GCC_RPMH_QPIC_QPIC_PERF14_DFSR_SRC_DIV_DIV8_5_FVAL                                                0x10
+#define HWIO_GCC_RPMH_QPIC_QPIC_PERF14_DFSR_SRC_DIV_DIV9_FVAL                                                  0x11
+#define HWIO_GCC_RPMH_QPIC_QPIC_PERF14_DFSR_SRC_DIV_DIV9_5_FVAL                                                0x12
+#define HWIO_GCC_RPMH_QPIC_QPIC_PERF14_DFSR_SRC_DIV_DIV10_FVAL                                                 0x13
+#define HWIO_GCC_RPMH_QPIC_QPIC_PERF14_DFSR_SRC_DIV_DIV10_5_FVAL                                               0x14
+#define HWIO_GCC_RPMH_QPIC_QPIC_PERF14_DFSR_SRC_DIV_DIV11_FVAL                                                 0x15
+#define HWIO_GCC_RPMH_QPIC_QPIC_PERF14_DFSR_SRC_DIV_DIV11_5_FVAL                                               0x16
+#define HWIO_GCC_RPMH_QPIC_QPIC_PERF14_DFSR_SRC_DIV_DIV12_FVAL                                                 0x17
+#define HWIO_GCC_RPMH_QPIC_QPIC_PERF14_DFSR_SRC_DIV_DIV12_5_FVAL                                               0x18
+#define HWIO_GCC_RPMH_QPIC_QPIC_PERF14_DFSR_SRC_DIV_DIV13_FVAL                                                 0x19
+#define HWIO_GCC_RPMH_QPIC_QPIC_PERF14_DFSR_SRC_DIV_DIV13_5_FVAL                                               0x1a
+#define HWIO_GCC_RPMH_QPIC_QPIC_PERF14_DFSR_SRC_DIV_DIV14_FVAL                                                 0x1b
+#define HWIO_GCC_RPMH_QPIC_QPIC_PERF14_DFSR_SRC_DIV_DIV14_5_FVAL                                               0x1c
+#define HWIO_GCC_RPMH_QPIC_QPIC_PERF14_DFSR_SRC_DIV_DIV15_FVAL                                                 0x1d
+#define HWIO_GCC_RPMH_QPIC_QPIC_PERF14_DFSR_SRC_DIV_DIV15_5_FVAL                                               0x1e
+#define HWIO_GCC_RPMH_QPIC_QPIC_PERF14_DFSR_SRC_DIV_DIV16_FVAL                                                 0x1f
+
+#define HWIO_GCC_RPMH_QPIC_QPIC_PERF15_DFSR_ADDR                                                         (GCC_CLK_CTL_REG_REG_BASE      + 0x0003906c)
+#define HWIO_GCC_RPMH_QPIC_QPIC_PERF15_DFSR_PHYS                                                         (GCC_CLK_CTL_REG_REG_BASE_PHYS + 0x0003906c)
+#define HWIO_GCC_RPMH_QPIC_QPIC_PERF15_DFSR_OFFS                                                         (GCC_CLK_CTL_REG_REG_BASE_OFFS + 0x0003906c)
+#define HWIO_GCC_RPMH_QPIC_QPIC_PERF15_DFSR_RMSK                                                             0x371f
+#define HWIO_GCC_RPMH_QPIC_QPIC_PERF15_DFSR_ATTR                                                                0x3
+#define HWIO_GCC_RPMH_QPIC_QPIC_PERF15_DFSR_IN          \
+        in_dword_masked(HWIO_GCC_RPMH_QPIC_QPIC_PERF15_DFSR_ADDR, HWIO_GCC_RPMH_QPIC_QPIC_PERF15_DFSR_RMSK)
+#define HWIO_GCC_RPMH_QPIC_QPIC_PERF15_DFSR_INM(m)      \
+        in_dword_masked(HWIO_GCC_RPMH_QPIC_QPIC_PERF15_DFSR_ADDR, m)
+#define HWIO_GCC_RPMH_QPIC_QPIC_PERF15_DFSR_OUT(v)      \
+        out_dword(HWIO_GCC_RPMH_QPIC_QPIC_PERF15_DFSR_ADDR,v)
+#define HWIO_GCC_RPMH_QPIC_QPIC_PERF15_DFSR_OUTM(m,v) \
+        out_dword_masked_ns(HWIO_GCC_RPMH_QPIC_QPIC_PERF15_DFSR_ADDR,m,v,HWIO_GCC_RPMH_QPIC_QPIC_PERF15_DFSR_IN)
+#define HWIO_GCC_RPMH_QPIC_QPIC_PERF15_DFSR_MODE_BMSK                                                        0x3000
+#define HWIO_GCC_RPMH_QPIC_QPIC_PERF15_DFSR_MODE_SHFT                                                           0xc
+#define HWIO_GCC_RPMH_QPIC_QPIC_PERF15_DFSR_MODE_BYPASS_FVAL                                                    0x0
+#define HWIO_GCC_RPMH_QPIC_QPIC_PERF15_DFSR_MODE_SWALLOW_FVAL                                                   0x1
+#define HWIO_GCC_RPMH_QPIC_QPIC_PERF15_DFSR_MODE_DUAL_EDGE_FVAL                                                 0x2
+#define HWIO_GCC_RPMH_QPIC_QPIC_PERF15_DFSR_MODE_SINGLE_EDGE_FVAL                                               0x3
+#define HWIO_GCC_RPMH_QPIC_QPIC_PERF15_DFSR_SRC_SEL_BMSK                                                      0x700
+#define HWIO_GCC_RPMH_QPIC_QPIC_PERF15_DFSR_SRC_SEL_SHFT                                                        0x8
+#define HWIO_GCC_RPMH_QPIC_QPIC_PERF15_DFSR_SRC_SEL_SRC0_FVAL                                                   0x0
+#define HWIO_GCC_RPMH_QPIC_QPIC_PERF15_DFSR_SRC_SEL_SRC1_FVAL                                                   0x1
+#define HWIO_GCC_RPMH_QPIC_QPIC_PERF15_DFSR_SRC_SEL_SRC2_FVAL                                                   0x2
+#define HWIO_GCC_RPMH_QPIC_QPIC_PERF15_DFSR_SRC_SEL_SRC3_FVAL                                                   0x3
+#define HWIO_GCC_RPMH_QPIC_QPIC_PERF15_DFSR_SRC_SEL_SRC4_FVAL                                                   0x4
+#define HWIO_GCC_RPMH_QPIC_QPIC_PERF15_DFSR_SRC_SEL_SRC5_FVAL                                                   0x5
+#define HWIO_GCC_RPMH_QPIC_QPIC_PERF15_DFSR_SRC_SEL_SRC6_FVAL                                                   0x6
+#define HWIO_GCC_RPMH_QPIC_QPIC_PERF15_DFSR_SRC_SEL_SRC7_FVAL                                                   0x7
+#define HWIO_GCC_RPMH_QPIC_QPIC_PERF15_DFSR_SRC_DIV_BMSK                                                       0x1f
+#define HWIO_GCC_RPMH_QPIC_QPIC_PERF15_DFSR_SRC_DIV_SHFT                                                        0x0
+#define HWIO_GCC_RPMH_QPIC_QPIC_PERF15_DFSR_SRC_DIV_BYPASS_FVAL                                                 0x0
+#define HWIO_GCC_RPMH_QPIC_QPIC_PERF15_DFSR_SRC_DIV_DIV1_FVAL                                                   0x1
+#define HWIO_GCC_RPMH_QPIC_QPIC_PERF15_DFSR_SRC_DIV_DIV1_5_FVAL                                                 0x2
+#define HWIO_GCC_RPMH_QPIC_QPIC_PERF15_DFSR_SRC_DIV_DIV2_FVAL                                                   0x3
+#define HWIO_GCC_RPMH_QPIC_QPIC_PERF15_DFSR_SRC_DIV_DIV2_5_FVAL                                                 0x4
+#define HWIO_GCC_RPMH_QPIC_QPIC_PERF15_DFSR_SRC_DIV_DIV3_FVAL                                                   0x5
+#define HWIO_GCC_RPMH_QPIC_QPIC_PERF15_DFSR_SRC_DIV_DIV3_5_FVAL                                                 0x6
+#define HWIO_GCC_RPMH_QPIC_QPIC_PERF15_DFSR_SRC_DIV_DIV4_FVAL                                                   0x7
+#define HWIO_GCC_RPMH_QPIC_QPIC_PERF15_DFSR_SRC_DIV_DIV4_5_FVAL                                                 0x8
+#define HWIO_GCC_RPMH_QPIC_QPIC_PERF15_DFSR_SRC_DIV_DIV5_FVAL                                                   0x9
+#define HWIO_GCC_RPMH_QPIC_QPIC_PERF15_DFSR_SRC_DIV_DIV5_5_FVAL                                                 0xa
+#define HWIO_GCC_RPMH_QPIC_QPIC_PERF15_DFSR_SRC_DIV_DIV6_FVAL                                                   0xb
+#define HWIO_GCC_RPMH_QPIC_QPIC_PERF15_DFSR_SRC_DIV_DIV6_5_FVAL                                                 0xc
+#define HWIO_GCC_RPMH_QPIC_QPIC_PERF15_DFSR_SRC_DIV_DIV7_FVAL                                                   0xd
+#define HWIO_GCC_RPMH_QPIC_QPIC_PERF15_DFSR_SRC_DIV_DIV7_5_FVAL                                                 0xe
+#define HWIO_GCC_RPMH_QPIC_QPIC_PERF15_DFSR_SRC_DIV_DIV8_FVAL                                                   0xf
+#define HWIO_GCC_RPMH_QPIC_QPIC_PERF15_DFSR_SRC_DIV_DIV8_5_FVAL                                                0x10
+#define HWIO_GCC_RPMH_QPIC_QPIC_PERF15_DFSR_SRC_DIV_DIV9_FVAL                                                  0x11
+#define HWIO_GCC_RPMH_QPIC_QPIC_PERF15_DFSR_SRC_DIV_DIV9_5_FVAL                                                0x12
+#define HWIO_GCC_RPMH_QPIC_QPIC_PERF15_DFSR_SRC_DIV_DIV10_FVAL                                                 0x13
+#define HWIO_GCC_RPMH_QPIC_QPIC_PERF15_DFSR_SRC_DIV_DIV10_5_FVAL                                               0x14
+#define HWIO_GCC_RPMH_QPIC_QPIC_PERF15_DFSR_SRC_DIV_DIV11_FVAL                                                 0x15
+#define HWIO_GCC_RPMH_QPIC_QPIC_PERF15_DFSR_SRC_DIV_DIV11_5_FVAL                                               0x16
+#define HWIO_GCC_RPMH_QPIC_QPIC_PERF15_DFSR_SRC_DIV_DIV12_FVAL                                                 0x17
+#define HWIO_GCC_RPMH_QPIC_QPIC_PERF15_DFSR_SRC_DIV_DIV12_5_FVAL                                               0x18
+#define HWIO_GCC_RPMH_QPIC_QPIC_PERF15_DFSR_SRC_DIV_DIV13_FVAL                                                 0x19
+#define HWIO_GCC_RPMH_QPIC_QPIC_PERF15_DFSR_SRC_DIV_DIV13_5_FVAL                                               0x1a
+#define HWIO_GCC_RPMH_QPIC_QPIC_PERF15_DFSR_SRC_DIV_DIV14_FVAL                                                 0x1b
+#define HWIO_GCC_RPMH_QPIC_QPIC_PERF15_DFSR_SRC_DIV_DIV14_5_FVAL                                               0x1c
+#define HWIO_GCC_RPMH_QPIC_QPIC_PERF15_DFSR_SRC_DIV_DIV15_FVAL                                                 0x1d
+#define HWIO_GCC_RPMH_QPIC_QPIC_PERF15_DFSR_SRC_DIV_DIV15_5_FVAL                                               0x1e
+#define HWIO_GCC_RPMH_QPIC_QPIC_PERF15_DFSR_SRC_DIV_DIV16_FVAL                                                 0x1f
+
+#define HWIO_GCC_RPMH_QPIC_QPIC_PERF0_M_DFSR_ADDR                                                        (GCC_CLK_CTL_REG_REG_BASE      + 0x00039070)
+#define HWIO_GCC_RPMH_QPIC_QPIC_PERF0_M_DFSR_PHYS                                                        (GCC_CLK_CTL_REG_REG_BASE_PHYS + 0x00039070)
+#define HWIO_GCC_RPMH_QPIC_QPIC_PERF0_M_DFSR_OFFS                                                        (GCC_CLK_CTL_REG_REG_BASE_OFFS + 0x00039070)
+#define HWIO_GCC_RPMH_QPIC_QPIC_PERF0_M_DFSR_RMSK                                                              0xff
+#define HWIO_GCC_RPMH_QPIC_QPIC_PERF0_M_DFSR_ATTR                                                               0x3
+#define HWIO_GCC_RPMH_QPIC_QPIC_PERF0_M_DFSR_IN          \
+        in_dword_masked(HWIO_GCC_RPMH_QPIC_QPIC_PERF0_M_DFSR_ADDR, HWIO_GCC_RPMH_QPIC_QPIC_PERF0_M_DFSR_RMSK)
+#define HWIO_GCC_RPMH_QPIC_QPIC_PERF0_M_DFSR_INM(m)      \
+        in_dword_masked(HWIO_GCC_RPMH_QPIC_QPIC_PERF0_M_DFSR_ADDR, m)
+#define HWIO_GCC_RPMH_QPIC_QPIC_PERF0_M_DFSR_OUT(v)      \
+        out_dword(HWIO_GCC_RPMH_QPIC_QPIC_PERF0_M_DFSR_ADDR,v)
+#define HWIO_GCC_RPMH_QPIC_QPIC_PERF0_M_DFSR_OUTM(m,v) \
+        out_dword_masked_ns(HWIO_GCC_RPMH_QPIC_QPIC_PERF0_M_DFSR_ADDR,m,v,HWIO_GCC_RPMH_QPIC_QPIC_PERF0_M_DFSR_IN)
+#define HWIO_GCC_RPMH_QPIC_QPIC_PERF0_M_DFSR_M_BMSK                                                            0xff
+#define HWIO_GCC_RPMH_QPIC_QPIC_PERF0_M_DFSR_M_SHFT                                                             0x0
+
+#define HWIO_GCC_RPMH_QPIC_QPIC_PERF1_M_DFSR_ADDR                                                        (GCC_CLK_CTL_REG_REG_BASE      + 0x00039074)
+#define HWIO_GCC_RPMH_QPIC_QPIC_PERF1_M_DFSR_PHYS                                                        (GCC_CLK_CTL_REG_REG_BASE_PHYS + 0x00039074)
+#define HWIO_GCC_RPMH_QPIC_QPIC_PERF1_M_DFSR_OFFS                                                        (GCC_CLK_CTL_REG_REG_BASE_OFFS + 0x00039074)
+#define HWIO_GCC_RPMH_QPIC_QPIC_PERF1_M_DFSR_RMSK                                                              0xff
+#define HWIO_GCC_RPMH_QPIC_QPIC_PERF1_M_DFSR_ATTR                                                               0x3
+#define HWIO_GCC_RPMH_QPIC_QPIC_PERF1_M_DFSR_IN          \
+        in_dword_masked(HWIO_GCC_RPMH_QPIC_QPIC_PERF1_M_DFSR_ADDR, HWIO_GCC_RPMH_QPIC_QPIC_PERF1_M_DFSR_RMSK)
+#define HWIO_GCC_RPMH_QPIC_QPIC_PERF1_M_DFSR_INM(m)      \
+        in_dword_masked(HWIO_GCC_RPMH_QPIC_QPIC_PERF1_M_DFSR_ADDR, m)
+#define HWIO_GCC_RPMH_QPIC_QPIC_PERF1_M_DFSR_OUT(v)      \
+        out_dword(HWIO_GCC_RPMH_QPIC_QPIC_PERF1_M_DFSR_ADDR,v)
+#define HWIO_GCC_RPMH_QPIC_QPIC_PERF1_M_DFSR_OUTM(m,v) \
+        out_dword_masked_ns(HWIO_GCC_RPMH_QPIC_QPIC_PERF1_M_DFSR_ADDR,m,v,HWIO_GCC_RPMH_QPIC_QPIC_PERF1_M_DFSR_IN)
+#define HWIO_GCC_RPMH_QPIC_QPIC_PERF1_M_DFSR_M_BMSK                                                            0xff
+#define HWIO_GCC_RPMH_QPIC_QPIC_PERF1_M_DFSR_M_SHFT                                                             0x0
+
+#define HWIO_GCC_RPMH_QPIC_QPIC_PERF2_M_DFSR_ADDR                                                        (GCC_CLK_CTL_REG_REG_BASE      + 0x00039078)
+#define HWIO_GCC_RPMH_QPIC_QPIC_PERF2_M_DFSR_PHYS                                                        (GCC_CLK_CTL_REG_REG_BASE_PHYS + 0x00039078)
+#define HWIO_GCC_RPMH_QPIC_QPIC_PERF2_M_DFSR_OFFS                                                        (GCC_CLK_CTL_REG_REG_BASE_OFFS + 0x00039078)
+#define HWIO_GCC_RPMH_QPIC_QPIC_PERF2_M_DFSR_RMSK                                                              0xff
+#define HWIO_GCC_RPMH_QPIC_QPIC_PERF2_M_DFSR_ATTR                                                               0x3
+#define HWIO_GCC_RPMH_QPIC_QPIC_PERF2_M_DFSR_IN          \
+        in_dword_masked(HWIO_GCC_RPMH_QPIC_QPIC_PERF2_M_DFSR_ADDR, HWIO_GCC_RPMH_QPIC_QPIC_PERF2_M_DFSR_RMSK)
+#define HWIO_GCC_RPMH_QPIC_QPIC_PERF2_M_DFSR_INM(m)      \
+        in_dword_masked(HWIO_GCC_RPMH_QPIC_QPIC_PERF2_M_DFSR_ADDR, m)
+#define HWIO_GCC_RPMH_QPIC_QPIC_PERF2_M_DFSR_OUT(v)      \
+        out_dword(HWIO_GCC_RPMH_QPIC_QPIC_PERF2_M_DFSR_ADDR,v)
+#define HWIO_GCC_RPMH_QPIC_QPIC_PERF2_M_DFSR_OUTM(m,v) \
+        out_dword_masked_ns(HWIO_GCC_RPMH_QPIC_QPIC_PERF2_M_DFSR_ADDR,m,v,HWIO_GCC_RPMH_QPIC_QPIC_PERF2_M_DFSR_IN)
+#define HWIO_GCC_RPMH_QPIC_QPIC_PERF2_M_DFSR_M_BMSK                                                            0xff
+#define HWIO_GCC_RPMH_QPIC_QPIC_PERF2_M_DFSR_M_SHFT                                                             0x0
+
+#define HWIO_GCC_RPMH_QPIC_QPIC_PERF3_M_DFSR_ADDR                                                        (GCC_CLK_CTL_REG_REG_BASE      + 0x0003907c)
+#define HWIO_GCC_RPMH_QPIC_QPIC_PERF3_M_DFSR_PHYS                                                        (GCC_CLK_CTL_REG_REG_BASE_PHYS + 0x0003907c)
+#define HWIO_GCC_RPMH_QPIC_QPIC_PERF3_M_DFSR_OFFS                                                        (GCC_CLK_CTL_REG_REG_BASE_OFFS + 0x0003907c)
+#define HWIO_GCC_RPMH_QPIC_QPIC_PERF3_M_DFSR_RMSK                                                              0xff
+#define HWIO_GCC_RPMH_QPIC_QPIC_PERF3_M_DFSR_ATTR                                                               0x3
+#define HWIO_GCC_RPMH_QPIC_QPIC_PERF3_M_DFSR_IN          \
+        in_dword_masked(HWIO_GCC_RPMH_QPIC_QPIC_PERF3_M_DFSR_ADDR, HWIO_GCC_RPMH_QPIC_QPIC_PERF3_M_DFSR_RMSK)
+#define HWIO_GCC_RPMH_QPIC_QPIC_PERF3_M_DFSR_INM(m)      \
+        in_dword_masked(HWIO_GCC_RPMH_QPIC_QPIC_PERF3_M_DFSR_ADDR, m)
+#define HWIO_GCC_RPMH_QPIC_QPIC_PERF3_M_DFSR_OUT(v)      \
+        out_dword(HWIO_GCC_RPMH_QPIC_QPIC_PERF3_M_DFSR_ADDR,v)
+#define HWIO_GCC_RPMH_QPIC_QPIC_PERF3_M_DFSR_OUTM(m,v) \
+        out_dword_masked_ns(HWIO_GCC_RPMH_QPIC_QPIC_PERF3_M_DFSR_ADDR,m,v,HWIO_GCC_RPMH_QPIC_QPIC_PERF3_M_DFSR_IN)
+#define HWIO_GCC_RPMH_QPIC_QPIC_PERF3_M_DFSR_M_BMSK                                                            0xff
+#define HWIO_GCC_RPMH_QPIC_QPIC_PERF3_M_DFSR_M_SHFT                                                             0x0
+
+#define HWIO_GCC_RPMH_QPIC_QPIC_PERF4_M_DFSR_ADDR                                                        (GCC_CLK_CTL_REG_REG_BASE      + 0x00039080)
+#define HWIO_GCC_RPMH_QPIC_QPIC_PERF4_M_DFSR_PHYS                                                        (GCC_CLK_CTL_REG_REG_BASE_PHYS + 0x00039080)
+#define HWIO_GCC_RPMH_QPIC_QPIC_PERF4_M_DFSR_OFFS                                                        (GCC_CLK_CTL_REG_REG_BASE_OFFS + 0x00039080)
+#define HWIO_GCC_RPMH_QPIC_QPIC_PERF4_M_DFSR_RMSK                                                              0xff
+#define HWIO_GCC_RPMH_QPIC_QPIC_PERF4_M_DFSR_ATTR                                                               0x3
+#define HWIO_GCC_RPMH_QPIC_QPIC_PERF4_M_DFSR_IN          \
+        in_dword_masked(HWIO_GCC_RPMH_QPIC_QPIC_PERF4_M_DFSR_ADDR, HWIO_GCC_RPMH_QPIC_QPIC_PERF4_M_DFSR_RMSK)
+#define HWIO_GCC_RPMH_QPIC_QPIC_PERF4_M_DFSR_INM(m)      \
+        in_dword_masked(HWIO_GCC_RPMH_QPIC_QPIC_PERF4_M_DFSR_ADDR, m)
+#define HWIO_GCC_RPMH_QPIC_QPIC_PERF4_M_DFSR_OUT(v)      \
+        out_dword(HWIO_GCC_RPMH_QPIC_QPIC_PERF4_M_DFSR_ADDR,v)
+#define HWIO_GCC_RPMH_QPIC_QPIC_PERF4_M_DFSR_OUTM(m,v) \
+        out_dword_masked_ns(HWIO_GCC_RPMH_QPIC_QPIC_PERF4_M_DFSR_ADDR,m,v,HWIO_GCC_RPMH_QPIC_QPIC_PERF4_M_DFSR_IN)
+#define HWIO_GCC_RPMH_QPIC_QPIC_PERF4_M_DFSR_M_BMSK                                                            0xff
+#define HWIO_GCC_RPMH_QPIC_QPIC_PERF4_M_DFSR_M_SHFT                                                             0x0
+
+#define HWIO_GCC_RPMH_QPIC_QPIC_PERF5_M_DFSR_ADDR                                                        (GCC_CLK_CTL_REG_REG_BASE      + 0x00039084)
+#define HWIO_GCC_RPMH_QPIC_QPIC_PERF5_M_DFSR_PHYS                                                        (GCC_CLK_CTL_REG_REG_BASE_PHYS + 0x00039084)
+#define HWIO_GCC_RPMH_QPIC_QPIC_PERF5_M_DFSR_OFFS                                                        (GCC_CLK_CTL_REG_REG_BASE_OFFS + 0x00039084)
+#define HWIO_GCC_RPMH_QPIC_QPIC_PERF5_M_DFSR_RMSK                                                              0xff
+#define HWIO_GCC_RPMH_QPIC_QPIC_PERF5_M_DFSR_ATTR                                                               0x3
+#define HWIO_GCC_RPMH_QPIC_QPIC_PERF5_M_DFSR_IN          \
+        in_dword_masked(HWIO_GCC_RPMH_QPIC_QPIC_PERF5_M_DFSR_ADDR, HWIO_GCC_RPMH_QPIC_QPIC_PERF5_M_DFSR_RMSK)
+#define HWIO_GCC_RPMH_QPIC_QPIC_PERF5_M_DFSR_INM(m)      \
+        in_dword_masked(HWIO_GCC_RPMH_QPIC_QPIC_PERF5_M_DFSR_ADDR, m)
+#define HWIO_GCC_RPMH_QPIC_QPIC_PERF5_M_DFSR_OUT(v)      \
+        out_dword(HWIO_GCC_RPMH_QPIC_QPIC_PERF5_M_DFSR_ADDR,v)
+#define HWIO_GCC_RPMH_QPIC_QPIC_PERF5_M_DFSR_OUTM(m,v) \
+        out_dword_masked_ns(HWIO_GCC_RPMH_QPIC_QPIC_PERF5_M_DFSR_ADDR,m,v,HWIO_GCC_RPMH_QPIC_QPIC_PERF5_M_DFSR_IN)
+#define HWIO_GCC_RPMH_QPIC_QPIC_PERF5_M_DFSR_M_BMSK                                                            0xff
+#define HWIO_GCC_RPMH_QPIC_QPIC_PERF5_M_DFSR_M_SHFT                                                             0x0
+
+#define HWIO_GCC_RPMH_QPIC_QPIC_PERF6_M_DFSR_ADDR                                                        (GCC_CLK_CTL_REG_REG_BASE      + 0x00039088)
+#define HWIO_GCC_RPMH_QPIC_QPIC_PERF6_M_DFSR_PHYS                                                        (GCC_CLK_CTL_REG_REG_BASE_PHYS + 0x00039088)
+#define HWIO_GCC_RPMH_QPIC_QPIC_PERF6_M_DFSR_OFFS                                                        (GCC_CLK_CTL_REG_REG_BASE_OFFS + 0x00039088)
+#define HWIO_GCC_RPMH_QPIC_QPIC_PERF6_M_DFSR_RMSK                                                              0xff
+#define HWIO_GCC_RPMH_QPIC_QPIC_PERF6_M_DFSR_ATTR                                                               0x3
+#define HWIO_GCC_RPMH_QPIC_QPIC_PERF6_M_DFSR_IN          \
+        in_dword_masked(HWIO_GCC_RPMH_QPIC_QPIC_PERF6_M_DFSR_ADDR, HWIO_GCC_RPMH_QPIC_QPIC_PERF6_M_DFSR_RMSK)
+#define HWIO_GCC_RPMH_QPIC_QPIC_PERF6_M_DFSR_INM(m)      \
+        in_dword_masked(HWIO_GCC_RPMH_QPIC_QPIC_PERF6_M_DFSR_ADDR, m)
+#define HWIO_GCC_RPMH_QPIC_QPIC_PERF6_M_DFSR_OUT(v)      \
+        out_dword(HWIO_GCC_RPMH_QPIC_QPIC_PERF6_M_DFSR_ADDR,v)
+#define HWIO_GCC_RPMH_QPIC_QPIC_PERF6_M_DFSR_OUTM(m,v) \
+        out_dword_masked_ns(HWIO_GCC_RPMH_QPIC_QPIC_PERF6_M_DFSR_ADDR,m,v,HWIO_GCC_RPMH_QPIC_QPIC_PERF6_M_DFSR_IN)
+#define HWIO_GCC_RPMH_QPIC_QPIC_PERF6_M_DFSR_M_BMSK                                                            0xff
+#define HWIO_GCC_RPMH_QPIC_QPIC_PERF6_M_DFSR_M_SHFT                                                             0x0
+
+#define HWIO_GCC_RPMH_QPIC_QPIC_PERF7_M_DFSR_ADDR                                                        (GCC_CLK_CTL_REG_REG_BASE      + 0x0003908c)
+#define HWIO_GCC_RPMH_QPIC_QPIC_PERF7_M_DFSR_PHYS                                                        (GCC_CLK_CTL_REG_REG_BASE_PHYS + 0x0003908c)
+#define HWIO_GCC_RPMH_QPIC_QPIC_PERF7_M_DFSR_OFFS                                                        (GCC_CLK_CTL_REG_REG_BASE_OFFS + 0x0003908c)
+#define HWIO_GCC_RPMH_QPIC_QPIC_PERF7_M_DFSR_RMSK                                                              0xff
+#define HWIO_GCC_RPMH_QPIC_QPIC_PERF7_M_DFSR_ATTR                                                               0x3
+#define HWIO_GCC_RPMH_QPIC_QPIC_PERF7_M_DFSR_IN          \
+        in_dword_masked(HWIO_GCC_RPMH_QPIC_QPIC_PERF7_M_DFSR_ADDR, HWIO_GCC_RPMH_QPIC_QPIC_PERF7_M_DFSR_RMSK)
+#define HWIO_GCC_RPMH_QPIC_QPIC_PERF7_M_DFSR_INM(m)      \
+        in_dword_masked(HWIO_GCC_RPMH_QPIC_QPIC_PERF7_M_DFSR_ADDR, m)
+#define HWIO_GCC_RPMH_QPIC_QPIC_PERF7_M_DFSR_OUT(v)      \
+        out_dword(HWIO_GCC_RPMH_QPIC_QPIC_PERF7_M_DFSR_ADDR,v)
+#define HWIO_GCC_RPMH_QPIC_QPIC_PERF7_M_DFSR_OUTM(m,v) \
+        out_dword_masked_ns(HWIO_GCC_RPMH_QPIC_QPIC_PERF7_M_DFSR_ADDR,m,v,HWIO_GCC_RPMH_QPIC_QPIC_PERF7_M_DFSR_IN)
+#define HWIO_GCC_RPMH_QPIC_QPIC_PERF7_M_DFSR_M_BMSK                                                            0xff
+#define HWIO_GCC_RPMH_QPIC_QPIC_PERF7_M_DFSR_M_SHFT                                                             0x0
+
+#define HWIO_GCC_RPMH_QPIC_QPIC_PERF8_M_DFSR_ADDR                                                        (GCC_CLK_CTL_REG_REG_BASE      + 0x00039090)
+#define HWIO_GCC_RPMH_QPIC_QPIC_PERF8_M_DFSR_PHYS                                                        (GCC_CLK_CTL_REG_REG_BASE_PHYS + 0x00039090)
+#define HWIO_GCC_RPMH_QPIC_QPIC_PERF8_M_DFSR_OFFS                                                        (GCC_CLK_CTL_REG_REG_BASE_OFFS + 0x00039090)
+#define HWIO_GCC_RPMH_QPIC_QPIC_PERF8_M_DFSR_RMSK                                                              0xff
+#define HWIO_GCC_RPMH_QPIC_QPIC_PERF8_M_DFSR_ATTR                                                               0x3
+#define HWIO_GCC_RPMH_QPIC_QPIC_PERF8_M_DFSR_IN          \
+        in_dword_masked(HWIO_GCC_RPMH_QPIC_QPIC_PERF8_M_DFSR_ADDR, HWIO_GCC_RPMH_QPIC_QPIC_PERF8_M_DFSR_RMSK)
+#define HWIO_GCC_RPMH_QPIC_QPIC_PERF8_M_DFSR_INM(m)      \
+        in_dword_masked(HWIO_GCC_RPMH_QPIC_QPIC_PERF8_M_DFSR_ADDR, m)
+#define HWIO_GCC_RPMH_QPIC_QPIC_PERF8_M_DFSR_OUT(v)      \
+        out_dword(HWIO_GCC_RPMH_QPIC_QPIC_PERF8_M_DFSR_ADDR,v)
+#define HWIO_GCC_RPMH_QPIC_QPIC_PERF8_M_DFSR_OUTM(m,v) \
+        out_dword_masked_ns(HWIO_GCC_RPMH_QPIC_QPIC_PERF8_M_DFSR_ADDR,m,v,HWIO_GCC_RPMH_QPIC_QPIC_PERF8_M_DFSR_IN)
+#define HWIO_GCC_RPMH_QPIC_QPIC_PERF8_M_DFSR_M_BMSK                                                            0xff
+#define HWIO_GCC_RPMH_QPIC_QPIC_PERF8_M_DFSR_M_SHFT                                                             0x0
+
+#define HWIO_GCC_RPMH_QPIC_QPIC_PERF9_M_DFSR_ADDR                                                        (GCC_CLK_CTL_REG_REG_BASE      + 0x00039094)
+#define HWIO_GCC_RPMH_QPIC_QPIC_PERF9_M_DFSR_PHYS                                                        (GCC_CLK_CTL_REG_REG_BASE_PHYS + 0x00039094)
+#define HWIO_GCC_RPMH_QPIC_QPIC_PERF9_M_DFSR_OFFS                                                        (GCC_CLK_CTL_REG_REG_BASE_OFFS + 0x00039094)
+#define HWIO_GCC_RPMH_QPIC_QPIC_PERF9_M_DFSR_RMSK                                                              0xff
+#define HWIO_GCC_RPMH_QPIC_QPIC_PERF9_M_DFSR_ATTR                                                               0x3
+#define HWIO_GCC_RPMH_QPIC_QPIC_PERF9_M_DFSR_IN          \
+        in_dword_masked(HWIO_GCC_RPMH_QPIC_QPIC_PERF9_M_DFSR_ADDR, HWIO_GCC_RPMH_QPIC_QPIC_PERF9_M_DFSR_RMSK)
+#define HWIO_GCC_RPMH_QPIC_QPIC_PERF9_M_DFSR_INM(m)      \
+        in_dword_masked(HWIO_GCC_RPMH_QPIC_QPIC_PERF9_M_DFSR_ADDR, m)
+#define HWIO_GCC_RPMH_QPIC_QPIC_PERF9_M_DFSR_OUT(v)      \
+        out_dword(HWIO_GCC_RPMH_QPIC_QPIC_PERF9_M_DFSR_ADDR,v)
+#define HWIO_GCC_RPMH_QPIC_QPIC_PERF9_M_DFSR_OUTM(m,v) \
+        out_dword_masked_ns(HWIO_GCC_RPMH_QPIC_QPIC_PERF9_M_DFSR_ADDR,m,v,HWIO_GCC_RPMH_QPIC_QPIC_PERF9_M_DFSR_IN)
+#define HWIO_GCC_RPMH_QPIC_QPIC_PERF9_M_DFSR_M_BMSK                                                            0xff
+#define HWIO_GCC_RPMH_QPIC_QPIC_PERF9_M_DFSR_M_SHFT                                                             0x0
+
+#define HWIO_GCC_RPMH_QPIC_QPIC_PERF10_M_DFSR_ADDR                                                       (GCC_CLK_CTL_REG_REG_BASE      + 0x00039098)
+#define HWIO_GCC_RPMH_QPIC_QPIC_PERF10_M_DFSR_PHYS                                                       (GCC_CLK_CTL_REG_REG_BASE_PHYS + 0x00039098)
+#define HWIO_GCC_RPMH_QPIC_QPIC_PERF10_M_DFSR_OFFS                                                       (GCC_CLK_CTL_REG_REG_BASE_OFFS + 0x00039098)
+#define HWIO_GCC_RPMH_QPIC_QPIC_PERF10_M_DFSR_RMSK                                                             0xff
+#define HWIO_GCC_RPMH_QPIC_QPIC_PERF10_M_DFSR_ATTR                                                              0x3
+#define HWIO_GCC_RPMH_QPIC_QPIC_PERF10_M_DFSR_IN          \
+        in_dword_masked(HWIO_GCC_RPMH_QPIC_QPIC_PERF10_M_DFSR_ADDR, HWIO_GCC_RPMH_QPIC_QPIC_PERF10_M_DFSR_RMSK)
+#define HWIO_GCC_RPMH_QPIC_QPIC_PERF10_M_DFSR_INM(m)      \
+        in_dword_masked(HWIO_GCC_RPMH_QPIC_QPIC_PERF10_M_DFSR_ADDR, m)
+#define HWIO_GCC_RPMH_QPIC_QPIC_PERF10_M_DFSR_OUT(v)      \
+        out_dword(HWIO_GCC_RPMH_QPIC_QPIC_PERF10_M_DFSR_ADDR,v)
+#define HWIO_GCC_RPMH_QPIC_QPIC_PERF10_M_DFSR_OUTM(m,v) \
+        out_dword_masked_ns(HWIO_GCC_RPMH_QPIC_QPIC_PERF10_M_DFSR_ADDR,m,v,HWIO_GCC_RPMH_QPIC_QPIC_PERF10_M_DFSR_IN)
+#define HWIO_GCC_RPMH_QPIC_QPIC_PERF10_M_DFSR_M_BMSK                                                           0xff
+#define HWIO_GCC_RPMH_QPIC_QPIC_PERF10_M_DFSR_M_SHFT                                                            0x0
+
+#define HWIO_GCC_RPMH_QPIC_QPIC_PERF11_M_DFSR_ADDR                                                       (GCC_CLK_CTL_REG_REG_BASE      + 0x0003909c)
+#define HWIO_GCC_RPMH_QPIC_QPIC_PERF11_M_DFSR_PHYS                                                       (GCC_CLK_CTL_REG_REG_BASE_PHYS + 0x0003909c)
+#define HWIO_GCC_RPMH_QPIC_QPIC_PERF11_M_DFSR_OFFS                                                       (GCC_CLK_CTL_REG_REG_BASE_OFFS + 0x0003909c)
+#define HWIO_GCC_RPMH_QPIC_QPIC_PERF11_M_DFSR_RMSK                                                             0xff
+#define HWIO_GCC_RPMH_QPIC_QPIC_PERF11_M_DFSR_ATTR                                                              0x3
+#define HWIO_GCC_RPMH_QPIC_QPIC_PERF11_M_DFSR_IN          \
+        in_dword_masked(HWIO_GCC_RPMH_QPIC_QPIC_PERF11_M_DFSR_ADDR, HWIO_GCC_RPMH_QPIC_QPIC_PERF11_M_DFSR_RMSK)
+#define HWIO_GCC_RPMH_QPIC_QPIC_PERF11_M_DFSR_INM(m)      \
+        in_dword_masked(HWIO_GCC_RPMH_QPIC_QPIC_PERF11_M_DFSR_ADDR, m)
+#define HWIO_GCC_RPMH_QPIC_QPIC_PERF11_M_DFSR_OUT(v)      \
+        out_dword(HWIO_GCC_RPMH_QPIC_QPIC_PERF11_M_DFSR_ADDR,v)
+#define HWIO_GCC_RPMH_QPIC_QPIC_PERF11_M_DFSR_OUTM(m,v) \
+        out_dword_masked_ns(HWIO_GCC_RPMH_QPIC_QPIC_PERF11_M_DFSR_ADDR,m,v,HWIO_GCC_RPMH_QPIC_QPIC_PERF11_M_DFSR_IN)
+#define HWIO_GCC_RPMH_QPIC_QPIC_PERF11_M_DFSR_M_BMSK                                                           0xff
+#define HWIO_GCC_RPMH_QPIC_QPIC_PERF11_M_DFSR_M_SHFT                                                            0x0
+
+#define HWIO_GCC_RPMH_QPIC_QPIC_PERF12_M_DFSR_ADDR                                                       (GCC_CLK_CTL_REG_REG_BASE      + 0x000390a0)
+#define HWIO_GCC_RPMH_QPIC_QPIC_PERF12_M_DFSR_PHYS                                                       (GCC_CLK_CTL_REG_REG_BASE_PHYS + 0x000390a0)
+#define HWIO_GCC_RPMH_QPIC_QPIC_PERF12_M_DFSR_OFFS                                                       (GCC_CLK_CTL_REG_REG_BASE_OFFS + 0x000390a0)
+#define HWIO_GCC_RPMH_QPIC_QPIC_PERF12_M_DFSR_RMSK                                                             0xff
+#define HWIO_GCC_RPMH_QPIC_QPIC_PERF12_M_DFSR_ATTR                                                              0x3
+#define HWIO_GCC_RPMH_QPIC_QPIC_PERF12_M_DFSR_IN          \
+        in_dword_masked(HWIO_GCC_RPMH_QPIC_QPIC_PERF12_M_DFSR_ADDR, HWIO_GCC_RPMH_QPIC_QPIC_PERF12_M_DFSR_RMSK)
+#define HWIO_GCC_RPMH_QPIC_QPIC_PERF12_M_DFSR_INM(m)      \
+        in_dword_masked(HWIO_GCC_RPMH_QPIC_QPIC_PERF12_M_DFSR_ADDR, m)
+#define HWIO_GCC_RPMH_QPIC_QPIC_PERF12_M_DFSR_OUT(v)      \
+        out_dword(HWIO_GCC_RPMH_QPIC_QPIC_PERF12_M_DFSR_ADDR,v)
+#define HWIO_GCC_RPMH_QPIC_QPIC_PERF12_M_DFSR_OUTM(m,v) \
+        out_dword_masked_ns(HWIO_GCC_RPMH_QPIC_QPIC_PERF12_M_DFSR_ADDR,m,v,HWIO_GCC_RPMH_QPIC_QPIC_PERF12_M_DFSR_IN)
+#define HWIO_GCC_RPMH_QPIC_QPIC_PERF12_M_DFSR_M_BMSK                                                           0xff
+#define HWIO_GCC_RPMH_QPIC_QPIC_PERF12_M_DFSR_M_SHFT                                                            0x0
+
+#define HWIO_GCC_RPMH_QPIC_QPIC_PERF13_M_DFSR_ADDR                                                       (GCC_CLK_CTL_REG_REG_BASE      + 0x000390a4)
+#define HWIO_GCC_RPMH_QPIC_QPIC_PERF13_M_DFSR_PHYS                                                       (GCC_CLK_CTL_REG_REG_BASE_PHYS + 0x000390a4)
+#define HWIO_GCC_RPMH_QPIC_QPIC_PERF13_M_DFSR_OFFS                                                       (GCC_CLK_CTL_REG_REG_BASE_OFFS + 0x000390a4)
+#define HWIO_GCC_RPMH_QPIC_QPIC_PERF13_M_DFSR_RMSK                                                             0xff
+#define HWIO_GCC_RPMH_QPIC_QPIC_PERF13_M_DFSR_ATTR                                                              0x3
+#define HWIO_GCC_RPMH_QPIC_QPIC_PERF13_M_DFSR_IN          \
+        in_dword_masked(HWIO_GCC_RPMH_QPIC_QPIC_PERF13_M_DFSR_ADDR, HWIO_GCC_RPMH_QPIC_QPIC_PERF13_M_DFSR_RMSK)
+#define HWIO_GCC_RPMH_QPIC_QPIC_PERF13_M_DFSR_INM(m)      \
+        in_dword_masked(HWIO_GCC_RPMH_QPIC_QPIC_PERF13_M_DFSR_ADDR, m)
+#define HWIO_GCC_RPMH_QPIC_QPIC_PERF13_M_DFSR_OUT(v)      \
+        out_dword(HWIO_GCC_RPMH_QPIC_QPIC_PERF13_M_DFSR_ADDR,v)
+#define HWIO_GCC_RPMH_QPIC_QPIC_PERF13_M_DFSR_OUTM(m,v) \
+        out_dword_masked_ns(HWIO_GCC_RPMH_QPIC_QPIC_PERF13_M_DFSR_ADDR,m,v,HWIO_GCC_RPMH_QPIC_QPIC_PERF13_M_DFSR_IN)
+#define HWIO_GCC_RPMH_QPIC_QPIC_PERF13_M_DFSR_M_BMSK                                                           0xff
+#define HWIO_GCC_RPMH_QPIC_QPIC_PERF13_M_DFSR_M_SHFT                                                            0x0
+
+#define HWIO_GCC_RPMH_QPIC_QPIC_PERF14_M_DFSR_ADDR                                                       (GCC_CLK_CTL_REG_REG_BASE      + 0x000390a8)
+#define HWIO_GCC_RPMH_QPIC_QPIC_PERF14_M_DFSR_PHYS                                                       (GCC_CLK_CTL_REG_REG_BASE_PHYS + 0x000390a8)
+#define HWIO_GCC_RPMH_QPIC_QPIC_PERF14_M_DFSR_OFFS                                                       (GCC_CLK_CTL_REG_REG_BASE_OFFS + 0x000390a8)
+#define HWIO_GCC_RPMH_QPIC_QPIC_PERF14_M_DFSR_RMSK                                                             0xff
+#define HWIO_GCC_RPMH_QPIC_QPIC_PERF14_M_DFSR_ATTR                                                              0x3
+#define HWIO_GCC_RPMH_QPIC_QPIC_PERF14_M_DFSR_IN          \
+        in_dword_masked(HWIO_GCC_RPMH_QPIC_QPIC_PERF14_M_DFSR_ADDR, HWIO_GCC_RPMH_QPIC_QPIC_PERF14_M_DFSR_RMSK)
+#define HWIO_GCC_RPMH_QPIC_QPIC_PERF14_M_DFSR_INM(m)      \
+        in_dword_masked(HWIO_GCC_RPMH_QPIC_QPIC_PERF14_M_DFSR_ADDR, m)
+#define HWIO_GCC_RPMH_QPIC_QPIC_PERF14_M_DFSR_OUT(v)      \
+        out_dword(HWIO_GCC_RPMH_QPIC_QPIC_PERF14_M_DFSR_ADDR,v)
+#define HWIO_GCC_RPMH_QPIC_QPIC_PERF14_M_DFSR_OUTM(m,v) \
+        out_dword_masked_ns(HWIO_GCC_RPMH_QPIC_QPIC_PERF14_M_DFSR_ADDR,m,v,HWIO_GCC_RPMH_QPIC_QPIC_PERF14_M_DFSR_IN)
+#define HWIO_GCC_RPMH_QPIC_QPIC_PERF14_M_DFSR_M_BMSK                                                           0xff
+#define HWIO_GCC_RPMH_QPIC_QPIC_PERF14_M_DFSR_M_SHFT                                                            0x0
+
+#define HWIO_GCC_RPMH_QPIC_QPIC_PERF15_M_DFSR_ADDR                                                       (GCC_CLK_CTL_REG_REG_BASE      + 0x000390ac)
+#define HWIO_GCC_RPMH_QPIC_QPIC_PERF15_M_DFSR_PHYS                                                       (GCC_CLK_CTL_REG_REG_BASE_PHYS + 0x000390ac)
+#define HWIO_GCC_RPMH_QPIC_QPIC_PERF15_M_DFSR_OFFS                                                       (GCC_CLK_CTL_REG_REG_BASE_OFFS + 0x000390ac)
+#define HWIO_GCC_RPMH_QPIC_QPIC_PERF15_M_DFSR_RMSK                                                             0xff
+#define HWIO_GCC_RPMH_QPIC_QPIC_PERF15_M_DFSR_ATTR                                                              0x3
+#define HWIO_GCC_RPMH_QPIC_QPIC_PERF15_M_DFSR_IN          \
+        in_dword_masked(HWIO_GCC_RPMH_QPIC_QPIC_PERF15_M_DFSR_ADDR, HWIO_GCC_RPMH_QPIC_QPIC_PERF15_M_DFSR_RMSK)
+#define HWIO_GCC_RPMH_QPIC_QPIC_PERF15_M_DFSR_INM(m)      \
+        in_dword_masked(HWIO_GCC_RPMH_QPIC_QPIC_PERF15_M_DFSR_ADDR, m)
+#define HWIO_GCC_RPMH_QPIC_QPIC_PERF15_M_DFSR_OUT(v)      \
+        out_dword(HWIO_GCC_RPMH_QPIC_QPIC_PERF15_M_DFSR_ADDR,v)
+#define HWIO_GCC_RPMH_QPIC_QPIC_PERF15_M_DFSR_OUTM(m,v) \
+        out_dword_masked_ns(HWIO_GCC_RPMH_QPIC_QPIC_PERF15_M_DFSR_ADDR,m,v,HWIO_GCC_RPMH_QPIC_QPIC_PERF15_M_DFSR_IN)
+#define HWIO_GCC_RPMH_QPIC_QPIC_PERF15_M_DFSR_M_BMSK                                                           0xff
+#define HWIO_GCC_RPMH_QPIC_QPIC_PERF15_M_DFSR_M_SHFT                                                            0x0
+
+#define HWIO_GCC_RPMH_QPIC_QPIC_PERF0_N_DFSR_ADDR                                                        (GCC_CLK_CTL_REG_REG_BASE      + 0x000390b0)
+#define HWIO_GCC_RPMH_QPIC_QPIC_PERF0_N_DFSR_PHYS                                                        (GCC_CLK_CTL_REG_REG_BASE_PHYS + 0x000390b0)
+#define HWIO_GCC_RPMH_QPIC_QPIC_PERF0_N_DFSR_OFFS                                                        (GCC_CLK_CTL_REG_REG_BASE_OFFS + 0x000390b0)
+#define HWIO_GCC_RPMH_QPIC_QPIC_PERF0_N_DFSR_RMSK                                                              0xff
+#define HWIO_GCC_RPMH_QPIC_QPIC_PERF0_N_DFSR_ATTR                                                               0x3
+#define HWIO_GCC_RPMH_QPIC_QPIC_PERF0_N_DFSR_IN          \
+        in_dword_masked(HWIO_GCC_RPMH_QPIC_QPIC_PERF0_N_DFSR_ADDR, HWIO_GCC_RPMH_QPIC_QPIC_PERF0_N_DFSR_RMSK)
+#define HWIO_GCC_RPMH_QPIC_QPIC_PERF0_N_DFSR_INM(m)      \
+        in_dword_masked(HWIO_GCC_RPMH_QPIC_QPIC_PERF0_N_DFSR_ADDR, m)
+#define HWIO_GCC_RPMH_QPIC_QPIC_PERF0_N_DFSR_OUT(v)      \
+        out_dword(HWIO_GCC_RPMH_QPIC_QPIC_PERF0_N_DFSR_ADDR,v)
+#define HWIO_GCC_RPMH_QPIC_QPIC_PERF0_N_DFSR_OUTM(m,v) \
+        out_dword_masked_ns(HWIO_GCC_RPMH_QPIC_QPIC_PERF0_N_DFSR_ADDR,m,v,HWIO_GCC_RPMH_QPIC_QPIC_PERF0_N_DFSR_IN)
+#define HWIO_GCC_RPMH_QPIC_QPIC_PERF0_N_DFSR_NOT_N_MINUS_M_BMSK                                                0xff
+#define HWIO_GCC_RPMH_QPIC_QPIC_PERF0_N_DFSR_NOT_N_MINUS_M_SHFT                                                 0x0
+
+#define HWIO_GCC_RPMH_QPIC_QPIC_PERF1_N_DFSR_ADDR                                                        (GCC_CLK_CTL_REG_REG_BASE      + 0x000390b4)
+#define HWIO_GCC_RPMH_QPIC_QPIC_PERF1_N_DFSR_PHYS                                                        (GCC_CLK_CTL_REG_REG_BASE_PHYS + 0x000390b4)
+#define HWIO_GCC_RPMH_QPIC_QPIC_PERF1_N_DFSR_OFFS                                                        (GCC_CLK_CTL_REG_REG_BASE_OFFS + 0x000390b4)
+#define HWIO_GCC_RPMH_QPIC_QPIC_PERF1_N_DFSR_RMSK                                                              0xff
+#define HWIO_GCC_RPMH_QPIC_QPIC_PERF1_N_DFSR_ATTR                                                               0x3
+#define HWIO_GCC_RPMH_QPIC_QPIC_PERF1_N_DFSR_IN          \
+        in_dword_masked(HWIO_GCC_RPMH_QPIC_QPIC_PERF1_N_DFSR_ADDR, HWIO_GCC_RPMH_QPIC_QPIC_PERF1_N_DFSR_RMSK)
+#define HWIO_GCC_RPMH_QPIC_QPIC_PERF1_N_DFSR_INM(m)      \
+        in_dword_masked(HWIO_GCC_RPMH_QPIC_QPIC_PERF1_N_DFSR_ADDR, m)
+#define HWIO_GCC_RPMH_QPIC_QPIC_PERF1_N_DFSR_OUT(v)      \
+        out_dword(HWIO_GCC_RPMH_QPIC_QPIC_PERF1_N_DFSR_ADDR,v)
+#define HWIO_GCC_RPMH_QPIC_QPIC_PERF1_N_DFSR_OUTM(m,v) \
+        out_dword_masked_ns(HWIO_GCC_RPMH_QPIC_QPIC_PERF1_N_DFSR_ADDR,m,v,HWIO_GCC_RPMH_QPIC_QPIC_PERF1_N_DFSR_IN)
+#define HWIO_GCC_RPMH_QPIC_QPIC_PERF1_N_DFSR_NOT_N_MINUS_M_BMSK                                                0xff
+#define HWIO_GCC_RPMH_QPIC_QPIC_PERF1_N_DFSR_NOT_N_MINUS_M_SHFT                                                 0x0
+
+#define HWIO_GCC_RPMH_QPIC_QPIC_PERF2_N_DFSR_ADDR                                                        (GCC_CLK_CTL_REG_REG_BASE      + 0x000390b8)
+#define HWIO_GCC_RPMH_QPIC_QPIC_PERF2_N_DFSR_PHYS                                                        (GCC_CLK_CTL_REG_REG_BASE_PHYS + 0x000390b8)
+#define HWIO_GCC_RPMH_QPIC_QPIC_PERF2_N_DFSR_OFFS                                                        (GCC_CLK_CTL_REG_REG_BASE_OFFS + 0x000390b8)
+#define HWIO_GCC_RPMH_QPIC_QPIC_PERF2_N_DFSR_RMSK                                                              0xff
+#define HWIO_GCC_RPMH_QPIC_QPIC_PERF2_N_DFSR_ATTR                                                               0x3
+#define HWIO_GCC_RPMH_QPIC_QPIC_PERF2_N_DFSR_IN          \
+        in_dword_masked(HWIO_GCC_RPMH_QPIC_QPIC_PERF2_N_DFSR_ADDR, HWIO_GCC_RPMH_QPIC_QPIC_PERF2_N_DFSR_RMSK)
+#define HWIO_GCC_RPMH_QPIC_QPIC_PERF2_N_DFSR_INM(m)      \
+        in_dword_masked(HWIO_GCC_RPMH_QPIC_QPIC_PERF2_N_DFSR_ADDR, m)
+#define HWIO_GCC_RPMH_QPIC_QPIC_PERF2_N_DFSR_OUT(v)      \
+        out_dword(HWIO_GCC_RPMH_QPIC_QPIC_PERF2_N_DFSR_ADDR,v)
+#define HWIO_GCC_RPMH_QPIC_QPIC_PERF2_N_DFSR_OUTM(m,v) \
+        out_dword_masked_ns(HWIO_GCC_RPMH_QPIC_QPIC_PERF2_N_DFSR_ADDR,m,v,HWIO_GCC_RPMH_QPIC_QPIC_PERF2_N_DFSR_IN)
+#define HWIO_GCC_RPMH_QPIC_QPIC_PERF2_N_DFSR_NOT_N_MINUS_M_BMSK                                                0xff
+#define HWIO_GCC_RPMH_QPIC_QPIC_PERF2_N_DFSR_NOT_N_MINUS_M_SHFT                                                 0x0
+
+#define HWIO_GCC_RPMH_QPIC_QPIC_PERF3_N_DFSR_ADDR                                                        (GCC_CLK_CTL_REG_REG_BASE      + 0x000390bc)
+#define HWIO_GCC_RPMH_QPIC_QPIC_PERF3_N_DFSR_PHYS                                                        (GCC_CLK_CTL_REG_REG_BASE_PHYS + 0x000390bc)
+#define HWIO_GCC_RPMH_QPIC_QPIC_PERF3_N_DFSR_OFFS                                                        (GCC_CLK_CTL_REG_REG_BASE_OFFS + 0x000390bc)
+#define HWIO_GCC_RPMH_QPIC_QPIC_PERF3_N_DFSR_RMSK                                                              0xff
+#define HWIO_GCC_RPMH_QPIC_QPIC_PERF3_N_DFSR_ATTR                                                               0x3
+#define HWIO_GCC_RPMH_QPIC_QPIC_PERF3_N_DFSR_IN          \
+        in_dword_masked(HWIO_GCC_RPMH_QPIC_QPIC_PERF3_N_DFSR_ADDR, HWIO_GCC_RPMH_QPIC_QPIC_PERF3_N_DFSR_RMSK)
+#define HWIO_GCC_RPMH_QPIC_QPIC_PERF3_N_DFSR_INM(m)      \
+        in_dword_masked(HWIO_GCC_RPMH_QPIC_QPIC_PERF3_N_DFSR_ADDR, m)
+#define HWIO_GCC_RPMH_QPIC_QPIC_PERF3_N_DFSR_OUT(v)      \
+        out_dword(HWIO_GCC_RPMH_QPIC_QPIC_PERF3_N_DFSR_ADDR,v)
+#define HWIO_GCC_RPMH_QPIC_QPIC_PERF3_N_DFSR_OUTM(m,v) \
+        out_dword_masked_ns(HWIO_GCC_RPMH_QPIC_QPIC_PERF3_N_DFSR_ADDR,m,v,HWIO_GCC_RPMH_QPIC_QPIC_PERF3_N_DFSR_IN)
+#define HWIO_GCC_RPMH_QPIC_QPIC_PERF3_N_DFSR_NOT_N_MINUS_M_BMSK                                                0xff
+#define HWIO_GCC_RPMH_QPIC_QPIC_PERF3_N_DFSR_NOT_N_MINUS_M_SHFT                                                 0x0
+
+#define HWIO_GCC_RPMH_QPIC_QPIC_PERF4_N_DFSR_ADDR                                                        (GCC_CLK_CTL_REG_REG_BASE      + 0x000390c0)
+#define HWIO_GCC_RPMH_QPIC_QPIC_PERF4_N_DFSR_PHYS                                                        (GCC_CLK_CTL_REG_REG_BASE_PHYS + 0x000390c0)
+#define HWIO_GCC_RPMH_QPIC_QPIC_PERF4_N_DFSR_OFFS                                                        (GCC_CLK_CTL_REG_REG_BASE_OFFS + 0x000390c0)
+#define HWIO_GCC_RPMH_QPIC_QPIC_PERF4_N_DFSR_RMSK                                                              0xff
+#define HWIO_GCC_RPMH_QPIC_QPIC_PERF4_N_DFSR_ATTR                                                               0x3
+#define HWIO_GCC_RPMH_QPIC_QPIC_PERF4_N_DFSR_IN          \
+        in_dword_masked(HWIO_GCC_RPMH_QPIC_QPIC_PERF4_N_DFSR_ADDR, HWIO_GCC_RPMH_QPIC_QPIC_PERF4_N_DFSR_RMSK)
+#define HWIO_GCC_RPMH_QPIC_QPIC_PERF4_N_DFSR_INM(m)      \
+        in_dword_masked(HWIO_GCC_RPMH_QPIC_QPIC_PERF4_N_DFSR_ADDR, m)
+#define HWIO_GCC_RPMH_QPIC_QPIC_PERF4_N_DFSR_OUT(v)      \
+        out_dword(HWIO_GCC_RPMH_QPIC_QPIC_PERF4_N_DFSR_ADDR,v)
+#define HWIO_GCC_RPMH_QPIC_QPIC_PERF4_N_DFSR_OUTM(m,v) \
+        out_dword_masked_ns(HWIO_GCC_RPMH_QPIC_QPIC_PERF4_N_DFSR_ADDR,m,v,HWIO_GCC_RPMH_QPIC_QPIC_PERF4_N_DFSR_IN)
+#define HWIO_GCC_RPMH_QPIC_QPIC_PERF4_N_DFSR_NOT_N_MINUS_M_BMSK                                                0xff
+#define HWIO_GCC_RPMH_QPIC_QPIC_PERF4_N_DFSR_NOT_N_MINUS_M_SHFT                                                 0x0
+
+#define HWIO_GCC_RPMH_QPIC_QPIC_PERF5_N_DFSR_ADDR                                                        (GCC_CLK_CTL_REG_REG_BASE      + 0x000390c4)
+#define HWIO_GCC_RPMH_QPIC_QPIC_PERF5_N_DFSR_PHYS                                                        (GCC_CLK_CTL_REG_REG_BASE_PHYS + 0x000390c4)
+#define HWIO_GCC_RPMH_QPIC_QPIC_PERF5_N_DFSR_OFFS                                                        (GCC_CLK_CTL_REG_REG_BASE_OFFS + 0x000390c4)
+#define HWIO_GCC_RPMH_QPIC_QPIC_PERF5_N_DFSR_RMSK                                                              0xff
+#define HWIO_GCC_RPMH_QPIC_QPIC_PERF5_N_DFSR_ATTR                                                               0x3
+#define HWIO_GCC_RPMH_QPIC_QPIC_PERF5_N_DFSR_IN          \
+        in_dword_masked(HWIO_GCC_RPMH_QPIC_QPIC_PERF5_N_DFSR_ADDR, HWIO_GCC_RPMH_QPIC_QPIC_PERF5_N_DFSR_RMSK)
+#define HWIO_GCC_RPMH_QPIC_QPIC_PERF5_N_DFSR_INM(m)      \
+        in_dword_masked(HWIO_GCC_RPMH_QPIC_QPIC_PERF5_N_DFSR_ADDR, m)
+#define HWIO_GCC_RPMH_QPIC_QPIC_PERF5_N_DFSR_OUT(v)      \
+        out_dword(HWIO_GCC_RPMH_QPIC_QPIC_PERF5_N_DFSR_ADDR,v)
+#define HWIO_GCC_RPMH_QPIC_QPIC_PERF5_N_DFSR_OUTM(m,v) \
+        out_dword_masked_ns(HWIO_GCC_RPMH_QPIC_QPIC_PERF5_N_DFSR_ADDR,m,v,HWIO_GCC_RPMH_QPIC_QPIC_PERF5_N_DFSR_IN)
+#define HWIO_GCC_RPMH_QPIC_QPIC_PERF5_N_DFSR_NOT_N_MINUS_M_BMSK                                                0xff
+#define HWIO_GCC_RPMH_QPIC_QPIC_PERF5_N_DFSR_NOT_N_MINUS_M_SHFT                                                 0x0
+
+#define HWIO_GCC_RPMH_QPIC_QPIC_PERF6_N_DFSR_ADDR                                                        (GCC_CLK_CTL_REG_REG_BASE      + 0x000390c8)
+#define HWIO_GCC_RPMH_QPIC_QPIC_PERF6_N_DFSR_PHYS                                                        (GCC_CLK_CTL_REG_REG_BASE_PHYS + 0x000390c8)
+#define HWIO_GCC_RPMH_QPIC_QPIC_PERF6_N_DFSR_OFFS                                                        (GCC_CLK_CTL_REG_REG_BASE_OFFS + 0x000390c8)
+#define HWIO_GCC_RPMH_QPIC_QPIC_PERF6_N_DFSR_RMSK                                                              0xff
+#define HWIO_GCC_RPMH_QPIC_QPIC_PERF6_N_DFSR_ATTR                                                               0x3
+#define HWIO_GCC_RPMH_QPIC_QPIC_PERF6_N_DFSR_IN          \
+        in_dword_masked(HWIO_GCC_RPMH_QPIC_QPIC_PERF6_N_DFSR_ADDR, HWIO_GCC_RPMH_QPIC_QPIC_PERF6_N_DFSR_RMSK)
+#define HWIO_GCC_RPMH_QPIC_QPIC_PERF6_N_DFSR_INM(m)      \
+        in_dword_masked(HWIO_GCC_RPMH_QPIC_QPIC_PERF6_N_DFSR_ADDR, m)
+#define HWIO_GCC_RPMH_QPIC_QPIC_PERF6_N_DFSR_OUT(v)      \
+        out_dword(HWIO_GCC_RPMH_QPIC_QPIC_PERF6_N_DFSR_ADDR,v)
+#define HWIO_GCC_RPMH_QPIC_QPIC_PERF6_N_DFSR_OUTM(m,v) \
+        out_dword_masked_ns(HWIO_GCC_RPMH_QPIC_QPIC_PERF6_N_DFSR_ADDR,m,v,HWIO_GCC_RPMH_QPIC_QPIC_PERF6_N_DFSR_IN)
+#define HWIO_GCC_RPMH_QPIC_QPIC_PERF6_N_DFSR_NOT_N_MINUS_M_BMSK                                                0xff
+#define HWIO_GCC_RPMH_QPIC_QPIC_PERF6_N_DFSR_NOT_N_MINUS_M_SHFT                                                 0x0
+
+#define HWIO_GCC_RPMH_QPIC_QPIC_PERF7_N_DFSR_ADDR                                                        (GCC_CLK_CTL_REG_REG_BASE      + 0x000390cc)
+#define HWIO_GCC_RPMH_QPIC_QPIC_PERF7_N_DFSR_PHYS                                                        (GCC_CLK_CTL_REG_REG_BASE_PHYS + 0x000390cc)
+#define HWIO_GCC_RPMH_QPIC_QPIC_PERF7_N_DFSR_OFFS                                                        (GCC_CLK_CTL_REG_REG_BASE_OFFS + 0x000390cc)
+#define HWIO_GCC_RPMH_QPIC_QPIC_PERF7_N_DFSR_RMSK                                                              0xff
+#define HWIO_GCC_RPMH_QPIC_QPIC_PERF7_N_DFSR_ATTR                                                               0x3
+#define HWIO_GCC_RPMH_QPIC_QPIC_PERF7_N_DFSR_IN          \
+        in_dword_masked(HWIO_GCC_RPMH_QPIC_QPIC_PERF7_N_DFSR_ADDR, HWIO_GCC_RPMH_QPIC_QPIC_PERF7_N_DFSR_RMSK)
+#define HWIO_GCC_RPMH_QPIC_QPIC_PERF7_N_DFSR_INM(m)      \
+        in_dword_masked(HWIO_GCC_RPMH_QPIC_QPIC_PERF7_N_DFSR_ADDR, m)
+#define HWIO_GCC_RPMH_QPIC_QPIC_PERF7_N_DFSR_OUT(v)      \
+        out_dword(HWIO_GCC_RPMH_QPIC_QPIC_PERF7_N_DFSR_ADDR,v)
+#define HWIO_GCC_RPMH_QPIC_QPIC_PERF7_N_DFSR_OUTM(m,v) \
+        out_dword_masked_ns(HWIO_GCC_RPMH_QPIC_QPIC_PERF7_N_DFSR_ADDR,m,v,HWIO_GCC_RPMH_QPIC_QPIC_PERF7_N_DFSR_IN)
+#define HWIO_GCC_RPMH_QPIC_QPIC_PERF7_N_DFSR_NOT_N_MINUS_M_BMSK                                                0xff
+#define HWIO_GCC_RPMH_QPIC_QPIC_PERF7_N_DFSR_NOT_N_MINUS_M_SHFT                                                 0x0
+
+#define HWIO_GCC_RPMH_QPIC_QPIC_PERF8_N_DFSR_ADDR                                                        (GCC_CLK_CTL_REG_REG_BASE      + 0x000390d0)
+#define HWIO_GCC_RPMH_QPIC_QPIC_PERF8_N_DFSR_PHYS                                                        (GCC_CLK_CTL_REG_REG_BASE_PHYS + 0x000390d0)
+#define HWIO_GCC_RPMH_QPIC_QPIC_PERF8_N_DFSR_OFFS                                                        (GCC_CLK_CTL_REG_REG_BASE_OFFS + 0x000390d0)
+#define HWIO_GCC_RPMH_QPIC_QPIC_PERF8_N_DFSR_RMSK                                                              0xff
+#define HWIO_GCC_RPMH_QPIC_QPIC_PERF8_N_DFSR_ATTR                                                               0x3
+#define HWIO_GCC_RPMH_QPIC_QPIC_PERF8_N_DFSR_IN          \
+        in_dword_masked(HWIO_GCC_RPMH_QPIC_QPIC_PERF8_N_DFSR_ADDR, HWIO_GCC_RPMH_QPIC_QPIC_PERF8_N_DFSR_RMSK)
+#define HWIO_GCC_RPMH_QPIC_QPIC_PERF8_N_DFSR_INM(m)      \
+        in_dword_masked(HWIO_GCC_RPMH_QPIC_QPIC_PERF8_N_DFSR_ADDR, m)
+#define HWIO_GCC_RPMH_QPIC_QPIC_PERF8_N_DFSR_OUT(v)      \
+        out_dword(HWIO_GCC_RPMH_QPIC_QPIC_PERF8_N_DFSR_ADDR,v)
+#define HWIO_GCC_RPMH_QPIC_QPIC_PERF8_N_DFSR_OUTM(m,v) \
+        out_dword_masked_ns(HWIO_GCC_RPMH_QPIC_QPIC_PERF8_N_DFSR_ADDR,m,v,HWIO_GCC_RPMH_QPIC_QPIC_PERF8_N_DFSR_IN)
+#define HWIO_GCC_RPMH_QPIC_QPIC_PERF8_N_DFSR_NOT_N_MINUS_M_BMSK                                                0xff
+#define HWIO_GCC_RPMH_QPIC_QPIC_PERF8_N_DFSR_NOT_N_MINUS_M_SHFT                                                 0x0
+
+#define HWIO_GCC_RPMH_QPIC_QPIC_PERF9_N_DFSR_ADDR                                                        (GCC_CLK_CTL_REG_REG_BASE      + 0x000390d4)
+#define HWIO_GCC_RPMH_QPIC_QPIC_PERF9_N_DFSR_PHYS                                                        (GCC_CLK_CTL_REG_REG_BASE_PHYS + 0x000390d4)
+#define HWIO_GCC_RPMH_QPIC_QPIC_PERF9_N_DFSR_OFFS                                                        (GCC_CLK_CTL_REG_REG_BASE_OFFS + 0x000390d4)
+#define HWIO_GCC_RPMH_QPIC_QPIC_PERF9_N_DFSR_RMSK                                                              0xff
+#define HWIO_GCC_RPMH_QPIC_QPIC_PERF9_N_DFSR_ATTR                                                               0x3
+#define HWIO_GCC_RPMH_QPIC_QPIC_PERF9_N_DFSR_IN          \
+        in_dword_masked(HWIO_GCC_RPMH_QPIC_QPIC_PERF9_N_DFSR_ADDR, HWIO_GCC_RPMH_QPIC_QPIC_PERF9_N_DFSR_RMSK)
+#define HWIO_GCC_RPMH_QPIC_QPIC_PERF9_N_DFSR_INM(m)      \
+        in_dword_masked(HWIO_GCC_RPMH_QPIC_QPIC_PERF9_N_DFSR_ADDR, m)
+#define HWIO_GCC_RPMH_QPIC_QPIC_PERF9_N_DFSR_OUT(v)      \
+        out_dword(HWIO_GCC_RPMH_QPIC_QPIC_PERF9_N_DFSR_ADDR,v)
+#define HWIO_GCC_RPMH_QPIC_QPIC_PERF9_N_DFSR_OUTM(m,v) \
+        out_dword_masked_ns(HWIO_GCC_RPMH_QPIC_QPIC_PERF9_N_DFSR_ADDR,m,v,HWIO_GCC_RPMH_QPIC_QPIC_PERF9_N_DFSR_IN)
+#define HWIO_GCC_RPMH_QPIC_QPIC_PERF9_N_DFSR_NOT_N_MINUS_M_BMSK                                                0xff
+#define HWIO_GCC_RPMH_QPIC_QPIC_PERF9_N_DFSR_NOT_N_MINUS_M_SHFT                                                 0x0
+
+#define HWIO_GCC_RPMH_QPIC_QPIC_PERF10_N_DFSR_ADDR                                                       (GCC_CLK_CTL_REG_REG_BASE      + 0x000390d8)
+#define HWIO_GCC_RPMH_QPIC_QPIC_PERF10_N_DFSR_PHYS                                                       (GCC_CLK_CTL_REG_REG_BASE_PHYS + 0x000390d8)
+#define HWIO_GCC_RPMH_QPIC_QPIC_PERF10_N_DFSR_OFFS                                                       (GCC_CLK_CTL_REG_REG_BASE_OFFS + 0x000390d8)
+#define HWIO_GCC_RPMH_QPIC_QPIC_PERF10_N_DFSR_RMSK                                                             0xff
+#define HWIO_GCC_RPMH_QPIC_QPIC_PERF10_N_DFSR_ATTR                                                              0x3
+#define HWIO_GCC_RPMH_QPIC_QPIC_PERF10_N_DFSR_IN          \
+        in_dword_masked(HWIO_GCC_RPMH_QPIC_QPIC_PERF10_N_DFSR_ADDR, HWIO_GCC_RPMH_QPIC_QPIC_PERF10_N_DFSR_RMSK)
+#define HWIO_GCC_RPMH_QPIC_QPIC_PERF10_N_DFSR_INM(m)      \
+        in_dword_masked(HWIO_GCC_RPMH_QPIC_QPIC_PERF10_N_DFSR_ADDR, m)
+#define HWIO_GCC_RPMH_QPIC_QPIC_PERF10_N_DFSR_OUT(v)      \
+        out_dword(HWIO_GCC_RPMH_QPIC_QPIC_PERF10_N_DFSR_ADDR,v)
+#define HWIO_GCC_RPMH_QPIC_QPIC_PERF10_N_DFSR_OUTM(m,v) \
+        out_dword_masked_ns(HWIO_GCC_RPMH_QPIC_QPIC_PERF10_N_DFSR_ADDR,m,v,HWIO_GCC_RPMH_QPIC_QPIC_PERF10_N_DFSR_IN)
+#define HWIO_GCC_RPMH_QPIC_QPIC_PERF10_N_DFSR_NOT_N_MINUS_M_BMSK                                               0xff
+#define HWIO_GCC_RPMH_QPIC_QPIC_PERF10_N_DFSR_NOT_N_MINUS_M_SHFT                                                0x0
+
+#define HWIO_GCC_RPMH_QPIC_QPIC_PERF11_N_DFSR_ADDR                                                       (GCC_CLK_CTL_REG_REG_BASE      + 0x000390dc)
+#define HWIO_GCC_RPMH_QPIC_QPIC_PERF11_N_DFSR_PHYS                                                       (GCC_CLK_CTL_REG_REG_BASE_PHYS + 0x000390dc)
+#define HWIO_GCC_RPMH_QPIC_QPIC_PERF11_N_DFSR_OFFS                                                       (GCC_CLK_CTL_REG_REG_BASE_OFFS + 0x000390dc)
+#define HWIO_GCC_RPMH_QPIC_QPIC_PERF11_N_DFSR_RMSK                                                             0xff
+#define HWIO_GCC_RPMH_QPIC_QPIC_PERF11_N_DFSR_ATTR                                                              0x3
+#define HWIO_GCC_RPMH_QPIC_QPIC_PERF11_N_DFSR_IN          \
+        in_dword_masked(HWIO_GCC_RPMH_QPIC_QPIC_PERF11_N_DFSR_ADDR, HWIO_GCC_RPMH_QPIC_QPIC_PERF11_N_DFSR_RMSK)
+#define HWIO_GCC_RPMH_QPIC_QPIC_PERF11_N_DFSR_INM(m)      \
+        in_dword_masked(HWIO_GCC_RPMH_QPIC_QPIC_PERF11_N_DFSR_ADDR, m)
+#define HWIO_GCC_RPMH_QPIC_QPIC_PERF11_N_DFSR_OUT(v)      \
+        out_dword(HWIO_GCC_RPMH_QPIC_QPIC_PERF11_N_DFSR_ADDR,v)
+#define HWIO_GCC_RPMH_QPIC_QPIC_PERF11_N_DFSR_OUTM(m,v) \
+        out_dword_masked_ns(HWIO_GCC_RPMH_QPIC_QPIC_PERF11_N_DFSR_ADDR,m,v,HWIO_GCC_RPMH_QPIC_QPIC_PERF11_N_DFSR_IN)
+#define HWIO_GCC_RPMH_QPIC_QPIC_PERF11_N_DFSR_NOT_N_MINUS_M_BMSK                                               0xff
+#define HWIO_GCC_RPMH_QPIC_QPIC_PERF11_N_DFSR_NOT_N_MINUS_M_SHFT                                                0x0
+
+#define HWIO_GCC_RPMH_QPIC_QPIC_PERF12_N_DFSR_ADDR                                                       (GCC_CLK_CTL_REG_REG_BASE      + 0x000390e0)
+#define HWIO_GCC_RPMH_QPIC_QPIC_PERF12_N_DFSR_PHYS                                                       (GCC_CLK_CTL_REG_REG_BASE_PHYS + 0x000390e0)
+#define HWIO_GCC_RPMH_QPIC_QPIC_PERF12_N_DFSR_OFFS                                                       (GCC_CLK_CTL_REG_REG_BASE_OFFS + 0x000390e0)
+#define HWIO_GCC_RPMH_QPIC_QPIC_PERF12_N_DFSR_RMSK                                                             0xff
+#define HWIO_GCC_RPMH_QPIC_QPIC_PERF12_N_DFSR_ATTR                                                              0x3
+#define HWIO_GCC_RPMH_QPIC_QPIC_PERF12_N_DFSR_IN          \
+        in_dword_masked(HWIO_GCC_RPMH_QPIC_QPIC_PERF12_N_DFSR_ADDR, HWIO_GCC_RPMH_QPIC_QPIC_PERF12_N_DFSR_RMSK)
+#define HWIO_GCC_RPMH_QPIC_QPIC_PERF12_N_DFSR_INM(m)      \
+        in_dword_masked(HWIO_GCC_RPMH_QPIC_QPIC_PERF12_N_DFSR_ADDR, m)
+#define HWIO_GCC_RPMH_QPIC_QPIC_PERF12_N_DFSR_OUT(v)      \
+        out_dword(HWIO_GCC_RPMH_QPIC_QPIC_PERF12_N_DFSR_ADDR,v)
+#define HWIO_GCC_RPMH_QPIC_QPIC_PERF12_N_DFSR_OUTM(m,v) \
+        out_dword_masked_ns(HWIO_GCC_RPMH_QPIC_QPIC_PERF12_N_DFSR_ADDR,m,v,HWIO_GCC_RPMH_QPIC_QPIC_PERF12_N_DFSR_IN)
+#define HWIO_GCC_RPMH_QPIC_QPIC_PERF12_N_DFSR_NOT_N_MINUS_M_BMSK                                               0xff
+#define HWIO_GCC_RPMH_QPIC_QPIC_PERF12_N_DFSR_NOT_N_MINUS_M_SHFT                                                0x0
+
+#define HWIO_GCC_RPMH_QPIC_QPIC_PERF13_N_DFSR_ADDR                                                       (GCC_CLK_CTL_REG_REG_BASE      + 0x000390e4)
+#define HWIO_GCC_RPMH_QPIC_QPIC_PERF13_N_DFSR_PHYS                                                       (GCC_CLK_CTL_REG_REG_BASE_PHYS + 0x000390e4)
+#define HWIO_GCC_RPMH_QPIC_QPIC_PERF13_N_DFSR_OFFS                                                       (GCC_CLK_CTL_REG_REG_BASE_OFFS + 0x000390e4)
+#define HWIO_GCC_RPMH_QPIC_QPIC_PERF13_N_DFSR_RMSK                                                             0xff
+#define HWIO_GCC_RPMH_QPIC_QPIC_PERF13_N_DFSR_ATTR                                                              0x3
+#define HWIO_GCC_RPMH_QPIC_QPIC_PERF13_N_DFSR_IN          \
+        in_dword_masked(HWIO_GCC_RPMH_QPIC_QPIC_PERF13_N_DFSR_ADDR, HWIO_GCC_RPMH_QPIC_QPIC_PERF13_N_DFSR_RMSK)
+#define HWIO_GCC_RPMH_QPIC_QPIC_PERF13_N_DFSR_INM(m)      \
+        in_dword_masked(HWIO_GCC_RPMH_QPIC_QPIC_PERF13_N_DFSR_ADDR, m)
+#define HWIO_GCC_RPMH_QPIC_QPIC_PERF13_N_DFSR_OUT(v)      \
+        out_dword(HWIO_GCC_RPMH_QPIC_QPIC_PERF13_N_DFSR_ADDR,v)
+#define HWIO_GCC_RPMH_QPIC_QPIC_PERF13_N_DFSR_OUTM(m,v) \
+        out_dword_masked_ns(HWIO_GCC_RPMH_QPIC_QPIC_PERF13_N_DFSR_ADDR,m,v,HWIO_GCC_RPMH_QPIC_QPIC_PERF13_N_DFSR_IN)
+#define HWIO_GCC_RPMH_QPIC_QPIC_PERF13_N_DFSR_NOT_N_MINUS_M_BMSK                                               0xff
+#define HWIO_GCC_RPMH_QPIC_QPIC_PERF13_N_DFSR_NOT_N_MINUS_M_SHFT                                                0x0
+
+#define HWIO_GCC_RPMH_QPIC_QPIC_PERF14_N_DFSR_ADDR                                                       (GCC_CLK_CTL_REG_REG_BASE      + 0x000390e8)
+#define HWIO_GCC_RPMH_QPIC_QPIC_PERF14_N_DFSR_PHYS                                                       (GCC_CLK_CTL_REG_REG_BASE_PHYS + 0x000390e8)
+#define HWIO_GCC_RPMH_QPIC_QPIC_PERF14_N_DFSR_OFFS                                                       (GCC_CLK_CTL_REG_REG_BASE_OFFS + 0x000390e8)
+#define HWIO_GCC_RPMH_QPIC_QPIC_PERF14_N_DFSR_RMSK                                                             0xff
+#define HWIO_GCC_RPMH_QPIC_QPIC_PERF14_N_DFSR_ATTR                                                              0x3
+#define HWIO_GCC_RPMH_QPIC_QPIC_PERF14_N_DFSR_IN          \
+        in_dword_masked(HWIO_GCC_RPMH_QPIC_QPIC_PERF14_N_DFSR_ADDR, HWIO_GCC_RPMH_QPIC_QPIC_PERF14_N_DFSR_RMSK)
+#define HWIO_GCC_RPMH_QPIC_QPIC_PERF14_N_DFSR_INM(m)      \
+        in_dword_masked(HWIO_GCC_RPMH_QPIC_QPIC_PERF14_N_DFSR_ADDR, m)
+#define HWIO_GCC_RPMH_QPIC_QPIC_PERF14_N_DFSR_OUT(v)      \
+        out_dword(HWIO_GCC_RPMH_QPIC_QPIC_PERF14_N_DFSR_ADDR,v)
+#define HWIO_GCC_RPMH_QPIC_QPIC_PERF14_N_DFSR_OUTM(m,v) \
+        out_dword_masked_ns(HWIO_GCC_RPMH_QPIC_QPIC_PERF14_N_DFSR_ADDR,m,v,HWIO_GCC_RPMH_QPIC_QPIC_PERF14_N_DFSR_IN)
+#define HWIO_GCC_RPMH_QPIC_QPIC_PERF14_N_DFSR_NOT_N_MINUS_M_BMSK                                               0xff
+#define HWIO_GCC_RPMH_QPIC_QPIC_PERF14_N_DFSR_NOT_N_MINUS_M_SHFT                                                0x0
+
+#define HWIO_GCC_RPMH_QPIC_QPIC_PERF15_N_DFSR_ADDR                                                       (GCC_CLK_CTL_REG_REG_BASE      + 0x000390ec)
+#define HWIO_GCC_RPMH_QPIC_QPIC_PERF15_N_DFSR_PHYS                                                       (GCC_CLK_CTL_REG_REG_BASE_PHYS + 0x000390ec)
+#define HWIO_GCC_RPMH_QPIC_QPIC_PERF15_N_DFSR_OFFS                                                       (GCC_CLK_CTL_REG_REG_BASE_OFFS + 0x000390ec)
+#define HWIO_GCC_RPMH_QPIC_QPIC_PERF15_N_DFSR_RMSK                                                             0xff
+#define HWIO_GCC_RPMH_QPIC_QPIC_PERF15_N_DFSR_ATTR                                                              0x3
+#define HWIO_GCC_RPMH_QPIC_QPIC_PERF15_N_DFSR_IN          \
+        in_dword_masked(HWIO_GCC_RPMH_QPIC_QPIC_PERF15_N_DFSR_ADDR, HWIO_GCC_RPMH_QPIC_QPIC_PERF15_N_DFSR_RMSK)
+#define HWIO_GCC_RPMH_QPIC_QPIC_PERF15_N_DFSR_INM(m)      \
+        in_dword_masked(HWIO_GCC_RPMH_QPIC_QPIC_PERF15_N_DFSR_ADDR, m)
+#define HWIO_GCC_RPMH_QPIC_QPIC_PERF15_N_DFSR_OUT(v)      \
+        out_dword(HWIO_GCC_RPMH_QPIC_QPIC_PERF15_N_DFSR_ADDR,v)
+#define HWIO_GCC_RPMH_QPIC_QPIC_PERF15_N_DFSR_OUTM(m,v) \
+        out_dword_masked_ns(HWIO_GCC_RPMH_QPIC_QPIC_PERF15_N_DFSR_ADDR,m,v,HWIO_GCC_RPMH_QPIC_QPIC_PERF15_N_DFSR_IN)
+#define HWIO_GCC_RPMH_QPIC_QPIC_PERF15_N_DFSR_NOT_N_MINUS_M_BMSK                                               0xff
+#define HWIO_GCC_RPMH_QPIC_QPIC_PERF15_N_DFSR_NOT_N_MINUS_M_SHFT                                                0x0
+
+#define HWIO_GCC_RPMH_QPIC_QPIC_PERF0_D_DFSR_ADDR                                                        (GCC_CLK_CTL_REG_REG_BASE      + 0x000390f0)
+#define HWIO_GCC_RPMH_QPIC_QPIC_PERF0_D_DFSR_PHYS                                                        (GCC_CLK_CTL_REG_REG_BASE_PHYS + 0x000390f0)
+#define HWIO_GCC_RPMH_QPIC_QPIC_PERF0_D_DFSR_OFFS                                                        (GCC_CLK_CTL_REG_REG_BASE_OFFS + 0x000390f0)
+#define HWIO_GCC_RPMH_QPIC_QPIC_PERF0_D_DFSR_RMSK                                                              0xff
+#define HWIO_GCC_RPMH_QPIC_QPIC_PERF0_D_DFSR_ATTR                                                               0x3
+#define HWIO_GCC_RPMH_QPIC_QPIC_PERF0_D_DFSR_IN          \
+        in_dword_masked(HWIO_GCC_RPMH_QPIC_QPIC_PERF0_D_DFSR_ADDR, HWIO_GCC_RPMH_QPIC_QPIC_PERF0_D_DFSR_RMSK)
+#define HWIO_GCC_RPMH_QPIC_QPIC_PERF0_D_DFSR_INM(m)      \
+        in_dword_masked(HWIO_GCC_RPMH_QPIC_QPIC_PERF0_D_DFSR_ADDR, m)
+#define HWIO_GCC_RPMH_QPIC_QPIC_PERF0_D_DFSR_OUT(v)      \
+        out_dword(HWIO_GCC_RPMH_QPIC_QPIC_PERF0_D_DFSR_ADDR,v)
+#define HWIO_GCC_RPMH_QPIC_QPIC_PERF0_D_DFSR_OUTM(m,v) \
+        out_dword_masked_ns(HWIO_GCC_RPMH_QPIC_QPIC_PERF0_D_DFSR_ADDR,m,v,HWIO_GCC_RPMH_QPIC_QPIC_PERF0_D_DFSR_IN)
+#define HWIO_GCC_RPMH_QPIC_QPIC_PERF0_D_DFSR_NOT_2D_BMSK                                                       0xff
+#define HWIO_GCC_RPMH_QPIC_QPIC_PERF0_D_DFSR_NOT_2D_SHFT                                                        0x0
+
+#define HWIO_GCC_RPMH_QPIC_QPIC_PERF1_D_DFSR_ADDR                                                        (GCC_CLK_CTL_REG_REG_BASE      + 0x000390f4)
+#define HWIO_GCC_RPMH_QPIC_QPIC_PERF1_D_DFSR_PHYS                                                        (GCC_CLK_CTL_REG_REG_BASE_PHYS + 0x000390f4)
+#define HWIO_GCC_RPMH_QPIC_QPIC_PERF1_D_DFSR_OFFS                                                        (GCC_CLK_CTL_REG_REG_BASE_OFFS + 0x000390f4)
+#define HWIO_GCC_RPMH_QPIC_QPIC_PERF1_D_DFSR_RMSK                                                              0xff
+#define HWIO_GCC_RPMH_QPIC_QPIC_PERF1_D_DFSR_ATTR                                                               0x3
+#define HWIO_GCC_RPMH_QPIC_QPIC_PERF1_D_DFSR_IN          \
+        in_dword_masked(HWIO_GCC_RPMH_QPIC_QPIC_PERF1_D_DFSR_ADDR, HWIO_GCC_RPMH_QPIC_QPIC_PERF1_D_DFSR_RMSK)
+#define HWIO_GCC_RPMH_QPIC_QPIC_PERF1_D_DFSR_INM(m)      \
+        in_dword_masked(HWIO_GCC_RPMH_QPIC_QPIC_PERF1_D_DFSR_ADDR, m)
+#define HWIO_GCC_RPMH_QPIC_QPIC_PERF1_D_DFSR_OUT(v)      \
+        out_dword(HWIO_GCC_RPMH_QPIC_QPIC_PERF1_D_DFSR_ADDR,v)
+#define HWIO_GCC_RPMH_QPIC_QPIC_PERF1_D_DFSR_OUTM(m,v) \
+        out_dword_masked_ns(HWIO_GCC_RPMH_QPIC_QPIC_PERF1_D_DFSR_ADDR,m,v,HWIO_GCC_RPMH_QPIC_QPIC_PERF1_D_DFSR_IN)
+#define HWIO_GCC_RPMH_QPIC_QPIC_PERF1_D_DFSR_NOT_2D_BMSK                                                       0xff
+#define HWIO_GCC_RPMH_QPIC_QPIC_PERF1_D_DFSR_NOT_2D_SHFT                                                        0x0
+
+#define HWIO_GCC_RPMH_QPIC_QPIC_PERF2_D_DFSR_ADDR                                                        (GCC_CLK_CTL_REG_REG_BASE      + 0x000390f8)
+#define HWIO_GCC_RPMH_QPIC_QPIC_PERF2_D_DFSR_PHYS                                                        (GCC_CLK_CTL_REG_REG_BASE_PHYS + 0x000390f8)
+#define HWIO_GCC_RPMH_QPIC_QPIC_PERF2_D_DFSR_OFFS                                                        (GCC_CLK_CTL_REG_REG_BASE_OFFS + 0x000390f8)
+#define HWIO_GCC_RPMH_QPIC_QPIC_PERF2_D_DFSR_RMSK                                                              0xff
+#define HWIO_GCC_RPMH_QPIC_QPIC_PERF2_D_DFSR_ATTR                                                               0x3
+#define HWIO_GCC_RPMH_QPIC_QPIC_PERF2_D_DFSR_IN          \
+        in_dword_masked(HWIO_GCC_RPMH_QPIC_QPIC_PERF2_D_DFSR_ADDR, HWIO_GCC_RPMH_QPIC_QPIC_PERF2_D_DFSR_RMSK)
+#define HWIO_GCC_RPMH_QPIC_QPIC_PERF2_D_DFSR_INM(m)      \
+        in_dword_masked(HWIO_GCC_RPMH_QPIC_QPIC_PERF2_D_DFSR_ADDR, m)
+#define HWIO_GCC_RPMH_QPIC_QPIC_PERF2_D_DFSR_OUT(v)      \
+        out_dword(HWIO_GCC_RPMH_QPIC_QPIC_PERF2_D_DFSR_ADDR,v)
+#define HWIO_GCC_RPMH_QPIC_QPIC_PERF2_D_DFSR_OUTM(m,v) \
+        out_dword_masked_ns(HWIO_GCC_RPMH_QPIC_QPIC_PERF2_D_DFSR_ADDR,m,v,HWIO_GCC_RPMH_QPIC_QPIC_PERF2_D_DFSR_IN)
+#define HWIO_GCC_RPMH_QPIC_QPIC_PERF2_D_DFSR_NOT_2D_BMSK                                                       0xff
+#define HWIO_GCC_RPMH_QPIC_QPIC_PERF2_D_DFSR_NOT_2D_SHFT                                                        0x0
+
+#define HWIO_GCC_RPMH_QPIC_QPIC_PERF3_D_DFSR_ADDR                                                        (GCC_CLK_CTL_REG_REG_BASE      + 0x000390fc)
+#define HWIO_GCC_RPMH_QPIC_QPIC_PERF3_D_DFSR_PHYS                                                        (GCC_CLK_CTL_REG_REG_BASE_PHYS + 0x000390fc)
+#define HWIO_GCC_RPMH_QPIC_QPIC_PERF3_D_DFSR_OFFS                                                        (GCC_CLK_CTL_REG_REG_BASE_OFFS + 0x000390fc)
+#define HWIO_GCC_RPMH_QPIC_QPIC_PERF3_D_DFSR_RMSK                                                              0xff
+#define HWIO_GCC_RPMH_QPIC_QPIC_PERF3_D_DFSR_ATTR                                                               0x3
+#define HWIO_GCC_RPMH_QPIC_QPIC_PERF3_D_DFSR_IN          \
+        in_dword_masked(HWIO_GCC_RPMH_QPIC_QPIC_PERF3_D_DFSR_ADDR, HWIO_GCC_RPMH_QPIC_QPIC_PERF3_D_DFSR_RMSK)
+#define HWIO_GCC_RPMH_QPIC_QPIC_PERF3_D_DFSR_INM(m)      \
+        in_dword_masked(HWIO_GCC_RPMH_QPIC_QPIC_PERF3_D_DFSR_ADDR, m)
+#define HWIO_GCC_RPMH_QPIC_QPIC_PERF3_D_DFSR_OUT(v)      \
+        out_dword(HWIO_GCC_RPMH_QPIC_QPIC_PERF3_D_DFSR_ADDR,v)
+#define HWIO_GCC_RPMH_QPIC_QPIC_PERF3_D_DFSR_OUTM(m,v) \
+        out_dword_masked_ns(HWIO_GCC_RPMH_QPIC_QPIC_PERF3_D_DFSR_ADDR,m,v,HWIO_GCC_RPMH_QPIC_QPIC_PERF3_D_DFSR_IN)
+#define HWIO_GCC_RPMH_QPIC_QPIC_PERF3_D_DFSR_NOT_2D_BMSK                                                       0xff
+#define HWIO_GCC_RPMH_QPIC_QPIC_PERF3_D_DFSR_NOT_2D_SHFT                                                        0x0
+
+#define HWIO_GCC_RPMH_QPIC_QPIC_PERF4_D_DFSR_ADDR                                                        (GCC_CLK_CTL_REG_REG_BASE      + 0x00039100)
+#define HWIO_GCC_RPMH_QPIC_QPIC_PERF4_D_DFSR_PHYS                                                        (GCC_CLK_CTL_REG_REG_BASE_PHYS + 0x00039100)
+#define HWIO_GCC_RPMH_QPIC_QPIC_PERF4_D_DFSR_OFFS                                                        (GCC_CLK_CTL_REG_REG_BASE_OFFS + 0x00039100)
+#define HWIO_GCC_RPMH_QPIC_QPIC_PERF4_D_DFSR_RMSK                                                              0xff
+#define HWIO_GCC_RPMH_QPIC_QPIC_PERF4_D_DFSR_ATTR                                                               0x3
+#define HWIO_GCC_RPMH_QPIC_QPIC_PERF4_D_DFSR_IN          \
+        in_dword_masked(HWIO_GCC_RPMH_QPIC_QPIC_PERF4_D_DFSR_ADDR, HWIO_GCC_RPMH_QPIC_QPIC_PERF4_D_DFSR_RMSK)
+#define HWIO_GCC_RPMH_QPIC_QPIC_PERF4_D_DFSR_INM(m)      \
+        in_dword_masked(HWIO_GCC_RPMH_QPIC_QPIC_PERF4_D_DFSR_ADDR, m)
+#define HWIO_GCC_RPMH_QPIC_QPIC_PERF4_D_DFSR_OUT(v)      \
+        out_dword(HWIO_GCC_RPMH_QPIC_QPIC_PERF4_D_DFSR_ADDR,v)
+#define HWIO_GCC_RPMH_QPIC_QPIC_PERF4_D_DFSR_OUTM(m,v) \
+        out_dword_masked_ns(HWIO_GCC_RPMH_QPIC_QPIC_PERF4_D_DFSR_ADDR,m,v,HWIO_GCC_RPMH_QPIC_QPIC_PERF4_D_DFSR_IN)
+#define HWIO_GCC_RPMH_QPIC_QPIC_PERF4_D_DFSR_NOT_2D_BMSK                                                       0xff
+#define HWIO_GCC_RPMH_QPIC_QPIC_PERF4_D_DFSR_NOT_2D_SHFT                                                        0x0
+
+#define HWIO_GCC_RPMH_QPIC_QPIC_PERF5_D_DFSR_ADDR                                                        (GCC_CLK_CTL_REG_REG_BASE      + 0x00039104)
+#define HWIO_GCC_RPMH_QPIC_QPIC_PERF5_D_DFSR_PHYS                                                        (GCC_CLK_CTL_REG_REG_BASE_PHYS + 0x00039104)
+#define HWIO_GCC_RPMH_QPIC_QPIC_PERF5_D_DFSR_OFFS                                                        (GCC_CLK_CTL_REG_REG_BASE_OFFS + 0x00039104)
+#define HWIO_GCC_RPMH_QPIC_QPIC_PERF5_D_DFSR_RMSK                                                              0xff
+#define HWIO_GCC_RPMH_QPIC_QPIC_PERF5_D_DFSR_ATTR                                                               0x3
+#define HWIO_GCC_RPMH_QPIC_QPIC_PERF5_D_DFSR_IN          \
+        in_dword_masked(HWIO_GCC_RPMH_QPIC_QPIC_PERF5_D_DFSR_ADDR, HWIO_GCC_RPMH_QPIC_QPIC_PERF5_D_DFSR_RMSK)
+#define HWIO_GCC_RPMH_QPIC_QPIC_PERF5_D_DFSR_INM(m)      \
+        in_dword_masked(HWIO_GCC_RPMH_QPIC_QPIC_PERF5_D_DFSR_ADDR, m)
+#define HWIO_GCC_RPMH_QPIC_QPIC_PERF5_D_DFSR_OUT(v)      \
+        out_dword(HWIO_GCC_RPMH_QPIC_QPIC_PERF5_D_DFSR_ADDR,v)
+#define HWIO_GCC_RPMH_QPIC_QPIC_PERF5_D_DFSR_OUTM(m,v) \
+        out_dword_masked_ns(HWIO_GCC_RPMH_QPIC_QPIC_PERF5_D_DFSR_ADDR,m,v,HWIO_GCC_RPMH_QPIC_QPIC_PERF5_D_DFSR_IN)
+#define HWIO_GCC_RPMH_QPIC_QPIC_PERF5_D_DFSR_NOT_2D_BMSK                                                       0xff
+#define HWIO_GCC_RPMH_QPIC_QPIC_PERF5_D_DFSR_NOT_2D_SHFT                                                        0x0
+
+#define HWIO_GCC_RPMH_QPIC_QPIC_PERF6_D_DFSR_ADDR                                                        (GCC_CLK_CTL_REG_REG_BASE      + 0x00039108)
+#define HWIO_GCC_RPMH_QPIC_QPIC_PERF6_D_DFSR_PHYS                                                        (GCC_CLK_CTL_REG_REG_BASE_PHYS + 0x00039108)
+#define HWIO_GCC_RPMH_QPIC_QPIC_PERF6_D_DFSR_OFFS                                                        (GCC_CLK_CTL_REG_REG_BASE_OFFS + 0x00039108)
+#define HWIO_GCC_RPMH_QPIC_QPIC_PERF6_D_DFSR_RMSK                                                              0xff
+#define HWIO_GCC_RPMH_QPIC_QPIC_PERF6_D_DFSR_ATTR                                                               0x3
+#define HWIO_GCC_RPMH_QPIC_QPIC_PERF6_D_DFSR_IN          \
+        in_dword_masked(HWIO_GCC_RPMH_QPIC_QPIC_PERF6_D_DFSR_ADDR, HWIO_GCC_RPMH_QPIC_QPIC_PERF6_D_DFSR_RMSK)
+#define HWIO_GCC_RPMH_QPIC_QPIC_PERF6_D_DFSR_INM(m)      \
+        in_dword_masked(HWIO_GCC_RPMH_QPIC_QPIC_PERF6_D_DFSR_ADDR, m)
+#define HWIO_GCC_RPMH_QPIC_QPIC_PERF6_D_DFSR_OUT(v)      \
+        out_dword(HWIO_GCC_RPMH_QPIC_QPIC_PERF6_D_DFSR_ADDR,v)
+#define HWIO_GCC_RPMH_QPIC_QPIC_PERF6_D_DFSR_OUTM(m,v) \
+        out_dword_masked_ns(HWIO_GCC_RPMH_QPIC_QPIC_PERF6_D_DFSR_ADDR,m,v,HWIO_GCC_RPMH_QPIC_QPIC_PERF6_D_DFSR_IN)
+#define HWIO_GCC_RPMH_QPIC_QPIC_PERF6_D_DFSR_NOT_2D_BMSK                                                       0xff
+#define HWIO_GCC_RPMH_QPIC_QPIC_PERF6_D_DFSR_NOT_2D_SHFT                                                        0x0
+
+#define HWIO_GCC_RPMH_QPIC_QPIC_PERF7_D_DFSR_ADDR                                                        (GCC_CLK_CTL_REG_REG_BASE      + 0x0003910c)
+#define HWIO_GCC_RPMH_QPIC_QPIC_PERF7_D_DFSR_PHYS                                                        (GCC_CLK_CTL_REG_REG_BASE_PHYS + 0x0003910c)
+#define HWIO_GCC_RPMH_QPIC_QPIC_PERF7_D_DFSR_OFFS                                                        (GCC_CLK_CTL_REG_REG_BASE_OFFS + 0x0003910c)
+#define HWIO_GCC_RPMH_QPIC_QPIC_PERF7_D_DFSR_RMSK                                                              0xff
+#define HWIO_GCC_RPMH_QPIC_QPIC_PERF7_D_DFSR_ATTR                                                               0x3
+#define HWIO_GCC_RPMH_QPIC_QPIC_PERF7_D_DFSR_IN          \
+        in_dword_masked(HWIO_GCC_RPMH_QPIC_QPIC_PERF7_D_DFSR_ADDR, HWIO_GCC_RPMH_QPIC_QPIC_PERF7_D_DFSR_RMSK)
+#define HWIO_GCC_RPMH_QPIC_QPIC_PERF7_D_DFSR_INM(m)      \
+        in_dword_masked(HWIO_GCC_RPMH_QPIC_QPIC_PERF7_D_DFSR_ADDR, m)
+#define HWIO_GCC_RPMH_QPIC_QPIC_PERF7_D_DFSR_OUT(v)      \
+        out_dword(HWIO_GCC_RPMH_QPIC_QPIC_PERF7_D_DFSR_ADDR,v)
+#define HWIO_GCC_RPMH_QPIC_QPIC_PERF7_D_DFSR_OUTM(m,v) \
+        out_dword_masked_ns(HWIO_GCC_RPMH_QPIC_QPIC_PERF7_D_DFSR_ADDR,m,v,HWIO_GCC_RPMH_QPIC_QPIC_PERF7_D_DFSR_IN)
+#define HWIO_GCC_RPMH_QPIC_QPIC_PERF7_D_DFSR_NOT_2D_BMSK                                                       0xff
+#define HWIO_GCC_RPMH_QPIC_QPIC_PERF7_D_DFSR_NOT_2D_SHFT                                                        0x0
+
+#define HWIO_GCC_RPMH_QPIC_QPIC_PERF8_D_DFSR_ADDR                                                        (GCC_CLK_CTL_REG_REG_BASE      + 0x00039110)
+#define HWIO_GCC_RPMH_QPIC_QPIC_PERF8_D_DFSR_PHYS                                                        (GCC_CLK_CTL_REG_REG_BASE_PHYS + 0x00039110)
+#define HWIO_GCC_RPMH_QPIC_QPIC_PERF8_D_DFSR_OFFS                                                        (GCC_CLK_CTL_REG_REG_BASE_OFFS + 0x00039110)
+#define HWIO_GCC_RPMH_QPIC_QPIC_PERF8_D_DFSR_RMSK                                                              0xff
+#define HWIO_GCC_RPMH_QPIC_QPIC_PERF8_D_DFSR_ATTR                                                               0x3
+#define HWIO_GCC_RPMH_QPIC_QPIC_PERF8_D_DFSR_IN          \
+        in_dword_masked(HWIO_GCC_RPMH_QPIC_QPIC_PERF8_D_DFSR_ADDR, HWIO_GCC_RPMH_QPIC_QPIC_PERF8_D_DFSR_RMSK)
+#define HWIO_GCC_RPMH_QPIC_QPIC_PERF8_D_DFSR_INM(m)      \
+        in_dword_masked(HWIO_GCC_RPMH_QPIC_QPIC_PERF8_D_DFSR_ADDR, m)
+#define HWIO_GCC_RPMH_QPIC_QPIC_PERF8_D_DFSR_OUT(v)      \
+        out_dword(HWIO_GCC_RPMH_QPIC_QPIC_PERF8_D_DFSR_ADDR,v)
+#define HWIO_GCC_RPMH_QPIC_QPIC_PERF8_D_DFSR_OUTM(m,v) \
+        out_dword_masked_ns(HWIO_GCC_RPMH_QPIC_QPIC_PERF8_D_DFSR_ADDR,m,v,HWIO_GCC_RPMH_QPIC_QPIC_PERF8_D_DFSR_IN)
+#define HWIO_GCC_RPMH_QPIC_QPIC_PERF8_D_DFSR_NOT_2D_BMSK                                                       0xff
+#define HWIO_GCC_RPMH_QPIC_QPIC_PERF8_D_DFSR_NOT_2D_SHFT                                                        0x0
+
+#define HWIO_GCC_RPMH_QPIC_QPIC_PERF9_D_DFSR_ADDR                                                        (GCC_CLK_CTL_REG_REG_BASE      + 0x00039114)
+#define HWIO_GCC_RPMH_QPIC_QPIC_PERF9_D_DFSR_PHYS                                                        (GCC_CLK_CTL_REG_REG_BASE_PHYS + 0x00039114)
+#define HWIO_GCC_RPMH_QPIC_QPIC_PERF9_D_DFSR_OFFS                                                        (GCC_CLK_CTL_REG_REG_BASE_OFFS + 0x00039114)
+#define HWIO_GCC_RPMH_QPIC_QPIC_PERF9_D_DFSR_RMSK                                                              0xff
+#define HWIO_GCC_RPMH_QPIC_QPIC_PERF9_D_DFSR_ATTR                                                               0x3
+#define HWIO_GCC_RPMH_QPIC_QPIC_PERF9_D_DFSR_IN          \
+        in_dword_masked(HWIO_GCC_RPMH_QPIC_QPIC_PERF9_D_DFSR_ADDR, HWIO_GCC_RPMH_QPIC_QPIC_PERF9_D_DFSR_RMSK)
+#define HWIO_GCC_RPMH_QPIC_QPIC_PERF9_D_DFSR_INM(m)      \
+        in_dword_masked(HWIO_GCC_RPMH_QPIC_QPIC_PERF9_D_DFSR_ADDR, m)
+#define HWIO_GCC_RPMH_QPIC_QPIC_PERF9_D_DFSR_OUT(v)      \
+        out_dword(HWIO_GCC_RPMH_QPIC_QPIC_PERF9_D_DFSR_ADDR,v)
+#define HWIO_GCC_RPMH_QPIC_QPIC_PERF9_D_DFSR_OUTM(m,v) \
+        out_dword_masked_ns(HWIO_GCC_RPMH_QPIC_QPIC_PERF9_D_DFSR_ADDR,m,v,HWIO_GCC_RPMH_QPIC_QPIC_PERF9_D_DFSR_IN)
+#define HWIO_GCC_RPMH_QPIC_QPIC_PERF9_D_DFSR_NOT_2D_BMSK                                                       0xff
+#define HWIO_GCC_RPMH_QPIC_QPIC_PERF9_D_DFSR_NOT_2D_SHFT                                                        0x0
+
+#define HWIO_GCC_RPMH_QPIC_QPIC_PERF10_D_DFSR_ADDR                                                       (GCC_CLK_CTL_REG_REG_BASE      + 0x00039118)
+#define HWIO_GCC_RPMH_QPIC_QPIC_PERF10_D_DFSR_PHYS                                                       (GCC_CLK_CTL_REG_REG_BASE_PHYS + 0x00039118)
+#define HWIO_GCC_RPMH_QPIC_QPIC_PERF10_D_DFSR_OFFS                                                       (GCC_CLK_CTL_REG_REG_BASE_OFFS + 0x00039118)
+#define HWIO_GCC_RPMH_QPIC_QPIC_PERF10_D_DFSR_RMSK                                                             0xff
+#define HWIO_GCC_RPMH_QPIC_QPIC_PERF10_D_DFSR_ATTR                                                              0x3
+#define HWIO_GCC_RPMH_QPIC_QPIC_PERF10_D_DFSR_IN          \
+        in_dword_masked(HWIO_GCC_RPMH_QPIC_QPIC_PERF10_D_DFSR_ADDR, HWIO_GCC_RPMH_QPIC_QPIC_PERF10_D_DFSR_RMSK)
+#define HWIO_GCC_RPMH_QPIC_QPIC_PERF10_D_DFSR_INM(m)      \
+        in_dword_masked(HWIO_GCC_RPMH_QPIC_QPIC_PERF10_D_DFSR_ADDR, m)
+#define HWIO_GCC_RPMH_QPIC_QPIC_PERF10_D_DFSR_OUT(v)      \
+        out_dword(HWIO_GCC_RPMH_QPIC_QPIC_PERF10_D_DFSR_ADDR,v)
+#define HWIO_GCC_RPMH_QPIC_QPIC_PERF10_D_DFSR_OUTM(m,v) \
+        out_dword_masked_ns(HWIO_GCC_RPMH_QPIC_QPIC_PERF10_D_DFSR_ADDR,m,v,HWIO_GCC_RPMH_QPIC_QPIC_PERF10_D_DFSR_IN)
+#define HWIO_GCC_RPMH_QPIC_QPIC_PERF10_D_DFSR_NOT_2D_BMSK                                                      0xff
+#define HWIO_GCC_RPMH_QPIC_QPIC_PERF10_D_DFSR_NOT_2D_SHFT                                                       0x0
+
+#define HWIO_GCC_RPMH_QPIC_QPIC_PERF11_D_DFSR_ADDR                                                       (GCC_CLK_CTL_REG_REG_BASE      + 0x0003911c)
+#define HWIO_GCC_RPMH_QPIC_QPIC_PERF11_D_DFSR_PHYS                                                       (GCC_CLK_CTL_REG_REG_BASE_PHYS + 0x0003911c)
+#define HWIO_GCC_RPMH_QPIC_QPIC_PERF11_D_DFSR_OFFS                                                       (GCC_CLK_CTL_REG_REG_BASE_OFFS + 0x0003911c)
+#define HWIO_GCC_RPMH_QPIC_QPIC_PERF11_D_DFSR_RMSK                                                             0xff
+#define HWIO_GCC_RPMH_QPIC_QPIC_PERF11_D_DFSR_ATTR                                                              0x3
+#define HWIO_GCC_RPMH_QPIC_QPIC_PERF11_D_DFSR_IN          \
+        in_dword_masked(HWIO_GCC_RPMH_QPIC_QPIC_PERF11_D_DFSR_ADDR, HWIO_GCC_RPMH_QPIC_QPIC_PERF11_D_DFSR_RMSK)
+#define HWIO_GCC_RPMH_QPIC_QPIC_PERF11_D_DFSR_INM(m)      \
+        in_dword_masked(HWIO_GCC_RPMH_QPIC_QPIC_PERF11_D_DFSR_ADDR, m)
+#define HWIO_GCC_RPMH_QPIC_QPIC_PERF11_D_DFSR_OUT(v)      \
+        out_dword(HWIO_GCC_RPMH_QPIC_QPIC_PERF11_D_DFSR_ADDR,v)
+#define HWIO_GCC_RPMH_QPIC_QPIC_PERF11_D_DFSR_OUTM(m,v) \
+        out_dword_masked_ns(HWIO_GCC_RPMH_QPIC_QPIC_PERF11_D_DFSR_ADDR,m,v,HWIO_GCC_RPMH_QPIC_QPIC_PERF11_D_DFSR_IN)
+#define HWIO_GCC_RPMH_QPIC_QPIC_PERF11_D_DFSR_NOT_2D_BMSK                                                      0xff
+#define HWIO_GCC_RPMH_QPIC_QPIC_PERF11_D_DFSR_NOT_2D_SHFT                                                       0x0
+
+#define HWIO_GCC_RPMH_QPIC_QPIC_PERF12_D_DFSR_ADDR                                                       (GCC_CLK_CTL_REG_REG_BASE      + 0x00039120)
+#define HWIO_GCC_RPMH_QPIC_QPIC_PERF12_D_DFSR_PHYS                                                       (GCC_CLK_CTL_REG_REG_BASE_PHYS + 0x00039120)
+#define HWIO_GCC_RPMH_QPIC_QPIC_PERF12_D_DFSR_OFFS                                                       (GCC_CLK_CTL_REG_REG_BASE_OFFS + 0x00039120)
+#define HWIO_GCC_RPMH_QPIC_QPIC_PERF12_D_DFSR_RMSK                                                             0xff
+#define HWIO_GCC_RPMH_QPIC_QPIC_PERF12_D_DFSR_ATTR                                                              0x3
+#define HWIO_GCC_RPMH_QPIC_QPIC_PERF12_D_DFSR_IN          \
+        in_dword_masked(HWIO_GCC_RPMH_QPIC_QPIC_PERF12_D_DFSR_ADDR, HWIO_GCC_RPMH_QPIC_QPIC_PERF12_D_DFSR_RMSK)
+#define HWIO_GCC_RPMH_QPIC_QPIC_PERF12_D_DFSR_INM(m)      \
+        in_dword_masked(HWIO_GCC_RPMH_QPIC_QPIC_PERF12_D_DFSR_ADDR, m)
+#define HWIO_GCC_RPMH_QPIC_QPIC_PERF12_D_DFSR_OUT(v)      \
+        out_dword(HWIO_GCC_RPMH_QPIC_QPIC_PERF12_D_DFSR_ADDR,v)
+#define HWIO_GCC_RPMH_QPIC_QPIC_PERF12_D_DFSR_OUTM(m,v) \
+        out_dword_masked_ns(HWIO_GCC_RPMH_QPIC_QPIC_PERF12_D_DFSR_ADDR,m,v,HWIO_GCC_RPMH_QPIC_QPIC_PERF12_D_DFSR_IN)
+#define HWIO_GCC_RPMH_QPIC_QPIC_PERF12_D_DFSR_NOT_2D_BMSK                                                      0xff
+#define HWIO_GCC_RPMH_QPIC_QPIC_PERF12_D_DFSR_NOT_2D_SHFT                                                       0x0
+
+#define HWIO_GCC_RPMH_QPIC_QPIC_PERF13_D_DFSR_ADDR                                                       (GCC_CLK_CTL_REG_REG_BASE      + 0x00039124)
+#define HWIO_GCC_RPMH_QPIC_QPIC_PERF13_D_DFSR_PHYS                                                       (GCC_CLK_CTL_REG_REG_BASE_PHYS + 0x00039124)
+#define HWIO_GCC_RPMH_QPIC_QPIC_PERF13_D_DFSR_OFFS                                                       (GCC_CLK_CTL_REG_REG_BASE_OFFS + 0x00039124)
+#define HWIO_GCC_RPMH_QPIC_QPIC_PERF13_D_DFSR_RMSK                                                             0xff
+#define HWIO_GCC_RPMH_QPIC_QPIC_PERF13_D_DFSR_ATTR                                                              0x3
+#define HWIO_GCC_RPMH_QPIC_QPIC_PERF13_D_DFSR_IN          \
+        in_dword_masked(HWIO_GCC_RPMH_QPIC_QPIC_PERF13_D_DFSR_ADDR, HWIO_GCC_RPMH_QPIC_QPIC_PERF13_D_DFSR_RMSK)
+#define HWIO_GCC_RPMH_QPIC_QPIC_PERF13_D_DFSR_INM(m)      \
+        in_dword_masked(HWIO_GCC_RPMH_QPIC_QPIC_PERF13_D_DFSR_ADDR, m)
+#define HWIO_GCC_RPMH_QPIC_QPIC_PERF13_D_DFSR_OUT(v)      \
+        out_dword(HWIO_GCC_RPMH_QPIC_QPIC_PERF13_D_DFSR_ADDR,v)
+#define HWIO_GCC_RPMH_QPIC_QPIC_PERF13_D_DFSR_OUTM(m,v) \
+        out_dword_masked_ns(HWIO_GCC_RPMH_QPIC_QPIC_PERF13_D_DFSR_ADDR,m,v,HWIO_GCC_RPMH_QPIC_QPIC_PERF13_D_DFSR_IN)
+#define HWIO_GCC_RPMH_QPIC_QPIC_PERF13_D_DFSR_NOT_2D_BMSK                                                      0xff
+#define HWIO_GCC_RPMH_QPIC_QPIC_PERF13_D_DFSR_NOT_2D_SHFT                                                       0x0
+
+#define HWIO_GCC_RPMH_QPIC_QPIC_PERF14_D_DFSR_ADDR                                                       (GCC_CLK_CTL_REG_REG_BASE      + 0x00039128)
+#define HWIO_GCC_RPMH_QPIC_QPIC_PERF14_D_DFSR_PHYS                                                       (GCC_CLK_CTL_REG_REG_BASE_PHYS + 0x00039128)
+#define HWIO_GCC_RPMH_QPIC_QPIC_PERF14_D_DFSR_OFFS                                                       (GCC_CLK_CTL_REG_REG_BASE_OFFS + 0x00039128)
+#define HWIO_GCC_RPMH_QPIC_QPIC_PERF14_D_DFSR_RMSK                                                             0xff
+#define HWIO_GCC_RPMH_QPIC_QPIC_PERF14_D_DFSR_ATTR                                                              0x3
+#define HWIO_GCC_RPMH_QPIC_QPIC_PERF14_D_DFSR_IN          \
+        in_dword_masked(HWIO_GCC_RPMH_QPIC_QPIC_PERF14_D_DFSR_ADDR, HWIO_GCC_RPMH_QPIC_QPIC_PERF14_D_DFSR_RMSK)
+#define HWIO_GCC_RPMH_QPIC_QPIC_PERF14_D_DFSR_INM(m)      \
+        in_dword_masked(HWIO_GCC_RPMH_QPIC_QPIC_PERF14_D_DFSR_ADDR, m)
+#define HWIO_GCC_RPMH_QPIC_QPIC_PERF14_D_DFSR_OUT(v)      \
+        out_dword(HWIO_GCC_RPMH_QPIC_QPIC_PERF14_D_DFSR_ADDR,v)
+#define HWIO_GCC_RPMH_QPIC_QPIC_PERF14_D_DFSR_OUTM(m,v) \
+        out_dword_masked_ns(HWIO_GCC_RPMH_QPIC_QPIC_PERF14_D_DFSR_ADDR,m,v,HWIO_GCC_RPMH_QPIC_QPIC_PERF14_D_DFSR_IN)
+#define HWIO_GCC_RPMH_QPIC_QPIC_PERF14_D_DFSR_NOT_2D_BMSK                                                      0xff
+#define HWIO_GCC_RPMH_QPIC_QPIC_PERF14_D_DFSR_NOT_2D_SHFT                                                       0x0
+
+#define HWIO_GCC_RPMH_QPIC_QPIC_PERF15_D_DFSR_ADDR                                                       (GCC_CLK_CTL_REG_REG_BASE      + 0x0003912c)
+#define HWIO_GCC_RPMH_QPIC_QPIC_PERF15_D_DFSR_PHYS                                                       (GCC_CLK_CTL_REG_REG_BASE_PHYS + 0x0003912c)
+#define HWIO_GCC_RPMH_QPIC_QPIC_PERF15_D_DFSR_OFFS                                                       (GCC_CLK_CTL_REG_REG_BASE_OFFS + 0x0003912c)
+#define HWIO_GCC_RPMH_QPIC_QPIC_PERF15_D_DFSR_RMSK                                                             0xff
+#define HWIO_GCC_RPMH_QPIC_QPIC_PERF15_D_DFSR_ATTR                                                              0x3
+#define HWIO_GCC_RPMH_QPIC_QPIC_PERF15_D_DFSR_IN          \
+        in_dword_masked(HWIO_GCC_RPMH_QPIC_QPIC_PERF15_D_DFSR_ADDR, HWIO_GCC_RPMH_QPIC_QPIC_PERF15_D_DFSR_RMSK)
+#define HWIO_GCC_RPMH_QPIC_QPIC_PERF15_D_DFSR_INM(m)      \
+        in_dword_masked(HWIO_GCC_RPMH_QPIC_QPIC_PERF15_D_DFSR_ADDR, m)
+#define HWIO_GCC_RPMH_QPIC_QPIC_PERF15_D_DFSR_OUT(v)      \
+        out_dword(HWIO_GCC_RPMH_QPIC_QPIC_PERF15_D_DFSR_ADDR,v)
+#define HWIO_GCC_RPMH_QPIC_QPIC_PERF15_D_DFSR_OUTM(m,v) \
+        out_dword_masked_ns(HWIO_GCC_RPMH_QPIC_QPIC_PERF15_D_DFSR_ADDR,m,v,HWIO_GCC_RPMH_QPIC_QPIC_PERF15_D_DFSR_IN)
+#define HWIO_GCC_RPMH_QPIC_QPIC_PERF15_D_DFSR_NOT_2D_BMSK                                                      0xff
+#define HWIO_GCC_RPMH_QPIC_QPIC_PERF15_D_DFSR_NOT_2D_SHFT                                                       0x0
+
+#define HWIO_GCC_QPIC_CMD_RCGR_ADDR                                                                      (GCC_CLK_CTL_REG_REG_BASE      + 0x00039014)
+#define HWIO_GCC_QPIC_CMD_RCGR_PHYS                                                                      (GCC_CLK_CTL_REG_REG_BASE_PHYS + 0x00039014)
+#define HWIO_GCC_QPIC_CMD_RCGR_OFFS                                                                      (GCC_CLK_CTL_REG_REG_BASE_OFFS + 0x00039014)
+#define HWIO_GCC_QPIC_CMD_RCGR_RMSK                                                                      0x800000f3
+#define HWIO_GCC_QPIC_CMD_RCGR_ATTR                                                                             0x3
+#define HWIO_GCC_QPIC_CMD_RCGR_IN          \
+        in_dword_masked(HWIO_GCC_QPIC_CMD_RCGR_ADDR, HWIO_GCC_QPIC_CMD_RCGR_RMSK)
+#define HWIO_GCC_QPIC_CMD_RCGR_INM(m)      \
+        in_dword_masked(HWIO_GCC_QPIC_CMD_RCGR_ADDR, m)
+#define HWIO_GCC_QPIC_CMD_RCGR_OUT(v)      \
+        out_dword(HWIO_GCC_QPIC_CMD_RCGR_ADDR,v)
+#define HWIO_GCC_QPIC_CMD_RCGR_OUTM(m,v) \
+        out_dword_masked_ns(HWIO_GCC_QPIC_CMD_RCGR_ADDR,m,v,HWIO_GCC_QPIC_CMD_RCGR_IN)
+#define HWIO_GCC_QPIC_CMD_RCGR_ROOT_OFF_BMSK                                                             0x80000000
+#define HWIO_GCC_QPIC_CMD_RCGR_ROOT_OFF_SHFT                                                                   0x1f
+#define HWIO_GCC_QPIC_CMD_RCGR_DIRTY_D_BMSK                                                                    0x80
+#define HWIO_GCC_QPIC_CMD_RCGR_DIRTY_D_SHFT                                                                     0x7
+#define HWIO_GCC_QPIC_CMD_RCGR_DIRTY_N_BMSK                                                                    0x40
+#define HWIO_GCC_QPIC_CMD_RCGR_DIRTY_N_SHFT                                                                     0x6
+#define HWIO_GCC_QPIC_CMD_RCGR_DIRTY_M_BMSK                                                                    0x20
+#define HWIO_GCC_QPIC_CMD_RCGR_DIRTY_M_SHFT                                                                     0x5
+#define HWIO_GCC_QPIC_CMD_RCGR_DIRTY_CFG_RCGR_BMSK                                                             0x10
+#define HWIO_GCC_QPIC_CMD_RCGR_DIRTY_CFG_RCGR_SHFT                                                              0x4
+#define HWIO_GCC_QPIC_CMD_RCGR_ROOT_EN_BMSK                                                                     0x2
+#define HWIO_GCC_QPIC_CMD_RCGR_ROOT_EN_SHFT                                                                     0x1
+#define HWIO_GCC_QPIC_CMD_RCGR_ROOT_EN_DISABLE_FVAL                                                             0x0
+#define HWIO_GCC_QPIC_CMD_RCGR_ROOT_EN_ENABLE_FVAL                                                              0x1
+#define HWIO_GCC_QPIC_CMD_RCGR_UPDATE_BMSK                                                                      0x1
+#define HWIO_GCC_QPIC_CMD_RCGR_UPDATE_SHFT                                                                      0x0
+#define HWIO_GCC_QPIC_CMD_RCGR_UPDATE_DISABLE_FVAL                                                              0x0
+#define HWIO_GCC_QPIC_CMD_RCGR_UPDATE_ENABLE_FVAL                                                               0x1
+
+#define HWIO_GCC_QPIC_CFG_RCGR_ADDR                                                                      (GCC_CLK_CTL_REG_REG_BASE      + 0x00039018)
+#define HWIO_GCC_QPIC_CFG_RCGR_PHYS                                                                      (GCC_CLK_CTL_REG_REG_BASE_PHYS + 0x00039018)
+#define HWIO_GCC_QPIC_CFG_RCGR_OFFS                                                                      (GCC_CLK_CTL_REG_REG_BASE_OFFS + 0x00039018)
+#define HWIO_GCC_QPIC_CFG_RCGR_RMSK                                                                        0x10371f
+#define HWIO_GCC_QPIC_CFG_RCGR_ATTR                                                                             0x3
+#define HWIO_GCC_QPIC_CFG_RCGR_IN          \
+        in_dword_masked(HWIO_GCC_QPIC_CFG_RCGR_ADDR, HWIO_GCC_QPIC_CFG_RCGR_RMSK)
+#define HWIO_GCC_QPIC_CFG_RCGR_INM(m)      \
+        in_dword_masked(HWIO_GCC_QPIC_CFG_RCGR_ADDR, m)
+#define HWIO_GCC_QPIC_CFG_RCGR_OUT(v)      \
+        out_dword(HWIO_GCC_QPIC_CFG_RCGR_ADDR,v)
+#define HWIO_GCC_QPIC_CFG_RCGR_OUTM(m,v) \
+        out_dword_masked_ns(HWIO_GCC_QPIC_CFG_RCGR_ADDR,m,v,HWIO_GCC_QPIC_CFG_RCGR_IN)
+#define HWIO_GCC_QPIC_CFG_RCGR_HW_CLK_CONTROL_BMSK                                                         0x100000
+#define HWIO_GCC_QPIC_CFG_RCGR_HW_CLK_CONTROL_SHFT                                                             0x14
+#define HWIO_GCC_QPIC_CFG_RCGR_HW_CLK_CONTROL_DISABLE_FVAL                                                      0x0
+#define HWIO_GCC_QPIC_CFG_RCGR_HW_CLK_CONTROL_ENABLE_FVAL                                                       0x1
+#define HWIO_GCC_QPIC_CFG_RCGR_MODE_BMSK                                                                     0x3000
+#define HWIO_GCC_QPIC_CFG_RCGR_MODE_SHFT                                                                        0xc
+#define HWIO_GCC_QPIC_CFG_RCGR_MODE_BYPASS_FVAL                                                                 0x0
+#define HWIO_GCC_QPIC_CFG_RCGR_MODE_SWALLOW_FVAL                                                                0x1
+#define HWIO_GCC_QPIC_CFG_RCGR_MODE_DUAL_EDGE_FVAL                                                              0x2
+#define HWIO_GCC_QPIC_CFG_RCGR_MODE_SINGLE_EDGE_FVAL                                                            0x3
+#define HWIO_GCC_QPIC_CFG_RCGR_SRC_SEL_BMSK                                                                   0x700
+#define HWIO_GCC_QPIC_CFG_RCGR_SRC_SEL_SHFT                                                                     0x8
+#define HWIO_GCC_QPIC_CFG_RCGR_SRC_SEL_SRC0_FVAL                                                                0x0
+#define HWIO_GCC_QPIC_CFG_RCGR_SRC_SEL_SRC1_FVAL                                                                0x1
+#define HWIO_GCC_QPIC_CFG_RCGR_SRC_SEL_SRC2_FVAL                                                                0x2
+#define HWIO_GCC_QPIC_CFG_RCGR_SRC_SEL_SRC3_FVAL                                                                0x3
+#define HWIO_GCC_QPIC_CFG_RCGR_SRC_SEL_SRC4_FVAL                                                                0x4
+#define HWIO_GCC_QPIC_CFG_RCGR_SRC_SEL_SRC5_FVAL                                                                0x5
+#define HWIO_GCC_QPIC_CFG_RCGR_SRC_SEL_SRC6_FVAL                                                                0x6
+#define HWIO_GCC_QPIC_CFG_RCGR_SRC_SEL_SRC7_FVAL                                                                0x7
+#define HWIO_GCC_QPIC_CFG_RCGR_SRC_DIV_BMSK                                                                    0x1f
+#define HWIO_GCC_QPIC_CFG_RCGR_SRC_DIV_SHFT                                                                     0x0
+#define HWIO_GCC_QPIC_CFG_RCGR_SRC_DIV_BYPASS_FVAL                                                              0x0
+#define HWIO_GCC_QPIC_CFG_RCGR_SRC_DIV_DIV1_FVAL                                                                0x1
+#define HWIO_GCC_QPIC_CFG_RCGR_SRC_DIV_DIV1_5_FVAL                                                              0x2
+#define HWIO_GCC_QPIC_CFG_RCGR_SRC_DIV_DIV2_FVAL                                                                0x3
+#define HWIO_GCC_QPIC_CFG_RCGR_SRC_DIV_DIV2_5_FVAL                                                              0x4
+#define HWIO_GCC_QPIC_CFG_RCGR_SRC_DIV_DIV3_FVAL                                                                0x5
+#define HWIO_GCC_QPIC_CFG_RCGR_SRC_DIV_DIV3_5_FVAL                                                              0x6
+#define HWIO_GCC_QPIC_CFG_RCGR_SRC_DIV_DIV4_FVAL                                                                0x7
+#define HWIO_GCC_QPIC_CFG_RCGR_SRC_DIV_DIV4_5_FVAL                                                              0x8
+#define HWIO_GCC_QPIC_CFG_RCGR_SRC_DIV_DIV5_FVAL                                                                0x9
+#define HWIO_GCC_QPIC_CFG_RCGR_SRC_DIV_DIV5_5_FVAL                                                              0xa
+#define HWIO_GCC_QPIC_CFG_RCGR_SRC_DIV_DIV6_FVAL                                                                0xb
+#define HWIO_GCC_QPIC_CFG_RCGR_SRC_DIV_DIV6_5_FVAL                                                              0xc
+#define HWIO_GCC_QPIC_CFG_RCGR_SRC_DIV_DIV7_FVAL                                                                0xd
+#define HWIO_GCC_QPIC_CFG_RCGR_SRC_DIV_DIV7_5_FVAL                                                              0xe
+#define HWIO_GCC_QPIC_CFG_RCGR_SRC_DIV_DIV8_FVAL                                                                0xf
+#define HWIO_GCC_QPIC_CFG_RCGR_SRC_DIV_DIV8_5_FVAL                                                             0x10
+#define HWIO_GCC_QPIC_CFG_RCGR_SRC_DIV_DIV9_FVAL                                                               0x11
+#define HWIO_GCC_QPIC_CFG_RCGR_SRC_DIV_DIV9_5_FVAL                                                             0x12
+#define HWIO_GCC_QPIC_CFG_RCGR_SRC_DIV_DIV10_FVAL                                                              0x13
+#define HWIO_GCC_QPIC_CFG_RCGR_SRC_DIV_DIV10_5_FVAL                                                            0x14
+#define HWIO_GCC_QPIC_CFG_RCGR_SRC_DIV_DIV11_FVAL                                                              0x15
+#define HWIO_GCC_QPIC_CFG_RCGR_SRC_DIV_DIV11_5_FVAL                                                            0x16
+#define HWIO_GCC_QPIC_CFG_RCGR_SRC_DIV_DIV12_FVAL                                                              0x17
+#define HWIO_GCC_QPIC_CFG_RCGR_SRC_DIV_DIV12_5_FVAL                                                            0x18
+#define HWIO_GCC_QPIC_CFG_RCGR_SRC_DIV_DIV13_FVAL                                                              0x19
+#define HWIO_GCC_QPIC_CFG_RCGR_SRC_DIV_DIV13_5_FVAL                                                            0x1a
+#define HWIO_GCC_QPIC_CFG_RCGR_SRC_DIV_DIV14_FVAL                                                              0x1b
+#define HWIO_GCC_QPIC_CFG_RCGR_SRC_DIV_DIV14_5_FVAL                                                            0x1c
+#define HWIO_GCC_QPIC_CFG_RCGR_SRC_DIV_DIV15_FVAL                                                              0x1d
+#define HWIO_GCC_QPIC_CFG_RCGR_SRC_DIV_DIV15_5_FVAL                                                            0x1e
+#define HWIO_GCC_QPIC_CFG_RCGR_SRC_DIV_DIV16_FVAL                                                              0x1f
+
+#define HWIO_GCC_QPIC_M_ADDR                                                                             (GCC_CLK_CTL_REG_REG_BASE      + 0x0003901c)
+#define HWIO_GCC_QPIC_M_PHYS                                                                             (GCC_CLK_CTL_REG_REG_BASE_PHYS + 0x0003901c)
+#define HWIO_GCC_QPIC_M_OFFS                                                                             (GCC_CLK_CTL_REG_REG_BASE_OFFS + 0x0003901c)
+#define HWIO_GCC_QPIC_M_RMSK                                                                                   0xff
+#define HWIO_GCC_QPIC_M_ATTR                                                                                    0x3
+#define HWIO_GCC_QPIC_M_IN          \
+        in_dword_masked(HWIO_GCC_QPIC_M_ADDR, HWIO_GCC_QPIC_M_RMSK)
+#define HWIO_GCC_QPIC_M_INM(m)      \
+        in_dword_masked(HWIO_GCC_QPIC_M_ADDR, m)
+#define HWIO_GCC_QPIC_M_OUT(v)      \
+        out_dword(HWIO_GCC_QPIC_M_ADDR,v)
+#define HWIO_GCC_QPIC_M_OUTM(m,v) \
+        out_dword_masked_ns(HWIO_GCC_QPIC_M_ADDR,m,v,HWIO_GCC_QPIC_M_IN)
+#define HWIO_GCC_QPIC_M_M_BMSK                                                                                 0xff
+#define HWIO_GCC_QPIC_M_M_SHFT                                                                                  0x0
+
+#define HWIO_GCC_QPIC_N_ADDR                                                                             (GCC_CLK_CTL_REG_REG_BASE      + 0x00039020)
+#define HWIO_GCC_QPIC_N_PHYS                                                                             (GCC_CLK_CTL_REG_REG_BASE_PHYS + 0x00039020)
+#define HWIO_GCC_QPIC_N_OFFS                                                                             (GCC_CLK_CTL_REG_REG_BASE_OFFS + 0x00039020)
+#define HWIO_GCC_QPIC_N_RMSK                                                                                   0xff
+#define HWIO_GCC_QPIC_N_ATTR                                                                                    0x3
+#define HWIO_GCC_QPIC_N_IN          \
+        in_dword_masked(HWIO_GCC_QPIC_N_ADDR, HWIO_GCC_QPIC_N_RMSK)
+#define HWIO_GCC_QPIC_N_INM(m)      \
+        in_dword_masked(HWIO_GCC_QPIC_N_ADDR, m)
+#define HWIO_GCC_QPIC_N_OUT(v)      \
+        out_dword(HWIO_GCC_QPIC_N_ADDR,v)
+#define HWIO_GCC_QPIC_N_OUTM(m,v) \
+        out_dword_masked_ns(HWIO_GCC_QPIC_N_ADDR,m,v,HWIO_GCC_QPIC_N_IN)
+#define HWIO_GCC_QPIC_N_NOT_N_MINUS_M_BMSK                                                                     0xff
+#define HWIO_GCC_QPIC_N_NOT_N_MINUS_M_SHFT                                                                      0x0
+
+#define HWIO_GCC_QPIC_D_ADDR                                                                             (GCC_CLK_CTL_REG_REG_BASE      + 0x00039024)
+#define HWIO_GCC_QPIC_D_PHYS                                                                             (GCC_CLK_CTL_REG_REG_BASE_PHYS + 0x00039024)
+#define HWIO_GCC_QPIC_D_OFFS                                                                             (GCC_CLK_CTL_REG_REG_BASE_OFFS + 0x00039024)
+#define HWIO_GCC_QPIC_D_RMSK                                                                                   0xff
+#define HWIO_GCC_QPIC_D_ATTR                                                                                    0x3
+#define HWIO_GCC_QPIC_D_IN          \
+        in_dword_masked(HWIO_GCC_QPIC_D_ADDR, HWIO_GCC_QPIC_D_RMSK)
+#define HWIO_GCC_QPIC_D_INM(m)      \
+        in_dword_masked(HWIO_GCC_QPIC_D_ADDR, m)
+#define HWIO_GCC_QPIC_D_OUT(v)      \
+        out_dword(HWIO_GCC_QPIC_D_ADDR,v)
+#define HWIO_GCC_QPIC_D_OUTM(m,v) \
+        out_dword_masked_ns(HWIO_GCC_QPIC_D_ADDR,m,v,HWIO_GCC_QPIC_D_IN)
+#define HWIO_GCC_QPIC_D_NOT_2D_BMSK                                                                            0xff
+#define HWIO_GCC_QPIC_D_NOT_2D_SHFT                                                                             0x0
+
+#define HWIO_GCC_SPMI_FETCHER_BCR_ADDR                                                                   (GCC_CLK_CTL_REG_REG_BASE      + 0x0003a000)
+#define HWIO_GCC_SPMI_FETCHER_BCR_PHYS                                                                   (GCC_CLK_CTL_REG_REG_BASE_PHYS + 0x0003a000)
+#define HWIO_GCC_SPMI_FETCHER_BCR_OFFS                                                                   (GCC_CLK_CTL_REG_REG_BASE_OFFS + 0x0003a000)
+#define HWIO_GCC_SPMI_FETCHER_BCR_RMSK                                                                          0x1
+#define HWIO_GCC_SPMI_FETCHER_BCR_ATTR                                                                          0x3
+#define HWIO_GCC_SPMI_FETCHER_BCR_IN          \
+        in_dword_masked(HWIO_GCC_SPMI_FETCHER_BCR_ADDR, HWIO_GCC_SPMI_FETCHER_BCR_RMSK)
+#define HWIO_GCC_SPMI_FETCHER_BCR_INM(m)      \
+        in_dword_masked(HWIO_GCC_SPMI_FETCHER_BCR_ADDR, m)
+#define HWIO_GCC_SPMI_FETCHER_BCR_OUT(v)      \
+        out_dword(HWIO_GCC_SPMI_FETCHER_BCR_ADDR,v)
+#define HWIO_GCC_SPMI_FETCHER_BCR_OUTM(m,v) \
+        out_dword_masked_ns(HWIO_GCC_SPMI_FETCHER_BCR_ADDR,m,v,HWIO_GCC_SPMI_FETCHER_BCR_IN)
+#define HWIO_GCC_SPMI_FETCHER_BCR_BLK_ARES_BMSK                                                                 0x1
+#define HWIO_GCC_SPMI_FETCHER_BCR_BLK_ARES_SHFT                                                                 0x0
+#define HWIO_GCC_SPMI_FETCHER_BCR_BLK_ARES_DISABLE_FVAL                                                         0x0
+#define HWIO_GCC_SPMI_FETCHER_BCR_BLK_ARES_ENABLE_FVAL                                                          0x1
+
+#define HWIO_GCC_SPMI_FETCHER_CBCR_ADDR                                                                  (GCC_CLK_CTL_REG_REG_BASE      + 0x0003a004)
+#define HWIO_GCC_SPMI_FETCHER_CBCR_PHYS                                                                  (GCC_CLK_CTL_REG_REG_BASE_PHYS + 0x0003a004)
+#define HWIO_GCC_SPMI_FETCHER_CBCR_OFFS                                                                  (GCC_CLK_CTL_REG_REG_BASE_OFFS + 0x0003a004)
+#define HWIO_GCC_SPMI_FETCHER_CBCR_RMSK                                                                  0x81c00005
+#define HWIO_GCC_SPMI_FETCHER_CBCR_ATTR                                                                         0x3
+#define HWIO_GCC_SPMI_FETCHER_CBCR_IN          \
+        in_dword_masked(HWIO_GCC_SPMI_FETCHER_CBCR_ADDR, HWIO_GCC_SPMI_FETCHER_CBCR_RMSK)
+#define HWIO_GCC_SPMI_FETCHER_CBCR_INM(m)      \
+        in_dword_masked(HWIO_GCC_SPMI_FETCHER_CBCR_ADDR, m)
+#define HWIO_GCC_SPMI_FETCHER_CBCR_OUT(v)      \
+        out_dword(HWIO_GCC_SPMI_FETCHER_CBCR_ADDR,v)
+#define HWIO_GCC_SPMI_FETCHER_CBCR_OUTM(m,v) \
+        out_dword_masked_ns(HWIO_GCC_SPMI_FETCHER_CBCR_ADDR,m,v,HWIO_GCC_SPMI_FETCHER_CBCR_IN)
+#define HWIO_GCC_SPMI_FETCHER_CBCR_CLK_OFF_BMSK                                                          0x80000000
+#define HWIO_GCC_SPMI_FETCHER_CBCR_CLK_OFF_SHFT                                                                0x1f
+#define HWIO_GCC_SPMI_FETCHER_CBCR_IGNORE_ALL_ARES_BMSK                                                   0x1000000
+#define HWIO_GCC_SPMI_FETCHER_CBCR_IGNORE_ALL_ARES_SHFT                                                        0x18
+#define HWIO_GCC_SPMI_FETCHER_CBCR_IGNORE_ALL_CLK_DIS_BMSK                                                 0x800000
+#define HWIO_GCC_SPMI_FETCHER_CBCR_IGNORE_ALL_CLK_DIS_SHFT                                                     0x17
+#define HWIO_GCC_SPMI_FETCHER_CBCR_CLK_DIS_BMSK                                                            0x400000
+#define HWIO_GCC_SPMI_FETCHER_CBCR_CLK_DIS_SHFT                                                                0x16
+#define HWIO_GCC_SPMI_FETCHER_CBCR_CLK_ARES_BMSK                                                                0x4
+#define HWIO_GCC_SPMI_FETCHER_CBCR_CLK_ARES_SHFT                                                                0x2
+#define HWIO_GCC_SPMI_FETCHER_CBCR_CLK_ARES_NO_RESET_FVAL                                                       0x0
+#define HWIO_GCC_SPMI_FETCHER_CBCR_CLK_ARES_RESET_FVAL                                                          0x1
+#define HWIO_GCC_SPMI_FETCHER_CBCR_CLK_ENABLE_BMSK                                                              0x1
+#define HWIO_GCC_SPMI_FETCHER_CBCR_CLK_ENABLE_SHFT                                                              0x0
+#define HWIO_GCC_SPMI_FETCHER_CBCR_CLK_ENABLE_DISABLE_FVAL                                                      0x0
+#define HWIO_GCC_SPMI_FETCHER_CBCR_CLK_ENABLE_ENABLE_FVAL                                                       0x1
+
+#define HWIO_GCC_SPMI_FETCHER_AHB_CBCR_ADDR                                                              (GCC_CLK_CTL_REG_REG_BASE      + 0x0003a008)
+#define HWIO_GCC_SPMI_FETCHER_AHB_CBCR_PHYS                                                              (GCC_CLK_CTL_REG_REG_BASE_PHYS + 0x0003a008)
+#define HWIO_GCC_SPMI_FETCHER_AHB_CBCR_OFFS                                                              (GCC_CLK_CTL_REG_REG_BASE_OFFS + 0x0003a008)
+#define HWIO_GCC_SPMI_FETCHER_AHB_CBCR_RMSK                                                              0x81d00005
+#define HWIO_GCC_SPMI_FETCHER_AHB_CBCR_ATTR                                                                     0x3
+#define HWIO_GCC_SPMI_FETCHER_AHB_CBCR_IN          \
+        in_dword_masked(HWIO_GCC_SPMI_FETCHER_AHB_CBCR_ADDR, HWIO_GCC_SPMI_FETCHER_AHB_CBCR_RMSK)
+#define HWIO_GCC_SPMI_FETCHER_AHB_CBCR_INM(m)      \
+        in_dword_masked(HWIO_GCC_SPMI_FETCHER_AHB_CBCR_ADDR, m)
+#define HWIO_GCC_SPMI_FETCHER_AHB_CBCR_OUT(v)      \
+        out_dword(HWIO_GCC_SPMI_FETCHER_AHB_CBCR_ADDR,v)
+#define HWIO_GCC_SPMI_FETCHER_AHB_CBCR_OUTM(m,v) \
+        out_dword_masked_ns(HWIO_GCC_SPMI_FETCHER_AHB_CBCR_ADDR,m,v,HWIO_GCC_SPMI_FETCHER_AHB_CBCR_IN)
+#define HWIO_GCC_SPMI_FETCHER_AHB_CBCR_CLK_OFF_BMSK                                                      0x80000000
+#define HWIO_GCC_SPMI_FETCHER_AHB_CBCR_CLK_OFF_SHFT                                                            0x1f
+#define HWIO_GCC_SPMI_FETCHER_AHB_CBCR_IGNORE_ALL_ARES_BMSK                                               0x1000000
+#define HWIO_GCC_SPMI_FETCHER_AHB_CBCR_IGNORE_ALL_ARES_SHFT                                                    0x18
+#define HWIO_GCC_SPMI_FETCHER_AHB_CBCR_IGNORE_ALL_CLK_DIS_BMSK                                             0x800000
+#define HWIO_GCC_SPMI_FETCHER_AHB_CBCR_IGNORE_ALL_CLK_DIS_SHFT                                                 0x17
+#define HWIO_GCC_SPMI_FETCHER_AHB_CBCR_CLK_DIS_BMSK                                                        0x400000
+#define HWIO_GCC_SPMI_FETCHER_AHB_CBCR_CLK_DIS_SHFT                                                            0x16
+#define HWIO_GCC_SPMI_FETCHER_AHB_CBCR_IGNORE_RPMH_CLK_DIS_BMSK                                            0x100000
+#define HWIO_GCC_SPMI_FETCHER_AHB_CBCR_IGNORE_RPMH_CLK_DIS_SHFT                                                0x14
+#define HWIO_GCC_SPMI_FETCHER_AHB_CBCR_CLK_ARES_BMSK                                                            0x4
+#define HWIO_GCC_SPMI_FETCHER_AHB_CBCR_CLK_ARES_SHFT                                                            0x2
+#define HWIO_GCC_SPMI_FETCHER_AHB_CBCR_CLK_ARES_NO_RESET_FVAL                                                   0x0
+#define HWIO_GCC_SPMI_FETCHER_AHB_CBCR_CLK_ARES_RESET_FVAL                                                      0x1
+#define HWIO_GCC_SPMI_FETCHER_AHB_CBCR_CLK_ENABLE_BMSK                                                          0x1
+#define HWIO_GCC_SPMI_FETCHER_AHB_CBCR_CLK_ENABLE_SHFT                                                          0x0
+#define HWIO_GCC_SPMI_FETCHER_AHB_CBCR_CLK_ENABLE_DISABLE_FVAL                                                  0x0
+#define HWIO_GCC_SPMI_FETCHER_AHB_CBCR_CLK_ENABLE_ENABLE_FVAL                                                   0x1
+
+#define HWIO_GCC_SPMI_FETCHER_CMD_RCGR_ADDR                                                              (GCC_CLK_CTL_REG_REG_BASE      + 0x0003a00c)
+#define HWIO_GCC_SPMI_FETCHER_CMD_RCGR_PHYS                                                              (GCC_CLK_CTL_REG_REG_BASE_PHYS + 0x0003a00c)
+#define HWIO_GCC_SPMI_FETCHER_CMD_RCGR_OFFS                                                              (GCC_CLK_CTL_REG_REG_BASE_OFFS + 0x0003a00c)
+#define HWIO_GCC_SPMI_FETCHER_CMD_RCGR_RMSK                                                              0x80000013
+#define HWIO_GCC_SPMI_FETCHER_CMD_RCGR_ATTR                                                                     0x3
+#define HWIO_GCC_SPMI_FETCHER_CMD_RCGR_IN          \
+        in_dword_masked(HWIO_GCC_SPMI_FETCHER_CMD_RCGR_ADDR, HWIO_GCC_SPMI_FETCHER_CMD_RCGR_RMSK)
+#define HWIO_GCC_SPMI_FETCHER_CMD_RCGR_INM(m)      \
+        in_dword_masked(HWIO_GCC_SPMI_FETCHER_CMD_RCGR_ADDR, m)
+#define HWIO_GCC_SPMI_FETCHER_CMD_RCGR_OUT(v)      \
+        out_dword(HWIO_GCC_SPMI_FETCHER_CMD_RCGR_ADDR,v)
+#define HWIO_GCC_SPMI_FETCHER_CMD_RCGR_OUTM(m,v) \
+        out_dword_masked_ns(HWIO_GCC_SPMI_FETCHER_CMD_RCGR_ADDR,m,v,HWIO_GCC_SPMI_FETCHER_CMD_RCGR_IN)
+#define HWIO_GCC_SPMI_FETCHER_CMD_RCGR_ROOT_OFF_BMSK                                                     0x80000000
+#define HWIO_GCC_SPMI_FETCHER_CMD_RCGR_ROOT_OFF_SHFT                                                           0x1f
+#define HWIO_GCC_SPMI_FETCHER_CMD_RCGR_DIRTY_CFG_RCGR_BMSK                                                     0x10
+#define HWIO_GCC_SPMI_FETCHER_CMD_RCGR_DIRTY_CFG_RCGR_SHFT                                                      0x4
+#define HWIO_GCC_SPMI_FETCHER_CMD_RCGR_ROOT_EN_BMSK                                                             0x2
+#define HWIO_GCC_SPMI_FETCHER_CMD_RCGR_ROOT_EN_SHFT                                                             0x1
+#define HWIO_GCC_SPMI_FETCHER_CMD_RCGR_ROOT_EN_DISABLE_FVAL                                                     0x0
+#define HWIO_GCC_SPMI_FETCHER_CMD_RCGR_ROOT_EN_ENABLE_FVAL                                                      0x1
+#define HWIO_GCC_SPMI_FETCHER_CMD_RCGR_UPDATE_BMSK                                                              0x1
+#define HWIO_GCC_SPMI_FETCHER_CMD_RCGR_UPDATE_SHFT                                                              0x0
+#define HWIO_GCC_SPMI_FETCHER_CMD_RCGR_UPDATE_DISABLE_FVAL                                                      0x0
+#define HWIO_GCC_SPMI_FETCHER_CMD_RCGR_UPDATE_ENABLE_FVAL                                                       0x1
+
+#define HWIO_GCC_SPMI_FETCHER_CFG_RCGR_ADDR                                                              (GCC_CLK_CTL_REG_REG_BASE      + 0x0003a010)
+#define HWIO_GCC_SPMI_FETCHER_CFG_RCGR_PHYS                                                              (GCC_CLK_CTL_REG_REG_BASE_PHYS + 0x0003a010)
+#define HWIO_GCC_SPMI_FETCHER_CFG_RCGR_OFFS                                                              (GCC_CLK_CTL_REG_REG_BASE_OFFS + 0x0003a010)
+#define HWIO_GCC_SPMI_FETCHER_CFG_RCGR_RMSK                                                                0x11071f
+#define HWIO_GCC_SPMI_FETCHER_CFG_RCGR_ATTR                                                                     0x3
+#define HWIO_GCC_SPMI_FETCHER_CFG_RCGR_IN          \
+        in_dword_masked(HWIO_GCC_SPMI_FETCHER_CFG_RCGR_ADDR, HWIO_GCC_SPMI_FETCHER_CFG_RCGR_RMSK)
+#define HWIO_GCC_SPMI_FETCHER_CFG_RCGR_INM(m)      \
+        in_dword_masked(HWIO_GCC_SPMI_FETCHER_CFG_RCGR_ADDR, m)
+#define HWIO_GCC_SPMI_FETCHER_CFG_RCGR_OUT(v)      \
+        out_dword(HWIO_GCC_SPMI_FETCHER_CFG_RCGR_ADDR,v)
+#define HWIO_GCC_SPMI_FETCHER_CFG_RCGR_OUTM(m,v) \
+        out_dword_masked_ns(HWIO_GCC_SPMI_FETCHER_CFG_RCGR_ADDR,m,v,HWIO_GCC_SPMI_FETCHER_CFG_RCGR_IN)
+#define HWIO_GCC_SPMI_FETCHER_CFG_RCGR_HW_CLK_CONTROL_BMSK                                                 0x100000
+#define HWIO_GCC_SPMI_FETCHER_CFG_RCGR_HW_CLK_CONTROL_SHFT                                                     0x14
+#define HWIO_GCC_SPMI_FETCHER_CFG_RCGR_HW_CLK_CONTROL_DISABLE_FVAL                                              0x0
+#define HWIO_GCC_SPMI_FETCHER_CFG_RCGR_HW_CLK_CONTROL_ENABLE_FVAL                                               0x1
+#define HWIO_GCC_SPMI_FETCHER_CFG_RCGR_RCGLITE_DISABLE_BMSK                                                 0x10000
+#define HWIO_GCC_SPMI_FETCHER_CFG_RCGR_RCGLITE_DISABLE_SHFT                                                    0x10
+#define HWIO_GCC_SPMI_FETCHER_CFG_RCGR_RCGLITE_DISABLE_RCGLITE_ENABLED_FVAL                                     0x0
+#define HWIO_GCC_SPMI_FETCHER_CFG_RCGR_RCGLITE_DISABLE_RCGLITE_DISABLED_FVAL                                    0x1
+#define HWIO_GCC_SPMI_FETCHER_CFG_RCGR_SRC_SEL_BMSK                                                           0x700
+#define HWIO_GCC_SPMI_FETCHER_CFG_RCGR_SRC_SEL_SHFT                                                             0x8
+#define HWIO_GCC_SPMI_FETCHER_CFG_RCGR_SRC_SEL_SRC0_FVAL                                                        0x0
+#define HWIO_GCC_SPMI_FETCHER_CFG_RCGR_SRC_SEL_SRC1_FVAL                                                        0x1
+#define HWIO_GCC_SPMI_FETCHER_CFG_RCGR_SRC_SEL_SRC2_FVAL                                                        0x2
+#define HWIO_GCC_SPMI_FETCHER_CFG_RCGR_SRC_SEL_SRC3_FVAL                                                        0x3
+#define HWIO_GCC_SPMI_FETCHER_CFG_RCGR_SRC_SEL_SRC4_FVAL                                                        0x4
+#define HWIO_GCC_SPMI_FETCHER_CFG_RCGR_SRC_SEL_SRC5_FVAL                                                        0x5
+#define HWIO_GCC_SPMI_FETCHER_CFG_RCGR_SRC_SEL_SRC6_FVAL                                                        0x6
+#define HWIO_GCC_SPMI_FETCHER_CFG_RCGR_SRC_SEL_SRC7_FVAL                                                        0x7
+#define HWIO_GCC_SPMI_FETCHER_CFG_RCGR_SRC_DIV_BMSK                                                            0x1f
+#define HWIO_GCC_SPMI_FETCHER_CFG_RCGR_SRC_DIV_SHFT                                                             0x0
+#define HWIO_GCC_SPMI_FETCHER_CFG_RCGR_SRC_DIV_BYPASS_FVAL                                                      0x0
+#define HWIO_GCC_SPMI_FETCHER_CFG_RCGR_SRC_DIV_DIV1_FVAL                                                        0x1
+#define HWIO_GCC_SPMI_FETCHER_CFG_RCGR_SRC_DIV_DIV1_5_FVAL                                                      0x2
+#define HWIO_GCC_SPMI_FETCHER_CFG_RCGR_SRC_DIV_DIV2_FVAL                                                        0x3
+#define HWIO_GCC_SPMI_FETCHER_CFG_RCGR_SRC_DIV_DIV2_5_FVAL                                                      0x4
+#define HWIO_GCC_SPMI_FETCHER_CFG_RCGR_SRC_DIV_DIV3_FVAL                                                        0x5
+#define HWIO_GCC_SPMI_FETCHER_CFG_RCGR_SRC_DIV_DIV3_5_FVAL                                                      0x6
+#define HWIO_GCC_SPMI_FETCHER_CFG_RCGR_SRC_DIV_DIV4_FVAL                                                        0x7
+#define HWIO_GCC_SPMI_FETCHER_CFG_RCGR_SRC_DIV_DIV4_5_FVAL                                                      0x8
+#define HWIO_GCC_SPMI_FETCHER_CFG_RCGR_SRC_DIV_DIV5_FVAL                                                        0x9
+#define HWIO_GCC_SPMI_FETCHER_CFG_RCGR_SRC_DIV_DIV5_5_FVAL                                                      0xa
+#define HWIO_GCC_SPMI_FETCHER_CFG_RCGR_SRC_DIV_DIV6_FVAL                                                        0xb
+#define HWIO_GCC_SPMI_FETCHER_CFG_RCGR_SRC_DIV_DIV6_5_FVAL                                                      0xc
+#define HWIO_GCC_SPMI_FETCHER_CFG_RCGR_SRC_DIV_DIV7_FVAL                                                        0xd
+#define HWIO_GCC_SPMI_FETCHER_CFG_RCGR_SRC_DIV_DIV7_5_FVAL                                                      0xe
+#define HWIO_GCC_SPMI_FETCHER_CFG_RCGR_SRC_DIV_DIV8_FVAL                                                        0xf
+#define HWIO_GCC_SPMI_FETCHER_CFG_RCGR_SRC_DIV_DIV8_5_FVAL                                                     0x10
+#define HWIO_GCC_SPMI_FETCHER_CFG_RCGR_SRC_DIV_DIV9_FVAL                                                       0x11
+#define HWIO_GCC_SPMI_FETCHER_CFG_RCGR_SRC_DIV_DIV9_5_FVAL                                                     0x12
+#define HWIO_GCC_SPMI_FETCHER_CFG_RCGR_SRC_DIV_DIV10_FVAL                                                      0x13
+#define HWIO_GCC_SPMI_FETCHER_CFG_RCGR_SRC_DIV_DIV10_5_FVAL                                                    0x14
+#define HWIO_GCC_SPMI_FETCHER_CFG_RCGR_SRC_DIV_DIV11_FVAL                                                      0x15
+#define HWIO_GCC_SPMI_FETCHER_CFG_RCGR_SRC_DIV_DIV11_5_FVAL                                                    0x16
+#define HWIO_GCC_SPMI_FETCHER_CFG_RCGR_SRC_DIV_DIV12_FVAL                                                      0x17
+#define HWIO_GCC_SPMI_FETCHER_CFG_RCGR_SRC_DIV_DIV12_5_FVAL                                                    0x18
+#define HWIO_GCC_SPMI_FETCHER_CFG_RCGR_SRC_DIV_DIV13_FVAL                                                      0x19
+#define HWIO_GCC_SPMI_FETCHER_CFG_RCGR_SRC_DIV_DIV13_5_FVAL                                                    0x1a
+#define HWIO_GCC_SPMI_FETCHER_CFG_RCGR_SRC_DIV_DIV14_FVAL                                                      0x1b
+#define HWIO_GCC_SPMI_FETCHER_CFG_RCGR_SRC_DIV_DIV14_5_FVAL                                                    0x1c
+#define HWIO_GCC_SPMI_FETCHER_CFG_RCGR_SRC_DIV_DIV15_FVAL                                                      0x1d
+#define HWIO_GCC_SPMI_FETCHER_CFG_RCGR_SRC_DIV_DIV15_5_FVAL                                                    0x1e
+#define HWIO_GCC_SPMI_FETCHER_CFG_RCGR_SRC_DIV_DIV16_FVAL                                                      0x1f
+
+#define HWIO_GCC_MSS_CFG_AHB_CBCR_ADDR                                                                   (GCC_CLK_CTL_REG_REG_BASE      + 0x0003b000)
+#define HWIO_GCC_MSS_CFG_AHB_CBCR_PHYS                                                                   (GCC_CLK_CTL_REG_REG_BASE_PHYS + 0x0003b000)
+#define HWIO_GCC_MSS_CFG_AHB_CBCR_OFFS                                                                   (GCC_CLK_CTL_REG_REG_BASE_OFFS + 0x0003b000)
+#define HWIO_GCC_MSS_CFG_AHB_CBCR_RMSK                                                                   0x81d0000f
+#define HWIO_GCC_MSS_CFG_AHB_CBCR_ATTR                                                                          0x3
+#define HWIO_GCC_MSS_CFG_AHB_CBCR_IN          \
+        in_dword_masked(HWIO_GCC_MSS_CFG_AHB_CBCR_ADDR, HWIO_GCC_MSS_CFG_AHB_CBCR_RMSK)
+#define HWIO_GCC_MSS_CFG_AHB_CBCR_INM(m)      \
+        in_dword_masked(HWIO_GCC_MSS_CFG_AHB_CBCR_ADDR, m)
+#define HWIO_GCC_MSS_CFG_AHB_CBCR_OUT(v)      \
+        out_dword(HWIO_GCC_MSS_CFG_AHB_CBCR_ADDR,v)
+#define HWIO_GCC_MSS_CFG_AHB_CBCR_OUTM(m,v) \
+        out_dword_masked_ns(HWIO_GCC_MSS_CFG_AHB_CBCR_ADDR,m,v,HWIO_GCC_MSS_CFG_AHB_CBCR_IN)
+#define HWIO_GCC_MSS_CFG_AHB_CBCR_CLK_OFF_BMSK                                                           0x80000000
+#define HWIO_GCC_MSS_CFG_AHB_CBCR_CLK_OFF_SHFT                                                                 0x1f
+#define HWIO_GCC_MSS_CFG_AHB_CBCR_IGNORE_ALL_ARES_BMSK                                                    0x1000000
+#define HWIO_GCC_MSS_CFG_AHB_CBCR_IGNORE_ALL_ARES_SHFT                                                         0x18
+#define HWIO_GCC_MSS_CFG_AHB_CBCR_IGNORE_ALL_CLK_DIS_BMSK                                                  0x800000
+#define HWIO_GCC_MSS_CFG_AHB_CBCR_IGNORE_ALL_CLK_DIS_SHFT                                                      0x17
+#define HWIO_GCC_MSS_CFG_AHB_CBCR_CLK_DIS_BMSK                                                             0x400000
+#define HWIO_GCC_MSS_CFG_AHB_CBCR_CLK_DIS_SHFT                                                                 0x16
+#define HWIO_GCC_MSS_CFG_AHB_CBCR_IGNORE_RPMH_CLK_DIS_BMSK                                                 0x100000
+#define HWIO_GCC_MSS_CFG_AHB_CBCR_IGNORE_RPMH_CLK_DIS_SHFT                                                     0x14
+#define HWIO_GCC_MSS_CFG_AHB_CBCR_SW_ONLY_EN_BMSK                                                               0x8
+#define HWIO_GCC_MSS_CFG_AHB_CBCR_SW_ONLY_EN_SHFT                                                               0x3
+#define HWIO_GCC_MSS_CFG_AHB_CBCR_CLK_ARES_BMSK                                                                 0x4
+#define HWIO_GCC_MSS_CFG_AHB_CBCR_CLK_ARES_SHFT                                                                 0x2
+#define HWIO_GCC_MSS_CFG_AHB_CBCR_CLK_ARES_NO_RESET_FVAL                                                        0x0
+#define HWIO_GCC_MSS_CFG_AHB_CBCR_CLK_ARES_RESET_FVAL                                                           0x1
+#define HWIO_GCC_MSS_CFG_AHB_CBCR_HW_CTL_BMSK                                                                   0x2
+#define HWIO_GCC_MSS_CFG_AHB_CBCR_HW_CTL_SHFT                                                                   0x1
+#define HWIO_GCC_MSS_CFG_AHB_CBCR_HW_CTL_DISABLE_FVAL                                                           0x0
+#define HWIO_GCC_MSS_CFG_AHB_CBCR_HW_CTL_ENABLE_FVAL                                                            0x1
+#define HWIO_GCC_MSS_CFG_AHB_CBCR_CLK_ENABLE_BMSK                                                               0x1
+#define HWIO_GCC_MSS_CFG_AHB_CBCR_CLK_ENABLE_SHFT                                                               0x0
+#define HWIO_GCC_MSS_CFG_AHB_CBCR_CLK_ENABLE_DISABLE_FVAL                                                       0x0
+#define HWIO_GCC_MSS_CFG_AHB_CBCR_CLK_ENABLE_ENABLE_FVAL                                                        0x1
+
+#define HWIO_GCC_MSS_OFFLINE_AXI_CBCR_ADDR                                                               (GCC_CLK_CTL_REG_REG_BASE      + 0x0003b004)
+#define HWIO_GCC_MSS_OFFLINE_AXI_CBCR_PHYS                                                               (GCC_CLK_CTL_REG_REG_BASE_PHYS + 0x0003b004)
+#define HWIO_GCC_MSS_OFFLINE_AXI_CBCR_OFFS                                                               (GCC_CLK_CTL_REG_REG_BASE_OFFS + 0x0003b004)
+#define HWIO_GCC_MSS_OFFLINE_AXI_CBCR_RMSK                                                               0x81d0000f
+#define HWIO_GCC_MSS_OFFLINE_AXI_CBCR_ATTR                                                                      0x3
+#define HWIO_GCC_MSS_OFFLINE_AXI_CBCR_IN          \
+        in_dword_masked(HWIO_GCC_MSS_OFFLINE_AXI_CBCR_ADDR, HWIO_GCC_MSS_OFFLINE_AXI_CBCR_RMSK)
+#define HWIO_GCC_MSS_OFFLINE_AXI_CBCR_INM(m)      \
+        in_dword_masked(HWIO_GCC_MSS_OFFLINE_AXI_CBCR_ADDR, m)
+#define HWIO_GCC_MSS_OFFLINE_AXI_CBCR_OUT(v)      \
+        out_dword(HWIO_GCC_MSS_OFFLINE_AXI_CBCR_ADDR,v)
+#define HWIO_GCC_MSS_OFFLINE_AXI_CBCR_OUTM(m,v) \
+        out_dword_masked_ns(HWIO_GCC_MSS_OFFLINE_AXI_CBCR_ADDR,m,v,HWIO_GCC_MSS_OFFLINE_AXI_CBCR_IN)
+#define HWIO_GCC_MSS_OFFLINE_AXI_CBCR_CLK_OFF_BMSK                                                       0x80000000
+#define HWIO_GCC_MSS_OFFLINE_AXI_CBCR_CLK_OFF_SHFT                                                             0x1f
+#define HWIO_GCC_MSS_OFFLINE_AXI_CBCR_IGNORE_ALL_ARES_BMSK                                                0x1000000
+#define HWIO_GCC_MSS_OFFLINE_AXI_CBCR_IGNORE_ALL_ARES_SHFT                                                     0x18
+#define HWIO_GCC_MSS_OFFLINE_AXI_CBCR_IGNORE_ALL_CLK_DIS_BMSK                                              0x800000
+#define HWIO_GCC_MSS_OFFLINE_AXI_CBCR_IGNORE_ALL_CLK_DIS_SHFT                                                  0x17
+#define HWIO_GCC_MSS_OFFLINE_AXI_CBCR_CLK_DIS_BMSK                                                         0x400000
+#define HWIO_GCC_MSS_OFFLINE_AXI_CBCR_CLK_DIS_SHFT                                                             0x16
+#define HWIO_GCC_MSS_OFFLINE_AXI_CBCR_IGNORE_RPMH_CLK_DIS_BMSK                                             0x100000
+#define HWIO_GCC_MSS_OFFLINE_AXI_CBCR_IGNORE_RPMH_CLK_DIS_SHFT                                                 0x14
+#define HWIO_GCC_MSS_OFFLINE_AXI_CBCR_SW_ONLY_EN_BMSK                                                           0x8
+#define HWIO_GCC_MSS_OFFLINE_AXI_CBCR_SW_ONLY_EN_SHFT                                                           0x3
+#define HWIO_GCC_MSS_OFFLINE_AXI_CBCR_CLK_ARES_BMSK                                                             0x4
+#define HWIO_GCC_MSS_OFFLINE_AXI_CBCR_CLK_ARES_SHFT                                                             0x2
+#define HWIO_GCC_MSS_OFFLINE_AXI_CBCR_CLK_ARES_NO_RESET_FVAL                                                    0x0
+#define HWIO_GCC_MSS_OFFLINE_AXI_CBCR_CLK_ARES_RESET_FVAL                                                       0x1
+#define HWIO_GCC_MSS_OFFLINE_AXI_CBCR_HW_CTL_BMSK                                                               0x2
+#define HWIO_GCC_MSS_OFFLINE_AXI_CBCR_HW_CTL_SHFT                                                               0x1
+#define HWIO_GCC_MSS_OFFLINE_AXI_CBCR_HW_CTL_DISABLE_FVAL                                                       0x0
+#define HWIO_GCC_MSS_OFFLINE_AXI_CBCR_HW_CTL_ENABLE_FVAL                                                        0x1
+#define HWIO_GCC_MSS_OFFLINE_AXI_CBCR_CLK_ENABLE_BMSK                                                           0x1
+#define HWIO_GCC_MSS_OFFLINE_AXI_CBCR_CLK_ENABLE_SHFT                                                           0x0
+#define HWIO_GCC_MSS_OFFLINE_AXI_CBCR_CLK_ENABLE_DISABLE_FVAL                                                   0x0
+#define HWIO_GCC_MSS_OFFLINE_AXI_CBCR_CLK_ENABLE_ENABLE_FVAL                                                    0x1
+
+#define HWIO_GCC_MSS_CE_AXI_CBCR_ADDR                                                                    (GCC_CLK_CTL_REG_REG_BASE      + 0x0003b008)
+#define HWIO_GCC_MSS_CE_AXI_CBCR_PHYS                                                                    (GCC_CLK_CTL_REG_REG_BASE_PHYS + 0x0003b008)
+#define HWIO_GCC_MSS_CE_AXI_CBCR_OFFS                                                                    (GCC_CLK_CTL_REG_REG_BASE_OFFS + 0x0003b008)
+#define HWIO_GCC_MSS_CE_AXI_CBCR_RMSK                                                                    0x81d0000f
+#define HWIO_GCC_MSS_CE_AXI_CBCR_ATTR                                                                           0x3
+#define HWIO_GCC_MSS_CE_AXI_CBCR_IN          \
+        in_dword_masked(HWIO_GCC_MSS_CE_AXI_CBCR_ADDR, HWIO_GCC_MSS_CE_AXI_CBCR_RMSK)
+#define HWIO_GCC_MSS_CE_AXI_CBCR_INM(m)      \
+        in_dword_masked(HWIO_GCC_MSS_CE_AXI_CBCR_ADDR, m)
+#define HWIO_GCC_MSS_CE_AXI_CBCR_OUT(v)      \
+        out_dword(HWIO_GCC_MSS_CE_AXI_CBCR_ADDR,v)
+#define HWIO_GCC_MSS_CE_AXI_CBCR_OUTM(m,v) \
+        out_dword_masked_ns(HWIO_GCC_MSS_CE_AXI_CBCR_ADDR,m,v,HWIO_GCC_MSS_CE_AXI_CBCR_IN)
+#define HWIO_GCC_MSS_CE_AXI_CBCR_CLK_OFF_BMSK                                                            0x80000000
+#define HWIO_GCC_MSS_CE_AXI_CBCR_CLK_OFF_SHFT                                                                  0x1f
+#define HWIO_GCC_MSS_CE_AXI_CBCR_IGNORE_ALL_ARES_BMSK                                                     0x1000000
+#define HWIO_GCC_MSS_CE_AXI_CBCR_IGNORE_ALL_ARES_SHFT                                                          0x18
+#define HWIO_GCC_MSS_CE_AXI_CBCR_IGNORE_ALL_CLK_DIS_BMSK                                                   0x800000
+#define HWIO_GCC_MSS_CE_AXI_CBCR_IGNORE_ALL_CLK_DIS_SHFT                                                       0x17
+#define HWIO_GCC_MSS_CE_AXI_CBCR_CLK_DIS_BMSK                                                              0x400000
+#define HWIO_GCC_MSS_CE_AXI_CBCR_CLK_DIS_SHFT                                                                  0x16
+#define HWIO_GCC_MSS_CE_AXI_CBCR_IGNORE_RPMH_CLK_DIS_BMSK                                                  0x100000
+#define HWIO_GCC_MSS_CE_AXI_CBCR_IGNORE_RPMH_CLK_DIS_SHFT                                                      0x14
+#define HWIO_GCC_MSS_CE_AXI_CBCR_SW_ONLY_EN_BMSK                                                                0x8
+#define HWIO_GCC_MSS_CE_AXI_CBCR_SW_ONLY_EN_SHFT                                                                0x3
+#define HWIO_GCC_MSS_CE_AXI_CBCR_CLK_ARES_BMSK                                                                  0x4
+#define HWIO_GCC_MSS_CE_AXI_CBCR_CLK_ARES_SHFT                                                                  0x2
+#define HWIO_GCC_MSS_CE_AXI_CBCR_CLK_ARES_NO_RESET_FVAL                                                         0x0
+#define HWIO_GCC_MSS_CE_AXI_CBCR_CLK_ARES_RESET_FVAL                                                            0x1
+#define HWIO_GCC_MSS_CE_AXI_CBCR_HW_CTL_BMSK                                                                    0x2
+#define HWIO_GCC_MSS_CE_AXI_CBCR_HW_CTL_SHFT                                                                    0x1
+#define HWIO_GCC_MSS_CE_AXI_CBCR_HW_CTL_DISABLE_FVAL                                                            0x0
+#define HWIO_GCC_MSS_CE_AXI_CBCR_HW_CTL_ENABLE_FVAL                                                             0x1
+#define HWIO_GCC_MSS_CE_AXI_CBCR_CLK_ENABLE_BMSK                                                                0x1
+#define HWIO_GCC_MSS_CE_AXI_CBCR_CLK_ENABLE_SHFT                                                                0x0
+#define HWIO_GCC_MSS_CE_AXI_CBCR_CLK_ENABLE_DISABLE_FVAL                                                        0x0
+#define HWIO_GCC_MSS_CE_AXI_CBCR_CLK_ENABLE_ENABLE_FVAL                                                         0x1
+
+#define HWIO_GCC_MSS_TRIG_CBCR_ADDR                                                                      (GCC_CLK_CTL_REG_REG_BASE      + 0x0003b00c)
+#define HWIO_GCC_MSS_TRIG_CBCR_PHYS                                                                      (GCC_CLK_CTL_REG_REG_BASE_PHYS + 0x0003b00c)
+#define HWIO_GCC_MSS_TRIG_CBCR_OFFS                                                                      (GCC_CLK_CTL_REG_REG_BASE_OFFS + 0x0003b00c)
+#define HWIO_GCC_MSS_TRIG_CBCR_RMSK                                                                      0x81d0000f
+#define HWIO_GCC_MSS_TRIG_CBCR_ATTR                                                                             0x3
+#define HWIO_GCC_MSS_TRIG_CBCR_IN          \
+        in_dword_masked(HWIO_GCC_MSS_TRIG_CBCR_ADDR, HWIO_GCC_MSS_TRIG_CBCR_RMSK)
+#define HWIO_GCC_MSS_TRIG_CBCR_INM(m)      \
+        in_dword_masked(HWIO_GCC_MSS_TRIG_CBCR_ADDR, m)
+#define HWIO_GCC_MSS_TRIG_CBCR_OUT(v)      \
+        out_dword(HWIO_GCC_MSS_TRIG_CBCR_ADDR,v)
+#define HWIO_GCC_MSS_TRIG_CBCR_OUTM(m,v) \
+        out_dword_masked_ns(HWIO_GCC_MSS_TRIG_CBCR_ADDR,m,v,HWIO_GCC_MSS_TRIG_CBCR_IN)
+#define HWIO_GCC_MSS_TRIG_CBCR_CLK_OFF_BMSK                                                              0x80000000
+#define HWIO_GCC_MSS_TRIG_CBCR_CLK_OFF_SHFT                                                                    0x1f
+#define HWIO_GCC_MSS_TRIG_CBCR_IGNORE_ALL_ARES_BMSK                                                       0x1000000
+#define HWIO_GCC_MSS_TRIG_CBCR_IGNORE_ALL_ARES_SHFT                                                            0x18
+#define HWIO_GCC_MSS_TRIG_CBCR_IGNORE_ALL_CLK_DIS_BMSK                                                     0x800000
+#define HWIO_GCC_MSS_TRIG_CBCR_IGNORE_ALL_CLK_DIS_SHFT                                                         0x17
+#define HWIO_GCC_MSS_TRIG_CBCR_CLK_DIS_BMSK                                                                0x400000
+#define HWIO_GCC_MSS_TRIG_CBCR_CLK_DIS_SHFT                                                                    0x16
+#define HWIO_GCC_MSS_TRIG_CBCR_IGNORE_RPMH_CLK_DIS_BMSK                                                    0x100000
+#define HWIO_GCC_MSS_TRIG_CBCR_IGNORE_RPMH_CLK_DIS_SHFT                                                        0x14
+#define HWIO_GCC_MSS_TRIG_CBCR_SW_ONLY_EN_BMSK                                                                  0x8
+#define HWIO_GCC_MSS_TRIG_CBCR_SW_ONLY_EN_SHFT                                                                  0x3
+#define HWIO_GCC_MSS_TRIG_CBCR_CLK_ARES_BMSK                                                                    0x4
+#define HWIO_GCC_MSS_TRIG_CBCR_CLK_ARES_SHFT                                                                    0x2
+#define HWIO_GCC_MSS_TRIG_CBCR_CLK_ARES_NO_RESET_FVAL                                                           0x0
+#define HWIO_GCC_MSS_TRIG_CBCR_CLK_ARES_RESET_FVAL                                                              0x1
+#define HWIO_GCC_MSS_TRIG_CBCR_HW_CTL_BMSK                                                                      0x2
+#define HWIO_GCC_MSS_TRIG_CBCR_HW_CTL_SHFT                                                                      0x1
+#define HWIO_GCC_MSS_TRIG_CBCR_HW_CTL_DISABLE_FVAL                                                              0x0
+#define HWIO_GCC_MSS_TRIG_CBCR_HW_CTL_ENABLE_FVAL                                                               0x1
+#define HWIO_GCC_MSS_TRIG_CBCR_CLK_ENABLE_BMSK                                                                  0x1
+#define HWIO_GCC_MSS_TRIG_CBCR_CLK_ENABLE_SHFT                                                                  0x0
+#define HWIO_GCC_MSS_TRIG_CBCR_CLK_ENABLE_DISABLE_FVAL                                                          0x0
+#define HWIO_GCC_MSS_TRIG_CBCR_CLK_ENABLE_ENABLE_FVAL                                                           0x1
+
+#define HWIO_GCC_MSS_AT_CBCR_ADDR                                                                        (GCC_CLK_CTL_REG_REG_BASE      + 0x0003b010)
+#define HWIO_GCC_MSS_AT_CBCR_PHYS                                                                        (GCC_CLK_CTL_REG_REG_BASE_PHYS + 0x0003b010)
+#define HWIO_GCC_MSS_AT_CBCR_OFFS                                                                        (GCC_CLK_CTL_REG_REG_BASE_OFFS + 0x0003b010)
+#define HWIO_GCC_MSS_AT_CBCR_RMSK                                                                        0x81d0000f
+#define HWIO_GCC_MSS_AT_CBCR_ATTR                                                                               0x3
+#define HWIO_GCC_MSS_AT_CBCR_IN          \
+        in_dword_masked(HWIO_GCC_MSS_AT_CBCR_ADDR, HWIO_GCC_MSS_AT_CBCR_RMSK)
+#define HWIO_GCC_MSS_AT_CBCR_INM(m)      \
+        in_dword_masked(HWIO_GCC_MSS_AT_CBCR_ADDR, m)
+#define HWIO_GCC_MSS_AT_CBCR_OUT(v)      \
+        out_dword(HWIO_GCC_MSS_AT_CBCR_ADDR,v)
+#define HWIO_GCC_MSS_AT_CBCR_OUTM(m,v) \
+        out_dword_masked_ns(HWIO_GCC_MSS_AT_CBCR_ADDR,m,v,HWIO_GCC_MSS_AT_CBCR_IN)
+#define HWIO_GCC_MSS_AT_CBCR_CLK_OFF_BMSK                                                                0x80000000
+#define HWIO_GCC_MSS_AT_CBCR_CLK_OFF_SHFT                                                                      0x1f
+#define HWIO_GCC_MSS_AT_CBCR_IGNORE_ALL_ARES_BMSK                                                         0x1000000
+#define HWIO_GCC_MSS_AT_CBCR_IGNORE_ALL_ARES_SHFT                                                              0x18
+#define HWIO_GCC_MSS_AT_CBCR_IGNORE_ALL_CLK_DIS_BMSK                                                       0x800000
+#define HWIO_GCC_MSS_AT_CBCR_IGNORE_ALL_CLK_DIS_SHFT                                                           0x17
+#define HWIO_GCC_MSS_AT_CBCR_CLK_DIS_BMSK                                                                  0x400000
+#define HWIO_GCC_MSS_AT_CBCR_CLK_DIS_SHFT                                                                      0x16
+#define HWIO_GCC_MSS_AT_CBCR_IGNORE_RPMH_CLK_DIS_BMSK                                                      0x100000
+#define HWIO_GCC_MSS_AT_CBCR_IGNORE_RPMH_CLK_DIS_SHFT                                                          0x14
+#define HWIO_GCC_MSS_AT_CBCR_SW_ONLY_EN_BMSK                                                                    0x8
+#define HWIO_GCC_MSS_AT_CBCR_SW_ONLY_EN_SHFT                                                                    0x3
+#define HWIO_GCC_MSS_AT_CBCR_CLK_ARES_BMSK                                                                      0x4
+#define HWIO_GCC_MSS_AT_CBCR_CLK_ARES_SHFT                                                                      0x2
+#define HWIO_GCC_MSS_AT_CBCR_CLK_ARES_NO_RESET_FVAL                                                             0x0
+#define HWIO_GCC_MSS_AT_CBCR_CLK_ARES_RESET_FVAL                                                                0x1
+#define HWIO_GCC_MSS_AT_CBCR_HW_CTL_BMSK                                                                        0x2
+#define HWIO_GCC_MSS_AT_CBCR_HW_CTL_SHFT                                                                        0x1
+#define HWIO_GCC_MSS_AT_CBCR_HW_CTL_DISABLE_FVAL                                                                0x0
+#define HWIO_GCC_MSS_AT_CBCR_HW_CTL_ENABLE_FVAL                                                                 0x1
+#define HWIO_GCC_MSS_AT_CBCR_CLK_ENABLE_BMSK                                                                    0x1
+#define HWIO_GCC_MSS_AT_CBCR_CLK_ENABLE_SHFT                                                                    0x0
+#define HWIO_GCC_MSS_AT_CBCR_CLK_ENABLE_DISABLE_FVAL                                                            0x0
+#define HWIO_GCC_MSS_AT_CBCR_CLK_ENABLE_ENABLE_FVAL                                                             0x1
+
+#define HWIO_GCC_MSS_PLL0_MAIN_DIV_CDIVR_ADDR                                                            (GCC_CLK_CTL_REG_REG_BASE      + 0x0003b014)
+#define HWIO_GCC_MSS_PLL0_MAIN_DIV_CDIVR_PHYS                                                            (GCC_CLK_CTL_REG_REG_BASE_PHYS + 0x0003b014)
+#define HWIO_GCC_MSS_PLL0_MAIN_DIV_CDIVR_OFFS                                                            (GCC_CLK_CTL_REG_REG_BASE_OFFS + 0x0003b014)
+#define HWIO_GCC_MSS_PLL0_MAIN_DIV_CDIVR_RMSK                                                                   0xf
+#define HWIO_GCC_MSS_PLL0_MAIN_DIV_CDIVR_ATTR                                                                   0x3
+#define HWIO_GCC_MSS_PLL0_MAIN_DIV_CDIVR_IN          \
+        in_dword_masked(HWIO_GCC_MSS_PLL0_MAIN_DIV_CDIVR_ADDR, HWIO_GCC_MSS_PLL0_MAIN_DIV_CDIVR_RMSK)
+#define HWIO_GCC_MSS_PLL0_MAIN_DIV_CDIVR_INM(m)      \
+        in_dword_masked(HWIO_GCC_MSS_PLL0_MAIN_DIV_CDIVR_ADDR, m)
+#define HWIO_GCC_MSS_PLL0_MAIN_DIV_CDIVR_OUT(v)      \
+        out_dword(HWIO_GCC_MSS_PLL0_MAIN_DIV_CDIVR_ADDR,v)
+#define HWIO_GCC_MSS_PLL0_MAIN_DIV_CDIVR_OUTM(m,v) \
+        out_dword_masked_ns(HWIO_GCC_MSS_PLL0_MAIN_DIV_CDIVR_ADDR,m,v,HWIO_GCC_MSS_PLL0_MAIN_DIV_CDIVR_IN)
+#define HWIO_GCC_MSS_PLL0_MAIN_DIV_CDIVR_CLK_DIV_BMSK                                                           0xf
+#define HWIO_GCC_MSS_PLL0_MAIN_DIV_CDIVR_CLK_DIV_SHFT                                                           0x0
+
+#define HWIO_GCC_RPMH_SHUB_MSS_MCDMA_MEMNOC_PERF0_DFSR_ADDR                                              (GCC_CLK_CTL_REG_REG_BASE      + 0x0003b034)
+#define HWIO_GCC_RPMH_SHUB_MSS_MCDMA_MEMNOC_PERF0_DFSR_PHYS                                              (GCC_CLK_CTL_REG_REG_BASE_PHYS + 0x0003b034)
+#define HWIO_GCC_RPMH_SHUB_MSS_MCDMA_MEMNOC_PERF0_DFSR_OFFS                                              (GCC_CLK_CTL_REG_REG_BASE_OFFS + 0x0003b034)
+#define HWIO_GCC_RPMH_SHUB_MSS_MCDMA_MEMNOC_PERF0_DFSR_RMSK                                                   0x71f
+#define HWIO_GCC_RPMH_SHUB_MSS_MCDMA_MEMNOC_PERF0_DFSR_ATTR                                                     0x3
+#define HWIO_GCC_RPMH_SHUB_MSS_MCDMA_MEMNOC_PERF0_DFSR_IN          \
+        in_dword_masked(HWIO_GCC_RPMH_SHUB_MSS_MCDMA_MEMNOC_PERF0_DFSR_ADDR, HWIO_GCC_RPMH_SHUB_MSS_MCDMA_MEMNOC_PERF0_DFSR_RMSK)
+#define HWIO_GCC_RPMH_SHUB_MSS_MCDMA_MEMNOC_PERF0_DFSR_INM(m)      \
+        in_dword_masked(HWIO_GCC_RPMH_SHUB_MSS_MCDMA_MEMNOC_PERF0_DFSR_ADDR, m)
+#define HWIO_GCC_RPMH_SHUB_MSS_MCDMA_MEMNOC_PERF0_DFSR_OUT(v)      \
+        out_dword(HWIO_GCC_RPMH_SHUB_MSS_MCDMA_MEMNOC_PERF0_DFSR_ADDR,v)
+#define HWIO_GCC_RPMH_SHUB_MSS_MCDMA_MEMNOC_PERF0_DFSR_OUTM(m,v) \
+        out_dword_masked_ns(HWIO_GCC_RPMH_SHUB_MSS_MCDMA_MEMNOC_PERF0_DFSR_ADDR,m,v,HWIO_GCC_RPMH_SHUB_MSS_MCDMA_MEMNOC_PERF0_DFSR_IN)
+#define HWIO_GCC_RPMH_SHUB_MSS_MCDMA_MEMNOC_PERF0_DFSR_SRC_SEL_BMSK                                           0x700
+#define HWIO_GCC_RPMH_SHUB_MSS_MCDMA_MEMNOC_PERF0_DFSR_SRC_SEL_SHFT                                             0x8
+#define HWIO_GCC_RPMH_SHUB_MSS_MCDMA_MEMNOC_PERF0_DFSR_SRC_SEL_SRC0_FVAL                                        0x0
+#define HWIO_GCC_RPMH_SHUB_MSS_MCDMA_MEMNOC_PERF0_DFSR_SRC_SEL_SRC1_FVAL                                        0x1
+#define HWIO_GCC_RPMH_SHUB_MSS_MCDMA_MEMNOC_PERF0_DFSR_SRC_SEL_SRC2_FVAL                                        0x2
+#define HWIO_GCC_RPMH_SHUB_MSS_MCDMA_MEMNOC_PERF0_DFSR_SRC_SEL_SRC3_FVAL                                        0x3
+#define HWIO_GCC_RPMH_SHUB_MSS_MCDMA_MEMNOC_PERF0_DFSR_SRC_SEL_SRC4_FVAL                                        0x4
+#define HWIO_GCC_RPMH_SHUB_MSS_MCDMA_MEMNOC_PERF0_DFSR_SRC_SEL_SRC5_FVAL                                        0x5
+#define HWIO_GCC_RPMH_SHUB_MSS_MCDMA_MEMNOC_PERF0_DFSR_SRC_SEL_SRC6_FVAL                                        0x6
+#define HWIO_GCC_RPMH_SHUB_MSS_MCDMA_MEMNOC_PERF0_DFSR_SRC_SEL_SRC7_FVAL                                        0x7
+#define HWIO_GCC_RPMH_SHUB_MSS_MCDMA_MEMNOC_PERF0_DFSR_SRC_DIV_BMSK                                            0x1f
+#define HWIO_GCC_RPMH_SHUB_MSS_MCDMA_MEMNOC_PERF0_DFSR_SRC_DIV_SHFT                                             0x0
+#define HWIO_GCC_RPMH_SHUB_MSS_MCDMA_MEMNOC_PERF0_DFSR_SRC_DIV_BYPASS_FVAL                                      0x0
+#define HWIO_GCC_RPMH_SHUB_MSS_MCDMA_MEMNOC_PERF0_DFSR_SRC_DIV_DIV1_FVAL                                        0x1
+#define HWIO_GCC_RPMH_SHUB_MSS_MCDMA_MEMNOC_PERF0_DFSR_SRC_DIV_DIV1_5_FVAL                                      0x2
+#define HWIO_GCC_RPMH_SHUB_MSS_MCDMA_MEMNOC_PERF0_DFSR_SRC_DIV_DIV2_FVAL                                        0x3
+#define HWIO_GCC_RPMH_SHUB_MSS_MCDMA_MEMNOC_PERF0_DFSR_SRC_DIV_DIV2_5_FVAL                                      0x4
+#define HWIO_GCC_RPMH_SHUB_MSS_MCDMA_MEMNOC_PERF0_DFSR_SRC_DIV_DIV3_FVAL                                        0x5
+#define HWIO_GCC_RPMH_SHUB_MSS_MCDMA_MEMNOC_PERF0_DFSR_SRC_DIV_DIV3_5_FVAL                                      0x6
+#define HWIO_GCC_RPMH_SHUB_MSS_MCDMA_MEMNOC_PERF0_DFSR_SRC_DIV_DIV4_FVAL                                        0x7
+#define HWIO_GCC_RPMH_SHUB_MSS_MCDMA_MEMNOC_PERF0_DFSR_SRC_DIV_DIV4_5_FVAL                                      0x8
+#define HWIO_GCC_RPMH_SHUB_MSS_MCDMA_MEMNOC_PERF0_DFSR_SRC_DIV_DIV5_FVAL                                        0x9
+#define HWIO_GCC_RPMH_SHUB_MSS_MCDMA_MEMNOC_PERF0_DFSR_SRC_DIV_DIV5_5_FVAL                                      0xa
+#define HWIO_GCC_RPMH_SHUB_MSS_MCDMA_MEMNOC_PERF0_DFSR_SRC_DIV_DIV6_FVAL                                        0xb
+#define HWIO_GCC_RPMH_SHUB_MSS_MCDMA_MEMNOC_PERF0_DFSR_SRC_DIV_DIV6_5_FVAL                                      0xc
+#define HWIO_GCC_RPMH_SHUB_MSS_MCDMA_MEMNOC_PERF0_DFSR_SRC_DIV_DIV7_FVAL                                        0xd
+#define HWIO_GCC_RPMH_SHUB_MSS_MCDMA_MEMNOC_PERF0_DFSR_SRC_DIV_DIV7_5_FVAL                                      0xe
+#define HWIO_GCC_RPMH_SHUB_MSS_MCDMA_MEMNOC_PERF0_DFSR_SRC_DIV_DIV8_FVAL                                        0xf
+#define HWIO_GCC_RPMH_SHUB_MSS_MCDMA_MEMNOC_PERF0_DFSR_SRC_DIV_DIV8_5_FVAL                                     0x10
+#define HWIO_GCC_RPMH_SHUB_MSS_MCDMA_MEMNOC_PERF0_DFSR_SRC_DIV_DIV9_FVAL                                       0x11
+#define HWIO_GCC_RPMH_SHUB_MSS_MCDMA_MEMNOC_PERF0_DFSR_SRC_DIV_DIV9_5_FVAL                                     0x12
+#define HWIO_GCC_RPMH_SHUB_MSS_MCDMA_MEMNOC_PERF0_DFSR_SRC_DIV_DIV10_FVAL                                      0x13
+#define HWIO_GCC_RPMH_SHUB_MSS_MCDMA_MEMNOC_PERF0_DFSR_SRC_DIV_DIV10_5_FVAL                                    0x14
+#define HWIO_GCC_RPMH_SHUB_MSS_MCDMA_MEMNOC_PERF0_DFSR_SRC_DIV_DIV11_FVAL                                      0x15
+#define HWIO_GCC_RPMH_SHUB_MSS_MCDMA_MEMNOC_PERF0_DFSR_SRC_DIV_DIV11_5_FVAL                                    0x16
+#define HWIO_GCC_RPMH_SHUB_MSS_MCDMA_MEMNOC_PERF0_DFSR_SRC_DIV_DIV12_FVAL                                      0x17
+#define HWIO_GCC_RPMH_SHUB_MSS_MCDMA_MEMNOC_PERF0_DFSR_SRC_DIV_DIV12_5_FVAL                                    0x18
+#define HWIO_GCC_RPMH_SHUB_MSS_MCDMA_MEMNOC_PERF0_DFSR_SRC_DIV_DIV13_FVAL                                      0x19
+#define HWIO_GCC_RPMH_SHUB_MSS_MCDMA_MEMNOC_PERF0_DFSR_SRC_DIV_DIV13_5_FVAL                                    0x1a
+#define HWIO_GCC_RPMH_SHUB_MSS_MCDMA_MEMNOC_PERF0_DFSR_SRC_DIV_DIV14_FVAL                                      0x1b
+#define HWIO_GCC_RPMH_SHUB_MSS_MCDMA_MEMNOC_PERF0_DFSR_SRC_DIV_DIV14_5_FVAL                                    0x1c
+#define HWIO_GCC_RPMH_SHUB_MSS_MCDMA_MEMNOC_PERF0_DFSR_SRC_DIV_DIV15_FVAL                                      0x1d
+#define HWIO_GCC_RPMH_SHUB_MSS_MCDMA_MEMNOC_PERF0_DFSR_SRC_DIV_DIV15_5_FVAL                                    0x1e
+#define HWIO_GCC_RPMH_SHUB_MSS_MCDMA_MEMNOC_PERF0_DFSR_SRC_DIV_DIV16_FVAL                                      0x1f
+
+#define HWIO_GCC_RPMH_SHUB_MSS_MCDMA_MEMNOC_PERF1_DFSR_ADDR                                              (GCC_CLK_CTL_REG_REG_BASE      + 0x0003b038)
+#define HWIO_GCC_RPMH_SHUB_MSS_MCDMA_MEMNOC_PERF1_DFSR_PHYS                                              (GCC_CLK_CTL_REG_REG_BASE_PHYS + 0x0003b038)
+#define HWIO_GCC_RPMH_SHUB_MSS_MCDMA_MEMNOC_PERF1_DFSR_OFFS                                              (GCC_CLK_CTL_REG_REG_BASE_OFFS + 0x0003b038)
+#define HWIO_GCC_RPMH_SHUB_MSS_MCDMA_MEMNOC_PERF1_DFSR_RMSK                                                   0x71f
+#define HWIO_GCC_RPMH_SHUB_MSS_MCDMA_MEMNOC_PERF1_DFSR_ATTR                                                     0x3
+#define HWIO_GCC_RPMH_SHUB_MSS_MCDMA_MEMNOC_PERF1_DFSR_IN          \
+        in_dword_masked(HWIO_GCC_RPMH_SHUB_MSS_MCDMA_MEMNOC_PERF1_DFSR_ADDR, HWIO_GCC_RPMH_SHUB_MSS_MCDMA_MEMNOC_PERF1_DFSR_RMSK)
+#define HWIO_GCC_RPMH_SHUB_MSS_MCDMA_MEMNOC_PERF1_DFSR_INM(m)      \
+        in_dword_masked(HWIO_GCC_RPMH_SHUB_MSS_MCDMA_MEMNOC_PERF1_DFSR_ADDR, m)
+#define HWIO_GCC_RPMH_SHUB_MSS_MCDMA_MEMNOC_PERF1_DFSR_OUT(v)      \
+        out_dword(HWIO_GCC_RPMH_SHUB_MSS_MCDMA_MEMNOC_PERF1_DFSR_ADDR,v)
+#define HWIO_GCC_RPMH_SHUB_MSS_MCDMA_MEMNOC_PERF1_DFSR_OUTM(m,v) \
+        out_dword_masked_ns(HWIO_GCC_RPMH_SHUB_MSS_MCDMA_MEMNOC_PERF1_DFSR_ADDR,m,v,HWIO_GCC_RPMH_SHUB_MSS_MCDMA_MEMNOC_PERF1_DFSR_IN)
+#define HWIO_GCC_RPMH_SHUB_MSS_MCDMA_MEMNOC_PERF1_DFSR_SRC_SEL_BMSK                                           0x700
+#define HWIO_GCC_RPMH_SHUB_MSS_MCDMA_MEMNOC_PERF1_DFSR_SRC_SEL_SHFT                                             0x8
+#define HWIO_GCC_RPMH_SHUB_MSS_MCDMA_MEMNOC_PERF1_DFSR_SRC_SEL_SRC0_FVAL                                        0x0
+#define HWIO_GCC_RPMH_SHUB_MSS_MCDMA_MEMNOC_PERF1_DFSR_SRC_SEL_SRC1_FVAL                                        0x1
+#define HWIO_GCC_RPMH_SHUB_MSS_MCDMA_MEMNOC_PERF1_DFSR_SRC_SEL_SRC2_FVAL                                        0x2
+#define HWIO_GCC_RPMH_SHUB_MSS_MCDMA_MEMNOC_PERF1_DFSR_SRC_SEL_SRC3_FVAL                                        0x3
+#define HWIO_GCC_RPMH_SHUB_MSS_MCDMA_MEMNOC_PERF1_DFSR_SRC_SEL_SRC4_FVAL                                        0x4
+#define HWIO_GCC_RPMH_SHUB_MSS_MCDMA_MEMNOC_PERF1_DFSR_SRC_SEL_SRC5_FVAL                                        0x5
+#define HWIO_GCC_RPMH_SHUB_MSS_MCDMA_MEMNOC_PERF1_DFSR_SRC_SEL_SRC6_FVAL                                        0x6
+#define HWIO_GCC_RPMH_SHUB_MSS_MCDMA_MEMNOC_PERF1_DFSR_SRC_SEL_SRC7_FVAL                                        0x7
+#define HWIO_GCC_RPMH_SHUB_MSS_MCDMA_MEMNOC_PERF1_DFSR_SRC_DIV_BMSK                                            0x1f
+#define HWIO_GCC_RPMH_SHUB_MSS_MCDMA_MEMNOC_PERF1_DFSR_SRC_DIV_SHFT                                             0x0
+#define HWIO_GCC_RPMH_SHUB_MSS_MCDMA_MEMNOC_PERF1_DFSR_SRC_DIV_BYPASS_FVAL                                      0x0
+#define HWIO_GCC_RPMH_SHUB_MSS_MCDMA_MEMNOC_PERF1_DFSR_SRC_DIV_DIV1_FVAL                                        0x1
+#define HWIO_GCC_RPMH_SHUB_MSS_MCDMA_MEMNOC_PERF1_DFSR_SRC_DIV_DIV1_5_FVAL                                      0x2
+#define HWIO_GCC_RPMH_SHUB_MSS_MCDMA_MEMNOC_PERF1_DFSR_SRC_DIV_DIV2_FVAL                                        0x3
+#define HWIO_GCC_RPMH_SHUB_MSS_MCDMA_MEMNOC_PERF1_DFSR_SRC_DIV_DIV2_5_FVAL                                      0x4
+#define HWIO_GCC_RPMH_SHUB_MSS_MCDMA_MEMNOC_PERF1_DFSR_SRC_DIV_DIV3_FVAL                                        0x5
+#define HWIO_GCC_RPMH_SHUB_MSS_MCDMA_MEMNOC_PERF1_DFSR_SRC_DIV_DIV3_5_FVAL                                      0x6
+#define HWIO_GCC_RPMH_SHUB_MSS_MCDMA_MEMNOC_PERF1_DFSR_SRC_DIV_DIV4_FVAL                                        0x7
+#define HWIO_GCC_RPMH_SHUB_MSS_MCDMA_MEMNOC_PERF1_DFSR_SRC_DIV_DIV4_5_FVAL                                      0x8
+#define HWIO_GCC_RPMH_SHUB_MSS_MCDMA_MEMNOC_PERF1_DFSR_SRC_DIV_DIV5_FVAL                                        0x9
+#define HWIO_GCC_RPMH_SHUB_MSS_MCDMA_MEMNOC_PERF1_DFSR_SRC_DIV_DIV5_5_FVAL                                      0xa
+#define HWIO_GCC_RPMH_SHUB_MSS_MCDMA_MEMNOC_PERF1_DFSR_SRC_DIV_DIV6_FVAL                                        0xb
+#define HWIO_GCC_RPMH_SHUB_MSS_MCDMA_MEMNOC_PERF1_DFSR_SRC_DIV_DIV6_5_FVAL                                      0xc
+#define HWIO_GCC_RPMH_SHUB_MSS_MCDMA_MEMNOC_PERF1_DFSR_SRC_DIV_DIV7_FVAL                                        0xd
+#define HWIO_GCC_RPMH_SHUB_MSS_MCDMA_MEMNOC_PERF1_DFSR_SRC_DIV_DIV7_5_FVAL                                      0xe
+#define HWIO_GCC_RPMH_SHUB_MSS_MCDMA_MEMNOC_PERF1_DFSR_SRC_DIV_DIV8_FVAL                                        0xf
+#define HWIO_GCC_RPMH_SHUB_MSS_MCDMA_MEMNOC_PERF1_DFSR_SRC_DIV_DIV8_5_FVAL                                     0x10
+#define HWIO_GCC_RPMH_SHUB_MSS_MCDMA_MEMNOC_PERF1_DFSR_SRC_DIV_DIV9_FVAL                                       0x11
+#define HWIO_GCC_RPMH_SHUB_MSS_MCDMA_MEMNOC_PERF1_DFSR_SRC_DIV_DIV9_5_FVAL                                     0x12
+#define HWIO_GCC_RPMH_SHUB_MSS_MCDMA_MEMNOC_PERF1_DFSR_SRC_DIV_DIV10_FVAL                                      0x13
+#define HWIO_GCC_RPMH_SHUB_MSS_MCDMA_MEMNOC_PERF1_DFSR_SRC_DIV_DIV10_5_FVAL                                    0x14
+#define HWIO_GCC_RPMH_SHUB_MSS_MCDMA_MEMNOC_PERF1_DFSR_SRC_DIV_DIV11_FVAL                                      0x15
+#define HWIO_GCC_RPMH_SHUB_MSS_MCDMA_MEMNOC_PERF1_DFSR_SRC_DIV_DIV11_5_FVAL                                    0x16
+#define HWIO_GCC_RPMH_SHUB_MSS_MCDMA_MEMNOC_PERF1_DFSR_SRC_DIV_DIV12_FVAL                                      0x17
+#define HWIO_GCC_RPMH_SHUB_MSS_MCDMA_MEMNOC_PERF1_DFSR_SRC_DIV_DIV12_5_FVAL                                    0x18
+#define HWIO_GCC_RPMH_SHUB_MSS_MCDMA_MEMNOC_PERF1_DFSR_SRC_DIV_DIV13_FVAL                                      0x19
+#define HWIO_GCC_RPMH_SHUB_MSS_MCDMA_MEMNOC_PERF1_DFSR_SRC_DIV_DIV13_5_FVAL                                    0x1a
+#define HWIO_GCC_RPMH_SHUB_MSS_MCDMA_MEMNOC_PERF1_DFSR_SRC_DIV_DIV14_FVAL                                      0x1b
+#define HWIO_GCC_RPMH_SHUB_MSS_MCDMA_MEMNOC_PERF1_DFSR_SRC_DIV_DIV14_5_FVAL                                    0x1c
+#define HWIO_GCC_RPMH_SHUB_MSS_MCDMA_MEMNOC_PERF1_DFSR_SRC_DIV_DIV15_FVAL                                      0x1d
+#define HWIO_GCC_RPMH_SHUB_MSS_MCDMA_MEMNOC_PERF1_DFSR_SRC_DIV_DIV15_5_FVAL                                    0x1e
+#define HWIO_GCC_RPMH_SHUB_MSS_MCDMA_MEMNOC_PERF1_DFSR_SRC_DIV_DIV16_FVAL                                      0x1f
+
+#define HWIO_GCC_RPMH_SHUB_MSS_MCDMA_MEMNOC_PERF2_DFSR_ADDR                                              (GCC_CLK_CTL_REG_REG_BASE      + 0x0003b03c)
+#define HWIO_GCC_RPMH_SHUB_MSS_MCDMA_MEMNOC_PERF2_DFSR_PHYS                                              (GCC_CLK_CTL_REG_REG_BASE_PHYS + 0x0003b03c)
+#define HWIO_GCC_RPMH_SHUB_MSS_MCDMA_MEMNOC_PERF2_DFSR_OFFS                                              (GCC_CLK_CTL_REG_REG_BASE_OFFS + 0x0003b03c)
+#define HWIO_GCC_RPMH_SHUB_MSS_MCDMA_MEMNOC_PERF2_DFSR_RMSK                                                   0x71f
+#define HWIO_GCC_RPMH_SHUB_MSS_MCDMA_MEMNOC_PERF2_DFSR_ATTR                                                     0x3
+#define HWIO_GCC_RPMH_SHUB_MSS_MCDMA_MEMNOC_PERF2_DFSR_IN          \
+        in_dword_masked(HWIO_GCC_RPMH_SHUB_MSS_MCDMA_MEMNOC_PERF2_DFSR_ADDR, HWIO_GCC_RPMH_SHUB_MSS_MCDMA_MEMNOC_PERF2_DFSR_RMSK)
+#define HWIO_GCC_RPMH_SHUB_MSS_MCDMA_MEMNOC_PERF2_DFSR_INM(m)      \
+        in_dword_masked(HWIO_GCC_RPMH_SHUB_MSS_MCDMA_MEMNOC_PERF2_DFSR_ADDR, m)
+#define HWIO_GCC_RPMH_SHUB_MSS_MCDMA_MEMNOC_PERF2_DFSR_OUT(v)      \
+        out_dword(HWIO_GCC_RPMH_SHUB_MSS_MCDMA_MEMNOC_PERF2_DFSR_ADDR,v)
+#define HWIO_GCC_RPMH_SHUB_MSS_MCDMA_MEMNOC_PERF2_DFSR_OUTM(m,v) \
+        out_dword_masked_ns(HWIO_GCC_RPMH_SHUB_MSS_MCDMA_MEMNOC_PERF2_DFSR_ADDR,m,v,HWIO_GCC_RPMH_SHUB_MSS_MCDMA_MEMNOC_PERF2_DFSR_IN)
+#define HWIO_GCC_RPMH_SHUB_MSS_MCDMA_MEMNOC_PERF2_DFSR_SRC_SEL_BMSK                                           0x700
+#define HWIO_GCC_RPMH_SHUB_MSS_MCDMA_MEMNOC_PERF2_DFSR_SRC_SEL_SHFT                                             0x8
+#define HWIO_GCC_RPMH_SHUB_MSS_MCDMA_MEMNOC_PERF2_DFSR_SRC_SEL_SRC0_FVAL                                        0x0
+#define HWIO_GCC_RPMH_SHUB_MSS_MCDMA_MEMNOC_PERF2_DFSR_SRC_SEL_SRC1_FVAL                                        0x1
+#define HWIO_GCC_RPMH_SHUB_MSS_MCDMA_MEMNOC_PERF2_DFSR_SRC_SEL_SRC2_FVAL                                        0x2
+#define HWIO_GCC_RPMH_SHUB_MSS_MCDMA_MEMNOC_PERF2_DFSR_SRC_SEL_SRC3_FVAL                                        0x3
+#define HWIO_GCC_RPMH_SHUB_MSS_MCDMA_MEMNOC_PERF2_DFSR_SRC_SEL_SRC4_FVAL                                        0x4
+#define HWIO_GCC_RPMH_SHUB_MSS_MCDMA_MEMNOC_PERF2_DFSR_SRC_SEL_SRC5_FVAL                                        0x5
+#define HWIO_GCC_RPMH_SHUB_MSS_MCDMA_MEMNOC_PERF2_DFSR_SRC_SEL_SRC6_FVAL                                        0x6
+#define HWIO_GCC_RPMH_SHUB_MSS_MCDMA_MEMNOC_PERF2_DFSR_SRC_SEL_SRC7_FVAL                                        0x7
+#define HWIO_GCC_RPMH_SHUB_MSS_MCDMA_MEMNOC_PERF2_DFSR_SRC_DIV_BMSK                                            0x1f
+#define HWIO_GCC_RPMH_SHUB_MSS_MCDMA_MEMNOC_PERF2_DFSR_SRC_DIV_SHFT                                             0x0
+#define HWIO_GCC_RPMH_SHUB_MSS_MCDMA_MEMNOC_PERF2_DFSR_SRC_DIV_BYPASS_FVAL                                      0x0
+#define HWIO_GCC_RPMH_SHUB_MSS_MCDMA_MEMNOC_PERF2_DFSR_SRC_DIV_DIV1_FVAL                                        0x1
+#define HWIO_GCC_RPMH_SHUB_MSS_MCDMA_MEMNOC_PERF2_DFSR_SRC_DIV_DIV1_5_FVAL                                      0x2
+#define HWIO_GCC_RPMH_SHUB_MSS_MCDMA_MEMNOC_PERF2_DFSR_SRC_DIV_DIV2_FVAL                                        0x3
+#define HWIO_GCC_RPMH_SHUB_MSS_MCDMA_MEMNOC_PERF2_DFSR_SRC_DIV_DIV2_5_FVAL                                      0x4
+#define HWIO_GCC_RPMH_SHUB_MSS_MCDMA_MEMNOC_PERF2_DFSR_SRC_DIV_DIV3_FVAL                                        0x5
+#define HWIO_GCC_RPMH_SHUB_MSS_MCDMA_MEMNOC_PERF2_DFSR_SRC_DIV_DIV3_5_FVAL                                      0x6
+#define HWIO_GCC_RPMH_SHUB_MSS_MCDMA_MEMNOC_PERF2_DFSR_SRC_DIV_DIV4_FVAL                                        0x7
+#define HWIO_GCC_RPMH_SHUB_MSS_MCDMA_MEMNOC_PERF2_DFSR_SRC_DIV_DIV4_5_FVAL                                      0x8
+#define HWIO_GCC_RPMH_SHUB_MSS_MCDMA_MEMNOC_PERF2_DFSR_SRC_DIV_DIV5_FVAL                                        0x9
+#define HWIO_GCC_RPMH_SHUB_MSS_MCDMA_MEMNOC_PERF2_DFSR_SRC_DIV_DIV5_5_FVAL                                      0xa
+#define HWIO_GCC_RPMH_SHUB_MSS_MCDMA_MEMNOC_PERF2_DFSR_SRC_DIV_DIV6_FVAL                                        0xb
+#define HWIO_GCC_RPMH_SHUB_MSS_MCDMA_MEMNOC_PERF2_DFSR_SRC_DIV_DIV6_5_FVAL                                      0xc
+#define HWIO_GCC_RPMH_SHUB_MSS_MCDMA_MEMNOC_PERF2_DFSR_SRC_DIV_DIV7_FVAL                                        0xd
+#define HWIO_GCC_RPMH_SHUB_MSS_MCDMA_MEMNOC_PERF2_DFSR_SRC_DIV_DIV7_5_FVAL                                      0xe
+#define HWIO_GCC_RPMH_SHUB_MSS_MCDMA_MEMNOC_PERF2_DFSR_SRC_DIV_DIV8_FVAL                                        0xf
+#define HWIO_GCC_RPMH_SHUB_MSS_MCDMA_MEMNOC_PERF2_DFSR_SRC_DIV_DIV8_5_FVAL                                     0x10
+#define HWIO_GCC_RPMH_SHUB_MSS_MCDMA_MEMNOC_PERF2_DFSR_SRC_DIV_DIV9_FVAL                                       0x11
+#define HWIO_GCC_RPMH_SHUB_MSS_MCDMA_MEMNOC_PERF2_DFSR_SRC_DIV_DIV9_5_FVAL                                     0x12
+#define HWIO_GCC_RPMH_SHUB_MSS_MCDMA_MEMNOC_PERF2_DFSR_SRC_DIV_DIV10_FVAL                                      0x13
+#define HWIO_GCC_RPMH_SHUB_MSS_MCDMA_MEMNOC_PERF2_DFSR_SRC_DIV_DIV10_5_FVAL                                    0x14
+#define HWIO_GCC_RPMH_SHUB_MSS_MCDMA_MEMNOC_PERF2_DFSR_SRC_DIV_DIV11_FVAL                                      0x15
+#define HWIO_GCC_RPMH_SHUB_MSS_MCDMA_MEMNOC_PERF2_DFSR_SRC_DIV_DIV11_5_FVAL                                    0x16
+#define HWIO_GCC_RPMH_SHUB_MSS_MCDMA_MEMNOC_PERF2_DFSR_SRC_DIV_DIV12_FVAL                                      0x17
+#define HWIO_GCC_RPMH_SHUB_MSS_MCDMA_MEMNOC_PERF2_DFSR_SRC_DIV_DIV12_5_FVAL                                    0x18
+#define HWIO_GCC_RPMH_SHUB_MSS_MCDMA_MEMNOC_PERF2_DFSR_SRC_DIV_DIV13_FVAL                                      0x19
+#define HWIO_GCC_RPMH_SHUB_MSS_MCDMA_MEMNOC_PERF2_DFSR_SRC_DIV_DIV13_5_FVAL                                    0x1a
+#define HWIO_GCC_RPMH_SHUB_MSS_MCDMA_MEMNOC_PERF2_DFSR_SRC_DIV_DIV14_FVAL                                      0x1b
+#define HWIO_GCC_RPMH_SHUB_MSS_MCDMA_MEMNOC_PERF2_DFSR_SRC_DIV_DIV14_5_FVAL                                    0x1c
+#define HWIO_GCC_RPMH_SHUB_MSS_MCDMA_MEMNOC_PERF2_DFSR_SRC_DIV_DIV15_FVAL                                      0x1d
+#define HWIO_GCC_RPMH_SHUB_MSS_MCDMA_MEMNOC_PERF2_DFSR_SRC_DIV_DIV15_5_FVAL                                    0x1e
+#define HWIO_GCC_RPMH_SHUB_MSS_MCDMA_MEMNOC_PERF2_DFSR_SRC_DIV_DIV16_FVAL                                      0x1f
+
+#define HWIO_GCC_RPMH_SHUB_MSS_MCDMA_MEMNOC_PERF3_DFSR_ADDR                                              (GCC_CLK_CTL_REG_REG_BASE      + 0x0003b040)
+#define HWIO_GCC_RPMH_SHUB_MSS_MCDMA_MEMNOC_PERF3_DFSR_PHYS                                              (GCC_CLK_CTL_REG_REG_BASE_PHYS + 0x0003b040)
+#define HWIO_GCC_RPMH_SHUB_MSS_MCDMA_MEMNOC_PERF3_DFSR_OFFS                                              (GCC_CLK_CTL_REG_REG_BASE_OFFS + 0x0003b040)
+#define HWIO_GCC_RPMH_SHUB_MSS_MCDMA_MEMNOC_PERF3_DFSR_RMSK                                                   0x71f
+#define HWIO_GCC_RPMH_SHUB_MSS_MCDMA_MEMNOC_PERF3_DFSR_ATTR                                                     0x3
+#define HWIO_GCC_RPMH_SHUB_MSS_MCDMA_MEMNOC_PERF3_DFSR_IN          \
+        in_dword_masked(HWIO_GCC_RPMH_SHUB_MSS_MCDMA_MEMNOC_PERF3_DFSR_ADDR, HWIO_GCC_RPMH_SHUB_MSS_MCDMA_MEMNOC_PERF3_DFSR_RMSK)
+#define HWIO_GCC_RPMH_SHUB_MSS_MCDMA_MEMNOC_PERF3_DFSR_INM(m)      \
+        in_dword_masked(HWIO_GCC_RPMH_SHUB_MSS_MCDMA_MEMNOC_PERF3_DFSR_ADDR, m)
+#define HWIO_GCC_RPMH_SHUB_MSS_MCDMA_MEMNOC_PERF3_DFSR_OUT(v)      \
+        out_dword(HWIO_GCC_RPMH_SHUB_MSS_MCDMA_MEMNOC_PERF3_DFSR_ADDR,v)
+#define HWIO_GCC_RPMH_SHUB_MSS_MCDMA_MEMNOC_PERF3_DFSR_OUTM(m,v) \
+        out_dword_masked_ns(HWIO_GCC_RPMH_SHUB_MSS_MCDMA_MEMNOC_PERF3_DFSR_ADDR,m,v,HWIO_GCC_RPMH_SHUB_MSS_MCDMA_MEMNOC_PERF3_DFSR_IN)
+#define HWIO_GCC_RPMH_SHUB_MSS_MCDMA_MEMNOC_PERF3_DFSR_SRC_SEL_BMSK                                           0x700
+#define HWIO_GCC_RPMH_SHUB_MSS_MCDMA_MEMNOC_PERF3_DFSR_SRC_SEL_SHFT                                             0x8
+#define HWIO_GCC_RPMH_SHUB_MSS_MCDMA_MEMNOC_PERF3_DFSR_SRC_SEL_SRC0_FVAL                                        0x0
+#define HWIO_GCC_RPMH_SHUB_MSS_MCDMA_MEMNOC_PERF3_DFSR_SRC_SEL_SRC1_FVAL                                        0x1
+#define HWIO_GCC_RPMH_SHUB_MSS_MCDMA_MEMNOC_PERF3_DFSR_SRC_SEL_SRC2_FVAL                                        0x2
+#define HWIO_GCC_RPMH_SHUB_MSS_MCDMA_MEMNOC_PERF3_DFSR_SRC_SEL_SRC3_FVAL                                        0x3
+#define HWIO_GCC_RPMH_SHUB_MSS_MCDMA_MEMNOC_PERF3_DFSR_SRC_SEL_SRC4_FVAL                                        0x4
+#define HWIO_GCC_RPMH_SHUB_MSS_MCDMA_MEMNOC_PERF3_DFSR_SRC_SEL_SRC5_FVAL                                        0x5
+#define HWIO_GCC_RPMH_SHUB_MSS_MCDMA_MEMNOC_PERF3_DFSR_SRC_SEL_SRC6_FVAL                                        0x6
+#define HWIO_GCC_RPMH_SHUB_MSS_MCDMA_MEMNOC_PERF3_DFSR_SRC_SEL_SRC7_FVAL                                        0x7
+#define HWIO_GCC_RPMH_SHUB_MSS_MCDMA_MEMNOC_PERF3_DFSR_SRC_DIV_BMSK                                            0x1f
+#define HWIO_GCC_RPMH_SHUB_MSS_MCDMA_MEMNOC_PERF3_DFSR_SRC_DIV_SHFT                                             0x0
+#define HWIO_GCC_RPMH_SHUB_MSS_MCDMA_MEMNOC_PERF3_DFSR_SRC_DIV_BYPASS_FVAL                                      0x0
+#define HWIO_GCC_RPMH_SHUB_MSS_MCDMA_MEMNOC_PERF3_DFSR_SRC_DIV_DIV1_FVAL                                        0x1
+#define HWIO_GCC_RPMH_SHUB_MSS_MCDMA_MEMNOC_PERF3_DFSR_SRC_DIV_DIV1_5_FVAL                                      0x2
+#define HWIO_GCC_RPMH_SHUB_MSS_MCDMA_MEMNOC_PERF3_DFSR_SRC_DIV_DIV2_FVAL                                        0x3
+#define HWIO_GCC_RPMH_SHUB_MSS_MCDMA_MEMNOC_PERF3_DFSR_SRC_DIV_DIV2_5_FVAL                                      0x4
+#define HWIO_GCC_RPMH_SHUB_MSS_MCDMA_MEMNOC_PERF3_DFSR_SRC_DIV_DIV3_FVAL                                        0x5
+#define HWIO_GCC_RPMH_SHUB_MSS_MCDMA_MEMNOC_PERF3_DFSR_SRC_DIV_DIV3_5_FVAL                                      0x6
+#define HWIO_GCC_RPMH_SHUB_MSS_MCDMA_MEMNOC_PERF3_DFSR_SRC_DIV_DIV4_FVAL                                        0x7
+#define HWIO_GCC_RPMH_SHUB_MSS_MCDMA_MEMNOC_PERF3_DFSR_SRC_DIV_DIV4_5_FVAL                                      0x8
+#define HWIO_GCC_RPMH_SHUB_MSS_MCDMA_MEMNOC_PERF3_DFSR_SRC_DIV_DIV5_FVAL                                        0x9
+#define HWIO_GCC_RPMH_SHUB_MSS_MCDMA_MEMNOC_PERF3_DFSR_SRC_DIV_DIV5_5_FVAL                                      0xa
+#define HWIO_GCC_RPMH_SHUB_MSS_MCDMA_MEMNOC_PERF3_DFSR_SRC_DIV_DIV6_FVAL                                        0xb
+#define HWIO_GCC_RPMH_SHUB_MSS_MCDMA_MEMNOC_PERF3_DFSR_SRC_DIV_DIV6_5_FVAL                                      0xc
+#define HWIO_GCC_RPMH_SHUB_MSS_MCDMA_MEMNOC_PERF3_DFSR_SRC_DIV_DIV7_FVAL                                        0xd
+#define HWIO_GCC_RPMH_SHUB_MSS_MCDMA_MEMNOC_PERF3_DFSR_SRC_DIV_DIV7_5_FVAL                                      0xe
+#define HWIO_GCC_RPMH_SHUB_MSS_MCDMA_MEMNOC_PERF3_DFSR_SRC_DIV_DIV8_FVAL                                        0xf
+#define HWIO_GCC_RPMH_SHUB_MSS_MCDMA_MEMNOC_PERF3_DFSR_SRC_DIV_DIV8_5_FVAL                                     0x10
+#define HWIO_GCC_RPMH_SHUB_MSS_MCDMA_MEMNOC_PERF3_DFSR_SRC_DIV_DIV9_FVAL                                       0x11
+#define HWIO_GCC_RPMH_SHUB_MSS_MCDMA_MEMNOC_PERF3_DFSR_SRC_DIV_DIV9_5_FVAL                                     0x12
+#define HWIO_GCC_RPMH_SHUB_MSS_MCDMA_MEMNOC_PERF3_DFSR_SRC_DIV_DIV10_FVAL                                      0x13
+#define HWIO_GCC_RPMH_SHUB_MSS_MCDMA_MEMNOC_PERF3_DFSR_SRC_DIV_DIV10_5_FVAL                                    0x14
+#define HWIO_GCC_RPMH_SHUB_MSS_MCDMA_MEMNOC_PERF3_DFSR_SRC_DIV_DIV11_FVAL                                      0x15
+#define HWIO_GCC_RPMH_SHUB_MSS_MCDMA_MEMNOC_PERF3_DFSR_SRC_DIV_DIV11_5_FVAL                                    0x16
+#define HWIO_GCC_RPMH_SHUB_MSS_MCDMA_MEMNOC_PERF3_DFSR_SRC_DIV_DIV12_FVAL                                      0x17
+#define HWIO_GCC_RPMH_SHUB_MSS_MCDMA_MEMNOC_PERF3_DFSR_SRC_DIV_DIV12_5_FVAL                                    0x18
+#define HWIO_GCC_RPMH_SHUB_MSS_MCDMA_MEMNOC_PERF3_DFSR_SRC_DIV_DIV13_FVAL                                      0x19
+#define HWIO_GCC_RPMH_SHUB_MSS_MCDMA_MEMNOC_PERF3_DFSR_SRC_DIV_DIV13_5_FVAL                                    0x1a
+#define HWIO_GCC_RPMH_SHUB_MSS_MCDMA_MEMNOC_PERF3_DFSR_SRC_DIV_DIV14_FVAL                                      0x1b
+#define HWIO_GCC_RPMH_SHUB_MSS_MCDMA_MEMNOC_PERF3_DFSR_SRC_DIV_DIV14_5_FVAL                                    0x1c
+#define HWIO_GCC_RPMH_SHUB_MSS_MCDMA_MEMNOC_PERF3_DFSR_SRC_DIV_DIV15_FVAL                                      0x1d
+#define HWIO_GCC_RPMH_SHUB_MSS_MCDMA_MEMNOC_PERF3_DFSR_SRC_DIV_DIV15_5_FVAL                                    0x1e
+#define HWIO_GCC_RPMH_SHUB_MSS_MCDMA_MEMNOC_PERF3_DFSR_SRC_DIV_DIV16_FVAL                                      0x1f
+
+#define HWIO_GCC_RPMH_SHUB_MSS_MCDMA_MEMNOC_PERF4_DFSR_ADDR                                              (GCC_CLK_CTL_REG_REG_BASE      + 0x0003b044)
+#define HWIO_GCC_RPMH_SHUB_MSS_MCDMA_MEMNOC_PERF4_DFSR_PHYS                                              (GCC_CLK_CTL_REG_REG_BASE_PHYS + 0x0003b044)
+#define HWIO_GCC_RPMH_SHUB_MSS_MCDMA_MEMNOC_PERF4_DFSR_OFFS                                              (GCC_CLK_CTL_REG_REG_BASE_OFFS + 0x0003b044)
+#define HWIO_GCC_RPMH_SHUB_MSS_MCDMA_MEMNOC_PERF4_DFSR_RMSK                                                   0x71f
+#define HWIO_GCC_RPMH_SHUB_MSS_MCDMA_MEMNOC_PERF4_DFSR_ATTR                                                     0x3
+#define HWIO_GCC_RPMH_SHUB_MSS_MCDMA_MEMNOC_PERF4_DFSR_IN          \
+        in_dword_masked(HWIO_GCC_RPMH_SHUB_MSS_MCDMA_MEMNOC_PERF4_DFSR_ADDR, HWIO_GCC_RPMH_SHUB_MSS_MCDMA_MEMNOC_PERF4_DFSR_RMSK)
+#define HWIO_GCC_RPMH_SHUB_MSS_MCDMA_MEMNOC_PERF4_DFSR_INM(m)      \
+        in_dword_masked(HWIO_GCC_RPMH_SHUB_MSS_MCDMA_MEMNOC_PERF4_DFSR_ADDR, m)
+#define HWIO_GCC_RPMH_SHUB_MSS_MCDMA_MEMNOC_PERF4_DFSR_OUT(v)      \
+        out_dword(HWIO_GCC_RPMH_SHUB_MSS_MCDMA_MEMNOC_PERF4_DFSR_ADDR,v)
+#define HWIO_GCC_RPMH_SHUB_MSS_MCDMA_MEMNOC_PERF4_DFSR_OUTM(m,v) \
+        out_dword_masked_ns(HWIO_GCC_RPMH_SHUB_MSS_MCDMA_MEMNOC_PERF4_DFSR_ADDR,m,v,HWIO_GCC_RPMH_SHUB_MSS_MCDMA_MEMNOC_PERF4_DFSR_IN)
+#define HWIO_GCC_RPMH_SHUB_MSS_MCDMA_MEMNOC_PERF4_DFSR_SRC_SEL_BMSK                                           0x700
+#define HWIO_GCC_RPMH_SHUB_MSS_MCDMA_MEMNOC_PERF4_DFSR_SRC_SEL_SHFT                                             0x8
+#define HWIO_GCC_RPMH_SHUB_MSS_MCDMA_MEMNOC_PERF4_DFSR_SRC_SEL_SRC0_FVAL                                        0x0
+#define HWIO_GCC_RPMH_SHUB_MSS_MCDMA_MEMNOC_PERF4_DFSR_SRC_SEL_SRC1_FVAL                                        0x1
+#define HWIO_GCC_RPMH_SHUB_MSS_MCDMA_MEMNOC_PERF4_DFSR_SRC_SEL_SRC2_FVAL                                        0x2
+#define HWIO_GCC_RPMH_SHUB_MSS_MCDMA_MEMNOC_PERF4_DFSR_SRC_SEL_SRC3_FVAL                                        0x3
+#define HWIO_GCC_RPMH_SHUB_MSS_MCDMA_MEMNOC_PERF4_DFSR_SRC_SEL_SRC4_FVAL                                        0x4
+#define HWIO_GCC_RPMH_SHUB_MSS_MCDMA_MEMNOC_PERF4_DFSR_SRC_SEL_SRC5_FVAL                                        0x5
+#define HWIO_GCC_RPMH_SHUB_MSS_MCDMA_MEMNOC_PERF4_DFSR_SRC_SEL_SRC6_FVAL                                        0x6
+#define HWIO_GCC_RPMH_SHUB_MSS_MCDMA_MEMNOC_PERF4_DFSR_SRC_SEL_SRC7_FVAL                                        0x7
+#define HWIO_GCC_RPMH_SHUB_MSS_MCDMA_MEMNOC_PERF4_DFSR_SRC_DIV_BMSK                                            0x1f
+#define HWIO_GCC_RPMH_SHUB_MSS_MCDMA_MEMNOC_PERF4_DFSR_SRC_DIV_SHFT                                             0x0
+#define HWIO_GCC_RPMH_SHUB_MSS_MCDMA_MEMNOC_PERF4_DFSR_SRC_DIV_BYPASS_FVAL                                      0x0
+#define HWIO_GCC_RPMH_SHUB_MSS_MCDMA_MEMNOC_PERF4_DFSR_SRC_DIV_DIV1_FVAL                                        0x1
+#define HWIO_GCC_RPMH_SHUB_MSS_MCDMA_MEMNOC_PERF4_DFSR_SRC_DIV_DIV1_5_FVAL                                      0x2
+#define HWIO_GCC_RPMH_SHUB_MSS_MCDMA_MEMNOC_PERF4_DFSR_SRC_DIV_DIV2_FVAL                                        0x3
+#define HWIO_GCC_RPMH_SHUB_MSS_MCDMA_MEMNOC_PERF4_DFSR_SRC_DIV_DIV2_5_FVAL                                      0x4
+#define HWIO_GCC_RPMH_SHUB_MSS_MCDMA_MEMNOC_PERF4_DFSR_SRC_DIV_DIV3_FVAL                                        0x5
+#define HWIO_GCC_RPMH_SHUB_MSS_MCDMA_MEMNOC_PERF4_DFSR_SRC_DIV_DIV3_5_FVAL                                      0x6
+#define HWIO_GCC_RPMH_SHUB_MSS_MCDMA_MEMNOC_PERF4_DFSR_SRC_DIV_DIV4_FVAL                                        0x7
+#define HWIO_GCC_RPMH_SHUB_MSS_MCDMA_MEMNOC_PERF4_DFSR_SRC_DIV_DIV4_5_FVAL                                      0x8
+#define HWIO_GCC_RPMH_SHUB_MSS_MCDMA_MEMNOC_PERF4_DFSR_SRC_DIV_DIV5_FVAL                                        0x9
+#define HWIO_GCC_RPMH_SHUB_MSS_MCDMA_MEMNOC_PERF4_DFSR_SRC_DIV_DIV5_5_FVAL                                      0xa
+#define HWIO_GCC_RPMH_SHUB_MSS_MCDMA_MEMNOC_PERF4_DFSR_SRC_DIV_DIV6_FVAL                                        0xb
+#define HWIO_GCC_RPMH_SHUB_MSS_MCDMA_MEMNOC_PERF4_DFSR_SRC_DIV_DIV6_5_FVAL                                      0xc
+#define HWIO_GCC_RPMH_SHUB_MSS_MCDMA_MEMNOC_PERF4_DFSR_SRC_DIV_DIV7_FVAL                                        0xd
+#define HWIO_GCC_RPMH_SHUB_MSS_MCDMA_MEMNOC_PERF4_DFSR_SRC_DIV_DIV7_5_FVAL                                      0xe
+#define HWIO_GCC_RPMH_SHUB_MSS_MCDMA_MEMNOC_PERF4_DFSR_SRC_DIV_DIV8_FVAL                                        0xf
+#define HWIO_GCC_RPMH_SHUB_MSS_MCDMA_MEMNOC_PERF4_DFSR_SRC_DIV_DIV8_5_FVAL                                     0x10
+#define HWIO_GCC_RPMH_SHUB_MSS_MCDMA_MEMNOC_PERF4_DFSR_SRC_DIV_DIV9_FVAL                                       0x11
+#define HWIO_GCC_RPMH_SHUB_MSS_MCDMA_MEMNOC_PERF4_DFSR_SRC_DIV_DIV9_5_FVAL                                     0x12
+#define HWIO_GCC_RPMH_SHUB_MSS_MCDMA_MEMNOC_PERF4_DFSR_SRC_DIV_DIV10_FVAL                                      0x13
+#define HWIO_GCC_RPMH_SHUB_MSS_MCDMA_MEMNOC_PERF4_DFSR_SRC_DIV_DIV10_5_FVAL                                    0x14
+#define HWIO_GCC_RPMH_SHUB_MSS_MCDMA_MEMNOC_PERF4_DFSR_SRC_DIV_DIV11_FVAL                                      0x15
+#define HWIO_GCC_RPMH_SHUB_MSS_MCDMA_MEMNOC_PERF4_DFSR_SRC_DIV_DIV11_5_FVAL                                    0x16
+#define HWIO_GCC_RPMH_SHUB_MSS_MCDMA_MEMNOC_PERF4_DFSR_SRC_DIV_DIV12_FVAL                                      0x17
+#define HWIO_GCC_RPMH_SHUB_MSS_MCDMA_MEMNOC_PERF4_DFSR_SRC_DIV_DIV12_5_FVAL                                    0x18
+#define HWIO_GCC_RPMH_SHUB_MSS_MCDMA_MEMNOC_PERF4_DFSR_SRC_DIV_DIV13_FVAL                                      0x19
+#define HWIO_GCC_RPMH_SHUB_MSS_MCDMA_MEMNOC_PERF4_DFSR_SRC_DIV_DIV13_5_FVAL                                    0x1a
+#define HWIO_GCC_RPMH_SHUB_MSS_MCDMA_MEMNOC_PERF4_DFSR_SRC_DIV_DIV14_FVAL                                      0x1b
+#define HWIO_GCC_RPMH_SHUB_MSS_MCDMA_MEMNOC_PERF4_DFSR_SRC_DIV_DIV14_5_FVAL                                    0x1c
+#define HWIO_GCC_RPMH_SHUB_MSS_MCDMA_MEMNOC_PERF4_DFSR_SRC_DIV_DIV15_FVAL                                      0x1d
+#define HWIO_GCC_RPMH_SHUB_MSS_MCDMA_MEMNOC_PERF4_DFSR_SRC_DIV_DIV15_5_FVAL                                    0x1e
+#define HWIO_GCC_RPMH_SHUB_MSS_MCDMA_MEMNOC_PERF4_DFSR_SRC_DIV_DIV16_FVAL                                      0x1f
+
+#define HWIO_GCC_RPMH_SHUB_MSS_MCDMA_MEMNOC_PERF5_DFSR_ADDR                                              (GCC_CLK_CTL_REG_REG_BASE      + 0x0003b048)
+#define HWIO_GCC_RPMH_SHUB_MSS_MCDMA_MEMNOC_PERF5_DFSR_PHYS                                              (GCC_CLK_CTL_REG_REG_BASE_PHYS + 0x0003b048)
+#define HWIO_GCC_RPMH_SHUB_MSS_MCDMA_MEMNOC_PERF5_DFSR_OFFS                                              (GCC_CLK_CTL_REG_REG_BASE_OFFS + 0x0003b048)
+#define HWIO_GCC_RPMH_SHUB_MSS_MCDMA_MEMNOC_PERF5_DFSR_RMSK                                                   0x71f
+#define HWIO_GCC_RPMH_SHUB_MSS_MCDMA_MEMNOC_PERF5_DFSR_ATTR                                                     0x3
+#define HWIO_GCC_RPMH_SHUB_MSS_MCDMA_MEMNOC_PERF5_DFSR_IN          \
+        in_dword_masked(HWIO_GCC_RPMH_SHUB_MSS_MCDMA_MEMNOC_PERF5_DFSR_ADDR, HWIO_GCC_RPMH_SHUB_MSS_MCDMA_MEMNOC_PERF5_DFSR_RMSK)
+#define HWIO_GCC_RPMH_SHUB_MSS_MCDMA_MEMNOC_PERF5_DFSR_INM(m)      \
+        in_dword_masked(HWIO_GCC_RPMH_SHUB_MSS_MCDMA_MEMNOC_PERF5_DFSR_ADDR, m)
+#define HWIO_GCC_RPMH_SHUB_MSS_MCDMA_MEMNOC_PERF5_DFSR_OUT(v)      \
+        out_dword(HWIO_GCC_RPMH_SHUB_MSS_MCDMA_MEMNOC_PERF5_DFSR_ADDR,v)
+#define HWIO_GCC_RPMH_SHUB_MSS_MCDMA_MEMNOC_PERF5_DFSR_OUTM(m,v) \
+        out_dword_masked_ns(HWIO_GCC_RPMH_SHUB_MSS_MCDMA_MEMNOC_PERF5_DFSR_ADDR,m,v,HWIO_GCC_RPMH_SHUB_MSS_MCDMA_MEMNOC_PERF5_DFSR_IN)
+#define HWIO_GCC_RPMH_SHUB_MSS_MCDMA_MEMNOC_PERF5_DFSR_SRC_SEL_BMSK                                           0x700
+#define HWIO_GCC_RPMH_SHUB_MSS_MCDMA_MEMNOC_PERF5_DFSR_SRC_SEL_SHFT                                             0x8
+#define HWIO_GCC_RPMH_SHUB_MSS_MCDMA_MEMNOC_PERF5_DFSR_SRC_SEL_SRC0_FVAL                                        0x0
+#define HWIO_GCC_RPMH_SHUB_MSS_MCDMA_MEMNOC_PERF5_DFSR_SRC_SEL_SRC1_FVAL                                        0x1
+#define HWIO_GCC_RPMH_SHUB_MSS_MCDMA_MEMNOC_PERF5_DFSR_SRC_SEL_SRC2_FVAL                                        0x2
+#define HWIO_GCC_RPMH_SHUB_MSS_MCDMA_MEMNOC_PERF5_DFSR_SRC_SEL_SRC3_FVAL                                        0x3
+#define HWIO_GCC_RPMH_SHUB_MSS_MCDMA_MEMNOC_PERF5_DFSR_SRC_SEL_SRC4_FVAL                                        0x4
+#define HWIO_GCC_RPMH_SHUB_MSS_MCDMA_MEMNOC_PERF5_DFSR_SRC_SEL_SRC5_FVAL                                        0x5
+#define HWIO_GCC_RPMH_SHUB_MSS_MCDMA_MEMNOC_PERF5_DFSR_SRC_SEL_SRC6_FVAL                                        0x6
+#define HWIO_GCC_RPMH_SHUB_MSS_MCDMA_MEMNOC_PERF5_DFSR_SRC_SEL_SRC7_FVAL                                        0x7
+#define HWIO_GCC_RPMH_SHUB_MSS_MCDMA_MEMNOC_PERF5_DFSR_SRC_DIV_BMSK                                            0x1f
+#define HWIO_GCC_RPMH_SHUB_MSS_MCDMA_MEMNOC_PERF5_DFSR_SRC_DIV_SHFT                                             0x0
+#define HWIO_GCC_RPMH_SHUB_MSS_MCDMA_MEMNOC_PERF5_DFSR_SRC_DIV_BYPASS_FVAL                                      0x0
+#define HWIO_GCC_RPMH_SHUB_MSS_MCDMA_MEMNOC_PERF5_DFSR_SRC_DIV_DIV1_FVAL                                        0x1
+#define HWIO_GCC_RPMH_SHUB_MSS_MCDMA_MEMNOC_PERF5_DFSR_SRC_DIV_DIV1_5_FVAL                                      0x2
+#define HWIO_GCC_RPMH_SHUB_MSS_MCDMA_MEMNOC_PERF5_DFSR_SRC_DIV_DIV2_FVAL                                        0x3
+#define HWIO_GCC_RPMH_SHUB_MSS_MCDMA_MEMNOC_PERF5_DFSR_SRC_DIV_DIV2_5_FVAL                                      0x4
+#define HWIO_GCC_RPMH_SHUB_MSS_MCDMA_MEMNOC_PERF5_DFSR_SRC_DIV_DIV3_FVAL                                        0x5
+#define HWIO_GCC_RPMH_SHUB_MSS_MCDMA_MEMNOC_PERF5_DFSR_SRC_DIV_DIV3_5_FVAL                                      0x6
+#define HWIO_GCC_RPMH_SHUB_MSS_MCDMA_MEMNOC_PERF5_DFSR_SRC_DIV_DIV4_FVAL                                        0x7
+#define HWIO_GCC_RPMH_SHUB_MSS_MCDMA_MEMNOC_PERF5_DFSR_SRC_DIV_DIV4_5_FVAL                                      0x8
+#define HWIO_GCC_RPMH_SHUB_MSS_MCDMA_MEMNOC_PERF5_DFSR_SRC_DIV_DIV5_FVAL                                        0x9
+#define HWIO_GCC_RPMH_SHUB_MSS_MCDMA_MEMNOC_PERF5_DFSR_SRC_DIV_DIV5_5_FVAL                                      0xa
+#define HWIO_GCC_RPMH_SHUB_MSS_MCDMA_MEMNOC_PERF5_DFSR_SRC_DIV_DIV6_FVAL                                        0xb
+#define HWIO_GCC_RPMH_SHUB_MSS_MCDMA_MEMNOC_PERF5_DFSR_SRC_DIV_DIV6_5_FVAL                                      0xc
+#define HWIO_GCC_RPMH_SHUB_MSS_MCDMA_MEMNOC_PERF5_DFSR_SRC_DIV_DIV7_FVAL                                        0xd
+#define HWIO_GCC_RPMH_SHUB_MSS_MCDMA_MEMNOC_PERF5_DFSR_SRC_DIV_DIV7_5_FVAL                                      0xe
+#define HWIO_GCC_RPMH_SHUB_MSS_MCDMA_MEMNOC_PERF5_DFSR_SRC_DIV_DIV8_FVAL                                        0xf
+#define HWIO_GCC_RPMH_SHUB_MSS_MCDMA_MEMNOC_PERF5_DFSR_SRC_DIV_DIV8_5_FVAL                                     0x10
+#define HWIO_GCC_RPMH_SHUB_MSS_MCDMA_MEMNOC_PERF5_DFSR_SRC_DIV_DIV9_FVAL                                       0x11
+#define HWIO_GCC_RPMH_SHUB_MSS_MCDMA_MEMNOC_PERF5_DFSR_SRC_DIV_DIV9_5_FVAL                                     0x12
+#define HWIO_GCC_RPMH_SHUB_MSS_MCDMA_MEMNOC_PERF5_DFSR_SRC_DIV_DIV10_FVAL                                      0x13
+#define HWIO_GCC_RPMH_SHUB_MSS_MCDMA_MEMNOC_PERF5_DFSR_SRC_DIV_DIV10_5_FVAL                                    0x14
+#define HWIO_GCC_RPMH_SHUB_MSS_MCDMA_MEMNOC_PERF5_DFSR_SRC_DIV_DIV11_FVAL                                      0x15
+#define HWIO_GCC_RPMH_SHUB_MSS_MCDMA_MEMNOC_PERF5_DFSR_SRC_DIV_DIV11_5_FVAL                                    0x16
+#define HWIO_GCC_RPMH_SHUB_MSS_MCDMA_MEMNOC_PERF5_DFSR_SRC_DIV_DIV12_FVAL                                      0x17
+#define HWIO_GCC_RPMH_SHUB_MSS_MCDMA_MEMNOC_PERF5_DFSR_SRC_DIV_DIV12_5_FVAL                                    0x18
+#define HWIO_GCC_RPMH_SHUB_MSS_MCDMA_MEMNOC_PERF5_DFSR_SRC_DIV_DIV13_FVAL                                      0x19
+#define HWIO_GCC_RPMH_SHUB_MSS_MCDMA_MEMNOC_PERF5_DFSR_SRC_DIV_DIV13_5_FVAL                                    0x1a
+#define HWIO_GCC_RPMH_SHUB_MSS_MCDMA_MEMNOC_PERF5_DFSR_SRC_DIV_DIV14_FVAL                                      0x1b
+#define HWIO_GCC_RPMH_SHUB_MSS_MCDMA_MEMNOC_PERF5_DFSR_SRC_DIV_DIV14_5_FVAL                                    0x1c
+#define HWIO_GCC_RPMH_SHUB_MSS_MCDMA_MEMNOC_PERF5_DFSR_SRC_DIV_DIV15_FVAL                                      0x1d
+#define HWIO_GCC_RPMH_SHUB_MSS_MCDMA_MEMNOC_PERF5_DFSR_SRC_DIV_DIV15_5_FVAL                                    0x1e
+#define HWIO_GCC_RPMH_SHUB_MSS_MCDMA_MEMNOC_PERF5_DFSR_SRC_DIV_DIV16_FVAL                                      0x1f
+
+#define HWIO_GCC_RPMH_SHUB_MSS_MCDMA_MEMNOC_PERF6_DFSR_ADDR                                              (GCC_CLK_CTL_REG_REG_BASE      + 0x0003b04c)
+#define HWIO_GCC_RPMH_SHUB_MSS_MCDMA_MEMNOC_PERF6_DFSR_PHYS                                              (GCC_CLK_CTL_REG_REG_BASE_PHYS + 0x0003b04c)
+#define HWIO_GCC_RPMH_SHUB_MSS_MCDMA_MEMNOC_PERF6_DFSR_OFFS                                              (GCC_CLK_CTL_REG_REG_BASE_OFFS + 0x0003b04c)
+#define HWIO_GCC_RPMH_SHUB_MSS_MCDMA_MEMNOC_PERF6_DFSR_RMSK                                                   0x71f
+#define HWIO_GCC_RPMH_SHUB_MSS_MCDMA_MEMNOC_PERF6_DFSR_ATTR                                                     0x3
+#define HWIO_GCC_RPMH_SHUB_MSS_MCDMA_MEMNOC_PERF6_DFSR_IN          \
+        in_dword_masked(HWIO_GCC_RPMH_SHUB_MSS_MCDMA_MEMNOC_PERF6_DFSR_ADDR, HWIO_GCC_RPMH_SHUB_MSS_MCDMA_MEMNOC_PERF6_DFSR_RMSK)
+#define HWIO_GCC_RPMH_SHUB_MSS_MCDMA_MEMNOC_PERF6_DFSR_INM(m)      \
+        in_dword_masked(HWIO_GCC_RPMH_SHUB_MSS_MCDMA_MEMNOC_PERF6_DFSR_ADDR, m)
+#define HWIO_GCC_RPMH_SHUB_MSS_MCDMA_MEMNOC_PERF6_DFSR_OUT(v)      \
+        out_dword(HWIO_GCC_RPMH_SHUB_MSS_MCDMA_MEMNOC_PERF6_DFSR_ADDR,v)
+#define HWIO_GCC_RPMH_SHUB_MSS_MCDMA_MEMNOC_PERF6_DFSR_OUTM(m,v) \
+        out_dword_masked_ns(HWIO_GCC_RPMH_SHUB_MSS_MCDMA_MEMNOC_PERF6_DFSR_ADDR,m,v,HWIO_GCC_RPMH_SHUB_MSS_MCDMA_MEMNOC_PERF6_DFSR_IN)
+#define HWIO_GCC_RPMH_SHUB_MSS_MCDMA_MEMNOC_PERF6_DFSR_SRC_SEL_BMSK                                           0x700
+#define HWIO_GCC_RPMH_SHUB_MSS_MCDMA_MEMNOC_PERF6_DFSR_SRC_SEL_SHFT                                             0x8
+#define HWIO_GCC_RPMH_SHUB_MSS_MCDMA_MEMNOC_PERF6_DFSR_SRC_SEL_SRC0_FVAL                                        0x0
+#define HWIO_GCC_RPMH_SHUB_MSS_MCDMA_MEMNOC_PERF6_DFSR_SRC_SEL_SRC1_FVAL                                        0x1
+#define HWIO_GCC_RPMH_SHUB_MSS_MCDMA_MEMNOC_PERF6_DFSR_SRC_SEL_SRC2_FVAL                                        0x2
+#define HWIO_GCC_RPMH_SHUB_MSS_MCDMA_MEMNOC_PERF6_DFSR_SRC_SEL_SRC3_FVAL                                        0x3
+#define HWIO_GCC_RPMH_SHUB_MSS_MCDMA_MEMNOC_PERF6_DFSR_SRC_SEL_SRC4_FVAL                                        0x4
+#define HWIO_GCC_RPMH_SHUB_MSS_MCDMA_MEMNOC_PERF6_DFSR_SRC_SEL_SRC5_FVAL                                        0x5
+#define HWIO_GCC_RPMH_SHUB_MSS_MCDMA_MEMNOC_PERF6_DFSR_SRC_SEL_SRC6_FVAL                                        0x6
+#define HWIO_GCC_RPMH_SHUB_MSS_MCDMA_MEMNOC_PERF6_DFSR_SRC_SEL_SRC7_FVAL                                        0x7
+#define HWIO_GCC_RPMH_SHUB_MSS_MCDMA_MEMNOC_PERF6_DFSR_SRC_DIV_BMSK                                            0x1f
+#define HWIO_GCC_RPMH_SHUB_MSS_MCDMA_MEMNOC_PERF6_DFSR_SRC_DIV_SHFT                                             0x0
+#define HWIO_GCC_RPMH_SHUB_MSS_MCDMA_MEMNOC_PERF6_DFSR_SRC_DIV_BYPASS_FVAL                                      0x0
+#define HWIO_GCC_RPMH_SHUB_MSS_MCDMA_MEMNOC_PERF6_DFSR_SRC_DIV_DIV1_FVAL                                        0x1
+#define HWIO_GCC_RPMH_SHUB_MSS_MCDMA_MEMNOC_PERF6_DFSR_SRC_DIV_DIV1_5_FVAL                                      0x2
+#define HWIO_GCC_RPMH_SHUB_MSS_MCDMA_MEMNOC_PERF6_DFSR_SRC_DIV_DIV2_FVAL                                        0x3
+#define HWIO_GCC_RPMH_SHUB_MSS_MCDMA_MEMNOC_PERF6_DFSR_SRC_DIV_DIV2_5_FVAL                                      0x4
+#define HWIO_GCC_RPMH_SHUB_MSS_MCDMA_MEMNOC_PERF6_DFSR_SRC_DIV_DIV3_FVAL                                        0x5
+#define HWIO_GCC_RPMH_SHUB_MSS_MCDMA_MEMNOC_PERF6_DFSR_SRC_DIV_DIV3_5_FVAL                                      0x6
+#define HWIO_GCC_RPMH_SHUB_MSS_MCDMA_MEMNOC_PERF6_DFSR_SRC_DIV_DIV4_FVAL                                        0x7
+#define HWIO_GCC_RPMH_SHUB_MSS_MCDMA_MEMNOC_PERF6_DFSR_SRC_DIV_DIV4_5_FVAL                                      0x8
+#define HWIO_GCC_RPMH_SHUB_MSS_MCDMA_MEMNOC_PERF6_DFSR_SRC_DIV_DIV5_FVAL                                        0x9
+#define HWIO_GCC_RPMH_SHUB_MSS_MCDMA_MEMNOC_PERF6_DFSR_SRC_DIV_DIV5_5_FVAL                                      0xa
+#define HWIO_GCC_RPMH_SHUB_MSS_MCDMA_MEMNOC_PERF6_DFSR_SRC_DIV_DIV6_FVAL                                        0xb
+#define HWIO_GCC_RPMH_SHUB_MSS_MCDMA_MEMNOC_PERF6_DFSR_SRC_DIV_DIV6_5_FVAL                                      0xc
+#define HWIO_GCC_RPMH_SHUB_MSS_MCDMA_MEMNOC_PERF6_DFSR_SRC_DIV_DIV7_FVAL                                        0xd
+#define HWIO_GCC_RPMH_SHUB_MSS_MCDMA_MEMNOC_PERF6_DFSR_SRC_DIV_DIV7_5_FVAL                                      0xe
+#define HWIO_GCC_RPMH_SHUB_MSS_MCDMA_MEMNOC_PERF6_DFSR_SRC_DIV_DIV8_FVAL                                        0xf
+#define HWIO_GCC_RPMH_SHUB_MSS_MCDMA_MEMNOC_PERF6_DFSR_SRC_DIV_DIV8_5_FVAL                                     0x10
+#define HWIO_GCC_RPMH_SHUB_MSS_MCDMA_MEMNOC_PERF6_DFSR_SRC_DIV_DIV9_FVAL                                       0x11
+#define HWIO_GCC_RPMH_SHUB_MSS_MCDMA_MEMNOC_PERF6_DFSR_SRC_DIV_DIV9_5_FVAL                                     0x12
+#define HWIO_GCC_RPMH_SHUB_MSS_MCDMA_MEMNOC_PERF6_DFSR_SRC_DIV_DIV10_FVAL                                      0x13
+#define HWIO_GCC_RPMH_SHUB_MSS_MCDMA_MEMNOC_PERF6_DFSR_SRC_DIV_DIV10_5_FVAL                                    0x14
+#define HWIO_GCC_RPMH_SHUB_MSS_MCDMA_MEMNOC_PERF6_DFSR_SRC_DIV_DIV11_FVAL                                      0x15
+#define HWIO_GCC_RPMH_SHUB_MSS_MCDMA_MEMNOC_PERF6_DFSR_SRC_DIV_DIV11_5_FVAL                                    0x16
+#define HWIO_GCC_RPMH_SHUB_MSS_MCDMA_MEMNOC_PERF6_DFSR_SRC_DIV_DIV12_FVAL                                      0x17
+#define HWIO_GCC_RPMH_SHUB_MSS_MCDMA_MEMNOC_PERF6_DFSR_SRC_DIV_DIV12_5_FVAL                                    0x18
+#define HWIO_GCC_RPMH_SHUB_MSS_MCDMA_MEMNOC_PERF6_DFSR_SRC_DIV_DIV13_FVAL                                      0x19
+#define HWIO_GCC_RPMH_SHUB_MSS_MCDMA_MEMNOC_PERF6_DFSR_SRC_DIV_DIV13_5_FVAL                                    0x1a
+#define HWIO_GCC_RPMH_SHUB_MSS_MCDMA_MEMNOC_PERF6_DFSR_SRC_DIV_DIV14_FVAL                                      0x1b
+#define HWIO_GCC_RPMH_SHUB_MSS_MCDMA_MEMNOC_PERF6_DFSR_SRC_DIV_DIV14_5_FVAL                                    0x1c
+#define HWIO_GCC_RPMH_SHUB_MSS_MCDMA_MEMNOC_PERF6_DFSR_SRC_DIV_DIV15_FVAL                                      0x1d
+#define HWIO_GCC_RPMH_SHUB_MSS_MCDMA_MEMNOC_PERF6_DFSR_SRC_DIV_DIV15_5_FVAL                                    0x1e
+#define HWIO_GCC_RPMH_SHUB_MSS_MCDMA_MEMNOC_PERF6_DFSR_SRC_DIV_DIV16_FVAL                                      0x1f
+
+#define HWIO_GCC_RPMH_SHUB_MSS_MCDMA_MEMNOC_PERF7_DFSR_ADDR                                              (GCC_CLK_CTL_REG_REG_BASE      + 0x0003b050)
+#define HWIO_GCC_RPMH_SHUB_MSS_MCDMA_MEMNOC_PERF7_DFSR_PHYS                                              (GCC_CLK_CTL_REG_REG_BASE_PHYS + 0x0003b050)
+#define HWIO_GCC_RPMH_SHUB_MSS_MCDMA_MEMNOC_PERF7_DFSR_OFFS                                              (GCC_CLK_CTL_REG_REG_BASE_OFFS + 0x0003b050)
+#define HWIO_GCC_RPMH_SHUB_MSS_MCDMA_MEMNOC_PERF7_DFSR_RMSK                                                   0x71f
+#define HWIO_GCC_RPMH_SHUB_MSS_MCDMA_MEMNOC_PERF7_DFSR_ATTR                                                     0x3
+#define HWIO_GCC_RPMH_SHUB_MSS_MCDMA_MEMNOC_PERF7_DFSR_IN          \
+        in_dword_masked(HWIO_GCC_RPMH_SHUB_MSS_MCDMA_MEMNOC_PERF7_DFSR_ADDR, HWIO_GCC_RPMH_SHUB_MSS_MCDMA_MEMNOC_PERF7_DFSR_RMSK)
+#define HWIO_GCC_RPMH_SHUB_MSS_MCDMA_MEMNOC_PERF7_DFSR_INM(m)      \
+        in_dword_masked(HWIO_GCC_RPMH_SHUB_MSS_MCDMA_MEMNOC_PERF7_DFSR_ADDR, m)
+#define HWIO_GCC_RPMH_SHUB_MSS_MCDMA_MEMNOC_PERF7_DFSR_OUT(v)      \
+        out_dword(HWIO_GCC_RPMH_SHUB_MSS_MCDMA_MEMNOC_PERF7_DFSR_ADDR,v)
+#define HWIO_GCC_RPMH_SHUB_MSS_MCDMA_MEMNOC_PERF7_DFSR_OUTM(m,v) \
+        out_dword_masked_ns(HWIO_GCC_RPMH_SHUB_MSS_MCDMA_MEMNOC_PERF7_DFSR_ADDR,m,v,HWIO_GCC_RPMH_SHUB_MSS_MCDMA_MEMNOC_PERF7_DFSR_IN)
+#define HWIO_GCC_RPMH_SHUB_MSS_MCDMA_MEMNOC_PERF7_DFSR_SRC_SEL_BMSK                                           0x700
+#define HWIO_GCC_RPMH_SHUB_MSS_MCDMA_MEMNOC_PERF7_DFSR_SRC_SEL_SHFT                                             0x8
+#define HWIO_GCC_RPMH_SHUB_MSS_MCDMA_MEMNOC_PERF7_DFSR_SRC_SEL_SRC0_FVAL                                        0x0
+#define HWIO_GCC_RPMH_SHUB_MSS_MCDMA_MEMNOC_PERF7_DFSR_SRC_SEL_SRC1_FVAL                                        0x1
+#define HWIO_GCC_RPMH_SHUB_MSS_MCDMA_MEMNOC_PERF7_DFSR_SRC_SEL_SRC2_FVAL                                        0x2
+#define HWIO_GCC_RPMH_SHUB_MSS_MCDMA_MEMNOC_PERF7_DFSR_SRC_SEL_SRC3_FVAL                                        0x3
+#define HWIO_GCC_RPMH_SHUB_MSS_MCDMA_MEMNOC_PERF7_DFSR_SRC_SEL_SRC4_FVAL                                        0x4
+#define HWIO_GCC_RPMH_SHUB_MSS_MCDMA_MEMNOC_PERF7_DFSR_SRC_SEL_SRC5_FVAL                                        0x5
+#define HWIO_GCC_RPMH_SHUB_MSS_MCDMA_MEMNOC_PERF7_DFSR_SRC_SEL_SRC6_FVAL                                        0x6
+#define HWIO_GCC_RPMH_SHUB_MSS_MCDMA_MEMNOC_PERF7_DFSR_SRC_SEL_SRC7_FVAL                                        0x7
+#define HWIO_GCC_RPMH_SHUB_MSS_MCDMA_MEMNOC_PERF7_DFSR_SRC_DIV_BMSK                                            0x1f
+#define HWIO_GCC_RPMH_SHUB_MSS_MCDMA_MEMNOC_PERF7_DFSR_SRC_DIV_SHFT                                             0x0
+#define HWIO_GCC_RPMH_SHUB_MSS_MCDMA_MEMNOC_PERF7_DFSR_SRC_DIV_BYPASS_FVAL                                      0x0
+#define HWIO_GCC_RPMH_SHUB_MSS_MCDMA_MEMNOC_PERF7_DFSR_SRC_DIV_DIV1_FVAL                                        0x1
+#define HWIO_GCC_RPMH_SHUB_MSS_MCDMA_MEMNOC_PERF7_DFSR_SRC_DIV_DIV1_5_FVAL                                      0x2
+#define HWIO_GCC_RPMH_SHUB_MSS_MCDMA_MEMNOC_PERF7_DFSR_SRC_DIV_DIV2_FVAL                                        0x3
+#define HWIO_GCC_RPMH_SHUB_MSS_MCDMA_MEMNOC_PERF7_DFSR_SRC_DIV_DIV2_5_FVAL                                      0x4
+#define HWIO_GCC_RPMH_SHUB_MSS_MCDMA_MEMNOC_PERF7_DFSR_SRC_DIV_DIV3_FVAL                                        0x5
+#define HWIO_GCC_RPMH_SHUB_MSS_MCDMA_MEMNOC_PERF7_DFSR_SRC_DIV_DIV3_5_FVAL                                      0x6
+#define HWIO_GCC_RPMH_SHUB_MSS_MCDMA_MEMNOC_PERF7_DFSR_SRC_DIV_DIV4_FVAL                                        0x7
+#define HWIO_GCC_RPMH_SHUB_MSS_MCDMA_MEMNOC_PERF7_DFSR_SRC_DIV_DIV4_5_FVAL                                      0x8
+#define HWIO_GCC_RPMH_SHUB_MSS_MCDMA_MEMNOC_PERF7_DFSR_SRC_DIV_DIV5_FVAL                                        0x9
+#define HWIO_GCC_RPMH_SHUB_MSS_MCDMA_MEMNOC_PERF7_DFSR_SRC_DIV_DIV5_5_FVAL                                      0xa
+#define HWIO_GCC_RPMH_SHUB_MSS_MCDMA_MEMNOC_PERF7_DFSR_SRC_DIV_DIV6_FVAL                                        0xb
+#define HWIO_GCC_RPMH_SHUB_MSS_MCDMA_MEMNOC_PERF7_DFSR_SRC_DIV_DIV6_5_FVAL                                      0xc
+#define HWIO_GCC_RPMH_SHUB_MSS_MCDMA_MEMNOC_PERF7_DFSR_SRC_DIV_DIV7_FVAL                                        0xd
+#define HWIO_GCC_RPMH_SHUB_MSS_MCDMA_MEMNOC_PERF7_DFSR_SRC_DIV_DIV7_5_FVAL                                      0xe
+#define HWIO_GCC_RPMH_SHUB_MSS_MCDMA_MEMNOC_PERF7_DFSR_SRC_DIV_DIV8_FVAL                                        0xf
+#define HWIO_GCC_RPMH_SHUB_MSS_MCDMA_MEMNOC_PERF7_DFSR_SRC_DIV_DIV8_5_FVAL                                     0x10
+#define HWIO_GCC_RPMH_SHUB_MSS_MCDMA_MEMNOC_PERF7_DFSR_SRC_DIV_DIV9_FVAL                                       0x11
+#define HWIO_GCC_RPMH_SHUB_MSS_MCDMA_MEMNOC_PERF7_DFSR_SRC_DIV_DIV9_5_FVAL                                     0x12
+#define HWIO_GCC_RPMH_SHUB_MSS_MCDMA_MEMNOC_PERF7_DFSR_SRC_DIV_DIV10_FVAL                                      0x13
+#define HWIO_GCC_RPMH_SHUB_MSS_MCDMA_MEMNOC_PERF7_DFSR_SRC_DIV_DIV10_5_FVAL                                    0x14
+#define HWIO_GCC_RPMH_SHUB_MSS_MCDMA_MEMNOC_PERF7_DFSR_SRC_DIV_DIV11_FVAL                                      0x15
+#define HWIO_GCC_RPMH_SHUB_MSS_MCDMA_MEMNOC_PERF7_DFSR_SRC_DIV_DIV11_5_FVAL                                    0x16
+#define HWIO_GCC_RPMH_SHUB_MSS_MCDMA_MEMNOC_PERF7_DFSR_SRC_DIV_DIV12_FVAL                                      0x17
+#define HWIO_GCC_RPMH_SHUB_MSS_MCDMA_MEMNOC_PERF7_DFSR_SRC_DIV_DIV12_5_FVAL                                    0x18
+#define HWIO_GCC_RPMH_SHUB_MSS_MCDMA_MEMNOC_PERF7_DFSR_SRC_DIV_DIV13_FVAL                                      0x19
+#define HWIO_GCC_RPMH_SHUB_MSS_MCDMA_MEMNOC_PERF7_DFSR_SRC_DIV_DIV13_5_FVAL                                    0x1a
+#define HWIO_GCC_RPMH_SHUB_MSS_MCDMA_MEMNOC_PERF7_DFSR_SRC_DIV_DIV14_FVAL                                      0x1b
+#define HWIO_GCC_RPMH_SHUB_MSS_MCDMA_MEMNOC_PERF7_DFSR_SRC_DIV_DIV14_5_FVAL                                    0x1c
+#define HWIO_GCC_RPMH_SHUB_MSS_MCDMA_MEMNOC_PERF7_DFSR_SRC_DIV_DIV15_FVAL                                      0x1d
+#define HWIO_GCC_RPMH_SHUB_MSS_MCDMA_MEMNOC_PERF7_DFSR_SRC_DIV_DIV15_5_FVAL                                    0x1e
+#define HWIO_GCC_RPMH_SHUB_MSS_MCDMA_MEMNOC_PERF7_DFSR_SRC_DIV_DIV16_FVAL                                      0x1f
+
+#define HWIO_GCC_RPMH_SHUB_MSS_MCDMA_MEMNOC_PERF8_DFSR_ADDR                                              (GCC_CLK_CTL_REG_REG_BASE      + 0x0003b054)
+#define HWIO_GCC_RPMH_SHUB_MSS_MCDMA_MEMNOC_PERF8_DFSR_PHYS                                              (GCC_CLK_CTL_REG_REG_BASE_PHYS + 0x0003b054)
+#define HWIO_GCC_RPMH_SHUB_MSS_MCDMA_MEMNOC_PERF8_DFSR_OFFS                                              (GCC_CLK_CTL_REG_REG_BASE_OFFS + 0x0003b054)
+#define HWIO_GCC_RPMH_SHUB_MSS_MCDMA_MEMNOC_PERF8_DFSR_RMSK                                                   0x71f
+#define HWIO_GCC_RPMH_SHUB_MSS_MCDMA_MEMNOC_PERF8_DFSR_ATTR                                                     0x3
+#define HWIO_GCC_RPMH_SHUB_MSS_MCDMA_MEMNOC_PERF8_DFSR_IN          \
+        in_dword_masked(HWIO_GCC_RPMH_SHUB_MSS_MCDMA_MEMNOC_PERF8_DFSR_ADDR, HWIO_GCC_RPMH_SHUB_MSS_MCDMA_MEMNOC_PERF8_DFSR_RMSK)
+#define HWIO_GCC_RPMH_SHUB_MSS_MCDMA_MEMNOC_PERF8_DFSR_INM(m)      \
+        in_dword_masked(HWIO_GCC_RPMH_SHUB_MSS_MCDMA_MEMNOC_PERF8_DFSR_ADDR, m)
+#define HWIO_GCC_RPMH_SHUB_MSS_MCDMA_MEMNOC_PERF8_DFSR_OUT(v)      \
+        out_dword(HWIO_GCC_RPMH_SHUB_MSS_MCDMA_MEMNOC_PERF8_DFSR_ADDR,v)
+#define HWIO_GCC_RPMH_SHUB_MSS_MCDMA_MEMNOC_PERF8_DFSR_OUTM(m,v) \
+        out_dword_masked_ns(HWIO_GCC_RPMH_SHUB_MSS_MCDMA_MEMNOC_PERF8_DFSR_ADDR,m,v,HWIO_GCC_RPMH_SHUB_MSS_MCDMA_MEMNOC_PERF8_DFSR_IN)
+#define HWIO_GCC_RPMH_SHUB_MSS_MCDMA_MEMNOC_PERF8_DFSR_SRC_SEL_BMSK                                           0x700
+#define HWIO_GCC_RPMH_SHUB_MSS_MCDMA_MEMNOC_PERF8_DFSR_SRC_SEL_SHFT                                             0x8
+#define HWIO_GCC_RPMH_SHUB_MSS_MCDMA_MEMNOC_PERF8_DFSR_SRC_SEL_SRC0_FVAL                                        0x0
+#define HWIO_GCC_RPMH_SHUB_MSS_MCDMA_MEMNOC_PERF8_DFSR_SRC_SEL_SRC1_FVAL                                        0x1
+#define HWIO_GCC_RPMH_SHUB_MSS_MCDMA_MEMNOC_PERF8_DFSR_SRC_SEL_SRC2_FVAL                                        0x2
+#define HWIO_GCC_RPMH_SHUB_MSS_MCDMA_MEMNOC_PERF8_DFSR_SRC_SEL_SRC3_FVAL                                        0x3
+#define HWIO_GCC_RPMH_SHUB_MSS_MCDMA_MEMNOC_PERF8_DFSR_SRC_SEL_SRC4_FVAL                                        0x4
+#define HWIO_GCC_RPMH_SHUB_MSS_MCDMA_MEMNOC_PERF8_DFSR_SRC_SEL_SRC5_FVAL                                        0x5
+#define HWIO_GCC_RPMH_SHUB_MSS_MCDMA_MEMNOC_PERF8_DFSR_SRC_SEL_SRC6_FVAL                                        0x6
+#define HWIO_GCC_RPMH_SHUB_MSS_MCDMA_MEMNOC_PERF8_DFSR_SRC_SEL_SRC7_FVAL                                        0x7
+#define HWIO_GCC_RPMH_SHUB_MSS_MCDMA_MEMNOC_PERF8_DFSR_SRC_DIV_BMSK                                            0x1f
+#define HWIO_GCC_RPMH_SHUB_MSS_MCDMA_MEMNOC_PERF8_DFSR_SRC_DIV_SHFT                                             0x0
+#define HWIO_GCC_RPMH_SHUB_MSS_MCDMA_MEMNOC_PERF8_DFSR_SRC_DIV_BYPASS_FVAL                                      0x0
+#define HWIO_GCC_RPMH_SHUB_MSS_MCDMA_MEMNOC_PERF8_DFSR_SRC_DIV_DIV1_FVAL                                        0x1
+#define HWIO_GCC_RPMH_SHUB_MSS_MCDMA_MEMNOC_PERF8_DFSR_SRC_DIV_DIV1_5_FVAL                                      0x2
+#define HWIO_GCC_RPMH_SHUB_MSS_MCDMA_MEMNOC_PERF8_DFSR_SRC_DIV_DIV2_FVAL                                        0x3
+#define HWIO_GCC_RPMH_SHUB_MSS_MCDMA_MEMNOC_PERF8_DFSR_SRC_DIV_DIV2_5_FVAL                                      0x4
+#define HWIO_GCC_RPMH_SHUB_MSS_MCDMA_MEMNOC_PERF8_DFSR_SRC_DIV_DIV3_FVAL                                        0x5
+#define HWIO_GCC_RPMH_SHUB_MSS_MCDMA_MEMNOC_PERF8_DFSR_SRC_DIV_DIV3_5_FVAL                                      0x6
+#define HWIO_GCC_RPMH_SHUB_MSS_MCDMA_MEMNOC_PERF8_DFSR_SRC_DIV_DIV4_FVAL                                        0x7
+#define HWIO_GCC_RPMH_SHUB_MSS_MCDMA_MEMNOC_PERF8_DFSR_SRC_DIV_DIV4_5_FVAL                                      0x8
+#define HWIO_GCC_RPMH_SHUB_MSS_MCDMA_MEMNOC_PERF8_DFSR_SRC_DIV_DIV5_FVAL                                        0x9
+#define HWIO_GCC_RPMH_SHUB_MSS_MCDMA_MEMNOC_PERF8_DFSR_SRC_DIV_DIV5_5_FVAL                                      0xa
+#define HWIO_GCC_RPMH_SHUB_MSS_MCDMA_MEMNOC_PERF8_DFSR_SRC_DIV_DIV6_FVAL                                        0xb
+#define HWIO_GCC_RPMH_SHUB_MSS_MCDMA_MEMNOC_PERF8_DFSR_SRC_DIV_DIV6_5_FVAL                                      0xc
+#define HWIO_GCC_RPMH_SHUB_MSS_MCDMA_MEMNOC_PERF8_DFSR_SRC_DIV_DIV7_FVAL                                        0xd
+#define HWIO_GCC_RPMH_SHUB_MSS_MCDMA_MEMNOC_PERF8_DFSR_SRC_DIV_DIV7_5_FVAL                                      0xe
+#define HWIO_GCC_RPMH_SHUB_MSS_MCDMA_MEMNOC_PERF8_DFSR_SRC_DIV_DIV8_FVAL                                        0xf
+#define HWIO_GCC_RPMH_SHUB_MSS_MCDMA_MEMNOC_PERF8_DFSR_SRC_DIV_DIV8_5_FVAL                                     0x10
+#define HWIO_GCC_RPMH_SHUB_MSS_MCDMA_MEMNOC_PERF8_DFSR_SRC_DIV_DIV9_FVAL                                       0x11
+#define HWIO_GCC_RPMH_SHUB_MSS_MCDMA_MEMNOC_PERF8_DFSR_SRC_DIV_DIV9_5_FVAL                                     0x12
+#define HWIO_GCC_RPMH_SHUB_MSS_MCDMA_MEMNOC_PERF8_DFSR_SRC_DIV_DIV10_FVAL                                      0x13
+#define HWIO_GCC_RPMH_SHUB_MSS_MCDMA_MEMNOC_PERF8_DFSR_SRC_DIV_DIV10_5_FVAL                                    0x14
+#define HWIO_GCC_RPMH_SHUB_MSS_MCDMA_MEMNOC_PERF8_DFSR_SRC_DIV_DIV11_FVAL                                      0x15
+#define HWIO_GCC_RPMH_SHUB_MSS_MCDMA_MEMNOC_PERF8_DFSR_SRC_DIV_DIV11_5_FVAL                                    0x16
+#define HWIO_GCC_RPMH_SHUB_MSS_MCDMA_MEMNOC_PERF8_DFSR_SRC_DIV_DIV12_FVAL                                      0x17
+#define HWIO_GCC_RPMH_SHUB_MSS_MCDMA_MEMNOC_PERF8_DFSR_SRC_DIV_DIV12_5_FVAL                                    0x18
+#define HWIO_GCC_RPMH_SHUB_MSS_MCDMA_MEMNOC_PERF8_DFSR_SRC_DIV_DIV13_FVAL                                      0x19
+#define HWIO_GCC_RPMH_SHUB_MSS_MCDMA_MEMNOC_PERF8_DFSR_SRC_DIV_DIV13_5_FVAL                                    0x1a
+#define HWIO_GCC_RPMH_SHUB_MSS_MCDMA_MEMNOC_PERF8_DFSR_SRC_DIV_DIV14_FVAL                                      0x1b
+#define HWIO_GCC_RPMH_SHUB_MSS_MCDMA_MEMNOC_PERF8_DFSR_SRC_DIV_DIV14_5_FVAL                                    0x1c
+#define HWIO_GCC_RPMH_SHUB_MSS_MCDMA_MEMNOC_PERF8_DFSR_SRC_DIV_DIV15_FVAL                                      0x1d
+#define HWIO_GCC_RPMH_SHUB_MSS_MCDMA_MEMNOC_PERF8_DFSR_SRC_DIV_DIV15_5_FVAL                                    0x1e
+#define HWIO_GCC_RPMH_SHUB_MSS_MCDMA_MEMNOC_PERF8_DFSR_SRC_DIV_DIV16_FVAL                                      0x1f
+
+#define HWIO_GCC_RPMH_SHUB_MSS_MCDMA_MEMNOC_PERF9_DFSR_ADDR                                              (GCC_CLK_CTL_REG_REG_BASE      + 0x0003b058)
+#define HWIO_GCC_RPMH_SHUB_MSS_MCDMA_MEMNOC_PERF9_DFSR_PHYS                                              (GCC_CLK_CTL_REG_REG_BASE_PHYS + 0x0003b058)
+#define HWIO_GCC_RPMH_SHUB_MSS_MCDMA_MEMNOC_PERF9_DFSR_OFFS                                              (GCC_CLK_CTL_REG_REG_BASE_OFFS + 0x0003b058)
+#define HWIO_GCC_RPMH_SHUB_MSS_MCDMA_MEMNOC_PERF9_DFSR_RMSK                                                   0x71f
+#define HWIO_GCC_RPMH_SHUB_MSS_MCDMA_MEMNOC_PERF9_DFSR_ATTR                                                     0x3
+#define HWIO_GCC_RPMH_SHUB_MSS_MCDMA_MEMNOC_PERF9_DFSR_IN          \
+        in_dword_masked(HWIO_GCC_RPMH_SHUB_MSS_MCDMA_MEMNOC_PERF9_DFSR_ADDR, HWIO_GCC_RPMH_SHUB_MSS_MCDMA_MEMNOC_PERF9_DFSR_RMSK)
+#define HWIO_GCC_RPMH_SHUB_MSS_MCDMA_MEMNOC_PERF9_DFSR_INM(m)      \
+        in_dword_masked(HWIO_GCC_RPMH_SHUB_MSS_MCDMA_MEMNOC_PERF9_DFSR_ADDR, m)
+#define HWIO_GCC_RPMH_SHUB_MSS_MCDMA_MEMNOC_PERF9_DFSR_OUT(v)      \
+        out_dword(HWIO_GCC_RPMH_SHUB_MSS_MCDMA_MEMNOC_PERF9_DFSR_ADDR,v)
+#define HWIO_GCC_RPMH_SHUB_MSS_MCDMA_MEMNOC_PERF9_DFSR_OUTM(m,v) \
+        out_dword_masked_ns(HWIO_GCC_RPMH_SHUB_MSS_MCDMA_MEMNOC_PERF9_DFSR_ADDR,m,v,HWIO_GCC_RPMH_SHUB_MSS_MCDMA_MEMNOC_PERF9_DFSR_IN)
+#define HWIO_GCC_RPMH_SHUB_MSS_MCDMA_MEMNOC_PERF9_DFSR_SRC_SEL_BMSK                                           0x700
+#define HWIO_GCC_RPMH_SHUB_MSS_MCDMA_MEMNOC_PERF9_DFSR_SRC_SEL_SHFT                                             0x8
+#define HWIO_GCC_RPMH_SHUB_MSS_MCDMA_MEMNOC_PERF9_DFSR_SRC_SEL_SRC0_FVAL                                        0x0
+#define HWIO_GCC_RPMH_SHUB_MSS_MCDMA_MEMNOC_PERF9_DFSR_SRC_SEL_SRC1_FVAL                                        0x1
+#define HWIO_GCC_RPMH_SHUB_MSS_MCDMA_MEMNOC_PERF9_DFSR_SRC_SEL_SRC2_FVAL                                        0x2
+#define HWIO_GCC_RPMH_SHUB_MSS_MCDMA_MEMNOC_PERF9_DFSR_SRC_SEL_SRC3_FVAL                                        0x3
+#define HWIO_GCC_RPMH_SHUB_MSS_MCDMA_MEMNOC_PERF9_DFSR_SRC_SEL_SRC4_FVAL                                        0x4
+#define HWIO_GCC_RPMH_SHUB_MSS_MCDMA_MEMNOC_PERF9_DFSR_SRC_SEL_SRC5_FVAL                                        0x5
+#define HWIO_GCC_RPMH_SHUB_MSS_MCDMA_MEMNOC_PERF9_DFSR_SRC_SEL_SRC6_FVAL                                        0x6
+#define HWIO_GCC_RPMH_SHUB_MSS_MCDMA_MEMNOC_PERF9_DFSR_SRC_SEL_SRC7_FVAL                                        0x7
+#define HWIO_GCC_RPMH_SHUB_MSS_MCDMA_MEMNOC_PERF9_DFSR_SRC_DIV_BMSK                                            0x1f
+#define HWIO_GCC_RPMH_SHUB_MSS_MCDMA_MEMNOC_PERF9_DFSR_SRC_DIV_SHFT                                             0x0
+#define HWIO_GCC_RPMH_SHUB_MSS_MCDMA_MEMNOC_PERF9_DFSR_SRC_DIV_BYPASS_FVAL                                      0x0
+#define HWIO_GCC_RPMH_SHUB_MSS_MCDMA_MEMNOC_PERF9_DFSR_SRC_DIV_DIV1_FVAL                                        0x1
+#define HWIO_GCC_RPMH_SHUB_MSS_MCDMA_MEMNOC_PERF9_DFSR_SRC_DIV_DIV1_5_FVAL                                      0x2
+#define HWIO_GCC_RPMH_SHUB_MSS_MCDMA_MEMNOC_PERF9_DFSR_SRC_DIV_DIV2_FVAL                                        0x3
+#define HWIO_GCC_RPMH_SHUB_MSS_MCDMA_MEMNOC_PERF9_DFSR_SRC_DIV_DIV2_5_FVAL                                      0x4
+#define HWIO_GCC_RPMH_SHUB_MSS_MCDMA_MEMNOC_PERF9_DFSR_SRC_DIV_DIV3_FVAL                                        0x5
+#define HWIO_GCC_RPMH_SHUB_MSS_MCDMA_MEMNOC_PERF9_DFSR_SRC_DIV_DIV3_5_FVAL                                      0x6
+#define HWIO_GCC_RPMH_SHUB_MSS_MCDMA_MEMNOC_PERF9_DFSR_SRC_DIV_DIV4_FVAL                                        0x7
+#define HWIO_GCC_RPMH_SHUB_MSS_MCDMA_MEMNOC_PERF9_DFSR_SRC_DIV_DIV4_5_FVAL                                      0x8
+#define HWIO_GCC_RPMH_SHUB_MSS_MCDMA_MEMNOC_PERF9_DFSR_SRC_DIV_DIV5_FVAL                                        0x9
+#define HWIO_GCC_RPMH_SHUB_MSS_MCDMA_MEMNOC_PERF9_DFSR_SRC_DIV_DIV5_5_FVAL                                      0xa
+#define HWIO_GCC_RPMH_SHUB_MSS_MCDMA_MEMNOC_PERF9_DFSR_SRC_DIV_DIV6_FVAL                                        0xb
+#define HWIO_GCC_RPMH_SHUB_MSS_MCDMA_MEMNOC_PERF9_DFSR_SRC_DIV_DIV6_5_FVAL                                      0xc
+#define HWIO_GCC_RPMH_SHUB_MSS_MCDMA_MEMNOC_PERF9_DFSR_SRC_DIV_DIV7_FVAL                                        0xd
+#define HWIO_GCC_RPMH_SHUB_MSS_MCDMA_MEMNOC_PERF9_DFSR_SRC_DIV_DIV7_5_FVAL                                      0xe
+#define HWIO_GCC_RPMH_SHUB_MSS_MCDMA_MEMNOC_PERF9_DFSR_SRC_DIV_DIV8_FVAL                                        0xf
+#define HWIO_GCC_RPMH_SHUB_MSS_MCDMA_MEMNOC_PERF9_DFSR_SRC_DIV_DIV8_5_FVAL                                     0x10
+#define HWIO_GCC_RPMH_SHUB_MSS_MCDMA_MEMNOC_PERF9_DFSR_SRC_DIV_DIV9_FVAL                                       0x11
+#define HWIO_GCC_RPMH_SHUB_MSS_MCDMA_MEMNOC_PERF9_DFSR_SRC_DIV_DIV9_5_FVAL                                     0x12
+#define HWIO_GCC_RPMH_SHUB_MSS_MCDMA_MEMNOC_PERF9_DFSR_SRC_DIV_DIV10_FVAL                                      0x13
+#define HWIO_GCC_RPMH_SHUB_MSS_MCDMA_MEMNOC_PERF9_DFSR_SRC_DIV_DIV10_5_FVAL                                    0x14
+#define HWIO_GCC_RPMH_SHUB_MSS_MCDMA_MEMNOC_PERF9_DFSR_SRC_DIV_DIV11_FVAL                                      0x15
+#define HWIO_GCC_RPMH_SHUB_MSS_MCDMA_MEMNOC_PERF9_DFSR_SRC_DIV_DIV11_5_FVAL                                    0x16
+#define HWIO_GCC_RPMH_SHUB_MSS_MCDMA_MEMNOC_PERF9_DFSR_SRC_DIV_DIV12_FVAL                                      0x17
+#define HWIO_GCC_RPMH_SHUB_MSS_MCDMA_MEMNOC_PERF9_DFSR_SRC_DIV_DIV12_5_FVAL                                    0x18
+#define HWIO_GCC_RPMH_SHUB_MSS_MCDMA_MEMNOC_PERF9_DFSR_SRC_DIV_DIV13_FVAL                                      0x19
+#define HWIO_GCC_RPMH_SHUB_MSS_MCDMA_MEMNOC_PERF9_DFSR_SRC_DIV_DIV13_5_FVAL                                    0x1a
+#define HWIO_GCC_RPMH_SHUB_MSS_MCDMA_MEMNOC_PERF9_DFSR_SRC_DIV_DIV14_FVAL                                      0x1b
+#define HWIO_GCC_RPMH_SHUB_MSS_MCDMA_MEMNOC_PERF9_DFSR_SRC_DIV_DIV14_5_FVAL                                    0x1c
+#define HWIO_GCC_RPMH_SHUB_MSS_MCDMA_MEMNOC_PERF9_DFSR_SRC_DIV_DIV15_FVAL                                      0x1d
+#define HWIO_GCC_RPMH_SHUB_MSS_MCDMA_MEMNOC_PERF9_DFSR_SRC_DIV_DIV15_5_FVAL                                    0x1e
+#define HWIO_GCC_RPMH_SHUB_MSS_MCDMA_MEMNOC_PERF9_DFSR_SRC_DIV_DIV16_FVAL                                      0x1f
+
+#define HWIO_GCC_RPMH_SHUB_MSS_MCDMA_MEMNOC_PERF10_DFSR_ADDR                                             (GCC_CLK_CTL_REG_REG_BASE      + 0x0003b05c)
+#define HWIO_GCC_RPMH_SHUB_MSS_MCDMA_MEMNOC_PERF10_DFSR_PHYS                                             (GCC_CLK_CTL_REG_REG_BASE_PHYS + 0x0003b05c)
+#define HWIO_GCC_RPMH_SHUB_MSS_MCDMA_MEMNOC_PERF10_DFSR_OFFS                                             (GCC_CLK_CTL_REG_REG_BASE_OFFS + 0x0003b05c)
+#define HWIO_GCC_RPMH_SHUB_MSS_MCDMA_MEMNOC_PERF10_DFSR_RMSK                                                  0x71f
+#define HWIO_GCC_RPMH_SHUB_MSS_MCDMA_MEMNOC_PERF10_DFSR_ATTR                                                    0x3
+#define HWIO_GCC_RPMH_SHUB_MSS_MCDMA_MEMNOC_PERF10_DFSR_IN          \
+        in_dword_masked(HWIO_GCC_RPMH_SHUB_MSS_MCDMA_MEMNOC_PERF10_DFSR_ADDR, HWIO_GCC_RPMH_SHUB_MSS_MCDMA_MEMNOC_PERF10_DFSR_RMSK)
+#define HWIO_GCC_RPMH_SHUB_MSS_MCDMA_MEMNOC_PERF10_DFSR_INM(m)      \
+        in_dword_masked(HWIO_GCC_RPMH_SHUB_MSS_MCDMA_MEMNOC_PERF10_DFSR_ADDR, m)
+#define HWIO_GCC_RPMH_SHUB_MSS_MCDMA_MEMNOC_PERF10_DFSR_OUT(v)      \
+        out_dword(HWIO_GCC_RPMH_SHUB_MSS_MCDMA_MEMNOC_PERF10_DFSR_ADDR,v)
+#define HWIO_GCC_RPMH_SHUB_MSS_MCDMA_MEMNOC_PERF10_DFSR_OUTM(m,v) \
+        out_dword_masked_ns(HWIO_GCC_RPMH_SHUB_MSS_MCDMA_MEMNOC_PERF10_DFSR_ADDR,m,v,HWIO_GCC_RPMH_SHUB_MSS_MCDMA_MEMNOC_PERF10_DFSR_IN)
+#define HWIO_GCC_RPMH_SHUB_MSS_MCDMA_MEMNOC_PERF10_DFSR_SRC_SEL_BMSK                                          0x700
+#define HWIO_GCC_RPMH_SHUB_MSS_MCDMA_MEMNOC_PERF10_DFSR_SRC_SEL_SHFT                                            0x8
+#define HWIO_GCC_RPMH_SHUB_MSS_MCDMA_MEMNOC_PERF10_DFSR_SRC_SEL_SRC0_FVAL                                       0x0
+#define HWIO_GCC_RPMH_SHUB_MSS_MCDMA_MEMNOC_PERF10_DFSR_SRC_SEL_SRC1_FVAL                                       0x1
+#define HWIO_GCC_RPMH_SHUB_MSS_MCDMA_MEMNOC_PERF10_DFSR_SRC_SEL_SRC2_FVAL                                       0x2
+#define HWIO_GCC_RPMH_SHUB_MSS_MCDMA_MEMNOC_PERF10_DFSR_SRC_SEL_SRC3_FVAL                                       0x3
+#define HWIO_GCC_RPMH_SHUB_MSS_MCDMA_MEMNOC_PERF10_DFSR_SRC_SEL_SRC4_FVAL                                       0x4
+#define HWIO_GCC_RPMH_SHUB_MSS_MCDMA_MEMNOC_PERF10_DFSR_SRC_SEL_SRC5_FVAL                                       0x5
+#define HWIO_GCC_RPMH_SHUB_MSS_MCDMA_MEMNOC_PERF10_DFSR_SRC_SEL_SRC6_FVAL                                       0x6
+#define HWIO_GCC_RPMH_SHUB_MSS_MCDMA_MEMNOC_PERF10_DFSR_SRC_SEL_SRC7_FVAL                                       0x7
+#define HWIO_GCC_RPMH_SHUB_MSS_MCDMA_MEMNOC_PERF10_DFSR_SRC_DIV_BMSK                                           0x1f
+#define HWIO_GCC_RPMH_SHUB_MSS_MCDMA_MEMNOC_PERF10_DFSR_SRC_DIV_SHFT                                            0x0
+#define HWIO_GCC_RPMH_SHUB_MSS_MCDMA_MEMNOC_PERF10_DFSR_SRC_DIV_BYPASS_FVAL                                     0x0
+#define HWIO_GCC_RPMH_SHUB_MSS_MCDMA_MEMNOC_PERF10_DFSR_SRC_DIV_DIV1_FVAL                                       0x1
+#define HWIO_GCC_RPMH_SHUB_MSS_MCDMA_MEMNOC_PERF10_DFSR_SRC_DIV_DIV1_5_FVAL                                     0x2
+#define HWIO_GCC_RPMH_SHUB_MSS_MCDMA_MEMNOC_PERF10_DFSR_SRC_DIV_DIV2_FVAL                                       0x3
+#define HWIO_GCC_RPMH_SHUB_MSS_MCDMA_MEMNOC_PERF10_DFSR_SRC_DIV_DIV2_5_FVAL                                     0x4
+#define HWIO_GCC_RPMH_SHUB_MSS_MCDMA_MEMNOC_PERF10_DFSR_SRC_DIV_DIV3_FVAL                                       0x5
+#define HWIO_GCC_RPMH_SHUB_MSS_MCDMA_MEMNOC_PERF10_DFSR_SRC_DIV_DIV3_5_FVAL                                     0x6
+#define HWIO_GCC_RPMH_SHUB_MSS_MCDMA_MEMNOC_PERF10_DFSR_SRC_DIV_DIV4_FVAL                                       0x7
+#define HWIO_GCC_RPMH_SHUB_MSS_MCDMA_MEMNOC_PERF10_DFSR_SRC_DIV_DIV4_5_FVAL                                     0x8
+#define HWIO_GCC_RPMH_SHUB_MSS_MCDMA_MEMNOC_PERF10_DFSR_SRC_DIV_DIV5_FVAL                                       0x9
+#define HWIO_GCC_RPMH_SHUB_MSS_MCDMA_MEMNOC_PERF10_DFSR_SRC_DIV_DIV5_5_FVAL                                     0xa
+#define HWIO_GCC_RPMH_SHUB_MSS_MCDMA_MEMNOC_PERF10_DFSR_SRC_DIV_DIV6_FVAL                                       0xb
+#define HWIO_GCC_RPMH_SHUB_MSS_MCDMA_MEMNOC_PERF10_DFSR_SRC_DIV_DIV6_5_FVAL                                     0xc
+#define HWIO_GCC_RPMH_SHUB_MSS_MCDMA_MEMNOC_PERF10_DFSR_SRC_DIV_DIV7_FVAL                                       0xd
+#define HWIO_GCC_RPMH_SHUB_MSS_MCDMA_MEMNOC_PERF10_DFSR_SRC_DIV_DIV7_5_FVAL                                     0xe
+#define HWIO_GCC_RPMH_SHUB_MSS_MCDMA_MEMNOC_PERF10_DFSR_SRC_DIV_DIV8_FVAL                                       0xf
+#define HWIO_GCC_RPMH_SHUB_MSS_MCDMA_MEMNOC_PERF10_DFSR_SRC_DIV_DIV8_5_FVAL                                    0x10
+#define HWIO_GCC_RPMH_SHUB_MSS_MCDMA_MEMNOC_PERF10_DFSR_SRC_DIV_DIV9_FVAL                                      0x11
+#define HWIO_GCC_RPMH_SHUB_MSS_MCDMA_MEMNOC_PERF10_DFSR_SRC_DIV_DIV9_5_FVAL                                    0x12
+#define HWIO_GCC_RPMH_SHUB_MSS_MCDMA_MEMNOC_PERF10_DFSR_SRC_DIV_DIV10_FVAL                                     0x13
+#define HWIO_GCC_RPMH_SHUB_MSS_MCDMA_MEMNOC_PERF10_DFSR_SRC_DIV_DIV10_5_FVAL                                   0x14
+#define HWIO_GCC_RPMH_SHUB_MSS_MCDMA_MEMNOC_PERF10_DFSR_SRC_DIV_DIV11_FVAL                                     0x15
+#define HWIO_GCC_RPMH_SHUB_MSS_MCDMA_MEMNOC_PERF10_DFSR_SRC_DIV_DIV11_5_FVAL                                   0x16
+#define HWIO_GCC_RPMH_SHUB_MSS_MCDMA_MEMNOC_PERF10_DFSR_SRC_DIV_DIV12_FVAL                                     0x17
+#define HWIO_GCC_RPMH_SHUB_MSS_MCDMA_MEMNOC_PERF10_DFSR_SRC_DIV_DIV12_5_FVAL                                   0x18
+#define HWIO_GCC_RPMH_SHUB_MSS_MCDMA_MEMNOC_PERF10_DFSR_SRC_DIV_DIV13_FVAL                                     0x19
+#define HWIO_GCC_RPMH_SHUB_MSS_MCDMA_MEMNOC_PERF10_DFSR_SRC_DIV_DIV13_5_FVAL                                   0x1a
+#define HWIO_GCC_RPMH_SHUB_MSS_MCDMA_MEMNOC_PERF10_DFSR_SRC_DIV_DIV14_FVAL                                     0x1b
+#define HWIO_GCC_RPMH_SHUB_MSS_MCDMA_MEMNOC_PERF10_DFSR_SRC_DIV_DIV14_5_FVAL                                   0x1c
+#define HWIO_GCC_RPMH_SHUB_MSS_MCDMA_MEMNOC_PERF10_DFSR_SRC_DIV_DIV15_FVAL                                     0x1d
+#define HWIO_GCC_RPMH_SHUB_MSS_MCDMA_MEMNOC_PERF10_DFSR_SRC_DIV_DIV15_5_FVAL                                   0x1e
+#define HWIO_GCC_RPMH_SHUB_MSS_MCDMA_MEMNOC_PERF10_DFSR_SRC_DIV_DIV16_FVAL                                     0x1f
+
+#define HWIO_GCC_RPMH_SHUB_MSS_MCDMA_MEMNOC_PERF11_DFSR_ADDR                                             (GCC_CLK_CTL_REG_REG_BASE      + 0x0003b060)
+#define HWIO_GCC_RPMH_SHUB_MSS_MCDMA_MEMNOC_PERF11_DFSR_PHYS                                             (GCC_CLK_CTL_REG_REG_BASE_PHYS + 0x0003b060)
+#define HWIO_GCC_RPMH_SHUB_MSS_MCDMA_MEMNOC_PERF11_DFSR_OFFS                                             (GCC_CLK_CTL_REG_REG_BASE_OFFS + 0x0003b060)
+#define HWIO_GCC_RPMH_SHUB_MSS_MCDMA_MEMNOC_PERF11_DFSR_RMSK                                                  0x71f
+#define HWIO_GCC_RPMH_SHUB_MSS_MCDMA_MEMNOC_PERF11_DFSR_ATTR                                                    0x3
+#define HWIO_GCC_RPMH_SHUB_MSS_MCDMA_MEMNOC_PERF11_DFSR_IN          \
+        in_dword_masked(HWIO_GCC_RPMH_SHUB_MSS_MCDMA_MEMNOC_PERF11_DFSR_ADDR, HWIO_GCC_RPMH_SHUB_MSS_MCDMA_MEMNOC_PERF11_DFSR_RMSK)
+#define HWIO_GCC_RPMH_SHUB_MSS_MCDMA_MEMNOC_PERF11_DFSR_INM(m)      \
+        in_dword_masked(HWIO_GCC_RPMH_SHUB_MSS_MCDMA_MEMNOC_PERF11_DFSR_ADDR, m)
+#define HWIO_GCC_RPMH_SHUB_MSS_MCDMA_MEMNOC_PERF11_DFSR_OUT(v)      \
+        out_dword(HWIO_GCC_RPMH_SHUB_MSS_MCDMA_MEMNOC_PERF11_DFSR_ADDR,v)
+#define HWIO_GCC_RPMH_SHUB_MSS_MCDMA_MEMNOC_PERF11_DFSR_OUTM(m,v) \
+        out_dword_masked_ns(HWIO_GCC_RPMH_SHUB_MSS_MCDMA_MEMNOC_PERF11_DFSR_ADDR,m,v,HWIO_GCC_RPMH_SHUB_MSS_MCDMA_MEMNOC_PERF11_DFSR_IN)
+#define HWIO_GCC_RPMH_SHUB_MSS_MCDMA_MEMNOC_PERF11_DFSR_SRC_SEL_BMSK                                          0x700
+#define HWIO_GCC_RPMH_SHUB_MSS_MCDMA_MEMNOC_PERF11_DFSR_SRC_SEL_SHFT                                            0x8
+#define HWIO_GCC_RPMH_SHUB_MSS_MCDMA_MEMNOC_PERF11_DFSR_SRC_SEL_SRC0_FVAL                                       0x0
+#define HWIO_GCC_RPMH_SHUB_MSS_MCDMA_MEMNOC_PERF11_DFSR_SRC_SEL_SRC1_FVAL                                       0x1
+#define HWIO_GCC_RPMH_SHUB_MSS_MCDMA_MEMNOC_PERF11_DFSR_SRC_SEL_SRC2_FVAL                                       0x2
+#define HWIO_GCC_RPMH_SHUB_MSS_MCDMA_MEMNOC_PERF11_DFSR_SRC_SEL_SRC3_FVAL                                       0x3
+#define HWIO_GCC_RPMH_SHUB_MSS_MCDMA_MEMNOC_PERF11_DFSR_SRC_SEL_SRC4_FVAL                                       0x4
+#define HWIO_GCC_RPMH_SHUB_MSS_MCDMA_MEMNOC_PERF11_DFSR_SRC_SEL_SRC5_FVAL                                       0x5
+#define HWIO_GCC_RPMH_SHUB_MSS_MCDMA_MEMNOC_PERF11_DFSR_SRC_SEL_SRC6_FVAL                                       0x6
+#define HWIO_GCC_RPMH_SHUB_MSS_MCDMA_MEMNOC_PERF11_DFSR_SRC_SEL_SRC7_FVAL                                       0x7
+#define HWIO_GCC_RPMH_SHUB_MSS_MCDMA_MEMNOC_PERF11_DFSR_SRC_DIV_BMSK                                           0x1f
+#define HWIO_GCC_RPMH_SHUB_MSS_MCDMA_MEMNOC_PERF11_DFSR_SRC_DIV_SHFT                                            0x0
+#define HWIO_GCC_RPMH_SHUB_MSS_MCDMA_MEMNOC_PERF11_DFSR_SRC_DIV_BYPASS_FVAL                                     0x0
+#define HWIO_GCC_RPMH_SHUB_MSS_MCDMA_MEMNOC_PERF11_DFSR_SRC_DIV_DIV1_FVAL                                       0x1
+#define HWIO_GCC_RPMH_SHUB_MSS_MCDMA_MEMNOC_PERF11_DFSR_SRC_DIV_DIV1_5_FVAL                                     0x2
+#define HWIO_GCC_RPMH_SHUB_MSS_MCDMA_MEMNOC_PERF11_DFSR_SRC_DIV_DIV2_FVAL                                       0x3
+#define HWIO_GCC_RPMH_SHUB_MSS_MCDMA_MEMNOC_PERF11_DFSR_SRC_DIV_DIV2_5_FVAL                                     0x4
+#define HWIO_GCC_RPMH_SHUB_MSS_MCDMA_MEMNOC_PERF11_DFSR_SRC_DIV_DIV3_FVAL                                       0x5
+#define HWIO_GCC_RPMH_SHUB_MSS_MCDMA_MEMNOC_PERF11_DFSR_SRC_DIV_DIV3_5_FVAL                                     0x6
+#define HWIO_GCC_RPMH_SHUB_MSS_MCDMA_MEMNOC_PERF11_DFSR_SRC_DIV_DIV4_FVAL                                       0x7
+#define HWIO_GCC_RPMH_SHUB_MSS_MCDMA_MEMNOC_PERF11_DFSR_SRC_DIV_DIV4_5_FVAL                                     0x8
+#define HWIO_GCC_RPMH_SHUB_MSS_MCDMA_MEMNOC_PERF11_DFSR_SRC_DIV_DIV5_FVAL                                       0x9
+#define HWIO_GCC_RPMH_SHUB_MSS_MCDMA_MEMNOC_PERF11_DFSR_SRC_DIV_DIV5_5_FVAL                                     0xa
+#define HWIO_GCC_RPMH_SHUB_MSS_MCDMA_MEMNOC_PERF11_DFSR_SRC_DIV_DIV6_FVAL                                       0xb
+#define HWIO_GCC_RPMH_SHUB_MSS_MCDMA_MEMNOC_PERF11_DFSR_SRC_DIV_DIV6_5_FVAL                                     0xc
+#define HWIO_GCC_RPMH_SHUB_MSS_MCDMA_MEMNOC_PERF11_DFSR_SRC_DIV_DIV7_FVAL                                       0xd
+#define HWIO_GCC_RPMH_SHUB_MSS_MCDMA_MEMNOC_PERF11_DFSR_SRC_DIV_DIV7_5_FVAL                                     0xe
+#define HWIO_GCC_RPMH_SHUB_MSS_MCDMA_MEMNOC_PERF11_DFSR_SRC_DIV_DIV8_FVAL                                       0xf
+#define HWIO_GCC_RPMH_SHUB_MSS_MCDMA_MEMNOC_PERF11_DFSR_SRC_DIV_DIV8_5_FVAL                                    0x10
+#define HWIO_GCC_RPMH_SHUB_MSS_MCDMA_MEMNOC_PERF11_DFSR_SRC_DIV_DIV9_FVAL                                      0x11
+#define HWIO_GCC_RPMH_SHUB_MSS_MCDMA_MEMNOC_PERF11_DFSR_SRC_DIV_DIV9_5_FVAL                                    0x12
+#define HWIO_GCC_RPMH_SHUB_MSS_MCDMA_MEMNOC_PERF11_DFSR_SRC_DIV_DIV10_FVAL                                     0x13
+#define HWIO_GCC_RPMH_SHUB_MSS_MCDMA_MEMNOC_PERF11_DFSR_SRC_DIV_DIV10_5_FVAL                                   0x14
+#define HWIO_GCC_RPMH_SHUB_MSS_MCDMA_MEMNOC_PERF11_DFSR_SRC_DIV_DIV11_FVAL                                     0x15
+#define HWIO_GCC_RPMH_SHUB_MSS_MCDMA_MEMNOC_PERF11_DFSR_SRC_DIV_DIV11_5_FVAL                                   0x16
+#define HWIO_GCC_RPMH_SHUB_MSS_MCDMA_MEMNOC_PERF11_DFSR_SRC_DIV_DIV12_FVAL                                     0x17
+#define HWIO_GCC_RPMH_SHUB_MSS_MCDMA_MEMNOC_PERF11_DFSR_SRC_DIV_DIV12_5_FVAL                                   0x18
+#define HWIO_GCC_RPMH_SHUB_MSS_MCDMA_MEMNOC_PERF11_DFSR_SRC_DIV_DIV13_FVAL                                     0x19
+#define HWIO_GCC_RPMH_SHUB_MSS_MCDMA_MEMNOC_PERF11_DFSR_SRC_DIV_DIV13_5_FVAL                                   0x1a
+#define HWIO_GCC_RPMH_SHUB_MSS_MCDMA_MEMNOC_PERF11_DFSR_SRC_DIV_DIV14_FVAL                                     0x1b
+#define HWIO_GCC_RPMH_SHUB_MSS_MCDMA_MEMNOC_PERF11_DFSR_SRC_DIV_DIV14_5_FVAL                                   0x1c
+#define HWIO_GCC_RPMH_SHUB_MSS_MCDMA_MEMNOC_PERF11_DFSR_SRC_DIV_DIV15_FVAL                                     0x1d
+#define HWIO_GCC_RPMH_SHUB_MSS_MCDMA_MEMNOC_PERF11_DFSR_SRC_DIV_DIV15_5_FVAL                                   0x1e
+#define HWIO_GCC_RPMH_SHUB_MSS_MCDMA_MEMNOC_PERF11_DFSR_SRC_DIV_DIV16_FVAL                                     0x1f
+
+#define HWIO_GCC_RPMH_SHUB_MSS_MCDMA_MEMNOC_PERF12_DFSR_ADDR                                             (GCC_CLK_CTL_REG_REG_BASE      + 0x0003b064)
+#define HWIO_GCC_RPMH_SHUB_MSS_MCDMA_MEMNOC_PERF12_DFSR_PHYS                                             (GCC_CLK_CTL_REG_REG_BASE_PHYS + 0x0003b064)
+#define HWIO_GCC_RPMH_SHUB_MSS_MCDMA_MEMNOC_PERF12_DFSR_OFFS                                             (GCC_CLK_CTL_REG_REG_BASE_OFFS + 0x0003b064)
+#define HWIO_GCC_RPMH_SHUB_MSS_MCDMA_MEMNOC_PERF12_DFSR_RMSK                                                  0x71f
+#define HWIO_GCC_RPMH_SHUB_MSS_MCDMA_MEMNOC_PERF12_DFSR_ATTR                                                    0x3
+#define HWIO_GCC_RPMH_SHUB_MSS_MCDMA_MEMNOC_PERF12_DFSR_IN          \
+        in_dword_masked(HWIO_GCC_RPMH_SHUB_MSS_MCDMA_MEMNOC_PERF12_DFSR_ADDR, HWIO_GCC_RPMH_SHUB_MSS_MCDMA_MEMNOC_PERF12_DFSR_RMSK)
+#define HWIO_GCC_RPMH_SHUB_MSS_MCDMA_MEMNOC_PERF12_DFSR_INM(m)      \
+        in_dword_masked(HWIO_GCC_RPMH_SHUB_MSS_MCDMA_MEMNOC_PERF12_DFSR_ADDR, m)
+#define HWIO_GCC_RPMH_SHUB_MSS_MCDMA_MEMNOC_PERF12_DFSR_OUT(v)      \
+        out_dword(HWIO_GCC_RPMH_SHUB_MSS_MCDMA_MEMNOC_PERF12_DFSR_ADDR,v)
+#define HWIO_GCC_RPMH_SHUB_MSS_MCDMA_MEMNOC_PERF12_DFSR_OUTM(m,v) \
+        out_dword_masked_ns(HWIO_GCC_RPMH_SHUB_MSS_MCDMA_MEMNOC_PERF12_DFSR_ADDR,m,v,HWIO_GCC_RPMH_SHUB_MSS_MCDMA_MEMNOC_PERF12_DFSR_IN)
+#define HWIO_GCC_RPMH_SHUB_MSS_MCDMA_MEMNOC_PERF12_DFSR_SRC_SEL_BMSK                                          0x700
+#define HWIO_GCC_RPMH_SHUB_MSS_MCDMA_MEMNOC_PERF12_DFSR_SRC_SEL_SHFT                                            0x8
+#define HWIO_GCC_RPMH_SHUB_MSS_MCDMA_MEMNOC_PERF12_DFSR_SRC_SEL_SRC0_FVAL                                       0x0
+#define HWIO_GCC_RPMH_SHUB_MSS_MCDMA_MEMNOC_PERF12_DFSR_SRC_SEL_SRC1_FVAL                                       0x1
+#define HWIO_GCC_RPMH_SHUB_MSS_MCDMA_MEMNOC_PERF12_DFSR_SRC_SEL_SRC2_FVAL                                       0x2
+#define HWIO_GCC_RPMH_SHUB_MSS_MCDMA_MEMNOC_PERF12_DFSR_SRC_SEL_SRC3_FVAL                                       0x3
+#define HWIO_GCC_RPMH_SHUB_MSS_MCDMA_MEMNOC_PERF12_DFSR_SRC_SEL_SRC4_FVAL                                       0x4
+#define HWIO_GCC_RPMH_SHUB_MSS_MCDMA_MEMNOC_PERF12_DFSR_SRC_SEL_SRC5_FVAL                                       0x5
+#define HWIO_GCC_RPMH_SHUB_MSS_MCDMA_MEMNOC_PERF12_DFSR_SRC_SEL_SRC6_FVAL                                       0x6
+#define HWIO_GCC_RPMH_SHUB_MSS_MCDMA_MEMNOC_PERF12_DFSR_SRC_SEL_SRC7_FVAL                                       0x7
+#define HWIO_GCC_RPMH_SHUB_MSS_MCDMA_MEMNOC_PERF12_DFSR_SRC_DIV_BMSK                                           0x1f
+#define HWIO_GCC_RPMH_SHUB_MSS_MCDMA_MEMNOC_PERF12_DFSR_SRC_DIV_SHFT                                            0x0
+#define HWIO_GCC_RPMH_SHUB_MSS_MCDMA_MEMNOC_PERF12_DFSR_SRC_DIV_BYPASS_FVAL                                     0x0
+#define HWIO_GCC_RPMH_SHUB_MSS_MCDMA_MEMNOC_PERF12_DFSR_SRC_DIV_DIV1_FVAL                                       0x1
+#define HWIO_GCC_RPMH_SHUB_MSS_MCDMA_MEMNOC_PERF12_DFSR_SRC_DIV_DIV1_5_FVAL                                     0x2
+#define HWIO_GCC_RPMH_SHUB_MSS_MCDMA_MEMNOC_PERF12_DFSR_SRC_DIV_DIV2_FVAL                                       0x3
+#define HWIO_GCC_RPMH_SHUB_MSS_MCDMA_MEMNOC_PERF12_DFSR_SRC_DIV_DIV2_5_FVAL                                     0x4
+#define HWIO_GCC_RPMH_SHUB_MSS_MCDMA_MEMNOC_PERF12_DFSR_SRC_DIV_DIV3_FVAL                                       0x5
+#define HWIO_GCC_RPMH_SHUB_MSS_MCDMA_MEMNOC_PERF12_DFSR_SRC_DIV_DIV3_5_FVAL                                     0x6
+#define HWIO_GCC_RPMH_SHUB_MSS_MCDMA_MEMNOC_PERF12_DFSR_SRC_DIV_DIV4_FVAL                                       0x7
+#define HWIO_GCC_RPMH_SHUB_MSS_MCDMA_MEMNOC_PERF12_DFSR_SRC_DIV_DIV4_5_FVAL                                     0x8
+#define HWIO_GCC_RPMH_SHUB_MSS_MCDMA_MEMNOC_PERF12_DFSR_SRC_DIV_DIV5_FVAL                                       0x9
+#define HWIO_GCC_RPMH_SHUB_MSS_MCDMA_MEMNOC_PERF12_DFSR_SRC_DIV_DIV5_5_FVAL                                     0xa
+#define HWIO_GCC_RPMH_SHUB_MSS_MCDMA_MEMNOC_PERF12_DFSR_SRC_DIV_DIV6_FVAL                                       0xb
+#define HWIO_GCC_RPMH_SHUB_MSS_MCDMA_MEMNOC_PERF12_DFSR_SRC_DIV_DIV6_5_FVAL                                     0xc
+#define HWIO_GCC_RPMH_SHUB_MSS_MCDMA_MEMNOC_PERF12_DFSR_SRC_DIV_DIV7_FVAL                                       0xd
+#define HWIO_GCC_RPMH_SHUB_MSS_MCDMA_MEMNOC_PERF12_DFSR_SRC_DIV_DIV7_5_FVAL                                     0xe
+#define HWIO_GCC_RPMH_SHUB_MSS_MCDMA_MEMNOC_PERF12_DFSR_SRC_DIV_DIV8_FVAL                                       0xf
+#define HWIO_GCC_RPMH_SHUB_MSS_MCDMA_MEMNOC_PERF12_DFSR_SRC_DIV_DIV8_5_FVAL                                    0x10
+#define HWIO_GCC_RPMH_SHUB_MSS_MCDMA_MEMNOC_PERF12_DFSR_SRC_DIV_DIV9_FVAL                                      0x11
+#define HWIO_GCC_RPMH_SHUB_MSS_MCDMA_MEMNOC_PERF12_DFSR_SRC_DIV_DIV9_5_FVAL                                    0x12
+#define HWIO_GCC_RPMH_SHUB_MSS_MCDMA_MEMNOC_PERF12_DFSR_SRC_DIV_DIV10_FVAL                                     0x13
+#define HWIO_GCC_RPMH_SHUB_MSS_MCDMA_MEMNOC_PERF12_DFSR_SRC_DIV_DIV10_5_FVAL                                   0x14
+#define HWIO_GCC_RPMH_SHUB_MSS_MCDMA_MEMNOC_PERF12_DFSR_SRC_DIV_DIV11_FVAL                                     0x15
+#define HWIO_GCC_RPMH_SHUB_MSS_MCDMA_MEMNOC_PERF12_DFSR_SRC_DIV_DIV11_5_FVAL                                   0x16
+#define HWIO_GCC_RPMH_SHUB_MSS_MCDMA_MEMNOC_PERF12_DFSR_SRC_DIV_DIV12_FVAL                                     0x17
+#define HWIO_GCC_RPMH_SHUB_MSS_MCDMA_MEMNOC_PERF12_DFSR_SRC_DIV_DIV12_5_FVAL                                   0x18
+#define HWIO_GCC_RPMH_SHUB_MSS_MCDMA_MEMNOC_PERF12_DFSR_SRC_DIV_DIV13_FVAL                                     0x19
+#define HWIO_GCC_RPMH_SHUB_MSS_MCDMA_MEMNOC_PERF12_DFSR_SRC_DIV_DIV13_5_FVAL                                   0x1a
+#define HWIO_GCC_RPMH_SHUB_MSS_MCDMA_MEMNOC_PERF12_DFSR_SRC_DIV_DIV14_FVAL                                     0x1b
+#define HWIO_GCC_RPMH_SHUB_MSS_MCDMA_MEMNOC_PERF12_DFSR_SRC_DIV_DIV14_5_FVAL                                   0x1c
+#define HWIO_GCC_RPMH_SHUB_MSS_MCDMA_MEMNOC_PERF12_DFSR_SRC_DIV_DIV15_FVAL                                     0x1d
+#define HWIO_GCC_RPMH_SHUB_MSS_MCDMA_MEMNOC_PERF12_DFSR_SRC_DIV_DIV15_5_FVAL                                   0x1e
+#define HWIO_GCC_RPMH_SHUB_MSS_MCDMA_MEMNOC_PERF12_DFSR_SRC_DIV_DIV16_FVAL                                     0x1f
+
+#define HWIO_GCC_RPMH_SHUB_MSS_MCDMA_MEMNOC_PERF13_DFSR_ADDR                                             (GCC_CLK_CTL_REG_REG_BASE      + 0x0003b068)
+#define HWIO_GCC_RPMH_SHUB_MSS_MCDMA_MEMNOC_PERF13_DFSR_PHYS                                             (GCC_CLK_CTL_REG_REG_BASE_PHYS + 0x0003b068)
+#define HWIO_GCC_RPMH_SHUB_MSS_MCDMA_MEMNOC_PERF13_DFSR_OFFS                                             (GCC_CLK_CTL_REG_REG_BASE_OFFS + 0x0003b068)
+#define HWIO_GCC_RPMH_SHUB_MSS_MCDMA_MEMNOC_PERF13_DFSR_RMSK                                                  0x71f
+#define HWIO_GCC_RPMH_SHUB_MSS_MCDMA_MEMNOC_PERF13_DFSR_ATTR                                                    0x3
+#define HWIO_GCC_RPMH_SHUB_MSS_MCDMA_MEMNOC_PERF13_DFSR_IN          \
+        in_dword_masked(HWIO_GCC_RPMH_SHUB_MSS_MCDMA_MEMNOC_PERF13_DFSR_ADDR, HWIO_GCC_RPMH_SHUB_MSS_MCDMA_MEMNOC_PERF13_DFSR_RMSK)
+#define HWIO_GCC_RPMH_SHUB_MSS_MCDMA_MEMNOC_PERF13_DFSR_INM(m)      \
+        in_dword_masked(HWIO_GCC_RPMH_SHUB_MSS_MCDMA_MEMNOC_PERF13_DFSR_ADDR, m)
+#define HWIO_GCC_RPMH_SHUB_MSS_MCDMA_MEMNOC_PERF13_DFSR_OUT(v)      \
+        out_dword(HWIO_GCC_RPMH_SHUB_MSS_MCDMA_MEMNOC_PERF13_DFSR_ADDR,v)
+#define HWIO_GCC_RPMH_SHUB_MSS_MCDMA_MEMNOC_PERF13_DFSR_OUTM(m,v) \
+        out_dword_masked_ns(HWIO_GCC_RPMH_SHUB_MSS_MCDMA_MEMNOC_PERF13_DFSR_ADDR,m,v,HWIO_GCC_RPMH_SHUB_MSS_MCDMA_MEMNOC_PERF13_DFSR_IN)
+#define HWIO_GCC_RPMH_SHUB_MSS_MCDMA_MEMNOC_PERF13_DFSR_SRC_SEL_BMSK                                          0x700
+#define HWIO_GCC_RPMH_SHUB_MSS_MCDMA_MEMNOC_PERF13_DFSR_SRC_SEL_SHFT                                            0x8
+#define HWIO_GCC_RPMH_SHUB_MSS_MCDMA_MEMNOC_PERF13_DFSR_SRC_SEL_SRC0_FVAL                                       0x0
+#define HWIO_GCC_RPMH_SHUB_MSS_MCDMA_MEMNOC_PERF13_DFSR_SRC_SEL_SRC1_FVAL                                       0x1
+#define HWIO_GCC_RPMH_SHUB_MSS_MCDMA_MEMNOC_PERF13_DFSR_SRC_SEL_SRC2_FVAL                                       0x2
+#define HWIO_GCC_RPMH_SHUB_MSS_MCDMA_MEMNOC_PERF13_DFSR_SRC_SEL_SRC3_FVAL                                       0x3
+#define HWIO_GCC_RPMH_SHUB_MSS_MCDMA_MEMNOC_PERF13_DFSR_SRC_SEL_SRC4_FVAL                                       0x4
+#define HWIO_GCC_RPMH_SHUB_MSS_MCDMA_MEMNOC_PERF13_DFSR_SRC_SEL_SRC5_FVAL                                       0x5
+#define HWIO_GCC_RPMH_SHUB_MSS_MCDMA_MEMNOC_PERF13_DFSR_SRC_SEL_SRC6_FVAL                                       0x6
+#define HWIO_GCC_RPMH_SHUB_MSS_MCDMA_MEMNOC_PERF13_DFSR_SRC_SEL_SRC7_FVAL                                       0x7
+#define HWIO_GCC_RPMH_SHUB_MSS_MCDMA_MEMNOC_PERF13_DFSR_SRC_DIV_BMSK                                           0x1f
+#define HWIO_GCC_RPMH_SHUB_MSS_MCDMA_MEMNOC_PERF13_DFSR_SRC_DIV_SHFT                                            0x0
+#define HWIO_GCC_RPMH_SHUB_MSS_MCDMA_MEMNOC_PERF13_DFSR_SRC_DIV_BYPASS_FVAL                                     0x0
+#define HWIO_GCC_RPMH_SHUB_MSS_MCDMA_MEMNOC_PERF13_DFSR_SRC_DIV_DIV1_FVAL                                       0x1
+#define HWIO_GCC_RPMH_SHUB_MSS_MCDMA_MEMNOC_PERF13_DFSR_SRC_DIV_DIV1_5_FVAL                                     0x2
+#define HWIO_GCC_RPMH_SHUB_MSS_MCDMA_MEMNOC_PERF13_DFSR_SRC_DIV_DIV2_FVAL                                       0x3
+#define HWIO_GCC_RPMH_SHUB_MSS_MCDMA_MEMNOC_PERF13_DFSR_SRC_DIV_DIV2_5_FVAL                                     0x4
+#define HWIO_GCC_RPMH_SHUB_MSS_MCDMA_MEMNOC_PERF13_DFSR_SRC_DIV_DIV3_FVAL                                       0x5
+#define HWIO_GCC_RPMH_SHUB_MSS_MCDMA_MEMNOC_PERF13_DFSR_SRC_DIV_DIV3_5_FVAL                                     0x6
+#define HWIO_GCC_RPMH_SHUB_MSS_MCDMA_MEMNOC_PERF13_DFSR_SRC_DIV_DIV4_FVAL                                       0x7
+#define HWIO_GCC_RPMH_SHUB_MSS_MCDMA_MEMNOC_PERF13_DFSR_SRC_DIV_DIV4_5_FVAL                                     0x8
+#define HWIO_GCC_RPMH_SHUB_MSS_MCDMA_MEMNOC_PERF13_DFSR_SRC_DIV_DIV5_FVAL                                       0x9
+#define HWIO_GCC_RPMH_SHUB_MSS_MCDMA_MEMNOC_PERF13_DFSR_SRC_DIV_DIV5_5_FVAL                                     0xa
+#define HWIO_GCC_RPMH_SHUB_MSS_MCDMA_MEMNOC_PERF13_DFSR_SRC_DIV_DIV6_FVAL                                       0xb
+#define HWIO_GCC_RPMH_SHUB_MSS_MCDMA_MEMNOC_PERF13_DFSR_SRC_DIV_DIV6_5_FVAL                                     0xc
+#define HWIO_GCC_RPMH_SHUB_MSS_MCDMA_MEMNOC_PERF13_DFSR_SRC_DIV_DIV7_FVAL                                       0xd
+#define HWIO_GCC_RPMH_SHUB_MSS_MCDMA_MEMNOC_PERF13_DFSR_SRC_DIV_DIV7_5_FVAL                                     0xe
+#define HWIO_GCC_RPMH_SHUB_MSS_MCDMA_MEMNOC_PERF13_DFSR_SRC_DIV_DIV8_FVAL                                       0xf
+#define HWIO_GCC_RPMH_SHUB_MSS_MCDMA_MEMNOC_PERF13_DFSR_SRC_DIV_DIV8_5_FVAL                                    0x10
+#define HWIO_GCC_RPMH_SHUB_MSS_MCDMA_MEMNOC_PERF13_DFSR_SRC_DIV_DIV9_FVAL                                      0x11
+#define HWIO_GCC_RPMH_SHUB_MSS_MCDMA_MEMNOC_PERF13_DFSR_SRC_DIV_DIV9_5_FVAL                                    0x12
+#define HWIO_GCC_RPMH_SHUB_MSS_MCDMA_MEMNOC_PERF13_DFSR_SRC_DIV_DIV10_FVAL                                     0x13
+#define HWIO_GCC_RPMH_SHUB_MSS_MCDMA_MEMNOC_PERF13_DFSR_SRC_DIV_DIV10_5_FVAL                                   0x14
+#define HWIO_GCC_RPMH_SHUB_MSS_MCDMA_MEMNOC_PERF13_DFSR_SRC_DIV_DIV11_FVAL                                     0x15
+#define HWIO_GCC_RPMH_SHUB_MSS_MCDMA_MEMNOC_PERF13_DFSR_SRC_DIV_DIV11_5_FVAL                                   0x16
+#define HWIO_GCC_RPMH_SHUB_MSS_MCDMA_MEMNOC_PERF13_DFSR_SRC_DIV_DIV12_FVAL                                     0x17
+#define HWIO_GCC_RPMH_SHUB_MSS_MCDMA_MEMNOC_PERF13_DFSR_SRC_DIV_DIV12_5_FVAL                                   0x18
+#define HWIO_GCC_RPMH_SHUB_MSS_MCDMA_MEMNOC_PERF13_DFSR_SRC_DIV_DIV13_FVAL                                     0x19
+#define HWIO_GCC_RPMH_SHUB_MSS_MCDMA_MEMNOC_PERF13_DFSR_SRC_DIV_DIV13_5_FVAL                                   0x1a
+#define HWIO_GCC_RPMH_SHUB_MSS_MCDMA_MEMNOC_PERF13_DFSR_SRC_DIV_DIV14_FVAL                                     0x1b
+#define HWIO_GCC_RPMH_SHUB_MSS_MCDMA_MEMNOC_PERF13_DFSR_SRC_DIV_DIV14_5_FVAL                                   0x1c
+#define HWIO_GCC_RPMH_SHUB_MSS_MCDMA_MEMNOC_PERF13_DFSR_SRC_DIV_DIV15_FVAL                                     0x1d
+#define HWIO_GCC_RPMH_SHUB_MSS_MCDMA_MEMNOC_PERF13_DFSR_SRC_DIV_DIV15_5_FVAL                                   0x1e
+#define HWIO_GCC_RPMH_SHUB_MSS_MCDMA_MEMNOC_PERF13_DFSR_SRC_DIV_DIV16_FVAL                                     0x1f
+
+#define HWIO_GCC_RPMH_SHUB_MSS_MCDMA_MEMNOC_PERF14_DFSR_ADDR                                             (GCC_CLK_CTL_REG_REG_BASE      + 0x0003b06c)
+#define HWIO_GCC_RPMH_SHUB_MSS_MCDMA_MEMNOC_PERF14_DFSR_PHYS                                             (GCC_CLK_CTL_REG_REG_BASE_PHYS + 0x0003b06c)
+#define HWIO_GCC_RPMH_SHUB_MSS_MCDMA_MEMNOC_PERF14_DFSR_OFFS                                             (GCC_CLK_CTL_REG_REG_BASE_OFFS + 0x0003b06c)
+#define HWIO_GCC_RPMH_SHUB_MSS_MCDMA_MEMNOC_PERF14_DFSR_RMSK                                                  0x71f
+#define HWIO_GCC_RPMH_SHUB_MSS_MCDMA_MEMNOC_PERF14_DFSR_ATTR                                                    0x3
+#define HWIO_GCC_RPMH_SHUB_MSS_MCDMA_MEMNOC_PERF14_DFSR_IN          \
+        in_dword_masked(HWIO_GCC_RPMH_SHUB_MSS_MCDMA_MEMNOC_PERF14_DFSR_ADDR, HWIO_GCC_RPMH_SHUB_MSS_MCDMA_MEMNOC_PERF14_DFSR_RMSK)
+#define HWIO_GCC_RPMH_SHUB_MSS_MCDMA_MEMNOC_PERF14_DFSR_INM(m)      \
+        in_dword_masked(HWIO_GCC_RPMH_SHUB_MSS_MCDMA_MEMNOC_PERF14_DFSR_ADDR, m)
+#define HWIO_GCC_RPMH_SHUB_MSS_MCDMA_MEMNOC_PERF14_DFSR_OUT(v)      \
+        out_dword(HWIO_GCC_RPMH_SHUB_MSS_MCDMA_MEMNOC_PERF14_DFSR_ADDR,v)
+#define HWIO_GCC_RPMH_SHUB_MSS_MCDMA_MEMNOC_PERF14_DFSR_OUTM(m,v) \
+        out_dword_masked_ns(HWIO_GCC_RPMH_SHUB_MSS_MCDMA_MEMNOC_PERF14_DFSR_ADDR,m,v,HWIO_GCC_RPMH_SHUB_MSS_MCDMA_MEMNOC_PERF14_DFSR_IN)
+#define HWIO_GCC_RPMH_SHUB_MSS_MCDMA_MEMNOC_PERF14_DFSR_SRC_SEL_BMSK                                          0x700
+#define HWIO_GCC_RPMH_SHUB_MSS_MCDMA_MEMNOC_PERF14_DFSR_SRC_SEL_SHFT                                            0x8
+#define HWIO_GCC_RPMH_SHUB_MSS_MCDMA_MEMNOC_PERF14_DFSR_SRC_SEL_SRC0_FVAL                                       0x0
+#define HWIO_GCC_RPMH_SHUB_MSS_MCDMA_MEMNOC_PERF14_DFSR_SRC_SEL_SRC1_FVAL                                       0x1
+#define HWIO_GCC_RPMH_SHUB_MSS_MCDMA_MEMNOC_PERF14_DFSR_SRC_SEL_SRC2_FVAL                                       0x2
+#define HWIO_GCC_RPMH_SHUB_MSS_MCDMA_MEMNOC_PERF14_DFSR_SRC_SEL_SRC3_FVAL                                       0x3
+#define HWIO_GCC_RPMH_SHUB_MSS_MCDMA_MEMNOC_PERF14_DFSR_SRC_SEL_SRC4_FVAL                                       0x4
+#define HWIO_GCC_RPMH_SHUB_MSS_MCDMA_MEMNOC_PERF14_DFSR_SRC_SEL_SRC5_FVAL                                       0x5
+#define HWIO_GCC_RPMH_SHUB_MSS_MCDMA_MEMNOC_PERF14_DFSR_SRC_SEL_SRC6_FVAL                                       0x6
+#define HWIO_GCC_RPMH_SHUB_MSS_MCDMA_MEMNOC_PERF14_DFSR_SRC_SEL_SRC7_FVAL                                       0x7
+#define HWIO_GCC_RPMH_SHUB_MSS_MCDMA_MEMNOC_PERF14_DFSR_SRC_DIV_BMSK                                           0x1f
+#define HWIO_GCC_RPMH_SHUB_MSS_MCDMA_MEMNOC_PERF14_DFSR_SRC_DIV_SHFT                                            0x0
+#define HWIO_GCC_RPMH_SHUB_MSS_MCDMA_MEMNOC_PERF14_DFSR_SRC_DIV_BYPASS_FVAL                                     0x0
+#define HWIO_GCC_RPMH_SHUB_MSS_MCDMA_MEMNOC_PERF14_DFSR_SRC_DIV_DIV1_FVAL                                       0x1
+#define HWIO_GCC_RPMH_SHUB_MSS_MCDMA_MEMNOC_PERF14_DFSR_SRC_DIV_DIV1_5_FVAL                                     0x2
+#define HWIO_GCC_RPMH_SHUB_MSS_MCDMA_MEMNOC_PERF14_DFSR_SRC_DIV_DIV2_FVAL                                       0x3
+#define HWIO_GCC_RPMH_SHUB_MSS_MCDMA_MEMNOC_PERF14_DFSR_SRC_DIV_DIV2_5_FVAL                                     0x4
+#define HWIO_GCC_RPMH_SHUB_MSS_MCDMA_MEMNOC_PERF14_DFSR_SRC_DIV_DIV3_FVAL                                       0x5
+#define HWIO_GCC_RPMH_SHUB_MSS_MCDMA_MEMNOC_PERF14_DFSR_SRC_DIV_DIV3_5_FVAL                                     0x6
+#define HWIO_GCC_RPMH_SHUB_MSS_MCDMA_MEMNOC_PERF14_DFSR_SRC_DIV_DIV4_FVAL                                       0x7
+#define HWIO_GCC_RPMH_SHUB_MSS_MCDMA_MEMNOC_PERF14_DFSR_SRC_DIV_DIV4_5_FVAL                                     0x8
+#define HWIO_GCC_RPMH_SHUB_MSS_MCDMA_MEMNOC_PERF14_DFSR_SRC_DIV_DIV5_FVAL                                       0x9
+#define HWIO_GCC_RPMH_SHUB_MSS_MCDMA_MEMNOC_PERF14_DFSR_SRC_DIV_DIV5_5_FVAL                                     0xa
+#define HWIO_GCC_RPMH_SHUB_MSS_MCDMA_MEMNOC_PERF14_DFSR_SRC_DIV_DIV6_FVAL                                       0xb
+#define HWIO_GCC_RPMH_SHUB_MSS_MCDMA_MEMNOC_PERF14_DFSR_SRC_DIV_DIV6_5_FVAL                                     0xc
+#define HWIO_GCC_RPMH_SHUB_MSS_MCDMA_MEMNOC_PERF14_DFSR_SRC_DIV_DIV7_FVAL                                       0xd
+#define HWIO_GCC_RPMH_SHUB_MSS_MCDMA_MEMNOC_PERF14_DFSR_SRC_DIV_DIV7_5_FVAL                                     0xe
+#define HWIO_GCC_RPMH_SHUB_MSS_MCDMA_MEMNOC_PERF14_DFSR_SRC_DIV_DIV8_FVAL                                       0xf
+#define HWIO_GCC_RPMH_SHUB_MSS_MCDMA_MEMNOC_PERF14_DFSR_SRC_DIV_DIV8_5_FVAL                                    0x10
+#define HWIO_GCC_RPMH_SHUB_MSS_MCDMA_MEMNOC_PERF14_DFSR_SRC_DIV_DIV9_FVAL                                      0x11
+#define HWIO_GCC_RPMH_SHUB_MSS_MCDMA_MEMNOC_PERF14_DFSR_SRC_DIV_DIV9_5_FVAL                                    0x12
+#define HWIO_GCC_RPMH_SHUB_MSS_MCDMA_MEMNOC_PERF14_DFSR_SRC_DIV_DIV10_FVAL                                     0x13
+#define HWIO_GCC_RPMH_SHUB_MSS_MCDMA_MEMNOC_PERF14_DFSR_SRC_DIV_DIV10_5_FVAL                                   0x14
+#define HWIO_GCC_RPMH_SHUB_MSS_MCDMA_MEMNOC_PERF14_DFSR_SRC_DIV_DIV11_FVAL                                     0x15
+#define HWIO_GCC_RPMH_SHUB_MSS_MCDMA_MEMNOC_PERF14_DFSR_SRC_DIV_DIV11_5_FVAL                                   0x16
+#define HWIO_GCC_RPMH_SHUB_MSS_MCDMA_MEMNOC_PERF14_DFSR_SRC_DIV_DIV12_FVAL                                     0x17
+#define HWIO_GCC_RPMH_SHUB_MSS_MCDMA_MEMNOC_PERF14_DFSR_SRC_DIV_DIV12_5_FVAL                                   0x18
+#define HWIO_GCC_RPMH_SHUB_MSS_MCDMA_MEMNOC_PERF14_DFSR_SRC_DIV_DIV13_FVAL                                     0x19
+#define HWIO_GCC_RPMH_SHUB_MSS_MCDMA_MEMNOC_PERF14_DFSR_SRC_DIV_DIV13_5_FVAL                                   0x1a
+#define HWIO_GCC_RPMH_SHUB_MSS_MCDMA_MEMNOC_PERF14_DFSR_SRC_DIV_DIV14_FVAL                                     0x1b
+#define HWIO_GCC_RPMH_SHUB_MSS_MCDMA_MEMNOC_PERF14_DFSR_SRC_DIV_DIV14_5_FVAL                                   0x1c
+#define HWIO_GCC_RPMH_SHUB_MSS_MCDMA_MEMNOC_PERF14_DFSR_SRC_DIV_DIV15_FVAL                                     0x1d
+#define HWIO_GCC_RPMH_SHUB_MSS_MCDMA_MEMNOC_PERF14_DFSR_SRC_DIV_DIV15_5_FVAL                                   0x1e
+#define HWIO_GCC_RPMH_SHUB_MSS_MCDMA_MEMNOC_PERF14_DFSR_SRC_DIV_DIV16_FVAL                                     0x1f
+
+#define HWIO_GCC_RPMH_SHUB_MSS_MCDMA_MEMNOC_PERF15_DFSR_ADDR                                             (GCC_CLK_CTL_REG_REG_BASE      + 0x0003b070)
+#define HWIO_GCC_RPMH_SHUB_MSS_MCDMA_MEMNOC_PERF15_DFSR_PHYS                                             (GCC_CLK_CTL_REG_REG_BASE_PHYS + 0x0003b070)
+#define HWIO_GCC_RPMH_SHUB_MSS_MCDMA_MEMNOC_PERF15_DFSR_OFFS                                             (GCC_CLK_CTL_REG_REG_BASE_OFFS + 0x0003b070)
+#define HWIO_GCC_RPMH_SHUB_MSS_MCDMA_MEMNOC_PERF15_DFSR_RMSK                                                  0x71f
+#define HWIO_GCC_RPMH_SHUB_MSS_MCDMA_MEMNOC_PERF15_DFSR_ATTR                                                    0x3
+#define HWIO_GCC_RPMH_SHUB_MSS_MCDMA_MEMNOC_PERF15_DFSR_IN          \
+        in_dword_masked(HWIO_GCC_RPMH_SHUB_MSS_MCDMA_MEMNOC_PERF15_DFSR_ADDR, HWIO_GCC_RPMH_SHUB_MSS_MCDMA_MEMNOC_PERF15_DFSR_RMSK)
+#define HWIO_GCC_RPMH_SHUB_MSS_MCDMA_MEMNOC_PERF15_DFSR_INM(m)      \
+        in_dword_masked(HWIO_GCC_RPMH_SHUB_MSS_MCDMA_MEMNOC_PERF15_DFSR_ADDR, m)
+#define HWIO_GCC_RPMH_SHUB_MSS_MCDMA_MEMNOC_PERF15_DFSR_OUT(v)      \
+        out_dword(HWIO_GCC_RPMH_SHUB_MSS_MCDMA_MEMNOC_PERF15_DFSR_ADDR,v)
+#define HWIO_GCC_RPMH_SHUB_MSS_MCDMA_MEMNOC_PERF15_DFSR_OUTM(m,v) \
+        out_dword_masked_ns(HWIO_GCC_RPMH_SHUB_MSS_MCDMA_MEMNOC_PERF15_DFSR_ADDR,m,v,HWIO_GCC_RPMH_SHUB_MSS_MCDMA_MEMNOC_PERF15_DFSR_IN)
+#define HWIO_GCC_RPMH_SHUB_MSS_MCDMA_MEMNOC_PERF15_DFSR_SRC_SEL_BMSK                                          0x700
+#define HWIO_GCC_RPMH_SHUB_MSS_MCDMA_MEMNOC_PERF15_DFSR_SRC_SEL_SHFT                                            0x8
+#define HWIO_GCC_RPMH_SHUB_MSS_MCDMA_MEMNOC_PERF15_DFSR_SRC_SEL_SRC0_FVAL                                       0x0
+#define HWIO_GCC_RPMH_SHUB_MSS_MCDMA_MEMNOC_PERF15_DFSR_SRC_SEL_SRC1_FVAL                                       0x1
+#define HWIO_GCC_RPMH_SHUB_MSS_MCDMA_MEMNOC_PERF15_DFSR_SRC_SEL_SRC2_FVAL                                       0x2
+#define HWIO_GCC_RPMH_SHUB_MSS_MCDMA_MEMNOC_PERF15_DFSR_SRC_SEL_SRC3_FVAL                                       0x3
+#define HWIO_GCC_RPMH_SHUB_MSS_MCDMA_MEMNOC_PERF15_DFSR_SRC_SEL_SRC4_FVAL                                       0x4
+#define HWIO_GCC_RPMH_SHUB_MSS_MCDMA_MEMNOC_PERF15_DFSR_SRC_SEL_SRC5_FVAL                                       0x5
+#define HWIO_GCC_RPMH_SHUB_MSS_MCDMA_MEMNOC_PERF15_DFSR_SRC_SEL_SRC6_FVAL                                       0x6
+#define HWIO_GCC_RPMH_SHUB_MSS_MCDMA_MEMNOC_PERF15_DFSR_SRC_SEL_SRC7_FVAL                                       0x7
+#define HWIO_GCC_RPMH_SHUB_MSS_MCDMA_MEMNOC_PERF15_DFSR_SRC_DIV_BMSK                                           0x1f
+#define HWIO_GCC_RPMH_SHUB_MSS_MCDMA_MEMNOC_PERF15_DFSR_SRC_DIV_SHFT                                            0x0
+#define HWIO_GCC_RPMH_SHUB_MSS_MCDMA_MEMNOC_PERF15_DFSR_SRC_DIV_BYPASS_FVAL                                     0x0
+#define HWIO_GCC_RPMH_SHUB_MSS_MCDMA_MEMNOC_PERF15_DFSR_SRC_DIV_DIV1_FVAL                                       0x1
+#define HWIO_GCC_RPMH_SHUB_MSS_MCDMA_MEMNOC_PERF15_DFSR_SRC_DIV_DIV1_5_FVAL                                     0x2
+#define HWIO_GCC_RPMH_SHUB_MSS_MCDMA_MEMNOC_PERF15_DFSR_SRC_DIV_DIV2_FVAL                                       0x3
+#define HWIO_GCC_RPMH_SHUB_MSS_MCDMA_MEMNOC_PERF15_DFSR_SRC_DIV_DIV2_5_FVAL                                     0x4
+#define HWIO_GCC_RPMH_SHUB_MSS_MCDMA_MEMNOC_PERF15_DFSR_SRC_DIV_DIV3_FVAL                                       0x5
+#define HWIO_GCC_RPMH_SHUB_MSS_MCDMA_MEMNOC_PERF15_DFSR_SRC_DIV_DIV3_5_FVAL                                     0x6
+#define HWIO_GCC_RPMH_SHUB_MSS_MCDMA_MEMNOC_PERF15_DFSR_SRC_DIV_DIV4_FVAL                                       0x7
+#define HWIO_GCC_RPMH_SHUB_MSS_MCDMA_MEMNOC_PERF15_DFSR_SRC_DIV_DIV4_5_FVAL                                     0x8
+#define HWIO_GCC_RPMH_SHUB_MSS_MCDMA_MEMNOC_PERF15_DFSR_SRC_DIV_DIV5_FVAL                                       0x9
+#define HWIO_GCC_RPMH_SHUB_MSS_MCDMA_MEMNOC_PERF15_DFSR_SRC_DIV_DIV5_5_FVAL                                     0xa
+#define HWIO_GCC_RPMH_SHUB_MSS_MCDMA_MEMNOC_PERF15_DFSR_SRC_DIV_DIV6_FVAL                                       0xb
+#define HWIO_GCC_RPMH_SHUB_MSS_MCDMA_MEMNOC_PERF15_DFSR_SRC_DIV_DIV6_5_FVAL                                     0xc
+#define HWIO_GCC_RPMH_SHUB_MSS_MCDMA_MEMNOC_PERF15_DFSR_SRC_DIV_DIV7_FVAL                                       0xd
+#define HWIO_GCC_RPMH_SHUB_MSS_MCDMA_MEMNOC_PERF15_DFSR_SRC_DIV_DIV7_5_FVAL                                     0xe
+#define HWIO_GCC_RPMH_SHUB_MSS_MCDMA_MEMNOC_PERF15_DFSR_SRC_DIV_DIV8_FVAL                                       0xf
+#define HWIO_GCC_RPMH_SHUB_MSS_MCDMA_MEMNOC_PERF15_DFSR_SRC_DIV_DIV8_5_FVAL                                    0x10
+#define HWIO_GCC_RPMH_SHUB_MSS_MCDMA_MEMNOC_PERF15_DFSR_SRC_DIV_DIV9_FVAL                                      0x11
+#define HWIO_GCC_RPMH_SHUB_MSS_MCDMA_MEMNOC_PERF15_DFSR_SRC_DIV_DIV9_5_FVAL                                    0x12
+#define HWIO_GCC_RPMH_SHUB_MSS_MCDMA_MEMNOC_PERF15_DFSR_SRC_DIV_DIV10_FVAL                                     0x13
+#define HWIO_GCC_RPMH_SHUB_MSS_MCDMA_MEMNOC_PERF15_DFSR_SRC_DIV_DIV10_5_FVAL                                   0x14
+#define HWIO_GCC_RPMH_SHUB_MSS_MCDMA_MEMNOC_PERF15_DFSR_SRC_DIV_DIV11_FVAL                                     0x15
+#define HWIO_GCC_RPMH_SHUB_MSS_MCDMA_MEMNOC_PERF15_DFSR_SRC_DIV_DIV11_5_FVAL                                   0x16
+#define HWIO_GCC_RPMH_SHUB_MSS_MCDMA_MEMNOC_PERF15_DFSR_SRC_DIV_DIV12_FVAL                                     0x17
+#define HWIO_GCC_RPMH_SHUB_MSS_MCDMA_MEMNOC_PERF15_DFSR_SRC_DIV_DIV12_5_FVAL                                   0x18
+#define HWIO_GCC_RPMH_SHUB_MSS_MCDMA_MEMNOC_PERF15_DFSR_SRC_DIV_DIV13_FVAL                                     0x19
+#define HWIO_GCC_RPMH_SHUB_MSS_MCDMA_MEMNOC_PERF15_DFSR_SRC_DIV_DIV13_5_FVAL                                   0x1a
+#define HWIO_GCC_RPMH_SHUB_MSS_MCDMA_MEMNOC_PERF15_DFSR_SRC_DIV_DIV14_FVAL                                     0x1b
+#define HWIO_GCC_RPMH_SHUB_MSS_MCDMA_MEMNOC_PERF15_DFSR_SRC_DIV_DIV14_5_FVAL                                   0x1c
+#define HWIO_GCC_RPMH_SHUB_MSS_MCDMA_MEMNOC_PERF15_DFSR_SRC_DIV_DIV15_FVAL                                     0x1d
+#define HWIO_GCC_RPMH_SHUB_MSS_MCDMA_MEMNOC_PERF15_DFSR_SRC_DIV_DIV15_5_FVAL                                   0x1e
+#define HWIO_GCC_RPMH_SHUB_MSS_MCDMA_MEMNOC_PERF15_DFSR_SRC_DIV_DIV16_FVAL                                     0x1f
+
+#define HWIO_GCC_MSS_MCDMA_MEMNOC_CMD_RCGR_ADDR                                                          (GCC_CLK_CTL_REG_REG_BASE      + 0x0003b018)
+#define HWIO_GCC_MSS_MCDMA_MEMNOC_CMD_RCGR_PHYS                                                          (GCC_CLK_CTL_REG_REG_BASE_PHYS + 0x0003b018)
+#define HWIO_GCC_MSS_MCDMA_MEMNOC_CMD_RCGR_OFFS                                                          (GCC_CLK_CTL_REG_REG_BASE_OFFS + 0x0003b018)
+#define HWIO_GCC_MSS_MCDMA_MEMNOC_CMD_RCGR_RMSK                                                          0x80000013
+#define HWIO_GCC_MSS_MCDMA_MEMNOC_CMD_RCGR_ATTR                                                                 0x3
+#define HWIO_GCC_MSS_MCDMA_MEMNOC_CMD_RCGR_IN          \
+        in_dword_masked(HWIO_GCC_MSS_MCDMA_MEMNOC_CMD_RCGR_ADDR, HWIO_GCC_MSS_MCDMA_MEMNOC_CMD_RCGR_RMSK)
+#define HWIO_GCC_MSS_MCDMA_MEMNOC_CMD_RCGR_INM(m)      \
+        in_dword_masked(HWIO_GCC_MSS_MCDMA_MEMNOC_CMD_RCGR_ADDR, m)
+#define HWIO_GCC_MSS_MCDMA_MEMNOC_CMD_RCGR_OUT(v)      \
+        out_dword(HWIO_GCC_MSS_MCDMA_MEMNOC_CMD_RCGR_ADDR,v)
+#define HWIO_GCC_MSS_MCDMA_MEMNOC_CMD_RCGR_OUTM(m,v) \
+        out_dword_masked_ns(HWIO_GCC_MSS_MCDMA_MEMNOC_CMD_RCGR_ADDR,m,v,HWIO_GCC_MSS_MCDMA_MEMNOC_CMD_RCGR_IN)
+#define HWIO_GCC_MSS_MCDMA_MEMNOC_CMD_RCGR_ROOT_OFF_BMSK                                                 0x80000000
+#define HWIO_GCC_MSS_MCDMA_MEMNOC_CMD_RCGR_ROOT_OFF_SHFT                                                       0x1f
+#define HWIO_GCC_MSS_MCDMA_MEMNOC_CMD_RCGR_DIRTY_CFG_RCGR_BMSK                                                 0x10
+#define HWIO_GCC_MSS_MCDMA_MEMNOC_CMD_RCGR_DIRTY_CFG_RCGR_SHFT                                                  0x4
+#define HWIO_GCC_MSS_MCDMA_MEMNOC_CMD_RCGR_ROOT_EN_BMSK                                                         0x2
+#define HWIO_GCC_MSS_MCDMA_MEMNOC_CMD_RCGR_ROOT_EN_SHFT                                                         0x1
+#define HWIO_GCC_MSS_MCDMA_MEMNOC_CMD_RCGR_ROOT_EN_DISABLE_FVAL                                                 0x0
+#define HWIO_GCC_MSS_MCDMA_MEMNOC_CMD_RCGR_ROOT_EN_ENABLE_FVAL                                                  0x1
+#define HWIO_GCC_MSS_MCDMA_MEMNOC_CMD_RCGR_UPDATE_BMSK                                                          0x1
+#define HWIO_GCC_MSS_MCDMA_MEMNOC_CMD_RCGR_UPDATE_SHFT                                                          0x0
+#define HWIO_GCC_MSS_MCDMA_MEMNOC_CMD_RCGR_UPDATE_DISABLE_FVAL                                                  0x0
+#define HWIO_GCC_MSS_MCDMA_MEMNOC_CMD_RCGR_UPDATE_ENABLE_FVAL                                                   0x1
+
+#define HWIO_GCC_MSS_MCDMA_MEMNOC_CFG_RCGR_ADDR                                                          (GCC_CLK_CTL_REG_REG_BASE      + 0x0003b01c)
+#define HWIO_GCC_MSS_MCDMA_MEMNOC_CFG_RCGR_PHYS                                                          (GCC_CLK_CTL_REG_REG_BASE_PHYS + 0x0003b01c)
+#define HWIO_GCC_MSS_MCDMA_MEMNOC_CFG_RCGR_OFFS                                                          (GCC_CLK_CTL_REG_REG_BASE_OFFS + 0x0003b01c)
+#define HWIO_GCC_MSS_MCDMA_MEMNOC_CFG_RCGR_RMSK                                                            0x11071f
+#define HWIO_GCC_MSS_MCDMA_MEMNOC_CFG_RCGR_ATTR                                                                 0x3
+#define HWIO_GCC_MSS_MCDMA_MEMNOC_CFG_RCGR_IN          \
+        in_dword_masked(HWIO_GCC_MSS_MCDMA_MEMNOC_CFG_RCGR_ADDR, HWIO_GCC_MSS_MCDMA_MEMNOC_CFG_RCGR_RMSK)
+#define HWIO_GCC_MSS_MCDMA_MEMNOC_CFG_RCGR_INM(m)      \
+        in_dword_masked(HWIO_GCC_MSS_MCDMA_MEMNOC_CFG_RCGR_ADDR, m)
+#define HWIO_GCC_MSS_MCDMA_MEMNOC_CFG_RCGR_OUT(v)      \
+        out_dword(HWIO_GCC_MSS_MCDMA_MEMNOC_CFG_RCGR_ADDR,v)
+#define HWIO_GCC_MSS_MCDMA_MEMNOC_CFG_RCGR_OUTM(m,v) \
+        out_dword_masked_ns(HWIO_GCC_MSS_MCDMA_MEMNOC_CFG_RCGR_ADDR,m,v,HWIO_GCC_MSS_MCDMA_MEMNOC_CFG_RCGR_IN)
+#define HWIO_GCC_MSS_MCDMA_MEMNOC_CFG_RCGR_HW_CLK_CONTROL_BMSK                                             0x100000
+#define HWIO_GCC_MSS_MCDMA_MEMNOC_CFG_RCGR_HW_CLK_CONTROL_SHFT                                                 0x14
+#define HWIO_GCC_MSS_MCDMA_MEMNOC_CFG_RCGR_HW_CLK_CONTROL_DISABLE_FVAL                                          0x0
+#define HWIO_GCC_MSS_MCDMA_MEMNOC_CFG_RCGR_HW_CLK_CONTROL_ENABLE_FVAL                                           0x1
+#define HWIO_GCC_MSS_MCDMA_MEMNOC_CFG_RCGR_RCGLITE_DISABLE_BMSK                                             0x10000
+#define HWIO_GCC_MSS_MCDMA_MEMNOC_CFG_RCGR_RCGLITE_DISABLE_SHFT                                                0x10
+#define HWIO_GCC_MSS_MCDMA_MEMNOC_CFG_RCGR_RCGLITE_DISABLE_RCGLITE_ENABLED_FVAL                                 0x0
+#define HWIO_GCC_MSS_MCDMA_MEMNOC_CFG_RCGR_RCGLITE_DISABLE_RCGLITE_DISABLED_FVAL                                0x1
+#define HWIO_GCC_MSS_MCDMA_MEMNOC_CFG_RCGR_SRC_SEL_BMSK                                                       0x700
+#define HWIO_GCC_MSS_MCDMA_MEMNOC_CFG_RCGR_SRC_SEL_SHFT                                                         0x8
+#define HWIO_GCC_MSS_MCDMA_MEMNOC_CFG_RCGR_SRC_SEL_SRC0_FVAL                                                    0x0
+#define HWIO_GCC_MSS_MCDMA_MEMNOC_CFG_RCGR_SRC_SEL_SRC1_FVAL                                                    0x1
+#define HWIO_GCC_MSS_MCDMA_MEMNOC_CFG_RCGR_SRC_SEL_SRC2_FVAL                                                    0x2
+#define HWIO_GCC_MSS_MCDMA_MEMNOC_CFG_RCGR_SRC_SEL_SRC3_FVAL                                                    0x3
+#define HWIO_GCC_MSS_MCDMA_MEMNOC_CFG_RCGR_SRC_SEL_SRC4_FVAL                                                    0x4
+#define HWIO_GCC_MSS_MCDMA_MEMNOC_CFG_RCGR_SRC_SEL_SRC5_FVAL                                                    0x5
+#define HWIO_GCC_MSS_MCDMA_MEMNOC_CFG_RCGR_SRC_SEL_SRC6_FVAL                                                    0x6
+#define HWIO_GCC_MSS_MCDMA_MEMNOC_CFG_RCGR_SRC_SEL_SRC7_FVAL                                                    0x7
+#define HWIO_GCC_MSS_MCDMA_MEMNOC_CFG_RCGR_SRC_DIV_BMSK                                                        0x1f
+#define HWIO_GCC_MSS_MCDMA_MEMNOC_CFG_RCGR_SRC_DIV_SHFT                                                         0x0
+#define HWIO_GCC_MSS_MCDMA_MEMNOC_CFG_RCGR_SRC_DIV_BYPASS_FVAL                                                  0x0
+#define HWIO_GCC_MSS_MCDMA_MEMNOC_CFG_RCGR_SRC_DIV_DIV1_FVAL                                                    0x1
+#define HWIO_GCC_MSS_MCDMA_MEMNOC_CFG_RCGR_SRC_DIV_DIV1_5_FVAL                                                  0x2
+#define HWIO_GCC_MSS_MCDMA_MEMNOC_CFG_RCGR_SRC_DIV_DIV2_FVAL                                                    0x3
+#define HWIO_GCC_MSS_MCDMA_MEMNOC_CFG_RCGR_SRC_DIV_DIV2_5_FVAL                                                  0x4
+#define HWIO_GCC_MSS_MCDMA_MEMNOC_CFG_RCGR_SRC_DIV_DIV3_FVAL                                                    0x5
+#define HWIO_GCC_MSS_MCDMA_MEMNOC_CFG_RCGR_SRC_DIV_DIV3_5_FVAL                                                  0x6
+#define HWIO_GCC_MSS_MCDMA_MEMNOC_CFG_RCGR_SRC_DIV_DIV4_FVAL                                                    0x7
+#define HWIO_GCC_MSS_MCDMA_MEMNOC_CFG_RCGR_SRC_DIV_DIV4_5_FVAL                                                  0x8
+#define HWIO_GCC_MSS_MCDMA_MEMNOC_CFG_RCGR_SRC_DIV_DIV5_FVAL                                                    0x9
+#define HWIO_GCC_MSS_MCDMA_MEMNOC_CFG_RCGR_SRC_DIV_DIV5_5_FVAL                                                  0xa
+#define HWIO_GCC_MSS_MCDMA_MEMNOC_CFG_RCGR_SRC_DIV_DIV6_FVAL                                                    0xb
+#define HWIO_GCC_MSS_MCDMA_MEMNOC_CFG_RCGR_SRC_DIV_DIV6_5_FVAL                                                  0xc
+#define HWIO_GCC_MSS_MCDMA_MEMNOC_CFG_RCGR_SRC_DIV_DIV7_FVAL                                                    0xd
+#define HWIO_GCC_MSS_MCDMA_MEMNOC_CFG_RCGR_SRC_DIV_DIV7_5_FVAL                                                  0xe
+#define HWIO_GCC_MSS_MCDMA_MEMNOC_CFG_RCGR_SRC_DIV_DIV8_FVAL                                                    0xf
+#define HWIO_GCC_MSS_MCDMA_MEMNOC_CFG_RCGR_SRC_DIV_DIV8_5_FVAL                                                 0x10
+#define HWIO_GCC_MSS_MCDMA_MEMNOC_CFG_RCGR_SRC_DIV_DIV9_FVAL                                                   0x11
+#define HWIO_GCC_MSS_MCDMA_MEMNOC_CFG_RCGR_SRC_DIV_DIV9_5_FVAL                                                 0x12
+#define HWIO_GCC_MSS_MCDMA_MEMNOC_CFG_RCGR_SRC_DIV_DIV10_FVAL                                                  0x13
+#define HWIO_GCC_MSS_MCDMA_MEMNOC_CFG_RCGR_SRC_DIV_DIV10_5_FVAL                                                0x14
+#define HWIO_GCC_MSS_MCDMA_MEMNOC_CFG_RCGR_SRC_DIV_DIV11_FVAL                                                  0x15
+#define HWIO_GCC_MSS_MCDMA_MEMNOC_CFG_RCGR_SRC_DIV_DIV11_5_FVAL                                                0x16
+#define HWIO_GCC_MSS_MCDMA_MEMNOC_CFG_RCGR_SRC_DIV_DIV12_FVAL                                                  0x17
+#define HWIO_GCC_MSS_MCDMA_MEMNOC_CFG_RCGR_SRC_DIV_DIV12_5_FVAL                                                0x18
+#define HWIO_GCC_MSS_MCDMA_MEMNOC_CFG_RCGR_SRC_DIV_DIV13_FVAL                                                  0x19
+#define HWIO_GCC_MSS_MCDMA_MEMNOC_CFG_RCGR_SRC_DIV_DIV13_5_FVAL                                                0x1a
+#define HWIO_GCC_MSS_MCDMA_MEMNOC_CFG_RCGR_SRC_DIV_DIV14_FVAL                                                  0x1b
+#define HWIO_GCC_MSS_MCDMA_MEMNOC_CFG_RCGR_SRC_DIV_DIV14_5_FVAL                                                0x1c
+#define HWIO_GCC_MSS_MCDMA_MEMNOC_CFG_RCGR_SRC_DIV_DIV15_FVAL                                                  0x1d
+#define HWIO_GCC_MSS_MCDMA_MEMNOC_CFG_RCGR_SRC_DIV_DIV15_5_FVAL                                                0x1e
+#define HWIO_GCC_MSS_MCDMA_MEMNOC_CFG_RCGR_SRC_DIV_DIV16_FVAL                                                  0x1f
+
+#define HWIO_GCC_MSS_SNOC_AXI_CBCR_ADDR                                                                  (GCC_CLK_CTL_REG_REG_BASE      + 0x0003b148)
+#define HWIO_GCC_MSS_SNOC_AXI_CBCR_PHYS                                                                  (GCC_CLK_CTL_REG_REG_BASE_PHYS + 0x0003b148)
+#define HWIO_GCC_MSS_SNOC_AXI_CBCR_OFFS                                                                  (GCC_CLK_CTL_REG_REG_BASE_OFFS + 0x0003b148)
+#define HWIO_GCC_MSS_SNOC_AXI_CBCR_RMSK                                                                  0x81d00005
+#define HWIO_GCC_MSS_SNOC_AXI_CBCR_ATTR                                                                         0x3
+#define HWIO_GCC_MSS_SNOC_AXI_CBCR_IN          \
+        in_dword_masked(HWIO_GCC_MSS_SNOC_AXI_CBCR_ADDR, HWIO_GCC_MSS_SNOC_AXI_CBCR_RMSK)
+#define HWIO_GCC_MSS_SNOC_AXI_CBCR_INM(m)      \
+        in_dword_masked(HWIO_GCC_MSS_SNOC_AXI_CBCR_ADDR, m)
+#define HWIO_GCC_MSS_SNOC_AXI_CBCR_OUT(v)      \
+        out_dword(HWIO_GCC_MSS_SNOC_AXI_CBCR_ADDR,v)
+#define HWIO_GCC_MSS_SNOC_AXI_CBCR_OUTM(m,v) \
+        out_dword_masked_ns(HWIO_GCC_MSS_SNOC_AXI_CBCR_ADDR,m,v,HWIO_GCC_MSS_SNOC_AXI_CBCR_IN)
+#define HWIO_GCC_MSS_SNOC_AXI_CBCR_CLK_OFF_BMSK                                                          0x80000000
+#define HWIO_GCC_MSS_SNOC_AXI_CBCR_CLK_OFF_SHFT                                                                0x1f
+#define HWIO_GCC_MSS_SNOC_AXI_CBCR_IGNORE_ALL_ARES_BMSK                                                   0x1000000
+#define HWIO_GCC_MSS_SNOC_AXI_CBCR_IGNORE_ALL_ARES_SHFT                                                        0x18
+#define HWIO_GCC_MSS_SNOC_AXI_CBCR_IGNORE_ALL_CLK_DIS_BMSK                                                 0x800000
+#define HWIO_GCC_MSS_SNOC_AXI_CBCR_IGNORE_ALL_CLK_DIS_SHFT                                                     0x17
+#define HWIO_GCC_MSS_SNOC_AXI_CBCR_CLK_DIS_BMSK                                                            0x400000
+#define HWIO_GCC_MSS_SNOC_AXI_CBCR_CLK_DIS_SHFT                                                                0x16
+#define HWIO_GCC_MSS_SNOC_AXI_CBCR_IGNORE_RPMH_CLK_DIS_BMSK                                                0x100000
+#define HWIO_GCC_MSS_SNOC_AXI_CBCR_IGNORE_RPMH_CLK_DIS_SHFT                                                    0x14
+#define HWIO_GCC_MSS_SNOC_AXI_CBCR_CLK_ARES_BMSK                                                                0x4
+#define HWIO_GCC_MSS_SNOC_AXI_CBCR_CLK_ARES_SHFT                                                                0x2
+#define HWIO_GCC_MSS_SNOC_AXI_CBCR_CLK_ARES_NO_RESET_FVAL                                                       0x0
+#define HWIO_GCC_MSS_SNOC_AXI_CBCR_CLK_ARES_RESET_FVAL                                                          0x1
+#define HWIO_GCC_MSS_SNOC_AXI_CBCR_CLK_ENABLE_BMSK                                                              0x1
+#define HWIO_GCC_MSS_SNOC_AXI_CBCR_CLK_ENABLE_SHFT                                                              0x0
+#define HWIO_GCC_MSS_SNOC_AXI_CBCR_CLK_ENABLE_DISABLE_FVAL                                                      0x0
+#define HWIO_GCC_MSS_SNOC_AXI_CBCR_CLK_ENABLE_ENABLE_FVAL                                                       0x1
+
+#define HWIO_GCC_MSS_Q6VQ6_AXIM1_CBCR_ADDR                                                               (GCC_CLK_CTL_REG_REG_BASE      + 0x0003b14c)
+#define HWIO_GCC_MSS_Q6VQ6_AXIM1_CBCR_PHYS                                                               (GCC_CLK_CTL_REG_REG_BASE_PHYS + 0x0003b14c)
+#define HWIO_GCC_MSS_Q6VQ6_AXIM1_CBCR_OFFS                                                               (GCC_CLK_CTL_REG_REG_BASE_OFFS + 0x0003b14c)
+#define HWIO_GCC_MSS_Q6VQ6_AXIM1_CBCR_RMSK                                                               0x81d0000f
+#define HWIO_GCC_MSS_Q6VQ6_AXIM1_CBCR_ATTR                                                                      0x3
+#define HWIO_GCC_MSS_Q6VQ6_AXIM1_CBCR_IN          \
+        in_dword_masked(HWIO_GCC_MSS_Q6VQ6_AXIM1_CBCR_ADDR, HWIO_GCC_MSS_Q6VQ6_AXIM1_CBCR_RMSK)
+#define HWIO_GCC_MSS_Q6VQ6_AXIM1_CBCR_INM(m)      \
+        in_dword_masked(HWIO_GCC_MSS_Q6VQ6_AXIM1_CBCR_ADDR, m)
+#define HWIO_GCC_MSS_Q6VQ6_AXIM1_CBCR_OUT(v)      \
+        out_dword(HWIO_GCC_MSS_Q6VQ6_AXIM1_CBCR_ADDR,v)
+#define HWIO_GCC_MSS_Q6VQ6_AXIM1_CBCR_OUTM(m,v) \
+        out_dword_masked_ns(HWIO_GCC_MSS_Q6VQ6_AXIM1_CBCR_ADDR,m,v,HWIO_GCC_MSS_Q6VQ6_AXIM1_CBCR_IN)
+#define HWIO_GCC_MSS_Q6VQ6_AXIM1_CBCR_CLK_OFF_BMSK                                                       0x80000000
+#define HWIO_GCC_MSS_Q6VQ6_AXIM1_CBCR_CLK_OFF_SHFT                                                             0x1f
+#define HWIO_GCC_MSS_Q6VQ6_AXIM1_CBCR_IGNORE_ALL_ARES_BMSK                                                0x1000000
+#define HWIO_GCC_MSS_Q6VQ6_AXIM1_CBCR_IGNORE_ALL_ARES_SHFT                                                     0x18
+#define HWIO_GCC_MSS_Q6VQ6_AXIM1_CBCR_IGNORE_ALL_CLK_DIS_BMSK                                              0x800000
+#define HWIO_GCC_MSS_Q6VQ6_AXIM1_CBCR_IGNORE_ALL_CLK_DIS_SHFT                                                  0x17
+#define HWIO_GCC_MSS_Q6VQ6_AXIM1_CBCR_CLK_DIS_BMSK                                                         0x400000
+#define HWIO_GCC_MSS_Q6VQ6_AXIM1_CBCR_CLK_DIS_SHFT                                                             0x16
+#define HWIO_GCC_MSS_Q6VQ6_AXIM1_CBCR_IGNORE_RPMH_CLK_DIS_BMSK                                             0x100000
+#define HWIO_GCC_MSS_Q6VQ6_AXIM1_CBCR_IGNORE_RPMH_CLK_DIS_SHFT                                                 0x14
+#define HWIO_GCC_MSS_Q6VQ6_AXIM1_CBCR_SW_ONLY_EN_BMSK                                                           0x8
+#define HWIO_GCC_MSS_Q6VQ6_AXIM1_CBCR_SW_ONLY_EN_SHFT                                                           0x3
+#define HWIO_GCC_MSS_Q6VQ6_AXIM1_CBCR_CLK_ARES_BMSK                                                             0x4
+#define HWIO_GCC_MSS_Q6VQ6_AXIM1_CBCR_CLK_ARES_SHFT                                                             0x2
+#define HWIO_GCC_MSS_Q6VQ6_AXIM1_CBCR_CLK_ARES_NO_RESET_FVAL                                                    0x0
+#define HWIO_GCC_MSS_Q6VQ6_AXIM1_CBCR_CLK_ARES_RESET_FVAL                                                       0x1
+#define HWIO_GCC_MSS_Q6VQ6_AXIM1_CBCR_HW_CTL_BMSK                                                               0x2
+#define HWIO_GCC_MSS_Q6VQ6_AXIM1_CBCR_HW_CTL_SHFT                                                               0x1
+#define HWIO_GCC_MSS_Q6VQ6_AXIM1_CBCR_HW_CTL_DISABLE_FVAL                                                       0x0
+#define HWIO_GCC_MSS_Q6VQ6_AXIM1_CBCR_HW_CTL_ENABLE_FVAL                                                        0x1
+#define HWIO_GCC_MSS_Q6VQ6_AXIM1_CBCR_CLK_ENABLE_BMSK                                                           0x1
+#define HWIO_GCC_MSS_Q6VQ6_AXIM1_CBCR_CLK_ENABLE_SHFT                                                           0x0
+#define HWIO_GCC_MSS_Q6VQ6_AXIM1_CBCR_CLK_ENABLE_DISABLE_FVAL                                                   0x0
+#define HWIO_GCC_MSS_Q6VQ6_AXIM1_CBCR_CLK_ENABLE_ENABLE_FVAL                                                    0x1
+
+#define HWIO_GCC_QREFS_VBG_CAL_BCR_ADDR                                                                  (GCC_CLK_CTL_REG_REG_BASE      + 0x0003c000)
+#define HWIO_GCC_QREFS_VBG_CAL_BCR_PHYS                                                                  (GCC_CLK_CTL_REG_REG_BASE_PHYS + 0x0003c000)
+#define HWIO_GCC_QREFS_VBG_CAL_BCR_OFFS                                                                  (GCC_CLK_CTL_REG_REG_BASE_OFFS + 0x0003c000)
+#define HWIO_GCC_QREFS_VBG_CAL_BCR_RMSK                                                                         0x1
+#define HWIO_GCC_QREFS_VBG_CAL_BCR_ATTR                                                                         0x3
+#define HWIO_GCC_QREFS_VBG_CAL_BCR_IN          \
+        in_dword_masked(HWIO_GCC_QREFS_VBG_CAL_BCR_ADDR, HWIO_GCC_QREFS_VBG_CAL_BCR_RMSK)
+#define HWIO_GCC_QREFS_VBG_CAL_BCR_INM(m)      \
+        in_dword_masked(HWIO_GCC_QREFS_VBG_CAL_BCR_ADDR, m)
+#define HWIO_GCC_QREFS_VBG_CAL_BCR_OUT(v)      \
+        out_dword(HWIO_GCC_QREFS_VBG_CAL_BCR_ADDR,v)
+#define HWIO_GCC_QREFS_VBG_CAL_BCR_OUTM(m,v) \
+        out_dword_masked_ns(HWIO_GCC_QREFS_VBG_CAL_BCR_ADDR,m,v,HWIO_GCC_QREFS_VBG_CAL_BCR_IN)
+#define HWIO_GCC_QREFS_VBG_CAL_BCR_BLK_ARES_BMSK                                                                0x1
+#define HWIO_GCC_QREFS_VBG_CAL_BCR_BLK_ARES_SHFT                                                                0x0
+#define HWIO_GCC_QREFS_VBG_CAL_BCR_BLK_ARES_DISABLE_FVAL                                                        0x0
+#define HWIO_GCC_QREFS_VBG_CAL_BCR_BLK_ARES_ENABLE_FVAL                                                         0x1
+
+#define HWIO_GCC_QREFS_VBG_CAL_CBCR_ADDR                                                                 (GCC_CLK_CTL_REG_REG_BASE      + 0x0003c004)
+#define HWIO_GCC_QREFS_VBG_CAL_CBCR_PHYS                                                                 (GCC_CLK_CTL_REG_REG_BASE_PHYS + 0x0003c004)
+#define HWIO_GCC_QREFS_VBG_CAL_CBCR_OFFS                                                                 (GCC_CLK_CTL_REG_REG_BASE_OFFS + 0x0003c004)
+#define HWIO_GCC_QREFS_VBG_CAL_CBCR_RMSK                                                                 0x81c00005
+#define HWIO_GCC_QREFS_VBG_CAL_CBCR_ATTR                                                                        0x3
+#define HWIO_GCC_QREFS_VBG_CAL_CBCR_IN          \
+        in_dword_masked(HWIO_GCC_QREFS_VBG_CAL_CBCR_ADDR, HWIO_GCC_QREFS_VBG_CAL_CBCR_RMSK)
+#define HWIO_GCC_QREFS_VBG_CAL_CBCR_INM(m)      \
+        in_dword_masked(HWIO_GCC_QREFS_VBG_CAL_CBCR_ADDR, m)
+#define HWIO_GCC_QREFS_VBG_CAL_CBCR_OUT(v)      \
+        out_dword(HWIO_GCC_QREFS_VBG_CAL_CBCR_ADDR,v)
+#define HWIO_GCC_QREFS_VBG_CAL_CBCR_OUTM(m,v) \
+        out_dword_masked_ns(HWIO_GCC_QREFS_VBG_CAL_CBCR_ADDR,m,v,HWIO_GCC_QREFS_VBG_CAL_CBCR_IN)
+#define HWIO_GCC_QREFS_VBG_CAL_CBCR_CLK_OFF_BMSK                                                         0x80000000
+#define HWIO_GCC_QREFS_VBG_CAL_CBCR_CLK_OFF_SHFT                                                               0x1f
+#define HWIO_GCC_QREFS_VBG_CAL_CBCR_IGNORE_ALL_ARES_BMSK                                                  0x1000000
+#define HWIO_GCC_QREFS_VBG_CAL_CBCR_IGNORE_ALL_ARES_SHFT                                                       0x18
+#define HWIO_GCC_QREFS_VBG_CAL_CBCR_IGNORE_ALL_CLK_DIS_BMSK                                                0x800000
+#define HWIO_GCC_QREFS_VBG_CAL_CBCR_IGNORE_ALL_CLK_DIS_SHFT                                                    0x17
+#define HWIO_GCC_QREFS_VBG_CAL_CBCR_CLK_DIS_BMSK                                                           0x400000
+#define HWIO_GCC_QREFS_VBG_CAL_CBCR_CLK_DIS_SHFT                                                               0x16
+#define HWIO_GCC_QREFS_VBG_CAL_CBCR_CLK_ARES_BMSK                                                               0x4
+#define HWIO_GCC_QREFS_VBG_CAL_CBCR_CLK_ARES_SHFT                                                               0x2
+#define HWIO_GCC_QREFS_VBG_CAL_CBCR_CLK_ARES_NO_RESET_FVAL                                                      0x0
+#define HWIO_GCC_QREFS_VBG_CAL_CBCR_CLK_ARES_RESET_FVAL                                                         0x1
+#define HWIO_GCC_QREFS_VBG_CAL_CBCR_CLK_ENABLE_BMSK                                                             0x1
+#define HWIO_GCC_QREFS_VBG_CAL_CBCR_CLK_ENABLE_SHFT                                                             0x0
+#define HWIO_GCC_QREFS_VBG_CAL_CBCR_CLK_ENABLE_DISABLE_FVAL                                                     0x0
+#define HWIO_GCC_QREFS_VBG_CAL_CBCR_CLK_ENABLE_ENABLE_FVAL                                                      0x1
+
+#define HWIO_GCC_NAV_BCR_ADDR                                                                            (GCC_CLK_CTL_REG_REG_BASE      + 0x0003d000)
+#define HWIO_GCC_NAV_BCR_PHYS                                                                            (GCC_CLK_CTL_REG_REG_BASE_PHYS + 0x0003d000)
+#define HWIO_GCC_NAV_BCR_OFFS                                                                            (GCC_CLK_CTL_REG_REG_BASE_OFFS + 0x0003d000)
+#define HWIO_GCC_NAV_BCR_RMSK                                                                                   0x1
+#define HWIO_GCC_NAV_BCR_ATTR                                                                                   0x3
+#define HWIO_GCC_NAV_BCR_IN          \
+        in_dword_masked(HWIO_GCC_NAV_BCR_ADDR, HWIO_GCC_NAV_BCR_RMSK)
+#define HWIO_GCC_NAV_BCR_INM(m)      \
+        in_dword_masked(HWIO_GCC_NAV_BCR_ADDR, m)
+#define HWIO_GCC_NAV_BCR_OUT(v)      \
+        out_dword(HWIO_GCC_NAV_BCR_ADDR,v)
+#define HWIO_GCC_NAV_BCR_OUTM(m,v) \
+        out_dword_masked_ns(HWIO_GCC_NAV_BCR_ADDR,m,v,HWIO_GCC_NAV_BCR_IN)
+#define HWIO_GCC_NAV_BCR_BLK_ARES_BMSK                                                                          0x1
+#define HWIO_GCC_NAV_BCR_BLK_ARES_SHFT                                                                          0x0
+#define HWIO_GCC_NAV_BCR_BLK_ARES_DISABLE_FVAL                                                                  0x0
+#define HWIO_GCC_NAV_BCR_BLK_ARES_ENABLE_FVAL                                                                   0x1
+
+#define HWIO_GCC_NAV_SNOC_AXI_CBCR_ADDR                                                                  (GCC_CLK_CTL_REG_REG_BASE      + 0x0003d004)
+#define HWIO_GCC_NAV_SNOC_AXI_CBCR_PHYS                                                                  (GCC_CLK_CTL_REG_REG_BASE_PHYS + 0x0003d004)
+#define HWIO_GCC_NAV_SNOC_AXI_CBCR_OFFS                                                                  (GCC_CLK_CTL_REG_REG_BASE_OFFS + 0x0003d004)
+#define HWIO_GCC_NAV_SNOC_AXI_CBCR_RMSK                                                                  0x81d00005
+#define HWIO_GCC_NAV_SNOC_AXI_CBCR_ATTR                                                                         0x3
+#define HWIO_GCC_NAV_SNOC_AXI_CBCR_IN          \
+        in_dword_masked(HWIO_GCC_NAV_SNOC_AXI_CBCR_ADDR, HWIO_GCC_NAV_SNOC_AXI_CBCR_RMSK)
+#define HWIO_GCC_NAV_SNOC_AXI_CBCR_INM(m)      \
+        in_dword_masked(HWIO_GCC_NAV_SNOC_AXI_CBCR_ADDR, m)
+#define HWIO_GCC_NAV_SNOC_AXI_CBCR_OUT(v)      \
+        out_dword(HWIO_GCC_NAV_SNOC_AXI_CBCR_ADDR,v)
+#define HWIO_GCC_NAV_SNOC_AXI_CBCR_OUTM(m,v) \
+        out_dword_masked_ns(HWIO_GCC_NAV_SNOC_AXI_CBCR_ADDR,m,v,HWIO_GCC_NAV_SNOC_AXI_CBCR_IN)
+#define HWIO_GCC_NAV_SNOC_AXI_CBCR_CLK_OFF_BMSK                                                          0x80000000
+#define HWIO_GCC_NAV_SNOC_AXI_CBCR_CLK_OFF_SHFT                                                                0x1f
+#define HWIO_GCC_NAV_SNOC_AXI_CBCR_IGNORE_ALL_ARES_BMSK                                                   0x1000000
+#define HWIO_GCC_NAV_SNOC_AXI_CBCR_IGNORE_ALL_ARES_SHFT                                                        0x18
+#define HWIO_GCC_NAV_SNOC_AXI_CBCR_IGNORE_ALL_CLK_DIS_BMSK                                                 0x800000
+#define HWIO_GCC_NAV_SNOC_AXI_CBCR_IGNORE_ALL_CLK_DIS_SHFT                                                     0x17
+#define HWIO_GCC_NAV_SNOC_AXI_CBCR_CLK_DIS_BMSK                                                            0x400000
+#define HWIO_GCC_NAV_SNOC_AXI_CBCR_CLK_DIS_SHFT                                                                0x16
+#define HWIO_GCC_NAV_SNOC_AXI_CBCR_IGNORE_RPMH_CLK_DIS_BMSK                                                0x100000
+#define HWIO_GCC_NAV_SNOC_AXI_CBCR_IGNORE_RPMH_CLK_DIS_SHFT                                                    0x14
+#define HWIO_GCC_NAV_SNOC_AXI_CBCR_CLK_ARES_BMSK                                                                0x4
+#define HWIO_GCC_NAV_SNOC_AXI_CBCR_CLK_ARES_SHFT                                                                0x2
+#define HWIO_GCC_NAV_SNOC_AXI_CBCR_CLK_ARES_NO_RESET_FVAL                                                       0x0
+#define HWIO_GCC_NAV_SNOC_AXI_CBCR_CLK_ARES_RESET_FVAL                                                          0x1
+#define HWIO_GCC_NAV_SNOC_AXI_CBCR_CLK_ENABLE_BMSK                                                              0x1
+#define HWIO_GCC_NAV_SNOC_AXI_CBCR_CLK_ENABLE_SHFT                                                              0x0
+#define HWIO_GCC_NAV_SNOC_AXI_CBCR_CLK_ENABLE_DISABLE_FVAL                                                      0x0
+#define HWIO_GCC_NAV_SNOC_AXI_CBCR_CLK_ENABLE_ENABLE_FVAL                                                       0x1
+
+#define HWIO_GCC_GPLL4_OUT_EVEN_DIV_CDIVR_ADDR                                                           (GCC_CLK_CTL_REG_REG_BASE      + 0x0003d010)
+#define HWIO_GCC_GPLL4_OUT_EVEN_DIV_CDIVR_PHYS                                                           (GCC_CLK_CTL_REG_REG_BASE_PHYS + 0x0003d010)
+#define HWIO_GCC_GPLL4_OUT_EVEN_DIV_CDIVR_OFFS                                                           (GCC_CLK_CTL_REG_REG_BASE_OFFS + 0x0003d010)
+#define HWIO_GCC_GPLL4_OUT_EVEN_DIV_CDIVR_RMSK                                                                  0xf
+#define HWIO_GCC_GPLL4_OUT_EVEN_DIV_CDIVR_ATTR                                                                  0x3
+#define HWIO_GCC_GPLL4_OUT_EVEN_DIV_CDIVR_IN          \
+        in_dword_masked(HWIO_GCC_GPLL4_OUT_EVEN_DIV_CDIVR_ADDR, HWIO_GCC_GPLL4_OUT_EVEN_DIV_CDIVR_RMSK)
+#define HWIO_GCC_GPLL4_OUT_EVEN_DIV_CDIVR_INM(m)      \
+        in_dword_masked(HWIO_GCC_GPLL4_OUT_EVEN_DIV_CDIVR_ADDR, m)
+#define HWIO_GCC_GPLL4_OUT_EVEN_DIV_CDIVR_OUT(v)      \
+        out_dword(HWIO_GCC_GPLL4_OUT_EVEN_DIV_CDIVR_ADDR,v)
+#define HWIO_GCC_GPLL4_OUT_EVEN_DIV_CDIVR_OUTM(m,v) \
+        out_dword_masked_ns(HWIO_GCC_GPLL4_OUT_EVEN_DIV_CDIVR_ADDR,m,v,HWIO_GCC_GPLL4_OUT_EVEN_DIV_CDIVR_IN)
+#define HWIO_GCC_GPLL4_OUT_EVEN_DIV_CDIVR_CLK_DIV_BMSK                                                          0xf
+#define HWIO_GCC_GPLL4_OUT_EVEN_DIV_CDIVR_CLK_DIV_SHFT                                                          0x0
+
+#define HWIO_GCC_CM_PHY_REFGEN1_BCR_ADDR                                                                 (GCC_CLK_CTL_REG_REG_BASE      + 0x0003e000)
+#define HWIO_GCC_CM_PHY_REFGEN1_BCR_PHYS                                                                 (GCC_CLK_CTL_REG_REG_BASE_PHYS + 0x0003e000)
+#define HWIO_GCC_CM_PHY_REFGEN1_BCR_OFFS                                                                 (GCC_CLK_CTL_REG_REG_BASE_OFFS + 0x0003e000)
+#define HWIO_GCC_CM_PHY_REFGEN1_BCR_RMSK                                                                        0x1
+#define HWIO_GCC_CM_PHY_REFGEN1_BCR_ATTR                                                                        0x3
+#define HWIO_GCC_CM_PHY_REFGEN1_BCR_IN          \
+        in_dword_masked(HWIO_GCC_CM_PHY_REFGEN1_BCR_ADDR, HWIO_GCC_CM_PHY_REFGEN1_BCR_RMSK)
+#define HWIO_GCC_CM_PHY_REFGEN1_BCR_INM(m)      \
+        in_dword_masked(HWIO_GCC_CM_PHY_REFGEN1_BCR_ADDR, m)
+#define HWIO_GCC_CM_PHY_REFGEN1_BCR_OUT(v)      \
+        out_dword(HWIO_GCC_CM_PHY_REFGEN1_BCR_ADDR,v)
+#define HWIO_GCC_CM_PHY_REFGEN1_BCR_OUTM(m,v) \
+        out_dword_masked_ns(HWIO_GCC_CM_PHY_REFGEN1_BCR_ADDR,m,v,HWIO_GCC_CM_PHY_REFGEN1_BCR_IN)
+#define HWIO_GCC_CM_PHY_REFGEN1_BCR_BLK_ARES_BMSK                                                               0x1
+#define HWIO_GCC_CM_PHY_REFGEN1_BCR_BLK_ARES_SHFT                                                               0x0
+#define HWIO_GCC_CM_PHY_REFGEN1_BCR_BLK_ARES_DISABLE_FVAL                                                       0x0
+#define HWIO_GCC_CM_PHY_REFGEN1_BCR_BLK_ARES_ENABLE_FVAL                                                        0x1
+
+#define HWIO_GCC_CM_PHY_REFGEN1_CBCR_ADDR                                                                (GCC_CLK_CTL_REG_REG_BASE      + 0x0003e004)
+#define HWIO_GCC_CM_PHY_REFGEN1_CBCR_PHYS                                                                (GCC_CLK_CTL_REG_REG_BASE_PHYS + 0x0003e004)
+#define HWIO_GCC_CM_PHY_REFGEN1_CBCR_OFFS                                                                (GCC_CLK_CTL_REG_REG_BASE_OFFS + 0x0003e004)
+#define HWIO_GCC_CM_PHY_REFGEN1_CBCR_RMSK                                                                0x81c0000f
+#define HWIO_GCC_CM_PHY_REFGEN1_CBCR_ATTR                                                                       0x3
+#define HWIO_GCC_CM_PHY_REFGEN1_CBCR_IN          \
+        in_dword_masked(HWIO_GCC_CM_PHY_REFGEN1_CBCR_ADDR, HWIO_GCC_CM_PHY_REFGEN1_CBCR_RMSK)
+#define HWIO_GCC_CM_PHY_REFGEN1_CBCR_INM(m)      \
+        in_dword_masked(HWIO_GCC_CM_PHY_REFGEN1_CBCR_ADDR, m)
+#define HWIO_GCC_CM_PHY_REFGEN1_CBCR_OUT(v)      \
+        out_dword(HWIO_GCC_CM_PHY_REFGEN1_CBCR_ADDR,v)
+#define HWIO_GCC_CM_PHY_REFGEN1_CBCR_OUTM(m,v) \
+        out_dword_masked_ns(HWIO_GCC_CM_PHY_REFGEN1_CBCR_ADDR,m,v,HWIO_GCC_CM_PHY_REFGEN1_CBCR_IN)
+#define HWIO_GCC_CM_PHY_REFGEN1_CBCR_CLK_OFF_BMSK                                                        0x80000000
+#define HWIO_GCC_CM_PHY_REFGEN1_CBCR_CLK_OFF_SHFT                                                              0x1f
+#define HWIO_GCC_CM_PHY_REFGEN1_CBCR_IGNORE_ALL_ARES_BMSK                                                 0x1000000
+#define HWIO_GCC_CM_PHY_REFGEN1_CBCR_IGNORE_ALL_ARES_SHFT                                                      0x18
+#define HWIO_GCC_CM_PHY_REFGEN1_CBCR_IGNORE_ALL_CLK_DIS_BMSK                                               0x800000
+#define HWIO_GCC_CM_PHY_REFGEN1_CBCR_IGNORE_ALL_CLK_DIS_SHFT                                                   0x17
+#define HWIO_GCC_CM_PHY_REFGEN1_CBCR_CLK_DIS_BMSK                                                          0x400000
+#define HWIO_GCC_CM_PHY_REFGEN1_CBCR_CLK_DIS_SHFT                                                              0x16
+#define HWIO_GCC_CM_PHY_REFGEN1_CBCR_SW_ONLY_EN_BMSK                                                            0x8
+#define HWIO_GCC_CM_PHY_REFGEN1_CBCR_SW_ONLY_EN_SHFT                                                            0x3
+#define HWIO_GCC_CM_PHY_REFGEN1_CBCR_CLK_ARES_BMSK                                                              0x4
+#define HWIO_GCC_CM_PHY_REFGEN1_CBCR_CLK_ARES_SHFT                                                              0x2
+#define HWIO_GCC_CM_PHY_REFGEN1_CBCR_CLK_ARES_NO_RESET_FVAL                                                     0x0
+#define HWIO_GCC_CM_PHY_REFGEN1_CBCR_CLK_ARES_RESET_FVAL                                                        0x1
+#define HWIO_GCC_CM_PHY_REFGEN1_CBCR_HW_CTL_BMSK                                                                0x2
+#define HWIO_GCC_CM_PHY_REFGEN1_CBCR_HW_CTL_SHFT                                                                0x1
+#define HWIO_GCC_CM_PHY_REFGEN1_CBCR_HW_CTL_DISABLE_FVAL                                                        0x0
+#define HWIO_GCC_CM_PHY_REFGEN1_CBCR_HW_CTL_ENABLE_FVAL                                                         0x1
+#define HWIO_GCC_CM_PHY_REFGEN1_CBCR_CLK_ENABLE_BMSK                                                            0x1
+#define HWIO_GCC_CM_PHY_REFGEN1_CBCR_CLK_ENABLE_SHFT                                                            0x0
+#define HWIO_GCC_CM_PHY_REFGEN1_CBCR_CLK_ENABLE_DISABLE_FVAL                                                    0x0
+#define HWIO_GCC_CM_PHY_REFGEN1_CBCR_CLK_ENABLE_ENABLE_FVAL                                                     0x1
+
+#define HWIO_GCC_ECC_BCR_ADDR                                                                            (GCC_CLK_CTL_REG_REG_BASE      + 0x00040000)
+#define HWIO_GCC_ECC_BCR_PHYS                                                                            (GCC_CLK_CTL_REG_REG_BASE_PHYS + 0x00040000)
+#define HWIO_GCC_ECC_BCR_OFFS                                                                            (GCC_CLK_CTL_REG_REG_BASE_OFFS + 0x00040000)
+#define HWIO_GCC_ECC_BCR_RMSK                                                                                   0x1
+#define HWIO_GCC_ECC_BCR_ATTR                                                                                   0x3
+#define HWIO_GCC_ECC_BCR_IN          \
+        in_dword_masked(HWIO_GCC_ECC_BCR_ADDR, HWIO_GCC_ECC_BCR_RMSK)
+#define HWIO_GCC_ECC_BCR_INM(m)      \
+        in_dword_masked(HWIO_GCC_ECC_BCR_ADDR, m)
+#define HWIO_GCC_ECC_BCR_OUT(v)      \
+        out_dword(HWIO_GCC_ECC_BCR_ADDR,v)
+#define HWIO_GCC_ECC_BCR_OUTM(m,v) \
+        out_dword_masked_ns(HWIO_GCC_ECC_BCR_ADDR,m,v,HWIO_GCC_ECC_BCR_IN)
+#define HWIO_GCC_ECC_BCR_BLK_ARES_BMSK                                                                          0x1
+#define HWIO_GCC_ECC_BCR_BLK_ARES_SHFT                                                                          0x0
+#define HWIO_GCC_ECC_BCR_BLK_ARES_DISABLE_FVAL                                                                  0x0
+#define HWIO_GCC_ECC_BCR_BLK_ARES_ENABLE_FVAL                                                                   0x1
+
+#define HWIO_GCC_ECC_CBCR_ADDR                                                                           (GCC_CLK_CTL_REG_REG_BASE      + 0x00040004)
+#define HWIO_GCC_ECC_CBCR_PHYS                                                                           (GCC_CLK_CTL_REG_REG_BASE_PHYS + 0x00040004)
+#define HWIO_GCC_ECC_CBCR_OFFS                                                                           (GCC_CLK_CTL_REG_REG_BASE_OFFS + 0x00040004)
+#define HWIO_GCC_ECC_CBCR_RMSK                                                                           0x81d0000f
+#define HWIO_GCC_ECC_CBCR_ATTR                                                                                  0x3
+#define HWIO_GCC_ECC_CBCR_IN          \
+        in_dword_masked(HWIO_GCC_ECC_CBCR_ADDR, HWIO_GCC_ECC_CBCR_RMSK)
+#define HWIO_GCC_ECC_CBCR_INM(m)      \
+        in_dword_masked(HWIO_GCC_ECC_CBCR_ADDR, m)
+#define HWIO_GCC_ECC_CBCR_OUT(v)      \
+        out_dword(HWIO_GCC_ECC_CBCR_ADDR,v)
+#define HWIO_GCC_ECC_CBCR_OUTM(m,v) \
+        out_dword_masked_ns(HWIO_GCC_ECC_CBCR_ADDR,m,v,HWIO_GCC_ECC_CBCR_IN)
+#define HWIO_GCC_ECC_CBCR_CLK_OFF_BMSK                                                                   0x80000000
+#define HWIO_GCC_ECC_CBCR_CLK_OFF_SHFT                                                                         0x1f
+#define HWIO_GCC_ECC_CBCR_IGNORE_ALL_ARES_BMSK                                                            0x1000000
+#define HWIO_GCC_ECC_CBCR_IGNORE_ALL_ARES_SHFT                                                                 0x18
+#define HWIO_GCC_ECC_CBCR_IGNORE_ALL_CLK_DIS_BMSK                                                          0x800000
+#define HWIO_GCC_ECC_CBCR_IGNORE_ALL_CLK_DIS_SHFT                                                              0x17
+#define HWIO_GCC_ECC_CBCR_CLK_DIS_BMSK                                                                     0x400000
+#define HWIO_GCC_ECC_CBCR_CLK_DIS_SHFT                                                                         0x16
+#define HWIO_GCC_ECC_CBCR_IGNORE_RPMH_CLK_DIS_BMSK                                                         0x100000
+#define HWIO_GCC_ECC_CBCR_IGNORE_RPMH_CLK_DIS_SHFT                                                             0x14
+#define HWIO_GCC_ECC_CBCR_SW_ONLY_EN_BMSK                                                                       0x8
+#define HWIO_GCC_ECC_CBCR_SW_ONLY_EN_SHFT                                                                       0x3
+#define HWIO_GCC_ECC_CBCR_CLK_ARES_BMSK                                                                         0x4
+#define HWIO_GCC_ECC_CBCR_CLK_ARES_SHFT                                                                         0x2
+#define HWIO_GCC_ECC_CBCR_CLK_ARES_NO_RESET_FVAL                                                                0x0
+#define HWIO_GCC_ECC_CBCR_CLK_ARES_RESET_FVAL                                                                   0x1
+#define HWIO_GCC_ECC_CBCR_HW_CTL_BMSK                                                                           0x2
+#define HWIO_GCC_ECC_CBCR_HW_CTL_SHFT                                                                           0x1
+#define HWIO_GCC_ECC_CBCR_HW_CTL_DISABLE_FVAL                                                                   0x0
+#define HWIO_GCC_ECC_CBCR_HW_CTL_ENABLE_FVAL                                                                    0x1
+#define HWIO_GCC_ECC_CBCR_CLK_ENABLE_BMSK                                                                       0x1
+#define HWIO_GCC_ECC_CBCR_CLK_ENABLE_SHFT                                                                       0x0
+#define HWIO_GCC_ECC_CBCR_CLK_ENABLE_DISABLE_FVAL                                                               0x0
+#define HWIO_GCC_ECC_CBCR_CLK_ENABLE_ENABLE_FVAL                                                                0x1
+
+#define HWIO_GCC_ECC_CORE_CBCR_ADDR                                                                      (GCC_CLK_CTL_REG_REG_BASE      + 0x00040008)
+#define HWIO_GCC_ECC_CORE_CBCR_PHYS                                                                      (GCC_CLK_CTL_REG_REG_BASE_PHYS + 0x00040008)
+#define HWIO_GCC_ECC_CORE_CBCR_OFFS                                                                      (GCC_CLK_CTL_REG_REG_BASE_OFFS + 0x00040008)
+#define HWIO_GCC_ECC_CORE_CBCR_RMSK                                                                      0x81d07ff5
+#define HWIO_GCC_ECC_CORE_CBCR_ATTR                                                                             0x3
+#define HWIO_GCC_ECC_CORE_CBCR_IN          \
+        in_dword_masked(HWIO_GCC_ECC_CORE_CBCR_ADDR, HWIO_GCC_ECC_CORE_CBCR_RMSK)
+#define HWIO_GCC_ECC_CORE_CBCR_INM(m)      \
+        in_dword_masked(HWIO_GCC_ECC_CORE_CBCR_ADDR, m)
+#define HWIO_GCC_ECC_CORE_CBCR_OUT(v)      \
+        out_dword(HWIO_GCC_ECC_CORE_CBCR_ADDR,v)
+#define HWIO_GCC_ECC_CORE_CBCR_OUTM(m,v) \
+        out_dword_masked_ns(HWIO_GCC_ECC_CORE_CBCR_ADDR,m,v,HWIO_GCC_ECC_CORE_CBCR_IN)
+#define HWIO_GCC_ECC_CORE_CBCR_CLK_OFF_BMSK                                                              0x80000000
+#define HWIO_GCC_ECC_CORE_CBCR_CLK_OFF_SHFT                                                                    0x1f
+#define HWIO_GCC_ECC_CORE_CBCR_IGNORE_ALL_ARES_BMSK                                                       0x1000000
+#define HWIO_GCC_ECC_CORE_CBCR_IGNORE_ALL_ARES_SHFT                                                            0x18
+#define HWIO_GCC_ECC_CORE_CBCR_IGNORE_ALL_CLK_DIS_BMSK                                                     0x800000
+#define HWIO_GCC_ECC_CORE_CBCR_IGNORE_ALL_CLK_DIS_SHFT                                                         0x17
+#define HWIO_GCC_ECC_CORE_CBCR_CLK_DIS_BMSK                                                                0x400000
+#define HWIO_GCC_ECC_CORE_CBCR_CLK_DIS_SHFT                                                                    0x16
+#define HWIO_GCC_ECC_CORE_CBCR_IGNORE_RPMH_CLK_DIS_BMSK                                                    0x100000
+#define HWIO_GCC_ECC_CORE_CBCR_IGNORE_RPMH_CLK_DIS_SHFT                                                        0x14
+#define HWIO_GCC_ECC_CORE_CBCR_FORCE_MEM_CORE_ON_BMSK                                                        0x4000
+#define HWIO_GCC_ECC_CORE_CBCR_FORCE_MEM_CORE_ON_SHFT                                                           0xe
+#define HWIO_GCC_ECC_CORE_CBCR_FORCE_MEM_CORE_ON_FORCE_DISABLE_FVAL                                             0x0
+#define HWIO_GCC_ECC_CORE_CBCR_FORCE_MEM_CORE_ON_FORCE_ENABLE_FVAL                                              0x1
+#define HWIO_GCC_ECC_CORE_CBCR_FORCE_MEM_PERIPH_ON_BMSK                                                      0x2000
+#define HWIO_GCC_ECC_CORE_CBCR_FORCE_MEM_PERIPH_ON_SHFT                                                         0xd
+#define HWIO_GCC_ECC_CORE_CBCR_FORCE_MEM_PERIPH_ON_FORCE_DISABLE_FVAL                                           0x0
+#define HWIO_GCC_ECC_CORE_CBCR_FORCE_MEM_PERIPH_ON_FORCE_ENABLE_FVAL                                            0x1
+#define HWIO_GCC_ECC_CORE_CBCR_FORCE_MEM_PERIPH_OFF_BMSK                                                     0x1000
+#define HWIO_GCC_ECC_CORE_CBCR_FORCE_MEM_PERIPH_OFF_SHFT                                                        0xc
+#define HWIO_GCC_ECC_CORE_CBCR_FORCE_MEM_PERIPH_OFF_FORCE_DISABLE_FVAL                                          0x0
+#define HWIO_GCC_ECC_CORE_CBCR_FORCE_MEM_PERIPH_OFF_FORCE_ENABLE_FVAL                                           0x1
+#define HWIO_GCC_ECC_CORE_CBCR_WAKEUP_BMSK                                                                    0xf00
+#define HWIO_GCC_ECC_CORE_CBCR_WAKEUP_SHFT                                                                      0x8
+#define HWIO_GCC_ECC_CORE_CBCR_WAKEUP_CLOCK0_FVAL                                                               0x0
+#define HWIO_GCC_ECC_CORE_CBCR_WAKEUP_CLOCK1_FVAL                                                               0x1
+#define HWIO_GCC_ECC_CORE_CBCR_WAKEUP_CLOCK2_FVAL                                                               0x2
+#define HWIO_GCC_ECC_CORE_CBCR_WAKEUP_CLOCK3_FVAL                                                               0x3
+#define HWIO_GCC_ECC_CORE_CBCR_WAKEUP_CLOCK4_FVAL                                                               0x4
+#define HWIO_GCC_ECC_CORE_CBCR_WAKEUP_CLOCK5_FVAL                                                               0x5
+#define HWIO_GCC_ECC_CORE_CBCR_WAKEUP_CLOCK6_FVAL                                                               0x6
+#define HWIO_GCC_ECC_CORE_CBCR_WAKEUP_CLOCK7_FVAL                                                               0x7
+#define HWIO_GCC_ECC_CORE_CBCR_WAKEUP_CLOCK8_FVAL                                                               0x8
+#define HWIO_GCC_ECC_CORE_CBCR_WAKEUP_CLOCK9_FVAL                                                               0x9
+#define HWIO_GCC_ECC_CORE_CBCR_WAKEUP_CLOCK10_FVAL                                                              0xa
+#define HWIO_GCC_ECC_CORE_CBCR_WAKEUP_CLOCK11_FVAL                                                              0xb
+#define HWIO_GCC_ECC_CORE_CBCR_WAKEUP_CLOCK12_FVAL                                                              0xc
+#define HWIO_GCC_ECC_CORE_CBCR_WAKEUP_CLOCK13_FVAL                                                              0xd
+#define HWIO_GCC_ECC_CORE_CBCR_WAKEUP_CLOCK14_FVAL                                                              0xe
+#define HWIO_GCC_ECC_CORE_CBCR_WAKEUP_CLOCK15_FVAL                                                              0xf
+#define HWIO_GCC_ECC_CORE_CBCR_SLEEP_BMSK                                                                      0xf0
+#define HWIO_GCC_ECC_CORE_CBCR_SLEEP_SHFT                                                                       0x4
+#define HWIO_GCC_ECC_CORE_CBCR_SLEEP_CLOCK0_FVAL                                                                0x0
+#define HWIO_GCC_ECC_CORE_CBCR_SLEEP_CLOCK1_FVAL                                                                0x1
+#define HWIO_GCC_ECC_CORE_CBCR_SLEEP_CLOCK2_FVAL                                                                0x2
+#define HWIO_GCC_ECC_CORE_CBCR_SLEEP_CLOCK3_FVAL                                                                0x3
+#define HWIO_GCC_ECC_CORE_CBCR_SLEEP_CLOCK4_FVAL                                                                0x4
+#define HWIO_GCC_ECC_CORE_CBCR_SLEEP_CLOCK5_FVAL                                                                0x5
+#define HWIO_GCC_ECC_CORE_CBCR_SLEEP_CLOCK6_FVAL                                                                0x6
+#define HWIO_GCC_ECC_CORE_CBCR_SLEEP_CLOCK7_FVAL                                                                0x7
+#define HWIO_GCC_ECC_CORE_CBCR_SLEEP_CLOCK8_FVAL                                                                0x8
+#define HWIO_GCC_ECC_CORE_CBCR_SLEEP_CLOCK9_FVAL                                                                0x9
+#define HWIO_GCC_ECC_CORE_CBCR_SLEEP_CLOCK10_FVAL                                                               0xa
+#define HWIO_GCC_ECC_CORE_CBCR_SLEEP_CLOCK11_FVAL                                                               0xb
+#define HWIO_GCC_ECC_CORE_CBCR_SLEEP_CLOCK12_FVAL                                                               0xc
+#define HWIO_GCC_ECC_CORE_CBCR_SLEEP_CLOCK13_FVAL                                                               0xd
+#define HWIO_GCC_ECC_CORE_CBCR_SLEEP_CLOCK14_FVAL                                                               0xe
+#define HWIO_GCC_ECC_CORE_CBCR_SLEEP_CLOCK15_FVAL                                                               0xf
+#define HWIO_GCC_ECC_CORE_CBCR_CLK_ARES_BMSK                                                                    0x4
+#define HWIO_GCC_ECC_CORE_CBCR_CLK_ARES_SHFT                                                                    0x2
+#define HWIO_GCC_ECC_CORE_CBCR_CLK_ARES_NO_RESET_FVAL                                                           0x0
+#define HWIO_GCC_ECC_CORE_CBCR_CLK_ARES_RESET_FVAL                                                              0x1
+#define HWIO_GCC_ECC_CORE_CBCR_CLK_ENABLE_BMSK                                                                  0x1
+#define HWIO_GCC_ECC_CORE_CBCR_CLK_ENABLE_SHFT                                                                  0x0
+#define HWIO_GCC_ECC_CORE_CBCR_CLK_ENABLE_DISABLE_FVAL                                                          0x0
+#define HWIO_GCC_ECC_CORE_CBCR_CLK_ENABLE_ENABLE_FVAL                                                           0x1
+
+#define HWIO_GCC_ECC_CORE_SREGR_ADDR                                                                     (GCC_CLK_CTL_REG_REG_BASE      + 0x0004000c)
+#define HWIO_GCC_ECC_CORE_SREGR_PHYS                                                                     (GCC_CLK_CTL_REG_REG_BASE_PHYS + 0x0004000c)
+#define HWIO_GCC_ECC_CORE_SREGR_OFFS                                                                     (GCC_CLK_CTL_REG_REG_BASE_OFFS + 0x0004000c)
+#define HWIO_GCC_ECC_CORE_SREGR_RMSK                                                                     0xfffffffe
+#define HWIO_GCC_ECC_CORE_SREGR_ATTR                                                                            0x3
+#define HWIO_GCC_ECC_CORE_SREGR_IN          \
+        in_dword_masked(HWIO_GCC_ECC_CORE_SREGR_ADDR, HWIO_GCC_ECC_CORE_SREGR_RMSK)
+#define HWIO_GCC_ECC_CORE_SREGR_INM(m)      \
+        in_dword_masked(HWIO_GCC_ECC_CORE_SREGR_ADDR, m)
+#define HWIO_GCC_ECC_CORE_SREGR_OUT(v)      \
+        out_dword(HWIO_GCC_ECC_CORE_SREGR_ADDR,v)
+#define HWIO_GCC_ECC_CORE_SREGR_OUTM(m,v) \
+        out_dword_masked_ns(HWIO_GCC_ECC_CORE_SREGR_ADDR,m,v,HWIO_GCC_ECC_CORE_SREGR_IN)
+#define HWIO_GCC_ECC_CORE_SREGR_SREG_PSCBC_SPARE_CTRL_OUT_BMSK                                           0xff000000
+#define HWIO_GCC_ECC_CORE_SREGR_SREG_PSCBC_SPARE_CTRL_OUT_SHFT                                                 0x18
+#define HWIO_GCC_ECC_CORE_SREGR_SREG_PSCBC_SPARE_CTRL_IN_BMSK                                              0xff0000
+#define HWIO_GCC_ECC_CORE_SREGR_SREG_PSCBC_SPARE_CTRL_IN_SHFT                                                  0x10
+#define HWIO_GCC_ECC_CORE_SREGR_IGNORE_GDSC_PWR_DWN_CSR_BMSK                                                 0x8000
+#define HWIO_GCC_ECC_CORE_SREGR_IGNORE_GDSC_PWR_DWN_CSR_SHFT                                                    0xf
+#define HWIO_GCC_ECC_CORE_SREGR_IGNORE_GDSC_PWR_DWN_CSR_NO_IGNORE_FVAL                                          0x0
+#define HWIO_GCC_ECC_CORE_SREGR_IGNORE_GDSC_PWR_DWN_CSR_IGNORE_FVAL                                             0x1
+#define HWIO_GCC_ECC_CORE_SREGR_PSCBC_SLP_STG_MODE_CSR_BMSK                                                  0x4000
+#define HWIO_GCC_ECC_CORE_SREGR_PSCBC_SLP_STG_MODE_CSR_SHFT                                                     0xe
+#define HWIO_GCC_ECC_CORE_SREGR_PSCBC_SLP_STG_MODE_CSR_SREG_PSCBC_MODE_FVAL                                     0x0
+#define HWIO_GCC_ECC_CORE_SREGR_PSCBC_SLP_STG_MODE_CSR_PSCBC_SLP_STG_MODE_FVAL                                  0x1
+#define HWIO_GCC_ECC_CORE_SREGR_MEM_CPH_RST_SW_OVERRIDE_BMSK                                                 0x2000
+#define HWIO_GCC_ECC_CORE_SREGR_MEM_CPH_RST_SW_OVERRIDE_SHFT                                                    0xd
+#define HWIO_GCC_ECC_CORE_SREGR_MEM_CPH_RST_SW_OVERRIDE_NO_OVERRIDE_FVAL                                        0x0
+#define HWIO_GCC_ECC_CORE_SREGR_MEM_CPH_RST_SW_OVERRIDE_OVERRIDE_FVAL                                           0x1
+#define HWIO_GCC_ECC_CORE_SREGR_SW_SM_PSCBC_SEQ_IN_OVERRIDE_BMSK                                             0x1000
+#define HWIO_GCC_ECC_CORE_SREGR_SW_SM_PSCBC_SEQ_IN_OVERRIDE_SHFT                                                0xc
+#define HWIO_GCC_ECC_CORE_SREGR_SW_SM_PSCBC_SEQ_IN_OVERRIDE_NO_RESET_FVAL                                       0x0
+#define HWIO_GCC_ECC_CORE_SREGR_SW_SM_PSCBC_SEQ_IN_OVERRIDE_RESET_FVAL                                          0x1
+#define HWIO_GCC_ECC_CORE_SREGR_MEM_CORE_ON_ACK_BMSK                                                          0x800
+#define HWIO_GCC_ECC_CORE_SREGR_MEM_CORE_ON_ACK_SHFT                                                            0xb
+#define HWIO_GCC_ECC_CORE_SREGR_MEM_PERIPH_ON_ACK_BMSK                                                        0x400
+#define HWIO_GCC_ECC_CORE_SREGR_MEM_PERIPH_ON_ACK_SHFT                                                          0xa
+#define HWIO_GCC_ECC_CORE_SREGR_SW_DIV_RATIO_SLP_STG_CLK_BMSK                                                 0x300
+#define HWIO_GCC_ECC_CORE_SREGR_SW_DIV_RATIO_SLP_STG_CLK_SHFT                                                   0x8
+#define HWIO_GCC_ECC_CORE_SREGR_SW_DIV_RATIO_SLP_STG_CLK_DIV_BY_1_FVAL                                          0x0
+#define HWIO_GCC_ECC_CORE_SREGR_SW_DIV_RATIO_SLP_STG_CLK_DIV_BY_2_FVAL                                          0x1
+#define HWIO_GCC_ECC_CORE_SREGR_SW_DIV_RATIO_SLP_STG_CLK_DIV_BY_4_FVAL                                          0x2
+#define HWIO_GCC_ECC_CORE_SREGR_SW_DIV_RATIO_SLP_STG_CLK_DIV_BY_8_FVAL                                          0x3
+#define HWIO_GCC_ECC_CORE_SREGR_MEM_CPH_ENABLE_BMSK                                                            0x80
+#define HWIO_GCC_ECC_CORE_SREGR_MEM_CPH_ENABLE_SHFT                                                             0x7
+#define HWIO_GCC_ECC_CORE_SREGR_MEM_CPH_ENABLE_DISABLE_FVAL                                                     0x0
+#define HWIO_GCC_ECC_CORE_SREGR_MEM_CPH_ENABLE_ENABLE_FVAL                                                      0x1
+#define HWIO_GCC_ECC_CORE_SREGR_FORCE_CLK_ON_BMSK                                                              0x40
+#define HWIO_GCC_ECC_CORE_SREGR_FORCE_CLK_ON_SHFT                                                               0x6
+#define HWIO_GCC_ECC_CORE_SREGR_FORCE_CLK_ON_NO_FORCE_FVAL                                                      0x0
+#define HWIO_GCC_ECC_CORE_SREGR_FORCE_CLK_ON_FORCE_ENABLE_FVAL                                                  0x1
+#define HWIO_GCC_ECC_CORE_SREGR_SW_RST_SEL_SLP_STG_BMSK                                                        0x20
+#define HWIO_GCC_ECC_CORE_SREGR_SW_RST_SEL_SLP_STG_SHFT                                                         0x5
+#define HWIO_GCC_ECC_CORE_SREGR_SW_RST_SEL_SLP_STG_SELECT_THE_HARDWARE_ARES_FVAL                                0x0
+#define HWIO_GCC_ECC_CORE_SREGR_SW_RST_SEL_SLP_STG_SELECT_THE_SW_RST_SLP_STG_BIT_FVAL                           0x1
+#define HWIO_GCC_ECC_CORE_SREGR_SW_RST_SLP_STG_BMSK                                                            0x10
+#define HWIO_GCC_ECC_CORE_SREGR_SW_RST_SLP_STG_SHFT                                                             0x4
+#define HWIO_GCC_ECC_CORE_SREGR_SW_RST_SLP_STG_DE_ASSERTION_OF_THE_RESET_FVAL                                   0x0
+#define HWIO_GCC_ECC_CORE_SREGR_SW_RST_SLP_STG_ASSERTION_OF_THE_RESET_FVAL                                      0x1
+#define HWIO_GCC_ECC_CORE_SREGR_SW_CTRL_PWR_DOWN_BMSK                                                           0x8
+#define HWIO_GCC_ECC_CORE_SREGR_SW_CTRL_PWR_DOWN_SHFT                                                           0x3
+#define HWIO_GCC_ECC_CORE_SREGR_SW_CTRL_PWR_DOWN_NO_SW_CTRL_FVAL                                                0x0
+#define HWIO_GCC_ECC_CORE_SREGR_SW_CTRL_PWR_DOWN_SW_CTRL_FVAL                                                   0x1
+#define HWIO_GCC_ECC_CORE_SREGR_SW_CLK_EN_SEL_SLP_STG_BMSK                                                      0x4
+#define HWIO_GCC_ECC_CORE_SREGR_SW_CLK_EN_SEL_SLP_STG_SHFT                                                      0x2
+#define HWIO_GCC_ECC_CORE_SREGR_SW_CLK_EN_SEL_SLP_STG_SLP_STG_CLK_GATE_CONTROLD_BY_HW_FSM_FVAL                  0x0
+#define HWIO_GCC_ECC_CORE_SREGR_SW_CLK_EN_SEL_SLP_STG_SLP_STG_CLK_GATE_CONTROLD_BY_SW_CLK_EN_SLP_STG_BIT_FVAL        0x1
+#define HWIO_GCC_ECC_CORE_SREGR_SW_CLK_EN_SLP_STG_BMSK                                                          0x2
+#define HWIO_GCC_ECC_CORE_SREGR_SW_CLK_EN_SLP_STG_SHFT                                                          0x1
+#define HWIO_GCC_ECC_CORE_SREGR_SW_CLK_EN_SLP_STG_SLP_STG_CLOCK_DISABLE_FVAL                                    0x0
+#define HWIO_GCC_ECC_CORE_SREGR_SW_CLK_EN_SLP_STG_SLP_STG_CLOCK_ENABLE_FVAL                                     0x1
+
+#define HWIO_GCC_RPMH_PKA_CMD_DFSR_ADDR                                                                  (GCC_CLK_CTL_REG_REG_BASE      + 0x00040024)
+#define HWIO_GCC_RPMH_PKA_CMD_DFSR_PHYS                                                                  (GCC_CLK_CTL_REG_REG_BASE_PHYS + 0x00040024)
+#define HWIO_GCC_RPMH_PKA_CMD_DFSR_OFFS                                                                  (GCC_CLK_CTL_REG_REG_BASE_OFFS + 0x00040024)
+#define HWIO_GCC_RPMH_PKA_CMD_DFSR_RMSK                                                                      0xffff
+#define HWIO_GCC_RPMH_PKA_CMD_DFSR_ATTR                                                                         0x3
+#define HWIO_GCC_RPMH_PKA_CMD_DFSR_IN          \
+        in_dword_masked(HWIO_GCC_RPMH_PKA_CMD_DFSR_ADDR, HWIO_GCC_RPMH_PKA_CMD_DFSR_RMSK)
+#define HWIO_GCC_RPMH_PKA_CMD_DFSR_INM(m)      \
+        in_dword_masked(HWIO_GCC_RPMH_PKA_CMD_DFSR_ADDR, m)
+#define HWIO_GCC_RPMH_PKA_CMD_DFSR_OUT(v)      \
+        out_dword(HWIO_GCC_RPMH_PKA_CMD_DFSR_ADDR,v)
+#define HWIO_GCC_RPMH_PKA_CMD_DFSR_OUTM(m,v) \
+        out_dword_masked_ns(HWIO_GCC_RPMH_PKA_CMD_DFSR_ADDR,m,v,HWIO_GCC_RPMH_PKA_CMD_DFSR_IN)
+#define HWIO_GCC_RPMH_PKA_CMD_DFSR_RCG_SW_CTRL_BMSK                                                          0x8000
+#define HWIO_GCC_RPMH_PKA_CMD_DFSR_RCG_SW_CTRL_SHFT                                                             0xf
+#define HWIO_GCC_RPMH_PKA_CMD_DFSR_SW_PERF_STATE_BMSK                                                        0x7800
+#define HWIO_GCC_RPMH_PKA_CMD_DFSR_SW_PERF_STATE_SHFT                                                           0xb
+#define HWIO_GCC_RPMH_PKA_CMD_DFSR_SW_OVERRIDE_BMSK                                                           0x400
+#define HWIO_GCC_RPMH_PKA_CMD_DFSR_SW_OVERRIDE_SHFT                                                             0xa
+#define HWIO_GCC_RPMH_PKA_CMD_DFSR_PERF_STATE_UPDATE_STATUS_BMSK                                              0x200
+#define HWIO_GCC_RPMH_PKA_CMD_DFSR_PERF_STATE_UPDATE_STATUS_SHFT                                                0x9
+#define HWIO_GCC_RPMH_PKA_CMD_DFSR_DFS_FSM_STATE_BMSK                                                         0x1c0
+#define HWIO_GCC_RPMH_PKA_CMD_DFSR_DFS_FSM_STATE_SHFT                                                           0x6
+#define HWIO_GCC_RPMH_PKA_CMD_DFSR_HW_CLK_CONTROL_BMSK                                                         0x20
+#define HWIO_GCC_RPMH_PKA_CMD_DFSR_HW_CLK_CONTROL_SHFT                                                          0x5
+#define HWIO_GCC_RPMH_PKA_CMD_DFSR_CURR_PERF_STATE_BMSK                                                        0x1e
+#define HWIO_GCC_RPMH_PKA_CMD_DFSR_CURR_PERF_STATE_SHFT                                                         0x1
+#define HWIO_GCC_RPMH_PKA_CMD_DFSR_DFS_EN_BMSK                                                                  0x1
+#define HWIO_GCC_RPMH_PKA_CMD_DFSR_DFS_EN_SHFT                                                                  0x0
+#define HWIO_GCC_RPMH_PKA_CMD_DFSR_DFS_EN_DISABLE_FVAL                                                          0x0
+#define HWIO_GCC_RPMH_PKA_CMD_DFSR_DFS_EN_ENABLE_FVAL                                                           0x1
+
+#define HWIO_GCC_RPMH_PKA_ECC_PERF0_DFSR_ADDR                                                            (GCC_CLK_CTL_REG_REG_BASE      + 0x0004002c)
+#define HWIO_GCC_RPMH_PKA_ECC_PERF0_DFSR_PHYS                                                            (GCC_CLK_CTL_REG_REG_BASE_PHYS + 0x0004002c)
+#define HWIO_GCC_RPMH_PKA_ECC_PERF0_DFSR_OFFS                                                            (GCC_CLK_CTL_REG_REG_BASE_OFFS + 0x0004002c)
+#define HWIO_GCC_RPMH_PKA_ECC_PERF0_DFSR_RMSK                                                                 0x71f
+#define HWIO_GCC_RPMH_PKA_ECC_PERF0_DFSR_ATTR                                                                   0x3
+#define HWIO_GCC_RPMH_PKA_ECC_PERF0_DFSR_IN          \
+        in_dword_masked(HWIO_GCC_RPMH_PKA_ECC_PERF0_DFSR_ADDR, HWIO_GCC_RPMH_PKA_ECC_PERF0_DFSR_RMSK)
+#define HWIO_GCC_RPMH_PKA_ECC_PERF0_DFSR_INM(m)      \
+        in_dword_masked(HWIO_GCC_RPMH_PKA_ECC_PERF0_DFSR_ADDR, m)
+#define HWIO_GCC_RPMH_PKA_ECC_PERF0_DFSR_OUT(v)      \
+        out_dword(HWIO_GCC_RPMH_PKA_ECC_PERF0_DFSR_ADDR,v)
+#define HWIO_GCC_RPMH_PKA_ECC_PERF0_DFSR_OUTM(m,v) \
+        out_dword_masked_ns(HWIO_GCC_RPMH_PKA_ECC_PERF0_DFSR_ADDR,m,v,HWIO_GCC_RPMH_PKA_ECC_PERF0_DFSR_IN)
+#define HWIO_GCC_RPMH_PKA_ECC_PERF0_DFSR_SRC_SEL_BMSK                                                         0x700
+#define HWIO_GCC_RPMH_PKA_ECC_PERF0_DFSR_SRC_SEL_SHFT                                                           0x8
+#define HWIO_GCC_RPMH_PKA_ECC_PERF0_DFSR_SRC_SEL_SRC0_FVAL                                                      0x0
+#define HWIO_GCC_RPMH_PKA_ECC_PERF0_DFSR_SRC_SEL_SRC1_FVAL                                                      0x1
+#define HWIO_GCC_RPMH_PKA_ECC_PERF0_DFSR_SRC_SEL_SRC2_FVAL                                                      0x2
+#define HWIO_GCC_RPMH_PKA_ECC_PERF0_DFSR_SRC_SEL_SRC3_FVAL                                                      0x3
+#define HWIO_GCC_RPMH_PKA_ECC_PERF0_DFSR_SRC_SEL_SRC4_FVAL                                                      0x4
+#define HWIO_GCC_RPMH_PKA_ECC_PERF0_DFSR_SRC_SEL_SRC5_FVAL                                                      0x5
+#define HWIO_GCC_RPMH_PKA_ECC_PERF0_DFSR_SRC_SEL_SRC6_FVAL                                                      0x6
+#define HWIO_GCC_RPMH_PKA_ECC_PERF0_DFSR_SRC_SEL_SRC7_FVAL                                                      0x7
+#define HWIO_GCC_RPMH_PKA_ECC_PERF0_DFSR_SRC_DIV_BMSK                                                          0x1f
+#define HWIO_GCC_RPMH_PKA_ECC_PERF0_DFSR_SRC_DIV_SHFT                                                           0x0
+#define HWIO_GCC_RPMH_PKA_ECC_PERF0_DFSR_SRC_DIV_BYPASS_FVAL                                                    0x0
+#define HWIO_GCC_RPMH_PKA_ECC_PERF0_DFSR_SRC_DIV_DIV1_FVAL                                                      0x1
+#define HWIO_GCC_RPMH_PKA_ECC_PERF0_DFSR_SRC_DIV_DIV1_5_FVAL                                                    0x2
+#define HWIO_GCC_RPMH_PKA_ECC_PERF0_DFSR_SRC_DIV_DIV2_FVAL                                                      0x3
+#define HWIO_GCC_RPMH_PKA_ECC_PERF0_DFSR_SRC_DIV_DIV2_5_FVAL                                                    0x4
+#define HWIO_GCC_RPMH_PKA_ECC_PERF0_DFSR_SRC_DIV_DIV3_FVAL                                                      0x5
+#define HWIO_GCC_RPMH_PKA_ECC_PERF0_DFSR_SRC_DIV_DIV3_5_FVAL                                                    0x6
+#define HWIO_GCC_RPMH_PKA_ECC_PERF0_DFSR_SRC_DIV_DIV4_FVAL                                                      0x7
+#define HWIO_GCC_RPMH_PKA_ECC_PERF0_DFSR_SRC_DIV_DIV4_5_FVAL                                                    0x8
+#define HWIO_GCC_RPMH_PKA_ECC_PERF0_DFSR_SRC_DIV_DIV5_FVAL                                                      0x9
+#define HWIO_GCC_RPMH_PKA_ECC_PERF0_DFSR_SRC_DIV_DIV5_5_FVAL                                                    0xa
+#define HWIO_GCC_RPMH_PKA_ECC_PERF0_DFSR_SRC_DIV_DIV6_FVAL                                                      0xb
+#define HWIO_GCC_RPMH_PKA_ECC_PERF0_DFSR_SRC_DIV_DIV6_5_FVAL                                                    0xc
+#define HWIO_GCC_RPMH_PKA_ECC_PERF0_DFSR_SRC_DIV_DIV7_FVAL                                                      0xd
+#define HWIO_GCC_RPMH_PKA_ECC_PERF0_DFSR_SRC_DIV_DIV7_5_FVAL                                                    0xe
+#define HWIO_GCC_RPMH_PKA_ECC_PERF0_DFSR_SRC_DIV_DIV8_FVAL                                                      0xf
+#define HWIO_GCC_RPMH_PKA_ECC_PERF0_DFSR_SRC_DIV_DIV8_5_FVAL                                                   0x10
+#define HWIO_GCC_RPMH_PKA_ECC_PERF0_DFSR_SRC_DIV_DIV9_FVAL                                                     0x11
+#define HWIO_GCC_RPMH_PKA_ECC_PERF0_DFSR_SRC_DIV_DIV9_5_FVAL                                                   0x12
+#define HWIO_GCC_RPMH_PKA_ECC_PERF0_DFSR_SRC_DIV_DIV10_FVAL                                                    0x13
+#define HWIO_GCC_RPMH_PKA_ECC_PERF0_DFSR_SRC_DIV_DIV10_5_FVAL                                                  0x14
+#define HWIO_GCC_RPMH_PKA_ECC_PERF0_DFSR_SRC_DIV_DIV11_FVAL                                                    0x15
+#define HWIO_GCC_RPMH_PKA_ECC_PERF0_DFSR_SRC_DIV_DIV11_5_FVAL                                                  0x16
+#define HWIO_GCC_RPMH_PKA_ECC_PERF0_DFSR_SRC_DIV_DIV12_FVAL                                                    0x17
+#define HWIO_GCC_RPMH_PKA_ECC_PERF0_DFSR_SRC_DIV_DIV12_5_FVAL                                                  0x18
+#define HWIO_GCC_RPMH_PKA_ECC_PERF0_DFSR_SRC_DIV_DIV13_FVAL                                                    0x19
+#define HWIO_GCC_RPMH_PKA_ECC_PERF0_DFSR_SRC_DIV_DIV13_5_FVAL                                                  0x1a
+#define HWIO_GCC_RPMH_PKA_ECC_PERF0_DFSR_SRC_DIV_DIV14_FVAL                                                    0x1b
+#define HWIO_GCC_RPMH_PKA_ECC_PERF0_DFSR_SRC_DIV_DIV14_5_FVAL                                                  0x1c
+#define HWIO_GCC_RPMH_PKA_ECC_PERF0_DFSR_SRC_DIV_DIV15_FVAL                                                    0x1d
+#define HWIO_GCC_RPMH_PKA_ECC_PERF0_DFSR_SRC_DIV_DIV15_5_FVAL                                                  0x1e
+#define HWIO_GCC_RPMH_PKA_ECC_PERF0_DFSR_SRC_DIV_DIV16_FVAL                                                    0x1f
+
+#define HWIO_GCC_RPMH_PKA_ECC_PERF1_DFSR_ADDR                                                            (GCC_CLK_CTL_REG_REG_BASE      + 0x00040030)
+#define HWIO_GCC_RPMH_PKA_ECC_PERF1_DFSR_PHYS                                                            (GCC_CLK_CTL_REG_REG_BASE_PHYS + 0x00040030)
+#define HWIO_GCC_RPMH_PKA_ECC_PERF1_DFSR_OFFS                                                            (GCC_CLK_CTL_REG_REG_BASE_OFFS + 0x00040030)
+#define HWIO_GCC_RPMH_PKA_ECC_PERF1_DFSR_RMSK                                                                 0x71f
+#define HWIO_GCC_RPMH_PKA_ECC_PERF1_DFSR_ATTR                                                                   0x3
+#define HWIO_GCC_RPMH_PKA_ECC_PERF1_DFSR_IN          \
+        in_dword_masked(HWIO_GCC_RPMH_PKA_ECC_PERF1_DFSR_ADDR, HWIO_GCC_RPMH_PKA_ECC_PERF1_DFSR_RMSK)
+#define HWIO_GCC_RPMH_PKA_ECC_PERF1_DFSR_INM(m)      \
+        in_dword_masked(HWIO_GCC_RPMH_PKA_ECC_PERF1_DFSR_ADDR, m)
+#define HWIO_GCC_RPMH_PKA_ECC_PERF1_DFSR_OUT(v)      \
+        out_dword(HWIO_GCC_RPMH_PKA_ECC_PERF1_DFSR_ADDR,v)
+#define HWIO_GCC_RPMH_PKA_ECC_PERF1_DFSR_OUTM(m,v) \
+        out_dword_masked_ns(HWIO_GCC_RPMH_PKA_ECC_PERF1_DFSR_ADDR,m,v,HWIO_GCC_RPMH_PKA_ECC_PERF1_DFSR_IN)
+#define HWIO_GCC_RPMH_PKA_ECC_PERF1_DFSR_SRC_SEL_BMSK                                                         0x700
+#define HWIO_GCC_RPMH_PKA_ECC_PERF1_DFSR_SRC_SEL_SHFT                                                           0x8
+#define HWIO_GCC_RPMH_PKA_ECC_PERF1_DFSR_SRC_SEL_SRC0_FVAL                                                      0x0
+#define HWIO_GCC_RPMH_PKA_ECC_PERF1_DFSR_SRC_SEL_SRC1_FVAL                                                      0x1
+#define HWIO_GCC_RPMH_PKA_ECC_PERF1_DFSR_SRC_SEL_SRC2_FVAL                                                      0x2
+#define HWIO_GCC_RPMH_PKA_ECC_PERF1_DFSR_SRC_SEL_SRC3_FVAL                                                      0x3
+#define HWIO_GCC_RPMH_PKA_ECC_PERF1_DFSR_SRC_SEL_SRC4_FVAL                                                      0x4
+#define HWIO_GCC_RPMH_PKA_ECC_PERF1_DFSR_SRC_SEL_SRC5_FVAL                                                      0x5
+#define HWIO_GCC_RPMH_PKA_ECC_PERF1_DFSR_SRC_SEL_SRC6_FVAL                                                      0x6
+#define HWIO_GCC_RPMH_PKA_ECC_PERF1_DFSR_SRC_SEL_SRC7_FVAL                                                      0x7
+#define HWIO_GCC_RPMH_PKA_ECC_PERF1_DFSR_SRC_DIV_BMSK                                                          0x1f
+#define HWIO_GCC_RPMH_PKA_ECC_PERF1_DFSR_SRC_DIV_SHFT                                                           0x0
+#define HWIO_GCC_RPMH_PKA_ECC_PERF1_DFSR_SRC_DIV_BYPASS_FVAL                                                    0x0
+#define HWIO_GCC_RPMH_PKA_ECC_PERF1_DFSR_SRC_DIV_DIV1_FVAL                                                      0x1
+#define HWIO_GCC_RPMH_PKA_ECC_PERF1_DFSR_SRC_DIV_DIV1_5_FVAL                                                    0x2
+#define HWIO_GCC_RPMH_PKA_ECC_PERF1_DFSR_SRC_DIV_DIV2_FVAL                                                      0x3
+#define HWIO_GCC_RPMH_PKA_ECC_PERF1_DFSR_SRC_DIV_DIV2_5_FVAL                                                    0x4
+#define HWIO_GCC_RPMH_PKA_ECC_PERF1_DFSR_SRC_DIV_DIV3_FVAL                                                      0x5
+#define HWIO_GCC_RPMH_PKA_ECC_PERF1_DFSR_SRC_DIV_DIV3_5_FVAL                                                    0x6
+#define HWIO_GCC_RPMH_PKA_ECC_PERF1_DFSR_SRC_DIV_DIV4_FVAL                                                      0x7
+#define HWIO_GCC_RPMH_PKA_ECC_PERF1_DFSR_SRC_DIV_DIV4_5_FVAL                                                    0x8
+#define HWIO_GCC_RPMH_PKA_ECC_PERF1_DFSR_SRC_DIV_DIV5_FVAL                                                      0x9
+#define HWIO_GCC_RPMH_PKA_ECC_PERF1_DFSR_SRC_DIV_DIV5_5_FVAL                                                    0xa
+#define HWIO_GCC_RPMH_PKA_ECC_PERF1_DFSR_SRC_DIV_DIV6_FVAL                                                      0xb
+#define HWIO_GCC_RPMH_PKA_ECC_PERF1_DFSR_SRC_DIV_DIV6_5_FVAL                                                    0xc
+#define HWIO_GCC_RPMH_PKA_ECC_PERF1_DFSR_SRC_DIV_DIV7_FVAL                                                      0xd
+#define HWIO_GCC_RPMH_PKA_ECC_PERF1_DFSR_SRC_DIV_DIV7_5_FVAL                                                    0xe
+#define HWIO_GCC_RPMH_PKA_ECC_PERF1_DFSR_SRC_DIV_DIV8_FVAL                                                      0xf
+#define HWIO_GCC_RPMH_PKA_ECC_PERF1_DFSR_SRC_DIV_DIV8_5_FVAL                                                   0x10
+#define HWIO_GCC_RPMH_PKA_ECC_PERF1_DFSR_SRC_DIV_DIV9_FVAL                                                     0x11
+#define HWIO_GCC_RPMH_PKA_ECC_PERF1_DFSR_SRC_DIV_DIV9_5_FVAL                                                   0x12
+#define HWIO_GCC_RPMH_PKA_ECC_PERF1_DFSR_SRC_DIV_DIV10_FVAL                                                    0x13
+#define HWIO_GCC_RPMH_PKA_ECC_PERF1_DFSR_SRC_DIV_DIV10_5_FVAL                                                  0x14
+#define HWIO_GCC_RPMH_PKA_ECC_PERF1_DFSR_SRC_DIV_DIV11_FVAL                                                    0x15
+#define HWIO_GCC_RPMH_PKA_ECC_PERF1_DFSR_SRC_DIV_DIV11_5_FVAL                                                  0x16
+#define HWIO_GCC_RPMH_PKA_ECC_PERF1_DFSR_SRC_DIV_DIV12_FVAL                                                    0x17
+#define HWIO_GCC_RPMH_PKA_ECC_PERF1_DFSR_SRC_DIV_DIV12_5_FVAL                                                  0x18
+#define HWIO_GCC_RPMH_PKA_ECC_PERF1_DFSR_SRC_DIV_DIV13_FVAL                                                    0x19
+#define HWIO_GCC_RPMH_PKA_ECC_PERF1_DFSR_SRC_DIV_DIV13_5_FVAL                                                  0x1a
+#define HWIO_GCC_RPMH_PKA_ECC_PERF1_DFSR_SRC_DIV_DIV14_FVAL                                                    0x1b
+#define HWIO_GCC_RPMH_PKA_ECC_PERF1_DFSR_SRC_DIV_DIV14_5_FVAL                                                  0x1c
+#define HWIO_GCC_RPMH_PKA_ECC_PERF1_DFSR_SRC_DIV_DIV15_FVAL                                                    0x1d
+#define HWIO_GCC_RPMH_PKA_ECC_PERF1_DFSR_SRC_DIV_DIV15_5_FVAL                                                  0x1e
+#define HWIO_GCC_RPMH_PKA_ECC_PERF1_DFSR_SRC_DIV_DIV16_FVAL                                                    0x1f
+
+#define HWIO_GCC_RPMH_PKA_ECC_PERF2_DFSR_ADDR                                                            (GCC_CLK_CTL_REG_REG_BASE      + 0x00040034)
+#define HWIO_GCC_RPMH_PKA_ECC_PERF2_DFSR_PHYS                                                            (GCC_CLK_CTL_REG_REG_BASE_PHYS + 0x00040034)
+#define HWIO_GCC_RPMH_PKA_ECC_PERF2_DFSR_OFFS                                                            (GCC_CLK_CTL_REG_REG_BASE_OFFS + 0x00040034)
+#define HWIO_GCC_RPMH_PKA_ECC_PERF2_DFSR_RMSK                                                                 0x71f
+#define HWIO_GCC_RPMH_PKA_ECC_PERF2_DFSR_ATTR                                                                   0x3
+#define HWIO_GCC_RPMH_PKA_ECC_PERF2_DFSR_IN          \
+        in_dword_masked(HWIO_GCC_RPMH_PKA_ECC_PERF2_DFSR_ADDR, HWIO_GCC_RPMH_PKA_ECC_PERF2_DFSR_RMSK)
+#define HWIO_GCC_RPMH_PKA_ECC_PERF2_DFSR_INM(m)      \
+        in_dword_masked(HWIO_GCC_RPMH_PKA_ECC_PERF2_DFSR_ADDR, m)
+#define HWIO_GCC_RPMH_PKA_ECC_PERF2_DFSR_OUT(v)      \
+        out_dword(HWIO_GCC_RPMH_PKA_ECC_PERF2_DFSR_ADDR,v)
+#define HWIO_GCC_RPMH_PKA_ECC_PERF2_DFSR_OUTM(m,v) \
+        out_dword_masked_ns(HWIO_GCC_RPMH_PKA_ECC_PERF2_DFSR_ADDR,m,v,HWIO_GCC_RPMH_PKA_ECC_PERF2_DFSR_IN)
+#define HWIO_GCC_RPMH_PKA_ECC_PERF2_DFSR_SRC_SEL_BMSK                                                         0x700
+#define HWIO_GCC_RPMH_PKA_ECC_PERF2_DFSR_SRC_SEL_SHFT                                                           0x8
+#define HWIO_GCC_RPMH_PKA_ECC_PERF2_DFSR_SRC_SEL_SRC0_FVAL                                                      0x0
+#define HWIO_GCC_RPMH_PKA_ECC_PERF2_DFSR_SRC_SEL_SRC1_FVAL                                                      0x1
+#define HWIO_GCC_RPMH_PKA_ECC_PERF2_DFSR_SRC_SEL_SRC2_FVAL                                                      0x2
+#define HWIO_GCC_RPMH_PKA_ECC_PERF2_DFSR_SRC_SEL_SRC3_FVAL                                                      0x3
+#define HWIO_GCC_RPMH_PKA_ECC_PERF2_DFSR_SRC_SEL_SRC4_FVAL                                                      0x4
+#define HWIO_GCC_RPMH_PKA_ECC_PERF2_DFSR_SRC_SEL_SRC5_FVAL                                                      0x5
+#define HWIO_GCC_RPMH_PKA_ECC_PERF2_DFSR_SRC_SEL_SRC6_FVAL                                                      0x6
+#define HWIO_GCC_RPMH_PKA_ECC_PERF2_DFSR_SRC_SEL_SRC7_FVAL                                                      0x7
+#define HWIO_GCC_RPMH_PKA_ECC_PERF2_DFSR_SRC_DIV_BMSK                                                          0x1f
+#define HWIO_GCC_RPMH_PKA_ECC_PERF2_DFSR_SRC_DIV_SHFT                                                           0x0
+#define HWIO_GCC_RPMH_PKA_ECC_PERF2_DFSR_SRC_DIV_BYPASS_FVAL                                                    0x0
+#define HWIO_GCC_RPMH_PKA_ECC_PERF2_DFSR_SRC_DIV_DIV1_FVAL                                                      0x1
+#define HWIO_GCC_RPMH_PKA_ECC_PERF2_DFSR_SRC_DIV_DIV1_5_FVAL                                                    0x2
+#define HWIO_GCC_RPMH_PKA_ECC_PERF2_DFSR_SRC_DIV_DIV2_FVAL                                                      0x3
+#define HWIO_GCC_RPMH_PKA_ECC_PERF2_DFSR_SRC_DIV_DIV2_5_FVAL                                                    0x4
+#define HWIO_GCC_RPMH_PKA_ECC_PERF2_DFSR_SRC_DIV_DIV3_FVAL                                                      0x5
+#define HWIO_GCC_RPMH_PKA_ECC_PERF2_DFSR_SRC_DIV_DIV3_5_FVAL                                                    0x6
+#define HWIO_GCC_RPMH_PKA_ECC_PERF2_DFSR_SRC_DIV_DIV4_FVAL                                                      0x7
+#define HWIO_GCC_RPMH_PKA_ECC_PERF2_DFSR_SRC_DIV_DIV4_5_FVAL                                                    0x8
+#define HWIO_GCC_RPMH_PKA_ECC_PERF2_DFSR_SRC_DIV_DIV5_FVAL                                                      0x9
+#define HWIO_GCC_RPMH_PKA_ECC_PERF2_DFSR_SRC_DIV_DIV5_5_FVAL                                                    0xa
+#define HWIO_GCC_RPMH_PKA_ECC_PERF2_DFSR_SRC_DIV_DIV6_FVAL                                                      0xb
+#define HWIO_GCC_RPMH_PKA_ECC_PERF2_DFSR_SRC_DIV_DIV6_5_FVAL                                                    0xc
+#define HWIO_GCC_RPMH_PKA_ECC_PERF2_DFSR_SRC_DIV_DIV7_FVAL                                                      0xd
+#define HWIO_GCC_RPMH_PKA_ECC_PERF2_DFSR_SRC_DIV_DIV7_5_FVAL                                                    0xe
+#define HWIO_GCC_RPMH_PKA_ECC_PERF2_DFSR_SRC_DIV_DIV8_FVAL                                                      0xf
+#define HWIO_GCC_RPMH_PKA_ECC_PERF2_DFSR_SRC_DIV_DIV8_5_FVAL                                                   0x10
+#define HWIO_GCC_RPMH_PKA_ECC_PERF2_DFSR_SRC_DIV_DIV9_FVAL                                                     0x11
+#define HWIO_GCC_RPMH_PKA_ECC_PERF2_DFSR_SRC_DIV_DIV9_5_FVAL                                                   0x12
+#define HWIO_GCC_RPMH_PKA_ECC_PERF2_DFSR_SRC_DIV_DIV10_FVAL                                                    0x13
+#define HWIO_GCC_RPMH_PKA_ECC_PERF2_DFSR_SRC_DIV_DIV10_5_FVAL                                                  0x14
+#define HWIO_GCC_RPMH_PKA_ECC_PERF2_DFSR_SRC_DIV_DIV11_FVAL                                                    0x15
+#define HWIO_GCC_RPMH_PKA_ECC_PERF2_DFSR_SRC_DIV_DIV11_5_FVAL                                                  0x16
+#define HWIO_GCC_RPMH_PKA_ECC_PERF2_DFSR_SRC_DIV_DIV12_FVAL                                                    0x17
+#define HWIO_GCC_RPMH_PKA_ECC_PERF2_DFSR_SRC_DIV_DIV12_5_FVAL                                                  0x18
+#define HWIO_GCC_RPMH_PKA_ECC_PERF2_DFSR_SRC_DIV_DIV13_FVAL                                                    0x19
+#define HWIO_GCC_RPMH_PKA_ECC_PERF2_DFSR_SRC_DIV_DIV13_5_FVAL                                                  0x1a
+#define HWIO_GCC_RPMH_PKA_ECC_PERF2_DFSR_SRC_DIV_DIV14_FVAL                                                    0x1b
+#define HWIO_GCC_RPMH_PKA_ECC_PERF2_DFSR_SRC_DIV_DIV14_5_FVAL                                                  0x1c
+#define HWIO_GCC_RPMH_PKA_ECC_PERF2_DFSR_SRC_DIV_DIV15_FVAL                                                    0x1d
+#define HWIO_GCC_RPMH_PKA_ECC_PERF2_DFSR_SRC_DIV_DIV15_5_FVAL                                                  0x1e
+#define HWIO_GCC_RPMH_PKA_ECC_PERF2_DFSR_SRC_DIV_DIV16_FVAL                                                    0x1f
+
+#define HWIO_GCC_RPMH_PKA_ECC_PERF3_DFSR_ADDR                                                            (GCC_CLK_CTL_REG_REG_BASE      + 0x00040038)
+#define HWIO_GCC_RPMH_PKA_ECC_PERF3_DFSR_PHYS                                                            (GCC_CLK_CTL_REG_REG_BASE_PHYS + 0x00040038)
+#define HWIO_GCC_RPMH_PKA_ECC_PERF3_DFSR_OFFS                                                            (GCC_CLK_CTL_REG_REG_BASE_OFFS + 0x00040038)
+#define HWIO_GCC_RPMH_PKA_ECC_PERF3_DFSR_RMSK                                                                 0x71f
+#define HWIO_GCC_RPMH_PKA_ECC_PERF3_DFSR_ATTR                                                                   0x3
+#define HWIO_GCC_RPMH_PKA_ECC_PERF3_DFSR_IN          \
+        in_dword_masked(HWIO_GCC_RPMH_PKA_ECC_PERF3_DFSR_ADDR, HWIO_GCC_RPMH_PKA_ECC_PERF3_DFSR_RMSK)
+#define HWIO_GCC_RPMH_PKA_ECC_PERF3_DFSR_INM(m)      \
+        in_dword_masked(HWIO_GCC_RPMH_PKA_ECC_PERF3_DFSR_ADDR, m)
+#define HWIO_GCC_RPMH_PKA_ECC_PERF3_DFSR_OUT(v)      \
+        out_dword(HWIO_GCC_RPMH_PKA_ECC_PERF3_DFSR_ADDR,v)
+#define HWIO_GCC_RPMH_PKA_ECC_PERF3_DFSR_OUTM(m,v) \
+        out_dword_masked_ns(HWIO_GCC_RPMH_PKA_ECC_PERF3_DFSR_ADDR,m,v,HWIO_GCC_RPMH_PKA_ECC_PERF3_DFSR_IN)
+#define HWIO_GCC_RPMH_PKA_ECC_PERF3_DFSR_SRC_SEL_BMSK                                                         0x700
+#define HWIO_GCC_RPMH_PKA_ECC_PERF3_DFSR_SRC_SEL_SHFT                                                           0x8
+#define HWIO_GCC_RPMH_PKA_ECC_PERF3_DFSR_SRC_SEL_SRC0_FVAL                                                      0x0
+#define HWIO_GCC_RPMH_PKA_ECC_PERF3_DFSR_SRC_SEL_SRC1_FVAL                                                      0x1
+#define HWIO_GCC_RPMH_PKA_ECC_PERF3_DFSR_SRC_SEL_SRC2_FVAL                                                      0x2
+#define HWIO_GCC_RPMH_PKA_ECC_PERF3_DFSR_SRC_SEL_SRC3_FVAL                                                      0x3
+#define HWIO_GCC_RPMH_PKA_ECC_PERF3_DFSR_SRC_SEL_SRC4_FVAL                                                      0x4
+#define HWIO_GCC_RPMH_PKA_ECC_PERF3_DFSR_SRC_SEL_SRC5_FVAL                                                      0x5
+#define HWIO_GCC_RPMH_PKA_ECC_PERF3_DFSR_SRC_SEL_SRC6_FVAL                                                      0x6
+#define HWIO_GCC_RPMH_PKA_ECC_PERF3_DFSR_SRC_SEL_SRC7_FVAL                                                      0x7
+#define HWIO_GCC_RPMH_PKA_ECC_PERF3_DFSR_SRC_DIV_BMSK                                                          0x1f
+#define HWIO_GCC_RPMH_PKA_ECC_PERF3_DFSR_SRC_DIV_SHFT                                                           0x0
+#define HWIO_GCC_RPMH_PKA_ECC_PERF3_DFSR_SRC_DIV_BYPASS_FVAL                                                    0x0
+#define HWIO_GCC_RPMH_PKA_ECC_PERF3_DFSR_SRC_DIV_DIV1_FVAL                                                      0x1
+#define HWIO_GCC_RPMH_PKA_ECC_PERF3_DFSR_SRC_DIV_DIV1_5_FVAL                                                    0x2
+#define HWIO_GCC_RPMH_PKA_ECC_PERF3_DFSR_SRC_DIV_DIV2_FVAL                                                      0x3
+#define HWIO_GCC_RPMH_PKA_ECC_PERF3_DFSR_SRC_DIV_DIV2_5_FVAL                                                    0x4
+#define HWIO_GCC_RPMH_PKA_ECC_PERF3_DFSR_SRC_DIV_DIV3_FVAL                                                      0x5
+#define HWIO_GCC_RPMH_PKA_ECC_PERF3_DFSR_SRC_DIV_DIV3_5_FVAL                                                    0x6
+#define HWIO_GCC_RPMH_PKA_ECC_PERF3_DFSR_SRC_DIV_DIV4_FVAL                                                      0x7
+#define HWIO_GCC_RPMH_PKA_ECC_PERF3_DFSR_SRC_DIV_DIV4_5_FVAL                                                    0x8
+#define HWIO_GCC_RPMH_PKA_ECC_PERF3_DFSR_SRC_DIV_DIV5_FVAL                                                      0x9
+#define HWIO_GCC_RPMH_PKA_ECC_PERF3_DFSR_SRC_DIV_DIV5_5_FVAL                                                    0xa
+#define HWIO_GCC_RPMH_PKA_ECC_PERF3_DFSR_SRC_DIV_DIV6_FVAL                                                      0xb
+#define HWIO_GCC_RPMH_PKA_ECC_PERF3_DFSR_SRC_DIV_DIV6_5_FVAL                                                    0xc
+#define HWIO_GCC_RPMH_PKA_ECC_PERF3_DFSR_SRC_DIV_DIV7_FVAL                                                      0xd
+#define HWIO_GCC_RPMH_PKA_ECC_PERF3_DFSR_SRC_DIV_DIV7_5_FVAL                                                    0xe
+#define HWIO_GCC_RPMH_PKA_ECC_PERF3_DFSR_SRC_DIV_DIV8_FVAL                                                      0xf
+#define HWIO_GCC_RPMH_PKA_ECC_PERF3_DFSR_SRC_DIV_DIV8_5_FVAL                                                   0x10
+#define HWIO_GCC_RPMH_PKA_ECC_PERF3_DFSR_SRC_DIV_DIV9_FVAL                                                     0x11
+#define HWIO_GCC_RPMH_PKA_ECC_PERF3_DFSR_SRC_DIV_DIV9_5_FVAL                                                   0x12
+#define HWIO_GCC_RPMH_PKA_ECC_PERF3_DFSR_SRC_DIV_DIV10_FVAL                                                    0x13
+#define HWIO_GCC_RPMH_PKA_ECC_PERF3_DFSR_SRC_DIV_DIV10_5_FVAL                                                  0x14
+#define HWIO_GCC_RPMH_PKA_ECC_PERF3_DFSR_SRC_DIV_DIV11_FVAL                                                    0x15
+#define HWIO_GCC_RPMH_PKA_ECC_PERF3_DFSR_SRC_DIV_DIV11_5_FVAL                                                  0x16
+#define HWIO_GCC_RPMH_PKA_ECC_PERF3_DFSR_SRC_DIV_DIV12_FVAL                                                    0x17
+#define HWIO_GCC_RPMH_PKA_ECC_PERF3_DFSR_SRC_DIV_DIV12_5_FVAL                                                  0x18
+#define HWIO_GCC_RPMH_PKA_ECC_PERF3_DFSR_SRC_DIV_DIV13_FVAL                                                    0x19
+#define HWIO_GCC_RPMH_PKA_ECC_PERF3_DFSR_SRC_DIV_DIV13_5_FVAL                                                  0x1a
+#define HWIO_GCC_RPMH_PKA_ECC_PERF3_DFSR_SRC_DIV_DIV14_FVAL                                                    0x1b
+#define HWIO_GCC_RPMH_PKA_ECC_PERF3_DFSR_SRC_DIV_DIV14_5_FVAL                                                  0x1c
+#define HWIO_GCC_RPMH_PKA_ECC_PERF3_DFSR_SRC_DIV_DIV15_FVAL                                                    0x1d
+#define HWIO_GCC_RPMH_PKA_ECC_PERF3_DFSR_SRC_DIV_DIV15_5_FVAL                                                  0x1e
+#define HWIO_GCC_RPMH_PKA_ECC_PERF3_DFSR_SRC_DIV_DIV16_FVAL                                                    0x1f
+
+#define HWIO_GCC_RPMH_PKA_ECC_PERF4_DFSR_ADDR                                                            (GCC_CLK_CTL_REG_REG_BASE      + 0x0004003c)
+#define HWIO_GCC_RPMH_PKA_ECC_PERF4_DFSR_PHYS                                                            (GCC_CLK_CTL_REG_REG_BASE_PHYS + 0x0004003c)
+#define HWIO_GCC_RPMH_PKA_ECC_PERF4_DFSR_OFFS                                                            (GCC_CLK_CTL_REG_REG_BASE_OFFS + 0x0004003c)
+#define HWIO_GCC_RPMH_PKA_ECC_PERF4_DFSR_RMSK                                                                 0x71f
+#define HWIO_GCC_RPMH_PKA_ECC_PERF4_DFSR_ATTR                                                                   0x3
+#define HWIO_GCC_RPMH_PKA_ECC_PERF4_DFSR_IN          \
+        in_dword_masked(HWIO_GCC_RPMH_PKA_ECC_PERF4_DFSR_ADDR, HWIO_GCC_RPMH_PKA_ECC_PERF4_DFSR_RMSK)
+#define HWIO_GCC_RPMH_PKA_ECC_PERF4_DFSR_INM(m)      \
+        in_dword_masked(HWIO_GCC_RPMH_PKA_ECC_PERF4_DFSR_ADDR, m)
+#define HWIO_GCC_RPMH_PKA_ECC_PERF4_DFSR_OUT(v)      \
+        out_dword(HWIO_GCC_RPMH_PKA_ECC_PERF4_DFSR_ADDR,v)
+#define HWIO_GCC_RPMH_PKA_ECC_PERF4_DFSR_OUTM(m,v) \
+        out_dword_masked_ns(HWIO_GCC_RPMH_PKA_ECC_PERF4_DFSR_ADDR,m,v,HWIO_GCC_RPMH_PKA_ECC_PERF4_DFSR_IN)
+#define HWIO_GCC_RPMH_PKA_ECC_PERF4_DFSR_SRC_SEL_BMSK                                                         0x700
+#define HWIO_GCC_RPMH_PKA_ECC_PERF4_DFSR_SRC_SEL_SHFT                                                           0x8
+#define HWIO_GCC_RPMH_PKA_ECC_PERF4_DFSR_SRC_SEL_SRC0_FVAL                                                      0x0
+#define HWIO_GCC_RPMH_PKA_ECC_PERF4_DFSR_SRC_SEL_SRC1_FVAL                                                      0x1
+#define HWIO_GCC_RPMH_PKA_ECC_PERF4_DFSR_SRC_SEL_SRC2_FVAL                                                      0x2
+#define HWIO_GCC_RPMH_PKA_ECC_PERF4_DFSR_SRC_SEL_SRC3_FVAL                                                      0x3
+#define HWIO_GCC_RPMH_PKA_ECC_PERF4_DFSR_SRC_SEL_SRC4_FVAL                                                      0x4
+#define HWIO_GCC_RPMH_PKA_ECC_PERF4_DFSR_SRC_SEL_SRC5_FVAL                                                      0x5
+#define HWIO_GCC_RPMH_PKA_ECC_PERF4_DFSR_SRC_SEL_SRC6_FVAL                                                      0x6
+#define HWIO_GCC_RPMH_PKA_ECC_PERF4_DFSR_SRC_SEL_SRC7_FVAL                                                      0x7
+#define HWIO_GCC_RPMH_PKA_ECC_PERF4_DFSR_SRC_DIV_BMSK                                                          0x1f
+#define HWIO_GCC_RPMH_PKA_ECC_PERF4_DFSR_SRC_DIV_SHFT                                                           0x0
+#define HWIO_GCC_RPMH_PKA_ECC_PERF4_DFSR_SRC_DIV_BYPASS_FVAL                                                    0x0
+#define HWIO_GCC_RPMH_PKA_ECC_PERF4_DFSR_SRC_DIV_DIV1_FVAL                                                      0x1
+#define HWIO_GCC_RPMH_PKA_ECC_PERF4_DFSR_SRC_DIV_DIV1_5_FVAL                                                    0x2
+#define HWIO_GCC_RPMH_PKA_ECC_PERF4_DFSR_SRC_DIV_DIV2_FVAL                                                      0x3
+#define HWIO_GCC_RPMH_PKA_ECC_PERF4_DFSR_SRC_DIV_DIV2_5_FVAL                                                    0x4
+#define HWIO_GCC_RPMH_PKA_ECC_PERF4_DFSR_SRC_DIV_DIV3_FVAL                                                      0x5
+#define HWIO_GCC_RPMH_PKA_ECC_PERF4_DFSR_SRC_DIV_DIV3_5_FVAL                                                    0x6
+#define HWIO_GCC_RPMH_PKA_ECC_PERF4_DFSR_SRC_DIV_DIV4_FVAL                                                      0x7
+#define HWIO_GCC_RPMH_PKA_ECC_PERF4_DFSR_SRC_DIV_DIV4_5_FVAL                                                    0x8
+#define HWIO_GCC_RPMH_PKA_ECC_PERF4_DFSR_SRC_DIV_DIV5_FVAL                                                      0x9
+#define HWIO_GCC_RPMH_PKA_ECC_PERF4_DFSR_SRC_DIV_DIV5_5_FVAL                                                    0xa
+#define HWIO_GCC_RPMH_PKA_ECC_PERF4_DFSR_SRC_DIV_DIV6_FVAL                                                      0xb
+#define HWIO_GCC_RPMH_PKA_ECC_PERF4_DFSR_SRC_DIV_DIV6_5_FVAL                                                    0xc
+#define HWIO_GCC_RPMH_PKA_ECC_PERF4_DFSR_SRC_DIV_DIV7_FVAL                                                      0xd
+#define HWIO_GCC_RPMH_PKA_ECC_PERF4_DFSR_SRC_DIV_DIV7_5_FVAL                                                    0xe
+#define HWIO_GCC_RPMH_PKA_ECC_PERF4_DFSR_SRC_DIV_DIV8_FVAL                                                      0xf
+#define HWIO_GCC_RPMH_PKA_ECC_PERF4_DFSR_SRC_DIV_DIV8_5_FVAL                                                   0x10
+#define HWIO_GCC_RPMH_PKA_ECC_PERF4_DFSR_SRC_DIV_DIV9_FVAL                                                     0x11
+#define HWIO_GCC_RPMH_PKA_ECC_PERF4_DFSR_SRC_DIV_DIV9_5_FVAL                                                   0x12
+#define HWIO_GCC_RPMH_PKA_ECC_PERF4_DFSR_SRC_DIV_DIV10_FVAL                                                    0x13
+#define HWIO_GCC_RPMH_PKA_ECC_PERF4_DFSR_SRC_DIV_DIV10_5_FVAL                                                  0x14
+#define HWIO_GCC_RPMH_PKA_ECC_PERF4_DFSR_SRC_DIV_DIV11_FVAL                                                    0x15
+#define HWIO_GCC_RPMH_PKA_ECC_PERF4_DFSR_SRC_DIV_DIV11_5_FVAL                                                  0x16
+#define HWIO_GCC_RPMH_PKA_ECC_PERF4_DFSR_SRC_DIV_DIV12_FVAL                                                    0x17
+#define HWIO_GCC_RPMH_PKA_ECC_PERF4_DFSR_SRC_DIV_DIV12_5_FVAL                                                  0x18
+#define HWIO_GCC_RPMH_PKA_ECC_PERF4_DFSR_SRC_DIV_DIV13_FVAL                                                    0x19
+#define HWIO_GCC_RPMH_PKA_ECC_PERF4_DFSR_SRC_DIV_DIV13_5_FVAL                                                  0x1a
+#define HWIO_GCC_RPMH_PKA_ECC_PERF4_DFSR_SRC_DIV_DIV14_FVAL                                                    0x1b
+#define HWIO_GCC_RPMH_PKA_ECC_PERF4_DFSR_SRC_DIV_DIV14_5_FVAL                                                  0x1c
+#define HWIO_GCC_RPMH_PKA_ECC_PERF4_DFSR_SRC_DIV_DIV15_FVAL                                                    0x1d
+#define HWIO_GCC_RPMH_PKA_ECC_PERF4_DFSR_SRC_DIV_DIV15_5_FVAL                                                  0x1e
+#define HWIO_GCC_RPMH_PKA_ECC_PERF4_DFSR_SRC_DIV_DIV16_FVAL                                                    0x1f
+
+#define HWIO_GCC_RPMH_PKA_ECC_PERF5_DFSR_ADDR                                                            (GCC_CLK_CTL_REG_REG_BASE      + 0x00040040)
+#define HWIO_GCC_RPMH_PKA_ECC_PERF5_DFSR_PHYS                                                            (GCC_CLK_CTL_REG_REG_BASE_PHYS + 0x00040040)
+#define HWIO_GCC_RPMH_PKA_ECC_PERF5_DFSR_OFFS                                                            (GCC_CLK_CTL_REG_REG_BASE_OFFS + 0x00040040)
+#define HWIO_GCC_RPMH_PKA_ECC_PERF5_DFSR_RMSK                                                                 0x71f
+#define HWIO_GCC_RPMH_PKA_ECC_PERF5_DFSR_ATTR                                                                   0x3
+#define HWIO_GCC_RPMH_PKA_ECC_PERF5_DFSR_IN          \
+        in_dword_masked(HWIO_GCC_RPMH_PKA_ECC_PERF5_DFSR_ADDR, HWIO_GCC_RPMH_PKA_ECC_PERF5_DFSR_RMSK)
+#define HWIO_GCC_RPMH_PKA_ECC_PERF5_DFSR_INM(m)      \
+        in_dword_masked(HWIO_GCC_RPMH_PKA_ECC_PERF5_DFSR_ADDR, m)
+#define HWIO_GCC_RPMH_PKA_ECC_PERF5_DFSR_OUT(v)      \
+        out_dword(HWIO_GCC_RPMH_PKA_ECC_PERF5_DFSR_ADDR,v)
+#define HWIO_GCC_RPMH_PKA_ECC_PERF5_DFSR_OUTM(m,v) \
+        out_dword_masked_ns(HWIO_GCC_RPMH_PKA_ECC_PERF5_DFSR_ADDR,m,v,HWIO_GCC_RPMH_PKA_ECC_PERF5_DFSR_IN)
+#define HWIO_GCC_RPMH_PKA_ECC_PERF5_DFSR_SRC_SEL_BMSK                                                         0x700
+#define HWIO_GCC_RPMH_PKA_ECC_PERF5_DFSR_SRC_SEL_SHFT                                                           0x8
+#define HWIO_GCC_RPMH_PKA_ECC_PERF5_DFSR_SRC_SEL_SRC0_FVAL                                                      0x0
+#define HWIO_GCC_RPMH_PKA_ECC_PERF5_DFSR_SRC_SEL_SRC1_FVAL                                                      0x1
+#define HWIO_GCC_RPMH_PKA_ECC_PERF5_DFSR_SRC_SEL_SRC2_FVAL                                                      0x2
+#define HWIO_GCC_RPMH_PKA_ECC_PERF5_DFSR_SRC_SEL_SRC3_FVAL                                                      0x3
+#define HWIO_GCC_RPMH_PKA_ECC_PERF5_DFSR_SRC_SEL_SRC4_FVAL                                                      0x4
+#define HWIO_GCC_RPMH_PKA_ECC_PERF5_DFSR_SRC_SEL_SRC5_FVAL                                                      0x5
+#define HWIO_GCC_RPMH_PKA_ECC_PERF5_DFSR_SRC_SEL_SRC6_FVAL                                                      0x6
+#define HWIO_GCC_RPMH_PKA_ECC_PERF5_DFSR_SRC_SEL_SRC7_FVAL                                                      0x7
+#define HWIO_GCC_RPMH_PKA_ECC_PERF5_DFSR_SRC_DIV_BMSK                                                          0x1f
+#define HWIO_GCC_RPMH_PKA_ECC_PERF5_DFSR_SRC_DIV_SHFT                                                           0x0
+#define HWIO_GCC_RPMH_PKA_ECC_PERF5_DFSR_SRC_DIV_BYPASS_FVAL                                                    0x0
+#define HWIO_GCC_RPMH_PKA_ECC_PERF5_DFSR_SRC_DIV_DIV1_FVAL                                                      0x1
+#define HWIO_GCC_RPMH_PKA_ECC_PERF5_DFSR_SRC_DIV_DIV1_5_FVAL                                                    0x2
+#define HWIO_GCC_RPMH_PKA_ECC_PERF5_DFSR_SRC_DIV_DIV2_FVAL                                                      0x3
+#define HWIO_GCC_RPMH_PKA_ECC_PERF5_DFSR_SRC_DIV_DIV2_5_FVAL                                                    0x4
+#define HWIO_GCC_RPMH_PKA_ECC_PERF5_DFSR_SRC_DIV_DIV3_FVAL                                                      0x5
+#define HWIO_GCC_RPMH_PKA_ECC_PERF5_DFSR_SRC_DIV_DIV3_5_FVAL                                                    0x6
+#define HWIO_GCC_RPMH_PKA_ECC_PERF5_DFSR_SRC_DIV_DIV4_FVAL                                                      0x7
+#define HWIO_GCC_RPMH_PKA_ECC_PERF5_DFSR_SRC_DIV_DIV4_5_FVAL                                                    0x8
+#define HWIO_GCC_RPMH_PKA_ECC_PERF5_DFSR_SRC_DIV_DIV5_FVAL                                                      0x9
+#define HWIO_GCC_RPMH_PKA_ECC_PERF5_DFSR_SRC_DIV_DIV5_5_FVAL                                                    0xa
+#define HWIO_GCC_RPMH_PKA_ECC_PERF5_DFSR_SRC_DIV_DIV6_FVAL                                                      0xb
+#define HWIO_GCC_RPMH_PKA_ECC_PERF5_DFSR_SRC_DIV_DIV6_5_FVAL                                                    0xc
+#define HWIO_GCC_RPMH_PKA_ECC_PERF5_DFSR_SRC_DIV_DIV7_FVAL                                                      0xd
+#define HWIO_GCC_RPMH_PKA_ECC_PERF5_DFSR_SRC_DIV_DIV7_5_FVAL                                                    0xe
+#define HWIO_GCC_RPMH_PKA_ECC_PERF5_DFSR_SRC_DIV_DIV8_FVAL                                                      0xf
+#define HWIO_GCC_RPMH_PKA_ECC_PERF5_DFSR_SRC_DIV_DIV8_5_FVAL                                                   0x10
+#define HWIO_GCC_RPMH_PKA_ECC_PERF5_DFSR_SRC_DIV_DIV9_FVAL                                                     0x11
+#define HWIO_GCC_RPMH_PKA_ECC_PERF5_DFSR_SRC_DIV_DIV9_5_FVAL                                                   0x12
+#define HWIO_GCC_RPMH_PKA_ECC_PERF5_DFSR_SRC_DIV_DIV10_FVAL                                                    0x13
+#define HWIO_GCC_RPMH_PKA_ECC_PERF5_DFSR_SRC_DIV_DIV10_5_FVAL                                                  0x14
+#define HWIO_GCC_RPMH_PKA_ECC_PERF5_DFSR_SRC_DIV_DIV11_FVAL                                                    0x15
+#define HWIO_GCC_RPMH_PKA_ECC_PERF5_DFSR_SRC_DIV_DIV11_5_FVAL                                                  0x16
+#define HWIO_GCC_RPMH_PKA_ECC_PERF5_DFSR_SRC_DIV_DIV12_FVAL                                                    0x17
+#define HWIO_GCC_RPMH_PKA_ECC_PERF5_DFSR_SRC_DIV_DIV12_5_FVAL                                                  0x18
+#define HWIO_GCC_RPMH_PKA_ECC_PERF5_DFSR_SRC_DIV_DIV13_FVAL                                                    0x19
+#define HWIO_GCC_RPMH_PKA_ECC_PERF5_DFSR_SRC_DIV_DIV13_5_FVAL                                                  0x1a
+#define HWIO_GCC_RPMH_PKA_ECC_PERF5_DFSR_SRC_DIV_DIV14_FVAL                                                    0x1b
+#define HWIO_GCC_RPMH_PKA_ECC_PERF5_DFSR_SRC_DIV_DIV14_5_FVAL                                                  0x1c
+#define HWIO_GCC_RPMH_PKA_ECC_PERF5_DFSR_SRC_DIV_DIV15_FVAL                                                    0x1d
+#define HWIO_GCC_RPMH_PKA_ECC_PERF5_DFSR_SRC_DIV_DIV15_5_FVAL                                                  0x1e
+#define HWIO_GCC_RPMH_PKA_ECC_PERF5_DFSR_SRC_DIV_DIV16_FVAL                                                    0x1f
+
+#define HWIO_GCC_RPMH_PKA_ECC_PERF6_DFSR_ADDR                                                            (GCC_CLK_CTL_REG_REG_BASE      + 0x00040044)
+#define HWIO_GCC_RPMH_PKA_ECC_PERF6_DFSR_PHYS                                                            (GCC_CLK_CTL_REG_REG_BASE_PHYS + 0x00040044)
+#define HWIO_GCC_RPMH_PKA_ECC_PERF6_DFSR_OFFS                                                            (GCC_CLK_CTL_REG_REG_BASE_OFFS + 0x00040044)
+#define HWIO_GCC_RPMH_PKA_ECC_PERF6_DFSR_RMSK                                                                 0x71f
+#define HWIO_GCC_RPMH_PKA_ECC_PERF6_DFSR_ATTR                                                                   0x3
+#define HWIO_GCC_RPMH_PKA_ECC_PERF6_DFSR_IN          \
+        in_dword_masked(HWIO_GCC_RPMH_PKA_ECC_PERF6_DFSR_ADDR, HWIO_GCC_RPMH_PKA_ECC_PERF6_DFSR_RMSK)
+#define HWIO_GCC_RPMH_PKA_ECC_PERF6_DFSR_INM(m)      \
+        in_dword_masked(HWIO_GCC_RPMH_PKA_ECC_PERF6_DFSR_ADDR, m)
+#define HWIO_GCC_RPMH_PKA_ECC_PERF6_DFSR_OUT(v)      \
+        out_dword(HWIO_GCC_RPMH_PKA_ECC_PERF6_DFSR_ADDR,v)
+#define HWIO_GCC_RPMH_PKA_ECC_PERF6_DFSR_OUTM(m,v) \
+        out_dword_masked_ns(HWIO_GCC_RPMH_PKA_ECC_PERF6_DFSR_ADDR,m,v,HWIO_GCC_RPMH_PKA_ECC_PERF6_DFSR_IN)
+#define HWIO_GCC_RPMH_PKA_ECC_PERF6_DFSR_SRC_SEL_BMSK                                                         0x700
+#define HWIO_GCC_RPMH_PKA_ECC_PERF6_DFSR_SRC_SEL_SHFT                                                           0x8
+#define HWIO_GCC_RPMH_PKA_ECC_PERF6_DFSR_SRC_SEL_SRC0_FVAL                                                      0x0
+#define HWIO_GCC_RPMH_PKA_ECC_PERF6_DFSR_SRC_SEL_SRC1_FVAL                                                      0x1
+#define HWIO_GCC_RPMH_PKA_ECC_PERF6_DFSR_SRC_SEL_SRC2_FVAL                                                      0x2
+#define HWIO_GCC_RPMH_PKA_ECC_PERF6_DFSR_SRC_SEL_SRC3_FVAL                                                      0x3
+#define HWIO_GCC_RPMH_PKA_ECC_PERF6_DFSR_SRC_SEL_SRC4_FVAL                                                      0x4
+#define HWIO_GCC_RPMH_PKA_ECC_PERF6_DFSR_SRC_SEL_SRC5_FVAL                                                      0x5
+#define HWIO_GCC_RPMH_PKA_ECC_PERF6_DFSR_SRC_SEL_SRC6_FVAL                                                      0x6
+#define HWIO_GCC_RPMH_PKA_ECC_PERF6_DFSR_SRC_SEL_SRC7_FVAL                                                      0x7
+#define HWIO_GCC_RPMH_PKA_ECC_PERF6_DFSR_SRC_DIV_BMSK                                                          0x1f
+#define HWIO_GCC_RPMH_PKA_ECC_PERF6_DFSR_SRC_DIV_SHFT                                                           0x0
+#define HWIO_GCC_RPMH_PKA_ECC_PERF6_DFSR_SRC_DIV_BYPASS_FVAL                                                    0x0
+#define HWIO_GCC_RPMH_PKA_ECC_PERF6_DFSR_SRC_DIV_DIV1_FVAL                                                      0x1
+#define HWIO_GCC_RPMH_PKA_ECC_PERF6_DFSR_SRC_DIV_DIV1_5_FVAL                                                    0x2
+#define HWIO_GCC_RPMH_PKA_ECC_PERF6_DFSR_SRC_DIV_DIV2_FVAL                                                      0x3
+#define HWIO_GCC_RPMH_PKA_ECC_PERF6_DFSR_SRC_DIV_DIV2_5_FVAL                                                    0x4
+#define HWIO_GCC_RPMH_PKA_ECC_PERF6_DFSR_SRC_DIV_DIV3_FVAL                                                      0x5
+#define HWIO_GCC_RPMH_PKA_ECC_PERF6_DFSR_SRC_DIV_DIV3_5_FVAL                                                    0x6
+#define HWIO_GCC_RPMH_PKA_ECC_PERF6_DFSR_SRC_DIV_DIV4_FVAL                                                      0x7
+#define HWIO_GCC_RPMH_PKA_ECC_PERF6_DFSR_SRC_DIV_DIV4_5_FVAL                                                    0x8
+#define HWIO_GCC_RPMH_PKA_ECC_PERF6_DFSR_SRC_DIV_DIV5_FVAL                                                      0x9
+#define HWIO_GCC_RPMH_PKA_ECC_PERF6_DFSR_SRC_DIV_DIV5_5_FVAL                                                    0xa
+#define HWIO_GCC_RPMH_PKA_ECC_PERF6_DFSR_SRC_DIV_DIV6_FVAL                                                      0xb
+#define HWIO_GCC_RPMH_PKA_ECC_PERF6_DFSR_SRC_DIV_DIV6_5_FVAL                                                    0xc
+#define HWIO_GCC_RPMH_PKA_ECC_PERF6_DFSR_SRC_DIV_DIV7_FVAL                                                      0xd
+#define HWIO_GCC_RPMH_PKA_ECC_PERF6_DFSR_SRC_DIV_DIV7_5_FVAL                                                    0xe
+#define HWIO_GCC_RPMH_PKA_ECC_PERF6_DFSR_SRC_DIV_DIV8_FVAL                                                      0xf
+#define HWIO_GCC_RPMH_PKA_ECC_PERF6_DFSR_SRC_DIV_DIV8_5_FVAL                                                   0x10
+#define HWIO_GCC_RPMH_PKA_ECC_PERF6_DFSR_SRC_DIV_DIV9_FVAL                                                     0x11
+#define HWIO_GCC_RPMH_PKA_ECC_PERF6_DFSR_SRC_DIV_DIV9_5_FVAL                                                   0x12
+#define HWIO_GCC_RPMH_PKA_ECC_PERF6_DFSR_SRC_DIV_DIV10_FVAL                                                    0x13
+#define HWIO_GCC_RPMH_PKA_ECC_PERF6_DFSR_SRC_DIV_DIV10_5_FVAL                                                  0x14
+#define HWIO_GCC_RPMH_PKA_ECC_PERF6_DFSR_SRC_DIV_DIV11_FVAL                                                    0x15
+#define HWIO_GCC_RPMH_PKA_ECC_PERF6_DFSR_SRC_DIV_DIV11_5_FVAL                                                  0x16
+#define HWIO_GCC_RPMH_PKA_ECC_PERF6_DFSR_SRC_DIV_DIV12_FVAL                                                    0x17
+#define HWIO_GCC_RPMH_PKA_ECC_PERF6_DFSR_SRC_DIV_DIV12_5_FVAL                                                  0x18
+#define HWIO_GCC_RPMH_PKA_ECC_PERF6_DFSR_SRC_DIV_DIV13_FVAL                                                    0x19
+#define HWIO_GCC_RPMH_PKA_ECC_PERF6_DFSR_SRC_DIV_DIV13_5_FVAL                                                  0x1a
+#define HWIO_GCC_RPMH_PKA_ECC_PERF6_DFSR_SRC_DIV_DIV14_FVAL                                                    0x1b
+#define HWIO_GCC_RPMH_PKA_ECC_PERF6_DFSR_SRC_DIV_DIV14_5_FVAL                                                  0x1c
+#define HWIO_GCC_RPMH_PKA_ECC_PERF6_DFSR_SRC_DIV_DIV15_FVAL                                                    0x1d
+#define HWIO_GCC_RPMH_PKA_ECC_PERF6_DFSR_SRC_DIV_DIV15_5_FVAL                                                  0x1e
+#define HWIO_GCC_RPMH_PKA_ECC_PERF6_DFSR_SRC_DIV_DIV16_FVAL                                                    0x1f
+
+#define HWIO_GCC_RPMH_PKA_ECC_PERF7_DFSR_ADDR                                                            (GCC_CLK_CTL_REG_REG_BASE      + 0x00040048)
+#define HWIO_GCC_RPMH_PKA_ECC_PERF7_DFSR_PHYS                                                            (GCC_CLK_CTL_REG_REG_BASE_PHYS + 0x00040048)
+#define HWIO_GCC_RPMH_PKA_ECC_PERF7_DFSR_OFFS                                                            (GCC_CLK_CTL_REG_REG_BASE_OFFS + 0x00040048)
+#define HWIO_GCC_RPMH_PKA_ECC_PERF7_DFSR_RMSK                                                                 0x71f
+#define HWIO_GCC_RPMH_PKA_ECC_PERF7_DFSR_ATTR                                                                   0x3
+#define HWIO_GCC_RPMH_PKA_ECC_PERF7_DFSR_IN          \
+        in_dword_masked(HWIO_GCC_RPMH_PKA_ECC_PERF7_DFSR_ADDR, HWIO_GCC_RPMH_PKA_ECC_PERF7_DFSR_RMSK)
+#define HWIO_GCC_RPMH_PKA_ECC_PERF7_DFSR_INM(m)      \
+        in_dword_masked(HWIO_GCC_RPMH_PKA_ECC_PERF7_DFSR_ADDR, m)
+#define HWIO_GCC_RPMH_PKA_ECC_PERF7_DFSR_OUT(v)      \
+        out_dword(HWIO_GCC_RPMH_PKA_ECC_PERF7_DFSR_ADDR,v)
+#define HWIO_GCC_RPMH_PKA_ECC_PERF7_DFSR_OUTM(m,v) \
+        out_dword_masked_ns(HWIO_GCC_RPMH_PKA_ECC_PERF7_DFSR_ADDR,m,v,HWIO_GCC_RPMH_PKA_ECC_PERF7_DFSR_IN)
+#define HWIO_GCC_RPMH_PKA_ECC_PERF7_DFSR_SRC_SEL_BMSK                                                         0x700
+#define HWIO_GCC_RPMH_PKA_ECC_PERF7_DFSR_SRC_SEL_SHFT                                                           0x8
+#define HWIO_GCC_RPMH_PKA_ECC_PERF7_DFSR_SRC_SEL_SRC0_FVAL                                                      0x0
+#define HWIO_GCC_RPMH_PKA_ECC_PERF7_DFSR_SRC_SEL_SRC1_FVAL                                                      0x1
+#define HWIO_GCC_RPMH_PKA_ECC_PERF7_DFSR_SRC_SEL_SRC2_FVAL                                                      0x2
+#define HWIO_GCC_RPMH_PKA_ECC_PERF7_DFSR_SRC_SEL_SRC3_FVAL                                                      0x3
+#define HWIO_GCC_RPMH_PKA_ECC_PERF7_DFSR_SRC_SEL_SRC4_FVAL                                                      0x4
+#define HWIO_GCC_RPMH_PKA_ECC_PERF7_DFSR_SRC_SEL_SRC5_FVAL                                                      0x5
+#define HWIO_GCC_RPMH_PKA_ECC_PERF7_DFSR_SRC_SEL_SRC6_FVAL                                                      0x6
+#define HWIO_GCC_RPMH_PKA_ECC_PERF7_DFSR_SRC_SEL_SRC7_FVAL                                                      0x7
+#define HWIO_GCC_RPMH_PKA_ECC_PERF7_DFSR_SRC_DIV_BMSK                                                          0x1f
+#define HWIO_GCC_RPMH_PKA_ECC_PERF7_DFSR_SRC_DIV_SHFT                                                           0x0
+#define HWIO_GCC_RPMH_PKA_ECC_PERF7_DFSR_SRC_DIV_BYPASS_FVAL                                                    0x0
+#define HWIO_GCC_RPMH_PKA_ECC_PERF7_DFSR_SRC_DIV_DIV1_FVAL                                                      0x1
+#define HWIO_GCC_RPMH_PKA_ECC_PERF7_DFSR_SRC_DIV_DIV1_5_FVAL                                                    0x2
+#define HWIO_GCC_RPMH_PKA_ECC_PERF7_DFSR_SRC_DIV_DIV2_FVAL                                                      0x3
+#define HWIO_GCC_RPMH_PKA_ECC_PERF7_DFSR_SRC_DIV_DIV2_5_FVAL                                                    0x4
+#define HWIO_GCC_RPMH_PKA_ECC_PERF7_DFSR_SRC_DIV_DIV3_FVAL                                                      0x5
+#define HWIO_GCC_RPMH_PKA_ECC_PERF7_DFSR_SRC_DIV_DIV3_5_FVAL                                                    0x6
+#define HWIO_GCC_RPMH_PKA_ECC_PERF7_DFSR_SRC_DIV_DIV4_FVAL                                                      0x7
+#define HWIO_GCC_RPMH_PKA_ECC_PERF7_DFSR_SRC_DIV_DIV4_5_FVAL                                                    0x8
+#define HWIO_GCC_RPMH_PKA_ECC_PERF7_DFSR_SRC_DIV_DIV5_FVAL                                                      0x9
+#define HWIO_GCC_RPMH_PKA_ECC_PERF7_DFSR_SRC_DIV_DIV5_5_FVAL                                                    0xa
+#define HWIO_GCC_RPMH_PKA_ECC_PERF7_DFSR_SRC_DIV_DIV6_FVAL                                                      0xb
+#define HWIO_GCC_RPMH_PKA_ECC_PERF7_DFSR_SRC_DIV_DIV6_5_FVAL                                                    0xc
+#define HWIO_GCC_RPMH_PKA_ECC_PERF7_DFSR_SRC_DIV_DIV7_FVAL                                                      0xd
+#define HWIO_GCC_RPMH_PKA_ECC_PERF7_DFSR_SRC_DIV_DIV7_5_FVAL                                                    0xe
+#define HWIO_GCC_RPMH_PKA_ECC_PERF7_DFSR_SRC_DIV_DIV8_FVAL                                                      0xf
+#define HWIO_GCC_RPMH_PKA_ECC_PERF7_DFSR_SRC_DIV_DIV8_5_FVAL                                                   0x10
+#define HWIO_GCC_RPMH_PKA_ECC_PERF7_DFSR_SRC_DIV_DIV9_FVAL                                                     0x11
+#define HWIO_GCC_RPMH_PKA_ECC_PERF7_DFSR_SRC_DIV_DIV9_5_FVAL                                                   0x12
+#define HWIO_GCC_RPMH_PKA_ECC_PERF7_DFSR_SRC_DIV_DIV10_FVAL                                                    0x13
+#define HWIO_GCC_RPMH_PKA_ECC_PERF7_DFSR_SRC_DIV_DIV10_5_FVAL                                                  0x14
+#define HWIO_GCC_RPMH_PKA_ECC_PERF7_DFSR_SRC_DIV_DIV11_FVAL                                                    0x15
+#define HWIO_GCC_RPMH_PKA_ECC_PERF7_DFSR_SRC_DIV_DIV11_5_FVAL                                                  0x16
+#define HWIO_GCC_RPMH_PKA_ECC_PERF7_DFSR_SRC_DIV_DIV12_FVAL                                                    0x17
+#define HWIO_GCC_RPMH_PKA_ECC_PERF7_DFSR_SRC_DIV_DIV12_5_FVAL                                                  0x18
+#define HWIO_GCC_RPMH_PKA_ECC_PERF7_DFSR_SRC_DIV_DIV13_FVAL                                                    0x19
+#define HWIO_GCC_RPMH_PKA_ECC_PERF7_DFSR_SRC_DIV_DIV13_5_FVAL                                                  0x1a
+#define HWIO_GCC_RPMH_PKA_ECC_PERF7_DFSR_SRC_DIV_DIV14_FVAL                                                    0x1b
+#define HWIO_GCC_RPMH_PKA_ECC_PERF7_DFSR_SRC_DIV_DIV14_5_FVAL                                                  0x1c
+#define HWIO_GCC_RPMH_PKA_ECC_PERF7_DFSR_SRC_DIV_DIV15_FVAL                                                    0x1d
+#define HWIO_GCC_RPMH_PKA_ECC_PERF7_DFSR_SRC_DIV_DIV15_5_FVAL                                                  0x1e
+#define HWIO_GCC_RPMH_PKA_ECC_PERF7_DFSR_SRC_DIV_DIV16_FVAL                                                    0x1f
+
+#define HWIO_GCC_RPMH_PKA_ECC_PERF8_DFSR_ADDR                                                            (GCC_CLK_CTL_REG_REG_BASE      + 0x0004004c)
+#define HWIO_GCC_RPMH_PKA_ECC_PERF8_DFSR_PHYS                                                            (GCC_CLK_CTL_REG_REG_BASE_PHYS + 0x0004004c)
+#define HWIO_GCC_RPMH_PKA_ECC_PERF8_DFSR_OFFS                                                            (GCC_CLK_CTL_REG_REG_BASE_OFFS + 0x0004004c)
+#define HWIO_GCC_RPMH_PKA_ECC_PERF8_DFSR_RMSK                                                                 0x71f
+#define HWIO_GCC_RPMH_PKA_ECC_PERF8_DFSR_ATTR                                                                   0x3
+#define HWIO_GCC_RPMH_PKA_ECC_PERF8_DFSR_IN          \
+        in_dword_masked(HWIO_GCC_RPMH_PKA_ECC_PERF8_DFSR_ADDR, HWIO_GCC_RPMH_PKA_ECC_PERF8_DFSR_RMSK)
+#define HWIO_GCC_RPMH_PKA_ECC_PERF8_DFSR_INM(m)      \
+        in_dword_masked(HWIO_GCC_RPMH_PKA_ECC_PERF8_DFSR_ADDR, m)
+#define HWIO_GCC_RPMH_PKA_ECC_PERF8_DFSR_OUT(v)      \
+        out_dword(HWIO_GCC_RPMH_PKA_ECC_PERF8_DFSR_ADDR,v)
+#define HWIO_GCC_RPMH_PKA_ECC_PERF8_DFSR_OUTM(m,v) \
+        out_dword_masked_ns(HWIO_GCC_RPMH_PKA_ECC_PERF8_DFSR_ADDR,m,v,HWIO_GCC_RPMH_PKA_ECC_PERF8_DFSR_IN)
+#define HWIO_GCC_RPMH_PKA_ECC_PERF8_DFSR_SRC_SEL_BMSK                                                         0x700
+#define HWIO_GCC_RPMH_PKA_ECC_PERF8_DFSR_SRC_SEL_SHFT                                                           0x8
+#define HWIO_GCC_RPMH_PKA_ECC_PERF8_DFSR_SRC_SEL_SRC0_FVAL                                                      0x0
+#define HWIO_GCC_RPMH_PKA_ECC_PERF8_DFSR_SRC_SEL_SRC1_FVAL                                                      0x1
+#define HWIO_GCC_RPMH_PKA_ECC_PERF8_DFSR_SRC_SEL_SRC2_FVAL                                                      0x2
+#define HWIO_GCC_RPMH_PKA_ECC_PERF8_DFSR_SRC_SEL_SRC3_FVAL                                                      0x3
+#define HWIO_GCC_RPMH_PKA_ECC_PERF8_DFSR_SRC_SEL_SRC4_FVAL                                                      0x4
+#define HWIO_GCC_RPMH_PKA_ECC_PERF8_DFSR_SRC_SEL_SRC5_FVAL                                                      0x5
+#define HWIO_GCC_RPMH_PKA_ECC_PERF8_DFSR_SRC_SEL_SRC6_FVAL                                                      0x6
+#define HWIO_GCC_RPMH_PKA_ECC_PERF8_DFSR_SRC_SEL_SRC7_FVAL                                                      0x7
+#define HWIO_GCC_RPMH_PKA_ECC_PERF8_DFSR_SRC_DIV_BMSK                                                          0x1f
+#define HWIO_GCC_RPMH_PKA_ECC_PERF8_DFSR_SRC_DIV_SHFT                                                           0x0
+#define HWIO_GCC_RPMH_PKA_ECC_PERF8_DFSR_SRC_DIV_BYPASS_FVAL                                                    0x0
+#define HWIO_GCC_RPMH_PKA_ECC_PERF8_DFSR_SRC_DIV_DIV1_FVAL                                                      0x1
+#define HWIO_GCC_RPMH_PKA_ECC_PERF8_DFSR_SRC_DIV_DIV1_5_FVAL                                                    0x2
+#define HWIO_GCC_RPMH_PKA_ECC_PERF8_DFSR_SRC_DIV_DIV2_FVAL                                                      0x3
+#define HWIO_GCC_RPMH_PKA_ECC_PERF8_DFSR_SRC_DIV_DIV2_5_FVAL                                                    0x4
+#define HWIO_GCC_RPMH_PKA_ECC_PERF8_DFSR_SRC_DIV_DIV3_FVAL                                                      0x5
+#define HWIO_GCC_RPMH_PKA_ECC_PERF8_DFSR_SRC_DIV_DIV3_5_FVAL                                                    0x6
+#define HWIO_GCC_RPMH_PKA_ECC_PERF8_DFSR_SRC_DIV_DIV4_FVAL                                                      0x7
+#define HWIO_GCC_RPMH_PKA_ECC_PERF8_DFSR_SRC_DIV_DIV4_5_FVAL                                                    0x8
+#define HWIO_GCC_RPMH_PKA_ECC_PERF8_DFSR_SRC_DIV_DIV5_FVAL                                                      0x9
+#define HWIO_GCC_RPMH_PKA_ECC_PERF8_DFSR_SRC_DIV_DIV5_5_FVAL                                                    0xa
+#define HWIO_GCC_RPMH_PKA_ECC_PERF8_DFSR_SRC_DIV_DIV6_FVAL                                                      0xb
+#define HWIO_GCC_RPMH_PKA_ECC_PERF8_DFSR_SRC_DIV_DIV6_5_FVAL                                                    0xc
+#define HWIO_GCC_RPMH_PKA_ECC_PERF8_DFSR_SRC_DIV_DIV7_FVAL                                                      0xd
+#define HWIO_GCC_RPMH_PKA_ECC_PERF8_DFSR_SRC_DIV_DIV7_5_FVAL                                                    0xe
+#define HWIO_GCC_RPMH_PKA_ECC_PERF8_DFSR_SRC_DIV_DIV8_FVAL                                                      0xf
+#define HWIO_GCC_RPMH_PKA_ECC_PERF8_DFSR_SRC_DIV_DIV8_5_FVAL                                                   0x10
+#define HWIO_GCC_RPMH_PKA_ECC_PERF8_DFSR_SRC_DIV_DIV9_FVAL                                                     0x11
+#define HWIO_GCC_RPMH_PKA_ECC_PERF8_DFSR_SRC_DIV_DIV9_5_FVAL                                                   0x12
+#define HWIO_GCC_RPMH_PKA_ECC_PERF8_DFSR_SRC_DIV_DIV10_FVAL                                                    0x13
+#define HWIO_GCC_RPMH_PKA_ECC_PERF8_DFSR_SRC_DIV_DIV10_5_FVAL                                                  0x14
+#define HWIO_GCC_RPMH_PKA_ECC_PERF8_DFSR_SRC_DIV_DIV11_FVAL                                                    0x15
+#define HWIO_GCC_RPMH_PKA_ECC_PERF8_DFSR_SRC_DIV_DIV11_5_FVAL                                                  0x16
+#define HWIO_GCC_RPMH_PKA_ECC_PERF8_DFSR_SRC_DIV_DIV12_FVAL                                                    0x17
+#define HWIO_GCC_RPMH_PKA_ECC_PERF8_DFSR_SRC_DIV_DIV12_5_FVAL                                                  0x18
+#define HWIO_GCC_RPMH_PKA_ECC_PERF8_DFSR_SRC_DIV_DIV13_FVAL                                                    0x19
+#define HWIO_GCC_RPMH_PKA_ECC_PERF8_DFSR_SRC_DIV_DIV13_5_FVAL                                                  0x1a
+#define HWIO_GCC_RPMH_PKA_ECC_PERF8_DFSR_SRC_DIV_DIV14_FVAL                                                    0x1b
+#define HWIO_GCC_RPMH_PKA_ECC_PERF8_DFSR_SRC_DIV_DIV14_5_FVAL                                                  0x1c
+#define HWIO_GCC_RPMH_PKA_ECC_PERF8_DFSR_SRC_DIV_DIV15_FVAL                                                    0x1d
+#define HWIO_GCC_RPMH_PKA_ECC_PERF8_DFSR_SRC_DIV_DIV15_5_FVAL                                                  0x1e
+#define HWIO_GCC_RPMH_PKA_ECC_PERF8_DFSR_SRC_DIV_DIV16_FVAL                                                    0x1f
+
+#define HWIO_GCC_RPMH_PKA_ECC_PERF9_DFSR_ADDR                                                            (GCC_CLK_CTL_REG_REG_BASE      + 0x00040050)
+#define HWIO_GCC_RPMH_PKA_ECC_PERF9_DFSR_PHYS                                                            (GCC_CLK_CTL_REG_REG_BASE_PHYS + 0x00040050)
+#define HWIO_GCC_RPMH_PKA_ECC_PERF9_DFSR_OFFS                                                            (GCC_CLK_CTL_REG_REG_BASE_OFFS + 0x00040050)
+#define HWIO_GCC_RPMH_PKA_ECC_PERF9_DFSR_RMSK                                                                 0x71f
+#define HWIO_GCC_RPMH_PKA_ECC_PERF9_DFSR_ATTR                                                                   0x3
+#define HWIO_GCC_RPMH_PKA_ECC_PERF9_DFSR_IN          \
+        in_dword_masked(HWIO_GCC_RPMH_PKA_ECC_PERF9_DFSR_ADDR, HWIO_GCC_RPMH_PKA_ECC_PERF9_DFSR_RMSK)
+#define HWIO_GCC_RPMH_PKA_ECC_PERF9_DFSR_INM(m)      \
+        in_dword_masked(HWIO_GCC_RPMH_PKA_ECC_PERF9_DFSR_ADDR, m)
+#define HWIO_GCC_RPMH_PKA_ECC_PERF9_DFSR_OUT(v)      \
+        out_dword(HWIO_GCC_RPMH_PKA_ECC_PERF9_DFSR_ADDR,v)
+#define HWIO_GCC_RPMH_PKA_ECC_PERF9_DFSR_OUTM(m,v) \
+        out_dword_masked_ns(HWIO_GCC_RPMH_PKA_ECC_PERF9_DFSR_ADDR,m,v,HWIO_GCC_RPMH_PKA_ECC_PERF9_DFSR_IN)
+#define HWIO_GCC_RPMH_PKA_ECC_PERF9_DFSR_SRC_SEL_BMSK                                                         0x700
+#define HWIO_GCC_RPMH_PKA_ECC_PERF9_DFSR_SRC_SEL_SHFT                                                           0x8
+#define HWIO_GCC_RPMH_PKA_ECC_PERF9_DFSR_SRC_SEL_SRC0_FVAL                                                      0x0
+#define HWIO_GCC_RPMH_PKA_ECC_PERF9_DFSR_SRC_SEL_SRC1_FVAL                                                      0x1
+#define HWIO_GCC_RPMH_PKA_ECC_PERF9_DFSR_SRC_SEL_SRC2_FVAL                                                      0x2
+#define HWIO_GCC_RPMH_PKA_ECC_PERF9_DFSR_SRC_SEL_SRC3_FVAL                                                      0x3
+#define HWIO_GCC_RPMH_PKA_ECC_PERF9_DFSR_SRC_SEL_SRC4_FVAL                                                      0x4
+#define HWIO_GCC_RPMH_PKA_ECC_PERF9_DFSR_SRC_SEL_SRC5_FVAL                                                      0x5
+#define HWIO_GCC_RPMH_PKA_ECC_PERF9_DFSR_SRC_SEL_SRC6_FVAL                                                      0x6
+#define HWIO_GCC_RPMH_PKA_ECC_PERF9_DFSR_SRC_SEL_SRC7_FVAL                                                      0x7
+#define HWIO_GCC_RPMH_PKA_ECC_PERF9_DFSR_SRC_DIV_BMSK                                                          0x1f
+#define HWIO_GCC_RPMH_PKA_ECC_PERF9_DFSR_SRC_DIV_SHFT                                                           0x0
+#define HWIO_GCC_RPMH_PKA_ECC_PERF9_DFSR_SRC_DIV_BYPASS_FVAL                                                    0x0
+#define HWIO_GCC_RPMH_PKA_ECC_PERF9_DFSR_SRC_DIV_DIV1_FVAL                                                      0x1
+#define HWIO_GCC_RPMH_PKA_ECC_PERF9_DFSR_SRC_DIV_DIV1_5_FVAL                                                    0x2
+#define HWIO_GCC_RPMH_PKA_ECC_PERF9_DFSR_SRC_DIV_DIV2_FVAL                                                      0x3
+#define HWIO_GCC_RPMH_PKA_ECC_PERF9_DFSR_SRC_DIV_DIV2_5_FVAL                                                    0x4
+#define HWIO_GCC_RPMH_PKA_ECC_PERF9_DFSR_SRC_DIV_DIV3_FVAL                                                      0x5
+#define HWIO_GCC_RPMH_PKA_ECC_PERF9_DFSR_SRC_DIV_DIV3_5_FVAL                                                    0x6
+#define HWIO_GCC_RPMH_PKA_ECC_PERF9_DFSR_SRC_DIV_DIV4_FVAL                                                      0x7
+#define HWIO_GCC_RPMH_PKA_ECC_PERF9_DFSR_SRC_DIV_DIV4_5_FVAL                                                    0x8
+#define HWIO_GCC_RPMH_PKA_ECC_PERF9_DFSR_SRC_DIV_DIV5_FVAL                                                      0x9
+#define HWIO_GCC_RPMH_PKA_ECC_PERF9_DFSR_SRC_DIV_DIV5_5_FVAL                                                    0xa
+#define HWIO_GCC_RPMH_PKA_ECC_PERF9_DFSR_SRC_DIV_DIV6_FVAL                                                      0xb
+#define HWIO_GCC_RPMH_PKA_ECC_PERF9_DFSR_SRC_DIV_DIV6_5_FVAL                                                    0xc
+#define HWIO_GCC_RPMH_PKA_ECC_PERF9_DFSR_SRC_DIV_DIV7_FVAL                                                      0xd
+#define HWIO_GCC_RPMH_PKA_ECC_PERF9_DFSR_SRC_DIV_DIV7_5_FVAL                                                    0xe
+#define HWIO_GCC_RPMH_PKA_ECC_PERF9_DFSR_SRC_DIV_DIV8_FVAL                                                      0xf
+#define HWIO_GCC_RPMH_PKA_ECC_PERF9_DFSR_SRC_DIV_DIV8_5_FVAL                                                   0x10
+#define HWIO_GCC_RPMH_PKA_ECC_PERF9_DFSR_SRC_DIV_DIV9_FVAL                                                     0x11
+#define HWIO_GCC_RPMH_PKA_ECC_PERF9_DFSR_SRC_DIV_DIV9_5_FVAL                                                   0x12
+#define HWIO_GCC_RPMH_PKA_ECC_PERF9_DFSR_SRC_DIV_DIV10_FVAL                                                    0x13
+#define HWIO_GCC_RPMH_PKA_ECC_PERF9_DFSR_SRC_DIV_DIV10_5_FVAL                                                  0x14
+#define HWIO_GCC_RPMH_PKA_ECC_PERF9_DFSR_SRC_DIV_DIV11_FVAL                                                    0x15
+#define HWIO_GCC_RPMH_PKA_ECC_PERF9_DFSR_SRC_DIV_DIV11_5_FVAL                                                  0x16
+#define HWIO_GCC_RPMH_PKA_ECC_PERF9_DFSR_SRC_DIV_DIV12_FVAL                                                    0x17
+#define HWIO_GCC_RPMH_PKA_ECC_PERF9_DFSR_SRC_DIV_DIV12_5_FVAL                                                  0x18
+#define HWIO_GCC_RPMH_PKA_ECC_PERF9_DFSR_SRC_DIV_DIV13_FVAL                                                    0x19
+#define HWIO_GCC_RPMH_PKA_ECC_PERF9_DFSR_SRC_DIV_DIV13_5_FVAL                                                  0x1a
+#define HWIO_GCC_RPMH_PKA_ECC_PERF9_DFSR_SRC_DIV_DIV14_FVAL                                                    0x1b
+#define HWIO_GCC_RPMH_PKA_ECC_PERF9_DFSR_SRC_DIV_DIV14_5_FVAL                                                  0x1c
+#define HWIO_GCC_RPMH_PKA_ECC_PERF9_DFSR_SRC_DIV_DIV15_FVAL                                                    0x1d
+#define HWIO_GCC_RPMH_PKA_ECC_PERF9_DFSR_SRC_DIV_DIV15_5_FVAL                                                  0x1e
+#define HWIO_GCC_RPMH_PKA_ECC_PERF9_DFSR_SRC_DIV_DIV16_FVAL                                                    0x1f
+
+#define HWIO_GCC_RPMH_PKA_ECC_PERF10_DFSR_ADDR                                                           (GCC_CLK_CTL_REG_REG_BASE      + 0x00040054)
+#define HWIO_GCC_RPMH_PKA_ECC_PERF10_DFSR_PHYS                                                           (GCC_CLK_CTL_REG_REG_BASE_PHYS + 0x00040054)
+#define HWIO_GCC_RPMH_PKA_ECC_PERF10_DFSR_OFFS                                                           (GCC_CLK_CTL_REG_REG_BASE_OFFS + 0x00040054)
+#define HWIO_GCC_RPMH_PKA_ECC_PERF10_DFSR_RMSK                                                                0x71f
+#define HWIO_GCC_RPMH_PKA_ECC_PERF10_DFSR_ATTR                                                                  0x3
+#define HWIO_GCC_RPMH_PKA_ECC_PERF10_DFSR_IN          \
+        in_dword_masked(HWIO_GCC_RPMH_PKA_ECC_PERF10_DFSR_ADDR, HWIO_GCC_RPMH_PKA_ECC_PERF10_DFSR_RMSK)
+#define HWIO_GCC_RPMH_PKA_ECC_PERF10_DFSR_INM(m)      \
+        in_dword_masked(HWIO_GCC_RPMH_PKA_ECC_PERF10_DFSR_ADDR, m)
+#define HWIO_GCC_RPMH_PKA_ECC_PERF10_DFSR_OUT(v)      \
+        out_dword(HWIO_GCC_RPMH_PKA_ECC_PERF10_DFSR_ADDR,v)
+#define HWIO_GCC_RPMH_PKA_ECC_PERF10_DFSR_OUTM(m,v) \
+        out_dword_masked_ns(HWIO_GCC_RPMH_PKA_ECC_PERF10_DFSR_ADDR,m,v,HWIO_GCC_RPMH_PKA_ECC_PERF10_DFSR_IN)
+#define HWIO_GCC_RPMH_PKA_ECC_PERF10_DFSR_SRC_SEL_BMSK                                                        0x700
+#define HWIO_GCC_RPMH_PKA_ECC_PERF10_DFSR_SRC_SEL_SHFT                                                          0x8
+#define HWIO_GCC_RPMH_PKA_ECC_PERF10_DFSR_SRC_SEL_SRC0_FVAL                                                     0x0
+#define HWIO_GCC_RPMH_PKA_ECC_PERF10_DFSR_SRC_SEL_SRC1_FVAL                                                     0x1
+#define HWIO_GCC_RPMH_PKA_ECC_PERF10_DFSR_SRC_SEL_SRC2_FVAL                                                     0x2
+#define HWIO_GCC_RPMH_PKA_ECC_PERF10_DFSR_SRC_SEL_SRC3_FVAL                                                     0x3
+#define HWIO_GCC_RPMH_PKA_ECC_PERF10_DFSR_SRC_SEL_SRC4_FVAL                                                     0x4
+#define HWIO_GCC_RPMH_PKA_ECC_PERF10_DFSR_SRC_SEL_SRC5_FVAL                                                     0x5
+#define HWIO_GCC_RPMH_PKA_ECC_PERF10_DFSR_SRC_SEL_SRC6_FVAL                                                     0x6
+#define HWIO_GCC_RPMH_PKA_ECC_PERF10_DFSR_SRC_SEL_SRC7_FVAL                                                     0x7
+#define HWIO_GCC_RPMH_PKA_ECC_PERF10_DFSR_SRC_DIV_BMSK                                                         0x1f
+#define HWIO_GCC_RPMH_PKA_ECC_PERF10_DFSR_SRC_DIV_SHFT                                                          0x0
+#define HWIO_GCC_RPMH_PKA_ECC_PERF10_DFSR_SRC_DIV_BYPASS_FVAL                                                   0x0
+#define HWIO_GCC_RPMH_PKA_ECC_PERF10_DFSR_SRC_DIV_DIV1_FVAL                                                     0x1
+#define HWIO_GCC_RPMH_PKA_ECC_PERF10_DFSR_SRC_DIV_DIV1_5_FVAL                                                   0x2
+#define HWIO_GCC_RPMH_PKA_ECC_PERF10_DFSR_SRC_DIV_DIV2_FVAL                                                     0x3
+#define HWIO_GCC_RPMH_PKA_ECC_PERF10_DFSR_SRC_DIV_DIV2_5_FVAL                                                   0x4
+#define HWIO_GCC_RPMH_PKA_ECC_PERF10_DFSR_SRC_DIV_DIV3_FVAL                                                     0x5
+#define HWIO_GCC_RPMH_PKA_ECC_PERF10_DFSR_SRC_DIV_DIV3_5_FVAL                                                   0x6
+#define HWIO_GCC_RPMH_PKA_ECC_PERF10_DFSR_SRC_DIV_DIV4_FVAL                                                     0x7
+#define HWIO_GCC_RPMH_PKA_ECC_PERF10_DFSR_SRC_DIV_DIV4_5_FVAL                                                   0x8
+#define HWIO_GCC_RPMH_PKA_ECC_PERF10_DFSR_SRC_DIV_DIV5_FVAL                                                     0x9
+#define HWIO_GCC_RPMH_PKA_ECC_PERF10_DFSR_SRC_DIV_DIV5_5_FVAL                                                   0xa
+#define HWIO_GCC_RPMH_PKA_ECC_PERF10_DFSR_SRC_DIV_DIV6_FVAL                                                     0xb
+#define HWIO_GCC_RPMH_PKA_ECC_PERF10_DFSR_SRC_DIV_DIV6_5_FVAL                                                   0xc
+#define HWIO_GCC_RPMH_PKA_ECC_PERF10_DFSR_SRC_DIV_DIV7_FVAL                                                     0xd
+#define HWIO_GCC_RPMH_PKA_ECC_PERF10_DFSR_SRC_DIV_DIV7_5_FVAL                                                   0xe
+#define HWIO_GCC_RPMH_PKA_ECC_PERF10_DFSR_SRC_DIV_DIV8_FVAL                                                     0xf
+#define HWIO_GCC_RPMH_PKA_ECC_PERF10_DFSR_SRC_DIV_DIV8_5_FVAL                                                  0x10
+#define HWIO_GCC_RPMH_PKA_ECC_PERF10_DFSR_SRC_DIV_DIV9_FVAL                                                    0x11
+#define HWIO_GCC_RPMH_PKA_ECC_PERF10_DFSR_SRC_DIV_DIV9_5_FVAL                                                  0x12
+#define HWIO_GCC_RPMH_PKA_ECC_PERF10_DFSR_SRC_DIV_DIV10_FVAL                                                   0x13
+#define HWIO_GCC_RPMH_PKA_ECC_PERF10_DFSR_SRC_DIV_DIV10_5_FVAL                                                 0x14
+#define HWIO_GCC_RPMH_PKA_ECC_PERF10_DFSR_SRC_DIV_DIV11_FVAL                                                   0x15
+#define HWIO_GCC_RPMH_PKA_ECC_PERF10_DFSR_SRC_DIV_DIV11_5_FVAL                                                 0x16
+#define HWIO_GCC_RPMH_PKA_ECC_PERF10_DFSR_SRC_DIV_DIV12_FVAL                                                   0x17
+#define HWIO_GCC_RPMH_PKA_ECC_PERF10_DFSR_SRC_DIV_DIV12_5_FVAL                                                 0x18
+#define HWIO_GCC_RPMH_PKA_ECC_PERF10_DFSR_SRC_DIV_DIV13_FVAL                                                   0x19
+#define HWIO_GCC_RPMH_PKA_ECC_PERF10_DFSR_SRC_DIV_DIV13_5_FVAL                                                 0x1a
+#define HWIO_GCC_RPMH_PKA_ECC_PERF10_DFSR_SRC_DIV_DIV14_FVAL                                                   0x1b
+#define HWIO_GCC_RPMH_PKA_ECC_PERF10_DFSR_SRC_DIV_DIV14_5_FVAL                                                 0x1c
+#define HWIO_GCC_RPMH_PKA_ECC_PERF10_DFSR_SRC_DIV_DIV15_FVAL                                                   0x1d
+#define HWIO_GCC_RPMH_PKA_ECC_PERF10_DFSR_SRC_DIV_DIV15_5_FVAL                                                 0x1e
+#define HWIO_GCC_RPMH_PKA_ECC_PERF10_DFSR_SRC_DIV_DIV16_FVAL                                                   0x1f
+
+#define HWIO_GCC_RPMH_PKA_ECC_PERF11_DFSR_ADDR                                                           (GCC_CLK_CTL_REG_REG_BASE      + 0x00040058)
+#define HWIO_GCC_RPMH_PKA_ECC_PERF11_DFSR_PHYS                                                           (GCC_CLK_CTL_REG_REG_BASE_PHYS + 0x00040058)
+#define HWIO_GCC_RPMH_PKA_ECC_PERF11_DFSR_OFFS                                                           (GCC_CLK_CTL_REG_REG_BASE_OFFS + 0x00040058)
+#define HWIO_GCC_RPMH_PKA_ECC_PERF11_DFSR_RMSK                                                                0x71f
+#define HWIO_GCC_RPMH_PKA_ECC_PERF11_DFSR_ATTR                                                                  0x3
+#define HWIO_GCC_RPMH_PKA_ECC_PERF11_DFSR_IN          \
+        in_dword_masked(HWIO_GCC_RPMH_PKA_ECC_PERF11_DFSR_ADDR, HWIO_GCC_RPMH_PKA_ECC_PERF11_DFSR_RMSK)
+#define HWIO_GCC_RPMH_PKA_ECC_PERF11_DFSR_INM(m)      \
+        in_dword_masked(HWIO_GCC_RPMH_PKA_ECC_PERF11_DFSR_ADDR, m)
+#define HWIO_GCC_RPMH_PKA_ECC_PERF11_DFSR_OUT(v)      \
+        out_dword(HWIO_GCC_RPMH_PKA_ECC_PERF11_DFSR_ADDR,v)
+#define HWIO_GCC_RPMH_PKA_ECC_PERF11_DFSR_OUTM(m,v) \
+        out_dword_masked_ns(HWIO_GCC_RPMH_PKA_ECC_PERF11_DFSR_ADDR,m,v,HWIO_GCC_RPMH_PKA_ECC_PERF11_DFSR_IN)
+#define HWIO_GCC_RPMH_PKA_ECC_PERF11_DFSR_SRC_SEL_BMSK                                                        0x700
+#define HWIO_GCC_RPMH_PKA_ECC_PERF11_DFSR_SRC_SEL_SHFT                                                          0x8
+#define HWIO_GCC_RPMH_PKA_ECC_PERF11_DFSR_SRC_SEL_SRC0_FVAL                                                     0x0
+#define HWIO_GCC_RPMH_PKA_ECC_PERF11_DFSR_SRC_SEL_SRC1_FVAL                                                     0x1
+#define HWIO_GCC_RPMH_PKA_ECC_PERF11_DFSR_SRC_SEL_SRC2_FVAL                                                     0x2
+#define HWIO_GCC_RPMH_PKA_ECC_PERF11_DFSR_SRC_SEL_SRC3_FVAL                                                     0x3
+#define HWIO_GCC_RPMH_PKA_ECC_PERF11_DFSR_SRC_SEL_SRC4_FVAL                                                     0x4
+#define HWIO_GCC_RPMH_PKA_ECC_PERF11_DFSR_SRC_SEL_SRC5_FVAL                                                     0x5
+#define HWIO_GCC_RPMH_PKA_ECC_PERF11_DFSR_SRC_SEL_SRC6_FVAL                                                     0x6
+#define HWIO_GCC_RPMH_PKA_ECC_PERF11_DFSR_SRC_SEL_SRC7_FVAL                                                     0x7
+#define HWIO_GCC_RPMH_PKA_ECC_PERF11_DFSR_SRC_DIV_BMSK                                                         0x1f
+#define HWIO_GCC_RPMH_PKA_ECC_PERF11_DFSR_SRC_DIV_SHFT                                                          0x0
+#define HWIO_GCC_RPMH_PKA_ECC_PERF11_DFSR_SRC_DIV_BYPASS_FVAL                                                   0x0
+#define HWIO_GCC_RPMH_PKA_ECC_PERF11_DFSR_SRC_DIV_DIV1_FVAL                                                     0x1
+#define HWIO_GCC_RPMH_PKA_ECC_PERF11_DFSR_SRC_DIV_DIV1_5_FVAL                                                   0x2
+#define HWIO_GCC_RPMH_PKA_ECC_PERF11_DFSR_SRC_DIV_DIV2_FVAL                                                     0x3
+#define HWIO_GCC_RPMH_PKA_ECC_PERF11_DFSR_SRC_DIV_DIV2_5_FVAL                                                   0x4
+#define HWIO_GCC_RPMH_PKA_ECC_PERF11_DFSR_SRC_DIV_DIV3_FVAL                                                     0x5
+#define HWIO_GCC_RPMH_PKA_ECC_PERF11_DFSR_SRC_DIV_DIV3_5_FVAL                                                   0x6
+#define HWIO_GCC_RPMH_PKA_ECC_PERF11_DFSR_SRC_DIV_DIV4_FVAL                                                     0x7
+#define HWIO_GCC_RPMH_PKA_ECC_PERF11_DFSR_SRC_DIV_DIV4_5_FVAL                                                   0x8
+#define HWIO_GCC_RPMH_PKA_ECC_PERF11_DFSR_SRC_DIV_DIV5_FVAL                                                     0x9
+#define HWIO_GCC_RPMH_PKA_ECC_PERF11_DFSR_SRC_DIV_DIV5_5_FVAL                                                   0xa
+#define HWIO_GCC_RPMH_PKA_ECC_PERF11_DFSR_SRC_DIV_DIV6_FVAL                                                     0xb
+#define HWIO_GCC_RPMH_PKA_ECC_PERF11_DFSR_SRC_DIV_DIV6_5_FVAL                                                   0xc
+#define HWIO_GCC_RPMH_PKA_ECC_PERF11_DFSR_SRC_DIV_DIV7_FVAL                                                     0xd
+#define HWIO_GCC_RPMH_PKA_ECC_PERF11_DFSR_SRC_DIV_DIV7_5_FVAL                                                   0xe
+#define HWIO_GCC_RPMH_PKA_ECC_PERF11_DFSR_SRC_DIV_DIV8_FVAL                                                     0xf
+#define HWIO_GCC_RPMH_PKA_ECC_PERF11_DFSR_SRC_DIV_DIV8_5_FVAL                                                  0x10
+#define HWIO_GCC_RPMH_PKA_ECC_PERF11_DFSR_SRC_DIV_DIV9_FVAL                                                    0x11
+#define HWIO_GCC_RPMH_PKA_ECC_PERF11_DFSR_SRC_DIV_DIV9_5_FVAL                                                  0x12
+#define HWIO_GCC_RPMH_PKA_ECC_PERF11_DFSR_SRC_DIV_DIV10_FVAL                                                   0x13
+#define HWIO_GCC_RPMH_PKA_ECC_PERF11_DFSR_SRC_DIV_DIV10_5_FVAL                                                 0x14
+#define HWIO_GCC_RPMH_PKA_ECC_PERF11_DFSR_SRC_DIV_DIV11_FVAL                                                   0x15
+#define HWIO_GCC_RPMH_PKA_ECC_PERF11_DFSR_SRC_DIV_DIV11_5_FVAL                                                 0x16
+#define HWIO_GCC_RPMH_PKA_ECC_PERF11_DFSR_SRC_DIV_DIV12_FVAL                                                   0x17
+#define HWIO_GCC_RPMH_PKA_ECC_PERF11_DFSR_SRC_DIV_DIV12_5_FVAL                                                 0x18
+#define HWIO_GCC_RPMH_PKA_ECC_PERF11_DFSR_SRC_DIV_DIV13_FVAL                                                   0x19
+#define HWIO_GCC_RPMH_PKA_ECC_PERF11_DFSR_SRC_DIV_DIV13_5_FVAL                                                 0x1a
+#define HWIO_GCC_RPMH_PKA_ECC_PERF11_DFSR_SRC_DIV_DIV14_FVAL                                                   0x1b
+#define HWIO_GCC_RPMH_PKA_ECC_PERF11_DFSR_SRC_DIV_DIV14_5_FVAL                                                 0x1c
+#define HWIO_GCC_RPMH_PKA_ECC_PERF11_DFSR_SRC_DIV_DIV15_FVAL                                                   0x1d
+#define HWIO_GCC_RPMH_PKA_ECC_PERF11_DFSR_SRC_DIV_DIV15_5_FVAL                                                 0x1e
+#define HWIO_GCC_RPMH_PKA_ECC_PERF11_DFSR_SRC_DIV_DIV16_FVAL                                                   0x1f
+
+#define HWIO_GCC_RPMH_PKA_ECC_PERF12_DFSR_ADDR                                                           (GCC_CLK_CTL_REG_REG_BASE      + 0x0004005c)
+#define HWIO_GCC_RPMH_PKA_ECC_PERF12_DFSR_PHYS                                                           (GCC_CLK_CTL_REG_REG_BASE_PHYS + 0x0004005c)
+#define HWIO_GCC_RPMH_PKA_ECC_PERF12_DFSR_OFFS                                                           (GCC_CLK_CTL_REG_REG_BASE_OFFS + 0x0004005c)
+#define HWIO_GCC_RPMH_PKA_ECC_PERF12_DFSR_RMSK                                                                0x71f
+#define HWIO_GCC_RPMH_PKA_ECC_PERF12_DFSR_ATTR                                                                  0x3
+#define HWIO_GCC_RPMH_PKA_ECC_PERF12_DFSR_IN          \
+        in_dword_masked(HWIO_GCC_RPMH_PKA_ECC_PERF12_DFSR_ADDR, HWIO_GCC_RPMH_PKA_ECC_PERF12_DFSR_RMSK)
+#define HWIO_GCC_RPMH_PKA_ECC_PERF12_DFSR_INM(m)      \
+        in_dword_masked(HWIO_GCC_RPMH_PKA_ECC_PERF12_DFSR_ADDR, m)
+#define HWIO_GCC_RPMH_PKA_ECC_PERF12_DFSR_OUT(v)      \
+        out_dword(HWIO_GCC_RPMH_PKA_ECC_PERF12_DFSR_ADDR,v)
+#define HWIO_GCC_RPMH_PKA_ECC_PERF12_DFSR_OUTM(m,v) \
+        out_dword_masked_ns(HWIO_GCC_RPMH_PKA_ECC_PERF12_DFSR_ADDR,m,v,HWIO_GCC_RPMH_PKA_ECC_PERF12_DFSR_IN)
+#define HWIO_GCC_RPMH_PKA_ECC_PERF12_DFSR_SRC_SEL_BMSK                                                        0x700
+#define HWIO_GCC_RPMH_PKA_ECC_PERF12_DFSR_SRC_SEL_SHFT                                                          0x8
+#define HWIO_GCC_RPMH_PKA_ECC_PERF12_DFSR_SRC_SEL_SRC0_FVAL                                                     0x0
+#define HWIO_GCC_RPMH_PKA_ECC_PERF12_DFSR_SRC_SEL_SRC1_FVAL                                                     0x1
+#define HWIO_GCC_RPMH_PKA_ECC_PERF12_DFSR_SRC_SEL_SRC2_FVAL                                                     0x2
+#define HWIO_GCC_RPMH_PKA_ECC_PERF12_DFSR_SRC_SEL_SRC3_FVAL                                                     0x3
+#define HWIO_GCC_RPMH_PKA_ECC_PERF12_DFSR_SRC_SEL_SRC4_FVAL                                                     0x4
+#define HWIO_GCC_RPMH_PKA_ECC_PERF12_DFSR_SRC_SEL_SRC5_FVAL                                                     0x5
+#define HWIO_GCC_RPMH_PKA_ECC_PERF12_DFSR_SRC_SEL_SRC6_FVAL                                                     0x6
+#define HWIO_GCC_RPMH_PKA_ECC_PERF12_DFSR_SRC_SEL_SRC7_FVAL                                                     0x7
+#define HWIO_GCC_RPMH_PKA_ECC_PERF12_DFSR_SRC_DIV_BMSK                                                         0x1f
+#define HWIO_GCC_RPMH_PKA_ECC_PERF12_DFSR_SRC_DIV_SHFT                                                          0x0
+#define HWIO_GCC_RPMH_PKA_ECC_PERF12_DFSR_SRC_DIV_BYPASS_FVAL                                                   0x0
+#define HWIO_GCC_RPMH_PKA_ECC_PERF12_DFSR_SRC_DIV_DIV1_FVAL                                                     0x1
+#define HWIO_GCC_RPMH_PKA_ECC_PERF12_DFSR_SRC_DIV_DIV1_5_FVAL                                                   0x2
+#define HWIO_GCC_RPMH_PKA_ECC_PERF12_DFSR_SRC_DIV_DIV2_FVAL                                                     0x3
+#define HWIO_GCC_RPMH_PKA_ECC_PERF12_DFSR_SRC_DIV_DIV2_5_FVAL                                                   0x4
+#define HWIO_GCC_RPMH_PKA_ECC_PERF12_DFSR_SRC_DIV_DIV3_FVAL                                                     0x5
+#define HWIO_GCC_RPMH_PKA_ECC_PERF12_DFSR_SRC_DIV_DIV3_5_FVAL                                                   0x6
+#define HWIO_GCC_RPMH_PKA_ECC_PERF12_DFSR_SRC_DIV_DIV4_FVAL                                                     0x7
+#define HWIO_GCC_RPMH_PKA_ECC_PERF12_DFSR_SRC_DIV_DIV4_5_FVAL                                                   0x8
+#define HWIO_GCC_RPMH_PKA_ECC_PERF12_DFSR_SRC_DIV_DIV5_FVAL                                                     0x9
+#define HWIO_GCC_RPMH_PKA_ECC_PERF12_DFSR_SRC_DIV_DIV5_5_FVAL                                                   0xa
+#define HWIO_GCC_RPMH_PKA_ECC_PERF12_DFSR_SRC_DIV_DIV6_FVAL                                                     0xb
+#define HWIO_GCC_RPMH_PKA_ECC_PERF12_DFSR_SRC_DIV_DIV6_5_FVAL                                                   0xc
+#define HWIO_GCC_RPMH_PKA_ECC_PERF12_DFSR_SRC_DIV_DIV7_FVAL                                                     0xd
+#define HWIO_GCC_RPMH_PKA_ECC_PERF12_DFSR_SRC_DIV_DIV7_5_FVAL                                                   0xe
+#define HWIO_GCC_RPMH_PKA_ECC_PERF12_DFSR_SRC_DIV_DIV8_FVAL                                                     0xf
+#define HWIO_GCC_RPMH_PKA_ECC_PERF12_DFSR_SRC_DIV_DIV8_5_FVAL                                                  0x10
+#define HWIO_GCC_RPMH_PKA_ECC_PERF12_DFSR_SRC_DIV_DIV9_FVAL                                                    0x11
+#define HWIO_GCC_RPMH_PKA_ECC_PERF12_DFSR_SRC_DIV_DIV9_5_FVAL                                                  0x12
+#define HWIO_GCC_RPMH_PKA_ECC_PERF12_DFSR_SRC_DIV_DIV10_FVAL                                                   0x13
+#define HWIO_GCC_RPMH_PKA_ECC_PERF12_DFSR_SRC_DIV_DIV10_5_FVAL                                                 0x14
+#define HWIO_GCC_RPMH_PKA_ECC_PERF12_DFSR_SRC_DIV_DIV11_FVAL                                                   0x15
+#define HWIO_GCC_RPMH_PKA_ECC_PERF12_DFSR_SRC_DIV_DIV11_5_FVAL                                                 0x16
+#define HWIO_GCC_RPMH_PKA_ECC_PERF12_DFSR_SRC_DIV_DIV12_FVAL                                                   0x17
+#define HWIO_GCC_RPMH_PKA_ECC_PERF12_DFSR_SRC_DIV_DIV12_5_FVAL                                                 0x18
+#define HWIO_GCC_RPMH_PKA_ECC_PERF12_DFSR_SRC_DIV_DIV13_FVAL                                                   0x19
+#define HWIO_GCC_RPMH_PKA_ECC_PERF12_DFSR_SRC_DIV_DIV13_5_FVAL                                                 0x1a
+#define HWIO_GCC_RPMH_PKA_ECC_PERF12_DFSR_SRC_DIV_DIV14_FVAL                                                   0x1b
+#define HWIO_GCC_RPMH_PKA_ECC_PERF12_DFSR_SRC_DIV_DIV14_5_FVAL                                                 0x1c
+#define HWIO_GCC_RPMH_PKA_ECC_PERF12_DFSR_SRC_DIV_DIV15_FVAL                                                   0x1d
+#define HWIO_GCC_RPMH_PKA_ECC_PERF12_DFSR_SRC_DIV_DIV15_5_FVAL                                                 0x1e
+#define HWIO_GCC_RPMH_PKA_ECC_PERF12_DFSR_SRC_DIV_DIV16_FVAL                                                   0x1f
+
+#define HWIO_GCC_RPMH_PKA_ECC_PERF13_DFSR_ADDR                                                           (GCC_CLK_CTL_REG_REG_BASE      + 0x00040060)
+#define HWIO_GCC_RPMH_PKA_ECC_PERF13_DFSR_PHYS                                                           (GCC_CLK_CTL_REG_REG_BASE_PHYS + 0x00040060)
+#define HWIO_GCC_RPMH_PKA_ECC_PERF13_DFSR_OFFS                                                           (GCC_CLK_CTL_REG_REG_BASE_OFFS + 0x00040060)
+#define HWIO_GCC_RPMH_PKA_ECC_PERF13_DFSR_RMSK                                                                0x71f
+#define HWIO_GCC_RPMH_PKA_ECC_PERF13_DFSR_ATTR                                                                  0x3
+#define HWIO_GCC_RPMH_PKA_ECC_PERF13_DFSR_IN          \
+        in_dword_masked(HWIO_GCC_RPMH_PKA_ECC_PERF13_DFSR_ADDR, HWIO_GCC_RPMH_PKA_ECC_PERF13_DFSR_RMSK)
+#define HWIO_GCC_RPMH_PKA_ECC_PERF13_DFSR_INM(m)      \
+        in_dword_masked(HWIO_GCC_RPMH_PKA_ECC_PERF13_DFSR_ADDR, m)
+#define HWIO_GCC_RPMH_PKA_ECC_PERF13_DFSR_OUT(v)      \
+        out_dword(HWIO_GCC_RPMH_PKA_ECC_PERF13_DFSR_ADDR,v)
+#define HWIO_GCC_RPMH_PKA_ECC_PERF13_DFSR_OUTM(m,v) \
+        out_dword_masked_ns(HWIO_GCC_RPMH_PKA_ECC_PERF13_DFSR_ADDR,m,v,HWIO_GCC_RPMH_PKA_ECC_PERF13_DFSR_IN)
+#define HWIO_GCC_RPMH_PKA_ECC_PERF13_DFSR_SRC_SEL_BMSK                                                        0x700
+#define HWIO_GCC_RPMH_PKA_ECC_PERF13_DFSR_SRC_SEL_SHFT                                                          0x8
+#define HWIO_GCC_RPMH_PKA_ECC_PERF13_DFSR_SRC_SEL_SRC0_FVAL                                                     0x0
+#define HWIO_GCC_RPMH_PKA_ECC_PERF13_DFSR_SRC_SEL_SRC1_FVAL                                                     0x1
+#define HWIO_GCC_RPMH_PKA_ECC_PERF13_DFSR_SRC_SEL_SRC2_FVAL                                                     0x2
+#define HWIO_GCC_RPMH_PKA_ECC_PERF13_DFSR_SRC_SEL_SRC3_FVAL                                                     0x3
+#define HWIO_GCC_RPMH_PKA_ECC_PERF13_DFSR_SRC_SEL_SRC4_FVAL                                                     0x4
+#define HWIO_GCC_RPMH_PKA_ECC_PERF13_DFSR_SRC_SEL_SRC5_FVAL                                                     0x5
+#define HWIO_GCC_RPMH_PKA_ECC_PERF13_DFSR_SRC_SEL_SRC6_FVAL                                                     0x6
+#define HWIO_GCC_RPMH_PKA_ECC_PERF13_DFSR_SRC_SEL_SRC7_FVAL                                                     0x7
+#define HWIO_GCC_RPMH_PKA_ECC_PERF13_DFSR_SRC_DIV_BMSK                                                         0x1f
+#define HWIO_GCC_RPMH_PKA_ECC_PERF13_DFSR_SRC_DIV_SHFT                                                          0x0
+#define HWIO_GCC_RPMH_PKA_ECC_PERF13_DFSR_SRC_DIV_BYPASS_FVAL                                                   0x0
+#define HWIO_GCC_RPMH_PKA_ECC_PERF13_DFSR_SRC_DIV_DIV1_FVAL                                                     0x1
+#define HWIO_GCC_RPMH_PKA_ECC_PERF13_DFSR_SRC_DIV_DIV1_5_FVAL                                                   0x2
+#define HWIO_GCC_RPMH_PKA_ECC_PERF13_DFSR_SRC_DIV_DIV2_FVAL                                                     0x3
+#define HWIO_GCC_RPMH_PKA_ECC_PERF13_DFSR_SRC_DIV_DIV2_5_FVAL                                                   0x4
+#define HWIO_GCC_RPMH_PKA_ECC_PERF13_DFSR_SRC_DIV_DIV3_FVAL                                                     0x5
+#define HWIO_GCC_RPMH_PKA_ECC_PERF13_DFSR_SRC_DIV_DIV3_5_FVAL                                                   0x6
+#define HWIO_GCC_RPMH_PKA_ECC_PERF13_DFSR_SRC_DIV_DIV4_FVAL                                                     0x7
+#define HWIO_GCC_RPMH_PKA_ECC_PERF13_DFSR_SRC_DIV_DIV4_5_FVAL                                                   0x8
+#define HWIO_GCC_RPMH_PKA_ECC_PERF13_DFSR_SRC_DIV_DIV5_FVAL                                                     0x9
+#define HWIO_GCC_RPMH_PKA_ECC_PERF13_DFSR_SRC_DIV_DIV5_5_FVAL                                                   0xa
+#define HWIO_GCC_RPMH_PKA_ECC_PERF13_DFSR_SRC_DIV_DIV6_FVAL                                                     0xb
+#define HWIO_GCC_RPMH_PKA_ECC_PERF13_DFSR_SRC_DIV_DIV6_5_FVAL                                                   0xc
+#define HWIO_GCC_RPMH_PKA_ECC_PERF13_DFSR_SRC_DIV_DIV7_FVAL                                                     0xd
+#define HWIO_GCC_RPMH_PKA_ECC_PERF13_DFSR_SRC_DIV_DIV7_5_FVAL                                                   0xe
+#define HWIO_GCC_RPMH_PKA_ECC_PERF13_DFSR_SRC_DIV_DIV8_FVAL                                                     0xf
+#define HWIO_GCC_RPMH_PKA_ECC_PERF13_DFSR_SRC_DIV_DIV8_5_FVAL                                                  0x10
+#define HWIO_GCC_RPMH_PKA_ECC_PERF13_DFSR_SRC_DIV_DIV9_FVAL                                                    0x11
+#define HWIO_GCC_RPMH_PKA_ECC_PERF13_DFSR_SRC_DIV_DIV9_5_FVAL                                                  0x12
+#define HWIO_GCC_RPMH_PKA_ECC_PERF13_DFSR_SRC_DIV_DIV10_FVAL                                                   0x13
+#define HWIO_GCC_RPMH_PKA_ECC_PERF13_DFSR_SRC_DIV_DIV10_5_FVAL                                                 0x14
+#define HWIO_GCC_RPMH_PKA_ECC_PERF13_DFSR_SRC_DIV_DIV11_FVAL                                                   0x15
+#define HWIO_GCC_RPMH_PKA_ECC_PERF13_DFSR_SRC_DIV_DIV11_5_FVAL                                                 0x16
+#define HWIO_GCC_RPMH_PKA_ECC_PERF13_DFSR_SRC_DIV_DIV12_FVAL                                                   0x17
+#define HWIO_GCC_RPMH_PKA_ECC_PERF13_DFSR_SRC_DIV_DIV12_5_FVAL                                                 0x18
+#define HWIO_GCC_RPMH_PKA_ECC_PERF13_DFSR_SRC_DIV_DIV13_FVAL                                                   0x19
+#define HWIO_GCC_RPMH_PKA_ECC_PERF13_DFSR_SRC_DIV_DIV13_5_FVAL                                                 0x1a
+#define HWIO_GCC_RPMH_PKA_ECC_PERF13_DFSR_SRC_DIV_DIV14_FVAL                                                   0x1b
+#define HWIO_GCC_RPMH_PKA_ECC_PERF13_DFSR_SRC_DIV_DIV14_5_FVAL                                                 0x1c
+#define HWIO_GCC_RPMH_PKA_ECC_PERF13_DFSR_SRC_DIV_DIV15_FVAL                                                   0x1d
+#define HWIO_GCC_RPMH_PKA_ECC_PERF13_DFSR_SRC_DIV_DIV15_5_FVAL                                                 0x1e
+#define HWIO_GCC_RPMH_PKA_ECC_PERF13_DFSR_SRC_DIV_DIV16_FVAL                                                   0x1f
+
+#define HWIO_GCC_RPMH_PKA_ECC_PERF14_DFSR_ADDR                                                           (GCC_CLK_CTL_REG_REG_BASE      + 0x00040064)
+#define HWIO_GCC_RPMH_PKA_ECC_PERF14_DFSR_PHYS                                                           (GCC_CLK_CTL_REG_REG_BASE_PHYS + 0x00040064)
+#define HWIO_GCC_RPMH_PKA_ECC_PERF14_DFSR_OFFS                                                           (GCC_CLK_CTL_REG_REG_BASE_OFFS + 0x00040064)
+#define HWIO_GCC_RPMH_PKA_ECC_PERF14_DFSR_RMSK                                                                0x71f
+#define HWIO_GCC_RPMH_PKA_ECC_PERF14_DFSR_ATTR                                                                  0x3
+#define HWIO_GCC_RPMH_PKA_ECC_PERF14_DFSR_IN          \
+        in_dword_masked(HWIO_GCC_RPMH_PKA_ECC_PERF14_DFSR_ADDR, HWIO_GCC_RPMH_PKA_ECC_PERF14_DFSR_RMSK)
+#define HWIO_GCC_RPMH_PKA_ECC_PERF14_DFSR_INM(m)      \
+        in_dword_masked(HWIO_GCC_RPMH_PKA_ECC_PERF14_DFSR_ADDR, m)
+#define HWIO_GCC_RPMH_PKA_ECC_PERF14_DFSR_OUT(v)      \
+        out_dword(HWIO_GCC_RPMH_PKA_ECC_PERF14_DFSR_ADDR,v)
+#define HWIO_GCC_RPMH_PKA_ECC_PERF14_DFSR_OUTM(m,v) \
+        out_dword_masked_ns(HWIO_GCC_RPMH_PKA_ECC_PERF14_DFSR_ADDR,m,v,HWIO_GCC_RPMH_PKA_ECC_PERF14_DFSR_IN)
+#define HWIO_GCC_RPMH_PKA_ECC_PERF14_DFSR_SRC_SEL_BMSK                                                        0x700
+#define HWIO_GCC_RPMH_PKA_ECC_PERF14_DFSR_SRC_SEL_SHFT                                                          0x8
+#define HWIO_GCC_RPMH_PKA_ECC_PERF14_DFSR_SRC_SEL_SRC0_FVAL                                                     0x0
+#define HWIO_GCC_RPMH_PKA_ECC_PERF14_DFSR_SRC_SEL_SRC1_FVAL                                                     0x1
+#define HWIO_GCC_RPMH_PKA_ECC_PERF14_DFSR_SRC_SEL_SRC2_FVAL                                                     0x2
+#define HWIO_GCC_RPMH_PKA_ECC_PERF14_DFSR_SRC_SEL_SRC3_FVAL                                                     0x3
+#define HWIO_GCC_RPMH_PKA_ECC_PERF14_DFSR_SRC_SEL_SRC4_FVAL                                                     0x4
+#define HWIO_GCC_RPMH_PKA_ECC_PERF14_DFSR_SRC_SEL_SRC5_FVAL                                                     0x5
+#define HWIO_GCC_RPMH_PKA_ECC_PERF14_DFSR_SRC_SEL_SRC6_FVAL                                                     0x6
+#define HWIO_GCC_RPMH_PKA_ECC_PERF14_DFSR_SRC_SEL_SRC7_FVAL                                                     0x7
+#define HWIO_GCC_RPMH_PKA_ECC_PERF14_DFSR_SRC_DIV_BMSK                                                         0x1f
+#define HWIO_GCC_RPMH_PKA_ECC_PERF14_DFSR_SRC_DIV_SHFT                                                          0x0
+#define HWIO_GCC_RPMH_PKA_ECC_PERF14_DFSR_SRC_DIV_BYPASS_FVAL                                                   0x0
+#define HWIO_GCC_RPMH_PKA_ECC_PERF14_DFSR_SRC_DIV_DIV1_FVAL                                                     0x1
+#define HWIO_GCC_RPMH_PKA_ECC_PERF14_DFSR_SRC_DIV_DIV1_5_FVAL                                                   0x2
+#define HWIO_GCC_RPMH_PKA_ECC_PERF14_DFSR_SRC_DIV_DIV2_FVAL                                                     0x3
+#define HWIO_GCC_RPMH_PKA_ECC_PERF14_DFSR_SRC_DIV_DIV2_5_FVAL                                                   0x4
+#define HWIO_GCC_RPMH_PKA_ECC_PERF14_DFSR_SRC_DIV_DIV3_FVAL                                                     0x5
+#define HWIO_GCC_RPMH_PKA_ECC_PERF14_DFSR_SRC_DIV_DIV3_5_FVAL                                                   0x6
+#define HWIO_GCC_RPMH_PKA_ECC_PERF14_DFSR_SRC_DIV_DIV4_FVAL                                                     0x7
+#define HWIO_GCC_RPMH_PKA_ECC_PERF14_DFSR_SRC_DIV_DIV4_5_FVAL                                                   0x8
+#define HWIO_GCC_RPMH_PKA_ECC_PERF14_DFSR_SRC_DIV_DIV5_FVAL                                                     0x9
+#define HWIO_GCC_RPMH_PKA_ECC_PERF14_DFSR_SRC_DIV_DIV5_5_FVAL                                                   0xa
+#define HWIO_GCC_RPMH_PKA_ECC_PERF14_DFSR_SRC_DIV_DIV6_FVAL                                                     0xb
+#define HWIO_GCC_RPMH_PKA_ECC_PERF14_DFSR_SRC_DIV_DIV6_5_FVAL                                                   0xc
+#define HWIO_GCC_RPMH_PKA_ECC_PERF14_DFSR_SRC_DIV_DIV7_FVAL                                                     0xd
+#define HWIO_GCC_RPMH_PKA_ECC_PERF14_DFSR_SRC_DIV_DIV7_5_FVAL                                                   0xe
+#define HWIO_GCC_RPMH_PKA_ECC_PERF14_DFSR_SRC_DIV_DIV8_FVAL                                                     0xf
+#define HWIO_GCC_RPMH_PKA_ECC_PERF14_DFSR_SRC_DIV_DIV8_5_FVAL                                                  0x10
+#define HWIO_GCC_RPMH_PKA_ECC_PERF14_DFSR_SRC_DIV_DIV9_FVAL                                                    0x11
+#define HWIO_GCC_RPMH_PKA_ECC_PERF14_DFSR_SRC_DIV_DIV9_5_FVAL                                                  0x12
+#define HWIO_GCC_RPMH_PKA_ECC_PERF14_DFSR_SRC_DIV_DIV10_FVAL                                                   0x13
+#define HWIO_GCC_RPMH_PKA_ECC_PERF14_DFSR_SRC_DIV_DIV10_5_FVAL                                                 0x14
+#define HWIO_GCC_RPMH_PKA_ECC_PERF14_DFSR_SRC_DIV_DIV11_FVAL                                                   0x15
+#define HWIO_GCC_RPMH_PKA_ECC_PERF14_DFSR_SRC_DIV_DIV11_5_FVAL                                                 0x16
+#define HWIO_GCC_RPMH_PKA_ECC_PERF14_DFSR_SRC_DIV_DIV12_FVAL                                                   0x17
+#define HWIO_GCC_RPMH_PKA_ECC_PERF14_DFSR_SRC_DIV_DIV12_5_FVAL                                                 0x18
+#define HWIO_GCC_RPMH_PKA_ECC_PERF14_DFSR_SRC_DIV_DIV13_FVAL                                                   0x19
+#define HWIO_GCC_RPMH_PKA_ECC_PERF14_DFSR_SRC_DIV_DIV13_5_FVAL                                                 0x1a
+#define HWIO_GCC_RPMH_PKA_ECC_PERF14_DFSR_SRC_DIV_DIV14_FVAL                                                   0x1b
+#define HWIO_GCC_RPMH_PKA_ECC_PERF14_DFSR_SRC_DIV_DIV14_5_FVAL                                                 0x1c
+#define HWIO_GCC_RPMH_PKA_ECC_PERF14_DFSR_SRC_DIV_DIV15_FVAL                                                   0x1d
+#define HWIO_GCC_RPMH_PKA_ECC_PERF14_DFSR_SRC_DIV_DIV15_5_FVAL                                                 0x1e
+#define HWIO_GCC_RPMH_PKA_ECC_PERF14_DFSR_SRC_DIV_DIV16_FVAL                                                   0x1f
+
+#define HWIO_GCC_RPMH_PKA_ECC_PERF15_DFSR_ADDR                                                           (GCC_CLK_CTL_REG_REG_BASE      + 0x00040068)
+#define HWIO_GCC_RPMH_PKA_ECC_PERF15_DFSR_PHYS                                                           (GCC_CLK_CTL_REG_REG_BASE_PHYS + 0x00040068)
+#define HWIO_GCC_RPMH_PKA_ECC_PERF15_DFSR_OFFS                                                           (GCC_CLK_CTL_REG_REG_BASE_OFFS + 0x00040068)
+#define HWIO_GCC_RPMH_PKA_ECC_PERF15_DFSR_RMSK                                                                0x71f
+#define HWIO_GCC_RPMH_PKA_ECC_PERF15_DFSR_ATTR                                                                  0x3
+#define HWIO_GCC_RPMH_PKA_ECC_PERF15_DFSR_IN          \
+        in_dword_masked(HWIO_GCC_RPMH_PKA_ECC_PERF15_DFSR_ADDR, HWIO_GCC_RPMH_PKA_ECC_PERF15_DFSR_RMSK)
+#define HWIO_GCC_RPMH_PKA_ECC_PERF15_DFSR_INM(m)      \
+        in_dword_masked(HWIO_GCC_RPMH_PKA_ECC_PERF15_DFSR_ADDR, m)
+#define HWIO_GCC_RPMH_PKA_ECC_PERF15_DFSR_OUT(v)      \
+        out_dword(HWIO_GCC_RPMH_PKA_ECC_PERF15_DFSR_ADDR,v)
+#define HWIO_GCC_RPMH_PKA_ECC_PERF15_DFSR_OUTM(m,v) \
+        out_dword_masked_ns(HWIO_GCC_RPMH_PKA_ECC_PERF15_DFSR_ADDR,m,v,HWIO_GCC_RPMH_PKA_ECC_PERF15_DFSR_IN)
+#define HWIO_GCC_RPMH_PKA_ECC_PERF15_DFSR_SRC_SEL_BMSK                                                        0x700
+#define HWIO_GCC_RPMH_PKA_ECC_PERF15_DFSR_SRC_SEL_SHFT                                                          0x8
+#define HWIO_GCC_RPMH_PKA_ECC_PERF15_DFSR_SRC_SEL_SRC0_FVAL                                                     0x0
+#define HWIO_GCC_RPMH_PKA_ECC_PERF15_DFSR_SRC_SEL_SRC1_FVAL                                                     0x1
+#define HWIO_GCC_RPMH_PKA_ECC_PERF15_DFSR_SRC_SEL_SRC2_FVAL                                                     0x2
+#define HWIO_GCC_RPMH_PKA_ECC_PERF15_DFSR_SRC_SEL_SRC3_FVAL                                                     0x3
+#define HWIO_GCC_RPMH_PKA_ECC_PERF15_DFSR_SRC_SEL_SRC4_FVAL                                                     0x4
+#define HWIO_GCC_RPMH_PKA_ECC_PERF15_DFSR_SRC_SEL_SRC5_FVAL                                                     0x5
+#define HWIO_GCC_RPMH_PKA_ECC_PERF15_DFSR_SRC_SEL_SRC6_FVAL                                                     0x6
+#define HWIO_GCC_RPMH_PKA_ECC_PERF15_DFSR_SRC_SEL_SRC7_FVAL                                                     0x7
+#define HWIO_GCC_RPMH_PKA_ECC_PERF15_DFSR_SRC_DIV_BMSK                                                         0x1f
+#define HWIO_GCC_RPMH_PKA_ECC_PERF15_DFSR_SRC_DIV_SHFT                                                          0x0
+#define HWIO_GCC_RPMH_PKA_ECC_PERF15_DFSR_SRC_DIV_BYPASS_FVAL                                                   0x0
+#define HWIO_GCC_RPMH_PKA_ECC_PERF15_DFSR_SRC_DIV_DIV1_FVAL                                                     0x1
+#define HWIO_GCC_RPMH_PKA_ECC_PERF15_DFSR_SRC_DIV_DIV1_5_FVAL                                                   0x2
+#define HWIO_GCC_RPMH_PKA_ECC_PERF15_DFSR_SRC_DIV_DIV2_FVAL                                                     0x3
+#define HWIO_GCC_RPMH_PKA_ECC_PERF15_DFSR_SRC_DIV_DIV2_5_FVAL                                                   0x4
+#define HWIO_GCC_RPMH_PKA_ECC_PERF15_DFSR_SRC_DIV_DIV3_FVAL                                                     0x5
+#define HWIO_GCC_RPMH_PKA_ECC_PERF15_DFSR_SRC_DIV_DIV3_5_FVAL                                                   0x6
+#define HWIO_GCC_RPMH_PKA_ECC_PERF15_DFSR_SRC_DIV_DIV4_FVAL                                                     0x7
+#define HWIO_GCC_RPMH_PKA_ECC_PERF15_DFSR_SRC_DIV_DIV4_5_FVAL                                                   0x8
+#define HWIO_GCC_RPMH_PKA_ECC_PERF15_DFSR_SRC_DIV_DIV5_FVAL                                                     0x9
+#define HWIO_GCC_RPMH_PKA_ECC_PERF15_DFSR_SRC_DIV_DIV5_5_FVAL                                                   0xa
+#define HWIO_GCC_RPMH_PKA_ECC_PERF15_DFSR_SRC_DIV_DIV6_FVAL                                                     0xb
+#define HWIO_GCC_RPMH_PKA_ECC_PERF15_DFSR_SRC_DIV_DIV6_5_FVAL                                                   0xc
+#define HWIO_GCC_RPMH_PKA_ECC_PERF15_DFSR_SRC_DIV_DIV7_FVAL                                                     0xd
+#define HWIO_GCC_RPMH_PKA_ECC_PERF15_DFSR_SRC_DIV_DIV7_5_FVAL                                                   0xe
+#define HWIO_GCC_RPMH_PKA_ECC_PERF15_DFSR_SRC_DIV_DIV8_FVAL                                                     0xf
+#define HWIO_GCC_RPMH_PKA_ECC_PERF15_DFSR_SRC_DIV_DIV8_5_FVAL                                                  0x10
+#define HWIO_GCC_RPMH_PKA_ECC_PERF15_DFSR_SRC_DIV_DIV9_FVAL                                                    0x11
+#define HWIO_GCC_RPMH_PKA_ECC_PERF15_DFSR_SRC_DIV_DIV9_5_FVAL                                                  0x12
+#define HWIO_GCC_RPMH_PKA_ECC_PERF15_DFSR_SRC_DIV_DIV10_FVAL                                                   0x13
+#define HWIO_GCC_RPMH_PKA_ECC_PERF15_DFSR_SRC_DIV_DIV10_5_FVAL                                                 0x14
+#define HWIO_GCC_RPMH_PKA_ECC_PERF15_DFSR_SRC_DIV_DIV11_FVAL                                                   0x15
+#define HWIO_GCC_RPMH_PKA_ECC_PERF15_DFSR_SRC_DIV_DIV11_5_FVAL                                                 0x16
+#define HWIO_GCC_RPMH_PKA_ECC_PERF15_DFSR_SRC_DIV_DIV12_FVAL                                                   0x17
+#define HWIO_GCC_RPMH_PKA_ECC_PERF15_DFSR_SRC_DIV_DIV12_5_FVAL                                                 0x18
+#define HWIO_GCC_RPMH_PKA_ECC_PERF15_DFSR_SRC_DIV_DIV13_FVAL                                                   0x19
+#define HWIO_GCC_RPMH_PKA_ECC_PERF15_DFSR_SRC_DIV_DIV13_5_FVAL                                                 0x1a
+#define HWIO_GCC_RPMH_PKA_ECC_PERF15_DFSR_SRC_DIV_DIV14_FVAL                                                   0x1b
+#define HWIO_GCC_RPMH_PKA_ECC_PERF15_DFSR_SRC_DIV_DIV14_5_FVAL                                                 0x1c
+#define HWIO_GCC_RPMH_PKA_ECC_PERF15_DFSR_SRC_DIV_DIV15_FVAL                                                   0x1d
+#define HWIO_GCC_RPMH_PKA_ECC_PERF15_DFSR_SRC_DIV_DIV15_5_FVAL                                                 0x1e
+#define HWIO_GCC_RPMH_PKA_ECC_PERF15_DFSR_SRC_DIV_DIV16_FVAL                                                   0x1f
+
+#define HWIO_GCC_ECC_CMD_RCGR_ADDR                                                                       (GCC_CLK_CTL_REG_REG_BASE      + 0x00040010)
+#define HWIO_GCC_ECC_CMD_RCGR_PHYS                                                                       (GCC_CLK_CTL_REG_REG_BASE_PHYS + 0x00040010)
+#define HWIO_GCC_ECC_CMD_RCGR_OFFS                                                                       (GCC_CLK_CTL_REG_REG_BASE_OFFS + 0x00040010)
+#define HWIO_GCC_ECC_CMD_RCGR_RMSK                                                                       0x80000013
+#define HWIO_GCC_ECC_CMD_RCGR_ATTR                                                                              0x3
+#define HWIO_GCC_ECC_CMD_RCGR_IN          \
+        in_dword_masked(HWIO_GCC_ECC_CMD_RCGR_ADDR, HWIO_GCC_ECC_CMD_RCGR_RMSK)
+#define HWIO_GCC_ECC_CMD_RCGR_INM(m)      \
+        in_dword_masked(HWIO_GCC_ECC_CMD_RCGR_ADDR, m)
+#define HWIO_GCC_ECC_CMD_RCGR_OUT(v)      \
+        out_dword(HWIO_GCC_ECC_CMD_RCGR_ADDR,v)
+#define HWIO_GCC_ECC_CMD_RCGR_OUTM(m,v) \
+        out_dword_masked_ns(HWIO_GCC_ECC_CMD_RCGR_ADDR,m,v,HWIO_GCC_ECC_CMD_RCGR_IN)
+#define HWIO_GCC_ECC_CMD_RCGR_ROOT_OFF_BMSK                                                              0x80000000
+#define HWIO_GCC_ECC_CMD_RCGR_ROOT_OFF_SHFT                                                                    0x1f
+#define HWIO_GCC_ECC_CMD_RCGR_DIRTY_CFG_RCGR_BMSK                                                              0x10
+#define HWIO_GCC_ECC_CMD_RCGR_DIRTY_CFG_RCGR_SHFT                                                               0x4
+#define HWIO_GCC_ECC_CMD_RCGR_ROOT_EN_BMSK                                                                      0x2
+#define HWIO_GCC_ECC_CMD_RCGR_ROOT_EN_SHFT                                                                      0x1
+#define HWIO_GCC_ECC_CMD_RCGR_ROOT_EN_DISABLE_FVAL                                                              0x0
+#define HWIO_GCC_ECC_CMD_RCGR_ROOT_EN_ENABLE_FVAL                                                               0x1
+#define HWIO_GCC_ECC_CMD_RCGR_UPDATE_BMSK                                                                       0x1
+#define HWIO_GCC_ECC_CMD_RCGR_UPDATE_SHFT                                                                       0x0
+#define HWIO_GCC_ECC_CMD_RCGR_UPDATE_DISABLE_FVAL                                                               0x0
+#define HWIO_GCC_ECC_CMD_RCGR_UPDATE_ENABLE_FVAL                                                                0x1
+
+#define HWIO_GCC_ECC_CFG_RCGR_ADDR                                                                       (GCC_CLK_CTL_REG_REG_BASE      + 0x00040014)
+#define HWIO_GCC_ECC_CFG_RCGR_PHYS                                                                       (GCC_CLK_CTL_REG_REG_BASE_PHYS + 0x00040014)
+#define HWIO_GCC_ECC_CFG_RCGR_OFFS                                                                       (GCC_CLK_CTL_REG_REG_BASE_OFFS + 0x00040014)
+#define HWIO_GCC_ECC_CFG_RCGR_RMSK                                                                         0x11071f
+#define HWIO_GCC_ECC_CFG_RCGR_ATTR                                                                              0x3
+#define HWIO_GCC_ECC_CFG_RCGR_IN          \
+        in_dword_masked(HWIO_GCC_ECC_CFG_RCGR_ADDR, HWIO_GCC_ECC_CFG_RCGR_RMSK)
+#define HWIO_GCC_ECC_CFG_RCGR_INM(m)      \
+        in_dword_masked(HWIO_GCC_ECC_CFG_RCGR_ADDR, m)
+#define HWIO_GCC_ECC_CFG_RCGR_OUT(v)      \
+        out_dword(HWIO_GCC_ECC_CFG_RCGR_ADDR,v)
+#define HWIO_GCC_ECC_CFG_RCGR_OUTM(m,v) \
+        out_dword_masked_ns(HWIO_GCC_ECC_CFG_RCGR_ADDR,m,v,HWIO_GCC_ECC_CFG_RCGR_IN)
+#define HWIO_GCC_ECC_CFG_RCGR_HW_CLK_CONTROL_BMSK                                                          0x100000
+#define HWIO_GCC_ECC_CFG_RCGR_HW_CLK_CONTROL_SHFT                                                              0x14
+#define HWIO_GCC_ECC_CFG_RCGR_HW_CLK_CONTROL_DISABLE_FVAL                                                       0x0
+#define HWIO_GCC_ECC_CFG_RCGR_HW_CLK_CONTROL_ENABLE_FVAL                                                        0x1
+#define HWIO_GCC_ECC_CFG_RCGR_RCGLITE_DISABLE_BMSK                                                          0x10000
+#define HWIO_GCC_ECC_CFG_RCGR_RCGLITE_DISABLE_SHFT                                                             0x10
+#define HWIO_GCC_ECC_CFG_RCGR_RCGLITE_DISABLE_RCGLITE_ENABLED_FVAL                                              0x0
+#define HWIO_GCC_ECC_CFG_RCGR_RCGLITE_DISABLE_RCGLITE_DISABLED_FVAL                                             0x1
+#define HWIO_GCC_ECC_CFG_RCGR_SRC_SEL_BMSK                                                                    0x700
+#define HWIO_GCC_ECC_CFG_RCGR_SRC_SEL_SHFT                                                                      0x8
+#define HWIO_GCC_ECC_CFG_RCGR_SRC_SEL_SRC0_FVAL                                                                 0x0
+#define HWIO_GCC_ECC_CFG_RCGR_SRC_SEL_SRC1_FVAL                                                                 0x1
+#define HWIO_GCC_ECC_CFG_RCGR_SRC_SEL_SRC2_FVAL                                                                 0x2
+#define HWIO_GCC_ECC_CFG_RCGR_SRC_SEL_SRC3_FVAL                                                                 0x3
+#define HWIO_GCC_ECC_CFG_RCGR_SRC_SEL_SRC4_FVAL                                                                 0x4
+#define HWIO_GCC_ECC_CFG_RCGR_SRC_SEL_SRC5_FVAL                                                                 0x5
+#define HWIO_GCC_ECC_CFG_RCGR_SRC_SEL_SRC6_FVAL                                                                 0x6
+#define HWIO_GCC_ECC_CFG_RCGR_SRC_SEL_SRC7_FVAL                                                                 0x7
+#define HWIO_GCC_ECC_CFG_RCGR_SRC_DIV_BMSK                                                                     0x1f
+#define HWIO_GCC_ECC_CFG_RCGR_SRC_DIV_SHFT                                                                      0x0
+#define HWIO_GCC_ECC_CFG_RCGR_SRC_DIV_BYPASS_FVAL                                                               0x0
+#define HWIO_GCC_ECC_CFG_RCGR_SRC_DIV_DIV1_FVAL                                                                 0x1
+#define HWIO_GCC_ECC_CFG_RCGR_SRC_DIV_DIV1_5_FVAL                                                               0x2
+#define HWIO_GCC_ECC_CFG_RCGR_SRC_DIV_DIV2_FVAL                                                                 0x3
+#define HWIO_GCC_ECC_CFG_RCGR_SRC_DIV_DIV2_5_FVAL                                                               0x4
+#define HWIO_GCC_ECC_CFG_RCGR_SRC_DIV_DIV3_FVAL                                                                 0x5
+#define HWIO_GCC_ECC_CFG_RCGR_SRC_DIV_DIV3_5_FVAL                                                               0x6
+#define HWIO_GCC_ECC_CFG_RCGR_SRC_DIV_DIV4_FVAL                                                                 0x7
+#define HWIO_GCC_ECC_CFG_RCGR_SRC_DIV_DIV4_5_FVAL                                                               0x8
+#define HWIO_GCC_ECC_CFG_RCGR_SRC_DIV_DIV5_FVAL                                                                 0x9
+#define HWIO_GCC_ECC_CFG_RCGR_SRC_DIV_DIV5_5_FVAL                                                               0xa
+#define HWIO_GCC_ECC_CFG_RCGR_SRC_DIV_DIV6_FVAL                                                                 0xb
+#define HWIO_GCC_ECC_CFG_RCGR_SRC_DIV_DIV6_5_FVAL                                                               0xc
+#define HWIO_GCC_ECC_CFG_RCGR_SRC_DIV_DIV7_FVAL                                                                 0xd
+#define HWIO_GCC_ECC_CFG_RCGR_SRC_DIV_DIV7_5_FVAL                                                               0xe
+#define HWIO_GCC_ECC_CFG_RCGR_SRC_DIV_DIV8_FVAL                                                                 0xf
+#define HWIO_GCC_ECC_CFG_RCGR_SRC_DIV_DIV8_5_FVAL                                                              0x10
+#define HWIO_GCC_ECC_CFG_RCGR_SRC_DIV_DIV9_FVAL                                                                0x11
+#define HWIO_GCC_ECC_CFG_RCGR_SRC_DIV_DIV9_5_FVAL                                                              0x12
+#define HWIO_GCC_ECC_CFG_RCGR_SRC_DIV_DIV10_FVAL                                                               0x13
+#define HWIO_GCC_ECC_CFG_RCGR_SRC_DIV_DIV10_5_FVAL                                                             0x14
+#define HWIO_GCC_ECC_CFG_RCGR_SRC_DIV_DIV11_FVAL                                                               0x15
+#define HWIO_GCC_ECC_CFG_RCGR_SRC_DIV_DIV11_5_FVAL                                                             0x16
+#define HWIO_GCC_ECC_CFG_RCGR_SRC_DIV_DIV12_FVAL                                                               0x17
+#define HWIO_GCC_ECC_CFG_RCGR_SRC_DIV_DIV12_5_FVAL                                                             0x18
+#define HWIO_GCC_ECC_CFG_RCGR_SRC_DIV_DIV13_FVAL                                                               0x19
+#define HWIO_GCC_ECC_CFG_RCGR_SRC_DIV_DIV13_5_FVAL                                                             0x1a
+#define HWIO_GCC_ECC_CFG_RCGR_SRC_DIV_DIV14_FVAL                                                               0x1b
+#define HWIO_GCC_ECC_CFG_RCGR_SRC_DIV_DIV14_5_FVAL                                                             0x1c
+#define HWIO_GCC_ECC_CFG_RCGR_SRC_DIV_DIV15_FVAL                                                               0x1d
+#define HWIO_GCC_ECC_CFG_RCGR_SRC_DIV_DIV15_5_FVAL                                                             0x1e
+#define HWIO_GCC_ECC_CFG_RCGR_SRC_DIV_DIV16_FVAL                                                               0x1f
+
+#define HWIO_GCC_QM_BCR_ADDR                                                                             (GCC_CLK_CTL_REG_REG_BASE      + 0x00042000)
+#define HWIO_GCC_QM_BCR_PHYS                                                                             (GCC_CLK_CTL_REG_REG_BASE_PHYS + 0x00042000)
+#define HWIO_GCC_QM_BCR_OFFS                                                                             (GCC_CLK_CTL_REG_REG_BASE_OFFS + 0x00042000)
+#define HWIO_GCC_QM_BCR_RMSK                                                                                    0x1
+#define HWIO_GCC_QM_BCR_ATTR                                                                                    0x3
+#define HWIO_GCC_QM_BCR_IN          \
+        in_dword_masked(HWIO_GCC_QM_BCR_ADDR, HWIO_GCC_QM_BCR_RMSK)
+#define HWIO_GCC_QM_BCR_INM(m)      \
+        in_dword_masked(HWIO_GCC_QM_BCR_ADDR, m)
+#define HWIO_GCC_QM_BCR_OUT(v)      \
+        out_dword(HWIO_GCC_QM_BCR_ADDR,v)
+#define HWIO_GCC_QM_BCR_OUTM(m,v) \
+        out_dword_masked_ns(HWIO_GCC_QM_BCR_ADDR,m,v,HWIO_GCC_QM_BCR_IN)
+#define HWIO_GCC_QM_BCR_BLK_ARES_BMSK                                                                           0x1
+#define HWIO_GCC_QM_BCR_BLK_ARES_SHFT                                                                           0x0
+#define HWIO_GCC_QM_BCR_BLK_ARES_DISABLE_FVAL                                                                   0x0
+#define HWIO_GCC_QM_BCR_BLK_ARES_ENABLE_FVAL                                                                    0x1
+
+#define HWIO_GCC_QM_CFG_AHB_CBCR_ADDR                                                                    (GCC_CLK_CTL_REG_REG_BASE      + 0x00042004)
+#define HWIO_GCC_QM_CFG_AHB_CBCR_PHYS                                                                    (GCC_CLK_CTL_REG_REG_BASE_PHYS + 0x00042004)
+#define HWIO_GCC_QM_CFG_AHB_CBCR_OFFS                                                                    (GCC_CLK_CTL_REG_REG_BASE_OFFS + 0x00042004)
+#define HWIO_GCC_QM_CFG_AHB_CBCR_RMSK                                                                    0x81d00005
+#define HWIO_GCC_QM_CFG_AHB_CBCR_ATTR                                                                           0x3
+#define HWIO_GCC_QM_CFG_AHB_CBCR_IN          \
+        in_dword_masked(HWIO_GCC_QM_CFG_AHB_CBCR_ADDR, HWIO_GCC_QM_CFG_AHB_CBCR_RMSK)
+#define HWIO_GCC_QM_CFG_AHB_CBCR_INM(m)      \
+        in_dword_masked(HWIO_GCC_QM_CFG_AHB_CBCR_ADDR, m)
+#define HWIO_GCC_QM_CFG_AHB_CBCR_OUT(v)      \
+        out_dword(HWIO_GCC_QM_CFG_AHB_CBCR_ADDR,v)
+#define HWIO_GCC_QM_CFG_AHB_CBCR_OUTM(m,v) \
+        out_dword_masked_ns(HWIO_GCC_QM_CFG_AHB_CBCR_ADDR,m,v,HWIO_GCC_QM_CFG_AHB_CBCR_IN)
+#define HWIO_GCC_QM_CFG_AHB_CBCR_CLK_OFF_BMSK                                                            0x80000000
+#define HWIO_GCC_QM_CFG_AHB_CBCR_CLK_OFF_SHFT                                                                  0x1f
+#define HWIO_GCC_QM_CFG_AHB_CBCR_IGNORE_ALL_ARES_BMSK                                                     0x1000000
+#define HWIO_GCC_QM_CFG_AHB_CBCR_IGNORE_ALL_ARES_SHFT                                                          0x18
+#define HWIO_GCC_QM_CFG_AHB_CBCR_IGNORE_ALL_CLK_DIS_BMSK                                                   0x800000
+#define HWIO_GCC_QM_CFG_AHB_CBCR_IGNORE_ALL_CLK_DIS_SHFT                                                       0x17
+#define HWIO_GCC_QM_CFG_AHB_CBCR_CLK_DIS_BMSK                                                              0x400000
+#define HWIO_GCC_QM_CFG_AHB_CBCR_CLK_DIS_SHFT                                                                  0x16
+#define HWIO_GCC_QM_CFG_AHB_CBCR_IGNORE_RPMH_CLK_DIS_BMSK                                                  0x100000
+#define HWIO_GCC_QM_CFG_AHB_CBCR_IGNORE_RPMH_CLK_DIS_SHFT                                                      0x14
+#define HWIO_GCC_QM_CFG_AHB_CBCR_CLK_ARES_BMSK                                                                  0x4
+#define HWIO_GCC_QM_CFG_AHB_CBCR_CLK_ARES_SHFT                                                                  0x2
+#define HWIO_GCC_QM_CFG_AHB_CBCR_CLK_ARES_NO_RESET_FVAL                                                         0x0
+#define HWIO_GCC_QM_CFG_AHB_CBCR_CLK_ARES_RESET_FVAL                                                            0x1
+#define HWIO_GCC_QM_CFG_AHB_CBCR_CLK_ENABLE_BMSK                                                                0x1
+#define HWIO_GCC_QM_CFG_AHB_CBCR_CLK_ENABLE_SHFT                                                                0x0
+#define HWIO_GCC_QM_CFG_AHB_CBCR_CLK_ENABLE_DISABLE_FVAL                                                        0x0
+#define HWIO_GCC_QM_CFG_AHB_CBCR_CLK_ENABLE_ENABLE_FVAL                                                         0x1
+
+#define HWIO_GCC_QM_CORE_CBCR_ADDR                                                                       (GCC_CLK_CTL_REG_REG_BASE      + 0x00042008)
+#define HWIO_GCC_QM_CORE_CBCR_PHYS                                                                       (GCC_CLK_CTL_REG_REG_BASE_PHYS + 0x00042008)
+#define HWIO_GCC_QM_CORE_CBCR_OFFS                                                                       (GCC_CLK_CTL_REG_REG_BASE_OFFS + 0x00042008)
+#define HWIO_GCC_QM_CORE_CBCR_RMSK                                                                       0x81c00005
+#define HWIO_GCC_QM_CORE_CBCR_ATTR                                                                              0x3
+#define HWIO_GCC_QM_CORE_CBCR_IN          \
+        in_dword_masked(HWIO_GCC_QM_CORE_CBCR_ADDR, HWIO_GCC_QM_CORE_CBCR_RMSK)
+#define HWIO_GCC_QM_CORE_CBCR_INM(m)      \
+        in_dword_masked(HWIO_GCC_QM_CORE_CBCR_ADDR, m)
+#define HWIO_GCC_QM_CORE_CBCR_OUT(v)      \
+        out_dword(HWIO_GCC_QM_CORE_CBCR_ADDR,v)
+#define HWIO_GCC_QM_CORE_CBCR_OUTM(m,v) \
+        out_dword_masked_ns(HWIO_GCC_QM_CORE_CBCR_ADDR,m,v,HWIO_GCC_QM_CORE_CBCR_IN)
+#define HWIO_GCC_QM_CORE_CBCR_CLK_OFF_BMSK                                                               0x80000000
+#define HWIO_GCC_QM_CORE_CBCR_CLK_OFF_SHFT                                                                     0x1f
+#define HWIO_GCC_QM_CORE_CBCR_IGNORE_ALL_ARES_BMSK                                                        0x1000000
+#define HWIO_GCC_QM_CORE_CBCR_IGNORE_ALL_ARES_SHFT                                                             0x18
+#define HWIO_GCC_QM_CORE_CBCR_IGNORE_ALL_CLK_DIS_BMSK                                                      0x800000
+#define HWIO_GCC_QM_CORE_CBCR_IGNORE_ALL_CLK_DIS_SHFT                                                          0x17
+#define HWIO_GCC_QM_CORE_CBCR_CLK_DIS_BMSK                                                                 0x400000
+#define HWIO_GCC_QM_CORE_CBCR_CLK_DIS_SHFT                                                                     0x16
+#define HWIO_GCC_QM_CORE_CBCR_CLK_ARES_BMSK                                                                     0x4
+#define HWIO_GCC_QM_CORE_CBCR_CLK_ARES_SHFT                                                                     0x2
+#define HWIO_GCC_QM_CORE_CBCR_CLK_ARES_NO_RESET_FVAL                                                            0x0
+#define HWIO_GCC_QM_CORE_CBCR_CLK_ARES_RESET_FVAL                                                               0x1
+#define HWIO_GCC_QM_CORE_CBCR_CLK_ENABLE_BMSK                                                                   0x1
+#define HWIO_GCC_QM_CORE_CBCR_CLK_ENABLE_SHFT                                                                   0x0
+#define HWIO_GCC_QM_CORE_CBCR_CLK_ENABLE_DISABLE_FVAL                                                           0x0
+#define HWIO_GCC_QM_CORE_CBCR_CLK_ENABLE_ENABLE_FVAL                                                            0x1
+
+#define HWIO_GCC_QM_CMD_RCGR_ADDR                                                                        (GCC_CLK_CTL_REG_REG_BASE      + 0x0004200c)
+#define HWIO_GCC_QM_CMD_RCGR_PHYS                                                                        (GCC_CLK_CTL_REG_REG_BASE_PHYS + 0x0004200c)
+#define HWIO_GCC_QM_CMD_RCGR_OFFS                                                                        (GCC_CLK_CTL_REG_REG_BASE_OFFS + 0x0004200c)
+#define HWIO_GCC_QM_CMD_RCGR_RMSK                                                                        0x80000013
+#define HWIO_GCC_QM_CMD_RCGR_ATTR                                                                               0x3
+#define HWIO_GCC_QM_CMD_RCGR_IN          \
+        in_dword_masked(HWIO_GCC_QM_CMD_RCGR_ADDR, HWIO_GCC_QM_CMD_RCGR_RMSK)
+#define HWIO_GCC_QM_CMD_RCGR_INM(m)      \
+        in_dword_masked(HWIO_GCC_QM_CMD_RCGR_ADDR, m)
+#define HWIO_GCC_QM_CMD_RCGR_OUT(v)      \
+        out_dword(HWIO_GCC_QM_CMD_RCGR_ADDR,v)
+#define HWIO_GCC_QM_CMD_RCGR_OUTM(m,v) \
+        out_dword_masked_ns(HWIO_GCC_QM_CMD_RCGR_ADDR,m,v,HWIO_GCC_QM_CMD_RCGR_IN)
+#define HWIO_GCC_QM_CMD_RCGR_ROOT_OFF_BMSK                                                               0x80000000
+#define HWIO_GCC_QM_CMD_RCGR_ROOT_OFF_SHFT                                                                     0x1f
+#define HWIO_GCC_QM_CMD_RCGR_DIRTY_CFG_RCGR_BMSK                                                               0x10
+#define HWIO_GCC_QM_CMD_RCGR_DIRTY_CFG_RCGR_SHFT                                                                0x4
+#define HWIO_GCC_QM_CMD_RCGR_ROOT_EN_BMSK                                                                       0x2
+#define HWIO_GCC_QM_CMD_RCGR_ROOT_EN_SHFT                                                                       0x1
+#define HWIO_GCC_QM_CMD_RCGR_ROOT_EN_DISABLE_FVAL                                                               0x0
+#define HWIO_GCC_QM_CMD_RCGR_ROOT_EN_ENABLE_FVAL                                                                0x1
+#define HWIO_GCC_QM_CMD_RCGR_UPDATE_BMSK                                                                        0x1
+#define HWIO_GCC_QM_CMD_RCGR_UPDATE_SHFT                                                                        0x0
+#define HWIO_GCC_QM_CMD_RCGR_UPDATE_DISABLE_FVAL                                                                0x0
+#define HWIO_GCC_QM_CMD_RCGR_UPDATE_ENABLE_FVAL                                                                 0x1
+
+#define HWIO_GCC_QM_CFG_RCGR_ADDR                                                                        (GCC_CLK_CTL_REG_REG_BASE      + 0x00042010)
+#define HWIO_GCC_QM_CFG_RCGR_PHYS                                                                        (GCC_CLK_CTL_REG_REG_BASE_PHYS + 0x00042010)
+#define HWIO_GCC_QM_CFG_RCGR_OFFS                                                                        (GCC_CLK_CTL_REG_REG_BASE_OFFS + 0x00042010)
+#define HWIO_GCC_QM_CFG_RCGR_RMSK                                                                          0x11071f
+#define HWIO_GCC_QM_CFG_RCGR_ATTR                                                                               0x3
+#define HWIO_GCC_QM_CFG_RCGR_IN          \
+        in_dword_masked(HWIO_GCC_QM_CFG_RCGR_ADDR, HWIO_GCC_QM_CFG_RCGR_RMSK)
+#define HWIO_GCC_QM_CFG_RCGR_INM(m)      \
+        in_dword_masked(HWIO_GCC_QM_CFG_RCGR_ADDR, m)
+#define HWIO_GCC_QM_CFG_RCGR_OUT(v)      \
+        out_dword(HWIO_GCC_QM_CFG_RCGR_ADDR,v)
+#define HWIO_GCC_QM_CFG_RCGR_OUTM(m,v) \
+        out_dword_masked_ns(HWIO_GCC_QM_CFG_RCGR_ADDR,m,v,HWIO_GCC_QM_CFG_RCGR_IN)
+#define HWIO_GCC_QM_CFG_RCGR_HW_CLK_CONTROL_BMSK                                                           0x100000
+#define HWIO_GCC_QM_CFG_RCGR_HW_CLK_CONTROL_SHFT                                                               0x14
+#define HWIO_GCC_QM_CFG_RCGR_HW_CLK_CONTROL_DISABLE_FVAL                                                        0x0
+#define HWIO_GCC_QM_CFG_RCGR_HW_CLK_CONTROL_ENABLE_FVAL                                                         0x1
+#define HWIO_GCC_QM_CFG_RCGR_RCGLITE_DISABLE_BMSK                                                           0x10000
+#define HWIO_GCC_QM_CFG_RCGR_RCGLITE_DISABLE_SHFT                                                              0x10
+#define HWIO_GCC_QM_CFG_RCGR_RCGLITE_DISABLE_RCGLITE_ENABLED_FVAL                                               0x0
+#define HWIO_GCC_QM_CFG_RCGR_RCGLITE_DISABLE_RCGLITE_DISABLED_FVAL                                              0x1
+#define HWIO_GCC_QM_CFG_RCGR_SRC_SEL_BMSK                                                                     0x700
+#define HWIO_GCC_QM_CFG_RCGR_SRC_SEL_SHFT                                                                       0x8
+#define HWIO_GCC_QM_CFG_RCGR_SRC_SEL_SRC0_FVAL                                                                  0x0
+#define HWIO_GCC_QM_CFG_RCGR_SRC_SEL_SRC1_FVAL                                                                  0x1
+#define HWIO_GCC_QM_CFG_RCGR_SRC_SEL_SRC2_FVAL                                                                  0x2
+#define HWIO_GCC_QM_CFG_RCGR_SRC_SEL_SRC3_FVAL                                                                  0x3
+#define HWIO_GCC_QM_CFG_RCGR_SRC_SEL_SRC4_FVAL                                                                  0x4
+#define HWIO_GCC_QM_CFG_RCGR_SRC_SEL_SRC5_FVAL                                                                  0x5
+#define HWIO_GCC_QM_CFG_RCGR_SRC_SEL_SRC6_FVAL                                                                  0x6
+#define HWIO_GCC_QM_CFG_RCGR_SRC_SEL_SRC7_FVAL                                                                  0x7
+#define HWIO_GCC_QM_CFG_RCGR_SRC_DIV_BMSK                                                                      0x1f
+#define HWIO_GCC_QM_CFG_RCGR_SRC_DIV_SHFT                                                                       0x0
+#define HWIO_GCC_QM_CFG_RCGR_SRC_DIV_BYPASS_FVAL                                                                0x0
+#define HWIO_GCC_QM_CFG_RCGR_SRC_DIV_DIV1_FVAL                                                                  0x1
+#define HWIO_GCC_QM_CFG_RCGR_SRC_DIV_DIV1_5_FVAL                                                                0x2
+#define HWIO_GCC_QM_CFG_RCGR_SRC_DIV_DIV2_FVAL                                                                  0x3
+#define HWIO_GCC_QM_CFG_RCGR_SRC_DIV_DIV2_5_FVAL                                                                0x4
+#define HWIO_GCC_QM_CFG_RCGR_SRC_DIV_DIV3_FVAL                                                                  0x5
+#define HWIO_GCC_QM_CFG_RCGR_SRC_DIV_DIV3_5_FVAL                                                                0x6
+#define HWIO_GCC_QM_CFG_RCGR_SRC_DIV_DIV4_FVAL                                                                  0x7
+#define HWIO_GCC_QM_CFG_RCGR_SRC_DIV_DIV4_5_FVAL                                                                0x8
+#define HWIO_GCC_QM_CFG_RCGR_SRC_DIV_DIV5_FVAL                                                                  0x9
+#define HWIO_GCC_QM_CFG_RCGR_SRC_DIV_DIV5_5_FVAL                                                                0xa
+#define HWIO_GCC_QM_CFG_RCGR_SRC_DIV_DIV6_FVAL                                                                  0xb
+#define HWIO_GCC_QM_CFG_RCGR_SRC_DIV_DIV6_5_FVAL                                                                0xc
+#define HWIO_GCC_QM_CFG_RCGR_SRC_DIV_DIV7_FVAL                                                                  0xd
+#define HWIO_GCC_QM_CFG_RCGR_SRC_DIV_DIV7_5_FVAL                                                                0xe
+#define HWIO_GCC_QM_CFG_RCGR_SRC_DIV_DIV8_FVAL                                                                  0xf
+#define HWIO_GCC_QM_CFG_RCGR_SRC_DIV_DIV8_5_FVAL                                                               0x10
+#define HWIO_GCC_QM_CFG_RCGR_SRC_DIV_DIV9_FVAL                                                                 0x11
+#define HWIO_GCC_QM_CFG_RCGR_SRC_DIV_DIV9_5_FVAL                                                               0x12
+#define HWIO_GCC_QM_CFG_RCGR_SRC_DIV_DIV10_FVAL                                                                0x13
+#define HWIO_GCC_QM_CFG_RCGR_SRC_DIV_DIV10_5_FVAL                                                              0x14
+#define HWIO_GCC_QM_CFG_RCGR_SRC_DIV_DIV11_FVAL                                                                0x15
+#define HWIO_GCC_QM_CFG_RCGR_SRC_DIV_DIV11_5_FVAL                                                              0x16
+#define HWIO_GCC_QM_CFG_RCGR_SRC_DIV_DIV12_FVAL                                                                0x17
+#define HWIO_GCC_QM_CFG_RCGR_SRC_DIV_DIV12_5_FVAL                                                              0x18
+#define HWIO_GCC_QM_CFG_RCGR_SRC_DIV_DIV13_FVAL                                                                0x19
+#define HWIO_GCC_QM_CFG_RCGR_SRC_DIV_DIV13_5_FVAL                                                              0x1a
+#define HWIO_GCC_QM_CFG_RCGR_SRC_DIV_DIV14_FVAL                                                                0x1b
+#define HWIO_GCC_QM_CFG_RCGR_SRC_DIV_DIV14_5_FVAL                                                              0x1c
+#define HWIO_GCC_QM_CFG_RCGR_SRC_DIV_DIV15_FVAL                                                                0x1d
+#define HWIO_GCC_QM_CFG_RCGR_SRC_DIV_DIV15_5_FVAL                                                              0x1e
+#define HWIO_GCC_QM_CFG_RCGR_SRC_DIV_DIV16_FVAL                                                                0x1f
+
+#define HWIO_GCC_MSS_CE_NAV_BRIDGE_BCR_ADDR                                                              (GCC_CLK_CTL_REG_REG_BASE      + 0x00043000)
+#define HWIO_GCC_MSS_CE_NAV_BRIDGE_BCR_PHYS                                                              (GCC_CLK_CTL_REG_REG_BASE_PHYS + 0x00043000)
+#define HWIO_GCC_MSS_CE_NAV_BRIDGE_BCR_OFFS                                                              (GCC_CLK_CTL_REG_REG_BASE_OFFS + 0x00043000)
+#define HWIO_GCC_MSS_CE_NAV_BRIDGE_BCR_RMSK                                                                     0x1
+#define HWIO_GCC_MSS_CE_NAV_BRIDGE_BCR_ATTR                                                                     0x3
+#define HWIO_GCC_MSS_CE_NAV_BRIDGE_BCR_IN          \
+        in_dword_masked(HWIO_GCC_MSS_CE_NAV_BRIDGE_BCR_ADDR, HWIO_GCC_MSS_CE_NAV_BRIDGE_BCR_RMSK)
+#define HWIO_GCC_MSS_CE_NAV_BRIDGE_BCR_INM(m)      \
+        in_dword_masked(HWIO_GCC_MSS_CE_NAV_BRIDGE_BCR_ADDR, m)
+#define HWIO_GCC_MSS_CE_NAV_BRIDGE_BCR_OUT(v)      \
+        out_dword(HWIO_GCC_MSS_CE_NAV_BRIDGE_BCR_ADDR,v)
+#define HWIO_GCC_MSS_CE_NAV_BRIDGE_BCR_OUTM(m,v) \
+        out_dword_masked_ns(HWIO_GCC_MSS_CE_NAV_BRIDGE_BCR_ADDR,m,v,HWIO_GCC_MSS_CE_NAV_BRIDGE_BCR_IN)
+#define HWIO_GCC_MSS_CE_NAV_BRIDGE_BCR_BLK_ARES_BMSK                                                            0x1
+#define HWIO_GCC_MSS_CE_NAV_BRIDGE_BCR_BLK_ARES_SHFT                                                            0x0
+#define HWIO_GCC_MSS_CE_NAV_BRIDGE_BCR_BLK_ARES_DISABLE_FVAL                                                    0x0
+#define HWIO_GCC_MSS_CE_NAV_BRIDGE_BCR_BLK_ARES_ENABLE_FVAL                                                     0x1
+
+#define HWIO_GCC_MSS_CE_NAV_BRIDGE_AXI_CBCR_ADDR                                                         (GCC_CLK_CTL_REG_REG_BASE      + 0x00043004)
+#define HWIO_GCC_MSS_CE_NAV_BRIDGE_AXI_CBCR_PHYS                                                         (GCC_CLK_CTL_REG_REG_BASE_PHYS + 0x00043004)
+#define HWIO_GCC_MSS_CE_NAV_BRIDGE_AXI_CBCR_OFFS                                                         (GCC_CLK_CTL_REG_REG_BASE_OFFS + 0x00043004)
+#define HWIO_GCC_MSS_CE_NAV_BRIDGE_AXI_CBCR_RMSK                                                         0x81d00005
+#define HWIO_GCC_MSS_CE_NAV_BRIDGE_AXI_CBCR_ATTR                                                                0x3
+#define HWIO_GCC_MSS_CE_NAV_BRIDGE_AXI_CBCR_IN          \
+        in_dword_masked(HWIO_GCC_MSS_CE_NAV_BRIDGE_AXI_CBCR_ADDR, HWIO_GCC_MSS_CE_NAV_BRIDGE_AXI_CBCR_RMSK)
+#define HWIO_GCC_MSS_CE_NAV_BRIDGE_AXI_CBCR_INM(m)      \
+        in_dword_masked(HWIO_GCC_MSS_CE_NAV_BRIDGE_AXI_CBCR_ADDR, m)
+#define HWIO_GCC_MSS_CE_NAV_BRIDGE_AXI_CBCR_OUT(v)      \
+        out_dword(HWIO_GCC_MSS_CE_NAV_BRIDGE_AXI_CBCR_ADDR,v)
+#define HWIO_GCC_MSS_CE_NAV_BRIDGE_AXI_CBCR_OUTM(m,v) \
+        out_dword_masked_ns(HWIO_GCC_MSS_CE_NAV_BRIDGE_AXI_CBCR_ADDR,m,v,HWIO_GCC_MSS_CE_NAV_BRIDGE_AXI_CBCR_IN)
+#define HWIO_GCC_MSS_CE_NAV_BRIDGE_AXI_CBCR_CLK_OFF_BMSK                                                 0x80000000
+#define HWIO_GCC_MSS_CE_NAV_BRIDGE_AXI_CBCR_CLK_OFF_SHFT                                                       0x1f
+#define HWIO_GCC_MSS_CE_NAV_BRIDGE_AXI_CBCR_IGNORE_ALL_ARES_BMSK                                          0x1000000
+#define HWIO_GCC_MSS_CE_NAV_BRIDGE_AXI_CBCR_IGNORE_ALL_ARES_SHFT                                               0x18
+#define HWIO_GCC_MSS_CE_NAV_BRIDGE_AXI_CBCR_IGNORE_ALL_CLK_DIS_BMSK                                        0x800000
+#define HWIO_GCC_MSS_CE_NAV_BRIDGE_AXI_CBCR_IGNORE_ALL_CLK_DIS_SHFT                                            0x17
+#define HWIO_GCC_MSS_CE_NAV_BRIDGE_AXI_CBCR_CLK_DIS_BMSK                                                   0x400000
+#define HWIO_GCC_MSS_CE_NAV_BRIDGE_AXI_CBCR_CLK_DIS_SHFT                                                       0x16
+#define HWIO_GCC_MSS_CE_NAV_BRIDGE_AXI_CBCR_IGNORE_RPMH_CLK_DIS_BMSK                                       0x100000
+#define HWIO_GCC_MSS_CE_NAV_BRIDGE_AXI_CBCR_IGNORE_RPMH_CLK_DIS_SHFT                                           0x14
+#define HWIO_GCC_MSS_CE_NAV_BRIDGE_AXI_CBCR_CLK_ARES_BMSK                                                       0x4
+#define HWIO_GCC_MSS_CE_NAV_BRIDGE_AXI_CBCR_CLK_ARES_SHFT                                                       0x2
+#define HWIO_GCC_MSS_CE_NAV_BRIDGE_AXI_CBCR_CLK_ARES_NO_RESET_FVAL                                              0x0
+#define HWIO_GCC_MSS_CE_NAV_BRIDGE_AXI_CBCR_CLK_ARES_RESET_FVAL                                                 0x1
+#define HWIO_GCC_MSS_CE_NAV_BRIDGE_AXI_CBCR_CLK_ENABLE_BMSK                                                     0x1
+#define HWIO_GCC_MSS_CE_NAV_BRIDGE_AXI_CBCR_CLK_ENABLE_SHFT                                                     0x0
+#define HWIO_GCC_MSS_CE_NAV_BRIDGE_AXI_CBCR_CLK_ENABLE_DISABLE_FVAL                                             0x0
+#define HWIO_GCC_MSS_CE_NAV_BRIDGE_AXI_CBCR_CLK_ENABLE_ENABLE_FVAL                                              0x1
+
+#define HWIO_GCC_SPMI_VGIS_BCR_ADDR                                                                      (GCC_CLK_CTL_REG_REG_BASE      + 0x00044000)
+#define HWIO_GCC_SPMI_VGIS_BCR_PHYS                                                                      (GCC_CLK_CTL_REG_REG_BASE_PHYS + 0x00044000)
+#define HWIO_GCC_SPMI_VGIS_BCR_OFFS                                                                      (GCC_CLK_CTL_REG_REG_BASE_OFFS + 0x00044000)
+#define HWIO_GCC_SPMI_VGIS_BCR_RMSK                                                                             0x1
+#define HWIO_GCC_SPMI_VGIS_BCR_ATTR                                                                             0x3
+#define HWIO_GCC_SPMI_VGIS_BCR_IN          \
+        in_dword_masked(HWIO_GCC_SPMI_VGIS_BCR_ADDR, HWIO_GCC_SPMI_VGIS_BCR_RMSK)
+#define HWIO_GCC_SPMI_VGIS_BCR_INM(m)      \
+        in_dword_masked(HWIO_GCC_SPMI_VGIS_BCR_ADDR, m)
+#define HWIO_GCC_SPMI_VGIS_BCR_OUT(v)      \
+        out_dword(HWIO_GCC_SPMI_VGIS_BCR_ADDR,v)
+#define HWIO_GCC_SPMI_VGIS_BCR_OUTM(m,v) \
+        out_dword_masked_ns(HWIO_GCC_SPMI_VGIS_BCR_ADDR,m,v,HWIO_GCC_SPMI_VGIS_BCR_IN)
+#define HWIO_GCC_SPMI_VGIS_BCR_BLK_ARES_BMSK                                                                    0x1
+#define HWIO_GCC_SPMI_VGIS_BCR_BLK_ARES_SHFT                                                                    0x0
+#define HWIO_GCC_SPMI_VGIS_BCR_BLK_ARES_DISABLE_FVAL                                                            0x0
+#define HWIO_GCC_SPMI_VGIS_BCR_BLK_ARES_ENABLE_FVAL                                                             0x1
+
+#define HWIO_GCC_SPMI_VGIS_CBCR_ADDR                                                                     (GCC_CLK_CTL_REG_REG_BASE      + 0x00044004)
+#define HWIO_GCC_SPMI_VGIS_CBCR_PHYS                                                                     (GCC_CLK_CTL_REG_REG_BASE_PHYS + 0x00044004)
+#define HWIO_GCC_SPMI_VGIS_CBCR_OFFS                                                                     (GCC_CLK_CTL_REG_REG_BASE_OFFS + 0x00044004)
+#define HWIO_GCC_SPMI_VGIS_CBCR_RMSK                                                                     0x81c0000f
+#define HWIO_GCC_SPMI_VGIS_CBCR_ATTR                                                                            0x3
+#define HWIO_GCC_SPMI_VGIS_CBCR_IN          \
+        in_dword_masked(HWIO_GCC_SPMI_VGIS_CBCR_ADDR, HWIO_GCC_SPMI_VGIS_CBCR_RMSK)
+#define HWIO_GCC_SPMI_VGIS_CBCR_INM(m)      \
+        in_dword_masked(HWIO_GCC_SPMI_VGIS_CBCR_ADDR, m)
+#define HWIO_GCC_SPMI_VGIS_CBCR_OUT(v)      \
+        out_dword(HWIO_GCC_SPMI_VGIS_CBCR_ADDR,v)
+#define HWIO_GCC_SPMI_VGIS_CBCR_OUTM(m,v) \
+        out_dword_masked_ns(HWIO_GCC_SPMI_VGIS_CBCR_ADDR,m,v,HWIO_GCC_SPMI_VGIS_CBCR_IN)
+#define HWIO_GCC_SPMI_VGIS_CBCR_CLK_OFF_BMSK                                                             0x80000000
+#define HWIO_GCC_SPMI_VGIS_CBCR_CLK_OFF_SHFT                                                                   0x1f
+#define HWIO_GCC_SPMI_VGIS_CBCR_IGNORE_ALL_ARES_BMSK                                                      0x1000000
+#define HWIO_GCC_SPMI_VGIS_CBCR_IGNORE_ALL_ARES_SHFT                                                           0x18
+#define HWIO_GCC_SPMI_VGIS_CBCR_IGNORE_ALL_CLK_DIS_BMSK                                                    0x800000
+#define HWIO_GCC_SPMI_VGIS_CBCR_IGNORE_ALL_CLK_DIS_SHFT                                                        0x17
+#define HWIO_GCC_SPMI_VGIS_CBCR_CLK_DIS_BMSK                                                               0x400000
+#define HWIO_GCC_SPMI_VGIS_CBCR_CLK_DIS_SHFT                                                                   0x16
+#define HWIO_GCC_SPMI_VGIS_CBCR_SW_ONLY_EN_BMSK                                                                 0x8
+#define HWIO_GCC_SPMI_VGIS_CBCR_SW_ONLY_EN_SHFT                                                                 0x3
+#define HWIO_GCC_SPMI_VGIS_CBCR_CLK_ARES_BMSK                                                                   0x4
+#define HWIO_GCC_SPMI_VGIS_CBCR_CLK_ARES_SHFT                                                                   0x2
+#define HWIO_GCC_SPMI_VGIS_CBCR_CLK_ARES_NO_RESET_FVAL                                                          0x0
+#define HWIO_GCC_SPMI_VGIS_CBCR_CLK_ARES_RESET_FVAL                                                             0x1
+#define HWIO_GCC_SPMI_VGIS_CBCR_HW_CTL_BMSK                                                                     0x2
+#define HWIO_GCC_SPMI_VGIS_CBCR_HW_CTL_SHFT                                                                     0x1
+#define HWIO_GCC_SPMI_VGIS_CBCR_HW_CTL_DISABLE_FVAL                                                             0x0
+#define HWIO_GCC_SPMI_VGIS_CBCR_HW_CTL_ENABLE_FVAL                                                              0x1
+#define HWIO_GCC_SPMI_VGIS_CBCR_CLK_ENABLE_BMSK                                                                 0x1
+#define HWIO_GCC_SPMI_VGIS_CBCR_CLK_ENABLE_SHFT                                                                 0x0
+#define HWIO_GCC_SPMI_VGIS_CBCR_CLK_ENABLE_DISABLE_FVAL                                                         0x0
+#define HWIO_GCC_SPMI_VGIS_CBCR_CLK_ENABLE_ENABLE_FVAL                                                          0x1
+
+#define HWIO_GCC_SPMI_VGIS_CMD_RCGR_ADDR                                                                 (GCC_CLK_CTL_REG_REG_BASE      + 0x00044008)
+#define HWIO_GCC_SPMI_VGIS_CMD_RCGR_PHYS                                                                 (GCC_CLK_CTL_REG_REG_BASE_PHYS + 0x00044008)
+#define HWIO_GCC_SPMI_VGIS_CMD_RCGR_OFFS                                                                 (GCC_CLK_CTL_REG_REG_BASE_OFFS + 0x00044008)
+#define HWIO_GCC_SPMI_VGIS_CMD_RCGR_RMSK                                                                 0x80000013
+#define HWIO_GCC_SPMI_VGIS_CMD_RCGR_ATTR                                                                        0x3
+#define HWIO_GCC_SPMI_VGIS_CMD_RCGR_IN          \
+        in_dword_masked(HWIO_GCC_SPMI_VGIS_CMD_RCGR_ADDR, HWIO_GCC_SPMI_VGIS_CMD_RCGR_RMSK)
+#define HWIO_GCC_SPMI_VGIS_CMD_RCGR_INM(m)      \
+        in_dword_masked(HWIO_GCC_SPMI_VGIS_CMD_RCGR_ADDR, m)
+#define HWIO_GCC_SPMI_VGIS_CMD_RCGR_OUT(v)      \
+        out_dword(HWIO_GCC_SPMI_VGIS_CMD_RCGR_ADDR,v)
+#define HWIO_GCC_SPMI_VGIS_CMD_RCGR_OUTM(m,v) \
+        out_dword_masked_ns(HWIO_GCC_SPMI_VGIS_CMD_RCGR_ADDR,m,v,HWIO_GCC_SPMI_VGIS_CMD_RCGR_IN)
+#define HWIO_GCC_SPMI_VGIS_CMD_RCGR_ROOT_OFF_BMSK                                                        0x80000000
+#define HWIO_GCC_SPMI_VGIS_CMD_RCGR_ROOT_OFF_SHFT                                                              0x1f
+#define HWIO_GCC_SPMI_VGIS_CMD_RCGR_DIRTY_CFG_RCGR_BMSK                                                        0x10
+#define HWIO_GCC_SPMI_VGIS_CMD_RCGR_DIRTY_CFG_RCGR_SHFT                                                         0x4
+#define HWIO_GCC_SPMI_VGIS_CMD_RCGR_ROOT_EN_BMSK                                                                0x2
+#define HWIO_GCC_SPMI_VGIS_CMD_RCGR_ROOT_EN_SHFT                                                                0x1
+#define HWIO_GCC_SPMI_VGIS_CMD_RCGR_ROOT_EN_DISABLE_FVAL                                                        0x0
+#define HWIO_GCC_SPMI_VGIS_CMD_RCGR_ROOT_EN_ENABLE_FVAL                                                         0x1
+#define HWIO_GCC_SPMI_VGIS_CMD_RCGR_UPDATE_BMSK                                                                 0x1
+#define HWIO_GCC_SPMI_VGIS_CMD_RCGR_UPDATE_SHFT                                                                 0x0
+#define HWIO_GCC_SPMI_VGIS_CMD_RCGR_UPDATE_DISABLE_FVAL                                                         0x0
+#define HWIO_GCC_SPMI_VGIS_CMD_RCGR_UPDATE_ENABLE_FVAL                                                          0x1
+
+#define HWIO_GCC_SPMI_VGIS_CFG_RCGR_ADDR                                                                 (GCC_CLK_CTL_REG_REG_BASE      + 0x0004400c)
+#define HWIO_GCC_SPMI_VGIS_CFG_RCGR_PHYS                                                                 (GCC_CLK_CTL_REG_REG_BASE_PHYS + 0x0004400c)
+#define HWIO_GCC_SPMI_VGIS_CFG_RCGR_OFFS                                                                 (GCC_CLK_CTL_REG_REG_BASE_OFFS + 0x0004400c)
+#define HWIO_GCC_SPMI_VGIS_CFG_RCGR_RMSK                                                                   0x11071f
+#define HWIO_GCC_SPMI_VGIS_CFG_RCGR_ATTR                                                                        0x3
+#define HWIO_GCC_SPMI_VGIS_CFG_RCGR_IN          \
+        in_dword_masked(HWIO_GCC_SPMI_VGIS_CFG_RCGR_ADDR, HWIO_GCC_SPMI_VGIS_CFG_RCGR_RMSK)
+#define HWIO_GCC_SPMI_VGIS_CFG_RCGR_INM(m)      \
+        in_dword_masked(HWIO_GCC_SPMI_VGIS_CFG_RCGR_ADDR, m)
+#define HWIO_GCC_SPMI_VGIS_CFG_RCGR_OUT(v)      \
+        out_dword(HWIO_GCC_SPMI_VGIS_CFG_RCGR_ADDR,v)
+#define HWIO_GCC_SPMI_VGIS_CFG_RCGR_OUTM(m,v) \
+        out_dword_masked_ns(HWIO_GCC_SPMI_VGIS_CFG_RCGR_ADDR,m,v,HWIO_GCC_SPMI_VGIS_CFG_RCGR_IN)
+#define HWIO_GCC_SPMI_VGIS_CFG_RCGR_HW_CLK_CONTROL_BMSK                                                    0x100000
+#define HWIO_GCC_SPMI_VGIS_CFG_RCGR_HW_CLK_CONTROL_SHFT                                                        0x14
+#define HWIO_GCC_SPMI_VGIS_CFG_RCGR_HW_CLK_CONTROL_DISABLE_FVAL                                                 0x0
+#define HWIO_GCC_SPMI_VGIS_CFG_RCGR_HW_CLK_CONTROL_ENABLE_FVAL                                                  0x1
+#define HWIO_GCC_SPMI_VGIS_CFG_RCGR_RCGLITE_DISABLE_BMSK                                                    0x10000
+#define HWIO_GCC_SPMI_VGIS_CFG_RCGR_RCGLITE_DISABLE_SHFT                                                       0x10
+#define HWIO_GCC_SPMI_VGIS_CFG_RCGR_RCGLITE_DISABLE_RCGLITE_ENABLED_FVAL                                        0x0
+#define HWIO_GCC_SPMI_VGIS_CFG_RCGR_RCGLITE_DISABLE_RCGLITE_DISABLED_FVAL                                       0x1
+#define HWIO_GCC_SPMI_VGIS_CFG_RCGR_SRC_SEL_BMSK                                                              0x700
+#define HWIO_GCC_SPMI_VGIS_CFG_RCGR_SRC_SEL_SHFT                                                                0x8
+#define HWIO_GCC_SPMI_VGIS_CFG_RCGR_SRC_SEL_SRC0_FVAL                                                           0x0
+#define HWIO_GCC_SPMI_VGIS_CFG_RCGR_SRC_SEL_SRC1_FVAL                                                           0x1
+#define HWIO_GCC_SPMI_VGIS_CFG_RCGR_SRC_SEL_SRC2_FVAL                                                           0x2
+#define HWIO_GCC_SPMI_VGIS_CFG_RCGR_SRC_SEL_SRC3_FVAL                                                           0x3
+#define HWIO_GCC_SPMI_VGIS_CFG_RCGR_SRC_SEL_SRC4_FVAL                                                           0x4
+#define HWIO_GCC_SPMI_VGIS_CFG_RCGR_SRC_SEL_SRC5_FVAL                                                           0x5
+#define HWIO_GCC_SPMI_VGIS_CFG_RCGR_SRC_SEL_SRC6_FVAL                                                           0x6
+#define HWIO_GCC_SPMI_VGIS_CFG_RCGR_SRC_SEL_SRC7_FVAL                                                           0x7
+#define HWIO_GCC_SPMI_VGIS_CFG_RCGR_SRC_DIV_BMSK                                                               0x1f
+#define HWIO_GCC_SPMI_VGIS_CFG_RCGR_SRC_DIV_SHFT                                                                0x0
+#define HWIO_GCC_SPMI_VGIS_CFG_RCGR_SRC_DIV_BYPASS_FVAL                                                         0x0
+#define HWIO_GCC_SPMI_VGIS_CFG_RCGR_SRC_DIV_DIV1_FVAL                                                           0x1
+#define HWIO_GCC_SPMI_VGIS_CFG_RCGR_SRC_DIV_DIV1_5_FVAL                                                         0x2
+#define HWIO_GCC_SPMI_VGIS_CFG_RCGR_SRC_DIV_DIV2_FVAL                                                           0x3
+#define HWIO_GCC_SPMI_VGIS_CFG_RCGR_SRC_DIV_DIV2_5_FVAL                                                         0x4
+#define HWIO_GCC_SPMI_VGIS_CFG_RCGR_SRC_DIV_DIV3_FVAL                                                           0x5
+#define HWIO_GCC_SPMI_VGIS_CFG_RCGR_SRC_DIV_DIV3_5_FVAL                                                         0x6
+#define HWIO_GCC_SPMI_VGIS_CFG_RCGR_SRC_DIV_DIV4_FVAL                                                           0x7
+#define HWIO_GCC_SPMI_VGIS_CFG_RCGR_SRC_DIV_DIV4_5_FVAL                                                         0x8
+#define HWIO_GCC_SPMI_VGIS_CFG_RCGR_SRC_DIV_DIV5_FVAL                                                           0x9
+#define HWIO_GCC_SPMI_VGIS_CFG_RCGR_SRC_DIV_DIV5_5_FVAL                                                         0xa
+#define HWIO_GCC_SPMI_VGIS_CFG_RCGR_SRC_DIV_DIV6_FVAL                                                           0xb
+#define HWIO_GCC_SPMI_VGIS_CFG_RCGR_SRC_DIV_DIV6_5_FVAL                                                         0xc
+#define HWIO_GCC_SPMI_VGIS_CFG_RCGR_SRC_DIV_DIV7_FVAL                                                           0xd
+#define HWIO_GCC_SPMI_VGIS_CFG_RCGR_SRC_DIV_DIV7_5_FVAL                                                         0xe
+#define HWIO_GCC_SPMI_VGIS_CFG_RCGR_SRC_DIV_DIV8_FVAL                                                           0xf
+#define HWIO_GCC_SPMI_VGIS_CFG_RCGR_SRC_DIV_DIV8_5_FVAL                                                        0x10
+#define HWIO_GCC_SPMI_VGIS_CFG_RCGR_SRC_DIV_DIV9_FVAL                                                          0x11
+#define HWIO_GCC_SPMI_VGIS_CFG_RCGR_SRC_DIV_DIV9_5_FVAL                                                        0x12
+#define HWIO_GCC_SPMI_VGIS_CFG_RCGR_SRC_DIV_DIV10_FVAL                                                         0x13
+#define HWIO_GCC_SPMI_VGIS_CFG_RCGR_SRC_DIV_DIV10_5_FVAL                                                       0x14
+#define HWIO_GCC_SPMI_VGIS_CFG_RCGR_SRC_DIV_DIV11_FVAL                                                         0x15
+#define HWIO_GCC_SPMI_VGIS_CFG_RCGR_SRC_DIV_DIV11_5_FVAL                                                       0x16
+#define HWIO_GCC_SPMI_VGIS_CFG_RCGR_SRC_DIV_DIV12_FVAL                                                         0x17
+#define HWIO_GCC_SPMI_VGIS_CFG_RCGR_SRC_DIV_DIV12_5_FVAL                                                       0x18
+#define HWIO_GCC_SPMI_VGIS_CFG_RCGR_SRC_DIV_DIV13_FVAL                                                         0x19
+#define HWIO_GCC_SPMI_VGIS_CFG_RCGR_SRC_DIV_DIV13_5_FVAL                                                       0x1a
+#define HWIO_GCC_SPMI_VGIS_CFG_RCGR_SRC_DIV_DIV14_FVAL                                                         0x1b
+#define HWIO_GCC_SPMI_VGIS_CFG_RCGR_SRC_DIV_DIV14_5_FVAL                                                       0x1c
+#define HWIO_GCC_SPMI_VGIS_CFG_RCGR_SRC_DIV_DIV15_FVAL                                                         0x1d
+#define HWIO_GCC_SPMI_VGIS_CFG_RCGR_SRC_DIV_DIV15_5_FVAL                                                       0x1e
+#define HWIO_GCC_SPMI_VGIS_CFG_RCGR_SRC_DIV_DIV16_FVAL                                                         0x1f
+
+#define HWIO_GCC_MISC_BCR_ADDR                                                                           (GCC_CLK_CTL_REG_REG_BASE      + 0x00045000)
+#define HWIO_GCC_MISC_BCR_PHYS                                                                           (GCC_CLK_CTL_REG_REG_BASE_PHYS + 0x00045000)
+#define HWIO_GCC_MISC_BCR_OFFS                                                                           (GCC_CLK_CTL_REG_REG_BASE_OFFS + 0x00045000)
+#define HWIO_GCC_MISC_BCR_RMSK                                                                                  0x1
+#define HWIO_GCC_MISC_BCR_ATTR                                                                                  0x3
+#define HWIO_GCC_MISC_BCR_IN          \
+        in_dword_masked(HWIO_GCC_MISC_BCR_ADDR, HWIO_GCC_MISC_BCR_RMSK)
+#define HWIO_GCC_MISC_BCR_INM(m)      \
+        in_dword_masked(HWIO_GCC_MISC_BCR_ADDR, m)
+#define HWIO_GCC_MISC_BCR_OUT(v)      \
+        out_dword(HWIO_GCC_MISC_BCR_ADDR,v)
+#define HWIO_GCC_MISC_BCR_OUTM(m,v) \
+        out_dword_masked_ns(HWIO_GCC_MISC_BCR_ADDR,m,v,HWIO_GCC_MISC_BCR_IN)
+#define HWIO_GCC_MISC_BCR_BLK_ARES_BMSK                                                                         0x1
+#define HWIO_GCC_MISC_BCR_BLK_ARES_SHFT                                                                         0x0
+#define HWIO_GCC_MISC_BCR_BLK_ARES_DISABLE_FVAL                                                                 0x0
+#define HWIO_GCC_MISC_BCR_BLK_ARES_ENABLE_FVAL                                                                  0x1
+
+#define HWIO_GCC_PCIE_LINK_DOWN_BCR_ADDR                                                                 (GCC_CLK_CTL_REG_REG_BASE      + 0x00067000)
+#define HWIO_GCC_PCIE_LINK_DOWN_BCR_PHYS                                                                 (GCC_CLK_CTL_REG_REG_BASE_PHYS + 0x00067000)
+#define HWIO_GCC_PCIE_LINK_DOWN_BCR_OFFS                                                                 (GCC_CLK_CTL_REG_REG_BASE_OFFS + 0x00067000)
+#define HWIO_GCC_PCIE_LINK_DOWN_BCR_RMSK                                                                        0x1
+#define HWIO_GCC_PCIE_LINK_DOWN_BCR_ATTR                                                                        0x3
+#define HWIO_GCC_PCIE_LINK_DOWN_BCR_IN          \
+        in_dword_masked(HWIO_GCC_PCIE_LINK_DOWN_BCR_ADDR, HWIO_GCC_PCIE_LINK_DOWN_BCR_RMSK)
+#define HWIO_GCC_PCIE_LINK_DOWN_BCR_INM(m)      \
+        in_dword_masked(HWIO_GCC_PCIE_LINK_DOWN_BCR_ADDR, m)
+#define HWIO_GCC_PCIE_LINK_DOWN_BCR_OUT(v)      \
+        out_dword(HWIO_GCC_PCIE_LINK_DOWN_BCR_ADDR,v)
+#define HWIO_GCC_PCIE_LINK_DOWN_BCR_OUTM(m,v) \
+        out_dword_masked_ns(HWIO_GCC_PCIE_LINK_DOWN_BCR_ADDR,m,v,HWIO_GCC_PCIE_LINK_DOWN_BCR_IN)
+#define HWIO_GCC_PCIE_LINK_DOWN_BCR_BLK_ARES_BMSK                                                               0x1
+#define HWIO_GCC_PCIE_LINK_DOWN_BCR_BLK_ARES_SHFT                                                               0x0
+#define HWIO_GCC_PCIE_LINK_DOWN_BCR_BLK_ARES_DISABLE_FVAL                                                       0x0
+#define HWIO_GCC_PCIE_LINK_DOWN_BCR_BLK_ARES_ENABLE_FVAL                                                        0x1
+
+#define HWIO_GCC_PCIE_PHY_CFG_AHB_BCR_ADDR                                                               (GCC_CLK_CTL_REG_REG_BASE      + 0x00068000)
+#define HWIO_GCC_PCIE_PHY_CFG_AHB_BCR_PHYS                                                               (GCC_CLK_CTL_REG_REG_BASE_PHYS + 0x00068000)
+#define HWIO_GCC_PCIE_PHY_CFG_AHB_BCR_OFFS                                                               (GCC_CLK_CTL_REG_REG_BASE_OFFS + 0x00068000)
+#define HWIO_GCC_PCIE_PHY_CFG_AHB_BCR_RMSK                                                                      0x1
+#define HWIO_GCC_PCIE_PHY_CFG_AHB_BCR_ATTR                                                                      0x3
+#define HWIO_GCC_PCIE_PHY_CFG_AHB_BCR_IN          \
+        in_dword_masked(HWIO_GCC_PCIE_PHY_CFG_AHB_BCR_ADDR, HWIO_GCC_PCIE_PHY_CFG_AHB_BCR_RMSK)
+#define HWIO_GCC_PCIE_PHY_CFG_AHB_BCR_INM(m)      \
+        in_dword_masked(HWIO_GCC_PCIE_PHY_CFG_AHB_BCR_ADDR, m)
+#define HWIO_GCC_PCIE_PHY_CFG_AHB_BCR_OUT(v)      \
+        out_dword(HWIO_GCC_PCIE_PHY_CFG_AHB_BCR_ADDR,v)
+#define HWIO_GCC_PCIE_PHY_CFG_AHB_BCR_OUTM(m,v) \
+        out_dword_masked_ns(HWIO_GCC_PCIE_PHY_CFG_AHB_BCR_ADDR,m,v,HWIO_GCC_PCIE_PHY_CFG_AHB_BCR_IN)
+#define HWIO_GCC_PCIE_PHY_CFG_AHB_BCR_BLK_ARES_BMSK                                                             0x1
+#define HWIO_GCC_PCIE_PHY_CFG_AHB_BCR_BLK_ARES_SHFT                                                             0x0
+#define HWIO_GCC_PCIE_PHY_CFG_AHB_BCR_BLK_ARES_DISABLE_FVAL                                                     0x0
+#define HWIO_GCC_PCIE_PHY_CFG_AHB_BCR_BLK_ARES_ENABLE_FVAL                                                      0x1
+
+#define HWIO_GCC_PCIE_PHY_COM_BCR_ADDR                                                                   (GCC_CLK_CTL_REG_REG_BASE      + 0x00068004)
+#define HWIO_GCC_PCIE_PHY_COM_BCR_PHYS                                                                   (GCC_CLK_CTL_REG_REG_BASE_PHYS + 0x00068004)
+#define HWIO_GCC_PCIE_PHY_COM_BCR_OFFS                                                                   (GCC_CLK_CTL_REG_REG_BASE_OFFS + 0x00068004)
+#define HWIO_GCC_PCIE_PHY_COM_BCR_RMSK                                                                          0x1
+#define HWIO_GCC_PCIE_PHY_COM_BCR_ATTR                                                                          0x3
+#define HWIO_GCC_PCIE_PHY_COM_BCR_IN          \
+        in_dword_masked(HWIO_GCC_PCIE_PHY_COM_BCR_ADDR, HWIO_GCC_PCIE_PHY_COM_BCR_RMSK)
+#define HWIO_GCC_PCIE_PHY_COM_BCR_INM(m)      \
+        in_dword_masked(HWIO_GCC_PCIE_PHY_COM_BCR_ADDR, m)
+#define HWIO_GCC_PCIE_PHY_COM_BCR_OUT(v)      \
+        out_dword(HWIO_GCC_PCIE_PHY_COM_BCR_ADDR,v)
+#define HWIO_GCC_PCIE_PHY_COM_BCR_OUTM(m,v) \
+        out_dword_masked_ns(HWIO_GCC_PCIE_PHY_COM_BCR_ADDR,m,v,HWIO_GCC_PCIE_PHY_COM_BCR_IN)
+#define HWIO_GCC_PCIE_PHY_COM_BCR_BLK_ARES_BMSK                                                                 0x1
+#define HWIO_GCC_PCIE_PHY_COM_BCR_BLK_ARES_SHFT                                                                 0x0
+#define HWIO_GCC_PCIE_PHY_COM_BCR_BLK_ARES_DISABLE_FVAL                                                         0x0
+#define HWIO_GCC_PCIE_PHY_COM_BCR_BLK_ARES_ENABLE_FVAL                                                          0x1
+
+#define HWIO_GCC_PCIE_NOCSR_COM_PHY_BCR_ADDR                                                             (GCC_CLK_CTL_REG_REG_BASE      + 0x00068008)
+#define HWIO_GCC_PCIE_NOCSR_COM_PHY_BCR_PHYS                                                             (GCC_CLK_CTL_REG_REG_BASE_PHYS + 0x00068008)
+#define HWIO_GCC_PCIE_NOCSR_COM_PHY_BCR_OFFS                                                             (GCC_CLK_CTL_REG_REG_BASE_OFFS + 0x00068008)
+#define HWIO_GCC_PCIE_NOCSR_COM_PHY_BCR_RMSK                                                                    0x1
+#define HWIO_GCC_PCIE_NOCSR_COM_PHY_BCR_ATTR                                                                    0x3
+#define HWIO_GCC_PCIE_NOCSR_COM_PHY_BCR_IN          \
+        in_dword_masked(HWIO_GCC_PCIE_NOCSR_COM_PHY_BCR_ADDR, HWIO_GCC_PCIE_NOCSR_COM_PHY_BCR_RMSK)
+#define HWIO_GCC_PCIE_NOCSR_COM_PHY_BCR_INM(m)      \
+        in_dword_masked(HWIO_GCC_PCIE_NOCSR_COM_PHY_BCR_ADDR, m)
+#define HWIO_GCC_PCIE_NOCSR_COM_PHY_BCR_OUT(v)      \
+        out_dword(HWIO_GCC_PCIE_NOCSR_COM_PHY_BCR_ADDR,v)
+#define HWIO_GCC_PCIE_NOCSR_COM_PHY_BCR_OUTM(m,v) \
+        out_dword_masked_ns(HWIO_GCC_PCIE_NOCSR_COM_PHY_BCR_ADDR,m,v,HWIO_GCC_PCIE_NOCSR_COM_PHY_BCR_IN)
+#define HWIO_GCC_PCIE_NOCSR_COM_PHY_BCR_BLK_ARES_BMSK                                                           0x1
+#define HWIO_GCC_PCIE_NOCSR_COM_PHY_BCR_BLK_ARES_SHFT                                                           0x0
+#define HWIO_GCC_PCIE_NOCSR_COM_PHY_BCR_BLK_ARES_DISABLE_FVAL                                                   0x0
+#define HWIO_GCC_PCIE_NOCSR_COM_PHY_BCR_BLK_ARES_ENABLE_FVAL                                                    0x1
+
+#define HWIO_GCC_PCIE_PHY_NOCSR_COM_PHY_BCR_ADDR                                                         (GCC_CLK_CTL_REG_REG_BASE      + 0x0006800c)
+#define HWIO_GCC_PCIE_PHY_NOCSR_COM_PHY_BCR_PHYS                                                         (GCC_CLK_CTL_REG_REG_BASE_PHYS + 0x0006800c)
+#define HWIO_GCC_PCIE_PHY_NOCSR_COM_PHY_BCR_OFFS                                                         (GCC_CLK_CTL_REG_REG_BASE_OFFS + 0x0006800c)
+#define HWIO_GCC_PCIE_PHY_NOCSR_COM_PHY_BCR_RMSK                                                                0x1
+#define HWIO_GCC_PCIE_PHY_NOCSR_COM_PHY_BCR_ATTR                                                                0x3
+#define HWIO_GCC_PCIE_PHY_NOCSR_COM_PHY_BCR_IN          \
+        in_dword_masked(HWIO_GCC_PCIE_PHY_NOCSR_COM_PHY_BCR_ADDR, HWIO_GCC_PCIE_PHY_NOCSR_COM_PHY_BCR_RMSK)
+#define HWIO_GCC_PCIE_PHY_NOCSR_COM_PHY_BCR_INM(m)      \
+        in_dword_masked(HWIO_GCC_PCIE_PHY_NOCSR_COM_PHY_BCR_ADDR, m)
+#define HWIO_GCC_PCIE_PHY_NOCSR_COM_PHY_BCR_OUT(v)      \
+        out_dword(HWIO_GCC_PCIE_PHY_NOCSR_COM_PHY_BCR_ADDR,v)
+#define HWIO_GCC_PCIE_PHY_NOCSR_COM_PHY_BCR_OUTM(m,v) \
+        out_dword_masked_ns(HWIO_GCC_PCIE_PHY_NOCSR_COM_PHY_BCR_ADDR,m,v,HWIO_GCC_PCIE_PHY_NOCSR_COM_PHY_BCR_IN)
+#define HWIO_GCC_PCIE_PHY_NOCSR_COM_PHY_BCR_BLK_ARES_BMSK                                                       0x1
+#define HWIO_GCC_PCIE_PHY_NOCSR_COM_PHY_BCR_BLK_ARES_SHFT                                                       0x0
+#define HWIO_GCC_PCIE_PHY_NOCSR_COM_PHY_BCR_BLK_ARES_DISABLE_FVAL                                               0x0
+#define HWIO_GCC_PCIE_PHY_NOCSR_COM_PHY_BCR_BLK_ARES_ENABLE_FVAL                                                0x1
+
+#define HWIO_GCC_GPLL4_OUT_EVEN_PWRGRP1_CLKGEN_ACGC_ACGCR_ADDR                                           (GCC_CLK_CTL_REG_REG_BASE      + 0x00090004)
+#define HWIO_GCC_GPLL4_OUT_EVEN_PWRGRP1_CLKGEN_ACGC_ACGCR_PHYS                                           (GCC_CLK_CTL_REG_REG_BASE_PHYS + 0x00090004)
+#define HWIO_GCC_GPLL4_OUT_EVEN_PWRGRP1_CLKGEN_ACGC_ACGCR_OFFS                                           (GCC_CLK_CTL_REG_REG_BASE_OFFS + 0x00090004)
+#define HWIO_GCC_GPLL4_OUT_EVEN_PWRGRP1_CLKGEN_ACGC_ACGCR_RMSK                                           0x80000001
+#define HWIO_GCC_GPLL4_OUT_EVEN_PWRGRP1_CLKGEN_ACGC_ACGCR_ATTR                                                  0x3
+#define HWIO_GCC_GPLL4_OUT_EVEN_PWRGRP1_CLKGEN_ACGC_ACGCR_IN          \
+        in_dword_masked(HWIO_GCC_GPLL4_OUT_EVEN_PWRGRP1_CLKGEN_ACGC_ACGCR_ADDR, HWIO_GCC_GPLL4_OUT_EVEN_PWRGRP1_CLKGEN_ACGC_ACGCR_RMSK)
+#define HWIO_GCC_GPLL4_OUT_EVEN_PWRGRP1_CLKGEN_ACGC_ACGCR_INM(m)      \
+        in_dword_masked(HWIO_GCC_GPLL4_OUT_EVEN_PWRGRP1_CLKGEN_ACGC_ACGCR_ADDR, m)
+#define HWIO_GCC_GPLL4_OUT_EVEN_PWRGRP1_CLKGEN_ACGC_ACGCR_OUT(v)      \
+        out_dword(HWIO_GCC_GPLL4_OUT_EVEN_PWRGRP1_CLKGEN_ACGC_ACGCR_ADDR,v)
+#define HWIO_GCC_GPLL4_OUT_EVEN_PWRGRP1_CLKGEN_ACGC_ACGCR_OUTM(m,v) \
+        out_dword_masked_ns(HWIO_GCC_GPLL4_OUT_EVEN_PWRGRP1_CLKGEN_ACGC_ACGCR_ADDR,m,v,HWIO_GCC_GPLL4_OUT_EVEN_PWRGRP1_CLKGEN_ACGC_ACGCR_IN)
+#define HWIO_GCC_GPLL4_OUT_EVEN_PWRGRP1_CLKGEN_ACGC_ACGCR_CLK_ON_BMSK                                    0x80000000
+#define HWIO_GCC_GPLL4_OUT_EVEN_PWRGRP1_CLKGEN_ACGC_ACGCR_CLK_ON_SHFT                                          0x1f
+#define HWIO_GCC_GPLL4_OUT_EVEN_PWRGRP1_CLKGEN_ACGC_ACGCR_CLK_ENABLE_BMSK                                       0x1
+#define HWIO_GCC_GPLL4_OUT_EVEN_PWRGRP1_CLKGEN_ACGC_ACGCR_CLK_ENABLE_SHFT                                       0x0
+#define HWIO_GCC_GPLL4_OUT_EVEN_PWRGRP1_CLKGEN_ACGC_ACGCR_CLK_ENABLE_DISABLE_FVAL                               0x0
+#define HWIO_GCC_GPLL4_OUT_EVEN_PWRGRP1_CLKGEN_ACGC_ACGCR_CLK_ENABLE_ENABLE_FVAL                                0x1
+
+#define HWIO_GCC_GPLL4_OUT_EVEN_PWRGRP2_CLKGEN_ACGC_ACGCR_ADDR                                           (GCC_CLK_CTL_REG_REG_BASE      + 0x00090008)
+#define HWIO_GCC_GPLL4_OUT_EVEN_PWRGRP2_CLKGEN_ACGC_ACGCR_PHYS                                           (GCC_CLK_CTL_REG_REG_BASE_PHYS + 0x00090008)
+#define HWIO_GCC_GPLL4_OUT_EVEN_PWRGRP2_CLKGEN_ACGC_ACGCR_OFFS                                           (GCC_CLK_CTL_REG_REG_BASE_OFFS + 0x00090008)
+#define HWIO_GCC_GPLL4_OUT_EVEN_PWRGRP2_CLKGEN_ACGC_ACGCR_RMSK                                           0x80000001
+#define HWIO_GCC_GPLL4_OUT_EVEN_PWRGRP2_CLKGEN_ACGC_ACGCR_ATTR                                                  0x3
+#define HWIO_GCC_GPLL4_OUT_EVEN_PWRGRP2_CLKGEN_ACGC_ACGCR_IN          \
+        in_dword_masked(HWIO_GCC_GPLL4_OUT_EVEN_PWRGRP2_CLKGEN_ACGC_ACGCR_ADDR, HWIO_GCC_GPLL4_OUT_EVEN_PWRGRP2_CLKGEN_ACGC_ACGCR_RMSK)
+#define HWIO_GCC_GPLL4_OUT_EVEN_PWRGRP2_CLKGEN_ACGC_ACGCR_INM(m)      \
+        in_dword_masked(HWIO_GCC_GPLL4_OUT_EVEN_PWRGRP2_CLKGEN_ACGC_ACGCR_ADDR, m)
+#define HWIO_GCC_GPLL4_OUT_EVEN_PWRGRP2_CLKGEN_ACGC_ACGCR_OUT(v)      \
+        out_dword(HWIO_GCC_GPLL4_OUT_EVEN_PWRGRP2_CLKGEN_ACGC_ACGCR_ADDR,v)
+#define HWIO_GCC_GPLL4_OUT_EVEN_PWRGRP2_CLKGEN_ACGC_ACGCR_OUTM(m,v) \
+        out_dword_masked_ns(HWIO_GCC_GPLL4_OUT_EVEN_PWRGRP2_CLKGEN_ACGC_ACGCR_ADDR,m,v,HWIO_GCC_GPLL4_OUT_EVEN_PWRGRP2_CLKGEN_ACGC_ACGCR_IN)
+#define HWIO_GCC_GPLL4_OUT_EVEN_PWRGRP2_CLKGEN_ACGC_ACGCR_CLK_ON_BMSK                                    0x80000000
+#define HWIO_GCC_GPLL4_OUT_EVEN_PWRGRP2_CLKGEN_ACGC_ACGCR_CLK_ON_SHFT                                          0x1f
+#define HWIO_GCC_GPLL4_OUT_EVEN_PWRGRP2_CLKGEN_ACGC_ACGCR_CLK_ENABLE_BMSK                                       0x1
+#define HWIO_GCC_GPLL4_OUT_EVEN_PWRGRP2_CLKGEN_ACGC_ACGCR_CLK_ENABLE_SHFT                                       0x0
+#define HWIO_GCC_GPLL4_OUT_EVEN_PWRGRP2_CLKGEN_ACGC_ACGCR_CLK_ENABLE_DISABLE_FVAL                               0x0
+#define HWIO_GCC_GPLL4_OUT_EVEN_PWRGRP2_CLKGEN_ACGC_ACGCR_CLK_ENABLE_ENABLE_FVAL                                0x1
+
+#define HWIO_GCC_GPLL1_OUT_EVEN_PWRGRP2_CLKGEN_ACGC_ACGCR_ADDR                                           (GCC_CLK_CTL_REG_REG_BASE      + 0x0008d008)
+#define HWIO_GCC_GPLL1_OUT_EVEN_PWRGRP2_CLKGEN_ACGC_ACGCR_PHYS                                           (GCC_CLK_CTL_REG_REG_BASE_PHYS + 0x0008d008)
+#define HWIO_GCC_GPLL1_OUT_EVEN_PWRGRP2_CLKGEN_ACGC_ACGCR_OFFS                                           (GCC_CLK_CTL_REG_REG_BASE_OFFS + 0x0008d008)
+#define HWIO_GCC_GPLL1_OUT_EVEN_PWRGRP2_CLKGEN_ACGC_ACGCR_RMSK                                           0x80000001
+#define HWIO_GCC_GPLL1_OUT_EVEN_PWRGRP2_CLKGEN_ACGC_ACGCR_ATTR                                                  0x3
+#define HWIO_GCC_GPLL1_OUT_EVEN_PWRGRP2_CLKGEN_ACGC_ACGCR_IN          \
+        in_dword_masked(HWIO_GCC_GPLL1_OUT_EVEN_PWRGRP2_CLKGEN_ACGC_ACGCR_ADDR, HWIO_GCC_GPLL1_OUT_EVEN_PWRGRP2_CLKGEN_ACGC_ACGCR_RMSK)
+#define HWIO_GCC_GPLL1_OUT_EVEN_PWRGRP2_CLKGEN_ACGC_ACGCR_INM(m)      \
+        in_dword_masked(HWIO_GCC_GPLL1_OUT_EVEN_PWRGRP2_CLKGEN_ACGC_ACGCR_ADDR, m)
+#define HWIO_GCC_GPLL1_OUT_EVEN_PWRGRP2_CLKGEN_ACGC_ACGCR_OUT(v)      \
+        out_dword(HWIO_GCC_GPLL1_OUT_EVEN_PWRGRP2_CLKGEN_ACGC_ACGCR_ADDR,v)
+#define HWIO_GCC_GPLL1_OUT_EVEN_PWRGRP2_CLKGEN_ACGC_ACGCR_OUTM(m,v) \
+        out_dword_masked_ns(HWIO_GCC_GPLL1_OUT_EVEN_PWRGRP2_CLKGEN_ACGC_ACGCR_ADDR,m,v,HWIO_GCC_GPLL1_OUT_EVEN_PWRGRP2_CLKGEN_ACGC_ACGCR_IN)
+#define HWIO_GCC_GPLL1_OUT_EVEN_PWRGRP2_CLKGEN_ACGC_ACGCR_CLK_ON_BMSK                                    0x80000000
+#define HWIO_GCC_GPLL1_OUT_EVEN_PWRGRP2_CLKGEN_ACGC_ACGCR_CLK_ON_SHFT                                          0x1f
+#define HWIO_GCC_GPLL1_OUT_EVEN_PWRGRP2_CLKGEN_ACGC_ACGCR_CLK_ENABLE_BMSK                                       0x1
+#define HWIO_GCC_GPLL1_OUT_EVEN_PWRGRP2_CLKGEN_ACGC_ACGCR_CLK_ENABLE_SHFT                                       0x0
+#define HWIO_GCC_GPLL1_OUT_EVEN_PWRGRP2_CLKGEN_ACGC_ACGCR_CLK_ENABLE_DISABLE_FVAL                               0x0
+#define HWIO_GCC_GPLL1_OUT_EVEN_PWRGRP2_CLKGEN_ACGC_ACGCR_CLK_ENABLE_ENABLE_FVAL                                0x1
+
+#define HWIO_GCC_GPLL1_OUT_MAIN_PWRGRP1_CLKGEN_ACGC_ACGCR_ADDR                                           (GCC_CLK_CTL_REG_REG_BASE      + 0x0008d004)
+#define HWIO_GCC_GPLL1_OUT_MAIN_PWRGRP1_CLKGEN_ACGC_ACGCR_PHYS                                           (GCC_CLK_CTL_REG_REG_BASE_PHYS + 0x0008d004)
+#define HWIO_GCC_GPLL1_OUT_MAIN_PWRGRP1_CLKGEN_ACGC_ACGCR_OFFS                                           (GCC_CLK_CTL_REG_REG_BASE_OFFS + 0x0008d004)
+#define HWIO_GCC_GPLL1_OUT_MAIN_PWRGRP1_CLKGEN_ACGC_ACGCR_RMSK                                           0x80000001
+#define HWIO_GCC_GPLL1_OUT_MAIN_PWRGRP1_CLKGEN_ACGC_ACGCR_ATTR                                                  0x3
+#define HWIO_GCC_GPLL1_OUT_MAIN_PWRGRP1_CLKGEN_ACGC_ACGCR_IN          \
+        in_dword_masked(HWIO_GCC_GPLL1_OUT_MAIN_PWRGRP1_CLKGEN_ACGC_ACGCR_ADDR, HWIO_GCC_GPLL1_OUT_MAIN_PWRGRP1_CLKGEN_ACGC_ACGCR_RMSK)
+#define HWIO_GCC_GPLL1_OUT_MAIN_PWRGRP1_CLKGEN_ACGC_ACGCR_INM(m)      \
+        in_dword_masked(HWIO_GCC_GPLL1_OUT_MAIN_PWRGRP1_CLKGEN_ACGC_ACGCR_ADDR, m)
+#define HWIO_GCC_GPLL1_OUT_MAIN_PWRGRP1_CLKGEN_ACGC_ACGCR_OUT(v)      \
+        out_dword(HWIO_GCC_GPLL1_OUT_MAIN_PWRGRP1_CLKGEN_ACGC_ACGCR_ADDR,v)
+#define HWIO_GCC_GPLL1_OUT_MAIN_PWRGRP1_CLKGEN_ACGC_ACGCR_OUTM(m,v) \
+        out_dword_masked_ns(HWIO_GCC_GPLL1_OUT_MAIN_PWRGRP1_CLKGEN_ACGC_ACGCR_ADDR,m,v,HWIO_GCC_GPLL1_OUT_MAIN_PWRGRP1_CLKGEN_ACGC_ACGCR_IN)
+#define HWIO_GCC_GPLL1_OUT_MAIN_PWRGRP1_CLKGEN_ACGC_ACGCR_CLK_ON_BMSK                                    0x80000000
+#define HWIO_GCC_GPLL1_OUT_MAIN_PWRGRP1_CLKGEN_ACGC_ACGCR_CLK_ON_SHFT                                          0x1f
+#define HWIO_GCC_GPLL1_OUT_MAIN_PWRGRP1_CLKGEN_ACGC_ACGCR_CLK_ENABLE_BMSK                                       0x1
+#define HWIO_GCC_GPLL1_OUT_MAIN_PWRGRP1_CLKGEN_ACGC_ACGCR_CLK_ENABLE_SHFT                                       0x0
+#define HWIO_GCC_GPLL1_OUT_MAIN_PWRGRP1_CLKGEN_ACGC_ACGCR_CLK_ENABLE_DISABLE_FVAL                               0x0
+#define HWIO_GCC_GPLL1_OUT_MAIN_PWRGRP1_CLKGEN_ACGC_ACGCR_CLK_ENABLE_ENABLE_FVAL                                0x1
+
+#define HWIO_GCC_GPLL5_OUT_MAIN_PWRGRP1_CLKGEN_ACGC_ACGCR_ADDR                                           (GCC_CLK_CTL_REG_REG_BASE      + 0x00091004)
+#define HWIO_GCC_GPLL5_OUT_MAIN_PWRGRP1_CLKGEN_ACGC_ACGCR_PHYS                                           (GCC_CLK_CTL_REG_REG_BASE_PHYS + 0x00091004)
+#define HWIO_GCC_GPLL5_OUT_MAIN_PWRGRP1_CLKGEN_ACGC_ACGCR_OFFS                                           (GCC_CLK_CTL_REG_REG_BASE_OFFS + 0x00091004)
+#define HWIO_GCC_GPLL5_OUT_MAIN_PWRGRP1_CLKGEN_ACGC_ACGCR_RMSK                                           0x80000001
+#define HWIO_GCC_GPLL5_OUT_MAIN_PWRGRP1_CLKGEN_ACGC_ACGCR_ATTR                                                  0x3
+#define HWIO_GCC_GPLL5_OUT_MAIN_PWRGRP1_CLKGEN_ACGC_ACGCR_IN          \
+        in_dword_masked(HWIO_GCC_GPLL5_OUT_MAIN_PWRGRP1_CLKGEN_ACGC_ACGCR_ADDR, HWIO_GCC_GPLL5_OUT_MAIN_PWRGRP1_CLKGEN_ACGC_ACGCR_RMSK)
+#define HWIO_GCC_GPLL5_OUT_MAIN_PWRGRP1_CLKGEN_ACGC_ACGCR_INM(m)      \
+        in_dword_masked(HWIO_GCC_GPLL5_OUT_MAIN_PWRGRP1_CLKGEN_ACGC_ACGCR_ADDR, m)
+#define HWIO_GCC_GPLL5_OUT_MAIN_PWRGRP1_CLKGEN_ACGC_ACGCR_OUT(v)      \
+        out_dword(HWIO_GCC_GPLL5_OUT_MAIN_PWRGRP1_CLKGEN_ACGC_ACGCR_ADDR,v)
+#define HWIO_GCC_GPLL5_OUT_MAIN_PWRGRP1_CLKGEN_ACGC_ACGCR_OUTM(m,v) \
+        out_dword_masked_ns(HWIO_GCC_GPLL5_OUT_MAIN_PWRGRP1_CLKGEN_ACGC_ACGCR_ADDR,m,v,HWIO_GCC_GPLL5_OUT_MAIN_PWRGRP1_CLKGEN_ACGC_ACGCR_IN)
+#define HWIO_GCC_GPLL5_OUT_MAIN_PWRGRP1_CLKGEN_ACGC_ACGCR_CLK_ON_BMSK                                    0x80000000
+#define HWIO_GCC_GPLL5_OUT_MAIN_PWRGRP1_CLKGEN_ACGC_ACGCR_CLK_ON_SHFT                                          0x1f
+#define HWIO_GCC_GPLL5_OUT_MAIN_PWRGRP1_CLKGEN_ACGC_ACGCR_CLK_ENABLE_BMSK                                       0x1
+#define HWIO_GCC_GPLL5_OUT_MAIN_PWRGRP1_CLKGEN_ACGC_ACGCR_CLK_ENABLE_SHFT                                       0x0
+#define HWIO_GCC_GPLL5_OUT_MAIN_PWRGRP1_CLKGEN_ACGC_ACGCR_CLK_ENABLE_DISABLE_FVAL                               0x0
+#define HWIO_GCC_GPLL5_OUT_MAIN_PWRGRP1_CLKGEN_ACGC_ACGCR_CLK_ENABLE_ENABLE_FVAL                                0x1
+
+#define HWIO_GCC_GPLL5_OUT_MAIN_PWRGRP2_CLKGEN_ACGC_ACGCR_ADDR                                           (GCC_CLK_CTL_REG_REG_BASE      + 0x00091008)
+#define HWIO_GCC_GPLL5_OUT_MAIN_PWRGRP2_CLKGEN_ACGC_ACGCR_PHYS                                           (GCC_CLK_CTL_REG_REG_BASE_PHYS + 0x00091008)
+#define HWIO_GCC_GPLL5_OUT_MAIN_PWRGRP2_CLKGEN_ACGC_ACGCR_OFFS                                           (GCC_CLK_CTL_REG_REG_BASE_OFFS + 0x00091008)
+#define HWIO_GCC_GPLL5_OUT_MAIN_PWRGRP2_CLKGEN_ACGC_ACGCR_RMSK                                           0x80000001
+#define HWIO_GCC_GPLL5_OUT_MAIN_PWRGRP2_CLKGEN_ACGC_ACGCR_ATTR                                                  0x3
+#define HWIO_GCC_GPLL5_OUT_MAIN_PWRGRP2_CLKGEN_ACGC_ACGCR_IN          \
+        in_dword_masked(HWIO_GCC_GPLL5_OUT_MAIN_PWRGRP2_CLKGEN_ACGC_ACGCR_ADDR, HWIO_GCC_GPLL5_OUT_MAIN_PWRGRP2_CLKGEN_ACGC_ACGCR_RMSK)
+#define HWIO_GCC_GPLL5_OUT_MAIN_PWRGRP2_CLKGEN_ACGC_ACGCR_INM(m)      \
+        in_dword_masked(HWIO_GCC_GPLL5_OUT_MAIN_PWRGRP2_CLKGEN_ACGC_ACGCR_ADDR, m)
+#define HWIO_GCC_GPLL5_OUT_MAIN_PWRGRP2_CLKGEN_ACGC_ACGCR_OUT(v)      \
+        out_dword(HWIO_GCC_GPLL5_OUT_MAIN_PWRGRP2_CLKGEN_ACGC_ACGCR_ADDR,v)
+#define HWIO_GCC_GPLL5_OUT_MAIN_PWRGRP2_CLKGEN_ACGC_ACGCR_OUTM(m,v) \
+        out_dword_masked_ns(HWIO_GCC_GPLL5_OUT_MAIN_PWRGRP2_CLKGEN_ACGC_ACGCR_ADDR,m,v,HWIO_GCC_GPLL5_OUT_MAIN_PWRGRP2_CLKGEN_ACGC_ACGCR_IN)
+#define HWIO_GCC_GPLL5_OUT_MAIN_PWRGRP2_CLKGEN_ACGC_ACGCR_CLK_ON_BMSK                                    0x80000000
+#define HWIO_GCC_GPLL5_OUT_MAIN_PWRGRP2_CLKGEN_ACGC_ACGCR_CLK_ON_SHFT                                          0x1f
+#define HWIO_GCC_GPLL5_OUT_MAIN_PWRGRP2_CLKGEN_ACGC_ACGCR_CLK_ENABLE_BMSK                                       0x1
+#define HWIO_GCC_GPLL5_OUT_MAIN_PWRGRP2_CLKGEN_ACGC_ACGCR_CLK_ENABLE_SHFT                                       0x0
+#define HWIO_GCC_GPLL5_OUT_MAIN_PWRGRP2_CLKGEN_ACGC_ACGCR_CLK_ENABLE_DISABLE_FVAL                               0x0
+#define HWIO_GCC_GPLL5_OUT_MAIN_PWRGRP2_CLKGEN_ACGC_ACGCR_CLK_ENABLE_ENABLE_FVAL                                0x1
+
+#define HWIO_GCC_GPLL0_OUT_MAIN_PWRGRP1_CLKGEN_ACGC_ACGCR_ADDR                                           (GCC_CLK_CTL_REG_REG_BASE      + 0x0008c004)
+#define HWIO_GCC_GPLL0_OUT_MAIN_PWRGRP1_CLKGEN_ACGC_ACGCR_PHYS                                           (GCC_CLK_CTL_REG_REG_BASE_PHYS + 0x0008c004)
+#define HWIO_GCC_GPLL0_OUT_MAIN_PWRGRP1_CLKGEN_ACGC_ACGCR_OFFS                                           (GCC_CLK_CTL_REG_REG_BASE_OFFS + 0x0008c004)
+#define HWIO_GCC_GPLL0_OUT_MAIN_PWRGRP1_CLKGEN_ACGC_ACGCR_RMSK                                           0x80000001
+#define HWIO_GCC_GPLL0_OUT_MAIN_PWRGRP1_CLKGEN_ACGC_ACGCR_ATTR                                                  0x3
+#define HWIO_GCC_GPLL0_OUT_MAIN_PWRGRP1_CLKGEN_ACGC_ACGCR_IN          \
+        in_dword_masked(HWIO_GCC_GPLL0_OUT_MAIN_PWRGRP1_CLKGEN_ACGC_ACGCR_ADDR, HWIO_GCC_GPLL0_OUT_MAIN_PWRGRP1_CLKGEN_ACGC_ACGCR_RMSK)
+#define HWIO_GCC_GPLL0_OUT_MAIN_PWRGRP1_CLKGEN_ACGC_ACGCR_INM(m)      \
+        in_dword_masked(HWIO_GCC_GPLL0_OUT_MAIN_PWRGRP1_CLKGEN_ACGC_ACGCR_ADDR, m)
+#define HWIO_GCC_GPLL0_OUT_MAIN_PWRGRP1_CLKGEN_ACGC_ACGCR_OUT(v)      \
+        out_dword(HWIO_GCC_GPLL0_OUT_MAIN_PWRGRP1_CLKGEN_ACGC_ACGCR_ADDR,v)
+#define HWIO_GCC_GPLL0_OUT_MAIN_PWRGRP1_CLKGEN_ACGC_ACGCR_OUTM(m,v) \
+        out_dword_masked_ns(HWIO_GCC_GPLL0_OUT_MAIN_PWRGRP1_CLKGEN_ACGC_ACGCR_ADDR,m,v,HWIO_GCC_GPLL0_OUT_MAIN_PWRGRP1_CLKGEN_ACGC_ACGCR_IN)
+#define HWIO_GCC_GPLL0_OUT_MAIN_PWRGRP1_CLKGEN_ACGC_ACGCR_CLK_ON_BMSK                                    0x80000000
+#define HWIO_GCC_GPLL0_OUT_MAIN_PWRGRP1_CLKGEN_ACGC_ACGCR_CLK_ON_SHFT                                          0x1f
+#define HWIO_GCC_GPLL0_OUT_MAIN_PWRGRP1_CLKGEN_ACGC_ACGCR_CLK_ENABLE_BMSK                                       0x1
+#define HWIO_GCC_GPLL0_OUT_MAIN_PWRGRP1_CLKGEN_ACGC_ACGCR_CLK_ENABLE_SHFT                                       0x0
+#define HWIO_GCC_GPLL0_OUT_MAIN_PWRGRP1_CLKGEN_ACGC_ACGCR_CLK_ENABLE_DISABLE_FVAL                               0x0
+#define HWIO_GCC_GPLL0_OUT_MAIN_PWRGRP1_CLKGEN_ACGC_ACGCR_CLK_ENABLE_ENABLE_FVAL                                0x1
+
+#define HWIO_GCC_GPLL0_OUT_MAIN_PWRGRP2_CLKGEN_ACGC_ACGCR_ADDR                                           (GCC_CLK_CTL_REG_REG_BASE      + 0x0008c008)
+#define HWIO_GCC_GPLL0_OUT_MAIN_PWRGRP2_CLKGEN_ACGC_ACGCR_PHYS                                           (GCC_CLK_CTL_REG_REG_BASE_PHYS + 0x0008c008)
+#define HWIO_GCC_GPLL0_OUT_MAIN_PWRGRP2_CLKGEN_ACGC_ACGCR_OFFS                                           (GCC_CLK_CTL_REG_REG_BASE_OFFS + 0x0008c008)
+#define HWIO_GCC_GPLL0_OUT_MAIN_PWRGRP2_CLKGEN_ACGC_ACGCR_RMSK                                           0x80000001
+#define HWIO_GCC_GPLL0_OUT_MAIN_PWRGRP2_CLKGEN_ACGC_ACGCR_ATTR                                                  0x3
+#define HWIO_GCC_GPLL0_OUT_MAIN_PWRGRP2_CLKGEN_ACGC_ACGCR_IN          \
+        in_dword_masked(HWIO_GCC_GPLL0_OUT_MAIN_PWRGRP2_CLKGEN_ACGC_ACGCR_ADDR, HWIO_GCC_GPLL0_OUT_MAIN_PWRGRP2_CLKGEN_ACGC_ACGCR_RMSK)
+#define HWIO_GCC_GPLL0_OUT_MAIN_PWRGRP2_CLKGEN_ACGC_ACGCR_INM(m)      \
+        in_dword_masked(HWIO_GCC_GPLL0_OUT_MAIN_PWRGRP2_CLKGEN_ACGC_ACGCR_ADDR, m)
+#define HWIO_GCC_GPLL0_OUT_MAIN_PWRGRP2_CLKGEN_ACGC_ACGCR_OUT(v)      \
+        out_dword(HWIO_GCC_GPLL0_OUT_MAIN_PWRGRP2_CLKGEN_ACGC_ACGCR_ADDR,v)
+#define HWIO_GCC_GPLL0_OUT_MAIN_PWRGRP2_CLKGEN_ACGC_ACGCR_OUTM(m,v) \
+        out_dword_masked_ns(HWIO_GCC_GPLL0_OUT_MAIN_PWRGRP2_CLKGEN_ACGC_ACGCR_ADDR,m,v,HWIO_GCC_GPLL0_OUT_MAIN_PWRGRP2_CLKGEN_ACGC_ACGCR_IN)
+#define HWIO_GCC_GPLL0_OUT_MAIN_PWRGRP2_CLKGEN_ACGC_ACGCR_CLK_ON_BMSK                                    0x80000000
+#define HWIO_GCC_GPLL0_OUT_MAIN_PWRGRP2_CLKGEN_ACGC_ACGCR_CLK_ON_SHFT                                          0x1f
+#define HWIO_GCC_GPLL0_OUT_MAIN_PWRGRP2_CLKGEN_ACGC_ACGCR_CLK_ENABLE_BMSK                                       0x1
+#define HWIO_GCC_GPLL0_OUT_MAIN_PWRGRP2_CLKGEN_ACGC_ACGCR_CLK_ENABLE_SHFT                                       0x0
+#define HWIO_GCC_GPLL0_OUT_MAIN_PWRGRP2_CLKGEN_ACGC_ACGCR_CLK_ENABLE_DISABLE_FVAL                               0x0
+#define HWIO_GCC_GPLL0_OUT_MAIN_PWRGRP2_CLKGEN_ACGC_ACGCR_CLK_ENABLE_ENABLE_FVAL                                0x1
+
+#define HWIO_GCC_GPLL0_OUT_MAIN_PWRGRP3_CLKGEN_ACGC_ACGCR_ADDR                                           (GCC_CLK_CTL_REG_REG_BASE      + 0x0008c00c)
+#define HWIO_GCC_GPLL0_OUT_MAIN_PWRGRP3_CLKGEN_ACGC_ACGCR_PHYS                                           (GCC_CLK_CTL_REG_REG_BASE_PHYS + 0x0008c00c)
+#define HWIO_GCC_GPLL0_OUT_MAIN_PWRGRP3_CLKGEN_ACGC_ACGCR_OFFS                                           (GCC_CLK_CTL_REG_REG_BASE_OFFS + 0x0008c00c)
+#define HWIO_GCC_GPLL0_OUT_MAIN_PWRGRP3_CLKGEN_ACGC_ACGCR_RMSK                                           0x80000001
+#define HWIO_GCC_GPLL0_OUT_MAIN_PWRGRP3_CLKGEN_ACGC_ACGCR_ATTR                                                  0x3
+#define HWIO_GCC_GPLL0_OUT_MAIN_PWRGRP3_CLKGEN_ACGC_ACGCR_IN          \
+        in_dword_masked(HWIO_GCC_GPLL0_OUT_MAIN_PWRGRP3_CLKGEN_ACGC_ACGCR_ADDR, HWIO_GCC_GPLL0_OUT_MAIN_PWRGRP3_CLKGEN_ACGC_ACGCR_RMSK)
+#define HWIO_GCC_GPLL0_OUT_MAIN_PWRGRP3_CLKGEN_ACGC_ACGCR_INM(m)      \
+        in_dword_masked(HWIO_GCC_GPLL0_OUT_MAIN_PWRGRP3_CLKGEN_ACGC_ACGCR_ADDR, m)
+#define HWIO_GCC_GPLL0_OUT_MAIN_PWRGRP3_CLKGEN_ACGC_ACGCR_OUT(v)      \
+        out_dword(HWIO_GCC_GPLL0_OUT_MAIN_PWRGRP3_CLKGEN_ACGC_ACGCR_ADDR,v)
+#define HWIO_GCC_GPLL0_OUT_MAIN_PWRGRP3_CLKGEN_ACGC_ACGCR_OUTM(m,v) \
+        out_dword_masked_ns(HWIO_GCC_GPLL0_OUT_MAIN_PWRGRP3_CLKGEN_ACGC_ACGCR_ADDR,m,v,HWIO_GCC_GPLL0_OUT_MAIN_PWRGRP3_CLKGEN_ACGC_ACGCR_IN)
+#define HWIO_GCC_GPLL0_OUT_MAIN_PWRGRP3_CLKGEN_ACGC_ACGCR_CLK_ON_BMSK                                    0x80000000
+#define HWIO_GCC_GPLL0_OUT_MAIN_PWRGRP3_CLKGEN_ACGC_ACGCR_CLK_ON_SHFT                                          0x1f
+#define HWIO_GCC_GPLL0_OUT_MAIN_PWRGRP3_CLKGEN_ACGC_ACGCR_CLK_ENABLE_BMSK                                       0x1
+#define HWIO_GCC_GPLL0_OUT_MAIN_PWRGRP3_CLKGEN_ACGC_ACGCR_CLK_ENABLE_SHFT                                       0x0
+#define HWIO_GCC_GPLL0_OUT_MAIN_PWRGRP3_CLKGEN_ACGC_ACGCR_CLK_ENABLE_DISABLE_FVAL                               0x0
+#define HWIO_GCC_GPLL0_OUT_MAIN_PWRGRP3_CLKGEN_ACGC_ACGCR_CLK_ENABLE_ENABLE_FVAL                                0x1
+
+#define HWIO_GCC_GPLL0_OUT_MAIN_PWRGRP4_CLKGEN_ACGC_ACGCR_ADDR                                           (GCC_CLK_CTL_REG_REG_BASE      + 0x0008c010)
+#define HWIO_GCC_GPLL0_OUT_MAIN_PWRGRP4_CLKGEN_ACGC_ACGCR_PHYS                                           (GCC_CLK_CTL_REG_REG_BASE_PHYS + 0x0008c010)
+#define HWIO_GCC_GPLL0_OUT_MAIN_PWRGRP4_CLKGEN_ACGC_ACGCR_OFFS                                           (GCC_CLK_CTL_REG_REG_BASE_OFFS + 0x0008c010)
+#define HWIO_GCC_GPLL0_OUT_MAIN_PWRGRP4_CLKGEN_ACGC_ACGCR_RMSK                                           0x80000001
+#define HWIO_GCC_GPLL0_OUT_MAIN_PWRGRP4_CLKGEN_ACGC_ACGCR_ATTR                                                  0x3
+#define HWIO_GCC_GPLL0_OUT_MAIN_PWRGRP4_CLKGEN_ACGC_ACGCR_IN          \
+        in_dword_masked(HWIO_GCC_GPLL0_OUT_MAIN_PWRGRP4_CLKGEN_ACGC_ACGCR_ADDR, HWIO_GCC_GPLL0_OUT_MAIN_PWRGRP4_CLKGEN_ACGC_ACGCR_RMSK)
+#define HWIO_GCC_GPLL0_OUT_MAIN_PWRGRP4_CLKGEN_ACGC_ACGCR_INM(m)      \
+        in_dword_masked(HWIO_GCC_GPLL0_OUT_MAIN_PWRGRP4_CLKGEN_ACGC_ACGCR_ADDR, m)
+#define HWIO_GCC_GPLL0_OUT_MAIN_PWRGRP4_CLKGEN_ACGC_ACGCR_OUT(v)      \
+        out_dword(HWIO_GCC_GPLL0_OUT_MAIN_PWRGRP4_CLKGEN_ACGC_ACGCR_ADDR,v)
+#define HWIO_GCC_GPLL0_OUT_MAIN_PWRGRP4_CLKGEN_ACGC_ACGCR_OUTM(m,v) \
+        out_dword_masked_ns(HWIO_GCC_GPLL0_OUT_MAIN_PWRGRP4_CLKGEN_ACGC_ACGCR_ADDR,m,v,HWIO_GCC_GPLL0_OUT_MAIN_PWRGRP4_CLKGEN_ACGC_ACGCR_IN)
+#define HWIO_GCC_GPLL0_OUT_MAIN_PWRGRP4_CLKGEN_ACGC_ACGCR_CLK_ON_BMSK                                    0x80000000
+#define HWIO_GCC_GPLL0_OUT_MAIN_PWRGRP4_CLKGEN_ACGC_ACGCR_CLK_ON_SHFT                                          0x1f
+#define HWIO_GCC_GPLL0_OUT_MAIN_PWRGRP4_CLKGEN_ACGC_ACGCR_CLK_ENABLE_BMSK                                       0x1
+#define HWIO_GCC_GPLL0_OUT_MAIN_PWRGRP4_CLKGEN_ACGC_ACGCR_CLK_ENABLE_SHFT                                       0x0
+#define HWIO_GCC_GPLL0_OUT_MAIN_PWRGRP4_CLKGEN_ACGC_ACGCR_CLK_ENABLE_DISABLE_FVAL                               0x0
+#define HWIO_GCC_GPLL0_OUT_MAIN_PWRGRP4_CLKGEN_ACGC_ACGCR_CLK_ENABLE_ENABLE_FVAL                                0x1
+
+#define HWIO_GCC_GPLL0_OUT_MAIN_PWRGRP5_CLKGEN_ACGC_ACGCR_ADDR                                           (GCC_CLK_CTL_REG_REG_BASE      + 0x0008c014)
+#define HWIO_GCC_GPLL0_OUT_MAIN_PWRGRP5_CLKGEN_ACGC_ACGCR_PHYS                                           (GCC_CLK_CTL_REG_REG_BASE_PHYS + 0x0008c014)
+#define HWIO_GCC_GPLL0_OUT_MAIN_PWRGRP5_CLKGEN_ACGC_ACGCR_OFFS                                           (GCC_CLK_CTL_REG_REG_BASE_OFFS + 0x0008c014)
+#define HWIO_GCC_GPLL0_OUT_MAIN_PWRGRP5_CLKGEN_ACGC_ACGCR_RMSK                                           0x80000001
+#define HWIO_GCC_GPLL0_OUT_MAIN_PWRGRP5_CLKGEN_ACGC_ACGCR_ATTR                                                  0x3
+#define HWIO_GCC_GPLL0_OUT_MAIN_PWRGRP5_CLKGEN_ACGC_ACGCR_IN          \
+        in_dword_masked(HWIO_GCC_GPLL0_OUT_MAIN_PWRGRP5_CLKGEN_ACGC_ACGCR_ADDR, HWIO_GCC_GPLL0_OUT_MAIN_PWRGRP5_CLKGEN_ACGC_ACGCR_RMSK)
+#define HWIO_GCC_GPLL0_OUT_MAIN_PWRGRP5_CLKGEN_ACGC_ACGCR_INM(m)      \
+        in_dword_masked(HWIO_GCC_GPLL0_OUT_MAIN_PWRGRP5_CLKGEN_ACGC_ACGCR_ADDR, m)
+#define HWIO_GCC_GPLL0_OUT_MAIN_PWRGRP5_CLKGEN_ACGC_ACGCR_OUT(v)      \
+        out_dword(HWIO_GCC_GPLL0_OUT_MAIN_PWRGRP5_CLKGEN_ACGC_ACGCR_ADDR,v)
+#define HWIO_GCC_GPLL0_OUT_MAIN_PWRGRP5_CLKGEN_ACGC_ACGCR_OUTM(m,v) \
+        out_dword_masked_ns(HWIO_GCC_GPLL0_OUT_MAIN_PWRGRP5_CLKGEN_ACGC_ACGCR_ADDR,m,v,HWIO_GCC_GPLL0_OUT_MAIN_PWRGRP5_CLKGEN_ACGC_ACGCR_IN)
+#define HWIO_GCC_GPLL0_OUT_MAIN_PWRGRP5_CLKGEN_ACGC_ACGCR_CLK_ON_BMSK                                    0x80000000
+#define HWIO_GCC_GPLL0_OUT_MAIN_PWRGRP5_CLKGEN_ACGC_ACGCR_CLK_ON_SHFT                                          0x1f
+#define HWIO_GCC_GPLL0_OUT_MAIN_PWRGRP5_CLKGEN_ACGC_ACGCR_CLK_ENABLE_BMSK                                       0x1
+#define HWIO_GCC_GPLL0_OUT_MAIN_PWRGRP5_CLKGEN_ACGC_ACGCR_CLK_ENABLE_SHFT                                       0x0
+#define HWIO_GCC_GPLL0_OUT_MAIN_PWRGRP5_CLKGEN_ACGC_ACGCR_CLK_ENABLE_DISABLE_FVAL                               0x0
+#define HWIO_GCC_GPLL0_OUT_MAIN_PWRGRP5_CLKGEN_ACGC_ACGCR_CLK_ENABLE_ENABLE_FVAL                                0x1
+
+#define HWIO_GCC_GPLL0_OUT_MAIN_PWRGRP6_CLKGEN_ACGC_ACGCR_ADDR                                           (GCC_CLK_CTL_REG_REG_BASE      + 0x0008c018)
+#define HWIO_GCC_GPLL0_OUT_MAIN_PWRGRP6_CLKGEN_ACGC_ACGCR_PHYS                                           (GCC_CLK_CTL_REG_REG_BASE_PHYS + 0x0008c018)
+#define HWIO_GCC_GPLL0_OUT_MAIN_PWRGRP6_CLKGEN_ACGC_ACGCR_OFFS                                           (GCC_CLK_CTL_REG_REG_BASE_OFFS + 0x0008c018)
+#define HWIO_GCC_GPLL0_OUT_MAIN_PWRGRP6_CLKGEN_ACGC_ACGCR_RMSK                                           0x80000001
+#define HWIO_GCC_GPLL0_OUT_MAIN_PWRGRP6_CLKGEN_ACGC_ACGCR_ATTR                                                  0x3
+#define HWIO_GCC_GPLL0_OUT_MAIN_PWRGRP6_CLKGEN_ACGC_ACGCR_IN          \
+        in_dword_masked(HWIO_GCC_GPLL0_OUT_MAIN_PWRGRP6_CLKGEN_ACGC_ACGCR_ADDR, HWIO_GCC_GPLL0_OUT_MAIN_PWRGRP6_CLKGEN_ACGC_ACGCR_RMSK)
+#define HWIO_GCC_GPLL0_OUT_MAIN_PWRGRP6_CLKGEN_ACGC_ACGCR_INM(m)      \
+        in_dword_masked(HWIO_GCC_GPLL0_OUT_MAIN_PWRGRP6_CLKGEN_ACGC_ACGCR_ADDR, m)
+#define HWIO_GCC_GPLL0_OUT_MAIN_PWRGRP6_CLKGEN_ACGC_ACGCR_OUT(v)      \
+        out_dword(HWIO_GCC_GPLL0_OUT_MAIN_PWRGRP6_CLKGEN_ACGC_ACGCR_ADDR,v)
+#define HWIO_GCC_GPLL0_OUT_MAIN_PWRGRP6_CLKGEN_ACGC_ACGCR_OUTM(m,v) \
+        out_dword_masked_ns(HWIO_GCC_GPLL0_OUT_MAIN_PWRGRP6_CLKGEN_ACGC_ACGCR_ADDR,m,v,HWIO_GCC_GPLL0_OUT_MAIN_PWRGRP6_CLKGEN_ACGC_ACGCR_IN)
+#define HWIO_GCC_GPLL0_OUT_MAIN_PWRGRP6_CLKGEN_ACGC_ACGCR_CLK_ON_BMSK                                    0x80000000
+#define HWIO_GCC_GPLL0_OUT_MAIN_PWRGRP6_CLKGEN_ACGC_ACGCR_CLK_ON_SHFT                                          0x1f
+#define HWIO_GCC_GPLL0_OUT_MAIN_PWRGRP6_CLKGEN_ACGC_ACGCR_CLK_ENABLE_BMSK                                       0x1
+#define HWIO_GCC_GPLL0_OUT_MAIN_PWRGRP6_CLKGEN_ACGC_ACGCR_CLK_ENABLE_SHFT                                       0x0
+#define HWIO_GCC_GPLL0_OUT_MAIN_PWRGRP6_CLKGEN_ACGC_ACGCR_CLK_ENABLE_DISABLE_FVAL                               0x0
+#define HWIO_GCC_GPLL0_OUT_MAIN_PWRGRP6_CLKGEN_ACGC_ACGCR_CLK_ENABLE_ENABLE_FVAL                                0x1
+
+#define HWIO_GCC_GPLL0_OUT_MAIN_PWRGRP7_CLKGEN_ACGC_ACGCR_ADDR                                           (GCC_CLK_CTL_REG_REG_BASE      + 0x0008c01c)
+#define HWIO_GCC_GPLL0_OUT_MAIN_PWRGRP7_CLKGEN_ACGC_ACGCR_PHYS                                           (GCC_CLK_CTL_REG_REG_BASE_PHYS + 0x0008c01c)
+#define HWIO_GCC_GPLL0_OUT_MAIN_PWRGRP7_CLKGEN_ACGC_ACGCR_OFFS                                           (GCC_CLK_CTL_REG_REG_BASE_OFFS + 0x0008c01c)
+#define HWIO_GCC_GPLL0_OUT_MAIN_PWRGRP7_CLKGEN_ACGC_ACGCR_RMSK                                           0x80000001
+#define HWIO_GCC_GPLL0_OUT_MAIN_PWRGRP7_CLKGEN_ACGC_ACGCR_ATTR                                                  0x3
+#define HWIO_GCC_GPLL0_OUT_MAIN_PWRGRP7_CLKGEN_ACGC_ACGCR_IN          \
+        in_dword_masked(HWIO_GCC_GPLL0_OUT_MAIN_PWRGRP7_CLKGEN_ACGC_ACGCR_ADDR, HWIO_GCC_GPLL0_OUT_MAIN_PWRGRP7_CLKGEN_ACGC_ACGCR_RMSK)
+#define HWIO_GCC_GPLL0_OUT_MAIN_PWRGRP7_CLKGEN_ACGC_ACGCR_INM(m)      \
+        in_dword_masked(HWIO_GCC_GPLL0_OUT_MAIN_PWRGRP7_CLKGEN_ACGC_ACGCR_ADDR, m)
+#define HWIO_GCC_GPLL0_OUT_MAIN_PWRGRP7_CLKGEN_ACGC_ACGCR_OUT(v)      \
+        out_dword(HWIO_GCC_GPLL0_OUT_MAIN_PWRGRP7_CLKGEN_ACGC_ACGCR_ADDR,v)
+#define HWIO_GCC_GPLL0_OUT_MAIN_PWRGRP7_CLKGEN_ACGC_ACGCR_OUTM(m,v) \
+        out_dword_masked_ns(HWIO_GCC_GPLL0_OUT_MAIN_PWRGRP7_CLKGEN_ACGC_ACGCR_ADDR,m,v,HWIO_GCC_GPLL0_OUT_MAIN_PWRGRP7_CLKGEN_ACGC_ACGCR_IN)
+#define HWIO_GCC_GPLL0_OUT_MAIN_PWRGRP7_CLKGEN_ACGC_ACGCR_CLK_ON_BMSK                                    0x80000000
+#define HWIO_GCC_GPLL0_OUT_MAIN_PWRGRP7_CLKGEN_ACGC_ACGCR_CLK_ON_SHFT                                          0x1f
+#define HWIO_GCC_GPLL0_OUT_MAIN_PWRGRP7_CLKGEN_ACGC_ACGCR_CLK_ENABLE_BMSK                                       0x1
+#define HWIO_GCC_GPLL0_OUT_MAIN_PWRGRP7_CLKGEN_ACGC_ACGCR_CLK_ENABLE_SHFT                                       0x0
+#define HWIO_GCC_GPLL0_OUT_MAIN_PWRGRP7_CLKGEN_ACGC_ACGCR_CLK_ENABLE_DISABLE_FVAL                               0x0
+#define HWIO_GCC_GPLL0_OUT_MAIN_PWRGRP7_CLKGEN_ACGC_ACGCR_CLK_ENABLE_ENABLE_FVAL                                0x1
+
+#define HWIO_GCC_GPLL0_OUT_MAIN_PWRGRP8_CLKGEN_ACGC_ACGCR_ADDR                                           (GCC_CLK_CTL_REG_REG_BASE      + 0x0008c020)
+#define HWIO_GCC_GPLL0_OUT_MAIN_PWRGRP8_CLKGEN_ACGC_ACGCR_PHYS                                           (GCC_CLK_CTL_REG_REG_BASE_PHYS + 0x0008c020)
+#define HWIO_GCC_GPLL0_OUT_MAIN_PWRGRP8_CLKGEN_ACGC_ACGCR_OFFS                                           (GCC_CLK_CTL_REG_REG_BASE_OFFS + 0x0008c020)
+#define HWIO_GCC_GPLL0_OUT_MAIN_PWRGRP8_CLKGEN_ACGC_ACGCR_RMSK                                           0x80000001
+#define HWIO_GCC_GPLL0_OUT_MAIN_PWRGRP8_CLKGEN_ACGC_ACGCR_ATTR                                                  0x3
+#define HWIO_GCC_GPLL0_OUT_MAIN_PWRGRP8_CLKGEN_ACGC_ACGCR_IN          \
+        in_dword_masked(HWIO_GCC_GPLL0_OUT_MAIN_PWRGRP8_CLKGEN_ACGC_ACGCR_ADDR, HWIO_GCC_GPLL0_OUT_MAIN_PWRGRP8_CLKGEN_ACGC_ACGCR_RMSK)
+#define HWIO_GCC_GPLL0_OUT_MAIN_PWRGRP8_CLKGEN_ACGC_ACGCR_INM(m)      \
+        in_dword_masked(HWIO_GCC_GPLL0_OUT_MAIN_PWRGRP8_CLKGEN_ACGC_ACGCR_ADDR, m)
+#define HWIO_GCC_GPLL0_OUT_MAIN_PWRGRP8_CLKGEN_ACGC_ACGCR_OUT(v)      \
+        out_dword(HWIO_GCC_GPLL0_OUT_MAIN_PWRGRP8_CLKGEN_ACGC_ACGCR_ADDR,v)
+#define HWIO_GCC_GPLL0_OUT_MAIN_PWRGRP8_CLKGEN_ACGC_ACGCR_OUTM(m,v) \
+        out_dword_masked_ns(HWIO_GCC_GPLL0_OUT_MAIN_PWRGRP8_CLKGEN_ACGC_ACGCR_ADDR,m,v,HWIO_GCC_GPLL0_OUT_MAIN_PWRGRP8_CLKGEN_ACGC_ACGCR_IN)
+#define HWIO_GCC_GPLL0_OUT_MAIN_PWRGRP8_CLKGEN_ACGC_ACGCR_CLK_ON_BMSK                                    0x80000000
+#define HWIO_GCC_GPLL0_OUT_MAIN_PWRGRP8_CLKGEN_ACGC_ACGCR_CLK_ON_SHFT                                          0x1f
+#define HWIO_GCC_GPLL0_OUT_MAIN_PWRGRP8_CLKGEN_ACGC_ACGCR_CLK_ENABLE_BMSK                                       0x1
+#define HWIO_GCC_GPLL0_OUT_MAIN_PWRGRP8_CLKGEN_ACGC_ACGCR_CLK_ENABLE_SHFT                                       0x0
+#define HWIO_GCC_GPLL0_OUT_MAIN_PWRGRP8_CLKGEN_ACGC_ACGCR_CLK_ENABLE_DISABLE_FVAL                               0x0
+#define HWIO_GCC_GPLL0_OUT_MAIN_PWRGRP8_CLKGEN_ACGC_ACGCR_CLK_ENABLE_ENABLE_FVAL                                0x1
+
+#define HWIO_GCC_GPLL0_OUT_MAIN_PWRGRP9_CLKGEN_ACGC_ACGCR_ADDR                                           (GCC_CLK_CTL_REG_REG_BASE      + 0x0008c024)
+#define HWIO_GCC_GPLL0_OUT_MAIN_PWRGRP9_CLKGEN_ACGC_ACGCR_PHYS                                           (GCC_CLK_CTL_REG_REG_BASE_PHYS + 0x0008c024)
+#define HWIO_GCC_GPLL0_OUT_MAIN_PWRGRP9_CLKGEN_ACGC_ACGCR_OFFS                                           (GCC_CLK_CTL_REG_REG_BASE_OFFS + 0x0008c024)
+#define HWIO_GCC_GPLL0_OUT_MAIN_PWRGRP9_CLKGEN_ACGC_ACGCR_RMSK                                           0x80000001
+#define HWIO_GCC_GPLL0_OUT_MAIN_PWRGRP9_CLKGEN_ACGC_ACGCR_ATTR                                                  0x3
+#define HWIO_GCC_GPLL0_OUT_MAIN_PWRGRP9_CLKGEN_ACGC_ACGCR_IN          \
+        in_dword_masked(HWIO_GCC_GPLL0_OUT_MAIN_PWRGRP9_CLKGEN_ACGC_ACGCR_ADDR, HWIO_GCC_GPLL0_OUT_MAIN_PWRGRP9_CLKGEN_ACGC_ACGCR_RMSK)
+#define HWIO_GCC_GPLL0_OUT_MAIN_PWRGRP9_CLKGEN_ACGC_ACGCR_INM(m)      \
+        in_dword_masked(HWIO_GCC_GPLL0_OUT_MAIN_PWRGRP9_CLKGEN_ACGC_ACGCR_ADDR, m)
+#define HWIO_GCC_GPLL0_OUT_MAIN_PWRGRP9_CLKGEN_ACGC_ACGCR_OUT(v)      \
+        out_dword(HWIO_GCC_GPLL0_OUT_MAIN_PWRGRP9_CLKGEN_ACGC_ACGCR_ADDR,v)
+#define HWIO_GCC_GPLL0_OUT_MAIN_PWRGRP9_CLKGEN_ACGC_ACGCR_OUTM(m,v) \
+        out_dword_masked_ns(HWIO_GCC_GPLL0_OUT_MAIN_PWRGRP9_CLKGEN_ACGC_ACGCR_ADDR,m,v,HWIO_GCC_GPLL0_OUT_MAIN_PWRGRP9_CLKGEN_ACGC_ACGCR_IN)
+#define HWIO_GCC_GPLL0_OUT_MAIN_PWRGRP9_CLKGEN_ACGC_ACGCR_CLK_ON_BMSK                                    0x80000000
+#define HWIO_GCC_GPLL0_OUT_MAIN_PWRGRP9_CLKGEN_ACGC_ACGCR_CLK_ON_SHFT                                          0x1f
+#define HWIO_GCC_GPLL0_OUT_MAIN_PWRGRP9_CLKGEN_ACGC_ACGCR_CLK_ENABLE_BMSK                                       0x1
+#define HWIO_GCC_GPLL0_OUT_MAIN_PWRGRP9_CLKGEN_ACGC_ACGCR_CLK_ENABLE_SHFT                                       0x0
+#define HWIO_GCC_GPLL0_OUT_MAIN_PWRGRP9_CLKGEN_ACGC_ACGCR_CLK_ENABLE_DISABLE_FVAL                               0x0
+#define HWIO_GCC_GPLL0_OUT_MAIN_PWRGRP9_CLKGEN_ACGC_ACGCR_CLK_ENABLE_ENABLE_FVAL                                0x1
+
+#define HWIO_GCC_GPLL0_OUT_MAIN_PWRGRP10_CLKGEN_ACGC_ACGCR_ADDR                                          (GCC_CLK_CTL_REG_REG_BASE      + 0x0008c028)
+#define HWIO_GCC_GPLL0_OUT_MAIN_PWRGRP10_CLKGEN_ACGC_ACGCR_PHYS                                          (GCC_CLK_CTL_REG_REG_BASE_PHYS + 0x0008c028)
+#define HWIO_GCC_GPLL0_OUT_MAIN_PWRGRP10_CLKGEN_ACGC_ACGCR_OFFS                                          (GCC_CLK_CTL_REG_REG_BASE_OFFS + 0x0008c028)
+#define HWIO_GCC_GPLL0_OUT_MAIN_PWRGRP10_CLKGEN_ACGC_ACGCR_RMSK                                          0x80000001
+#define HWIO_GCC_GPLL0_OUT_MAIN_PWRGRP10_CLKGEN_ACGC_ACGCR_ATTR                                                 0x3
+#define HWIO_GCC_GPLL0_OUT_MAIN_PWRGRP10_CLKGEN_ACGC_ACGCR_IN          \
+        in_dword_masked(HWIO_GCC_GPLL0_OUT_MAIN_PWRGRP10_CLKGEN_ACGC_ACGCR_ADDR, HWIO_GCC_GPLL0_OUT_MAIN_PWRGRP10_CLKGEN_ACGC_ACGCR_RMSK)
+#define HWIO_GCC_GPLL0_OUT_MAIN_PWRGRP10_CLKGEN_ACGC_ACGCR_INM(m)      \
+        in_dword_masked(HWIO_GCC_GPLL0_OUT_MAIN_PWRGRP10_CLKGEN_ACGC_ACGCR_ADDR, m)
+#define HWIO_GCC_GPLL0_OUT_MAIN_PWRGRP10_CLKGEN_ACGC_ACGCR_OUT(v)      \
+        out_dword(HWIO_GCC_GPLL0_OUT_MAIN_PWRGRP10_CLKGEN_ACGC_ACGCR_ADDR,v)
+#define HWIO_GCC_GPLL0_OUT_MAIN_PWRGRP10_CLKGEN_ACGC_ACGCR_OUTM(m,v) \
+        out_dword_masked_ns(HWIO_GCC_GPLL0_OUT_MAIN_PWRGRP10_CLKGEN_ACGC_ACGCR_ADDR,m,v,HWIO_GCC_GPLL0_OUT_MAIN_PWRGRP10_CLKGEN_ACGC_ACGCR_IN)
+#define HWIO_GCC_GPLL0_OUT_MAIN_PWRGRP10_CLKGEN_ACGC_ACGCR_CLK_ON_BMSK                                   0x80000000
+#define HWIO_GCC_GPLL0_OUT_MAIN_PWRGRP10_CLKGEN_ACGC_ACGCR_CLK_ON_SHFT                                         0x1f
+#define HWIO_GCC_GPLL0_OUT_MAIN_PWRGRP10_CLKGEN_ACGC_ACGCR_CLK_ENABLE_BMSK                                      0x1
+#define HWIO_GCC_GPLL0_OUT_MAIN_PWRGRP10_CLKGEN_ACGC_ACGCR_CLK_ENABLE_SHFT                                      0x0
+#define HWIO_GCC_GPLL0_OUT_MAIN_PWRGRP10_CLKGEN_ACGC_ACGCR_CLK_ENABLE_DISABLE_FVAL                              0x0
+#define HWIO_GCC_GPLL0_OUT_MAIN_PWRGRP10_CLKGEN_ACGC_ACGCR_CLK_ENABLE_ENABLE_FVAL                               0x1
+
+#define HWIO_GCC_GPLL0_OUT_MAIN_PWRGRP11_CLKGEN_ACGC_ACGCR_ADDR                                          (GCC_CLK_CTL_REG_REG_BASE      + 0x0008c02c)
+#define HWIO_GCC_GPLL0_OUT_MAIN_PWRGRP11_CLKGEN_ACGC_ACGCR_PHYS                                          (GCC_CLK_CTL_REG_REG_BASE_PHYS + 0x0008c02c)
+#define HWIO_GCC_GPLL0_OUT_MAIN_PWRGRP11_CLKGEN_ACGC_ACGCR_OFFS                                          (GCC_CLK_CTL_REG_REG_BASE_OFFS + 0x0008c02c)
+#define HWIO_GCC_GPLL0_OUT_MAIN_PWRGRP11_CLKGEN_ACGC_ACGCR_RMSK                                          0x80000001
+#define HWIO_GCC_GPLL0_OUT_MAIN_PWRGRP11_CLKGEN_ACGC_ACGCR_ATTR                                                 0x3
+#define HWIO_GCC_GPLL0_OUT_MAIN_PWRGRP11_CLKGEN_ACGC_ACGCR_IN          \
+        in_dword_masked(HWIO_GCC_GPLL0_OUT_MAIN_PWRGRP11_CLKGEN_ACGC_ACGCR_ADDR, HWIO_GCC_GPLL0_OUT_MAIN_PWRGRP11_CLKGEN_ACGC_ACGCR_RMSK)
+#define HWIO_GCC_GPLL0_OUT_MAIN_PWRGRP11_CLKGEN_ACGC_ACGCR_INM(m)      \
+        in_dword_masked(HWIO_GCC_GPLL0_OUT_MAIN_PWRGRP11_CLKGEN_ACGC_ACGCR_ADDR, m)
+#define HWIO_GCC_GPLL0_OUT_MAIN_PWRGRP11_CLKGEN_ACGC_ACGCR_OUT(v)      \
+        out_dword(HWIO_GCC_GPLL0_OUT_MAIN_PWRGRP11_CLKGEN_ACGC_ACGCR_ADDR,v)
+#define HWIO_GCC_GPLL0_OUT_MAIN_PWRGRP11_CLKGEN_ACGC_ACGCR_OUTM(m,v) \
+        out_dword_masked_ns(HWIO_GCC_GPLL0_OUT_MAIN_PWRGRP11_CLKGEN_ACGC_ACGCR_ADDR,m,v,HWIO_GCC_GPLL0_OUT_MAIN_PWRGRP11_CLKGEN_ACGC_ACGCR_IN)
+#define HWIO_GCC_GPLL0_OUT_MAIN_PWRGRP11_CLKGEN_ACGC_ACGCR_CLK_ON_BMSK                                   0x80000000
+#define HWIO_GCC_GPLL0_OUT_MAIN_PWRGRP11_CLKGEN_ACGC_ACGCR_CLK_ON_SHFT                                         0x1f
+#define HWIO_GCC_GPLL0_OUT_MAIN_PWRGRP11_CLKGEN_ACGC_ACGCR_CLK_ENABLE_BMSK                                      0x1
+#define HWIO_GCC_GPLL0_OUT_MAIN_PWRGRP11_CLKGEN_ACGC_ACGCR_CLK_ENABLE_SHFT                                      0x0
+#define HWIO_GCC_GPLL0_OUT_MAIN_PWRGRP11_CLKGEN_ACGC_ACGCR_CLK_ENABLE_DISABLE_FVAL                              0x0
+#define HWIO_GCC_GPLL0_OUT_MAIN_PWRGRP11_CLKGEN_ACGC_ACGCR_CLK_ENABLE_ENABLE_FVAL                               0x1
+
+#define HWIO_GCC_GPLL0_OUT_MAIN_PWRGRP12_CLKGEN_ACGC_ACGCR_ADDR                                          (GCC_CLK_CTL_REG_REG_BASE      + 0x0008c030)
+#define HWIO_GCC_GPLL0_OUT_MAIN_PWRGRP12_CLKGEN_ACGC_ACGCR_PHYS                                          (GCC_CLK_CTL_REG_REG_BASE_PHYS + 0x0008c030)
+#define HWIO_GCC_GPLL0_OUT_MAIN_PWRGRP12_CLKGEN_ACGC_ACGCR_OFFS                                          (GCC_CLK_CTL_REG_REG_BASE_OFFS + 0x0008c030)
+#define HWIO_GCC_GPLL0_OUT_MAIN_PWRGRP12_CLKGEN_ACGC_ACGCR_RMSK                                          0x80000001
+#define HWIO_GCC_GPLL0_OUT_MAIN_PWRGRP12_CLKGEN_ACGC_ACGCR_ATTR                                                 0x3
+#define HWIO_GCC_GPLL0_OUT_MAIN_PWRGRP12_CLKGEN_ACGC_ACGCR_IN          \
+        in_dword_masked(HWIO_GCC_GPLL0_OUT_MAIN_PWRGRP12_CLKGEN_ACGC_ACGCR_ADDR, HWIO_GCC_GPLL0_OUT_MAIN_PWRGRP12_CLKGEN_ACGC_ACGCR_RMSK)
+#define HWIO_GCC_GPLL0_OUT_MAIN_PWRGRP12_CLKGEN_ACGC_ACGCR_INM(m)      \
+        in_dword_masked(HWIO_GCC_GPLL0_OUT_MAIN_PWRGRP12_CLKGEN_ACGC_ACGCR_ADDR, m)
+#define HWIO_GCC_GPLL0_OUT_MAIN_PWRGRP12_CLKGEN_ACGC_ACGCR_OUT(v)      \
+        out_dword(HWIO_GCC_GPLL0_OUT_MAIN_PWRGRP12_CLKGEN_ACGC_ACGCR_ADDR,v)
+#define HWIO_GCC_GPLL0_OUT_MAIN_PWRGRP12_CLKGEN_ACGC_ACGCR_OUTM(m,v) \
+        out_dword_masked_ns(HWIO_GCC_GPLL0_OUT_MAIN_PWRGRP12_CLKGEN_ACGC_ACGCR_ADDR,m,v,HWIO_GCC_GPLL0_OUT_MAIN_PWRGRP12_CLKGEN_ACGC_ACGCR_IN)
+#define HWIO_GCC_GPLL0_OUT_MAIN_PWRGRP12_CLKGEN_ACGC_ACGCR_CLK_ON_BMSK                                   0x80000000
+#define HWIO_GCC_GPLL0_OUT_MAIN_PWRGRP12_CLKGEN_ACGC_ACGCR_CLK_ON_SHFT                                         0x1f
+#define HWIO_GCC_GPLL0_OUT_MAIN_PWRGRP12_CLKGEN_ACGC_ACGCR_CLK_ENABLE_BMSK                                      0x1
+#define HWIO_GCC_GPLL0_OUT_MAIN_PWRGRP12_CLKGEN_ACGC_ACGCR_CLK_ENABLE_SHFT                                      0x0
+#define HWIO_GCC_GPLL0_OUT_MAIN_PWRGRP12_CLKGEN_ACGC_ACGCR_CLK_ENABLE_DISABLE_FVAL                              0x0
+#define HWIO_GCC_GPLL0_OUT_MAIN_PWRGRP12_CLKGEN_ACGC_ACGCR_CLK_ENABLE_ENABLE_FVAL                               0x1
+
+#define HWIO_GCC_GPLL0_OUT_EVEN_PWRGRP15_CLKGEN_ACGC_ACGCR_ADDR                                          (GCC_CLK_CTL_REG_REG_BASE      + 0x0008c03c)
+#define HWIO_GCC_GPLL0_OUT_EVEN_PWRGRP15_CLKGEN_ACGC_ACGCR_PHYS                                          (GCC_CLK_CTL_REG_REG_BASE_PHYS + 0x0008c03c)
+#define HWIO_GCC_GPLL0_OUT_EVEN_PWRGRP15_CLKGEN_ACGC_ACGCR_OFFS                                          (GCC_CLK_CTL_REG_REG_BASE_OFFS + 0x0008c03c)
+#define HWIO_GCC_GPLL0_OUT_EVEN_PWRGRP15_CLKGEN_ACGC_ACGCR_RMSK                                          0x80000001
+#define HWIO_GCC_GPLL0_OUT_EVEN_PWRGRP15_CLKGEN_ACGC_ACGCR_ATTR                                                 0x3
+#define HWIO_GCC_GPLL0_OUT_EVEN_PWRGRP15_CLKGEN_ACGC_ACGCR_IN          \
+        in_dword_masked(HWIO_GCC_GPLL0_OUT_EVEN_PWRGRP15_CLKGEN_ACGC_ACGCR_ADDR, HWIO_GCC_GPLL0_OUT_EVEN_PWRGRP15_CLKGEN_ACGC_ACGCR_RMSK)
+#define HWIO_GCC_GPLL0_OUT_EVEN_PWRGRP15_CLKGEN_ACGC_ACGCR_INM(m)      \
+        in_dword_masked(HWIO_GCC_GPLL0_OUT_EVEN_PWRGRP15_CLKGEN_ACGC_ACGCR_ADDR, m)
+#define HWIO_GCC_GPLL0_OUT_EVEN_PWRGRP15_CLKGEN_ACGC_ACGCR_OUT(v)      \
+        out_dword(HWIO_GCC_GPLL0_OUT_EVEN_PWRGRP15_CLKGEN_ACGC_ACGCR_ADDR,v)
+#define HWIO_GCC_GPLL0_OUT_EVEN_PWRGRP15_CLKGEN_ACGC_ACGCR_OUTM(m,v) \
+        out_dword_masked_ns(HWIO_GCC_GPLL0_OUT_EVEN_PWRGRP15_CLKGEN_ACGC_ACGCR_ADDR,m,v,HWIO_GCC_GPLL0_OUT_EVEN_PWRGRP15_CLKGEN_ACGC_ACGCR_IN)
+#define HWIO_GCC_GPLL0_OUT_EVEN_PWRGRP15_CLKGEN_ACGC_ACGCR_CLK_ON_BMSK                                   0x80000000
+#define HWIO_GCC_GPLL0_OUT_EVEN_PWRGRP15_CLKGEN_ACGC_ACGCR_CLK_ON_SHFT                                         0x1f
+#define HWIO_GCC_GPLL0_OUT_EVEN_PWRGRP15_CLKGEN_ACGC_ACGCR_CLK_ENABLE_BMSK                                      0x1
+#define HWIO_GCC_GPLL0_OUT_EVEN_PWRGRP15_CLKGEN_ACGC_ACGCR_CLK_ENABLE_SHFT                                      0x0
+#define HWIO_GCC_GPLL0_OUT_EVEN_PWRGRP15_CLKGEN_ACGC_ACGCR_CLK_ENABLE_DISABLE_FVAL                              0x0
+#define HWIO_GCC_GPLL0_OUT_EVEN_PWRGRP15_CLKGEN_ACGC_ACGCR_CLK_ENABLE_ENABLE_FVAL                               0x1
+
+#define HWIO_GCC_NAV_MBIST_ACGCR_ADDR                                                                    (GCC_CLK_CTL_REG_REG_BASE      + 0x0003d008)
+#define HWIO_GCC_NAV_MBIST_ACGCR_PHYS                                                                    (GCC_CLK_CTL_REG_REG_BASE_PHYS + 0x0003d008)
+#define HWIO_GCC_NAV_MBIST_ACGCR_OFFS                                                                    (GCC_CLK_CTL_REG_REG_BASE_OFFS + 0x0003d008)
+#define HWIO_GCC_NAV_MBIST_ACGCR_RMSK                                                                    0x80000001
+#define HWIO_GCC_NAV_MBIST_ACGCR_ATTR                                                                           0x3
+#define HWIO_GCC_NAV_MBIST_ACGCR_IN          \
+        in_dword_masked(HWIO_GCC_NAV_MBIST_ACGCR_ADDR, HWIO_GCC_NAV_MBIST_ACGCR_RMSK)
+#define HWIO_GCC_NAV_MBIST_ACGCR_INM(m)      \
+        in_dword_masked(HWIO_GCC_NAV_MBIST_ACGCR_ADDR, m)
+#define HWIO_GCC_NAV_MBIST_ACGCR_OUT(v)      \
+        out_dword(HWIO_GCC_NAV_MBIST_ACGCR_ADDR,v)
+#define HWIO_GCC_NAV_MBIST_ACGCR_OUTM(m,v) \
+        out_dword_masked_ns(HWIO_GCC_NAV_MBIST_ACGCR_ADDR,m,v,HWIO_GCC_NAV_MBIST_ACGCR_IN)
+#define HWIO_GCC_NAV_MBIST_ACGCR_CLK_ON_BMSK                                                             0x80000000
+#define HWIO_GCC_NAV_MBIST_ACGCR_CLK_ON_SHFT                                                                   0x1f
+#define HWIO_GCC_NAV_MBIST_ACGCR_CLK_ENABLE_BMSK                                                                0x1
+#define HWIO_GCC_NAV_MBIST_ACGCR_CLK_ENABLE_SHFT                                                                0x0
+
+#define HWIO_GCC_USB3_PHY_PIPE_MUXR_ADDR                                                                 (GCC_CLK_CTL_REG_REG_BASE      + 0x0000706c)
+#define HWIO_GCC_USB3_PHY_PIPE_MUXR_PHYS                                                                 (GCC_CLK_CTL_REG_REG_BASE_PHYS + 0x0000706c)
+#define HWIO_GCC_USB3_PHY_PIPE_MUXR_OFFS                                                                 (GCC_CLK_CTL_REG_REG_BASE_OFFS + 0x0000706c)
+#define HWIO_GCC_USB3_PHY_PIPE_MUXR_RMSK                                                                        0x3
+#define HWIO_GCC_USB3_PHY_PIPE_MUXR_ATTR                                                                        0x3
+#define HWIO_GCC_USB3_PHY_PIPE_MUXR_IN          \
+        in_dword_masked(HWIO_GCC_USB3_PHY_PIPE_MUXR_ADDR, HWIO_GCC_USB3_PHY_PIPE_MUXR_RMSK)
+#define HWIO_GCC_USB3_PHY_PIPE_MUXR_INM(m)      \
+        in_dword_masked(HWIO_GCC_USB3_PHY_PIPE_MUXR_ADDR, m)
+#define HWIO_GCC_USB3_PHY_PIPE_MUXR_OUT(v)      \
+        out_dword(HWIO_GCC_USB3_PHY_PIPE_MUXR_ADDR,v)
+#define HWIO_GCC_USB3_PHY_PIPE_MUXR_OUTM(m,v) \
+        out_dword_masked_ns(HWIO_GCC_USB3_PHY_PIPE_MUXR_ADDR,m,v,HWIO_GCC_USB3_PHY_PIPE_MUXR_IN)
+#define HWIO_GCC_USB3_PHY_PIPE_MUXR_MUX_SEL_BMSK                                                                0x3
+#define HWIO_GCC_USB3_PHY_PIPE_MUXR_MUX_SEL_SHFT                                                                0x0
+
+#define HWIO_GCC_JBIST_REF_CLK_MUXR_ADDR                                                                 (GCC_CLK_CTL_REG_REG_BASE      + 0x0001e034)
+#define HWIO_GCC_JBIST_REF_CLK_MUXR_PHYS                                                                 (GCC_CLK_CTL_REG_REG_BASE_PHYS + 0x0001e034)
+#define HWIO_GCC_JBIST_REF_CLK_MUXR_OFFS                                                                 (GCC_CLK_CTL_REG_REG_BASE_OFFS + 0x0001e034)
+#define HWIO_GCC_JBIST_REF_CLK_MUXR_RMSK                                                                        0x3
+#define HWIO_GCC_JBIST_REF_CLK_MUXR_ATTR                                                                        0x3
+#define HWIO_GCC_JBIST_REF_CLK_MUXR_IN          \
+        in_dword_masked(HWIO_GCC_JBIST_REF_CLK_MUXR_ADDR, HWIO_GCC_JBIST_REF_CLK_MUXR_RMSK)
+#define HWIO_GCC_JBIST_REF_CLK_MUXR_INM(m)      \
+        in_dword_masked(HWIO_GCC_JBIST_REF_CLK_MUXR_ADDR, m)
+#define HWIO_GCC_JBIST_REF_CLK_MUXR_OUT(v)      \
+        out_dword(HWIO_GCC_JBIST_REF_CLK_MUXR_ADDR,v)
+#define HWIO_GCC_JBIST_REF_CLK_MUXR_OUTM(m,v) \
+        out_dword_masked_ns(HWIO_GCC_JBIST_REF_CLK_MUXR_ADDR,m,v,HWIO_GCC_JBIST_REF_CLK_MUXR_IN)
+#define HWIO_GCC_JBIST_REF_CLK_MUXR_MUX_SEL_BMSK                                                                0x3
+#define HWIO_GCC_JBIST_REF_CLK_MUXR_MUX_SEL_SHFT                                                                0x0
+
+#define HWIO_GCC_PCIE_PIPE_MUXR_ADDR                                                                     (GCC_CLK_CTL_REG_REG_BASE      + 0x00033044)
+#define HWIO_GCC_PCIE_PIPE_MUXR_PHYS                                                                     (GCC_CLK_CTL_REG_REG_BASE_PHYS + 0x00033044)
+#define HWIO_GCC_PCIE_PIPE_MUXR_OFFS                                                                     (GCC_CLK_CTL_REG_REG_BASE_OFFS + 0x00033044)
+#define HWIO_GCC_PCIE_PIPE_MUXR_RMSK                                                                            0x3
+#define HWIO_GCC_PCIE_PIPE_MUXR_ATTR                                                                            0x3
+#define HWIO_GCC_PCIE_PIPE_MUXR_IN          \
+        in_dword_masked(HWIO_GCC_PCIE_PIPE_MUXR_ADDR, HWIO_GCC_PCIE_PIPE_MUXR_RMSK)
+#define HWIO_GCC_PCIE_PIPE_MUXR_INM(m)      \
+        in_dword_masked(HWIO_GCC_PCIE_PIPE_MUXR_ADDR, m)
+#define HWIO_GCC_PCIE_PIPE_MUXR_OUT(v)      \
+        out_dword(HWIO_GCC_PCIE_PIPE_MUXR_ADDR,v)
+#define HWIO_GCC_PCIE_PIPE_MUXR_OUTM(m,v) \
+        out_dword_masked_ns(HWIO_GCC_PCIE_PIPE_MUXR_ADDR,m,v,HWIO_GCC_PCIE_PIPE_MUXR_IN)
+#define HWIO_GCC_PCIE_PIPE_MUXR_MUX_SEL_BMSK                                                                    0x3
+#define HWIO_GCC_PCIE_PIPE_MUXR_MUX_SEL_SHFT                                                                    0x0
+
+#define HWIO_GCC_PCIE_AUX_MUXR_ADDR                                                                      (GCC_CLK_CTL_REG_REG_BASE      + 0x00033060)
+#define HWIO_GCC_PCIE_AUX_MUXR_PHYS                                                                      (GCC_CLK_CTL_REG_REG_BASE_PHYS + 0x00033060)
+#define HWIO_GCC_PCIE_AUX_MUXR_OFFS                                                                      (GCC_CLK_CTL_REG_REG_BASE_OFFS + 0x00033060)
+#define HWIO_GCC_PCIE_AUX_MUXR_RMSK                                                                             0x3
+#define HWIO_GCC_PCIE_AUX_MUXR_ATTR                                                                             0x3
+#define HWIO_GCC_PCIE_AUX_MUXR_IN          \
+        in_dword_masked(HWIO_GCC_PCIE_AUX_MUXR_ADDR, HWIO_GCC_PCIE_AUX_MUXR_RMSK)
+#define HWIO_GCC_PCIE_AUX_MUXR_INM(m)      \
+        in_dword_masked(HWIO_GCC_PCIE_AUX_MUXR_ADDR, m)
+#define HWIO_GCC_PCIE_AUX_MUXR_OUT(v)      \
+        out_dword(HWIO_GCC_PCIE_AUX_MUXR_ADDR,v)
+#define HWIO_GCC_PCIE_AUX_MUXR_OUTM(m,v) \
+        out_dword_masked_ns(HWIO_GCC_PCIE_AUX_MUXR_ADDR,m,v,HWIO_GCC_PCIE_AUX_MUXR_IN)
+#define HWIO_GCC_PCIE_AUX_MUXR_MUX_SEL_BMSK                                                                     0x3
+#define HWIO_GCC_PCIE_AUX_MUXR_MUX_SEL_SHFT                                                                     0x0
+
+#define HWIO_GCC_PCIE_MBIST_MUXR_ADDR                                                                    (GCC_CLK_CTL_REG_REG_BASE      + 0x0003307c)
+#define HWIO_GCC_PCIE_MBIST_MUXR_PHYS                                                                    (GCC_CLK_CTL_REG_REG_BASE_PHYS + 0x0003307c)
+#define HWIO_GCC_PCIE_MBIST_MUXR_OFFS                                                                    (GCC_CLK_CTL_REG_REG_BASE_OFFS + 0x0003307c)
+#define HWIO_GCC_PCIE_MBIST_MUXR_RMSK                                                                           0x3
+#define HWIO_GCC_PCIE_MBIST_MUXR_ATTR                                                                           0x3
+#define HWIO_GCC_PCIE_MBIST_MUXR_IN          \
+        in_dword_masked(HWIO_GCC_PCIE_MBIST_MUXR_ADDR, HWIO_GCC_PCIE_MBIST_MUXR_RMSK)
+#define HWIO_GCC_PCIE_MBIST_MUXR_INM(m)      \
+        in_dword_masked(HWIO_GCC_PCIE_MBIST_MUXR_ADDR, m)
+#define HWIO_GCC_PCIE_MBIST_MUXR_OUT(v)      \
+        out_dword(HWIO_GCC_PCIE_MBIST_MUXR_ADDR,v)
+#define HWIO_GCC_PCIE_MBIST_MUXR_OUTM(m,v) \
+        out_dword_masked_ns(HWIO_GCC_PCIE_MBIST_MUXR_ADDR,m,v,HWIO_GCC_PCIE_MBIST_MUXR_IN)
+#define HWIO_GCC_PCIE_MBIST_MUXR_MUX_SEL_BMSK                                                                   0x3
+#define HWIO_GCC_PCIE_MBIST_MUXR_MUX_SEL_SHFT                                                                   0x0
+
+#define HWIO_GCC_NAV_MBIST_MUXR_ADDR                                                                     (GCC_CLK_CTL_REG_REG_BASE      + 0x0003d00c)
+#define HWIO_GCC_NAV_MBIST_MUXR_PHYS                                                                     (GCC_CLK_CTL_REG_REG_BASE_PHYS + 0x0003d00c)
+#define HWIO_GCC_NAV_MBIST_MUXR_OFFS                                                                     (GCC_CLK_CTL_REG_REG_BASE_OFFS + 0x0003d00c)
+#define HWIO_GCC_NAV_MBIST_MUXR_RMSK                                                                            0x1
+#define HWIO_GCC_NAV_MBIST_MUXR_ATTR                                                                            0x3
+#define HWIO_GCC_NAV_MBIST_MUXR_IN          \
+        in_dword_masked(HWIO_GCC_NAV_MBIST_MUXR_ADDR, HWIO_GCC_NAV_MBIST_MUXR_RMSK)
+#define HWIO_GCC_NAV_MBIST_MUXR_INM(m)      \
+        in_dword_masked(HWIO_GCC_NAV_MBIST_MUXR_ADDR, m)
+#define HWIO_GCC_NAV_MBIST_MUXR_OUT(v)      \
+        out_dword(HWIO_GCC_NAV_MBIST_MUXR_ADDR,v)
+#define HWIO_GCC_NAV_MBIST_MUXR_OUTM(m,v) \
+        out_dword_masked_ns(HWIO_GCC_NAV_MBIST_MUXR_ADDR,m,v,HWIO_GCC_NAV_MBIST_MUXR_IN)
+#define HWIO_GCC_NAV_MBIST_MUXR_MUX_SEL_BMSK                                                                    0x1
+#define HWIO_GCC_NAV_MBIST_MUXR_MUX_SEL_SHFT                                                                    0x0
+
+#define HWIO_GCC_MSS_Q6SS_BOOT_GPLL0_MUXR_ADDR                                                           (GCC_CLK_CTL_REG_REG_BASE      + 0x00030144)
+#define HWIO_GCC_MSS_Q6SS_BOOT_GPLL0_MUXR_PHYS                                                           (GCC_CLK_CTL_REG_REG_BASE_PHYS + 0x00030144)
+#define HWIO_GCC_MSS_Q6SS_BOOT_GPLL0_MUXR_OFFS                                                           (GCC_CLK_CTL_REG_REG_BASE_OFFS + 0x00030144)
+#define HWIO_GCC_MSS_Q6SS_BOOT_GPLL0_MUXR_RMSK                                                                  0x1
+#define HWIO_GCC_MSS_Q6SS_BOOT_GPLL0_MUXR_ATTR                                                                  0x3
+#define HWIO_GCC_MSS_Q6SS_BOOT_GPLL0_MUXR_IN          \
+        in_dword_masked(HWIO_GCC_MSS_Q6SS_BOOT_GPLL0_MUXR_ADDR, HWIO_GCC_MSS_Q6SS_BOOT_GPLL0_MUXR_RMSK)
+#define HWIO_GCC_MSS_Q6SS_BOOT_GPLL0_MUXR_INM(m)      \
+        in_dword_masked(HWIO_GCC_MSS_Q6SS_BOOT_GPLL0_MUXR_ADDR, m)
+#define HWIO_GCC_MSS_Q6SS_BOOT_GPLL0_MUXR_OUT(v)      \
+        out_dword(HWIO_GCC_MSS_Q6SS_BOOT_GPLL0_MUXR_ADDR,v)
+#define HWIO_GCC_MSS_Q6SS_BOOT_GPLL0_MUXR_OUTM(m,v) \
+        out_dword_masked_ns(HWIO_GCC_MSS_Q6SS_BOOT_GPLL0_MUXR_ADDR,m,v,HWIO_GCC_MSS_Q6SS_BOOT_GPLL0_MUXR_IN)
+#define HWIO_GCC_MSS_Q6SS_BOOT_GPLL0_MUXR_MUX_SEL_BMSK                                                          0x1
+#define HWIO_GCC_MSS_Q6SS_BOOT_GPLL0_MUXR_MUX_SEL_SHFT                                                          0x0
+
+#define HWIO_GCC_AUDIO_PLL_REF_MUXR_ADDR                                                                 (GCC_CLK_CTL_REG_REG_BASE      + 0x00055000)
+#define HWIO_GCC_AUDIO_PLL_REF_MUXR_PHYS                                                                 (GCC_CLK_CTL_REG_REG_BASE_PHYS + 0x00055000)
+#define HWIO_GCC_AUDIO_PLL_REF_MUXR_OFFS                                                                 (GCC_CLK_CTL_REG_REG_BASE_OFFS + 0x00055000)
+#define HWIO_GCC_AUDIO_PLL_REF_MUXR_RMSK                                                                        0x3
+#define HWIO_GCC_AUDIO_PLL_REF_MUXR_ATTR                                                                        0x3
+#define HWIO_GCC_AUDIO_PLL_REF_MUXR_IN          \
+        in_dword_masked(HWIO_GCC_AUDIO_PLL_REF_MUXR_ADDR, HWIO_GCC_AUDIO_PLL_REF_MUXR_RMSK)
+#define HWIO_GCC_AUDIO_PLL_REF_MUXR_INM(m)      \
+        in_dword_masked(HWIO_GCC_AUDIO_PLL_REF_MUXR_ADDR, m)
+#define HWIO_GCC_AUDIO_PLL_REF_MUXR_OUT(v)      \
+        out_dword(HWIO_GCC_AUDIO_PLL_REF_MUXR_ADDR,v)
+#define HWIO_GCC_AUDIO_PLL_REF_MUXR_OUTM(m,v) \
+        out_dword_masked_ns(HWIO_GCC_AUDIO_PLL_REF_MUXR_ADDR,m,v,HWIO_GCC_AUDIO_PLL_REF_MUXR_IN)
+#define HWIO_GCC_AUDIO_PLL_REF_MUXR_MUX_SEL_BMSK                                                                0x3
+#define HWIO_GCC_AUDIO_PLL_REF_MUXR_MUX_SEL_SHFT                                                                0x0
+#define HWIO_GCC_AUDIO_PLL_REF_MUXR_MUX_SEL_TCXO_FVAL                                                           0x0
+#define HWIO_GCC_AUDIO_PLL_REF_MUXR_MUX_SEL_AUD_REF_CLK_FVAL                                                    0x1
+#define HWIO_GCC_AUDIO_PLL_REF_MUXR_MUX_SEL_PTP_PPS_CLK_FVAL                                                    0x2
+
+#define HWIO_GCC_IPA_AHB_MISC_CBCR_ADDR                                                                  (GCC_CLK_CTL_REG_REG_BASE      + 0x00056000)
+#define HWIO_GCC_IPA_AHB_MISC_CBCR_PHYS                                                                  (GCC_CLK_CTL_REG_REG_BASE_PHYS + 0x00056000)
+#define HWIO_GCC_IPA_AHB_MISC_CBCR_OFFS                                                                  (GCC_CLK_CTL_REG_REG_BASE_OFFS + 0x00056000)
+#define HWIO_GCC_IPA_AHB_MISC_CBCR_RMSK                                                                         0x2
+#define HWIO_GCC_IPA_AHB_MISC_CBCR_ATTR                                                                         0x3
+#define HWIO_GCC_IPA_AHB_MISC_CBCR_IN          \
+        in_dword_masked(HWIO_GCC_IPA_AHB_MISC_CBCR_ADDR, HWIO_GCC_IPA_AHB_MISC_CBCR_RMSK)
+#define HWIO_GCC_IPA_AHB_MISC_CBCR_INM(m)      \
+        in_dword_masked(HWIO_GCC_IPA_AHB_MISC_CBCR_ADDR, m)
+#define HWIO_GCC_IPA_AHB_MISC_CBCR_OUT(v)      \
+        out_dword(HWIO_GCC_IPA_AHB_MISC_CBCR_ADDR,v)
+#define HWIO_GCC_IPA_AHB_MISC_CBCR_OUTM(m,v) \
+        out_dword_masked_ns(HWIO_GCC_IPA_AHB_MISC_CBCR_ADDR,m,v,HWIO_GCC_IPA_AHB_MISC_CBCR_IN)
+#define HWIO_GCC_IPA_AHB_MISC_CBCR_HW_CTL_BMSK                                                                  0x2
+#define HWIO_GCC_IPA_AHB_MISC_CBCR_HW_CTL_SHFT                                                                  0x1
+#define HWIO_GCC_IPA_AHB_MISC_CBCR_HW_CTL_DISABLE_FVAL                                                          0x0
+#define HWIO_GCC_IPA_AHB_MISC_CBCR_HW_CTL_ENABLE_FVAL                                                           0x1
+
+#define HWIO_GCC_TCSR_PCIE_BCR_ADDR                                                                      (GCC_CLK_CTL_REG_REG_BASE      + 0x00047000)
+#define HWIO_GCC_TCSR_PCIE_BCR_PHYS                                                                      (GCC_CLK_CTL_REG_REG_BASE_PHYS + 0x00047000)
+#define HWIO_GCC_TCSR_PCIE_BCR_OFFS                                                                      (GCC_CLK_CTL_REG_REG_BASE_OFFS + 0x00047000)
+#define HWIO_GCC_TCSR_PCIE_BCR_RMSK                                                                             0x1
+#define HWIO_GCC_TCSR_PCIE_BCR_ATTR                                                                             0x3
+#define HWIO_GCC_TCSR_PCIE_BCR_IN          \
+        in_dword_masked(HWIO_GCC_TCSR_PCIE_BCR_ADDR, HWIO_GCC_TCSR_PCIE_BCR_RMSK)
+#define HWIO_GCC_TCSR_PCIE_BCR_INM(m)      \
+        in_dword_masked(HWIO_GCC_TCSR_PCIE_BCR_ADDR, m)
+#define HWIO_GCC_TCSR_PCIE_BCR_OUT(v)      \
+        out_dword(HWIO_GCC_TCSR_PCIE_BCR_ADDR,v)
+#define HWIO_GCC_TCSR_PCIE_BCR_OUTM(m,v) \
+        out_dword_masked_ns(HWIO_GCC_TCSR_PCIE_BCR_ADDR,m,v,HWIO_GCC_TCSR_PCIE_BCR_IN)
+#define HWIO_GCC_TCSR_PCIE_BCR_BLK_ARES_BMSK                                                                    0x1
+#define HWIO_GCC_TCSR_PCIE_BCR_BLK_ARES_SHFT                                                                    0x0
+#define HWIO_GCC_TCSR_PCIE_BCR_BLK_ARES_DISABLE_FVAL                                                            0x0
+#define HWIO_GCC_TCSR_PCIE_BCR_BLK_ARES_ENABLE_FVAL                                                             0x1
+
+#define HWIO_GCC_GPLL4_PLL_TEST_SE_OVRD_ADDR                                                             (GCC_CLK_CTL_REG_REG_BASE      + 0x00057000)
+#define HWIO_GCC_GPLL4_PLL_TEST_SE_OVRD_PHYS                                                             (GCC_CLK_CTL_REG_REG_BASE_PHYS + 0x00057000)
+#define HWIO_GCC_GPLL4_PLL_TEST_SE_OVRD_OFFS                                                             (GCC_CLK_CTL_REG_REG_BASE_OFFS + 0x00057000)
+#define HWIO_GCC_GPLL4_PLL_TEST_SE_OVRD_RMSK                                                                    0x1
+#define HWIO_GCC_GPLL4_PLL_TEST_SE_OVRD_ATTR                                                                    0x3
+#define HWIO_GCC_GPLL4_PLL_TEST_SE_OVRD_IN          \
+        in_dword_masked(HWIO_GCC_GPLL4_PLL_TEST_SE_OVRD_ADDR, HWIO_GCC_GPLL4_PLL_TEST_SE_OVRD_RMSK)
+#define HWIO_GCC_GPLL4_PLL_TEST_SE_OVRD_INM(m)      \
+        in_dword_masked(HWIO_GCC_GPLL4_PLL_TEST_SE_OVRD_ADDR, m)
+#define HWIO_GCC_GPLL4_PLL_TEST_SE_OVRD_OUT(v)      \
+        out_dword(HWIO_GCC_GPLL4_PLL_TEST_SE_OVRD_ADDR,v)
+#define HWIO_GCC_GPLL4_PLL_TEST_SE_OVRD_OUTM(m,v) \
+        out_dword_masked_ns(HWIO_GCC_GPLL4_PLL_TEST_SE_OVRD_ADDR,m,v,HWIO_GCC_GPLL4_PLL_TEST_SE_OVRD_IN)
+#define HWIO_GCC_GPLL4_PLL_TEST_SE_OVRD_OVRD_BMSK                                                               0x1
+#define HWIO_GCC_GPLL4_PLL_TEST_SE_OVRD_OVRD_SHFT                                                               0x0
+
+#define HWIO_GCC_ACC_MISC_ADDR                                                                           (GCC_CLK_CTL_REG_REG_BASE      + 0x00058000)
+#define HWIO_GCC_ACC_MISC_PHYS                                                                           (GCC_CLK_CTL_REG_REG_BASE_PHYS + 0x00058000)
+#define HWIO_GCC_ACC_MISC_OFFS                                                                           (GCC_CLK_CTL_REG_REG_BASE_OFFS + 0x00058000)
+#define HWIO_GCC_ACC_MISC_RMSK                                                                                  0x1
+#define HWIO_GCC_ACC_MISC_ATTR                                                                                  0x3
+#define HWIO_GCC_ACC_MISC_IN          \
+        in_dword_masked(HWIO_GCC_ACC_MISC_ADDR, HWIO_GCC_ACC_MISC_RMSK)
+#define HWIO_GCC_ACC_MISC_INM(m)      \
+        in_dword_masked(HWIO_GCC_ACC_MISC_ADDR, m)
+#define HWIO_GCC_ACC_MISC_OUT(v)      \
+        out_dword(HWIO_GCC_ACC_MISC_ADDR,v)
+#define HWIO_GCC_ACC_MISC_OUTM(m,v) \
+        out_dword_masked_ns(HWIO_GCC_ACC_MISC_ADDR,m,v,HWIO_GCC_ACC_MISC_IN)
+#define HWIO_GCC_ACC_MISC_JTAG_ACC_SRC_SEL_EN_BMSK                                                              0x1
+#define HWIO_GCC_ACC_MISC_JTAG_ACC_SRC_SEL_EN_SHFT                                                              0x0
+#define HWIO_GCC_ACC_MISC_JTAG_ACC_SRC_SEL_EN_DISABLE_FVAL                                                      0x0
+#define HWIO_GCC_ACC_MISC_JTAG_ACC_SRC_SEL_EN_ENABLE_FVAL                                                       0x1
+
+#define HWIO_GCC_CPUSS_AHB_MISC_ADDR                                                                     (GCC_CLK_CTL_REG_REG_BASE      + 0x00059000)
+#define HWIO_GCC_CPUSS_AHB_MISC_PHYS                                                                     (GCC_CLK_CTL_REG_REG_BASE_PHYS + 0x00059000)
+#define HWIO_GCC_CPUSS_AHB_MISC_OFFS                                                                     (GCC_CLK_CTL_REG_REG_BASE_OFFS + 0x00059000)
+#define HWIO_GCC_CPUSS_AHB_MISC_RMSK                                                                           0xf1
+#define HWIO_GCC_CPUSS_AHB_MISC_ATTR                                                                            0x3
+#define HWIO_GCC_CPUSS_AHB_MISC_IN          \
+        in_dword_masked(HWIO_GCC_CPUSS_AHB_MISC_ADDR, HWIO_GCC_CPUSS_AHB_MISC_RMSK)
+#define HWIO_GCC_CPUSS_AHB_MISC_INM(m)      \
+        in_dword_masked(HWIO_GCC_CPUSS_AHB_MISC_ADDR, m)
+#define HWIO_GCC_CPUSS_AHB_MISC_OUT(v)      \
+        out_dword(HWIO_GCC_CPUSS_AHB_MISC_ADDR,v)
+#define HWIO_GCC_CPUSS_AHB_MISC_OUTM(m,v) \
+        out_dword_masked_ns(HWIO_GCC_CPUSS_AHB_MISC_ADDR,m,v,HWIO_GCC_CPUSS_AHB_MISC_IN)
+#define HWIO_GCC_CPUSS_AHB_MISC_CPUSS_AHB_CLK_AUTO_SCALE_DIV_BMSK                                              0xf0
+#define HWIO_GCC_CPUSS_AHB_MISC_CPUSS_AHB_CLK_AUTO_SCALE_DIV_SHFT                                               0x4
+#define HWIO_GCC_CPUSS_AHB_MISC_CPUSS_AHB_CLK_AUTO_SCALE_DIV_DIV1_FVAL                                          0x0
+#define HWIO_GCC_CPUSS_AHB_MISC_CPUSS_AHB_CLK_AUTO_SCALE_DIV_DIV2_FVAL                                          0x1
+#define HWIO_GCC_CPUSS_AHB_MISC_CPUSS_AHB_CLK_AUTO_SCALE_DIV_DIV3_FVAL                                          0x2
+#define HWIO_GCC_CPUSS_AHB_MISC_CPUSS_AHB_CLK_AUTO_SCALE_DIV_DIV4_FVAL                                          0x3
+#define HWIO_GCC_CPUSS_AHB_MISC_CPUSS_AHB_CLK_AUTO_SCALE_DIV_DIV5_FVAL                                          0x4
+#define HWIO_GCC_CPUSS_AHB_MISC_CPUSS_AHB_CLK_AUTO_SCALE_DIV_DIV6_FVAL                                          0x5
+#define HWIO_GCC_CPUSS_AHB_MISC_CPUSS_AHB_CLK_AUTO_SCALE_DIV_DIV7_FVAL                                          0x6
+#define HWIO_GCC_CPUSS_AHB_MISC_CPUSS_AHB_CLK_AUTO_SCALE_DIV_DIV8_FVAL                                          0x7
+#define HWIO_GCC_CPUSS_AHB_MISC_CPUSS_AHB_CLK_AUTO_SCALE_DIV_DIV9_FVAL                                          0x8
+#define HWIO_GCC_CPUSS_AHB_MISC_CPUSS_AHB_CLK_AUTO_SCALE_DIV_DIV10_FVAL                                         0x9
+#define HWIO_GCC_CPUSS_AHB_MISC_CPUSS_AHB_CLK_AUTO_SCALE_DIV_DIV11_FVAL                                         0xa
+#define HWIO_GCC_CPUSS_AHB_MISC_CPUSS_AHB_CLK_AUTO_SCALE_DIV_DIV12_FVAL                                         0xb
+#define HWIO_GCC_CPUSS_AHB_MISC_CPUSS_AHB_CLK_AUTO_SCALE_DIV_DIV13_FVAL                                         0xc
+#define HWIO_GCC_CPUSS_AHB_MISC_CPUSS_AHB_CLK_AUTO_SCALE_DIV_DIV14_FVAL                                         0xd
+#define HWIO_GCC_CPUSS_AHB_MISC_CPUSS_AHB_CLK_AUTO_SCALE_DIV_DIV15_FVAL                                         0xe
+#define HWIO_GCC_CPUSS_AHB_MISC_CPUSS_AHB_CLK_AUTO_SCALE_DIV_DIV16_FVAL                                         0xf
+#define HWIO_GCC_CPUSS_AHB_MISC_CPUSS_AHB_CLK_AUTO_SCALE_DIS_BMSK                                               0x1
+#define HWIO_GCC_CPUSS_AHB_MISC_CPUSS_AHB_CLK_AUTO_SCALE_DIS_SHFT                                               0x0
+#define HWIO_GCC_CPUSS_AHB_MISC_CPUSS_AHB_CLK_AUTO_SCALE_DIS_SCALE_NOT_DISABLE_FVAL                             0x0
+#define HWIO_GCC_CPUSS_AHB_MISC_CPUSS_AHB_CLK_AUTO_SCALE_DIS_SCALE_DISABLE_FVAL                                 0x1
+
+#define HWIO_GCC_USB_30_MISC_ADDR                                                                        (GCC_CLK_CTL_REG_REG_BASE      + 0x0005a000)
+#define HWIO_GCC_USB_30_MISC_PHYS                                                                        (GCC_CLK_CTL_REG_REG_BASE_PHYS + 0x0005a000)
+#define HWIO_GCC_USB_30_MISC_OFFS                                                                        (GCC_CLK_CTL_REG_REG_BASE_OFFS + 0x0005a000)
+#define HWIO_GCC_USB_30_MISC_RMSK                                                                               0x1
+#define HWIO_GCC_USB_30_MISC_ATTR                                                                               0x3
+#define HWIO_GCC_USB_30_MISC_IN          \
+        in_dword_masked(HWIO_GCC_USB_30_MISC_ADDR, HWIO_GCC_USB_30_MISC_RMSK)
+#define HWIO_GCC_USB_30_MISC_INM(m)      \
+        in_dword_masked(HWIO_GCC_USB_30_MISC_ADDR, m)
+#define HWIO_GCC_USB_30_MISC_OUT(v)      \
+        out_dword(HWIO_GCC_USB_30_MISC_ADDR,v)
+#define HWIO_GCC_USB_30_MISC_OUTM(m,v) \
+        out_dword_masked_ns(HWIO_GCC_USB_30_MISC_ADDR,m,v,HWIO_GCC_USB_30_MISC_IN)
+#define HWIO_GCC_USB_30_MISC_BLK_ARES_ALL_BMSK                                                                  0x1
+#define HWIO_GCC_USB_30_MISC_BLK_ARES_ALL_SHFT                                                                  0x0
+#define HWIO_GCC_USB_30_MISC_BLK_ARES_ALL_DISABLE_FVAL                                                          0x0
+#define HWIO_GCC_USB_30_MISC_BLK_ARES_ALL_ENABLE_FVAL                                                           0x1
+
+#define HWIO_GCC_RPM_GPLL_ENA_VOTE_ADDR                                                                  (GCC_CLK_CTL_REG_REG_BASE      + 0x0005c000)
+#define HWIO_GCC_RPM_GPLL_ENA_VOTE_PHYS                                                                  (GCC_CLK_CTL_REG_REG_BASE_PHYS + 0x0005c000)
+#define HWIO_GCC_RPM_GPLL_ENA_VOTE_OFFS                                                                  (GCC_CLK_CTL_REG_REG_BASE_OFFS + 0x0005c000)
+#define HWIO_GCC_RPM_GPLL_ENA_VOTE_RMSK                                                                        0x7f
+#define HWIO_GCC_RPM_GPLL_ENA_VOTE_ATTR                                                                         0x3
+#define HWIO_GCC_RPM_GPLL_ENA_VOTE_IN          \
+        in_dword_masked(HWIO_GCC_RPM_GPLL_ENA_VOTE_ADDR, HWIO_GCC_RPM_GPLL_ENA_VOTE_RMSK)
+#define HWIO_GCC_RPM_GPLL_ENA_VOTE_INM(m)      \
+        in_dword_masked(HWIO_GCC_RPM_GPLL_ENA_VOTE_ADDR, m)
+#define HWIO_GCC_RPM_GPLL_ENA_VOTE_OUT(v)      \
+        out_dword(HWIO_GCC_RPM_GPLL_ENA_VOTE_ADDR,v)
+#define HWIO_GCC_RPM_GPLL_ENA_VOTE_OUTM(m,v) \
+        out_dword_masked_ns(HWIO_GCC_RPM_GPLL_ENA_VOTE_ADDR,m,v,HWIO_GCC_RPM_GPLL_ENA_VOTE_IN)
+#define HWIO_GCC_RPM_GPLL_ENA_VOTE_GPLL6_BMSK                                                                  0x40
+#define HWIO_GCC_RPM_GPLL_ENA_VOTE_GPLL6_SHFT                                                                   0x6
+#define HWIO_GCC_RPM_GPLL_ENA_VOTE_GPLL6_DISABLE_FVAL                                                           0x0
+#define HWIO_GCC_RPM_GPLL_ENA_VOTE_GPLL6_ENABLE_FVAL                                                            0x1
+#define HWIO_GCC_RPM_GPLL_ENA_VOTE_GPLL5_BMSK                                                                  0x20
+#define HWIO_GCC_RPM_GPLL_ENA_VOTE_GPLL5_SHFT                                                                   0x5
+#define HWIO_GCC_RPM_GPLL_ENA_VOTE_GPLL5_DISABLE_FVAL                                                           0x0
+#define HWIO_GCC_RPM_GPLL_ENA_VOTE_GPLL5_ENABLE_FVAL                                                            0x1
+#define HWIO_GCC_RPM_GPLL_ENA_VOTE_GPLL4_BMSK                                                                  0x10
+#define HWIO_GCC_RPM_GPLL_ENA_VOTE_GPLL4_SHFT                                                                   0x4
+#define HWIO_GCC_RPM_GPLL_ENA_VOTE_GPLL4_DISABLE_FVAL                                                           0x0
+#define HWIO_GCC_RPM_GPLL_ENA_VOTE_GPLL4_ENABLE_FVAL                                                            0x1
+#define HWIO_GCC_RPM_GPLL_ENA_VOTE_GPLL3_BMSK                                                                   0x8
+#define HWIO_GCC_RPM_GPLL_ENA_VOTE_GPLL3_SHFT                                                                   0x3
+#define HWIO_GCC_RPM_GPLL_ENA_VOTE_GPLL3_DISABLE_FVAL                                                           0x0
+#define HWIO_GCC_RPM_GPLL_ENA_VOTE_GPLL3_ENABLE_FVAL                                                            0x1
+#define HWIO_GCC_RPM_GPLL_ENA_VOTE_GPLL2_BMSK                                                                   0x4
+#define HWIO_GCC_RPM_GPLL_ENA_VOTE_GPLL2_SHFT                                                                   0x2
+#define HWIO_GCC_RPM_GPLL_ENA_VOTE_GPLL2_DISABLE_FVAL                                                           0x0
+#define HWIO_GCC_RPM_GPLL_ENA_VOTE_GPLL2_ENABLE_FVAL                                                            0x1
+#define HWIO_GCC_RPM_GPLL_ENA_VOTE_GPLL1_BMSK                                                                   0x2
+#define HWIO_GCC_RPM_GPLL_ENA_VOTE_GPLL1_SHFT                                                                   0x1
+#define HWIO_GCC_RPM_GPLL_ENA_VOTE_GPLL1_DISABLE_FVAL                                                           0x0
+#define HWIO_GCC_RPM_GPLL_ENA_VOTE_GPLL1_ENABLE_FVAL                                                            0x1
+#define HWIO_GCC_RPM_GPLL_ENA_VOTE_GPLL0_BMSK                                                                   0x1
+#define HWIO_GCC_RPM_GPLL_ENA_VOTE_GPLL0_SHFT                                                                   0x0
+#define HWIO_GCC_RPM_GPLL_ENA_VOTE_GPLL0_DISABLE_FVAL                                                           0x0
+#define HWIO_GCC_RPM_GPLL_ENA_VOTE_GPLL0_ENABLE_FVAL                                                            0x1
+
+#define HWIO_GCC_RPM_GPLL_SLEEP_ENA_VOTE_ADDR                                                            (GCC_CLK_CTL_REG_REG_BASE      + 0x0005c004)
+#define HWIO_GCC_RPM_GPLL_SLEEP_ENA_VOTE_PHYS                                                            (GCC_CLK_CTL_REG_REG_BASE_PHYS + 0x0005c004)
+#define HWIO_GCC_RPM_GPLL_SLEEP_ENA_VOTE_OFFS                                                            (GCC_CLK_CTL_REG_REG_BASE_OFFS + 0x0005c004)
+#define HWIO_GCC_RPM_GPLL_SLEEP_ENA_VOTE_RMSK                                                                  0x7f
+#define HWIO_GCC_RPM_GPLL_SLEEP_ENA_VOTE_ATTR                                                                   0x3
+#define HWIO_GCC_RPM_GPLL_SLEEP_ENA_VOTE_IN          \
+        in_dword_masked(HWIO_GCC_RPM_GPLL_SLEEP_ENA_VOTE_ADDR, HWIO_GCC_RPM_GPLL_SLEEP_ENA_VOTE_RMSK)
+#define HWIO_GCC_RPM_GPLL_SLEEP_ENA_VOTE_INM(m)      \
+        in_dword_masked(HWIO_GCC_RPM_GPLL_SLEEP_ENA_VOTE_ADDR, m)
+#define HWIO_GCC_RPM_GPLL_SLEEP_ENA_VOTE_OUT(v)      \
+        out_dword(HWIO_GCC_RPM_GPLL_SLEEP_ENA_VOTE_ADDR,v)
+#define HWIO_GCC_RPM_GPLL_SLEEP_ENA_VOTE_OUTM(m,v) \
+        out_dword_masked_ns(HWIO_GCC_RPM_GPLL_SLEEP_ENA_VOTE_ADDR,m,v,HWIO_GCC_RPM_GPLL_SLEEP_ENA_VOTE_IN)
+#define HWIO_GCC_RPM_GPLL_SLEEP_ENA_VOTE_GPLL6_BMSK                                                            0x40
+#define HWIO_GCC_RPM_GPLL_SLEEP_ENA_VOTE_GPLL6_SHFT                                                             0x6
+#define HWIO_GCC_RPM_GPLL_SLEEP_ENA_VOTE_GPLL6_DISABLE_FVAL                                                     0x0
+#define HWIO_GCC_RPM_GPLL_SLEEP_ENA_VOTE_GPLL6_ENABLE_FVAL                                                      0x1
+#define HWIO_GCC_RPM_GPLL_SLEEP_ENA_VOTE_GPLL5_BMSK                                                            0x20
+#define HWIO_GCC_RPM_GPLL_SLEEP_ENA_VOTE_GPLL5_SHFT                                                             0x5
+#define HWIO_GCC_RPM_GPLL_SLEEP_ENA_VOTE_GPLL5_DISABLE_FVAL                                                     0x0
+#define HWIO_GCC_RPM_GPLL_SLEEP_ENA_VOTE_GPLL5_ENABLE_FVAL                                                      0x1
+#define HWIO_GCC_RPM_GPLL_SLEEP_ENA_VOTE_GPLL4_BMSK                                                            0x10
+#define HWIO_GCC_RPM_GPLL_SLEEP_ENA_VOTE_GPLL4_SHFT                                                             0x4
+#define HWIO_GCC_RPM_GPLL_SLEEP_ENA_VOTE_GPLL4_DISABLE_FVAL                                                     0x0
+#define HWIO_GCC_RPM_GPLL_SLEEP_ENA_VOTE_GPLL4_ENABLE_FVAL                                                      0x1
+#define HWIO_GCC_RPM_GPLL_SLEEP_ENA_VOTE_GPLL3_BMSK                                                             0x8
+#define HWIO_GCC_RPM_GPLL_SLEEP_ENA_VOTE_GPLL3_SHFT                                                             0x3
+#define HWIO_GCC_RPM_GPLL_SLEEP_ENA_VOTE_GPLL3_DISABLE_FVAL                                                     0x0
+#define HWIO_GCC_RPM_GPLL_SLEEP_ENA_VOTE_GPLL3_ENABLE_FVAL                                                      0x1
+#define HWIO_GCC_RPM_GPLL_SLEEP_ENA_VOTE_GPLL2_BMSK                                                             0x4
+#define HWIO_GCC_RPM_GPLL_SLEEP_ENA_VOTE_GPLL2_SHFT                                                             0x2
+#define HWIO_GCC_RPM_GPLL_SLEEP_ENA_VOTE_GPLL2_DISABLE_FVAL                                                     0x0
+#define HWIO_GCC_RPM_GPLL_SLEEP_ENA_VOTE_GPLL2_ENABLE_FVAL                                                      0x1
+#define HWIO_GCC_RPM_GPLL_SLEEP_ENA_VOTE_GPLL1_BMSK                                                             0x2
+#define HWIO_GCC_RPM_GPLL_SLEEP_ENA_VOTE_GPLL1_SHFT                                                             0x1
+#define HWIO_GCC_RPM_GPLL_SLEEP_ENA_VOTE_GPLL1_DISABLE_FVAL                                                     0x0
+#define HWIO_GCC_RPM_GPLL_SLEEP_ENA_VOTE_GPLL1_ENABLE_FVAL                                                      0x1
+#define HWIO_GCC_RPM_GPLL_SLEEP_ENA_VOTE_GPLL0_BMSK                                                             0x1
+#define HWIO_GCC_RPM_GPLL_SLEEP_ENA_VOTE_GPLL0_SHFT                                                             0x0
+#define HWIO_GCC_RPM_GPLL_SLEEP_ENA_VOTE_GPLL0_DISABLE_FVAL                                                     0x0
+#define HWIO_GCC_RPM_GPLL_SLEEP_ENA_VOTE_GPLL0_ENABLE_FVAL                                                      0x1
+
+#define HWIO_GCC_RPM_CLOCK_BRANCH_ENA_VOTE_ADDR                                                          (GCC_CLK_CTL_REG_REG_BASE      + 0x0005c008)
+#define HWIO_GCC_RPM_CLOCK_BRANCH_ENA_VOTE_PHYS                                                          (GCC_CLK_CTL_REG_REG_BASE_PHYS + 0x0005c008)
+#define HWIO_GCC_RPM_CLOCK_BRANCH_ENA_VOTE_OFFS                                                          (GCC_CLK_CTL_REG_REG_BASE_OFFS + 0x0005c008)
+#define HWIO_GCC_RPM_CLOCK_BRANCH_ENA_VOTE_RMSK                                                           0x162f5ff
+#define HWIO_GCC_RPM_CLOCK_BRANCH_ENA_VOTE_ATTR                                                                 0x3
+#define HWIO_GCC_RPM_CLOCK_BRANCH_ENA_VOTE_IN          \
+        in_dword_masked(HWIO_GCC_RPM_CLOCK_BRANCH_ENA_VOTE_ADDR, HWIO_GCC_RPM_CLOCK_BRANCH_ENA_VOTE_RMSK)
+#define HWIO_GCC_RPM_CLOCK_BRANCH_ENA_VOTE_INM(m)      \
+        in_dword_masked(HWIO_GCC_RPM_CLOCK_BRANCH_ENA_VOTE_ADDR, m)
+#define HWIO_GCC_RPM_CLOCK_BRANCH_ENA_VOTE_OUT(v)      \
+        out_dword(HWIO_GCC_RPM_CLOCK_BRANCH_ENA_VOTE_ADDR,v)
+#define HWIO_GCC_RPM_CLOCK_BRANCH_ENA_VOTE_OUTM(m,v) \
+        out_dword_masked_ns(HWIO_GCC_RPM_CLOCK_BRANCH_ENA_VOTE_ADDR,m,v,HWIO_GCC_RPM_CLOCK_BRANCH_ENA_VOTE_IN)
+#define HWIO_GCC_RPM_CLOCK_BRANCH_ENA_VOTE_IMEM_AXI_CLK_ENA_BMSK                                          0x1000000
+#define HWIO_GCC_RPM_CLOCK_BRANCH_ENA_VOTE_IMEM_AXI_CLK_ENA_SHFT                                               0x18
+#define HWIO_GCC_RPM_CLOCK_BRANCH_ENA_VOTE_IMEM_AXI_CLK_ENA_DISABLE_FVAL                                        0x0
+#define HWIO_GCC_RPM_CLOCK_BRANCH_ENA_VOTE_IMEM_AXI_CLK_ENA_ENABLE_FVAL                                         0x1
+#define HWIO_GCC_RPM_CLOCK_BRANCH_ENA_VOTE_CPUSS_GNOC_CLK_ENA_BMSK                                         0x400000
+#define HWIO_GCC_RPM_CLOCK_BRANCH_ENA_VOTE_CPUSS_GNOC_CLK_ENA_SHFT                                             0x16
+#define HWIO_GCC_RPM_CLOCK_BRANCH_ENA_VOTE_CPUSS_GNOC_CLK_ENA_DISABLE_FVAL                                      0x0
+#define HWIO_GCC_RPM_CLOCK_BRANCH_ENA_VOTE_CPUSS_GNOC_CLK_ENA_ENABLE_FVAL                                       0x1
+#define HWIO_GCC_RPM_CLOCK_BRANCH_ENA_VOTE_CPUSS_AHB_CLK_ENA_BMSK                                          0x200000
+#define HWIO_GCC_RPM_CLOCK_BRANCH_ENA_VOTE_CPUSS_AHB_CLK_ENA_SHFT                                              0x15
+#define HWIO_GCC_RPM_CLOCK_BRANCH_ENA_VOTE_CPUSS_AHB_CLK_ENA_DISABLE_FVAL                                       0x0
+#define HWIO_GCC_RPM_CLOCK_BRANCH_ENA_VOTE_CPUSS_AHB_CLK_ENA_ENABLE_FVAL                                        0x1
+#define HWIO_GCC_RPM_CLOCK_BRANCH_ENA_VOTE_MSS_GPLL0_DIV_CLK_SRC_ENA_BMSK                                   0x20000
+#define HWIO_GCC_RPM_CLOCK_BRANCH_ENA_VOTE_MSS_GPLL0_DIV_CLK_SRC_ENA_SHFT                                      0x11
+#define HWIO_GCC_RPM_CLOCK_BRANCH_ENA_VOTE_MSS_GPLL0_DIV_CLK_SRC_ENA_DISABLE_FVAL                               0x0
+#define HWIO_GCC_RPM_CLOCK_BRANCH_ENA_VOTE_MSS_GPLL0_DIV_CLK_SRC_ENA_ENABLE_FVAL                                0x1
+#define HWIO_GCC_RPM_CLOCK_BRANCH_ENA_VOTE_BLSP1_SLEEP_CLK_ENA_BMSK                                          0x8000
+#define HWIO_GCC_RPM_CLOCK_BRANCH_ENA_VOTE_BLSP1_SLEEP_CLK_ENA_SHFT                                             0xf
+#define HWIO_GCC_RPM_CLOCK_BRANCH_ENA_VOTE_BLSP1_SLEEP_CLK_ENA_DISABLE_FVAL                                     0x0
+#define HWIO_GCC_RPM_CLOCK_BRANCH_ENA_VOTE_BLSP1_SLEEP_CLK_ENA_ENABLE_FVAL                                      0x1
+#define HWIO_GCC_RPM_CLOCK_BRANCH_ENA_VOTE_BLSP1_AHB_CLK_ENA_BMSK                                            0x4000
+#define HWIO_GCC_RPM_CLOCK_BRANCH_ENA_VOTE_BLSP1_AHB_CLK_ENA_SHFT                                               0xe
+#define HWIO_GCC_RPM_CLOCK_BRANCH_ENA_VOTE_BLSP1_AHB_CLK_ENA_DISABLE_FVAL                                       0x0
+#define HWIO_GCC_RPM_CLOCK_BRANCH_ENA_VOTE_BLSP1_AHB_CLK_ENA_ENABLE_FVAL                                        0x1
+#define HWIO_GCC_RPM_CLOCK_BRANCH_ENA_VOTE_PRNG_AHB_CLK_ENA_BMSK                                             0x2000
+#define HWIO_GCC_RPM_CLOCK_BRANCH_ENA_VOTE_PRNG_AHB_CLK_ENA_SHFT                                                0xd
+#define HWIO_GCC_RPM_CLOCK_BRANCH_ENA_VOTE_PRNG_AHB_CLK_ENA_DISABLE_FVAL                                        0x0
+#define HWIO_GCC_RPM_CLOCK_BRANCH_ENA_VOTE_PRNG_AHB_CLK_ENA_ENABLE_FVAL                                         0x1
+#define HWIO_GCC_RPM_CLOCK_BRANCH_ENA_VOTE_TLMM_AHB_CLK_ENA_BMSK                                             0x1000
+#define HWIO_GCC_RPM_CLOCK_BRANCH_ENA_VOTE_TLMM_AHB_CLK_ENA_SHFT                                                0xc
+#define HWIO_GCC_RPM_CLOCK_BRANCH_ENA_VOTE_TLMM_AHB_CLK_ENA_DISABLE_FVAL                                        0x0
+#define HWIO_GCC_RPM_CLOCK_BRANCH_ENA_VOTE_TLMM_AHB_CLK_ENA_ENABLE_FVAL                                         0x1
+#define HWIO_GCC_RPM_CLOCK_BRANCH_ENA_VOTE_BOOT_ROM_AHB_CLK_ENA_BMSK                                          0x400
+#define HWIO_GCC_RPM_CLOCK_BRANCH_ENA_VOTE_BOOT_ROM_AHB_CLK_ENA_SHFT                                            0xa
+#define HWIO_GCC_RPM_CLOCK_BRANCH_ENA_VOTE_BOOT_ROM_AHB_CLK_ENA_DISABLE_FVAL                                    0x0
+#define HWIO_GCC_RPM_CLOCK_BRANCH_ENA_VOTE_BOOT_ROM_AHB_CLK_ENA_ENABLE_FVAL                                     0x1
+#define HWIO_GCC_RPM_CLOCK_BRANCH_ENA_VOTE_ULTAUDIO_AHBFABRIC_IXFABRIC_CLK_ENA_BMSK                           0x100
+#define HWIO_GCC_RPM_CLOCK_BRANCH_ENA_VOTE_ULTAUDIO_AHBFABRIC_IXFABRIC_CLK_ENA_SHFT                             0x8
+#define HWIO_GCC_RPM_CLOCK_BRANCH_ENA_VOTE_ULTAUDIO_AHBFABRIC_IXFABRIC_CLK_ENA_DISABLE_FVAL                     0x0
+#define HWIO_GCC_RPM_CLOCK_BRANCH_ENA_VOTE_ULTAUDIO_AHBFABRIC_IXFABRIC_CLK_ENA_ENABLE_FVAL                      0x1
+#define HWIO_GCC_RPM_CLOCK_BRANCH_ENA_VOTE_ULTAUDIO_PCNOC_SWAY_CLK_ENA_BMSK                                    0x80
+#define HWIO_GCC_RPM_CLOCK_BRANCH_ENA_VOTE_ULTAUDIO_PCNOC_SWAY_CLK_ENA_SHFT                                     0x7
+#define HWIO_GCC_RPM_CLOCK_BRANCH_ENA_VOTE_ULTAUDIO_PCNOC_SWAY_CLK_ENA_DISABLE_FVAL                             0x0
+#define HWIO_GCC_RPM_CLOCK_BRANCH_ENA_VOTE_ULTAUDIO_PCNOC_SWAY_CLK_ENA_ENABLE_FVAL                              0x1
+#define HWIO_GCC_RPM_CLOCK_BRANCH_ENA_VOTE_TLMM_CLK_ENA_BMSK                                                   0x40
+#define HWIO_GCC_RPM_CLOCK_BRANCH_ENA_VOTE_TLMM_CLK_ENA_SHFT                                                    0x6
+#define HWIO_GCC_RPM_CLOCK_BRANCH_ENA_VOTE_TLMM_CLK_ENA_DISABLE_FVAL                                            0x0
+#define HWIO_GCC_RPM_CLOCK_BRANCH_ENA_VOTE_TLMM_CLK_ENA_ENABLE_FVAL                                             0x1
+#define HWIO_GCC_RPM_CLOCK_BRANCH_ENA_VOTE_CE1_CLK_ENA_BMSK                                                    0x20
+#define HWIO_GCC_RPM_CLOCK_BRANCH_ENA_VOTE_CE1_CLK_ENA_SHFT                                                     0x5
+#define HWIO_GCC_RPM_CLOCK_BRANCH_ENA_VOTE_CE1_CLK_ENA_DISABLE_FVAL                                             0x0
+#define HWIO_GCC_RPM_CLOCK_BRANCH_ENA_VOTE_CE1_CLK_ENA_ENABLE_FVAL                                              0x1
+#define HWIO_GCC_RPM_CLOCK_BRANCH_ENA_VOTE_CE1_AXI_CLK_ENA_BMSK                                                0x10
+#define HWIO_GCC_RPM_CLOCK_BRANCH_ENA_VOTE_CE1_AXI_CLK_ENA_SHFT                                                 0x4
+#define HWIO_GCC_RPM_CLOCK_BRANCH_ENA_VOTE_CE1_AXI_CLK_ENA_DISABLE_FVAL                                         0x0
+#define HWIO_GCC_RPM_CLOCK_BRANCH_ENA_VOTE_CE1_AXI_CLK_ENA_ENABLE_FVAL                                          0x1
+#define HWIO_GCC_RPM_CLOCK_BRANCH_ENA_VOTE_CE1_AHB_CLK_ENA_BMSK                                                 0x8
+#define HWIO_GCC_RPM_CLOCK_BRANCH_ENA_VOTE_CE1_AHB_CLK_ENA_SHFT                                                 0x3
+#define HWIO_GCC_RPM_CLOCK_BRANCH_ENA_VOTE_CE1_AHB_CLK_ENA_DISABLE_FVAL                                         0x0
+#define HWIO_GCC_RPM_CLOCK_BRANCH_ENA_VOTE_CE1_AHB_CLK_ENA_ENABLE_FVAL                                          0x1
+#define HWIO_GCC_RPM_CLOCK_BRANCH_ENA_VOTE_QDSS_CFG_AHB_CLK_ENA_BMSK                                            0x4
+#define HWIO_GCC_RPM_CLOCK_BRANCH_ENA_VOTE_QDSS_CFG_AHB_CLK_ENA_SHFT                                            0x2
+#define HWIO_GCC_RPM_CLOCK_BRANCH_ENA_VOTE_QDSS_CFG_AHB_CLK_ENA_DISABLE_FVAL                                    0x0
+#define HWIO_GCC_RPM_CLOCK_BRANCH_ENA_VOTE_QDSS_CFG_AHB_CLK_ENA_ENABLE_FVAL                                     0x1
+#define HWIO_GCC_RPM_CLOCK_BRANCH_ENA_VOTE_TCSR_AHB_CLK_ENA_BMSK                                                0x2
+#define HWIO_GCC_RPM_CLOCK_BRANCH_ENA_VOTE_TCSR_AHB_CLK_ENA_SHFT                                                0x1
+#define HWIO_GCC_RPM_CLOCK_BRANCH_ENA_VOTE_TCSR_AHB_CLK_ENA_DISABLE_FVAL                                        0x0
+#define HWIO_GCC_RPM_CLOCK_BRANCH_ENA_VOTE_TCSR_AHB_CLK_ENA_ENABLE_FVAL                                         0x1
+#define HWIO_GCC_RPM_CLOCK_BRANCH_ENA_VOTE_SYS_NOC_CPUSS_AHB_CLK_ENA_BMSK                                       0x1
+#define HWIO_GCC_RPM_CLOCK_BRANCH_ENA_VOTE_SYS_NOC_CPUSS_AHB_CLK_ENA_SHFT                                       0x0
+#define HWIO_GCC_RPM_CLOCK_BRANCH_ENA_VOTE_SYS_NOC_CPUSS_AHB_CLK_ENA_DISABLE_FVAL                               0x0
+#define HWIO_GCC_RPM_CLOCK_BRANCH_ENA_VOTE_SYS_NOC_CPUSS_AHB_CLK_ENA_ENABLE_FVAL                                0x1
+
+#define HWIO_GCC_RPM_CLOCK_SLEEP_ENA_VOTE_ADDR                                                           (GCC_CLK_CTL_REG_REG_BASE      + 0x0005c00c)
+#define HWIO_GCC_RPM_CLOCK_SLEEP_ENA_VOTE_PHYS                                                           (GCC_CLK_CTL_REG_REG_BASE_PHYS + 0x0005c00c)
+#define HWIO_GCC_RPM_CLOCK_SLEEP_ENA_VOTE_OFFS                                                           (GCC_CLK_CTL_REG_REG_BASE_OFFS + 0x0005c00c)
+#define HWIO_GCC_RPM_CLOCK_SLEEP_ENA_VOTE_RMSK                                                            0x162f5ff
+#define HWIO_GCC_RPM_CLOCK_SLEEP_ENA_VOTE_ATTR                                                                  0x3
+#define HWIO_GCC_RPM_CLOCK_SLEEP_ENA_VOTE_IN          \
+        in_dword_masked(HWIO_GCC_RPM_CLOCK_SLEEP_ENA_VOTE_ADDR, HWIO_GCC_RPM_CLOCK_SLEEP_ENA_VOTE_RMSK)
+#define HWIO_GCC_RPM_CLOCK_SLEEP_ENA_VOTE_INM(m)      \
+        in_dword_masked(HWIO_GCC_RPM_CLOCK_SLEEP_ENA_VOTE_ADDR, m)
+#define HWIO_GCC_RPM_CLOCK_SLEEP_ENA_VOTE_OUT(v)      \
+        out_dword(HWIO_GCC_RPM_CLOCK_SLEEP_ENA_VOTE_ADDR,v)
+#define HWIO_GCC_RPM_CLOCK_SLEEP_ENA_VOTE_OUTM(m,v) \
+        out_dword_masked_ns(HWIO_GCC_RPM_CLOCK_SLEEP_ENA_VOTE_ADDR,m,v,HWIO_GCC_RPM_CLOCK_SLEEP_ENA_VOTE_IN)
+#define HWIO_GCC_RPM_CLOCK_SLEEP_ENA_VOTE_IMEM_AXI_CLK_SLEEP_ENA_BMSK                                     0x1000000
+#define HWIO_GCC_RPM_CLOCK_SLEEP_ENA_VOTE_IMEM_AXI_CLK_SLEEP_ENA_SHFT                                          0x18
+#define HWIO_GCC_RPM_CLOCK_SLEEP_ENA_VOTE_IMEM_AXI_CLK_SLEEP_ENA_DISABLE_FVAL                                   0x0
+#define HWIO_GCC_RPM_CLOCK_SLEEP_ENA_VOTE_IMEM_AXI_CLK_SLEEP_ENA_ENABLE_FVAL                                    0x1
+#define HWIO_GCC_RPM_CLOCK_SLEEP_ENA_VOTE_CPUSS_GNOC_CLK_SLEEP_ENA_BMSK                                    0x400000
+#define HWIO_GCC_RPM_CLOCK_SLEEP_ENA_VOTE_CPUSS_GNOC_CLK_SLEEP_ENA_SHFT                                        0x16
+#define HWIO_GCC_RPM_CLOCK_SLEEP_ENA_VOTE_CPUSS_GNOC_CLK_SLEEP_ENA_DISABLE_FVAL                                 0x0
+#define HWIO_GCC_RPM_CLOCK_SLEEP_ENA_VOTE_CPUSS_GNOC_CLK_SLEEP_ENA_ENABLE_FVAL                                  0x1
+#define HWIO_GCC_RPM_CLOCK_SLEEP_ENA_VOTE_CPUSS_AHB_CLK_SLEEP_ENA_BMSK                                     0x200000
+#define HWIO_GCC_RPM_CLOCK_SLEEP_ENA_VOTE_CPUSS_AHB_CLK_SLEEP_ENA_SHFT                                         0x15
+#define HWIO_GCC_RPM_CLOCK_SLEEP_ENA_VOTE_CPUSS_AHB_CLK_SLEEP_ENA_DISABLE_FVAL                                  0x0
+#define HWIO_GCC_RPM_CLOCK_SLEEP_ENA_VOTE_CPUSS_AHB_CLK_SLEEP_ENA_ENABLE_FVAL                                   0x1
+#define HWIO_GCC_RPM_CLOCK_SLEEP_ENA_VOTE_MSS_GPLL0_DIV_CLK_SRC_SLEEP_ENA_BMSK                              0x20000
+#define HWIO_GCC_RPM_CLOCK_SLEEP_ENA_VOTE_MSS_GPLL0_DIV_CLK_SRC_SLEEP_ENA_SHFT                                 0x11
+#define HWIO_GCC_RPM_CLOCK_SLEEP_ENA_VOTE_MSS_GPLL0_DIV_CLK_SRC_SLEEP_ENA_DISABLE_FVAL                          0x0
+#define HWIO_GCC_RPM_CLOCK_SLEEP_ENA_VOTE_MSS_GPLL0_DIV_CLK_SRC_SLEEP_ENA_ENABLE_FVAL                           0x1
+#define HWIO_GCC_RPM_CLOCK_SLEEP_ENA_VOTE_BLSP1_SLEEP_CLK_SLEEP_ENA_BMSK                                     0x8000
+#define HWIO_GCC_RPM_CLOCK_SLEEP_ENA_VOTE_BLSP1_SLEEP_CLK_SLEEP_ENA_SHFT                                        0xf
+#define HWIO_GCC_RPM_CLOCK_SLEEP_ENA_VOTE_BLSP1_SLEEP_CLK_SLEEP_ENA_DISABLE_FVAL                                0x0
+#define HWIO_GCC_RPM_CLOCK_SLEEP_ENA_VOTE_BLSP1_SLEEP_CLK_SLEEP_ENA_ENABLE_FVAL                                 0x1
+#define HWIO_GCC_RPM_CLOCK_SLEEP_ENA_VOTE_BLSP1_AHB_CLK_SLEEP_ENA_BMSK                                       0x4000
+#define HWIO_GCC_RPM_CLOCK_SLEEP_ENA_VOTE_BLSP1_AHB_CLK_SLEEP_ENA_SHFT                                          0xe
+#define HWIO_GCC_RPM_CLOCK_SLEEP_ENA_VOTE_BLSP1_AHB_CLK_SLEEP_ENA_DISABLE_FVAL                                  0x0
+#define HWIO_GCC_RPM_CLOCK_SLEEP_ENA_VOTE_BLSP1_AHB_CLK_SLEEP_ENA_ENABLE_FVAL                                   0x1
+#define HWIO_GCC_RPM_CLOCK_SLEEP_ENA_VOTE_PRNG_AHB_CLK_SLEEP_ENA_BMSK                                        0x2000
+#define HWIO_GCC_RPM_CLOCK_SLEEP_ENA_VOTE_PRNG_AHB_CLK_SLEEP_ENA_SHFT                                           0xd
+#define HWIO_GCC_RPM_CLOCK_SLEEP_ENA_VOTE_PRNG_AHB_CLK_SLEEP_ENA_DISABLE_FVAL                                   0x0
+#define HWIO_GCC_RPM_CLOCK_SLEEP_ENA_VOTE_PRNG_AHB_CLK_SLEEP_ENA_ENABLE_FVAL                                    0x1
+#define HWIO_GCC_RPM_CLOCK_SLEEP_ENA_VOTE_TLMM_AHB_CLK_SLEEP_ENA_BMSK                                        0x1000
+#define HWIO_GCC_RPM_CLOCK_SLEEP_ENA_VOTE_TLMM_AHB_CLK_SLEEP_ENA_SHFT                                           0xc
+#define HWIO_GCC_RPM_CLOCK_SLEEP_ENA_VOTE_TLMM_AHB_CLK_SLEEP_ENA_DISABLE_FVAL                                   0x0
+#define HWIO_GCC_RPM_CLOCK_SLEEP_ENA_VOTE_TLMM_AHB_CLK_SLEEP_ENA_ENABLE_FVAL                                    0x1
+#define HWIO_GCC_RPM_CLOCK_SLEEP_ENA_VOTE_BOOT_ROM_AHB_CLK_SLEEP_ENA_BMSK                                     0x400
+#define HWIO_GCC_RPM_CLOCK_SLEEP_ENA_VOTE_BOOT_ROM_AHB_CLK_SLEEP_ENA_SHFT                                       0xa
+#define HWIO_GCC_RPM_CLOCK_SLEEP_ENA_VOTE_BOOT_ROM_AHB_CLK_SLEEP_ENA_DISABLE_FVAL                               0x0
+#define HWIO_GCC_RPM_CLOCK_SLEEP_ENA_VOTE_BOOT_ROM_AHB_CLK_SLEEP_ENA_ENABLE_FVAL                                0x1
+#define HWIO_GCC_RPM_CLOCK_SLEEP_ENA_VOTE_ULTAUDIO_AHBFABRIC_IXFABRIC_CLK_SLEEP_ENA_BMSK                      0x100
+#define HWIO_GCC_RPM_CLOCK_SLEEP_ENA_VOTE_ULTAUDIO_AHBFABRIC_IXFABRIC_CLK_SLEEP_ENA_SHFT                        0x8
+#define HWIO_GCC_RPM_CLOCK_SLEEP_ENA_VOTE_ULTAUDIO_AHBFABRIC_IXFABRIC_CLK_SLEEP_ENA_DISABLE_FVAL                0x0
+#define HWIO_GCC_RPM_CLOCK_SLEEP_ENA_VOTE_ULTAUDIO_AHBFABRIC_IXFABRIC_CLK_SLEEP_ENA_ENABLE_FVAL                 0x1
+#define HWIO_GCC_RPM_CLOCK_SLEEP_ENA_VOTE_ULTAUDIO_PCNOC_SWAY_CLK_SLEEP_ENA_BMSK                               0x80
+#define HWIO_GCC_RPM_CLOCK_SLEEP_ENA_VOTE_ULTAUDIO_PCNOC_SWAY_CLK_SLEEP_ENA_SHFT                                0x7
+#define HWIO_GCC_RPM_CLOCK_SLEEP_ENA_VOTE_ULTAUDIO_PCNOC_SWAY_CLK_SLEEP_ENA_DISABLE_FVAL                        0x0
+#define HWIO_GCC_RPM_CLOCK_SLEEP_ENA_VOTE_ULTAUDIO_PCNOC_SWAY_CLK_SLEEP_ENA_ENABLE_FVAL                         0x1
+#define HWIO_GCC_RPM_CLOCK_SLEEP_ENA_VOTE_TLMM_CLK_SLEEP_ENA_BMSK                                              0x40
+#define HWIO_GCC_RPM_CLOCK_SLEEP_ENA_VOTE_TLMM_CLK_SLEEP_ENA_SHFT                                               0x6
+#define HWIO_GCC_RPM_CLOCK_SLEEP_ENA_VOTE_TLMM_CLK_SLEEP_ENA_DISABLE_FVAL                                       0x0
+#define HWIO_GCC_RPM_CLOCK_SLEEP_ENA_VOTE_TLMM_CLK_SLEEP_ENA_ENABLE_FVAL                                        0x1
+#define HWIO_GCC_RPM_CLOCK_SLEEP_ENA_VOTE_CE1_CLK_SLEEP_ENA_BMSK                                               0x20
+#define HWIO_GCC_RPM_CLOCK_SLEEP_ENA_VOTE_CE1_CLK_SLEEP_ENA_SHFT                                                0x5
+#define HWIO_GCC_RPM_CLOCK_SLEEP_ENA_VOTE_CE1_CLK_SLEEP_ENA_DISABLE_FVAL                                        0x0
+#define HWIO_GCC_RPM_CLOCK_SLEEP_ENA_VOTE_CE1_CLK_SLEEP_ENA_ENABLE_FVAL                                         0x1
+#define HWIO_GCC_RPM_CLOCK_SLEEP_ENA_VOTE_CE1_AXI_CLK_SLEEP_ENA_BMSK                                           0x10
+#define HWIO_GCC_RPM_CLOCK_SLEEP_ENA_VOTE_CE1_AXI_CLK_SLEEP_ENA_SHFT                                            0x4
+#define HWIO_GCC_RPM_CLOCK_SLEEP_ENA_VOTE_CE1_AXI_CLK_SLEEP_ENA_DISABLE_FVAL                                    0x0
+#define HWIO_GCC_RPM_CLOCK_SLEEP_ENA_VOTE_CE1_AXI_CLK_SLEEP_ENA_ENABLE_FVAL                                     0x1
+#define HWIO_GCC_RPM_CLOCK_SLEEP_ENA_VOTE_CE1_AHB_CLK_SLEEP_ENA_BMSK                                            0x8
+#define HWIO_GCC_RPM_CLOCK_SLEEP_ENA_VOTE_CE1_AHB_CLK_SLEEP_ENA_SHFT                                            0x3
+#define HWIO_GCC_RPM_CLOCK_SLEEP_ENA_VOTE_CE1_AHB_CLK_SLEEP_ENA_DISABLE_FVAL                                    0x0
+#define HWIO_GCC_RPM_CLOCK_SLEEP_ENA_VOTE_CE1_AHB_CLK_SLEEP_ENA_ENABLE_FVAL                                     0x1
+#define HWIO_GCC_RPM_CLOCK_SLEEP_ENA_VOTE_QDSS_CFG_AHB_CLK_SLEEP_ENA_BMSK                                       0x4
+#define HWIO_GCC_RPM_CLOCK_SLEEP_ENA_VOTE_QDSS_CFG_AHB_CLK_SLEEP_ENA_SHFT                                       0x2
+#define HWIO_GCC_RPM_CLOCK_SLEEP_ENA_VOTE_QDSS_CFG_AHB_CLK_SLEEP_ENA_DISABLE_FVAL                               0x0
+#define HWIO_GCC_RPM_CLOCK_SLEEP_ENA_VOTE_QDSS_CFG_AHB_CLK_SLEEP_ENA_ENABLE_FVAL                                0x1
+#define HWIO_GCC_RPM_CLOCK_SLEEP_ENA_VOTE_TCSR_AHB_CLK_SLEEP_ENA_BMSK                                           0x2
+#define HWIO_GCC_RPM_CLOCK_SLEEP_ENA_VOTE_TCSR_AHB_CLK_SLEEP_ENA_SHFT                                           0x1
+#define HWIO_GCC_RPM_CLOCK_SLEEP_ENA_VOTE_TCSR_AHB_CLK_SLEEP_ENA_DISABLE_FVAL                                   0x0
+#define HWIO_GCC_RPM_CLOCK_SLEEP_ENA_VOTE_TCSR_AHB_CLK_SLEEP_ENA_ENABLE_FVAL                                    0x1
+#define HWIO_GCC_RPM_CLOCK_SLEEP_ENA_VOTE_SYS_NOC_CPUSS_AHB_CLK_SLEEP_ENA_BMSK                                  0x1
+#define HWIO_GCC_RPM_CLOCK_SLEEP_ENA_VOTE_SYS_NOC_CPUSS_AHB_CLK_SLEEP_ENA_SHFT                                  0x0
+#define HWIO_GCC_RPM_CLOCK_SLEEP_ENA_VOTE_SYS_NOC_CPUSS_AHB_CLK_SLEEP_ENA_DISABLE_FVAL                          0x0
+#define HWIO_GCC_RPM_CLOCK_SLEEP_ENA_VOTE_SYS_NOC_CPUSS_AHB_CLK_SLEEP_ENA_ENABLE_FVAL                           0x1
+
+#define HWIO_GCC_RPM_CLOCK_BRANCH_ENA_VOTE_1_ADDR                                                        (GCC_CLK_CTL_REG_REG_BASE      + 0x0005c010)
+#define HWIO_GCC_RPM_CLOCK_BRANCH_ENA_VOTE_1_PHYS                                                        (GCC_CLK_CTL_REG_REG_BASE_PHYS + 0x0005c010)
+#define HWIO_GCC_RPM_CLOCK_BRANCH_ENA_VOTE_1_OFFS                                                        (GCC_CLK_CTL_REG_REG_BASE_OFFS + 0x0005c010)
+#define HWIO_GCC_RPM_CLOCK_BRANCH_ENA_VOTE_1_RMSK                                                              0xff
+#define HWIO_GCC_RPM_CLOCK_BRANCH_ENA_VOTE_1_ATTR                                                               0x3
+#define HWIO_GCC_RPM_CLOCK_BRANCH_ENA_VOTE_1_IN          \
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+#define HWIO_GCC_RPM_CLOCK_BRANCH_ENA_VOTE_1_INM(m)      \
+        in_dword_masked(HWIO_GCC_RPM_CLOCK_BRANCH_ENA_VOTE_1_ADDR, m)
+#define HWIO_GCC_RPM_CLOCK_BRANCH_ENA_VOTE_1_OUT(v)      \
+        out_dword(HWIO_GCC_RPM_CLOCK_BRANCH_ENA_VOTE_1_ADDR,v)
+#define HWIO_GCC_RPM_CLOCK_BRANCH_ENA_VOTE_1_OUTM(m,v) \
+        out_dword_masked_ns(HWIO_GCC_RPM_CLOCK_BRANCH_ENA_VOTE_1_ADDR,m,v,HWIO_GCC_RPM_CLOCK_BRANCH_ENA_VOTE_1_IN)
+#define HWIO_GCC_RPM_CLOCK_BRANCH_ENA_VOTE_1_PCIE_RCHNG_PHY_CLK_ENA_BMSK                                       0x80
+#define HWIO_GCC_RPM_CLOCK_BRANCH_ENA_VOTE_1_PCIE_RCHNG_PHY_CLK_ENA_SHFT                                        0x7
+#define HWIO_GCC_RPM_CLOCK_BRANCH_ENA_VOTE_1_PCIE_RCHNG_PHY_CLK_ENA_DISABLE_FVAL                                0x0
+#define HWIO_GCC_RPM_CLOCK_BRANCH_ENA_VOTE_1_PCIE_RCHNG_PHY_CLK_ENA_ENABLE_FVAL                                 0x1
+#define HWIO_GCC_RPM_CLOCK_BRANCH_ENA_VOTE_1_PCIE_SLEEP_CLK_ENA_BMSK                                           0x40
+#define HWIO_GCC_RPM_CLOCK_BRANCH_ENA_VOTE_1_PCIE_SLEEP_CLK_ENA_SHFT                                            0x6
+#define HWIO_GCC_RPM_CLOCK_BRANCH_ENA_VOTE_1_PCIE_SLEEP_CLK_ENA_DISABLE_FVAL                                    0x0
+#define HWIO_GCC_RPM_CLOCK_BRANCH_ENA_VOTE_1_PCIE_SLEEP_CLK_ENA_ENABLE_FVAL                                     0x1
+#define HWIO_GCC_RPM_CLOCK_BRANCH_ENA_VOTE_1_PCIE_SLV_Q2A_AXI_CLK_ENA_BMSK                                     0x20
+#define HWIO_GCC_RPM_CLOCK_BRANCH_ENA_VOTE_1_PCIE_SLV_Q2A_AXI_CLK_ENA_SHFT                                      0x5
+#define HWIO_GCC_RPM_CLOCK_BRANCH_ENA_VOTE_1_PCIE_SLV_Q2A_AXI_CLK_ENA_DISABLE_FVAL                              0x0
+#define HWIO_GCC_RPM_CLOCK_BRANCH_ENA_VOTE_1_PCIE_SLV_Q2A_AXI_CLK_ENA_ENABLE_FVAL                               0x1
+#define HWIO_GCC_RPM_CLOCK_BRANCH_ENA_VOTE_1_PCIE_PIPE_CLK_ENA_BMSK                                            0x10
+#define HWIO_GCC_RPM_CLOCK_BRANCH_ENA_VOTE_1_PCIE_PIPE_CLK_ENA_SHFT                                             0x4
+#define HWIO_GCC_RPM_CLOCK_BRANCH_ENA_VOTE_1_PCIE_PIPE_CLK_ENA_DISABLE_FVAL                                     0x0
+#define HWIO_GCC_RPM_CLOCK_BRANCH_ENA_VOTE_1_PCIE_PIPE_CLK_ENA_ENABLE_FVAL                                      0x1
+#define HWIO_GCC_RPM_CLOCK_BRANCH_ENA_VOTE_1_PCIE_AUX_CLK_ENA_BMSK                                              0x8
+#define HWIO_GCC_RPM_CLOCK_BRANCH_ENA_VOTE_1_PCIE_AUX_CLK_ENA_SHFT                                              0x3
+#define HWIO_GCC_RPM_CLOCK_BRANCH_ENA_VOTE_1_PCIE_AUX_CLK_ENA_DISABLE_FVAL                                      0x0
+#define HWIO_GCC_RPM_CLOCK_BRANCH_ENA_VOTE_1_PCIE_AUX_CLK_ENA_ENABLE_FVAL                                       0x1
+#define HWIO_GCC_RPM_CLOCK_BRANCH_ENA_VOTE_1_PCIE_CFG_AHB_CLK_ENA_BMSK                                          0x4
+#define HWIO_GCC_RPM_CLOCK_BRANCH_ENA_VOTE_1_PCIE_CFG_AHB_CLK_ENA_SHFT                                          0x2
+#define HWIO_GCC_RPM_CLOCK_BRANCH_ENA_VOTE_1_PCIE_CFG_AHB_CLK_ENA_DISABLE_FVAL                                  0x0
+#define HWIO_GCC_RPM_CLOCK_BRANCH_ENA_VOTE_1_PCIE_CFG_AHB_CLK_ENA_ENABLE_FVAL                                   0x1
+#define HWIO_GCC_RPM_CLOCK_BRANCH_ENA_VOTE_1_PCIE_MSTR_AXI_CLK_ENA_BMSK                                         0x2
+#define HWIO_GCC_RPM_CLOCK_BRANCH_ENA_VOTE_1_PCIE_MSTR_AXI_CLK_ENA_SHFT                                         0x1
+#define HWIO_GCC_RPM_CLOCK_BRANCH_ENA_VOTE_1_PCIE_MSTR_AXI_CLK_ENA_DISABLE_FVAL                                 0x0
+#define HWIO_GCC_RPM_CLOCK_BRANCH_ENA_VOTE_1_PCIE_MSTR_AXI_CLK_ENA_ENABLE_FVAL                                  0x1
+#define HWIO_GCC_RPM_CLOCK_BRANCH_ENA_VOTE_1_PCIE_SLV_AXI_CLK_ENA_BMSK                                          0x1
+#define HWIO_GCC_RPM_CLOCK_BRANCH_ENA_VOTE_1_PCIE_SLV_AXI_CLK_ENA_SHFT                                          0x0
+#define HWIO_GCC_RPM_CLOCK_BRANCH_ENA_VOTE_1_PCIE_SLV_AXI_CLK_ENA_DISABLE_FVAL                                  0x0
+#define HWIO_GCC_RPM_CLOCK_BRANCH_ENA_VOTE_1_PCIE_SLV_AXI_CLK_ENA_ENABLE_FVAL                                   0x1
+
+#define HWIO_GCC_RPM_CLOCK_SLEEP_ENA_VOTE_1_ADDR                                                         (GCC_CLK_CTL_REG_REG_BASE      + 0x0005c014)
+#define HWIO_GCC_RPM_CLOCK_SLEEP_ENA_VOTE_1_PHYS                                                         (GCC_CLK_CTL_REG_REG_BASE_PHYS + 0x0005c014)
+#define HWIO_GCC_RPM_CLOCK_SLEEP_ENA_VOTE_1_OFFS                                                         (GCC_CLK_CTL_REG_REG_BASE_OFFS + 0x0005c014)
+#define HWIO_GCC_RPM_CLOCK_SLEEP_ENA_VOTE_1_RMSK                                                               0xff
+#define HWIO_GCC_RPM_CLOCK_SLEEP_ENA_VOTE_1_ATTR                                                                0x3
+#define HWIO_GCC_RPM_CLOCK_SLEEP_ENA_VOTE_1_IN          \
+        in_dword_masked(HWIO_GCC_RPM_CLOCK_SLEEP_ENA_VOTE_1_ADDR, HWIO_GCC_RPM_CLOCK_SLEEP_ENA_VOTE_1_RMSK)
+#define HWIO_GCC_RPM_CLOCK_SLEEP_ENA_VOTE_1_INM(m)      \
+        in_dword_masked(HWIO_GCC_RPM_CLOCK_SLEEP_ENA_VOTE_1_ADDR, m)
+#define HWIO_GCC_RPM_CLOCK_SLEEP_ENA_VOTE_1_OUT(v)      \
+        out_dword(HWIO_GCC_RPM_CLOCK_SLEEP_ENA_VOTE_1_ADDR,v)
+#define HWIO_GCC_RPM_CLOCK_SLEEP_ENA_VOTE_1_OUTM(m,v) \
+        out_dword_masked_ns(HWIO_GCC_RPM_CLOCK_SLEEP_ENA_VOTE_1_ADDR,m,v,HWIO_GCC_RPM_CLOCK_SLEEP_ENA_VOTE_1_IN)
+#define HWIO_GCC_RPM_CLOCK_SLEEP_ENA_VOTE_1_PCIE_RCHNG_PHY_CLK_SLEEP_ENA_BMSK                                  0x80
+#define HWIO_GCC_RPM_CLOCK_SLEEP_ENA_VOTE_1_PCIE_RCHNG_PHY_CLK_SLEEP_ENA_SHFT                                   0x7
+#define HWIO_GCC_RPM_CLOCK_SLEEP_ENA_VOTE_1_PCIE_RCHNG_PHY_CLK_SLEEP_ENA_DISABLE_FVAL                           0x0
+#define HWIO_GCC_RPM_CLOCK_SLEEP_ENA_VOTE_1_PCIE_RCHNG_PHY_CLK_SLEEP_ENA_ENABLE_FVAL                            0x1
+#define HWIO_GCC_RPM_CLOCK_SLEEP_ENA_VOTE_1_PCIE_SLEEP_CLK_SLEEP_ENA_BMSK                                      0x40
+#define HWIO_GCC_RPM_CLOCK_SLEEP_ENA_VOTE_1_PCIE_SLEEP_CLK_SLEEP_ENA_SHFT                                       0x6
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+#define HWIO_GCC_RPM_CLOCK_SLEEP_ENA_VOTE_1_PCIE_SLEEP_CLK_SLEEP_ENA_ENABLE_FVAL                                0x1
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+#define HWIO_GCC_RPM_CLOCK_SLEEP_ENA_VOTE_1_PCIE_SLV_Q2A_AXI_CLK_SLEEP_ENA_SHFT                                 0x5
+#define HWIO_GCC_RPM_CLOCK_SLEEP_ENA_VOTE_1_PCIE_SLV_Q2A_AXI_CLK_SLEEP_ENA_DISABLE_FVAL                         0x0
+#define HWIO_GCC_RPM_CLOCK_SLEEP_ENA_VOTE_1_PCIE_SLV_Q2A_AXI_CLK_SLEEP_ENA_ENABLE_FVAL                          0x1
+#define HWIO_GCC_RPM_CLOCK_SLEEP_ENA_VOTE_1_PCIE_PIPE_CLK_SLEEP_ENA_BMSK                                       0x10
+#define HWIO_GCC_RPM_CLOCK_SLEEP_ENA_VOTE_1_PCIE_PIPE_CLK_SLEEP_ENA_SHFT                                        0x4
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+#define HWIO_GCC_RPM_CLOCK_SLEEP_ENA_VOTE_1_PCIE_PIPE_CLK_SLEEP_ENA_ENABLE_FVAL                                 0x1
+#define HWIO_GCC_RPM_CLOCK_SLEEP_ENA_VOTE_1_PCIE_AUX_CLK_SLEEP_ENA_BMSK                                         0x8
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+#define HWIO_GCC_RPM_CLOCK_SLEEP_ENA_VOTE_1_PCIE_AUX_CLK_SLEEP_ENA_ENABLE_FVAL                                  0x1
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+#define HWIO_GCC_RPM_CLOCK_SLEEP_ENA_VOTE_1_PCIE_CFG_AHB_CLK_SLEEP_ENA_SHFT                                     0x2
+#define HWIO_GCC_RPM_CLOCK_SLEEP_ENA_VOTE_1_PCIE_CFG_AHB_CLK_SLEEP_ENA_DISABLE_FVAL                             0x0
+#define HWIO_GCC_RPM_CLOCK_SLEEP_ENA_VOTE_1_PCIE_CFG_AHB_CLK_SLEEP_ENA_ENABLE_FVAL                              0x1
+#define HWIO_GCC_RPM_CLOCK_SLEEP_ENA_VOTE_1_PCIE_MSTR_AXI_CLK_SLEEP_ENA_BMSK                                    0x2
+#define HWIO_GCC_RPM_CLOCK_SLEEP_ENA_VOTE_1_PCIE_MSTR_AXI_CLK_SLEEP_ENA_SHFT                                    0x1
+#define HWIO_GCC_RPM_CLOCK_SLEEP_ENA_VOTE_1_PCIE_MSTR_AXI_CLK_SLEEP_ENA_DISABLE_FVAL                            0x0
+#define HWIO_GCC_RPM_CLOCK_SLEEP_ENA_VOTE_1_PCIE_MSTR_AXI_CLK_SLEEP_ENA_ENABLE_FVAL                             0x1
+#define HWIO_GCC_RPM_CLOCK_SLEEP_ENA_VOTE_1_PCIE_SLV_AXI_CLK_SLEEP_ENA_BMSK                                     0x1
+#define HWIO_GCC_RPM_CLOCK_SLEEP_ENA_VOTE_1_PCIE_SLV_AXI_CLK_SLEEP_ENA_SHFT                                     0x0
+#define HWIO_GCC_RPM_CLOCK_SLEEP_ENA_VOTE_1_PCIE_SLV_AXI_CLK_SLEEP_ENA_DISABLE_FVAL                             0x0
+#define HWIO_GCC_RPM_CLOCK_SLEEP_ENA_VOTE_1_PCIE_SLV_AXI_CLK_SLEEP_ENA_ENABLE_FVAL                              0x1
+
+#define HWIO_GCC_APCS_GPLL_ENA_VOTE_ADDR                                                                 (GCC_CLK_CTL_REG_REG_BASE      + 0x0005d000)
+#define HWIO_GCC_APCS_GPLL_ENA_VOTE_PHYS                                                                 (GCC_CLK_CTL_REG_REG_BASE_PHYS + 0x0005d000)
+#define HWIO_GCC_APCS_GPLL_ENA_VOTE_OFFS                                                                 (GCC_CLK_CTL_REG_REG_BASE_OFFS + 0x0005d000)
+#define HWIO_GCC_APCS_GPLL_ENA_VOTE_RMSK                                                                       0x7f
+#define HWIO_GCC_APCS_GPLL_ENA_VOTE_ATTR                                                                        0x3
+#define HWIO_GCC_APCS_GPLL_ENA_VOTE_IN          \
+        in_dword_masked(HWIO_GCC_APCS_GPLL_ENA_VOTE_ADDR, HWIO_GCC_APCS_GPLL_ENA_VOTE_RMSK)
+#define HWIO_GCC_APCS_GPLL_ENA_VOTE_INM(m)      \
+        in_dword_masked(HWIO_GCC_APCS_GPLL_ENA_VOTE_ADDR, m)
+#define HWIO_GCC_APCS_GPLL_ENA_VOTE_OUT(v)      \
+        out_dword(HWIO_GCC_APCS_GPLL_ENA_VOTE_ADDR,v)
+#define HWIO_GCC_APCS_GPLL_ENA_VOTE_OUTM(m,v) \
+        out_dword_masked_ns(HWIO_GCC_APCS_GPLL_ENA_VOTE_ADDR,m,v,HWIO_GCC_APCS_GPLL_ENA_VOTE_IN)
+#define HWIO_GCC_APCS_GPLL_ENA_VOTE_GPLL6_BMSK                                                                 0x40
+#define HWIO_GCC_APCS_GPLL_ENA_VOTE_GPLL6_SHFT                                                                  0x6
+#define HWIO_GCC_APCS_GPLL_ENA_VOTE_GPLL6_DISABLE_FVAL                                                          0x0
+#define HWIO_GCC_APCS_GPLL_ENA_VOTE_GPLL6_ENABLE_FVAL                                                           0x1
+#define HWIO_GCC_APCS_GPLL_ENA_VOTE_GPLL5_BMSK                                                                 0x20
+#define HWIO_GCC_APCS_GPLL_ENA_VOTE_GPLL5_SHFT                                                                  0x5
+#define HWIO_GCC_APCS_GPLL_ENA_VOTE_GPLL5_DISABLE_FVAL                                                          0x0
+#define HWIO_GCC_APCS_GPLL_ENA_VOTE_GPLL5_ENABLE_FVAL                                                           0x1
+#define HWIO_GCC_APCS_GPLL_ENA_VOTE_GPLL4_BMSK                                                                 0x10
+#define HWIO_GCC_APCS_GPLL_ENA_VOTE_GPLL4_SHFT                                                                  0x4
+#define HWIO_GCC_APCS_GPLL_ENA_VOTE_GPLL4_DISABLE_FVAL                                                          0x0
+#define HWIO_GCC_APCS_GPLL_ENA_VOTE_GPLL4_ENABLE_FVAL                                                           0x1
+#define HWIO_GCC_APCS_GPLL_ENA_VOTE_GPLL3_BMSK                                                                  0x8
+#define HWIO_GCC_APCS_GPLL_ENA_VOTE_GPLL3_SHFT                                                                  0x3
+#define HWIO_GCC_APCS_GPLL_ENA_VOTE_GPLL3_DISABLE_FVAL                                                          0x0
+#define HWIO_GCC_APCS_GPLL_ENA_VOTE_GPLL3_ENABLE_FVAL                                                           0x1
+#define HWIO_GCC_APCS_GPLL_ENA_VOTE_GPLL2_BMSK                                                                  0x4
+#define HWIO_GCC_APCS_GPLL_ENA_VOTE_GPLL2_SHFT                                                                  0x2
+#define HWIO_GCC_APCS_GPLL_ENA_VOTE_GPLL2_DISABLE_FVAL                                                          0x0
+#define HWIO_GCC_APCS_GPLL_ENA_VOTE_GPLL2_ENABLE_FVAL                                                           0x1
+#define HWIO_GCC_APCS_GPLL_ENA_VOTE_GPLL1_BMSK                                                                  0x2
+#define HWIO_GCC_APCS_GPLL_ENA_VOTE_GPLL1_SHFT                                                                  0x1
+#define HWIO_GCC_APCS_GPLL_ENA_VOTE_GPLL1_DISABLE_FVAL                                                          0x0
+#define HWIO_GCC_APCS_GPLL_ENA_VOTE_GPLL1_ENABLE_FVAL                                                           0x1
+#define HWIO_GCC_APCS_GPLL_ENA_VOTE_GPLL0_BMSK                                                                  0x1
+#define HWIO_GCC_APCS_GPLL_ENA_VOTE_GPLL0_SHFT                                                                  0x0
+#define HWIO_GCC_APCS_GPLL_ENA_VOTE_GPLL0_DISABLE_FVAL                                                          0x0
+#define HWIO_GCC_APCS_GPLL_ENA_VOTE_GPLL0_ENABLE_FVAL                                                           0x1
+
+#define HWIO_GCC_APCS_GPLL_SLEEP_ENA_VOTE_ADDR                                                           (GCC_CLK_CTL_REG_REG_BASE      + 0x0005d004)
+#define HWIO_GCC_APCS_GPLL_SLEEP_ENA_VOTE_PHYS                                                           (GCC_CLK_CTL_REG_REG_BASE_PHYS + 0x0005d004)
+#define HWIO_GCC_APCS_GPLL_SLEEP_ENA_VOTE_OFFS                                                           (GCC_CLK_CTL_REG_REG_BASE_OFFS + 0x0005d004)
+#define HWIO_GCC_APCS_GPLL_SLEEP_ENA_VOTE_RMSK                                                                 0x7f
+#define HWIO_GCC_APCS_GPLL_SLEEP_ENA_VOTE_ATTR                                                                  0x3
+#define HWIO_GCC_APCS_GPLL_SLEEP_ENA_VOTE_IN          \
+        in_dword_masked(HWIO_GCC_APCS_GPLL_SLEEP_ENA_VOTE_ADDR, HWIO_GCC_APCS_GPLL_SLEEP_ENA_VOTE_RMSK)
+#define HWIO_GCC_APCS_GPLL_SLEEP_ENA_VOTE_INM(m)      \
+        in_dword_masked(HWIO_GCC_APCS_GPLL_SLEEP_ENA_VOTE_ADDR, m)
+#define HWIO_GCC_APCS_GPLL_SLEEP_ENA_VOTE_OUT(v)      \
+        out_dword(HWIO_GCC_APCS_GPLL_SLEEP_ENA_VOTE_ADDR,v)
+#define HWIO_GCC_APCS_GPLL_SLEEP_ENA_VOTE_OUTM(m,v) \
+        out_dword_masked_ns(HWIO_GCC_APCS_GPLL_SLEEP_ENA_VOTE_ADDR,m,v,HWIO_GCC_APCS_GPLL_SLEEP_ENA_VOTE_IN)
+#define HWIO_GCC_APCS_GPLL_SLEEP_ENA_VOTE_GPLL6_BMSK                                                           0x40
+#define HWIO_GCC_APCS_GPLL_SLEEP_ENA_VOTE_GPLL6_SHFT                                                            0x6
+#define HWIO_GCC_APCS_GPLL_SLEEP_ENA_VOTE_GPLL6_DISABLE_FVAL                                                    0x0
+#define HWIO_GCC_APCS_GPLL_SLEEP_ENA_VOTE_GPLL6_ENABLE_FVAL                                                     0x1
+#define HWIO_GCC_APCS_GPLL_SLEEP_ENA_VOTE_GPLL5_BMSK                                                           0x20
+#define HWIO_GCC_APCS_GPLL_SLEEP_ENA_VOTE_GPLL5_SHFT                                                            0x5
+#define HWIO_GCC_APCS_GPLL_SLEEP_ENA_VOTE_GPLL5_DISABLE_FVAL                                                    0x0
+#define HWIO_GCC_APCS_GPLL_SLEEP_ENA_VOTE_GPLL5_ENABLE_FVAL                                                     0x1
+#define HWIO_GCC_APCS_GPLL_SLEEP_ENA_VOTE_GPLL4_BMSK                                                           0x10
+#define HWIO_GCC_APCS_GPLL_SLEEP_ENA_VOTE_GPLL4_SHFT                                                            0x4
+#define HWIO_GCC_APCS_GPLL_SLEEP_ENA_VOTE_GPLL4_DISABLE_FVAL                                                    0x0
+#define HWIO_GCC_APCS_GPLL_SLEEP_ENA_VOTE_GPLL4_ENABLE_FVAL                                                     0x1
+#define HWIO_GCC_APCS_GPLL_SLEEP_ENA_VOTE_GPLL3_BMSK                                                            0x8
+#define HWIO_GCC_APCS_GPLL_SLEEP_ENA_VOTE_GPLL3_SHFT                                                            0x3
+#define HWIO_GCC_APCS_GPLL_SLEEP_ENA_VOTE_GPLL3_DISABLE_FVAL                                                    0x0
+#define HWIO_GCC_APCS_GPLL_SLEEP_ENA_VOTE_GPLL3_ENABLE_FVAL                                                     0x1
+#define HWIO_GCC_APCS_GPLL_SLEEP_ENA_VOTE_GPLL2_BMSK                                                            0x4
+#define HWIO_GCC_APCS_GPLL_SLEEP_ENA_VOTE_GPLL2_SHFT                                                            0x2
+#define HWIO_GCC_APCS_GPLL_SLEEP_ENA_VOTE_GPLL2_DISABLE_FVAL                                                    0x0
+#define HWIO_GCC_APCS_GPLL_SLEEP_ENA_VOTE_GPLL2_ENABLE_FVAL                                                     0x1
+#define HWIO_GCC_APCS_GPLL_SLEEP_ENA_VOTE_GPLL1_BMSK                                                            0x2
+#define HWIO_GCC_APCS_GPLL_SLEEP_ENA_VOTE_GPLL1_SHFT                                                            0x1
+#define HWIO_GCC_APCS_GPLL_SLEEP_ENA_VOTE_GPLL1_DISABLE_FVAL                                                    0x0
+#define HWIO_GCC_APCS_GPLL_SLEEP_ENA_VOTE_GPLL1_ENABLE_FVAL                                                     0x1
+#define HWIO_GCC_APCS_GPLL_SLEEP_ENA_VOTE_GPLL0_BMSK                                                            0x1
+#define HWIO_GCC_APCS_GPLL_SLEEP_ENA_VOTE_GPLL0_SHFT                                                            0x0
+#define HWIO_GCC_APCS_GPLL_SLEEP_ENA_VOTE_GPLL0_DISABLE_FVAL                                                    0x0
+#define HWIO_GCC_APCS_GPLL_SLEEP_ENA_VOTE_GPLL0_ENABLE_FVAL                                                     0x1
+
+#define HWIO_GCC_APCS_CLOCK_BRANCH_ENA_VOTE_ADDR                                                         (GCC_CLK_CTL_REG_REG_BASE      + 0x0005d008)
+#define HWIO_GCC_APCS_CLOCK_BRANCH_ENA_VOTE_PHYS                                                         (GCC_CLK_CTL_REG_REG_BASE_PHYS + 0x0005d008)
+#define HWIO_GCC_APCS_CLOCK_BRANCH_ENA_VOTE_OFFS                                                         (GCC_CLK_CTL_REG_REG_BASE_OFFS + 0x0005d008)
+#define HWIO_GCC_APCS_CLOCK_BRANCH_ENA_VOTE_RMSK                                                          0x162f5ff
+#define HWIO_GCC_APCS_CLOCK_BRANCH_ENA_VOTE_ATTR                                                                0x3
+#define HWIO_GCC_APCS_CLOCK_BRANCH_ENA_VOTE_IN          \
+        in_dword_masked(HWIO_GCC_APCS_CLOCK_BRANCH_ENA_VOTE_ADDR, HWIO_GCC_APCS_CLOCK_BRANCH_ENA_VOTE_RMSK)
+#define HWIO_GCC_APCS_CLOCK_BRANCH_ENA_VOTE_INM(m)      \
+        in_dword_masked(HWIO_GCC_APCS_CLOCK_BRANCH_ENA_VOTE_ADDR, m)
+#define HWIO_GCC_APCS_CLOCK_BRANCH_ENA_VOTE_OUT(v)      \
+        out_dword(HWIO_GCC_APCS_CLOCK_BRANCH_ENA_VOTE_ADDR,v)
+#define HWIO_GCC_APCS_CLOCK_BRANCH_ENA_VOTE_OUTM(m,v) \
+        out_dword_masked_ns(HWIO_GCC_APCS_CLOCK_BRANCH_ENA_VOTE_ADDR,m,v,HWIO_GCC_APCS_CLOCK_BRANCH_ENA_VOTE_IN)
+#define HWIO_GCC_APCS_CLOCK_BRANCH_ENA_VOTE_IMEM_AXI_CLK_ENA_BMSK                                         0x1000000
+#define HWIO_GCC_APCS_CLOCK_BRANCH_ENA_VOTE_IMEM_AXI_CLK_ENA_SHFT                                              0x18
+#define HWIO_GCC_APCS_CLOCK_BRANCH_ENA_VOTE_IMEM_AXI_CLK_ENA_DISABLE_FVAL                                       0x0
+#define HWIO_GCC_APCS_CLOCK_BRANCH_ENA_VOTE_IMEM_AXI_CLK_ENA_ENABLE_FVAL                                        0x1
+#define HWIO_GCC_APCS_CLOCK_BRANCH_ENA_VOTE_CPUSS_GNOC_CLK_ENA_BMSK                                        0x400000
+#define HWIO_GCC_APCS_CLOCK_BRANCH_ENA_VOTE_CPUSS_GNOC_CLK_ENA_SHFT                                            0x16
+#define HWIO_GCC_APCS_CLOCK_BRANCH_ENA_VOTE_CPUSS_GNOC_CLK_ENA_DISABLE_FVAL                                     0x0
+#define HWIO_GCC_APCS_CLOCK_BRANCH_ENA_VOTE_CPUSS_GNOC_CLK_ENA_ENABLE_FVAL                                      0x1
+#define HWIO_GCC_APCS_CLOCK_BRANCH_ENA_VOTE_CPUSS_AHB_CLK_ENA_BMSK                                         0x200000
+#define HWIO_GCC_APCS_CLOCK_BRANCH_ENA_VOTE_CPUSS_AHB_CLK_ENA_SHFT                                             0x15
+#define HWIO_GCC_APCS_CLOCK_BRANCH_ENA_VOTE_CPUSS_AHB_CLK_ENA_DISABLE_FVAL                                      0x0
+#define HWIO_GCC_APCS_CLOCK_BRANCH_ENA_VOTE_CPUSS_AHB_CLK_ENA_ENABLE_FVAL                                       0x1
+#define HWIO_GCC_APCS_CLOCK_BRANCH_ENA_VOTE_MSS_GPLL0_DIV_CLK_SRC_ENA_BMSK                                  0x20000
+#define HWIO_GCC_APCS_CLOCK_BRANCH_ENA_VOTE_MSS_GPLL0_DIV_CLK_SRC_ENA_SHFT                                     0x11
+#define HWIO_GCC_APCS_CLOCK_BRANCH_ENA_VOTE_MSS_GPLL0_DIV_CLK_SRC_ENA_DISABLE_FVAL                              0x0
+#define HWIO_GCC_APCS_CLOCK_BRANCH_ENA_VOTE_MSS_GPLL0_DIV_CLK_SRC_ENA_ENABLE_FVAL                               0x1
+#define HWIO_GCC_APCS_CLOCK_BRANCH_ENA_VOTE_BLSP1_SLEEP_CLK_ENA_BMSK                                         0x8000
+#define HWIO_GCC_APCS_CLOCK_BRANCH_ENA_VOTE_BLSP1_SLEEP_CLK_ENA_SHFT                                            0xf
+#define HWIO_GCC_APCS_CLOCK_BRANCH_ENA_VOTE_BLSP1_SLEEP_CLK_ENA_DISABLE_FVAL                                    0x0
+#define HWIO_GCC_APCS_CLOCK_BRANCH_ENA_VOTE_BLSP1_SLEEP_CLK_ENA_ENABLE_FVAL                                     0x1
+#define HWIO_GCC_APCS_CLOCK_BRANCH_ENA_VOTE_BLSP1_AHB_CLK_ENA_BMSK                                           0x4000
+#define HWIO_GCC_APCS_CLOCK_BRANCH_ENA_VOTE_BLSP1_AHB_CLK_ENA_SHFT                                              0xe
+#define HWIO_GCC_APCS_CLOCK_BRANCH_ENA_VOTE_BLSP1_AHB_CLK_ENA_DISABLE_FVAL                                      0x0
+#define HWIO_GCC_APCS_CLOCK_BRANCH_ENA_VOTE_BLSP1_AHB_CLK_ENA_ENABLE_FVAL                                       0x1
+#define HWIO_GCC_APCS_CLOCK_BRANCH_ENA_VOTE_PRNG_AHB_CLK_ENA_BMSK                                            0x2000
+#define HWIO_GCC_APCS_CLOCK_BRANCH_ENA_VOTE_PRNG_AHB_CLK_ENA_SHFT                                               0xd
+#define HWIO_GCC_APCS_CLOCK_BRANCH_ENA_VOTE_PRNG_AHB_CLK_ENA_DISABLE_FVAL                                       0x0
+#define HWIO_GCC_APCS_CLOCK_BRANCH_ENA_VOTE_PRNG_AHB_CLK_ENA_ENABLE_FVAL                                        0x1
+#define HWIO_GCC_APCS_CLOCK_BRANCH_ENA_VOTE_TLMM_AHB_CLK_ENA_BMSK                                            0x1000
+#define HWIO_GCC_APCS_CLOCK_BRANCH_ENA_VOTE_TLMM_AHB_CLK_ENA_SHFT                                               0xc
+#define HWIO_GCC_APCS_CLOCK_BRANCH_ENA_VOTE_TLMM_AHB_CLK_ENA_DISABLE_FVAL                                       0x0
+#define HWIO_GCC_APCS_CLOCK_BRANCH_ENA_VOTE_TLMM_AHB_CLK_ENA_ENABLE_FVAL                                        0x1
+#define HWIO_GCC_APCS_CLOCK_BRANCH_ENA_VOTE_BOOT_ROM_AHB_CLK_ENA_BMSK                                         0x400
+#define HWIO_GCC_APCS_CLOCK_BRANCH_ENA_VOTE_BOOT_ROM_AHB_CLK_ENA_SHFT                                           0xa
+#define HWIO_GCC_APCS_CLOCK_BRANCH_ENA_VOTE_BOOT_ROM_AHB_CLK_ENA_DISABLE_FVAL                                   0x0
+#define HWIO_GCC_APCS_CLOCK_BRANCH_ENA_VOTE_BOOT_ROM_AHB_CLK_ENA_ENABLE_FVAL                                    0x1
+#define HWIO_GCC_APCS_CLOCK_BRANCH_ENA_VOTE_ULTAUDIO_AHBFABRIC_IXFABRIC_CLK_ENA_BMSK                          0x100
+#define HWIO_GCC_APCS_CLOCK_BRANCH_ENA_VOTE_ULTAUDIO_AHBFABRIC_IXFABRIC_CLK_ENA_SHFT                            0x8
+#define HWIO_GCC_APCS_CLOCK_BRANCH_ENA_VOTE_ULTAUDIO_AHBFABRIC_IXFABRIC_CLK_ENA_DISABLE_FVAL                    0x0
+#define HWIO_GCC_APCS_CLOCK_BRANCH_ENA_VOTE_ULTAUDIO_AHBFABRIC_IXFABRIC_CLK_ENA_ENABLE_FVAL                     0x1
+#define HWIO_GCC_APCS_CLOCK_BRANCH_ENA_VOTE_ULTAUDIO_PCNOC_SWAY_CLK_ENA_BMSK                                   0x80
+#define HWIO_GCC_APCS_CLOCK_BRANCH_ENA_VOTE_ULTAUDIO_PCNOC_SWAY_CLK_ENA_SHFT                                    0x7
+#define HWIO_GCC_APCS_CLOCK_BRANCH_ENA_VOTE_ULTAUDIO_PCNOC_SWAY_CLK_ENA_DISABLE_FVAL                            0x0
+#define HWIO_GCC_APCS_CLOCK_BRANCH_ENA_VOTE_ULTAUDIO_PCNOC_SWAY_CLK_ENA_ENABLE_FVAL                             0x1
+#define HWIO_GCC_APCS_CLOCK_BRANCH_ENA_VOTE_TLMM_CLK_ENA_BMSK                                                  0x40
+#define HWIO_GCC_APCS_CLOCK_BRANCH_ENA_VOTE_TLMM_CLK_ENA_SHFT                                                   0x6
+#define HWIO_GCC_APCS_CLOCK_BRANCH_ENA_VOTE_TLMM_CLK_ENA_DISABLE_FVAL                                           0x0
+#define HWIO_GCC_APCS_CLOCK_BRANCH_ENA_VOTE_TLMM_CLK_ENA_ENABLE_FVAL                                            0x1
+#define HWIO_GCC_APCS_CLOCK_BRANCH_ENA_VOTE_CE1_CLK_ENA_BMSK                                                   0x20
+#define HWIO_GCC_APCS_CLOCK_BRANCH_ENA_VOTE_CE1_CLK_ENA_SHFT                                                    0x5
+#define HWIO_GCC_APCS_CLOCK_BRANCH_ENA_VOTE_CE1_CLK_ENA_DISABLE_FVAL                                            0x0
+#define HWIO_GCC_APCS_CLOCK_BRANCH_ENA_VOTE_CE1_CLK_ENA_ENABLE_FVAL                                             0x1
+#define HWIO_GCC_APCS_CLOCK_BRANCH_ENA_VOTE_CE1_AXI_CLK_ENA_BMSK                                               0x10
+#define HWIO_GCC_APCS_CLOCK_BRANCH_ENA_VOTE_CE1_AXI_CLK_ENA_SHFT                                                0x4
+#define HWIO_GCC_APCS_CLOCK_BRANCH_ENA_VOTE_CE1_AXI_CLK_ENA_DISABLE_FVAL                                        0x0
+#define HWIO_GCC_APCS_CLOCK_BRANCH_ENA_VOTE_CE1_AXI_CLK_ENA_ENABLE_FVAL                                         0x1
+#define HWIO_GCC_APCS_CLOCK_BRANCH_ENA_VOTE_CE1_AHB_CLK_ENA_BMSK                                                0x8
+#define HWIO_GCC_APCS_CLOCK_BRANCH_ENA_VOTE_CE1_AHB_CLK_ENA_SHFT                                                0x3
+#define HWIO_GCC_APCS_CLOCK_BRANCH_ENA_VOTE_CE1_AHB_CLK_ENA_DISABLE_FVAL                                        0x0
+#define HWIO_GCC_APCS_CLOCK_BRANCH_ENA_VOTE_CE1_AHB_CLK_ENA_ENABLE_FVAL                                         0x1
+#define HWIO_GCC_APCS_CLOCK_BRANCH_ENA_VOTE_QDSS_CFG_AHB_CLK_ENA_BMSK                                           0x4
+#define HWIO_GCC_APCS_CLOCK_BRANCH_ENA_VOTE_QDSS_CFG_AHB_CLK_ENA_SHFT                                           0x2
+#define HWIO_GCC_APCS_CLOCK_BRANCH_ENA_VOTE_QDSS_CFG_AHB_CLK_ENA_DISABLE_FVAL                                   0x0
+#define HWIO_GCC_APCS_CLOCK_BRANCH_ENA_VOTE_QDSS_CFG_AHB_CLK_ENA_ENABLE_FVAL                                    0x1
+#define HWIO_GCC_APCS_CLOCK_BRANCH_ENA_VOTE_TCSR_AHB_CLK_ENA_BMSK                                               0x2
+#define HWIO_GCC_APCS_CLOCK_BRANCH_ENA_VOTE_TCSR_AHB_CLK_ENA_SHFT                                               0x1
+#define HWIO_GCC_APCS_CLOCK_BRANCH_ENA_VOTE_TCSR_AHB_CLK_ENA_DISABLE_FVAL                                       0x0
+#define HWIO_GCC_APCS_CLOCK_BRANCH_ENA_VOTE_TCSR_AHB_CLK_ENA_ENABLE_FVAL                                        0x1
+#define HWIO_GCC_APCS_CLOCK_BRANCH_ENA_VOTE_SYS_NOC_CPUSS_AHB_CLK_ENA_BMSK                                      0x1
+#define HWIO_GCC_APCS_CLOCK_BRANCH_ENA_VOTE_SYS_NOC_CPUSS_AHB_CLK_ENA_SHFT                                      0x0
+#define HWIO_GCC_APCS_CLOCK_BRANCH_ENA_VOTE_SYS_NOC_CPUSS_AHB_CLK_ENA_DISABLE_FVAL                              0x0
+#define HWIO_GCC_APCS_CLOCK_BRANCH_ENA_VOTE_SYS_NOC_CPUSS_AHB_CLK_ENA_ENABLE_FVAL                               0x1
+
+#define HWIO_GCC_APCS_CLOCK_SLEEP_ENA_VOTE_ADDR                                                          (GCC_CLK_CTL_REG_REG_BASE      + 0x0005d00c)
+#define HWIO_GCC_APCS_CLOCK_SLEEP_ENA_VOTE_PHYS                                                          (GCC_CLK_CTL_REG_REG_BASE_PHYS + 0x0005d00c)
+#define HWIO_GCC_APCS_CLOCK_SLEEP_ENA_VOTE_OFFS                                                          (GCC_CLK_CTL_REG_REG_BASE_OFFS + 0x0005d00c)
+#define HWIO_GCC_APCS_CLOCK_SLEEP_ENA_VOTE_RMSK                                                           0x162f5ff
+#define HWIO_GCC_APCS_CLOCK_SLEEP_ENA_VOTE_ATTR                                                                 0x3
+#define HWIO_GCC_APCS_CLOCK_SLEEP_ENA_VOTE_IN          \
+        in_dword_masked(HWIO_GCC_APCS_CLOCK_SLEEP_ENA_VOTE_ADDR, HWIO_GCC_APCS_CLOCK_SLEEP_ENA_VOTE_RMSK)
+#define HWIO_GCC_APCS_CLOCK_SLEEP_ENA_VOTE_INM(m)      \
+        in_dword_masked(HWIO_GCC_APCS_CLOCK_SLEEP_ENA_VOTE_ADDR, m)
+#define HWIO_GCC_APCS_CLOCK_SLEEP_ENA_VOTE_OUT(v)      \
+        out_dword(HWIO_GCC_APCS_CLOCK_SLEEP_ENA_VOTE_ADDR,v)
+#define HWIO_GCC_APCS_CLOCK_SLEEP_ENA_VOTE_OUTM(m,v) \
+        out_dword_masked_ns(HWIO_GCC_APCS_CLOCK_SLEEP_ENA_VOTE_ADDR,m,v,HWIO_GCC_APCS_CLOCK_SLEEP_ENA_VOTE_IN)
+#define HWIO_GCC_APCS_CLOCK_SLEEP_ENA_VOTE_IMEM_AXI_CLK_SLEEP_ENA_BMSK                                    0x1000000
+#define HWIO_GCC_APCS_CLOCK_SLEEP_ENA_VOTE_IMEM_AXI_CLK_SLEEP_ENA_SHFT                                         0x18
+#define HWIO_GCC_APCS_CLOCK_SLEEP_ENA_VOTE_IMEM_AXI_CLK_SLEEP_ENA_DISABLE_FVAL                                  0x0
+#define HWIO_GCC_APCS_CLOCK_SLEEP_ENA_VOTE_IMEM_AXI_CLK_SLEEP_ENA_ENABLE_FVAL                                   0x1
+#define HWIO_GCC_APCS_CLOCK_SLEEP_ENA_VOTE_CPUSS_GNOC_CLK_SLEEP_ENA_BMSK                                   0x400000
+#define HWIO_GCC_APCS_CLOCK_SLEEP_ENA_VOTE_CPUSS_GNOC_CLK_SLEEP_ENA_SHFT                                       0x16
+#define HWIO_GCC_APCS_CLOCK_SLEEP_ENA_VOTE_CPUSS_GNOC_CLK_SLEEP_ENA_DISABLE_FVAL                                0x0
+#define HWIO_GCC_APCS_CLOCK_SLEEP_ENA_VOTE_CPUSS_GNOC_CLK_SLEEP_ENA_ENABLE_FVAL                                 0x1
+#define HWIO_GCC_APCS_CLOCK_SLEEP_ENA_VOTE_CPUSS_AHB_CLK_SLEEP_ENA_BMSK                                    0x200000
+#define HWIO_GCC_APCS_CLOCK_SLEEP_ENA_VOTE_CPUSS_AHB_CLK_SLEEP_ENA_SHFT                                        0x15
+#define HWIO_GCC_APCS_CLOCK_SLEEP_ENA_VOTE_CPUSS_AHB_CLK_SLEEP_ENA_DISABLE_FVAL                                 0x0
+#define HWIO_GCC_APCS_CLOCK_SLEEP_ENA_VOTE_CPUSS_AHB_CLK_SLEEP_ENA_ENABLE_FVAL                                  0x1
+#define HWIO_GCC_APCS_CLOCK_SLEEP_ENA_VOTE_MSS_GPLL0_DIV_CLK_SRC_SLEEP_ENA_BMSK                             0x20000
+#define HWIO_GCC_APCS_CLOCK_SLEEP_ENA_VOTE_MSS_GPLL0_DIV_CLK_SRC_SLEEP_ENA_SHFT                                0x11
+#define HWIO_GCC_APCS_CLOCK_SLEEP_ENA_VOTE_MSS_GPLL0_DIV_CLK_SRC_SLEEP_ENA_DISABLE_FVAL                         0x0
+#define HWIO_GCC_APCS_CLOCK_SLEEP_ENA_VOTE_MSS_GPLL0_DIV_CLK_SRC_SLEEP_ENA_ENABLE_FVAL                          0x1
+#define HWIO_GCC_APCS_CLOCK_SLEEP_ENA_VOTE_BLSP1_SLEEP_CLK_SLEEP_ENA_BMSK                                    0x8000
+#define HWIO_GCC_APCS_CLOCK_SLEEP_ENA_VOTE_BLSP1_SLEEP_CLK_SLEEP_ENA_SHFT                                       0xf
+#define HWIO_GCC_APCS_CLOCK_SLEEP_ENA_VOTE_BLSP1_SLEEP_CLK_SLEEP_ENA_DISABLE_FVAL                               0x0
+#define HWIO_GCC_APCS_CLOCK_SLEEP_ENA_VOTE_BLSP1_SLEEP_CLK_SLEEP_ENA_ENABLE_FVAL                                0x1
+#define HWIO_GCC_APCS_CLOCK_SLEEP_ENA_VOTE_BLSP1_AHB_CLK_SLEEP_ENA_BMSK                                      0x4000
+#define HWIO_GCC_APCS_CLOCK_SLEEP_ENA_VOTE_BLSP1_AHB_CLK_SLEEP_ENA_SHFT                                         0xe
+#define HWIO_GCC_APCS_CLOCK_SLEEP_ENA_VOTE_BLSP1_AHB_CLK_SLEEP_ENA_DISABLE_FVAL                                 0x0
+#define HWIO_GCC_APCS_CLOCK_SLEEP_ENA_VOTE_BLSP1_AHB_CLK_SLEEP_ENA_ENABLE_FVAL                                  0x1
+#define HWIO_GCC_APCS_CLOCK_SLEEP_ENA_VOTE_PRNG_AHB_CLK_SLEEP_ENA_BMSK                                       0x2000
+#define HWIO_GCC_APCS_CLOCK_SLEEP_ENA_VOTE_PRNG_AHB_CLK_SLEEP_ENA_SHFT                                          0xd
+#define HWIO_GCC_APCS_CLOCK_SLEEP_ENA_VOTE_PRNG_AHB_CLK_SLEEP_ENA_DISABLE_FVAL                                  0x0
+#define HWIO_GCC_APCS_CLOCK_SLEEP_ENA_VOTE_PRNG_AHB_CLK_SLEEP_ENA_ENABLE_FVAL                                   0x1
+#define HWIO_GCC_APCS_CLOCK_SLEEP_ENA_VOTE_TLMM_AHB_CLK_SLEEP_ENA_BMSK                                       0x1000
+#define HWIO_GCC_APCS_CLOCK_SLEEP_ENA_VOTE_TLMM_AHB_CLK_SLEEP_ENA_SHFT                                          0xc
+#define HWIO_GCC_APCS_CLOCK_SLEEP_ENA_VOTE_TLMM_AHB_CLK_SLEEP_ENA_DISABLE_FVAL                                  0x0
+#define HWIO_GCC_APCS_CLOCK_SLEEP_ENA_VOTE_TLMM_AHB_CLK_SLEEP_ENA_ENABLE_FVAL                                   0x1
+#define HWIO_GCC_APCS_CLOCK_SLEEP_ENA_VOTE_BOOT_ROM_AHB_CLK_SLEEP_ENA_BMSK                                    0x400
+#define HWIO_GCC_APCS_CLOCK_SLEEP_ENA_VOTE_BOOT_ROM_AHB_CLK_SLEEP_ENA_SHFT                                      0xa
+#define HWIO_GCC_APCS_CLOCK_SLEEP_ENA_VOTE_BOOT_ROM_AHB_CLK_SLEEP_ENA_DISABLE_FVAL                              0x0
+#define HWIO_GCC_APCS_CLOCK_SLEEP_ENA_VOTE_BOOT_ROM_AHB_CLK_SLEEP_ENA_ENABLE_FVAL                               0x1
+#define HWIO_GCC_APCS_CLOCK_SLEEP_ENA_VOTE_ULTAUDIO_AHBFABRIC_IXFABRIC_CLK_SLEEP_ENA_BMSK                     0x100
+#define HWIO_GCC_APCS_CLOCK_SLEEP_ENA_VOTE_ULTAUDIO_AHBFABRIC_IXFABRIC_CLK_SLEEP_ENA_SHFT                       0x8
+#define HWIO_GCC_APCS_CLOCK_SLEEP_ENA_VOTE_ULTAUDIO_AHBFABRIC_IXFABRIC_CLK_SLEEP_ENA_DISABLE_FVAL               0x0
+#define HWIO_GCC_APCS_CLOCK_SLEEP_ENA_VOTE_ULTAUDIO_AHBFABRIC_IXFABRIC_CLK_SLEEP_ENA_ENABLE_FVAL                0x1
+#define HWIO_GCC_APCS_CLOCK_SLEEP_ENA_VOTE_ULTAUDIO_PCNOC_SWAY_CLK_SLEEP_ENA_BMSK                              0x80
+#define HWIO_GCC_APCS_CLOCK_SLEEP_ENA_VOTE_ULTAUDIO_PCNOC_SWAY_CLK_SLEEP_ENA_SHFT                               0x7
+#define HWIO_GCC_APCS_CLOCK_SLEEP_ENA_VOTE_ULTAUDIO_PCNOC_SWAY_CLK_SLEEP_ENA_DISABLE_FVAL                       0x0
+#define HWIO_GCC_APCS_CLOCK_SLEEP_ENA_VOTE_ULTAUDIO_PCNOC_SWAY_CLK_SLEEP_ENA_ENABLE_FVAL                        0x1
+#define HWIO_GCC_APCS_CLOCK_SLEEP_ENA_VOTE_TLMM_CLK_SLEEP_ENA_BMSK                                             0x40
+#define HWIO_GCC_APCS_CLOCK_SLEEP_ENA_VOTE_TLMM_CLK_SLEEP_ENA_SHFT                                              0x6
+#define HWIO_GCC_APCS_CLOCK_SLEEP_ENA_VOTE_TLMM_CLK_SLEEP_ENA_DISABLE_FVAL                                      0x0
+#define HWIO_GCC_APCS_CLOCK_SLEEP_ENA_VOTE_TLMM_CLK_SLEEP_ENA_ENABLE_FVAL                                       0x1
+#define HWIO_GCC_APCS_CLOCK_SLEEP_ENA_VOTE_CE1_CLK_SLEEP_ENA_BMSK                                              0x20
+#define HWIO_GCC_APCS_CLOCK_SLEEP_ENA_VOTE_CE1_CLK_SLEEP_ENA_SHFT                                               0x5
+#define HWIO_GCC_APCS_CLOCK_SLEEP_ENA_VOTE_CE1_CLK_SLEEP_ENA_DISABLE_FVAL                                       0x0
+#define HWIO_GCC_APCS_CLOCK_SLEEP_ENA_VOTE_CE1_CLK_SLEEP_ENA_ENABLE_FVAL                                        0x1
+#define HWIO_GCC_APCS_CLOCK_SLEEP_ENA_VOTE_CE1_AXI_CLK_SLEEP_ENA_BMSK                                          0x10
+#define HWIO_GCC_APCS_CLOCK_SLEEP_ENA_VOTE_CE1_AXI_CLK_SLEEP_ENA_SHFT                                           0x4
+#define HWIO_GCC_APCS_CLOCK_SLEEP_ENA_VOTE_CE1_AXI_CLK_SLEEP_ENA_DISABLE_FVAL                                   0x0
+#define HWIO_GCC_APCS_CLOCK_SLEEP_ENA_VOTE_CE1_AXI_CLK_SLEEP_ENA_ENABLE_FVAL                                    0x1
+#define HWIO_GCC_APCS_CLOCK_SLEEP_ENA_VOTE_CE1_AHB_CLK_SLEEP_ENA_BMSK                                           0x8
+#define HWIO_GCC_APCS_CLOCK_SLEEP_ENA_VOTE_CE1_AHB_CLK_SLEEP_ENA_SHFT                                           0x3
+#define HWIO_GCC_APCS_CLOCK_SLEEP_ENA_VOTE_CE1_AHB_CLK_SLEEP_ENA_DISABLE_FVAL                                   0x0
+#define HWIO_GCC_APCS_CLOCK_SLEEP_ENA_VOTE_CE1_AHB_CLK_SLEEP_ENA_ENABLE_FVAL                                    0x1
+#define HWIO_GCC_APCS_CLOCK_SLEEP_ENA_VOTE_QDSS_CFG_AHB_CLK_SLEEP_ENA_BMSK                                      0x4
+#define HWIO_GCC_APCS_CLOCK_SLEEP_ENA_VOTE_QDSS_CFG_AHB_CLK_SLEEP_ENA_SHFT                                      0x2
+#define HWIO_GCC_APCS_CLOCK_SLEEP_ENA_VOTE_QDSS_CFG_AHB_CLK_SLEEP_ENA_DISABLE_FVAL                              0x0
+#define HWIO_GCC_APCS_CLOCK_SLEEP_ENA_VOTE_QDSS_CFG_AHB_CLK_SLEEP_ENA_ENABLE_FVAL                               0x1
+#define HWIO_GCC_APCS_CLOCK_SLEEP_ENA_VOTE_TCSR_AHB_CLK_SLEEP_ENA_BMSK                                          0x2
+#define HWIO_GCC_APCS_CLOCK_SLEEP_ENA_VOTE_TCSR_AHB_CLK_SLEEP_ENA_SHFT                                          0x1
+#define HWIO_GCC_APCS_CLOCK_SLEEP_ENA_VOTE_TCSR_AHB_CLK_SLEEP_ENA_DISABLE_FVAL                                  0x0
+#define HWIO_GCC_APCS_CLOCK_SLEEP_ENA_VOTE_TCSR_AHB_CLK_SLEEP_ENA_ENABLE_FVAL                                   0x1
+#define HWIO_GCC_APCS_CLOCK_SLEEP_ENA_VOTE_SYS_NOC_CPUSS_AHB_CLK_SLEEP_ENA_BMSK                                 0x1
+#define HWIO_GCC_APCS_CLOCK_SLEEP_ENA_VOTE_SYS_NOC_CPUSS_AHB_CLK_SLEEP_ENA_SHFT                                 0x0
+#define HWIO_GCC_APCS_CLOCK_SLEEP_ENA_VOTE_SYS_NOC_CPUSS_AHB_CLK_SLEEP_ENA_DISABLE_FVAL                         0x0
+#define HWIO_GCC_APCS_CLOCK_SLEEP_ENA_VOTE_SYS_NOC_CPUSS_AHB_CLK_SLEEP_ENA_ENABLE_FVAL                          0x1
+
+#define HWIO_GCC_APCS_CLOCK_BRANCH_ENA_VOTE_1_ADDR                                                       (GCC_CLK_CTL_REG_REG_BASE      + 0x0005d010)
+#define HWIO_GCC_APCS_CLOCK_BRANCH_ENA_VOTE_1_PHYS                                                       (GCC_CLK_CTL_REG_REG_BASE_PHYS + 0x0005d010)
+#define HWIO_GCC_APCS_CLOCK_BRANCH_ENA_VOTE_1_OFFS                                                       (GCC_CLK_CTL_REG_REG_BASE_OFFS + 0x0005d010)
+#define HWIO_GCC_APCS_CLOCK_BRANCH_ENA_VOTE_1_RMSK                                                             0xff
+#define HWIO_GCC_APCS_CLOCK_BRANCH_ENA_VOTE_1_ATTR                                                              0x3
+#define HWIO_GCC_APCS_CLOCK_BRANCH_ENA_VOTE_1_IN          \
+        in_dword_masked(HWIO_GCC_APCS_CLOCK_BRANCH_ENA_VOTE_1_ADDR, HWIO_GCC_APCS_CLOCK_BRANCH_ENA_VOTE_1_RMSK)
+#define HWIO_GCC_APCS_CLOCK_BRANCH_ENA_VOTE_1_INM(m)      \
+        in_dword_masked(HWIO_GCC_APCS_CLOCK_BRANCH_ENA_VOTE_1_ADDR, m)
+#define HWIO_GCC_APCS_CLOCK_BRANCH_ENA_VOTE_1_OUT(v)      \
+        out_dword(HWIO_GCC_APCS_CLOCK_BRANCH_ENA_VOTE_1_ADDR,v)
+#define HWIO_GCC_APCS_CLOCK_BRANCH_ENA_VOTE_1_OUTM(m,v) \
+        out_dword_masked_ns(HWIO_GCC_APCS_CLOCK_BRANCH_ENA_VOTE_1_ADDR,m,v,HWIO_GCC_APCS_CLOCK_BRANCH_ENA_VOTE_1_IN)
+#define HWIO_GCC_APCS_CLOCK_BRANCH_ENA_VOTE_1_PCIE_RCHNG_PHY_CLK_ENA_BMSK                                      0x80
+#define HWIO_GCC_APCS_CLOCK_BRANCH_ENA_VOTE_1_PCIE_RCHNG_PHY_CLK_ENA_SHFT                                       0x7
+#define HWIO_GCC_APCS_CLOCK_BRANCH_ENA_VOTE_1_PCIE_RCHNG_PHY_CLK_ENA_DISABLE_FVAL                               0x0
+#define HWIO_GCC_APCS_CLOCK_BRANCH_ENA_VOTE_1_PCIE_RCHNG_PHY_CLK_ENA_ENABLE_FVAL                                0x1
+#define HWIO_GCC_APCS_CLOCK_BRANCH_ENA_VOTE_1_PCIE_SLEEP_CLK_ENA_BMSK                                          0x40
+#define HWIO_GCC_APCS_CLOCK_BRANCH_ENA_VOTE_1_PCIE_SLEEP_CLK_ENA_SHFT                                           0x6
+#define HWIO_GCC_APCS_CLOCK_BRANCH_ENA_VOTE_1_PCIE_SLEEP_CLK_ENA_DISABLE_FVAL                                   0x0
+#define HWIO_GCC_APCS_CLOCK_BRANCH_ENA_VOTE_1_PCIE_SLEEP_CLK_ENA_ENABLE_FVAL                                    0x1
+#define HWIO_GCC_APCS_CLOCK_BRANCH_ENA_VOTE_1_PCIE_SLV_Q2A_AXI_CLK_ENA_BMSK                                    0x20
+#define HWIO_GCC_APCS_CLOCK_BRANCH_ENA_VOTE_1_PCIE_SLV_Q2A_AXI_CLK_ENA_SHFT                                     0x5
+#define HWIO_GCC_APCS_CLOCK_BRANCH_ENA_VOTE_1_PCIE_SLV_Q2A_AXI_CLK_ENA_DISABLE_FVAL                             0x0
+#define HWIO_GCC_APCS_CLOCK_BRANCH_ENA_VOTE_1_PCIE_SLV_Q2A_AXI_CLK_ENA_ENABLE_FVAL                              0x1
+#define HWIO_GCC_APCS_CLOCK_BRANCH_ENA_VOTE_1_PCIE_PIPE_CLK_ENA_BMSK                                           0x10
+#define HWIO_GCC_APCS_CLOCK_BRANCH_ENA_VOTE_1_PCIE_PIPE_CLK_ENA_SHFT                                            0x4
+#define HWIO_GCC_APCS_CLOCK_BRANCH_ENA_VOTE_1_PCIE_PIPE_CLK_ENA_DISABLE_FVAL                                    0x0
+#define HWIO_GCC_APCS_CLOCK_BRANCH_ENA_VOTE_1_PCIE_PIPE_CLK_ENA_ENABLE_FVAL                                     0x1
+#define HWIO_GCC_APCS_CLOCK_BRANCH_ENA_VOTE_1_PCIE_AUX_CLK_ENA_BMSK                                             0x8
+#define HWIO_GCC_APCS_CLOCK_BRANCH_ENA_VOTE_1_PCIE_AUX_CLK_ENA_SHFT                                             0x3
+#define HWIO_GCC_APCS_CLOCK_BRANCH_ENA_VOTE_1_PCIE_AUX_CLK_ENA_DISABLE_FVAL                                     0x0
+#define HWIO_GCC_APCS_CLOCK_BRANCH_ENA_VOTE_1_PCIE_AUX_CLK_ENA_ENABLE_FVAL                                      0x1
+#define HWIO_GCC_APCS_CLOCK_BRANCH_ENA_VOTE_1_PCIE_CFG_AHB_CLK_ENA_BMSK                                         0x4
+#define HWIO_GCC_APCS_CLOCK_BRANCH_ENA_VOTE_1_PCIE_CFG_AHB_CLK_ENA_SHFT                                         0x2
+#define HWIO_GCC_APCS_CLOCK_BRANCH_ENA_VOTE_1_PCIE_CFG_AHB_CLK_ENA_DISABLE_FVAL                                 0x0
+#define HWIO_GCC_APCS_CLOCK_BRANCH_ENA_VOTE_1_PCIE_CFG_AHB_CLK_ENA_ENABLE_FVAL                                  0x1
+#define HWIO_GCC_APCS_CLOCK_BRANCH_ENA_VOTE_1_PCIE_MSTR_AXI_CLK_ENA_BMSK                                        0x2
+#define HWIO_GCC_APCS_CLOCK_BRANCH_ENA_VOTE_1_PCIE_MSTR_AXI_CLK_ENA_SHFT                                        0x1
+#define HWIO_GCC_APCS_CLOCK_BRANCH_ENA_VOTE_1_PCIE_MSTR_AXI_CLK_ENA_DISABLE_FVAL                                0x0
+#define HWIO_GCC_APCS_CLOCK_BRANCH_ENA_VOTE_1_PCIE_MSTR_AXI_CLK_ENA_ENABLE_FVAL                                 0x1
+#define HWIO_GCC_APCS_CLOCK_BRANCH_ENA_VOTE_1_PCIE_SLV_AXI_CLK_ENA_BMSK                                         0x1
+#define HWIO_GCC_APCS_CLOCK_BRANCH_ENA_VOTE_1_PCIE_SLV_AXI_CLK_ENA_SHFT                                         0x0
+#define HWIO_GCC_APCS_CLOCK_BRANCH_ENA_VOTE_1_PCIE_SLV_AXI_CLK_ENA_DISABLE_FVAL                                 0x0
+#define HWIO_GCC_APCS_CLOCK_BRANCH_ENA_VOTE_1_PCIE_SLV_AXI_CLK_ENA_ENABLE_FVAL                                  0x1
+
+#define HWIO_GCC_APCS_CLOCK_SLEEP_ENA_VOTE_1_ADDR                                                        (GCC_CLK_CTL_REG_REG_BASE      + 0x0005d014)
+#define HWIO_GCC_APCS_CLOCK_SLEEP_ENA_VOTE_1_PHYS                                                        (GCC_CLK_CTL_REG_REG_BASE_PHYS + 0x0005d014)
+#define HWIO_GCC_APCS_CLOCK_SLEEP_ENA_VOTE_1_OFFS                                                        (GCC_CLK_CTL_REG_REG_BASE_OFFS + 0x0005d014)
+#define HWIO_GCC_APCS_CLOCK_SLEEP_ENA_VOTE_1_RMSK                                                              0xff
+#define HWIO_GCC_APCS_CLOCK_SLEEP_ENA_VOTE_1_ATTR                                                               0x3
+#define HWIO_GCC_APCS_CLOCK_SLEEP_ENA_VOTE_1_IN          \
+        in_dword_masked(HWIO_GCC_APCS_CLOCK_SLEEP_ENA_VOTE_1_ADDR, HWIO_GCC_APCS_CLOCK_SLEEP_ENA_VOTE_1_RMSK)
+#define HWIO_GCC_APCS_CLOCK_SLEEP_ENA_VOTE_1_INM(m)      \
+        in_dword_masked(HWIO_GCC_APCS_CLOCK_SLEEP_ENA_VOTE_1_ADDR, m)
+#define HWIO_GCC_APCS_CLOCK_SLEEP_ENA_VOTE_1_OUT(v)      \
+        out_dword(HWIO_GCC_APCS_CLOCK_SLEEP_ENA_VOTE_1_ADDR,v)
+#define HWIO_GCC_APCS_CLOCK_SLEEP_ENA_VOTE_1_OUTM(m,v) \
+        out_dword_masked_ns(HWIO_GCC_APCS_CLOCK_SLEEP_ENA_VOTE_1_ADDR,m,v,HWIO_GCC_APCS_CLOCK_SLEEP_ENA_VOTE_1_IN)
+#define HWIO_GCC_APCS_CLOCK_SLEEP_ENA_VOTE_1_PCIE_RCHNG_PHY_CLK_SLEEP_ENA_BMSK                                 0x80
+#define HWIO_GCC_APCS_CLOCK_SLEEP_ENA_VOTE_1_PCIE_RCHNG_PHY_CLK_SLEEP_ENA_SHFT                                  0x7
+#define HWIO_GCC_APCS_CLOCK_SLEEP_ENA_VOTE_1_PCIE_RCHNG_PHY_CLK_SLEEP_ENA_DISABLE_FVAL                          0x0
+#define HWIO_GCC_APCS_CLOCK_SLEEP_ENA_VOTE_1_PCIE_RCHNG_PHY_CLK_SLEEP_ENA_ENABLE_FVAL                           0x1
+#define HWIO_GCC_APCS_CLOCK_SLEEP_ENA_VOTE_1_PCIE_SLEEP_CLK_SLEEP_ENA_BMSK                                     0x40
+#define HWIO_GCC_APCS_CLOCK_SLEEP_ENA_VOTE_1_PCIE_SLEEP_CLK_SLEEP_ENA_SHFT                                      0x6
+#define HWIO_GCC_APCS_CLOCK_SLEEP_ENA_VOTE_1_PCIE_SLEEP_CLK_SLEEP_ENA_DISABLE_FVAL                              0x0
+#define HWIO_GCC_APCS_CLOCK_SLEEP_ENA_VOTE_1_PCIE_SLEEP_CLK_SLEEP_ENA_ENABLE_FVAL                               0x1
+#define HWIO_GCC_APCS_CLOCK_SLEEP_ENA_VOTE_1_PCIE_SLV_Q2A_AXI_CLK_SLEEP_ENA_BMSK                               0x20
+#define HWIO_GCC_APCS_CLOCK_SLEEP_ENA_VOTE_1_PCIE_SLV_Q2A_AXI_CLK_SLEEP_ENA_SHFT                                0x5
+#define HWIO_GCC_APCS_CLOCK_SLEEP_ENA_VOTE_1_PCIE_SLV_Q2A_AXI_CLK_SLEEP_ENA_DISABLE_FVAL                        0x0
+#define HWIO_GCC_APCS_CLOCK_SLEEP_ENA_VOTE_1_PCIE_SLV_Q2A_AXI_CLK_SLEEP_ENA_ENABLE_FVAL                         0x1
+#define HWIO_GCC_APCS_CLOCK_SLEEP_ENA_VOTE_1_PCIE_PIPE_CLK_SLEEP_ENA_BMSK                                      0x10
+#define HWIO_GCC_APCS_CLOCK_SLEEP_ENA_VOTE_1_PCIE_PIPE_CLK_SLEEP_ENA_SHFT                                       0x4
+#define HWIO_GCC_APCS_CLOCK_SLEEP_ENA_VOTE_1_PCIE_PIPE_CLK_SLEEP_ENA_DISABLE_FVAL                               0x0
+#define HWIO_GCC_APCS_CLOCK_SLEEP_ENA_VOTE_1_PCIE_PIPE_CLK_SLEEP_ENA_ENABLE_FVAL                                0x1
+#define HWIO_GCC_APCS_CLOCK_SLEEP_ENA_VOTE_1_PCIE_AUX_CLK_SLEEP_ENA_BMSK                                        0x8
+#define HWIO_GCC_APCS_CLOCK_SLEEP_ENA_VOTE_1_PCIE_AUX_CLK_SLEEP_ENA_SHFT                                        0x3
+#define HWIO_GCC_APCS_CLOCK_SLEEP_ENA_VOTE_1_PCIE_AUX_CLK_SLEEP_ENA_DISABLE_FVAL                                0x0
+#define HWIO_GCC_APCS_CLOCK_SLEEP_ENA_VOTE_1_PCIE_AUX_CLK_SLEEP_ENA_ENABLE_FVAL                                 0x1
+#define HWIO_GCC_APCS_CLOCK_SLEEP_ENA_VOTE_1_PCIE_CFG_AHB_CLK_SLEEP_ENA_BMSK                                    0x4
+#define HWIO_GCC_APCS_CLOCK_SLEEP_ENA_VOTE_1_PCIE_CFG_AHB_CLK_SLEEP_ENA_SHFT                                    0x2
+#define HWIO_GCC_APCS_CLOCK_SLEEP_ENA_VOTE_1_PCIE_CFG_AHB_CLK_SLEEP_ENA_DISABLE_FVAL                            0x0
+#define HWIO_GCC_APCS_CLOCK_SLEEP_ENA_VOTE_1_PCIE_CFG_AHB_CLK_SLEEP_ENA_ENABLE_FVAL                             0x1
+#define HWIO_GCC_APCS_CLOCK_SLEEP_ENA_VOTE_1_PCIE_MSTR_AXI_CLK_SLEEP_ENA_BMSK                                   0x2
+#define HWIO_GCC_APCS_CLOCK_SLEEP_ENA_VOTE_1_PCIE_MSTR_AXI_CLK_SLEEP_ENA_SHFT                                   0x1
+#define HWIO_GCC_APCS_CLOCK_SLEEP_ENA_VOTE_1_PCIE_MSTR_AXI_CLK_SLEEP_ENA_DISABLE_FVAL                           0x0
+#define HWIO_GCC_APCS_CLOCK_SLEEP_ENA_VOTE_1_PCIE_MSTR_AXI_CLK_SLEEP_ENA_ENABLE_FVAL                            0x1
+#define HWIO_GCC_APCS_CLOCK_SLEEP_ENA_VOTE_1_PCIE_SLV_AXI_CLK_SLEEP_ENA_BMSK                                    0x1
+#define HWIO_GCC_APCS_CLOCK_SLEEP_ENA_VOTE_1_PCIE_SLV_AXI_CLK_SLEEP_ENA_SHFT                                    0x0
+#define HWIO_GCC_APCS_CLOCK_SLEEP_ENA_VOTE_1_PCIE_SLV_AXI_CLK_SLEEP_ENA_DISABLE_FVAL                            0x0
+#define HWIO_GCC_APCS_CLOCK_SLEEP_ENA_VOTE_1_PCIE_SLV_AXI_CLK_SLEEP_ENA_ENABLE_FVAL                             0x1
+
+#define HWIO_GCC_APCS_TZ_GPLL_ENA_VOTE_ADDR                                                              (GCC_CLK_CTL_REG_REG_BASE      + 0x0005e000)
+#define HWIO_GCC_APCS_TZ_GPLL_ENA_VOTE_PHYS                                                              (GCC_CLK_CTL_REG_REG_BASE_PHYS + 0x0005e000)
+#define HWIO_GCC_APCS_TZ_GPLL_ENA_VOTE_OFFS                                                              (GCC_CLK_CTL_REG_REG_BASE_OFFS + 0x0005e000)
+#define HWIO_GCC_APCS_TZ_GPLL_ENA_VOTE_RMSK                                                                    0x7f
+#define HWIO_GCC_APCS_TZ_GPLL_ENA_VOTE_ATTR                                                                     0x3
+#define HWIO_GCC_APCS_TZ_GPLL_ENA_VOTE_IN          \
+        in_dword_masked(HWIO_GCC_APCS_TZ_GPLL_ENA_VOTE_ADDR, HWIO_GCC_APCS_TZ_GPLL_ENA_VOTE_RMSK)
+#define HWIO_GCC_APCS_TZ_GPLL_ENA_VOTE_INM(m)      \
+        in_dword_masked(HWIO_GCC_APCS_TZ_GPLL_ENA_VOTE_ADDR, m)
+#define HWIO_GCC_APCS_TZ_GPLL_ENA_VOTE_OUT(v)      \
+        out_dword(HWIO_GCC_APCS_TZ_GPLL_ENA_VOTE_ADDR,v)
+#define HWIO_GCC_APCS_TZ_GPLL_ENA_VOTE_OUTM(m,v) \
+        out_dword_masked_ns(HWIO_GCC_APCS_TZ_GPLL_ENA_VOTE_ADDR,m,v,HWIO_GCC_APCS_TZ_GPLL_ENA_VOTE_IN)
+#define HWIO_GCC_APCS_TZ_GPLL_ENA_VOTE_GPLL6_BMSK                                                              0x40
+#define HWIO_GCC_APCS_TZ_GPLL_ENA_VOTE_GPLL6_SHFT                                                               0x6
+#define HWIO_GCC_APCS_TZ_GPLL_ENA_VOTE_GPLL6_DISABLE_FVAL                                                       0x0
+#define HWIO_GCC_APCS_TZ_GPLL_ENA_VOTE_GPLL6_ENABLE_FVAL                                                        0x1
+#define HWIO_GCC_APCS_TZ_GPLL_ENA_VOTE_GPLL5_BMSK                                                              0x20
+#define HWIO_GCC_APCS_TZ_GPLL_ENA_VOTE_GPLL5_SHFT                                                               0x5
+#define HWIO_GCC_APCS_TZ_GPLL_ENA_VOTE_GPLL5_DISABLE_FVAL                                                       0x0
+#define HWIO_GCC_APCS_TZ_GPLL_ENA_VOTE_GPLL5_ENABLE_FVAL                                                        0x1
+#define HWIO_GCC_APCS_TZ_GPLL_ENA_VOTE_GPLL4_BMSK                                                              0x10
+#define HWIO_GCC_APCS_TZ_GPLL_ENA_VOTE_GPLL4_SHFT                                                               0x4
+#define HWIO_GCC_APCS_TZ_GPLL_ENA_VOTE_GPLL4_DISABLE_FVAL                                                       0x0
+#define HWIO_GCC_APCS_TZ_GPLL_ENA_VOTE_GPLL4_ENABLE_FVAL                                                        0x1
+#define HWIO_GCC_APCS_TZ_GPLL_ENA_VOTE_GPLL3_BMSK                                                               0x8
+#define HWIO_GCC_APCS_TZ_GPLL_ENA_VOTE_GPLL3_SHFT                                                               0x3
+#define HWIO_GCC_APCS_TZ_GPLL_ENA_VOTE_GPLL3_DISABLE_FVAL                                                       0x0
+#define HWIO_GCC_APCS_TZ_GPLL_ENA_VOTE_GPLL3_ENABLE_FVAL                                                        0x1
+#define HWIO_GCC_APCS_TZ_GPLL_ENA_VOTE_GPLL2_BMSK                                                               0x4
+#define HWIO_GCC_APCS_TZ_GPLL_ENA_VOTE_GPLL2_SHFT                                                               0x2
+#define HWIO_GCC_APCS_TZ_GPLL_ENA_VOTE_GPLL2_DISABLE_FVAL                                                       0x0
+#define HWIO_GCC_APCS_TZ_GPLL_ENA_VOTE_GPLL2_ENABLE_FVAL                                                        0x1
+#define HWIO_GCC_APCS_TZ_GPLL_ENA_VOTE_GPLL1_BMSK                                                               0x2
+#define HWIO_GCC_APCS_TZ_GPLL_ENA_VOTE_GPLL1_SHFT                                                               0x1
+#define HWIO_GCC_APCS_TZ_GPLL_ENA_VOTE_GPLL1_DISABLE_FVAL                                                       0x0
+#define HWIO_GCC_APCS_TZ_GPLL_ENA_VOTE_GPLL1_ENABLE_FVAL                                                        0x1
+#define HWIO_GCC_APCS_TZ_GPLL_ENA_VOTE_GPLL0_BMSK                                                               0x1
+#define HWIO_GCC_APCS_TZ_GPLL_ENA_VOTE_GPLL0_SHFT                                                               0x0
+#define HWIO_GCC_APCS_TZ_GPLL_ENA_VOTE_GPLL0_DISABLE_FVAL                                                       0x0
+#define HWIO_GCC_APCS_TZ_GPLL_ENA_VOTE_GPLL0_ENABLE_FVAL                                                        0x1
+
+#define HWIO_GCC_APCS_TZ_GPLL_SLEEP_ENA_VOTE_ADDR                                                        (GCC_CLK_CTL_REG_REG_BASE      + 0x0005e004)
+#define HWIO_GCC_APCS_TZ_GPLL_SLEEP_ENA_VOTE_PHYS                                                        (GCC_CLK_CTL_REG_REG_BASE_PHYS + 0x0005e004)
+#define HWIO_GCC_APCS_TZ_GPLL_SLEEP_ENA_VOTE_OFFS                                                        (GCC_CLK_CTL_REG_REG_BASE_OFFS + 0x0005e004)
+#define HWIO_GCC_APCS_TZ_GPLL_SLEEP_ENA_VOTE_RMSK                                                              0x7f
+#define HWIO_GCC_APCS_TZ_GPLL_SLEEP_ENA_VOTE_ATTR                                                               0x3
+#define HWIO_GCC_APCS_TZ_GPLL_SLEEP_ENA_VOTE_IN          \
+        in_dword_masked(HWIO_GCC_APCS_TZ_GPLL_SLEEP_ENA_VOTE_ADDR, HWIO_GCC_APCS_TZ_GPLL_SLEEP_ENA_VOTE_RMSK)
+#define HWIO_GCC_APCS_TZ_GPLL_SLEEP_ENA_VOTE_INM(m)      \
+        in_dword_masked(HWIO_GCC_APCS_TZ_GPLL_SLEEP_ENA_VOTE_ADDR, m)
+#define HWIO_GCC_APCS_TZ_GPLL_SLEEP_ENA_VOTE_OUT(v)      \
+        out_dword(HWIO_GCC_APCS_TZ_GPLL_SLEEP_ENA_VOTE_ADDR,v)
+#define HWIO_GCC_APCS_TZ_GPLL_SLEEP_ENA_VOTE_OUTM(m,v) \
+        out_dword_masked_ns(HWIO_GCC_APCS_TZ_GPLL_SLEEP_ENA_VOTE_ADDR,m,v,HWIO_GCC_APCS_TZ_GPLL_SLEEP_ENA_VOTE_IN)
+#define HWIO_GCC_APCS_TZ_GPLL_SLEEP_ENA_VOTE_GPLL6_BMSK                                                        0x40
+#define HWIO_GCC_APCS_TZ_GPLL_SLEEP_ENA_VOTE_GPLL6_SHFT                                                         0x6
+#define HWIO_GCC_APCS_TZ_GPLL_SLEEP_ENA_VOTE_GPLL6_DISABLE_FVAL                                                 0x0
+#define HWIO_GCC_APCS_TZ_GPLL_SLEEP_ENA_VOTE_GPLL6_ENABLE_FVAL                                                  0x1
+#define HWIO_GCC_APCS_TZ_GPLL_SLEEP_ENA_VOTE_GPLL5_BMSK                                                        0x20
+#define HWIO_GCC_APCS_TZ_GPLL_SLEEP_ENA_VOTE_GPLL5_SHFT                                                         0x5
+#define HWIO_GCC_APCS_TZ_GPLL_SLEEP_ENA_VOTE_GPLL5_DISABLE_FVAL                                                 0x0
+#define HWIO_GCC_APCS_TZ_GPLL_SLEEP_ENA_VOTE_GPLL5_ENABLE_FVAL                                                  0x1
+#define HWIO_GCC_APCS_TZ_GPLL_SLEEP_ENA_VOTE_GPLL4_BMSK                                                        0x10
+#define HWIO_GCC_APCS_TZ_GPLL_SLEEP_ENA_VOTE_GPLL4_SHFT                                                         0x4
+#define HWIO_GCC_APCS_TZ_GPLL_SLEEP_ENA_VOTE_GPLL4_DISABLE_FVAL                                                 0x0
+#define HWIO_GCC_APCS_TZ_GPLL_SLEEP_ENA_VOTE_GPLL4_ENABLE_FVAL                                                  0x1
+#define HWIO_GCC_APCS_TZ_GPLL_SLEEP_ENA_VOTE_GPLL3_BMSK                                                         0x8
+#define HWIO_GCC_APCS_TZ_GPLL_SLEEP_ENA_VOTE_GPLL3_SHFT                                                         0x3
+#define HWIO_GCC_APCS_TZ_GPLL_SLEEP_ENA_VOTE_GPLL3_DISABLE_FVAL                                                 0x0
+#define HWIO_GCC_APCS_TZ_GPLL_SLEEP_ENA_VOTE_GPLL3_ENABLE_FVAL                                                  0x1
+#define HWIO_GCC_APCS_TZ_GPLL_SLEEP_ENA_VOTE_GPLL2_BMSK                                                         0x4
+#define HWIO_GCC_APCS_TZ_GPLL_SLEEP_ENA_VOTE_GPLL2_SHFT                                                         0x2
+#define HWIO_GCC_APCS_TZ_GPLL_SLEEP_ENA_VOTE_GPLL2_DISABLE_FVAL                                                 0x0
+#define HWIO_GCC_APCS_TZ_GPLL_SLEEP_ENA_VOTE_GPLL2_ENABLE_FVAL                                                  0x1
+#define HWIO_GCC_APCS_TZ_GPLL_SLEEP_ENA_VOTE_GPLL1_BMSK                                                         0x2
+#define HWIO_GCC_APCS_TZ_GPLL_SLEEP_ENA_VOTE_GPLL1_SHFT                                                         0x1
+#define HWIO_GCC_APCS_TZ_GPLL_SLEEP_ENA_VOTE_GPLL1_DISABLE_FVAL                                                 0x0
+#define HWIO_GCC_APCS_TZ_GPLL_SLEEP_ENA_VOTE_GPLL1_ENABLE_FVAL                                                  0x1
+#define HWIO_GCC_APCS_TZ_GPLL_SLEEP_ENA_VOTE_GPLL0_BMSK                                                         0x1
+#define HWIO_GCC_APCS_TZ_GPLL_SLEEP_ENA_VOTE_GPLL0_SHFT                                                         0x0
+#define HWIO_GCC_APCS_TZ_GPLL_SLEEP_ENA_VOTE_GPLL0_DISABLE_FVAL                                                 0x0
+#define HWIO_GCC_APCS_TZ_GPLL_SLEEP_ENA_VOTE_GPLL0_ENABLE_FVAL                                                  0x1
+
+#define HWIO_GCC_APCS_TZ_CLOCK_BRANCH_ENA_VOTE_ADDR                                                      (GCC_CLK_CTL_REG_REG_BASE      + 0x0005e008)
+#define HWIO_GCC_APCS_TZ_CLOCK_BRANCH_ENA_VOTE_PHYS                                                      (GCC_CLK_CTL_REG_REG_BASE_PHYS + 0x0005e008)
+#define HWIO_GCC_APCS_TZ_CLOCK_BRANCH_ENA_VOTE_OFFS                                                      (GCC_CLK_CTL_REG_REG_BASE_OFFS + 0x0005e008)
+#define HWIO_GCC_APCS_TZ_CLOCK_BRANCH_ENA_VOTE_RMSK                                                       0x162f5ff
+#define HWIO_GCC_APCS_TZ_CLOCK_BRANCH_ENA_VOTE_ATTR                                                             0x3
+#define HWIO_GCC_APCS_TZ_CLOCK_BRANCH_ENA_VOTE_IN          \
+        in_dword_masked(HWIO_GCC_APCS_TZ_CLOCK_BRANCH_ENA_VOTE_ADDR, HWIO_GCC_APCS_TZ_CLOCK_BRANCH_ENA_VOTE_RMSK)
+#define HWIO_GCC_APCS_TZ_CLOCK_BRANCH_ENA_VOTE_INM(m)      \
+        in_dword_masked(HWIO_GCC_APCS_TZ_CLOCK_BRANCH_ENA_VOTE_ADDR, m)
+#define HWIO_GCC_APCS_TZ_CLOCK_BRANCH_ENA_VOTE_OUT(v)      \
+        out_dword(HWIO_GCC_APCS_TZ_CLOCK_BRANCH_ENA_VOTE_ADDR,v)
+#define HWIO_GCC_APCS_TZ_CLOCK_BRANCH_ENA_VOTE_OUTM(m,v) \
+        out_dword_masked_ns(HWIO_GCC_APCS_TZ_CLOCK_BRANCH_ENA_VOTE_ADDR,m,v,HWIO_GCC_APCS_TZ_CLOCK_BRANCH_ENA_VOTE_IN)
+#define HWIO_GCC_APCS_TZ_CLOCK_BRANCH_ENA_VOTE_IMEM_AXI_CLK_ENA_BMSK                                      0x1000000
+#define HWIO_GCC_APCS_TZ_CLOCK_BRANCH_ENA_VOTE_IMEM_AXI_CLK_ENA_SHFT                                           0x18
+#define HWIO_GCC_APCS_TZ_CLOCK_BRANCH_ENA_VOTE_IMEM_AXI_CLK_ENA_DISABLE_FVAL                                    0x0
+#define HWIO_GCC_APCS_TZ_CLOCK_BRANCH_ENA_VOTE_IMEM_AXI_CLK_ENA_ENABLE_FVAL                                     0x1
+#define HWIO_GCC_APCS_TZ_CLOCK_BRANCH_ENA_VOTE_CPUSS_GNOC_CLK_ENA_BMSK                                     0x400000
+#define HWIO_GCC_APCS_TZ_CLOCK_BRANCH_ENA_VOTE_CPUSS_GNOC_CLK_ENA_SHFT                                         0x16
+#define HWIO_GCC_APCS_TZ_CLOCK_BRANCH_ENA_VOTE_CPUSS_GNOC_CLK_ENA_DISABLE_FVAL                                  0x0
+#define HWIO_GCC_APCS_TZ_CLOCK_BRANCH_ENA_VOTE_CPUSS_GNOC_CLK_ENA_ENABLE_FVAL                                   0x1
+#define HWIO_GCC_APCS_TZ_CLOCK_BRANCH_ENA_VOTE_CPUSS_AHB_CLK_ENA_BMSK                                      0x200000
+#define HWIO_GCC_APCS_TZ_CLOCK_BRANCH_ENA_VOTE_CPUSS_AHB_CLK_ENA_SHFT                                          0x15
+#define HWIO_GCC_APCS_TZ_CLOCK_BRANCH_ENA_VOTE_CPUSS_AHB_CLK_ENA_DISABLE_FVAL                                   0x0
+#define HWIO_GCC_APCS_TZ_CLOCK_BRANCH_ENA_VOTE_CPUSS_AHB_CLK_ENA_ENABLE_FVAL                                    0x1
+#define HWIO_GCC_APCS_TZ_CLOCK_BRANCH_ENA_VOTE_MSS_GPLL0_DIV_CLK_SRC_ENA_BMSK                               0x20000
+#define HWIO_GCC_APCS_TZ_CLOCK_BRANCH_ENA_VOTE_MSS_GPLL0_DIV_CLK_SRC_ENA_SHFT                                  0x11
+#define HWIO_GCC_APCS_TZ_CLOCK_BRANCH_ENA_VOTE_MSS_GPLL0_DIV_CLK_SRC_ENA_DISABLE_FVAL                           0x0
+#define HWIO_GCC_APCS_TZ_CLOCK_BRANCH_ENA_VOTE_MSS_GPLL0_DIV_CLK_SRC_ENA_ENABLE_FVAL                            0x1
+#define HWIO_GCC_APCS_TZ_CLOCK_BRANCH_ENA_VOTE_BLSP1_SLEEP_CLK_ENA_BMSK                                      0x8000
+#define HWIO_GCC_APCS_TZ_CLOCK_BRANCH_ENA_VOTE_BLSP1_SLEEP_CLK_ENA_SHFT                                         0xf
+#define HWIO_GCC_APCS_TZ_CLOCK_BRANCH_ENA_VOTE_BLSP1_SLEEP_CLK_ENA_DISABLE_FVAL                                 0x0
+#define HWIO_GCC_APCS_TZ_CLOCK_BRANCH_ENA_VOTE_BLSP1_SLEEP_CLK_ENA_ENABLE_FVAL                                  0x1
+#define HWIO_GCC_APCS_TZ_CLOCK_BRANCH_ENA_VOTE_BLSP1_AHB_CLK_ENA_BMSK                                        0x4000
+#define HWIO_GCC_APCS_TZ_CLOCK_BRANCH_ENA_VOTE_BLSP1_AHB_CLK_ENA_SHFT                                           0xe
+#define HWIO_GCC_APCS_TZ_CLOCK_BRANCH_ENA_VOTE_BLSP1_AHB_CLK_ENA_DISABLE_FVAL                                   0x0
+#define HWIO_GCC_APCS_TZ_CLOCK_BRANCH_ENA_VOTE_BLSP1_AHB_CLK_ENA_ENABLE_FVAL                                    0x1
+#define HWIO_GCC_APCS_TZ_CLOCK_BRANCH_ENA_VOTE_PRNG_AHB_CLK_ENA_BMSK                                         0x2000
+#define HWIO_GCC_APCS_TZ_CLOCK_BRANCH_ENA_VOTE_PRNG_AHB_CLK_ENA_SHFT                                            0xd
+#define HWIO_GCC_APCS_TZ_CLOCK_BRANCH_ENA_VOTE_PRNG_AHB_CLK_ENA_DISABLE_FVAL                                    0x0
+#define HWIO_GCC_APCS_TZ_CLOCK_BRANCH_ENA_VOTE_PRNG_AHB_CLK_ENA_ENABLE_FVAL                                     0x1
+#define HWIO_GCC_APCS_TZ_CLOCK_BRANCH_ENA_VOTE_TLMM_AHB_CLK_ENA_BMSK                                         0x1000
+#define HWIO_GCC_APCS_TZ_CLOCK_BRANCH_ENA_VOTE_TLMM_AHB_CLK_ENA_SHFT                                            0xc
+#define HWIO_GCC_APCS_TZ_CLOCK_BRANCH_ENA_VOTE_TLMM_AHB_CLK_ENA_DISABLE_FVAL                                    0x0
+#define HWIO_GCC_APCS_TZ_CLOCK_BRANCH_ENA_VOTE_TLMM_AHB_CLK_ENA_ENABLE_FVAL                                     0x1
+#define HWIO_GCC_APCS_TZ_CLOCK_BRANCH_ENA_VOTE_BOOT_ROM_AHB_CLK_ENA_BMSK                                      0x400
+#define HWIO_GCC_APCS_TZ_CLOCK_BRANCH_ENA_VOTE_BOOT_ROM_AHB_CLK_ENA_SHFT                                        0xa
+#define HWIO_GCC_APCS_TZ_CLOCK_BRANCH_ENA_VOTE_BOOT_ROM_AHB_CLK_ENA_DISABLE_FVAL                                0x0
+#define HWIO_GCC_APCS_TZ_CLOCK_BRANCH_ENA_VOTE_BOOT_ROM_AHB_CLK_ENA_ENABLE_FVAL                                 0x1
+#define HWIO_GCC_APCS_TZ_CLOCK_BRANCH_ENA_VOTE_ULTAUDIO_AHBFABRIC_IXFABRIC_CLK_ENA_BMSK                       0x100
+#define HWIO_GCC_APCS_TZ_CLOCK_BRANCH_ENA_VOTE_ULTAUDIO_AHBFABRIC_IXFABRIC_CLK_ENA_SHFT                         0x8
+#define HWIO_GCC_APCS_TZ_CLOCK_BRANCH_ENA_VOTE_ULTAUDIO_AHBFABRIC_IXFABRIC_CLK_ENA_DISABLE_FVAL                 0x0
+#define HWIO_GCC_APCS_TZ_CLOCK_BRANCH_ENA_VOTE_ULTAUDIO_AHBFABRIC_IXFABRIC_CLK_ENA_ENABLE_FVAL                  0x1
+#define HWIO_GCC_APCS_TZ_CLOCK_BRANCH_ENA_VOTE_ULTAUDIO_PCNOC_SWAY_CLK_ENA_BMSK                                0x80
+#define HWIO_GCC_APCS_TZ_CLOCK_BRANCH_ENA_VOTE_ULTAUDIO_PCNOC_SWAY_CLK_ENA_SHFT                                 0x7
+#define HWIO_GCC_APCS_TZ_CLOCK_BRANCH_ENA_VOTE_ULTAUDIO_PCNOC_SWAY_CLK_ENA_DISABLE_FVAL                         0x0
+#define HWIO_GCC_APCS_TZ_CLOCK_BRANCH_ENA_VOTE_ULTAUDIO_PCNOC_SWAY_CLK_ENA_ENABLE_FVAL                          0x1
+#define HWIO_GCC_APCS_TZ_CLOCK_BRANCH_ENA_VOTE_TLMM_CLK_ENA_BMSK                                               0x40
+#define HWIO_GCC_APCS_TZ_CLOCK_BRANCH_ENA_VOTE_TLMM_CLK_ENA_SHFT                                                0x6
+#define HWIO_GCC_APCS_TZ_CLOCK_BRANCH_ENA_VOTE_TLMM_CLK_ENA_DISABLE_FVAL                                        0x0
+#define HWIO_GCC_APCS_TZ_CLOCK_BRANCH_ENA_VOTE_TLMM_CLK_ENA_ENABLE_FVAL                                         0x1
+#define HWIO_GCC_APCS_TZ_CLOCK_BRANCH_ENA_VOTE_CE1_CLK_ENA_BMSK                                                0x20
+#define HWIO_GCC_APCS_TZ_CLOCK_BRANCH_ENA_VOTE_CE1_CLK_ENA_SHFT                                                 0x5
+#define HWIO_GCC_APCS_TZ_CLOCK_BRANCH_ENA_VOTE_CE1_CLK_ENA_DISABLE_FVAL                                         0x0
+#define HWIO_GCC_APCS_TZ_CLOCK_BRANCH_ENA_VOTE_CE1_CLK_ENA_ENABLE_FVAL                                          0x1
+#define HWIO_GCC_APCS_TZ_CLOCK_BRANCH_ENA_VOTE_CE1_AXI_CLK_ENA_BMSK                                            0x10
+#define HWIO_GCC_APCS_TZ_CLOCK_BRANCH_ENA_VOTE_CE1_AXI_CLK_ENA_SHFT                                             0x4
+#define HWIO_GCC_APCS_TZ_CLOCK_BRANCH_ENA_VOTE_CE1_AXI_CLK_ENA_DISABLE_FVAL                                     0x0
+#define HWIO_GCC_APCS_TZ_CLOCK_BRANCH_ENA_VOTE_CE1_AXI_CLK_ENA_ENABLE_FVAL                                      0x1
+#define HWIO_GCC_APCS_TZ_CLOCK_BRANCH_ENA_VOTE_CE1_AHB_CLK_ENA_BMSK                                             0x8
+#define HWIO_GCC_APCS_TZ_CLOCK_BRANCH_ENA_VOTE_CE1_AHB_CLK_ENA_SHFT                                             0x3
+#define HWIO_GCC_APCS_TZ_CLOCK_BRANCH_ENA_VOTE_CE1_AHB_CLK_ENA_DISABLE_FVAL                                     0x0
+#define HWIO_GCC_APCS_TZ_CLOCK_BRANCH_ENA_VOTE_CE1_AHB_CLK_ENA_ENABLE_FVAL                                      0x1
+#define HWIO_GCC_APCS_TZ_CLOCK_BRANCH_ENA_VOTE_QDSS_CFG_AHB_CLK_ENA_BMSK                                        0x4
+#define HWIO_GCC_APCS_TZ_CLOCK_BRANCH_ENA_VOTE_QDSS_CFG_AHB_CLK_ENA_SHFT                                        0x2
+#define HWIO_GCC_APCS_TZ_CLOCK_BRANCH_ENA_VOTE_QDSS_CFG_AHB_CLK_ENA_DISABLE_FVAL                                0x0
+#define HWIO_GCC_APCS_TZ_CLOCK_BRANCH_ENA_VOTE_QDSS_CFG_AHB_CLK_ENA_ENABLE_FVAL                                 0x1
+#define HWIO_GCC_APCS_TZ_CLOCK_BRANCH_ENA_VOTE_TCSR_AHB_CLK_ENA_BMSK                                            0x2
+#define HWIO_GCC_APCS_TZ_CLOCK_BRANCH_ENA_VOTE_TCSR_AHB_CLK_ENA_SHFT                                            0x1
+#define HWIO_GCC_APCS_TZ_CLOCK_BRANCH_ENA_VOTE_TCSR_AHB_CLK_ENA_DISABLE_FVAL                                    0x0
+#define HWIO_GCC_APCS_TZ_CLOCK_BRANCH_ENA_VOTE_TCSR_AHB_CLK_ENA_ENABLE_FVAL                                     0x1
+#define HWIO_GCC_APCS_TZ_CLOCK_BRANCH_ENA_VOTE_SYS_NOC_CPUSS_AHB_CLK_ENA_BMSK                                   0x1
+#define HWIO_GCC_APCS_TZ_CLOCK_BRANCH_ENA_VOTE_SYS_NOC_CPUSS_AHB_CLK_ENA_SHFT                                   0x0
+#define HWIO_GCC_APCS_TZ_CLOCK_BRANCH_ENA_VOTE_SYS_NOC_CPUSS_AHB_CLK_ENA_DISABLE_FVAL                           0x0
+#define HWIO_GCC_APCS_TZ_CLOCK_BRANCH_ENA_VOTE_SYS_NOC_CPUSS_AHB_CLK_ENA_ENABLE_FVAL                            0x1
+
+#define HWIO_GCC_APCS_TZ_CLOCK_SLEEP_ENA_VOTE_ADDR                                                       (GCC_CLK_CTL_REG_REG_BASE      + 0x0005e00c)
+#define HWIO_GCC_APCS_TZ_CLOCK_SLEEP_ENA_VOTE_PHYS                                                       (GCC_CLK_CTL_REG_REG_BASE_PHYS + 0x0005e00c)
+#define HWIO_GCC_APCS_TZ_CLOCK_SLEEP_ENA_VOTE_OFFS                                                       (GCC_CLK_CTL_REG_REG_BASE_OFFS + 0x0005e00c)
+#define HWIO_GCC_APCS_TZ_CLOCK_SLEEP_ENA_VOTE_RMSK                                                        0x162f5ff
+#define HWIO_GCC_APCS_TZ_CLOCK_SLEEP_ENA_VOTE_ATTR                                                              0x3
+#define HWIO_GCC_APCS_TZ_CLOCK_SLEEP_ENA_VOTE_IN          \
+        in_dword_masked(HWIO_GCC_APCS_TZ_CLOCK_SLEEP_ENA_VOTE_ADDR, HWIO_GCC_APCS_TZ_CLOCK_SLEEP_ENA_VOTE_RMSK)
+#define HWIO_GCC_APCS_TZ_CLOCK_SLEEP_ENA_VOTE_INM(m)      \
+        in_dword_masked(HWIO_GCC_APCS_TZ_CLOCK_SLEEP_ENA_VOTE_ADDR, m)
+#define HWIO_GCC_APCS_TZ_CLOCK_SLEEP_ENA_VOTE_OUT(v)      \
+        out_dword(HWIO_GCC_APCS_TZ_CLOCK_SLEEP_ENA_VOTE_ADDR,v)
+#define HWIO_GCC_APCS_TZ_CLOCK_SLEEP_ENA_VOTE_OUTM(m,v) \
+        out_dword_masked_ns(HWIO_GCC_APCS_TZ_CLOCK_SLEEP_ENA_VOTE_ADDR,m,v,HWIO_GCC_APCS_TZ_CLOCK_SLEEP_ENA_VOTE_IN)
+#define HWIO_GCC_APCS_TZ_CLOCK_SLEEP_ENA_VOTE_IMEM_AXI_CLK_SLEEP_ENA_BMSK                                 0x1000000
+#define HWIO_GCC_APCS_TZ_CLOCK_SLEEP_ENA_VOTE_IMEM_AXI_CLK_SLEEP_ENA_SHFT                                      0x18
+#define HWIO_GCC_APCS_TZ_CLOCK_SLEEP_ENA_VOTE_IMEM_AXI_CLK_SLEEP_ENA_DISABLE_FVAL                               0x0
+#define HWIO_GCC_APCS_TZ_CLOCK_SLEEP_ENA_VOTE_IMEM_AXI_CLK_SLEEP_ENA_ENABLE_FVAL                                0x1
+#define HWIO_GCC_APCS_TZ_CLOCK_SLEEP_ENA_VOTE_CPUSS_GNOC_CLK_SLEEP_ENA_BMSK                                0x400000
+#define HWIO_GCC_APCS_TZ_CLOCK_SLEEP_ENA_VOTE_CPUSS_GNOC_CLK_SLEEP_ENA_SHFT                                    0x16
+#define HWIO_GCC_APCS_TZ_CLOCK_SLEEP_ENA_VOTE_CPUSS_GNOC_CLK_SLEEP_ENA_DISABLE_FVAL                             0x0
+#define HWIO_GCC_APCS_TZ_CLOCK_SLEEP_ENA_VOTE_CPUSS_GNOC_CLK_SLEEP_ENA_ENABLE_FVAL                              0x1
+#define HWIO_GCC_APCS_TZ_CLOCK_SLEEP_ENA_VOTE_CPUSS_AHB_CLK_SLEEP_ENA_BMSK                                 0x200000
+#define HWIO_GCC_APCS_TZ_CLOCK_SLEEP_ENA_VOTE_CPUSS_AHB_CLK_SLEEP_ENA_SHFT                                     0x15
+#define HWIO_GCC_APCS_TZ_CLOCK_SLEEP_ENA_VOTE_CPUSS_AHB_CLK_SLEEP_ENA_DISABLE_FVAL                              0x0
+#define HWIO_GCC_APCS_TZ_CLOCK_SLEEP_ENA_VOTE_CPUSS_AHB_CLK_SLEEP_ENA_ENABLE_FVAL                               0x1
+#define HWIO_GCC_APCS_TZ_CLOCK_SLEEP_ENA_VOTE_MSS_GPLL0_DIV_CLK_SRC_SLEEP_ENA_BMSK                          0x20000
+#define HWIO_GCC_APCS_TZ_CLOCK_SLEEP_ENA_VOTE_MSS_GPLL0_DIV_CLK_SRC_SLEEP_ENA_SHFT                             0x11
+#define HWIO_GCC_APCS_TZ_CLOCK_SLEEP_ENA_VOTE_MSS_GPLL0_DIV_CLK_SRC_SLEEP_ENA_DISABLE_FVAL                      0x0
+#define HWIO_GCC_APCS_TZ_CLOCK_SLEEP_ENA_VOTE_MSS_GPLL0_DIV_CLK_SRC_SLEEP_ENA_ENABLE_FVAL                       0x1
+#define HWIO_GCC_APCS_TZ_CLOCK_SLEEP_ENA_VOTE_BLSP1_SLEEP_CLK_SLEEP_ENA_BMSK                                 0x8000
+#define HWIO_GCC_APCS_TZ_CLOCK_SLEEP_ENA_VOTE_BLSP1_SLEEP_CLK_SLEEP_ENA_SHFT                                    0xf
+#define HWIO_GCC_APCS_TZ_CLOCK_SLEEP_ENA_VOTE_BLSP1_SLEEP_CLK_SLEEP_ENA_DISABLE_FVAL                            0x0
+#define HWIO_GCC_APCS_TZ_CLOCK_SLEEP_ENA_VOTE_BLSP1_SLEEP_CLK_SLEEP_ENA_ENABLE_FVAL                             0x1
+#define HWIO_GCC_APCS_TZ_CLOCK_SLEEP_ENA_VOTE_BLSP1_AHB_CLK_SLEEP_ENA_BMSK                                   0x4000
+#define HWIO_GCC_APCS_TZ_CLOCK_SLEEP_ENA_VOTE_BLSP1_AHB_CLK_SLEEP_ENA_SHFT                                      0xe
+#define HWIO_GCC_APCS_TZ_CLOCK_SLEEP_ENA_VOTE_BLSP1_AHB_CLK_SLEEP_ENA_DISABLE_FVAL                              0x0
+#define HWIO_GCC_APCS_TZ_CLOCK_SLEEP_ENA_VOTE_BLSP1_AHB_CLK_SLEEP_ENA_ENABLE_FVAL                               0x1
+#define HWIO_GCC_APCS_TZ_CLOCK_SLEEP_ENA_VOTE_PRNG_AHB_CLK_SLEEP_ENA_BMSK                                    0x2000
+#define HWIO_GCC_APCS_TZ_CLOCK_SLEEP_ENA_VOTE_PRNG_AHB_CLK_SLEEP_ENA_SHFT                                       0xd
+#define HWIO_GCC_APCS_TZ_CLOCK_SLEEP_ENA_VOTE_PRNG_AHB_CLK_SLEEP_ENA_DISABLE_FVAL                               0x0
+#define HWIO_GCC_APCS_TZ_CLOCK_SLEEP_ENA_VOTE_PRNG_AHB_CLK_SLEEP_ENA_ENABLE_FVAL                                0x1
+#define HWIO_GCC_APCS_TZ_CLOCK_SLEEP_ENA_VOTE_TLMM_AHB_CLK_SLEEP_ENA_BMSK                                    0x1000
+#define HWIO_GCC_APCS_TZ_CLOCK_SLEEP_ENA_VOTE_TLMM_AHB_CLK_SLEEP_ENA_SHFT                                       0xc
+#define HWIO_GCC_APCS_TZ_CLOCK_SLEEP_ENA_VOTE_TLMM_AHB_CLK_SLEEP_ENA_DISABLE_FVAL                               0x0
+#define HWIO_GCC_APCS_TZ_CLOCK_SLEEP_ENA_VOTE_TLMM_AHB_CLK_SLEEP_ENA_ENABLE_FVAL                                0x1
+#define HWIO_GCC_APCS_TZ_CLOCK_SLEEP_ENA_VOTE_BOOT_ROM_AHB_CLK_SLEEP_ENA_BMSK                                 0x400
+#define HWIO_GCC_APCS_TZ_CLOCK_SLEEP_ENA_VOTE_BOOT_ROM_AHB_CLK_SLEEP_ENA_SHFT                                   0xa
+#define HWIO_GCC_APCS_TZ_CLOCK_SLEEP_ENA_VOTE_BOOT_ROM_AHB_CLK_SLEEP_ENA_DISABLE_FVAL                           0x0
+#define HWIO_GCC_APCS_TZ_CLOCK_SLEEP_ENA_VOTE_BOOT_ROM_AHB_CLK_SLEEP_ENA_ENABLE_FVAL                            0x1
+#define HWIO_GCC_APCS_TZ_CLOCK_SLEEP_ENA_VOTE_ULTAUDIO_AHBFABRIC_IXFABRIC_CLK_SLEEP_ENA_BMSK                  0x100
+#define HWIO_GCC_APCS_TZ_CLOCK_SLEEP_ENA_VOTE_ULTAUDIO_AHBFABRIC_IXFABRIC_CLK_SLEEP_ENA_SHFT                    0x8
+#define HWIO_GCC_APCS_TZ_CLOCK_SLEEP_ENA_VOTE_ULTAUDIO_AHBFABRIC_IXFABRIC_CLK_SLEEP_ENA_DISABLE_FVAL            0x0
+#define HWIO_GCC_APCS_TZ_CLOCK_SLEEP_ENA_VOTE_ULTAUDIO_AHBFABRIC_IXFABRIC_CLK_SLEEP_ENA_ENABLE_FVAL             0x1
+#define HWIO_GCC_APCS_TZ_CLOCK_SLEEP_ENA_VOTE_ULTAUDIO_PCNOC_SWAY_CLK_SLEEP_ENA_BMSK                           0x80
+#define HWIO_GCC_APCS_TZ_CLOCK_SLEEP_ENA_VOTE_ULTAUDIO_PCNOC_SWAY_CLK_SLEEP_ENA_SHFT                            0x7
+#define HWIO_GCC_APCS_TZ_CLOCK_SLEEP_ENA_VOTE_ULTAUDIO_PCNOC_SWAY_CLK_SLEEP_ENA_DISABLE_FVAL                    0x0
+#define HWIO_GCC_APCS_TZ_CLOCK_SLEEP_ENA_VOTE_ULTAUDIO_PCNOC_SWAY_CLK_SLEEP_ENA_ENABLE_FVAL                     0x1
+#define HWIO_GCC_APCS_TZ_CLOCK_SLEEP_ENA_VOTE_TLMM_CLK_SLEEP_ENA_BMSK                                          0x40
+#define HWIO_GCC_APCS_TZ_CLOCK_SLEEP_ENA_VOTE_TLMM_CLK_SLEEP_ENA_SHFT                                           0x6
+#define HWIO_GCC_APCS_TZ_CLOCK_SLEEP_ENA_VOTE_TLMM_CLK_SLEEP_ENA_DISABLE_FVAL                                   0x0
+#define HWIO_GCC_APCS_TZ_CLOCK_SLEEP_ENA_VOTE_TLMM_CLK_SLEEP_ENA_ENABLE_FVAL                                    0x1
+#define HWIO_GCC_APCS_TZ_CLOCK_SLEEP_ENA_VOTE_CE1_CLK_SLEEP_ENA_BMSK                                           0x20
+#define HWIO_GCC_APCS_TZ_CLOCK_SLEEP_ENA_VOTE_CE1_CLK_SLEEP_ENA_SHFT                                            0x5
+#define HWIO_GCC_APCS_TZ_CLOCK_SLEEP_ENA_VOTE_CE1_CLK_SLEEP_ENA_DISABLE_FVAL                                    0x0
+#define HWIO_GCC_APCS_TZ_CLOCK_SLEEP_ENA_VOTE_CE1_CLK_SLEEP_ENA_ENABLE_FVAL                                     0x1
+#define HWIO_GCC_APCS_TZ_CLOCK_SLEEP_ENA_VOTE_CE1_AXI_CLK_SLEEP_ENA_BMSK                                       0x10
+#define HWIO_GCC_APCS_TZ_CLOCK_SLEEP_ENA_VOTE_CE1_AXI_CLK_SLEEP_ENA_SHFT                                        0x4
+#define HWIO_GCC_APCS_TZ_CLOCK_SLEEP_ENA_VOTE_CE1_AXI_CLK_SLEEP_ENA_DISABLE_FVAL                                0x0
+#define HWIO_GCC_APCS_TZ_CLOCK_SLEEP_ENA_VOTE_CE1_AXI_CLK_SLEEP_ENA_ENABLE_FVAL                                 0x1
+#define HWIO_GCC_APCS_TZ_CLOCK_SLEEP_ENA_VOTE_CE1_AHB_CLK_SLEEP_ENA_BMSK                                        0x8
+#define HWIO_GCC_APCS_TZ_CLOCK_SLEEP_ENA_VOTE_CE1_AHB_CLK_SLEEP_ENA_SHFT                                        0x3
+#define HWIO_GCC_APCS_TZ_CLOCK_SLEEP_ENA_VOTE_CE1_AHB_CLK_SLEEP_ENA_DISABLE_FVAL                                0x0
+#define HWIO_GCC_APCS_TZ_CLOCK_SLEEP_ENA_VOTE_CE1_AHB_CLK_SLEEP_ENA_ENABLE_FVAL                                 0x1
+#define HWIO_GCC_APCS_TZ_CLOCK_SLEEP_ENA_VOTE_QDSS_CFG_AHB_CLK_SLEEP_ENA_BMSK                                   0x4
+#define HWIO_GCC_APCS_TZ_CLOCK_SLEEP_ENA_VOTE_QDSS_CFG_AHB_CLK_SLEEP_ENA_SHFT                                   0x2
+#define HWIO_GCC_APCS_TZ_CLOCK_SLEEP_ENA_VOTE_QDSS_CFG_AHB_CLK_SLEEP_ENA_DISABLE_FVAL                           0x0
+#define HWIO_GCC_APCS_TZ_CLOCK_SLEEP_ENA_VOTE_QDSS_CFG_AHB_CLK_SLEEP_ENA_ENABLE_FVAL                            0x1
+#define HWIO_GCC_APCS_TZ_CLOCK_SLEEP_ENA_VOTE_TCSR_AHB_CLK_SLEEP_ENA_BMSK                                       0x2
+#define HWIO_GCC_APCS_TZ_CLOCK_SLEEP_ENA_VOTE_TCSR_AHB_CLK_SLEEP_ENA_SHFT                                       0x1
+#define HWIO_GCC_APCS_TZ_CLOCK_SLEEP_ENA_VOTE_TCSR_AHB_CLK_SLEEP_ENA_DISABLE_FVAL                               0x0
+#define HWIO_GCC_APCS_TZ_CLOCK_SLEEP_ENA_VOTE_TCSR_AHB_CLK_SLEEP_ENA_ENABLE_FVAL                                0x1
+#define HWIO_GCC_APCS_TZ_CLOCK_SLEEP_ENA_VOTE_SYS_NOC_CPUSS_AHB_CLK_SLEEP_ENA_BMSK                              0x1
+#define HWIO_GCC_APCS_TZ_CLOCK_SLEEP_ENA_VOTE_SYS_NOC_CPUSS_AHB_CLK_SLEEP_ENA_SHFT                              0x0
+#define HWIO_GCC_APCS_TZ_CLOCK_SLEEP_ENA_VOTE_SYS_NOC_CPUSS_AHB_CLK_SLEEP_ENA_DISABLE_FVAL                      0x0
+#define HWIO_GCC_APCS_TZ_CLOCK_SLEEP_ENA_VOTE_SYS_NOC_CPUSS_AHB_CLK_SLEEP_ENA_ENABLE_FVAL                       0x1
+
+#define HWIO_GCC_APCS_TZ_CLOCK_BRANCH_ENA_VOTE_1_ADDR                                                    (GCC_CLK_CTL_REG_REG_BASE      + 0x0005e010)
+#define HWIO_GCC_APCS_TZ_CLOCK_BRANCH_ENA_VOTE_1_PHYS                                                    (GCC_CLK_CTL_REG_REG_BASE_PHYS + 0x0005e010)
+#define HWIO_GCC_APCS_TZ_CLOCK_BRANCH_ENA_VOTE_1_OFFS                                                    (GCC_CLK_CTL_REG_REG_BASE_OFFS + 0x0005e010)
+#define HWIO_GCC_APCS_TZ_CLOCK_BRANCH_ENA_VOTE_1_RMSK                                                          0xff
+#define HWIO_GCC_APCS_TZ_CLOCK_BRANCH_ENA_VOTE_1_ATTR                                                           0x3
+#define HWIO_GCC_APCS_TZ_CLOCK_BRANCH_ENA_VOTE_1_IN          \
+        in_dword_masked(HWIO_GCC_APCS_TZ_CLOCK_BRANCH_ENA_VOTE_1_ADDR, HWIO_GCC_APCS_TZ_CLOCK_BRANCH_ENA_VOTE_1_RMSK)
+#define HWIO_GCC_APCS_TZ_CLOCK_BRANCH_ENA_VOTE_1_INM(m)      \
+        in_dword_masked(HWIO_GCC_APCS_TZ_CLOCK_BRANCH_ENA_VOTE_1_ADDR, m)
+#define HWIO_GCC_APCS_TZ_CLOCK_BRANCH_ENA_VOTE_1_OUT(v)      \
+        out_dword(HWIO_GCC_APCS_TZ_CLOCK_BRANCH_ENA_VOTE_1_ADDR,v)
+#define HWIO_GCC_APCS_TZ_CLOCK_BRANCH_ENA_VOTE_1_OUTM(m,v) \
+        out_dword_masked_ns(HWIO_GCC_APCS_TZ_CLOCK_BRANCH_ENA_VOTE_1_ADDR,m,v,HWIO_GCC_APCS_TZ_CLOCK_BRANCH_ENA_VOTE_1_IN)
+#define HWIO_GCC_APCS_TZ_CLOCK_BRANCH_ENA_VOTE_1_PCIE_RCHNG_PHY_CLK_ENA_BMSK                                   0x80
+#define HWIO_GCC_APCS_TZ_CLOCK_BRANCH_ENA_VOTE_1_PCIE_RCHNG_PHY_CLK_ENA_SHFT                                    0x7
+#define HWIO_GCC_APCS_TZ_CLOCK_BRANCH_ENA_VOTE_1_PCIE_RCHNG_PHY_CLK_ENA_DISABLE_FVAL                            0x0
+#define HWIO_GCC_APCS_TZ_CLOCK_BRANCH_ENA_VOTE_1_PCIE_RCHNG_PHY_CLK_ENA_ENABLE_FVAL                             0x1
+#define HWIO_GCC_APCS_TZ_CLOCK_BRANCH_ENA_VOTE_1_PCIE_SLEEP_CLK_ENA_BMSK                                       0x40
+#define HWIO_GCC_APCS_TZ_CLOCK_BRANCH_ENA_VOTE_1_PCIE_SLEEP_CLK_ENA_SHFT                                        0x6
+#define HWIO_GCC_APCS_TZ_CLOCK_BRANCH_ENA_VOTE_1_PCIE_SLEEP_CLK_ENA_DISABLE_FVAL                                0x0
+#define HWIO_GCC_APCS_TZ_CLOCK_BRANCH_ENA_VOTE_1_PCIE_SLEEP_CLK_ENA_ENABLE_FVAL                                 0x1
+#define HWIO_GCC_APCS_TZ_CLOCK_BRANCH_ENA_VOTE_1_PCIE_SLV_Q2A_AXI_CLK_ENA_BMSK                                 0x20
+#define HWIO_GCC_APCS_TZ_CLOCK_BRANCH_ENA_VOTE_1_PCIE_SLV_Q2A_AXI_CLK_ENA_SHFT                                  0x5
+#define HWIO_GCC_APCS_TZ_CLOCK_BRANCH_ENA_VOTE_1_PCIE_SLV_Q2A_AXI_CLK_ENA_DISABLE_FVAL                          0x0
+#define HWIO_GCC_APCS_TZ_CLOCK_BRANCH_ENA_VOTE_1_PCIE_SLV_Q2A_AXI_CLK_ENA_ENABLE_FVAL                           0x1
+#define HWIO_GCC_APCS_TZ_CLOCK_BRANCH_ENA_VOTE_1_PCIE_PIPE_CLK_ENA_BMSK                                        0x10
+#define HWIO_GCC_APCS_TZ_CLOCK_BRANCH_ENA_VOTE_1_PCIE_PIPE_CLK_ENA_SHFT                                         0x4
+#define HWIO_GCC_APCS_TZ_CLOCK_BRANCH_ENA_VOTE_1_PCIE_PIPE_CLK_ENA_DISABLE_FVAL                                 0x0
+#define HWIO_GCC_APCS_TZ_CLOCK_BRANCH_ENA_VOTE_1_PCIE_PIPE_CLK_ENA_ENABLE_FVAL                                  0x1
+#define HWIO_GCC_APCS_TZ_CLOCK_BRANCH_ENA_VOTE_1_PCIE_AUX_CLK_ENA_BMSK                                          0x8
+#define HWIO_GCC_APCS_TZ_CLOCK_BRANCH_ENA_VOTE_1_PCIE_AUX_CLK_ENA_SHFT                                          0x3
+#define HWIO_GCC_APCS_TZ_CLOCK_BRANCH_ENA_VOTE_1_PCIE_AUX_CLK_ENA_DISABLE_FVAL                                  0x0
+#define HWIO_GCC_APCS_TZ_CLOCK_BRANCH_ENA_VOTE_1_PCIE_AUX_CLK_ENA_ENABLE_FVAL                                   0x1
+#define HWIO_GCC_APCS_TZ_CLOCK_BRANCH_ENA_VOTE_1_PCIE_CFG_AHB_CLK_ENA_BMSK                                      0x4
+#define HWIO_GCC_APCS_TZ_CLOCK_BRANCH_ENA_VOTE_1_PCIE_CFG_AHB_CLK_ENA_SHFT                                      0x2
+#define HWIO_GCC_APCS_TZ_CLOCK_BRANCH_ENA_VOTE_1_PCIE_CFG_AHB_CLK_ENA_DISABLE_FVAL                              0x0
+#define HWIO_GCC_APCS_TZ_CLOCK_BRANCH_ENA_VOTE_1_PCIE_CFG_AHB_CLK_ENA_ENABLE_FVAL                               0x1
+#define HWIO_GCC_APCS_TZ_CLOCK_BRANCH_ENA_VOTE_1_PCIE_MSTR_AXI_CLK_ENA_BMSK                                     0x2
+#define HWIO_GCC_APCS_TZ_CLOCK_BRANCH_ENA_VOTE_1_PCIE_MSTR_AXI_CLK_ENA_SHFT                                     0x1
+#define HWIO_GCC_APCS_TZ_CLOCK_BRANCH_ENA_VOTE_1_PCIE_MSTR_AXI_CLK_ENA_DISABLE_FVAL                             0x0
+#define HWIO_GCC_APCS_TZ_CLOCK_BRANCH_ENA_VOTE_1_PCIE_MSTR_AXI_CLK_ENA_ENABLE_FVAL                              0x1
+#define HWIO_GCC_APCS_TZ_CLOCK_BRANCH_ENA_VOTE_1_PCIE_SLV_AXI_CLK_ENA_BMSK                                      0x1
+#define HWIO_GCC_APCS_TZ_CLOCK_BRANCH_ENA_VOTE_1_PCIE_SLV_AXI_CLK_ENA_SHFT                                      0x0
+#define HWIO_GCC_APCS_TZ_CLOCK_BRANCH_ENA_VOTE_1_PCIE_SLV_AXI_CLK_ENA_DISABLE_FVAL                              0x0
+#define HWIO_GCC_APCS_TZ_CLOCK_BRANCH_ENA_VOTE_1_PCIE_SLV_AXI_CLK_ENA_ENABLE_FVAL                               0x1
+
+#define HWIO_GCC_APCS_TZ_CLOCK_SLEEP_ENA_VOTE_1_ADDR                                                     (GCC_CLK_CTL_REG_REG_BASE      + 0x0005e014)
+#define HWIO_GCC_APCS_TZ_CLOCK_SLEEP_ENA_VOTE_1_PHYS                                                     (GCC_CLK_CTL_REG_REG_BASE_PHYS + 0x0005e014)
+#define HWIO_GCC_APCS_TZ_CLOCK_SLEEP_ENA_VOTE_1_OFFS                                                     (GCC_CLK_CTL_REG_REG_BASE_OFFS + 0x0005e014)
+#define HWIO_GCC_APCS_TZ_CLOCK_SLEEP_ENA_VOTE_1_RMSK                                                           0xff
+#define HWIO_GCC_APCS_TZ_CLOCK_SLEEP_ENA_VOTE_1_ATTR                                                            0x3
+#define HWIO_GCC_APCS_TZ_CLOCK_SLEEP_ENA_VOTE_1_IN          \
+        in_dword_masked(HWIO_GCC_APCS_TZ_CLOCK_SLEEP_ENA_VOTE_1_ADDR, HWIO_GCC_APCS_TZ_CLOCK_SLEEP_ENA_VOTE_1_RMSK)
+#define HWIO_GCC_APCS_TZ_CLOCK_SLEEP_ENA_VOTE_1_INM(m)      \
+        in_dword_masked(HWIO_GCC_APCS_TZ_CLOCK_SLEEP_ENA_VOTE_1_ADDR, m)
+#define HWIO_GCC_APCS_TZ_CLOCK_SLEEP_ENA_VOTE_1_OUT(v)      \
+        out_dword(HWIO_GCC_APCS_TZ_CLOCK_SLEEP_ENA_VOTE_1_ADDR,v)
+#define HWIO_GCC_APCS_TZ_CLOCK_SLEEP_ENA_VOTE_1_OUTM(m,v) \
+        out_dword_masked_ns(HWIO_GCC_APCS_TZ_CLOCK_SLEEP_ENA_VOTE_1_ADDR,m,v,HWIO_GCC_APCS_TZ_CLOCK_SLEEP_ENA_VOTE_1_IN)
+#define HWIO_GCC_APCS_TZ_CLOCK_SLEEP_ENA_VOTE_1_PCIE_RCHNG_PHY_CLK_SLEEP_ENA_BMSK                              0x80
+#define HWIO_GCC_APCS_TZ_CLOCK_SLEEP_ENA_VOTE_1_PCIE_RCHNG_PHY_CLK_SLEEP_ENA_SHFT                               0x7
+#define HWIO_GCC_APCS_TZ_CLOCK_SLEEP_ENA_VOTE_1_PCIE_RCHNG_PHY_CLK_SLEEP_ENA_DISABLE_FVAL                       0x0
+#define HWIO_GCC_APCS_TZ_CLOCK_SLEEP_ENA_VOTE_1_PCIE_RCHNG_PHY_CLK_SLEEP_ENA_ENABLE_FVAL                        0x1
+#define HWIO_GCC_APCS_TZ_CLOCK_SLEEP_ENA_VOTE_1_PCIE_SLEEP_CLK_SLEEP_ENA_BMSK                                  0x40
+#define HWIO_GCC_APCS_TZ_CLOCK_SLEEP_ENA_VOTE_1_PCIE_SLEEP_CLK_SLEEP_ENA_SHFT                                   0x6
+#define HWIO_GCC_APCS_TZ_CLOCK_SLEEP_ENA_VOTE_1_PCIE_SLEEP_CLK_SLEEP_ENA_DISABLE_FVAL                           0x0
+#define HWIO_GCC_APCS_TZ_CLOCK_SLEEP_ENA_VOTE_1_PCIE_SLEEP_CLK_SLEEP_ENA_ENABLE_FVAL                            0x1
+#define HWIO_GCC_APCS_TZ_CLOCK_SLEEP_ENA_VOTE_1_PCIE_SLV_Q2A_AXI_CLK_SLEEP_ENA_BMSK                            0x20
+#define HWIO_GCC_APCS_TZ_CLOCK_SLEEP_ENA_VOTE_1_PCIE_SLV_Q2A_AXI_CLK_SLEEP_ENA_SHFT                             0x5
+#define HWIO_GCC_APCS_TZ_CLOCK_SLEEP_ENA_VOTE_1_PCIE_SLV_Q2A_AXI_CLK_SLEEP_ENA_DISABLE_FVAL                     0x0
+#define HWIO_GCC_APCS_TZ_CLOCK_SLEEP_ENA_VOTE_1_PCIE_SLV_Q2A_AXI_CLK_SLEEP_ENA_ENABLE_FVAL                      0x1
+#define HWIO_GCC_APCS_TZ_CLOCK_SLEEP_ENA_VOTE_1_PCIE_PIPE_CLK_SLEEP_ENA_BMSK                                   0x10
+#define HWIO_GCC_APCS_TZ_CLOCK_SLEEP_ENA_VOTE_1_PCIE_PIPE_CLK_SLEEP_ENA_SHFT                                    0x4
+#define HWIO_GCC_APCS_TZ_CLOCK_SLEEP_ENA_VOTE_1_PCIE_PIPE_CLK_SLEEP_ENA_DISABLE_FVAL                            0x0
+#define HWIO_GCC_APCS_TZ_CLOCK_SLEEP_ENA_VOTE_1_PCIE_PIPE_CLK_SLEEP_ENA_ENABLE_FVAL                             0x1
+#define HWIO_GCC_APCS_TZ_CLOCK_SLEEP_ENA_VOTE_1_PCIE_AUX_CLK_SLEEP_ENA_BMSK                                     0x8
+#define HWIO_GCC_APCS_TZ_CLOCK_SLEEP_ENA_VOTE_1_PCIE_AUX_CLK_SLEEP_ENA_SHFT                                     0x3
+#define HWIO_GCC_APCS_TZ_CLOCK_SLEEP_ENA_VOTE_1_PCIE_AUX_CLK_SLEEP_ENA_DISABLE_FVAL                             0x0
+#define HWIO_GCC_APCS_TZ_CLOCK_SLEEP_ENA_VOTE_1_PCIE_AUX_CLK_SLEEP_ENA_ENABLE_FVAL                              0x1
+#define HWIO_GCC_APCS_TZ_CLOCK_SLEEP_ENA_VOTE_1_PCIE_CFG_AHB_CLK_SLEEP_ENA_BMSK                                 0x4
+#define HWIO_GCC_APCS_TZ_CLOCK_SLEEP_ENA_VOTE_1_PCIE_CFG_AHB_CLK_SLEEP_ENA_SHFT                                 0x2
+#define HWIO_GCC_APCS_TZ_CLOCK_SLEEP_ENA_VOTE_1_PCIE_CFG_AHB_CLK_SLEEP_ENA_DISABLE_FVAL                         0x0
+#define HWIO_GCC_APCS_TZ_CLOCK_SLEEP_ENA_VOTE_1_PCIE_CFG_AHB_CLK_SLEEP_ENA_ENABLE_FVAL                          0x1
+#define HWIO_GCC_APCS_TZ_CLOCK_SLEEP_ENA_VOTE_1_PCIE_MSTR_AXI_CLK_SLEEP_ENA_BMSK                                0x2
+#define HWIO_GCC_APCS_TZ_CLOCK_SLEEP_ENA_VOTE_1_PCIE_MSTR_AXI_CLK_SLEEP_ENA_SHFT                                0x1
+#define HWIO_GCC_APCS_TZ_CLOCK_SLEEP_ENA_VOTE_1_PCIE_MSTR_AXI_CLK_SLEEP_ENA_DISABLE_FVAL                        0x0
+#define HWIO_GCC_APCS_TZ_CLOCK_SLEEP_ENA_VOTE_1_PCIE_MSTR_AXI_CLK_SLEEP_ENA_ENABLE_FVAL                         0x1
+#define HWIO_GCC_APCS_TZ_CLOCK_SLEEP_ENA_VOTE_1_PCIE_SLV_AXI_CLK_SLEEP_ENA_BMSK                                 0x1
+#define HWIO_GCC_APCS_TZ_CLOCK_SLEEP_ENA_VOTE_1_PCIE_SLV_AXI_CLK_SLEEP_ENA_SHFT                                 0x0
+#define HWIO_GCC_APCS_TZ_CLOCK_SLEEP_ENA_VOTE_1_PCIE_SLV_AXI_CLK_SLEEP_ENA_DISABLE_FVAL                         0x0
+#define HWIO_GCC_APCS_TZ_CLOCK_SLEEP_ENA_VOTE_1_PCIE_SLV_AXI_CLK_SLEEP_ENA_ENABLE_FVAL                          0x1
+
+#define HWIO_GCC_HYP_GPLL_ENA_VOTE_ADDR                                                                  (GCC_CLK_CTL_REG_REG_BASE      + 0x0005f000)
+#define HWIO_GCC_HYP_GPLL_ENA_VOTE_PHYS                                                                  (GCC_CLK_CTL_REG_REG_BASE_PHYS + 0x0005f000)
+#define HWIO_GCC_HYP_GPLL_ENA_VOTE_OFFS                                                                  (GCC_CLK_CTL_REG_REG_BASE_OFFS + 0x0005f000)
+#define HWIO_GCC_HYP_GPLL_ENA_VOTE_RMSK                                                                        0x7f
+#define HWIO_GCC_HYP_GPLL_ENA_VOTE_ATTR                                                                         0x3
+#define HWIO_GCC_HYP_GPLL_ENA_VOTE_IN          \
+        in_dword_masked(HWIO_GCC_HYP_GPLL_ENA_VOTE_ADDR, HWIO_GCC_HYP_GPLL_ENA_VOTE_RMSK)
+#define HWIO_GCC_HYP_GPLL_ENA_VOTE_INM(m)      \
+        in_dword_masked(HWIO_GCC_HYP_GPLL_ENA_VOTE_ADDR, m)
+#define HWIO_GCC_HYP_GPLL_ENA_VOTE_OUT(v)      \
+        out_dword(HWIO_GCC_HYP_GPLL_ENA_VOTE_ADDR,v)
+#define HWIO_GCC_HYP_GPLL_ENA_VOTE_OUTM(m,v) \
+        out_dword_masked_ns(HWIO_GCC_HYP_GPLL_ENA_VOTE_ADDR,m,v,HWIO_GCC_HYP_GPLL_ENA_VOTE_IN)
+#define HWIO_GCC_HYP_GPLL_ENA_VOTE_GPLL6_BMSK                                                                  0x40
+#define HWIO_GCC_HYP_GPLL_ENA_VOTE_GPLL6_SHFT                                                                   0x6
+#define HWIO_GCC_HYP_GPLL_ENA_VOTE_GPLL6_DISABLE_FVAL                                                           0x0
+#define HWIO_GCC_HYP_GPLL_ENA_VOTE_GPLL6_ENABLE_FVAL                                                            0x1
+#define HWIO_GCC_HYP_GPLL_ENA_VOTE_GPLL5_BMSK                                                                  0x20
+#define HWIO_GCC_HYP_GPLL_ENA_VOTE_GPLL5_SHFT                                                                   0x5
+#define HWIO_GCC_HYP_GPLL_ENA_VOTE_GPLL5_DISABLE_FVAL                                                           0x0
+#define HWIO_GCC_HYP_GPLL_ENA_VOTE_GPLL5_ENABLE_FVAL                                                            0x1
+#define HWIO_GCC_HYP_GPLL_ENA_VOTE_GPLL4_BMSK                                                                  0x10
+#define HWIO_GCC_HYP_GPLL_ENA_VOTE_GPLL4_SHFT                                                                   0x4
+#define HWIO_GCC_HYP_GPLL_ENA_VOTE_GPLL4_DISABLE_FVAL                                                           0x0
+#define HWIO_GCC_HYP_GPLL_ENA_VOTE_GPLL4_ENABLE_FVAL                                                            0x1
+#define HWIO_GCC_HYP_GPLL_ENA_VOTE_GPLL3_BMSK                                                                   0x8
+#define HWIO_GCC_HYP_GPLL_ENA_VOTE_GPLL3_SHFT                                                                   0x3
+#define HWIO_GCC_HYP_GPLL_ENA_VOTE_GPLL3_DISABLE_FVAL                                                           0x0
+#define HWIO_GCC_HYP_GPLL_ENA_VOTE_GPLL3_ENABLE_FVAL                                                            0x1
+#define HWIO_GCC_HYP_GPLL_ENA_VOTE_GPLL2_BMSK                                                                   0x4
+#define HWIO_GCC_HYP_GPLL_ENA_VOTE_GPLL2_SHFT                                                                   0x2
+#define HWIO_GCC_HYP_GPLL_ENA_VOTE_GPLL2_DISABLE_FVAL                                                           0x0
+#define HWIO_GCC_HYP_GPLL_ENA_VOTE_GPLL2_ENABLE_FVAL                                                            0x1
+#define HWIO_GCC_HYP_GPLL_ENA_VOTE_GPLL1_BMSK                                                                   0x2
+#define HWIO_GCC_HYP_GPLL_ENA_VOTE_GPLL1_SHFT                                                                   0x1
+#define HWIO_GCC_HYP_GPLL_ENA_VOTE_GPLL1_DISABLE_FVAL                                                           0x0
+#define HWIO_GCC_HYP_GPLL_ENA_VOTE_GPLL1_ENABLE_FVAL                                                            0x1
+#define HWIO_GCC_HYP_GPLL_ENA_VOTE_GPLL0_BMSK                                                                   0x1
+#define HWIO_GCC_HYP_GPLL_ENA_VOTE_GPLL0_SHFT                                                                   0x0
+#define HWIO_GCC_HYP_GPLL_ENA_VOTE_GPLL0_DISABLE_FVAL                                                           0x0
+#define HWIO_GCC_HYP_GPLL_ENA_VOTE_GPLL0_ENABLE_FVAL                                                            0x1
+
+#define HWIO_GCC_HYP_GPLL_SLEEP_ENA_VOTE_ADDR                                                            (GCC_CLK_CTL_REG_REG_BASE      + 0x0005f004)
+#define HWIO_GCC_HYP_GPLL_SLEEP_ENA_VOTE_PHYS                                                            (GCC_CLK_CTL_REG_REG_BASE_PHYS + 0x0005f004)
+#define HWIO_GCC_HYP_GPLL_SLEEP_ENA_VOTE_OFFS                                                            (GCC_CLK_CTL_REG_REG_BASE_OFFS + 0x0005f004)
+#define HWIO_GCC_HYP_GPLL_SLEEP_ENA_VOTE_RMSK                                                                  0x7f
+#define HWIO_GCC_HYP_GPLL_SLEEP_ENA_VOTE_ATTR                                                                   0x3
+#define HWIO_GCC_HYP_GPLL_SLEEP_ENA_VOTE_IN          \
+        in_dword_masked(HWIO_GCC_HYP_GPLL_SLEEP_ENA_VOTE_ADDR, HWIO_GCC_HYP_GPLL_SLEEP_ENA_VOTE_RMSK)
+#define HWIO_GCC_HYP_GPLL_SLEEP_ENA_VOTE_INM(m)      \
+        in_dword_masked(HWIO_GCC_HYP_GPLL_SLEEP_ENA_VOTE_ADDR, m)
+#define HWIO_GCC_HYP_GPLL_SLEEP_ENA_VOTE_OUT(v)      \
+        out_dword(HWIO_GCC_HYP_GPLL_SLEEP_ENA_VOTE_ADDR,v)
+#define HWIO_GCC_HYP_GPLL_SLEEP_ENA_VOTE_OUTM(m,v) \
+        out_dword_masked_ns(HWIO_GCC_HYP_GPLL_SLEEP_ENA_VOTE_ADDR,m,v,HWIO_GCC_HYP_GPLL_SLEEP_ENA_VOTE_IN)
+#define HWIO_GCC_HYP_GPLL_SLEEP_ENA_VOTE_GPLL6_BMSK                                                            0x40
+#define HWIO_GCC_HYP_GPLL_SLEEP_ENA_VOTE_GPLL6_SHFT                                                             0x6
+#define HWIO_GCC_HYP_GPLL_SLEEP_ENA_VOTE_GPLL6_DISABLE_FVAL                                                     0x0
+#define HWIO_GCC_HYP_GPLL_SLEEP_ENA_VOTE_GPLL6_ENABLE_FVAL                                                      0x1
+#define HWIO_GCC_HYP_GPLL_SLEEP_ENA_VOTE_GPLL5_BMSK                                                            0x20
+#define HWIO_GCC_HYP_GPLL_SLEEP_ENA_VOTE_GPLL5_SHFT                                                             0x5
+#define HWIO_GCC_HYP_GPLL_SLEEP_ENA_VOTE_GPLL5_DISABLE_FVAL                                                     0x0
+#define HWIO_GCC_HYP_GPLL_SLEEP_ENA_VOTE_GPLL5_ENABLE_FVAL                                                      0x1
+#define HWIO_GCC_HYP_GPLL_SLEEP_ENA_VOTE_GPLL4_BMSK                                                            0x10
+#define HWIO_GCC_HYP_GPLL_SLEEP_ENA_VOTE_GPLL4_SHFT                                                             0x4
+#define HWIO_GCC_HYP_GPLL_SLEEP_ENA_VOTE_GPLL4_DISABLE_FVAL                                                     0x0
+#define HWIO_GCC_HYP_GPLL_SLEEP_ENA_VOTE_GPLL4_ENABLE_FVAL                                                      0x1
+#define HWIO_GCC_HYP_GPLL_SLEEP_ENA_VOTE_GPLL3_BMSK                                                             0x8
+#define HWIO_GCC_HYP_GPLL_SLEEP_ENA_VOTE_GPLL3_SHFT                                                             0x3
+#define HWIO_GCC_HYP_GPLL_SLEEP_ENA_VOTE_GPLL3_DISABLE_FVAL                                                     0x0
+#define HWIO_GCC_HYP_GPLL_SLEEP_ENA_VOTE_GPLL3_ENABLE_FVAL                                                      0x1
+#define HWIO_GCC_HYP_GPLL_SLEEP_ENA_VOTE_GPLL2_BMSK                                                             0x4
+#define HWIO_GCC_HYP_GPLL_SLEEP_ENA_VOTE_GPLL2_SHFT                                                             0x2
+#define HWIO_GCC_HYP_GPLL_SLEEP_ENA_VOTE_GPLL2_DISABLE_FVAL                                                     0x0
+#define HWIO_GCC_HYP_GPLL_SLEEP_ENA_VOTE_GPLL2_ENABLE_FVAL                                                      0x1
+#define HWIO_GCC_HYP_GPLL_SLEEP_ENA_VOTE_GPLL1_BMSK                                                             0x2
+#define HWIO_GCC_HYP_GPLL_SLEEP_ENA_VOTE_GPLL1_SHFT                                                             0x1
+#define HWIO_GCC_HYP_GPLL_SLEEP_ENA_VOTE_GPLL1_DISABLE_FVAL                                                     0x0
+#define HWIO_GCC_HYP_GPLL_SLEEP_ENA_VOTE_GPLL1_ENABLE_FVAL                                                      0x1
+#define HWIO_GCC_HYP_GPLL_SLEEP_ENA_VOTE_GPLL0_BMSK                                                             0x1
+#define HWIO_GCC_HYP_GPLL_SLEEP_ENA_VOTE_GPLL0_SHFT                                                             0x0
+#define HWIO_GCC_HYP_GPLL_SLEEP_ENA_VOTE_GPLL0_DISABLE_FVAL                                                     0x0
+#define HWIO_GCC_HYP_GPLL_SLEEP_ENA_VOTE_GPLL0_ENABLE_FVAL                                                      0x1
+
+#define HWIO_GCC_HYP_CLOCK_BRANCH_ENA_VOTE_ADDR                                                          (GCC_CLK_CTL_REG_REG_BASE      + 0x0005f008)
+#define HWIO_GCC_HYP_CLOCK_BRANCH_ENA_VOTE_PHYS                                                          (GCC_CLK_CTL_REG_REG_BASE_PHYS + 0x0005f008)
+#define HWIO_GCC_HYP_CLOCK_BRANCH_ENA_VOTE_OFFS                                                          (GCC_CLK_CTL_REG_REG_BASE_OFFS + 0x0005f008)
+#define HWIO_GCC_HYP_CLOCK_BRANCH_ENA_VOTE_RMSK                                                           0x162f5ff
+#define HWIO_GCC_HYP_CLOCK_BRANCH_ENA_VOTE_ATTR                                                                 0x3
+#define HWIO_GCC_HYP_CLOCK_BRANCH_ENA_VOTE_IN          \
+        in_dword_masked(HWIO_GCC_HYP_CLOCK_BRANCH_ENA_VOTE_ADDR, HWIO_GCC_HYP_CLOCK_BRANCH_ENA_VOTE_RMSK)
+#define HWIO_GCC_HYP_CLOCK_BRANCH_ENA_VOTE_INM(m)      \
+        in_dword_masked(HWIO_GCC_HYP_CLOCK_BRANCH_ENA_VOTE_ADDR, m)
+#define HWIO_GCC_HYP_CLOCK_BRANCH_ENA_VOTE_OUT(v)      \
+        out_dword(HWIO_GCC_HYP_CLOCK_BRANCH_ENA_VOTE_ADDR,v)
+#define HWIO_GCC_HYP_CLOCK_BRANCH_ENA_VOTE_OUTM(m,v) \
+        out_dword_masked_ns(HWIO_GCC_HYP_CLOCK_BRANCH_ENA_VOTE_ADDR,m,v,HWIO_GCC_HYP_CLOCK_BRANCH_ENA_VOTE_IN)
+#define HWIO_GCC_HYP_CLOCK_BRANCH_ENA_VOTE_IMEM_AXI_CLK_ENA_BMSK                                          0x1000000
+#define HWIO_GCC_HYP_CLOCK_BRANCH_ENA_VOTE_IMEM_AXI_CLK_ENA_SHFT                                               0x18
+#define HWIO_GCC_HYP_CLOCK_BRANCH_ENA_VOTE_IMEM_AXI_CLK_ENA_DISABLE_FVAL                                        0x0
+#define HWIO_GCC_HYP_CLOCK_BRANCH_ENA_VOTE_IMEM_AXI_CLK_ENA_ENABLE_FVAL                                         0x1
+#define HWIO_GCC_HYP_CLOCK_BRANCH_ENA_VOTE_CPUSS_GNOC_CLK_ENA_BMSK                                         0x400000
+#define HWIO_GCC_HYP_CLOCK_BRANCH_ENA_VOTE_CPUSS_GNOC_CLK_ENA_SHFT                                             0x16
+#define HWIO_GCC_HYP_CLOCK_BRANCH_ENA_VOTE_CPUSS_GNOC_CLK_ENA_DISABLE_FVAL                                      0x0
+#define HWIO_GCC_HYP_CLOCK_BRANCH_ENA_VOTE_CPUSS_GNOC_CLK_ENA_ENABLE_FVAL                                       0x1
+#define HWIO_GCC_HYP_CLOCK_BRANCH_ENA_VOTE_CPUSS_AHB_CLK_ENA_BMSK                                          0x200000
+#define HWIO_GCC_HYP_CLOCK_BRANCH_ENA_VOTE_CPUSS_AHB_CLK_ENA_SHFT                                              0x15
+#define HWIO_GCC_HYP_CLOCK_BRANCH_ENA_VOTE_CPUSS_AHB_CLK_ENA_DISABLE_FVAL                                       0x0
+#define HWIO_GCC_HYP_CLOCK_BRANCH_ENA_VOTE_CPUSS_AHB_CLK_ENA_ENABLE_FVAL                                        0x1
+#define HWIO_GCC_HYP_CLOCK_BRANCH_ENA_VOTE_MSS_GPLL0_DIV_CLK_SRC_ENA_BMSK                                   0x20000
+#define HWIO_GCC_HYP_CLOCK_BRANCH_ENA_VOTE_MSS_GPLL0_DIV_CLK_SRC_ENA_SHFT                                      0x11
+#define HWIO_GCC_HYP_CLOCK_BRANCH_ENA_VOTE_MSS_GPLL0_DIV_CLK_SRC_ENA_DISABLE_FVAL                               0x0
+#define HWIO_GCC_HYP_CLOCK_BRANCH_ENA_VOTE_MSS_GPLL0_DIV_CLK_SRC_ENA_ENABLE_FVAL                                0x1
+#define HWIO_GCC_HYP_CLOCK_BRANCH_ENA_VOTE_BLSP1_SLEEP_CLK_ENA_BMSK                                          0x8000
+#define HWIO_GCC_HYP_CLOCK_BRANCH_ENA_VOTE_BLSP1_SLEEP_CLK_ENA_SHFT                                             0xf
+#define HWIO_GCC_HYP_CLOCK_BRANCH_ENA_VOTE_BLSP1_SLEEP_CLK_ENA_DISABLE_FVAL                                     0x0
+#define HWIO_GCC_HYP_CLOCK_BRANCH_ENA_VOTE_BLSP1_SLEEP_CLK_ENA_ENABLE_FVAL                                      0x1
+#define HWIO_GCC_HYP_CLOCK_BRANCH_ENA_VOTE_BLSP1_AHB_CLK_ENA_BMSK                                            0x4000
+#define HWIO_GCC_HYP_CLOCK_BRANCH_ENA_VOTE_BLSP1_AHB_CLK_ENA_SHFT                                               0xe
+#define HWIO_GCC_HYP_CLOCK_BRANCH_ENA_VOTE_BLSP1_AHB_CLK_ENA_DISABLE_FVAL                                       0x0
+#define HWIO_GCC_HYP_CLOCK_BRANCH_ENA_VOTE_BLSP1_AHB_CLK_ENA_ENABLE_FVAL                                        0x1
+#define HWIO_GCC_HYP_CLOCK_BRANCH_ENA_VOTE_PRNG_AHB_CLK_ENA_BMSK                                             0x2000
+#define HWIO_GCC_HYP_CLOCK_BRANCH_ENA_VOTE_PRNG_AHB_CLK_ENA_SHFT                                                0xd
+#define HWIO_GCC_HYP_CLOCK_BRANCH_ENA_VOTE_PRNG_AHB_CLK_ENA_DISABLE_FVAL                                        0x0
+#define HWIO_GCC_HYP_CLOCK_BRANCH_ENA_VOTE_PRNG_AHB_CLK_ENA_ENABLE_FVAL                                         0x1
+#define HWIO_GCC_HYP_CLOCK_BRANCH_ENA_VOTE_TLMM_AHB_CLK_ENA_BMSK                                             0x1000
+#define HWIO_GCC_HYP_CLOCK_BRANCH_ENA_VOTE_TLMM_AHB_CLK_ENA_SHFT                                                0xc
+#define HWIO_GCC_HYP_CLOCK_BRANCH_ENA_VOTE_TLMM_AHB_CLK_ENA_DISABLE_FVAL                                        0x0
+#define HWIO_GCC_HYP_CLOCK_BRANCH_ENA_VOTE_TLMM_AHB_CLK_ENA_ENABLE_FVAL                                         0x1
+#define HWIO_GCC_HYP_CLOCK_BRANCH_ENA_VOTE_BOOT_ROM_AHB_CLK_ENA_BMSK                                          0x400
+#define HWIO_GCC_HYP_CLOCK_BRANCH_ENA_VOTE_BOOT_ROM_AHB_CLK_ENA_SHFT                                            0xa
+#define HWIO_GCC_HYP_CLOCK_BRANCH_ENA_VOTE_BOOT_ROM_AHB_CLK_ENA_DISABLE_FVAL                                    0x0
+#define HWIO_GCC_HYP_CLOCK_BRANCH_ENA_VOTE_BOOT_ROM_AHB_CLK_ENA_ENABLE_FVAL                                     0x1
+#define HWIO_GCC_HYP_CLOCK_BRANCH_ENA_VOTE_ULTAUDIO_AHBFABRIC_IXFABRIC_CLK_ENA_BMSK                           0x100
+#define HWIO_GCC_HYP_CLOCK_BRANCH_ENA_VOTE_ULTAUDIO_AHBFABRIC_IXFABRIC_CLK_ENA_SHFT                             0x8
+#define HWIO_GCC_HYP_CLOCK_BRANCH_ENA_VOTE_ULTAUDIO_AHBFABRIC_IXFABRIC_CLK_ENA_DISABLE_FVAL                     0x0
+#define HWIO_GCC_HYP_CLOCK_BRANCH_ENA_VOTE_ULTAUDIO_AHBFABRIC_IXFABRIC_CLK_ENA_ENABLE_FVAL                      0x1
+#define HWIO_GCC_HYP_CLOCK_BRANCH_ENA_VOTE_ULTAUDIO_PCNOC_SWAY_CLK_ENA_BMSK                                    0x80
+#define HWIO_GCC_HYP_CLOCK_BRANCH_ENA_VOTE_ULTAUDIO_PCNOC_SWAY_CLK_ENA_SHFT                                     0x7
+#define HWIO_GCC_HYP_CLOCK_BRANCH_ENA_VOTE_ULTAUDIO_PCNOC_SWAY_CLK_ENA_DISABLE_FVAL                             0x0
+#define HWIO_GCC_HYP_CLOCK_BRANCH_ENA_VOTE_ULTAUDIO_PCNOC_SWAY_CLK_ENA_ENABLE_FVAL                              0x1
+#define HWIO_GCC_HYP_CLOCK_BRANCH_ENA_VOTE_TLMM_CLK_ENA_BMSK                                                   0x40
+#define HWIO_GCC_HYP_CLOCK_BRANCH_ENA_VOTE_TLMM_CLK_ENA_SHFT                                                    0x6
+#define HWIO_GCC_HYP_CLOCK_BRANCH_ENA_VOTE_TLMM_CLK_ENA_DISABLE_FVAL                                            0x0
+#define HWIO_GCC_HYP_CLOCK_BRANCH_ENA_VOTE_TLMM_CLK_ENA_ENABLE_FVAL                                             0x1
+#define HWIO_GCC_HYP_CLOCK_BRANCH_ENA_VOTE_CE1_CLK_ENA_BMSK                                                    0x20
+#define HWIO_GCC_HYP_CLOCK_BRANCH_ENA_VOTE_CE1_CLK_ENA_SHFT                                                     0x5
+#define HWIO_GCC_HYP_CLOCK_BRANCH_ENA_VOTE_CE1_CLK_ENA_DISABLE_FVAL                                             0x0
+#define HWIO_GCC_HYP_CLOCK_BRANCH_ENA_VOTE_CE1_CLK_ENA_ENABLE_FVAL                                              0x1
+#define HWIO_GCC_HYP_CLOCK_BRANCH_ENA_VOTE_CE1_AXI_CLK_ENA_BMSK                                                0x10
+#define HWIO_GCC_HYP_CLOCK_BRANCH_ENA_VOTE_CE1_AXI_CLK_ENA_SHFT                                                 0x4
+#define HWIO_GCC_HYP_CLOCK_BRANCH_ENA_VOTE_CE1_AXI_CLK_ENA_DISABLE_FVAL                                         0x0
+#define HWIO_GCC_HYP_CLOCK_BRANCH_ENA_VOTE_CE1_AXI_CLK_ENA_ENABLE_FVAL                                          0x1
+#define HWIO_GCC_HYP_CLOCK_BRANCH_ENA_VOTE_CE1_AHB_CLK_ENA_BMSK                                                 0x8
+#define HWIO_GCC_HYP_CLOCK_BRANCH_ENA_VOTE_CE1_AHB_CLK_ENA_SHFT                                                 0x3
+#define HWIO_GCC_HYP_CLOCK_BRANCH_ENA_VOTE_CE1_AHB_CLK_ENA_DISABLE_FVAL                                         0x0
+#define HWIO_GCC_HYP_CLOCK_BRANCH_ENA_VOTE_CE1_AHB_CLK_ENA_ENABLE_FVAL                                          0x1
+#define HWIO_GCC_HYP_CLOCK_BRANCH_ENA_VOTE_QDSS_CFG_AHB_CLK_ENA_BMSK                                            0x4
+#define HWIO_GCC_HYP_CLOCK_BRANCH_ENA_VOTE_QDSS_CFG_AHB_CLK_ENA_SHFT                                            0x2
+#define HWIO_GCC_HYP_CLOCK_BRANCH_ENA_VOTE_QDSS_CFG_AHB_CLK_ENA_DISABLE_FVAL                                    0x0
+#define HWIO_GCC_HYP_CLOCK_BRANCH_ENA_VOTE_QDSS_CFG_AHB_CLK_ENA_ENABLE_FVAL                                     0x1
+#define HWIO_GCC_HYP_CLOCK_BRANCH_ENA_VOTE_TCSR_AHB_CLK_ENA_BMSK                                                0x2
+#define HWIO_GCC_HYP_CLOCK_BRANCH_ENA_VOTE_TCSR_AHB_CLK_ENA_SHFT                                                0x1
+#define HWIO_GCC_HYP_CLOCK_BRANCH_ENA_VOTE_TCSR_AHB_CLK_ENA_DISABLE_FVAL                                        0x0
+#define HWIO_GCC_HYP_CLOCK_BRANCH_ENA_VOTE_TCSR_AHB_CLK_ENA_ENABLE_FVAL                                         0x1
+#define HWIO_GCC_HYP_CLOCK_BRANCH_ENA_VOTE_SYS_NOC_CPUSS_AHB_CLK_ENA_BMSK                                       0x1
+#define HWIO_GCC_HYP_CLOCK_BRANCH_ENA_VOTE_SYS_NOC_CPUSS_AHB_CLK_ENA_SHFT                                       0x0
+#define HWIO_GCC_HYP_CLOCK_BRANCH_ENA_VOTE_SYS_NOC_CPUSS_AHB_CLK_ENA_DISABLE_FVAL                               0x0
+#define HWIO_GCC_HYP_CLOCK_BRANCH_ENA_VOTE_SYS_NOC_CPUSS_AHB_CLK_ENA_ENABLE_FVAL                                0x1
+
+#define HWIO_GCC_HYP_CLOCK_SLEEP_ENA_VOTE_ADDR                                                           (GCC_CLK_CTL_REG_REG_BASE      + 0x0005f00c)
+#define HWIO_GCC_HYP_CLOCK_SLEEP_ENA_VOTE_PHYS                                                           (GCC_CLK_CTL_REG_REG_BASE_PHYS + 0x0005f00c)
+#define HWIO_GCC_HYP_CLOCK_SLEEP_ENA_VOTE_OFFS                                                           (GCC_CLK_CTL_REG_REG_BASE_OFFS + 0x0005f00c)
+#define HWIO_GCC_HYP_CLOCK_SLEEP_ENA_VOTE_RMSK                                                            0x162f5ff
+#define HWIO_GCC_HYP_CLOCK_SLEEP_ENA_VOTE_ATTR                                                                  0x3
+#define HWIO_GCC_HYP_CLOCK_SLEEP_ENA_VOTE_IN          \
+        in_dword_masked(HWIO_GCC_HYP_CLOCK_SLEEP_ENA_VOTE_ADDR, HWIO_GCC_HYP_CLOCK_SLEEP_ENA_VOTE_RMSK)
+#define HWIO_GCC_HYP_CLOCK_SLEEP_ENA_VOTE_INM(m)      \
+        in_dword_masked(HWIO_GCC_HYP_CLOCK_SLEEP_ENA_VOTE_ADDR, m)
+#define HWIO_GCC_HYP_CLOCK_SLEEP_ENA_VOTE_OUT(v)      \
+        out_dword(HWIO_GCC_HYP_CLOCK_SLEEP_ENA_VOTE_ADDR,v)
+#define HWIO_GCC_HYP_CLOCK_SLEEP_ENA_VOTE_OUTM(m,v) \
+        out_dword_masked_ns(HWIO_GCC_HYP_CLOCK_SLEEP_ENA_VOTE_ADDR,m,v,HWIO_GCC_HYP_CLOCK_SLEEP_ENA_VOTE_IN)
+#define HWIO_GCC_HYP_CLOCK_SLEEP_ENA_VOTE_IMEM_AXI_CLK_SLEEP_ENA_BMSK                                     0x1000000
+#define HWIO_GCC_HYP_CLOCK_SLEEP_ENA_VOTE_IMEM_AXI_CLK_SLEEP_ENA_SHFT                                          0x18
+#define HWIO_GCC_HYP_CLOCK_SLEEP_ENA_VOTE_IMEM_AXI_CLK_SLEEP_ENA_DISABLE_FVAL                                   0x0
+#define HWIO_GCC_HYP_CLOCK_SLEEP_ENA_VOTE_IMEM_AXI_CLK_SLEEP_ENA_ENABLE_FVAL                                    0x1
+#define HWIO_GCC_HYP_CLOCK_SLEEP_ENA_VOTE_CPUSS_GNOC_CLK_SLEEP_ENA_BMSK                                    0x400000
+#define HWIO_GCC_HYP_CLOCK_SLEEP_ENA_VOTE_CPUSS_GNOC_CLK_SLEEP_ENA_SHFT                                        0x16
+#define HWIO_GCC_HYP_CLOCK_SLEEP_ENA_VOTE_CPUSS_GNOC_CLK_SLEEP_ENA_DISABLE_FVAL                                 0x0
+#define HWIO_GCC_HYP_CLOCK_SLEEP_ENA_VOTE_CPUSS_GNOC_CLK_SLEEP_ENA_ENABLE_FVAL                                  0x1
+#define HWIO_GCC_HYP_CLOCK_SLEEP_ENA_VOTE_CPUSS_AHB_CLK_SLEEP_ENA_BMSK                                     0x200000
+#define HWIO_GCC_HYP_CLOCK_SLEEP_ENA_VOTE_CPUSS_AHB_CLK_SLEEP_ENA_SHFT                                         0x15
+#define HWIO_GCC_HYP_CLOCK_SLEEP_ENA_VOTE_CPUSS_AHB_CLK_SLEEP_ENA_DISABLE_FVAL                                  0x0
+#define HWIO_GCC_HYP_CLOCK_SLEEP_ENA_VOTE_CPUSS_AHB_CLK_SLEEP_ENA_ENABLE_FVAL                                   0x1
+#define HWIO_GCC_HYP_CLOCK_SLEEP_ENA_VOTE_MSS_GPLL0_DIV_CLK_SRC_SLEEP_ENA_BMSK                              0x20000
+#define HWIO_GCC_HYP_CLOCK_SLEEP_ENA_VOTE_MSS_GPLL0_DIV_CLK_SRC_SLEEP_ENA_SHFT                                 0x11
+#define HWIO_GCC_HYP_CLOCK_SLEEP_ENA_VOTE_MSS_GPLL0_DIV_CLK_SRC_SLEEP_ENA_DISABLE_FVAL                          0x0
+#define HWIO_GCC_HYP_CLOCK_SLEEP_ENA_VOTE_MSS_GPLL0_DIV_CLK_SRC_SLEEP_ENA_ENABLE_FVAL                           0x1
+#define HWIO_GCC_HYP_CLOCK_SLEEP_ENA_VOTE_BLSP1_SLEEP_CLK_SLEEP_ENA_BMSK                                     0x8000
+#define HWIO_GCC_HYP_CLOCK_SLEEP_ENA_VOTE_BLSP1_SLEEP_CLK_SLEEP_ENA_SHFT                                        0xf
+#define HWIO_GCC_HYP_CLOCK_SLEEP_ENA_VOTE_BLSP1_SLEEP_CLK_SLEEP_ENA_DISABLE_FVAL                                0x0
+#define HWIO_GCC_HYP_CLOCK_SLEEP_ENA_VOTE_BLSP1_SLEEP_CLK_SLEEP_ENA_ENABLE_FVAL                                 0x1
+#define HWIO_GCC_HYP_CLOCK_SLEEP_ENA_VOTE_BLSP1_AHB_CLK_SLEEP_ENA_BMSK                                       0x4000
+#define HWIO_GCC_HYP_CLOCK_SLEEP_ENA_VOTE_BLSP1_AHB_CLK_SLEEP_ENA_SHFT                                          0xe
+#define HWIO_GCC_HYP_CLOCK_SLEEP_ENA_VOTE_BLSP1_AHB_CLK_SLEEP_ENA_DISABLE_FVAL                                  0x0
+#define HWIO_GCC_HYP_CLOCK_SLEEP_ENA_VOTE_BLSP1_AHB_CLK_SLEEP_ENA_ENABLE_FVAL                                   0x1
+#define HWIO_GCC_HYP_CLOCK_SLEEP_ENA_VOTE_PRNG_AHB_CLK_SLEEP_ENA_BMSK                                        0x2000
+#define HWIO_GCC_HYP_CLOCK_SLEEP_ENA_VOTE_PRNG_AHB_CLK_SLEEP_ENA_SHFT                                           0xd
+#define HWIO_GCC_HYP_CLOCK_SLEEP_ENA_VOTE_PRNG_AHB_CLK_SLEEP_ENA_DISABLE_FVAL                                   0x0
+#define HWIO_GCC_HYP_CLOCK_SLEEP_ENA_VOTE_PRNG_AHB_CLK_SLEEP_ENA_ENABLE_FVAL                                    0x1
+#define HWIO_GCC_HYP_CLOCK_SLEEP_ENA_VOTE_TLMM_AHB_CLK_SLEEP_ENA_BMSK                                        0x1000
+#define HWIO_GCC_HYP_CLOCK_SLEEP_ENA_VOTE_TLMM_AHB_CLK_SLEEP_ENA_SHFT                                           0xc
+#define HWIO_GCC_HYP_CLOCK_SLEEP_ENA_VOTE_TLMM_AHB_CLK_SLEEP_ENA_DISABLE_FVAL                                   0x0
+#define HWIO_GCC_HYP_CLOCK_SLEEP_ENA_VOTE_TLMM_AHB_CLK_SLEEP_ENA_ENABLE_FVAL                                    0x1
+#define HWIO_GCC_HYP_CLOCK_SLEEP_ENA_VOTE_BOOT_ROM_AHB_CLK_SLEEP_ENA_BMSK                                     0x400
+#define HWIO_GCC_HYP_CLOCK_SLEEP_ENA_VOTE_BOOT_ROM_AHB_CLK_SLEEP_ENA_SHFT                                       0xa
+#define HWIO_GCC_HYP_CLOCK_SLEEP_ENA_VOTE_BOOT_ROM_AHB_CLK_SLEEP_ENA_DISABLE_FVAL                               0x0
+#define HWIO_GCC_HYP_CLOCK_SLEEP_ENA_VOTE_BOOT_ROM_AHB_CLK_SLEEP_ENA_ENABLE_FVAL                                0x1
+#define HWIO_GCC_HYP_CLOCK_SLEEP_ENA_VOTE_ULTAUDIO_AHBFABRIC_IXFABRIC_CLK_SLEEP_ENA_BMSK                      0x100
+#define HWIO_GCC_HYP_CLOCK_SLEEP_ENA_VOTE_ULTAUDIO_AHBFABRIC_IXFABRIC_CLK_SLEEP_ENA_SHFT                        0x8
+#define HWIO_GCC_HYP_CLOCK_SLEEP_ENA_VOTE_ULTAUDIO_AHBFABRIC_IXFABRIC_CLK_SLEEP_ENA_DISABLE_FVAL                0x0
+#define HWIO_GCC_HYP_CLOCK_SLEEP_ENA_VOTE_ULTAUDIO_AHBFABRIC_IXFABRIC_CLK_SLEEP_ENA_ENABLE_FVAL                 0x1
+#define HWIO_GCC_HYP_CLOCK_SLEEP_ENA_VOTE_ULTAUDIO_PCNOC_SWAY_CLK_SLEEP_ENA_BMSK                               0x80
+#define HWIO_GCC_HYP_CLOCK_SLEEP_ENA_VOTE_ULTAUDIO_PCNOC_SWAY_CLK_SLEEP_ENA_SHFT                                0x7
+#define HWIO_GCC_HYP_CLOCK_SLEEP_ENA_VOTE_ULTAUDIO_PCNOC_SWAY_CLK_SLEEP_ENA_DISABLE_FVAL                        0x0
+#define HWIO_GCC_HYP_CLOCK_SLEEP_ENA_VOTE_ULTAUDIO_PCNOC_SWAY_CLK_SLEEP_ENA_ENABLE_FVAL                         0x1
+#define HWIO_GCC_HYP_CLOCK_SLEEP_ENA_VOTE_TLMM_CLK_SLEEP_ENA_BMSK                                              0x40
+#define HWIO_GCC_HYP_CLOCK_SLEEP_ENA_VOTE_TLMM_CLK_SLEEP_ENA_SHFT                                               0x6
+#define HWIO_GCC_HYP_CLOCK_SLEEP_ENA_VOTE_TLMM_CLK_SLEEP_ENA_DISABLE_FVAL                                       0x0
+#define HWIO_GCC_HYP_CLOCK_SLEEP_ENA_VOTE_TLMM_CLK_SLEEP_ENA_ENABLE_FVAL                                        0x1
+#define HWIO_GCC_HYP_CLOCK_SLEEP_ENA_VOTE_CE1_CLK_SLEEP_ENA_BMSK                                               0x20
+#define HWIO_GCC_HYP_CLOCK_SLEEP_ENA_VOTE_CE1_CLK_SLEEP_ENA_SHFT                                                0x5
+#define HWIO_GCC_HYP_CLOCK_SLEEP_ENA_VOTE_CE1_CLK_SLEEP_ENA_DISABLE_FVAL                                        0x0
+#define HWIO_GCC_HYP_CLOCK_SLEEP_ENA_VOTE_CE1_CLK_SLEEP_ENA_ENABLE_FVAL                                         0x1
+#define HWIO_GCC_HYP_CLOCK_SLEEP_ENA_VOTE_CE1_AXI_CLK_SLEEP_ENA_BMSK                                           0x10
+#define HWIO_GCC_HYP_CLOCK_SLEEP_ENA_VOTE_CE1_AXI_CLK_SLEEP_ENA_SHFT                                            0x4
+#define HWIO_GCC_HYP_CLOCK_SLEEP_ENA_VOTE_CE1_AXI_CLK_SLEEP_ENA_DISABLE_FVAL                                    0x0
+#define HWIO_GCC_HYP_CLOCK_SLEEP_ENA_VOTE_CE1_AXI_CLK_SLEEP_ENA_ENABLE_FVAL                                     0x1
+#define HWIO_GCC_HYP_CLOCK_SLEEP_ENA_VOTE_CE1_AHB_CLK_SLEEP_ENA_BMSK                                            0x8
+#define HWIO_GCC_HYP_CLOCK_SLEEP_ENA_VOTE_CE1_AHB_CLK_SLEEP_ENA_SHFT                                            0x3
+#define HWIO_GCC_HYP_CLOCK_SLEEP_ENA_VOTE_CE1_AHB_CLK_SLEEP_ENA_DISABLE_FVAL                                    0x0
+#define HWIO_GCC_HYP_CLOCK_SLEEP_ENA_VOTE_CE1_AHB_CLK_SLEEP_ENA_ENABLE_FVAL                                     0x1
+#define HWIO_GCC_HYP_CLOCK_SLEEP_ENA_VOTE_QDSS_CFG_AHB_CLK_SLEEP_ENA_BMSK                                       0x4
+#define HWIO_GCC_HYP_CLOCK_SLEEP_ENA_VOTE_QDSS_CFG_AHB_CLK_SLEEP_ENA_SHFT                                       0x2
+#define HWIO_GCC_HYP_CLOCK_SLEEP_ENA_VOTE_QDSS_CFG_AHB_CLK_SLEEP_ENA_DISABLE_FVAL                               0x0
+#define HWIO_GCC_HYP_CLOCK_SLEEP_ENA_VOTE_QDSS_CFG_AHB_CLK_SLEEP_ENA_ENABLE_FVAL                                0x1
+#define HWIO_GCC_HYP_CLOCK_SLEEP_ENA_VOTE_TCSR_AHB_CLK_SLEEP_ENA_BMSK                                           0x2
+#define HWIO_GCC_HYP_CLOCK_SLEEP_ENA_VOTE_TCSR_AHB_CLK_SLEEP_ENA_SHFT                                           0x1
+#define HWIO_GCC_HYP_CLOCK_SLEEP_ENA_VOTE_TCSR_AHB_CLK_SLEEP_ENA_DISABLE_FVAL                                   0x0
+#define HWIO_GCC_HYP_CLOCK_SLEEP_ENA_VOTE_TCSR_AHB_CLK_SLEEP_ENA_ENABLE_FVAL                                    0x1
+#define HWIO_GCC_HYP_CLOCK_SLEEP_ENA_VOTE_SYS_NOC_CPUSS_AHB_CLK_SLEEP_ENA_BMSK                                  0x1
+#define HWIO_GCC_HYP_CLOCK_SLEEP_ENA_VOTE_SYS_NOC_CPUSS_AHB_CLK_SLEEP_ENA_SHFT                                  0x0
+#define HWIO_GCC_HYP_CLOCK_SLEEP_ENA_VOTE_SYS_NOC_CPUSS_AHB_CLK_SLEEP_ENA_DISABLE_FVAL                          0x0
+#define HWIO_GCC_HYP_CLOCK_SLEEP_ENA_VOTE_SYS_NOC_CPUSS_AHB_CLK_SLEEP_ENA_ENABLE_FVAL                           0x1
+
+#define HWIO_GCC_HYP_CLOCK_BRANCH_ENA_VOTE_1_ADDR                                                        (GCC_CLK_CTL_REG_REG_BASE      + 0x0005f010)
+#define HWIO_GCC_HYP_CLOCK_BRANCH_ENA_VOTE_1_PHYS                                                        (GCC_CLK_CTL_REG_REG_BASE_PHYS + 0x0005f010)
+#define HWIO_GCC_HYP_CLOCK_BRANCH_ENA_VOTE_1_OFFS                                                        (GCC_CLK_CTL_REG_REG_BASE_OFFS + 0x0005f010)
+#define HWIO_GCC_HYP_CLOCK_BRANCH_ENA_VOTE_1_RMSK                                                              0xff
+#define HWIO_GCC_HYP_CLOCK_BRANCH_ENA_VOTE_1_ATTR                                                               0x3
+#define HWIO_GCC_HYP_CLOCK_BRANCH_ENA_VOTE_1_IN          \
+        in_dword_masked(HWIO_GCC_HYP_CLOCK_BRANCH_ENA_VOTE_1_ADDR, HWIO_GCC_HYP_CLOCK_BRANCH_ENA_VOTE_1_RMSK)
+#define HWIO_GCC_HYP_CLOCK_BRANCH_ENA_VOTE_1_INM(m)      \
+        in_dword_masked(HWIO_GCC_HYP_CLOCK_BRANCH_ENA_VOTE_1_ADDR, m)
+#define HWIO_GCC_HYP_CLOCK_BRANCH_ENA_VOTE_1_OUT(v)      \
+        out_dword(HWIO_GCC_HYP_CLOCK_BRANCH_ENA_VOTE_1_ADDR,v)
+#define HWIO_GCC_HYP_CLOCK_BRANCH_ENA_VOTE_1_OUTM(m,v) \
+        out_dword_masked_ns(HWIO_GCC_HYP_CLOCK_BRANCH_ENA_VOTE_1_ADDR,m,v,HWIO_GCC_HYP_CLOCK_BRANCH_ENA_VOTE_1_IN)
+#define HWIO_GCC_HYP_CLOCK_BRANCH_ENA_VOTE_1_PCIE_RCHNG_PHY_CLK_ENA_BMSK                                       0x80
+#define HWIO_GCC_HYP_CLOCK_BRANCH_ENA_VOTE_1_PCIE_RCHNG_PHY_CLK_ENA_SHFT                                        0x7
+#define HWIO_GCC_HYP_CLOCK_BRANCH_ENA_VOTE_1_PCIE_RCHNG_PHY_CLK_ENA_DISABLE_FVAL                                0x0
+#define HWIO_GCC_HYP_CLOCK_BRANCH_ENA_VOTE_1_PCIE_RCHNG_PHY_CLK_ENA_ENABLE_FVAL                                 0x1
+#define HWIO_GCC_HYP_CLOCK_BRANCH_ENA_VOTE_1_PCIE_SLEEP_CLK_ENA_BMSK                                           0x40
+#define HWIO_GCC_HYP_CLOCK_BRANCH_ENA_VOTE_1_PCIE_SLEEP_CLK_ENA_SHFT                                            0x6
+#define HWIO_GCC_HYP_CLOCK_BRANCH_ENA_VOTE_1_PCIE_SLEEP_CLK_ENA_DISABLE_FVAL                                    0x0
+#define HWIO_GCC_HYP_CLOCK_BRANCH_ENA_VOTE_1_PCIE_SLEEP_CLK_ENA_ENABLE_FVAL                                     0x1
+#define HWIO_GCC_HYP_CLOCK_BRANCH_ENA_VOTE_1_PCIE_SLV_Q2A_AXI_CLK_ENA_BMSK                                     0x20
+#define HWIO_GCC_HYP_CLOCK_BRANCH_ENA_VOTE_1_PCIE_SLV_Q2A_AXI_CLK_ENA_SHFT                                      0x5
+#define HWIO_GCC_HYP_CLOCK_BRANCH_ENA_VOTE_1_PCIE_SLV_Q2A_AXI_CLK_ENA_DISABLE_FVAL                              0x0
+#define HWIO_GCC_HYP_CLOCK_BRANCH_ENA_VOTE_1_PCIE_SLV_Q2A_AXI_CLK_ENA_ENABLE_FVAL                               0x1
+#define HWIO_GCC_HYP_CLOCK_BRANCH_ENA_VOTE_1_PCIE_PIPE_CLK_ENA_BMSK                                            0x10
+#define HWIO_GCC_HYP_CLOCK_BRANCH_ENA_VOTE_1_PCIE_PIPE_CLK_ENA_SHFT                                             0x4
+#define HWIO_GCC_HYP_CLOCK_BRANCH_ENA_VOTE_1_PCIE_PIPE_CLK_ENA_DISABLE_FVAL                                     0x0
+#define HWIO_GCC_HYP_CLOCK_BRANCH_ENA_VOTE_1_PCIE_PIPE_CLK_ENA_ENABLE_FVAL                                      0x1
+#define HWIO_GCC_HYP_CLOCK_BRANCH_ENA_VOTE_1_PCIE_AUX_CLK_ENA_BMSK                                              0x8
+#define HWIO_GCC_HYP_CLOCK_BRANCH_ENA_VOTE_1_PCIE_AUX_CLK_ENA_SHFT                                              0x3
+#define HWIO_GCC_HYP_CLOCK_BRANCH_ENA_VOTE_1_PCIE_AUX_CLK_ENA_DISABLE_FVAL                                      0x0
+#define HWIO_GCC_HYP_CLOCK_BRANCH_ENA_VOTE_1_PCIE_AUX_CLK_ENA_ENABLE_FVAL                                       0x1
+#define HWIO_GCC_HYP_CLOCK_BRANCH_ENA_VOTE_1_PCIE_CFG_AHB_CLK_ENA_BMSK                                          0x4
+#define HWIO_GCC_HYP_CLOCK_BRANCH_ENA_VOTE_1_PCIE_CFG_AHB_CLK_ENA_SHFT                                          0x2
+#define HWIO_GCC_HYP_CLOCK_BRANCH_ENA_VOTE_1_PCIE_CFG_AHB_CLK_ENA_DISABLE_FVAL                                  0x0
+#define HWIO_GCC_HYP_CLOCK_BRANCH_ENA_VOTE_1_PCIE_CFG_AHB_CLK_ENA_ENABLE_FVAL                                   0x1
+#define HWIO_GCC_HYP_CLOCK_BRANCH_ENA_VOTE_1_PCIE_MSTR_AXI_CLK_ENA_BMSK                                         0x2
+#define HWIO_GCC_HYP_CLOCK_BRANCH_ENA_VOTE_1_PCIE_MSTR_AXI_CLK_ENA_SHFT                                         0x1
+#define HWIO_GCC_HYP_CLOCK_BRANCH_ENA_VOTE_1_PCIE_MSTR_AXI_CLK_ENA_DISABLE_FVAL                                 0x0
+#define HWIO_GCC_HYP_CLOCK_BRANCH_ENA_VOTE_1_PCIE_MSTR_AXI_CLK_ENA_ENABLE_FVAL                                  0x1
+#define HWIO_GCC_HYP_CLOCK_BRANCH_ENA_VOTE_1_PCIE_SLV_AXI_CLK_ENA_BMSK                                          0x1
+#define HWIO_GCC_HYP_CLOCK_BRANCH_ENA_VOTE_1_PCIE_SLV_AXI_CLK_ENA_SHFT                                          0x0
+#define HWIO_GCC_HYP_CLOCK_BRANCH_ENA_VOTE_1_PCIE_SLV_AXI_CLK_ENA_DISABLE_FVAL                                  0x0
+#define HWIO_GCC_HYP_CLOCK_BRANCH_ENA_VOTE_1_PCIE_SLV_AXI_CLK_ENA_ENABLE_FVAL                                   0x1
+
+#define HWIO_GCC_HYP_CLOCK_SLEEP_ENA_VOTE_1_ADDR                                                         (GCC_CLK_CTL_REG_REG_BASE      + 0x0005f014)
+#define HWIO_GCC_HYP_CLOCK_SLEEP_ENA_VOTE_1_PHYS                                                         (GCC_CLK_CTL_REG_REG_BASE_PHYS + 0x0005f014)
+#define HWIO_GCC_HYP_CLOCK_SLEEP_ENA_VOTE_1_OFFS                                                         (GCC_CLK_CTL_REG_REG_BASE_OFFS + 0x0005f014)
+#define HWIO_GCC_HYP_CLOCK_SLEEP_ENA_VOTE_1_RMSK                                                               0xff
+#define HWIO_GCC_HYP_CLOCK_SLEEP_ENA_VOTE_1_ATTR                                                                0x3
+#define HWIO_GCC_HYP_CLOCK_SLEEP_ENA_VOTE_1_IN          \
+        in_dword_masked(HWIO_GCC_HYP_CLOCK_SLEEP_ENA_VOTE_1_ADDR, HWIO_GCC_HYP_CLOCK_SLEEP_ENA_VOTE_1_RMSK)
+#define HWIO_GCC_HYP_CLOCK_SLEEP_ENA_VOTE_1_INM(m)      \
+        in_dword_masked(HWIO_GCC_HYP_CLOCK_SLEEP_ENA_VOTE_1_ADDR, m)
+#define HWIO_GCC_HYP_CLOCK_SLEEP_ENA_VOTE_1_OUT(v)      \
+        out_dword(HWIO_GCC_HYP_CLOCK_SLEEP_ENA_VOTE_1_ADDR,v)
+#define HWIO_GCC_HYP_CLOCK_SLEEP_ENA_VOTE_1_OUTM(m,v) \
+        out_dword_masked_ns(HWIO_GCC_HYP_CLOCK_SLEEP_ENA_VOTE_1_ADDR,m,v,HWIO_GCC_HYP_CLOCK_SLEEP_ENA_VOTE_1_IN)
+#define HWIO_GCC_HYP_CLOCK_SLEEP_ENA_VOTE_1_PCIE_RCHNG_PHY_CLK_SLEEP_ENA_BMSK                                  0x80
+#define HWIO_GCC_HYP_CLOCK_SLEEP_ENA_VOTE_1_PCIE_RCHNG_PHY_CLK_SLEEP_ENA_SHFT                                   0x7
+#define HWIO_GCC_HYP_CLOCK_SLEEP_ENA_VOTE_1_PCIE_RCHNG_PHY_CLK_SLEEP_ENA_DISABLE_FVAL                           0x0
+#define HWIO_GCC_HYP_CLOCK_SLEEP_ENA_VOTE_1_PCIE_RCHNG_PHY_CLK_SLEEP_ENA_ENABLE_FVAL                            0x1
+#define HWIO_GCC_HYP_CLOCK_SLEEP_ENA_VOTE_1_PCIE_SLEEP_CLK_SLEEP_ENA_BMSK                                      0x40
+#define HWIO_GCC_HYP_CLOCK_SLEEP_ENA_VOTE_1_PCIE_SLEEP_CLK_SLEEP_ENA_SHFT                                       0x6
+#define HWIO_GCC_HYP_CLOCK_SLEEP_ENA_VOTE_1_PCIE_SLEEP_CLK_SLEEP_ENA_DISABLE_FVAL                               0x0
+#define HWIO_GCC_HYP_CLOCK_SLEEP_ENA_VOTE_1_PCIE_SLEEP_CLK_SLEEP_ENA_ENABLE_FVAL                                0x1
+#define HWIO_GCC_HYP_CLOCK_SLEEP_ENA_VOTE_1_PCIE_SLV_Q2A_AXI_CLK_SLEEP_ENA_BMSK                                0x20
+#define HWIO_GCC_HYP_CLOCK_SLEEP_ENA_VOTE_1_PCIE_SLV_Q2A_AXI_CLK_SLEEP_ENA_SHFT                                 0x5
+#define HWIO_GCC_HYP_CLOCK_SLEEP_ENA_VOTE_1_PCIE_SLV_Q2A_AXI_CLK_SLEEP_ENA_DISABLE_FVAL                         0x0
+#define HWIO_GCC_HYP_CLOCK_SLEEP_ENA_VOTE_1_PCIE_SLV_Q2A_AXI_CLK_SLEEP_ENA_ENABLE_FVAL                          0x1
+#define HWIO_GCC_HYP_CLOCK_SLEEP_ENA_VOTE_1_PCIE_PIPE_CLK_SLEEP_ENA_BMSK                                       0x10
+#define HWIO_GCC_HYP_CLOCK_SLEEP_ENA_VOTE_1_PCIE_PIPE_CLK_SLEEP_ENA_SHFT                                        0x4
+#define HWIO_GCC_HYP_CLOCK_SLEEP_ENA_VOTE_1_PCIE_PIPE_CLK_SLEEP_ENA_DISABLE_FVAL                                0x0
+#define HWIO_GCC_HYP_CLOCK_SLEEP_ENA_VOTE_1_PCIE_PIPE_CLK_SLEEP_ENA_ENABLE_FVAL                                 0x1
+#define HWIO_GCC_HYP_CLOCK_SLEEP_ENA_VOTE_1_PCIE_AUX_CLK_SLEEP_ENA_BMSK                                         0x8
+#define HWIO_GCC_HYP_CLOCK_SLEEP_ENA_VOTE_1_PCIE_AUX_CLK_SLEEP_ENA_SHFT                                         0x3
+#define HWIO_GCC_HYP_CLOCK_SLEEP_ENA_VOTE_1_PCIE_AUX_CLK_SLEEP_ENA_DISABLE_FVAL                                 0x0
+#define HWIO_GCC_HYP_CLOCK_SLEEP_ENA_VOTE_1_PCIE_AUX_CLK_SLEEP_ENA_ENABLE_FVAL                                  0x1
+#define HWIO_GCC_HYP_CLOCK_SLEEP_ENA_VOTE_1_PCIE_CFG_AHB_CLK_SLEEP_ENA_BMSK                                     0x4
+#define HWIO_GCC_HYP_CLOCK_SLEEP_ENA_VOTE_1_PCIE_CFG_AHB_CLK_SLEEP_ENA_SHFT                                     0x2
+#define HWIO_GCC_HYP_CLOCK_SLEEP_ENA_VOTE_1_PCIE_CFG_AHB_CLK_SLEEP_ENA_DISABLE_FVAL                             0x0
+#define HWIO_GCC_HYP_CLOCK_SLEEP_ENA_VOTE_1_PCIE_CFG_AHB_CLK_SLEEP_ENA_ENABLE_FVAL                              0x1
+#define HWIO_GCC_HYP_CLOCK_SLEEP_ENA_VOTE_1_PCIE_MSTR_AXI_CLK_SLEEP_ENA_BMSK                                    0x2
+#define HWIO_GCC_HYP_CLOCK_SLEEP_ENA_VOTE_1_PCIE_MSTR_AXI_CLK_SLEEP_ENA_SHFT                                    0x1
+#define HWIO_GCC_HYP_CLOCK_SLEEP_ENA_VOTE_1_PCIE_MSTR_AXI_CLK_SLEEP_ENA_DISABLE_FVAL                            0x0
+#define HWIO_GCC_HYP_CLOCK_SLEEP_ENA_VOTE_1_PCIE_MSTR_AXI_CLK_SLEEP_ENA_ENABLE_FVAL                             0x1
+#define HWIO_GCC_HYP_CLOCK_SLEEP_ENA_VOTE_1_PCIE_SLV_AXI_CLK_SLEEP_ENA_BMSK                                     0x1
+#define HWIO_GCC_HYP_CLOCK_SLEEP_ENA_VOTE_1_PCIE_SLV_AXI_CLK_SLEEP_ENA_SHFT                                     0x0
+#define HWIO_GCC_HYP_CLOCK_SLEEP_ENA_VOTE_1_PCIE_SLV_AXI_CLK_SLEEP_ENA_DISABLE_FVAL                             0x0
+#define HWIO_GCC_HYP_CLOCK_SLEEP_ENA_VOTE_1_PCIE_SLV_AXI_CLK_SLEEP_ENA_ENABLE_FVAL                              0x1
+
+#define HWIO_GCC_SPARE_GPLL_ENA_VOTE_ADDR                                                                (GCC_CLK_CTL_REG_REG_BASE      + 0x00060000)
+#define HWIO_GCC_SPARE_GPLL_ENA_VOTE_PHYS                                                                (GCC_CLK_CTL_REG_REG_BASE_PHYS + 0x00060000)
+#define HWIO_GCC_SPARE_GPLL_ENA_VOTE_OFFS                                                                (GCC_CLK_CTL_REG_REG_BASE_OFFS + 0x00060000)
+#define HWIO_GCC_SPARE_GPLL_ENA_VOTE_RMSK                                                                      0x7f
+#define HWIO_GCC_SPARE_GPLL_ENA_VOTE_ATTR                                                                       0x3
+#define HWIO_GCC_SPARE_GPLL_ENA_VOTE_IN          \
+        in_dword_masked(HWIO_GCC_SPARE_GPLL_ENA_VOTE_ADDR, HWIO_GCC_SPARE_GPLL_ENA_VOTE_RMSK)
+#define HWIO_GCC_SPARE_GPLL_ENA_VOTE_INM(m)      \
+        in_dword_masked(HWIO_GCC_SPARE_GPLL_ENA_VOTE_ADDR, m)
+#define HWIO_GCC_SPARE_GPLL_ENA_VOTE_OUT(v)      \
+        out_dword(HWIO_GCC_SPARE_GPLL_ENA_VOTE_ADDR,v)
+#define HWIO_GCC_SPARE_GPLL_ENA_VOTE_OUTM(m,v) \
+        out_dword_masked_ns(HWIO_GCC_SPARE_GPLL_ENA_VOTE_ADDR,m,v,HWIO_GCC_SPARE_GPLL_ENA_VOTE_IN)
+#define HWIO_GCC_SPARE_GPLL_ENA_VOTE_GPLL6_BMSK                                                                0x40
+#define HWIO_GCC_SPARE_GPLL_ENA_VOTE_GPLL6_SHFT                                                                 0x6
+#define HWIO_GCC_SPARE_GPLL_ENA_VOTE_GPLL6_DISABLE_FVAL                                                         0x0
+#define HWIO_GCC_SPARE_GPLL_ENA_VOTE_GPLL6_ENABLE_FVAL                                                          0x1
+#define HWIO_GCC_SPARE_GPLL_ENA_VOTE_GPLL5_BMSK                                                                0x20
+#define HWIO_GCC_SPARE_GPLL_ENA_VOTE_GPLL5_SHFT                                                                 0x5
+#define HWIO_GCC_SPARE_GPLL_ENA_VOTE_GPLL5_DISABLE_FVAL                                                         0x0
+#define HWIO_GCC_SPARE_GPLL_ENA_VOTE_GPLL5_ENABLE_FVAL                                                          0x1
+#define HWIO_GCC_SPARE_GPLL_ENA_VOTE_GPLL4_BMSK                                                                0x10
+#define HWIO_GCC_SPARE_GPLL_ENA_VOTE_GPLL4_SHFT                                                                 0x4
+#define HWIO_GCC_SPARE_GPLL_ENA_VOTE_GPLL4_DISABLE_FVAL                                                         0x0
+#define HWIO_GCC_SPARE_GPLL_ENA_VOTE_GPLL4_ENABLE_FVAL                                                          0x1
+#define HWIO_GCC_SPARE_GPLL_ENA_VOTE_GPLL3_BMSK                                                                 0x8
+#define HWIO_GCC_SPARE_GPLL_ENA_VOTE_GPLL3_SHFT                                                                 0x3
+#define HWIO_GCC_SPARE_GPLL_ENA_VOTE_GPLL3_DISABLE_FVAL                                                         0x0
+#define HWIO_GCC_SPARE_GPLL_ENA_VOTE_GPLL3_ENABLE_FVAL                                                          0x1
+#define HWIO_GCC_SPARE_GPLL_ENA_VOTE_GPLL2_BMSK                                                                 0x4
+#define HWIO_GCC_SPARE_GPLL_ENA_VOTE_GPLL2_SHFT                                                                 0x2
+#define HWIO_GCC_SPARE_GPLL_ENA_VOTE_GPLL2_DISABLE_FVAL                                                         0x0
+#define HWIO_GCC_SPARE_GPLL_ENA_VOTE_GPLL2_ENABLE_FVAL                                                          0x1
+#define HWIO_GCC_SPARE_GPLL_ENA_VOTE_GPLL1_BMSK                                                                 0x2
+#define HWIO_GCC_SPARE_GPLL_ENA_VOTE_GPLL1_SHFT                                                                 0x1
+#define HWIO_GCC_SPARE_GPLL_ENA_VOTE_GPLL1_DISABLE_FVAL                                                         0x0
+#define HWIO_GCC_SPARE_GPLL_ENA_VOTE_GPLL1_ENABLE_FVAL                                                          0x1
+#define HWIO_GCC_SPARE_GPLL_ENA_VOTE_GPLL0_BMSK                                                                 0x1
+#define HWIO_GCC_SPARE_GPLL_ENA_VOTE_GPLL0_SHFT                                                                 0x0
+#define HWIO_GCC_SPARE_GPLL_ENA_VOTE_GPLL0_DISABLE_FVAL                                                         0x0
+#define HWIO_GCC_SPARE_GPLL_ENA_VOTE_GPLL0_ENABLE_FVAL                                                          0x1
+
+#define HWIO_GCC_SPARE_GPLL_SLEEP_ENA_VOTE_ADDR                                                          (GCC_CLK_CTL_REG_REG_BASE      + 0x00060004)
+#define HWIO_GCC_SPARE_GPLL_SLEEP_ENA_VOTE_PHYS                                                          (GCC_CLK_CTL_REG_REG_BASE_PHYS + 0x00060004)
+#define HWIO_GCC_SPARE_GPLL_SLEEP_ENA_VOTE_OFFS                                                          (GCC_CLK_CTL_REG_REG_BASE_OFFS + 0x00060004)
+#define HWIO_GCC_SPARE_GPLL_SLEEP_ENA_VOTE_RMSK                                                                0x7f
+#define HWIO_GCC_SPARE_GPLL_SLEEP_ENA_VOTE_ATTR                                                                 0x3
+#define HWIO_GCC_SPARE_GPLL_SLEEP_ENA_VOTE_IN          \
+        in_dword_masked(HWIO_GCC_SPARE_GPLL_SLEEP_ENA_VOTE_ADDR, HWIO_GCC_SPARE_GPLL_SLEEP_ENA_VOTE_RMSK)
+#define HWIO_GCC_SPARE_GPLL_SLEEP_ENA_VOTE_INM(m)      \
+        in_dword_masked(HWIO_GCC_SPARE_GPLL_SLEEP_ENA_VOTE_ADDR, m)
+#define HWIO_GCC_SPARE_GPLL_SLEEP_ENA_VOTE_OUT(v)      \
+        out_dword(HWIO_GCC_SPARE_GPLL_SLEEP_ENA_VOTE_ADDR,v)
+#define HWIO_GCC_SPARE_GPLL_SLEEP_ENA_VOTE_OUTM(m,v) \
+        out_dword_masked_ns(HWIO_GCC_SPARE_GPLL_SLEEP_ENA_VOTE_ADDR,m,v,HWIO_GCC_SPARE_GPLL_SLEEP_ENA_VOTE_IN)
+#define HWIO_GCC_SPARE_GPLL_SLEEP_ENA_VOTE_GPLL6_BMSK                                                          0x40
+#define HWIO_GCC_SPARE_GPLL_SLEEP_ENA_VOTE_GPLL6_SHFT                                                           0x6
+#define HWIO_GCC_SPARE_GPLL_SLEEP_ENA_VOTE_GPLL6_DISABLE_FVAL                                                   0x0
+#define HWIO_GCC_SPARE_GPLL_SLEEP_ENA_VOTE_GPLL6_ENABLE_FVAL                                                    0x1
+#define HWIO_GCC_SPARE_GPLL_SLEEP_ENA_VOTE_GPLL5_BMSK                                                          0x20
+#define HWIO_GCC_SPARE_GPLL_SLEEP_ENA_VOTE_GPLL5_SHFT                                                           0x5
+#define HWIO_GCC_SPARE_GPLL_SLEEP_ENA_VOTE_GPLL5_DISABLE_FVAL                                                   0x0
+#define HWIO_GCC_SPARE_GPLL_SLEEP_ENA_VOTE_GPLL5_ENABLE_FVAL                                                    0x1
+#define HWIO_GCC_SPARE_GPLL_SLEEP_ENA_VOTE_GPLL4_BMSK                                                          0x10
+#define HWIO_GCC_SPARE_GPLL_SLEEP_ENA_VOTE_GPLL4_SHFT                                                           0x4
+#define HWIO_GCC_SPARE_GPLL_SLEEP_ENA_VOTE_GPLL4_DISABLE_FVAL                                                   0x0
+#define HWIO_GCC_SPARE_GPLL_SLEEP_ENA_VOTE_GPLL4_ENABLE_FVAL                                                    0x1
+#define HWIO_GCC_SPARE_GPLL_SLEEP_ENA_VOTE_GPLL3_BMSK                                                           0x8
+#define HWIO_GCC_SPARE_GPLL_SLEEP_ENA_VOTE_GPLL3_SHFT                                                           0x3
+#define HWIO_GCC_SPARE_GPLL_SLEEP_ENA_VOTE_GPLL3_DISABLE_FVAL                                                   0x0
+#define HWIO_GCC_SPARE_GPLL_SLEEP_ENA_VOTE_GPLL3_ENABLE_FVAL                                                    0x1
+#define HWIO_GCC_SPARE_GPLL_SLEEP_ENA_VOTE_GPLL2_BMSK                                                           0x4
+#define HWIO_GCC_SPARE_GPLL_SLEEP_ENA_VOTE_GPLL2_SHFT                                                           0x2
+#define HWIO_GCC_SPARE_GPLL_SLEEP_ENA_VOTE_GPLL2_DISABLE_FVAL                                                   0x0
+#define HWIO_GCC_SPARE_GPLL_SLEEP_ENA_VOTE_GPLL2_ENABLE_FVAL                                                    0x1
+#define HWIO_GCC_SPARE_GPLL_SLEEP_ENA_VOTE_GPLL1_BMSK                                                           0x2
+#define HWIO_GCC_SPARE_GPLL_SLEEP_ENA_VOTE_GPLL1_SHFT                                                           0x1
+#define HWIO_GCC_SPARE_GPLL_SLEEP_ENA_VOTE_GPLL1_DISABLE_FVAL                                                   0x0
+#define HWIO_GCC_SPARE_GPLL_SLEEP_ENA_VOTE_GPLL1_ENABLE_FVAL                                                    0x1
+#define HWIO_GCC_SPARE_GPLL_SLEEP_ENA_VOTE_GPLL0_BMSK                                                           0x1
+#define HWIO_GCC_SPARE_GPLL_SLEEP_ENA_VOTE_GPLL0_SHFT                                                           0x0
+#define HWIO_GCC_SPARE_GPLL_SLEEP_ENA_VOTE_GPLL0_DISABLE_FVAL                                                   0x0
+#define HWIO_GCC_SPARE_GPLL_SLEEP_ENA_VOTE_GPLL0_ENABLE_FVAL                                                    0x1
+
+#define HWIO_GCC_SPARE_CLOCK_BRANCH_ENA_VOTE_ADDR                                                        (GCC_CLK_CTL_REG_REG_BASE      + 0x00060008)
+#define HWIO_GCC_SPARE_CLOCK_BRANCH_ENA_VOTE_PHYS                                                        (GCC_CLK_CTL_REG_REG_BASE_PHYS + 0x00060008)
+#define HWIO_GCC_SPARE_CLOCK_BRANCH_ENA_VOTE_OFFS                                                        (GCC_CLK_CTL_REG_REG_BASE_OFFS + 0x00060008)
+#define HWIO_GCC_SPARE_CLOCK_BRANCH_ENA_VOTE_RMSK                                                         0x162f5ff
+#define HWIO_GCC_SPARE_CLOCK_BRANCH_ENA_VOTE_ATTR                                                               0x3
+#define HWIO_GCC_SPARE_CLOCK_BRANCH_ENA_VOTE_IN          \
+        in_dword_masked(HWIO_GCC_SPARE_CLOCK_BRANCH_ENA_VOTE_ADDR, HWIO_GCC_SPARE_CLOCK_BRANCH_ENA_VOTE_RMSK)
+#define HWIO_GCC_SPARE_CLOCK_BRANCH_ENA_VOTE_INM(m)      \
+        in_dword_masked(HWIO_GCC_SPARE_CLOCK_BRANCH_ENA_VOTE_ADDR, m)
+#define HWIO_GCC_SPARE_CLOCK_BRANCH_ENA_VOTE_OUT(v)      \
+        out_dword(HWIO_GCC_SPARE_CLOCK_BRANCH_ENA_VOTE_ADDR,v)
+#define HWIO_GCC_SPARE_CLOCK_BRANCH_ENA_VOTE_OUTM(m,v) \
+        out_dword_masked_ns(HWIO_GCC_SPARE_CLOCK_BRANCH_ENA_VOTE_ADDR,m,v,HWIO_GCC_SPARE_CLOCK_BRANCH_ENA_VOTE_IN)
+#define HWIO_GCC_SPARE_CLOCK_BRANCH_ENA_VOTE_IMEM_AXI_CLK_ENA_BMSK                                        0x1000000
+#define HWIO_GCC_SPARE_CLOCK_BRANCH_ENA_VOTE_IMEM_AXI_CLK_ENA_SHFT                                             0x18
+#define HWIO_GCC_SPARE_CLOCK_BRANCH_ENA_VOTE_IMEM_AXI_CLK_ENA_DISABLE_FVAL                                      0x0
+#define HWIO_GCC_SPARE_CLOCK_BRANCH_ENA_VOTE_IMEM_AXI_CLK_ENA_ENABLE_FVAL                                       0x1
+#define HWIO_GCC_SPARE_CLOCK_BRANCH_ENA_VOTE_CPUSS_GNOC_CLK_ENA_BMSK                                       0x400000
+#define HWIO_GCC_SPARE_CLOCK_BRANCH_ENA_VOTE_CPUSS_GNOC_CLK_ENA_SHFT                                           0x16
+#define HWIO_GCC_SPARE_CLOCK_BRANCH_ENA_VOTE_CPUSS_GNOC_CLK_ENA_DISABLE_FVAL                                    0x0
+#define HWIO_GCC_SPARE_CLOCK_BRANCH_ENA_VOTE_CPUSS_GNOC_CLK_ENA_ENABLE_FVAL                                     0x1
+#define HWIO_GCC_SPARE_CLOCK_BRANCH_ENA_VOTE_CPUSS_AHB_CLK_ENA_BMSK                                        0x200000
+#define HWIO_GCC_SPARE_CLOCK_BRANCH_ENA_VOTE_CPUSS_AHB_CLK_ENA_SHFT                                            0x15
+#define HWIO_GCC_SPARE_CLOCK_BRANCH_ENA_VOTE_CPUSS_AHB_CLK_ENA_DISABLE_FVAL                                     0x0
+#define HWIO_GCC_SPARE_CLOCK_BRANCH_ENA_VOTE_CPUSS_AHB_CLK_ENA_ENABLE_FVAL                                      0x1
+#define HWIO_GCC_SPARE_CLOCK_BRANCH_ENA_VOTE_MSS_GPLL0_DIV_CLK_SRC_ENA_BMSK                                 0x20000
+#define HWIO_GCC_SPARE_CLOCK_BRANCH_ENA_VOTE_MSS_GPLL0_DIV_CLK_SRC_ENA_SHFT                                    0x11
+#define HWIO_GCC_SPARE_CLOCK_BRANCH_ENA_VOTE_MSS_GPLL0_DIV_CLK_SRC_ENA_DISABLE_FVAL                             0x0
+#define HWIO_GCC_SPARE_CLOCK_BRANCH_ENA_VOTE_MSS_GPLL0_DIV_CLK_SRC_ENA_ENABLE_FVAL                              0x1
+#define HWIO_GCC_SPARE_CLOCK_BRANCH_ENA_VOTE_BLSP1_SLEEP_CLK_ENA_BMSK                                        0x8000
+#define HWIO_GCC_SPARE_CLOCK_BRANCH_ENA_VOTE_BLSP1_SLEEP_CLK_ENA_SHFT                                           0xf
+#define HWIO_GCC_SPARE_CLOCK_BRANCH_ENA_VOTE_BLSP1_SLEEP_CLK_ENA_DISABLE_FVAL                                   0x0
+#define HWIO_GCC_SPARE_CLOCK_BRANCH_ENA_VOTE_BLSP1_SLEEP_CLK_ENA_ENABLE_FVAL                                    0x1
+#define HWIO_GCC_SPARE_CLOCK_BRANCH_ENA_VOTE_BLSP1_AHB_CLK_ENA_BMSK                                          0x4000
+#define HWIO_GCC_SPARE_CLOCK_BRANCH_ENA_VOTE_BLSP1_AHB_CLK_ENA_SHFT                                             0xe
+#define HWIO_GCC_SPARE_CLOCK_BRANCH_ENA_VOTE_BLSP1_AHB_CLK_ENA_DISABLE_FVAL                                     0x0
+#define HWIO_GCC_SPARE_CLOCK_BRANCH_ENA_VOTE_BLSP1_AHB_CLK_ENA_ENABLE_FVAL                                      0x1
+#define HWIO_GCC_SPARE_CLOCK_BRANCH_ENA_VOTE_PRNG_AHB_CLK_ENA_BMSK                                           0x2000
+#define HWIO_GCC_SPARE_CLOCK_BRANCH_ENA_VOTE_PRNG_AHB_CLK_ENA_SHFT                                              0xd
+#define HWIO_GCC_SPARE_CLOCK_BRANCH_ENA_VOTE_PRNG_AHB_CLK_ENA_DISABLE_FVAL                                      0x0
+#define HWIO_GCC_SPARE_CLOCK_BRANCH_ENA_VOTE_PRNG_AHB_CLK_ENA_ENABLE_FVAL                                       0x1
+#define HWIO_GCC_SPARE_CLOCK_BRANCH_ENA_VOTE_TLMM_AHB_CLK_ENA_BMSK                                           0x1000
+#define HWIO_GCC_SPARE_CLOCK_BRANCH_ENA_VOTE_TLMM_AHB_CLK_ENA_SHFT                                              0xc
+#define HWIO_GCC_SPARE_CLOCK_BRANCH_ENA_VOTE_TLMM_AHB_CLK_ENA_DISABLE_FVAL                                      0x0
+#define HWIO_GCC_SPARE_CLOCK_BRANCH_ENA_VOTE_TLMM_AHB_CLK_ENA_ENABLE_FVAL                                       0x1
+#define HWIO_GCC_SPARE_CLOCK_BRANCH_ENA_VOTE_BOOT_ROM_AHB_CLK_ENA_BMSK                                        0x400
+#define HWIO_GCC_SPARE_CLOCK_BRANCH_ENA_VOTE_BOOT_ROM_AHB_CLK_ENA_SHFT                                          0xa
+#define HWIO_GCC_SPARE_CLOCK_BRANCH_ENA_VOTE_BOOT_ROM_AHB_CLK_ENA_DISABLE_FVAL                                  0x0
+#define HWIO_GCC_SPARE_CLOCK_BRANCH_ENA_VOTE_BOOT_ROM_AHB_CLK_ENA_ENABLE_FVAL                                   0x1
+#define HWIO_GCC_SPARE_CLOCK_BRANCH_ENA_VOTE_ULTAUDIO_AHBFABRIC_IXFABRIC_CLK_ENA_BMSK                         0x100
+#define HWIO_GCC_SPARE_CLOCK_BRANCH_ENA_VOTE_ULTAUDIO_AHBFABRIC_IXFABRIC_CLK_ENA_SHFT                           0x8
+#define HWIO_GCC_SPARE_CLOCK_BRANCH_ENA_VOTE_ULTAUDIO_AHBFABRIC_IXFABRIC_CLK_ENA_DISABLE_FVAL                   0x0
+#define HWIO_GCC_SPARE_CLOCK_BRANCH_ENA_VOTE_ULTAUDIO_AHBFABRIC_IXFABRIC_CLK_ENA_ENABLE_FVAL                    0x1
+#define HWIO_GCC_SPARE_CLOCK_BRANCH_ENA_VOTE_ULTAUDIO_PCNOC_SWAY_CLK_ENA_BMSK                                  0x80
+#define HWIO_GCC_SPARE_CLOCK_BRANCH_ENA_VOTE_ULTAUDIO_PCNOC_SWAY_CLK_ENA_SHFT                                   0x7
+#define HWIO_GCC_SPARE_CLOCK_BRANCH_ENA_VOTE_ULTAUDIO_PCNOC_SWAY_CLK_ENA_DISABLE_FVAL                           0x0
+#define HWIO_GCC_SPARE_CLOCK_BRANCH_ENA_VOTE_ULTAUDIO_PCNOC_SWAY_CLK_ENA_ENABLE_FVAL                            0x1
+#define HWIO_GCC_SPARE_CLOCK_BRANCH_ENA_VOTE_TLMM_CLK_ENA_BMSK                                                 0x40
+#define HWIO_GCC_SPARE_CLOCK_BRANCH_ENA_VOTE_TLMM_CLK_ENA_SHFT                                                  0x6
+#define HWIO_GCC_SPARE_CLOCK_BRANCH_ENA_VOTE_TLMM_CLK_ENA_DISABLE_FVAL                                          0x0
+#define HWIO_GCC_SPARE_CLOCK_BRANCH_ENA_VOTE_TLMM_CLK_ENA_ENABLE_FVAL                                           0x1
+#define HWIO_GCC_SPARE_CLOCK_BRANCH_ENA_VOTE_CE1_CLK_ENA_BMSK                                                  0x20
+#define HWIO_GCC_SPARE_CLOCK_BRANCH_ENA_VOTE_CE1_CLK_ENA_SHFT                                                   0x5
+#define HWIO_GCC_SPARE_CLOCK_BRANCH_ENA_VOTE_CE1_CLK_ENA_DISABLE_FVAL                                           0x0
+#define HWIO_GCC_SPARE_CLOCK_BRANCH_ENA_VOTE_CE1_CLK_ENA_ENABLE_FVAL                                            0x1
+#define HWIO_GCC_SPARE_CLOCK_BRANCH_ENA_VOTE_CE1_AXI_CLK_ENA_BMSK                                              0x10
+#define HWIO_GCC_SPARE_CLOCK_BRANCH_ENA_VOTE_CE1_AXI_CLK_ENA_SHFT                                               0x4
+#define HWIO_GCC_SPARE_CLOCK_BRANCH_ENA_VOTE_CE1_AXI_CLK_ENA_DISABLE_FVAL                                       0x0
+#define HWIO_GCC_SPARE_CLOCK_BRANCH_ENA_VOTE_CE1_AXI_CLK_ENA_ENABLE_FVAL                                        0x1
+#define HWIO_GCC_SPARE_CLOCK_BRANCH_ENA_VOTE_CE1_AHB_CLK_ENA_BMSK                                               0x8
+#define HWIO_GCC_SPARE_CLOCK_BRANCH_ENA_VOTE_CE1_AHB_CLK_ENA_SHFT                                               0x3
+#define HWIO_GCC_SPARE_CLOCK_BRANCH_ENA_VOTE_CE1_AHB_CLK_ENA_DISABLE_FVAL                                       0x0
+#define HWIO_GCC_SPARE_CLOCK_BRANCH_ENA_VOTE_CE1_AHB_CLK_ENA_ENABLE_FVAL                                        0x1
+#define HWIO_GCC_SPARE_CLOCK_BRANCH_ENA_VOTE_QDSS_CFG_AHB_CLK_ENA_BMSK                                          0x4
+#define HWIO_GCC_SPARE_CLOCK_BRANCH_ENA_VOTE_QDSS_CFG_AHB_CLK_ENA_SHFT                                          0x2
+#define HWIO_GCC_SPARE_CLOCK_BRANCH_ENA_VOTE_QDSS_CFG_AHB_CLK_ENA_DISABLE_FVAL                                  0x0
+#define HWIO_GCC_SPARE_CLOCK_BRANCH_ENA_VOTE_QDSS_CFG_AHB_CLK_ENA_ENABLE_FVAL                                   0x1
+#define HWIO_GCC_SPARE_CLOCK_BRANCH_ENA_VOTE_TCSR_AHB_CLK_ENA_BMSK                                              0x2
+#define HWIO_GCC_SPARE_CLOCK_BRANCH_ENA_VOTE_TCSR_AHB_CLK_ENA_SHFT                                              0x1
+#define HWIO_GCC_SPARE_CLOCK_BRANCH_ENA_VOTE_TCSR_AHB_CLK_ENA_DISABLE_FVAL                                      0x0
+#define HWIO_GCC_SPARE_CLOCK_BRANCH_ENA_VOTE_TCSR_AHB_CLK_ENA_ENABLE_FVAL                                       0x1
+#define HWIO_GCC_SPARE_CLOCK_BRANCH_ENA_VOTE_SYS_NOC_CPUSS_AHB_CLK_ENA_BMSK                                     0x1
+#define HWIO_GCC_SPARE_CLOCK_BRANCH_ENA_VOTE_SYS_NOC_CPUSS_AHB_CLK_ENA_SHFT                                     0x0
+#define HWIO_GCC_SPARE_CLOCK_BRANCH_ENA_VOTE_SYS_NOC_CPUSS_AHB_CLK_ENA_DISABLE_FVAL                             0x0
+#define HWIO_GCC_SPARE_CLOCK_BRANCH_ENA_VOTE_SYS_NOC_CPUSS_AHB_CLK_ENA_ENABLE_FVAL                              0x1
+
+#define HWIO_GCC_SPARE_CLOCK_SLEEP_ENA_VOTE_ADDR                                                         (GCC_CLK_CTL_REG_REG_BASE      + 0x0006000c)
+#define HWIO_GCC_SPARE_CLOCK_SLEEP_ENA_VOTE_PHYS                                                         (GCC_CLK_CTL_REG_REG_BASE_PHYS + 0x0006000c)
+#define HWIO_GCC_SPARE_CLOCK_SLEEP_ENA_VOTE_OFFS                                                         (GCC_CLK_CTL_REG_REG_BASE_OFFS + 0x0006000c)
+#define HWIO_GCC_SPARE_CLOCK_SLEEP_ENA_VOTE_RMSK                                                          0x162f5ff
+#define HWIO_GCC_SPARE_CLOCK_SLEEP_ENA_VOTE_ATTR                                                                0x3
+#define HWIO_GCC_SPARE_CLOCK_SLEEP_ENA_VOTE_IN          \
+        in_dword_masked(HWIO_GCC_SPARE_CLOCK_SLEEP_ENA_VOTE_ADDR, HWIO_GCC_SPARE_CLOCK_SLEEP_ENA_VOTE_RMSK)
+#define HWIO_GCC_SPARE_CLOCK_SLEEP_ENA_VOTE_INM(m)      \
+        in_dword_masked(HWIO_GCC_SPARE_CLOCK_SLEEP_ENA_VOTE_ADDR, m)
+#define HWIO_GCC_SPARE_CLOCK_SLEEP_ENA_VOTE_OUT(v)      \
+        out_dword(HWIO_GCC_SPARE_CLOCK_SLEEP_ENA_VOTE_ADDR,v)
+#define HWIO_GCC_SPARE_CLOCK_SLEEP_ENA_VOTE_OUTM(m,v) \
+        out_dword_masked_ns(HWIO_GCC_SPARE_CLOCK_SLEEP_ENA_VOTE_ADDR,m,v,HWIO_GCC_SPARE_CLOCK_SLEEP_ENA_VOTE_IN)
+#define HWIO_GCC_SPARE_CLOCK_SLEEP_ENA_VOTE_IMEM_AXI_CLK_SLEEP_ENA_BMSK                                   0x1000000
+#define HWIO_GCC_SPARE_CLOCK_SLEEP_ENA_VOTE_IMEM_AXI_CLK_SLEEP_ENA_SHFT                                        0x18
+#define HWIO_GCC_SPARE_CLOCK_SLEEP_ENA_VOTE_IMEM_AXI_CLK_SLEEP_ENA_DISABLE_FVAL                                 0x0
+#define HWIO_GCC_SPARE_CLOCK_SLEEP_ENA_VOTE_IMEM_AXI_CLK_SLEEP_ENA_ENABLE_FVAL                                  0x1
+#define HWIO_GCC_SPARE_CLOCK_SLEEP_ENA_VOTE_CPUSS_GNOC_CLK_SLEEP_ENA_BMSK                                  0x400000
+#define HWIO_GCC_SPARE_CLOCK_SLEEP_ENA_VOTE_CPUSS_GNOC_CLK_SLEEP_ENA_SHFT                                      0x16
+#define HWIO_GCC_SPARE_CLOCK_SLEEP_ENA_VOTE_CPUSS_GNOC_CLK_SLEEP_ENA_DISABLE_FVAL                               0x0
+#define HWIO_GCC_SPARE_CLOCK_SLEEP_ENA_VOTE_CPUSS_GNOC_CLK_SLEEP_ENA_ENABLE_FVAL                                0x1
+#define HWIO_GCC_SPARE_CLOCK_SLEEP_ENA_VOTE_CPUSS_AHB_CLK_SLEEP_ENA_BMSK                                   0x200000
+#define HWIO_GCC_SPARE_CLOCK_SLEEP_ENA_VOTE_CPUSS_AHB_CLK_SLEEP_ENA_SHFT                                       0x15
+#define HWIO_GCC_SPARE_CLOCK_SLEEP_ENA_VOTE_CPUSS_AHB_CLK_SLEEP_ENA_DISABLE_FVAL                                0x0
+#define HWIO_GCC_SPARE_CLOCK_SLEEP_ENA_VOTE_CPUSS_AHB_CLK_SLEEP_ENA_ENABLE_FVAL                                 0x1
+#define HWIO_GCC_SPARE_CLOCK_SLEEP_ENA_VOTE_MSS_GPLL0_DIV_CLK_SRC_SLEEP_ENA_BMSK                            0x20000
+#define HWIO_GCC_SPARE_CLOCK_SLEEP_ENA_VOTE_MSS_GPLL0_DIV_CLK_SRC_SLEEP_ENA_SHFT                               0x11
+#define HWIO_GCC_SPARE_CLOCK_SLEEP_ENA_VOTE_MSS_GPLL0_DIV_CLK_SRC_SLEEP_ENA_DISABLE_FVAL                        0x0
+#define HWIO_GCC_SPARE_CLOCK_SLEEP_ENA_VOTE_MSS_GPLL0_DIV_CLK_SRC_SLEEP_ENA_ENABLE_FVAL                         0x1
+#define HWIO_GCC_SPARE_CLOCK_SLEEP_ENA_VOTE_BLSP1_SLEEP_CLK_SLEEP_ENA_BMSK                                   0x8000
+#define HWIO_GCC_SPARE_CLOCK_SLEEP_ENA_VOTE_BLSP1_SLEEP_CLK_SLEEP_ENA_SHFT                                      0xf
+#define HWIO_GCC_SPARE_CLOCK_SLEEP_ENA_VOTE_BLSP1_SLEEP_CLK_SLEEP_ENA_DISABLE_FVAL                              0x0
+#define HWIO_GCC_SPARE_CLOCK_SLEEP_ENA_VOTE_BLSP1_SLEEP_CLK_SLEEP_ENA_ENABLE_FVAL                               0x1
+#define HWIO_GCC_SPARE_CLOCK_SLEEP_ENA_VOTE_BLSP1_AHB_CLK_SLEEP_ENA_BMSK                                     0x4000
+#define HWIO_GCC_SPARE_CLOCK_SLEEP_ENA_VOTE_BLSP1_AHB_CLK_SLEEP_ENA_SHFT                                        0xe
+#define HWIO_GCC_SPARE_CLOCK_SLEEP_ENA_VOTE_BLSP1_AHB_CLK_SLEEP_ENA_DISABLE_FVAL                                0x0
+#define HWIO_GCC_SPARE_CLOCK_SLEEP_ENA_VOTE_BLSP1_AHB_CLK_SLEEP_ENA_ENABLE_FVAL                                 0x1
+#define HWIO_GCC_SPARE_CLOCK_SLEEP_ENA_VOTE_PRNG_AHB_CLK_SLEEP_ENA_BMSK                                      0x2000
+#define HWIO_GCC_SPARE_CLOCK_SLEEP_ENA_VOTE_PRNG_AHB_CLK_SLEEP_ENA_SHFT                                         0xd
+#define HWIO_GCC_SPARE_CLOCK_SLEEP_ENA_VOTE_PRNG_AHB_CLK_SLEEP_ENA_DISABLE_FVAL                                 0x0
+#define HWIO_GCC_SPARE_CLOCK_SLEEP_ENA_VOTE_PRNG_AHB_CLK_SLEEP_ENA_ENABLE_FVAL                                  0x1
+#define HWIO_GCC_SPARE_CLOCK_SLEEP_ENA_VOTE_TLMM_AHB_CLK_SLEEP_ENA_BMSK                                      0x1000
+#define HWIO_GCC_SPARE_CLOCK_SLEEP_ENA_VOTE_TLMM_AHB_CLK_SLEEP_ENA_SHFT                                         0xc
+#define HWIO_GCC_SPARE_CLOCK_SLEEP_ENA_VOTE_TLMM_AHB_CLK_SLEEP_ENA_DISABLE_FVAL                                 0x0
+#define HWIO_GCC_SPARE_CLOCK_SLEEP_ENA_VOTE_TLMM_AHB_CLK_SLEEP_ENA_ENABLE_FVAL                                  0x1
+#define HWIO_GCC_SPARE_CLOCK_SLEEP_ENA_VOTE_BOOT_ROM_AHB_CLK_SLEEP_ENA_BMSK                                   0x400
+#define HWIO_GCC_SPARE_CLOCK_SLEEP_ENA_VOTE_BOOT_ROM_AHB_CLK_SLEEP_ENA_SHFT                                     0xa
+#define HWIO_GCC_SPARE_CLOCK_SLEEP_ENA_VOTE_BOOT_ROM_AHB_CLK_SLEEP_ENA_DISABLE_FVAL                             0x0
+#define HWIO_GCC_SPARE_CLOCK_SLEEP_ENA_VOTE_BOOT_ROM_AHB_CLK_SLEEP_ENA_ENABLE_FVAL                              0x1
+#define HWIO_GCC_SPARE_CLOCK_SLEEP_ENA_VOTE_ULTAUDIO_AHBFABRIC_IXFABRIC_CLK_SLEEP_ENA_BMSK                    0x100
+#define HWIO_GCC_SPARE_CLOCK_SLEEP_ENA_VOTE_ULTAUDIO_AHBFABRIC_IXFABRIC_CLK_SLEEP_ENA_SHFT                      0x8
+#define HWIO_GCC_SPARE_CLOCK_SLEEP_ENA_VOTE_ULTAUDIO_AHBFABRIC_IXFABRIC_CLK_SLEEP_ENA_DISABLE_FVAL              0x0
+#define HWIO_GCC_SPARE_CLOCK_SLEEP_ENA_VOTE_ULTAUDIO_AHBFABRIC_IXFABRIC_CLK_SLEEP_ENA_ENABLE_FVAL               0x1
+#define HWIO_GCC_SPARE_CLOCK_SLEEP_ENA_VOTE_ULTAUDIO_PCNOC_SWAY_CLK_SLEEP_ENA_BMSK                             0x80
+#define HWIO_GCC_SPARE_CLOCK_SLEEP_ENA_VOTE_ULTAUDIO_PCNOC_SWAY_CLK_SLEEP_ENA_SHFT                              0x7
+#define HWIO_GCC_SPARE_CLOCK_SLEEP_ENA_VOTE_ULTAUDIO_PCNOC_SWAY_CLK_SLEEP_ENA_DISABLE_FVAL                      0x0
+#define HWIO_GCC_SPARE_CLOCK_SLEEP_ENA_VOTE_ULTAUDIO_PCNOC_SWAY_CLK_SLEEP_ENA_ENABLE_FVAL                       0x1
+#define HWIO_GCC_SPARE_CLOCK_SLEEP_ENA_VOTE_TLMM_CLK_SLEEP_ENA_BMSK                                            0x40
+#define HWIO_GCC_SPARE_CLOCK_SLEEP_ENA_VOTE_TLMM_CLK_SLEEP_ENA_SHFT                                             0x6
+#define HWIO_GCC_SPARE_CLOCK_SLEEP_ENA_VOTE_TLMM_CLK_SLEEP_ENA_DISABLE_FVAL                                     0x0
+#define HWIO_GCC_SPARE_CLOCK_SLEEP_ENA_VOTE_TLMM_CLK_SLEEP_ENA_ENABLE_FVAL                                      0x1
+#define HWIO_GCC_SPARE_CLOCK_SLEEP_ENA_VOTE_CE1_CLK_SLEEP_ENA_BMSK                                             0x20
+#define HWIO_GCC_SPARE_CLOCK_SLEEP_ENA_VOTE_CE1_CLK_SLEEP_ENA_SHFT                                              0x5
+#define HWIO_GCC_SPARE_CLOCK_SLEEP_ENA_VOTE_CE1_CLK_SLEEP_ENA_DISABLE_FVAL                                      0x0
+#define HWIO_GCC_SPARE_CLOCK_SLEEP_ENA_VOTE_CE1_CLK_SLEEP_ENA_ENABLE_FVAL                                       0x1
+#define HWIO_GCC_SPARE_CLOCK_SLEEP_ENA_VOTE_CE1_AXI_CLK_SLEEP_ENA_BMSK                                         0x10
+#define HWIO_GCC_SPARE_CLOCK_SLEEP_ENA_VOTE_CE1_AXI_CLK_SLEEP_ENA_SHFT                                          0x4
+#define HWIO_GCC_SPARE_CLOCK_SLEEP_ENA_VOTE_CE1_AXI_CLK_SLEEP_ENA_DISABLE_FVAL                                  0x0
+#define HWIO_GCC_SPARE_CLOCK_SLEEP_ENA_VOTE_CE1_AXI_CLK_SLEEP_ENA_ENABLE_FVAL                                   0x1
+#define HWIO_GCC_SPARE_CLOCK_SLEEP_ENA_VOTE_CE1_AHB_CLK_SLEEP_ENA_BMSK                                          0x8
+#define HWIO_GCC_SPARE_CLOCK_SLEEP_ENA_VOTE_CE1_AHB_CLK_SLEEP_ENA_SHFT                                          0x3
+#define HWIO_GCC_SPARE_CLOCK_SLEEP_ENA_VOTE_CE1_AHB_CLK_SLEEP_ENA_DISABLE_FVAL                                  0x0
+#define HWIO_GCC_SPARE_CLOCK_SLEEP_ENA_VOTE_CE1_AHB_CLK_SLEEP_ENA_ENABLE_FVAL                                   0x1
+#define HWIO_GCC_SPARE_CLOCK_SLEEP_ENA_VOTE_QDSS_CFG_AHB_CLK_SLEEP_ENA_BMSK                                     0x4
+#define HWIO_GCC_SPARE_CLOCK_SLEEP_ENA_VOTE_QDSS_CFG_AHB_CLK_SLEEP_ENA_SHFT                                     0x2
+#define HWIO_GCC_SPARE_CLOCK_SLEEP_ENA_VOTE_QDSS_CFG_AHB_CLK_SLEEP_ENA_DISABLE_FVAL                             0x0
+#define HWIO_GCC_SPARE_CLOCK_SLEEP_ENA_VOTE_QDSS_CFG_AHB_CLK_SLEEP_ENA_ENABLE_FVAL                              0x1
+#define HWIO_GCC_SPARE_CLOCK_SLEEP_ENA_VOTE_TCSR_AHB_CLK_SLEEP_ENA_BMSK                                         0x2
+#define HWIO_GCC_SPARE_CLOCK_SLEEP_ENA_VOTE_TCSR_AHB_CLK_SLEEP_ENA_SHFT                                         0x1
+#define HWIO_GCC_SPARE_CLOCK_SLEEP_ENA_VOTE_TCSR_AHB_CLK_SLEEP_ENA_DISABLE_FVAL                                 0x0
+#define HWIO_GCC_SPARE_CLOCK_SLEEP_ENA_VOTE_TCSR_AHB_CLK_SLEEP_ENA_ENABLE_FVAL                                  0x1
+#define HWIO_GCC_SPARE_CLOCK_SLEEP_ENA_VOTE_SYS_NOC_CPUSS_AHB_CLK_SLEEP_ENA_BMSK                                0x1
+#define HWIO_GCC_SPARE_CLOCK_SLEEP_ENA_VOTE_SYS_NOC_CPUSS_AHB_CLK_SLEEP_ENA_SHFT                                0x0
+#define HWIO_GCC_SPARE_CLOCK_SLEEP_ENA_VOTE_SYS_NOC_CPUSS_AHB_CLK_SLEEP_ENA_DISABLE_FVAL                        0x0
+#define HWIO_GCC_SPARE_CLOCK_SLEEP_ENA_VOTE_SYS_NOC_CPUSS_AHB_CLK_SLEEP_ENA_ENABLE_FVAL                         0x1
+
+#define HWIO_GCC_SPARE_CLOCK_BRANCH_ENA_VOTE_1_ADDR                                                      (GCC_CLK_CTL_REG_REG_BASE      + 0x00060010)
+#define HWIO_GCC_SPARE_CLOCK_BRANCH_ENA_VOTE_1_PHYS                                                      (GCC_CLK_CTL_REG_REG_BASE_PHYS + 0x00060010)
+#define HWIO_GCC_SPARE_CLOCK_BRANCH_ENA_VOTE_1_OFFS                                                      (GCC_CLK_CTL_REG_REG_BASE_OFFS + 0x00060010)
+#define HWIO_GCC_SPARE_CLOCK_BRANCH_ENA_VOTE_1_RMSK                                                            0xff
+#define HWIO_GCC_SPARE_CLOCK_BRANCH_ENA_VOTE_1_ATTR                                                             0x3
+#define HWIO_GCC_SPARE_CLOCK_BRANCH_ENA_VOTE_1_IN          \
+        in_dword_masked(HWIO_GCC_SPARE_CLOCK_BRANCH_ENA_VOTE_1_ADDR, HWIO_GCC_SPARE_CLOCK_BRANCH_ENA_VOTE_1_RMSK)
+#define HWIO_GCC_SPARE_CLOCK_BRANCH_ENA_VOTE_1_INM(m)      \
+        in_dword_masked(HWIO_GCC_SPARE_CLOCK_BRANCH_ENA_VOTE_1_ADDR, m)
+#define HWIO_GCC_SPARE_CLOCK_BRANCH_ENA_VOTE_1_OUT(v)      \
+        out_dword(HWIO_GCC_SPARE_CLOCK_BRANCH_ENA_VOTE_1_ADDR,v)
+#define HWIO_GCC_SPARE_CLOCK_BRANCH_ENA_VOTE_1_OUTM(m,v) \
+        out_dword_masked_ns(HWIO_GCC_SPARE_CLOCK_BRANCH_ENA_VOTE_1_ADDR,m,v,HWIO_GCC_SPARE_CLOCK_BRANCH_ENA_VOTE_1_IN)
+#define HWIO_GCC_SPARE_CLOCK_BRANCH_ENA_VOTE_1_PCIE_RCHNG_PHY_CLK_ENA_BMSK                                     0x80
+#define HWIO_GCC_SPARE_CLOCK_BRANCH_ENA_VOTE_1_PCIE_RCHNG_PHY_CLK_ENA_SHFT                                      0x7
+#define HWIO_GCC_SPARE_CLOCK_BRANCH_ENA_VOTE_1_PCIE_RCHNG_PHY_CLK_ENA_DISABLE_FVAL                              0x0
+#define HWIO_GCC_SPARE_CLOCK_BRANCH_ENA_VOTE_1_PCIE_RCHNG_PHY_CLK_ENA_ENABLE_FVAL                               0x1
+#define HWIO_GCC_SPARE_CLOCK_BRANCH_ENA_VOTE_1_PCIE_SLEEP_CLK_ENA_BMSK                                         0x40
+#define HWIO_GCC_SPARE_CLOCK_BRANCH_ENA_VOTE_1_PCIE_SLEEP_CLK_ENA_SHFT                                          0x6
+#define HWIO_GCC_SPARE_CLOCK_BRANCH_ENA_VOTE_1_PCIE_SLEEP_CLK_ENA_DISABLE_FVAL                                  0x0
+#define HWIO_GCC_SPARE_CLOCK_BRANCH_ENA_VOTE_1_PCIE_SLEEP_CLK_ENA_ENABLE_FVAL                                   0x1
+#define HWIO_GCC_SPARE_CLOCK_BRANCH_ENA_VOTE_1_PCIE_SLV_Q2A_AXI_CLK_ENA_BMSK                                   0x20
+#define HWIO_GCC_SPARE_CLOCK_BRANCH_ENA_VOTE_1_PCIE_SLV_Q2A_AXI_CLK_ENA_SHFT                                    0x5
+#define HWIO_GCC_SPARE_CLOCK_BRANCH_ENA_VOTE_1_PCIE_SLV_Q2A_AXI_CLK_ENA_DISABLE_FVAL                            0x0
+#define HWIO_GCC_SPARE_CLOCK_BRANCH_ENA_VOTE_1_PCIE_SLV_Q2A_AXI_CLK_ENA_ENABLE_FVAL                             0x1
+#define HWIO_GCC_SPARE_CLOCK_BRANCH_ENA_VOTE_1_PCIE_PIPE_CLK_ENA_BMSK                                          0x10
+#define HWIO_GCC_SPARE_CLOCK_BRANCH_ENA_VOTE_1_PCIE_PIPE_CLK_ENA_SHFT                                           0x4
+#define HWIO_GCC_SPARE_CLOCK_BRANCH_ENA_VOTE_1_PCIE_PIPE_CLK_ENA_DISABLE_FVAL                                   0x0
+#define HWIO_GCC_SPARE_CLOCK_BRANCH_ENA_VOTE_1_PCIE_PIPE_CLK_ENA_ENABLE_FVAL                                    0x1
+#define HWIO_GCC_SPARE_CLOCK_BRANCH_ENA_VOTE_1_PCIE_AUX_CLK_ENA_BMSK                                            0x8
+#define HWIO_GCC_SPARE_CLOCK_BRANCH_ENA_VOTE_1_PCIE_AUX_CLK_ENA_SHFT                                            0x3
+#define HWIO_GCC_SPARE_CLOCK_BRANCH_ENA_VOTE_1_PCIE_AUX_CLK_ENA_DISABLE_FVAL                                    0x0
+#define HWIO_GCC_SPARE_CLOCK_BRANCH_ENA_VOTE_1_PCIE_AUX_CLK_ENA_ENABLE_FVAL                                     0x1
+#define HWIO_GCC_SPARE_CLOCK_BRANCH_ENA_VOTE_1_PCIE_CFG_AHB_CLK_ENA_BMSK                                        0x4
+#define HWIO_GCC_SPARE_CLOCK_BRANCH_ENA_VOTE_1_PCIE_CFG_AHB_CLK_ENA_SHFT                                        0x2
+#define HWIO_GCC_SPARE_CLOCK_BRANCH_ENA_VOTE_1_PCIE_CFG_AHB_CLK_ENA_DISABLE_FVAL                                0x0
+#define HWIO_GCC_SPARE_CLOCK_BRANCH_ENA_VOTE_1_PCIE_CFG_AHB_CLK_ENA_ENABLE_FVAL                                 0x1
+#define HWIO_GCC_SPARE_CLOCK_BRANCH_ENA_VOTE_1_PCIE_MSTR_AXI_CLK_ENA_BMSK                                       0x2
+#define HWIO_GCC_SPARE_CLOCK_BRANCH_ENA_VOTE_1_PCIE_MSTR_AXI_CLK_ENA_SHFT                                       0x1
+#define HWIO_GCC_SPARE_CLOCK_BRANCH_ENA_VOTE_1_PCIE_MSTR_AXI_CLK_ENA_DISABLE_FVAL                               0x0
+#define HWIO_GCC_SPARE_CLOCK_BRANCH_ENA_VOTE_1_PCIE_MSTR_AXI_CLK_ENA_ENABLE_FVAL                                0x1
+#define HWIO_GCC_SPARE_CLOCK_BRANCH_ENA_VOTE_1_PCIE_SLV_AXI_CLK_ENA_BMSK                                        0x1
+#define HWIO_GCC_SPARE_CLOCK_BRANCH_ENA_VOTE_1_PCIE_SLV_AXI_CLK_ENA_SHFT                                        0x0
+#define HWIO_GCC_SPARE_CLOCK_BRANCH_ENA_VOTE_1_PCIE_SLV_AXI_CLK_ENA_DISABLE_FVAL                                0x0
+#define HWIO_GCC_SPARE_CLOCK_BRANCH_ENA_VOTE_1_PCIE_SLV_AXI_CLK_ENA_ENABLE_FVAL                                 0x1
+
+#define HWIO_GCC_SPARE_CLOCK_SLEEP_ENA_VOTE_1_ADDR                                                       (GCC_CLK_CTL_REG_REG_BASE      + 0x00060014)
+#define HWIO_GCC_SPARE_CLOCK_SLEEP_ENA_VOTE_1_PHYS                                                       (GCC_CLK_CTL_REG_REG_BASE_PHYS + 0x00060014)
+#define HWIO_GCC_SPARE_CLOCK_SLEEP_ENA_VOTE_1_OFFS                                                       (GCC_CLK_CTL_REG_REG_BASE_OFFS + 0x00060014)
+#define HWIO_GCC_SPARE_CLOCK_SLEEP_ENA_VOTE_1_RMSK                                                             0xff
+#define HWIO_GCC_SPARE_CLOCK_SLEEP_ENA_VOTE_1_ATTR                                                              0x3
+#define HWIO_GCC_SPARE_CLOCK_SLEEP_ENA_VOTE_1_IN          \
+        in_dword_masked(HWIO_GCC_SPARE_CLOCK_SLEEP_ENA_VOTE_1_ADDR, HWIO_GCC_SPARE_CLOCK_SLEEP_ENA_VOTE_1_RMSK)
+#define HWIO_GCC_SPARE_CLOCK_SLEEP_ENA_VOTE_1_INM(m)      \
+        in_dword_masked(HWIO_GCC_SPARE_CLOCK_SLEEP_ENA_VOTE_1_ADDR, m)
+#define HWIO_GCC_SPARE_CLOCK_SLEEP_ENA_VOTE_1_OUT(v)      \
+        out_dword(HWIO_GCC_SPARE_CLOCK_SLEEP_ENA_VOTE_1_ADDR,v)
+#define HWIO_GCC_SPARE_CLOCK_SLEEP_ENA_VOTE_1_OUTM(m,v) \
+        out_dword_masked_ns(HWIO_GCC_SPARE_CLOCK_SLEEP_ENA_VOTE_1_ADDR,m,v,HWIO_GCC_SPARE_CLOCK_SLEEP_ENA_VOTE_1_IN)
+#define HWIO_GCC_SPARE_CLOCK_SLEEP_ENA_VOTE_1_PCIE_RCHNG_PHY_CLK_SLEEP_ENA_BMSK                                0x80
+#define HWIO_GCC_SPARE_CLOCK_SLEEP_ENA_VOTE_1_PCIE_RCHNG_PHY_CLK_SLEEP_ENA_SHFT                                 0x7
+#define HWIO_GCC_SPARE_CLOCK_SLEEP_ENA_VOTE_1_PCIE_RCHNG_PHY_CLK_SLEEP_ENA_DISABLE_FVAL                         0x0
+#define HWIO_GCC_SPARE_CLOCK_SLEEP_ENA_VOTE_1_PCIE_RCHNG_PHY_CLK_SLEEP_ENA_ENABLE_FVAL                          0x1
+#define HWIO_GCC_SPARE_CLOCK_SLEEP_ENA_VOTE_1_PCIE_SLEEP_CLK_SLEEP_ENA_BMSK                                    0x40
+#define HWIO_GCC_SPARE_CLOCK_SLEEP_ENA_VOTE_1_PCIE_SLEEP_CLK_SLEEP_ENA_SHFT                                     0x6
+#define HWIO_GCC_SPARE_CLOCK_SLEEP_ENA_VOTE_1_PCIE_SLEEP_CLK_SLEEP_ENA_DISABLE_FVAL                             0x0
+#define HWIO_GCC_SPARE_CLOCK_SLEEP_ENA_VOTE_1_PCIE_SLEEP_CLK_SLEEP_ENA_ENABLE_FVAL                              0x1
+#define HWIO_GCC_SPARE_CLOCK_SLEEP_ENA_VOTE_1_PCIE_SLV_Q2A_AXI_CLK_SLEEP_ENA_BMSK                              0x20
+#define HWIO_GCC_SPARE_CLOCK_SLEEP_ENA_VOTE_1_PCIE_SLV_Q2A_AXI_CLK_SLEEP_ENA_SHFT                               0x5
+#define HWIO_GCC_SPARE_CLOCK_SLEEP_ENA_VOTE_1_PCIE_SLV_Q2A_AXI_CLK_SLEEP_ENA_DISABLE_FVAL                       0x0
+#define HWIO_GCC_SPARE_CLOCK_SLEEP_ENA_VOTE_1_PCIE_SLV_Q2A_AXI_CLK_SLEEP_ENA_ENABLE_FVAL                        0x1
+#define HWIO_GCC_SPARE_CLOCK_SLEEP_ENA_VOTE_1_PCIE_PIPE_CLK_SLEEP_ENA_BMSK                                     0x10
+#define HWIO_GCC_SPARE_CLOCK_SLEEP_ENA_VOTE_1_PCIE_PIPE_CLK_SLEEP_ENA_SHFT                                      0x4
+#define HWIO_GCC_SPARE_CLOCK_SLEEP_ENA_VOTE_1_PCIE_PIPE_CLK_SLEEP_ENA_DISABLE_FVAL                              0x0
+#define HWIO_GCC_SPARE_CLOCK_SLEEP_ENA_VOTE_1_PCIE_PIPE_CLK_SLEEP_ENA_ENABLE_FVAL                               0x1
+#define HWIO_GCC_SPARE_CLOCK_SLEEP_ENA_VOTE_1_PCIE_AUX_CLK_SLEEP_ENA_BMSK                                       0x8
+#define HWIO_GCC_SPARE_CLOCK_SLEEP_ENA_VOTE_1_PCIE_AUX_CLK_SLEEP_ENA_SHFT                                       0x3
+#define HWIO_GCC_SPARE_CLOCK_SLEEP_ENA_VOTE_1_PCIE_AUX_CLK_SLEEP_ENA_DISABLE_FVAL                               0x0
+#define HWIO_GCC_SPARE_CLOCK_SLEEP_ENA_VOTE_1_PCIE_AUX_CLK_SLEEP_ENA_ENABLE_FVAL                                0x1
+#define HWIO_GCC_SPARE_CLOCK_SLEEP_ENA_VOTE_1_PCIE_CFG_AHB_CLK_SLEEP_ENA_BMSK                                   0x4
+#define HWIO_GCC_SPARE_CLOCK_SLEEP_ENA_VOTE_1_PCIE_CFG_AHB_CLK_SLEEP_ENA_SHFT                                   0x2
+#define HWIO_GCC_SPARE_CLOCK_SLEEP_ENA_VOTE_1_PCIE_CFG_AHB_CLK_SLEEP_ENA_DISABLE_FVAL                           0x0
+#define HWIO_GCC_SPARE_CLOCK_SLEEP_ENA_VOTE_1_PCIE_CFG_AHB_CLK_SLEEP_ENA_ENABLE_FVAL                            0x1
+#define HWIO_GCC_SPARE_CLOCK_SLEEP_ENA_VOTE_1_PCIE_MSTR_AXI_CLK_SLEEP_ENA_BMSK                                  0x2
+#define HWIO_GCC_SPARE_CLOCK_SLEEP_ENA_VOTE_1_PCIE_MSTR_AXI_CLK_SLEEP_ENA_SHFT                                  0x1
+#define HWIO_GCC_SPARE_CLOCK_SLEEP_ENA_VOTE_1_PCIE_MSTR_AXI_CLK_SLEEP_ENA_DISABLE_FVAL                          0x0
+#define HWIO_GCC_SPARE_CLOCK_SLEEP_ENA_VOTE_1_PCIE_MSTR_AXI_CLK_SLEEP_ENA_ENABLE_FVAL                           0x1
+#define HWIO_GCC_SPARE_CLOCK_SLEEP_ENA_VOTE_1_PCIE_SLV_AXI_CLK_SLEEP_ENA_BMSK                                   0x1
+#define HWIO_GCC_SPARE_CLOCK_SLEEP_ENA_VOTE_1_PCIE_SLV_AXI_CLK_SLEEP_ENA_SHFT                                   0x0
+#define HWIO_GCC_SPARE_CLOCK_SLEEP_ENA_VOTE_1_PCIE_SLV_AXI_CLK_SLEEP_ENA_DISABLE_FVAL                           0x0
+#define HWIO_GCC_SPARE_CLOCK_SLEEP_ENA_VOTE_1_PCIE_SLV_AXI_CLK_SLEEP_ENA_ENABLE_FVAL                            0x1
+
+#define HWIO_GCC_SPARE1_GPLL_ENA_VOTE_ADDR                                                               (GCC_CLK_CTL_REG_REG_BASE      + 0x00061000)
+#define HWIO_GCC_SPARE1_GPLL_ENA_VOTE_PHYS                                                               (GCC_CLK_CTL_REG_REG_BASE_PHYS + 0x00061000)
+#define HWIO_GCC_SPARE1_GPLL_ENA_VOTE_OFFS                                                               (GCC_CLK_CTL_REG_REG_BASE_OFFS + 0x00061000)
+#define HWIO_GCC_SPARE1_GPLL_ENA_VOTE_RMSK                                                                     0x7f
+#define HWIO_GCC_SPARE1_GPLL_ENA_VOTE_ATTR                                                                      0x3
+#define HWIO_GCC_SPARE1_GPLL_ENA_VOTE_IN          \
+        in_dword_masked(HWIO_GCC_SPARE1_GPLL_ENA_VOTE_ADDR, HWIO_GCC_SPARE1_GPLL_ENA_VOTE_RMSK)
+#define HWIO_GCC_SPARE1_GPLL_ENA_VOTE_INM(m)      \
+        in_dword_masked(HWIO_GCC_SPARE1_GPLL_ENA_VOTE_ADDR, m)
+#define HWIO_GCC_SPARE1_GPLL_ENA_VOTE_OUT(v)      \
+        out_dword(HWIO_GCC_SPARE1_GPLL_ENA_VOTE_ADDR,v)
+#define HWIO_GCC_SPARE1_GPLL_ENA_VOTE_OUTM(m,v) \
+        out_dword_masked_ns(HWIO_GCC_SPARE1_GPLL_ENA_VOTE_ADDR,m,v,HWIO_GCC_SPARE1_GPLL_ENA_VOTE_IN)
+#define HWIO_GCC_SPARE1_GPLL_ENA_VOTE_GPLL6_BMSK                                                               0x40
+#define HWIO_GCC_SPARE1_GPLL_ENA_VOTE_GPLL6_SHFT                                                                0x6
+#define HWIO_GCC_SPARE1_GPLL_ENA_VOTE_GPLL6_DISABLE_FVAL                                                        0x0
+#define HWIO_GCC_SPARE1_GPLL_ENA_VOTE_GPLL6_ENABLE_FVAL                                                         0x1
+#define HWIO_GCC_SPARE1_GPLL_ENA_VOTE_GPLL5_BMSK                                                               0x20
+#define HWIO_GCC_SPARE1_GPLL_ENA_VOTE_GPLL5_SHFT                                                                0x5
+#define HWIO_GCC_SPARE1_GPLL_ENA_VOTE_GPLL5_DISABLE_FVAL                                                        0x0
+#define HWIO_GCC_SPARE1_GPLL_ENA_VOTE_GPLL5_ENABLE_FVAL                                                         0x1
+#define HWIO_GCC_SPARE1_GPLL_ENA_VOTE_GPLL4_BMSK                                                               0x10
+#define HWIO_GCC_SPARE1_GPLL_ENA_VOTE_GPLL4_SHFT                                                                0x4
+#define HWIO_GCC_SPARE1_GPLL_ENA_VOTE_GPLL4_DISABLE_FVAL                                                        0x0
+#define HWIO_GCC_SPARE1_GPLL_ENA_VOTE_GPLL4_ENABLE_FVAL                                                         0x1
+#define HWIO_GCC_SPARE1_GPLL_ENA_VOTE_GPLL3_BMSK                                                                0x8
+#define HWIO_GCC_SPARE1_GPLL_ENA_VOTE_GPLL3_SHFT                                                                0x3
+#define HWIO_GCC_SPARE1_GPLL_ENA_VOTE_GPLL3_DISABLE_FVAL                                                        0x0
+#define HWIO_GCC_SPARE1_GPLL_ENA_VOTE_GPLL3_ENABLE_FVAL                                                         0x1
+#define HWIO_GCC_SPARE1_GPLL_ENA_VOTE_GPLL2_BMSK                                                                0x4
+#define HWIO_GCC_SPARE1_GPLL_ENA_VOTE_GPLL2_SHFT                                                                0x2
+#define HWIO_GCC_SPARE1_GPLL_ENA_VOTE_GPLL2_DISABLE_FVAL                                                        0x0
+#define HWIO_GCC_SPARE1_GPLL_ENA_VOTE_GPLL2_ENABLE_FVAL                                                         0x1
+#define HWIO_GCC_SPARE1_GPLL_ENA_VOTE_GPLL1_BMSK                                                                0x2
+#define HWIO_GCC_SPARE1_GPLL_ENA_VOTE_GPLL1_SHFT                                                                0x1
+#define HWIO_GCC_SPARE1_GPLL_ENA_VOTE_GPLL1_DISABLE_FVAL                                                        0x0
+#define HWIO_GCC_SPARE1_GPLL_ENA_VOTE_GPLL1_ENABLE_FVAL                                                         0x1
+#define HWIO_GCC_SPARE1_GPLL_ENA_VOTE_GPLL0_BMSK                                                                0x1
+#define HWIO_GCC_SPARE1_GPLL_ENA_VOTE_GPLL0_SHFT                                                                0x0
+#define HWIO_GCC_SPARE1_GPLL_ENA_VOTE_GPLL0_DISABLE_FVAL                                                        0x0
+#define HWIO_GCC_SPARE1_GPLL_ENA_VOTE_GPLL0_ENABLE_FVAL                                                         0x1
+
+#define HWIO_GCC_SPARE1_GPLL_SLEEP_ENA_VOTE_ADDR                                                         (GCC_CLK_CTL_REG_REG_BASE      + 0x00061004)
+#define HWIO_GCC_SPARE1_GPLL_SLEEP_ENA_VOTE_PHYS                                                         (GCC_CLK_CTL_REG_REG_BASE_PHYS + 0x00061004)
+#define HWIO_GCC_SPARE1_GPLL_SLEEP_ENA_VOTE_OFFS                                                         (GCC_CLK_CTL_REG_REG_BASE_OFFS + 0x00061004)
+#define HWIO_GCC_SPARE1_GPLL_SLEEP_ENA_VOTE_RMSK                                                               0x7f
+#define HWIO_GCC_SPARE1_GPLL_SLEEP_ENA_VOTE_ATTR                                                                0x3
+#define HWIO_GCC_SPARE1_GPLL_SLEEP_ENA_VOTE_IN          \
+        in_dword_masked(HWIO_GCC_SPARE1_GPLL_SLEEP_ENA_VOTE_ADDR, HWIO_GCC_SPARE1_GPLL_SLEEP_ENA_VOTE_RMSK)
+#define HWIO_GCC_SPARE1_GPLL_SLEEP_ENA_VOTE_INM(m)      \
+        in_dword_masked(HWIO_GCC_SPARE1_GPLL_SLEEP_ENA_VOTE_ADDR, m)
+#define HWIO_GCC_SPARE1_GPLL_SLEEP_ENA_VOTE_OUT(v)      \
+        out_dword(HWIO_GCC_SPARE1_GPLL_SLEEP_ENA_VOTE_ADDR,v)
+#define HWIO_GCC_SPARE1_GPLL_SLEEP_ENA_VOTE_OUTM(m,v) \
+        out_dword_masked_ns(HWIO_GCC_SPARE1_GPLL_SLEEP_ENA_VOTE_ADDR,m,v,HWIO_GCC_SPARE1_GPLL_SLEEP_ENA_VOTE_IN)
+#define HWIO_GCC_SPARE1_GPLL_SLEEP_ENA_VOTE_GPLL6_BMSK                                                         0x40
+#define HWIO_GCC_SPARE1_GPLL_SLEEP_ENA_VOTE_GPLL6_SHFT                                                          0x6
+#define HWIO_GCC_SPARE1_GPLL_SLEEP_ENA_VOTE_GPLL6_DISABLE_FVAL                                                  0x0
+#define HWIO_GCC_SPARE1_GPLL_SLEEP_ENA_VOTE_GPLL6_ENABLE_FVAL                                                   0x1
+#define HWIO_GCC_SPARE1_GPLL_SLEEP_ENA_VOTE_GPLL5_BMSK                                                         0x20
+#define HWIO_GCC_SPARE1_GPLL_SLEEP_ENA_VOTE_GPLL5_SHFT                                                          0x5
+#define HWIO_GCC_SPARE1_GPLL_SLEEP_ENA_VOTE_GPLL5_DISABLE_FVAL                                                  0x0
+#define HWIO_GCC_SPARE1_GPLL_SLEEP_ENA_VOTE_GPLL5_ENABLE_FVAL                                                   0x1
+#define HWIO_GCC_SPARE1_GPLL_SLEEP_ENA_VOTE_GPLL4_BMSK                                                         0x10
+#define HWIO_GCC_SPARE1_GPLL_SLEEP_ENA_VOTE_GPLL4_SHFT                                                          0x4
+#define HWIO_GCC_SPARE1_GPLL_SLEEP_ENA_VOTE_GPLL4_DISABLE_FVAL                                                  0x0
+#define HWIO_GCC_SPARE1_GPLL_SLEEP_ENA_VOTE_GPLL4_ENABLE_FVAL                                                   0x1
+#define HWIO_GCC_SPARE1_GPLL_SLEEP_ENA_VOTE_GPLL3_BMSK                                                          0x8
+#define HWIO_GCC_SPARE1_GPLL_SLEEP_ENA_VOTE_GPLL3_SHFT                                                          0x3
+#define HWIO_GCC_SPARE1_GPLL_SLEEP_ENA_VOTE_GPLL3_DISABLE_FVAL                                                  0x0
+#define HWIO_GCC_SPARE1_GPLL_SLEEP_ENA_VOTE_GPLL3_ENABLE_FVAL                                                   0x1
+#define HWIO_GCC_SPARE1_GPLL_SLEEP_ENA_VOTE_GPLL2_BMSK                                                          0x4
+#define HWIO_GCC_SPARE1_GPLL_SLEEP_ENA_VOTE_GPLL2_SHFT                                                          0x2
+#define HWIO_GCC_SPARE1_GPLL_SLEEP_ENA_VOTE_GPLL2_DISABLE_FVAL                                                  0x0
+#define HWIO_GCC_SPARE1_GPLL_SLEEP_ENA_VOTE_GPLL2_ENABLE_FVAL                                                   0x1
+#define HWIO_GCC_SPARE1_GPLL_SLEEP_ENA_VOTE_GPLL1_BMSK                                                          0x2
+#define HWIO_GCC_SPARE1_GPLL_SLEEP_ENA_VOTE_GPLL1_SHFT                                                          0x1
+#define HWIO_GCC_SPARE1_GPLL_SLEEP_ENA_VOTE_GPLL1_DISABLE_FVAL                                                  0x0
+#define HWIO_GCC_SPARE1_GPLL_SLEEP_ENA_VOTE_GPLL1_ENABLE_FVAL                                                   0x1
+#define HWIO_GCC_SPARE1_GPLL_SLEEP_ENA_VOTE_GPLL0_BMSK                                                          0x1
+#define HWIO_GCC_SPARE1_GPLL_SLEEP_ENA_VOTE_GPLL0_SHFT                                                          0x0
+#define HWIO_GCC_SPARE1_GPLL_SLEEP_ENA_VOTE_GPLL0_DISABLE_FVAL                                                  0x0
+#define HWIO_GCC_SPARE1_GPLL_SLEEP_ENA_VOTE_GPLL0_ENABLE_FVAL                                                   0x1
+
+#define HWIO_GCC_SPARE1_CLOCK_BRANCH_ENA_VOTE_ADDR                                                       (GCC_CLK_CTL_REG_REG_BASE      + 0x00061008)
+#define HWIO_GCC_SPARE1_CLOCK_BRANCH_ENA_VOTE_PHYS                                                       (GCC_CLK_CTL_REG_REG_BASE_PHYS + 0x00061008)
+#define HWIO_GCC_SPARE1_CLOCK_BRANCH_ENA_VOTE_OFFS                                                       (GCC_CLK_CTL_REG_REG_BASE_OFFS + 0x00061008)
+#define HWIO_GCC_SPARE1_CLOCK_BRANCH_ENA_VOTE_RMSK                                                        0x162f5ff
+#define HWIO_GCC_SPARE1_CLOCK_BRANCH_ENA_VOTE_ATTR                                                              0x3
+#define HWIO_GCC_SPARE1_CLOCK_BRANCH_ENA_VOTE_IN          \
+        in_dword_masked(HWIO_GCC_SPARE1_CLOCK_BRANCH_ENA_VOTE_ADDR, HWIO_GCC_SPARE1_CLOCK_BRANCH_ENA_VOTE_RMSK)
+#define HWIO_GCC_SPARE1_CLOCK_BRANCH_ENA_VOTE_INM(m)      \
+        in_dword_masked(HWIO_GCC_SPARE1_CLOCK_BRANCH_ENA_VOTE_ADDR, m)
+#define HWIO_GCC_SPARE1_CLOCK_BRANCH_ENA_VOTE_OUT(v)      \
+        out_dword(HWIO_GCC_SPARE1_CLOCK_BRANCH_ENA_VOTE_ADDR,v)
+#define HWIO_GCC_SPARE1_CLOCK_BRANCH_ENA_VOTE_OUTM(m,v) \
+        out_dword_masked_ns(HWIO_GCC_SPARE1_CLOCK_BRANCH_ENA_VOTE_ADDR,m,v,HWIO_GCC_SPARE1_CLOCK_BRANCH_ENA_VOTE_IN)
+#define HWIO_GCC_SPARE1_CLOCK_BRANCH_ENA_VOTE_IMEM_AXI_CLK_ENA_BMSK                                       0x1000000
+#define HWIO_GCC_SPARE1_CLOCK_BRANCH_ENA_VOTE_IMEM_AXI_CLK_ENA_SHFT                                            0x18
+#define HWIO_GCC_SPARE1_CLOCK_BRANCH_ENA_VOTE_IMEM_AXI_CLK_ENA_DISABLE_FVAL                                     0x0
+#define HWIO_GCC_SPARE1_CLOCK_BRANCH_ENA_VOTE_IMEM_AXI_CLK_ENA_ENABLE_FVAL                                      0x1
+#define HWIO_GCC_SPARE1_CLOCK_BRANCH_ENA_VOTE_CPUSS_GNOC_CLK_ENA_BMSK                                      0x400000
+#define HWIO_GCC_SPARE1_CLOCK_BRANCH_ENA_VOTE_CPUSS_GNOC_CLK_ENA_SHFT                                          0x16
+#define HWIO_GCC_SPARE1_CLOCK_BRANCH_ENA_VOTE_CPUSS_GNOC_CLK_ENA_DISABLE_FVAL                                   0x0
+#define HWIO_GCC_SPARE1_CLOCK_BRANCH_ENA_VOTE_CPUSS_GNOC_CLK_ENA_ENABLE_FVAL                                    0x1
+#define HWIO_GCC_SPARE1_CLOCK_BRANCH_ENA_VOTE_CPUSS_AHB_CLK_ENA_BMSK                                       0x200000
+#define HWIO_GCC_SPARE1_CLOCK_BRANCH_ENA_VOTE_CPUSS_AHB_CLK_ENA_SHFT                                           0x15
+#define HWIO_GCC_SPARE1_CLOCK_BRANCH_ENA_VOTE_CPUSS_AHB_CLK_ENA_DISABLE_FVAL                                    0x0
+#define HWIO_GCC_SPARE1_CLOCK_BRANCH_ENA_VOTE_CPUSS_AHB_CLK_ENA_ENABLE_FVAL                                     0x1
+#define HWIO_GCC_SPARE1_CLOCK_BRANCH_ENA_VOTE_MSS_GPLL0_DIV_CLK_SRC_ENA_BMSK                                0x20000
+#define HWIO_GCC_SPARE1_CLOCK_BRANCH_ENA_VOTE_MSS_GPLL0_DIV_CLK_SRC_ENA_SHFT                                   0x11
+#define HWIO_GCC_SPARE1_CLOCK_BRANCH_ENA_VOTE_MSS_GPLL0_DIV_CLK_SRC_ENA_DISABLE_FVAL                            0x0
+#define HWIO_GCC_SPARE1_CLOCK_BRANCH_ENA_VOTE_MSS_GPLL0_DIV_CLK_SRC_ENA_ENABLE_FVAL                             0x1
+#define HWIO_GCC_SPARE1_CLOCK_BRANCH_ENA_VOTE_BLSP1_SLEEP_CLK_ENA_BMSK                                       0x8000
+#define HWIO_GCC_SPARE1_CLOCK_BRANCH_ENA_VOTE_BLSP1_SLEEP_CLK_ENA_SHFT                                          0xf
+#define HWIO_GCC_SPARE1_CLOCK_BRANCH_ENA_VOTE_BLSP1_SLEEP_CLK_ENA_DISABLE_FVAL                                  0x0
+#define HWIO_GCC_SPARE1_CLOCK_BRANCH_ENA_VOTE_BLSP1_SLEEP_CLK_ENA_ENABLE_FVAL                                   0x1
+#define HWIO_GCC_SPARE1_CLOCK_BRANCH_ENA_VOTE_BLSP1_AHB_CLK_ENA_BMSK                                         0x4000
+#define HWIO_GCC_SPARE1_CLOCK_BRANCH_ENA_VOTE_BLSP1_AHB_CLK_ENA_SHFT                                            0xe
+#define HWIO_GCC_SPARE1_CLOCK_BRANCH_ENA_VOTE_BLSP1_AHB_CLK_ENA_DISABLE_FVAL                                    0x0
+#define HWIO_GCC_SPARE1_CLOCK_BRANCH_ENA_VOTE_BLSP1_AHB_CLK_ENA_ENABLE_FVAL                                     0x1
+#define HWIO_GCC_SPARE1_CLOCK_BRANCH_ENA_VOTE_PRNG_AHB_CLK_ENA_BMSK                                          0x2000
+#define HWIO_GCC_SPARE1_CLOCK_BRANCH_ENA_VOTE_PRNG_AHB_CLK_ENA_SHFT                                             0xd
+#define HWIO_GCC_SPARE1_CLOCK_BRANCH_ENA_VOTE_PRNG_AHB_CLK_ENA_DISABLE_FVAL                                     0x0
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+#define HWIO_GCC_SPARE1_CLOCK_BRANCH_ENA_VOTE_TLMM_AHB_CLK_ENA_BMSK                                          0x1000
+#define HWIO_GCC_SPARE1_CLOCK_BRANCH_ENA_VOTE_TLMM_AHB_CLK_ENA_SHFT                                             0xc
+#define HWIO_GCC_SPARE1_CLOCK_BRANCH_ENA_VOTE_TLMM_AHB_CLK_ENA_DISABLE_FVAL                                     0x0
+#define HWIO_GCC_SPARE1_CLOCK_BRANCH_ENA_VOTE_TLMM_AHB_CLK_ENA_ENABLE_FVAL                                      0x1
+#define HWIO_GCC_SPARE1_CLOCK_BRANCH_ENA_VOTE_BOOT_ROM_AHB_CLK_ENA_BMSK                                       0x400
+#define HWIO_GCC_SPARE1_CLOCK_BRANCH_ENA_VOTE_BOOT_ROM_AHB_CLK_ENA_SHFT                                         0xa
+#define HWIO_GCC_SPARE1_CLOCK_BRANCH_ENA_VOTE_BOOT_ROM_AHB_CLK_ENA_DISABLE_FVAL                                 0x0
+#define HWIO_GCC_SPARE1_CLOCK_BRANCH_ENA_VOTE_BOOT_ROM_AHB_CLK_ENA_ENABLE_FVAL                                  0x1
+#define HWIO_GCC_SPARE1_CLOCK_BRANCH_ENA_VOTE_ULTAUDIO_AHBFABRIC_IXFABRIC_CLK_ENA_BMSK                        0x100
+#define HWIO_GCC_SPARE1_CLOCK_BRANCH_ENA_VOTE_ULTAUDIO_AHBFABRIC_IXFABRIC_CLK_ENA_SHFT                          0x8
+#define HWIO_GCC_SPARE1_CLOCK_BRANCH_ENA_VOTE_ULTAUDIO_AHBFABRIC_IXFABRIC_CLK_ENA_DISABLE_FVAL                  0x0
+#define HWIO_GCC_SPARE1_CLOCK_BRANCH_ENA_VOTE_ULTAUDIO_AHBFABRIC_IXFABRIC_CLK_ENA_ENABLE_FVAL                   0x1
+#define HWIO_GCC_SPARE1_CLOCK_BRANCH_ENA_VOTE_ULTAUDIO_PCNOC_SWAY_CLK_ENA_BMSK                                 0x80
+#define HWIO_GCC_SPARE1_CLOCK_BRANCH_ENA_VOTE_ULTAUDIO_PCNOC_SWAY_CLK_ENA_SHFT                                  0x7
+#define HWIO_GCC_SPARE1_CLOCK_BRANCH_ENA_VOTE_ULTAUDIO_PCNOC_SWAY_CLK_ENA_DISABLE_FVAL                          0x0
+#define HWIO_GCC_SPARE1_CLOCK_BRANCH_ENA_VOTE_ULTAUDIO_PCNOC_SWAY_CLK_ENA_ENABLE_FVAL                           0x1
+#define HWIO_GCC_SPARE1_CLOCK_BRANCH_ENA_VOTE_TLMM_CLK_ENA_BMSK                                                0x40
+#define HWIO_GCC_SPARE1_CLOCK_BRANCH_ENA_VOTE_TLMM_CLK_ENA_SHFT                                                 0x6
+#define HWIO_GCC_SPARE1_CLOCK_BRANCH_ENA_VOTE_TLMM_CLK_ENA_DISABLE_FVAL                                         0x0
+#define HWIO_GCC_SPARE1_CLOCK_BRANCH_ENA_VOTE_TLMM_CLK_ENA_ENABLE_FVAL                                          0x1
+#define HWIO_GCC_SPARE1_CLOCK_BRANCH_ENA_VOTE_CE1_CLK_ENA_BMSK                                                 0x20
+#define HWIO_GCC_SPARE1_CLOCK_BRANCH_ENA_VOTE_CE1_CLK_ENA_SHFT                                                  0x5
+#define HWIO_GCC_SPARE1_CLOCK_BRANCH_ENA_VOTE_CE1_CLK_ENA_DISABLE_FVAL                                          0x0
+#define HWIO_GCC_SPARE1_CLOCK_BRANCH_ENA_VOTE_CE1_CLK_ENA_ENABLE_FVAL                                           0x1
+#define HWIO_GCC_SPARE1_CLOCK_BRANCH_ENA_VOTE_CE1_AXI_CLK_ENA_BMSK                                             0x10
+#define HWIO_GCC_SPARE1_CLOCK_BRANCH_ENA_VOTE_CE1_AXI_CLK_ENA_SHFT                                              0x4
+#define HWIO_GCC_SPARE1_CLOCK_BRANCH_ENA_VOTE_CE1_AXI_CLK_ENA_DISABLE_FVAL                                      0x0
+#define HWIO_GCC_SPARE1_CLOCK_BRANCH_ENA_VOTE_CE1_AXI_CLK_ENA_ENABLE_FVAL                                       0x1
+#define HWIO_GCC_SPARE1_CLOCK_BRANCH_ENA_VOTE_CE1_AHB_CLK_ENA_BMSK                                              0x8
+#define HWIO_GCC_SPARE1_CLOCK_BRANCH_ENA_VOTE_CE1_AHB_CLK_ENA_SHFT                                              0x3
+#define HWIO_GCC_SPARE1_CLOCK_BRANCH_ENA_VOTE_CE1_AHB_CLK_ENA_DISABLE_FVAL                                      0x0
+#define HWIO_GCC_SPARE1_CLOCK_BRANCH_ENA_VOTE_CE1_AHB_CLK_ENA_ENABLE_FVAL                                       0x1
+#define HWIO_GCC_SPARE1_CLOCK_BRANCH_ENA_VOTE_QDSS_CFG_AHB_CLK_ENA_BMSK                                         0x4
+#define HWIO_GCC_SPARE1_CLOCK_BRANCH_ENA_VOTE_QDSS_CFG_AHB_CLK_ENA_SHFT                                         0x2
+#define HWIO_GCC_SPARE1_CLOCK_BRANCH_ENA_VOTE_QDSS_CFG_AHB_CLK_ENA_DISABLE_FVAL                                 0x0
+#define HWIO_GCC_SPARE1_CLOCK_BRANCH_ENA_VOTE_QDSS_CFG_AHB_CLK_ENA_ENABLE_FVAL                                  0x1
+#define HWIO_GCC_SPARE1_CLOCK_BRANCH_ENA_VOTE_TCSR_AHB_CLK_ENA_BMSK                                             0x2
+#define HWIO_GCC_SPARE1_CLOCK_BRANCH_ENA_VOTE_TCSR_AHB_CLK_ENA_SHFT                                             0x1
+#define HWIO_GCC_SPARE1_CLOCK_BRANCH_ENA_VOTE_TCSR_AHB_CLK_ENA_DISABLE_FVAL                                     0x0
+#define HWIO_GCC_SPARE1_CLOCK_BRANCH_ENA_VOTE_TCSR_AHB_CLK_ENA_ENABLE_FVAL                                      0x1
+#define HWIO_GCC_SPARE1_CLOCK_BRANCH_ENA_VOTE_SYS_NOC_CPUSS_AHB_CLK_ENA_BMSK                                    0x1
+#define HWIO_GCC_SPARE1_CLOCK_BRANCH_ENA_VOTE_SYS_NOC_CPUSS_AHB_CLK_ENA_SHFT                                    0x0
+#define HWIO_GCC_SPARE1_CLOCK_BRANCH_ENA_VOTE_SYS_NOC_CPUSS_AHB_CLK_ENA_DISABLE_FVAL                            0x0
+#define HWIO_GCC_SPARE1_CLOCK_BRANCH_ENA_VOTE_SYS_NOC_CPUSS_AHB_CLK_ENA_ENABLE_FVAL                             0x1
+
+#define HWIO_GCC_SPARE1_CLOCK_SLEEP_ENA_VOTE_ADDR                                                        (GCC_CLK_CTL_REG_REG_BASE      + 0x0006100c)
+#define HWIO_GCC_SPARE1_CLOCK_SLEEP_ENA_VOTE_PHYS                                                        (GCC_CLK_CTL_REG_REG_BASE_PHYS + 0x0006100c)
+#define HWIO_GCC_SPARE1_CLOCK_SLEEP_ENA_VOTE_OFFS                                                        (GCC_CLK_CTL_REG_REG_BASE_OFFS + 0x0006100c)
+#define HWIO_GCC_SPARE1_CLOCK_SLEEP_ENA_VOTE_RMSK                                                         0x162f5ff
+#define HWIO_GCC_SPARE1_CLOCK_SLEEP_ENA_VOTE_ATTR                                                               0x3
+#define HWIO_GCC_SPARE1_CLOCK_SLEEP_ENA_VOTE_IN          \
+        in_dword_masked(HWIO_GCC_SPARE1_CLOCK_SLEEP_ENA_VOTE_ADDR, HWIO_GCC_SPARE1_CLOCK_SLEEP_ENA_VOTE_RMSK)
+#define HWIO_GCC_SPARE1_CLOCK_SLEEP_ENA_VOTE_INM(m)      \
+        in_dword_masked(HWIO_GCC_SPARE1_CLOCK_SLEEP_ENA_VOTE_ADDR, m)
+#define HWIO_GCC_SPARE1_CLOCK_SLEEP_ENA_VOTE_OUT(v)      \
+        out_dword(HWIO_GCC_SPARE1_CLOCK_SLEEP_ENA_VOTE_ADDR,v)
+#define HWIO_GCC_SPARE1_CLOCK_SLEEP_ENA_VOTE_OUTM(m,v) \
+        out_dword_masked_ns(HWIO_GCC_SPARE1_CLOCK_SLEEP_ENA_VOTE_ADDR,m,v,HWIO_GCC_SPARE1_CLOCK_SLEEP_ENA_VOTE_IN)
+#define HWIO_GCC_SPARE1_CLOCK_SLEEP_ENA_VOTE_IMEM_AXI_CLK_SLEEP_ENA_BMSK                                  0x1000000
+#define HWIO_GCC_SPARE1_CLOCK_SLEEP_ENA_VOTE_IMEM_AXI_CLK_SLEEP_ENA_SHFT                                       0x18
+#define HWIO_GCC_SPARE1_CLOCK_SLEEP_ENA_VOTE_IMEM_AXI_CLK_SLEEP_ENA_DISABLE_FVAL                                0x0
+#define HWIO_GCC_SPARE1_CLOCK_SLEEP_ENA_VOTE_IMEM_AXI_CLK_SLEEP_ENA_ENABLE_FVAL                                 0x1
+#define HWIO_GCC_SPARE1_CLOCK_SLEEP_ENA_VOTE_CPUSS_GNOC_CLK_SLEEP_ENA_BMSK                                 0x400000
+#define HWIO_GCC_SPARE1_CLOCK_SLEEP_ENA_VOTE_CPUSS_GNOC_CLK_SLEEP_ENA_SHFT                                     0x16
+#define HWIO_GCC_SPARE1_CLOCK_SLEEP_ENA_VOTE_CPUSS_GNOC_CLK_SLEEP_ENA_DISABLE_FVAL                              0x0
+#define HWIO_GCC_SPARE1_CLOCK_SLEEP_ENA_VOTE_CPUSS_GNOC_CLK_SLEEP_ENA_ENABLE_FVAL                               0x1
+#define HWIO_GCC_SPARE1_CLOCK_SLEEP_ENA_VOTE_CPUSS_AHB_CLK_SLEEP_ENA_BMSK                                  0x200000
+#define HWIO_GCC_SPARE1_CLOCK_SLEEP_ENA_VOTE_CPUSS_AHB_CLK_SLEEP_ENA_SHFT                                      0x15
+#define HWIO_GCC_SPARE1_CLOCK_SLEEP_ENA_VOTE_CPUSS_AHB_CLK_SLEEP_ENA_DISABLE_FVAL                               0x0
+#define HWIO_GCC_SPARE1_CLOCK_SLEEP_ENA_VOTE_CPUSS_AHB_CLK_SLEEP_ENA_ENABLE_FVAL                                0x1
+#define HWIO_GCC_SPARE1_CLOCK_SLEEP_ENA_VOTE_MSS_GPLL0_DIV_CLK_SRC_SLEEP_ENA_BMSK                           0x20000
+#define HWIO_GCC_SPARE1_CLOCK_SLEEP_ENA_VOTE_MSS_GPLL0_DIV_CLK_SRC_SLEEP_ENA_SHFT                              0x11
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+#define HWIO_GCC_SPARE1_CLOCK_SLEEP_ENA_VOTE_MSS_GPLL0_DIV_CLK_SRC_SLEEP_ENA_ENABLE_FVAL                        0x1
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+#define HWIO_GCC_SPARE1_CLOCK_SLEEP_ENA_VOTE_BLSP1_SLEEP_CLK_SLEEP_ENA_DISABLE_FVAL                             0x0
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+#define HWIO_GCC_SPARE1_CLOCK_SLEEP_ENA_VOTE_PRNG_AHB_CLK_SLEEP_ENA_SHFT                                        0xd
+#define HWIO_GCC_SPARE1_CLOCK_SLEEP_ENA_VOTE_PRNG_AHB_CLK_SLEEP_ENA_DISABLE_FVAL                                0x0
+#define HWIO_GCC_SPARE1_CLOCK_SLEEP_ENA_VOTE_PRNG_AHB_CLK_SLEEP_ENA_ENABLE_FVAL                                 0x1
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+#define HWIO_GCC_SPARE1_CLOCK_SLEEP_ENA_VOTE_TLMM_AHB_CLK_SLEEP_ENA_SHFT                                        0xc
+#define HWIO_GCC_SPARE1_CLOCK_SLEEP_ENA_VOTE_TLMM_AHB_CLK_SLEEP_ENA_DISABLE_FVAL                                0x0
+#define HWIO_GCC_SPARE1_CLOCK_SLEEP_ENA_VOTE_TLMM_AHB_CLK_SLEEP_ENA_ENABLE_FVAL                                 0x1
+#define HWIO_GCC_SPARE1_CLOCK_SLEEP_ENA_VOTE_BOOT_ROM_AHB_CLK_SLEEP_ENA_BMSK                                  0x400
+#define HWIO_GCC_SPARE1_CLOCK_SLEEP_ENA_VOTE_BOOT_ROM_AHB_CLK_SLEEP_ENA_SHFT                                    0xa
+#define HWIO_GCC_SPARE1_CLOCK_SLEEP_ENA_VOTE_BOOT_ROM_AHB_CLK_SLEEP_ENA_DISABLE_FVAL                            0x0
+#define HWIO_GCC_SPARE1_CLOCK_SLEEP_ENA_VOTE_BOOT_ROM_AHB_CLK_SLEEP_ENA_ENABLE_FVAL                             0x1
+#define HWIO_GCC_SPARE1_CLOCK_SLEEP_ENA_VOTE_ULTAUDIO_AHBFABRIC_IXFABRIC_CLK_SLEEP_ENA_BMSK                   0x100
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+#define HWIO_GCC_SPARE1_CLOCK_SLEEP_ENA_VOTE_ULTAUDIO_PCNOC_SWAY_CLK_SLEEP_ENA_SHFT                             0x7
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+#define HWIO_GCC_SPARE1_CLOCK_SLEEP_ENA_VOTE_ULTAUDIO_PCNOC_SWAY_CLK_SLEEP_ENA_ENABLE_FVAL                      0x1
+#define HWIO_GCC_SPARE1_CLOCK_SLEEP_ENA_VOTE_TLMM_CLK_SLEEP_ENA_BMSK                                           0x40
+#define HWIO_GCC_SPARE1_CLOCK_SLEEP_ENA_VOTE_TLMM_CLK_SLEEP_ENA_SHFT                                            0x6
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+#define HWIO_GCC_SPARE1_CLOCK_SLEEP_ENA_VOTE_TLMM_CLK_SLEEP_ENA_ENABLE_FVAL                                     0x1
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+#define HWIO_GCC_SPARE1_CLOCK_SLEEP_ENA_VOTE_CE1_AHB_CLK_SLEEP_ENA_SHFT                                         0x3
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+#define HWIO_GCC_SPARE1_CLOCK_SLEEP_ENA_VOTE_CE1_AHB_CLK_SLEEP_ENA_ENABLE_FVAL                                  0x1
+#define HWIO_GCC_SPARE1_CLOCK_SLEEP_ENA_VOTE_QDSS_CFG_AHB_CLK_SLEEP_ENA_BMSK                                    0x4
+#define HWIO_GCC_SPARE1_CLOCK_SLEEP_ENA_VOTE_QDSS_CFG_AHB_CLK_SLEEP_ENA_SHFT                                    0x2
+#define HWIO_GCC_SPARE1_CLOCK_SLEEP_ENA_VOTE_QDSS_CFG_AHB_CLK_SLEEP_ENA_DISABLE_FVAL                            0x0
+#define HWIO_GCC_SPARE1_CLOCK_SLEEP_ENA_VOTE_QDSS_CFG_AHB_CLK_SLEEP_ENA_ENABLE_FVAL                             0x1
+#define HWIO_GCC_SPARE1_CLOCK_SLEEP_ENA_VOTE_TCSR_AHB_CLK_SLEEP_ENA_BMSK                                        0x2
+#define HWIO_GCC_SPARE1_CLOCK_SLEEP_ENA_VOTE_TCSR_AHB_CLK_SLEEP_ENA_SHFT                                        0x1
+#define HWIO_GCC_SPARE1_CLOCK_SLEEP_ENA_VOTE_TCSR_AHB_CLK_SLEEP_ENA_DISABLE_FVAL                                0x0
+#define HWIO_GCC_SPARE1_CLOCK_SLEEP_ENA_VOTE_TCSR_AHB_CLK_SLEEP_ENA_ENABLE_FVAL                                 0x1
+#define HWIO_GCC_SPARE1_CLOCK_SLEEP_ENA_VOTE_SYS_NOC_CPUSS_AHB_CLK_SLEEP_ENA_BMSK                               0x1
+#define HWIO_GCC_SPARE1_CLOCK_SLEEP_ENA_VOTE_SYS_NOC_CPUSS_AHB_CLK_SLEEP_ENA_SHFT                               0x0
+#define HWIO_GCC_SPARE1_CLOCK_SLEEP_ENA_VOTE_SYS_NOC_CPUSS_AHB_CLK_SLEEP_ENA_DISABLE_FVAL                       0x0
+#define HWIO_GCC_SPARE1_CLOCK_SLEEP_ENA_VOTE_SYS_NOC_CPUSS_AHB_CLK_SLEEP_ENA_ENABLE_FVAL                        0x1
+
+#define HWIO_GCC_SPARE1_CLOCK_BRANCH_ENA_VOTE_1_ADDR                                                     (GCC_CLK_CTL_REG_REG_BASE      + 0x00061010)
+#define HWIO_GCC_SPARE1_CLOCK_BRANCH_ENA_VOTE_1_PHYS                                                     (GCC_CLK_CTL_REG_REG_BASE_PHYS + 0x00061010)
+#define HWIO_GCC_SPARE1_CLOCK_BRANCH_ENA_VOTE_1_OFFS                                                     (GCC_CLK_CTL_REG_REG_BASE_OFFS + 0x00061010)
+#define HWIO_GCC_SPARE1_CLOCK_BRANCH_ENA_VOTE_1_RMSK                                                           0xff
+#define HWIO_GCC_SPARE1_CLOCK_BRANCH_ENA_VOTE_1_ATTR                                                            0x3
+#define HWIO_GCC_SPARE1_CLOCK_BRANCH_ENA_VOTE_1_IN          \
+        in_dword_masked(HWIO_GCC_SPARE1_CLOCK_BRANCH_ENA_VOTE_1_ADDR, HWIO_GCC_SPARE1_CLOCK_BRANCH_ENA_VOTE_1_RMSK)
+#define HWIO_GCC_SPARE1_CLOCK_BRANCH_ENA_VOTE_1_INM(m)      \
+        in_dword_masked(HWIO_GCC_SPARE1_CLOCK_BRANCH_ENA_VOTE_1_ADDR, m)
+#define HWIO_GCC_SPARE1_CLOCK_BRANCH_ENA_VOTE_1_OUT(v)      \
+        out_dword(HWIO_GCC_SPARE1_CLOCK_BRANCH_ENA_VOTE_1_ADDR,v)
+#define HWIO_GCC_SPARE1_CLOCK_BRANCH_ENA_VOTE_1_OUTM(m,v) \
+        out_dword_masked_ns(HWIO_GCC_SPARE1_CLOCK_BRANCH_ENA_VOTE_1_ADDR,m,v,HWIO_GCC_SPARE1_CLOCK_BRANCH_ENA_VOTE_1_IN)
+#define HWIO_GCC_SPARE1_CLOCK_BRANCH_ENA_VOTE_1_PCIE_RCHNG_PHY_CLK_ENA_BMSK                                    0x80
+#define HWIO_GCC_SPARE1_CLOCK_BRANCH_ENA_VOTE_1_PCIE_RCHNG_PHY_CLK_ENA_SHFT                                     0x7
+#define HWIO_GCC_SPARE1_CLOCK_BRANCH_ENA_VOTE_1_PCIE_RCHNG_PHY_CLK_ENA_DISABLE_FVAL                             0x0
+#define HWIO_GCC_SPARE1_CLOCK_BRANCH_ENA_VOTE_1_PCIE_RCHNG_PHY_CLK_ENA_ENABLE_FVAL                              0x1
+#define HWIO_GCC_SPARE1_CLOCK_BRANCH_ENA_VOTE_1_PCIE_SLEEP_CLK_ENA_BMSK                                        0x40
+#define HWIO_GCC_SPARE1_CLOCK_BRANCH_ENA_VOTE_1_PCIE_SLEEP_CLK_ENA_SHFT                                         0x6
+#define HWIO_GCC_SPARE1_CLOCK_BRANCH_ENA_VOTE_1_PCIE_SLEEP_CLK_ENA_DISABLE_FVAL                                 0x0
+#define HWIO_GCC_SPARE1_CLOCK_BRANCH_ENA_VOTE_1_PCIE_SLEEP_CLK_ENA_ENABLE_FVAL                                  0x1
+#define HWIO_GCC_SPARE1_CLOCK_BRANCH_ENA_VOTE_1_PCIE_SLV_Q2A_AXI_CLK_ENA_BMSK                                  0x20
+#define HWIO_GCC_SPARE1_CLOCK_BRANCH_ENA_VOTE_1_PCIE_SLV_Q2A_AXI_CLK_ENA_SHFT                                   0x5
+#define HWIO_GCC_SPARE1_CLOCK_BRANCH_ENA_VOTE_1_PCIE_SLV_Q2A_AXI_CLK_ENA_DISABLE_FVAL                           0x0
+#define HWIO_GCC_SPARE1_CLOCK_BRANCH_ENA_VOTE_1_PCIE_SLV_Q2A_AXI_CLK_ENA_ENABLE_FVAL                            0x1
+#define HWIO_GCC_SPARE1_CLOCK_BRANCH_ENA_VOTE_1_PCIE_PIPE_CLK_ENA_BMSK                                         0x10
+#define HWIO_GCC_SPARE1_CLOCK_BRANCH_ENA_VOTE_1_PCIE_PIPE_CLK_ENA_SHFT                                          0x4
+#define HWIO_GCC_SPARE1_CLOCK_BRANCH_ENA_VOTE_1_PCIE_PIPE_CLK_ENA_DISABLE_FVAL                                  0x0
+#define HWIO_GCC_SPARE1_CLOCK_BRANCH_ENA_VOTE_1_PCIE_PIPE_CLK_ENA_ENABLE_FVAL                                   0x1
+#define HWIO_GCC_SPARE1_CLOCK_BRANCH_ENA_VOTE_1_PCIE_AUX_CLK_ENA_BMSK                                           0x8
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+#define HWIO_GCC_SPARE1_CLOCK_BRANCH_ENA_VOTE_1_PCIE_AUX_CLK_ENA_DISABLE_FVAL                                   0x0
+#define HWIO_GCC_SPARE1_CLOCK_BRANCH_ENA_VOTE_1_PCIE_AUX_CLK_ENA_ENABLE_FVAL                                    0x1
+#define HWIO_GCC_SPARE1_CLOCK_BRANCH_ENA_VOTE_1_PCIE_CFG_AHB_CLK_ENA_BMSK                                       0x4
+#define HWIO_GCC_SPARE1_CLOCK_BRANCH_ENA_VOTE_1_PCIE_CFG_AHB_CLK_ENA_SHFT                                       0x2
+#define HWIO_GCC_SPARE1_CLOCK_BRANCH_ENA_VOTE_1_PCIE_CFG_AHB_CLK_ENA_DISABLE_FVAL                               0x0
+#define HWIO_GCC_SPARE1_CLOCK_BRANCH_ENA_VOTE_1_PCIE_CFG_AHB_CLK_ENA_ENABLE_FVAL                                0x1
+#define HWIO_GCC_SPARE1_CLOCK_BRANCH_ENA_VOTE_1_PCIE_MSTR_AXI_CLK_ENA_BMSK                                      0x2
+#define HWIO_GCC_SPARE1_CLOCK_BRANCH_ENA_VOTE_1_PCIE_MSTR_AXI_CLK_ENA_SHFT                                      0x1
+#define HWIO_GCC_SPARE1_CLOCK_BRANCH_ENA_VOTE_1_PCIE_MSTR_AXI_CLK_ENA_DISABLE_FVAL                              0x0
+#define HWIO_GCC_SPARE1_CLOCK_BRANCH_ENA_VOTE_1_PCIE_MSTR_AXI_CLK_ENA_ENABLE_FVAL                               0x1
+#define HWIO_GCC_SPARE1_CLOCK_BRANCH_ENA_VOTE_1_PCIE_SLV_AXI_CLK_ENA_BMSK                                       0x1
+#define HWIO_GCC_SPARE1_CLOCK_BRANCH_ENA_VOTE_1_PCIE_SLV_AXI_CLK_ENA_SHFT                                       0x0
+#define HWIO_GCC_SPARE1_CLOCK_BRANCH_ENA_VOTE_1_PCIE_SLV_AXI_CLK_ENA_DISABLE_FVAL                               0x0
+#define HWIO_GCC_SPARE1_CLOCK_BRANCH_ENA_VOTE_1_PCIE_SLV_AXI_CLK_ENA_ENABLE_FVAL                                0x1
+
+#define HWIO_GCC_SPARE1_CLOCK_SLEEP_ENA_VOTE_1_ADDR                                                      (GCC_CLK_CTL_REG_REG_BASE      + 0x00061014)
+#define HWIO_GCC_SPARE1_CLOCK_SLEEP_ENA_VOTE_1_PHYS                                                      (GCC_CLK_CTL_REG_REG_BASE_PHYS + 0x00061014)
+#define HWIO_GCC_SPARE1_CLOCK_SLEEP_ENA_VOTE_1_OFFS                                                      (GCC_CLK_CTL_REG_REG_BASE_OFFS + 0x00061014)
+#define HWIO_GCC_SPARE1_CLOCK_SLEEP_ENA_VOTE_1_RMSK                                                            0xff
+#define HWIO_GCC_SPARE1_CLOCK_SLEEP_ENA_VOTE_1_ATTR                                                             0x3
+#define HWIO_GCC_SPARE1_CLOCK_SLEEP_ENA_VOTE_1_IN          \
+        in_dword_masked(HWIO_GCC_SPARE1_CLOCK_SLEEP_ENA_VOTE_1_ADDR, HWIO_GCC_SPARE1_CLOCK_SLEEP_ENA_VOTE_1_RMSK)
+#define HWIO_GCC_SPARE1_CLOCK_SLEEP_ENA_VOTE_1_INM(m)      \
+        in_dword_masked(HWIO_GCC_SPARE1_CLOCK_SLEEP_ENA_VOTE_1_ADDR, m)
+#define HWIO_GCC_SPARE1_CLOCK_SLEEP_ENA_VOTE_1_OUT(v)      \
+        out_dword(HWIO_GCC_SPARE1_CLOCK_SLEEP_ENA_VOTE_1_ADDR,v)
+#define HWIO_GCC_SPARE1_CLOCK_SLEEP_ENA_VOTE_1_OUTM(m,v) \
+        out_dword_masked_ns(HWIO_GCC_SPARE1_CLOCK_SLEEP_ENA_VOTE_1_ADDR,m,v,HWIO_GCC_SPARE1_CLOCK_SLEEP_ENA_VOTE_1_IN)
+#define HWIO_GCC_SPARE1_CLOCK_SLEEP_ENA_VOTE_1_PCIE_RCHNG_PHY_CLK_SLEEP_ENA_BMSK                               0x80
+#define HWIO_GCC_SPARE1_CLOCK_SLEEP_ENA_VOTE_1_PCIE_RCHNG_PHY_CLK_SLEEP_ENA_SHFT                                0x7
+#define HWIO_GCC_SPARE1_CLOCK_SLEEP_ENA_VOTE_1_PCIE_RCHNG_PHY_CLK_SLEEP_ENA_DISABLE_FVAL                        0x0
+#define HWIO_GCC_SPARE1_CLOCK_SLEEP_ENA_VOTE_1_PCIE_RCHNG_PHY_CLK_SLEEP_ENA_ENABLE_FVAL                         0x1
+#define HWIO_GCC_SPARE1_CLOCK_SLEEP_ENA_VOTE_1_PCIE_SLEEP_CLK_SLEEP_ENA_BMSK                                   0x40
+#define HWIO_GCC_SPARE1_CLOCK_SLEEP_ENA_VOTE_1_PCIE_SLEEP_CLK_SLEEP_ENA_SHFT                                    0x6
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+#define HWIO_GCC_SPARE1_CLOCK_SLEEP_ENA_VOTE_1_PCIE_SLV_Q2A_AXI_CLK_SLEEP_ENA_BMSK                             0x20
+#define HWIO_GCC_SPARE1_CLOCK_SLEEP_ENA_VOTE_1_PCIE_SLV_Q2A_AXI_CLK_SLEEP_ENA_SHFT                              0x5
+#define HWIO_GCC_SPARE1_CLOCK_SLEEP_ENA_VOTE_1_PCIE_SLV_Q2A_AXI_CLK_SLEEP_ENA_DISABLE_FVAL                      0x0
+#define HWIO_GCC_SPARE1_CLOCK_SLEEP_ENA_VOTE_1_PCIE_SLV_Q2A_AXI_CLK_SLEEP_ENA_ENABLE_FVAL                       0x1
+#define HWIO_GCC_SPARE1_CLOCK_SLEEP_ENA_VOTE_1_PCIE_PIPE_CLK_SLEEP_ENA_BMSK                                    0x10
+#define HWIO_GCC_SPARE1_CLOCK_SLEEP_ENA_VOTE_1_PCIE_PIPE_CLK_SLEEP_ENA_SHFT                                     0x4
+#define HWIO_GCC_SPARE1_CLOCK_SLEEP_ENA_VOTE_1_PCIE_PIPE_CLK_SLEEP_ENA_DISABLE_FVAL                             0x0
+#define HWIO_GCC_SPARE1_CLOCK_SLEEP_ENA_VOTE_1_PCIE_PIPE_CLK_SLEEP_ENA_ENABLE_FVAL                              0x1
+#define HWIO_GCC_SPARE1_CLOCK_SLEEP_ENA_VOTE_1_PCIE_AUX_CLK_SLEEP_ENA_BMSK                                      0x8
+#define HWIO_GCC_SPARE1_CLOCK_SLEEP_ENA_VOTE_1_PCIE_AUX_CLK_SLEEP_ENA_SHFT                                      0x3
+#define HWIO_GCC_SPARE1_CLOCK_SLEEP_ENA_VOTE_1_PCIE_AUX_CLK_SLEEP_ENA_DISABLE_FVAL                              0x0
+#define HWIO_GCC_SPARE1_CLOCK_SLEEP_ENA_VOTE_1_PCIE_AUX_CLK_SLEEP_ENA_ENABLE_FVAL                               0x1
+#define HWIO_GCC_SPARE1_CLOCK_SLEEP_ENA_VOTE_1_PCIE_CFG_AHB_CLK_SLEEP_ENA_BMSK                                  0x4
+#define HWIO_GCC_SPARE1_CLOCK_SLEEP_ENA_VOTE_1_PCIE_CFG_AHB_CLK_SLEEP_ENA_SHFT                                  0x2
+#define HWIO_GCC_SPARE1_CLOCK_SLEEP_ENA_VOTE_1_PCIE_CFG_AHB_CLK_SLEEP_ENA_DISABLE_FVAL                          0x0
+#define HWIO_GCC_SPARE1_CLOCK_SLEEP_ENA_VOTE_1_PCIE_CFG_AHB_CLK_SLEEP_ENA_ENABLE_FVAL                           0x1
+#define HWIO_GCC_SPARE1_CLOCK_SLEEP_ENA_VOTE_1_PCIE_MSTR_AXI_CLK_SLEEP_ENA_BMSK                                 0x2
+#define HWIO_GCC_SPARE1_CLOCK_SLEEP_ENA_VOTE_1_PCIE_MSTR_AXI_CLK_SLEEP_ENA_SHFT                                 0x1
+#define HWIO_GCC_SPARE1_CLOCK_SLEEP_ENA_VOTE_1_PCIE_MSTR_AXI_CLK_SLEEP_ENA_DISABLE_FVAL                         0x0
+#define HWIO_GCC_SPARE1_CLOCK_SLEEP_ENA_VOTE_1_PCIE_MSTR_AXI_CLK_SLEEP_ENA_ENABLE_FVAL                          0x1
+#define HWIO_GCC_SPARE1_CLOCK_SLEEP_ENA_VOTE_1_PCIE_SLV_AXI_CLK_SLEEP_ENA_BMSK                                  0x1
+#define HWIO_GCC_SPARE1_CLOCK_SLEEP_ENA_VOTE_1_PCIE_SLV_AXI_CLK_SLEEP_ENA_SHFT                                  0x0
+#define HWIO_GCC_SPARE1_CLOCK_SLEEP_ENA_VOTE_1_PCIE_SLV_AXI_CLK_SLEEP_ENA_DISABLE_FVAL                          0x0
+#define HWIO_GCC_SPARE1_CLOCK_SLEEP_ENA_VOTE_1_PCIE_SLV_AXI_CLK_SLEEP_ENA_ENABLE_FVAL                           0x1
+
+#define HWIO_GCC_SPARE2_GPLL_ENA_VOTE_ADDR                                                               (GCC_CLK_CTL_REG_REG_BASE      + 0x00062000)
+#define HWIO_GCC_SPARE2_GPLL_ENA_VOTE_PHYS                                                               (GCC_CLK_CTL_REG_REG_BASE_PHYS + 0x00062000)
+#define HWIO_GCC_SPARE2_GPLL_ENA_VOTE_OFFS                                                               (GCC_CLK_CTL_REG_REG_BASE_OFFS + 0x00062000)
+#define HWIO_GCC_SPARE2_GPLL_ENA_VOTE_RMSK                                                                     0x7f
+#define HWIO_GCC_SPARE2_GPLL_ENA_VOTE_ATTR                                                                      0x3
+#define HWIO_GCC_SPARE2_GPLL_ENA_VOTE_IN          \
+        in_dword_masked(HWIO_GCC_SPARE2_GPLL_ENA_VOTE_ADDR, HWIO_GCC_SPARE2_GPLL_ENA_VOTE_RMSK)
+#define HWIO_GCC_SPARE2_GPLL_ENA_VOTE_INM(m)      \
+        in_dword_masked(HWIO_GCC_SPARE2_GPLL_ENA_VOTE_ADDR, m)
+#define HWIO_GCC_SPARE2_GPLL_ENA_VOTE_OUT(v)      \
+        out_dword(HWIO_GCC_SPARE2_GPLL_ENA_VOTE_ADDR,v)
+#define HWIO_GCC_SPARE2_GPLL_ENA_VOTE_OUTM(m,v) \
+        out_dword_masked_ns(HWIO_GCC_SPARE2_GPLL_ENA_VOTE_ADDR,m,v,HWIO_GCC_SPARE2_GPLL_ENA_VOTE_IN)
+#define HWIO_GCC_SPARE2_GPLL_ENA_VOTE_GPLL6_BMSK                                                               0x40
+#define HWIO_GCC_SPARE2_GPLL_ENA_VOTE_GPLL6_SHFT                                                                0x6
+#define HWIO_GCC_SPARE2_GPLL_ENA_VOTE_GPLL6_DISABLE_FVAL                                                        0x0
+#define HWIO_GCC_SPARE2_GPLL_ENA_VOTE_GPLL6_ENABLE_FVAL                                                         0x1
+#define HWIO_GCC_SPARE2_GPLL_ENA_VOTE_GPLL5_BMSK                                                               0x20
+#define HWIO_GCC_SPARE2_GPLL_ENA_VOTE_GPLL5_SHFT                                                                0x5
+#define HWIO_GCC_SPARE2_GPLL_ENA_VOTE_GPLL5_DISABLE_FVAL                                                        0x0
+#define HWIO_GCC_SPARE2_GPLL_ENA_VOTE_GPLL5_ENABLE_FVAL                                                         0x1
+#define HWIO_GCC_SPARE2_GPLL_ENA_VOTE_GPLL4_BMSK                                                               0x10
+#define HWIO_GCC_SPARE2_GPLL_ENA_VOTE_GPLL4_SHFT                                                                0x4
+#define HWIO_GCC_SPARE2_GPLL_ENA_VOTE_GPLL4_DISABLE_FVAL                                                        0x0
+#define HWIO_GCC_SPARE2_GPLL_ENA_VOTE_GPLL4_ENABLE_FVAL                                                         0x1
+#define HWIO_GCC_SPARE2_GPLL_ENA_VOTE_GPLL3_BMSK                                                                0x8
+#define HWIO_GCC_SPARE2_GPLL_ENA_VOTE_GPLL3_SHFT                                                                0x3
+#define HWIO_GCC_SPARE2_GPLL_ENA_VOTE_GPLL3_DISABLE_FVAL                                                        0x0
+#define HWIO_GCC_SPARE2_GPLL_ENA_VOTE_GPLL3_ENABLE_FVAL                                                         0x1
+#define HWIO_GCC_SPARE2_GPLL_ENA_VOTE_GPLL2_BMSK                                                                0x4
+#define HWIO_GCC_SPARE2_GPLL_ENA_VOTE_GPLL2_SHFT                                                                0x2
+#define HWIO_GCC_SPARE2_GPLL_ENA_VOTE_GPLL2_DISABLE_FVAL                                                        0x0
+#define HWIO_GCC_SPARE2_GPLL_ENA_VOTE_GPLL2_ENABLE_FVAL                                                         0x1
+#define HWIO_GCC_SPARE2_GPLL_ENA_VOTE_GPLL1_BMSK                                                                0x2
+#define HWIO_GCC_SPARE2_GPLL_ENA_VOTE_GPLL1_SHFT                                                                0x1
+#define HWIO_GCC_SPARE2_GPLL_ENA_VOTE_GPLL1_DISABLE_FVAL                                                        0x0
+#define HWIO_GCC_SPARE2_GPLL_ENA_VOTE_GPLL1_ENABLE_FVAL                                                         0x1
+#define HWIO_GCC_SPARE2_GPLL_ENA_VOTE_GPLL0_BMSK                                                                0x1
+#define HWIO_GCC_SPARE2_GPLL_ENA_VOTE_GPLL0_SHFT                                                                0x0
+#define HWIO_GCC_SPARE2_GPLL_ENA_VOTE_GPLL0_DISABLE_FVAL                                                        0x0
+#define HWIO_GCC_SPARE2_GPLL_ENA_VOTE_GPLL0_ENABLE_FVAL                                                         0x1
+
+#define HWIO_GCC_SPARE2_GPLL_SLEEP_ENA_VOTE_ADDR                                                         (GCC_CLK_CTL_REG_REG_BASE      + 0x00062004)
+#define HWIO_GCC_SPARE2_GPLL_SLEEP_ENA_VOTE_PHYS                                                         (GCC_CLK_CTL_REG_REG_BASE_PHYS + 0x00062004)
+#define HWIO_GCC_SPARE2_GPLL_SLEEP_ENA_VOTE_OFFS                                                         (GCC_CLK_CTL_REG_REG_BASE_OFFS + 0x00062004)
+#define HWIO_GCC_SPARE2_GPLL_SLEEP_ENA_VOTE_RMSK                                                               0x7f
+#define HWIO_GCC_SPARE2_GPLL_SLEEP_ENA_VOTE_ATTR                                                                0x3
+#define HWIO_GCC_SPARE2_GPLL_SLEEP_ENA_VOTE_IN          \
+        in_dword_masked(HWIO_GCC_SPARE2_GPLL_SLEEP_ENA_VOTE_ADDR, HWIO_GCC_SPARE2_GPLL_SLEEP_ENA_VOTE_RMSK)
+#define HWIO_GCC_SPARE2_GPLL_SLEEP_ENA_VOTE_INM(m)      \
+        in_dword_masked(HWIO_GCC_SPARE2_GPLL_SLEEP_ENA_VOTE_ADDR, m)
+#define HWIO_GCC_SPARE2_GPLL_SLEEP_ENA_VOTE_OUT(v)      \
+        out_dword(HWIO_GCC_SPARE2_GPLL_SLEEP_ENA_VOTE_ADDR,v)
+#define HWIO_GCC_SPARE2_GPLL_SLEEP_ENA_VOTE_OUTM(m,v) \
+        out_dword_masked_ns(HWIO_GCC_SPARE2_GPLL_SLEEP_ENA_VOTE_ADDR,m,v,HWIO_GCC_SPARE2_GPLL_SLEEP_ENA_VOTE_IN)
+#define HWIO_GCC_SPARE2_GPLL_SLEEP_ENA_VOTE_GPLL6_BMSK                                                         0x40
+#define HWIO_GCC_SPARE2_GPLL_SLEEP_ENA_VOTE_GPLL6_SHFT                                                          0x6
+#define HWIO_GCC_SPARE2_GPLL_SLEEP_ENA_VOTE_GPLL6_DISABLE_FVAL                                                  0x0
+#define HWIO_GCC_SPARE2_GPLL_SLEEP_ENA_VOTE_GPLL6_ENABLE_FVAL                                                   0x1
+#define HWIO_GCC_SPARE2_GPLL_SLEEP_ENA_VOTE_GPLL5_BMSK                                                         0x20
+#define HWIO_GCC_SPARE2_GPLL_SLEEP_ENA_VOTE_GPLL5_SHFT                                                          0x5
+#define HWIO_GCC_SPARE2_GPLL_SLEEP_ENA_VOTE_GPLL5_DISABLE_FVAL                                                  0x0
+#define HWIO_GCC_SPARE2_GPLL_SLEEP_ENA_VOTE_GPLL5_ENABLE_FVAL                                                   0x1
+#define HWIO_GCC_SPARE2_GPLL_SLEEP_ENA_VOTE_GPLL4_BMSK                                                         0x10
+#define HWIO_GCC_SPARE2_GPLL_SLEEP_ENA_VOTE_GPLL4_SHFT                                                          0x4
+#define HWIO_GCC_SPARE2_GPLL_SLEEP_ENA_VOTE_GPLL4_DISABLE_FVAL                                                  0x0
+#define HWIO_GCC_SPARE2_GPLL_SLEEP_ENA_VOTE_GPLL4_ENABLE_FVAL                                                   0x1
+#define HWIO_GCC_SPARE2_GPLL_SLEEP_ENA_VOTE_GPLL3_BMSK                                                          0x8
+#define HWIO_GCC_SPARE2_GPLL_SLEEP_ENA_VOTE_GPLL3_SHFT                                                          0x3
+#define HWIO_GCC_SPARE2_GPLL_SLEEP_ENA_VOTE_GPLL3_DISABLE_FVAL                                                  0x0
+#define HWIO_GCC_SPARE2_GPLL_SLEEP_ENA_VOTE_GPLL3_ENABLE_FVAL                                                   0x1
+#define HWIO_GCC_SPARE2_GPLL_SLEEP_ENA_VOTE_GPLL2_BMSK                                                          0x4
+#define HWIO_GCC_SPARE2_GPLL_SLEEP_ENA_VOTE_GPLL2_SHFT                                                          0x2
+#define HWIO_GCC_SPARE2_GPLL_SLEEP_ENA_VOTE_GPLL2_DISABLE_FVAL                                                  0x0
+#define HWIO_GCC_SPARE2_GPLL_SLEEP_ENA_VOTE_GPLL2_ENABLE_FVAL                                                   0x1
+#define HWIO_GCC_SPARE2_GPLL_SLEEP_ENA_VOTE_GPLL1_BMSK                                                          0x2
+#define HWIO_GCC_SPARE2_GPLL_SLEEP_ENA_VOTE_GPLL1_SHFT                                                          0x1
+#define HWIO_GCC_SPARE2_GPLL_SLEEP_ENA_VOTE_GPLL1_DISABLE_FVAL                                                  0x0
+#define HWIO_GCC_SPARE2_GPLL_SLEEP_ENA_VOTE_GPLL1_ENABLE_FVAL                                                   0x1
+#define HWIO_GCC_SPARE2_GPLL_SLEEP_ENA_VOTE_GPLL0_BMSK                                                          0x1
+#define HWIO_GCC_SPARE2_GPLL_SLEEP_ENA_VOTE_GPLL0_SHFT                                                          0x0
+#define HWIO_GCC_SPARE2_GPLL_SLEEP_ENA_VOTE_GPLL0_DISABLE_FVAL                                                  0x0
+#define HWIO_GCC_SPARE2_GPLL_SLEEP_ENA_VOTE_GPLL0_ENABLE_FVAL                                                   0x1
+
+#define HWIO_GCC_SPARE2_CLOCK_BRANCH_ENA_VOTE_ADDR                                                       (GCC_CLK_CTL_REG_REG_BASE      + 0x00062008)
+#define HWIO_GCC_SPARE2_CLOCK_BRANCH_ENA_VOTE_PHYS                                                       (GCC_CLK_CTL_REG_REG_BASE_PHYS + 0x00062008)
+#define HWIO_GCC_SPARE2_CLOCK_BRANCH_ENA_VOTE_OFFS                                                       (GCC_CLK_CTL_REG_REG_BASE_OFFS + 0x00062008)
+#define HWIO_GCC_SPARE2_CLOCK_BRANCH_ENA_VOTE_RMSK                                                        0x162f5ff
+#define HWIO_GCC_SPARE2_CLOCK_BRANCH_ENA_VOTE_ATTR                                                              0x3
+#define HWIO_GCC_SPARE2_CLOCK_BRANCH_ENA_VOTE_IN          \
+        in_dword_masked(HWIO_GCC_SPARE2_CLOCK_BRANCH_ENA_VOTE_ADDR, HWIO_GCC_SPARE2_CLOCK_BRANCH_ENA_VOTE_RMSK)
+#define HWIO_GCC_SPARE2_CLOCK_BRANCH_ENA_VOTE_INM(m)      \
+        in_dword_masked(HWIO_GCC_SPARE2_CLOCK_BRANCH_ENA_VOTE_ADDR, m)
+#define HWIO_GCC_SPARE2_CLOCK_BRANCH_ENA_VOTE_OUT(v)      \
+        out_dword(HWIO_GCC_SPARE2_CLOCK_BRANCH_ENA_VOTE_ADDR,v)
+#define HWIO_GCC_SPARE2_CLOCK_BRANCH_ENA_VOTE_OUTM(m,v) \
+        out_dword_masked_ns(HWIO_GCC_SPARE2_CLOCK_BRANCH_ENA_VOTE_ADDR,m,v,HWIO_GCC_SPARE2_CLOCK_BRANCH_ENA_VOTE_IN)
+#define HWIO_GCC_SPARE2_CLOCK_BRANCH_ENA_VOTE_IMEM_AXI_CLK_ENA_BMSK                                       0x1000000
+#define HWIO_GCC_SPARE2_CLOCK_BRANCH_ENA_VOTE_IMEM_AXI_CLK_ENA_SHFT                                            0x18
+#define HWIO_GCC_SPARE2_CLOCK_BRANCH_ENA_VOTE_IMEM_AXI_CLK_ENA_DISABLE_FVAL                                     0x0
+#define HWIO_GCC_SPARE2_CLOCK_BRANCH_ENA_VOTE_IMEM_AXI_CLK_ENA_ENABLE_FVAL                                      0x1
+#define HWIO_GCC_SPARE2_CLOCK_BRANCH_ENA_VOTE_CPUSS_GNOC_CLK_ENA_BMSK                                      0x400000
+#define HWIO_GCC_SPARE2_CLOCK_BRANCH_ENA_VOTE_CPUSS_GNOC_CLK_ENA_SHFT                                          0x16
+#define HWIO_GCC_SPARE2_CLOCK_BRANCH_ENA_VOTE_CPUSS_GNOC_CLK_ENA_DISABLE_FVAL                                   0x0
+#define HWIO_GCC_SPARE2_CLOCK_BRANCH_ENA_VOTE_CPUSS_GNOC_CLK_ENA_ENABLE_FVAL                                    0x1
+#define HWIO_GCC_SPARE2_CLOCK_BRANCH_ENA_VOTE_CPUSS_AHB_CLK_ENA_BMSK                                       0x200000
+#define HWIO_GCC_SPARE2_CLOCK_BRANCH_ENA_VOTE_CPUSS_AHB_CLK_ENA_SHFT                                           0x15
+#define HWIO_GCC_SPARE2_CLOCK_BRANCH_ENA_VOTE_CPUSS_AHB_CLK_ENA_DISABLE_FVAL                                    0x0
+#define HWIO_GCC_SPARE2_CLOCK_BRANCH_ENA_VOTE_CPUSS_AHB_CLK_ENA_ENABLE_FVAL                                     0x1
+#define HWIO_GCC_SPARE2_CLOCK_BRANCH_ENA_VOTE_MSS_GPLL0_DIV_CLK_SRC_ENA_BMSK                                0x20000
+#define HWIO_GCC_SPARE2_CLOCK_BRANCH_ENA_VOTE_MSS_GPLL0_DIV_CLK_SRC_ENA_SHFT                                   0x11
+#define HWIO_GCC_SPARE2_CLOCK_BRANCH_ENA_VOTE_MSS_GPLL0_DIV_CLK_SRC_ENA_DISABLE_FVAL                            0x0
+#define HWIO_GCC_SPARE2_CLOCK_BRANCH_ENA_VOTE_MSS_GPLL0_DIV_CLK_SRC_ENA_ENABLE_FVAL                             0x1
+#define HWIO_GCC_SPARE2_CLOCK_BRANCH_ENA_VOTE_BLSP1_SLEEP_CLK_ENA_BMSK                                       0x8000
+#define HWIO_GCC_SPARE2_CLOCK_BRANCH_ENA_VOTE_BLSP1_SLEEP_CLK_ENA_SHFT                                          0xf
+#define HWIO_GCC_SPARE2_CLOCK_BRANCH_ENA_VOTE_BLSP1_SLEEP_CLK_ENA_DISABLE_FVAL                                  0x0
+#define HWIO_GCC_SPARE2_CLOCK_BRANCH_ENA_VOTE_BLSP1_SLEEP_CLK_ENA_ENABLE_FVAL                                   0x1
+#define HWIO_GCC_SPARE2_CLOCK_BRANCH_ENA_VOTE_BLSP1_AHB_CLK_ENA_BMSK                                         0x4000
+#define HWIO_GCC_SPARE2_CLOCK_BRANCH_ENA_VOTE_BLSP1_AHB_CLK_ENA_SHFT                                            0xe
+#define HWIO_GCC_SPARE2_CLOCK_BRANCH_ENA_VOTE_BLSP1_AHB_CLK_ENA_DISABLE_FVAL                                    0x0
+#define HWIO_GCC_SPARE2_CLOCK_BRANCH_ENA_VOTE_BLSP1_AHB_CLK_ENA_ENABLE_FVAL                                     0x1
+#define HWIO_GCC_SPARE2_CLOCK_BRANCH_ENA_VOTE_PRNG_AHB_CLK_ENA_BMSK                                          0x2000
+#define HWIO_GCC_SPARE2_CLOCK_BRANCH_ENA_VOTE_PRNG_AHB_CLK_ENA_SHFT                                             0xd
+#define HWIO_GCC_SPARE2_CLOCK_BRANCH_ENA_VOTE_PRNG_AHB_CLK_ENA_DISABLE_FVAL                                     0x0
+#define HWIO_GCC_SPARE2_CLOCK_BRANCH_ENA_VOTE_PRNG_AHB_CLK_ENA_ENABLE_FVAL                                      0x1
+#define HWIO_GCC_SPARE2_CLOCK_BRANCH_ENA_VOTE_TLMM_AHB_CLK_ENA_BMSK                                          0x1000
+#define HWIO_GCC_SPARE2_CLOCK_BRANCH_ENA_VOTE_TLMM_AHB_CLK_ENA_SHFT                                             0xc
+#define HWIO_GCC_SPARE2_CLOCK_BRANCH_ENA_VOTE_TLMM_AHB_CLK_ENA_DISABLE_FVAL                                     0x0
+#define HWIO_GCC_SPARE2_CLOCK_BRANCH_ENA_VOTE_TLMM_AHB_CLK_ENA_ENABLE_FVAL                                      0x1
+#define HWIO_GCC_SPARE2_CLOCK_BRANCH_ENA_VOTE_BOOT_ROM_AHB_CLK_ENA_BMSK                                       0x400
+#define HWIO_GCC_SPARE2_CLOCK_BRANCH_ENA_VOTE_BOOT_ROM_AHB_CLK_ENA_SHFT                                         0xa
+#define HWIO_GCC_SPARE2_CLOCK_BRANCH_ENA_VOTE_BOOT_ROM_AHB_CLK_ENA_DISABLE_FVAL                                 0x0
+#define HWIO_GCC_SPARE2_CLOCK_BRANCH_ENA_VOTE_BOOT_ROM_AHB_CLK_ENA_ENABLE_FVAL                                  0x1
+#define HWIO_GCC_SPARE2_CLOCK_BRANCH_ENA_VOTE_ULTAUDIO_AHBFABRIC_IXFABRIC_CLK_ENA_BMSK                        0x100
+#define HWIO_GCC_SPARE2_CLOCK_BRANCH_ENA_VOTE_ULTAUDIO_AHBFABRIC_IXFABRIC_CLK_ENA_SHFT                          0x8
+#define HWIO_GCC_SPARE2_CLOCK_BRANCH_ENA_VOTE_ULTAUDIO_AHBFABRIC_IXFABRIC_CLK_ENA_DISABLE_FVAL                  0x0
+#define HWIO_GCC_SPARE2_CLOCK_BRANCH_ENA_VOTE_ULTAUDIO_AHBFABRIC_IXFABRIC_CLK_ENA_ENABLE_FVAL                   0x1
+#define HWIO_GCC_SPARE2_CLOCK_BRANCH_ENA_VOTE_ULTAUDIO_PCNOC_SWAY_CLK_ENA_BMSK                                 0x80
+#define HWIO_GCC_SPARE2_CLOCK_BRANCH_ENA_VOTE_ULTAUDIO_PCNOC_SWAY_CLK_ENA_SHFT                                  0x7
+#define HWIO_GCC_SPARE2_CLOCK_BRANCH_ENA_VOTE_ULTAUDIO_PCNOC_SWAY_CLK_ENA_DISABLE_FVAL                          0x0
+#define HWIO_GCC_SPARE2_CLOCK_BRANCH_ENA_VOTE_ULTAUDIO_PCNOC_SWAY_CLK_ENA_ENABLE_FVAL                           0x1
+#define HWIO_GCC_SPARE2_CLOCK_BRANCH_ENA_VOTE_TLMM_CLK_ENA_BMSK                                                0x40
+#define HWIO_GCC_SPARE2_CLOCK_BRANCH_ENA_VOTE_TLMM_CLK_ENA_SHFT                                                 0x6
+#define HWIO_GCC_SPARE2_CLOCK_BRANCH_ENA_VOTE_TLMM_CLK_ENA_DISABLE_FVAL                                         0x0
+#define HWIO_GCC_SPARE2_CLOCK_BRANCH_ENA_VOTE_TLMM_CLK_ENA_ENABLE_FVAL                                          0x1
+#define HWIO_GCC_SPARE2_CLOCK_BRANCH_ENA_VOTE_CE1_CLK_ENA_BMSK                                                 0x20
+#define HWIO_GCC_SPARE2_CLOCK_BRANCH_ENA_VOTE_CE1_CLK_ENA_SHFT                                                  0x5
+#define HWIO_GCC_SPARE2_CLOCK_BRANCH_ENA_VOTE_CE1_CLK_ENA_DISABLE_FVAL                                          0x0
+#define HWIO_GCC_SPARE2_CLOCK_BRANCH_ENA_VOTE_CE1_CLK_ENA_ENABLE_FVAL                                           0x1
+#define HWIO_GCC_SPARE2_CLOCK_BRANCH_ENA_VOTE_CE1_AXI_CLK_ENA_BMSK                                             0x10
+#define HWIO_GCC_SPARE2_CLOCK_BRANCH_ENA_VOTE_CE1_AXI_CLK_ENA_SHFT                                              0x4
+#define HWIO_GCC_SPARE2_CLOCK_BRANCH_ENA_VOTE_CE1_AXI_CLK_ENA_DISABLE_FVAL                                      0x0
+#define HWIO_GCC_SPARE2_CLOCK_BRANCH_ENA_VOTE_CE1_AXI_CLK_ENA_ENABLE_FVAL                                       0x1
+#define HWIO_GCC_SPARE2_CLOCK_BRANCH_ENA_VOTE_CE1_AHB_CLK_ENA_BMSK                                              0x8
+#define HWIO_GCC_SPARE2_CLOCK_BRANCH_ENA_VOTE_CE1_AHB_CLK_ENA_SHFT                                              0x3
+#define HWIO_GCC_SPARE2_CLOCK_BRANCH_ENA_VOTE_CE1_AHB_CLK_ENA_DISABLE_FVAL                                      0x0
+#define HWIO_GCC_SPARE2_CLOCK_BRANCH_ENA_VOTE_CE1_AHB_CLK_ENA_ENABLE_FVAL                                       0x1
+#define HWIO_GCC_SPARE2_CLOCK_BRANCH_ENA_VOTE_QDSS_CFG_AHB_CLK_ENA_BMSK                                         0x4
+#define HWIO_GCC_SPARE2_CLOCK_BRANCH_ENA_VOTE_QDSS_CFG_AHB_CLK_ENA_SHFT                                         0x2
+#define HWIO_GCC_SPARE2_CLOCK_BRANCH_ENA_VOTE_QDSS_CFG_AHB_CLK_ENA_DISABLE_FVAL                                 0x0
+#define HWIO_GCC_SPARE2_CLOCK_BRANCH_ENA_VOTE_QDSS_CFG_AHB_CLK_ENA_ENABLE_FVAL                                  0x1
+#define HWIO_GCC_SPARE2_CLOCK_BRANCH_ENA_VOTE_TCSR_AHB_CLK_ENA_BMSK                                             0x2
+#define HWIO_GCC_SPARE2_CLOCK_BRANCH_ENA_VOTE_TCSR_AHB_CLK_ENA_SHFT                                             0x1
+#define HWIO_GCC_SPARE2_CLOCK_BRANCH_ENA_VOTE_TCSR_AHB_CLK_ENA_DISABLE_FVAL                                     0x0
+#define HWIO_GCC_SPARE2_CLOCK_BRANCH_ENA_VOTE_TCSR_AHB_CLK_ENA_ENABLE_FVAL                                      0x1
+#define HWIO_GCC_SPARE2_CLOCK_BRANCH_ENA_VOTE_SYS_NOC_CPUSS_AHB_CLK_ENA_BMSK                                    0x1
+#define HWIO_GCC_SPARE2_CLOCK_BRANCH_ENA_VOTE_SYS_NOC_CPUSS_AHB_CLK_ENA_SHFT                                    0x0
+#define HWIO_GCC_SPARE2_CLOCK_BRANCH_ENA_VOTE_SYS_NOC_CPUSS_AHB_CLK_ENA_DISABLE_FVAL                            0x0
+#define HWIO_GCC_SPARE2_CLOCK_BRANCH_ENA_VOTE_SYS_NOC_CPUSS_AHB_CLK_ENA_ENABLE_FVAL                             0x1
+
+#define HWIO_GCC_SPARE2_CLOCK_SLEEP_ENA_VOTE_ADDR                                                        (GCC_CLK_CTL_REG_REG_BASE      + 0x0006200c)
+#define HWIO_GCC_SPARE2_CLOCK_SLEEP_ENA_VOTE_PHYS                                                        (GCC_CLK_CTL_REG_REG_BASE_PHYS + 0x0006200c)
+#define HWIO_GCC_SPARE2_CLOCK_SLEEP_ENA_VOTE_OFFS                                                        (GCC_CLK_CTL_REG_REG_BASE_OFFS + 0x0006200c)
+#define HWIO_GCC_SPARE2_CLOCK_SLEEP_ENA_VOTE_RMSK                                                         0x162f5ff
+#define HWIO_GCC_SPARE2_CLOCK_SLEEP_ENA_VOTE_ATTR                                                               0x3
+#define HWIO_GCC_SPARE2_CLOCK_SLEEP_ENA_VOTE_IN          \
+        in_dword_masked(HWIO_GCC_SPARE2_CLOCK_SLEEP_ENA_VOTE_ADDR, HWIO_GCC_SPARE2_CLOCK_SLEEP_ENA_VOTE_RMSK)
+#define HWIO_GCC_SPARE2_CLOCK_SLEEP_ENA_VOTE_INM(m)      \
+        in_dword_masked(HWIO_GCC_SPARE2_CLOCK_SLEEP_ENA_VOTE_ADDR, m)
+#define HWIO_GCC_SPARE2_CLOCK_SLEEP_ENA_VOTE_OUT(v)      \
+        out_dword(HWIO_GCC_SPARE2_CLOCK_SLEEP_ENA_VOTE_ADDR,v)
+#define HWIO_GCC_SPARE2_CLOCK_SLEEP_ENA_VOTE_OUTM(m,v) \
+        out_dword_masked_ns(HWIO_GCC_SPARE2_CLOCK_SLEEP_ENA_VOTE_ADDR,m,v,HWIO_GCC_SPARE2_CLOCK_SLEEP_ENA_VOTE_IN)
+#define HWIO_GCC_SPARE2_CLOCK_SLEEP_ENA_VOTE_IMEM_AXI_CLK_SLEEP_ENA_BMSK                                  0x1000000
+#define HWIO_GCC_SPARE2_CLOCK_SLEEP_ENA_VOTE_IMEM_AXI_CLK_SLEEP_ENA_SHFT                                       0x18
+#define HWIO_GCC_SPARE2_CLOCK_SLEEP_ENA_VOTE_IMEM_AXI_CLK_SLEEP_ENA_DISABLE_FVAL                                0x0
+#define HWIO_GCC_SPARE2_CLOCK_SLEEP_ENA_VOTE_IMEM_AXI_CLK_SLEEP_ENA_ENABLE_FVAL                                 0x1
+#define HWIO_GCC_SPARE2_CLOCK_SLEEP_ENA_VOTE_CPUSS_GNOC_CLK_SLEEP_ENA_BMSK                                 0x400000
+#define HWIO_GCC_SPARE2_CLOCK_SLEEP_ENA_VOTE_CPUSS_GNOC_CLK_SLEEP_ENA_SHFT                                     0x16
+#define HWIO_GCC_SPARE2_CLOCK_SLEEP_ENA_VOTE_CPUSS_GNOC_CLK_SLEEP_ENA_DISABLE_FVAL                              0x0
+#define HWIO_GCC_SPARE2_CLOCK_SLEEP_ENA_VOTE_CPUSS_GNOC_CLK_SLEEP_ENA_ENABLE_FVAL                               0x1
+#define HWIO_GCC_SPARE2_CLOCK_SLEEP_ENA_VOTE_CPUSS_AHB_CLK_SLEEP_ENA_BMSK                                  0x200000
+#define HWIO_GCC_SPARE2_CLOCK_SLEEP_ENA_VOTE_CPUSS_AHB_CLK_SLEEP_ENA_SHFT                                      0x15
+#define HWIO_GCC_SPARE2_CLOCK_SLEEP_ENA_VOTE_CPUSS_AHB_CLK_SLEEP_ENA_DISABLE_FVAL                               0x0
+#define HWIO_GCC_SPARE2_CLOCK_SLEEP_ENA_VOTE_CPUSS_AHB_CLK_SLEEP_ENA_ENABLE_FVAL                                0x1
+#define HWIO_GCC_SPARE2_CLOCK_SLEEP_ENA_VOTE_MSS_GPLL0_DIV_CLK_SRC_SLEEP_ENA_BMSK                           0x20000
+#define HWIO_GCC_SPARE2_CLOCK_SLEEP_ENA_VOTE_MSS_GPLL0_DIV_CLK_SRC_SLEEP_ENA_SHFT                              0x11
+#define HWIO_GCC_SPARE2_CLOCK_SLEEP_ENA_VOTE_MSS_GPLL0_DIV_CLK_SRC_SLEEP_ENA_DISABLE_FVAL                       0x0
+#define HWIO_GCC_SPARE2_CLOCK_SLEEP_ENA_VOTE_MSS_GPLL0_DIV_CLK_SRC_SLEEP_ENA_ENABLE_FVAL                        0x1
+#define HWIO_GCC_SPARE2_CLOCK_SLEEP_ENA_VOTE_BLSP1_SLEEP_CLK_SLEEP_ENA_BMSK                                  0x8000
+#define HWIO_GCC_SPARE2_CLOCK_SLEEP_ENA_VOTE_BLSP1_SLEEP_CLK_SLEEP_ENA_SHFT                                     0xf
+#define HWIO_GCC_SPARE2_CLOCK_SLEEP_ENA_VOTE_BLSP1_SLEEP_CLK_SLEEP_ENA_DISABLE_FVAL                             0x0
+#define HWIO_GCC_SPARE2_CLOCK_SLEEP_ENA_VOTE_BLSP1_SLEEP_CLK_SLEEP_ENA_ENABLE_FVAL                              0x1
+#define HWIO_GCC_SPARE2_CLOCK_SLEEP_ENA_VOTE_BLSP1_AHB_CLK_SLEEP_ENA_BMSK                                    0x4000
+#define HWIO_GCC_SPARE2_CLOCK_SLEEP_ENA_VOTE_BLSP1_AHB_CLK_SLEEP_ENA_SHFT                                       0xe
+#define HWIO_GCC_SPARE2_CLOCK_SLEEP_ENA_VOTE_BLSP1_AHB_CLK_SLEEP_ENA_DISABLE_FVAL                               0x0
+#define HWIO_GCC_SPARE2_CLOCK_SLEEP_ENA_VOTE_BLSP1_AHB_CLK_SLEEP_ENA_ENABLE_FVAL                                0x1
+#define HWIO_GCC_SPARE2_CLOCK_SLEEP_ENA_VOTE_PRNG_AHB_CLK_SLEEP_ENA_BMSK                                     0x2000
+#define HWIO_GCC_SPARE2_CLOCK_SLEEP_ENA_VOTE_PRNG_AHB_CLK_SLEEP_ENA_SHFT                                        0xd
+#define HWIO_GCC_SPARE2_CLOCK_SLEEP_ENA_VOTE_PRNG_AHB_CLK_SLEEP_ENA_DISABLE_FVAL                                0x0
+#define HWIO_GCC_SPARE2_CLOCK_SLEEP_ENA_VOTE_PRNG_AHB_CLK_SLEEP_ENA_ENABLE_FVAL                                 0x1
+#define HWIO_GCC_SPARE2_CLOCK_SLEEP_ENA_VOTE_TLMM_AHB_CLK_SLEEP_ENA_BMSK                                     0x1000
+#define HWIO_GCC_SPARE2_CLOCK_SLEEP_ENA_VOTE_TLMM_AHB_CLK_SLEEP_ENA_SHFT                                        0xc
+#define HWIO_GCC_SPARE2_CLOCK_SLEEP_ENA_VOTE_TLMM_AHB_CLK_SLEEP_ENA_DISABLE_FVAL                                0x0
+#define HWIO_GCC_SPARE2_CLOCK_SLEEP_ENA_VOTE_TLMM_AHB_CLK_SLEEP_ENA_ENABLE_FVAL                                 0x1
+#define HWIO_GCC_SPARE2_CLOCK_SLEEP_ENA_VOTE_BOOT_ROM_AHB_CLK_SLEEP_ENA_BMSK                                  0x400
+#define HWIO_GCC_SPARE2_CLOCK_SLEEP_ENA_VOTE_BOOT_ROM_AHB_CLK_SLEEP_ENA_SHFT                                    0xa
+#define HWIO_GCC_SPARE2_CLOCK_SLEEP_ENA_VOTE_BOOT_ROM_AHB_CLK_SLEEP_ENA_DISABLE_FVAL                            0x0
+#define HWIO_GCC_SPARE2_CLOCK_SLEEP_ENA_VOTE_BOOT_ROM_AHB_CLK_SLEEP_ENA_ENABLE_FVAL                             0x1
+#define HWIO_GCC_SPARE2_CLOCK_SLEEP_ENA_VOTE_ULTAUDIO_AHBFABRIC_IXFABRIC_CLK_SLEEP_ENA_BMSK                   0x100
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+#define HWIO_GCC_SPARE2_CLOCK_SLEEP_ENA_VOTE_ULTAUDIO_AHBFABRIC_IXFABRIC_CLK_SLEEP_ENA_DISABLE_FVAL             0x0
+#define HWIO_GCC_SPARE2_CLOCK_SLEEP_ENA_VOTE_ULTAUDIO_AHBFABRIC_IXFABRIC_CLK_SLEEP_ENA_ENABLE_FVAL              0x1
+#define HWIO_GCC_SPARE2_CLOCK_SLEEP_ENA_VOTE_ULTAUDIO_PCNOC_SWAY_CLK_SLEEP_ENA_BMSK                            0x80
+#define HWIO_GCC_SPARE2_CLOCK_SLEEP_ENA_VOTE_ULTAUDIO_PCNOC_SWAY_CLK_SLEEP_ENA_SHFT                             0x7
+#define HWIO_GCC_SPARE2_CLOCK_SLEEP_ENA_VOTE_ULTAUDIO_PCNOC_SWAY_CLK_SLEEP_ENA_DISABLE_FVAL                     0x0
+#define HWIO_GCC_SPARE2_CLOCK_SLEEP_ENA_VOTE_ULTAUDIO_PCNOC_SWAY_CLK_SLEEP_ENA_ENABLE_FVAL                      0x1
+#define HWIO_GCC_SPARE2_CLOCK_SLEEP_ENA_VOTE_TLMM_CLK_SLEEP_ENA_BMSK                                           0x40
+#define HWIO_GCC_SPARE2_CLOCK_SLEEP_ENA_VOTE_TLMM_CLK_SLEEP_ENA_SHFT                                            0x6
+#define HWIO_GCC_SPARE2_CLOCK_SLEEP_ENA_VOTE_TLMM_CLK_SLEEP_ENA_DISABLE_FVAL                                    0x0
+#define HWIO_GCC_SPARE2_CLOCK_SLEEP_ENA_VOTE_TLMM_CLK_SLEEP_ENA_ENABLE_FVAL                                     0x1
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+#define HWIO_GCC_SPARE2_CLOCK_SLEEP_ENA_VOTE_CE1_CLK_SLEEP_ENA_SHFT                                             0x5
+#define HWIO_GCC_SPARE2_CLOCK_SLEEP_ENA_VOTE_CE1_CLK_SLEEP_ENA_DISABLE_FVAL                                     0x0
+#define HWIO_GCC_SPARE2_CLOCK_SLEEP_ENA_VOTE_CE1_CLK_SLEEP_ENA_ENABLE_FVAL                                      0x1
+#define HWIO_GCC_SPARE2_CLOCK_SLEEP_ENA_VOTE_CE1_AXI_CLK_SLEEP_ENA_BMSK                                        0x10
+#define HWIO_GCC_SPARE2_CLOCK_SLEEP_ENA_VOTE_CE1_AXI_CLK_SLEEP_ENA_SHFT                                         0x4
+#define HWIO_GCC_SPARE2_CLOCK_SLEEP_ENA_VOTE_CE1_AXI_CLK_SLEEP_ENA_DISABLE_FVAL                                 0x0
+#define HWIO_GCC_SPARE2_CLOCK_SLEEP_ENA_VOTE_CE1_AXI_CLK_SLEEP_ENA_ENABLE_FVAL                                  0x1
+#define HWIO_GCC_SPARE2_CLOCK_SLEEP_ENA_VOTE_CE1_AHB_CLK_SLEEP_ENA_BMSK                                         0x8
+#define HWIO_GCC_SPARE2_CLOCK_SLEEP_ENA_VOTE_CE1_AHB_CLK_SLEEP_ENA_SHFT                                         0x3
+#define HWIO_GCC_SPARE2_CLOCK_SLEEP_ENA_VOTE_CE1_AHB_CLK_SLEEP_ENA_DISABLE_FVAL                                 0x0
+#define HWIO_GCC_SPARE2_CLOCK_SLEEP_ENA_VOTE_CE1_AHB_CLK_SLEEP_ENA_ENABLE_FVAL                                  0x1
+#define HWIO_GCC_SPARE2_CLOCK_SLEEP_ENA_VOTE_QDSS_CFG_AHB_CLK_SLEEP_ENA_BMSK                                    0x4
+#define HWIO_GCC_SPARE2_CLOCK_SLEEP_ENA_VOTE_QDSS_CFG_AHB_CLK_SLEEP_ENA_SHFT                                    0x2
+#define HWIO_GCC_SPARE2_CLOCK_SLEEP_ENA_VOTE_QDSS_CFG_AHB_CLK_SLEEP_ENA_DISABLE_FVAL                            0x0
+#define HWIO_GCC_SPARE2_CLOCK_SLEEP_ENA_VOTE_QDSS_CFG_AHB_CLK_SLEEP_ENA_ENABLE_FVAL                             0x1
+#define HWIO_GCC_SPARE2_CLOCK_SLEEP_ENA_VOTE_TCSR_AHB_CLK_SLEEP_ENA_BMSK                                        0x2
+#define HWIO_GCC_SPARE2_CLOCK_SLEEP_ENA_VOTE_TCSR_AHB_CLK_SLEEP_ENA_SHFT                                        0x1
+#define HWIO_GCC_SPARE2_CLOCK_SLEEP_ENA_VOTE_TCSR_AHB_CLK_SLEEP_ENA_DISABLE_FVAL                                0x0
+#define HWIO_GCC_SPARE2_CLOCK_SLEEP_ENA_VOTE_TCSR_AHB_CLK_SLEEP_ENA_ENABLE_FVAL                                 0x1
+#define HWIO_GCC_SPARE2_CLOCK_SLEEP_ENA_VOTE_SYS_NOC_CPUSS_AHB_CLK_SLEEP_ENA_BMSK                               0x1
+#define HWIO_GCC_SPARE2_CLOCK_SLEEP_ENA_VOTE_SYS_NOC_CPUSS_AHB_CLK_SLEEP_ENA_SHFT                               0x0
+#define HWIO_GCC_SPARE2_CLOCK_SLEEP_ENA_VOTE_SYS_NOC_CPUSS_AHB_CLK_SLEEP_ENA_DISABLE_FVAL                       0x0
+#define HWIO_GCC_SPARE2_CLOCK_SLEEP_ENA_VOTE_SYS_NOC_CPUSS_AHB_CLK_SLEEP_ENA_ENABLE_FVAL                        0x1
+
+#define HWIO_GCC_SPARE2_CLOCK_BRANCH_ENA_VOTE_1_ADDR                                                     (GCC_CLK_CTL_REG_REG_BASE      + 0x00062010)
+#define HWIO_GCC_SPARE2_CLOCK_BRANCH_ENA_VOTE_1_PHYS                                                     (GCC_CLK_CTL_REG_REG_BASE_PHYS + 0x00062010)
+#define HWIO_GCC_SPARE2_CLOCK_BRANCH_ENA_VOTE_1_OFFS                                                     (GCC_CLK_CTL_REG_REG_BASE_OFFS + 0x00062010)
+#define HWIO_GCC_SPARE2_CLOCK_BRANCH_ENA_VOTE_1_RMSK                                                           0xff
+#define HWIO_GCC_SPARE2_CLOCK_BRANCH_ENA_VOTE_1_ATTR                                                            0x3
+#define HWIO_GCC_SPARE2_CLOCK_BRANCH_ENA_VOTE_1_IN          \
+        in_dword_masked(HWIO_GCC_SPARE2_CLOCK_BRANCH_ENA_VOTE_1_ADDR, HWIO_GCC_SPARE2_CLOCK_BRANCH_ENA_VOTE_1_RMSK)
+#define HWIO_GCC_SPARE2_CLOCK_BRANCH_ENA_VOTE_1_INM(m)      \
+        in_dword_masked(HWIO_GCC_SPARE2_CLOCK_BRANCH_ENA_VOTE_1_ADDR, m)
+#define HWIO_GCC_SPARE2_CLOCK_BRANCH_ENA_VOTE_1_OUT(v)      \
+        out_dword(HWIO_GCC_SPARE2_CLOCK_BRANCH_ENA_VOTE_1_ADDR,v)
+#define HWIO_GCC_SPARE2_CLOCK_BRANCH_ENA_VOTE_1_OUTM(m,v) \
+        out_dword_masked_ns(HWIO_GCC_SPARE2_CLOCK_BRANCH_ENA_VOTE_1_ADDR,m,v,HWIO_GCC_SPARE2_CLOCK_BRANCH_ENA_VOTE_1_IN)
+#define HWIO_GCC_SPARE2_CLOCK_BRANCH_ENA_VOTE_1_PCIE_RCHNG_PHY_CLK_ENA_BMSK                                    0x80
+#define HWIO_GCC_SPARE2_CLOCK_BRANCH_ENA_VOTE_1_PCIE_RCHNG_PHY_CLK_ENA_SHFT                                     0x7
+#define HWIO_GCC_SPARE2_CLOCK_BRANCH_ENA_VOTE_1_PCIE_RCHNG_PHY_CLK_ENA_DISABLE_FVAL                             0x0
+#define HWIO_GCC_SPARE2_CLOCK_BRANCH_ENA_VOTE_1_PCIE_RCHNG_PHY_CLK_ENA_ENABLE_FVAL                              0x1
+#define HWIO_GCC_SPARE2_CLOCK_BRANCH_ENA_VOTE_1_PCIE_SLEEP_CLK_ENA_BMSK                                        0x40
+#define HWIO_GCC_SPARE2_CLOCK_BRANCH_ENA_VOTE_1_PCIE_SLEEP_CLK_ENA_SHFT                                         0x6
+#define HWIO_GCC_SPARE2_CLOCK_BRANCH_ENA_VOTE_1_PCIE_SLEEP_CLK_ENA_DISABLE_FVAL                                 0x0
+#define HWIO_GCC_SPARE2_CLOCK_BRANCH_ENA_VOTE_1_PCIE_SLEEP_CLK_ENA_ENABLE_FVAL                                  0x1
+#define HWIO_GCC_SPARE2_CLOCK_BRANCH_ENA_VOTE_1_PCIE_SLV_Q2A_AXI_CLK_ENA_BMSK                                  0x20
+#define HWIO_GCC_SPARE2_CLOCK_BRANCH_ENA_VOTE_1_PCIE_SLV_Q2A_AXI_CLK_ENA_SHFT                                   0x5
+#define HWIO_GCC_SPARE2_CLOCK_BRANCH_ENA_VOTE_1_PCIE_SLV_Q2A_AXI_CLK_ENA_DISABLE_FVAL                           0x0
+#define HWIO_GCC_SPARE2_CLOCK_BRANCH_ENA_VOTE_1_PCIE_SLV_Q2A_AXI_CLK_ENA_ENABLE_FVAL                            0x1
+#define HWIO_GCC_SPARE2_CLOCK_BRANCH_ENA_VOTE_1_PCIE_PIPE_CLK_ENA_BMSK                                         0x10
+#define HWIO_GCC_SPARE2_CLOCK_BRANCH_ENA_VOTE_1_PCIE_PIPE_CLK_ENA_SHFT                                          0x4
+#define HWIO_GCC_SPARE2_CLOCK_BRANCH_ENA_VOTE_1_PCIE_PIPE_CLK_ENA_DISABLE_FVAL                                  0x0
+#define HWIO_GCC_SPARE2_CLOCK_BRANCH_ENA_VOTE_1_PCIE_PIPE_CLK_ENA_ENABLE_FVAL                                   0x1
+#define HWIO_GCC_SPARE2_CLOCK_BRANCH_ENA_VOTE_1_PCIE_AUX_CLK_ENA_BMSK                                           0x8
+#define HWIO_GCC_SPARE2_CLOCK_BRANCH_ENA_VOTE_1_PCIE_AUX_CLK_ENA_SHFT                                           0x3
+#define HWIO_GCC_SPARE2_CLOCK_BRANCH_ENA_VOTE_1_PCIE_AUX_CLK_ENA_DISABLE_FVAL                                   0x0
+#define HWIO_GCC_SPARE2_CLOCK_BRANCH_ENA_VOTE_1_PCIE_AUX_CLK_ENA_ENABLE_FVAL                                    0x1
+#define HWIO_GCC_SPARE2_CLOCK_BRANCH_ENA_VOTE_1_PCIE_CFG_AHB_CLK_ENA_BMSK                                       0x4
+#define HWIO_GCC_SPARE2_CLOCK_BRANCH_ENA_VOTE_1_PCIE_CFG_AHB_CLK_ENA_SHFT                                       0x2
+#define HWIO_GCC_SPARE2_CLOCK_BRANCH_ENA_VOTE_1_PCIE_CFG_AHB_CLK_ENA_DISABLE_FVAL                               0x0
+#define HWIO_GCC_SPARE2_CLOCK_BRANCH_ENA_VOTE_1_PCIE_CFG_AHB_CLK_ENA_ENABLE_FVAL                                0x1
+#define HWIO_GCC_SPARE2_CLOCK_BRANCH_ENA_VOTE_1_PCIE_MSTR_AXI_CLK_ENA_BMSK                                      0x2
+#define HWIO_GCC_SPARE2_CLOCK_BRANCH_ENA_VOTE_1_PCIE_MSTR_AXI_CLK_ENA_SHFT                                      0x1
+#define HWIO_GCC_SPARE2_CLOCK_BRANCH_ENA_VOTE_1_PCIE_MSTR_AXI_CLK_ENA_DISABLE_FVAL                              0x0
+#define HWIO_GCC_SPARE2_CLOCK_BRANCH_ENA_VOTE_1_PCIE_MSTR_AXI_CLK_ENA_ENABLE_FVAL                               0x1
+#define HWIO_GCC_SPARE2_CLOCK_BRANCH_ENA_VOTE_1_PCIE_SLV_AXI_CLK_ENA_BMSK                                       0x1
+#define HWIO_GCC_SPARE2_CLOCK_BRANCH_ENA_VOTE_1_PCIE_SLV_AXI_CLK_ENA_SHFT                                       0x0
+#define HWIO_GCC_SPARE2_CLOCK_BRANCH_ENA_VOTE_1_PCIE_SLV_AXI_CLK_ENA_DISABLE_FVAL                               0x0
+#define HWIO_GCC_SPARE2_CLOCK_BRANCH_ENA_VOTE_1_PCIE_SLV_AXI_CLK_ENA_ENABLE_FVAL                                0x1
+
+#define HWIO_GCC_SPARE2_CLOCK_SLEEP_ENA_VOTE_1_ADDR                                                      (GCC_CLK_CTL_REG_REG_BASE      + 0x00062014)
+#define HWIO_GCC_SPARE2_CLOCK_SLEEP_ENA_VOTE_1_PHYS                                                      (GCC_CLK_CTL_REG_REG_BASE_PHYS + 0x00062014)
+#define HWIO_GCC_SPARE2_CLOCK_SLEEP_ENA_VOTE_1_OFFS                                                      (GCC_CLK_CTL_REG_REG_BASE_OFFS + 0x00062014)
+#define HWIO_GCC_SPARE2_CLOCK_SLEEP_ENA_VOTE_1_RMSK                                                            0xff
+#define HWIO_GCC_SPARE2_CLOCK_SLEEP_ENA_VOTE_1_ATTR                                                             0x3
+#define HWIO_GCC_SPARE2_CLOCK_SLEEP_ENA_VOTE_1_IN          \
+        in_dword_masked(HWIO_GCC_SPARE2_CLOCK_SLEEP_ENA_VOTE_1_ADDR, HWIO_GCC_SPARE2_CLOCK_SLEEP_ENA_VOTE_1_RMSK)
+#define HWIO_GCC_SPARE2_CLOCK_SLEEP_ENA_VOTE_1_INM(m)      \
+        in_dword_masked(HWIO_GCC_SPARE2_CLOCK_SLEEP_ENA_VOTE_1_ADDR, m)
+#define HWIO_GCC_SPARE2_CLOCK_SLEEP_ENA_VOTE_1_OUT(v)      \
+        out_dword(HWIO_GCC_SPARE2_CLOCK_SLEEP_ENA_VOTE_1_ADDR,v)
+#define HWIO_GCC_SPARE2_CLOCK_SLEEP_ENA_VOTE_1_OUTM(m,v) \
+        out_dword_masked_ns(HWIO_GCC_SPARE2_CLOCK_SLEEP_ENA_VOTE_1_ADDR,m,v,HWIO_GCC_SPARE2_CLOCK_SLEEP_ENA_VOTE_1_IN)
+#define HWIO_GCC_SPARE2_CLOCK_SLEEP_ENA_VOTE_1_PCIE_RCHNG_PHY_CLK_SLEEP_ENA_BMSK                               0x80
+#define HWIO_GCC_SPARE2_CLOCK_SLEEP_ENA_VOTE_1_PCIE_RCHNG_PHY_CLK_SLEEP_ENA_SHFT                                0x7
+#define HWIO_GCC_SPARE2_CLOCK_SLEEP_ENA_VOTE_1_PCIE_RCHNG_PHY_CLK_SLEEP_ENA_DISABLE_FVAL                        0x0
+#define HWIO_GCC_SPARE2_CLOCK_SLEEP_ENA_VOTE_1_PCIE_RCHNG_PHY_CLK_SLEEP_ENA_ENABLE_FVAL                         0x1
+#define HWIO_GCC_SPARE2_CLOCK_SLEEP_ENA_VOTE_1_PCIE_SLEEP_CLK_SLEEP_ENA_BMSK                                   0x40
+#define HWIO_GCC_SPARE2_CLOCK_SLEEP_ENA_VOTE_1_PCIE_SLEEP_CLK_SLEEP_ENA_SHFT                                    0x6
+#define HWIO_GCC_SPARE2_CLOCK_SLEEP_ENA_VOTE_1_PCIE_SLEEP_CLK_SLEEP_ENA_DISABLE_FVAL                            0x0
+#define HWIO_GCC_SPARE2_CLOCK_SLEEP_ENA_VOTE_1_PCIE_SLEEP_CLK_SLEEP_ENA_ENABLE_FVAL                             0x1
+#define HWIO_GCC_SPARE2_CLOCK_SLEEP_ENA_VOTE_1_PCIE_SLV_Q2A_AXI_CLK_SLEEP_ENA_BMSK                             0x20
+#define HWIO_GCC_SPARE2_CLOCK_SLEEP_ENA_VOTE_1_PCIE_SLV_Q2A_AXI_CLK_SLEEP_ENA_SHFT                              0x5
+#define HWIO_GCC_SPARE2_CLOCK_SLEEP_ENA_VOTE_1_PCIE_SLV_Q2A_AXI_CLK_SLEEP_ENA_DISABLE_FVAL                      0x0
+#define HWIO_GCC_SPARE2_CLOCK_SLEEP_ENA_VOTE_1_PCIE_SLV_Q2A_AXI_CLK_SLEEP_ENA_ENABLE_FVAL                       0x1
+#define HWIO_GCC_SPARE2_CLOCK_SLEEP_ENA_VOTE_1_PCIE_PIPE_CLK_SLEEP_ENA_BMSK                                    0x10
+#define HWIO_GCC_SPARE2_CLOCK_SLEEP_ENA_VOTE_1_PCIE_PIPE_CLK_SLEEP_ENA_SHFT                                     0x4
+#define HWIO_GCC_SPARE2_CLOCK_SLEEP_ENA_VOTE_1_PCIE_PIPE_CLK_SLEEP_ENA_DISABLE_FVAL                             0x0
+#define HWIO_GCC_SPARE2_CLOCK_SLEEP_ENA_VOTE_1_PCIE_PIPE_CLK_SLEEP_ENA_ENABLE_FVAL                              0x1
+#define HWIO_GCC_SPARE2_CLOCK_SLEEP_ENA_VOTE_1_PCIE_AUX_CLK_SLEEP_ENA_BMSK                                      0x8
+#define HWIO_GCC_SPARE2_CLOCK_SLEEP_ENA_VOTE_1_PCIE_AUX_CLK_SLEEP_ENA_SHFT                                      0x3
+#define HWIO_GCC_SPARE2_CLOCK_SLEEP_ENA_VOTE_1_PCIE_AUX_CLK_SLEEP_ENA_DISABLE_FVAL                              0x0
+#define HWIO_GCC_SPARE2_CLOCK_SLEEP_ENA_VOTE_1_PCIE_AUX_CLK_SLEEP_ENA_ENABLE_FVAL                               0x1
+#define HWIO_GCC_SPARE2_CLOCK_SLEEP_ENA_VOTE_1_PCIE_CFG_AHB_CLK_SLEEP_ENA_BMSK                                  0x4
+#define HWIO_GCC_SPARE2_CLOCK_SLEEP_ENA_VOTE_1_PCIE_CFG_AHB_CLK_SLEEP_ENA_SHFT                                  0x2
+#define HWIO_GCC_SPARE2_CLOCK_SLEEP_ENA_VOTE_1_PCIE_CFG_AHB_CLK_SLEEP_ENA_DISABLE_FVAL                          0x0
+#define HWIO_GCC_SPARE2_CLOCK_SLEEP_ENA_VOTE_1_PCIE_CFG_AHB_CLK_SLEEP_ENA_ENABLE_FVAL                           0x1
+#define HWIO_GCC_SPARE2_CLOCK_SLEEP_ENA_VOTE_1_PCIE_MSTR_AXI_CLK_SLEEP_ENA_BMSK                                 0x2
+#define HWIO_GCC_SPARE2_CLOCK_SLEEP_ENA_VOTE_1_PCIE_MSTR_AXI_CLK_SLEEP_ENA_SHFT                                 0x1
+#define HWIO_GCC_SPARE2_CLOCK_SLEEP_ENA_VOTE_1_PCIE_MSTR_AXI_CLK_SLEEP_ENA_DISABLE_FVAL                         0x0
+#define HWIO_GCC_SPARE2_CLOCK_SLEEP_ENA_VOTE_1_PCIE_MSTR_AXI_CLK_SLEEP_ENA_ENABLE_FVAL                          0x1
+#define HWIO_GCC_SPARE2_CLOCK_SLEEP_ENA_VOTE_1_PCIE_SLV_AXI_CLK_SLEEP_ENA_BMSK                                  0x1
+#define HWIO_GCC_SPARE2_CLOCK_SLEEP_ENA_VOTE_1_PCIE_SLV_AXI_CLK_SLEEP_ENA_SHFT                                  0x0
+#define HWIO_GCC_SPARE2_CLOCK_SLEEP_ENA_VOTE_1_PCIE_SLV_AXI_CLK_SLEEP_ENA_DISABLE_FVAL                          0x0
+#define HWIO_GCC_SPARE2_CLOCK_SLEEP_ENA_VOTE_1_PCIE_SLV_AXI_CLK_SLEEP_ENA_ENABLE_FVAL                           0x1
+
+#define HWIO_GCC_MSS_Q6_GPLL_ENA_VOTE_ADDR                                                               (GCC_CLK_CTL_REG_REG_BASE      + 0x00063000)
+#define HWIO_GCC_MSS_Q6_GPLL_ENA_VOTE_PHYS                                                               (GCC_CLK_CTL_REG_REG_BASE_PHYS + 0x00063000)
+#define HWIO_GCC_MSS_Q6_GPLL_ENA_VOTE_OFFS                                                               (GCC_CLK_CTL_REG_REG_BASE_OFFS + 0x00063000)
+#define HWIO_GCC_MSS_Q6_GPLL_ENA_VOTE_RMSK                                                                     0x7f
+#define HWIO_GCC_MSS_Q6_GPLL_ENA_VOTE_ATTR                                                                      0x3
+#define HWIO_GCC_MSS_Q6_GPLL_ENA_VOTE_IN          \
+        in_dword_masked(HWIO_GCC_MSS_Q6_GPLL_ENA_VOTE_ADDR, HWIO_GCC_MSS_Q6_GPLL_ENA_VOTE_RMSK)
+#define HWIO_GCC_MSS_Q6_GPLL_ENA_VOTE_INM(m)      \
+        in_dword_masked(HWIO_GCC_MSS_Q6_GPLL_ENA_VOTE_ADDR, m)
+#define HWIO_GCC_MSS_Q6_GPLL_ENA_VOTE_OUT(v)      \
+        out_dword(HWIO_GCC_MSS_Q6_GPLL_ENA_VOTE_ADDR,v)
+#define HWIO_GCC_MSS_Q6_GPLL_ENA_VOTE_OUTM(m,v) \
+        out_dword_masked_ns(HWIO_GCC_MSS_Q6_GPLL_ENA_VOTE_ADDR,m,v,HWIO_GCC_MSS_Q6_GPLL_ENA_VOTE_IN)
+#define HWIO_GCC_MSS_Q6_GPLL_ENA_VOTE_GPLL6_BMSK                                                               0x40
+#define HWIO_GCC_MSS_Q6_GPLL_ENA_VOTE_GPLL6_SHFT                                                                0x6
+#define HWIO_GCC_MSS_Q6_GPLL_ENA_VOTE_GPLL6_DISABLE_FVAL                                                        0x0
+#define HWIO_GCC_MSS_Q6_GPLL_ENA_VOTE_GPLL6_ENABLE_FVAL                                                         0x1
+#define HWIO_GCC_MSS_Q6_GPLL_ENA_VOTE_GPLL5_BMSK                                                               0x20
+#define HWIO_GCC_MSS_Q6_GPLL_ENA_VOTE_GPLL5_SHFT                                                                0x5
+#define HWIO_GCC_MSS_Q6_GPLL_ENA_VOTE_GPLL5_DISABLE_FVAL                                                        0x0
+#define HWIO_GCC_MSS_Q6_GPLL_ENA_VOTE_GPLL5_ENABLE_FVAL                                                         0x1
+#define HWIO_GCC_MSS_Q6_GPLL_ENA_VOTE_GPLL4_BMSK                                                               0x10
+#define HWIO_GCC_MSS_Q6_GPLL_ENA_VOTE_GPLL4_SHFT                                                                0x4
+#define HWIO_GCC_MSS_Q6_GPLL_ENA_VOTE_GPLL4_DISABLE_FVAL                                                        0x0
+#define HWIO_GCC_MSS_Q6_GPLL_ENA_VOTE_GPLL4_ENABLE_FVAL                                                         0x1
+#define HWIO_GCC_MSS_Q6_GPLL_ENA_VOTE_GPLL3_BMSK                                                                0x8
+#define HWIO_GCC_MSS_Q6_GPLL_ENA_VOTE_GPLL3_SHFT                                                                0x3
+#define HWIO_GCC_MSS_Q6_GPLL_ENA_VOTE_GPLL3_DISABLE_FVAL                                                        0x0
+#define HWIO_GCC_MSS_Q6_GPLL_ENA_VOTE_GPLL3_ENABLE_FVAL                                                         0x1
+#define HWIO_GCC_MSS_Q6_GPLL_ENA_VOTE_GPLL2_BMSK                                                                0x4
+#define HWIO_GCC_MSS_Q6_GPLL_ENA_VOTE_GPLL2_SHFT                                                                0x2
+#define HWIO_GCC_MSS_Q6_GPLL_ENA_VOTE_GPLL2_DISABLE_FVAL                                                        0x0
+#define HWIO_GCC_MSS_Q6_GPLL_ENA_VOTE_GPLL2_ENABLE_FVAL                                                         0x1
+#define HWIO_GCC_MSS_Q6_GPLL_ENA_VOTE_GPLL1_BMSK                                                                0x2
+#define HWIO_GCC_MSS_Q6_GPLL_ENA_VOTE_GPLL1_SHFT                                                                0x1
+#define HWIO_GCC_MSS_Q6_GPLL_ENA_VOTE_GPLL1_DISABLE_FVAL                                                        0x0
+#define HWIO_GCC_MSS_Q6_GPLL_ENA_VOTE_GPLL1_ENABLE_FVAL                                                         0x1
+#define HWIO_GCC_MSS_Q6_GPLL_ENA_VOTE_GPLL0_BMSK                                                                0x1
+#define HWIO_GCC_MSS_Q6_GPLL_ENA_VOTE_GPLL0_SHFT                                                                0x0
+#define HWIO_GCC_MSS_Q6_GPLL_ENA_VOTE_GPLL0_DISABLE_FVAL                                                        0x0
+#define HWIO_GCC_MSS_Q6_GPLL_ENA_VOTE_GPLL0_ENABLE_FVAL                                                         0x1
+
+#define HWIO_GCC_MSS_Q6_GPLL_SLEEP_ENA_VOTE_ADDR                                                         (GCC_CLK_CTL_REG_REG_BASE      + 0x00063004)
+#define HWIO_GCC_MSS_Q6_GPLL_SLEEP_ENA_VOTE_PHYS                                                         (GCC_CLK_CTL_REG_REG_BASE_PHYS + 0x00063004)
+#define HWIO_GCC_MSS_Q6_GPLL_SLEEP_ENA_VOTE_OFFS                                                         (GCC_CLK_CTL_REG_REG_BASE_OFFS + 0x00063004)
+#define HWIO_GCC_MSS_Q6_GPLL_SLEEP_ENA_VOTE_RMSK                                                               0x7f
+#define HWIO_GCC_MSS_Q6_GPLL_SLEEP_ENA_VOTE_ATTR                                                                0x3
+#define HWIO_GCC_MSS_Q6_GPLL_SLEEP_ENA_VOTE_IN          \
+        in_dword_masked(HWIO_GCC_MSS_Q6_GPLL_SLEEP_ENA_VOTE_ADDR, HWIO_GCC_MSS_Q6_GPLL_SLEEP_ENA_VOTE_RMSK)
+#define HWIO_GCC_MSS_Q6_GPLL_SLEEP_ENA_VOTE_INM(m)      \
+        in_dword_masked(HWIO_GCC_MSS_Q6_GPLL_SLEEP_ENA_VOTE_ADDR, m)
+#define HWIO_GCC_MSS_Q6_GPLL_SLEEP_ENA_VOTE_OUT(v)      \
+        out_dword(HWIO_GCC_MSS_Q6_GPLL_SLEEP_ENA_VOTE_ADDR,v)
+#define HWIO_GCC_MSS_Q6_GPLL_SLEEP_ENA_VOTE_OUTM(m,v) \
+        out_dword_masked_ns(HWIO_GCC_MSS_Q6_GPLL_SLEEP_ENA_VOTE_ADDR,m,v,HWIO_GCC_MSS_Q6_GPLL_SLEEP_ENA_VOTE_IN)
+#define HWIO_GCC_MSS_Q6_GPLL_SLEEP_ENA_VOTE_GPLL6_BMSK                                                         0x40
+#define HWIO_GCC_MSS_Q6_GPLL_SLEEP_ENA_VOTE_GPLL6_SHFT                                                          0x6
+#define HWIO_GCC_MSS_Q6_GPLL_SLEEP_ENA_VOTE_GPLL6_DISABLE_FVAL                                                  0x0
+#define HWIO_GCC_MSS_Q6_GPLL_SLEEP_ENA_VOTE_GPLL6_ENABLE_FVAL                                                   0x1
+#define HWIO_GCC_MSS_Q6_GPLL_SLEEP_ENA_VOTE_GPLL5_BMSK                                                         0x20
+#define HWIO_GCC_MSS_Q6_GPLL_SLEEP_ENA_VOTE_GPLL5_SHFT                                                          0x5
+#define HWIO_GCC_MSS_Q6_GPLL_SLEEP_ENA_VOTE_GPLL5_DISABLE_FVAL                                                  0x0
+#define HWIO_GCC_MSS_Q6_GPLL_SLEEP_ENA_VOTE_GPLL5_ENABLE_FVAL                                                   0x1
+#define HWIO_GCC_MSS_Q6_GPLL_SLEEP_ENA_VOTE_GPLL4_BMSK                                                         0x10
+#define HWIO_GCC_MSS_Q6_GPLL_SLEEP_ENA_VOTE_GPLL4_SHFT                                                          0x4
+#define HWIO_GCC_MSS_Q6_GPLL_SLEEP_ENA_VOTE_GPLL4_DISABLE_FVAL                                                  0x0
+#define HWIO_GCC_MSS_Q6_GPLL_SLEEP_ENA_VOTE_GPLL4_ENABLE_FVAL                                                   0x1
+#define HWIO_GCC_MSS_Q6_GPLL_SLEEP_ENA_VOTE_GPLL3_BMSK                                                          0x8
+#define HWIO_GCC_MSS_Q6_GPLL_SLEEP_ENA_VOTE_GPLL3_SHFT                                                          0x3
+#define HWIO_GCC_MSS_Q6_GPLL_SLEEP_ENA_VOTE_GPLL3_DISABLE_FVAL                                                  0x0
+#define HWIO_GCC_MSS_Q6_GPLL_SLEEP_ENA_VOTE_GPLL3_ENABLE_FVAL                                                   0x1
+#define HWIO_GCC_MSS_Q6_GPLL_SLEEP_ENA_VOTE_GPLL2_BMSK                                                          0x4
+#define HWIO_GCC_MSS_Q6_GPLL_SLEEP_ENA_VOTE_GPLL2_SHFT                                                          0x2
+#define HWIO_GCC_MSS_Q6_GPLL_SLEEP_ENA_VOTE_GPLL2_DISABLE_FVAL                                                  0x0
+#define HWIO_GCC_MSS_Q6_GPLL_SLEEP_ENA_VOTE_GPLL2_ENABLE_FVAL                                                   0x1
+#define HWIO_GCC_MSS_Q6_GPLL_SLEEP_ENA_VOTE_GPLL1_BMSK                                                          0x2
+#define HWIO_GCC_MSS_Q6_GPLL_SLEEP_ENA_VOTE_GPLL1_SHFT                                                          0x1
+#define HWIO_GCC_MSS_Q6_GPLL_SLEEP_ENA_VOTE_GPLL1_DISABLE_FVAL                                                  0x0
+#define HWIO_GCC_MSS_Q6_GPLL_SLEEP_ENA_VOTE_GPLL1_ENABLE_FVAL                                                   0x1
+#define HWIO_GCC_MSS_Q6_GPLL_SLEEP_ENA_VOTE_GPLL0_BMSK                                                          0x1
+#define HWIO_GCC_MSS_Q6_GPLL_SLEEP_ENA_VOTE_GPLL0_SHFT                                                          0x0
+#define HWIO_GCC_MSS_Q6_GPLL_SLEEP_ENA_VOTE_GPLL0_DISABLE_FVAL                                                  0x0
+#define HWIO_GCC_MSS_Q6_GPLL_SLEEP_ENA_VOTE_GPLL0_ENABLE_FVAL                                                   0x1
+
+#define HWIO_GCC_MSS_Q6_CLOCK_BRANCH_ENA_VOTE_ADDR                                                       (GCC_CLK_CTL_REG_REG_BASE      + 0x00063008)
+#define HWIO_GCC_MSS_Q6_CLOCK_BRANCH_ENA_VOTE_PHYS                                                       (GCC_CLK_CTL_REG_REG_BASE_PHYS + 0x00063008)
+#define HWIO_GCC_MSS_Q6_CLOCK_BRANCH_ENA_VOTE_OFFS                                                       (GCC_CLK_CTL_REG_REG_BASE_OFFS + 0x00063008)
+#define HWIO_GCC_MSS_Q6_CLOCK_BRANCH_ENA_VOTE_RMSK                                                        0x162f5ff
+#define HWIO_GCC_MSS_Q6_CLOCK_BRANCH_ENA_VOTE_ATTR                                                              0x3
+#define HWIO_GCC_MSS_Q6_CLOCK_BRANCH_ENA_VOTE_IN          \
+        in_dword_masked(HWIO_GCC_MSS_Q6_CLOCK_BRANCH_ENA_VOTE_ADDR, HWIO_GCC_MSS_Q6_CLOCK_BRANCH_ENA_VOTE_RMSK)
+#define HWIO_GCC_MSS_Q6_CLOCK_BRANCH_ENA_VOTE_INM(m)      \
+        in_dword_masked(HWIO_GCC_MSS_Q6_CLOCK_BRANCH_ENA_VOTE_ADDR, m)
+#define HWIO_GCC_MSS_Q6_CLOCK_BRANCH_ENA_VOTE_OUT(v)      \
+        out_dword(HWIO_GCC_MSS_Q6_CLOCK_BRANCH_ENA_VOTE_ADDR,v)
+#define HWIO_GCC_MSS_Q6_CLOCK_BRANCH_ENA_VOTE_OUTM(m,v) \
+        out_dword_masked_ns(HWIO_GCC_MSS_Q6_CLOCK_BRANCH_ENA_VOTE_ADDR,m,v,HWIO_GCC_MSS_Q6_CLOCK_BRANCH_ENA_VOTE_IN)
+#define HWIO_GCC_MSS_Q6_CLOCK_BRANCH_ENA_VOTE_IMEM_AXI_CLK_ENA_BMSK                                       0x1000000
+#define HWIO_GCC_MSS_Q6_CLOCK_BRANCH_ENA_VOTE_IMEM_AXI_CLK_ENA_SHFT                                            0x18
+#define HWIO_GCC_MSS_Q6_CLOCK_BRANCH_ENA_VOTE_IMEM_AXI_CLK_ENA_DISABLE_FVAL                                     0x0
+#define HWIO_GCC_MSS_Q6_CLOCK_BRANCH_ENA_VOTE_IMEM_AXI_CLK_ENA_ENABLE_FVAL                                      0x1
+#define HWIO_GCC_MSS_Q6_CLOCK_BRANCH_ENA_VOTE_CPUSS_GNOC_CLK_ENA_BMSK                                      0x400000
+#define HWIO_GCC_MSS_Q6_CLOCK_BRANCH_ENA_VOTE_CPUSS_GNOC_CLK_ENA_SHFT                                          0x16
+#define HWIO_GCC_MSS_Q6_CLOCK_BRANCH_ENA_VOTE_CPUSS_GNOC_CLK_ENA_DISABLE_FVAL                                   0x0
+#define HWIO_GCC_MSS_Q6_CLOCK_BRANCH_ENA_VOTE_CPUSS_GNOC_CLK_ENA_ENABLE_FVAL                                    0x1
+#define HWIO_GCC_MSS_Q6_CLOCK_BRANCH_ENA_VOTE_CPUSS_AHB_CLK_ENA_BMSK                                       0x200000
+#define HWIO_GCC_MSS_Q6_CLOCK_BRANCH_ENA_VOTE_CPUSS_AHB_CLK_ENA_SHFT                                           0x15
+#define HWIO_GCC_MSS_Q6_CLOCK_BRANCH_ENA_VOTE_CPUSS_AHB_CLK_ENA_DISABLE_FVAL                                    0x0
+#define HWIO_GCC_MSS_Q6_CLOCK_BRANCH_ENA_VOTE_CPUSS_AHB_CLK_ENA_ENABLE_FVAL                                     0x1
+#define HWIO_GCC_MSS_Q6_CLOCK_BRANCH_ENA_VOTE_MSS_GPLL0_DIV_CLK_SRC_ENA_BMSK                                0x20000
+#define HWIO_GCC_MSS_Q6_CLOCK_BRANCH_ENA_VOTE_MSS_GPLL0_DIV_CLK_SRC_ENA_SHFT                                   0x11
+#define HWIO_GCC_MSS_Q6_CLOCK_BRANCH_ENA_VOTE_MSS_GPLL0_DIV_CLK_SRC_ENA_DISABLE_FVAL                            0x0
+#define HWIO_GCC_MSS_Q6_CLOCK_BRANCH_ENA_VOTE_MSS_GPLL0_DIV_CLK_SRC_ENA_ENABLE_FVAL                             0x1
+#define HWIO_GCC_MSS_Q6_CLOCK_BRANCH_ENA_VOTE_BLSP1_SLEEP_CLK_ENA_BMSK                                       0x8000
+#define HWIO_GCC_MSS_Q6_CLOCK_BRANCH_ENA_VOTE_BLSP1_SLEEP_CLK_ENA_SHFT                                          0xf
+#define HWIO_GCC_MSS_Q6_CLOCK_BRANCH_ENA_VOTE_BLSP1_SLEEP_CLK_ENA_DISABLE_FVAL                                  0x0
+#define HWIO_GCC_MSS_Q6_CLOCK_BRANCH_ENA_VOTE_BLSP1_SLEEP_CLK_ENA_ENABLE_FVAL                                   0x1
+#define HWIO_GCC_MSS_Q6_CLOCK_BRANCH_ENA_VOTE_BLSP1_AHB_CLK_ENA_BMSK                                         0x4000
+#define HWIO_GCC_MSS_Q6_CLOCK_BRANCH_ENA_VOTE_BLSP1_AHB_CLK_ENA_SHFT                                            0xe
+#define HWIO_GCC_MSS_Q6_CLOCK_BRANCH_ENA_VOTE_BLSP1_AHB_CLK_ENA_DISABLE_FVAL                                    0x0
+#define HWIO_GCC_MSS_Q6_CLOCK_BRANCH_ENA_VOTE_BLSP1_AHB_CLK_ENA_ENABLE_FVAL                                     0x1
+#define HWIO_GCC_MSS_Q6_CLOCK_BRANCH_ENA_VOTE_PRNG_AHB_CLK_ENA_BMSK                                          0x2000
+#define HWIO_GCC_MSS_Q6_CLOCK_BRANCH_ENA_VOTE_PRNG_AHB_CLK_ENA_SHFT                                             0xd
+#define HWIO_GCC_MSS_Q6_CLOCK_BRANCH_ENA_VOTE_PRNG_AHB_CLK_ENA_DISABLE_FVAL                                     0x0
+#define HWIO_GCC_MSS_Q6_CLOCK_BRANCH_ENA_VOTE_PRNG_AHB_CLK_ENA_ENABLE_FVAL                                      0x1
+#define HWIO_GCC_MSS_Q6_CLOCK_BRANCH_ENA_VOTE_TLMM_AHB_CLK_ENA_BMSK                                          0x1000
+#define HWIO_GCC_MSS_Q6_CLOCK_BRANCH_ENA_VOTE_TLMM_AHB_CLK_ENA_SHFT                                             0xc
+#define HWIO_GCC_MSS_Q6_CLOCK_BRANCH_ENA_VOTE_TLMM_AHB_CLK_ENA_DISABLE_FVAL                                     0x0
+#define HWIO_GCC_MSS_Q6_CLOCK_BRANCH_ENA_VOTE_TLMM_AHB_CLK_ENA_ENABLE_FVAL                                      0x1
+#define HWIO_GCC_MSS_Q6_CLOCK_BRANCH_ENA_VOTE_BOOT_ROM_AHB_CLK_ENA_BMSK                                       0x400
+#define HWIO_GCC_MSS_Q6_CLOCK_BRANCH_ENA_VOTE_BOOT_ROM_AHB_CLK_ENA_SHFT                                         0xa
+#define HWIO_GCC_MSS_Q6_CLOCK_BRANCH_ENA_VOTE_BOOT_ROM_AHB_CLK_ENA_DISABLE_FVAL                                 0x0
+#define HWIO_GCC_MSS_Q6_CLOCK_BRANCH_ENA_VOTE_BOOT_ROM_AHB_CLK_ENA_ENABLE_FVAL                                  0x1
+#define HWIO_GCC_MSS_Q6_CLOCK_BRANCH_ENA_VOTE_ULTAUDIO_AHBFABRIC_IXFABRIC_CLK_ENA_BMSK                        0x100
+#define HWIO_GCC_MSS_Q6_CLOCK_BRANCH_ENA_VOTE_ULTAUDIO_AHBFABRIC_IXFABRIC_CLK_ENA_SHFT                          0x8
+#define HWIO_GCC_MSS_Q6_CLOCK_BRANCH_ENA_VOTE_ULTAUDIO_AHBFABRIC_IXFABRIC_CLK_ENA_DISABLE_FVAL                  0x0
+#define HWIO_GCC_MSS_Q6_CLOCK_BRANCH_ENA_VOTE_ULTAUDIO_AHBFABRIC_IXFABRIC_CLK_ENA_ENABLE_FVAL                   0x1
+#define HWIO_GCC_MSS_Q6_CLOCK_BRANCH_ENA_VOTE_ULTAUDIO_PCNOC_SWAY_CLK_ENA_BMSK                                 0x80
+#define HWIO_GCC_MSS_Q6_CLOCK_BRANCH_ENA_VOTE_ULTAUDIO_PCNOC_SWAY_CLK_ENA_SHFT                                  0x7
+#define HWIO_GCC_MSS_Q6_CLOCK_BRANCH_ENA_VOTE_ULTAUDIO_PCNOC_SWAY_CLK_ENA_DISABLE_FVAL                          0x0
+#define HWIO_GCC_MSS_Q6_CLOCK_BRANCH_ENA_VOTE_ULTAUDIO_PCNOC_SWAY_CLK_ENA_ENABLE_FVAL                           0x1
+#define HWIO_GCC_MSS_Q6_CLOCK_BRANCH_ENA_VOTE_TLMM_CLK_ENA_BMSK                                                0x40
+#define HWIO_GCC_MSS_Q6_CLOCK_BRANCH_ENA_VOTE_TLMM_CLK_ENA_SHFT                                                 0x6
+#define HWIO_GCC_MSS_Q6_CLOCK_BRANCH_ENA_VOTE_TLMM_CLK_ENA_DISABLE_FVAL                                         0x0
+#define HWIO_GCC_MSS_Q6_CLOCK_BRANCH_ENA_VOTE_TLMM_CLK_ENA_ENABLE_FVAL                                          0x1
+#define HWIO_GCC_MSS_Q6_CLOCK_BRANCH_ENA_VOTE_CE1_CLK_ENA_BMSK                                                 0x20
+#define HWIO_GCC_MSS_Q6_CLOCK_BRANCH_ENA_VOTE_CE1_CLK_ENA_SHFT                                                  0x5
+#define HWIO_GCC_MSS_Q6_CLOCK_BRANCH_ENA_VOTE_CE1_CLK_ENA_DISABLE_FVAL                                          0x0
+#define HWIO_GCC_MSS_Q6_CLOCK_BRANCH_ENA_VOTE_CE1_CLK_ENA_ENABLE_FVAL                                           0x1
+#define HWIO_GCC_MSS_Q6_CLOCK_BRANCH_ENA_VOTE_CE1_AXI_CLK_ENA_BMSK                                             0x10
+#define HWIO_GCC_MSS_Q6_CLOCK_BRANCH_ENA_VOTE_CE1_AXI_CLK_ENA_SHFT                                              0x4
+#define HWIO_GCC_MSS_Q6_CLOCK_BRANCH_ENA_VOTE_CE1_AXI_CLK_ENA_DISABLE_FVAL                                      0x0
+#define HWIO_GCC_MSS_Q6_CLOCK_BRANCH_ENA_VOTE_CE1_AXI_CLK_ENA_ENABLE_FVAL                                       0x1
+#define HWIO_GCC_MSS_Q6_CLOCK_BRANCH_ENA_VOTE_CE1_AHB_CLK_ENA_BMSK                                              0x8
+#define HWIO_GCC_MSS_Q6_CLOCK_BRANCH_ENA_VOTE_CE1_AHB_CLK_ENA_SHFT                                              0x3
+#define HWIO_GCC_MSS_Q6_CLOCK_BRANCH_ENA_VOTE_CE1_AHB_CLK_ENA_DISABLE_FVAL                                      0x0
+#define HWIO_GCC_MSS_Q6_CLOCK_BRANCH_ENA_VOTE_CE1_AHB_CLK_ENA_ENABLE_FVAL                                       0x1
+#define HWIO_GCC_MSS_Q6_CLOCK_BRANCH_ENA_VOTE_QDSS_CFG_AHB_CLK_ENA_BMSK                                         0x4
+#define HWIO_GCC_MSS_Q6_CLOCK_BRANCH_ENA_VOTE_QDSS_CFG_AHB_CLK_ENA_SHFT                                         0x2
+#define HWIO_GCC_MSS_Q6_CLOCK_BRANCH_ENA_VOTE_QDSS_CFG_AHB_CLK_ENA_DISABLE_FVAL                                 0x0
+#define HWIO_GCC_MSS_Q6_CLOCK_BRANCH_ENA_VOTE_QDSS_CFG_AHB_CLK_ENA_ENABLE_FVAL                                  0x1
+#define HWIO_GCC_MSS_Q6_CLOCK_BRANCH_ENA_VOTE_TCSR_AHB_CLK_ENA_BMSK                                             0x2
+#define HWIO_GCC_MSS_Q6_CLOCK_BRANCH_ENA_VOTE_TCSR_AHB_CLK_ENA_SHFT                                             0x1
+#define HWIO_GCC_MSS_Q6_CLOCK_BRANCH_ENA_VOTE_TCSR_AHB_CLK_ENA_DISABLE_FVAL                                     0x0
+#define HWIO_GCC_MSS_Q6_CLOCK_BRANCH_ENA_VOTE_TCSR_AHB_CLK_ENA_ENABLE_FVAL                                      0x1
+#define HWIO_GCC_MSS_Q6_CLOCK_BRANCH_ENA_VOTE_SYS_NOC_CPUSS_AHB_CLK_ENA_BMSK                                    0x1
+#define HWIO_GCC_MSS_Q6_CLOCK_BRANCH_ENA_VOTE_SYS_NOC_CPUSS_AHB_CLK_ENA_SHFT                                    0x0
+#define HWIO_GCC_MSS_Q6_CLOCK_BRANCH_ENA_VOTE_SYS_NOC_CPUSS_AHB_CLK_ENA_DISABLE_FVAL                            0x0
+#define HWIO_GCC_MSS_Q6_CLOCK_BRANCH_ENA_VOTE_SYS_NOC_CPUSS_AHB_CLK_ENA_ENABLE_FVAL                             0x1
+
+#define HWIO_GCC_MSS_Q6_CLOCK_SLEEP_ENA_VOTE_ADDR                                                        (GCC_CLK_CTL_REG_REG_BASE      + 0x0006300c)
+#define HWIO_GCC_MSS_Q6_CLOCK_SLEEP_ENA_VOTE_PHYS                                                        (GCC_CLK_CTL_REG_REG_BASE_PHYS + 0x0006300c)
+#define HWIO_GCC_MSS_Q6_CLOCK_SLEEP_ENA_VOTE_OFFS                                                        (GCC_CLK_CTL_REG_REG_BASE_OFFS + 0x0006300c)
+#define HWIO_GCC_MSS_Q6_CLOCK_SLEEP_ENA_VOTE_RMSK                                                         0x162f5ff
+#define HWIO_GCC_MSS_Q6_CLOCK_SLEEP_ENA_VOTE_ATTR                                                               0x3
+#define HWIO_GCC_MSS_Q6_CLOCK_SLEEP_ENA_VOTE_IN          \
+        in_dword_masked(HWIO_GCC_MSS_Q6_CLOCK_SLEEP_ENA_VOTE_ADDR, HWIO_GCC_MSS_Q6_CLOCK_SLEEP_ENA_VOTE_RMSK)
+#define HWIO_GCC_MSS_Q6_CLOCK_SLEEP_ENA_VOTE_INM(m)      \
+        in_dword_masked(HWIO_GCC_MSS_Q6_CLOCK_SLEEP_ENA_VOTE_ADDR, m)
+#define HWIO_GCC_MSS_Q6_CLOCK_SLEEP_ENA_VOTE_OUT(v)      \
+        out_dword(HWIO_GCC_MSS_Q6_CLOCK_SLEEP_ENA_VOTE_ADDR,v)
+#define HWIO_GCC_MSS_Q6_CLOCK_SLEEP_ENA_VOTE_OUTM(m,v) \
+        out_dword_masked_ns(HWIO_GCC_MSS_Q6_CLOCK_SLEEP_ENA_VOTE_ADDR,m,v,HWIO_GCC_MSS_Q6_CLOCK_SLEEP_ENA_VOTE_IN)
+#define HWIO_GCC_MSS_Q6_CLOCK_SLEEP_ENA_VOTE_IMEM_AXI_CLK_SLEEP_ENA_BMSK                                  0x1000000
+#define HWIO_GCC_MSS_Q6_CLOCK_SLEEP_ENA_VOTE_IMEM_AXI_CLK_SLEEP_ENA_SHFT                                       0x18
+#define HWIO_GCC_MSS_Q6_CLOCK_SLEEP_ENA_VOTE_IMEM_AXI_CLK_SLEEP_ENA_DISABLE_FVAL                                0x0
+#define HWIO_GCC_MSS_Q6_CLOCK_SLEEP_ENA_VOTE_IMEM_AXI_CLK_SLEEP_ENA_ENABLE_FVAL                                 0x1
+#define HWIO_GCC_MSS_Q6_CLOCK_SLEEP_ENA_VOTE_CPUSS_GNOC_CLK_SLEEP_ENA_BMSK                                 0x400000
+#define HWIO_GCC_MSS_Q6_CLOCK_SLEEP_ENA_VOTE_CPUSS_GNOC_CLK_SLEEP_ENA_SHFT                                     0x16
+#define HWIO_GCC_MSS_Q6_CLOCK_SLEEP_ENA_VOTE_CPUSS_GNOC_CLK_SLEEP_ENA_DISABLE_FVAL                              0x0
+#define HWIO_GCC_MSS_Q6_CLOCK_SLEEP_ENA_VOTE_CPUSS_GNOC_CLK_SLEEP_ENA_ENABLE_FVAL                               0x1
+#define HWIO_GCC_MSS_Q6_CLOCK_SLEEP_ENA_VOTE_CPUSS_AHB_CLK_SLEEP_ENA_BMSK                                  0x200000
+#define HWIO_GCC_MSS_Q6_CLOCK_SLEEP_ENA_VOTE_CPUSS_AHB_CLK_SLEEP_ENA_SHFT                                      0x15
+#define HWIO_GCC_MSS_Q6_CLOCK_SLEEP_ENA_VOTE_CPUSS_AHB_CLK_SLEEP_ENA_DISABLE_FVAL                               0x0
+#define HWIO_GCC_MSS_Q6_CLOCK_SLEEP_ENA_VOTE_CPUSS_AHB_CLK_SLEEP_ENA_ENABLE_FVAL                                0x1
+#define HWIO_GCC_MSS_Q6_CLOCK_SLEEP_ENA_VOTE_MSS_GPLL0_DIV_CLK_SRC_SLEEP_ENA_BMSK                           0x20000
+#define HWIO_GCC_MSS_Q6_CLOCK_SLEEP_ENA_VOTE_MSS_GPLL0_DIV_CLK_SRC_SLEEP_ENA_SHFT                              0x11
+#define HWIO_GCC_MSS_Q6_CLOCK_SLEEP_ENA_VOTE_MSS_GPLL0_DIV_CLK_SRC_SLEEP_ENA_DISABLE_FVAL                       0x0
+#define HWIO_GCC_MSS_Q6_CLOCK_SLEEP_ENA_VOTE_MSS_GPLL0_DIV_CLK_SRC_SLEEP_ENA_ENABLE_FVAL                        0x1
+#define HWIO_GCC_MSS_Q6_CLOCK_SLEEP_ENA_VOTE_BLSP1_SLEEP_CLK_SLEEP_ENA_BMSK                                  0x8000
+#define HWIO_GCC_MSS_Q6_CLOCK_SLEEP_ENA_VOTE_BLSP1_SLEEP_CLK_SLEEP_ENA_SHFT                                     0xf
+#define HWIO_GCC_MSS_Q6_CLOCK_SLEEP_ENA_VOTE_BLSP1_SLEEP_CLK_SLEEP_ENA_DISABLE_FVAL                             0x0
+#define HWIO_GCC_MSS_Q6_CLOCK_SLEEP_ENA_VOTE_BLSP1_SLEEP_CLK_SLEEP_ENA_ENABLE_FVAL                              0x1
+#define HWIO_GCC_MSS_Q6_CLOCK_SLEEP_ENA_VOTE_BLSP1_AHB_CLK_SLEEP_ENA_BMSK                                    0x4000
+#define HWIO_GCC_MSS_Q6_CLOCK_SLEEP_ENA_VOTE_BLSP1_AHB_CLK_SLEEP_ENA_SHFT                                       0xe
+#define HWIO_GCC_MSS_Q6_CLOCK_SLEEP_ENA_VOTE_BLSP1_AHB_CLK_SLEEP_ENA_DISABLE_FVAL                               0x0
+#define HWIO_GCC_MSS_Q6_CLOCK_SLEEP_ENA_VOTE_BLSP1_AHB_CLK_SLEEP_ENA_ENABLE_FVAL                                0x1
+#define HWIO_GCC_MSS_Q6_CLOCK_SLEEP_ENA_VOTE_PRNG_AHB_CLK_SLEEP_ENA_BMSK                                     0x2000
+#define HWIO_GCC_MSS_Q6_CLOCK_SLEEP_ENA_VOTE_PRNG_AHB_CLK_SLEEP_ENA_SHFT                                        0xd
+#define HWIO_GCC_MSS_Q6_CLOCK_SLEEP_ENA_VOTE_PRNG_AHB_CLK_SLEEP_ENA_DISABLE_FVAL                                0x0
+#define HWIO_GCC_MSS_Q6_CLOCK_SLEEP_ENA_VOTE_PRNG_AHB_CLK_SLEEP_ENA_ENABLE_FVAL                                 0x1
+#define HWIO_GCC_MSS_Q6_CLOCK_SLEEP_ENA_VOTE_TLMM_AHB_CLK_SLEEP_ENA_BMSK                                     0x1000
+#define HWIO_GCC_MSS_Q6_CLOCK_SLEEP_ENA_VOTE_TLMM_AHB_CLK_SLEEP_ENA_SHFT                                        0xc
+#define HWIO_GCC_MSS_Q6_CLOCK_SLEEP_ENA_VOTE_TLMM_AHB_CLK_SLEEP_ENA_DISABLE_FVAL                                0x0
+#define HWIO_GCC_MSS_Q6_CLOCK_SLEEP_ENA_VOTE_TLMM_AHB_CLK_SLEEP_ENA_ENABLE_FVAL                                 0x1
+#define HWIO_GCC_MSS_Q6_CLOCK_SLEEP_ENA_VOTE_BOOT_ROM_AHB_CLK_SLEEP_ENA_BMSK                                  0x400
+#define HWIO_GCC_MSS_Q6_CLOCK_SLEEP_ENA_VOTE_BOOT_ROM_AHB_CLK_SLEEP_ENA_SHFT                                    0xa
+#define HWIO_GCC_MSS_Q6_CLOCK_SLEEP_ENA_VOTE_BOOT_ROM_AHB_CLK_SLEEP_ENA_DISABLE_FVAL                            0x0
+#define HWIO_GCC_MSS_Q6_CLOCK_SLEEP_ENA_VOTE_BOOT_ROM_AHB_CLK_SLEEP_ENA_ENABLE_FVAL                             0x1
+#define HWIO_GCC_MSS_Q6_CLOCK_SLEEP_ENA_VOTE_ULTAUDIO_AHBFABRIC_IXFABRIC_CLK_SLEEP_ENA_BMSK                   0x100
+#define HWIO_GCC_MSS_Q6_CLOCK_SLEEP_ENA_VOTE_ULTAUDIO_AHBFABRIC_IXFABRIC_CLK_SLEEP_ENA_SHFT                     0x8
+#define HWIO_GCC_MSS_Q6_CLOCK_SLEEP_ENA_VOTE_ULTAUDIO_AHBFABRIC_IXFABRIC_CLK_SLEEP_ENA_DISABLE_FVAL             0x0
+#define HWIO_GCC_MSS_Q6_CLOCK_SLEEP_ENA_VOTE_ULTAUDIO_AHBFABRIC_IXFABRIC_CLK_SLEEP_ENA_ENABLE_FVAL              0x1
+#define HWIO_GCC_MSS_Q6_CLOCK_SLEEP_ENA_VOTE_ULTAUDIO_PCNOC_SWAY_CLK_SLEEP_ENA_BMSK                            0x80
+#define HWIO_GCC_MSS_Q6_CLOCK_SLEEP_ENA_VOTE_ULTAUDIO_PCNOC_SWAY_CLK_SLEEP_ENA_SHFT                             0x7
+#define HWIO_GCC_MSS_Q6_CLOCK_SLEEP_ENA_VOTE_ULTAUDIO_PCNOC_SWAY_CLK_SLEEP_ENA_DISABLE_FVAL                     0x0
+#define HWIO_GCC_MSS_Q6_CLOCK_SLEEP_ENA_VOTE_ULTAUDIO_PCNOC_SWAY_CLK_SLEEP_ENA_ENABLE_FVAL                      0x1
+#define HWIO_GCC_MSS_Q6_CLOCK_SLEEP_ENA_VOTE_TLMM_CLK_SLEEP_ENA_BMSK                                           0x40
+#define HWIO_GCC_MSS_Q6_CLOCK_SLEEP_ENA_VOTE_TLMM_CLK_SLEEP_ENA_SHFT                                            0x6
+#define HWIO_GCC_MSS_Q6_CLOCK_SLEEP_ENA_VOTE_TLMM_CLK_SLEEP_ENA_DISABLE_FVAL                                    0x0
+#define HWIO_GCC_MSS_Q6_CLOCK_SLEEP_ENA_VOTE_TLMM_CLK_SLEEP_ENA_ENABLE_FVAL                                     0x1
+#define HWIO_GCC_MSS_Q6_CLOCK_SLEEP_ENA_VOTE_CE1_CLK_SLEEP_ENA_BMSK                                            0x20
+#define HWIO_GCC_MSS_Q6_CLOCK_SLEEP_ENA_VOTE_CE1_CLK_SLEEP_ENA_SHFT                                             0x5
+#define HWIO_GCC_MSS_Q6_CLOCK_SLEEP_ENA_VOTE_CE1_CLK_SLEEP_ENA_DISABLE_FVAL                                     0x0
+#define HWIO_GCC_MSS_Q6_CLOCK_SLEEP_ENA_VOTE_CE1_CLK_SLEEP_ENA_ENABLE_FVAL                                      0x1
+#define HWIO_GCC_MSS_Q6_CLOCK_SLEEP_ENA_VOTE_CE1_AXI_CLK_SLEEP_ENA_BMSK                                        0x10
+#define HWIO_GCC_MSS_Q6_CLOCK_SLEEP_ENA_VOTE_CE1_AXI_CLK_SLEEP_ENA_SHFT                                         0x4
+#define HWIO_GCC_MSS_Q6_CLOCK_SLEEP_ENA_VOTE_CE1_AXI_CLK_SLEEP_ENA_DISABLE_FVAL                                 0x0
+#define HWIO_GCC_MSS_Q6_CLOCK_SLEEP_ENA_VOTE_CE1_AXI_CLK_SLEEP_ENA_ENABLE_FVAL                                  0x1
+#define HWIO_GCC_MSS_Q6_CLOCK_SLEEP_ENA_VOTE_CE1_AHB_CLK_SLEEP_ENA_BMSK                                         0x8
+#define HWIO_GCC_MSS_Q6_CLOCK_SLEEP_ENA_VOTE_CE1_AHB_CLK_SLEEP_ENA_SHFT                                         0x3
+#define HWIO_GCC_MSS_Q6_CLOCK_SLEEP_ENA_VOTE_CE1_AHB_CLK_SLEEP_ENA_DISABLE_FVAL                                 0x0
+#define HWIO_GCC_MSS_Q6_CLOCK_SLEEP_ENA_VOTE_CE1_AHB_CLK_SLEEP_ENA_ENABLE_FVAL                                  0x1
+#define HWIO_GCC_MSS_Q6_CLOCK_SLEEP_ENA_VOTE_QDSS_CFG_AHB_CLK_SLEEP_ENA_BMSK                                    0x4
+#define HWIO_GCC_MSS_Q6_CLOCK_SLEEP_ENA_VOTE_QDSS_CFG_AHB_CLK_SLEEP_ENA_SHFT                                    0x2
+#define HWIO_GCC_MSS_Q6_CLOCK_SLEEP_ENA_VOTE_QDSS_CFG_AHB_CLK_SLEEP_ENA_DISABLE_FVAL                            0x0
+#define HWIO_GCC_MSS_Q6_CLOCK_SLEEP_ENA_VOTE_QDSS_CFG_AHB_CLK_SLEEP_ENA_ENABLE_FVAL                             0x1
+#define HWIO_GCC_MSS_Q6_CLOCK_SLEEP_ENA_VOTE_TCSR_AHB_CLK_SLEEP_ENA_BMSK                                        0x2
+#define HWIO_GCC_MSS_Q6_CLOCK_SLEEP_ENA_VOTE_TCSR_AHB_CLK_SLEEP_ENA_SHFT                                        0x1
+#define HWIO_GCC_MSS_Q6_CLOCK_SLEEP_ENA_VOTE_TCSR_AHB_CLK_SLEEP_ENA_DISABLE_FVAL                                0x0
+#define HWIO_GCC_MSS_Q6_CLOCK_SLEEP_ENA_VOTE_TCSR_AHB_CLK_SLEEP_ENA_ENABLE_FVAL                                 0x1
+#define HWIO_GCC_MSS_Q6_CLOCK_SLEEP_ENA_VOTE_SYS_NOC_CPUSS_AHB_CLK_SLEEP_ENA_BMSK                               0x1
+#define HWIO_GCC_MSS_Q6_CLOCK_SLEEP_ENA_VOTE_SYS_NOC_CPUSS_AHB_CLK_SLEEP_ENA_SHFT                               0x0
+#define HWIO_GCC_MSS_Q6_CLOCK_SLEEP_ENA_VOTE_SYS_NOC_CPUSS_AHB_CLK_SLEEP_ENA_DISABLE_FVAL                       0x0
+#define HWIO_GCC_MSS_Q6_CLOCK_SLEEP_ENA_VOTE_SYS_NOC_CPUSS_AHB_CLK_SLEEP_ENA_ENABLE_FVAL                        0x1
+
+#define HWIO_GCC_MSS_Q6_CLOCK_BRANCH_ENA_VOTE_1_ADDR                                                     (GCC_CLK_CTL_REG_REG_BASE      + 0x00063010)
+#define HWIO_GCC_MSS_Q6_CLOCK_BRANCH_ENA_VOTE_1_PHYS                                                     (GCC_CLK_CTL_REG_REG_BASE_PHYS + 0x00063010)
+#define HWIO_GCC_MSS_Q6_CLOCK_BRANCH_ENA_VOTE_1_OFFS                                                     (GCC_CLK_CTL_REG_REG_BASE_OFFS + 0x00063010)
+#define HWIO_GCC_MSS_Q6_CLOCK_BRANCH_ENA_VOTE_1_RMSK                                                           0xff
+#define HWIO_GCC_MSS_Q6_CLOCK_BRANCH_ENA_VOTE_1_ATTR                                                            0x3
+#define HWIO_GCC_MSS_Q6_CLOCK_BRANCH_ENA_VOTE_1_IN          \
+        in_dword_masked(HWIO_GCC_MSS_Q6_CLOCK_BRANCH_ENA_VOTE_1_ADDR, HWIO_GCC_MSS_Q6_CLOCK_BRANCH_ENA_VOTE_1_RMSK)
+#define HWIO_GCC_MSS_Q6_CLOCK_BRANCH_ENA_VOTE_1_INM(m)      \
+        in_dword_masked(HWIO_GCC_MSS_Q6_CLOCK_BRANCH_ENA_VOTE_1_ADDR, m)
+#define HWIO_GCC_MSS_Q6_CLOCK_BRANCH_ENA_VOTE_1_OUT(v)      \
+        out_dword(HWIO_GCC_MSS_Q6_CLOCK_BRANCH_ENA_VOTE_1_ADDR,v)
+#define HWIO_GCC_MSS_Q6_CLOCK_BRANCH_ENA_VOTE_1_OUTM(m,v) \
+        out_dword_masked_ns(HWIO_GCC_MSS_Q6_CLOCK_BRANCH_ENA_VOTE_1_ADDR,m,v,HWIO_GCC_MSS_Q6_CLOCK_BRANCH_ENA_VOTE_1_IN)
+#define HWIO_GCC_MSS_Q6_CLOCK_BRANCH_ENA_VOTE_1_PCIE_RCHNG_PHY_CLK_ENA_BMSK                                    0x80
+#define HWIO_GCC_MSS_Q6_CLOCK_BRANCH_ENA_VOTE_1_PCIE_RCHNG_PHY_CLK_ENA_SHFT                                     0x7
+#define HWIO_GCC_MSS_Q6_CLOCK_BRANCH_ENA_VOTE_1_PCIE_RCHNG_PHY_CLK_ENA_DISABLE_FVAL                             0x0
+#define HWIO_GCC_MSS_Q6_CLOCK_BRANCH_ENA_VOTE_1_PCIE_RCHNG_PHY_CLK_ENA_ENABLE_FVAL                              0x1
+#define HWIO_GCC_MSS_Q6_CLOCK_BRANCH_ENA_VOTE_1_PCIE_SLEEP_CLK_ENA_BMSK                                        0x40
+#define HWIO_GCC_MSS_Q6_CLOCK_BRANCH_ENA_VOTE_1_PCIE_SLEEP_CLK_ENA_SHFT                                         0x6
+#define HWIO_GCC_MSS_Q6_CLOCK_BRANCH_ENA_VOTE_1_PCIE_SLEEP_CLK_ENA_DISABLE_FVAL                                 0x0
+#define HWIO_GCC_MSS_Q6_CLOCK_BRANCH_ENA_VOTE_1_PCIE_SLEEP_CLK_ENA_ENABLE_FVAL                                  0x1
+#define HWIO_GCC_MSS_Q6_CLOCK_BRANCH_ENA_VOTE_1_PCIE_SLV_Q2A_AXI_CLK_ENA_BMSK                                  0x20
+#define HWIO_GCC_MSS_Q6_CLOCK_BRANCH_ENA_VOTE_1_PCIE_SLV_Q2A_AXI_CLK_ENA_SHFT                                   0x5
+#define HWIO_GCC_MSS_Q6_CLOCK_BRANCH_ENA_VOTE_1_PCIE_SLV_Q2A_AXI_CLK_ENA_DISABLE_FVAL                           0x0
+#define HWIO_GCC_MSS_Q6_CLOCK_BRANCH_ENA_VOTE_1_PCIE_SLV_Q2A_AXI_CLK_ENA_ENABLE_FVAL                            0x1
+#define HWIO_GCC_MSS_Q6_CLOCK_BRANCH_ENA_VOTE_1_PCIE_PIPE_CLK_ENA_BMSK                                         0x10
+#define HWIO_GCC_MSS_Q6_CLOCK_BRANCH_ENA_VOTE_1_PCIE_PIPE_CLK_ENA_SHFT                                          0x4
+#define HWIO_GCC_MSS_Q6_CLOCK_BRANCH_ENA_VOTE_1_PCIE_PIPE_CLK_ENA_DISABLE_FVAL                                  0x0
+#define HWIO_GCC_MSS_Q6_CLOCK_BRANCH_ENA_VOTE_1_PCIE_PIPE_CLK_ENA_ENABLE_FVAL                                   0x1
+#define HWIO_GCC_MSS_Q6_CLOCK_BRANCH_ENA_VOTE_1_PCIE_AUX_CLK_ENA_BMSK                                           0x8
+#define HWIO_GCC_MSS_Q6_CLOCK_BRANCH_ENA_VOTE_1_PCIE_AUX_CLK_ENA_SHFT                                           0x3
+#define HWIO_GCC_MSS_Q6_CLOCK_BRANCH_ENA_VOTE_1_PCIE_AUX_CLK_ENA_DISABLE_FVAL                                   0x0
+#define HWIO_GCC_MSS_Q6_CLOCK_BRANCH_ENA_VOTE_1_PCIE_AUX_CLK_ENA_ENABLE_FVAL                                    0x1
+#define HWIO_GCC_MSS_Q6_CLOCK_BRANCH_ENA_VOTE_1_PCIE_CFG_AHB_CLK_ENA_BMSK                                       0x4
+#define HWIO_GCC_MSS_Q6_CLOCK_BRANCH_ENA_VOTE_1_PCIE_CFG_AHB_CLK_ENA_SHFT                                       0x2
+#define HWIO_GCC_MSS_Q6_CLOCK_BRANCH_ENA_VOTE_1_PCIE_CFG_AHB_CLK_ENA_DISABLE_FVAL                               0x0
+#define HWIO_GCC_MSS_Q6_CLOCK_BRANCH_ENA_VOTE_1_PCIE_CFG_AHB_CLK_ENA_ENABLE_FVAL                                0x1
+#define HWIO_GCC_MSS_Q6_CLOCK_BRANCH_ENA_VOTE_1_PCIE_MSTR_AXI_CLK_ENA_BMSK                                      0x2
+#define HWIO_GCC_MSS_Q6_CLOCK_BRANCH_ENA_VOTE_1_PCIE_MSTR_AXI_CLK_ENA_SHFT                                      0x1
+#define HWIO_GCC_MSS_Q6_CLOCK_BRANCH_ENA_VOTE_1_PCIE_MSTR_AXI_CLK_ENA_DISABLE_FVAL                              0x0
+#define HWIO_GCC_MSS_Q6_CLOCK_BRANCH_ENA_VOTE_1_PCIE_MSTR_AXI_CLK_ENA_ENABLE_FVAL                               0x1
+#define HWIO_GCC_MSS_Q6_CLOCK_BRANCH_ENA_VOTE_1_PCIE_SLV_AXI_CLK_ENA_BMSK                                       0x1
+#define HWIO_GCC_MSS_Q6_CLOCK_BRANCH_ENA_VOTE_1_PCIE_SLV_AXI_CLK_ENA_SHFT                                       0x0
+#define HWIO_GCC_MSS_Q6_CLOCK_BRANCH_ENA_VOTE_1_PCIE_SLV_AXI_CLK_ENA_DISABLE_FVAL                               0x0
+#define HWIO_GCC_MSS_Q6_CLOCK_BRANCH_ENA_VOTE_1_PCIE_SLV_AXI_CLK_ENA_ENABLE_FVAL                                0x1
+
+#define HWIO_GCC_MSS_Q6_CLOCK_SLEEP_ENA_VOTE_1_ADDR                                                      (GCC_CLK_CTL_REG_REG_BASE      + 0x00063014)
+#define HWIO_GCC_MSS_Q6_CLOCK_SLEEP_ENA_VOTE_1_PHYS                                                      (GCC_CLK_CTL_REG_REG_BASE_PHYS + 0x00063014)
+#define HWIO_GCC_MSS_Q6_CLOCK_SLEEP_ENA_VOTE_1_OFFS                                                      (GCC_CLK_CTL_REG_REG_BASE_OFFS + 0x00063014)
+#define HWIO_GCC_MSS_Q6_CLOCK_SLEEP_ENA_VOTE_1_RMSK                                                            0xff
+#define HWIO_GCC_MSS_Q6_CLOCK_SLEEP_ENA_VOTE_1_ATTR                                                             0x3
+#define HWIO_GCC_MSS_Q6_CLOCK_SLEEP_ENA_VOTE_1_IN          \
+        in_dword_masked(HWIO_GCC_MSS_Q6_CLOCK_SLEEP_ENA_VOTE_1_ADDR, HWIO_GCC_MSS_Q6_CLOCK_SLEEP_ENA_VOTE_1_RMSK)
+#define HWIO_GCC_MSS_Q6_CLOCK_SLEEP_ENA_VOTE_1_INM(m)      \
+        in_dword_masked(HWIO_GCC_MSS_Q6_CLOCK_SLEEP_ENA_VOTE_1_ADDR, m)
+#define HWIO_GCC_MSS_Q6_CLOCK_SLEEP_ENA_VOTE_1_OUT(v)      \
+        out_dword(HWIO_GCC_MSS_Q6_CLOCK_SLEEP_ENA_VOTE_1_ADDR,v)
+#define HWIO_GCC_MSS_Q6_CLOCK_SLEEP_ENA_VOTE_1_OUTM(m,v) \
+        out_dword_masked_ns(HWIO_GCC_MSS_Q6_CLOCK_SLEEP_ENA_VOTE_1_ADDR,m,v,HWIO_GCC_MSS_Q6_CLOCK_SLEEP_ENA_VOTE_1_IN)
+#define HWIO_GCC_MSS_Q6_CLOCK_SLEEP_ENA_VOTE_1_PCIE_RCHNG_PHY_CLK_SLEEP_ENA_BMSK                               0x80
+#define HWIO_GCC_MSS_Q6_CLOCK_SLEEP_ENA_VOTE_1_PCIE_RCHNG_PHY_CLK_SLEEP_ENA_SHFT                                0x7
+#define HWIO_GCC_MSS_Q6_CLOCK_SLEEP_ENA_VOTE_1_PCIE_RCHNG_PHY_CLK_SLEEP_ENA_DISABLE_FVAL                        0x0
+#define HWIO_GCC_MSS_Q6_CLOCK_SLEEP_ENA_VOTE_1_PCIE_RCHNG_PHY_CLK_SLEEP_ENA_ENABLE_FVAL                         0x1
+#define HWIO_GCC_MSS_Q6_CLOCK_SLEEP_ENA_VOTE_1_PCIE_SLEEP_CLK_SLEEP_ENA_BMSK                                   0x40
+#define HWIO_GCC_MSS_Q6_CLOCK_SLEEP_ENA_VOTE_1_PCIE_SLEEP_CLK_SLEEP_ENA_SHFT                                    0x6
+#define HWIO_GCC_MSS_Q6_CLOCK_SLEEP_ENA_VOTE_1_PCIE_SLEEP_CLK_SLEEP_ENA_DISABLE_FVAL                            0x0
+#define HWIO_GCC_MSS_Q6_CLOCK_SLEEP_ENA_VOTE_1_PCIE_SLEEP_CLK_SLEEP_ENA_ENABLE_FVAL                             0x1
+#define HWIO_GCC_MSS_Q6_CLOCK_SLEEP_ENA_VOTE_1_PCIE_SLV_Q2A_AXI_CLK_SLEEP_ENA_BMSK                             0x20
+#define HWIO_GCC_MSS_Q6_CLOCK_SLEEP_ENA_VOTE_1_PCIE_SLV_Q2A_AXI_CLK_SLEEP_ENA_SHFT                              0x5
+#define HWIO_GCC_MSS_Q6_CLOCK_SLEEP_ENA_VOTE_1_PCIE_SLV_Q2A_AXI_CLK_SLEEP_ENA_DISABLE_FVAL                      0x0
+#define HWIO_GCC_MSS_Q6_CLOCK_SLEEP_ENA_VOTE_1_PCIE_SLV_Q2A_AXI_CLK_SLEEP_ENA_ENABLE_FVAL                       0x1
+#define HWIO_GCC_MSS_Q6_CLOCK_SLEEP_ENA_VOTE_1_PCIE_PIPE_CLK_SLEEP_ENA_BMSK                                    0x10
+#define HWIO_GCC_MSS_Q6_CLOCK_SLEEP_ENA_VOTE_1_PCIE_PIPE_CLK_SLEEP_ENA_SHFT                                     0x4
+#define HWIO_GCC_MSS_Q6_CLOCK_SLEEP_ENA_VOTE_1_PCIE_PIPE_CLK_SLEEP_ENA_DISABLE_FVAL                             0x0
+#define HWIO_GCC_MSS_Q6_CLOCK_SLEEP_ENA_VOTE_1_PCIE_PIPE_CLK_SLEEP_ENA_ENABLE_FVAL                              0x1
+#define HWIO_GCC_MSS_Q6_CLOCK_SLEEP_ENA_VOTE_1_PCIE_AUX_CLK_SLEEP_ENA_BMSK                                      0x8
+#define HWIO_GCC_MSS_Q6_CLOCK_SLEEP_ENA_VOTE_1_PCIE_AUX_CLK_SLEEP_ENA_SHFT                                      0x3
+#define HWIO_GCC_MSS_Q6_CLOCK_SLEEP_ENA_VOTE_1_PCIE_AUX_CLK_SLEEP_ENA_DISABLE_FVAL                              0x0
+#define HWIO_GCC_MSS_Q6_CLOCK_SLEEP_ENA_VOTE_1_PCIE_AUX_CLK_SLEEP_ENA_ENABLE_FVAL                               0x1
+#define HWIO_GCC_MSS_Q6_CLOCK_SLEEP_ENA_VOTE_1_PCIE_CFG_AHB_CLK_SLEEP_ENA_BMSK                                  0x4
+#define HWIO_GCC_MSS_Q6_CLOCK_SLEEP_ENA_VOTE_1_PCIE_CFG_AHB_CLK_SLEEP_ENA_SHFT                                  0x2
+#define HWIO_GCC_MSS_Q6_CLOCK_SLEEP_ENA_VOTE_1_PCIE_CFG_AHB_CLK_SLEEP_ENA_DISABLE_FVAL                          0x0
+#define HWIO_GCC_MSS_Q6_CLOCK_SLEEP_ENA_VOTE_1_PCIE_CFG_AHB_CLK_SLEEP_ENA_ENABLE_FVAL                           0x1
+#define HWIO_GCC_MSS_Q6_CLOCK_SLEEP_ENA_VOTE_1_PCIE_MSTR_AXI_CLK_SLEEP_ENA_BMSK                                 0x2
+#define HWIO_GCC_MSS_Q6_CLOCK_SLEEP_ENA_VOTE_1_PCIE_MSTR_AXI_CLK_SLEEP_ENA_SHFT                                 0x1
+#define HWIO_GCC_MSS_Q6_CLOCK_SLEEP_ENA_VOTE_1_PCIE_MSTR_AXI_CLK_SLEEP_ENA_DISABLE_FVAL                         0x0
+#define HWIO_GCC_MSS_Q6_CLOCK_SLEEP_ENA_VOTE_1_PCIE_MSTR_AXI_CLK_SLEEP_ENA_ENABLE_FVAL                          0x1
+#define HWIO_GCC_MSS_Q6_CLOCK_SLEEP_ENA_VOTE_1_PCIE_SLV_AXI_CLK_SLEEP_ENA_BMSK                                  0x1
+#define HWIO_GCC_MSS_Q6_CLOCK_SLEEP_ENA_VOTE_1_PCIE_SLV_AXI_CLK_SLEEP_ENA_SHFT                                  0x0
+#define HWIO_GCC_MSS_Q6_CLOCK_SLEEP_ENA_VOTE_1_PCIE_SLV_AXI_CLK_SLEEP_ENA_DISABLE_FVAL                          0x0
+#define HWIO_GCC_MSS_Q6_CLOCK_SLEEP_ENA_VOTE_1_PCIE_SLV_AXI_CLK_SLEEP_ENA_ENABLE_FVAL                           0x1
+
+#define HWIO_GCC_PCIE_MISC_RESET_ADDR                                                                    (GCC_CLK_CTL_REG_REG_BASE      + 0x00067004)
+#define HWIO_GCC_PCIE_MISC_RESET_PHYS                                                                    (GCC_CLK_CTL_REG_REG_BASE_PHYS + 0x00067004)
+#define HWIO_GCC_PCIE_MISC_RESET_OFFS                                                                    (GCC_CLK_CTL_REG_REG_BASE_OFFS + 0x00067004)
+#define HWIO_GCC_PCIE_MISC_RESET_RMSK                                                                        0x3fff
+#define HWIO_GCC_PCIE_MISC_RESET_ATTR                                                                           0x3
+#define HWIO_GCC_PCIE_MISC_RESET_IN          \
+        in_dword_masked(HWIO_GCC_PCIE_MISC_RESET_ADDR, HWIO_GCC_PCIE_MISC_RESET_RMSK)
+#define HWIO_GCC_PCIE_MISC_RESET_INM(m)      \
+        in_dword_masked(HWIO_GCC_PCIE_MISC_RESET_ADDR, m)
+#define HWIO_GCC_PCIE_MISC_RESET_OUT(v)      \
+        out_dword(HWIO_GCC_PCIE_MISC_RESET_ADDR,v)
+#define HWIO_GCC_PCIE_MISC_RESET_OUTM(m,v) \
+        out_dword_masked_ns(HWIO_GCC_PCIE_MISC_RESET_ADDR,m,v,HWIO_GCC_PCIE_MISC_RESET_IN)
+#define HWIO_GCC_PCIE_MISC_RESET_PCIE_SLV_AXI_Q2A_BRIDGE2MX_BCR_BLK_ARES_BMSK                                0x2000
+#define HWIO_GCC_PCIE_MISC_RESET_PCIE_SLV_AXI_Q2A_BRIDGE2MX_BCR_BLK_ARES_SHFT                                   0xd
+#define HWIO_GCC_PCIE_MISC_RESET_PCIE_SLV_AXI_Q2A_BRIDGE2MX_BCR_BLK_ARES_DISABLE_FVAL                           0x0
+#define HWIO_GCC_PCIE_MISC_RESET_PCIE_SLV_AXI_Q2A_BRIDGE2MX_BCR_BLK_ARES_ENABLE_FVAL                            0x1
+#define HWIO_GCC_PCIE_MISC_RESET_PCIE_MSTR_AXI_BRIDGE2MX_BCR_BLK_ARES_BMSK                                   0x1000
+#define HWIO_GCC_PCIE_MISC_RESET_PCIE_MSTR_AXI_BRIDGE2MX_BCR_BLK_ARES_SHFT                                      0xc
+#define HWIO_GCC_PCIE_MISC_RESET_PCIE_MSTR_AXI_BRIDGE2MX_BCR_BLK_ARES_DISABLE_FVAL                              0x0
+#define HWIO_GCC_PCIE_MISC_RESET_PCIE_MSTR_AXI_BRIDGE2MX_BCR_BLK_ARES_ENABLE_FVAL                               0x1
+#define HWIO_GCC_PCIE_MISC_RESET_PCIE_CFG_AHB_BRIDGE2MX_BCR_BLK_ARES_BMSK                                     0x800
+#define HWIO_GCC_PCIE_MISC_RESET_PCIE_CFG_AHB_BRIDGE2MX_BCR_BLK_ARES_SHFT                                       0xb
+#define HWIO_GCC_PCIE_MISC_RESET_PCIE_CFG_AHB_BRIDGE2MX_BCR_BLK_ARES_DISABLE_FVAL                               0x0
+#define HWIO_GCC_PCIE_MISC_RESET_PCIE_CFG_AHB_BRIDGE2MX_BCR_BLK_ARES_ENABLE_FVAL                                0x1
+#define HWIO_GCC_PCIE_MISC_RESET_PCIE_RCHNG_PHY_BCR_BLK_ARES_BMSK                                             0x400
+#define HWIO_GCC_PCIE_MISC_RESET_PCIE_RCHNG_PHY_BCR_BLK_ARES_SHFT                                               0xa
+#define HWIO_GCC_PCIE_MISC_RESET_PCIE_RCHNG_PHY_BCR_BLK_ARES_DISABLE_FVAL                                       0x0
+#define HWIO_GCC_PCIE_MISC_RESET_PCIE_RCHNG_PHY_BCR_BLK_ARES_ENABLE_FVAL                                        0x1
+#define HWIO_GCC_PCIE_MISC_RESET_PCIE_SLV_AXI_Q2A_BCR_BLK_ARES_BMSK                                           0x200
+#define HWIO_GCC_PCIE_MISC_RESET_PCIE_SLV_AXI_Q2A_BCR_BLK_ARES_SHFT                                             0x9
+#define HWIO_GCC_PCIE_MISC_RESET_PCIE_SLV_AXI_Q2A_BCR_BLK_ARES_DISABLE_FVAL                                     0x0
+#define HWIO_GCC_PCIE_MISC_RESET_PCIE_SLV_AXI_Q2A_BCR_BLK_ARES_ENABLE_FVAL                                      0x1
+#define HWIO_GCC_PCIE_MISC_RESET_PCIE_SLEEP_BCR_BLK_ARES_BMSK                                                 0x100
+#define HWIO_GCC_PCIE_MISC_RESET_PCIE_SLEEP_BCR_BLK_ARES_SHFT                                                   0x8
+#define HWIO_GCC_PCIE_MISC_RESET_PCIE_SLEEP_BCR_BLK_ARES_DISABLE_FVAL                                           0x0
+#define HWIO_GCC_PCIE_MISC_RESET_PCIE_SLEEP_BCR_BLK_ARES_ENABLE_FVAL                                            0x1
+#define HWIO_GCC_PCIE_MISC_RESET_PCIE_SLV_AXI_STICKY_BCR_BLK_ARES_BMSK                                         0x80
+#define HWIO_GCC_PCIE_MISC_RESET_PCIE_SLV_AXI_STICKY_BCR_BLK_ARES_SHFT                                          0x7
+#define HWIO_GCC_PCIE_MISC_RESET_PCIE_SLV_AXI_STICKY_BCR_BLK_ARES_DISABLE_FVAL                                  0x0
+#define HWIO_GCC_PCIE_MISC_RESET_PCIE_SLV_AXI_STICKY_BCR_BLK_ARES_ENABLE_FVAL                                   0x1
+#define HWIO_GCC_PCIE_MISC_RESET_PCIE_CORE_STICKY_BCR_BLK_ARES_BMSK                                            0x40
+#define HWIO_GCC_PCIE_MISC_RESET_PCIE_CORE_STICKY_BCR_BLK_ARES_SHFT                                             0x6
+#define HWIO_GCC_PCIE_MISC_RESET_PCIE_CORE_STICKY_BCR_BLK_ARES_DISABLE_FVAL                                     0x0
+#define HWIO_GCC_PCIE_MISC_RESET_PCIE_CORE_STICKY_BCR_BLK_ARES_ENABLE_FVAL                                      0x1
+#define HWIO_GCC_PCIE_MISC_RESET_PCIE_MSTR_AXI_STICKY_BCR_BLK_ARES_BMSK                                        0x20
+#define HWIO_GCC_PCIE_MISC_RESET_PCIE_MSTR_AXI_STICKY_BCR_BLK_ARES_SHFT                                         0x5
+#define HWIO_GCC_PCIE_MISC_RESET_PCIE_MSTR_AXI_STICKY_BCR_BLK_ARES_DISABLE_FVAL                                 0x0
+#define HWIO_GCC_PCIE_MISC_RESET_PCIE_MSTR_AXI_STICKY_BCR_BLK_ARES_ENABLE_FVAL                                  0x1
+#define HWIO_GCC_PCIE_MISC_RESET_PCIE_PIPE_BCR_BLK_ARES_BMSK                                                   0x10
+#define HWIO_GCC_PCIE_MISC_RESET_PCIE_PIPE_BCR_BLK_ARES_SHFT                                                    0x4
+#define HWIO_GCC_PCIE_MISC_RESET_PCIE_PIPE_BCR_BLK_ARES_DISABLE_FVAL                                            0x0
+#define HWIO_GCC_PCIE_MISC_RESET_PCIE_PIPE_BCR_BLK_ARES_ENABLE_FVAL                                             0x1
+#define HWIO_GCC_PCIE_MISC_RESET_PCIE_AUX_BCR_BLK_ARES_BMSK                                                     0x8
+#define HWIO_GCC_PCIE_MISC_RESET_PCIE_AUX_BCR_BLK_ARES_SHFT                                                     0x3
+#define HWIO_GCC_PCIE_MISC_RESET_PCIE_AUX_BCR_BLK_ARES_DISABLE_FVAL                                             0x0
+#define HWIO_GCC_PCIE_MISC_RESET_PCIE_AUX_BCR_BLK_ARES_ENABLE_FVAL                                              0x1
+#define HWIO_GCC_PCIE_MISC_RESET_PCIE_CFG_AHB_BCR_BLK_ARES_BMSK                                                 0x4
+#define HWIO_GCC_PCIE_MISC_RESET_PCIE_CFG_AHB_BCR_BLK_ARES_SHFT                                                 0x2
+#define HWIO_GCC_PCIE_MISC_RESET_PCIE_CFG_AHB_BCR_BLK_ARES_DISABLE_FVAL                                         0x0
+#define HWIO_GCC_PCIE_MISC_RESET_PCIE_CFG_AHB_BCR_BLK_ARES_ENABLE_FVAL                                          0x1
+#define HWIO_GCC_PCIE_MISC_RESET_PCIE_MSTR_AXI_BCR_BLK_ARES_BMSK                                                0x2
+#define HWIO_GCC_PCIE_MISC_RESET_PCIE_MSTR_AXI_BCR_BLK_ARES_SHFT                                                0x1
+#define HWIO_GCC_PCIE_MISC_RESET_PCIE_MSTR_AXI_BCR_BLK_ARES_DISABLE_FVAL                                        0x0
+#define HWIO_GCC_PCIE_MISC_RESET_PCIE_MSTR_AXI_BCR_BLK_ARES_ENABLE_FVAL                                         0x1
+#define HWIO_GCC_PCIE_MISC_RESET_PCIE_SLV_AXI_BCR_BLK_ARES_BMSK                                                 0x1
+#define HWIO_GCC_PCIE_MISC_RESET_PCIE_SLV_AXI_BCR_BLK_ARES_SHFT                                                 0x0
+#define HWIO_GCC_PCIE_MISC_RESET_PCIE_SLV_AXI_BCR_BLK_ARES_DISABLE_FVAL                                         0x0
+#define HWIO_GCC_PCIE_MISC_RESET_PCIE_SLV_AXI_BCR_BLK_ARES_ENABLE_FVAL                                          0x1
+
+#define HWIO_GCC_DEBUG_CLK_CTL_ADDR                                                                      (GCC_CLK_CTL_REG_REG_BASE      + 0x00069000)
+#define HWIO_GCC_DEBUG_CLK_CTL_PHYS                                                                      (GCC_CLK_CTL_REG_REG_BASE_PHYS + 0x00069000)
+#define HWIO_GCC_DEBUG_CLK_CTL_OFFS                                                                      (GCC_CLK_CTL_REG_REG_BASE_OFFS + 0x00069000)
+#define HWIO_GCC_DEBUG_CLK_CTL_RMSK                                                                        0x7fc7ff
+#define HWIO_GCC_DEBUG_CLK_CTL_ATTR                                                                             0x3
+#define HWIO_GCC_DEBUG_CLK_CTL_IN          \
+        in_dword_masked(HWIO_GCC_DEBUG_CLK_CTL_ADDR, HWIO_GCC_DEBUG_CLK_CTL_RMSK)
+#define HWIO_GCC_DEBUG_CLK_CTL_INM(m)      \
+        in_dword_masked(HWIO_GCC_DEBUG_CLK_CTL_ADDR, m)
+#define HWIO_GCC_DEBUG_CLK_CTL_OUT(v)      \
+        out_dword(HWIO_GCC_DEBUG_CLK_CTL_ADDR,v)
+#define HWIO_GCC_DEBUG_CLK_CTL_OUTM(m,v) \
+        out_dword_masked_ns(HWIO_GCC_DEBUG_CLK_CTL_ADDR,m,v,HWIO_GCC_DEBUG_CLK_CTL_IN)
+#define HWIO_GCC_DEBUG_CLK_CTL_DEBUG_BUS_SEL_BMSK                                                          0x780000
+#define HWIO_GCC_DEBUG_CLK_CTL_DEBUG_BUS_SEL_SHFT                                                              0x13
+#define HWIO_GCC_DEBUG_CLK_CTL_DEBUG_BUS_SEL_DEFAULT_ZERO_FVAL                                                  0x0
+#define HWIO_GCC_DEBUG_CLK_CTL_DEBUG_BUS_SEL_GPLL0_STATUS_DEBUG_FVAL                                            0x1
+#define HWIO_GCC_DEBUG_CLK_CTL_DEBUG_BUS_SEL_GPLL1_STATUS_DEBUG_FVAL                                            0x2
+#define HWIO_GCC_DEBUG_CLK_CTL_DEBUG_BUS_SEL_GPLL2_STATUS_DEBUG_FVAL                                            0x3
+#define HWIO_GCC_DEBUG_CLK_CTL_DEBUG_BUS_SEL_GPLL3_STATUS_DEBUG_FVAL                                            0x4
+#define HWIO_GCC_DEBUG_CLK_CTL_DEBUG_BUS_SEL_GPLL4_STATUS_DEBUG_FVAL                                            0x5
+#define HWIO_GCC_DEBUG_CLK_CTL_DEBUG_BUS_SEL_GPLL5_STATUS_DEBUG_FVAL                                            0x6
+#define HWIO_GCC_DEBUG_CLK_CTL_DEBUG_BUS_SEL_JBIST_STATUS_DEBUG_FVAL                                            0x7
+#define HWIO_GCC_DEBUG_CLK_CTL_DEBUG_BUS_SEL_SYSTEM_NOC_CLK_SRC_DEBUG_BUS_FVAL                                  0xa
+#define HWIO_GCC_DEBUG_CLK_CTL_DEBUG_BUS_SEL_GPLL_LOCK_DET_STATUS_FVAL                                          0xb
+#define HWIO_GCC_DEBUG_CLK_CTL_DEBUG_BUS_SEL_GPLL_DTEST_FVAL                                                    0xc
+#define HWIO_GCC_DEBUG_CLK_CTL_PLL_LOCK_DET_MUX_SEL_BMSK                                                    0x7c000
+#define HWIO_GCC_DEBUG_CLK_CTL_PLL_LOCK_DET_MUX_SEL_SHFT                                                        0xe
+#define HWIO_GCC_DEBUG_CLK_CTL_PLL_LOCK_DET_MUX_SEL_GPLL0_LOCK_DET_STATUS_FVAL                                  0x1
+#define HWIO_GCC_DEBUG_CLK_CTL_PLL_LOCK_DET_MUX_SEL_GPLL1_LOCK_DET_STATUS_FVAL                                  0x2
+#define HWIO_GCC_DEBUG_CLK_CTL_PLL_LOCK_DET_MUX_SEL_GPLL2_LOCK_DET_STATUS_FVAL                                  0x3
+#define HWIO_GCC_DEBUG_CLK_CTL_PLL_LOCK_DET_MUX_SEL_GPLL3_LOCK_DET_STATUS_FVAL                                  0x4
+#define HWIO_GCC_DEBUG_CLK_CTL_PLL_LOCK_DET_MUX_SEL_GPLL4_LOCK_DET_STATUS_FVAL                                  0x5
+#define HWIO_GCC_DEBUG_CLK_CTL_PLL_LOCK_DET_MUX_SEL_GPLL5_LOCK_DET_STATUS_FVAL                                  0x6
+#define HWIO_GCC_DEBUG_CLK_CTL_PLL_LOCK_DET_MUX_SEL_MSS_PLL0_LOCK_DET_STATUS_FVAL                               0x8
+#define HWIO_GCC_DEBUG_CLK_CTL_PLL_LOCK_DET_MUX_SEL_MSS_PLL1_LOCK_DET_STATUS_FVAL                               0x9
+#define HWIO_GCC_DEBUG_CLK_CTL_PLL_LOCK_DET_MUX_SEL_MSS_PLL2_LOCK_DET_STATUS_FVAL                               0xa
+#define HWIO_GCC_DEBUG_CLK_CTL_PLL_LOCK_DET_MUX_SEL_MSS_PLL3_LOCK_DET_STATUS_FVAL                               0xb
+#define HWIO_GCC_DEBUG_CLK_CTL_PLL_LOCK_DET_MUX_SEL_CPUSS_PLL0_LOCK_DET_STATUS_FVAL                             0xc
+#define HWIO_GCC_DEBUG_CLK_CTL_PLL_LOCK_DET_MUX_SEL_AOSS_PLL0_LOCK_DET_STATUS_FVAL                              0xd
+#define HWIO_GCC_DEBUG_CLK_CTL_PLL_LOCK_DET_MUX_SEL_AOSS_PLL1_LOCK_DET_STATUS_FVAL                              0xe
+#define HWIO_GCC_DEBUG_CLK_CTL_PLL_LOCK_DET_MUX_SEL_NAV_PLL0_LOCK_DET_STATUS_FVAL                               0xf
+#define HWIO_GCC_DEBUG_CLK_CTL_PLL_LOCK_DET_MUX_SEL_DDRSS_PLL0_LOCK_DET_STATUS_FVAL                            0x10
+#define HWIO_GCC_DEBUG_CLK_CTL_PLL_LOCK_DET_MUX_SEL_EMAC_DLL_LOCK_DET_STATUS_FVAL                              0x11
+#define HWIO_GCC_DEBUG_CLK_CTL_PLL_LOCK_DET_MUX_SEL_SDCC_DLL_LOCK_DET_STATUS_FVAL                              0x12
+#define HWIO_GCC_DEBUG_CLK_CTL_PLLTEST_DE_SEL_BMSK                                                            0x400
+#define HWIO_GCC_DEBUG_CLK_CTL_PLLTEST_DE_SEL_SHFT                                                              0xa
+#define HWIO_GCC_DEBUG_CLK_CTL_PLLTEST_DE_SEL_DEBUG_PREDIV_CLK_FVAL                                             0x0
+#define HWIO_GCC_DEBUG_CLK_CTL_PLLTEST_DE_SEL_PLLTEST_DE_FVAL                                                   0x1
+#define HWIO_GCC_DEBUG_CLK_CTL_MUX_SEL_BMSK                                                                   0x3ff
+#define HWIO_GCC_DEBUG_CLK_CTL_MUX_SEL_SHFT                                                                     0x0
+#define HWIO_GCC_DEBUG_CLK_CTL_MUX_SEL_BI_TCXO_FVAL                                                             0x1
+#define HWIO_GCC_DEBUG_CLK_CTL_MUX_SEL_CORE_PI_SLEEP_CLK_FVAL                                                   0x2
+#define HWIO_GCC_DEBUG_CLK_CTL_MUX_SEL_TIC_CLK_FVAL                                                             0x3
+#define HWIO_GCC_DEBUG_CLK_CTL_MUX_SEL_AUD_REF_CLK_FVAL                                                         0x4
+#define HWIO_GCC_DEBUG_CLK_CTL_MUX_SEL_CORE_BI_PLL_TEST_SE_FVAL                                                 0x5
+#define HWIO_GCC_DEBUG_CLK_CTL_MUX_SEL_GCC_JBIST_REF_CLK_FVAL                                                   0x6
+#define HWIO_GCC_DEBUG_CLK_CTL_MUX_SEL_GCC_SYS_NOC_IPA_CLK_FVAL                                                 0xa
+#define HWIO_GCC_DEBUG_CLK_CTL_MUX_SEL_GCC_SYS_NOC_AT_CLK_FVAL                                                  0xd
+#define HWIO_GCC_DEBUG_CLK_CTL_MUX_SEL_GCC_SNOC_QOSGEN_EXTREF_CLK_FVAL                                          0xf
+#define HWIO_GCC_DEBUG_CLK_CTL_MUX_SEL_GCC_CFG_AHB_CLK_FVAL                                                    0x10
+#define HWIO_GCC_DEBUG_CLK_CTL_MUX_SEL_GCC_NOC_DCD_XO_CLK_FVAL                                                 0x12
+#define HWIO_GCC_DEBUG_CLK_CTL_MUX_SEL_GCC_TIC_CLK_FVAL                                                        0x13
+#define HWIO_GCC_DEBUG_CLK_CTL_MUX_SEL_GCC_TIC_CFG_AHB_CLK_FVAL                                                0x14
+#define HWIO_GCC_DEBUG_CLK_CTL_MUX_SEL_GCC_IMEM_AXI_CLK_FVAL                                                   0x15
+#define HWIO_GCC_DEBUG_CLK_CTL_MUX_SEL_GCC_IMEM_CFG_AHB_CLK_FVAL                                               0x16
+#define HWIO_GCC_DEBUG_CLK_CTL_MUX_SEL_GCC_SYS_NOC_TCU_CLK_FVAL                                                0x17
+#define HWIO_GCC_DEBUG_CLK_CTL_MUX_SEL_GCC_MMU_TCU_CLK_FVAL                                                    0x18
+#define HWIO_GCC_DEBUG_CLK_CTL_MUX_SEL_GCC_AGGRE_NOC_TBU1_CLK_FVAL                                             0x1b
+#define HWIO_GCC_DEBUG_CLK_CTL_MUX_SEL_GCC_AGGRE_NOC_TBU2_CLK_FVAL                                             0x1c
+#define HWIO_GCC_DEBUG_CLK_CTL_MUX_SEL_GCC_QDSS_DAP_AHB_CLK_FVAL                                               0x1d
+#define HWIO_GCC_DEBUG_CLK_CTL_MUX_SEL_GCC_QDSS_CFG_AHB_CLK_FVAL                                               0x1e
+#define HWIO_GCC_DEBUG_CLK_CTL_MUX_SEL_GCC_QDSS_AT_CLK_FVAL                                                    0x1f
+#define HWIO_GCC_DEBUG_CLK_CTL_MUX_SEL_GCC_QDSS_ETR_USB_CLK_FVAL                                               0x20
+#define HWIO_GCC_DEBUG_CLK_CTL_MUX_SEL_GCC_QDSS_STM_CLK_FVAL                                                   0x21
+#define HWIO_GCC_DEBUG_CLK_CTL_MUX_SEL_GCC_QDSS_TRACECLKIN_CLK_FVAL                                            0x22
+#define HWIO_GCC_DEBUG_CLK_CTL_MUX_SEL_GCC_QDSS_TSCTR_CLK_FVAL                                                 0x23
+#define HWIO_GCC_DEBUG_CLK_CTL_MUX_SEL_GCC_QDSS_TRIG_CLK_FVAL                                                  0x24
+#define HWIO_GCC_DEBUG_CLK_CTL_MUX_SEL_GCC_QDSS_DAP_CLK_FVAL                                                   0x25
+#define HWIO_GCC_DEBUG_CLK_CTL_MUX_SEL_GCC_APB_CLK_FVAL                                                        0x26
+#define HWIO_GCC_DEBUG_CLK_CTL_MUX_SEL_GCC_QDSS_XO_CLK_FVAL                                                    0x27
+#define HWIO_GCC_DEBUG_CLK_CTL_MUX_SEL_GCC_USB30_MASTER_CLK_FVAL                                               0x28
+#define HWIO_GCC_DEBUG_CLK_CTL_MUX_SEL_GCC_USB30_SLEEP_CLK_FVAL                                                0x29
+#define HWIO_GCC_DEBUG_CLK_CTL_MUX_SEL_GCC_USB30_MOCK_UTMI_CLK_FVAL                                            0x2a
+#define HWIO_GCC_DEBUG_CLK_CTL_MUX_SEL_GCC_USB3_PHY_AUX_CLK_FVAL                                               0x2b
+#define HWIO_GCC_DEBUG_CLK_CTL_MUX_SEL_GCC_USB3_PHY_PIPE_CLK_FVAL                                              0x2d
+#define HWIO_GCC_DEBUG_CLK_CTL_MUX_SEL_USB3_PHY_WRAPPER_GCC_USB30_PIPE_CLK_FVAL                                0x2e
+#define HWIO_GCC_DEBUG_CLK_CTL_MUX_SEL_QUSB2PHY_SEC_GCC_USB30_UTMI_CLK_FVAL                                    0x2f
+#define HWIO_GCC_DEBUG_CLK_CTL_MUX_SEL_QUSB2PHY_GCC_USB30_UTMI_CLK_FVAL                                        0x30
+#define HWIO_GCC_DEBUG_CLK_CTL_MUX_SEL_GCC_USB_PHY_CFG_AHB2PHY_CLK_FVAL                                        0x31
+#define HWIO_GCC_DEBUG_CLK_CTL_MUX_SEL_GCC_SDCC1_APPS_CLK_FVAL                                                 0x32
+#define HWIO_GCC_DEBUG_CLK_CTL_MUX_SEL_GCC_SDCC1_AHB_CLK_FVAL                                                  0x33
+#define HWIO_GCC_DEBUG_CLK_CTL_MUX_SEL_GCC_BLSP1_AHB_CLK_FVAL                                                  0x34
+#define HWIO_GCC_DEBUG_CLK_CTL_MUX_SEL_GCC_BLSP1_SLEEP_CLK_FVAL                                                0x35
+#define HWIO_GCC_DEBUG_CLK_CTL_MUX_SEL_GCC_BLSP1_QUP1_SPI_APPS_CLK_FVAL                                        0x36
+#define HWIO_GCC_DEBUG_CLK_CTL_MUX_SEL_GCC_BLSP1_QUP1_I2C_APPS_CLK_FVAL                                        0x37
+#define HWIO_GCC_DEBUG_CLK_CTL_MUX_SEL_GCC_BLSP1_UART1_APPS_CLK_FVAL                                           0x38
+#define HWIO_GCC_DEBUG_CLK_CTL_MUX_SEL_GCC_BLSP1_UART1_SIM_CLK_FVAL                                            0x39
+#define HWIO_GCC_DEBUG_CLK_CTL_MUX_SEL_GCC_BLSP1_QUP2_SPI_APPS_CLK_FVAL                                        0x3a
+#define HWIO_GCC_DEBUG_CLK_CTL_MUX_SEL_GCC_BLSP1_QUP2_I2C_APPS_CLK_FVAL                                        0x3b
+#define HWIO_GCC_DEBUG_CLK_CTL_MUX_SEL_GCC_BLSP1_UART2_APPS_CLK_FVAL                                           0x3c
+#define HWIO_GCC_DEBUG_CLK_CTL_MUX_SEL_GCC_BLSP1_UART2_SIM_CLK_FVAL                                            0x3d
+#define HWIO_GCC_DEBUG_CLK_CTL_MUX_SEL_GCC_BLSP1_QUP3_SPI_APPS_CLK_FVAL                                        0x3e
+#define HWIO_GCC_DEBUG_CLK_CTL_MUX_SEL_GCC_BLSP1_QUP3_I2C_APPS_CLK_FVAL                                        0x3f
+#define HWIO_GCC_DEBUG_CLK_CTL_MUX_SEL_GCC_BLSP1_UART3_APPS_CLK_FVAL                                           0x40
+#define HWIO_GCC_DEBUG_CLK_CTL_MUX_SEL_GCC_BLSP1_UART3_SIM_CLK_FVAL                                            0x41
+#define HWIO_GCC_DEBUG_CLK_CTL_MUX_SEL_GCC_BLSP1_QUP4_SPI_APPS_CLK_FVAL                                        0x42
+#define HWIO_GCC_DEBUG_CLK_CTL_MUX_SEL_GCC_BLSP1_QUP4_I2C_APPS_CLK_FVAL                                        0x43
+#define HWIO_GCC_DEBUG_CLK_CTL_MUX_SEL_GCC_BLSP1_UART4_APPS_CLK_FVAL                                           0x44
+#define HWIO_GCC_DEBUG_CLK_CTL_MUX_SEL_GCC_BLSP1_UART4_SIM_CLK_FVAL                                            0x45
+#define HWIO_GCC_DEBUG_CLK_CTL_MUX_SEL_GCC_PDM_AHB_CLK_FVAL                                                    0x46
+#define HWIO_GCC_DEBUG_CLK_CTL_MUX_SEL_GCC_PDM_XO4_CLK_FVAL                                                    0x47
+#define HWIO_GCC_DEBUG_CLK_CTL_MUX_SEL_GCC_PDM2_CLK_FVAL                                                       0x48
+#define HWIO_GCC_DEBUG_CLK_CTL_MUX_SEL_GCC_PRNG_AHB_CLK_FVAL                                                   0x49
+#define HWIO_GCC_DEBUG_CLK_CTL_MUX_SEL_GCC_TCSR_AHB_CLK_FVAL                                                   0x4a
+#define HWIO_GCC_DEBUG_CLK_CTL_MUX_SEL_GCC_BOOT_ROM_AHB_CLK_FVAL                                               0x4b
+#define HWIO_GCC_DEBUG_CLK_CTL_MUX_SEL_GCC_TLMM_AHB_CLK_FVAL                                                   0x4c
+#define HWIO_GCC_DEBUG_CLK_CTL_MUX_SEL_GCC_TLMM_CLK_FVAL                                                       0x4d
+#define HWIO_GCC_DEBUG_CLK_CTL_MUX_SEL_GCC_AOSS_CFG_AHB_CLK_FVAL                                               0x4e
+#define HWIO_GCC_DEBUG_CLK_CTL_MUX_SEL_GCC_USB30_MSTR_AXI_CLK_FVAL                                             0x4f
+#define HWIO_GCC_DEBUG_CLK_CTL_MUX_SEL_GCC_PCNOC_SPMI_VGIS_CLK_FVAL                                            0x50
+#define HWIO_GCC_DEBUG_CLK_CTL_MUX_SEL_AOSS_GCC_DEBUG_CLK_FVAL                                                 0x51
+#define HWIO_GCC_DEBUG_CLK_CTL_MUX_SEL_GCC_SEC_CTRL_ACC_CLK_FVAL                                               0x52
+#define HWIO_GCC_DEBUG_CLK_CTL_MUX_SEL_GCC_SEC_CTRL_AHB_CLK_FVAL                                               0x53
+#define HWIO_GCC_DEBUG_CLK_CTL_MUX_SEL_GCC_SEC_CTRL_CLK_FVAL                                                   0x54
+#define HWIO_GCC_DEBUG_CLK_CTL_MUX_SEL_GCC_SEC_CTRL_SENSE_CLK_FVAL                                             0x55
+#define HWIO_GCC_DEBUG_CLK_CTL_MUX_SEL_GCC_SEC_CTRL_BOOT_ROM_PATCH_CLK_FVAL                                    0x56
+#define HWIO_GCC_DEBUG_CLK_CTL_MUX_SEL_GCC_SPDM_CFG_AHB_CLK_FVAL                                               0x57
+#define HWIO_GCC_DEBUG_CLK_CTL_MUX_SEL_GCC_SPDM_MSTR_AHB_CLK_FVAL                                              0x58
+#define HWIO_GCC_DEBUG_CLK_CTL_MUX_SEL_GCC_SPDM_FF_CLK_FVAL                                                    0x59
+#define HWIO_GCC_DEBUG_CLK_CTL_MUX_SEL_GCC_SPDM_MEMNOC_CY_CLK_FVAL                                             0x5a
+#define HWIO_GCC_DEBUG_CLK_CTL_MUX_SEL_GCC_SPDM_SNOC_CY_CLK_FVAL                                               0x5b
+#define HWIO_GCC_DEBUG_CLK_CTL_MUX_SEL_GCC_SPDM_PNOC_CY_CLK_FVAL                                               0x5d
+#define HWIO_GCC_DEBUG_CLK_CTL_MUX_SEL_GCC_CE1_CLK_FVAL                                                        0x5e
+#define HWIO_GCC_DEBUG_CLK_CTL_MUX_SEL_GCC_CE1_AXI_CLK_FVAL                                                    0x5f
+#define HWIO_GCC_DEBUG_CLK_CTL_MUX_SEL_GCC_CE1_AHB_CLK_FVAL                                                    0x60
+#define HWIO_GCC_DEBUG_CLK_CTL_MUX_SEL_GCC_AHB_CLK_FVAL                                                        0x61
+#define HWIO_GCC_DEBUG_CLK_CTL_MUX_SEL_GCC_XO_CLK_FVAL                                                         0x62
+#define HWIO_GCC_DEBUG_CLK_CTL_MUX_SEL_GCC_XO_DIV4_CLK_FVAL                                                    0x63
+#define HWIO_GCC_DEBUG_CLK_CTL_MUX_SEL_GCC_SLEEP_CLK_FVAL                                                      0x64
+#define HWIO_GCC_DEBUG_CLK_CTL_MUX_SEL_GCC_DDRSS_TCU_CLK_FVAL                                                  0x65
+#define HWIO_GCC_DEBUG_CLK_CTL_MUX_SEL_GCC_DDRSS_SYS_NOC_AXI_CLK_FVAL                                          0x66
+#define HWIO_GCC_DEBUG_CLK_CTL_MUX_SEL_GCC_DDRSS_XO_CLK_FVAL                                                   0x67
+#define HWIO_GCC_DEBUG_CLK_CTL_MUX_SEL_GCC_DDRSS_CFG_AHB_CLK_FVAL                                              0x68
+#define HWIO_GCC_DEBUG_CLK_CTL_MUX_SEL_GCC_DDRSS_SLEEP_CLK_FVAL                                                0x69
+#define HWIO_GCC_DEBUG_CLK_CTL_MUX_SEL_GCC_MEMNOC_CLK_FVAL                                                     0x6a
+#define HWIO_GCC_DEBUG_CLK_CTL_MUX_SEL_GCC_USB30_SLV_AHB_CLK_FVAL                                              0x6b
+#define HWIO_GCC_DEBUG_CLK_CTL_MUX_SEL_GCC_DDRSS_AT_CLK_FVAL                                                   0x6c
+#define HWIO_GCC_DEBUG_CLK_CTL_MUX_SEL_GCC_DDR_I_HCLK_FVAL                                                     0x6f
+#define HWIO_GCC_DEBUG_CLK_CTL_MUX_SEL_GCC_DDRMC_CH0_CLK_FVAL                                                  0x70
+#define HWIO_GCC_DEBUG_CLK_CTL_MUX_SEL_DDRSS_GCC_DEBUG_CLK_FVAL                                                0x73
+#define HWIO_GCC_DEBUG_CLK_CTL_MUX_SEL_GCC_CPUSS_AHB_CLK_FVAL                                                  0x74
+#define HWIO_GCC_DEBUG_CLK_CTL_MUX_SEL_GCC_CPUSS_GNOC_CLK_FVAL                                                 0x75
+#define HWIO_GCC_DEBUG_CLK_CTL_MUX_SEL_GCC_XO_PCIE_LINK_CLK_FVAL                                               0x77
+#define HWIO_GCC_DEBUG_CLK_CTL_MUX_SEL_GCC_CPUSS_AT_CLK_FVAL                                                   0x78
+#define HWIO_GCC_DEBUG_CLK_CTL_MUX_SEL_GCC_APSS_QDSS_TSCTR_CLK_FVAL                                            0x7a
+#define HWIO_GCC_DEBUG_CLK_CTL_MUX_SEL_GCC_APSS_QDSS_APB_CLK_FVAL                                              0x7b
+#define HWIO_GCC_DEBUG_CLK_CTL_MUX_SEL_CPUSS_GCC_DEBUG_CLK_FVAL                                                0x7c
+#define HWIO_GCC_DEBUG_CLK_CTL_MUX_SEL_GCC_NOC_BUS_TIMEOUT_EXTREF_CLK_FVAL                                     0x7d
+#define HWIO_GCC_DEBUG_CLK_CTL_MUX_SEL_GCC_RBCPR_CX_CLK_FVAL                                                   0x7e
+#define HWIO_GCC_DEBUG_CLK_CTL_MUX_SEL_GCC_RBCPR_CX_AHB_CLK_FVAL                                               0x7f
+#define HWIO_GCC_DEBUG_CLK_CTL_MUX_SEL_GCC_RBCPR_MX_CLK_FVAL                                                   0x80
+#define HWIO_GCC_DEBUG_CLK_CTL_MUX_SEL_GCC_RBCPR_MX_AHB_CLK_FVAL                                               0x81
+#define HWIO_GCC_DEBUG_CLK_CTL_MUX_SEL_QUSB2PHY_GCC_CLK_TEST_PRIM_FVAL                                         0x83
+#define HWIO_GCC_DEBUG_CLK_CTL_MUX_SEL_QUSB2PHY_GCC_CLK_TEST_SEC_FVAL                                          0x84
+#define HWIO_GCC_DEBUG_CLK_CTL_MUX_SEL_GCC_GP1_CLK_FVAL                                                        0x85
+#define HWIO_GCC_DEBUG_CLK_CTL_MUX_SEL_GCC_GP2_CLK_FVAL                                                        0x86
+#define HWIO_GCC_DEBUG_CLK_CTL_MUX_SEL_GCC_GP3_CLK_FVAL                                                        0x87
+#define HWIO_GCC_DEBUG_CLK_CTL_MUX_SEL_GCC_ULTAUDIO_PCNOC_MPORT_CLK_FVAL                                       0x88
+#define HWIO_GCC_DEBUG_CLK_CTL_MUX_SEL_GCC_ULTAUDIO_PCNOC_SWAY_CLK_FVAL                                        0x89
+#define HWIO_GCC_DEBUG_CLK_CTL_MUX_SEL_GCC_ULTAUDIO_AHBFABRIC_IXFABRIC_CLK_FVAL                                0x8a
+#define HWIO_GCC_DEBUG_CLK_CTL_MUX_SEL_GCC_ULTAUDIO_AHBFABRIC_IXFABRIC_LPM_CLK_FVAL                            0x8b
+#define HWIO_GCC_DEBUG_CLK_CTL_MUX_SEL_GCC_ULTAUDIO_LPAIF_SLIMBUS_BAM_CLK_FVAL                                 0x8c
+#define HWIO_GCC_DEBUG_CLK_CTL_MUX_SEL_GCC_ULTAUDIO_LPAIF_PRI_I2S_CLK_FVAL                                     0x8d
+#define HWIO_GCC_DEBUG_CLK_CTL_MUX_SEL_GCC_ULTAUDIO_LPAIF_SEC_I2S_CLK_FVAL                                     0x8e
+#define HWIO_GCC_DEBUG_CLK_CTL_MUX_SEL_GCC_ULTAUDIO_LPAIF_AUX_I2S_CLK_FVAL                                     0x8f
+#define HWIO_GCC_DEBUG_CLK_CTL_MUX_SEL_GCC_ULTAUDIO_AVSYNC_XO_CLK_FVAL                                         0x90
+#define HWIO_GCC_DEBUG_CLK_CTL_MUX_SEL_GCC_ULTAUDIO_LPAIF_EXT_I2S_CLK_FVAL                                     0x91
+#define HWIO_GCC_DEBUG_CLK_CTL_MUX_SEL_GCC_ULTAUDIO_LPAIF_SLIMBUS_CORE_CLK_FVAL                                0x92
+#define HWIO_GCC_DEBUG_CLK_CTL_MUX_SEL_GCC_ULTAUDIO_LPAIF_PCM_DATAOE_CLK_FVAL                                  0x93
+#define HWIO_GCC_DEBUG_CLK_CTL_MUX_SEL_GCC_ULTAUDIO_LPAIF_AUX_PCM_DATAOE_CLK_FVAL                              0x94
+#define HWIO_GCC_DEBUG_CLK_CTL_MUX_SEL_GCC_PCIE_SLV_Q2A_AXI_CLK_FVAL                                           0x95
+#define HWIO_GCC_DEBUG_CLK_CTL_MUX_SEL_GCC_PCIE_SLV_AXI_CLK_FVAL                                               0x96
+#define HWIO_GCC_DEBUG_CLK_CTL_MUX_SEL_GCC_PCIE_MSTR_AXI_CLK_FVAL                                              0x97
+#define HWIO_GCC_DEBUG_CLK_CTL_MUX_SEL_GCC_PCIE_CFG_AHB_CLK_FVAL                                               0x98
+#define HWIO_GCC_DEBUG_CLK_CTL_MUX_SEL_GCC_PCIE_AUX_CLK_FVAL                                                   0x99
+#define HWIO_GCC_DEBUG_CLK_CTL_MUX_SEL_GCC_PCIE_PIPE_CLK_FVAL                                                  0x9a
+#define HWIO_GCC_DEBUG_CLK_CTL_MUX_SEL_PCIE_PIPE_CLK_FVAL                                                      0x9b
+#define HWIO_GCC_DEBUG_CLK_CTL_MUX_SEL_GCC_PCIE_SLEEP_CLK_FVAL                                                 0x9c
+#define HWIO_GCC_DEBUG_CLK_CTL_MUX_SEL_GCC_VDDCX_VS_CLK_FVAL                                                   0x9d
+#define HWIO_GCC_DEBUG_CLK_CTL_MUX_SEL_GCC_VDDMX_VS_CLK_FVAL                                                   0x9e
+#define HWIO_GCC_DEBUG_CLK_CTL_MUX_SEL_GCC_VDDA_VS_CLK_FVAL                                                    0x9f
+#define HWIO_GCC_DEBUG_CLK_CTL_MUX_SEL_GCC_VS_CTRL_CLK_FVAL                                                    0xa0
+#define HWIO_GCC_DEBUG_CLK_CTL_MUX_SEL_GCC_VS_CTRL_AHB_CLK_FVAL                                                0xa1
+#define HWIO_GCC_DEBUG_CLK_CTL_MUX_SEL_GCC_MSS_VS_CLK_FVAL                                                     0xa2
+#define HWIO_GCC_DEBUG_CLK_CTL_MUX_SEL_GCC_SYS_NOC_HS_AXI_CLK_FVAL                                             0xa3
+#define HWIO_GCC_DEBUG_CLK_CTL_MUX_SEL_GCC_DDRSS_SYS_NOC_HS_AXI_CLK_FVAL                                       0xa4
+#define HWIO_GCC_DEBUG_CLK_CTL_MUX_SEL_GCC_SPMI_VGIS_CLK_FVAL                                                  0xa6
+#define HWIO_GCC_DEBUG_CLK_CTL_MUX_SEL_GCC_NAV_MBIST_CLK_FVAL                                                  0xa9
+#define HWIO_GCC_DEBUG_CLK_CTL_MUX_SEL_SLEEP_CLK_FVAL                                                          0xaa
+#define HWIO_GCC_DEBUG_CLK_CTL_MUX_SEL_GCC_DCC_AHB_CLK_FVAL                                                    0xab
+#define HWIO_GCC_DEBUG_CLK_CTL_MUX_SEL_GCC_IPA_2X_CLK_FVAL                                                     0xac
+#define HWIO_GCC_DEBUG_CLK_CTL_MUX_SEL_GCC_IPA_CLK_FVAL                                                        0xad
+#define HWIO_GCC_DEBUG_CLK_CTL_MUX_SEL_GCC_IPA_AHB_CLK_FVAL                                                    0xae
+#define HWIO_GCC_DEBUG_CLK_CTL_MUX_SEL_GCC_IPA_XO_CLK_FVAL                                                     0xaf
+#define HWIO_GCC_DEBUG_CLK_CTL_MUX_SEL_GCC_QPIC_CLK_FVAL                                                       0xb1
+#define HWIO_GCC_DEBUG_CLK_CTL_MUX_SEL_GCC_QPIC_AHB_CLK_FVAL                                                   0xb2
+#define HWIO_GCC_DEBUG_CLK_CTL_MUX_SEL_GCC_QPIC_SYSTEM_CLK_FVAL                                                0xb3
+#define HWIO_GCC_DEBUG_CLK_CTL_MUX_SEL_GCC_SPMI_FETCHER_CLK_FVAL                                               0xb4
+#define HWIO_GCC_DEBUG_CLK_CTL_MUX_SEL_GCC_SPMI_FETCHER_AHB_CLK_FVAL                                           0xb5
+#define HWIO_GCC_DEBUG_CLK_CTL_MUX_SEL_GCC_MSS_CFG_AHB_CLK_FVAL                                                0xb6
+#define HWIO_GCC_DEBUG_CLK_CTL_MUX_SEL_GCC_MSS_OFFLINE_AXI_CLK_FVAL                                            0xb7
+#define HWIO_GCC_DEBUG_CLK_CTL_MUX_SEL_GCC_MSS_CE_AXI_CLK_FVAL                                                 0xb8
+#define HWIO_GCC_DEBUG_CLK_CTL_MUX_SEL_GCC_PCIE_RCHNG_PHY_CLK_FVAL                                             0xb9
+#define HWIO_GCC_DEBUG_CLK_CTL_MUX_SEL_GCC_MSS_TRIG_CLK_FVAL                                                   0xba
+#define HWIO_GCC_DEBUG_CLK_CTL_MUX_SEL_GCC_MSS_AT_CLK_FVAL                                                     0xbb
+#define HWIO_GCC_DEBUG_CLK_CTL_MUX_SEL_GCC_MSS_GPLL0_DIV_CLK_SRC_FVAL                                          0xbc
+#define HWIO_GCC_DEBUG_CLK_CTL_MUX_SEL_GCC_MSS_Q6SS_BOOT_GPLL0_CLK_SRC_FVAL                                    0xbd
+#define HWIO_GCC_DEBUG_CLK_CTL_MUX_SEL_GCC_MSS_SNOC_AXI_CLK_FVAL                                               0xbe
+#define HWIO_GCC_DEBUG_CLK_CTL_MUX_SEL_GCC_MSS_Q6VQ6_AXIM1_CLK_FVAL                                            0xbf
+#define HWIO_GCC_DEBUG_CLK_CTL_MUX_SEL_MSS_GCC_DEBUG_CLK_FVAL                                                  0xc0
+#define HWIO_GCC_DEBUG_CLK_CTL_MUX_SEL_GCC_QREFS_VBG_CAL_CLK_FVAL                                              0xc1
+#define HWIO_GCC_DEBUG_CLK_CTL_MUX_SEL_NAV_GCC_DEBUG_CLK_FVAL                                                  0xc2
+#define HWIO_GCC_DEBUG_CLK_CTL_MUX_SEL_GCC_CM_PHY_REFGEN1_CLK_FVAL                                             0xc5
+#define HWIO_GCC_DEBUG_CLK_CTL_MUX_SEL_GCC_ECC_CLK_FVAL                                                        0xc6
+#define HWIO_GCC_DEBUG_CLK_CTL_MUX_SEL_GCC_ECC_CORE_CLK_FVAL                                                   0xc7
+#define HWIO_GCC_DEBUG_CLK_CTL_MUX_SEL_GCC_ULTAUDIO_AHBFABRIC_EFABRIC_SPDM_CLK_FVAL                            0xcc
+#define HWIO_GCC_DEBUG_CLK_CTL_MUX_SEL_GCC_AOSS_AT_CLK_FVAL                                                    0xcd
+#define HWIO_GCC_DEBUG_CLK_CTL_MUX_SEL_GCC_QM_CFG_AHB_CLK_FVAL                                                 0xce
+#define HWIO_GCC_DEBUG_CLK_CTL_MUX_SEL_GCC_AHB_PCIE_LINK_CLK_FVAL                                              0xcf
+#define HWIO_GCC_DEBUG_CLK_CTL_MUX_SEL_GCC_QM_CORE_CLK_FVAL                                                    0xd0
+#define HWIO_GCC_DEBUG_CLK_CTL_MUX_SEL_GCC_DDRMC_CH1_CLK_FVAL                                                  0xd1
+#define HWIO_GCC_DEBUG_CLK_CTL_MUX_SEL_GCC_DDRSS_MSS_MCDMA_CLK_FVAL                                            0xfa
+#define HWIO_GCC_DEBUG_CLK_CTL_MUX_SEL_PCIE20_PHY_AUX_CLK_FVAL                                                 0xfc
+#define HWIO_GCC_DEBUG_CLK_CTL_MUX_SEL_GCC_NAV_SNOC_AXI_CLK_FVAL                                              0x105
+#define HWIO_GCC_DEBUG_CLK_CTL_MUX_SEL_EXT_PRI_I2S_FVAL                                                       0x106
+#define HWIO_GCC_DEBUG_CLK_CTL_MUX_SEL_EXT_SEC_I2S_FVAL                                                       0x107
+#define HWIO_GCC_DEBUG_CLK_CTL_MUX_SEL_EXT_AUX_I2S_FVAL                                                       0x108
+#define HWIO_GCC_DEBUG_CLK_CTL_MUX_SEL_GCC_SYS_NOC_AXI_CLK_FVAL                                               0x109
+#define HWIO_GCC_DEBUG_CLK_CTL_MUX_SEL_GCC_SYS_NOC_QDSS_STM_AXI_CLK_FVAL                                      0x10a
+#define HWIO_GCC_DEBUG_CLK_CTL_MUX_SEL_GCC_SYS_NOC_CPUSS_AHB_CLK_FVAL                                         0x10b
+#define HWIO_GCC_DEBUG_CLK_CTL_MUX_SEL_GCC_SYS_NOC_AHB_CFG_CLK_FVAL                                           0x10c
+#define HWIO_GCC_DEBUG_CLK_CTL_MUX_SEL_PCIEPHY_DEBUG_CLK_FVAL                                                 0x10d
+#define HWIO_GCC_DEBUG_CLK_CTL_MUX_SEL_USB3PHY_DEBUG_CLK_FVAL                                                 0x10e
+#define HWIO_GCC_DEBUG_CLK_CTL_MUX_SEL_GCC_MSS_CE_NAV_BRIDGE_AXI_CLK_FVAL                                     0x10f
+#define HWIO_GCC_DEBUG_CLK_CTL_MUX_SEL_GCC_VDDMXC_VS_CLK_FVAL                                                 0x110
+#define HWIO_GCC_DEBUG_CLK_CTL_MUX_SEL_GCC_RBCPR_MXC_CLK_FVAL                                                 0x111
+#define HWIO_GCC_DEBUG_CLK_CTL_MUX_SEL_GCC_RBCPR_MXC_AHB_CLK_FVAL                                             0x112
+#define HWIO_GCC_DEBUG_CLK_CTL_MUX_SEL_GCC_TCSR_ACC_SERIAL_CLK_FVAL                                           0x113
+
+#define HWIO_GCC_CLOCK_FRQ_MEASURE_CTL_ADDR                                                              (GCC_CLK_CTL_REG_REG_BASE      + 0x00069004)
+#define HWIO_GCC_CLOCK_FRQ_MEASURE_CTL_PHYS                                                              (GCC_CLK_CTL_REG_REG_BASE_PHYS + 0x00069004)
+#define HWIO_GCC_CLOCK_FRQ_MEASURE_CTL_OFFS                                                              (GCC_CLK_CTL_REG_REG_BASE_OFFS + 0x00069004)
+#define HWIO_GCC_CLOCK_FRQ_MEASURE_CTL_RMSK                                                                0x3fffff
+#define HWIO_GCC_CLOCK_FRQ_MEASURE_CTL_ATTR                                                                     0x3
+#define HWIO_GCC_CLOCK_FRQ_MEASURE_CTL_IN          \
+        in_dword_masked(HWIO_GCC_CLOCK_FRQ_MEASURE_CTL_ADDR, HWIO_GCC_CLOCK_FRQ_MEASURE_CTL_RMSK)
+#define HWIO_GCC_CLOCK_FRQ_MEASURE_CTL_INM(m)      \
+        in_dword_masked(HWIO_GCC_CLOCK_FRQ_MEASURE_CTL_ADDR, m)
+#define HWIO_GCC_CLOCK_FRQ_MEASURE_CTL_OUT(v)      \
+        out_dword(HWIO_GCC_CLOCK_FRQ_MEASURE_CTL_ADDR,v)
+#define HWIO_GCC_CLOCK_FRQ_MEASURE_CTL_OUTM(m,v) \
+        out_dword_masked_ns(HWIO_GCC_CLOCK_FRQ_MEASURE_CTL_ADDR,m,v,HWIO_GCC_CLOCK_FRQ_MEASURE_CTL_IN)
+#define HWIO_GCC_CLOCK_FRQ_MEASURE_CTL_CLR_CNT_BMSK                                                        0x200000
+#define HWIO_GCC_CLOCK_FRQ_MEASURE_CTL_CLR_CNT_SHFT                                                            0x15
+#define HWIO_GCC_CLOCK_FRQ_MEASURE_CTL_CLR_CNT_DISABLE_FVAL                                                     0x0
+#define HWIO_GCC_CLOCK_FRQ_MEASURE_CTL_CLR_CNT_ENABLE_FVAL                                                      0x1
+#define HWIO_GCC_CLOCK_FRQ_MEASURE_CTL_CNT_EN_BMSK                                                         0x100000
+#define HWIO_GCC_CLOCK_FRQ_MEASURE_CTL_CNT_EN_SHFT                                                             0x14
+#define HWIO_GCC_CLOCK_FRQ_MEASURE_CTL_CNT_EN_DISABLE_FVAL                                                      0x0
+#define HWIO_GCC_CLOCK_FRQ_MEASURE_CTL_CNT_EN_ENABLE_FVAL                                                       0x1
+#define HWIO_GCC_CLOCK_FRQ_MEASURE_CTL_XO_DIV4_TERM_CNT_BMSK                                                0xfffff
+#define HWIO_GCC_CLOCK_FRQ_MEASURE_CTL_XO_DIV4_TERM_CNT_SHFT                                                    0x0
+
+#define HWIO_GCC_CLOCK_FRQ_MEASURE_STATUS_ADDR                                                           (GCC_CLK_CTL_REG_REG_BASE      + 0x00069008)
+#define HWIO_GCC_CLOCK_FRQ_MEASURE_STATUS_PHYS                                                           (GCC_CLK_CTL_REG_REG_BASE_PHYS + 0x00069008)
+#define HWIO_GCC_CLOCK_FRQ_MEASURE_STATUS_OFFS                                                           (GCC_CLK_CTL_REG_REG_BASE_OFFS + 0x00069008)
+#define HWIO_GCC_CLOCK_FRQ_MEASURE_STATUS_RMSK                                                            0x3ffffff
+#define HWIO_GCC_CLOCK_FRQ_MEASURE_STATUS_ATTR                                                                  0x1
+#define HWIO_GCC_CLOCK_FRQ_MEASURE_STATUS_IN          \
+        in_dword_masked(HWIO_GCC_CLOCK_FRQ_MEASURE_STATUS_ADDR, HWIO_GCC_CLOCK_FRQ_MEASURE_STATUS_RMSK)
+#define HWIO_GCC_CLOCK_FRQ_MEASURE_STATUS_INM(m)      \
+        in_dword_masked(HWIO_GCC_CLOCK_FRQ_MEASURE_STATUS_ADDR, m)
+#define HWIO_GCC_CLOCK_FRQ_MEASURE_STATUS_XO_DIV4_CNT_DONE_BMSK                                           0x2000000
+#define HWIO_GCC_CLOCK_FRQ_MEASURE_STATUS_XO_DIV4_CNT_DONE_SHFT                                                0x19
+#define HWIO_GCC_CLOCK_FRQ_MEASURE_STATUS_MEASURE_CNT_BMSK                                                0x1ffffff
+#define HWIO_GCC_CLOCK_FRQ_MEASURE_STATUS_MEASURE_CNT_SHFT                                                      0x0
+
+#define HWIO_GCC_PLLTEST_PAD_CFG_ADDR                                                                    (GCC_CLK_CTL_REG_REG_BASE      + 0x0006900c)
+#define HWIO_GCC_PLLTEST_PAD_CFG_PHYS                                                                    (GCC_CLK_CTL_REG_REG_BASE_PHYS + 0x0006900c)
+#define HWIO_GCC_PLLTEST_PAD_CFG_OFFS                                                                    (GCC_CLK_CTL_REG_REG_BASE_OFFS + 0x0006900c)
+#define HWIO_GCC_PLLTEST_PAD_CFG_RMSK                                                                     0x3ffffff
+#define HWIO_GCC_PLLTEST_PAD_CFG_ATTR                                                                           0x3
+#define HWIO_GCC_PLLTEST_PAD_CFG_IN          \
+        in_dword_masked(HWIO_GCC_PLLTEST_PAD_CFG_ADDR, HWIO_GCC_PLLTEST_PAD_CFG_RMSK)
+#define HWIO_GCC_PLLTEST_PAD_CFG_INM(m)      \
+        in_dword_masked(HWIO_GCC_PLLTEST_PAD_CFG_ADDR, m)
+#define HWIO_GCC_PLLTEST_PAD_CFG_OUT(v)      \
+        out_dword(HWIO_GCC_PLLTEST_PAD_CFG_ADDR,v)
+#define HWIO_GCC_PLLTEST_PAD_CFG_OUTM(m,v) \
+        out_dword_masked_ns(HWIO_GCC_PLLTEST_PAD_CFG_ADDR,m,v,HWIO_GCC_PLLTEST_PAD_CFG_IN)
+#define HWIO_GCC_PLLTEST_PAD_CFG_CORE_PLL_B_BMSK                                                          0x3000000
+#define HWIO_GCC_PLLTEST_PAD_CFG_CORE_PLL_B_SHFT                                                               0x18
+#define HWIO_GCC_PLLTEST_PAD_CFG_CORE_PLL_B_NONE_FVAL                                                           0x0
+#define HWIO_GCC_PLLTEST_PAD_CFG_CORE_PLL_B_PULLDOWN_FVAL                                                       0x1
+#define HWIO_GCC_PLLTEST_PAD_CFG_CORE_PLL_B_KEEP_FVAL                                                           0x2
+#define HWIO_GCC_PLLTEST_PAD_CFG_CORE_PLL_B_PULLUP_FVAL                                                         0x3
+#define HWIO_GCC_PLLTEST_PAD_CFG_RESERVE_BITS23_20_BMSK                                                    0xf00000
+#define HWIO_GCC_PLLTEST_PAD_CFG_RESERVE_BITS23_20_SHFT                                                        0x14
+#define HWIO_GCC_PLLTEST_PAD_CFG_CORE_PLL_EN_BMSK                                                           0x80000
+#define HWIO_GCC_PLLTEST_PAD_CFG_CORE_PLL_EN_SHFT                                                              0x13
+#define HWIO_GCC_PLLTEST_PAD_CFG_CORE_PLL_EN_DISABLE_FVAL                                                       0x0
+#define HWIO_GCC_PLLTEST_PAD_CFG_CORE_PLL_EN_ENABLE_FVAL                                                        0x1
+#define HWIO_GCC_PLLTEST_PAD_CFG_RESERVE_BIT18_BMSK                                                         0x40000
+#define HWIO_GCC_PLLTEST_PAD_CFG_RESERVE_BIT18_SHFT                                                            0x12
+#define HWIO_GCC_PLLTEST_PAD_CFG_CORE_OE_BMSK                                                               0x20000
+#define HWIO_GCC_PLLTEST_PAD_CFG_CORE_OE_SHFT                                                                  0x11
+#define HWIO_GCC_PLLTEST_PAD_CFG_CORE_OE_DISABLE_FVAL                                                           0x0
+#define HWIO_GCC_PLLTEST_PAD_CFG_CORE_OE_ENABLE_FVAL                                                            0x1
+#define HWIO_GCC_PLLTEST_PAD_CFG_RESERVE_BIT16_BMSK                                                         0x10000
+#define HWIO_GCC_PLLTEST_PAD_CFG_RESERVE_BIT16_SHFT                                                            0x10
+#define HWIO_GCC_PLLTEST_PAD_CFG_CORE_IE_BMSK                                                                0x8000
+#define HWIO_GCC_PLLTEST_PAD_CFG_CORE_IE_SHFT                                                                   0xf
+#define HWIO_GCC_PLLTEST_PAD_CFG_CORE_IE_DISABLE_FVAL                                                           0x0
+#define HWIO_GCC_PLLTEST_PAD_CFG_CORE_IE_ENABLE_FVAL                                                            0x1
+#define HWIO_GCC_PLLTEST_PAD_CFG_HIHYS_EN_BMSK                                                               0x4000
+#define HWIO_GCC_PLLTEST_PAD_CFG_HIHYS_EN_SHFT                                                                  0xe
+#define HWIO_GCC_PLLTEST_PAD_CFG_HIHYS_EN_DISABLE_FVAL                                                          0x0
+#define HWIO_GCC_PLLTEST_PAD_CFG_HIHYS_EN_ENABLE_FVAL                                                           0x1
+#define HWIO_GCC_PLLTEST_PAD_CFG_HDRIVE_BMSK                                                                 0x3800
+#define HWIO_GCC_PLLTEST_PAD_CFG_HDRIVE_SHFT                                                                    0xb
+#define HWIO_GCC_PLLTEST_PAD_CFG_HDRIVE_DRIVE_150MV_FVAL                                                        0x0
+#define HWIO_GCC_PLLTEST_PAD_CFG_HDRIVE_DRIVE_200MV_FVAL                                                        0x1
+#define HWIO_GCC_PLLTEST_PAD_CFG_HDRIVE_DRIVE_250MV_FVAL                                                        0x2
+#define HWIO_GCC_PLLTEST_PAD_CFG_HDRIVE_DRIVE_300MV_FVAL                                                        0x3
+#define HWIO_GCC_PLLTEST_PAD_CFG_HDRIVE_NEW_A_FVAL                                                              0x4
+#define HWIO_GCC_PLLTEST_PAD_CFG_HDRIVE_NEW_B_FVAL                                                              0x5
+#define HWIO_GCC_PLLTEST_PAD_CFG_HDRIVE_NEW_C_FVAL                                                              0x6
+#define HWIO_GCC_PLLTEST_PAD_CFG_HDRIVE_NEW_D_FVAL                                                              0x7
+#define HWIO_GCC_PLLTEST_PAD_CFG_RESERVE_BITS10_5_BMSK                                                        0x7e0
+#define HWIO_GCC_PLLTEST_PAD_CFG_RESERVE_BITS10_5_SHFT                                                          0x5
+#define HWIO_GCC_PLLTEST_PAD_CFG_OUT_SEL_BMSK                                                                  0x1f
+#define HWIO_GCC_PLLTEST_PAD_CFG_OUT_SEL_SHFT                                                                   0x0
+#define HWIO_GCC_PLLTEST_PAD_CFG_OUT_SEL_GCC_DEBUG_CLK_FVAL                                                     0x0
+#define HWIO_GCC_PLLTEST_PAD_CFG_OUT_SEL_GPLL0_OUT_TEST_FVAL                                                    0x1
+#define HWIO_GCC_PLLTEST_PAD_CFG_OUT_SEL_GPLL1_OUT_TEST_FVAL                                                    0x2
+#define HWIO_GCC_PLLTEST_PAD_CFG_OUT_SEL_GPLL2_OUT_TEST_FVAL                                                    0x3
+#define HWIO_GCC_PLLTEST_PAD_CFG_OUT_SEL_GPLL3_OUT_TEST_FVAL                                                    0x4
+#define HWIO_GCC_PLLTEST_PAD_CFG_OUT_SEL_GPLL4_OUT_TEST_FVAL                                                    0x5
+#define HWIO_GCC_PLLTEST_PAD_CFG_OUT_SEL_GPLL5_OUT_TEST_FVAL                                                    0x6
+#define HWIO_GCC_PLLTEST_PAD_CFG_OUT_SEL_CPUSS_GCC_PLL_TEST_CLK_FVAL                                            0x8
+#define HWIO_GCC_PLLTEST_PAD_CFG_OUT_SEL_MSS_GCC_PLL_TEST_CLK_FVAL                                              0xa
+#define HWIO_GCC_PLLTEST_PAD_CFG_OUT_SEL_USB30_LPC_PLL_TEST_SE_FVAL                                             0xb
+#define HWIO_GCC_PLLTEST_PAD_CFG_OUT_SEL_NAV_GCC_PLL_TEST_CLK_FVAL                                              0xe
+#define HWIO_GCC_PLLTEST_PAD_CFG_OUT_SEL_DDRSS_GCC_PLL_TEST_CLK_FVAL                                           0x11
+#define HWIO_GCC_PLLTEST_PAD_CFG_OUT_SEL_MSS_GCC_Q6_LDO_NMO_OUT_FVAL                                           0x12
+#define HWIO_GCC_PLLTEST_PAD_CFG_OUT_SEL_MSS_GCC_VQ6_LDO_NMO_OUT_FVAL                                          0x13
+#define HWIO_GCC_PLLTEST_PAD_CFG_OUT_SEL_QREFS_GCC_CXO_RXTAP1_CLK_TEST_SE_FVAL                                 0x18
+#define HWIO_GCC_PLLTEST_PAD_CFG_OUT_SEL_QREFS_GCC_CXO2_RXTAP0_CLK_TEST_SE_FVAL                                0x19
+#define HWIO_GCC_PLLTEST_PAD_CFG_OUT_SEL_QREFS_GCC_CXO_RXTAP2_CLK_TEST_SE_FVAL                                 0x1a
+#define HWIO_GCC_PLLTEST_PAD_CFG_OUT_SEL_QREFS_GCC_CXO_RXTAP3_CLK_TEST_SE_FVAL                                 0x1b
+#define HWIO_GCC_PLLTEST_PAD_CFG_OUT_SEL_QREFS_GCC_CXO_RX0_CLK_TEST_SE_FVAL                                    0x1c
+#define HWIO_GCC_PLLTEST_PAD_CFG_OUT_SEL_AOSS_GCC_PLL_TEST_CLK_FVAL                                            0x1f
+
+#define HWIO_GCC_RPMH_SYS_NOC_INTERFACE_FSM_ADDR                                                         (GCC_CLK_CTL_REG_REG_BASE      + 0x00000300)
+#define HWIO_GCC_RPMH_SYS_NOC_INTERFACE_FSM_PHYS                                                         (GCC_CLK_CTL_REG_REG_BASE_PHYS + 0x00000300)
+#define HWIO_GCC_RPMH_SYS_NOC_INTERFACE_FSM_OFFS                                                         (GCC_CLK_CTL_REG_REG_BASE_OFFS + 0x00000300)
+#define HWIO_GCC_RPMH_SYS_NOC_INTERFACE_FSM_RMSK                                                               0x1f
+#define HWIO_GCC_RPMH_SYS_NOC_INTERFACE_FSM_ATTR                                                                0x1
+#define HWIO_GCC_RPMH_SYS_NOC_INTERFACE_FSM_IN          \
+        in_dword_masked(HWIO_GCC_RPMH_SYS_NOC_INTERFACE_FSM_ADDR, HWIO_GCC_RPMH_SYS_NOC_INTERFACE_FSM_RMSK)
+#define HWIO_GCC_RPMH_SYS_NOC_INTERFACE_FSM_INM(m)      \
+        in_dword_masked(HWIO_GCC_RPMH_SYS_NOC_INTERFACE_FSM_ADDR, m)
+#define HWIO_GCC_RPMH_SYS_NOC_INTERFACE_FSM_FSM_STATE_BMSK                                                     0x1f
+#define HWIO_GCC_RPMH_SYS_NOC_INTERFACE_FSM_FSM_STATE_SHFT                                                      0x0
+
+#define HWIO_GCC_RPMH_CNOC_INTERFACE_FSM_ADDR                                                            (GCC_CLK_CTL_REG_REG_BASE      + 0x00001300)
+#define HWIO_GCC_RPMH_CNOC_INTERFACE_FSM_PHYS                                                            (GCC_CLK_CTL_REG_REG_BASE_PHYS + 0x00001300)
+#define HWIO_GCC_RPMH_CNOC_INTERFACE_FSM_OFFS                                                            (GCC_CLK_CTL_REG_REG_BASE_OFFS + 0x00001300)
+#define HWIO_GCC_RPMH_CNOC_INTERFACE_FSM_RMSK                                                                  0x1f
+#define HWIO_GCC_RPMH_CNOC_INTERFACE_FSM_ATTR                                                                   0x1
+#define HWIO_GCC_RPMH_CNOC_INTERFACE_FSM_IN          \
+        in_dword_masked(HWIO_GCC_RPMH_CNOC_INTERFACE_FSM_ADDR, HWIO_GCC_RPMH_CNOC_INTERFACE_FSM_RMSK)
+#define HWIO_GCC_RPMH_CNOC_INTERFACE_FSM_INM(m)      \
+        in_dword_masked(HWIO_GCC_RPMH_CNOC_INTERFACE_FSM_ADDR, m)
+#define HWIO_GCC_RPMH_CNOC_INTERFACE_FSM_FSM_STATE_BMSK                                                        0x1f
+#define HWIO_GCC_RPMH_CNOC_INTERFACE_FSM_FSM_STATE_SHFT                                                         0x0
+
+#define HWIO_GCC_RPMH_SHUB_INTERFACE_FSM_ADDR                                                            (GCC_CLK_CTL_REG_REG_BASE      + 0x00004300)
+#define HWIO_GCC_RPMH_SHUB_INTERFACE_FSM_PHYS                                                            (GCC_CLK_CTL_REG_REG_BASE_PHYS + 0x00004300)
+#define HWIO_GCC_RPMH_SHUB_INTERFACE_FSM_OFFS                                                            (GCC_CLK_CTL_REG_REG_BASE_OFFS + 0x00004300)
+#define HWIO_GCC_RPMH_SHUB_INTERFACE_FSM_RMSK                                                                  0x1f
+#define HWIO_GCC_RPMH_SHUB_INTERFACE_FSM_ATTR                                                                   0x1
+#define HWIO_GCC_RPMH_SHUB_INTERFACE_FSM_IN          \
+        in_dword_masked(HWIO_GCC_RPMH_SHUB_INTERFACE_FSM_ADDR, HWIO_GCC_RPMH_SHUB_INTERFACE_FSM_RMSK)
+#define HWIO_GCC_RPMH_SHUB_INTERFACE_FSM_INM(m)      \
+        in_dword_masked(HWIO_GCC_RPMH_SHUB_INTERFACE_FSM_ADDR, m)
+#define HWIO_GCC_RPMH_SHUB_INTERFACE_FSM_FSM_STATE_BMSK                                                        0x1f
+#define HWIO_GCC_RPMH_SHUB_INTERFACE_FSM_FSM_STATE_SHFT                                                         0x0
+
+#define HWIO_GCC_RPMH_CE_INTERFACE_FSM_ADDR                                                              (GCC_CLK_CTL_REG_REG_BASE      + 0x0001c300)
+#define HWIO_GCC_RPMH_CE_INTERFACE_FSM_PHYS                                                              (GCC_CLK_CTL_REG_REG_BASE_PHYS + 0x0001c300)
+#define HWIO_GCC_RPMH_CE_INTERFACE_FSM_OFFS                                                              (GCC_CLK_CTL_REG_REG_BASE_OFFS + 0x0001c300)
+#define HWIO_GCC_RPMH_CE_INTERFACE_FSM_RMSK                                                                    0x1f
+#define HWIO_GCC_RPMH_CE_INTERFACE_FSM_ATTR                                                                     0x1
+#define HWIO_GCC_RPMH_CE_INTERFACE_FSM_IN          \
+        in_dword_masked(HWIO_GCC_RPMH_CE_INTERFACE_FSM_ADDR, HWIO_GCC_RPMH_CE_INTERFACE_FSM_RMSK)
+#define HWIO_GCC_RPMH_CE_INTERFACE_FSM_INM(m)      \
+        in_dword_masked(HWIO_GCC_RPMH_CE_INTERFACE_FSM_ADDR, m)
+#define HWIO_GCC_RPMH_CE_INTERFACE_FSM_FSM_STATE_BMSK                                                          0x1f
+#define HWIO_GCC_RPMH_CE_INTERFACE_FSM_FSM_STATE_SHFT                                                           0x0
+
+#define HWIO_GCC_RPMH_SHRM_INTERFACE_FSM_ADDR                                                            (GCC_CLK_CTL_REG_REG_BASE      + 0x0001f604)
+#define HWIO_GCC_RPMH_SHRM_INTERFACE_FSM_PHYS                                                            (GCC_CLK_CTL_REG_REG_BASE_PHYS + 0x0001f604)
+#define HWIO_GCC_RPMH_SHRM_INTERFACE_FSM_OFFS                                                            (GCC_CLK_CTL_REG_REG_BASE_OFFS + 0x0001f604)
+#define HWIO_GCC_RPMH_SHRM_INTERFACE_FSM_RMSK                                                                  0x1f
+#define HWIO_GCC_RPMH_SHRM_INTERFACE_FSM_ATTR                                                                   0x1
+#define HWIO_GCC_RPMH_SHRM_INTERFACE_FSM_IN          \
+        in_dword_masked(HWIO_GCC_RPMH_SHRM_INTERFACE_FSM_ADDR, HWIO_GCC_RPMH_SHRM_INTERFACE_FSM_RMSK)
+#define HWIO_GCC_RPMH_SHRM_INTERFACE_FSM_INM(m)      \
+        in_dword_masked(HWIO_GCC_RPMH_SHRM_INTERFACE_FSM_ADDR, m)
+#define HWIO_GCC_RPMH_SHRM_INTERFACE_FSM_FSM_STATE_BMSK                                                        0x1f
+#define HWIO_GCC_RPMH_SHRM_INTERFACE_FSM_FSM_STATE_SHFT                                                         0x0
+
+#define HWIO_GCC_RPMH_IPA_INTERFACE_FSM_ADDR                                                             (GCC_CLK_CTL_REG_REG_BASE      + 0x00038300)
+#define HWIO_GCC_RPMH_IPA_INTERFACE_FSM_PHYS                                                             (GCC_CLK_CTL_REG_REG_BASE_PHYS + 0x00038300)
+#define HWIO_GCC_RPMH_IPA_INTERFACE_FSM_OFFS                                                             (GCC_CLK_CTL_REG_REG_BASE_OFFS + 0x00038300)
+#define HWIO_GCC_RPMH_IPA_INTERFACE_FSM_RMSK                                                                   0x1f
+#define HWIO_GCC_RPMH_IPA_INTERFACE_FSM_ATTR                                                                    0x1
+#define HWIO_GCC_RPMH_IPA_INTERFACE_FSM_IN          \
+        in_dword_masked(HWIO_GCC_RPMH_IPA_INTERFACE_FSM_ADDR, HWIO_GCC_RPMH_IPA_INTERFACE_FSM_RMSK)
+#define HWIO_GCC_RPMH_IPA_INTERFACE_FSM_INM(m)      \
+        in_dword_masked(HWIO_GCC_RPMH_IPA_INTERFACE_FSM_ADDR, m)
+#define HWIO_GCC_RPMH_IPA_INTERFACE_FSM_FSM_STATE_BMSK                                                         0x1f
+#define HWIO_GCC_RPMH_IPA_INTERFACE_FSM_FSM_STATE_SHFT                                                          0x0
+
+#define HWIO_GCC_RPMH_QPIC_INTERFACE_FSM_ADDR                                                            (GCC_CLK_CTL_REG_REG_BASE      + 0x00039300)
+#define HWIO_GCC_RPMH_QPIC_INTERFACE_FSM_PHYS                                                            (GCC_CLK_CTL_REG_REG_BASE_PHYS + 0x00039300)
+#define HWIO_GCC_RPMH_QPIC_INTERFACE_FSM_OFFS                                                            (GCC_CLK_CTL_REG_REG_BASE_OFFS + 0x00039300)
+#define HWIO_GCC_RPMH_QPIC_INTERFACE_FSM_RMSK                                                                  0x1f
+#define HWIO_GCC_RPMH_QPIC_INTERFACE_FSM_ATTR                                                                   0x1
+#define HWIO_GCC_RPMH_QPIC_INTERFACE_FSM_IN          \
+        in_dword_masked(HWIO_GCC_RPMH_QPIC_INTERFACE_FSM_ADDR, HWIO_GCC_RPMH_QPIC_INTERFACE_FSM_RMSK)
+#define HWIO_GCC_RPMH_QPIC_INTERFACE_FSM_INM(m)      \
+        in_dword_masked(HWIO_GCC_RPMH_QPIC_INTERFACE_FSM_ADDR, m)
+#define HWIO_GCC_RPMH_QPIC_INTERFACE_FSM_FSM_STATE_BMSK                                                        0x1f
+#define HWIO_GCC_RPMH_QPIC_INTERFACE_FSM_FSM_STATE_SHFT                                                         0x0
+
+#define HWIO_GCC_RPMH_PKA_INTERFACE_FSM_ADDR                                                             (GCC_CLK_CTL_REG_REG_BASE      + 0x00040300)
+#define HWIO_GCC_RPMH_PKA_INTERFACE_FSM_PHYS                                                             (GCC_CLK_CTL_REG_REG_BASE_PHYS + 0x00040300)
+#define HWIO_GCC_RPMH_PKA_INTERFACE_FSM_OFFS                                                             (GCC_CLK_CTL_REG_REG_BASE_OFFS + 0x00040300)
+#define HWIO_GCC_RPMH_PKA_INTERFACE_FSM_RMSK                                                                   0x1f
+#define HWIO_GCC_RPMH_PKA_INTERFACE_FSM_ATTR                                                                    0x1
+#define HWIO_GCC_RPMH_PKA_INTERFACE_FSM_IN          \
+        in_dword_masked(HWIO_GCC_RPMH_PKA_INTERFACE_FSM_ADDR, HWIO_GCC_RPMH_PKA_INTERFACE_FSM_RMSK)
+#define HWIO_GCC_RPMH_PKA_INTERFACE_FSM_INM(m)      \
+        in_dword_masked(HWIO_GCC_RPMH_PKA_INTERFACE_FSM_ADDR, m)
+#define HWIO_GCC_RPMH_PKA_INTERFACE_FSM_FSM_STATE_BMSK                                                         0x1f
+#define HWIO_GCC_RPMH_PKA_INTERFACE_FSM_FSM_STATE_SHFT                                                          0x0
+
+#define HWIO_GCC_RPMH_DDRMC_INTERFACE_FSM_ADDR                                                           (GCC_CLK_CTL_REG_REG_BASE      + 0x0001f600)
+#define HWIO_GCC_RPMH_DDRMC_INTERFACE_FSM_PHYS                                                           (GCC_CLK_CTL_REG_REG_BASE_PHYS + 0x0001f600)
+#define HWIO_GCC_RPMH_DDRMC_INTERFACE_FSM_OFFS                                                           (GCC_CLK_CTL_REG_REG_BASE_OFFS + 0x0001f600)
+#define HWIO_GCC_RPMH_DDRMC_INTERFACE_FSM_RMSK                                                                 0x1f
+#define HWIO_GCC_RPMH_DDRMC_INTERFACE_FSM_ATTR                                                                  0x1
+#define HWIO_GCC_RPMH_DDRMC_INTERFACE_FSM_IN          \
+        in_dword_masked(HWIO_GCC_RPMH_DDRMC_INTERFACE_FSM_ADDR, HWIO_GCC_RPMH_DDRMC_INTERFACE_FSM_RMSK)
+#define HWIO_GCC_RPMH_DDRMC_INTERFACE_FSM_INM(m)      \
+        in_dword_masked(HWIO_GCC_RPMH_DDRMC_INTERFACE_FSM_ADDR, m)
+#define HWIO_GCC_RPMH_DDRMC_INTERFACE_FSM_FSM_STATE_BMSK                                                       0x1f
+#define HWIO_GCC_RPMH_DDRMC_INTERFACE_FSM_FSM_STATE_SHFT                                                        0x0
+
+#define HWIO_GCC_USB_BOOT_CLOCK_CTL_ADDR                                                                 (GCC_CLK_CTL_REG_REG_BASE      + 0x0006a000)
+#define HWIO_GCC_USB_BOOT_CLOCK_CTL_PHYS                                                                 (GCC_CLK_CTL_REG_REG_BASE_PHYS + 0x0006a000)
+#define HWIO_GCC_USB_BOOT_CLOCK_CTL_OFFS                                                                 (GCC_CLK_CTL_REG_REG_BASE_OFFS + 0x0006a000)
+#define HWIO_GCC_USB_BOOT_CLOCK_CTL_RMSK                                                                        0x1
+#define HWIO_GCC_USB_BOOT_CLOCK_CTL_ATTR                                                                        0x3
+#define HWIO_GCC_USB_BOOT_CLOCK_CTL_IN          \
+        in_dword_masked(HWIO_GCC_USB_BOOT_CLOCK_CTL_ADDR, HWIO_GCC_USB_BOOT_CLOCK_CTL_RMSK)
+#define HWIO_GCC_USB_BOOT_CLOCK_CTL_INM(m)      \
+        in_dword_masked(HWIO_GCC_USB_BOOT_CLOCK_CTL_ADDR, m)
+#define HWIO_GCC_USB_BOOT_CLOCK_CTL_OUT(v)      \
+        out_dword(HWIO_GCC_USB_BOOT_CLOCK_CTL_ADDR,v)
+#define HWIO_GCC_USB_BOOT_CLOCK_CTL_OUTM(m,v) \
+        out_dword_masked_ns(HWIO_GCC_USB_BOOT_CLOCK_CTL_ADDR,m,v,HWIO_GCC_USB_BOOT_CLOCK_CTL_IN)
+#define HWIO_GCC_USB_BOOT_CLOCK_CTL_CLK_ENABLE_BMSK                                                             0x1
+#define HWIO_GCC_USB_BOOT_CLOCK_CTL_CLK_ENABLE_SHFT                                                             0x0
+#define HWIO_GCC_USB_BOOT_CLOCK_CTL_CLK_ENABLE_DISABLE_FVAL                                                     0x0
+#define HWIO_GCC_USB_BOOT_CLOCK_CTL_CLK_ENABLE_ENABLE_FVAL                                                      0x1
+
+#define HWIO_GCC_PCIE_BOOT_CLOCK_CTL_ADDR                                                                (GCC_CLK_CTL_REG_REG_BASE      + 0x0006b000)
+#define HWIO_GCC_PCIE_BOOT_CLOCK_CTL_PHYS                                                                (GCC_CLK_CTL_REG_REG_BASE_PHYS + 0x0006b000)
+#define HWIO_GCC_PCIE_BOOT_CLOCK_CTL_OFFS                                                                (GCC_CLK_CTL_REG_REG_BASE_OFFS + 0x0006b000)
+#define HWIO_GCC_PCIE_BOOT_CLOCK_CTL_RMSK                                                                       0x1
+#define HWIO_GCC_PCIE_BOOT_CLOCK_CTL_ATTR                                                                       0x3
+#define HWIO_GCC_PCIE_BOOT_CLOCK_CTL_IN          \
+        in_dword_masked(HWIO_GCC_PCIE_BOOT_CLOCK_CTL_ADDR, HWIO_GCC_PCIE_BOOT_CLOCK_CTL_RMSK)
+#define HWIO_GCC_PCIE_BOOT_CLOCK_CTL_INM(m)      \
+        in_dword_masked(HWIO_GCC_PCIE_BOOT_CLOCK_CTL_ADDR, m)
+#define HWIO_GCC_PCIE_BOOT_CLOCK_CTL_OUT(v)      \
+        out_dword(HWIO_GCC_PCIE_BOOT_CLOCK_CTL_ADDR,v)
+#define HWIO_GCC_PCIE_BOOT_CLOCK_CTL_OUTM(m,v) \
+        out_dword_masked_ns(HWIO_GCC_PCIE_BOOT_CLOCK_CTL_ADDR,m,v,HWIO_GCC_PCIE_BOOT_CLOCK_CTL_IN)
+#define HWIO_GCC_PCIE_BOOT_CLOCK_CTL_CLK_ENABLE_BMSK                                                            0x1
+#define HWIO_GCC_PCIE_BOOT_CLOCK_CTL_CLK_ENABLE_SHFT                                                            0x0
+#define HWIO_GCC_PCIE_BOOT_CLOCK_CTL_CLK_ENABLE_DISABLE_FVAL                                                    0x0
+#define HWIO_GCC_PCIE_BOOT_CLOCK_CTL_CLK_ENABLE_ENABLE_FVAL                                                     0x1
+
+#define HWIO_GCC_TIC_MODE_APCS_BOOT_ADDR                                                                 (GCC_CLK_CTL_REG_REG_BASE      + 0x0006c000)
+#define HWIO_GCC_TIC_MODE_APCS_BOOT_PHYS                                                                 (GCC_CLK_CTL_REG_REG_BASE_PHYS + 0x0006c000)
+#define HWIO_GCC_TIC_MODE_APCS_BOOT_OFFS                                                                 (GCC_CLK_CTL_REG_REG_BASE_OFFS + 0x0006c000)
+#define HWIO_GCC_TIC_MODE_APCS_BOOT_RMSK                                                                        0x1
+#define HWIO_GCC_TIC_MODE_APCS_BOOT_ATTR                                                                        0x3
+#define HWIO_GCC_TIC_MODE_APCS_BOOT_IN          \
+        in_dword_masked(HWIO_GCC_TIC_MODE_APCS_BOOT_ADDR, HWIO_GCC_TIC_MODE_APCS_BOOT_RMSK)
+#define HWIO_GCC_TIC_MODE_APCS_BOOT_INM(m)      \
+        in_dword_masked(HWIO_GCC_TIC_MODE_APCS_BOOT_ADDR, m)
+#define HWIO_GCC_TIC_MODE_APCS_BOOT_OUT(v)      \
+        out_dword(HWIO_GCC_TIC_MODE_APCS_BOOT_ADDR,v)
+#define HWIO_GCC_TIC_MODE_APCS_BOOT_OUTM(m,v) \
+        out_dword_masked_ns(HWIO_GCC_TIC_MODE_APCS_BOOT_ADDR,m,v,HWIO_GCC_TIC_MODE_APCS_BOOT_IN)
+#define HWIO_GCC_TIC_MODE_APCS_BOOT_APCS_BOOT_IN_TIC_MODE_BMSK                                                  0x1
+#define HWIO_GCC_TIC_MODE_APCS_BOOT_APCS_BOOT_IN_TIC_MODE_SHFT                                                  0x0
+#define HWIO_GCC_TIC_MODE_APCS_BOOT_APCS_BOOT_IN_TIC_MODE_DISABLE_FVAL                                          0x0
+#define HWIO_GCC_TIC_MODE_APCS_BOOT_APCS_BOOT_IN_TIC_MODE_ENABLE_FVAL                                           0x1
+
+#define HWIO_GCC_IPA_GDSC_OVRD_ADDR                                                                      (GCC_CLK_CTL_REG_REG_BASE      + 0x0006d000)
+#define HWIO_GCC_IPA_GDSC_OVRD_PHYS                                                                      (GCC_CLK_CTL_REG_REG_BASE_PHYS + 0x0006d000)
+#define HWIO_GCC_IPA_GDSC_OVRD_OFFS                                                                      (GCC_CLK_CTL_REG_REG_BASE_OFFS + 0x0006d000)
+#define HWIO_GCC_IPA_GDSC_OVRD_RMSK                                                                             0x3
+#define HWIO_GCC_IPA_GDSC_OVRD_ATTR                                                                             0x3
+#define HWIO_GCC_IPA_GDSC_OVRD_IN          \
+        in_dword_masked(HWIO_GCC_IPA_GDSC_OVRD_ADDR, HWIO_GCC_IPA_GDSC_OVRD_RMSK)
+#define HWIO_GCC_IPA_GDSC_OVRD_INM(m)      \
+        in_dword_masked(HWIO_GCC_IPA_GDSC_OVRD_ADDR, m)
+#define HWIO_GCC_IPA_GDSC_OVRD_OUT(v)      \
+        out_dword(HWIO_GCC_IPA_GDSC_OVRD_ADDR,v)
+#define HWIO_GCC_IPA_GDSC_OVRD_OUTM(m,v) \
+        out_dword_masked_ns(HWIO_GCC_IPA_GDSC_OVRD_ADDR,m,v,HWIO_GCC_IPA_GDSC_OVRD_IN)
+#define HWIO_GCC_IPA_GDSC_OVRD_SW_OVERRIDE_BMSK                                                                 0x2
+#define HWIO_GCC_IPA_GDSC_OVRD_SW_OVERRIDE_SHFT                                                                 0x1
+#define HWIO_GCC_IPA_GDSC_OVRD_SW_OVERRIDE_DISABLE_FVAL                                                         0x0
+#define HWIO_GCC_IPA_GDSC_OVRD_SW_OVERRIDE_ENABLE_FVAL                                                          0x1
+#define HWIO_GCC_IPA_GDSC_OVRD_RETAIN_FF_ENABLE_BMSK                                                            0x1
+#define HWIO_GCC_IPA_GDSC_OVRD_RETAIN_FF_ENABLE_SHFT                                                            0x0
+#define HWIO_GCC_IPA_GDSC_OVRD_RETAIN_FF_ENABLE_DISABLE_FVAL                                                    0x0
+#define HWIO_GCC_IPA_GDSC_OVRD_RETAIN_FF_ENABLE_ENABLE_FVAL                                                     0x1
+
+#define HWIO_GCC_USB30_PRIM_GDSC_OVRD_ADDR                                                               (GCC_CLK_CTL_REG_REG_BASE      + 0x0006d004)
+#define HWIO_GCC_USB30_PRIM_GDSC_OVRD_PHYS                                                               (GCC_CLK_CTL_REG_REG_BASE_PHYS + 0x0006d004)
+#define HWIO_GCC_USB30_PRIM_GDSC_OVRD_OFFS                                                               (GCC_CLK_CTL_REG_REG_BASE_OFFS + 0x0006d004)
+#define HWIO_GCC_USB30_PRIM_GDSC_OVRD_RMSK                                                                      0x3
+#define HWIO_GCC_USB30_PRIM_GDSC_OVRD_ATTR                                                                      0x3
+#define HWIO_GCC_USB30_PRIM_GDSC_OVRD_IN          \
+        in_dword_masked(HWIO_GCC_USB30_PRIM_GDSC_OVRD_ADDR, HWIO_GCC_USB30_PRIM_GDSC_OVRD_RMSK)
+#define HWIO_GCC_USB30_PRIM_GDSC_OVRD_INM(m)      \
+        in_dword_masked(HWIO_GCC_USB30_PRIM_GDSC_OVRD_ADDR, m)
+#define HWIO_GCC_USB30_PRIM_GDSC_OVRD_OUT(v)      \
+        out_dword(HWIO_GCC_USB30_PRIM_GDSC_OVRD_ADDR,v)
+#define HWIO_GCC_USB30_PRIM_GDSC_OVRD_OUTM(m,v) \
+        out_dword_masked_ns(HWIO_GCC_USB30_PRIM_GDSC_OVRD_ADDR,m,v,HWIO_GCC_USB30_PRIM_GDSC_OVRD_IN)
+#define HWIO_GCC_USB30_PRIM_GDSC_OVRD_SW_OVERRIDE_BMSK                                                          0x2
+#define HWIO_GCC_USB30_PRIM_GDSC_OVRD_SW_OVERRIDE_SHFT                                                          0x1
+#define HWIO_GCC_USB30_PRIM_GDSC_OVRD_SW_OVERRIDE_DISABLE_FVAL                                                  0x0
+#define HWIO_GCC_USB30_PRIM_GDSC_OVRD_SW_OVERRIDE_ENABLE_FVAL                                                   0x1
+#define HWIO_GCC_USB30_PRIM_GDSC_OVRD_RETAIN_FF_ENABLE_BMSK                                                     0x1
+#define HWIO_GCC_USB30_PRIM_GDSC_OVRD_RETAIN_FF_ENABLE_SHFT                                                     0x0
+#define HWIO_GCC_USB30_PRIM_GDSC_OVRD_RETAIN_FF_ENABLE_DISABLE_FVAL                                             0x0
+#define HWIO_GCC_USB30_PRIM_GDSC_OVRD_RETAIN_FF_ENABLE_ENABLE_FVAL                                              0x1
+
+#define HWIO_GCC_PCIE_0_GDSC_OVRD_ADDR                                                                   (GCC_CLK_CTL_REG_REG_BASE      + 0x0006d008)
+#define HWIO_GCC_PCIE_0_GDSC_OVRD_PHYS                                                                   (GCC_CLK_CTL_REG_REG_BASE_PHYS + 0x0006d008)
+#define HWIO_GCC_PCIE_0_GDSC_OVRD_OFFS                                                                   (GCC_CLK_CTL_REG_REG_BASE_OFFS + 0x0006d008)
+#define HWIO_GCC_PCIE_0_GDSC_OVRD_RMSK                                                                          0x3
+#define HWIO_GCC_PCIE_0_GDSC_OVRD_ATTR                                                                          0x3
+#define HWIO_GCC_PCIE_0_GDSC_OVRD_IN          \
+        in_dword_masked(HWIO_GCC_PCIE_0_GDSC_OVRD_ADDR, HWIO_GCC_PCIE_0_GDSC_OVRD_RMSK)
+#define HWIO_GCC_PCIE_0_GDSC_OVRD_INM(m)      \
+        in_dword_masked(HWIO_GCC_PCIE_0_GDSC_OVRD_ADDR, m)
+#define HWIO_GCC_PCIE_0_GDSC_OVRD_OUT(v)      \
+        out_dword(HWIO_GCC_PCIE_0_GDSC_OVRD_ADDR,v)
+#define HWIO_GCC_PCIE_0_GDSC_OVRD_OUTM(m,v) \
+        out_dword_masked_ns(HWIO_GCC_PCIE_0_GDSC_OVRD_ADDR,m,v,HWIO_GCC_PCIE_0_GDSC_OVRD_IN)
+#define HWIO_GCC_PCIE_0_GDSC_OVRD_SW_OVERRIDE_BMSK                                                              0x2
+#define HWIO_GCC_PCIE_0_GDSC_OVRD_SW_OVERRIDE_SHFT                                                              0x1
+#define HWIO_GCC_PCIE_0_GDSC_OVRD_SW_OVERRIDE_DISABLE_FVAL                                                      0x0
+#define HWIO_GCC_PCIE_0_GDSC_OVRD_SW_OVERRIDE_ENABLE_FVAL                                                       0x1
+#define HWIO_GCC_PCIE_0_GDSC_OVRD_RETAIN_FF_ENABLE_BMSK                                                         0x1
+#define HWIO_GCC_PCIE_0_GDSC_OVRD_RETAIN_FF_ENABLE_SHFT                                                         0x0
+#define HWIO_GCC_PCIE_0_GDSC_OVRD_RETAIN_FF_ENABLE_DISABLE_FVAL                                                 0x0
+#define HWIO_GCC_PCIE_0_GDSC_OVRD_RETAIN_FF_ENABLE_ENABLE_FVAL                                                  0x1
+
+#define HWIO_GCC_DDRSS_GDSC_OVRD_ADDR                                                                    (GCC_CLK_CTL_REG_REG_BASE      + 0x0006d010)
+#define HWIO_GCC_DDRSS_GDSC_OVRD_PHYS                                                                    (GCC_CLK_CTL_REG_REG_BASE_PHYS + 0x0006d010)
+#define HWIO_GCC_DDRSS_GDSC_OVRD_OFFS                                                                    (GCC_CLK_CTL_REG_REG_BASE_OFFS + 0x0006d010)
+#define HWIO_GCC_DDRSS_GDSC_OVRD_RMSK                                                                           0x3
+#define HWIO_GCC_DDRSS_GDSC_OVRD_ATTR                                                                           0x3
+#define HWIO_GCC_DDRSS_GDSC_OVRD_IN          \
+        in_dword_masked(HWIO_GCC_DDRSS_GDSC_OVRD_ADDR, HWIO_GCC_DDRSS_GDSC_OVRD_RMSK)
+#define HWIO_GCC_DDRSS_GDSC_OVRD_INM(m)      \
+        in_dword_masked(HWIO_GCC_DDRSS_GDSC_OVRD_ADDR, m)
+#define HWIO_GCC_DDRSS_GDSC_OVRD_OUT(v)      \
+        out_dword(HWIO_GCC_DDRSS_GDSC_OVRD_ADDR,v)
+#define HWIO_GCC_DDRSS_GDSC_OVRD_OUTM(m,v) \
+        out_dword_masked_ns(HWIO_GCC_DDRSS_GDSC_OVRD_ADDR,m,v,HWIO_GCC_DDRSS_GDSC_OVRD_IN)
+#define HWIO_GCC_DDRSS_GDSC_OVRD_SW_OVERRIDE_BMSK                                                               0x2
+#define HWIO_GCC_DDRSS_GDSC_OVRD_SW_OVERRIDE_SHFT                                                               0x1
+#define HWIO_GCC_DDRSS_GDSC_OVRD_SW_OVERRIDE_DISABLE_FVAL                                                       0x0
+#define HWIO_GCC_DDRSS_GDSC_OVRD_SW_OVERRIDE_ENABLE_FVAL                                                        0x1
+#define HWIO_GCC_DDRSS_GDSC_OVRD_RETAIN_FF_ENABLE_BMSK                                                          0x1
+#define HWIO_GCC_DDRSS_GDSC_OVRD_RETAIN_FF_ENABLE_SHFT                                                          0x0
+#define HWIO_GCC_DDRSS_GDSC_OVRD_RETAIN_FF_ENABLE_DISABLE_FVAL                                                  0x0
+#define HWIO_GCC_DDRSS_GDSC_OVRD_RETAIN_FF_ENABLE_ENABLE_FVAL                                                   0x1
+
+#define HWIO_GCC_GDS_HW_CTRL_SPARE_ADDR                                                                  (GCC_CLK_CTL_REG_REG_BASE      + 0x0006d014)
+#define HWIO_GCC_GDS_HW_CTRL_SPARE_PHYS                                                                  (GCC_CLK_CTL_REG_REG_BASE_PHYS + 0x0006d014)
+#define HWIO_GCC_GDS_HW_CTRL_SPARE_OFFS                                                                  (GCC_CLK_CTL_REG_REG_BASE_OFFS + 0x0006d014)
+#define HWIO_GCC_GDS_HW_CTRL_SPARE_RMSK                                                                        0xff
+#define HWIO_GCC_GDS_HW_CTRL_SPARE_ATTR                                                                         0x3
+#define HWIO_GCC_GDS_HW_CTRL_SPARE_IN          \
+        in_dword_masked(HWIO_GCC_GDS_HW_CTRL_SPARE_ADDR, HWIO_GCC_GDS_HW_CTRL_SPARE_RMSK)
+#define HWIO_GCC_GDS_HW_CTRL_SPARE_INM(m)      \
+        in_dword_masked(HWIO_GCC_GDS_HW_CTRL_SPARE_ADDR, m)
+#define HWIO_GCC_GDS_HW_CTRL_SPARE_OUT(v)      \
+        out_dword(HWIO_GCC_GDS_HW_CTRL_SPARE_ADDR,v)
+#define HWIO_GCC_GDS_HW_CTRL_SPARE_OUTM(m,v) \
+        out_dword_masked_ns(HWIO_GCC_GDS_HW_CTRL_SPARE_ADDR,m,v,HWIO_GCC_GDS_HW_CTRL_SPARE_IN)
+#define HWIO_GCC_GDS_HW_CTRL_SPARE_SPARE_BMSK                                                                  0xff
+#define HWIO_GCC_GDS_HW_CTRL_SPARE_SPARE_SHFT                                                                   0x0
+
+#define HWIO_GCC_ARC_CLK_DIS_ACK_OVRD_ADDR                                                               (GCC_CLK_CTL_REG_REG_BASE      + 0x00001104)
+#define HWIO_GCC_ARC_CLK_DIS_ACK_OVRD_PHYS                                                               (GCC_CLK_CTL_REG_REG_BASE_PHYS + 0x00001104)
+#define HWIO_GCC_ARC_CLK_DIS_ACK_OVRD_OFFS                                                               (GCC_CLK_CTL_REG_REG_BASE_OFFS + 0x00001104)
+#define HWIO_GCC_ARC_CLK_DIS_ACK_OVRD_RMSK                                                                 0x1f001f
+#define HWIO_GCC_ARC_CLK_DIS_ACK_OVRD_ATTR                                                                      0x3
+#define HWIO_GCC_ARC_CLK_DIS_ACK_OVRD_IN          \
+        in_dword_masked(HWIO_GCC_ARC_CLK_DIS_ACK_OVRD_ADDR, HWIO_GCC_ARC_CLK_DIS_ACK_OVRD_RMSK)
+#define HWIO_GCC_ARC_CLK_DIS_ACK_OVRD_INM(m)      \
+        in_dword_masked(HWIO_GCC_ARC_CLK_DIS_ACK_OVRD_ADDR, m)
+#define HWIO_GCC_ARC_CLK_DIS_ACK_OVRD_OUT(v)      \
+        out_dword(HWIO_GCC_ARC_CLK_DIS_ACK_OVRD_ADDR,v)
+#define HWIO_GCC_ARC_CLK_DIS_ACK_OVRD_OUTM(m,v) \
+        out_dword_masked_ns(HWIO_GCC_ARC_CLK_DIS_ACK_OVRD_ADDR,m,v,HWIO_GCC_ARC_CLK_DIS_ACK_OVRD_IN)
+#define HWIO_GCC_ARC_CLK_DIS_ACK_OVRD_DDR_PHY_CX_CLK_DIS_ACK_OVRD_BMSK                                     0x100000
+#define HWIO_GCC_ARC_CLK_DIS_ACK_OVRD_DDR_PHY_CX_CLK_DIS_ACK_OVRD_SHFT                                         0x14
+#define HWIO_GCC_ARC_CLK_DIS_ACK_OVRD_DDR_PHY_CX_CLK_DIS_ACK_OVRD_DISABLE_FVAL                                  0x0
+#define HWIO_GCC_ARC_CLK_DIS_ACK_OVRD_DDR_PHY_CX_CLK_DIS_ACK_OVRD_ENABLE_FVAL                                   0x1
+#define HWIO_GCC_ARC_CLK_DIS_ACK_OVRD_MSS_CX_CLK_DIS_ACK_OVRD_BMSK                                          0x80000
+#define HWIO_GCC_ARC_CLK_DIS_ACK_OVRD_MSS_CX_CLK_DIS_ACK_OVRD_SHFT                                             0x13
+#define HWIO_GCC_ARC_CLK_DIS_ACK_OVRD_MSS_CX_CLK_DIS_ACK_OVRD_DISABLE_FVAL                                      0x0
+#define HWIO_GCC_ARC_CLK_DIS_ACK_OVRD_MSS_CX_CLK_DIS_ACK_OVRD_ENABLE_FVAL                                       0x1
+#define HWIO_GCC_ARC_CLK_DIS_ACK_OVRD_APSS_CX_CLK_DIS_ACK_OVRD_BMSK                                         0x40000
+#define HWIO_GCC_ARC_CLK_DIS_ACK_OVRD_APSS_CX_CLK_DIS_ACK_OVRD_SHFT                                            0x12
+#define HWIO_GCC_ARC_CLK_DIS_ACK_OVRD_APSS_CX_CLK_DIS_ACK_OVRD_DISABLE_FVAL                                     0x0
+#define HWIO_GCC_ARC_CLK_DIS_ACK_OVRD_APSS_CX_CLK_DIS_ACK_OVRD_ENABLE_FVAL                                      0x1
+#define HWIO_GCC_ARC_CLK_DIS_ACK_OVRD_NAV_CX_CLK_DIS_ACK_OVRD_BMSK                                          0x20000
+#define HWIO_GCC_ARC_CLK_DIS_ACK_OVRD_NAV_CX_CLK_DIS_ACK_OVRD_SHFT                                             0x11
+#define HWIO_GCC_ARC_CLK_DIS_ACK_OVRD_NAV_CX_CLK_DIS_ACK_OVRD_DISABLE_FVAL                                      0x0
+#define HWIO_GCC_ARC_CLK_DIS_ACK_OVRD_NAV_CX_CLK_DIS_ACK_OVRD_ENABLE_FVAL                                       0x1
+#define HWIO_GCC_ARC_CLK_DIS_ACK_OVRD_GCC_CX_CLK_DIS_ACK_OVRD_BMSK                                          0x10000
+#define HWIO_GCC_ARC_CLK_DIS_ACK_OVRD_GCC_CX_CLK_DIS_ACK_OVRD_SHFT                                             0x10
+#define HWIO_GCC_ARC_CLK_DIS_ACK_OVRD_GCC_CX_CLK_DIS_ACK_OVRD_DISABLE_FVAL                                      0x0
+#define HWIO_GCC_ARC_CLK_DIS_ACK_OVRD_GCC_CX_CLK_DIS_ACK_OVRD_ENABLE_FVAL                                       0x1
+#define HWIO_GCC_ARC_CLK_DIS_ACK_OVRD_DDR_PHY_MX_CLK_DIS_ACK_OVRD_BMSK                                         0x10
+#define HWIO_GCC_ARC_CLK_DIS_ACK_OVRD_DDR_PHY_MX_CLK_DIS_ACK_OVRD_SHFT                                          0x4
+#define HWIO_GCC_ARC_CLK_DIS_ACK_OVRD_DDR_PHY_MX_CLK_DIS_ACK_OVRD_DISABLE_FVAL                                  0x0
+#define HWIO_GCC_ARC_CLK_DIS_ACK_OVRD_DDR_PHY_MX_CLK_DIS_ACK_OVRD_ENABLE_FVAL                                   0x1
+#define HWIO_GCC_ARC_CLK_DIS_ACK_OVRD_MSS_MX_CLK_DIS_ACK_OVRD_BMSK                                              0x8
+#define HWIO_GCC_ARC_CLK_DIS_ACK_OVRD_MSS_MX_CLK_DIS_ACK_OVRD_SHFT                                              0x3
+#define HWIO_GCC_ARC_CLK_DIS_ACK_OVRD_MSS_MX_CLK_DIS_ACK_OVRD_DISABLE_FVAL                                      0x0
+#define HWIO_GCC_ARC_CLK_DIS_ACK_OVRD_MSS_MX_CLK_DIS_ACK_OVRD_ENABLE_FVAL                                       0x1
+#define HWIO_GCC_ARC_CLK_DIS_ACK_OVRD_APSS_MX_CLK_DIS_ACK_OVRD_BMSK                                             0x4
+#define HWIO_GCC_ARC_CLK_DIS_ACK_OVRD_APSS_MX_CLK_DIS_ACK_OVRD_SHFT                                             0x2
+#define HWIO_GCC_ARC_CLK_DIS_ACK_OVRD_APSS_MX_CLK_DIS_ACK_OVRD_DISABLE_FVAL                                     0x0
+#define HWIO_GCC_ARC_CLK_DIS_ACK_OVRD_APSS_MX_CLK_DIS_ACK_OVRD_ENABLE_FVAL                                      0x1
+#define HWIO_GCC_ARC_CLK_DIS_ACK_OVRD_NAV_MX_CLK_DIS_ACK_OVRD_BMSK                                              0x2
+#define HWIO_GCC_ARC_CLK_DIS_ACK_OVRD_NAV_MX_CLK_DIS_ACK_OVRD_SHFT                                              0x1
+#define HWIO_GCC_ARC_CLK_DIS_ACK_OVRD_NAV_MX_CLK_DIS_ACK_OVRD_DISABLE_FVAL                                      0x0
+#define HWIO_GCC_ARC_CLK_DIS_ACK_OVRD_NAV_MX_CLK_DIS_ACK_OVRD_ENABLE_FVAL                                       0x1
+#define HWIO_GCC_ARC_CLK_DIS_ACK_OVRD_GCC_MX_CLK_DIS_ACK_OVRD_BMSK                                              0x1
+#define HWIO_GCC_ARC_CLK_DIS_ACK_OVRD_GCC_MX_CLK_DIS_ACK_OVRD_SHFT                                              0x0
+#define HWIO_GCC_ARC_CLK_DIS_ACK_OVRD_GCC_MX_CLK_DIS_ACK_OVRD_DISABLE_FVAL                                      0x0
+#define HWIO_GCC_ARC_CLK_DIS_ACK_OVRD_GCC_MX_CLK_DIS_ACK_OVRD_ENABLE_FVAL                                       0x1
+
+#define HWIO_GCC_SPARE0_REG_ADDR                                                                         (GCC_CLK_CTL_REG_REG_BASE      + 0x0006e000)
+#define HWIO_GCC_SPARE0_REG_PHYS                                                                         (GCC_CLK_CTL_REG_REG_BASE_PHYS + 0x0006e000)
+#define HWIO_GCC_SPARE0_REG_OFFS                                                                         (GCC_CLK_CTL_REG_REG_BASE_OFFS + 0x0006e000)
+#define HWIO_GCC_SPARE0_REG_RMSK                                                                         0xffffffff
+#define HWIO_GCC_SPARE0_REG_ATTR                                                                                0x3
+#define HWIO_GCC_SPARE0_REG_IN          \
+        in_dword_masked(HWIO_GCC_SPARE0_REG_ADDR, HWIO_GCC_SPARE0_REG_RMSK)
+#define HWIO_GCC_SPARE0_REG_INM(m)      \
+        in_dword_masked(HWIO_GCC_SPARE0_REG_ADDR, m)
+#define HWIO_GCC_SPARE0_REG_OUT(v)      \
+        out_dword(HWIO_GCC_SPARE0_REG_ADDR,v)
+#define HWIO_GCC_SPARE0_REG_OUTM(m,v) \
+        out_dword_masked_ns(HWIO_GCC_SPARE0_REG_ADDR,m,v,HWIO_GCC_SPARE0_REG_IN)
+#define HWIO_GCC_SPARE0_REG_SPARE_BITS_BMSK                                                              0xffffffff
+#define HWIO_GCC_SPARE0_REG_SPARE_BITS_SHFT                                                                     0x0
+
+#define HWIO_GCC_SPARE1_REG_ADDR                                                                         (GCC_CLK_CTL_REG_REG_BASE      + 0x0006f000)
+#define HWIO_GCC_SPARE1_REG_PHYS                                                                         (GCC_CLK_CTL_REG_REG_BASE_PHYS + 0x0006f000)
+#define HWIO_GCC_SPARE1_REG_OFFS                                                                         (GCC_CLK_CTL_REG_REG_BASE_OFFS + 0x0006f000)
+#define HWIO_GCC_SPARE1_REG_RMSK                                                                         0xffffffff
+#define HWIO_GCC_SPARE1_REG_ATTR                                                                                0x3
+#define HWIO_GCC_SPARE1_REG_IN          \
+        in_dword_masked(HWIO_GCC_SPARE1_REG_ADDR, HWIO_GCC_SPARE1_REG_RMSK)
+#define HWIO_GCC_SPARE1_REG_INM(m)      \
+        in_dword_masked(HWIO_GCC_SPARE1_REG_ADDR, m)
+#define HWIO_GCC_SPARE1_REG_OUT(v)      \
+        out_dword(HWIO_GCC_SPARE1_REG_ADDR,v)
+#define HWIO_GCC_SPARE1_REG_OUTM(m,v) \
+        out_dword_masked_ns(HWIO_GCC_SPARE1_REG_ADDR,m,v,HWIO_GCC_SPARE1_REG_IN)
+#define HWIO_GCC_SPARE1_REG_SPARE_BITS_BMSK                                                              0xffffffff
+#define HWIO_GCC_SPARE1_REG_SPARE_BITS_SHFT                                                                     0x0
+
+#define HWIO_GCC_SPARE2_REG_ADDR                                                                         (GCC_CLK_CTL_REG_REG_BASE      + 0x00070000)
+#define HWIO_GCC_SPARE2_REG_PHYS                                                                         (GCC_CLK_CTL_REG_REG_BASE_PHYS + 0x00070000)
+#define HWIO_GCC_SPARE2_REG_OFFS                                                                         (GCC_CLK_CTL_REG_REG_BASE_OFFS + 0x00070000)
+#define HWIO_GCC_SPARE2_REG_RMSK                                                                         0xffffffff
+#define HWIO_GCC_SPARE2_REG_ATTR                                                                                0x3
+#define HWIO_GCC_SPARE2_REG_IN          \
+        in_dword_masked(HWIO_GCC_SPARE2_REG_ADDR, HWIO_GCC_SPARE2_REG_RMSK)
+#define HWIO_GCC_SPARE2_REG_INM(m)      \
+        in_dword_masked(HWIO_GCC_SPARE2_REG_ADDR, m)
+#define HWIO_GCC_SPARE2_REG_OUT(v)      \
+        out_dword(HWIO_GCC_SPARE2_REG_ADDR,v)
+#define HWIO_GCC_SPARE2_REG_OUTM(m,v) \
+        out_dword_masked_ns(HWIO_GCC_SPARE2_REG_ADDR,m,v,HWIO_GCC_SPARE2_REG_IN)
+#define HWIO_GCC_SPARE2_REG_SPARE_BITS_BMSK                                                              0xffffffff
+#define HWIO_GCC_SPARE2_REG_SPARE_BITS_SHFT                                                                     0x0
+
+#define HWIO_GCC_SPARE3_REG_ADDR                                                                         (GCC_CLK_CTL_REG_REG_BASE      + 0x00071000)
+#define HWIO_GCC_SPARE3_REG_PHYS                                                                         (GCC_CLK_CTL_REG_REG_BASE_PHYS + 0x00071000)
+#define HWIO_GCC_SPARE3_REG_OFFS                                                                         (GCC_CLK_CTL_REG_REG_BASE_OFFS + 0x00071000)
+#define HWIO_GCC_SPARE3_REG_RMSK                                                                         0xffffffff
+#define HWIO_GCC_SPARE3_REG_ATTR                                                                                0x3
+#define HWIO_GCC_SPARE3_REG_IN          \
+        in_dword_masked(HWIO_GCC_SPARE3_REG_ADDR, HWIO_GCC_SPARE3_REG_RMSK)
+#define HWIO_GCC_SPARE3_REG_INM(m)      \
+        in_dword_masked(HWIO_GCC_SPARE3_REG_ADDR, m)
+#define HWIO_GCC_SPARE3_REG_OUT(v)      \
+        out_dword(HWIO_GCC_SPARE3_REG_ADDR,v)
+#define HWIO_GCC_SPARE3_REG_OUTM(m,v) \
+        out_dword_masked_ns(HWIO_GCC_SPARE3_REG_ADDR,m,v,HWIO_GCC_SPARE3_REG_IN)
+#define HWIO_GCC_SPARE3_REG_SPARE_BITS_BMSK                                                              0xffffffff
+#define HWIO_GCC_SPARE3_REG_SPARE_BITS_SHFT                                                                     0x0
+
+#define HWIO_GCC_RAW_SLEEP_CLK_CTRL_ADDR                                                                 (GCC_CLK_CTL_REG_REG_BASE      + 0x00072000)
+#define HWIO_GCC_RAW_SLEEP_CLK_CTRL_PHYS                                                                 (GCC_CLK_CTL_REG_REG_BASE_PHYS + 0x00072000)
+#define HWIO_GCC_RAW_SLEEP_CLK_CTRL_OFFS                                                                 (GCC_CLK_CTL_REG_REG_BASE_OFFS + 0x00072000)
+#define HWIO_GCC_RAW_SLEEP_CLK_CTRL_RMSK                                                                        0x1
+#define HWIO_GCC_RAW_SLEEP_CLK_CTRL_ATTR                                                                        0x3
+#define HWIO_GCC_RAW_SLEEP_CLK_CTRL_IN          \
+        in_dword_masked(HWIO_GCC_RAW_SLEEP_CLK_CTRL_ADDR, HWIO_GCC_RAW_SLEEP_CLK_CTRL_RMSK)
+#define HWIO_GCC_RAW_SLEEP_CLK_CTRL_INM(m)      \
+        in_dword_masked(HWIO_GCC_RAW_SLEEP_CLK_CTRL_ADDR, m)
+#define HWIO_GCC_RAW_SLEEP_CLK_CTRL_OUT(v)      \
+        out_dword(HWIO_GCC_RAW_SLEEP_CLK_CTRL_ADDR,v)
+#define HWIO_GCC_RAW_SLEEP_CLK_CTRL_OUTM(m,v) \
+        out_dword_masked_ns(HWIO_GCC_RAW_SLEEP_CLK_CTRL_ADDR,m,v,HWIO_GCC_RAW_SLEEP_CLK_CTRL_IN)
+#define HWIO_GCC_RAW_SLEEP_CLK_CTRL_GATING_DISABLE_BMSK                                                         0x1
+#define HWIO_GCC_RAW_SLEEP_CLK_CTRL_GATING_DISABLE_SHFT                                                         0x0
+#define HWIO_GCC_RAW_SLEEP_CLK_CTRL_GATING_DISABLE_ENABLE_FVAL                                                  0x0
+#define HWIO_GCC_RAW_SLEEP_CLK_CTRL_GATING_DISABLE_DISABLE_FVAL                                                 0x1
+
+#define HWIO_GCC_TZ_VOTE_AGGRE_NOC_MMU_TBU1_CLK_ADDR                                                     (GCC_CLK_CTL_REG_REG_BASE      + 0x00073000)
+#define HWIO_GCC_TZ_VOTE_AGGRE_NOC_MMU_TBU1_CLK_PHYS                                                     (GCC_CLK_CTL_REG_REG_BASE_PHYS + 0x00073000)
+#define HWIO_GCC_TZ_VOTE_AGGRE_NOC_MMU_TBU1_CLK_OFFS                                                     (GCC_CLK_CTL_REG_REG_BASE_OFFS + 0x00073000)
+#define HWIO_GCC_TZ_VOTE_AGGRE_NOC_MMU_TBU1_CLK_RMSK                                                     0x80000001
+#define HWIO_GCC_TZ_VOTE_AGGRE_NOC_MMU_TBU1_CLK_ATTR                                                            0x3
+#define HWIO_GCC_TZ_VOTE_AGGRE_NOC_MMU_TBU1_CLK_IN          \
+        in_dword_masked(HWIO_GCC_TZ_VOTE_AGGRE_NOC_MMU_TBU1_CLK_ADDR, HWIO_GCC_TZ_VOTE_AGGRE_NOC_MMU_TBU1_CLK_RMSK)
+#define HWIO_GCC_TZ_VOTE_AGGRE_NOC_MMU_TBU1_CLK_INM(m)      \
+        in_dword_masked(HWIO_GCC_TZ_VOTE_AGGRE_NOC_MMU_TBU1_CLK_ADDR, m)
+#define HWIO_GCC_TZ_VOTE_AGGRE_NOC_MMU_TBU1_CLK_OUT(v)      \
+        out_dword(HWIO_GCC_TZ_VOTE_AGGRE_NOC_MMU_TBU1_CLK_ADDR,v)
+#define HWIO_GCC_TZ_VOTE_AGGRE_NOC_MMU_TBU1_CLK_OUTM(m,v) \
+        out_dword_masked_ns(HWIO_GCC_TZ_VOTE_AGGRE_NOC_MMU_TBU1_CLK_ADDR,m,v,HWIO_GCC_TZ_VOTE_AGGRE_NOC_MMU_TBU1_CLK_IN)
+#define HWIO_GCC_TZ_VOTE_AGGRE_NOC_MMU_TBU1_CLK_CLK_OFF_BMSK                                             0x80000000
+#define HWIO_GCC_TZ_VOTE_AGGRE_NOC_MMU_TBU1_CLK_CLK_OFF_SHFT                                                   0x1f
+#define HWIO_GCC_TZ_VOTE_AGGRE_NOC_MMU_TBU1_CLK_CLK_ENABLE_BMSK                                                 0x1
+#define HWIO_GCC_TZ_VOTE_AGGRE_NOC_MMU_TBU1_CLK_CLK_ENABLE_SHFT                                                 0x0
+#define HWIO_GCC_TZ_VOTE_AGGRE_NOC_MMU_TBU1_CLK_CLK_ENABLE_DISABLE_FVAL                                         0x0
+#define HWIO_GCC_TZ_VOTE_AGGRE_NOC_MMU_TBU1_CLK_CLK_ENABLE_ENABLE_FVAL                                          0x1
+
+#define HWIO_GCC_TZ_VOTE_AGGRE_NOC_MMU_TBU2_CLK_ADDR                                                     (GCC_CLK_CTL_REG_REG_BASE      + 0x00073004)
+#define HWIO_GCC_TZ_VOTE_AGGRE_NOC_MMU_TBU2_CLK_PHYS                                                     (GCC_CLK_CTL_REG_REG_BASE_PHYS + 0x00073004)
+#define HWIO_GCC_TZ_VOTE_AGGRE_NOC_MMU_TBU2_CLK_OFFS                                                     (GCC_CLK_CTL_REG_REG_BASE_OFFS + 0x00073004)
+#define HWIO_GCC_TZ_VOTE_AGGRE_NOC_MMU_TBU2_CLK_RMSK                                                     0x80000001
+#define HWIO_GCC_TZ_VOTE_AGGRE_NOC_MMU_TBU2_CLK_ATTR                                                            0x3
+#define HWIO_GCC_TZ_VOTE_AGGRE_NOC_MMU_TBU2_CLK_IN          \
+        in_dword_masked(HWIO_GCC_TZ_VOTE_AGGRE_NOC_MMU_TBU2_CLK_ADDR, HWIO_GCC_TZ_VOTE_AGGRE_NOC_MMU_TBU2_CLK_RMSK)
+#define HWIO_GCC_TZ_VOTE_AGGRE_NOC_MMU_TBU2_CLK_INM(m)      \
+        in_dword_masked(HWIO_GCC_TZ_VOTE_AGGRE_NOC_MMU_TBU2_CLK_ADDR, m)
+#define HWIO_GCC_TZ_VOTE_AGGRE_NOC_MMU_TBU2_CLK_OUT(v)      \
+        out_dword(HWIO_GCC_TZ_VOTE_AGGRE_NOC_MMU_TBU2_CLK_ADDR,v)
+#define HWIO_GCC_TZ_VOTE_AGGRE_NOC_MMU_TBU2_CLK_OUTM(m,v) \
+        out_dword_masked_ns(HWIO_GCC_TZ_VOTE_AGGRE_NOC_MMU_TBU2_CLK_ADDR,m,v,HWIO_GCC_TZ_VOTE_AGGRE_NOC_MMU_TBU2_CLK_IN)
+#define HWIO_GCC_TZ_VOTE_AGGRE_NOC_MMU_TBU2_CLK_CLK_OFF_BMSK                                             0x80000000
+#define HWIO_GCC_TZ_VOTE_AGGRE_NOC_MMU_TBU2_CLK_CLK_OFF_SHFT                                                   0x1f
+#define HWIO_GCC_TZ_VOTE_AGGRE_NOC_MMU_TBU2_CLK_CLK_ENABLE_BMSK                                                 0x1
+#define HWIO_GCC_TZ_VOTE_AGGRE_NOC_MMU_TBU2_CLK_CLK_ENABLE_SHFT                                                 0x0
+#define HWIO_GCC_TZ_VOTE_AGGRE_NOC_MMU_TBU2_CLK_CLK_ENABLE_DISABLE_FVAL                                         0x0
+#define HWIO_GCC_TZ_VOTE_AGGRE_NOC_MMU_TBU2_CLK_CLK_ENABLE_ENABLE_FVAL                                          0x1
+
+#define HWIO_GCC_TZ_VOTE_ALL_SMMU_MMU_CLK_ADDR                                                           (GCC_CLK_CTL_REG_REG_BASE      + 0x00073008)
+#define HWIO_GCC_TZ_VOTE_ALL_SMMU_MMU_CLK_PHYS                                                           (GCC_CLK_CTL_REG_REG_BASE_PHYS + 0x00073008)
+#define HWIO_GCC_TZ_VOTE_ALL_SMMU_MMU_CLK_OFFS                                                           (GCC_CLK_CTL_REG_REG_BASE_OFFS + 0x00073008)
+#define HWIO_GCC_TZ_VOTE_ALL_SMMU_MMU_CLK_RMSK                                                           0x80000001
+#define HWIO_GCC_TZ_VOTE_ALL_SMMU_MMU_CLK_ATTR                                                                  0x3
+#define HWIO_GCC_TZ_VOTE_ALL_SMMU_MMU_CLK_IN          \
+        in_dword_masked(HWIO_GCC_TZ_VOTE_ALL_SMMU_MMU_CLK_ADDR, HWIO_GCC_TZ_VOTE_ALL_SMMU_MMU_CLK_RMSK)
+#define HWIO_GCC_TZ_VOTE_ALL_SMMU_MMU_CLK_INM(m)      \
+        in_dword_masked(HWIO_GCC_TZ_VOTE_ALL_SMMU_MMU_CLK_ADDR, m)
+#define HWIO_GCC_TZ_VOTE_ALL_SMMU_MMU_CLK_OUT(v)      \
+        out_dword(HWIO_GCC_TZ_VOTE_ALL_SMMU_MMU_CLK_ADDR,v)
+#define HWIO_GCC_TZ_VOTE_ALL_SMMU_MMU_CLK_OUTM(m,v) \
+        out_dword_masked_ns(HWIO_GCC_TZ_VOTE_ALL_SMMU_MMU_CLK_ADDR,m,v,HWIO_GCC_TZ_VOTE_ALL_SMMU_MMU_CLK_IN)
+#define HWIO_GCC_TZ_VOTE_ALL_SMMU_MMU_CLK_CLK_OFF_BMSK                                                   0x80000000
+#define HWIO_GCC_TZ_VOTE_ALL_SMMU_MMU_CLK_CLK_OFF_SHFT                                                         0x1f
+#define HWIO_GCC_TZ_VOTE_ALL_SMMU_MMU_CLK_CLK_ENABLE_BMSK                                                       0x1
+#define HWIO_GCC_TZ_VOTE_ALL_SMMU_MMU_CLK_CLK_ENABLE_SHFT                                                       0x0
+#define HWIO_GCC_TZ_VOTE_ALL_SMMU_MMU_CLK_CLK_ENABLE_DISABLE_FVAL                                               0x0
+#define HWIO_GCC_TZ_VOTE_ALL_SMMU_MMU_CLK_CLK_ENABLE_ENABLE_FVAL                                                0x1
+
+#define HWIO_GCC_TZ_VOTE_MMU_TCU_CLK_ADDR                                                                (GCC_CLK_CTL_REG_REG_BASE      + 0x0007300c)
+#define HWIO_GCC_TZ_VOTE_MMU_TCU_CLK_PHYS                                                                (GCC_CLK_CTL_REG_REG_BASE_PHYS + 0x0007300c)
+#define HWIO_GCC_TZ_VOTE_MMU_TCU_CLK_OFFS                                                                (GCC_CLK_CTL_REG_REG_BASE_OFFS + 0x0007300c)
+#define HWIO_GCC_TZ_VOTE_MMU_TCU_CLK_RMSK                                                                0x80000001
+#define HWIO_GCC_TZ_VOTE_MMU_TCU_CLK_ATTR                                                                       0x3
+#define HWIO_GCC_TZ_VOTE_MMU_TCU_CLK_IN          \
+        in_dword_masked(HWIO_GCC_TZ_VOTE_MMU_TCU_CLK_ADDR, HWIO_GCC_TZ_VOTE_MMU_TCU_CLK_RMSK)
+#define HWIO_GCC_TZ_VOTE_MMU_TCU_CLK_INM(m)      \
+        in_dword_masked(HWIO_GCC_TZ_VOTE_MMU_TCU_CLK_ADDR, m)
+#define HWIO_GCC_TZ_VOTE_MMU_TCU_CLK_OUT(v)      \
+        out_dword(HWIO_GCC_TZ_VOTE_MMU_TCU_CLK_ADDR,v)
+#define HWIO_GCC_TZ_VOTE_MMU_TCU_CLK_OUTM(m,v) \
+        out_dword_masked_ns(HWIO_GCC_TZ_VOTE_MMU_TCU_CLK_ADDR,m,v,HWIO_GCC_TZ_VOTE_MMU_TCU_CLK_IN)
+#define HWIO_GCC_TZ_VOTE_MMU_TCU_CLK_CLK_OFF_BMSK                                                        0x80000000
+#define HWIO_GCC_TZ_VOTE_MMU_TCU_CLK_CLK_OFF_SHFT                                                              0x1f
+#define HWIO_GCC_TZ_VOTE_MMU_TCU_CLK_CLK_ENABLE_BMSK                                                            0x1
+#define HWIO_GCC_TZ_VOTE_MMU_TCU_CLK_CLK_ENABLE_SHFT                                                            0x0
+#define HWIO_GCC_TZ_VOTE_MMU_TCU_CLK_CLK_ENABLE_DISABLE_FVAL                                                    0x0
+#define HWIO_GCC_TZ_VOTE_MMU_TCU_CLK_CLK_ENABLE_ENABLE_FVAL                                                     0x1
+
+#define HWIO_GCC_HYP_VOTE_AGGRE_NOC_MMU_TBU1_CLK_ADDR                                                    (GCC_CLK_CTL_REG_REG_BASE      + 0x00074000)
+#define HWIO_GCC_HYP_VOTE_AGGRE_NOC_MMU_TBU1_CLK_PHYS                                                    (GCC_CLK_CTL_REG_REG_BASE_PHYS + 0x00074000)
+#define HWIO_GCC_HYP_VOTE_AGGRE_NOC_MMU_TBU1_CLK_OFFS                                                    (GCC_CLK_CTL_REG_REG_BASE_OFFS + 0x00074000)
+#define HWIO_GCC_HYP_VOTE_AGGRE_NOC_MMU_TBU1_CLK_RMSK                                                    0x80000001
+#define HWIO_GCC_HYP_VOTE_AGGRE_NOC_MMU_TBU1_CLK_ATTR                                                           0x3
+#define HWIO_GCC_HYP_VOTE_AGGRE_NOC_MMU_TBU1_CLK_IN          \
+        in_dword_masked(HWIO_GCC_HYP_VOTE_AGGRE_NOC_MMU_TBU1_CLK_ADDR, HWIO_GCC_HYP_VOTE_AGGRE_NOC_MMU_TBU1_CLK_RMSK)
+#define HWIO_GCC_HYP_VOTE_AGGRE_NOC_MMU_TBU1_CLK_INM(m)      \
+        in_dword_masked(HWIO_GCC_HYP_VOTE_AGGRE_NOC_MMU_TBU1_CLK_ADDR, m)
+#define HWIO_GCC_HYP_VOTE_AGGRE_NOC_MMU_TBU1_CLK_OUT(v)      \
+        out_dword(HWIO_GCC_HYP_VOTE_AGGRE_NOC_MMU_TBU1_CLK_ADDR,v)
+#define HWIO_GCC_HYP_VOTE_AGGRE_NOC_MMU_TBU1_CLK_OUTM(m,v) \
+        out_dword_masked_ns(HWIO_GCC_HYP_VOTE_AGGRE_NOC_MMU_TBU1_CLK_ADDR,m,v,HWIO_GCC_HYP_VOTE_AGGRE_NOC_MMU_TBU1_CLK_IN)
+#define HWIO_GCC_HYP_VOTE_AGGRE_NOC_MMU_TBU1_CLK_CLK_OFF_BMSK                                            0x80000000
+#define HWIO_GCC_HYP_VOTE_AGGRE_NOC_MMU_TBU1_CLK_CLK_OFF_SHFT                                                  0x1f
+#define HWIO_GCC_HYP_VOTE_AGGRE_NOC_MMU_TBU1_CLK_CLK_ENABLE_BMSK                                                0x1
+#define HWIO_GCC_HYP_VOTE_AGGRE_NOC_MMU_TBU1_CLK_CLK_ENABLE_SHFT                                                0x0
+#define HWIO_GCC_HYP_VOTE_AGGRE_NOC_MMU_TBU1_CLK_CLK_ENABLE_DISABLE_FVAL                                        0x0
+#define HWIO_GCC_HYP_VOTE_AGGRE_NOC_MMU_TBU1_CLK_CLK_ENABLE_ENABLE_FVAL                                         0x1
+
+#define HWIO_GCC_HYP_VOTE_AGGRE_NOC_MMU_TBU2_CLK_ADDR                                                    (GCC_CLK_CTL_REG_REG_BASE      + 0x00074004)
+#define HWIO_GCC_HYP_VOTE_AGGRE_NOC_MMU_TBU2_CLK_PHYS                                                    (GCC_CLK_CTL_REG_REG_BASE_PHYS + 0x00074004)
+#define HWIO_GCC_HYP_VOTE_AGGRE_NOC_MMU_TBU2_CLK_OFFS                                                    (GCC_CLK_CTL_REG_REG_BASE_OFFS + 0x00074004)
+#define HWIO_GCC_HYP_VOTE_AGGRE_NOC_MMU_TBU2_CLK_RMSK                                                    0x80000001
+#define HWIO_GCC_HYP_VOTE_AGGRE_NOC_MMU_TBU2_CLK_ATTR                                                           0x3
+#define HWIO_GCC_HYP_VOTE_AGGRE_NOC_MMU_TBU2_CLK_IN          \
+        in_dword_masked(HWIO_GCC_HYP_VOTE_AGGRE_NOC_MMU_TBU2_CLK_ADDR, HWIO_GCC_HYP_VOTE_AGGRE_NOC_MMU_TBU2_CLK_RMSK)
+#define HWIO_GCC_HYP_VOTE_AGGRE_NOC_MMU_TBU2_CLK_INM(m)      \
+        in_dword_masked(HWIO_GCC_HYP_VOTE_AGGRE_NOC_MMU_TBU2_CLK_ADDR, m)
+#define HWIO_GCC_HYP_VOTE_AGGRE_NOC_MMU_TBU2_CLK_OUT(v)      \
+        out_dword(HWIO_GCC_HYP_VOTE_AGGRE_NOC_MMU_TBU2_CLK_ADDR,v)
+#define HWIO_GCC_HYP_VOTE_AGGRE_NOC_MMU_TBU2_CLK_OUTM(m,v) \
+        out_dword_masked_ns(HWIO_GCC_HYP_VOTE_AGGRE_NOC_MMU_TBU2_CLK_ADDR,m,v,HWIO_GCC_HYP_VOTE_AGGRE_NOC_MMU_TBU2_CLK_IN)
+#define HWIO_GCC_HYP_VOTE_AGGRE_NOC_MMU_TBU2_CLK_CLK_OFF_BMSK                                            0x80000000
+#define HWIO_GCC_HYP_VOTE_AGGRE_NOC_MMU_TBU2_CLK_CLK_OFF_SHFT                                                  0x1f
+#define HWIO_GCC_HYP_VOTE_AGGRE_NOC_MMU_TBU2_CLK_CLK_ENABLE_BMSK                                                0x1
+#define HWIO_GCC_HYP_VOTE_AGGRE_NOC_MMU_TBU2_CLK_CLK_ENABLE_SHFT                                                0x0
+#define HWIO_GCC_HYP_VOTE_AGGRE_NOC_MMU_TBU2_CLK_CLK_ENABLE_DISABLE_FVAL                                        0x0
+#define HWIO_GCC_HYP_VOTE_AGGRE_NOC_MMU_TBU2_CLK_CLK_ENABLE_ENABLE_FVAL                                         0x1
+
+#define HWIO_GCC_HYP_VOTE_ALL_SMMU_MMU_CLK_ADDR                                                          (GCC_CLK_CTL_REG_REG_BASE      + 0x00074008)
+#define HWIO_GCC_HYP_VOTE_ALL_SMMU_MMU_CLK_PHYS                                                          (GCC_CLK_CTL_REG_REG_BASE_PHYS + 0x00074008)
+#define HWIO_GCC_HYP_VOTE_ALL_SMMU_MMU_CLK_OFFS                                                          (GCC_CLK_CTL_REG_REG_BASE_OFFS + 0x00074008)
+#define HWIO_GCC_HYP_VOTE_ALL_SMMU_MMU_CLK_RMSK                                                          0x80000001
+#define HWIO_GCC_HYP_VOTE_ALL_SMMU_MMU_CLK_ATTR                                                                 0x3
+#define HWIO_GCC_HYP_VOTE_ALL_SMMU_MMU_CLK_IN          \
+        in_dword_masked(HWIO_GCC_HYP_VOTE_ALL_SMMU_MMU_CLK_ADDR, HWIO_GCC_HYP_VOTE_ALL_SMMU_MMU_CLK_RMSK)
+#define HWIO_GCC_HYP_VOTE_ALL_SMMU_MMU_CLK_INM(m)      \
+        in_dword_masked(HWIO_GCC_HYP_VOTE_ALL_SMMU_MMU_CLK_ADDR, m)
+#define HWIO_GCC_HYP_VOTE_ALL_SMMU_MMU_CLK_OUT(v)      \
+        out_dword(HWIO_GCC_HYP_VOTE_ALL_SMMU_MMU_CLK_ADDR,v)
+#define HWIO_GCC_HYP_VOTE_ALL_SMMU_MMU_CLK_OUTM(m,v) \
+        out_dword_masked_ns(HWIO_GCC_HYP_VOTE_ALL_SMMU_MMU_CLK_ADDR,m,v,HWIO_GCC_HYP_VOTE_ALL_SMMU_MMU_CLK_IN)
+#define HWIO_GCC_HYP_VOTE_ALL_SMMU_MMU_CLK_CLK_OFF_BMSK                                                  0x80000000
+#define HWIO_GCC_HYP_VOTE_ALL_SMMU_MMU_CLK_CLK_OFF_SHFT                                                        0x1f
+#define HWIO_GCC_HYP_VOTE_ALL_SMMU_MMU_CLK_CLK_ENABLE_BMSK                                                      0x1
+#define HWIO_GCC_HYP_VOTE_ALL_SMMU_MMU_CLK_CLK_ENABLE_SHFT                                                      0x0
+#define HWIO_GCC_HYP_VOTE_ALL_SMMU_MMU_CLK_CLK_ENABLE_DISABLE_FVAL                                              0x0
+#define HWIO_GCC_HYP_VOTE_ALL_SMMU_MMU_CLK_CLK_ENABLE_ENABLE_FVAL                                               0x1
+
+#define HWIO_GCC_HYP_VOTE_MMU_TCU_CLK_ADDR                                                               (GCC_CLK_CTL_REG_REG_BASE      + 0x0007400c)
+#define HWIO_GCC_HYP_VOTE_MMU_TCU_CLK_PHYS                                                               (GCC_CLK_CTL_REG_REG_BASE_PHYS + 0x0007400c)
+#define HWIO_GCC_HYP_VOTE_MMU_TCU_CLK_OFFS                                                               (GCC_CLK_CTL_REG_REG_BASE_OFFS + 0x0007400c)
+#define HWIO_GCC_HYP_VOTE_MMU_TCU_CLK_RMSK                                                               0x80000001
+#define HWIO_GCC_HYP_VOTE_MMU_TCU_CLK_ATTR                                                                      0x3
+#define HWIO_GCC_HYP_VOTE_MMU_TCU_CLK_IN          \
+        in_dword_masked(HWIO_GCC_HYP_VOTE_MMU_TCU_CLK_ADDR, HWIO_GCC_HYP_VOTE_MMU_TCU_CLK_RMSK)
+#define HWIO_GCC_HYP_VOTE_MMU_TCU_CLK_INM(m)      \
+        in_dword_masked(HWIO_GCC_HYP_VOTE_MMU_TCU_CLK_ADDR, m)
+#define HWIO_GCC_HYP_VOTE_MMU_TCU_CLK_OUT(v)      \
+        out_dword(HWIO_GCC_HYP_VOTE_MMU_TCU_CLK_ADDR,v)
+#define HWIO_GCC_HYP_VOTE_MMU_TCU_CLK_OUTM(m,v) \
+        out_dword_masked_ns(HWIO_GCC_HYP_VOTE_MMU_TCU_CLK_ADDR,m,v,HWIO_GCC_HYP_VOTE_MMU_TCU_CLK_IN)
+#define HWIO_GCC_HYP_VOTE_MMU_TCU_CLK_CLK_OFF_BMSK                                                       0x80000000
+#define HWIO_GCC_HYP_VOTE_MMU_TCU_CLK_CLK_OFF_SHFT                                                             0x1f
+#define HWIO_GCC_HYP_VOTE_MMU_TCU_CLK_CLK_ENABLE_BMSK                                                           0x1
+#define HWIO_GCC_HYP_VOTE_MMU_TCU_CLK_CLK_ENABLE_SHFT                                                           0x0
+#define HWIO_GCC_HYP_VOTE_MMU_TCU_CLK_CLK_ENABLE_DISABLE_FVAL                                                   0x0
+#define HWIO_GCC_HYP_VOTE_MMU_TCU_CLK_CLK_ENABLE_ENABLE_FVAL                                                    0x1
+
+#define HWIO_GCC_HLOS1_VOTE_AGGRE_NOC_MMU_TBU1_CLK_ADDR                                                  (GCC_CLK_CTL_REG_REG_BASE      + 0x00075000)
+#define HWIO_GCC_HLOS1_VOTE_AGGRE_NOC_MMU_TBU1_CLK_PHYS                                                  (GCC_CLK_CTL_REG_REG_BASE_PHYS + 0x00075000)
+#define HWIO_GCC_HLOS1_VOTE_AGGRE_NOC_MMU_TBU1_CLK_OFFS                                                  (GCC_CLK_CTL_REG_REG_BASE_OFFS + 0x00075000)
+#define HWIO_GCC_HLOS1_VOTE_AGGRE_NOC_MMU_TBU1_CLK_RMSK                                                  0x80000001
+#define HWIO_GCC_HLOS1_VOTE_AGGRE_NOC_MMU_TBU1_CLK_ATTR                                                         0x3
+#define HWIO_GCC_HLOS1_VOTE_AGGRE_NOC_MMU_TBU1_CLK_IN          \
+        in_dword_masked(HWIO_GCC_HLOS1_VOTE_AGGRE_NOC_MMU_TBU1_CLK_ADDR, HWIO_GCC_HLOS1_VOTE_AGGRE_NOC_MMU_TBU1_CLK_RMSK)
+#define HWIO_GCC_HLOS1_VOTE_AGGRE_NOC_MMU_TBU1_CLK_INM(m)      \
+        in_dword_masked(HWIO_GCC_HLOS1_VOTE_AGGRE_NOC_MMU_TBU1_CLK_ADDR, m)
+#define HWIO_GCC_HLOS1_VOTE_AGGRE_NOC_MMU_TBU1_CLK_OUT(v)      \
+        out_dword(HWIO_GCC_HLOS1_VOTE_AGGRE_NOC_MMU_TBU1_CLK_ADDR,v)
+#define HWIO_GCC_HLOS1_VOTE_AGGRE_NOC_MMU_TBU1_CLK_OUTM(m,v) \
+        out_dword_masked_ns(HWIO_GCC_HLOS1_VOTE_AGGRE_NOC_MMU_TBU1_CLK_ADDR,m,v,HWIO_GCC_HLOS1_VOTE_AGGRE_NOC_MMU_TBU1_CLK_IN)
+#define HWIO_GCC_HLOS1_VOTE_AGGRE_NOC_MMU_TBU1_CLK_CLK_OFF_BMSK                                          0x80000000
+#define HWIO_GCC_HLOS1_VOTE_AGGRE_NOC_MMU_TBU1_CLK_CLK_OFF_SHFT                                                0x1f
+#define HWIO_GCC_HLOS1_VOTE_AGGRE_NOC_MMU_TBU1_CLK_CLK_ENABLE_BMSK                                              0x1
+#define HWIO_GCC_HLOS1_VOTE_AGGRE_NOC_MMU_TBU1_CLK_CLK_ENABLE_SHFT                                              0x0
+#define HWIO_GCC_HLOS1_VOTE_AGGRE_NOC_MMU_TBU1_CLK_CLK_ENABLE_DISABLE_FVAL                                      0x0
+#define HWIO_GCC_HLOS1_VOTE_AGGRE_NOC_MMU_TBU1_CLK_CLK_ENABLE_ENABLE_FVAL                                       0x1
+
+#define HWIO_GCC_HLOS1_VOTE_AGGRE_NOC_MMU_TBU2_CLK_ADDR                                                  (GCC_CLK_CTL_REG_REG_BASE      + 0x00075004)
+#define HWIO_GCC_HLOS1_VOTE_AGGRE_NOC_MMU_TBU2_CLK_PHYS                                                  (GCC_CLK_CTL_REG_REG_BASE_PHYS + 0x00075004)
+#define HWIO_GCC_HLOS1_VOTE_AGGRE_NOC_MMU_TBU2_CLK_OFFS                                                  (GCC_CLK_CTL_REG_REG_BASE_OFFS + 0x00075004)
+#define HWIO_GCC_HLOS1_VOTE_AGGRE_NOC_MMU_TBU2_CLK_RMSK                                                  0x80000001
+#define HWIO_GCC_HLOS1_VOTE_AGGRE_NOC_MMU_TBU2_CLK_ATTR                                                         0x3
+#define HWIO_GCC_HLOS1_VOTE_AGGRE_NOC_MMU_TBU2_CLK_IN          \
+        in_dword_masked(HWIO_GCC_HLOS1_VOTE_AGGRE_NOC_MMU_TBU2_CLK_ADDR, HWIO_GCC_HLOS1_VOTE_AGGRE_NOC_MMU_TBU2_CLK_RMSK)
+#define HWIO_GCC_HLOS1_VOTE_AGGRE_NOC_MMU_TBU2_CLK_INM(m)      \
+        in_dword_masked(HWIO_GCC_HLOS1_VOTE_AGGRE_NOC_MMU_TBU2_CLK_ADDR, m)
+#define HWIO_GCC_HLOS1_VOTE_AGGRE_NOC_MMU_TBU2_CLK_OUT(v)      \
+        out_dword(HWIO_GCC_HLOS1_VOTE_AGGRE_NOC_MMU_TBU2_CLK_ADDR,v)
+#define HWIO_GCC_HLOS1_VOTE_AGGRE_NOC_MMU_TBU2_CLK_OUTM(m,v) \
+        out_dword_masked_ns(HWIO_GCC_HLOS1_VOTE_AGGRE_NOC_MMU_TBU2_CLK_ADDR,m,v,HWIO_GCC_HLOS1_VOTE_AGGRE_NOC_MMU_TBU2_CLK_IN)
+#define HWIO_GCC_HLOS1_VOTE_AGGRE_NOC_MMU_TBU2_CLK_CLK_OFF_BMSK                                          0x80000000
+#define HWIO_GCC_HLOS1_VOTE_AGGRE_NOC_MMU_TBU2_CLK_CLK_OFF_SHFT                                                0x1f
+#define HWIO_GCC_HLOS1_VOTE_AGGRE_NOC_MMU_TBU2_CLK_CLK_ENABLE_BMSK                                              0x1
+#define HWIO_GCC_HLOS1_VOTE_AGGRE_NOC_MMU_TBU2_CLK_CLK_ENABLE_SHFT                                              0x0
+#define HWIO_GCC_HLOS1_VOTE_AGGRE_NOC_MMU_TBU2_CLK_CLK_ENABLE_DISABLE_FVAL                                      0x0
+#define HWIO_GCC_HLOS1_VOTE_AGGRE_NOC_MMU_TBU2_CLK_CLK_ENABLE_ENABLE_FVAL                                       0x1
+
+#define HWIO_GCC_HLOS1_VOTE_ALL_SMMU_MMU_CLK_ADDR                                                        (GCC_CLK_CTL_REG_REG_BASE      + 0x00075008)
+#define HWIO_GCC_HLOS1_VOTE_ALL_SMMU_MMU_CLK_PHYS                                                        (GCC_CLK_CTL_REG_REG_BASE_PHYS + 0x00075008)
+#define HWIO_GCC_HLOS1_VOTE_ALL_SMMU_MMU_CLK_OFFS                                                        (GCC_CLK_CTL_REG_REG_BASE_OFFS + 0x00075008)
+#define HWIO_GCC_HLOS1_VOTE_ALL_SMMU_MMU_CLK_RMSK                                                        0x80000001
+#define HWIO_GCC_HLOS1_VOTE_ALL_SMMU_MMU_CLK_ATTR                                                               0x3
+#define HWIO_GCC_HLOS1_VOTE_ALL_SMMU_MMU_CLK_IN          \
+        in_dword_masked(HWIO_GCC_HLOS1_VOTE_ALL_SMMU_MMU_CLK_ADDR, HWIO_GCC_HLOS1_VOTE_ALL_SMMU_MMU_CLK_RMSK)
+#define HWIO_GCC_HLOS1_VOTE_ALL_SMMU_MMU_CLK_INM(m)      \
+        in_dword_masked(HWIO_GCC_HLOS1_VOTE_ALL_SMMU_MMU_CLK_ADDR, m)
+#define HWIO_GCC_HLOS1_VOTE_ALL_SMMU_MMU_CLK_OUT(v)      \
+        out_dword(HWIO_GCC_HLOS1_VOTE_ALL_SMMU_MMU_CLK_ADDR,v)
+#define HWIO_GCC_HLOS1_VOTE_ALL_SMMU_MMU_CLK_OUTM(m,v) \
+        out_dword_masked_ns(HWIO_GCC_HLOS1_VOTE_ALL_SMMU_MMU_CLK_ADDR,m,v,HWIO_GCC_HLOS1_VOTE_ALL_SMMU_MMU_CLK_IN)
+#define HWIO_GCC_HLOS1_VOTE_ALL_SMMU_MMU_CLK_CLK_OFF_BMSK                                                0x80000000
+#define HWIO_GCC_HLOS1_VOTE_ALL_SMMU_MMU_CLK_CLK_OFF_SHFT                                                      0x1f
+#define HWIO_GCC_HLOS1_VOTE_ALL_SMMU_MMU_CLK_CLK_ENABLE_BMSK                                                    0x1
+#define HWIO_GCC_HLOS1_VOTE_ALL_SMMU_MMU_CLK_CLK_ENABLE_SHFT                                                    0x0
+#define HWIO_GCC_HLOS1_VOTE_ALL_SMMU_MMU_CLK_CLK_ENABLE_DISABLE_FVAL                                            0x0
+#define HWIO_GCC_HLOS1_VOTE_ALL_SMMU_MMU_CLK_CLK_ENABLE_ENABLE_FVAL                                             0x1
+
+#define HWIO_GCC_HLOS1_VOTE_MMU_TCU_CLK_ADDR                                                             (GCC_CLK_CTL_REG_REG_BASE      + 0x0007500c)
+#define HWIO_GCC_HLOS1_VOTE_MMU_TCU_CLK_PHYS                                                             (GCC_CLK_CTL_REG_REG_BASE_PHYS + 0x0007500c)
+#define HWIO_GCC_HLOS1_VOTE_MMU_TCU_CLK_OFFS                                                             (GCC_CLK_CTL_REG_REG_BASE_OFFS + 0x0007500c)
+#define HWIO_GCC_HLOS1_VOTE_MMU_TCU_CLK_RMSK                                                             0x80000001
+#define HWIO_GCC_HLOS1_VOTE_MMU_TCU_CLK_ATTR                                                                    0x3
+#define HWIO_GCC_HLOS1_VOTE_MMU_TCU_CLK_IN          \
+        in_dword_masked(HWIO_GCC_HLOS1_VOTE_MMU_TCU_CLK_ADDR, HWIO_GCC_HLOS1_VOTE_MMU_TCU_CLK_RMSK)
+#define HWIO_GCC_HLOS1_VOTE_MMU_TCU_CLK_INM(m)      \
+        in_dword_masked(HWIO_GCC_HLOS1_VOTE_MMU_TCU_CLK_ADDR, m)
+#define HWIO_GCC_HLOS1_VOTE_MMU_TCU_CLK_OUT(v)      \
+        out_dword(HWIO_GCC_HLOS1_VOTE_MMU_TCU_CLK_ADDR,v)
+#define HWIO_GCC_HLOS1_VOTE_MMU_TCU_CLK_OUTM(m,v) \
+        out_dword_masked_ns(HWIO_GCC_HLOS1_VOTE_MMU_TCU_CLK_ADDR,m,v,HWIO_GCC_HLOS1_VOTE_MMU_TCU_CLK_IN)
+#define HWIO_GCC_HLOS1_VOTE_MMU_TCU_CLK_CLK_OFF_BMSK                                                     0x80000000
+#define HWIO_GCC_HLOS1_VOTE_MMU_TCU_CLK_CLK_OFF_SHFT                                                           0x1f
+#define HWIO_GCC_HLOS1_VOTE_MMU_TCU_CLK_CLK_ENABLE_BMSK                                                         0x1
+#define HWIO_GCC_HLOS1_VOTE_MMU_TCU_CLK_CLK_ENABLE_SHFT                                                         0x0
+#define HWIO_GCC_HLOS1_VOTE_MMU_TCU_CLK_CLK_ENABLE_DISABLE_FVAL                                                 0x0
+#define HWIO_GCC_HLOS1_VOTE_MMU_TCU_CLK_CLK_ENABLE_ENABLE_FVAL                                                  0x1
+
+#define HWIO_GCC_HLOS2_VOTE_AGGRE_NOC_MMU_TBU1_CLK_ADDR                                                  (GCC_CLK_CTL_REG_REG_BASE      + 0x00076000)
+#define HWIO_GCC_HLOS2_VOTE_AGGRE_NOC_MMU_TBU1_CLK_PHYS                                                  (GCC_CLK_CTL_REG_REG_BASE_PHYS + 0x00076000)
+#define HWIO_GCC_HLOS2_VOTE_AGGRE_NOC_MMU_TBU1_CLK_OFFS                                                  (GCC_CLK_CTL_REG_REG_BASE_OFFS + 0x00076000)
+#define HWIO_GCC_HLOS2_VOTE_AGGRE_NOC_MMU_TBU1_CLK_RMSK                                                  0x80000001
+#define HWIO_GCC_HLOS2_VOTE_AGGRE_NOC_MMU_TBU1_CLK_ATTR                                                         0x3
+#define HWIO_GCC_HLOS2_VOTE_AGGRE_NOC_MMU_TBU1_CLK_IN          \
+        in_dword_masked(HWIO_GCC_HLOS2_VOTE_AGGRE_NOC_MMU_TBU1_CLK_ADDR, HWIO_GCC_HLOS2_VOTE_AGGRE_NOC_MMU_TBU1_CLK_RMSK)
+#define HWIO_GCC_HLOS2_VOTE_AGGRE_NOC_MMU_TBU1_CLK_INM(m)      \
+        in_dword_masked(HWIO_GCC_HLOS2_VOTE_AGGRE_NOC_MMU_TBU1_CLK_ADDR, m)
+#define HWIO_GCC_HLOS2_VOTE_AGGRE_NOC_MMU_TBU1_CLK_OUT(v)      \
+        out_dword(HWIO_GCC_HLOS2_VOTE_AGGRE_NOC_MMU_TBU1_CLK_ADDR,v)
+#define HWIO_GCC_HLOS2_VOTE_AGGRE_NOC_MMU_TBU1_CLK_OUTM(m,v) \
+        out_dword_masked_ns(HWIO_GCC_HLOS2_VOTE_AGGRE_NOC_MMU_TBU1_CLK_ADDR,m,v,HWIO_GCC_HLOS2_VOTE_AGGRE_NOC_MMU_TBU1_CLK_IN)
+#define HWIO_GCC_HLOS2_VOTE_AGGRE_NOC_MMU_TBU1_CLK_CLK_OFF_BMSK                                          0x80000000
+#define HWIO_GCC_HLOS2_VOTE_AGGRE_NOC_MMU_TBU1_CLK_CLK_OFF_SHFT                                                0x1f
+#define HWIO_GCC_HLOS2_VOTE_AGGRE_NOC_MMU_TBU1_CLK_CLK_ENABLE_BMSK                                              0x1
+#define HWIO_GCC_HLOS2_VOTE_AGGRE_NOC_MMU_TBU1_CLK_CLK_ENABLE_SHFT                                              0x0
+#define HWIO_GCC_HLOS2_VOTE_AGGRE_NOC_MMU_TBU1_CLK_CLK_ENABLE_DISABLE_FVAL                                      0x0
+#define HWIO_GCC_HLOS2_VOTE_AGGRE_NOC_MMU_TBU1_CLK_CLK_ENABLE_ENABLE_FVAL                                       0x1
+
+#define HWIO_GCC_HLOS2_VOTE_AGGRE_NOC_MMU_TBU2_CLK_ADDR                                                  (GCC_CLK_CTL_REG_REG_BASE      + 0x00076004)
+#define HWIO_GCC_HLOS2_VOTE_AGGRE_NOC_MMU_TBU2_CLK_PHYS                                                  (GCC_CLK_CTL_REG_REG_BASE_PHYS + 0x00076004)
+#define HWIO_GCC_HLOS2_VOTE_AGGRE_NOC_MMU_TBU2_CLK_OFFS                                                  (GCC_CLK_CTL_REG_REG_BASE_OFFS + 0x00076004)
+#define HWIO_GCC_HLOS2_VOTE_AGGRE_NOC_MMU_TBU2_CLK_RMSK                                                  0x80000001
+#define HWIO_GCC_HLOS2_VOTE_AGGRE_NOC_MMU_TBU2_CLK_ATTR                                                         0x3
+#define HWIO_GCC_HLOS2_VOTE_AGGRE_NOC_MMU_TBU2_CLK_IN          \
+        in_dword_masked(HWIO_GCC_HLOS2_VOTE_AGGRE_NOC_MMU_TBU2_CLK_ADDR, HWIO_GCC_HLOS2_VOTE_AGGRE_NOC_MMU_TBU2_CLK_RMSK)
+#define HWIO_GCC_HLOS2_VOTE_AGGRE_NOC_MMU_TBU2_CLK_INM(m)      \
+        in_dword_masked(HWIO_GCC_HLOS2_VOTE_AGGRE_NOC_MMU_TBU2_CLK_ADDR, m)
+#define HWIO_GCC_HLOS2_VOTE_AGGRE_NOC_MMU_TBU2_CLK_OUT(v)      \
+        out_dword(HWIO_GCC_HLOS2_VOTE_AGGRE_NOC_MMU_TBU2_CLK_ADDR,v)
+#define HWIO_GCC_HLOS2_VOTE_AGGRE_NOC_MMU_TBU2_CLK_OUTM(m,v) \
+        out_dword_masked_ns(HWIO_GCC_HLOS2_VOTE_AGGRE_NOC_MMU_TBU2_CLK_ADDR,m,v,HWIO_GCC_HLOS2_VOTE_AGGRE_NOC_MMU_TBU2_CLK_IN)
+#define HWIO_GCC_HLOS2_VOTE_AGGRE_NOC_MMU_TBU2_CLK_CLK_OFF_BMSK                                          0x80000000
+#define HWIO_GCC_HLOS2_VOTE_AGGRE_NOC_MMU_TBU2_CLK_CLK_OFF_SHFT                                                0x1f
+#define HWIO_GCC_HLOS2_VOTE_AGGRE_NOC_MMU_TBU2_CLK_CLK_ENABLE_BMSK                                              0x1
+#define HWIO_GCC_HLOS2_VOTE_AGGRE_NOC_MMU_TBU2_CLK_CLK_ENABLE_SHFT                                              0x0
+#define HWIO_GCC_HLOS2_VOTE_AGGRE_NOC_MMU_TBU2_CLK_CLK_ENABLE_DISABLE_FVAL                                      0x0
+#define HWIO_GCC_HLOS2_VOTE_AGGRE_NOC_MMU_TBU2_CLK_CLK_ENABLE_ENABLE_FVAL                                       0x1
+
+#define HWIO_GCC_HLOS2_VOTE_ALL_SMMU_MMU_CLK_ADDR                                                        (GCC_CLK_CTL_REG_REG_BASE      + 0x00076008)
+#define HWIO_GCC_HLOS2_VOTE_ALL_SMMU_MMU_CLK_PHYS                                                        (GCC_CLK_CTL_REG_REG_BASE_PHYS + 0x00076008)
+#define HWIO_GCC_HLOS2_VOTE_ALL_SMMU_MMU_CLK_OFFS                                                        (GCC_CLK_CTL_REG_REG_BASE_OFFS + 0x00076008)
+#define HWIO_GCC_HLOS2_VOTE_ALL_SMMU_MMU_CLK_RMSK                                                        0x80000001
+#define HWIO_GCC_HLOS2_VOTE_ALL_SMMU_MMU_CLK_ATTR                                                               0x3
+#define HWIO_GCC_HLOS2_VOTE_ALL_SMMU_MMU_CLK_IN          \
+        in_dword_masked(HWIO_GCC_HLOS2_VOTE_ALL_SMMU_MMU_CLK_ADDR, HWIO_GCC_HLOS2_VOTE_ALL_SMMU_MMU_CLK_RMSK)
+#define HWIO_GCC_HLOS2_VOTE_ALL_SMMU_MMU_CLK_INM(m)      \
+        in_dword_masked(HWIO_GCC_HLOS2_VOTE_ALL_SMMU_MMU_CLK_ADDR, m)
+#define HWIO_GCC_HLOS2_VOTE_ALL_SMMU_MMU_CLK_OUT(v)      \
+        out_dword(HWIO_GCC_HLOS2_VOTE_ALL_SMMU_MMU_CLK_ADDR,v)
+#define HWIO_GCC_HLOS2_VOTE_ALL_SMMU_MMU_CLK_OUTM(m,v) \
+        out_dword_masked_ns(HWIO_GCC_HLOS2_VOTE_ALL_SMMU_MMU_CLK_ADDR,m,v,HWIO_GCC_HLOS2_VOTE_ALL_SMMU_MMU_CLK_IN)
+#define HWIO_GCC_HLOS2_VOTE_ALL_SMMU_MMU_CLK_CLK_OFF_BMSK                                                0x80000000
+#define HWIO_GCC_HLOS2_VOTE_ALL_SMMU_MMU_CLK_CLK_OFF_SHFT                                                      0x1f
+#define HWIO_GCC_HLOS2_VOTE_ALL_SMMU_MMU_CLK_CLK_ENABLE_BMSK                                                    0x1
+#define HWIO_GCC_HLOS2_VOTE_ALL_SMMU_MMU_CLK_CLK_ENABLE_SHFT                                                    0x0
+#define HWIO_GCC_HLOS2_VOTE_ALL_SMMU_MMU_CLK_CLK_ENABLE_DISABLE_FVAL                                            0x0
+#define HWIO_GCC_HLOS2_VOTE_ALL_SMMU_MMU_CLK_CLK_ENABLE_ENABLE_FVAL                                             0x1
+
+#define HWIO_GCC_HLOS2_VOTE_MMU_TCU_CLK_ADDR                                                             (GCC_CLK_CTL_REG_REG_BASE      + 0x0007600c)
+#define HWIO_GCC_HLOS2_VOTE_MMU_TCU_CLK_PHYS                                                             (GCC_CLK_CTL_REG_REG_BASE_PHYS + 0x0007600c)
+#define HWIO_GCC_HLOS2_VOTE_MMU_TCU_CLK_OFFS                                                             (GCC_CLK_CTL_REG_REG_BASE_OFFS + 0x0007600c)
+#define HWIO_GCC_HLOS2_VOTE_MMU_TCU_CLK_RMSK                                                             0x80000001
+#define HWIO_GCC_HLOS2_VOTE_MMU_TCU_CLK_ATTR                                                                    0x3
+#define HWIO_GCC_HLOS2_VOTE_MMU_TCU_CLK_IN          \
+        in_dword_masked(HWIO_GCC_HLOS2_VOTE_MMU_TCU_CLK_ADDR, HWIO_GCC_HLOS2_VOTE_MMU_TCU_CLK_RMSK)
+#define HWIO_GCC_HLOS2_VOTE_MMU_TCU_CLK_INM(m)      \
+        in_dword_masked(HWIO_GCC_HLOS2_VOTE_MMU_TCU_CLK_ADDR, m)
+#define HWIO_GCC_HLOS2_VOTE_MMU_TCU_CLK_OUT(v)      \
+        out_dword(HWIO_GCC_HLOS2_VOTE_MMU_TCU_CLK_ADDR,v)
+#define HWIO_GCC_HLOS2_VOTE_MMU_TCU_CLK_OUTM(m,v) \
+        out_dword_masked_ns(HWIO_GCC_HLOS2_VOTE_MMU_TCU_CLK_ADDR,m,v,HWIO_GCC_HLOS2_VOTE_MMU_TCU_CLK_IN)
+#define HWIO_GCC_HLOS2_VOTE_MMU_TCU_CLK_CLK_OFF_BMSK                                                     0x80000000
+#define HWIO_GCC_HLOS2_VOTE_MMU_TCU_CLK_CLK_OFF_SHFT                                                           0x1f
+#define HWIO_GCC_HLOS2_VOTE_MMU_TCU_CLK_CLK_ENABLE_BMSK                                                         0x1
+#define HWIO_GCC_HLOS2_VOTE_MMU_TCU_CLK_CLK_ENABLE_SHFT                                                         0x0
+#define HWIO_GCC_HLOS2_VOTE_MMU_TCU_CLK_CLK_ENABLE_DISABLE_FVAL                                                 0x0
+#define HWIO_GCC_HLOS2_VOTE_MMU_TCU_CLK_CLK_ENABLE_ENABLE_FVAL                                                  0x1
+
+#define HWIO_GCC_USB3_PRIM_CLKREF_EN_ADDR                                                                (GCC_CLK_CTL_REG_REG_BASE      + 0x00078000)
+#define HWIO_GCC_USB3_PRIM_CLKREF_EN_PHYS                                                                (GCC_CLK_CTL_REG_REG_BASE_PHYS + 0x00078000)
+#define HWIO_GCC_USB3_PRIM_CLKREF_EN_OFFS                                                                (GCC_CLK_CTL_REG_REG_BASE_OFFS + 0x00078000)
+#define HWIO_GCC_USB3_PRIM_CLKREF_EN_RMSK                                                                0x80000001
+#define HWIO_GCC_USB3_PRIM_CLKREF_EN_ATTR                                                                       0x3
+#define HWIO_GCC_USB3_PRIM_CLKREF_EN_IN          \
+        in_dword_masked(HWIO_GCC_USB3_PRIM_CLKREF_EN_ADDR, HWIO_GCC_USB3_PRIM_CLKREF_EN_RMSK)
+#define HWIO_GCC_USB3_PRIM_CLKREF_EN_INM(m)      \
+        in_dword_masked(HWIO_GCC_USB3_PRIM_CLKREF_EN_ADDR, m)
+#define HWIO_GCC_USB3_PRIM_CLKREF_EN_OUT(v)      \
+        out_dword(HWIO_GCC_USB3_PRIM_CLKREF_EN_ADDR,v)
+#define HWIO_GCC_USB3_PRIM_CLKREF_EN_OUTM(m,v) \
+        out_dword_masked_ns(HWIO_GCC_USB3_PRIM_CLKREF_EN_ADDR,m,v,HWIO_GCC_USB3_PRIM_CLKREF_EN_IN)
+#define HWIO_GCC_USB3_PRIM_CLKREF_EN_USB3_STATUS_BMSK                                                    0x80000000
+#define HWIO_GCC_USB3_PRIM_CLKREF_EN_USB3_STATUS_SHFT                                                          0x1f
+#define HWIO_GCC_USB3_PRIM_CLKREF_EN_USB3_ENABLE_BMSK                                                           0x1
+#define HWIO_GCC_USB3_PRIM_CLKREF_EN_USB3_ENABLE_SHFT                                                           0x0
+#define HWIO_GCC_USB3_PRIM_CLKREF_EN_USB3_ENABLE_DISABLE_FVAL                                                   0x0
+#define HWIO_GCC_USB3_PRIM_CLKREF_EN_USB3_ENABLE_ENABLE_FVAL                                                    0x1
+
+#define HWIO_GCC_PCIE_0_CLKREF_EN_ADDR                                                                   (GCC_CLK_CTL_REG_REG_BASE      + 0x00078004)
+#define HWIO_GCC_PCIE_0_CLKREF_EN_PHYS                                                                   (GCC_CLK_CTL_REG_REG_BASE_PHYS + 0x00078004)
+#define HWIO_GCC_PCIE_0_CLKREF_EN_OFFS                                                                   (GCC_CLK_CTL_REG_REG_BASE_OFFS + 0x00078004)
+#define HWIO_GCC_PCIE_0_CLKREF_EN_RMSK                                                                   0x80000001
+#define HWIO_GCC_PCIE_0_CLKREF_EN_ATTR                                                                          0x3
+#define HWIO_GCC_PCIE_0_CLKREF_EN_IN          \
+        in_dword_masked(HWIO_GCC_PCIE_0_CLKREF_EN_ADDR, HWIO_GCC_PCIE_0_CLKREF_EN_RMSK)
+#define HWIO_GCC_PCIE_0_CLKREF_EN_INM(m)      \
+        in_dword_masked(HWIO_GCC_PCIE_0_CLKREF_EN_ADDR, m)
+#define HWIO_GCC_PCIE_0_CLKREF_EN_OUT(v)      \
+        out_dword(HWIO_GCC_PCIE_0_CLKREF_EN_ADDR,v)
+#define HWIO_GCC_PCIE_0_CLKREF_EN_OUTM(m,v) \
+        out_dword_masked_ns(HWIO_GCC_PCIE_0_CLKREF_EN_ADDR,m,v,HWIO_GCC_PCIE_0_CLKREF_EN_IN)
+#define HWIO_GCC_PCIE_0_CLKREF_EN_PCIE_STATUS_BMSK                                                       0x80000000
+#define HWIO_GCC_PCIE_0_CLKREF_EN_PCIE_STATUS_SHFT                                                             0x1f
+#define HWIO_GCC_PCIE_0_CLKREF_EN_PCIE_ENABLE_BMSK                                                              0x1
+#define HWIO_GCC_PCIE_0_CLKREF_EN_PCIE_ENABLE_SHFT                                                              0x0
+#define HWIO_GCC_PCIE_0_CLKREF_EN_PCIE_ENABLE_DISABLE_FVAL                                                      0x0
+#define HWIO_GCC_PCIE_0_CLKREF_EN_PCIE_ENABLE_ENABLE_FVAL                                                       0x1
+
+#define HWIO_GCC_RX1_USB2_CLKREF_EN_ADDR                                                                 (GCC_CLK_CTL_REG_REG_BASE      + 0x00078008)
+#define HWIO_GCC_RX1_USB2_CLKREF_EN_PHYS                                                                 (GCC_CLK_CTL_REG_REG_BASE_PHYS + 0x00078008)
+#define HWIO_GCC_RX1_USB2_CLKREF_EN_OFFS                                                                 (GCC_CLK_CTL_REG_REG_BASE_OFFS + 0x00078008)
+#define HWIO_GCC_RX1_USB2_CLKREF_EN_RMSK                                                                 0x80000003
+#define HWIO_GCC_RX1_USB2_CLKREF_EN_ATTR                                                                        0x3
+#define HWIO_GCC_RX1_USB2_CLKREF_EN_IN          \
+        in_dword_masked(HWIO_GCC_RX1_USB2_CLKREF_EN_ADDR, HWIO_GCC_RX1_USB2_CLKREF_EN_RMSK)
+#define HWIO_GCC_RX1_USB2_CLKREF_EN_INM(m)      \
+        in_dword_masked(HWIO_GCC_RX1_USB2_CLKREF_EN_ADDR, m)
+#define HWIO_GCC_RX1_USB2_CLKREF_EN_OUT(v)      \
+        out_dword(HWIO_GCC_RX1_USB2_CLKREF_EN_ADDR,v)
+#define HWIO_GCC_RX1_USB2_CLKREF_EN_OUTM(m,v) \
+        out_dword_masked_ns(HWIO_GCC_RX1_USB2_CLKREF_EN_ADDR,m,v,HWIO_GCC_RX1_USB2_CLKREF_EN_IN)
+#define HWIO_GCC_RX1_USB2_CLKREF_EN_RX1_USB2_STATUS_BMSK                                                 0x80000000
+#define HWIO_GCC_RX1_USB2_CLKREF_EN_RX1_USB2_STATUS_SHFT                                                       0x1f
+#define HWIO_GCC_RX1_USB2_CLKREF_EN_CREF_ENABLE_BMSK                                                            0x2
+#define HWIO_GCC_RX1_USB2_CLKREF_EN_CREF_ENABLE_SHFT                                                            0x1
+#define HWIO_GCC_RX1_USB2_CLKREF_EN_CREF_ENABLE_DISABLE_FVAL                                                    0x0
+#define HWIO_GCC_RX1_USB2_CLKREF_EN_CREF_ENABLE_ENABLE_FVAL                                                     0x1
+#define HWIO_GCC_RX1_USB2_CLKREF_EN_RX1_USB2_ENABLE_BMSK                                                        0x1
+#define HWIO_GCC_RX1_USB2_CLKREF_EN_RX1_USB2_ENABLE_SHFT                                                        0x0
+#define HWIO_GCC_RX1_USB2_CLKREF_EN_RX1_USB2_ENABLE_DISABLE_FVAL                                                0x0
+#define HWIO_GCC_RX1_USB2_CLKREF_EN_RX1_USB2_ENABLE_ENABLE_FVAL                                                 0x1
+
+#define HWIO_GCC_RX2_QLINK_CLKREF_EN_ADDR                                                                (GCC_CLK_CTL_REG_REG_BASE      + 0x0007800c)
+#define HWIO_GCC_RX2_QLINK_CLKREF_EN_PHYS                                                                (GCC_CLK_CTL_REG_REG_BASE_PHYS + 0x0007800c)
+#define HWIO_GCC_RX2_QLINK_CLKREF_EN_OFFS                                                                (GCC_CLK_CTL_REG_REG_BASE_OFFS + 0x0007800c)
+#define HWIO_GCC_RX2_QLINK_CLKREF_EN_RMSK                                                                0x80000003
+#define HWIO_GCC_RX2_QLINK_CLKREF_EN_ATTR                                                                       0x3
+#define HWIO_GCC_RX2_QLINK_CLKREF_EN_IN          \
+        in_dword_masked(HWIO_GCC_RX2_QLINK_CLKREF_EN_ADDR, HWIO_GCC_RX2_QLINK_CLKREF_EN_RMSK)
+#define HWIO_GCC_RX2_QLINK_CLKREF_EN_INM(m)      \
+        in_dword_masked(HWIO_GCC_RX2_QLINK_CLKREF_EN_ADDR, m)
+#define HWIO_GCC_RX2_QLINK_CLKREF_EN_OUT(v)      \
+        out_dword(HWIO_GCC_RX2_QLINK_CLKREF_EN_ADDR,v)
+#define HWIO_GCC_RX2_QLINK_CLKREF_EN_OUTM(m,v) \
+        out_dword_masked_ns(HWIO_GCC_RX2_QLINK_CLKREF_EN_ADDR,m,v,HWIO_GCC_RX2_QLINK_CLKREF_EN_IN)
+#define HWIO_GCC_RX2_QLINK_CLKREF_EN_RX2_QLINK_STATUS_BMSK                                               0x80000000
+#define HWIO_GCC_RX2_QLINK_CLKREF_EN_RX2_QLINK_STATUS_SHFT                                                     0x1f
+#define HWIO_GCC_RX2_QLINK_CLKREF_EN_RXTAP0_ENABLE_BMSK                                                         0x2
+#define HWIO_GCC_RX2_QLINK_CLKREF_EN_RXTAP0_ENABLE_SHFT                                                         0x1
+#define HWIO_GCC_RX2_QLINK_CLKREF_EN_RXTAP0_ENABLE_DISABLE_FVAL                                                 0x0
+#define HWIO_GCC_RX2_QLINK_CLKREF_EN_RXTAP0_ENABLE_ENABLE_FVAL                                                  0x1
+#define HWIO_GCC_RX2_QLINK_CLKREF_EN_RX2_QLINK_ENABLE_BMSK                                                      0x1
+#define HWIO_GCC_RX2_QLINK_CLKREF_EN_RX2_QLINK_ENABLE_SHFT                                                      0x0
+#define HWIO_GCC_RX2_QLINK_CLKREF_EN_RX2_QLINK_ENABLE_DISABLE_FVAL                                              0x0
+#define HWIO_GCC_RX2_QLINK_CLKREF_EN_RX2_QLINK_ENABLE_ENABLE_FVAL                                               0x1
+
+#define HWIO_GCC_RX3_MODEM_CLKREF_EN_ADDR                                                                (GCC_CLK_CTL_REG_REG_BASE      + 0x00078010)
+#define HWIO_GCC_RX3_MODEM_CLKREF_EN_PHYS                                                                (GCC_CLK_CTL_REG_REG_BASE_PHYS + 0x00078010)
+#define HWIO_GCC_RX3_MODEM_CLKREF_EN_OFFS                                                                (GCC_CLK_CTL_REG_REG_BASE_OFFS + 0x00078010)
+#define HWIO_GCC_RX3_MODEM_CLKREF_EN_RMSK                                                                0x80000003
+#define HWIO_GCC_RX3_MODEM_CLKREF_EN_ATTR                                                                       0x3
+#define HWIO_GCC_RX3_MODEM_CLKREF_EN_IN          \
+        in_dword_masked(HWIO_GCC_RX3_MODEM_CLKREF_EN_ADDR, HWIO_GCC_RX3_MODEM_CLKREF_EN_RMSK)
+#define HWIO_GCC_RX3_MODEM_CLKREF_EN_INM(m)      \
+        in_dword_masked(HWIO_GCC_RX3_MODEM_CLKREF_EN_ADDR, m)
+#define HWIO_GCC_RX3_MODEM_CLKREF_EN_OUT(v)      \
+        out_dword(HWIO_GCC_RX3_MODEM_CLKREF_EN_ADDR,v)
+#define HWIO_GCC_RX3_MODEM_CLKREF_EN_OUTM(m,v) \
+        out_dword_masked_ns(HWIO_GCC_RX3_MODEM_CLKREF_EN_ADDR,m,v,HWIO_GCC_RX3_MODEM_CLKREF_EN_IN)
+#define HWIO_GCC_RX3_MODEM_CLKREF_EN_RX3_MODEM_STATUS_BMSK                                               0x80000000
+#define HWIO_GCC_RX3_MODEM_CLKREF_EN_RX3_MODEM_STATUS_SHFT                                                     0x1f
+#define HWIO_GCC_RX3_MODEM_CLKREF_EN_RXTAP1_ENABLE_BMSK                                                         0x2
+#define HWIO_GCC_RX3_MODEM_CLKREF_EN_RXTAP1_ENABLE_SHFT                                                         0x1
+#define HWIO_GCC_RX3_MODEM_CLKREF_EN_RXTAP1_ENABLE_DISABLE_FVAL                                                 0x0
+#define HWIO_GCC_RX3_MODEM_CLKREF_EN_RXTAP1_ENABLE_ENABLE_FVAL                                                  0x1
+#define HWIO_GCC_RX3_MODEM_CLKREF_EN_RX3_MODEM_ENABLE_BMSK                                                      0x1
+#define HWIO_GCC_RX3_MODEM_CLKREF_EN_RX3_MODEM_ENABLE_SHFT                                                      0x0
+#define HWIO_GCC_RX3_MODEM_CLKREF_EN_RX3_MODEM_ENABLE_DISABLE_FVAL                                              0x0
+#define HWIO_GCC_RX3_MODEM_CLKREF_EN_RX3_MODEM_ENABLE_ENABLE_FVAL                                               0x1
+
+#define HWIO_GCC_CXO_TX1_CLKREF_EN1_ADDR                                                                 (GCC_CLK_CTL_REG_REG_BASE      + 0x00078014)
+#define HWIO_GCC_CXO_TX1_CLKREF_EN1_PHYS                                                                 (GCC_CLK_CTL_REG_REG_BASE_PHYS + 0x00078014)
+#define HWIO_GCC_CXO_TX1_CLKREF_EN1_OFFS                                                                 (GCC_CLK_CTL_REG_REG_BASE_OFFS + 0x00078014)
+#define HWIO_GCC_CXO_TX1_CLKREF_EN1_RMSK                                                                 0x80000001
+#define HWIO_GCC_CXO_TX1_CLKREF_EN1_ATTR                                                                        0x3
+#define HWIO_GCC_CXO_TX1_CLKREF_EN1_IN          \
+        in_dword_masked(HWIO_GCC_CXO_TX1_CLKREF_EN1_ADDR, HWIO_GCC_CXO_TX1_CLKREF_EN1_RMSK)
+#define HWIO_GCC_CXO_TX1_CLKREF_EN1_INM(m)      \
+        in_dword_masked(HWIO_GCC_CXO_TX1_CLKREF_EN1_ADDR, m)
+#define HWIO_GCC_CXO_TX1_CLKREF_EN1_OUT(v)      \
+        out_dword(HWIO_GCC_CXO_TX1_CLKREF_EN1_ADDR,v)
+#define HWIO_GCC_CXO_TX1_CLKREF_EN1_OUTM(m,v) \
+        out_dword_masked_ns(HWIO_GCC_CXO_TX1_CLKREF_EN1_ADDR,m,v,HWIO_GCC_CXO_TX1_CLKREF_EN1_IN)
+#define HWIO_GCC_CXO_TX1_CLKREF_EN1_CXO_TX1_STATUS_BMSK                                                  0x80000000
+#define HWIO_GCC_CXO_TX1_CLKREF_EN1_CXO_TX1_STATUS_SHFT                                                        0x1f
+#define HWIO_GCC_CXO_TX1_CLKREF_EN1_CXO_TX1_ENABLE_BMSK                                                         0x1
+#define HWIO_GCC_CXO_TX1_CLKREF_EN1_CXO_TX1_ENABLE_SHFT                                                         0x0
+#define HWIO_GCC_CXO_TX1_CLKREF_EN1_CXO_TX1_ENABLE_DISABLE_FVAL                                                 0x0
+#define HWIO_GCC_CXO_TX1_CLKREF_EN1_CXO_TX1_ENABLE_ENABLE_FVAL                                                  0x1
+
+#define HWIO_GCC_CLKREF_SPARE_ADDR                                                                       (GCC_CLK_CTL_REG_REG_BASE      + 0x00078018)
+#define HWIO_GCC_CLKREF_SPARE_PHYS                                                                       (GCC_CLK_CTL_REG_REG_BASE_PHYS + 0x00078018)
+#define HWIO_GCC_CLKREF_SPARE_OFFS                                                                       (GCC_CLK_CTL_REG_REG_BASE_OFFS + 0x00078018)
+#define HWIO_GCC_CLKREF_SPARE_RMSK                                                                             0xff
+#define HWIO_GCC_CLKREF_SPARE_ATTR                                                                              0x3
+#define HWIO_GCC_CLKREF_SPARE_IN          \
+        in_dword_masked(HWIO_GCC_CLKREF_SPARE_ADDR, HWIO_GCC_CLKREF_SPARE_RMSK)
+#define HWIO_GCC_CLKREF_SPARE_INM(m)      \
+        in_dword_masked(HWIO_GCC_CLKREF_SPARE_ADDR, m)
+#define HWIO_GCC_CLKREF_SPARE_OUT(v)      \
+        out_dword(HWIO_GCC_CLKREF_SPARE_ADDR,v)
+#define HWIO_GCC_CLKREF_SPARE_OUTM(m,v) \
+        out_dword_masked_ns(HWIO_GCC_CLKREF_SPARE_ADDR,m,v,HWIO_GCC_CLKREF_SPARE_IN)
+#define HWIO_GCC_CLKREF_SPARE_SPARE_BMSK                                                                       0xff
+#define HWIO_GCC_CLKREF_SPARE_SPARE_SHFT                                                                        0x0
+
+#define HWIO_GCC_CXO_REFGEN_BIAS_SEL_ADDR                                                                (GCC_CLK_CTL_REG_REG_BASE      + 0x0007801c)
+#define HWIO_GCC_CXO_REFGEN_BIAS_SEL_PHYS                                                                (GCC_CLK_CTL_REG_REG_BASE_PHYS + 0x0007801c)
+#define HWIO_GCC_CXO_REFGEN_BIAS_SEL_OFFS                                                                (GCC_CLK_CTL_REG_REG_BASE_OFFS + 0x0007801c)
+#define HWIO_GCC_CXO_REFGEN_BIAS_SEL_RMSK                                                                0x80000001
+#define HWIO_GCC_CXO_REFGEN_BIAS_SEL_ATTR                                                                       0x3
+#define HWIO_GCC_CXO_REFGEN_BIAS_SEL_IN          \
+        in_dword_masked(HWIO_GCC_CXO_REFGEN_BIAS_SEL_ADDR, HWIO_GCC_CXO_REFGEN_BIAS_SEL_RMSK)
+#define HWIO_GCC_CXO_REFGEN_BIAS_SEL_INM(m)      \
+        in_dword_masked(HWIO_GCC_CXO_REFGEN_BIAS_SEL_ADDR, m)
+#define HWIO_GCC_CXO_REFGEN_BIAS_SEL_OUT(v)      \
+        out_dword(HWIO_GCC_CXO_REFGEN_BIAS_SEL_ADDR,v)
+#define HWIO_GCC_CXO_REFGEN_BIAS_SEL_OUTM(m,v) \
+        out_dword_masked_ns(HWIO_GCC_CXO_REFGEN_BIAS_SEL_ADDR,m,v,HWIO_GCC_CXO_REFGEN_BIAS_SEL_IN)
+#define HWIO_GCC_CXO_REFGEN_BIAS_SEL_SEL_REFGEN_STATUS_BMSK                                              0x80000000
+#define HWIO_GCC_CXO_REFGEN_BIAS_SEL_SEL_REFGEN_STATUS_SHFT                                                    0x1f
+#define HWIO_GCC_CXO_REFGEN_BIAS_SEL_SEL_REFGEN_BMSK                                                            0x1
+#define HWIO_GCC_CXO_REFGEN_BIAS_SEL_SEL_REFGEN_SHFT                                                            0x0
+#define HWIO_GCC_CXO_REFGEN_BIAS_SEL_SEL_REFGEN_DISABLE_FVAL                                                    0x0
+#define HWIO_GCC_CXO_REFGEN_BIAS_SEL_SEL_REFGEN_ENABLE_FVAL                                                     0x1
+
+#define HWIO_GCC_MSS_VOTE_AGGRE_NOC_MMU_TBU1_CLK_ADDR                                                    (GCC_CLK_CTL_REG_REG_BASE      + 0x00077000)
+#define HWIO_GCC_MSS_VOTE_AGGRE_NOC_MMU_TBU1_CLK_PHYS                                                    (GCC_CLK_CTL_REG_REG_BASE_PHYS + 0x00077000)
+#define HWIO_GCC_MSS_VOTE_AGGRE_NOC_MMU_TBU1_CLK_OFFS                                                    (GCC_CLK_CTL_REG_REG_BASE_OFFS + 0x00077000)
+#define HWIO_GCC_MSS_VOTE_AGGRE_NOC_MMU_TBU1_CLK_RMSK                                                    0x80000001
+#define HWIO_GCC_MSS_VOTE_AGGRE_NOC_MMU_TBU1_CLK_ATTR                                                           0x3
+#define HWIO_GCC_MSS_VOTE_AGGRE_NOC_MMU_TBU1_CLK_IN          \
+        in_dword_masked(HWIO_GCC_MSS_VOTE_AGGRE_NOC_MMU_TBU1_CLK_ADDR, HWIO_GCC_MSS_VOTE_AGGRE_NOC_MMU_TBU1_CLK_RMSK)
+#define HWIO_GCC_MSS_VOTE_AGGRE_NOC_MMU_TBU1_CLK_INM(m)      \
+        in_dword_masked(HWIO_GCC_MSS_VOTE_AGGRE_NOC_MMU_TBU1_CLK_ADDR, m)
+#define HWIO_GCC_MSS_VOTE_AGGRE_NOC_MMU_TBU1_CLK_OUT(v)      \
+        out_dword(HWIO_GCC_MSS_VOTE_AGGRE_NOC_MMU_TBU1_CLK_ADDR,v)
+#define HWIO_GCC_MSS_VOTE_AGGRE_NOC_MMU_TBU1_CLK_OUTM(m,v) \
+        out_dword_masked_ns(HWIO_GCC_MSS_VOTE_AGGRE_NOC_MMU_TBU1_CLK_ADDR,m,v,HWIO_GCC_MSS_VOTE_AGGRE_NOC_MMU_TBU1_CLK_IN)
+#define HWIO_GCC_MSS_VOTE_AGGRE_NOC_MMU_TBU1_CLK_CLK_OFF_BMSK                                            0x80000000
+#define HWIO_GCC_MSS_VOTE_AGGRE_NOC_MMU_TBU1_CLK_CLK_OFF_SHFT                                                  0x1f
+#define HWIO_GCC_MSS_VOTE_AGGRE_NOC_MMU_TBU1_CLK_CLK_ENABLE_BMSK                                                0x1
+#define HWIO_GCC_MSS_VOTE_AGGRE_NOC_MMU_TBU1_CLK_CLK_ENABLE_SHFT                                                0x0
+#define HWIO_GCC_MSS_VOTE_AGGRE_NOC_MMU_TBU1_CLK_CLK_ENABLE_DISABLE_FVAL                                        0x0
+#define HWIO_GCC_MSS_VOTE_AGGRE_NOC_MMU_TBU1_CLK_CLK_ENABLE_ENABLE_FVAL                                         0x1
+
+#define HWIO_GCC_MSS_VOTE_AGGRE_NOC_MMU_TBU2_CLK_ADDR                                                    (GCC_CLK_CTL_REG_REG_BASE      + 0x00077004)
+#define HWIO_GCC_MSS_VOTE_AGGRE_NOC_MMU_TBU2_CLK_PHYS                                                    (GCC_CLK_CTL_REG_REG_BASE_PHYS + 0x00077004)
+#define HWIO_GCC_MSS_VOTE_AGGRE_NOC_MMU_TBU2_CLK_OFFS                                                    (GCC_CLK_CTL_REG_REG_BASE_OFFS + 0x00077004)
+#define HWIO_GCC_MSS_VOTE_AGGRE_NOC_MMU_TBU2_CLK_RMSK                                                    0x80000001
+#define HWIO_GCC_MSS_VOTE_AGGRE_NOC_MMU_TBU2_CLK_ATTR                                                           0x3
+#define HWIO_GCC_MSS_VOTE_AGGRE_NOC_MMU_TBU2_CLK_IN          \
+        in_dword_masked(HWIO_GCC_MSS_VOTE_AGGRE_NOC_MMU_TBU2_CLK_ADDR, HWIO_GCC_MSS_VOTE_AGGRE_NOC_MMU_TBU2_CLK_RMSK)
+#define HWIO_GCC_MSS_VOTE_AGGRE_NOC_MMU_TBU2_CLK_INM(m)      \
+        in_dword_masked(HWIO_GCC_MSS_VOTE_AGGRE_NOC_MMU_TBU2_CLK_ADDR, m)
+#define HWIO_GCC_MSS_VOTE_AGGRE_NOC_MMU_TBU2_CLK_OUT(v)      \
+        out_dword(HWIO_GCC_MSS_VOTE_AGGRE_NOC_MMU_TBU2_CLK_ADDR,v)
+#define HWIO_GCC_MSS_VOTE_AGGRE_NOC_MMU_TBU2_CLK_OUTM(m,v) \
+        out_dword_masked_ns(HWIO_GCC_MSS_VOTE_AGGRE_NOC_MMU_TBU2_CLK_ADDR,m,v,HWIO_GCC_MSS_VOTE_AGGRE_NOC_MMU_TBU2_CLK_IN)
+#define HWIO_GCC_MSS_VOTE_AGGRE_NOC_MMU_TBU2_CLK_CLK_OFF_BMSK                                            0x80000000
+#define HWIO_GCC_MSS_VOTE_AGGRE_NOC_MMU_TBU2_CLK_CLK_OFF_SHFT                                                  0x1f
+#define HWIO_GCC_MSS_VOTE_AGGRE_NOC_MMU_TBU2_CLK_CLK_ENABLE_BMSK                                                0x1
+#define HWIO_GCC_MSS_VOTE_AGGRE_NOC_MMU_TBU2_CLK_CLK_ENABLE_SHFT                                                0x0
+#define HWIO_GCC_MSS_VOTE_AGGRE_NOC_MMU_TBU2_CLK_CLK_ENABLE_DISABLE_FVAL                                        0x0
+#define HWIO_GCC_MSS_VOTE_AGGRE_NOC_MMU_TBU2_CLK_CLK_ENABLE_ENABLE_FVAL                                         0x1
+
+#define HWIO_GCC_MSS_VOTE_ALL_SMMU_MMU_CLK_ADDR                                                          (GCC_CLK_CTL_REG_REG_BASE      + 0x00077008)
+#define HWIO_GCC_MSS_VOTE_ALL_SMMU_MMU_CLK_PHYS                                                          (GCC_CLK_CTL_REG_REG_BASE_PHYS + 0x00077008)
+#define HWIO_GCC_MSS_VOTE_ALL_SMMU_MMU_CLK_OFFS                                                          (GCC_CLK_CTL_REG_REG_BASE_OFFS + 0x00077008)
+#define HWIO_GCC_MSS_VOTE_ALL_SMMU_MMU_CLK_RMSK                                                          0x80000001
+#define HWIO_GCC_MSS_VOTE_ALL_SMMU_MMU_CLK_ATTR                                                                 0x3
+#define HWIO_GCC_MSS_VOTE_ALL_SMMU_MMU_CLK_IN          \
+        in_dword_masked(HWIO_GCC_MSS_VOTE_ALL_SMMU_MMU_CLK_ADDR, HWIO_GCC_MSS_VOTE_ALL_SMMU_MMU_CLK_RMSK)
+#define HWIO_GCC_MSS_VOTE_ALL_SMMU_MMU_CLK_INM(m)      \
+        in_dword_masked(HWIO_GCC_MSS_VOTE_ALL_SMMU_MMU_CLK_ADDR, m)
+#define HWIO_GCC_MSS_VOTE_ALL_SMMU_MMU_CLK_OUT(v)      \
+        out_dword(HWIO_GCC_MSS_VOTE_ALL_SMMU_MMU_CLK_ADDR,v)
+#define HWIO_GCC_MSS_VOTE_ALL_SMMU_MMU_CLK_OUTM(m,v) \
+        out_dword_masked_ns(HWIO_GCC_MSS_VOTE_ALL_SMMU_MMU_CLK_ADDR,m,v,HWIO_GCC_MSS_VOTE_ALL_SMMU_MMU_CLK_IN)
+#define HWIO_GCC_MSS_VOTE_ALL_SMMU_MMU_CLK_CLK_OFF_BMSK                                                  0x80000000
+#define HWIO_GCC_MSS_VOTE_ALL_SMMU_MMU_CLK_CLK_OFF_SHFT                                                        0x1f
+#define HWIO_GCC_MSS_VOTE_ALL_SMMU_MMU_CLK_CLK_ENABLE_BMSK                                                      0x1
+#define HWIO_GCC_MSS_VOTE_ALL_SMMU_MMU_CLK_CLK_ENABLE_SHFT                                                      0x0
+#define HWIO_GCC_MSS_VOTE_ALL_SMMU_MMU_CLK_CLK_ENABLE_DISABLE_FVAL                                              0x0
+#define HWIO_GCC_MSS_VOTE_ALL_SMMU_MMU_CLK_CLK_ENABLE_ENABLE_FVAL                                               0x1
+
+#define HWIO_GCC_MSS_VOTE_MMU_TCU_CLK_ADDR                                                               (GCC_CLK_CTL_REG_REG_BASE      + 0x0007700c)
+#define HWIO_GCC_MSS_VOTE_MMU_TCU_CLK_PHYS                                                               (GCC_CLK_CTL_REG_REG_BASE_PHYS + 0x0007700c)
+#define HWIO_GCC_MSS_VOTE_MMU_TCU_CLK_OFFS                                                               (GCC_CLK_CTL_REG_REG_BASE_OFFS + 0x0007700c)
+#define HWIO_GCC_MSS_VOTE_MMU_TCU_CLK_RMSK                                                               0x80000001
+#define HWIO_GCC_MSS_VOTE_MMU_TCU_CLK_ATTR                                                                      0x3
+#define HWIO_GCC_MSS_VOTE_MMU_TCU_CLK_IN          \
+        in_dword_masked(HWIO_GCC_MSS_VOTE_MMU_TCU_CLK_ADDR, HWIO_GCC_MSS_VOTE_MMU_TCU_CLK_RMSK)
+#define HWIO_GCC_MSS_VOTE_MMU_TCU_CLK_INM(m)      \
+        in_dword_masked(HWIO_GCC_MSS_VOTE_MMU_TCU_CLK_ADDR, m)
+#define HWIO_GCC_MSS_VOTE_MMU_TCU_CLK_OUT(v)      \
+        out_dword(HWIO_GCC_MSS_VOTE_MMU_TCU_CLK_ADDR,v)
+#define HWIO_GCC_MSS_VOTE_MMU_TCU_CLK_OUTM(m,v) \
+        out_dword_masked_ns(HWIO_GCC_MSS_VOTE_MMU_TCU_CLK_ADDR,m,v,HWIO_GCC_MSS_VOTE_MMU_TCU_CLK_IN)
+#define HWIO_GCC_MSS_VOTE_MMU_TCU_CLK_CLK_OFF_BMSK                                                       0x80000000
+#define HWIO_GCC_MSS_VOTE_MMU_TCU_CLK_CLK_OFF_SHFT                                                             0x1f
+#define HWIO_GCC_MSS_VOTE_MMU_TCU_CLK_CLK_ENABLE_BMSK                                                           0x1
+#define HWIO_GCC_MSS_VOTE_MMU_TCU_CLK_CLK_ENABLE_SHFT                                                           0x0
+#define HWIO_GCC_MSS_VOTE_MMU_TCU_CLK_CLK_ENABLE_DISABLE_FVAL                                                   0x0
+#define HWIO_GCC_MSS_VOTE_MMU_TCU_CLK_CLK_ENABLE_ENABLE_FVAL                                                    0x1
+
+#define HWIO_GCC_RPM_VOTE_QDSS_APB_CLK_ADDR                                                              (GCC_CLK_CTL_REG_REG_BASE      + 0x0005c018)
+#define HWIO_GCC_RPM_VOTE_QDSS_APB_CLK_PHYS                                                              (GCC_CLK_CTL_REG_REG_BASE_PHYS + 0x0005c018)
+#define HWIO_GCC_RPM_VOTE_QDSS_APB_CLK_OFFS                                                              (GCC_CLK_CTL_REG_REG_BASE_OFFS + 0x0005c018)
+#define HWIO_GCC_RPM_VOTE_QDSS_APB_CLK_RMSK                                                              0x80000001
+#define HWIO_GCC_RPM_VOTE_QDSS_APB_CLK_ATTR                                                                     0x3
+#define HWIO_GCC_RPM_VOTE_QDSS_APB_CLK_IN          \
+        in_dword_masked(HWIO_GCC_RPM_VOTE_QDSS_APB_CLK_ADDR, HWIO_GCC_RPM_VOTE_QDSS_APB_CLK_RMSK)
+#define HWIO_GCC_RPM_VOTE_QDSS_APB_CLK_INM(m)      \
+        in_dword_masked(HWIO_GCC_RPM_VOTE_QDSS_APB_CLK_ADDR, m)
+#define HWIO_GCC_RPM_VOTE_QDSS_APB_CLK_OUT(v)      \
+        out_dword(HWIO_GCC_RPM_VOTE_QDSS_APB_CLK_ADDR,v)
+#define HWIO_GCC_RPM_VOTE_QDSS_APB_CLK_OUTM(m,v) \
+        out_dword_masked_ns(HWIO_GCC_RPM_VOTE_QDSS_APB_CLK_ADDR,m,v,HWIO_GCC_RPM_VOTE_QDSS_APB_CLK_IN)
+#define HWIO_GCC_RPM_VOTE_QDSS_APB_CLK_CLK_OFF_BMSK                                                      0x80000000
+#define HWIO_GCC_RPM_VOTE_QDSS_APB_CLK_CLK_OFF_SHFT                                                            0x1f
+#define HWIO_GCC_RPM_VOTE_QDSS_APB_CLK_CLK_ENABLE_BMSK                                                          0x1
+#define HWIO_GCC_RPM_VOTE_QDSS_APB_CLK_CLK_ENABLE_SHFT                                                          0x0
+#define HWIO_GCC_RPM_VOTE_QDSS_APB_CLK_CLK_ENABLE_DISABLE_FVAL                                                  0x0
+#define HWIO_GCC_RPM_VOTE_QDSS_APB_CLK_CLK_ENABLE_ENABLE_FVAL                                                   0x1
+
+#define HWIO_GCC_MSS_Q6_VOTE_QDSS_APB_CLK_ADDR                                                           (GCC_CLK_CTL_REG_REG_BASE      + 0x00063018)
+#define HWIO_GCC_MSS_Q6_VOTE_QDSS_APB_CLK_PHYS                                                           (GCC_CLK_CTL_REG_REG_BASE_PHYS + 0x00063018)
+#define HWIO_GCC_MSS_Q6_VOTE_QDSS_APB_CLK_OFFS                                                           (GCC_CLK_CTL_REG_REG_BASE_OFFS + 0x00063018)
+#define HWIO_GCC_MSS_Q6_VOTE_QDSS_APB_CLK_RMSK                                                           0x80000001
+#define HWIO_GCC_MSS_Q6_VOTE_QDSS_APB_CLK_ATTR                                                                  0x3
+#define HWIO_GCC_MSS_Q6_VOTE_QDSS_APB_CLK_IN          \
+        in_dword_masked(HWIO_GCC_MSS_Q6_VOTE_QDSS_APB_CLK_ADDR, HWIO_GCC_MSS_Q6_VOTE_QDSS_APB_CLK_RMSK)
+#define HWIO_GCC_MSS_Q6_VOTE_QDSS_APB_CLK_INM(m)      \
+        in_dword_masked(HWIO_GCC_MSS_Q6_VOTE_QDSS_APB_CLK_ADDR, m)
+#define HWIO_GCC_MSS_Q6_VOTE_QDSS_APB_CLK_OUT(v)      \
+        out_dword(HWIO_GCC_MSS_Q6_VOTE_QDSS_APB_CLK_ADDR,v)
+#define HWIO_GCC_MSS_Q6_VOTE_QDSS_APB_CLK_OUTM(m,v) \
+        out_dword_masked_ns(HWIO_GCC_MSS_Q6_VOTE_QDSS_APB_CLK_ADDR,m,v,HWIO_GCC_MSS_Q6_VOTE_QDSS_APB_CLK_IN)
+#define HWIO_GCC_MSS_Q6_VOTE_QDSS_APB_CLK_CLK_OFF_BMSK                                                   0x80000000
+#define HWIO_GCC_MSS_Q6_VOTE_QDSS_APB_CLK_CLK_OFF_SHFT                                                         0x1f
+#define HWIO_GCC_MSS_Q6_VOTE_QDSS_APB_CLK_CLK_ENABLE_BMSK                                                       0x1
+#define HWIO_GCC_MSS_Q6_VOTE_QDSS_APB_CLK_CLK_ENABLE_SHFT                                                       0x0
+#define HWIO_GCC_MSS_Q6_VOTE_QDSS_APB_CLK_CLK_ENABLE_DISABLE_FVAL                                               0x0
+#define HWIO_GCC_MSS_Q6_VOTE_QDSS_APB_CLK_CLK_ENABLE_ENABLE_FVAL                                                0x1
+
+#define HWIO_GCC_APCS_VOTE_QDSS_APB_CLK_ADDR                                                             (GCC_CLK_CTL_REG_REG_BASE      + 0x0005d018)
+#define HWIO_GCC_APCS_VOTE_QDSS_APB_CLK_PHYS                                                             (GCC_CLK_CTL_REG_REG_BASE_PHYS + 0x0005d018)
+#define HWIO_GCC_APCS_VOTE_QDSS_APB_CLK_OFFS                                                             (GCC_CLK_CTL_REG_REG_BASE_OFFS + 0x0005d018)
+#define HWIO_GCC_APCS_VOTE_QDSS_APB_CLK_RMSK                                                             0x80000001
+#define HWIO_GCC_APCS_VOTE_QDSS_APB_CLK_ATTR                                                                    0x3
+#define HWIO_GCC_APCS_VOTE_QDSS_APB_CLK_IN          \
+        in_dword_masked(HWIO_GCC_APCS_VOTE_QDSS_APB_CLK_ADDR, HWIO_GCC_APCS_VOTE_QDSS_APB_CLK_RMSK)
+#define HWIO_GCC_APCS_VOTE_QDSS_APB_CLK_INM(m)      \
+        in_dword_masked(HWIO_GCC_APCS_VOTE_QDSS_APB_CLK_ADDR, m)
+#define HWIO_GCC_APCS_VOTE_QDSS_APB_CLK_OUT(v)      \
+        out_dword(HWIO_GCC_APCS_VOTE_QDSS_APB_CLK_ADDR,v)
+#define HWIO_GCC_APCS_VOTE_QDSS_APB_CLK_OUTM(m,v) \
+        out_dword_masked_ns(HWIO_GCC_APCS_VOTE_QDSS_APB_CLK_ADDR,m,v,HWIO_GCC_APCS_VOTE_QDSS_APB_CLK_IN)
+#define HWIO_GCC_APCS_VOTE_QDSS_APB_CLK_CLK_OFF_BMSK                                                     0x80000000
+#define HWIO_GCC_APCS_VOTE_QDSS_APB_CLK_CLK_OFF_SHFT                                                           0x1f
+#define HWIO_GCC_APCS_VOTE_QDSS_APB_CLK_CLK_ENABLE_BMSK                                                         0x1
+#define HWIO_GCC_APCS_VOTE_QDSS_APB_CLK_CLK_ENABLE_SHFT                                                         0x0
+#define HWIO_GCC_APCS_VOTE_QDSS_APB_CLK_CLK_ENABLE_DISABLE_FVAL                                                 0x0
+#define HWIO_GCC_APCS_VOTE_QDSS_APB_CLK_CLK_ENABLE_ENABLE_FVAL                                                  0x1
+
+#define HWIO_GCC_APCS_TZ_VOTE_QDSS_APB_CLK_ADDR                                                          (GCC_CLK_CTL_REG_REG_BASE      + 0x0005e018)
+#define HWIO_GCC_APCS_TZ_VOTE_QDSS_APB_CLK_PHYS                                                          (GCC_CLK_CTL_REG_REG_BASE_PHYS + 0x0005e018)
+#define HWIO_GCC_APCS_TZ_VOTE_QDSS_APB_CLK_OFFS                                                          (GCC_CLK_CTL_REG_REG_BASE_OFFS + 0x0005e018)
+#define HWIO_GCC_APCS_TZ_VOTE_QDSS_APB_CLK_RMSK                                                          0x80000001
+#define HWIO_GCC_APCS_TZ_VOTE_QDSS_APB_CLK_ATTR                                                                 0x3
+#define HWIO_GCC_APCS_TZ_VOTE_QDSS_APB_CLK_IN          \
+        in_dword_masked(HWIO_GCC_APCS_TZ_VOTE_QDSS_APB_CLK_ADDR, HWIO_GCC_APCS_TZ_VOTE_QDSS_APB_CLK_RMSK)
+#define HWIO_GCC_APCS_TZ_VOTE_QDSS_APB_CLK_INM(m)      \
+        in_dword_masked(HWIO_GCC_APCS_TZ_VOTE_QDSS_APB_CLK_ADDR, m)
+#define HWIO_GCC_APCS_TZ_VOTE_QDSS_APB_CLK_OUT(v)      \
+        out_dword(HWIO_GCC_APCS_TZ_VOTE_QDSS_APB_CLK_ADDR,v)
+#define HWIO_GCC_APCS_TZ_VOTE_QDSS_APB_CLK_OUTM(m,v) \
+        out_dword_masked_ns(HWIO_GCC_APCS_TZ_VOTE_QDSS_APB_CLK_ADDR,m,v,HWIO_GCC_APCS_TZ_VOTE_QDSS_APB_CLK_IN)
+#define HWIO_GCC_APCS_TZ_VOTE_QDSS_APB_CLK_CLK_OFF_BMSK                                                  0x80000000
+#define HWIO_GCC_APCS_TZ_VOTE_QDSS_APB_CLK_CLK_OFF_SHFT                                                        0x1f
+#define HWIO_GCC_APCS_TZ_VOTE_QDSS_APB_CLK_CLK_ENABLE_BMSK                                                      0x1
+#define HWIO_GCC_APCS_TZ_VOTE_QDSS_APB_CLK_CLK_ENABLE_SHFT                                                      0x0
+#define HWIO_GCC_APCS_TZ_VOTE_QDSS_APB_CLK_CLK_ENABLE_DISABLE_FVAL                                              0x0
+#define HWIO_GCC_APCS_TZ_VOTE_QDSS_APB_CLK_CLK_ENABLE_ENABLE_FVAL                                               0x1
+
+#define HWIO_GCC_HYP_VOTE_QDSS_APB_CLK_ADDR                                                              (GCC_CLK_CTL_REG_REG_BASE      + 0x0005f018)
+#define HWIO_GCC_HYP_VOTE_QDSS_APB_CLK_PHYS                                                              (GCC_CLK_CTL_REG_REG_BASE_PHYS + 0x0005f018)
+#define HWIO_GCC_HYP_VOTE_QDSS_APB_CLK_OFFS                                                              (GCC_CLK_CTL_REG_REG_BASE_OFFS + 0x0005f018)
+#define HWIO_GCC_HYP_VOTE_QDSS_APB_CLK_RMSK                                                              0x80000001
+#define HWIO_GCC_HYP_VOTE_QDSS_APB_CLK_ATTR                                                                     0x3
+#define HWIO_GCC_HYP_VOTE_QDSS_APB_CLK_IN          \
+        in_dword_masked(HWIO_GCC_HYP_VOTE_QDSS_APB_CLK_ADDR, HWIO_GCC_HYP_VOTE_QDSS_APB_CLK_RMSK)
+#define HWIO_GCC_HYP_VOTE_QDSS_APB_CLK_INM(m)      \
+        in_dword_masked(HWIO_GCC_HYP_VOTE_QDSS_APB_CLK_ADDR, m)
+#define HWIO_GCC_HYP_VOTE_QDSS_APB_CLK_OUT(v)      \
+        out_dword(HWIO_GCC_HYP_VOTE_QDSS_APB_CLK_ADDR,v)
+#define HWIO_GCC_HYP_VOTE_QDSS_APB_CLK_OUTM(m,v) \
+        out_dword_masked_ns(HWIO_GCC_HYP_VOTE_QDSS_APB_CLK_ADDR,m,v,HWIO_GCC_HYP_VOTE_QDSS_APB_CLK_IN)
+#define HWIO_GCC_HYP_VOTE_QDSS_APB_CLK_CLK_OFF_BMSK                                                      0x80000000
+#define HWIO_GCC_HYP_VOTE_QDSS_APB_CLK_CLK_OFF_SHFT                                                            0x1f
+#define HWIO_GCC_HYP_VOTE_QDSS_APB_CLK_CLK_ENABLE_BMSK                                                          0x1
+#define HWIO_GCC_HYP_VOTE_QDSS_APB_CLK_CLK_ENABLE_SHFT                                                          0x0
+#define HWIO_GCC_HYP_VOTE_QDSS_APB_CLK_CLK_ENABLE_DISABLE_FVAL                                                  0x0
+#define HWIO_GCC_HYP_VOTE_QDSS_APB_CLK_CLK_ENABLE_ENABLE_FVAL                                                   0x1
+
+#define HWIO_GCC_SPARE1_VOTE_QDSS_APB_CLK_ADDR                                                           (GCC_CLK_CTL_REG_REG_BASE      + 0x00061018)
+#define HWIO_GCC_SPARE1_VOTE_QDSS_APB_CLK_PHYS                                                           (GCC_CLK_CTL_REG_REG_BASE_PHYS + 0x00061018)
+#define HWIO_GCC_SPARE1_VOTE_QDSS_APB_CLK_OFFS                                                           (GCC_CLK_CTL_REG_REG_BASE_OFFS + 0x00061018)
+#define HWIO_GCC_SPARE1_VOTE_QDSS_APB_CLK_RMSK                                                           0x80000001
+#define HWIO_GCC_SPARE1_VOTE_QDSS_APB_CLK_ATTR                                                                  0x3
+#define HWIO_GCC_SPARE1_VOTE_QDSS_APB_CLK_IN          \
+        in_dword_masked(HWIO_GCC_SPARE1_VOTE_QDSS_APB_CLK_ADDR, HWIO_GCC_SPARE1_VOTE_QDSS_APB_CLK_RMSK)
+#define HWIO_GCC_SPARE1_VOTE_QDSS_APB_CLK_INM(m)      \
+        in_dword_masked(HWIO_GCC_SPARE1_VOTE_QDSS_APB_CLK_ADDR, m)
+#define HWIO_GCC_SPARE1_VOTE_QDSS_APB_CLK_OUT(v)      \
+        out_dword(HWIO_GCC_SPARE1_VOTE_QDSS_APB_CLK_ADDR,v)
+#define HWIO_GCC_SPARE1_VOTE_QDSS_APB_CLK_OUTM(m,v) \
+        out_dword_masked_ns(HWIO_GCC_SPARE1_VOTE_QDSS_APB_CLK_ADDR,m,v,HWIO_GCC_SPARE1_VOTE_QDSS_APB_CLK_IN)
+#define HWIO_GCC_SPARE1_VOTE_QDSS_APB_CLK_CLK_OFF_BMSK                                                   0x80000000
+#define HWIO_GCC_SPARE1_VOTE_QDSS_APB_CLK_CLK_OFF_SHFT                                                         0x1f
+#define HWIO_GCC_SPARE1_VOTE_QDSS_APB_CLK_CLK_ENABLE_BMSK                                                       0x1
+#define HWIO_GCC_SPARE1_VOTE_QDSS_APB_CLK_CLK_ENABLE_SHFT                                                       0x0
+#define HWIO_GCC_SPARE1_VOTE_QDSS_APB_CLK_CLK_ENABLE_DISABLE_FVAL                                               0x0
+#define HWIO_GCC_SPARE1_VOTE_QDSS_APB_CLK_CLK_ENABLE_ENABLE_FVAL                                                0x1
+
+#define HWIO_GCC_SPARE2_VOTE_QDSS_APB_CLK_ADDR                                                           (GCC_CLK_CTL_REG_REG_BASE      + 0x00062018)
+#define HWIO_GCC_SPARE2_VOTE_QDSS_APB_CLK_PHYS                                                           (GCC_CLK_CTL_REG_REG_BASE_PHYS + 0x00062018)
+#define HWIO_GCC_SPARE2_VOTE_QDSS_APB_CLK_OFFS                                                           (GCC_CLK_CTL_REG_REG_BASE_OFFS + 0x00062018)
+#define HWIO_GCC_SPARE2_VOTE_QDSS_APB_CLK_RMSK                                                           0x80000001
+#define HWIO_GCC_SPARE2_VOTE_QDSS_APB_CLK_ATTR                                                                  0x3
+#define HWIO_GCC_SPARE2_VOTE_QDSS_APB_CLK_IN          \
+        in_dword_masked(HWIO_GCC_SPARE2_VOTE_QDSS_APB_CLK_ADDR, HWIO_GCC_SPARE2_VOTE_QDSS_APB_CLK_RMSK)
+#define HWIO_GCC_SPARE2_VOTE_QDSS_APB_CLK_INM(m)      \
+        in_dword_masked(HWIO_GCC_SPARE2_VOTE_QDSS_APB_CLK_ADDR, m)
+#define HWIO_GCC_SPARE2_VOTE_QDSS_APB_CLK_OUT(v)      \
+        out_dword(HWIO_GCC_SPARE2_VOTE_QDSS_APB_CLK_ADDR,v)
+#define HWIO_GCC_SPARE2_VOTE_QDSS_APB_CLK_OUTM(m,v) \
+        out_dword_masked_ns(HWIO_GCC_SPARE2_VOTE_QDSS_APB_CLK_ADDR,m,v,HWIO_GCC_SPARE2_VOTE_QDSS_APB_CLK_IN)
+#define HWIO_GCC_SPARE2_VOTE_QDSS_APB_CLK_CLK_OFF_BMSK                                                   0x80000000
+#define HWIO_GCC_SPARE2_VOTE_QDSS_APB_CLK_CLK_OFF_SHFT                                                         0x1f
+#define HWIO_GCC_SPARE2_VOTE_QDSS_APB_CLK_CLK_ENABLE_BMSK                                                       0x1
+#define HWIO_GCC_SPARE2_VOTE_QDSS_APB_CLK_CLK_ENABLE_SHFT                                                       0x0
+#define HWIO_GCC_SPARE2_VOTE_QDSS_APB_CLK_CLK_ENABLE_DISABLE_FVAL                                               0x0
+#define HWIO_GCC_SPARE2_VOTE_QDSS_APB_CLK_CLK_ENABLE_ENABLE_FVAL                                                0x1
+
+#define HWIO_GCC_JBIST_MODE_ADDR                                                                         (GCC_CLK_CTL_REG_REG_BASE      + 0x00079000)
+#define HWIO_GCC_JBIST_MODE_PHYS                                                                         (GCC_CLK_CTL_REG_REG_BASE_PHYS + 0x00079000)
+#define HWIO_GCC_JBIST_MODE_OFFS                                                                         (GCC_CLK_CTL_REG_REG_BASE_OFFS + 0x00079000)
+#define HWIO_GCC_JBIST_MODE_RMSK                                                                         0xffffffff
+#define HWIO_GCC_JBIST_MODE_ATTR                                                                                0x3
+#define HWIO_GCC_JBIST_MODE_IN          \
+        in_dword_masked(HWIO_GCC_JBIST_MODE_ADDR, HWIO_GCC_JBIST_MODE_RMSK)
+#define HWIO_GCC_JBIST_MODE_INM(m)      \
+        in_dword_masked(HWIO_GCC_JBIST_MODE_ADDR, m)
+#define HWIO_GCC_JBIST_MODE_OUT(v)      \
+        out_dword(HWIO_GCC_JBIST_MODE_ADDR,v)
+#define HWIO_GCC_JBIST_MODE_OUTM(m,v) \
+        out_dword_masked_ns(HWIO_GCC_JBIST_MODE_ADDR,m,v,HWIO_GCC_JBIST_MODE_IN)
+#define HWIO_GCC_JBIST_MODE_RESERVE_BITS31_4_BMSK                                                        0xfffffff0
+#define HWIO_GCC_JBIST_MODE_RESERVE_BITS31_4_SHFT                                                               0x4
+#define HWIO_GCC_JBIST_MODE_START_MEAS_BMSK                                                                     0x8
+#define HWIO_GCC_JBIST_MODE_START_MEAS_SHFT                                                                     0x3
+#define HWIO_GCC_JBIST_MODE_JBIST_TEST_BMSK                                                                     0x4
+#define HWIO_GCC_JBIST_MODE_JBIST_TEST_SHFT                                                                     0x2
+#define HWIO_GCC_JBIST_MODE_RESET_N_BMSK                                                                        0x2
+#define HWIO_GCC_JBIST_MODE_RESET_N_SHFT                                                                        0x1
+#define HWIO_GCC_JBIST_MODE_SLEEP_N_BMSK                                                                        0x1
+#define HWIO_GCC_JBIST_MODE_SLEEP_N_SHFT                                                                        0x0
+
+#define HWIO_GCC_JBIST_CONFIG_CTL_ADDR                                                                   (GCC_CLK_CTL_REG_REG_BASE      + 0x00079004)
+#define HWIO_GCC_JBIST_CONFIG_CTL_PHYS                                                                   (GCC_CLK_CTL_REG_REG_BASE_PHYS + 0x00079004)
+#define HWIO_GCC_JBIST_CONFIG_CTL_OFFS                                                                   (GCC_CLK_CTL_REG_REG_BASE_OFFS + 0x00079004)
+#define HWIO_GCC_JBIST_CONFIG_CTL_RMSK                                                                   0xffffffff
+#define HWIO_GCC_JBIST_CONFIG_CTL_ATTR                                                                          0x3
+#define HWIO_GCC_JBIST_CONFIG_CTL_IN          \
+        in_dword_masked(HWIO_GCC_JBIST_CONFIG_CTL_ADDR, HWIO_GCC_JBIST_CONFIG_CTL_RMSK)
+#define HWIO_GCC_JBIST_CONFIG_CTL_INM(m)      \
+        in_dword_masked(HWIO_GCC_JBIST_CONFIG_CTL_ADDR, m)
+#define HWIO_GCC_JBIST_CONFIG_CTL_OUT(v)      \
+        out_dword(HWIO_GCC_JBIST_CONFIG_CTL_ADDR,v)
+#define HWIO_GCC_JBIST_CONFIG_CTL_OUTM(m,v) \
+        out_dword_masked_ns(HWIO_GCC_JBIST_CONFIG_CTL_ADDR,m,v,HWIO_GCC_JBIST_CONFIG_CTL_IN)
+#define HWIO_GCC_JBIST_CONFIG_CTL_JBIST_CONFIG_CTL_BMSK                                                  0xffffffff
+#define HWIO_GCC_JBIST_CONFIG_CTL_JBIST_CONFIG_CTL_SHFT                                                         0x0
+
+#define HWIO_GCC_JBIST_USER_CTL_ADDR                                                                     (GCC_CLK_CTL_REG_REG_BASE      + 0x00079008)
+#define HWIO_GCC_JBIST_USER_CTL_PHYS                                                                     (GCC_CLK_CTL_REG_REG_BASE_PHYS + 0x00079008)
+#define HWIO_GCC_JBIST_USER_CTL_OFFS                                                                     (GCC_CLK_CTL_REG_REG_BASE_OFFS + 0x00079008)
+#define HWIO_GCC_JBIST_USER_CTL_RMSK                                                                     0xffffffff
+#define HWIO_GCC_JBIST_USER_CTL_ATTR                                                                            0x3
+#define HWIO_GCC_JBIST_USER_CTL_IN          \
+        in_dword_masked(HWIO_GCC_JBIST_USER_CTL_ADDR, HWIO_GCC_JBIST_USER_CTL_RMSK)
+#define HWIO_GCC_JBIST_USER_CTL_INM(m)      \
+        in_dword_masked(HWIO_GCC_JBIST_USER_CTL_ADDR, m)
+#define HWIO_GCC_JBIST_USER_CTL_OUT(v)      \
+        out_dword(HWIO_GCC_JBIST_USER_CTL_ADDR,v)
+#define HWIO_GCC_JBIST_USER_CTL_OUTM(m,v) \
+        out_dword_masked_ns(HWIO_GCC_JBIST_USER_CTL_ADDR,m,v,HWIO_GCC_JBIST_USER_CTL_IN)
+#define HWIO_GCC_JBIST_USER_CTL_JBIST_USER_CTL_BMSK                                                      0xffffffff
+#define HWIO_GCC_JBIST_USER_CTL_JBIST_USER_CTL_SHFT                                                             0x0
+
+#define HWIO_GCC_JBIST_USER_CTL_U_ADDR                                                                   (GCC_CLK_CTL_REG_REG_BASE      + 0x0007900c)
+#define HWIO_GCC_JBIST_USER_CTL_U_PHYS                                                                   (GCC_CLK_CTL_REG_REG_BASE_PHYS + 0x0007900c)
+#define HWIO_GCC_JBIST_USER_CTL_U_OFFS                                                                   (GCC_CLK_CTL_REG_REG_BASE_OFFS + 0x0007900c)
+#define HWIO_GCC_JBIST_USER_CTL_U_RMSK                                                                   0xffffffff
+#define HWIO_GCC_JBIST_USER_CTL_U_ATTR                                                                          0x3
+#define HWIO_GCC_JBIST_USER_CTL_U_IN          \
+        in_dword_masked(HWIO_GCC_JBIST_USER_CTL_U_ADDR, HWIO_GCC_JBIST_USER_CTL_U_RMSK)
+#define HWIO_GCC_JBIST_USER_CTL_U_INM(m)      \
+        in_dword_masked(HWIO_GCC_JBIST_USER_CTL_U_ADDR, m)
+#define HWIO_GCC_JBIST_USER_CTL_U_OUT(v)      \
+        out_dword(HWIO_GCC_JBIST_USER_CTL_U_ADDR,v)
+#define HWIO_GCC_JBIST_USER_CTL_U_OUTM(m,v) \
+        out_dword_masked_ns(HWIO_GCC_JBIST_USER_CTL_U_ADDR,m,v,HWIO_GCC_JBIST_USER_CTL_U_IN)
+#define HWIO_GCC_JBIST_USER_CTL_U_JBIST_USER_CTL_U_BMSK                                                  0xffffffff
+#define HWIO_GCC_JBIST_USER_CTL_U_JBIST_USER_CTL_U_SHFT                                                         0x0
+
+#define HWIO_GCC_JBIST_TEST_CTL_ADDR                                                                     (GCC_CLK_CTL_REG_REG_BASE      + 0x00079010)
+#define HWIO_GCC_JBIST_TEST_CTL_PHYS                                                                     (GCC_CLK_CTL_REG_REG_BASE_PHYS + 0x00079010)
+#define HWIO_GCC_JBIST_TEST_CTL_OFFS                                                                     (GCC_CLK_CTL_REG_REG_BASE_OFFS + 0x00079010)
+#define HWIO_GCC_JBIST_TEST_CTL_RMSK                                                                     0xffffffff
+#define HWIO_GCC_JBIST_TEST_CTL_ATTR                                                                            0x3
+#define HWIO_GCC_JBIST_TEST_CTL_IN          \
+        in_dword_masked(HWIO_GCC_JBIST_TEST_CTL_ADDR, HWIO_GCC_JBIST_TEST_CTL_RMSK)
+#define HWIO_GCC_JBIST_TEST_CTL_INM(m)      \
+        in_dword_masked(HWIO_GCC_JBIST_TEST_CTL_ADDR, m)
+#define HWIO_GCC_JBIST_TEST_CTL_OUT(v)      \
+        out_dword(HWIO_GCC_JBIST_TEST_CTL_ADDR,v)
+#define HWIO_GCC_JBIST_TEST_CTL_OUTM(m,v) \
+        out_dword_masked_ns(HWIO_GCC_JBIST_TEST_CTL_ADDR,m,v,HWIO_GCC_JBIST_TEST_CTL_IN)
+#define HWIO_GCC_JBIST_TEST_CTL_JBIST_TEST_CTL_BMSK                                                      0xffffffff
+#define HWIO_GCC_JBIST_TEST_CTL_JBIST_TEST_CTL_SHFT                                                             0x0
+
+#define HWIO_GCC_JBIST_STATUS_ADDR                                                                       (GCC_CLK_CTL_REG_REG_BASE      + 0x00079014)
+#define HWIO_GCC_JBIST_STATUS_PHYS                                                                       (GCC_CLK_CTL_REG_REG_BASE_PHYS + 0x00079014)
+#define HWIO_GCC_JBIST_STATUS_OFFS                                                                       (GCC_CLK_CTL_REG_REG_BASE_OFFS + 0x00079014)
+#define HWIO_GCC_JBIST_STATUS_RMSK                                                                       0xffffffff
+#define HWIO_GCC_JBIST_STATUS_ATTR                                                                              0x1
+#define HWIO_GCC_JBIST_STATUS_IN          \
+        in_dword_masked(HWIO_GCC_JBIST_STATUS_ADDR, HWIO_GCC_JBIST_STATUS_RMSK)
+#define HWIO_GCC_JBIST_STATUS_INM(m)      \
+        in_dword_masked(HWIO_GCC_JBIST_STATUS_ADDR, m)
+#define HWIO_GCC_JBIST_STATUS_JBIST_STATUS_BMSK                                                          0xffffffff
+#define HWIO_GCC_JBIST_STATUS_JBIST_STATUS_SHFT                                                                 0x0
+
+#define HWIO_GCC_JBIST_MEAS_DONE_ADDR                                                                    (GCC_CLK_CTL_REG_REG_BASE      + 0x00079018)
+#define HWIO_GCC_JBIST_MEAS_DONE_PHYS                                                                    (GCC_CLK_CTL_REG_REG_BASE_PHYS + 0x00079018)
+#define HWIO_GCC_JBIST_MEAS_DONE_OFFS                                                                    (GCC_CLK_CTL_REG_REG_BASE_OFFS + 0x00079018)
+#define HWIO_GCC_JBIST_MEAS_DONE_RMSK                                                                    0xffffffff
+#define HWIO_GCC_JBIST_MEAS_DONE_ATTR                                                                           0x3
+#define HWIO_GCC_JBIST_MEAS_DONE_IN          \
+        in_dword_masked(HWIO_GCC_JBIST_MEAS_DONE_ADDR, HWIO_GCC_JBIST_MEAS_DONE_RMSK)
+#define HWIO_GCC_JBIST_MEAS_DONE_INM(m)      \
+        in_dword_masked(HWIO_GCC_JBIST_MEAS_DONE_ADDR, m)
+#define HWIO_GCC_JBIST_MEAS_DONE_OUT(v)      \
+        out_dword(HWIO_GCC_JBIST_MEAS_DONE_ADDR,v)
+#define HWIO_GCC_JBIST_MEAS_DONE_OUTM(m,v) \
+        out_dword_masked_ns(HWIO_GCC_JBIST_MEAS_DONE_ADDR,m,v,HWIO_GCC_JBIST_MEAS_DONE_IN)
+#define HWIO_GCC_JBIST_MEAS_DONE_RESERVE_BITS31_1_BMSK                                                   0xfffffffe
+#define HWIO_GCC_JBIST_MEAS_DONE_RESERVE_BITS31_1_SHFT                                                          0x1
+#define HWIO_GCC_JBIST_MEAS_DONE_JBIST_DATA_STREAM_RDY_BMSK                                                     0x1
+#define HWIO_GCC_JBIST_MEAS_DONE_JBIST_DATA_STREAM_RDY_SHFT                                                     0x0
+
+#define HWIO_GCC_JBIST_MISC_ADDR                                                                         (GCC_CLK_CTL_REG_REG_BASE      + 0x0007901c)
+#define HWIO_GCC_JBIST_MISC_PHYS                                                                         (GCC_CLK_CTL_REG_REG_BASE_PHYS + 0x0007901c)
+#define HWIO_GCC_JBIST_MISC_OFFS                                                                         (GCC_CLK_CTL_REG_REG_BASE_OFFS + 0x0007901c)
+#define HWIO_GCC_JBIST_MISC_RMSK                                                                                0x3
+#define HWIO_GCC_JBIST_MISC_ATTR                                                                                0x3
+#define HWIO_GCC_JBIST_MISC_IN          \
+        in_dword_masked(HWIO_GCC_JBIST_MISC_ADDR, HWIO_GCC_JBIST_MISC_RMSK)
+#define HWIO_GCC_JBIST_MISC_INM(m)      \
+        in_dword_masked(HWIO_GCC_JBIST_MISC_ADDR, m)
+#define HWIO_GCC_JBIST_MISC_OUT(v)      \
+        out_dword(HWIO_GCC_JBIST_MISC_ADDR,v)
+#define HWIO_GCC_JBIST_MISC_OUTM(m,v) \
+        out_dword_masked_ns(HWIO_GCC_JBIST_MISC_ADDR,m,v,HWIO_GCC_JBIST_MISC_IN)
+#define HWIO_GCC_JBIST_MISC_CLK_EXT_SEL_BMSK                                                                    0x3
+#define HWIO_GCC_JBIST_MISC_CLK_EXT_SEL_SHFT                                                                    0x0
+#define HWIO_GCC_JBIST_MISC_CLK_EXT_SEL_EMAC_DLL_CLK_FVAL                                                       0x1
+#define HWIO_GCC_JBIST_MISC_CLK_EXT_SEL_SDCC_DLL_CLK_FVAL                                                       0x2
+
+#define HWIO_GCC_GLOBAL_EN_ADDR                                                                          (GCC_CLK_CTL_REG_REG_BASE      + 0x0007a000)
+#define HWIO_GCC_GLOBAL_EN_PHYS                                                                          (GCC_CLK_CTL_REG_REG_BASE_PHYS + 0x0007a000)
+#define HWIO_GCC_GLOBAL_EN_OFFS                                                                          (GCC_CLK_CTL_REG_REG_BASE_OFFS + 0x0007a000)
+#define HWIO_GCC_GLOBAL_EN_RMSK                                                                          0xffffffff
+#define HWIO_GCC_GLOBAL_EN_ATTR                                                                                 0x3
+#define HWIO_GCC_GLOBAL_EN_IN          \
+        in_dword_masked(HWIO_GCC_GLOBAL_EN_ADDR, HWIO_GCC_GLOBAL_EN_RMSK)
+#define HWIO_GCC_GLOBAL_EN_INM(m)      \
+        in_dword_masked(HWIO_GCC_GLOBAL_EN_ADDR, m)
+#define HWIO_GCC_GLOBAL_EN_OUT(v)      \
+        out_dword(HWIO_GCC_GLOBAL_EN_ADDR,v)
+#define HWIO_GCC_GLOBAL_EN_OUTM(m,v) \
+        out_dword_masked_ns(HWIO_GCC_GLOBAL_EN_ADDR,m,v,HWIO_GCC_GLOBAL_EN_IN)
+#define HWIO_GCC_GLOBAL_EN_SPARE_ENABLE_BMSK                                                             0xffff8000
+#define HWIO_GCC_GLOBAL_EN_SPARE_ENABLE_SHFT                                                                    0xf
+#define HWIO_GCC_GLOBAL_EN_MEM_ENABLE_7_BMSK                                                                 0x4000
+#define HWIO_GCC_GLOBAL_EN_MEM_ENABLE_7_SHFT                                                                    0xe
+#define HWIO_GCC_GLOBAL_EN_MEM_ENABLE_7_DISABLE_FVAL                                                            0x0
+#define HWIO_GCC_GLOBAL_EN_MEM_ENABLE_7_ENABLE_FVAL                                                             0x1
+#define HWIO_GCC_GLOBAL_EN_MEM_ENABLE_6_BMSK                                                                 0x2000
+#define HWIO_GCC_GLOBAL_EN_MEM_ENABLE_6_SHFT                                                                    0xd
+#define HWIO_GCC_GLOBAL_EN_MEM_ENABLE_6_DISABLE_FVAL                                                            0x0
+#define HWIO_GCC_GLOBAL_EN_MEM_ENABLE_6_ENABLE_FVAL                                                             0x1
+#define HWIO_GCC_GLOBAL_EN_MEM_ENABLE_5_BMSK                                                                 0x1000
+#define HWIO_GCC_GLOBAL_EN_MEM_ENABLE_5_SHFT                                                                    0xc
+#define HWIO_GCC_GLOBAL_EN_MEM_ENABLE_5_DISABLE_FVAL                                                            0x0
+#define HWIO_GCC_GLOBAL_EN_MEM_ENABLE_5_ENABLE_FVAL                                                             0x1
+#define HWIO_GCC_GLOBAL_EN_MEM_ENABLE_4_BMSK                                                                  0x800
+#define HWIO_GCC_GLOBAL_EN_MEM_ENABLE_4_SHFT                                                                    0xb
+#define HWIO_GCC_GLOBAL_EN_MEM_ENABLE_4_DISABLE_FVAL                                                            0x0
+#define HWIO_GCC_GLOBAL_EN_MEM_ENABLE_4_ENABLE_FVAL                                                             0x1
+#define HWIO_GCC_GLOBAL_EN_MEM_ENABLE_3_BMSK                                                                  0x400
+#define HWIO_GCC_GLOBAL_EN_MEM_ENABLE_3_SHFT                                                                    0xa
+#define HWIO_GCC_GLOBAL_EN_MEM_ENABLE_3_DISABLE_FVAL                                                            0x0
+#define HWIO_GCC_GLOBAL_EN_MEM_ENABLE_3_ENABLE_FVAL                                                             0x1
+#define HWIO_GCC_GLOBAL_EN_MEM_ENABLE_2_BMSK                                                                  0x200
+#define HWIO_GCC_GLOBAL_EN_MEM_ENABLE_2_SHFT                                                                    0x9
+#define HWIO_GCC_GLOBAL_EN_MEM_ENABLE_2_DISABLE_FVAL                                                            0x0
+#define HWIO_GCC_GLOBAL_EN_MEM_ENABLE_2_ENABLE_FVAL                                                             0x1
+#define HWIO_GCC_GLOBAL_EN_MEM_ENABLE_1_BMSK                                                                  0x100
+#define HWIO_GCC_GLOBAL_EN_MEM_ENABLE_1_SHFT                                                                    0x8
+#define HWIO_GCC_GLOBAL_EN_MEM_ENABLE_1_DISABLE_FVAL                                                            0x0
+#define HWIO_GCC_GLOBAL_EN_MEM_ENABLE_1_ENABLE_FVAL                                                             0x1
+#define HWIO_GCC_GLOBAL_EN_MEM_ENABLE_0_BMSK                                                                   0x80
+#define HWIO_GCC_GLOBAL_EN_MEM_ENABLE_0_SHFT                                                                    0x7
+#define HWIO_GCC_GLOBAL_EN_MEM_ENABLE_0_DISABLE_FVAL                                                            0x0
+#define HWIO_GCC_GLOBAL_EN_MEM_ENABLE_0_ENABLE_FVAL                                                             0x1
+#define HWIO_GCC_GLOBAL_EN_REST_ENABLE_BMSK                                                                    0x40
+#define HWIO_GCC_GLOBAL_EN_REST_ENABLE_SHFT                                                                     0x6
+#define HWIO_GCC_GLOBAL_EN_REST_ENABLE_DISABLE_FVAL                                                             0x0
+#define HWIO_GCC_GLOBAL_EN_REST_ENABLE_ENABLE_FVAL                                                              0x1
+#define HWIO_GCC_GLOBAL_EN_PERIPHERALS_ENABLE_BMSK                                                             0x20
+#define HWIO_GCC_GLOBAL_EN_PERIPHERALS_ENABLE_SHFT                                                              0x5
+#define HWIO_GCC_GLOBAL_EN_PERIPHERALS_ENABLE_DISABLE_FVAL                                                      0x0
+#define HWIO_GCC_GLOBAL_EN_PERIPHERALS_ENABLE_ENABLE_FVAL                                                       0x1
+#define HWIO_GCC_GLOBAL_EN_CENTER_ENABLE_BMSK                                                                  0x10
+#define HWIO_GCC_GLOBAL_EN_CENTER_ENABLE_SHFT                                                                   0x4
+#define HWIO_GCC_GLOBAL_EN_CENTER_ENABLE_DISABLE_FVAL                                                           0x0
+#define HWIO_GCC_GLOBAL_EN_CENTER_ENABLE_ENABLE_FVAL                                                            0x1
+#define HWIO_GCC_GLOBAL_EN_SOUTH_ENABLE_BMSK                                                                    0x8
+#define HWIO_GCC_GLOBAL_EN_SOUTH_ENABLE_SHFT                                                                    0x3
+#define HWIO_GCC_GLOBAL_EN_SOUTH_ENABLE_DISABLE_FVAL                                                            0x0
+#define HWIO_GCC_GLOBAL_EN_SOUTH_ENABLE_ENABLE_FVAL                                                             0x1
+#define HWIO_GCC_GLOBAL_EN_NORTH_ENABLE_BMSK                                                                    0x4
+#define HWIO_GCC_GLOBAL_EN_NORTH_ENABLE_SHFT                                                                    0x2
+#define HWIO_GCC_GLOBAL_EN_NORTH_ENABLE_DISABLE_FVAL                                                            0x0
+#define HWIO_GCC_GLOBAL_EN_NORTH_ENABLE_ENABLE_FVAL                                                             0x1
+#define HWIO_GCC_GLOBAL_EN_WEST_ENABLE_BMSK                                                                     0x2
+#define HWIO_GCC_GLOBAL_EN_WEST_ENABLE_SHFT                                                                     0x1
+#define HWIO_GCC_GLOBAL_EN_WEST_ENABLE_DISABLE_FVAL                                                             0x0
+#define HWIO_GCC_GLOBAL_EN_WEST_ENABLE_ENABLE_FVAL                                                              0x1
+#define HWIO_GCC_GLOBAL_EN_EAST_ENABLE_BMSK                                                                     0x1
+#define HWIO_GCC_GLOBAL_EN_EAST_ENABLE_SHFT                                                                     0x0
+#define HWIO_GCC_GLOBAL_EN_EAST_ENABLE_DISABLE_FVAL                                                             0x0
+#define HWIO_GCC_GLOBAL_EN_EAST_ENABLE_ENABLE_FVAL                                                              0x1
+
+#define HWIO_GCC_USB3_LPC_GPLL0_ACGCR_ADDR                                                               (GCC_CLK_CTL_REG_REG_BASE      + 0x0007b000)
+#define HWIO_GCC_USB3_LPC_GPLL0_ACGCR_PHYS                                                               (GCC_CLK_CTL_REG_REG_BASE_PHYS + 0x0007b000)
+#define HWIO_GCC_USB3_LPC_GPLL0_ACGCR_OFFS                                                               (GCC_CLK_CTL_REG_REG_BASE_OFFS + 0x0007b000)
+#define HWIO_GCC_USB3_LPC_GPLL0_ACGCR_RMSK                                                               0x80000000
+#define HWIO_GCC_USB3_LPC_GPLL0_ACGCR_ATTR                                                                      0x1
+#define HWIO_GCC_USB3_LPC_GPLL0_ACGCR_IN          \
+        in_dword_masked(HWIO_GCC_USB3_LPC_GPLL0_ACGCR_ADDR, HWIO_GCC_USB3_LPC_GPLL0_ACGCR_RMSK)
+#define HWIO_GCC_USB3_LPC_GPLL0_ACGCR_INM(m)      \
+        in_dword_masked(HWIO_GCC_USB3_LPC_GPLL0_ACGCR_ADDR, m)
+#define HWIO_GCC_USB3_LPC_GPLL0_ACGCR_CLK_ON_BMSK                                                        0x80000000
+#define HWIO_GCC_USB3_LPC_GPLL0_ACGCR_CLK_ON_SHFT                                                              0x1f
+
+#define HWIO_GCC_USB3_LPC_GPLL4_ACGCR_ADDR                                                               (GCC_CLK_CTL_REG_REG_BASE      + 0x0007b004)
+#define HWIO_GCC_USB3_LPC_GPLL4_ACGCR_PHYS                                                               (GCC_CLK_CTL_REG_REG_BASE_PHYS + 0x0007b004)
+#define HWIO_GCC_USB3_LPC_GPLL4_ACGCR_OFFS                                                               (GCC_CLK_CTL_REG_REG_BASE_OFFS + 0x0007b004)
+#define HWIO_GCC_USB3_LPC_GPLL4_ACGCR_RMSK                                                               0x80000000
+#define HWIO_GCC_USB3_LPC_GPLL4_ACGCR_ATTR                                                                      0x1
+#define HWIO_GCC_USB3_LPC_GPLL4_ACGCR_IN          \
+        in_dword_masked(HWIO_GCC_USB3_LPC_GPLL4_ACGCR_ADDR, HWIO_GCC_USB3_LPC_GPLL4_ACGCR_RMSK)
+#define HWIO_GCC_USB3_LPC_GPLL4_ACGCR_INM(m)      \
+        in_dword_masked(HWIO_GCC_USB3_LPC_GPLL4_ACGCR_ADDR, m)
+#define HWIO_GCC_USB3_LPC_GPLL4_ACGCR_CLK_ON_BMSK                                                        0x80000000
+#define HWIO_GCC_USB3_LPC_GPLL4_ACGCR_CLK_ON_SHFT                                                              0x1f
+
+#define HWIO_GCC_CPUSS_GPLL1_ACGCR_ADDR                                                                  (GCC_CLK_CTL_REG_REG_BASE      + 0x0007b008)
+#define HWIO_GCC_CPUSS_GPLL1_ACGCR_PHYS                                                                  (GCC_CLK_CTL_REG_REG_BASE_PHYS + 0x0007b008)
+#define HWIO_GCC_CPUSS_GPLL1_ACGCR_OFFS                                                                  (GCC_CLK_CTL_REG_REG_BASE_OFFS + 0x0007b008)
+#define HWIO_GCC_CPUSS_GPLL1_ACGCR_RMSK                                                                  0x80000000
+#define HWIO_GCC_CPUSS_GPLL1_ACGCR_ATTR                                                                         0x1
+#define HWIO_GCC_CPUSS_GPLL1_ACGCR_IN          \
+        in_dword_masked(HWIO_GCC_CPUSS_GPLL1_ACGCR_ADDR, HWIO_GCC_CPUSS_GPLL1_ACGCR_RMSK)
+#define HWIO_GCC_CPUSS_GPLL1_ACGCR_INM(m)      \
+        in_dword_masked(HWIO_GCC_CPUSS_GPLL1_ACGCR_ADDR, m)
+#define HWIO_GCC_CPUSS_GPLL1_ACGCR_CLK_ON_BMSK                                                           0x80000000
+#define HWIO_GCC_CPUSS_GPLL1_ACGCR_CLK_ON_SHFT                                                                 0x1f
+
+#define HWIO_GCC_CPUSS_GPLL4_ACGCR_ADDR                                                                  (GCC_CLK_CTL_REG_REG_BASE      + 0x0007b00c)
+#define HWIO_GCC_CPUSS_GPLL4_ACGCR_PHYS                                                                  (GCC_CLK_CTL_REG_REG_BASE_PHYS + 0x0007b00c)
+#define HWIO_GCC_CPUSS_GPLL4_ACGCR_OFFS                                                                  (GCC_CLK_CTL_REG_REG_BASE_OFFS + 0x0007b00c)
+#define HWIO_GCC_CPUSS_GPLL4_ACGCR_RMSK                                                                  0x80000000
+#define HWIO_GCC_CPUSS_GPLL4_ACGCR_ATTR                                                                         0x1
+#define HWIO_GCC_CPUSS_GPLL4_ACGCR_IN          \
+        in_dword_masked(HWIO_GCC_CPUSS_GPLL4_ACGCR_ADDR, HWIO_GCC_CPUSS_GPLL4_ACGCR_RMSK)
+#define HWIO_GCC_CPUSS_GPLL4_ACGCR_INM(m)      \
+        in_dword_masked(HWIO_GCC_CPUSS_GPLL4_ACGCR_ADDR, m)
+#define HWIO_GCC_CPUSS_GPLL4_ACGCR_CLK_ON_BMSK                                                           0x80000000
+#define HWIO_GCC_CPUSS_GPLL4_ACGCR_CLK_ON_SHFT                                                                 0x1f
+
+#define HWIO_GCC_CPUSS_GPLL5_ACGCR_ADDR                                                                  (GCC_CLK_CTL_REG_REG_BASE      + 0x0007b010)
+#define HWIO_GCC_CPUSS_GPLL5_ACGCR_PHYS                                                                  (GCC_CLK_CTL_REG_REG_BASE_PHYS + 0x0007b010)
+#define HWIO_GCC_CPUSS_GPLL5_ACGCR_OFFS                                                                  (GCC_CLK_CTL_REG_REG_BASE_OFFS + 0x0007b010)
+#define HWIO_GCC_CPUSS_GPLL5_ACGCR_RMSK                                                                  0x80000000
+#define HWIO_GCC_CPUSS_GPLL5_ACGCR_ATTR                                                                         0x1
+#define HWIO_GCC_CPUSS_GPLL5_ACGCR_IN          \
+        in_dword_masked(HWIO_GCC_CPUSS_GPLL5_ACGCR_ADDR, HWIO_GCC_CPUSS_GPLL5_ACGCR_RMSK)
+#define HWIO_GCC_CPUSS_GPLL5_ACGCR_INM(m)      \
+        in_dword_masked(HWIO_GCC_CPUSS_GPLL5_ACGCR_ADDR, m)
+#define HWIO_GCC_CPUSS_GPLL5_ACGCR_CLK_ON_BMSK                                                           0x80000000
+#define HWIO_GCC_CPUSS_GPLL5_ACGCR_CLK_ON_SHFT                                                                 0x1f
+
+#define HWIO_GCC_MSS_GPLL0_DIV_ACGCR_ADDR                                                                (GCC_CLK_CTL_REG_REG_BASE      + 0x0007b014)
+#define HWIO_GCC_MSS_GPLL0_DIV_ACGCR_PHYS                                                                (GCC_CLK_CTL_REG_REG_BASE_PHYS + 0x0007b014)
+#define HWIO_GCC_MSS_GPLL0_DIV_ACGCR_OFFS                                                                (GCC_CLK_CTL_REG_REG_BASE_OFFS + 0x0007b014)
+#define HWIO_GCC_MSS_GPLL0_DIV_ACGCR_RMSK                                                                0x80000000
+#define HWIO_GCC_MSS_GPLL0_DIV_ACGCR_ATTR                                                                       0x1
+#define HWIO_GCC_MSS_GPLL0_DIV_ACGCR_IN          \
+        in_dword_masked(HWIO_GCC_MSS_GPLL0_DIV_ACGCR_ADDR, HWIO_GCC_MSS_GPLL0_DIV_ACGCR_RMSK)
+#define HWIO_GCC_MSS_GPLL0_DIV_ACGCR_INM(m)      \
+        in_dword_masked(HWIO_GCC_MSS_GPLL0_DIV_ACGCR_ADDR, m)
+#define HWIO_GCC_MSS_GPLL0_DIV_ACGCR_CLK_ON_BMSK                                                         0x80000000
+#define HWIO_GCC_MSS_GPLL0_DIV_ACGCR_CLK_ON_SHFT                                                               0x1f
+
+#define HWIO_GCC_PLL_MISC_ADDR                                                                           (GCC_CLK_CTL_REG_REG_BASE      + 0x0007c000)
+#define HWIO_GCC_PLL_MISC_PHYS                                                                           (GCC_CLK_CTL_REG_REG_BASE_PHYS + 0x0007c000)
+#define HWIO_GCC_PLL_MISC_OFFS                                                                           (GCC_CLK_CTL_REG_REG_BASE_OFFS + 0x0007c000)
+#define HWIO_GCC_PLL_MISC_RMSK                                                                                  0x1
+#define HWIO_GCC_PLL_MISC_ATTR                                                                                  0x3
+#define HWIO_GCC_PLL_MISC_IN          \
+        in_dword_masked(HWIO_GCC_PLL_MISC_ADDR, HWIO_GCC_PLL_MISC_RMSK)
+#define HWIO_GCC_PLL_MISC_INM(m)      \
+        in_dword_masked(HWIO_GCC_PLL_MISC_ADDR, m)
+#define HWIO_GCC_PLL_MISC_OUT(v)      \
+        out_dword(HWIO_GCC_PLL_MISC_ADDR,v)
+#define HWIO_GCC_PLL_MISC_OUTM(m,v) \
+        out_dword_masked_ns(HWIO_GCC_PLL_MISC_ADDR,m,v,HWIO_GCC_PLL_MISC_IN)
+#define HWIO_GCC_PLL_MISC_HW_TRIGGERED_STBY_DIS_BMSK                                                            0x1
+#define HWIO_GCC_PLL_MISC_HW_TRIGGERED_STBY_DIS_SHFT                                                            0x0
+#define HWIO_GCC_PLL_MISC_HW_TRIGGERED_STBY_DIS_DISABLE_FVAL                                                    0x0
+#define HWIO_GCC_PLL_MISC_HW_TRIGGERED_STBY_DIS_ENABLE_FVAL                                                     0x1
+
+#define HWIO_GCC_PLL_MISC1_ADDR                                                                          (GCC_CLK_CTL_REG_REG_BASE      + 0x0007c004)
+#define HWIO_GCC_PLL_MISC1_PHYS                                                                          (GCC_CLK_CTL_REG_REG_BASE_PHYS + 0x0007c004)
+#define HWIO_GCC_PLL_MISC1_OFFS                                                                          (GCC_CLK_CTL_REG_REG_BASE_OFFS + 0x0007c004)
+#define HWIO_GCC_PLL_MISC1_RMSK                                                                                0x3f
+#define HWIO_GCC_PLL_MISC1_ATTR                                                                                 0x3
+#define HWIO_GCC_PLL_MISC1_IN          \
+        in_dword_masked(HWIO_GCC_PLL_MISC1_ADDR, HWIO_GCC_PLL_MISC1_RMSK)
+#define HWIO_GCC_PLL_MISC1_INM(m)      \
+        in_dword_masked(HWIO_GCC_PLL_MISC1_ADDR, m)
+#define HWIO_GCC_PLL_MISC1_OUT(v)      \
+        out_dword(HWIO_GCC_PLL_MISC1_ADDR,v)
+#define HWIO_GCC_PLL_MISC1_OUTM(m,v) \
+        out_dword_masked_ns(HWIO_GCC_PLL_MISC1_ADDR,m,v,HWIO_GCC_PLL_MISC1_IN)
+#define HWIO_GCC_PLL_MISC1_PLL5_PLL_ACTIVE_MUX_BMSK                                                            0x20
+#define HWIO_GCC_PLL_MISC1_PLL5_PLL_ACTIVE_MUX_SHFT                                                             0x5
+#define HWIO_GCC_PLL_MISC1_PLL5_PLL_ACTIVE_MUX_DISABLE_FVAL                                                     0x0
+#define HWIO_GCC_PLL_MISC1_PLL5_PLL_ACTIVE_MUX_ENABLE_FVAL                                                      0x1
+#define HWIO_GCC_PLL_MISC1_PLL4_PLL_ACTIVE_MUX_BMSK                                                            0x10
+#define HWIO_GCC_PLL_MISC1_PLL4_PLL_ACTIVE_MUX_SHFT                                                             0x4
+#define HWIO_GCC_PLL_MISC1_PLL4_PLL_ACTIVE_MUX_DISABLE_FVAL                                                     0x0
+#define HWIO_GCC_PLL_MISC1_PLL4_PLL_ACTIVE_MUX_ENABLE_FVAL                                                      0x1
+#define HWIO_GCC_PLL_MISC1_PLL3_PLL_ACTIVE_MUX_BMSK                                                             0x8
+#define HWIO_GCC_PLL_MISC1_PLL3_PLL_ACTIVE_MUX_SHFT                                                             0x3
+#define HWIO_GCC_PLL_MISC1_PLL3_PLL_ACTIVE_MUX_DISABLE_FVAL                                                     0x0
+#define HWIO_GCC_PLL_MISC1_PLL3_PLL_ACTIVE_MUX_ENABLE_FVAL                                                      0x1
+#define HWIO_GCC_PLL_MISC1_PLL2_PLL_ACTIVE_MUX_BMSK                                                             0x4
+#define HWIO_GCC_PLL_MISC1_PLL2_PLL_ACTIVE_MUX_SHFT                                                             0x2
+#define HWIO_GCC_PLL_MISC1_PLL2_PLL_ACTIVE_MUX_DISABLE_FVAL                                                     0x0
+#define HWIO_GCC_PLL_MISC1_PLL2_PLL_ACTIVE_MUX_ENABLE_FVAL                                                      0x1
+#define HWIO_GCC_PLL_MISC1_PLL1_PLL_ACTIVE_MUX_BMSK                                                             0x2
+#define HWIO_GCC_PLL_MISC1_PLL1_PLL_ACTIVE_MUX_SHFT                                                             0x1
+#define HWIO_GCC_PLL_MISC1_PLL1_PLL_ACTIVE_MUX_DISABLE_FVAL                                                     0x0
+#define HWIO_GCC_PLL_MISC1_PLL1_PLL_ACTIVE_MUX_ENABLE_FVAL                                                      0x1
+#define HWIO_GCC_PLL_MISC1_PLL0_PLL_ACTIVE_MUX_BMSK                                                             0x1
+#define HWIO_GCC_PLL_MISC1_PLL0_PLL_ACTIVE_MUX_SHFT                                                             0x0
+#define HWIO_GCC_PLL_MISC1_PLL0_PLL_ACTIVE_MUX_DISABLE_FVAL                                                     0x0
+#define HWIO_GCC_PLL_MISC1_PLL0_PLL_ACTIVE_MUX_ENABLE_FVAL                                                      0x1
+
+#define HWIO_GCC_PCIE_PERST_HANDSHAKE_ADDR                                                               (GCC_CLK_CTL_REG_REG_BASE      + 0x0007d000)
+#define HWIO_GCC_PCIE_PERST_HANDSHAKE_PHYS                                                               (GCC_CLK_CTL_REG_REG_BASE_PHYS + 0x0007d000)
+#define HWIO_GCC_PCIE_PERST_HANDSHAKE_OFFS                                                               (GCC_CLK_CTL_REG_REG_BASE_OFFS + 0x0007d000)
+#define HWIO_GCC_PCIE_PERST_HANDSHAKE_RMSK                                                               0xe0000001
+#define HWIO_GCC_PCIE_PERST_HANDSHAKE_ATTR                                                                      0x3
+#define HWIO_GCC_PCIE_PERST_HANDSHAKE_IN          \
+        in_dword_masked(HWIO_GCC_PCIE_PERST_HANDSHAKE_ADDR, HWIO_GCC_PCIE_PERST_HANDSHAKE_RMSK)
+#define HWIO_GCC_PCIE_PERST_HANDSHAKE_INM(m)      \
+        in_dword_masked(HWIO_GCC_PCIE_PERST_HANDSHAKE_ADDR, m)
+#define HWIO_GCC_PCIE_PERST_HANDSHAKE_OUT(v)      \
+        out_dword(HWIO_GCC_PCIE_PERST_HANDSHAKE_ADDR,v)
+#define HWIO_GCC_PCIE_PERST_HANDSHAKE_OUTM(m,v) \
+        out_dword_masked_ns(HWIO_GCC_PCIE_PERST_HANDSHAKE_ADDR,m,v,HWIO_GCC_PCIE_PERST_HANDSHAKE_IN)
+#define HWIO_GCC_PCIE_PERST_HANDSHAKE_TIMEOUT_STATUS_BMSK                                                0x80000000
+#define HWIO_GCC_PCIE_PERST_HANDSHAKE_TIMEOUT_STATUS_SHFT                                                      0x1f
+#define HWIO_GCC_PCIE_PERST_HANDSHAKE_FSM_STATUS_BMSK                                                    0x60000000
+#define HWIO_GCC_PCIE_PERST_HANDSHAKE_FSM_STATUS_SHFT                                                          0x1d
+#define HWIO_GCC_PCIE_PERST_HANDSHAKE_TIMER_ENABLE_BMSK                                                         0x1
+#define HWIO_GCC_PCIE_PERST_HANDSHAKE_TIMER_ENABLE_SHFT                                                         0x0
+#define HWIO_GCC_PCIE_PERST_HANDSHAKE_TIMER_ENABLE_DISABLE_FVAL                                                 0x0
+#define HWIO_GCC_PCIE_PERST_HANDSHAKE_TIMER_ENABLE_ENABLE_FVAL                                                  0x1
+
+#define HWIO_GCC_PCIE_PERST_HANDSHAKE_TIMER_ADDR                                                         (GCC_CLK_CTL_REG_REG_BASE      + 0x0007d004)
+#define HWIO_GCC_PCIE_PERST_HANDSHAKE_TIMER_PHYS                                                         (GCC_CLK_CTL_REG_REG_BASE_PHYS + 0x0007d004)
+#define HWIO_GCC_PCIE_PERST_HANDSHAKE_TIMER_OFFS                                                         (GCC_CLK_CTL_REG_REG_BASE_OFFS + 0x0007d004)
+#define HWIO_GCC_PCIE_PERST_HANDSHAKE_TIMER_RMSK                                                         0xffffffff
+#define HWIO_GCC_PCIE_PERST_HANDSHAKE_TIMER_ATTR                                                                0x3
+#define HWIO_GCC_PCIE_PERST_HANDSHAKE_TIMER_IN          \
+        in_dword_masked(HWIO_GCC_PCIE_PERST_HANDSHAKE_TIMER_ADDR, HWIO_GCC_PCIE_PERST_HANDSHAKE_TIMER_RMSK)
+#define HWIO_GCC_PCIE_PERST_HANDSHAKE_TIMER_INM(m)      \
+        in_dword_masked(HWIO_GCC_PCIE_PERST_HANDSHAKE_TIMER_ADDR, m)
+#define HWIO_GCC_PCIE_PERST_HANDSHAKE_TIMER_OUT(v)      \
+        out_dword(HWIO_GCC_PCIE_PERST_HANDSHAKE_TIMER_ADDR,v)
+#define HWIO_GCC_PCIE_PERST_HANDSHAKE_TIMER_OUTM(m,v) \
+        out_dword_masked_ns(HWIO_GCC_PCIE_PERST_HANDSHAKE_TIMER_ADDR,m,v,HWIO_GCC_PCIE_PERST_HANDSHAKE_TIMER_IN)
+#define HWIO_GCC_PCIE_PERST_HANDSHAKE_TIMER_TIMER_VAL_BMSK                                               0xffffffff
+#define HWIO_GCC_PCIE_PERST_HANDSHAKE_TIMER_TIMER_VAL_SHFT                                                      0x0
+
+#define HWIO_GCC_RPMH_SYS_NOC_PERF0_ENA_VOTE_ADDR                                                        (GCC_CLK_CTL_REG_REG_BASE      + 0x00084000)
+#define HWIO_GCC_RPMH_SYS_NOC_PERF0_ENA_VOTE_PHYS                                                        (GCC_CLK_CTL_REG_REG_BASE_PHYS + 0x00084000)
+#define HWIO_GCC_RPMH_SYS_NOC_PERF0_ENA_VOTE_OFFS                                                        (GCC_CLK_CTL_REG_REG_BASE_OFFS + 0x00084000)
+#define HWIO_GCC_RPMH_SYS_NOC_PERF0_ENA_VOTE_RMSK                                                              0x1f
+#define HWIO_GCC_RPMH_SYS_NOC_PERF0_ENA_VOTE_ATTR                                                               0x3
+#define HWIO_GCC_RPMH_SYS_NOC_PERF0_ENA_VOTE_IN          \
+        in_dword_masked(HWIO_GCC_RPMH_SYS_NOC_PERF0_ENA_VOTE_ADDR, HWIO_GCC_RPMH_SYS_NOC_PERF0_ENA_VOTE_RMSK)
+#define HWIO_GCC_RPMH_SYS_NOC_PERF0_ENA_VOTE_INM(m)      \
+        in_dword_masked(HWIO_GCC_RPMH_SYS_NOC_PERF0_ENA_VOTE_ADDR, m)
+#define HWIO_GCC_RPMH_SYS_NOC_PERF0_ENA_VOTE_OUT(v)      \
+        out_dword(HWIO_GCC_RPMH_SYS_NOC_PERF0_ENA_VOTE_ADDR,v)
+#define HWIO_GCC_RPMH_SYS_NOC_PERF0_ENA_VOTE_OUTM(m,v) \
+        out_dword_masked_ns(HWIO_GCC_RPMH_SYS_NOC_PERF0_ENA_VOTE_ADDR,m,v,HWIO_GCC_RPMH_SYS_NOC_PERF0_ENA_VOTE_IN)
+#define HWIO_GCC_RPMH_SYS_NOC_PERF0_ENA_VOTE_GPLL5_BMSK                                                        0x10
+#define HWIO_GCC_RPMH_SYS_NOC_PERF0_ENA_VOTE_GPLL5_SHFT                                                         0x4
+#define HWIO_GCC_RPMH_SYS_NOC_PERF0_ENA_VOTE_GPLL5_DISABLE_FVAL                                                 0x0
+#define HWIO_GCC_RPMH_SYS_NOC_PERF0_ENA_VOTE_GPLL5_ENABLE_FVAL                                                  0x1
+#define HWIO_GCC_RPMH_SYS_NOC_PERF0_ENA_VOTE_GPLL4_BMSK                                                         0x8
+#define HWIO_GCC_RPMH_SYS_NOC_PERF0_ENA_VOTE_GPLL4_SHFT                                                         0x3
+#define HWIO_GCC_RPMH_SYS_NOC_PERF0_ENA_VOTE_GPLL4_DISABLE_FVAL                                                 0x0
+#define HWIO_GCC_RPMH_SYS_NOC_PERF0_ENA_VOTE_GPLL4_ENABLE_FVAL                                                  0x1
+#define HWIO_GCC_RPMH_SYS_NOC_PERF0_ENA_VOTE_GPLL2_3_BMSK                                                       0x4
+#define HWIO_GCC_RPMH_SYS_NOC_PERF0_ENA_VOTE_GPLL2_3_SHFT                                                       0x2
+#define HWIO_GCC_RPMH_SYS_NOC_PERF0_ENA_VOTE_GPLL2_3_DISABLE_FVAL                                               0x0
+#define HWIO_GCC_RPMH_SYS_NOC_PERF0_ENA_VOTE_GPLL2_3_ENABLE_FVAL                                                0x1
+#define HWIO_GCC_RPMH_SYS_NOC_PERF0_ENA_VOTE_GPLL1_BMSK                                                         0x2
+#define HWIO_GCC_RPMH_SYS_NOC_PERF0_ENA_VOTE_GPLL1_SHFT                                                         0x1
+#define HWIO_GCC_RPMH_SYS_NOC_PERF0_ENA_VOTE_GPLL1_DISABLE_FVAL                                                 0x0
+#define HWIO_GCC_RPMH_SYS_NOC_PERF0_ENA_VOTE_GPLL1_ENABLE_FVAL                                                  0x1
+#define HWIO_GCC_RPMH_SYS_NOC_PERF0_ENA_VOTE_GPLL0_BMSK                                                         0x1
+#define HWIO_GCC_RPMH_SYS_NOC_PERF0_ENA_VOTE_GPLL0_SHFT                                                         0x0
+#define HWIO_GCC_RPMH_SYS_NOC_PERF0_ENA_VOTE_GPLL0_DISABLE_FVAL                                                 0x0
+#define HWIO_GCC_RPMH_SYS_NOC_PERF0_ENA_VOTE_GPLL0_ENABLE_FVAL                                                  0x1
+
+#define HWIO_GCC_RPMH_SYS_NOC_PERF1_ENA_VOTE_ADDR                                                        (GCC_CLK_CTL_REG_REG_BASE      + 0x00081004)
+#define HWIO_GCC_RPMH_SYS_NOC_PERF1_ENA_VOTE_PHYS                                                        (GCC_CLK_CTL_REG_REG_BASE_PHYS + 0x00081004)
+#define HWIO_GCC_RPMH_SYS_NOC_PERF1_ENA_VOTE_OFFS                                                        (GCC_CLK_CTL_REG_REG_BASE_OFFS + 0x00081004)
+#define HWIO_GCC_RPMH_SYS_NOC_PERF1_ENA_VOTE_RMSK                                                              0x1f
+#define HWIO_GCC_RPMH_SYS_NOC_PERF1_ENA_VOTE_ATTR                                                               0x3
+#define HWIO_GCC_RPMH_SYS_NOC_PERF1_ENA_VOTE_IN          \
+        in_dword_masked(HWIO_GCC_RPMH_SYS_NOC_PERF1_ENA_VOTE_ADDR, HWIO_GCC_RPMH_SYS_NOC_PERF1_ENA_VOTE_RMSK)
+#define HWIO_GCC_RPMH_SYS_NOC_PERF1_ENA_VOTE_INM(m)      \
+        in_dword_masked(HWIO_GCC_RPMH_SYS_NOC_PERF1_ENA_VOTE_ADDR, m)
+#define HWIO_GCC_RPMH_SYS_NOC_PERF1_ENA_VOTE_OUT(v)      \
+        out_dword(HWIO_GCC_RPMH_SYS_NOC_PERF1_ENA_VOTE_ADDR,v)
+#define HWIO_GCC_RPMH_SYS_NOC_PERF1_ENA_VOTE_OUTM(m,v) \
+        out_dword_masked_ns(HWIO_GCC_RPMH_SYS_NOC_PERF1_ENA_VOTE_ADDR,m,v,HWIO_GCC_RPMH_SYS_NOC_PERF1_ENA_VOTE_IN)
+#define HWIO_GCC_RPMH_SYS_NOC_PERF1_ENA_VOTE_GPLL5_BMSK                                                        0x10
+#define HWIO_GCC_RPMH_SYS_NOC_PERF1_ENA_VOTE_GPLL5_SHFT                                                         0x4
+#define HWIO_GCC_RPMH_SYS_NOC_PERF1_ENA_VOTE_GPLL5_DISABLE_FVAL                                                 0x0
+#define HWIO_GCC_RPMH_SYS_NOC_PERF1_ENA_VOTE_GPLL5_ENABLE_FVAL                                                  0x1
+#define HWIO_GCC_RPMH_SYS_NOC_PERF1_ENA_VOTE_GPLL4_BMSK                                                         0x8
+#define HWIO_GCC_RPMH_SYS_NOC_PERF1_ENA_VOTE_GPLL4_SHFT                                                         0x3
+#define HWIO_GCC_RPMH_SYS_NOC_PERF1_ENA_VOTE_GPLL4_DISABLE_FVAL                                                 0x0
+#define HWIO_GCC_RPMH_SYS_NOC_PERF1_ENA_VOTE_GPLL4_ENABLE_FVAL                                                  0x1
+#define HWIO_GCC_RPMH_SYS_NOC_PERF1_ENA_VOTE_GPLL2_3_BMSK                                                       0x4
+#define HWIO_GCC_RPMH_SYS_NOC_PERF1_ENA_VOTE_GPLL2_3_SHFT                                                       0x2
+#define HWIO_GCC_RPMH_SYS_NOC_PERF1_ENA_VOTE_GPLL2_3_DISABLE_FVAL                                               0x0
+#define HWIO_GCC_RPMH_SYS_NOC_PERF1_ENA_VOTE_GPLL2_3_ENABLE_FVAL                                                0x1
+#define HWIO_GCC_RPMH_SYS_NOC_PERF1_ENA_VOTE_GPLL1_BMSK                                                         0x2
+#define HWIO_GCC_RPMH_SYS_NOC_PERF1_ENA_VOTE_GPLL1_SHFT                                                         0x1
+#define HWIO_GCC_RPMH_SYS_NOC_PERF1_ENA_VOTE_GPLL1_DISABLE_FVAL                                                 0x0
+#define HWIO_GCC_RPMH_SYS_NOC_PERF1_ENA_VOTE_GPLL1_ENABLE_FVAL                                                  0x1
+#define HWIO_GCC_RPMH_SYS_NOC_PERF1_ENA_VOTE_GPLL0_BMSK                                                         0x1
+#define HWIO_GCC_RPMH_SYS_NOC_PERF1_ENA_VOTE_GPLL0_SHFT                                                         0x0
+#define HWIO_GCC_RPMH_SYS_NOC_PERF1_ENA_VOTE_GPLL0_DISABLE_FVAL                                                 0x0
+#define HWIO_GCC_RPMH_SYS_NOC_PERF1_ENA_VOTE_GPLL0_ENABLE_FVAL                                                  0x1
+
+#define HWIO_GCC_RPMH_SYS_NOC_PERF2_ENA_VOTE_ADDR                                                        (GCC_CLK_CTL_REG_REG_BASE      + 0x00081008)
+#define HWIO_GCC_RPMH_SYS_NOC_PERF2_ENA_VOTE_PHYS                                                        (GCC_CLK_CTL_REG_REG_BASE_PHYS + 0x00081008)
+#define HWIO_GCC_RPMH_SYS_NOC_PERF2_ENA_VOTE_OFFS                                                        (GCC_CLK_CTL_REG_REG_BASE_OFFS + 0x00081008)
+#define HWIO_GCC_RPMH_SYS_NOC_PERF2_ENA_VOTE_RMSK                                                              0x1f
+#define HWIO_GCC_RPMH_SYS_NOC_PERF2_ENA_VOTE_ATTR                                                               0x3
+#define HWIO_GCC_RPMH_SYS_NOC_PERF2_ENA_VOTE_IN          \
+        in_dword_masked(HWIO_GCC_RPMH_SYS_NOC_PERF2_ENA_VOTE_ADDR, HWIO_GCC_RPMH_SYS_NOC_PERF2_ENA_VOTE_RMSK)
+#define HWIO_GCC_RPMH_SYS_NOC_PERF2_ENA_VOTE_INM(m)      \
+        in_dword_masked(HWIO_GCC_RPMH_SYS_NOC_PERF2_ENA_VOTE_ADDR, m)
+#define HWIO_GCC_RPMH_SYS_NOC_PERF2_ENA_VOTE_OUT(v)      \
+        out_dword(HWIO_GCC_RPMH_SYS_NOC_PERF2_ENA_VOTE_ADDR,v)
+#define HWIO_GCC_RPMH_SYS_NOC_PERF2_ENA_VOTE_OUTM(m,v) \
+        out_dword_masked_ns(HWIO_GCC_RPMH_SYS_NOC_PERF2_ENA_VOTE_ADDR,m,v,HWIO_GCC_RPMH_SYS_NOC_PERF2_ENA_VOTE_IN)
+#define HWIO_GCC_RPMH_SYS_NOC_PERF2_ENA_VOTE_GPLL5_BMSK                                                        0x10
+#define HWIO_GCC_RPMH_SYS_NOC_PERF2_ENA_VOTE_GPLL5_SHFT                                                         0x4
+#define HWIO_GCC_RPMH_SYS_NOC_PERF2_ENA_VOTE_GPLL5_DISABLE_FVAL                                                 0x0
+#define HWIO_GCC_RPMH_SYS_NOC_PERF2_ENA_VOTE_GPLL5_ENABLE_FVAL                                                  0x1
+#define HWIO_GCC_RPMH_SYS_NOC_PERF2_ENA_VOTE_GPLL4_BMSK                                                         0x8
+#define HWIO_GCC_RPMH_SYS_NOC_PERF2_ENA_VOTE_GPLL4_SHFT                                                         0x3
+#define HWIO_GCC_RPMH_SYS_NOC_PERF2_ENA_VOTE_GPLL4_DISABLE_FVAL                                                 0x0
+#define HWIO_GCC_RPMH_SYS_NOC_PERF2_ENA_VOTE_GPLL4_ENABLE_FVAL                                                  0x1
+#define HWIO_GCC_RPMH_SYS_NOC_PERF2_ENA_VOTE_GPLL2_3_BMSK                                                       0x4
+#define HWIO_GCC_RPMH_SYS_NOC_PERF2_ENA_VOTE_GPLL2_3_SHFT                                                       0x2
+#define HWIO_GCC_RPMH_SYS_NOC_PERF2_ENA_VOTE_GPLL2_3_DISABLE_FVAL                                               0x0
+#define HWIO_GCC_RPMH_SYS_NOC_PERF2_ENA_VOTE_GPLL2_3_ENABLE_FVAL                                                0x1
+#define HWIO_GCC_RPMH_SYS_NOC_PERF2_ENA_VOTE_GPLL1_BMSK                                                         0x2
+#define HWIO_GCC_RPMH_SYS_NOC_PERF2_ENA_VOTE_GPLL1_SHFT                                                         0x1
+#define HWIO_GCC_RPMH_SYS_NOC_PERF2_ENA_VOTE_GPLL1_DISABLE_FVAL                                                 0x0
+#define HWIO_GCC_RPMH_SYS_NOC_PERF2_ENA_VOTE_GPLL1_ENABLE_FVAL                                                  0x1
+#define HWIO_GCC_RPMH_SYS_NOC_PERF2_ENA_VOTE_GPLL0_BMSK                                                         0x1
+#define HWIO_GCC_RPMH_SYS_NOC_PERF2_ENA_VOTE_GPLL0_SHFT                                                         0x0
+#define HWIO_GCC_RPMH_SYS_NOC_PERF2_ENA_VOTE_GPLL0_DISABLE_FVAL                                                 0x0
+#define HWIO_GCC_RPMH_SYS_NOC_PERF2_ENA_VOTE_GPLL0_ENABLE_FVAL                                                  0x1
+
+#define HWIO_GCC_RPMH_SYS_NOC_PERF3_ENA_VOTE_ADDR                                                        (GCC_CLK_CTL_REG_REG_BASE      + 0x0008100c)
+#define HWIO_GCC_RPMH_SYS_NOC_PERF3_ENA_VOTE_PHYS                                                        (GCC_CLK_CTL_REG_REG_BASE_PHYS + 0x0008100c)
+#define HWIO_GCC_RPMH_SYS_NOC_PERF3_ENA_VOTE_OFFS                                                        (GCC_CLK_CTL_REG_REG_BASE_OFFS + 0x0008100c)
+#define HWIO_GCC_RPMH_SYS_NOC_PERF3_ENA_VOTE_RMSK                                                              0x1f
+#define HWIO_GCC_RPMH_SYS_NOC_PERF3_ENA_VOTE_ATTR                                                               0x3
+#define HWIO_GCC_RPMH_SYS_NOC_PERF3_ENA_VOTE_IN          \
+        in_dword_masked(HWIO_GCC_RPMH_SYS_NOC_PERF3_ENA_VOTE_ADDR, HWIO_GCC_RPMH_SYS_NOC_PERF3_ENA_VOTE_RMSK)
+#define HWIO_GCC_RPMH_SYS_NOC_PERF3_ENA_VOTE_INM(m)      \
+        in_dword_masked(HWIO_GCC_RPMH_SYS_NOC_PERF3_ENA_VOTE_ADDR, m)
+#define HWIO_GCC_RPMH_SYS_NOC_PERF3_ENA_VOTE_OUT(v)      \
+        out_dword(HWIO_GCC_RPMH_SYS_NOC_PERF3_ENA_VOTE_ADDR,v)
+#define HWIO_GCC_RPMH_SYS_NOC_PERF3_ENA_VOTE_OUTM(m,v) \
+        out_dword_masked_ns(HWIO_GCC_RPMH_SYS_NOC_PERF3_ENA_VOTE_ADDR,m,v,HWIO_GCC_RPMH_SYS_NOC_PERF3_ENA_VOTE_IN)
+#define HWIO_GCC_RPMH_SYS_NOC_PERF3_ENA_VOTE_GPLL5_BMSK                                                        0x10
+#define HWIO_GCC_RPMH_SYS_NOC_PERF3_ENA_VOTE_GPLL5_SHFT                                                         0x4
+#define HWIO_GCC_RPMH_SYS_NOC_PERF3_ENA_VOTE_GPLL5_DISABLE_FVAL                                                 0x0
+#define HWIO_GCC_RPMH_SYS_NOC_PERF3_ENA_VOTE_GPLL5_ENABLE_FVAL                                                  0x1
+#define HWIO_GCC_RPMH_SYS_NOC_PERF3_ENA_VOTE_GPLL4_BMSK                                                         0x8
+#define HWIO_GCC_RPMH_SYS_NOC_PERF3_ENA_VOTE_GPLL4_SHFT                                                         0x3
+#define HWIO_GCC_RPMH_SYS_NOC_PERF3_ENA_VOTE_GPLL4_DISABLE_FVAL                                                 0x0
+#define HWIO_GCC_RPMH_SYS_NOC_PERF3_ENA_VOTE_GPLL4_ENABLE_FVAL                                                  0x1
+#define HWIO_GCC_RPMH_SYS_NOC_PERF3_ENA_VOTE_GPLL2_3_BMSK                                                       0x4
+#define HWIO_GCC_RPMH_SYS_NOC_PERF3_ENA_VOTE_GPLL2_3_SHFT                                                       0x2
+#define HWIO_GCC_RPMH_SYS_NOC_PERF3_ENA_VOTE_GPLL2_3_DISABLE_FVAL                                               0x0
+#define HWIO_GCC_RPMH_SYS_NOC_PERF3_ENA_VOTE_GPLL2_3_ENABLE_FVAL                                                0x1
+#define HWIO_GCC_RPMH_SYS_NOC_PERF3_ENA_VOTE_GPLL1_BMSK                                                         0x2
+#define HWIO_GCC_RPMH_SYS_NOC_PERF3_ENA_VOTE_GPLL1_SHFT                                                         0x1
+#define HWIO_GCC_RPMH_SYS_NOC_PERF3_ENA_VOTE_GPLL1_DISABLE_FVAL                                                 0x0
+#define HWIO_GCC_RPMH_SYS_NOC_PERF3_ENA_VOTE_GPLL1_ENABLE_FVAL                                                  0x1
+#define HWIO_GCC_RPMH_SYS_NOC_PERF3_ENA_VOTE_GPLL0_BMSK                                                         0x1
+#define HWIO_GCC_RPMH_SYS_NOC_PERF3_ENA_VOTE_GPLL0_SHFT                                                         0x0
+#define HWIO_GCC_RPMH_SYS_NOC_PERF3_ENA_VOTE_GPLL0_DISABLE_FVAL                                                 0x0
+#define HWIO_GCC_RPMH_SYS_NOC_PERF3_ENA_VOTE_GPLL0_ENABLE_FVAL                                                  0x1
+
+#define HWIO_GCC_RPMH_SYS_NOC_PERF4_ENA_VOTE_ADDR                                                        (GCC_CLK_CTL_REG_REG_BASE      + 0x00081010)
+#define HWIO_GCC_RPMH_SYS_NOC_PERF4_ENA_VOTE_PHYS                                                        (GCC_CLK_CTL_REG_REG_BASE_PHYS + 0x00081010)
+#define HWIO_GCC_RPMH_SYS_NOC_PERF4_ENA_VOTE_OFFS                                                        (GCC_CLK_CTL_REG_REG_BASE_OFFS + 0x00081010)
+#define HWIO_GCC_RPMH_SYS_NOC_PERF4_ENA_VOTE_RMSK                                                              0x1f
+#define HWIO_GCC_RPMH_SYS_NOC_PERF4_ENA_VOTE_ATTR                                                               0x3
+#define HWIO_GCC_RPMH_SYS_NOC_PERF4_ENA_VOTE_IN          \
+        in_dword_masked(HWIO_GCC_RPMH_SYS_NOC_PERF4_ENA_VOTE_ADDR, HWIO_GCC_RPMH_SYS_NOC_PERF4_ENA_VOTE_RMSK)
+#define HWIO_GCC_RPMH_SYS_NOC_PERF4_ENA_VOTE_INM(m)      \
+        in_dword_masked(HWIO_GCC_RPMH_SYS_NOC_PERF4_ENA_VOTE_ADDR, m)
+#define HWIO_GCC_RPMH_SYS_NOC_PERF4_ENA_VOTE_OUT(v)      \
+        out_dword(HWIO_GCC_RPMH_SYS_NOC_PERF4_ENA_VOTE_ADDR,v)
+#define HWIO_GCC_RPMH_SYS_NOC_PERF4_ENA_VOTE_OUTM(m,v) \
+        out_dword_masked_ns(HWIO_GCC_RPMH_SYS_NOC_PERF4_ENA_VOTE_ADDR,m,v,HWIO_GCC_RPMH_SYS_NOC_PERF4_ENA_VOTE_IN)
+#define HWIO_GCC_RPMH_SYS_NOC_PERF4_ENA_VOTE_GPLL5_BMSK                                                        0x10
+#define HWIO_GCC_RPMH_SYS_NOC_PERF4_ENA_VOTE_GPLL5_SHFT                                                         0x4
+#define HWIO_GCC_RPMH_SYS_NOC_PERF4_ENA_VOTE_GPLL5_DISABLE_FVAL                                                 0x0
+#define HWIO_GCC_RPMH_SYS_NOC_PERF4_ENA_VOTE_GPLL5_ENABLE_FVAL                                                  0x1
+#define HWIO_GCC_RPMH_SYS_NOC_PERF4_ENA_VOTE_GPLL4_BMSK                                                         0x8
+#define HWIO_GCC_RPMH_SYS_NOC_PERF4_ENA_VOTE_GPLL4_SHFT                                                         0x3
+#define HWIO_GCC_RPMH_SYS_NOC_PERF4_ENA_VOTE_GPLL4_DISABLE_FVAL                                                 0x0
+#define HWIO_GCC_RPMH_SYS_NOC_PERF4_ENA_VOTE_GPLL4_ENABLE_FVAL                                                  0x1
+#define HWIO_GCC_RPMH_SYS_NOC_PERF4_ENA_VOTE_GPLL2_3_BMSK                                                       0x4
+#define HWIO_GCC_RPMH_SYS_NOC_PERF4_ENA_VOTE_GPLL2_3_SHFT                                                       0x2
+#define HWIO_GCC_RPMH_SYS_NOC_PERF4_ENA_VOTE_GPLL2_3_DISABLE_FVAL                                               0x0
+#define HWIO_GCC_RPMH_SYS_NOC_PERF4_ENA_VOTE_GPLL2_3_ENABLE_FVAL                                                0x1
+#define HWIO_GCC_RPMH_SYS_NOC_PERF4_ENA_VOTE_GPLL1_BMSK                                                         0x2
+#define HWIO_GCC_RPMH_SYS_NOC_PERF4_ENA_VOTE_GPLL1_SHFT                                                         0x1
+#define HWIO_GCC_RPMH_SYS_NOC_PERF4_ENA_VOTE_GPLL1_DISABLE_FVAL                                                 0x0
+#define HWIO_GCC_RPMH_SYS_NOC_PERF4_ENA_VOTE_GPLL1_ENABLE_FVAL                                                  0x1
+#define HWIO_GCC_RPMH_SYS_NOC_PERF4_ENA_VOTE_GPLL0_BMSK                                                         0x1
+#define HWIO_GCC_RPMH_SYS_NOC_PERF4_ENA_VOTE_GPLL0_SHFT                                                         0x0
+#define HWIO_GCC_RPMH_SYS_NOC_PERF4_ENA_VOTE_GPLL0_DISABLE_FVAL                                                 0x0
+#define HWIO_GCC_RPMH_SYS_NOC_PERF4_ENA_VOTE_GPLL0_ENABLE_FVAL                                                  0x1
+
+#define HWIO_GCC_RPMH_SYS_NOC_PERF5_ENA_VOTE_ADDR                                                        (GCC_CLK_CTL_REG_REG_BASE      + 0x00081014)
+#define HWIO_GCC_RPMH_SYS_NOC_PERF5_ENA_VOTE_PHYS                                                        (GCC_CLK_CTL_REG_REG_BASE_PHYS + 0x00081014)
+#define HWIO_GCC_RPMH_SYS_NOC_PERF5_ENA_VOTE_OFFS                                                        (GCC_CLK_CTL_REG_REG_BASE_OFFS + 0x00081014)
+#define HWIO_GCC_RPMH_SYS_NOC_PERF5_ENA_VOTE_RMSK                                                              0x1f
+#define HWIO_GCC_RPMH_SYS_NOC_PERF5_ENA_VOTE_ATTR                                                               0x3
+#define HWIO_GCC_RPMH_SYS_NOC_PERF5_ENA_VOTE_IN          \
+        in_dword_masked(HWIO_GCC_RPMH_SYS_NOC_PERF5_ENA_VOTE_ADDR, HWIO_GCC_RPMH_SYS_NOC_PERF5_ENA_VOTE_RMSK)
+#define HWIO_GCC_RPMH_SYS_NOC_PERF5_ENA_VOTE_INM(m)      \
+        in_dword_masked(HWIO_GCC_RPMH_SYS_NOC_PERF5_ENA_VOTE_ADDR, m)
+#define HWIO_GCC_RPMH_SYS_NOC_PERF5_ENA_VOTE_OUT(v)      \
+        out_dword(HWIO_GCC_RPMH_SYS_NOC_PERF5_ENA_VOTE_ADDR,v)
+#define HWIO_GCC_RPMH_SYS_NOC_PERF5_ENA_VOTE_OUTM(m,v) \
+        out_dword_masked_ns(HWIO_GCC_RPMH_SYS_NOC_PERF5_ENA_VOTE_ADDR,m,v,HWIO_GCC_RPMH_SYS_NOC_PERF5_ENA_VOTE_IN)
+#define HWIO_GCC_RPMH_SYS_NOC_PERF5_ENA_VOTE_GPLL5_BMSK                                                        0x10
+#define HWIO_GCC_RPMH_SYS_NOC_PERF5_ENA_VOTE_GPLL5_SHFT                                                         0x4
+#define HWIO_GCC_RPMH_SYS_NOC_PERF5_ENA_VOTE_GPLL5_DISABLE_FVAL                                                 0x0
+#define HWIO_GCC_RPMH_SYS_NOC_PERF5_ENA_VOTE_GPLL5_ENABLE_FVAL                                                  0x1
+#define HWIO_GCC_RPMH_SYS_NOC_PERF5_ENA_VOTE_GPLL4_BMSK                                                         0x8
+#define HWIO_GCC_RPMH_SYS_NOC_PERF5_ENA_VOTE_GPLL4_SHFT                                                         0x3
+#define HWIO_GCC_RPMH_SYS_NOC_PERF5_ENA_VOTE_GPLL4_DISABLE_FVAL                                                 0x0
+#define HWIO_GCC_RPMH_SYS_NOC_PERF5_ENA_VOTE_GPLL4_ENABLE_FVAL                                                  0x1
+#define HWIO_GCC_RPMH_SYS_NOC_PERF5_ENA_VOTE_GPLL2_3_BMSK                                                       0x4
+#define HWIO_GCC_RPMH_SYS_NOC_PERF5_ENA_VOTE_GPLL2_3_SHFT                                                       0x2
+#define HWIO_GCC_RPMH_SYS_NOC_PERF5_ENA_VOTE_GPLL2_3_DISABLE_FVAL                                               0x0
+#define HWIO_GCC_RPMH_SYS_NOC_PERF5_ENA_VOTE_GPLL2_3_ENABLE_FVAL                                                0x1
+#define HWIO_GCC_RPMH_SYS_NOC_PERF5_ENA_VOTE_GPLL1_BMSK                                                         0x2
+#define HWIO_GCC_RPMH_SYS_NOC_PERF5_ENA_VOTE_GPLL1_SHFT                                                         0x1
+#define HWIO_GCC_RPMH_SYS_NOC_PERF5_ENA_VOTE_GPLL1_DISABLE_FVAL                                                 0x0
+#define HWIO_GCC_RPMH_SYS_NOC_PERF5_ENA_VOTE_GPLL1_ENABLE_FVAL                                                  0x1
+#define HWIO_GCC_RPMH_SYS_NOC_PERF5_ENA_VOTE_GPLL0_BMSK                                                         0x1
+#define HWIO_GCC_RPMH_SYS_NOC_PERF5_ENA_VOTE_GPLL0_SHFT                                                         0x0
+#define HWIO_GCC_RPMH_SYS_NOC_PERF5_ENA_VOTE_GPLL0_DISABLE_FVAL                                                 0x0
+#define HWIO_GCC_RPMH_SYS_NOC_PERF5_ENA_VOTE_GPLL0_ENABLE_FVAL                                                  0x1
+
+#define HWIO_GCC_RPMH_SYS_NOC_PERF6_ENA_VOTE_ADDR                                                        (GCC_CLK_CTL_REG_REG_BASE      + 0x00081018)
+#define HWIO_GCC_RPMH_SYS_NOC_PERF6_ENA_VOTE_PHYS                                                        (GCC_CLK_CTL_REG_REG_BASE_PHYS + 0x00081018)
+#define HWIO_GCC_RPMH_SYS_NOC_PERF6_ENA_VOTE_OFFS                                                        (GCC_CLK_CTL_REG_REG_BASE_OFFS + 0x00081018)
+#define HWIO_GCC_RPMH_SYS_NOC_PERF6_ENA_VOTE_RMSK                                                              0x1f
+#define HWIO_GCC_RPMH_SYS_NOC_PERF6_ENA_VOTE_ATTR                                                               0x3
+#define HWIO_GCC_RPMH_SYS_NOC_PERF6_ENA_VOTE_IN          \
+        in_dword_masked(HWIO_GCC_RPMH_SYS_NOC_PERF6_ENA_VOTE_ADDR, HWIO_GCC_RPMH_SYS_NOC_PERF6_ENA_VOTE_RMSK)
+#define HWIO_GCC_RPMH_SYS_NOC_PERF6_ENA_VOTE_INM(m)      \
+        in_dword_masked(HWIO_GCC_RPMH_SYS_NOC_PERF6_ENA_VOTE_ADDR, m)
+#define HWIO_GCC_RPMH_SYS_NOC_PERF6_ENA_VOTE_OUT(v)      \
+        out_dword(HWIO_GCC_RPMH_SYS_NOC_PERF6_ENA_VOTE_ADDR,v)
+#define HWIO_GCC_RPMH_SYS_NOC_PERF6_ENA_VOTE_OUTM(m,v) \
+        out_dword_masked_ns(HWIO_GCC_RPMH_SYS_NOC_PERF6_ENA_VOTE_ADDR,m,v,HWIO_GCC_RPMH_SYS_NOC_PERF6_ENA_VOTE_IN)
+#define HWIO_GCC_RPMH_SYS_NOC_PERF6_ENA_VOTE_GPLL5_BMSK                                                        0x10
+#define HWIO_GCC_RPMH_SYS_NOC_PERF6_ENA_VOTE_GPLL5_SHFT                                                         0x4
+#define HWIO_GCC_RPMH_SYS_NOC_PERF6_ENA_VOTE_GPLL5_DISABLE_FVAL                                                 0x0
+#define HWIO_GCC_RPMH_SYS_NOC_PERF6_ENA_VOTE_GPLL5_ENABLE_FVAL                                                  0x1
+#define HWIO_GCC_RPMH_SYS_NOC_PERF6_ENA_VOTE_GPLL4_BMSK                                                         0x8
+#define HWIO_GCC_RPMH_SYS_NOC_PERF6_ENA_VOTE_GPLL4_SHFT                                                         0x3
+#define HWIO_GCC_RPMH_SYS_NOC_PERF6_ENA_VOTE_GPLL4_DISABLE_FVAL                                                 0x0
+#define HWIO_GCC_RPMH_SYS_NOC_PERF6_ENA_VOTE_GPLL4_ENABLE_FVAL                                                  0x1
+#define HWIO_GCC_RPMH_SYS_NOC_PERF6_ENA_VOTE_GPLL2_3_BMSK                                                       0x4
+#define HWIO_GCC_RPMH_SYS_NOC_PERF6_ENA_VOTE_GPLL2_3_SHFT                                                       0x2
+#define HWIO_GCC_RPMH_SYS_NOC_PERF6_ENA_VOTE_GPLL2_3_DISABLE_FVAL                                               0x0
+#define HWIO_GCC_RPMH_SYS_NOC_PERF6_ENA_VOTE_GPLL2_3_ENABLE_FVAL                                                0x1
+#define HWIO_GCC_RPMH_SYS_NOC_PERF6_ENA_VOTE_GPLL1_BMSK                                                         0x2
+#define HWIO_GCC_RPMH_SYS_NOC_PERF6_ENA_VOTE_GPLL1_SHFT                                                         0x1
+#define HWIO_GCC_RPMH_SYS_NOC_PERF6_ENA_VOTE_GPLL1_DISABLE_FVAL                                                 0x0
+#define HWIO_GCC_RPMH_SYS_NOC_PERF6_ENA_VOTE_GPLL1_ENABLE_FVAL                                                  0x1
+#define HWIO_GCC_RPMH_SYS_NOC_PERF6_ENA_VOTE_GPLL0_BMSK                                                         0x1
+#define HWIO_GCC_RPMH_SYS_NOC_PERF6_ENA_VOTE_GPLL0_SHFT                                                         0x0
+#define HWIO_GCC_RPMH_SYS_NOC_PERF6_ENA_VOTE_GPLL0_DISABLE_FVAL                                                 0x0
+#define HWIO_GCC_RPMH_SYS_NOC_PERF6_ENA_VOTE_GPLL0_ENABLE_FVAL                                                  0x1
+
+#define HWIO_GCC_RPMH_SYS_NOC_PERF7_ENA_VOTE_ADDR                                                        (GCC_CLK_CTL_REG_REG_BASE      + 0x0008101c)
+#define HWIO_GCC_RPMH_SYS_NOC_PERF7_ENA_VOTE_PHYS                                                        (GCC_CLK_CTL_REG_REG_BASE_PHYS + 0x0008101c)
+#define HWIO_GCC_RPMH_SYS_NOC_PERF7_ENA_VOTE_OFFS                                                        (GCC_CLK_CTL_REG_REG_BASE_OFFS + 0x0008101c)
+#define HWIO_GCC_RPMH_SYS_NOC_PERF7_ENA_VOTE_RMSK                                                              0x1f
+#define HWIO_GCC_RPMH_SYS_NOC_PERF7_ENA_VOTE_ATTR                                                               0x3
+#define HWIO_GCC_RPMH_SYS_NOC_PERF7_ENA_VOTE_IN          \
+        in_dword_masked(HWIO_GCC_RPMH_SYS_NOC_PERF7_ENA_VOTE_ADDR, HWIO_GCC_RPMH_SYS_NOC_PERF7_ENA_VOTE_RMSK)
+#define HWIO_GCC_RPMH_SYS_NOC_PERF7_ENA_VOTE_INM(m)      \
+        in_dword_masked(HWIO_GCC_RPMH_SYS_NOC_PERF7_ENA_VOTE_ADDR, m)
+#define HWIO_GCC_RPMH_SYS_NOC_PERF7_ENA_VOTE_OUT(v)      \
+        out_dword(HWIO_GCC_RPMH_SYS_NOC_PERF7_ENA_VOTE_ADDR,v)
+#define HWIO_GCC_RPMH_SYS_NOC_PERF7_ENA_VOTE_OUTM(m,v) \
+        out_dword_masked_ns(HWIO_GCC_RPMH_SYS_NOC_PERF7_ENA_VOTE_ADDR,m,v,HWIO_GCC_RPMH_SYS_NOC_PERF7_ENA_VOTE_IN)
+#define HWIO_GCC_RPMH_SYS_NOC_PERF7_ENA_VOTE_GPLL5_BMSK                                                        0x10
+#define HWIO_GCC_RPMH_SYS_NOC_PERF7_ENA_VOTE_GPLL5_SHFT                                                         0x4
+#define HWIO_GCC_RPMH_SYS_NOC_PERF7_ENA_VOTE_GPLL5_DISABLE_FVAL                                                 0x0
+#define HWIO_GCC_RPMH_SYS_NOC_PERF7_ENA_VOTE_GPLL5_ENABLE_FVAL                                                  0x1
+#define HWIO_GCC_RPMH_SYS_NOC_PERF7_ENA_VOTE_GPLL4_BMSK                                                         0x8
+#define HWIO_GCC_RPMH_SYS_NOC_PERF7_ENA_VOTE_GPLL4_SHFT                                                         0x3
+#define HWIO_GCC_RPMH_SYS_NOC_PERF7_ENA_VOTE_GPLL4_DISABLE_FVAL                                                 0x0
+#define HWIO_GCC_RPMH_SYS_NOC_PERF7_ENA_VOTE_GPLL4_ENABLE_FVAL                                                  0x1
+#define HWIO_GCC_RPMH_SYS_NOC_PERF7_ENA_VOTE_GPLL2_3_BMSK                                                       0x4
+#define HWIO_GCC_RPMH_SYS_NOC_PERF7_ENA_VOTE_GPLL2_3_SHFT                                                       0x2
+#define HWIO_GCC_RPMH_SYS_NOC_PERF7_ENA_VOTE_GPLL2_3_DISABLE_FVAL                                               0x0
+#define HWIO_GCC_RPMH_SYS_NOC_PERF7_ENA_VOTE_GPLL2_3_ENABLE_FVAL                                                0x1
+#define HWIO_GCC_RPMH_SYS_NOC_PERF7_ENA_VOTE_GPLL1_BMSK                                                         0x2
+#define HWIO_GCC_RPMH_SYS_NOC_PERF7_ENA_VOTE_GPLL1_SHFT                                                         0x1
+#define HWIO_GCC_RPMH_SYS_NOC_PERF7_ENA_VOTE_GPLL1_DISABLE_FVAL                                                 0x0
+#define HWIO_GCC_RPMH_SYS_NOC_PERF7_ENA_VOTE_GPLL1_ENABLE_FVAL                                                  0x1
+#define HWIO_GCC_RPMH_SYS_NOC_PERF7_ENA_VOTE_GPLL0_BMSK                                                         0x1
+#define HWIO_GCC_RPMH_SYS_NOC_PERF7_ENA_VOTE_GPLL0_SHFT                                                         0x0
+#define HWIO_GCC_RPMH_SYS_NOC_PERF7_ENA_VOTE_GPLL0_DISABLE_FVAL                                                 0x0
+#define HWIO_GCC_RPMH_SYS_NOC_PERF7_ENA_VOTE_GPLL0_ENABLE_FVAL                                                  0x1
+
+#define HWIO_GCC_RPMH_SYS_NOC_PERF8_ENA_VOTE_ADDR                                                        (GCC_CLK_CTL_REG_REG_BASE      + 0x00081020)
+#define HWIO_GCC_RPMH_SYS_NOC_PERF8_ENA_VOTE_PHYS                                                        (GCC_CLK_CTL_REG_REG_BASE_PHYS + 0x00081020)
+#define HWIO_GCC_RPMH_SYS_NOC_PERF8_ENA_VOTE_OFFS                                                        (GCC_CLK_CTL_REG_REG_BASE_OFFS + 0x00081020)
+#define HWIO_GCC_RPMH_SYS_NOC_PERF8_ENA_VOTE_RMSK                                                              0x1f
+#define HWIO_GCC_RPMH_SYS_NOC_PERF8_ENA_VOTE_ATTR                                                               0x3
+#define HWIO_GCC_RPMH_SYS_NOC_PERF8_ENA_VOTE_IN          \
+        in_dword_masked(HWIO_GCC_RPMH_SYS_NOC_PERF8_ENA_VOTE_ADDR, HWIO_GCC_RPMH_SYS_NOC_PERF8_ENA_VOTE_RMSK)
+#define HWIO_GCC_RPMH_SYS_NOC_PERF8_ENA_VOTE_INM(m)      \
+        in_dword_masked(HWIO_GCC_RPMH_SYS_NOC_PERF8_ENA_VOTE_ADDR, m)
+#define HWIO_GCC_RPMH_SYS_NOC_PERF8_ENA_VOTE_OUT(v)      \
+        out_dword(HWIO_GCC_RPMH_SYS_NOC_PERF8_ENA_VOTE_ADDR,v)
+#define HWIO_GCC_RPMH_SYS_NOC_PERF8_ENA_VOTE_OUTM(m,v) \
+        out_dword_masked_ns(HWIO_GCC_RPMH_SYS_NOC_PERF8_ENA_VOTE_ADDR,m,v,HWIO_GCC_RPMH_SYS_NOC_PERF8_ENA_VOTE_IN)
+#define HWIO_GCC_RPMH_SYS_NOC_PERF8_ENA_VOTE_GPLL5_BMSK                                                        0x10
+#define HWIO_GCC_RPMH_SYS_NOC_PERF8_ENA_VOTE_GPLL5_SHFT                                                         0x4
+#define HWIO_GCC_RPMH_SYS_NOC_PERF8_ENA_VOTE_GPLL5_DISABLE_FVAL                                                 0x0
+#define HWIO_GCC_RPMH_SYS_NOC_PERF8_ENA_VOTE_GPLL5_ENABLE_FVAL                                                  0x1
+#define HWIO_GCC_RPMH_SYS_NOC_PERF8_ENA_VOTE_GPLL4_BMSK                                                         0x8
+#define HWIO_GCC_RPMH_SYS_NOC_PERF8_ENA_VOTE_GPLL4_SHFT                                                         0x3
+#define HWIO_GCC_RPMH_SYS_NOC_PERF8_ENA_VOTE_GPLL4_DISABLE_FVAL                                                 0x0
+#define HWIO_GCC_RPMH_SYS_NOC_PERF8_ENA_VOTE_GPLL4_ENABLE_FVAL                                                  0x1
+#define HWIO_GCC_RPMH_SYS_NOC_PERF8_ENA_VOTE_GPLL2_3_BMSK                                                       0x4
+#define HWIO_GCC_RPMH_SYS_NOC_PERF8_ENA_VOTE_GPLL2_3_SHFT                                                       0x2
+#define HWIO_GCC_RPMH_SYS_NOC_PERF8_ENA_VOTE_GPLL2_3_DISABLE_FVAL                                               0x0
+#define HWIO_GCC_RPMH_SYS_NOC_PERF8_ENA_VOTE_GPLL2_3_ENABLE_FVAL                                                0x1
+#define HWIO_GCC_RPMH_SYS_NOC_PERF8_ENA_VOTE_GPLL1_BMSK                                                         0x2
+#define HWIO_GCC_RPMH_SYS_NOC_PERF8_ENA_VOTE_GPLL1_SHFT                                                         0x1
+#define HWIO_GCC_RPMH_SYS_NOC_PERF8_ENA_VOTE_GPLL1_DISABLE_FVAL                                                 0x0
+#define HWIO_GCC_RPMH_SYS_NOC_PERF8_ENA_VOTE_GPLL1_ENABLE_FVAL                                                  0x1
+#define HWIO_GCC_RPMH_SYS_NOC_PERF8_ENA_VOTE_GPLL0_BMSK                                                         0x1
+#define HWIO_GCC_RPMH_SYS_NOC_PERF8_ENA_VOTE_GPLL0_SHFT                                                         0x0
+#define HWIO_GCC_RPMH_SYS_NOC_PERF8_ENA_VOTE_GPLL0_DISABLE_FVAL                                                 0x0
+#define HWIO_GCC_RPMH_SYS_NOC_PERF8_ENA_VOTE_GPLL0_ENABLE_FVAL                                                  0x1
+
+#define HWIO_GCC_RPMH_SYS_NOC_PERF9_ENA_VOTE_ADDR                                                        (GCC_CLK_CTL_REG_REG_BASE      + 0x00081024)
+#define HWIO_GCC_RPMH_SYS_NOC_PERF9_ENA_VOTE_PHYS                                                        (GCC_CLK_CTL_REG_REG_BASE_PHYS + 0x00081024)
+#define HWIO_GCC_RPMH_SYS_NOC_PERF9_ENA_VOTE_OFFS                                                        (GCC_CLK_CTL_REG_REG_BASE_OFFS + 0x00081024)
+#define HWIO_GCC_RPMH_SYS_NOC_PERF9_ENA_VOTE_RMSK                                                              0x1f
+#define HWIO_GCC_RPMH_SYS_NOC_PERF9_ENA_VOTE_ATTR                                                               0x3
+#define HWIO_GCC_RPMH_SYS_NOC_PERF9_ENA_VOTE_IN          \
+        in_dword_masked(HWIO_GCC_RPMH_SYS_NOC_PERF9_ENA_VOTE_ADDR, HWIO_GCC_RPMH_SYS_NOC_PERF9_ENA_VOTE_RMSK)
+#define HWIO_GCC_RPMH_SYS_NOC_PERF9_ENA_VOTE_INM(m)      \
+        in_dword_masked(HWIO_GCC_RPMH_SYS_NOC_PERF9_ENA_VOTE_ADDR, m)
+#define HWIO_GCC_RPMH_SYS_NOC_PERF9_ENA_VOTE_OUT(v)      \
+        out_dword(HWIO_GCC_RPMH_SYS_NOC_PERF9_ENA_VOTE_ADDR,v)
+#define HWIO_GCC_RPMH_SYS_NOC_PERF9_ENA_VOTE_OUTM(m,v) \
+        out_dword_masked_ns(HWIO_GCC_RPMH_SYS_NOC_PERF9_ENA_VOTE_ADDR,m,v,HWIO_GCC_RPMH_SYS_NOC_PERF9_ENA_VOTE_IN)
+#define HWIO_GCC_RPMH_SYS_NOC_PERF9_ENA_VOTE_GPLL5_BMSK                                                        0x10
+#define HWIO_GCC_RPMH_SYS_NOC_PERF9_ENA_VOTE_GPLL5_SHFT                                                         0x4
+#define HWIO_GCC_RPMH_SYS_NOC_PERF9_ENA_VOTE_GPLL5_DISABLE_FVAL                                                 0x0
+#define HWIO_GCC_RPMH_SYS_NOC_PERF9_ENA_VOTE_GPLL5_ENABLE_FVAL                                                  0x1
+#define HWIO_GCC_RPMH_SYS_NOC_PERF9_ENA_VOTE_GPLL4_BMSK                                                         0x8
+#define HWIO_GCC_RPMH_SYS_NOC_PERF9_ENA_VOTE_GPLL4_SHFT                                                         0x3
+#define HWIO_GCC_RPMH_SYS_NOC_PERF9_ENA_VOTE_GPLL4_DISABLE_FVAL                                                 0x0
+#define HWIO_GCC_RPMH_SYS_NOC_PERF9_ENA_VOTE_GPLL4_ENABLE_FVAL                                                  0x1
+#define HWIO_GCC_RPMH_SYS_NOC_PERF9_ENA_VOTE_GPLL2_3_BMSK                                                       0x4
+#define HWIO_GCC_RPMH_SYS_NOC_PERF9_ENA_VOTE_GPLL2_3_SHFT                                                       0x2
+#define HWIO_GCC_RPMH_SYS_NOC_PERF9_ENA_VOTE_GPLL2_3_DISABLE_FVAL                                               0x0
+#define HWIO_GCC_RPMH_SYS_NOC_PERF9_ENA_VOTE_GPLL2_3_ENABLE_FVAL                                                0x1
+#define HWIO_GCC_RPMH_SYS_NOC_PERF9_ENA_VOTE_GPLL1_BMSK                                                         0x2
+#define HWIO_GCC_RPMH_SYS_NOC_PERF9_ENA_VOTE_GPLL1_SHFT                                                         0x1
+#define HWIO_GCC_RPMH_SYS_NOC_PERF9_ENA_VOTE_GPLL1_DISABLE_FVAL                                                 0x0
+#define HWIO_GCC_RPMH_SYS_NOC_PERF9_ENA_VOTE_GPLL1_ENABLE_FVAL                                                  0x1
+#define HWIO_GCC_RPMH_SYS_NOC_PERF9_ENA_VOTE_GPLL0_BMSK                                                         0x1
+#define HWIO_GCC_RPMH_SYS_NOC_PERF9_ENA_VOTE_GPLL0_SHFT                                                         0x0
+#define HWIO_GCC_RPMH_SYS_NOC_PERF9_ENA_VOTE_GPLL0_DISABLE_FVAL                                                 0x0
+#define HWIO_GCC_RPMH_SYS_NOC_PERF9_ENA_VOTE_GPLL0_ENABLE_FVAL                                                  0x1
+
+#define HWIO_GCC_RPMH_SYS_NOC_PERF10_ENA_VOTE_ADDR                                                       (GCC_CLK_CTL_REG_REG_BASE      + 0x00081028)
+#define HWIO_GCC_RPMH_SYS_NOC_PERF10_ENA_VOTE_PHYS                                                       (GCC_CLK_CTL_REG_REG_BASE_PHYS + 0x00081028)
+#define HWIO_GCC_RPMH_SYS_NOC_PERF10_ENA_VOTE_OFFS                                                       (GCC_CLK_CTL_REG_REG_BASE_OFFS + 0x00081028)
+#define HWIO_GCC_RPMH_SYS_NOC_PERF10_ENA_VOTE_RMSK                                                             0x1f
+#define HWIO_GCC_RPMH_SYS_NOC_PERF10_ENA_VOTE_ATTR                                                              0x3
+#define HWIO_GCC_RPMH_SYS_NOC_PERF10_ENA_VOTE_IN          \
+        in_dword_masked(HWIO_GCC_RPMH_SYS_NOC_PERF10_ENA_VOTE_ADDR, HWIO_GCC_RPMH_SYS_NOC_PERF10_ENA_VOTE_RMSK)
+#define HWIO_GCC_RPMH_SYS_NOC_PERF10_ENA_VOTE_INM(m)      \
+        in_dword_masked(HWIO_GCC_RPMH_SYS_NOC_PERF10_ENA_VOTE_ADDR, m)
+#define HWIO_GCC_RPMH_SYS_NOC_PERF10_ENA_VOTE_OUT(v)      \
+        out_dword(HWIO_GCC_RPMH_SYS_NOC_PERF10_ENA_VOTE_ADDR,v)
+#define HWIO_GCC_RPMH_SYS_NOC_PERF10_ENA_VOTE_OUTM(m,v) \
+        out_dword_masked_ns(HWIO_GCC_RPMH_SYS_NOC_PERF10_ENA_VOTE_ADDR,m,v,HWIO_GCC_RPMH_SYS_NOC_PERF10_ENA_VOTE_IN)
+#define HWIO_GCC_RPMH_SYS_NOC_PERF10_ENA_VOTE_GPLL5_BMSK                                                       0x10
+#define HWIO_GCC_RPMH_SYS_NOC_PERF10_ENA_VOTE_GPLL5_SHFT                                                        0x4
+#define HWIO_GCC_RPMH_SYS_NOC_PERF10_ENA_VOTE_GPLL5_DISABLE_FVAL                                                0x0
+#define HWIO_GCC_RPMH_SYS_NOC_PERF10_ENA_VOTE_GPLL5_ENABLE_FVAL                                                 0x1
+#define HWIO_GCC_RPMH_SYS_NOC_PERF10_ENA_VOTE_GPLL4_BMSK                                                        0x8
+#define HWIO_GCC_RPMH_SYS_NOC_PERF10_ENA_VOTE_GPLL4_SHFT                                                        0x3
+#define HWIO_GCC_RPMH_SYS_NOC_PERF10_ENA_VOTE_GPLL4_DISABLE_FVAL                                                0x0
+#define HWIO_GCC_RPMH_SYS_NOC_PERF10_ENA_VOTE_GPLL4_ENABLE_FVAL                                                 0x1
+#define HWIO_GCC_RPMH_SYS_NOC_PERF10_ENA_VOTE_GPLL2_3_BMSK                                                      0x4
+#define HWIO_GCC_RPMH_SYS_NOC_PERF10_ENA_VOTE_GPLL2_3_SHFT                                                      0x2
+#define HWIO_GCC_RPMH_SYS_NOC_PERF10_ENA_VOTE_GPLL2_3_DISABLE_FVAL                                              0x0
+#define HWIO_GCC_RPMH_SYS_NOC_PERF10_ENA_VOTE_GPLL2_3_ENABLE_FVAL                                               0x1
+#define HWIO_GCC_RPMH_SYS_NOC_PERF10_ENA_VOTE_GPLL1_BMSK                                                        0x2
+#define HWIO_GCC_RPMH_SYS_NOC_PERF10_ENA_VOTE_GPLL1_SHFT                                                        0x1
+#define HWIO_GCC_RPMH_SYS_NOC_PERF10_ENA_VOTE_GPLL1_DISABLE_FVAL                                                0x0
+#define HWIO_GCC_RPMH_SYS_NOC_PERF10_ENA_VOTE_GPLL1_ENABLE_FVAL                                                 0x1
+#define HWIO_GCC_RPMH_SYS_NOC_PERF10_ENA_VOTE_GPLL0_BMSK                                                        0x1
+#define HWIO_GCC_RPMH_SYS_NOC_PERF10_ENA_VOTE_GPLL0_SHFT                                                        0x0
+#define HWIO_GCC_RPMH_SYS_NOC_PERF10_ENA_VOTE_GPLL0_DISABLE_FVAL                                                0x0
+#define HWIO_GCC_RPMH_SYS_NOC_PERF10_ENA_VOTE_GPLL0_ENABLE_FVAL                                                 0x1
+
+#define HWIO_GCC_RPMH_SYS_NOC_PERF11_ENA_VOTE_ADDR                                                       (GCC_CLK_CTL_REG_REG_BASE      + 0x0008102c)
+#define HWIO_GCC_RPMH_SYS_NOC_PERF11_ENA_VOTE_PHYS                                                       (GCC_CLK_CTL_REG_REG_BASE_PHYS + 0x0008102c)
+#define HWIO_GCC_RPMH_SYS_NOC_PERF11_ENA_VOTE_OFFS                                                       (GCC_CLK_CTL_REG_REG_BASE_OFFS + 0x0008102c)
+#define HWIO_GCC_RPMH_SYS_NOC_PERF11_ENA_VOTE_RMSK                                                             0x1f
+#define HWIO_GCC_RPMH_SYS_NOC_PERF11_ENA_VOTE_ATTR                                                              0x3
+#define HWIO_GCC_RPMH_SYS_NOC_PERF11_ENA_VOTE_IN          \
+        in_dword_masked(HWIO_GCC_RPMH_SYS_NOC_PERF11_ENA_VOTE_ADDR, HWIO_GCC_RPMH_SYS_NOC_PERF11_ENA_VOTE_RMSK)
+#define HWIO_GCC_RPMH_SYS_NOC_PERF11_ENA_VOTE_INM(m)      \
+        in_dword_masked(HWIO_GCC_RPMH_SYS_NOC_PERF11_ENA_VOTE_ADDR, m)
+#define HWIO_GCC_RPMH_SYS_NOC_PERF11_ENA_VOTE_OUT(v)      \
+        out_dword(HWIO_GCC_RPMH_SYS_NOC_PERF11_ENA_VOTE_ADDR,v)
+#define HWIO_GCC_RPMH_SYS_NOC_PERF11_ENA_VOTE_OUTM(m,v) \
+        out_dword_masked_ns(HWIO_GCC_RPMH_SYS_NOC_PERF11_ENA_VOTE_ADDR,m,v,HWIO_GCC_RPMH_SYS_NOC_PERF11_ENA_VOTE_IN)
+#define HWIO_GCC_RPMH_SYS_NOC_PERF11_ENA_VOTE_GPLL5_BMSK                                                       0x10
+#define HWIO_GCC_RPMH_SYS_NOC_PERF11_ENA_VOTE_GPLL5_SHFT                                                        0x4
+#define HWIO_GCC_RPMH_SYS_NOC_PERF11_ENA_VOTE_GPLL5_DISABLE_FVAL                                                0x0
+#define HWIO_GCC_RPMH_SYS_NOC_PERF11_ENA_VOTE_GPLL5_ENABLE_FVAL                                                 0x1
+#define HWIO_GCC_RPMH_SYS_NOC_PERF11_ENA_VOTE_GPLL4_BMSK                                                        0x8
+#define HWIO_GCC_RPMH_SYS_NOC_PERF11_ENA_VOTE_GPLL4_SHFT                                                        0x3
+#define HWIO_GCC_RPMH_SYS_NOC_PERF11_ENA_VOTE_GPLL4_DISABLE_FVAL                                                0x0
+#define HWIO_GCC_RPMH_SYS_NOC_PERF11_ENA_VOTE_GPLL4_ENABLE_FVAL                                                 0x1
+#define HWIO_GCC_RPMH_SYS_NOC_PERF11_ENA_VOTE_GPLL2_3_BMSK                                                      0x4
+#define HWIO_GCC_RPMH_SYS_NOC_PERF11_ENA_VOTE_GPLL2_3_SHFT                                                      0x2
+#define HWIO_GCC_RPMH_SYS_NOC_PERF11_ENA_VOTE_GPLL2_3_DISABLE_FVAL                                              0x0
+#define HWIO_GCC_RPMH_SYS_NOC_PERF11_ENA_VOTE_GPLL2_3_ENABLE_FVAL                                               0x1
+#define HWIO_GCC_RPMH_SYS_NOC_PERF11_ENA_VOTE_GPLL1_BMSK                                                        0x2
+#define HWIO_GCC_RPMH_SYS_NOC_PERF11_ENA_VOTE_GPLL1_SHFT                                                        0x1
+#define HWIO_GCC_RPMH_SYS_NOC_PERF11_ENA_VOTE_GPLL1_DISABLE_FVAL                                                0x0
+#define HWIO_GCC_RPMH_SYS_NOC_PERF11_ENA_VOTE_GPLL1_ENABLE_FVAL                                                 0x1
+#define HWIO_GCC_RPMH_SYS_NOC_PERF11_ENA_VOTE_GPLL0_BMSK                                                        0x1
+#define HWIO_GCC_RPMH_SYS_NOC_PERF11_ENA_VOTE_GPLL0_SHFT                                                        0x0
+#define HWIO_GCC_RPMH_SYS_NOC_PERF11_ENA_VOTE_GPLL0_DISABLE_FVAL                                                0x0
+#define HWIO_GCC_RPMH_SYS_NOC_PERF11_ENA_VOTE_GPLL0_ENABLE_FVAL                                                 0x1
+
+#define HWIO_GCC_RPMH_SYS_NOC_PERF12_ENA_VOTE_ADDR                                                       (GCC_CLK_CTL_REG_REG_BASE      + 0x00081030)
+#define HWIO_GCC_RPMH_SYS_NOC_PERF12_ENA_VOTE_PHYS                                                       (GCC_CLK_CTL_REG_REG_BASE_PHYS + 0x00081030)
+#define HWIO_GCC_RPMH_SYS_NOC_PERF12_ENA_VOTE_OFFS                                                       (GCC_CLK_CTL_REG_REG_BASE_OFFS + 0x00081030)
+#define HWIO_GCC_RPMH_SYS_NOC_PERF12_ENA_VOTE_RMSK                                                             0x1f
+#define HWIO_GCC_RPMH_SYS_NOC_PERF12_ENA_VOTE_ATTR                                                              0x3
+#define HWIO_GCC_RPMH_SYS_NOC_PERF12_ENA_VOTE_IN          \
+        in_dword_masked(HWIO_GCC_RPMH_SYS_NOC_PERF12_ENA_VOTE_ADDR, HWIO_GCC_RPMH_SYS_NOC_PERF12_ENA_VOTE_RMSK)
+#define HWIO_GCC_RPMH_SYS_NOC_PERF12_ENA_VOTE_INM(m)      \
+        in_dword_masked(HWIO_GCC_RPMH_SYS_NOC_PERF12_ENA_VOTE_ADDR, m)
+#define HWIO_GCC_RPMH_SYS_NOC_PERF12_ENA_VOTE_OUT(v)      \
+        out_dword(HWIO_GCC_RPMH_SYS_NOC_PERF12_ENA_VOTE_ADDR,v)
+#define HWIO_GCC_RPMH_SYS_NOC_PERF12_ENA_VOTE_OUTM(m,v) \
+        out_dword_masked_ns(HWIO_GCC_RPMH_SYS_NOC_PERF12_ENA_VOTE_ADDR,m,v,HWIO_GCC_RPMH_SYS_NOC_PERF12_ENA_VOTE_IN)
+#define HWIO_GCC_RPMH_SYS_NOC_PERF12_ENA_VOTE_GPLL5_BMSK                                                       0x10
+#define HWIO_GCC_RPMH_SYS_NOC_PERF12_ENA_VOTE_GPLL5_SHFT                                                        0x4
+#define HWIO_GCC_RPMH_SYS_NOC_PERF12_ENA_VOTE_GPLL5_DISABLE_FVAL                                                0x0
+#define HWIO_GCC_RPMH_SYS_NOC_PERF12_ENA_VOTE_GPLL5_ENABLE_FVAL                                                 0x1
+#define HWIO_GCC_RPMH_SYS_NOC_PERF12_ENA_VOTE_GPLL4_BMSK                                                        0x8
+#define HWIO_GCC_RPMH_SYS_NOC_PERF12_ENA_VOTE_GPLL4_SHFT                                                        0x3
+#define HWIO_GCC_RPMH_SYS_NOC_PERF12_ENA_VOTE_GPLL4_DISABLE_FVAL                                                0x0
+#define HWIO_GCC_RPMH_SYS_NOC_PERF12_ENA_VOTE_GPLL4_ENABLE_FVAL                                                 0x1
+#define HWIO_GCC_RPMH_SYS_NOC_PERF12_ENA_VOTE_GPLL2_3_BMSK                                                      0x4
+#define HWIO_GCC_RPMH_SYS_NOC_PERF12_ENA_VOTE_GPLL2_3_SHFT                                                      0x2
+#define HWIO_GCC_RPMH_SYS_NOC_PERF12_ENA_VOTE_GPLL2_3_DISABLE_FVAL                                              0x0
+#define HWIO_GCC_RPMH_SYS_NOC_PERF12_ENA_VOTE_GPLL2_3_ENABLE_FVAL                                               0x1
+#define HWIO_GCC_RPMH_SYS_NOC_PERF12_ENA_VOTE_GPLL1_BMSK                                                        0x2
+#define HWIO_GCC_RPMH_SYS_NOC_PERF12_ENA_VOTE_GPLL1_SHFT                                                        0x1
+#define HWIO_GCC_RPMH_SYS_NOC_PERF12_ENA_VOTE_GPLL1_DISABLE_FVAL                                                0x0
+#define HWIO_GCC_RPMH_SYS_NOC_PERF12_ENA_VOTE_GPLL1_ENABLE_FVAL                                                 0x1
+#define HWIO_GCC_RPMH_SYS_NOC_PERF12_ENA_VOTE_GPLL0_BMSK                                                        0x1
+#define HWIO_GCC_RPMH_SYS_NOC_PERF12_ENA_VOTE_GPLL0_SHFT                                                        0x0
+#define HWIO_GCC_RPMH_SYS_NOC_PERF12_ENA_VOTE_GPLL0_DISABLE_FVAL                                                0x0
+#define HWIO_GCC_RPMH_SYS_NOC_PERF12_ENA_VOTE_GPLL0_ENABLE_FVAL                                                 0x1
+
+#define HWIO_GCC_RPMH_SYS_NOC_PERF13_ENA_VOTE_ADDR                                                       (GCC_CLK_CTL_REG_REG_BASE      + 0x00081034)
+#define HWIO_GCC_RPMH_SYS_NOC_PERF13_ENA_VOTE_PHYS                                                       (GCC_CLK_CTL_REG_REG_BASE_PHYS + 0x00081034)
+#define HWIO_GCC_RPMH_SYS_NOC_PERF13_ENA_VOTE_OFFS                                                       (GCC_CLK_CTL_REG_REG_BASE_OFFS + 0x00081034)
+#define HWIO_GCC_RPMH_SYS_NOC_PERF13_ENA_VOTE_RMSK                                                             0x1f
+#define HWIO_GCC_RPMH_SYS_NOC_PERF13_ENA_VOTE_ATTR                                                              0x3
+#define HWIO_GCC_RPMH_SYS_NOC_PERF13_ENA_VOTE_IN          \
+        in_dword_masked(HWIO_GCC_RPMH_SYS_NOC_PERF13_ENA_VOTE_ADDR, HWIO_GCC_RPMH_SYS_NOC_PERF13_ENA_VOTE_RMSK)
+#define HWIO_GCC_RPMH_SYS_NOC_PERF13_ENA_VOTE_INM(m)      \
+        in_dword_masked(HWIO_GCC_RPMH_SYS_NOC_PERF13_ENA_VOTE_ADDR, m)
+#define HWIO_GCC_RPMH_SYS_NOC_PERF13_ENA_VOTE_OUT(v)      \
+        out_dword(HWIO_GCC_RPMH_SYS_NOC_PERF13_ENA_VOTE_ADDR,v)
+#define HWIO_GCC_RPMH_SYS_NOC_PERF13_ENA_VOTE_OUTM(m,v) \
+        out_dword_masked_ns(HWIO_GCC_RPMH_SYS_NOC_PERF13_ENA_VOTE_ADDR,m,v,HWIO_GCC_RPMH_SYS_NOC_PERF13_ENA_VOTE_IN)
+#define HWIO_GCC_RPMH_SYS_NOC_PERF13_ENA_VOTE_GPLL5_BMSK                                                       0x10
+#define HWIO_GCC_RPMH_SYS_NOC_PERF13_ENA_VOTE_GPLL5_SHFT                                                        0x4
+#define HWIO_GCC_RPMH_SYS_NOC_PERF13_ENA_VOTE_GPLL5_DISABLE_FVAL                                                0x0
+#define HWIO_GCC_RPMH_SYS_NOC_PERF13_ENA_VOTE_GPLL5_ENABLE_FVAL                                                 0x1
+#define HWIO_GCC_RPMH_SYS_NOC_PERF13_ENA_VOTE_GPLL4_BMSK                                                        0x8
+#define HWIO_GCC_RPMH_SYS_NOC_PERF13_ENA_VOTE_GPLL4_SHFT                                                        0x3
+#define HWIO_GCC_RPMH_SYS_NOC_PERF13_ENA_VOTE_GPLL4_DISABLE_FVAL                                                0x0
+#define HWIO_GCC_RPMH_SYS_NOC_PERF13_ENA_VOTE_GPLL4_ENABLE_FVAL                                                 0x1
+#define HWIO_GCC_RPMH_SYS_NOC_PERF13_ENA_VOTE_GPLL2_3_BMSK                                                      0x4
+#define HWIO_GCC_RPMH_SYS_NOC_PERF13_ENA_VOTE_GPLL2_3_SHFT                                                      0x2
+#define HWIO_GCC_RPMH_SYS_NOC_PERF13_ENA_VOTE_GPLL2_3_DISABLE_FVAL                                              0x0
+#define HWIO_GCC_RPMH_SYS_NOC_PERF13_ENA_VOTE_GPLL2_3_ENABLE_FVAL                                               0x1
+#define HWIO_GCC_RPMH_SYS_NOC_PERF13_ENA_VOTE_GPLL1_BMSK                                                        0x2
+#define HWIO_GCC_RPMH_SYS_NOC_PERF13_ENA_VOTE_GPLL1_SHFT                                                        0x1
+#define HWIO_GCC_RPMH_SYS_NOC_PERF13_ENA_VOTE_GPLL1_DISABLE_FVAL                                                0x0
+#define HWIO_GCC_RPMH_SYS_NOC_PERF13_ENA_VOTE_GPLL1_ENABLE_FVAL                                                 0x1
+#define HWIO_GCC_RPMH_SYS_NOC_PERF13_ENA_VOTE_GPLL0_BMSK                                                        0x1
+#define HWIO_GCC_RPMH_SYS_NOC_PERF13_ENA_VOTE_GPLL0_SHFT                                                        0x0
+#define HWIO_GCC_RPMH_SYS_NOC_PERF13_ENA_VOTE_GPLL0_DISABLE_FVAL                                                0x0
+#define HWIO_GCC_RPMH_SYS_NOC_PERF13_ENA_VOTE_GPLL0_ENABLE_FVAL                                                 0x1
+
+#define HWIO_GCC_RPMH_SYS_NOC_PERF14_ENA_VOTE_ADDR                                                       (GCC_CLK_CTL_REG_REG_BASE      + 0x00081038)
+#define HWIO_GCC_RPMH_SYS_NOC_PERF14_ENA_VOTE_PHYS                                                       (GCC_CLK_CTL_REG_REG_BASE_PHYS + 0x00081038)
+#define HWIO_GCC_RPMH_SYS_NOC_PERF14_ENA_VOTE_OFFS                                                       (GCC_CLK_CTL_REG_REG_BASE_OFFS + 0x00081038)
+#define HWIO_GCC_RPMH_SYS_NOC_PERF14_ENA_VOTE_RMSK                                                             0x1f
+#define HWIO_GCC_RPMH_SYS_NOC_PERF14_ENA_VOTE_ATTR                                                              0x3
+#define HWIO_GCC_RPMH_SYS_NOC_PERF14_ENA_VOTE_IN          \
+        in_dword_masked(HWIO_GCC_RPMH_SYS_NOC_PERF14_ENA_VOTE_ADDR, HWIO_GCC_RPMH_SYS_NOC_PERF14_ENA_VOTE_RMSK)
+#define HWIO_GCC_RPMH_SYS_NOC_PERF14_ENA_VOTE_INM(m)      \
+        in_dword_masked(HWIO_GCC_RPMH_SYS_NOC_PERF14_ENA_VOTE_ADDR, m)
+#define HWIO_GCC_RPMH_SYS_NOC_PERF14_ENA_VOTE_OUT(v)      \
+        out_dword(HWIO_GCC_RPMH_SYS_NOC_PERF14_ENA_VOTE_ADDR,v)
+#define HWIO_GCC_RPMH_SYS_NOC_PERF14_ENA_VOTE_OUTM(m,v) \
+        out_dword_masked_ns(HWIO_GCC_RPMH_SYS_NOC_PERF14_ENA_VOTE_ADDR,m,v,HWIO_GCC_RPMH_SYS_NOC_PERF14_ENA_VOTE_IN)
+#define HWIO_GCC_RPMH_SYS_NOC_PERF14_ENA_VOTE_GPLL5_BMSK                                                       0x10
+#define HWIO_GCC_RPMH_SYS_NOC_PERF14_ENA_VOTE_GPLL5_SHFT                                                        0x4
+#define HWIO_GCC_RPMH_SYS_NOC_PERF14_ENA_VOTE_GPLL5_DISABLE_FVAL                                                0x0
+#define HWIO_GCC_RPMH_SYS_NOC_PERF14_ENA_VOTE_GPLL5_ENABLE_FVAL                                                 0x1
+#define HWIO_GCC_RPMH_SYS_NOC_PERF14_ENA_VOTE_GPLL4_BMSK                                                        0x8
+#define HWIO_GCC_RPMH_SYS_NOC_PERF14_ENA_VOTE_GPLL4_SHFT                                                        0x3
+#define HWIO_GCC_RPMH_SYS_NOC_PERF14_ENA_VOTE_GPLL4_DISABLE_FVAL                                                0x0
+#define HWIO_GCC_RPMH_SYS_NOC_PERF14_ENA_VOTE_GPLL4_ENABLE_FVAL                                                 0x1
+#define HWIO_GCC_RPMH_SYS_NOC_PERF14_ENA_VOTE_GPLL2_3_BMSK                                                      0x4
+#define HWIO_GCC_RPMH_SYS_NOC_PERF14_ENA_VOTE_GPLL2_3_SHFT                                                      0x2
+#define HWIO_GCC_RPMH_SYS_NOC_PERF14_ENA_VOTE_GPLL2_3_DISABLE_FVAL                                              0x0
+#define HWIO_GCC_RPMH_SYS_NOC_PERF14_ENA_VOTE_GPLL2_3_ENABLE_FVAL                                               0x1
+#define HWIO_GCC_RPMH_SYS_NOC_PERF14_ENA_VOTE_GPLL1_BMSK                                                        0x2
+#define HWIO_GCC_RPMH_SYS_NOC_PERF14_ENA_VOTE_GPLL1_SHFT                                                        0x1
+#define HWIO_GCC_RPMH_SYS_NOC_PERF14_ENA_VOTE_GPLL1_DISABLE_FVAL                                                0x0
+#define HWIO_GCC_RPMH_SYS_NOC_PERF14_ENA_VOTE_GPLL1_ENABLE_FVAL                                                 0x1
+#define HWIO_GCC_RPMH_SYS_NOC_PERF14_ENA_VOTE_GPLL0_BMSK                                                        0x1
+#define HWIO_GCC_RPMH_SYS_NOC_PERF14_ENA_VOTE_GPLL0_SHFT                                                        0x0
+#define HWIO_GCC_RPMH_SYS_NOC_PERF14_ENA_VOTE_GPLL0_DISABLE_FVAL                                                0x0
+#define HWIO_GCC_RPMH_SYS_NOC_PERF14_ENA_VOTE_GPLL0_ENABLE_FVAL                                                 0x1
+
+#define HWIO_GCC_RPMH_SYS_NOC_PERF15_ENA_VOTE_ADDR                                                       (GCC_CLK_CTL_REG_REG_BASE      + 0x0008103c)
+#define HWIO_GCC_RPMH_SYS_NOC_PERF15_ENA_VOTE_PHYS                                                       (GCC_CLK_CTL_REG_REG_BASE_PHYS + 0x0008103c)
+#define HWIO_GCC_RPMH_SYS_NOC_PERF15_ENA_VOTE_OFFS                                                       (GCC_CLK_CTL_REG_REG_BASE_OFFS + 0x0008103c)
+#define HWIO_GCC_RPMH_SYS_NOC_PERF15_ENA_VOTE_RMSK                                                             0x1f
+#define HWIO_GCC_RPMH_SYS_NOC_PERF15_ENA_VOTE_ATTR                                                              0x3
+#define HWIO_GCC_RPMH_SYS_NOC_PERF15_ENA_VOTE_IN          \
+        in_dword_masked(HWIO_GCC_RPMH_SYS_NOC_PERF15_ENA_VOTE_ADDR, HWIO_GCC_RPMH_SYS_NOC_PERF15_ENA_VOTE_RMSK)
+#define HWIO_GCC_RPMH_SYS_NOC_PERF15_ENA_VOTE_INM(m)      \
+        in_dword_masked(HWIO_GCC_RPMH_SYS_NOC_PERF15_ENA_VOTE_ADDR, m)
+#define HWIO_GCC_RPMH_SYS_NOC_PERF15_ENA_VOTE_OUT(v)      \
+        out_dword(HWIO_GCC_RPMH_SYS_NOC_PERF15_ENA_VOTE_ADDR,v)
+#define HWIO_GCC_RPMH_SYS_NOC_PERF15_ENA_VOTE_OUTM(m,v) \
+        out_dword_masked_ns(HWIO_GCC_RPMH_SYS_NOC_PERF15_ENA_VOTE_ADDR,m,v,HWIO_GCC_RPMH_SYS_NOC_PERF15_ENA_VOTE_IN)
+#define HWIO_GCC_RPMH_SYS_NOC_PERF15_ENA_VOTE_GPLL5_BMSK                                                       0x10
+#define HWIO_GCC_RPMH_SYS_NOC_PERF15_ENA_VOTE_GPLL5_SHFT                                                        0x4
+#define HWIO_GCC_RPMH_SYS_NOC_PERF15_ENA_VOTE_GPLL5_DISABLE_FVAL                                                0x0
+#define HWIO_GCC_RPMH_SYS_NOC_PERF15_ENA_VOTE_GPLL5_ENABLE_FVAL                                                 0x1
+#define HWIO_GCC_RPMH_SYS_NOC_PERF15_ENA_VOTE_GPLL4_BMSK                                                        0x8
+#define HWIO_GCC_RPMH_SYS_NOC_PERF15_ENA_VOTE_GPLL4_SHFT                                                        0x3
+#define HWIO_GCC_RPMH_SYS_NOC_PERF15_ENA_VOTE_GPLL4_DISABLE_FVAL                                                0x0
+#define HWIO_GCC_RPMH_SYS_NOC_PERF15_ENA_VOTE_GPLL4_ENABLE_FVAL                                                 0x1
+#define HWIO_GCC_RPMH_SYS_NOC_PERF15_ENA_VOTE_GPLL2_3_BMSK                                                      0x4
+#define HWIO_GCC_RPMH_SYS_NOC_PERF15_ENA_VOTE_GPLL2_3_SHFT                                                      0x2
+#define HWIO_GCC_RPMH_SYS_NOC_PERF15_ENA_VOTE_GPLL2_3_DISABLE_FVAL                                              0x0
+#define HWIO_GCC_RPMH_SYS_NOC_PERF15_ENA_VOTE_GPLL2_3_ENABLE_FVAL                                               0x1
+#define HWIO_GCC_RPMH_SYS_NOC_PERF15_ENA_VOTE_GPLL1_BMSK                                                        0x2
+#define HWIO_GCC_RPMH_SYS_NOC_PERF15_ENA_VOTE_GPLL1_SHFT                                                        0x1
+#define HWIO_GCC_RPMH_SYS_NOC_PERF15_ENA_VOTE_GPLL1_DISABLE_FVAL                                                0x0
+#define HWIO_GCC_RPMH_SYS_NOC_PERF15_ENA_VOTE_GPLL1_ENABLE_FVAL                                                 0x1
+#define HWIO_GCC_RPMH_SYS_NOC_PERF15_ENA_VOTE_GPLL0_BMSK                                                        0x1
+#define HWIO_GCC_RPMH_SYS_NOC_PERF15_ENA_VOTE_GPLL0_SHFT                                                        0x0
+#define HWIO_GCC_RPMH_SYS_NOC_PERF15_ENA_VOTE_GPLL0_DISABLE_FVAL                                                0x0
+#define HWIO_GCC_RPMH_SYS_NOC_PERF15_ENA_VOTE_GPLL0_ENABLE_FVAL                                                 0x1
+
+#define HWIO_GCC_RPMH_CNOC_PERF0_ENA_VOTE_ADDR                                                           (GCC_CLK_CTL_REG_REG_BASE      + 0x00082004)
+#define HWIO_GCC_RPMH_CNOC_PERF0_ENA_VOTE_PHYS                                                           (GCC_CLK_CTL_REG_REG_BASE_PHYS + 0x00082004)
+#define HWIO_GCC_RPMH_CNOC_PERF0_ENA_VOTE_OFFS                                                           (GCC_CLK_CTL_REG_REG_BASE_OFFS + 0x00082004)
+#define HWIO_GCC_RPMH_CNOC_PERF0_ENA_VOTE_RMSK                                                                 0x1f
+#define HWIO_GCC_RPMH_CNOC_PERF0_ENA_VOTE_ATTR                                                                  0x3
+#define HWIO_GCC_RPMH_CNOC_PERF0_ENA_VOTE_IN          \
+        in_dword_masked(HWIO_GCC_RPMH_CNOC_PERF0_ENA_VOTE_ADDR, HWIO_GCC_RPMH_CNOC_PERF0_ENA_VOTE_RMSK)
+#define HWIO_GCC_RPMH_CNOC_PERF0_ENA_VOTE_INM(m)      \
+        in_dword_masked(HWIO_GCC_RPMH_CNOC_PERF0_ENA_VOTE_ADDR, m)
+#define HWIO_GCC_RPMH_CNOC_PERF0_ENA_VOTE_OUT(v)      \
+        out_dword(HWIO_GCC_RPMH_CNOC_PERF0_ENA_VOTE_ADDR,v)
+#define HWIO_GCC_RPMH_CNOC_PERF0_ENA_VOTE_OUTM(m,v) \
+        out_dword_masked_ns(HWIO_GCC_RPMH_CNOC_PERF0_ENA_VOTE_ADDR,m,v,HWIO_GCC_RPMH_CNOC_PERF0_ENA_VOTE_IN)
+#define HWIO_GCC_RPMH_CNOC_PERF0_ENA_VOTE_GPLL5_BMSK                                                           0x10
+#define HWIO_GCC_RPMH_CNOC_PERF0_ENA_VOTE_GPLL5_SHFT                                                            0x4
+#define HWIO_GCC_RPMH_CNOC_PERF0_ENA_VOTE_GPLL5_DISABLE_FVAL                                                    0x0
+#define HWIO_GCC_RPMH_CNOC_PERF0_ENA_VOTE_GPLL5_ENABLE_FVAL                                                     0x1
+#define HWIO_GCC_RPMH_CNOC_PERF0_ENA_VOTE_GPLL4_BMSK                                                            0x8
+#define HWIO_GCC_RPMH_CNOC_PERF0_ENA_VOTE_GPLL4_SHFT                                                            0x3
+#define HWIO_GCC_RPMH_CNOC_PERF0_ENA_VOTE_GPLL4_DISABLE_FVAL                                                    0x0
+#define HWIO_GCC_RPMH_CNOC_PERF0_ENA_VOTE_GPLL4_ENABLE_FVAL                                                     0x1
+#define HWIO_GCC_RPMH_CNOC_PERF0_ENA_VOTE_GPLL2_3_BMSK                                                          0x4
+#define HWIO_GCC_RPMH_CNOC_PERF0_ENA_VOTE_GPLL2_3_SHFT                                                          0x2
+#define HWIO_GCC_RPMH_CNOC_PERF0_ENA_VOTE_GPLL2_3_DISABLE_FVAL                                                  0x0
+#define HWIO_GCC_RPMH_CNOC_PERF0_ENA_VOTE_GPLL2_3_ENABLE_FVAL                                                   0x1
+#define HWIO_GCC_RPMH_CNOC_PERF0_ENA_VOTE_GPLL1_BMSK                                                            0x2
+#define HWIO_GCC_RPMH_CNOC_PERF0_ENA_VOTE_GPLL1_SHFT                                                            0x1
+#define HWIO_GCC_RPMH_CNOC_PERF0_ENA_VOTE_GPLL1_DISABLE_FVAL                                                    0x0
+#define HWIO_GCC_RPMH_CNOC_PERF0_ENA_VOTE_GPLL1_ENABLE_FVAL                                                     0x1
+#define HWIO_GCC_RPMH_CNOC_PERF0_ENA_VOTE_GPLL0_BMSK                                                            0x1
+#define HWIO_GCC_RPMH_CNOC_PERF0_ENA_VOTE_GPLL0_SHFT                                                            0x0
+#define HWIO_GCC_RPMH_CNOC_PERF0_ENA_VOTE_GPLL0_DISABLE_FVAL                                                    0x0
+#define HWIO_GCC_RPMH_CNOC_PERF0_ENA_VOTE_GPLL0_ENABLE_FVAL                                                     0x1
+
+#define HWIO_GCC_RPMH_CNOC_PERF1_ENA_VOTE_ADDR                                                           (GCC_CLK_CTL_REG_REG_BASE      + 0x00082008)
+#define HWIO_GCC_RPMH_CNOC_PERF1_ENA_VOTE_PHYS                                                           (GCC_CLK_CTL_REG_REG_BASE_PHYS + 0x00082008)
+#define HWIO_GCC_RPMH_CNOC_PERF1_ENA_VOTE_OFFS                                                           (GCC_CLK_CTL_REG_REG_BASE_OFFS + 0x00082008)
+#define HWIO_GCC_RPMH_CNOC_PERF1_ENA_VOTE_RMSK                                                                 0x1f
+#define HWIO_GCC_RPMH_CNOC_PERF1_ENA_VOTE_ATTR                                                                  0x3
+#define HWIO_GCC_RPMH_CNOC_PERF1_ENA_VOTE_IN          \
+        in_dword_masked(HWIO_GCC_RPMH_CNOC_PERF1_ENA_VOTE_ADDR, HWIO_GCC_RPMH_CNOC_PERF1_ENA_VOTE_RMSK)
+#define HWIO_GCC_RPMH_CNOC_PERF1_ENA_VOTE_INM(m)      \
+        in_dword_masked(HWIO_GCC_RPMH_CNOC_PERF1_ENA_VOTE_ADDR, m)
+#define HWIO_GCC_RPMH_CNOC_PERF1_ENA_VOTE_OUT(v)      \
+        out_dword(HWIO_GCC_RPMH_CNOC_PERF1_ENA_VOTE_ADDR,v)
+#define HWIO_GCC_RPMH_CNOC_PERF1_ENA_VOTE_OUTM(m,v) \
+        out_dword_masked_ns(HWIO_GCC_RPMH_CNOC_PERF1_ENA_VOTE_ADDR,m,v,HWIO_GCC_RPMH_CNOC_PERF1_ENA_VOTE_IN)
+#define HWIO_GCC_RPMH_CNOC_PERF1_ENA_VOTE_GPLL5_BMSK                                                           0x10
+#define HWIO_GCC_RPMH_CNOC_PERF1_ENA_VOTE_GPLL5_SHFT                                                            0x4
+#define HWIO_GCC_RPMH_CNOC_PERF1_ENA_VOTE_GPLL5_DISABLE_FVAL                                                    0x0
+#define HWIO_GCC_RPMH_CNOC_PERF1_ENA_VOTE_GPLL5_ENABLE_FVAL                                                     0x1
+#define HWIO_GCC_RPMH_CNOC_PERF1_ENA_VOTE_GPLL4_BMSK                                                            0x8
+#define HWIO_GCC_RPMH_CNOC_PERF1_ENA_VOTE_GPLL4_SHFT                                                            0x3
+#define HWIO_GCC_RPMH_CNOC_PERF1_ENA_VOTE_GPLL4_DISABLE_FVAL                                                    0x0
+#define HWIO_GCC_RPMH_CNOC_PERF1_ENA_VOTE_GPLL4_ENABLE_FVAL                                                     0x1
+#define HWIO_GCC_RPMH_CNOC_PERF1_ENA_VOTE_GPLL2_3_BMSK                                                          0x4
+#define HWIO_GCC_RPMH_CNOC_PERF1_ENA_VOTE_GPLL2_3_SHFT                                                          0x2
+#define HWIO_GCC_RPMH_CNOC_PERF1_ENA_VOTE_GPLL2_3_DISABLE_FVAL                                                  0x0
+#define HWIO_GCC_RPMH_CNOC_PERF1_ENA_VOTE_GPLL2_3_ENABLE_FVAL                                                   0x1
+#define HWIO_GCC_RPMH_CNOC_PERF1_ENA_VOTE_GPLL1_BMSK                                                            0x2
+#define HWIO_GCC_RPMH_CNOC_PERF1_ENA_VOTE_GPLL1_SHFT                                                            0x1
+#define HWIO_GCC_RPMH_CNOC_PERF1_ENA_VOTE_GPLL1_DISABLE_FVAL                                                    0x0
+#define HWIO_GCC_RPMH_CNOC_PERF1_ENA_VOTE_GPLL1_ENABLE_FVAL                                                     0x1
+#define HWIO_GCC_RPMH_CNOC_PERF1_ENA_VOTE_GPLL0_BMSK                                                            0x1
+#define HWIO_GCC_RPMH_CNOC_PERF1_ENA_VOTE_GPLL0_SHFT                                                            0x0
+#define HWIO_GCC_RPMH_CNOC_PERF1_ENA_VOTE_GPLL0_DISABLE_FVAL                                                    0x0
+#define HWIO_GCC_RPMH_CNOC_PERF1_ENA_VOTE_GPLL0_ENABLE_FVAL                                                     0x1
+
+#define HWIO_GCC_RPMH_CNOC_PERF2_ENA_VOTE_ADDR                                                           (GCC_CLK_CTL_REG_REG_BASE      + 0x0008200c)
+#define HWIO_GCC_RPMH_CNOC_PERF2_ENA_VOTE_PHYS                                                           (GCC_CLK_CTL_REG_REG_BASE_PHYS + 0x0008200c)
+#define HWIO_GCC_RPMH_CNOC_PERF2_ENA_VOTE_OFFS                                                           (GCC_CLK_CTL_REG_REG_BASE_OFFS + 0x0008200c)
+#define HWIO_GCC_RPMH_CNOC_PERF2_ENA_VOTE_RMSK                                                                 0x1f
+#define HWIO_GCC_RPMH_CNOC_PERF2_ENA_VOTE_ATTR                                                                  0x3
+#define HWIO_GCC_RPMH_CNOC_PERF2_ENA_VOTE_IN          \
+        in_dword_masked(HWIO_GCC_RPMH_CNOC_PERF2_ENA_VOTE_ADDR, HWIO_GCC_RPMH_CNOC_PERF2_ENA_VOTE_RMSK)
+#define HWIO_GCC_RPMH_CNOC_PERF2_ENA_VOTE_INM(m)      \
+        in_dword_masked(HWIO_GCC_RPMH_CNOC_PERF2_ENA_VOTE_ADDR, m)
+#define HWIO_GCC_RPMH_CNOC_PERF2_ENA_VOTE_OUT(v)      \
+        out_dword(HWIO_GCC_RPMH_CNOC_PERF2_ENA_VOTE_ADDR,v)
+#define HWIO_GCC_RPMH_CNOC_PERF2_ENA_VOTE_OUTM(m,v) \
+        out_dword_masked_ns(HWIO_GCC_RPMH_CNOC_PERF2_ENA_VOTE_ADDR,m,v,HWIO_GCC_RPMH_CNOC_PERF2_ENA_VOTE_IN)
+#define HWIO_GCC_RPMH_CNOC_PERF2_ENA_VOTE_GPLL5_BMSK                                                           0x10
+#define HWIO_GCC_RPMH_CNOC_PERF2_ENA_VOTE_GPLL5_SHFT                                                            0x4
+#define HWIO_GCC_RPMH_CNOC_PERF2_ENA_VOTE_GPLL5_DISABLE_FVAL                                                    0x0
+#define HWIO_GCC_RPMH_CNOC_PERF2_ENA_VOTE_GPLL5_ENABLE_FVAL                                                     0x1
+#define HWIO_GCC_RPMH_CNOC_PERF2_ENA_VOTE_GPLL4_BMSK                                                            0x8
+#define HWIO_GCC_RPMH_CNOC_PERF2_ENA_VOTE_GPLL4_SHFT                                                            0x3
+#define HWIO_GCC_RPMH_CNOC_PERF2_ENA_VOTE_GPLL4_DISABLE_FVAL                                                    0x0
+#define HWIO_GCC_RPMH_CNOC_PERF2_ENA_VOTE_GPLL4_ENABLE_FVAL                                                     0x1
+#define HWIO_GCC_RPMH_CNOC_PERF2_ENA_VOTE_GPLL2_3_BMSK                                                          0x4
+#define HWIO_GCC_RPMH_CNOC_PERF2_ENA_VOTE_GPLL2_3_SHFT                                                          0x2
+#define HWIO_GCC_RPMH_CNOC_PERF2_ENA_VOTE_GPLL2_3_DISABLE_FVAL                                                  0x0
+#define HWIO_GCC_RPMH_CNOC_PERF2_ENA_VOTE_GPLL2_3_ENABLE_FVAL                                                   0x1
+#define HWIO_GCC_RPMH_CNOC_PERF2_ENA_VOTE_GPLL1_BMSK                                                            0x2
+#define HWIO_GCC_RPMH_CNOC_PERF2_ENA_VOTE_GPLL1_SHFT                                                            0x1
+#define HWIO_GCC_RPMH_CNOC_PERF2_ENA_VOTE_GPLL1_DISABLE_FVAL                                                    0x0
+#define HWIO_GCC_RPMH_CNOC_PERF2_ENA_VOTE_GPLL1_ENABLE_FVAL                                                     0x1
+#define HWIO_GCC_RPMH_CNOC_PERF2_ENA_VOTE_GPLL0_BMSK                                                            0x1
+#define HWIO_GCC_RPMH_CNOC_PERF2_ENA_VOTE_GPLL0_SHFT                                                            0x0
+#define HWIO_GCC_RPMH_CNOC_PERF2_ENA_VOTE_GPLL0_DISABLE_FVAL                                                    0x0
+#define HWIO_GCC_RPMH_CNOC_PERF2_ENA_VOTE_GPLL0_ENABLE_FVAL                                                     0x1
+
+#define HWIO_GCC_RPMH_CNOC_PERF3_ENA_VOTE_ADDR                                                           (GCC_CLK_CTL_REG_REG_BASE      + 0x00082010)
+#define HWIO_GCC_RPMH_CNOC_PERF3_ENA_VOTE_PHYS                                                           (GCC_CLK_CTL_REG_REG_BASE_PHYS + 0x00082010)
+#define HWIO_GCC_RPMH_CNOC_PERF3_ENA_VOTE_OFFS                                                           (GCC_CLK_CTL_REG_REG_BASE_OFFS + 0x00082010)
+#define HWIO_GCC_RPMH_CNOC_PERF3_ENA_VOTE_RMSK                                                                 0x1f
+#define HWIO_GCC_RPMH_CNOC_PERF3_ENA_VOTE_ATTR                                                                  0x3
+#define HWIO_GCC_RPMH_CNOC_PERF3_ENA_VOTE_IN          \
+        in_dword_masked(HWIO_GCC_RPMH_CNOC_PERF3_ENA_VOTE_ADDR, HWIO_GCC_RPMH_CNOC_PERF3_ENA_VOTE_RMSK)
+#define HWIO_GCC_RPMH_CNOC_PERF3_ENA_VOTE_INM(m)      \
+        in_dword_masked(HWIO_GCC_RPMH_CNOC_PERF3_ENA_VOTE_ADDR, m)
+#define HWIO_GCC_RPMH_CNOC_PERF3_ENA_VOTE_OUT(v)      \
+        out_dword(HWIO_GCC_RPMH_CNOC_PERF3_ENA_VOTE_ADDR,v)
+#define HWIO_GCC_RPMH_CNOC_PERF3_ENA_VOTE_OUTM(m,v) \
+        out_dword_masked_ns(HWIO_GCC_RPMH_CNOC_PERF3_ENA_VOTE_ADDR,m,v,HWIO_GCC_RPMH_CNOC_PERF3_ENA_VOTE_IN)
+#define HWIO_GCC_RPMH_CNOC_PERF3_ENA_VOTE_GPLL5_BMSK                                                           0x10
+#define HWIO_GCC_RPMH_CNOC_PERF3_ENA_VOTE_GPLL5_SHFT                                                            0x4
+#define HWIO_GCC_RPMH_CNOC_PERF3_ENA_VOTE_GPLL5_DISABLE_FVAL                                                    0x0
+#define HWIO_GCC_RPMH_CNOC_PERF3_ENA_VOTE_GPLL5_ENABLE_FVAL                                                     0x1
+#define HWIO_GCC_RPMH_CNOC_PERF3_ENA_VOTE_GPLL4_BMSK                                                            0x8
+#define HWIO_GCC_RPMH_CNOC_PERF3_ENA_VOTE_GPLL4_SHFT                                                            0x3
+#define HWIO_GCC_RPMH_CNOC_PERF3_ENA_VOTE_GPLL4_DISABLE_FVAL                                                    0x0
+#define HWIO_GCC_RPMH_CNOC_PERF3_ENA_VOTE_GPLL4_ENABLE_FVAL                                                     0x1
+#define HWIO_GCC_RPMH_CNOC_PERF3_ENA_VOTE_GPLL2_3_BMSK                                                          0x4
+#define HWIO_GCC_RPMH_CNOC_PERF3_ENA_VOTE_GPLL2_3_SHFT                                                          0x2
+#define HWIO_GCC_RPMH_CNOC_PERF3_ENA_VOTE_GPLL2_3_DISABLE_FVAL                                                  0x0
+#define HWIO_GCC_RPMH_CNOC_PERF3_ENA_VOTE_GPLL2_3_ENABLE_FVAL                                                   0x1
+#define HWIO_GCC_RPMH_CNOC_PERF3_ENA_VOTE_GPLL1_BMSK                                                            0x2
+#define HWIO_GCC_RPMH_CNOC_PERF3_ENA_VOTE_GPLL1_SHFT                                                            0x1
+#define HWIO_GCC_RPMH_CNOC_PERF3_ENA_VOTE_GPLL1_DISABLE_FVAL                                                    0x0
+#define HWIO_GCC_RPMH_CNOC_PERF3_ENA_VOTE_GPLL1_ENABLE_FVAL                                                     0x1
+#define HWIO_GCC_RPMH_CNOC_PERF3_ENA_VOTE_GPLL0_BMSK                                                            0x1
+#define HWIO_GCC_RPMH_CNOC_PERF3_ENA_VOTE_GPLL0_SHFT                                                            0x0
+#define HWIO_GCC_RPMH_CNOC_PERF3_ENA_VOTE_GPLL0_DISABLE_FVAL                                                    0x0
+#define HWIO_GCC_RPMH_CNOC_PERF3_ENA_VOTE_GPLL0_ENABLE_FVAL                                                     0x1
+
+#define HWIO_GCC_RPMH_CNOC_PERF4_ENA_VOTE_ADDR                                                           (GCC_CLK_CTL_REG_REG_BASE      + 0x00082014)
+#define HWIO_GCC_RPMH_CNOC_PERF4_ENA_VOTE_PHYS                                                           (GCC_CLK_CTL_REG_REG_BASE_PHYS + 0x00082014)
+#define HWIO_GCC_RPMH_CNOC_PERF4_ENA_VOTE_OFFS                                                           (GCC_CLK_CTL_REG_REG_BASE_OFFS + 0x00082014)
+#define HWIO_GCC_RPMH_CNOC_PERF4_ENA_VOTE_RMSK                                                                 0x1f
+#define HWIO_GCC_RPMH_CNOC_PERF4_ENA_VOTE_ATTR                                                                  0x3
+#define HWIO_GCC_RPMH_CNOC_PERF4_ENA_VOTE_IN          \
+        in_dword_masked(HWIO_GCC_RPMH_CNOC_PERF4_ENA_VOTE_ADDR, HWIO_GCC_RPMH_CNOC_PERF4_ENA_VOTE_RMSK)
+#define HWIO_GCC_RPMH_CNOC_PERF4_ENA_VOTE_INM(m)      \
+        in_dword_masked(HWIO_GCC_RPMH_CNOC_PERF4_ENA_VOTE_ADDR, m)
+#define HWIO_GCC_RPMH_CNOC_PERF4_ENA_VOTE_OUT(v)      \
+        out_dword(HWIO_GCC_RPMH_CNOC_PERF4_ENA_VOTE_ADDR,v)
+#define HWIO_GCC_RPMH_CNOC_PERF4_ENA_VOTE_OUTM(m,v) \
+        out_dword_masked_ns(HWIO_GCC_RPMH_CNOC_PERF4_ENA_VOTE_ADDR,m,v,HWIO_GCC_RPMH_CNOC_PERF4_ENA_VOTE_IN)
+#define HWIO_GCC_RPMH_CNOC_PERF4_ENA_VOTE_GPLL5_BMSK                                                           0x10
+#define HWIO_GCC_RPMH_CNOC_PERF4_ENA_VOTE_GPLL5_SHFT                                                            0x4
+#define HWIO_GCC_RPMH_CNOC_PERF4_ENA_VOTE_GPLL5_DISABLE_FVAL                                                    0x0
+#define HWIO_GCC_RPMH_CNOC_PERF4_ENA_VOTE_GPLL5_ENABLE_FVAL                                                     0x1
+#define HWIO_GCC_RPMH_CNOC_PERF4_ENA_VOTE_GPLL4_BMSK                                                            0x8
+#define HWIO_GCC_RPMH_CNOC_PERF4_ENA_VOTE_GPLL4_SHFT                                                            0x3
+#define HWIO_GCC_RPMH_CNOC_PERF4_ENA_VOTE_GPLL4_DISABLE_FVAL                                                    0x0
+#define HWIO_GCC_RPMH_CNOC_PERF4_ENA_VOTE_GPLL4_ENABLE_FVAL                                                     0x1
+#define HWIO_GCC_RPMH_CNOC_PERF4_ENA_VOTE_GPLL2_3_BMSK                                                          0x4
+#define HWIO_GCC_RPMH_CNOC_PERF4_ENA_VOTE_GPLL2_3_SHFT                                                          0x2
+#define HWIO_GCC_RPMH_CNOC_PERF4_ENA_VOTE_GPLL2_3_DISABLE_FVAL                                                  0x0
+#define HWIO_GCC_RPMH_CNOC_PERF4_ENA_VOTE_GPLL2_3_ENABLE_FVAL                                                   0x1
+#define HWIO_GCC_RPMH_CNOC_PERF4_ENA_VOTE_GPLL1_BMSK                                                            0x2
+#define HWIO_GCC_RPMH_CNOC_PERF4_ENA_VOTE_GPLL1_SHFT                                                            0x1
+#define HWIO_GCC_RPMH_CNOC_PERF4_ENA_VOTE_GPLL1_DISABLE_FVAL                                                    0x0
+#define HWIO_GCC_RPMH_CNOC_PERF4_ENA_VOTE_GPLL1_ENABLE_FVAL                                                     0x1
+#define HWIO_GCC_RPMH_CNOC_PERF4_ENA_VOTE_GPLL0_BMSK                                                            0x1
+#define HWIO_GCC_RPMH_CNOC_PERF4_ENA_VOTE_GPLL0_SHFT                                                            0x0
+#define HWIO_GCC_RPMH_CNOC_PERF4_ENA_VOTE_GPLL0_DISABLE_FVAL                                                    0x0
+#define HWIO_GCC_RPMH_CNOC_PERF4_ENA_VOTE_GPLL0_ENABLE_FVAL                                                     0x1
+
+#define HWIO_GCC_RPMH_CNOC_PERF5_ENA_VOTE_ADDR                                                           (GCC_CLK_CTL_REG_REG_BASE      + 0x00082018)
+#define HWIO_GCC_RPMH_CNOC_PERF5_ENA_VOTE_PHYS                                                           (GCC_CLK_CTL_REG_REG_BASE_PHYS + 0x00082018)
+#define HWIO_GCC_RPMH_CNOC_PERF5_ENA_VOTE_OFFS                                                           (GCC_CLK_CTL_REG_REG_BASE_OFFS + 0x00082018)
+#define HWIO_GCC_RPMH_CNOC_PERF5_ENA_VOTE_RMSK                                                                 0x1f
+#define HWIO_GCC_RPMH_CNOC_PERF5_ENA_VOTE_ATTR                                                                  0x3
+#define HWIO_GCC_RPMH_CNOC_PERF5_ENA_VOTE_IN          \
+        in_dword_masked(HWIO_GCC_RPMH_CNOC_PERF5_ENA_VOTE_ADDR, HWIO_GCC_RPMH_CNOC_PERF5_ENA_VOTE_RMSK)
+#define HWIO_GCC_RPMH_CNOC_PERF5_ENA_VOTE_INM(m)      \
+        in_dword_masked(HWIO_GCC_RPMH_CNOC_PERF5_ENA_VOTE_ADDR, m)
+#define HWIO_GCC_RPMH_CNOC_PERF5_ENA_VOTE_OUT(v)      \
+        out_dword(HWIO_GCC_RPMH_CNOC_PERF5_ENA_VOTE_ADDR,v)
+#define HWIO_GCC_RPMH_CNOC_PERF5_ENA_VOTE_OUTM(m,v) \
+        out_dword_masked_ns(HWIO_GCC_RPMH_CNOC_PERF5_ENA_VOTE_ADDR,m,v,HWIO_GCC_RPMH_CNOC_PERF5_ENA_VOTE_IN)
+#define HWIO_GCC_RPMH_CNOC_PERF5_ENA_VOTE_GPLL5_BMSK                                                           0x10
+#define HWIO_GCC_RPMH_CNOC_PERF5_ENA_VOTE_GPLL5_SHFT                                                            0x4
+#define HWIO_GCC_RPMH_CNOC_PERF5_ENA_VOTE_GPLL5_DISABLE_FVAL                                                    0x0
+#define HWIO_GCC_RPMH_CNOC_PERF5_ENA_VOTE_GPLL5_ENABLE_FVAL                                                     0x1
+#define HWIO_GCC_RPMH_CNOC_PERF5_ENA_VOTE_GPLL4_BMSK                                                            0x8
+#define HWIO_GCC_RPMH_CNOC_PERF5_ENA_VOTE_GPLL4_SHFT                                                            0x3
+#define HWIO_GCC_RPMH_CNOC_PERF5_ENA_VOTE_GPLL4_DISABLE_FVAL                                                    0x0
+#define HWIO_GCC_RPMH_CNOC_PERF5_ENA_VOTE_GPLL4_ENABLE_FVAL                                                     0x1
+#define HWIO_GCC_RPMH_CNOC_PERF5_ENA_VOTE_GPLL2_3_BMSK                                                          0x4
+#define HWIO_GCC_RPMH_CNOC_PERF5_ENA_VOTE_GPLL2_3_SHFT                                                          0x2
+#define HWIO_GCC_RPMH_CNOC_PERF5_ENA_VOTE_GPLL2_3_DISABLE_FVAL                                                  0x0
+#define HWIO_GCC_RPMH_CNOC_PERF5_ENA_VOTE_GPLL2_3_ENABLE_FVAL                                                   0x1
+#define HWIO_GCC_RPMH_CNOC_PERF5_ENA_VOTE_GPLL1_BMSK                                                            0x2
+#define HWIO_GCC_RPMH_CNOC_PERF5_ENA_VOTE_GPLL1_SHFT                                                            0x1
+#define HWIO_GCC_RPMH_CNOC_PERF5_ENA_VOTE_GPLL1_DISABLE_FVAL                                                    0x0
+#define HWIO_GCC_RPMH_CNOC_PERF5_ENA_VOTE_GPLL1_ENABLE_FVAL                                                     0x1
+#define HWIO_GCC_RPMH_CNOC_PERF5_ENA_VOTE_GPLL0_BMSK                                                            0x1
+#define HWIO_GCC_RPMH_CNOC_PERF5_ENA_VOTE_GPLL0_SHFT                                                            0x0
+#define HWIO_GCC_RPMH_CNOC_PERF5_ENA_VOTE_GPLL0_DISABLE_FVAL                                                    0x0
+#define HWIO_GCC_RPMH_CNOC_PERF5_ENA_VOTE_GPLL0_ENABLE_FVAL                                                     0x1
+
+#define HWIO_GCC_RPMH_CNOC_PERF6_ENA_VOTE_ADDR                                                           (GCC_CLK_CTL_REG_REG_BASE      + 0x0008201c)
+#define HWIO_GCC_RPMH_CNOC_PERF6_ENA_VOTE_PHYS                                                           (GCC_CLK_CTL_REG_REG_BASE_PHYS + 0x0008201c)
+#define HWIO_GCC_RPMH_CNOC_PERF6_ENA_VOTE_OFFS                                                           (GCC_CLK_CTL_REG_REG_BASE_OFFS + 0x0008201c)
+#define HWIO_GCC_RPMH_CNOC_PERF6_ENA_VOTE_RMSK                                                                 0x1f
+#define HWIO_GCC_RPMH_CNOC_PERF6_ENA_VOTE_ATTR                                                                  0x3
+#define HWIO_GCC_RPMH_CNOC_PERF6_ENA_VOTE_IN          \
+        in_dword_masked(HWIO_GCC_RPMH_CNOC_PERF6_ENA_VOTE_ADDR, HWIO_GCC_RPMH_CNOC_PERF6_ENA_VOTE_RMSK)
+#define HWIO_GCC_RPMH_CNOC_PERF6_ENA_VOTE_INM(m)      \
+        in_dword_masked(HWIO_GCC_RPMH_CNOC_PERF6_ENA_VOTE_ADDR, m)
+#define HWIO_GCC_RPMH_CNOC_PERF6_ENA_VOTE_OUT(v)      \
+        out_dword(HWIO_GCC_RPMH_CNOC_PERF6_ENA_VOTE_ADDR,v)
+#define HWIO_GCC_RPMH_CNOC_PERF6_ENA_VOTE_OUTM(m,v) \
+        out_dword_masked_ns(HWIO_GCC_RPMH_CNOC_PERF6_ENA_VOTE_ADDR,m,v,HWIO_GCC_RPMH_CNOC_PERF6_ENA_VOTE_IN)
+#define HWIO_GCC_RPMH_CNOC_PERF6_ENA_VOTE_GPLL5_BMSK                                                           0x10
+#define HWIO_GCC_RPMH_CNOC_PERF6_ENA_VOTE_GPLL5_SHFT                                                            0x4
+#define HWIO_GCC_RPMH_CNOC_PERF6_ENA_VOTE_GPLL5_DISABLE_FVAL                                                    0x0
+#define HWIO_GCC_RPMH_CNOC_PERF6_ENA_VOTE_GPLL5_ENABLE_FVAL                                                     0x1
+#define HWIO_GCC_RPMH_CNOC_PERF6_ENA_VOTE_GPLL4_BMSK                                                            0x8
+#define HWIO_GCC_RPMH_CNOC_PERF6_ENA_VOTE_GPLL4_SHFT                                                            0x3
+#define HWIO_GCC_RPMH_CNOC_PERF6_ENA_VOTE_GPLL4_DISABLE_FVAL                                                    0x0
+#define HWIO_GCC_RPMH_CNOC_PERF6_ENA_VOTE_GPLL4_ENABLE_FVAL                                                     0x1
+#define HWIO_GCC_RPMH_CNOC_PERF6_ENA_VOTE_GPLL2_3_BMSK                                                          0x4
+#define HWIO_GCC_RPMH_CNOC_PERF6_ENA_VOTE_GPLL2_3_SHFT                                                          0x2
+#define HWIO_GCC_RPMH_CNOC_PERF6_ENA_VOTE_GPLL2_3_DISABLE_FVAL                                                  0x0
+#define HWIO_GCC_RPMH_CNOC_PERF6_ENA_VOTE_GPLL2_3_ENABLE_FVAL                                                   0x1
+#define HWIO_GCC_RPMH_CNOC_PERF6_ENA_VOTE_GPLL1_BMSK                                                            0x2
+#define HWIO_GCC_RPMH_CNOC_PERF6_ENA_VOTE_GPLL1_SHFT                                                            0x1
+#define HWIO_GCC_RPMH_CNOC_PERF6_ENA_VOTE_GPLL1_DISABLE_FVAL                                                    0x0
+#define HWIO_GCC_RPMH_CNOC_PERF6_ENA_VOTE_GPLL1_ENABLE_FVAL                                                     0x1
+#define HWIO_GCC_RPMH_CNOC_PERF6_ENA_VOTE_GPLL0_BMSK                                                            0x1
+#define HWIO_GCC_RPMH_CNOC_PERF6_ENA_VOTE_GPLL0_SHFT                                                            0x0
+#define HWIO_GCC_RPMH_CNOC_PERF6_ENA_VOTE_GPLL0_DISABLE_FVAL                                                    0x0
+#define HWIO_GCC_RPMH_CNOC_PERF6_ENA_VOTE_GPLL0_ENABLE_FVAL                                                     0x1
+
+#define HWIO_GCC_RPMH_CNOC_PERF7_ENA_VOTE_ADDR                                                           (GCC_CLK_CTL_REG_REG_BASE      + 0x00082020)
+#define HWIO_GCC_RPMH_CNOC_PERF7_ENA_VOTE_PHYS                                                           (GCC_CLK_CTL_REG_REG_BASE_PHYS + 0x00082020)
+#define HWIO_GCC_RPMH_CNOC_PERF7_ENA_VOTE_OFFS                                                           (GCC_CLK_CTL_REG_REG_BASE_OFFS + 0x00082020)
+#define HWIO_GCC_RPMH_CNOC_PERF7_ENA_VOTE_RMSK                                                                 0x1f
+#define HWIO_GCC_RPMH_CNOC_PERF7_ENA_VOTE_ATTR                                                                  0x3
+#define HWIO_GCC_RPMH_CNOC_PERF7_ENA_VOTE_IN          \
+        in_dword_masked(HWIO_GCC_RPMH_CNOC_PERF7_ENA_VOTE_ADDR, HWIO_GCC_RPMH_CNOC_PERF7_ENA_VOTE_RMSK)
+#define HWIO_GCC_RPMH_CNOC_PERF7_ENA_VOTE_INM(m)      \
+        in_dword_masked(HWIO_GCC_RPMH_CNOC_PERF7_ENA_VOTE_ADDR, m)
+#define HWIO_GCC_RPMH_CNOC_PERF7_ENA_VOTE_OUT(v)      \
+        out_dword(HWIO_GCC_RPMH_CNOC_PERF7_ENA_VOTE_ADDR,v)
+#define HWIO_GCC_RPMH_CNOC_PERF7_ENA_VOTE_OUTM(m,v) \
+        out_dword_masked_ns(HWIO_GCC_RPMH_CNOC_PERF7_ENA_VOTE_ADDR,m,v,HWIO_GCC_RPMH_CNOC_PERF7_ENA_VOTE_IN)
+#define HWIO_GCC_RPMH_CNOC_PERF7_ENA_VOTE_GPLL5_BMSK                                                           0x10
+#define HWIO_GCC_RPMH_CNOC_PERF7_ENA_VOTE_GPLL5_SHFT                                                            0x4
+#define HWIO_GCC_RPMH_CNOC_PERF7_ENA_VOTE_GPLL5_DISABLE_FVAL                                                    0x0
+#define HWIO_GCC_RPMH_CNOC_PERF7_ENA_VOTE_GPLL5_ENABLE_FVAL                                                     0x1
+#define HWIO_GCC_RPMH_CNOC_PERF7_ENA_VOTE_GPLL4_BMSK                                                            0x8
+#define HWIO_GCC_RPMH_CNOC_PERF7_ENA_VOTE_GPLL4_SHFT                                                            0x3
+#define HWIO_GCC_RPMH_CNOC_PERF7_ENA_VOTE_GPLL4_DISABLE_FVAL                                                    0x0
+#define HWIO_GCC_RPMH_CNOC_PERF7_ENA_VOTE_GPLL4_ENABLE_FVAL                                                     0x1
+#define HWIO_GCC_RPMH_CNOC_PERF7_ENA_VOTE_GPLL2_3_BMSK                                                          0x4
+#define HWIO_GCC_RPMH_CNOC_PERF7_ENA_VOTE_GPLL2_3_SHFT                                                          0x2
+#define HWIO_GCC_RPMH_CNOC_PERF7_ENA_VOTE_GPLL2_3_DISABLE_FVAL                                                  0x0
+#define HWIO_GCC_RPMH_CNOC_PERF7_ENA_VOTE_GPLL2_3_ENABLE_FVAL                                                   0x1
+#define HWIO_GCC_RPMH_CNOC_PERF7_ENA_VOTE_GPLL1_BMSK                                                            0x2
+#define HWIO_GCC_RPMH_CNOC_PERF7_ENA_VOTE_GPLL1_SHFT                                                            0x1
+#define HWIO_GCC_RPMH_CNOC_PERF7_ENA_VOTE_GPLL1_DISABLE_FVAL                                                    0x0
+#define HWIO_GCC_RPMH_CNOC_PERF7_ENA_VOTE_GPLL1_ENABLE_FVAL                                                     0x1
+#define HWIO_GCC_RPMH_CNOC_PERF7_ENA_VOTE_GPLL0_BMSK                                                            0x1
+#define HWIO_GCC_RPMH_CNOC_PERF7_ENA_VOTE_GPLL0_SHFT                                                            0x0
+#define HWIO_GCC_RPMH_CNOC_PERF7_ENA_VOTE_GPLL0_DISABLE_FVAL                                                    0x0
+#define HWIO_GCC_RPMH_CNOC_PERF7_ENA_VOTE_GPLL0_ENABLE_FVAL                                                     0x1
+
+#define HWIO_GCC_RPMH_CNOC_PERF8_ENA_VOTE_ADDR                                                           (GCC_CLK_CTL_REG_REG_BASE      + 0x00082024)
+#define HWIO_GCC_RPMH_CNOC_PERF8_ENA_VOTE_PHYS                                                           (GCC_CLK_CTL_REG_REG_BASE_PHYS + 0x00082024)
+#define HWIO_GCC_RPMH_CNOC_PERF8_ENA_VOTE_OFFS                                                           (GCC_CLK_CTL_REG_REG_BASE_OFFS + 0x00082024)
+#define HWIO_GCC_RPMH_CNOC_PERF8_ENA_VOTE_RMSK                                                                 0x1f
+#define HWIO_GCC_RPMH_CNOC_PERF8_ENA_VOTE_ATTR                                                                  0x3
+#define HWIO_GCC_RPMH_CNOC_PERF8_ENA_VOTE_IN          \
+        in_dword_masked(HWIO_GCC_RPMH_CNOC_PERF8_ENA_VOTE_ADDR, HWIO_GCC_RPMH_CNOC_PERF8_ENA_VOTE_RMSK)
+#define HWIO_GCC_RPMH_CNOC_PERF8_ENA_VOTE_INM(m)      \
+        in_dword_masked(HWIO_GCC_RPMH_CNOC_PERF8_ENA_VOTE_ADDR, m)
+#define HWIO_GCC_RPMH_CNOC_PERF8_ENA_VOTE_OUT(v)      \
+        out_dword(HWIO_GCC_RPMH_CNOC_PERF8_ENA_VOTE_ADDR,v)
+#define HWIO_GCC_RPMH_CNOC_PERF8_ENA_VOTE_OUTM(m,v) \
+        out_dword_masked_ns(HWIO_GCC_RPMH_CNOC_PERF8_ENA_VOTE_ADDR,m,v,HWIO_GCC_RPMH_CNOC_PERF8_ENA_VOTE_IN)
+#define HWIO_GCC_RPMH_CNOC_PERF8_ENA_VOTE_GPLL5_BMSK                                                           0x10
+#define HWIO_GCC_RPMH_CNOC_PERF8_ENA_VOTE_GPLL5_SHFT                                                            0x4
+#define HWIO_GCC_RPMH_CNOC_PERF8_ENA_VOTE_GPLL5_DISABLE_FVAL                                                    0x0
+#define HWIO_GCC_RPMH_CNOC_PERF8_ENA_VOTE_GPLL5_ENABLE_FVAL                                                     0x1
+#define HWIO_GCC_RPMH_CNOC_PERF8_ENA_VOTE_GPLL4_BMSK                                                            0x8
+#define HWIO_GCC_RPMH_CNOC_PERF8_ENA_VOTE_GPLL4_SHFT                                                            0x3
+#define HWIO_GCC_RPMH_CNOC_PERF8_ENA_VOTE_GPLL4_DISABLE_FVAL                                                    0x0
+#define HWIO_GCC_RPMH_CNOC_PERF8_ENA_VOTE_GPLL4_ENABLE_FVAL                                                     0x1
+#define HWIO_GCC_RPMH_CNOC_PERF8_ENA_VOTE_GPLL2_3_BMSK                                                          0x4
+#define HWIO_GCC_RPMH_CNOC_PERF8_ENA_VOTE_GPLL2_3_SHFT                                                          0x2
+#define HWIO_GCC_RPMH_CNOC_PERF8_ENA_VOTE_GPLL2_3_DISABLE_FVAL                                                  0x0
+#define HWIO_GCC_RPMH_CNOC_PERF8_ENA_VOTE_GPLL2_3_ENABLE_FVAL                                                   0x1
+#define HWIO_GCC_RPMH_CNOC_PERF8_ENA_VOTE_GPLL1_BMSK                                                            0x2
+#define HWIO_GCC_RPMH_CNOC_PERF8_ENA_VOTE_GPLL1_SHFT                                                            0x1
+#define HWIO_GCC_RPMH_CNOC_PERF8_ENA_VOTE_GPLL1_DISABLE_FVAL                                                    0x0
+#define HWIO_GCC_RPMH_CNOC_PERF8_ENA_VOTE_GPLL1_ENABLE_FVAL                                                     0x1
+#define HWIO_GCC_RPMH_CNOC_PERF8_ENA_VOTE_GPLL0_BMSK                                                            0x1
+#define HWIO_GCC_RPMH_CNOC_PERF8_ENA_VOTE_GPLL0_SHFT                                                            0x0
+#define HWIO_GCC_RPMH_CNOC_PERF8_ENA_VOTE_GPLL0_DISABLE_FVAL                                                    0x0
+#define HWIO_GCC_RPMH_CNOC_PERF8_ENA_VOTE_GPLL0_ENABLE_FVAL                                                     0x1
+
+#define HWIO_GCC_RPMH_CNOC_PERF9_ENA_VOTE_ADDR                                                           (GCC_CLK_CTL_REG_REG_BASE      + 0x00082028)
+#define HWIO_GCC_RPMH_CNOC_PERF9_ENA_VOTE_PHYS                                                           (GCC_CLK_CTL_REG_REG_BASE_PHYS + 0x00082028)
+#define HWIO_GCC_RPMH_CNOC_PERF9_ENA_VOTE_OFFS                                                           (GCC_CLK_CTL_REG_REG_BASE_OFFS + 0x00082028)
+#define HWIO_GCC_RPMH_CNOC_PERF9_ENA_VOTE_RMSK                                                                 0x1f
+#define HWIO_GCC_RPMH_CNOC_PERF9_ENA_VOTE_ATTR                                                                  0x3
+#define HWIO_GCC_RPMH_CNOC_PERF9_ENA_VOTE_IN          \
+        in_dword_masked(HWIO_GCC_RPMH_CNOC_PERF9_ENA_VOTE_ADDR, HWIO_GCC_RPMH_CNOC_PERF9_ENA_VOTE_RMSK)
+#define HWIO_GCC_RPMH_CNOC_PERF9_ENA_VOTE_INM(m)      \
+        in_dword_masked(HWIO_GCC_RPMH_CNOC_PERF9_ENA_VOTE_ADDR, m)
+#define HWIO_GCC_RPMH_CNOC_PERF9_ENA_VOTE_OUT(v)      \
+        out_dword(HWIO_GCC_RPMH_CNOC_PERF9_ENA_VOTE_ADDR,v)
+#define HWIO_GCC_RPMH_CNOC_PERF9_ENA_VOTE_OUTM(m,v) \
+        out_dword_masked_ns(HWIO_GCC_RPMH_CNOC_PERF9_ENA_VOTE_ADDR,m,v,HWIO_GCC_RPMH_CNOC_PERF9_ENA_VOTE_IN)
+#define HWIO_GCC_RPMH_CNOC_PERF9_ENA_VOTE_GPLL5_BMSK                                                           0x10
+#define HWIO_GCC_RPMH_CNOC_PERF9_ENA_VOTE_GPLL5_SHFT                                                            0x4
+#define HWIO_GCC_RPMH_CNOC_PERF9_ENA_VOTE_GPLL5_DISABLE_FVAL                                                    0x0
+#define HWIO_GCC_RPMH_CNOC_PERF9_ENA_VOTE_GPLL5_ENABLE_FVAL                                                     0x1
+#define HWIO_GCC_RPMH_CNOC_PERF9_ENA_VOTE_GPLL4_BMSK                                                            0x8
+#define HWIO_GCC_RPMH_CNOC_PERF9_ENA_VOTE_GPLL4_SHFT                                                            0x3
+#define HWIO_GCC_RPMH_CNOC_PERF9_ENA_VOTE_GPLL4_DISABLE_FVAL                                                    0x0
+#define HWIO_GCC_RPMH_CNOC_PERF9_ENA_VOTE_GPLL4_ENABLE_FVAL                                                     0x1
+#define HWIO_GCC_RPMH_CNOC_PERF9_ENA_VOTE_GPLL2_3_BMSK                                                          0x4
+#define HWIO_GCC_RPMH_CNOC_PERF9_ENA_VOTE_GPLL2_3_SHFT                                                          0x2
+#define HWIO_GCC_RPMH_CNOC_PERF9_ENA_VOTE_GPLL2_3_DISABLE_FVAL                                                  0x0
+#define HWIO_GCC_RPMH_CNOC_PERF9_ENA_VOTE_GPLL2_3_ENABLE_FVAL                                                   0x1
+#define HWIO_GCC_RPMH_CNOC_PERF9_ENA_VOTE_GPLL1_BMSK                                                            0x2
+#define HWIO_GCC_RPMH_CNOC_PERF9_ENA_VOTE_GPLL1_SHFT                                                            0x1
+#define HWIO_GCC_RPMH_CNOC_PERF9_ENA_VOTE_GPLL1_DISABLE_FVAL                                                    0x0
+#define HWIO_GCC_RPMH_CNOC_PERF9_ENA_VOTE_GPLL1_ENABLE_FVAL                                                     0x1
+#define HWIO_GCC_RPMH_CNOC_PERF9_ENA_VOTE_GPLL0_BMSK                                                            0x1
+#define HWIO_GCC_RPMH_CNOC_PERF9_ENA_VOTE_GPLL0_SHFT                                                            0x0
+#define HWIO_GCC_RPMH_CNOC_PERF9_ENA_VOTE_GPLL0_DISABLE_FVAL                                                    0x0
+#define HWIO_GCC_RPMH_CNOC_PERF9_ENA_VOTE_GPLL0_ENABLE_FVAL                                                     0x1
+
+#define HWIO_GCC_RPMH_CNOC_PERF10_ENA_VOTE_ADDR                                                          (GCC_CLK_CTL_REG_REG_BASE      + 0x0008202c)
+#define HWIO_GCC_RPMH_CNOC_PERF10_ENA_VOTE_PHYS                                                          (GCC_CLK_CTL_REG_REG_BASE_PHYS + 0x0008202c)
+#define HWIO_GCC_RPMH_CNOC_PERF10_ENA_VOTE_OFFS                                                          (GCC_CLK_CTL_REG_REG_BASE_OFFS + 0x0008202c)
+#define HWIO_GCC_RPMH_CNOC_PERF10_ENA_VOTE_RMSK                                                                0x1f
+#define HWIO_GCC_RPMH_CNOC_PERF10_ENA_VOTE_ATTR                                                                 0x3
+#define HWIO_GCC_RPMH_CNOC_PERF10_ENA_VOTE_IN          \
+        in_dword_masked(HWIO_GCC_RPMH_CNOC_PERF10_ENA_VOTE_ADDR, HWIO_GCC_RPMH_CNOC_PERF10_ENA_VOTE_RMSK)
+#define HWIO_GCC_RPMH_CNOC_PERF10_ENA_VOTE_INM(m)      \
+        in_dword_masked(HWIO_GCC_RPMH_CNOC_PERF10_ENA_VOTE_ADDR, m)
+#define HWIO_GCC_RPMH_CNOC_PERF10_ENA_VOTE_OUT(v)      \
+        out_dword(HWIO_GCC_RPMH_CNOC_PERF10_ENA_VOTE_ADDR,v)
+#define HWIO_GCC_RPMH_CNOC_PERF10_ENA_VOTE_OUTM(m,v) \
+        out_dword_masked_ns(HWIO_GCC_RPMH_CNOC_PERF10_ENA_VOTE_ADDR,m,v,HWIO_GCC_RPMH_CNOC_PERF10_ENA_VOTE_IN)
+#define HWIO_GCC_RPMH_CNOC_PERF10_ENA_VOTE_GPLL5_BMSK                                                          0x10
+#define HWIO_GCC_RPMH_CNOC_PERF10_ENA_VOTE_GPLL5_SHFT                                                           0x4
+#define HWIO_GCC_RPMH_CNOC_PERF10_ENA_VOTE_GPLL5_DISABLE_FVAL                                                   0x0
+#define HWIO_GCC_RPMH_CNOC_PERF10_ENA_VOTE_GPLL5_ENABLE_FVAL                                                    0x1
+#define HWIO_GCC_RPMH_CNOC_PERF10_ENA_VOTE_GPLL4_BMSK                                                           0x8
+#define HWIO_GCC_RPMH_CNOC_PERF10_ENA_VOTE_GPLL4_SHFT                                                           0x3
+#define HWIO_GCC_RPMH_CNOC_PERF10_ENA_VOTE_GPLL4_DISABLE_FVAL                                                   0x0
+#define HWIO_GCC_RPMH_CNOC_PERF10_ENA_VOTE_GPLL4_ENABLE_FVAL                                                    0x1
+#define HWIO_GCC_RPMH_CNOC_PERF10_ENA_VOTE_GPLL2_3_BMSK                                                         0x4
+#define HWIO_GCC_RPMH_CNOC_PERF10_ENA_VOTE_GPLL2_3_SHFT                                                         0x2
+#define HWIO_GCC_RPMH_CNOC_PERF10_ENA_VOTE_GPLL2_3_DISABLE_FVAL                                                 0x0
+#define HWIO_GCC_RPMH_CNOC_PERF10_ENA_VOTE_GPLL2_3_ENABLE_FVAL                                                  0x1
+#define HWIO_GCC_RPMH_CNOC_PERF10_ENA_VOTE_GPLL1_BMSK                                                           0x2
+#define HWIO_GCC_RPMH_CNOC_PERF10_ENA_VOTE_GPLL1_SHFT                                                           0x1
+#define HWIO_GCC_RPMH_CNOC_PERF10_ENA_VOTE_GPLL1_DISABLE_FVAL                                                   0x0
+#define HWIO_GCC_RPMH_CNOC_PERF10_ENA_VOTE_GPLL1_ENABLE_FVAL                                                    0x1
+#define HWIO_GCC_RPMH_CNOC_PERF10_ENA_VOTE_GPLL0_BMSK                                                           0x1
+#define HWIO_GCC_RPMH_CNOC_PERF10_ENA_VOTE_GPLL0_SHFT                                                           0x0
+#define HWIO_GCC_RPMH_CNOC_PERF10_ENA_VOTE_GPLL0_DISABLE_FVAL                                                   0x0
+#define HWIO_GCC_RPMH_CNOC_PERF10_ENA_VOTE_GPLL0_ENABLE_FVAL                                                    0x1
+
+#define HWIO_GCC_RPMH_CNOC_PERF11_ENA_VOTE_ADDR                                                          (GCC_CLK_CTL_REG_REG_BASE      + 0x00082030)
+#define HWIO_GCC_RPMH_CNOC_PERF11_ENA_VOTE_PHYS                                                          (GCC_CLK_CTL_REG_REG_BASE_PHYS + 0x00082030)
+#define HWIO_GCC_RPMH_CNOC_PERF11_ENA_VOTE_OFFS                                                          (GCC_CLK_CTL_REG_REG_BASE_OFFS + 0x00082030)
+#define HWIO_GCC_RPMH_CNOC_PERF11_ENA_VOTE_RMSK                                                                0x1f
+#define HWIO_GCC_RPMH_CNOC_PERF11_ENA_VOTE_ATTR                                                                 0x3
+#define HWIO_GCC_RPMH_CNOC_PERF11_ENA_VOTE_IN          \
+        in_dword_masked(HWIO_GCC_RPMH_CNOC_PERF11_ENA_VOTE_ADDR, HWIO_GCC_RPMH_CNOC_PERF11_ENA_VOTE_RMSK)
+#define HWIO_GCC_RPMH_CNOC_PERF11_ENA_VOTE_INM(m)      \
+        in_dword_masked(HWIO_GCC_RPMH_CNOC_PERF11_ENA_VOTE_ADDR, m)
+#define HWIO_GCC_RPMH_CNOC_PERF11_ENA_VOTE_OUT(v)      \
+        out_dword(HWIO_GCC_RPMH_CNOC_PERF11_ENA_VOTE_ADDR,v)
+#define HWIO_GCC_RPMH_CNOC_PERF11_ENA_VOTE_OUTM(m,v) \
+        out_dword_masked_ns(HWIO_GCC_RPMH_CNOC_PERF11_ENA_VOTE_ADDR,m,v,HWIO_GCC_RPMH_CNOC_PERF11_ENA_VOTE_IN)
+#define HWIO_GCC_RPMH_CNOC_PERF11_ENA_VOTE_GPLL5_BMSK                                                          0x10
+#define HWIO_GCC_RPMH_CNOC_PERF11_ENA_VOTE_GPLL5_SHFT                                                           0x4
+#define HWIO_GCC_RPMH_CNOC_PERF11_ENA_VOTE_GPLL5_DISABLE_FVAL                                                   0x0
+#define HWIO_GCC_RPMH_CNOC_PERF11_ENA_VOTE_GPLL5_ENABLE_FVAL                                                    0x1
+#define HWIO_GCC_RPMH_CNOC_PERF11_ENA_VOTE_GPLL4_BMSK                                                           0x8
+#define HWIO_GCC_RPMH_CNOC_PERF11_ENA_VOTE_GPLL4_SHFT                                                           0x3
+#define HWIO_GCC_RPMH_CNOC_PERF11_ENA_VOTE_GPLL4_DISABLE_FVAL                                                   0x0
+#define HWIO_GCC_RPMH_CNOC_PERF11_ENA_VOTE_GPLL4_ENABLE_FVAL                                                    0x1
+#define HWIO_GCC_RPMH_CNOC_PERF11_ENA_VOTE_GPLL2_3_BMSK                                                         0x4
+#define HWIO_GCC_RPMH_CNOC_PERF11_ENA_VOTE_GPLL2_3_SHFT                                                         0x2
+#define HWIO_GCC_RPMH_CNOC_PERF11_ENA_VOTE_GPLL2_3_DISABLE_FVAL                                                 0x0
+#define HWIO_GCC_RPMH_CNOC_PERF11_ENA_VOTE_GPLL2_3_ENABLE_FVAL                                                  0x1
+#define HWIO_GCC_RPMH_CNOC_PERF11_ENA_VOTE_GPLL1_BMSK                                                           0x2
+#define HWIO_GCC_RPMH_CNOC_PERF11_ENA_VOTE_GPLL1_SHFT                                                           0x1
+#define HWIO_GCC_RPMH_CNOC_PERF11_ENA_VOTE_GPLL1_DISABLE_FVAL                                                   0x0
+#define HWIO_GCC_RPMH_CNOC_PERF11_ENA_VOTE_GPLL1_ENABLE_FVAL                                                    0x1
+#define HWIO_GCC_RPMH_CNOC_PERF11_ENA_VOTE_GPLL0_BMSK                                                           0x1
+#define HWIO_GCC_RPMH_CNOC_PERF11_ENA_VOTE_GPLL0_SHFT                                                           0x0
+#define HWIO_GCC_RPMH_CNOC_PERF11_ENA_VOTE_GPLL0_DISABLE_FVAL                                                   0x0
+#define HWIO_GCC_RPMH_CNOC_PERF11_ENA_VOTE_GPLL0_ENABLE_FVAL                                                    0x1
+
+#define HWIO_GCC_RPMH_CNOC_PERF12_ENA_VOTE_ADDR                                                          (GCC_CLK_CTL_REG_REG_BASE      + 0x00082034)
+#define HWIO_GCC_RPMH_CNOC_PERF12_ENA_VOTE_PHYS                                                          (GCC_CLK_CTL_REG_REG_BASE_PHYS + 0x00082034)
+#define HWIO_GCC_RPMH_CNOC_PERF12_ENA_VOTE_OFFS                                                          (GCC_CLK_CTL_REG_REG_BASE_OFFS + 0x00082034)
+#define HWIO_GCC_RPMH_CNOC_PERF12_ENA_VOTE_RMSK                                                                0x1f
+#define HWIO_GCC_RPMH_CNOC_PERF12_ENA_VOTE_ATTR                                                                 0x3
+#define HWIO_GCC_RPMH_CNOC_PERF12_ENA_VOTE_IN          \
+        in_dword_masked(HWIO_GCC_RPMH_CNOC_PERF12_ENA_VOTE_ADDR, HWIO_GCC_RPMH_CNOC_PERF12_ENA_VOTE_RMSK)
+#define HWIO_GCC_RPMH_CNOC_PERF12_ENA_VOTE_INM(m)      \
+        in_dword_masked(HWIO_GCC_RPMH_CNOC_PERF12_ENA_VOTE_ADDR, m)
+#define HWIO_GCC_RPMH_CNOC_PERF12_ENA_VOTE_OUT(v)      \
+        out_dword(HWIO_GCC_RPMH_CNOC_PERF12_ENA_VOTE_ADDR,v)
+#define HWIO_GCC_RPMH_CNOC_PERF12_ENA_VOTE_OUTM(m,v) \
+        out_dword_masked_ns(HWIO_GCC_RPMH_CNOC_PERF12_ENA_VOTE_ADDR,m,v,HWIO_GCC_RPMH_CNOC_PERF12_ENA_VOTE_IN)
+#define HWIO_GCC_RPMH_CNOC_PERF12_ENA_VOTE_GPLL5_BMSK                                                          0x10
+#define HWIO_GCC_RPMH_CNOC_PERF12_ENA_VOTE_GPLL5_SHFT                                                           0x4
+#define HWIO_GCC_RPMH_CNOC_PERF12_ENA_VOTE_GPLL5_DISABLE_FVAL                                                   0x0
+#define HWIO_GCC_RPMH_CNOC_PERF12_ENA_VOTE_GPLL5_ENABLE_FVAL                                                    0x1
+#define HWIO_GCC_RPMH_CNOC_PERF12_ENA_VOTE_GPLL4_BMSK                                                           0x8
+#define HWIO_GCC_RPMH_CNOC_PERF12_ENA_VOTE_GPLL4_SHFT                                                           0x3
+#define HWIO_GCC_RPMH_CNOC_PERF12_ENA_VOTE_GPLL4_DISABLE_FVAL                                                   0x0
+#define HWIO_GCC_RPMH_CNOC_PERF12_ENA_VOTE_GPLL4_ENABLE_FVAL                                                    0x1
+#define HWIO_GCC_RPMH_CNOC_PERF12_ENA_VOTE_GPLL2_3_BMSK                                                         0x4
+#define HWIO_GCC_RPMH_CNOC_PERF12_ENA_VOTE_GPLL2_3_SHFT                                                         0x2
+#define HWIO_GCC_RPMH_CNOC_PERF12_ENA_VOTE_GPLL2_3_DISABLE_FVAL                                                 0x0
+#define HWIO_GCC_RPMH_CNOC_PERF12_ENA_VOTE_GPLL2_3_ENABLE_FVAL                                                  0x1
+#define HWIO_GCC_RPMH_CNOC_PERF12_ENA_VOTE_GPLL1_BMSK                                                           0x2
+#define HWIO_GCC_RPMH_CNOC_PERF12_ENA_VOTE_GPLL1_SHFT                                                           0x1
+#define HWIO_GCC_RPMH_CNOC_PERF12_ENA_VOTE_GPLL1_DISABLE_FVAL                                                   0x0
+#define HWIO_GCC_RPMH_CNOC_PERF12_ENA_VOTE_GPLL1_ENABLE_FVAL                                                    0x1
+#define HWIO_GCC_RPMH_CNOC_PERF12_ENA_VOTE_GPLL0_BMSK                                                           0x1
+#define HWIO_GCC_RPMH_CNOC_PERF12_ENA_VOTE_GPLL0_SHFT                                                           0x0
+#define HWIO_GCC_RPMH_CNOC_PERF12_ENA_VOTE_GPLL0_DISABLE_FVAL                                                   0x0
+#define HWIO_GCC_RPMH_CNOC_PERF12_ENA_VOTE_GPLL0_ENABLE_FVAL                                                    0x1
+
+#define HWIO_GCC_RPMH_CNOC_PERF13_ENA_VOTE_ADDR                                                          (GCC_CLK_CTL_REG_REG_BASE      + 0x00082038)
+#define HWIO_GCC_RPMH_CNOC_PERF13_ENA_VOTE_PHYS                                                          (GCC_CLK_CTL_REG_REG_BASE_PHYS + 0x00082038)
+#define HWIO_GCC_RPMH_CNOC_PERF13_ENA_VOTE_OFFS                                                          (GCC_CLK_CTL_REG_REG_BASE_OFFS + 0x00082038)
+#define HWIO_GCC_RPMH_CNOC_PERF13_ENA_VOTE_RMSK                                                                0x1f
+#define HWIO_GCC_RPMH_CNOC_PERF13_ENA_VOTE_ATTR                                                                 0x3
+#define HWIO_GCC_RPMH_CNOC_PERF13_ENA_VOTE_IN          \
+        in_dword_masked(HWIO_GCC_RPMH_CNOC_PERF13_ENA_VOTE_ADDR, HWIO_GCC_RPMH_CNOC_PERF13_ENA_VOTE_RMSK)
+#define HWIO_GCC_RPMH_CNOC_PERF13_ENA_VOTE_INM(m)      \
+        in_dword_masked(HWIO_GCC_RPMH_CNOC_PERF13_ENA_VOTE_ADDR, m)
+#define HWIO_GCC_RPMH_CNOC_PERF13_ENA_VOTE_OUT(v)      \
+        out_dword(HWIO_GCC_RPMH_CNOC_PERF13_ENA_VOTE_ADDR,v)
+#define HWIO_GCC_RPMH_CNOC_PERF13_ENA_VOTE_OUTM(m,v) \
+        out_dword_masked_ns(HWIO_GCC_RPMH_CNOC_PERF13_ENA_VOTE_ADDR,m,v,HWIO_GCC_RPMH_CNOC_PERF13_ENA_VOTE_IN)
+#define HWIO_GCC_RPMH_CNOC_PERF13_ENA_VOTE_GPLL5_BMSK                                                          0x10
+#define HWIO_GCC_RPMH_CNOC_PERF13_ENA_VOTE_GPLL5_SHFT                                                           0x4
+#define HWIO_GCC_RPMH_CNOC_PERF13_ENA_VOTE_GPLL5_DISABLE_FVAL                                                   0x0
+#define HWIO_GCC_RPMH_CNOC_PERF13_ENA_VOTE_GPLL5_ENABLE_FVAL                                                    0x1
+#define HWIO_GCC_RPMH_CNOC_PERF13_ENA_VOTE_GPLL4_BMSK                                                           0x8
+#define HWIO_GCC_RPMH_CNOC_PERF13_ENA_VOTE_GPLL4_SHFT                                                           0x3
+#define HWIO_GCC_RPMH_CNOC_PERF13_ENA_VOTE_GPLL4_DISABLE_FVAL                                                   0x0
+#define HWIO_GCC_RPMH_CNOC_PERF13_ENA_VOTE_GPLL4_ENABLE_FVAL                                                    0x1
+#define HWIO_GCC_RPMH_CNOC_PERF13_ENA_VOTE_GPLL2_3_BMSK                                                         0x4
+#define HWIO_GCC_RPMH_CNOC_PERF13_ENA_VOTE_GPLL2_3_SHFT                                                         0x2
+#define HWIO_GCC_RPMH_CNOC_PERF13_ENA_VOTE_GPLL2_3_DISABLE_FVAL                                                 0x0
+#define HWIO_GCC_RPMH_CNOC_PERF13_ENA_VOTE_GPLL2_3_ENABLE_FVAL                                                  0x1
+#define HWIO_GCC_RPMH_CNOC_PERF13_ENA_VOTE_GPLL1_BMSK                                                           0x2
+#define HWIO_GCC_RPMH_CNOC_PERF13_ENA_VOTE_GPLL1_SHFT                                                           0x1
+#define HWIO_GCC_RPMH_CNOC_PERF13_ENA_VOTE_GPLL1_DISABLE_FVAL                                                   0x0
+#define HWIO_GCC_RPMH_CNOC_PERF13_ENA_VOTE_GPLL1_ENABLE_FVAL                                                    0x1
+#define HWIO_GCC_RPMH_CNOC_PERF13_ENA_VOTE_GPLL0_BMSK                                                           0x1
+#define HWIO_GCC_RPMH_CNOC_PERF13_ENA_VOTE_GPLL0_SHFT                                                           0x0
+#define HWIO_GCC_RPMH_CNOC_PERF13_ENA_VOTE_GPLL0_DISABLE_FVAL                                                   0x0
+#define HWIO_GCC_RPMH_CNOC_PERF13_ENA_VOTE_GPLL0_ENABLE_FVAL                                                    0x1
+
+#define HWIO_GCC_RPMH_CNOC_PERF14_ENA_VOTE_ADDR                                                          (GCC_CLK_CTL_REG_REG_BASE      + 0x0008203c)
+#define HWIO_GCC_RPMH_CNOC_PERF14_ENA_VOTE_PHYS                                                          (GCC_CLK_CTL_REG_REG_BASE_PHYS + 0x0008203c)
+#define HWIO_GCC_RPMH_CNOC_PERF14_ENA_VOTE_OFFS                                                          (GCC_CLK_CTL_REG_REG_BASE_OFFS + 0x0008203c)
+#define HWIO_GCC_RPMH_CNOC_PERF14_ENA_VOTE_RMSK                                                                0x1f
+#define HWIO_GCC_RPMH_CNOC_PERF14_ENA_VOTE_ATTR                                                                 0x3
+#define HWIO_GCC_RPMH_CNOC_PERF14_ENA_VOTE_IN          \
+        in_dword_masked(HWIO_GCC_RPMH_CNOC_PERF14_ENA_VOTE_ADDR, HWIO_GCC_RPMH_CNOC_PERF14_ENA_VOTE_RMSK)
+#define HWIO_GCC_RPMH_CNOC_PERF14_ENA_VOTE_INM(m)      \
+        in_dword_masked(HWIO_GCC_RPMH_CNOC_PERF14_ENA_VOTE_ADDR, m)
+#define HWIO_GCC_RPMH_CNOC_PERF14_ENA_VOTE_OUT(v)      \
+        out_dword(HWIO_GCC_RPMH_CNOC_PERF14_ENA_VOTE_ADDR,v)
+#define HWIO_GCC_RPMH_CNOC_PERF14_ENA_VOTE_OUTM(m,v) \
+        out_dword_masked_ns(HWIO_GCC_RPMH_CNOC_PERF14_ENA_VOTE_ADDR,m,v,HWIO_GCC_RPMH_CNOC_PERF14_ENA_VOTE_IN)
+#define HWIO_GCC_RPMH_CNOC_PERF14_ENA_VOTE_GPLL5_BMSK                                                          0x10
+#define HWIO_GCC_RPMH_CNOC_PERF14_ENA_VOTE_GPLL5_SHFT                                                           0x4
+#define HWIO_GCC_RPMH_CNOC_PERF14_ENA_VOTE_GPLL5_DISABLE_FVAL                                                   0x0
+#define HWIO_GCC_RPMH_CNOC_PERF14_ENA_VOTE_GPLL5_ENABLE_FVAL                                                    0x1
+#define HWIO_GCC_RPMH_CNOC_PERF14_ENA_VOTE_GPLL4_BMSK                                                           0x8
+#define HWIO_GCC_RPMH_CNOC_PERF14_ENA_VOTE_GPLL4_SHFT                                                           0x3
+#define HWIO_GCC_RPMH_CNOC_PERF14_ENA_VOTE_GPLL4_DISABLE_FVAL                                                   0x0
+#define HWIO_GCC_RPMH_CNOC_PERF14_ENA_VOTE_GPLL4_ENABLE_FVAL                                                    0x1
+#define HWIO_GCC_RPMH_CNOC_PERF14_ENA_VOTE_GPLL2_3_BMSK                                                         0x4
+#define HWIO_GCC_RPMH_CNOC_PERF14_ENA_VOTE_GPLL2_3_SHFT                                                         0x2
+#define HWIO_GCC_RPMH_CNOC_PERF14_ENA_VOTE_GPLL2_3_DISABLE_FVAL                                                 0x0
+#define HWIO_GCC_RPMH_CNOC_PERF14_ENA_VOTE_GPLL2_3_ENABLE_FVAL                                                  0x1
+#define HWIO_GCC_RPMH_CNOC_PERF14_ENA_VOTE_GPLL1_BMSK                                                           0x2
+#define HWIO_GCC_RPMH_CNOC_PERF14_ENA_VOTE_GPLL1_SHFT                                                           0x1
+#define HWIO_GCC_RPMH_CNOC_PERF14_ENA_VOTE_GPLL1_DISABLE_FVAL                                                   0x0
+#define HWIO_GCC_RPMH_CNOC_PERF14_ENA_VOTE_GPLL1_ENABLE_FVAL                                                    0x1
+#define HWIO_GCC_RPMH_CNOC_PERF14_ENA_VOTE_GPLL0_BMSK                                                           0x1
+#define HWIO_GCC_RPMH_CNOC_PERF14_ENA_VOTE_GPLL0_SHFT                                                           0x0
+#define HWIO_GCC_RPMH_CNOC_PERF14_ENA_VOTE_GPLL0_DISABLE_FVAL                                                   0x0
+#define HWIO_GCC_RPMH_CNOC_PERF14_ENA_VOTE_GPLL0_ENABLE_FVAL                                                    0x1
+
+#define HWIO_GCC_RPMH_CNOC_PERF15_ENA_VOTE_ADDR                                                          (GCC_CLK_CTL_REG_REG_BASE      + 0x00082040)
+#define HWIO_GCC_RPMH_CNOC_PERF15_ENA_VOTE_PHYS                                                          (GCC_CLK_CTL_REG_REG_BASE_PHYS + 0x00082040)
+#define HWIO_GCC_RPMH_CNOC_PERF15_ENA_VOTE_OFFS                                                          (GCC_CLK_CTL_REG_REG_BASE_OFFS + 0x00082040)
+#define HWIO_GCC_RPMH_CNOC_PERF15_ENA_VOTE_RMSK                                                                0x1f
+#define HWIO_GCC_RPMH_CNOC_PERF15_ENA_VOTE_ATTR                                                                 0x3
+#define HWIO_GCC_RPMH_CNOC_PERF15_ENA_VOTE_IN          \
+        in_dword_masked(HWIO_GCC_RPMH_CNOC_PERF15_ENA_VOTE_ADDR, HWIO_GCC_RPMH_CNOC_PERF15_ENA_VOTE_RMSK)
+#define HWIO_GCC_RPMH_CNOC_PERF15_ENA_VOTE_INM(m)      \
+        in_dword_masked(HWIO_GCC_RPMH_CNOC_PERF15_ENA_VOTE_ADDR, m)
+#define HWIO_GCC_RPMH_CNOC_PERF15_ENA_VOTE_OUT(v)      \
+        out_dword(HWIO_GCC_RPMH_CNOC_PERF15_ENA_VOTE_ADDR,v)
+#define HWIO_GCC_RPMH_CNOC_PERF15_ENA_VOTE_OUTM(m,v) \
+        out_dword_masked_ns(HWIO_GCC_RPMH_CNOC_PERF15_ENA_VOTE_ADDR,m,v,HWIO_GCC_RPMH_CNOC_PERF15_ENA_VOTE_IN)
+#define HWIO_GCC_RPMH_CNOC_PERF15_ENA_VOTE_GPLL5_BMSK                                                          0x10
+#define HWIO_GCC_RPMH_CNOC_PERF15_ENA_VOTE_GPLL5_SHFT                                                           0x4
+#define HWIO_GCC_RPMH_CNOC_PERF15_ENA_VOTE_GPLL5_DISABLE_FVAL                                                   0x0
+#define HWIO_GCC_RPMH_CNOC_PERF15_ENA_VOTE_GPLL5_ENABLE_FVAL                                                    0x1
+#define HWIO_GCC_RPMH_CNOC_PERF15_ENA_VOTE_GPLL4_BMSK                                                           0x8
+#define HWIO_GCC_RPMH_CNOC_PERF15_ENA_VOTE_GPLL4_SHFT                                                           0x3
+#define HWIO_GCC_RPMH_CNOC_PERF15_ENA_VOTE_GPLL4_DISABLE_FVAL                                                   0x0
+#define HWIO_GCC_RPMH_CNOC_PERF15_ENA_VOTE_GPLL4_ENABLE_FVAL                                                    0x1
+#define HWIO_GCC_RPMH_CNOC_PERF15_ENA_VOTE_GPLL2_3_BMSK                                                         0x4
+#define HWIO_GCC_RPMH_CNOC_PERF15_ENA_VOTE_GPLL2_3_SHFT                                                         0x2
+#define HWIO_GCC_RPMH_CNOC_PERF15_ENA_VOTE_GPLL2_3_DISABLE_FVAL                                                 0x0
+#define HWIO_GCC_RPMH_CNOC_PERF15_ENA_VOTE_GPLL2_3_ENABLE_FVAL                                                  0x1
+#define HWIO_GCC_RPMH_CNOC_PERF15_ENA_VOTE_GPLL1_BMSK                                                           0x2
+#define HWIO_GCC_RPMH_CNOC_PERF15_ENA_VOTE_GPLL1_SHFT                                                           0x1
+#define HWIO_GCC_RPMH_CNOC_PERF15_ENA_VOTE_GPLL1_DISABLE_FVAL                                                   0x0
+#define HWIO_GCC_RPMH_CNOC_PERF15_ENA_VOTE_GPLL1_ENABLE_FVAL                                                    0x1
+#define HWIO_GCC_RPMH_CNOC_PERF15_ENA_VOTE_GPLL0_BMSK                                                           0x1
+#define HWIO_GCC_RPMH_CNOC_PERF15_ENA_VOTE_GPLL0_SHFT                                                           0x0
+#define HWIO_GCC_RPMH_CNOC_PERF15_ENA_VOTE_GPLL0_DISABLE_FVAL                                                   0x0
+#define HWIO_GCC_RPMH_CNOC_PERF15_ENA_VOTE_GPLL0_ENABLE_FVAL                                                    0x1
+
+#define HWIO_GCC_RPMH_IPA_PERF0_ENA_VOTE_ADDR                                                            (GCC_CLK_CTL_REG_REG_BASE      + 0x00083004)
+#define HWIO_GCC_RPMH_IPA_PERF0_ENA_VOTE_PHYS                                                            (GCC_CLK_CTL_REG_REG_BASE_PHYS + 0x00083004)
+#define HWIO_GCC_RPMH_IPA_PERF0_ENA_VOTE_OFFS                                                            (GCC_CLK_CTL_REG_REG_BASE_OFFS + 0x00083004)
+#define HWIO_GCC_RPMH_IPA_PERF0_ENA_VOTE_RMSK                                                                  0x1f
+#define HWIO_GCC_RPMH_IPA_PERF0_ENA_VOTE_ATTR                                                                   0x3
+#define HWIO_GCC_RPMH_IPA_PERF0_ENA_VOTE_IN          \
+        in_dword_masked(HWIO_GCC_RPMH_IPA_PERF0_ENA_VOTE_ADDR, HWIO_GCC_RPMH_IPA_PERF0_ENA_VOTE_RMSK)
+#define HWIO_GCC_RPMH_IPA_PERF0_ENA_VOTE_INM(m)      \
+        in_dword_masked(HWIO_GCC_RPMH_IPA_PERF0_ENA_VOTE_ADDR, m)
+#define HWIO_GCC_RPMH_IPA_PERF0_ENA_VOTE_OUT(v)      \
+        out_dword(HWIO_GCC_RPMH_IPA_PERF0_ENA_VOTE_ADDR,v)
+#define HWIO_GCC_RPMH_IPA_PERF0_ENA_VOTE_OUTM(m,v) \
+        out_dword_masked_ns(HWIO_GCC_RPMH_IPA_PERF0_ENA_VOTE_ADDR,m,v,HWIO_GCC_RPMH_IPA_PERF0_ENA_VOTE_IN)
+#define HWIO_GCC_RPMH_IPA_PERF0_ENA_VOTE_GPLL5_BMSK                                                            0x10
+#define HWIO_GCC_RPMH_IPA_PERF0_ENA_VOTE_GPLL5_SHFT                                                             0x4
+#define HWIO_GCC_RPMH_IPA_PERF0_ENA_VOTE_GPLL5_DISABLE_FVAL                                                     0x0
+#define HWIO_GCC_RPMH_IPA_PERF0_ENA_VOTE_GPLL5_ENABLE_FVAL                                                      0x1
+#define HWIO_GCC_RPMH_IPA_PERF0_ENA_VOTE_GPLL4_BMSK                                                             0x8
+#define HWIO_GCC_RPMH_IPA_PERF0_ENA_VOTE_GPLL4_SHFT                                                             0x3
+#define HWIO_GCC_RPMH_IPA_PERF0_ENA_VOTE_GPLL4_DISABLE_FVAL                                                     0x0
+#define HWIO_GCC_RPMH_IPA_PERF0_ENA_VOTE_GPLL4_ENABLE_FVAL                                                      0x1
+#define HWIO_GCC_RPMH_IPA_PERF0_ENA_VOTE_GPLL2_3_BMSK                                                           0x4
+#define HWIO_GCC_RPMH_IPA_PERF0_ENA_VOTE_GPLL2_3_SHFT                                                           0x2
+#define HWIO_GCC_RPMH_IPA_PERF0_ENA_VOTE_GPLL2_3_DISABLE_FVAL                                                   0x0
+#define HWIO_GCC_RPMH_IPA_PERF0_ENA_VOTE_GPLL2_3_ENABLE_FVAL                                                    0x1
+#define HWIO_GCC_RPMH_IPA_PERF0_ENA_VOTE_GPLL1_BMSK                                                             0x2
+#define HWIO_GCC_RPMH_IPA_PERF0_ENA_VOTE_GPLL1_SHFT                                                             0x1
+#define HWIO_GCC_RPMH_IPA_PERF0_ENA_VOTE_GPLL1_DISABLE_FVAL                                                     0x0
+#define HWIO_GCC_RPMH_IPA_PERF0_ENA_VOTE_GPLL1_ENABLE_FVAL                                                      0x1
+#define HWIO_GCC_RPMH_IPA_PERF0_ENA_VOTE_GPLL0_BMSK                                                             0x1
+#define HWIO_GCC_RPMH_IPA_PERF0_ENA_VOTE_GPLL0_SHFT                                                             0x0
+#define HWIO_GCC_RPMH_IPA_PERF0_ENA_VOTE_GPLL0_DISABLE_FVAL                                                     0x0
+#define HWIO_GCC_RPMH_IPA_PERF0_ENA_VOTE_GPLL0_ENABLE_FVAL                                                      0x1
+
+#define HWIO_GCC_RPMH_IPA_PERF1_ENA_VOTE_ADDR                                                            (GCC_CLK_CTL_REG_REG_BASE      + 0x00083008)
+#define HWIO_GCC_RPMH_IPA_PERF1_ENA_VOTE_PHYS                                                            (GCC_CLK_CTL_REG_REG_BASE_PHYS + 0x00083008)
+#define HWIO_GCC_RPMH_IPA_PERF1_ENA_VOTE_OFFS                                                            (GCC_CLK_CTL_REG_REG_BASE_OFFS + 0x00083008)
+#define HWIO_GCC_RPMH_IPA_PERF1_ENA_VOTE_RMSK                                                                  0x1f
+#define HWIO_GCC_RPMH_IPA_PERF1_ENA_VOTE_ATTR                                                                   0x3
+#define HWIO_GCC_RPMH_IPA_PERF1_ENA_VOTE_IN          \
+        in_dword_masked(HWIO_GCC_RPMH_IPA_PERF1_ENA_VOTE_ADDR, HWIO_GCC_RPMH_IPA_PERF1_ENA_VOTE_RMSK)
+#define HWIO_GCC_RPMH_IPA_PERF1_ENA_VOTE_INM(m)      \
+        in_dword_masked(HWIO_GCC_RPMH_IPA_PERF1_ENA_VOTE_ADDR, m)
+#define HWIO_GCC_RPMH_IPA_PERF1_ENA_VOTE_OUT(v)      \
+        out_dword(HWIO_GCC_RPMH_IPA_PERF1_ENA_VOTE_ADDR,v)
+#define HWIO_GCC_RPMH_IPA_PERF1_ENA_VOTE_OUTM(m,v) \
+        out_dword_masked_ns(HWIO_GCC_RPMH_IPA_PERF1_ENA_VOTE_ADDR,m,v,HWIO_GCC_RPMH_IPA_PERF1_ENA_VOTE_IN)
+#define HWIO_GCC_RPMH_IPA_PERF1_ENA_VOTE_GPLL5_BMSK                                                            0x10
+#define HWIO_GCC_RPMH_IPA_PERF1_ENA_VOTE_GPLL5_SHFT                                                             0x4
+#define HWIO_GCC_RPMH_IPA_PERF1_ENA_VOTE_GPLL5_DISABLE_FVAL                                                     0x0
+#define HWIO_GCC_RPMH_IPA_PERF1_ENA_VOTE_GPLL5_ENABLE_FVAL                                                      0x1
+#define HWIO_GCC_RPMH_IPA_PERF1_ENA_VOTE_GPLL4_BMSK                                                             0x8
+#define HWIO_GCC_RPMH_IPA_PERF1_ENA_VOTE_GPLL4_SHFT                                                             0x3
+#define HWIO_GCC_RPMH_IPA_PERF1_ENA_VOTE_GPLL4_DISABLE_FVAL                                                     0x0
+#define HWIO_GCC_RPMH_IPA_PERF1_ENA_VOTE_GPLL4_ENABLE_FVAL                                                      0x1
+#define HWIO_GCC_RPMH_IPA_PERF1_ENA_VOTE_GPLL2_3_BMSK                                                           0x4
+#define HWIO_GCC_RPMH_IPA_PERF1_ENA_VOTE_GPLL2_3_SHFT                                                           0x2
+#define HWIO_GCC_RPMH_IPA_PERF1_ENA_VOTE_GPLL2_3_DISABLE_FVAL                                                   0x0
+#define HWIO_GCC_RPMH_IPA_PERF1_ENA_VOTE_GPLL2_3_ENABLE_FVAL                                                    0x1
+#define HWIO_GCC_RPMH_IPA_PERF1_ENA_VOTE_GPLL1_BMSK                                                             0x2
+#define HWIO_GCC_RPMH_IPA_PERF1_ENA_VOTE_GPLL1_SHFT                                                             0x1
+#define HWIO_GCC_RPMH_IPA_PERF1_ENA_VOTE_GPLL1_DISABLE_FVAL                                                     0x0
+#define HWIO_GCC_RPMH_IPA_PERF1_ENA_VOTE_GPLL1_ENABLE_FVAL                                                      0x1
+#define HWIO_GCC_RPMH_IPA_PERF1_ENA_VOTE_GPLL0_BMSK                                                             0x1
+#define HWIO_GCC_RPMH_IPA_PERF1_ENA_VOTE_GPLL0_SHFT                                                             0x0
+#define HWIO_GCC_RPMH_IPA_PERF1_ENA_VOTE_GPLL0_DISABLE_FVAL                                                     0x0
+#define HWIO_GCC_RPMH_IPA_PERF1_ENA_VOTE_GPLL0_ENABLE_FVAL                                                      0x1
+
+#define HWIO_GCC_RPMH_IPA_PERF2_ENA_VOTE_ADDR                                                            (GCC_CLK_CTL_REG_REG_BASE      + 0x0008300c)
+#define HWIO_GCC_RPMH_IPA_PERF2_ENA_VOTE_PHYS                                                            (GCC_CLK_CTL_REG_REG_BASE_PHYS + 0x0008300c)
+#define HWIO_GCC_RPMH_IPA_PERF2_ENA_VOTE_OFFS                                                            (GCC_CLK_CTL_REG_REG_BASE_OFFS + 0x0008300c)
+#define HWIO_GCC_RPMH_IPA_PERF2_ENA_VOTE_RMSK                                                                  0x1f
+#define HWIO_GCC_RPMH_IPA_PERF2_ENA_VOTE_ATTR                                                                   0x3
+#define HWIO_GCC_RPMH_IPA_PERF2_ENA_VOTE_IN          \
+        in_dword_masked(HWIO_GCC_RPMH_IPA_PERF2_ENA_VOTE_ADDR, HWIO_GCC_RPMH_IPA_PERF2_ENA_VOTE_RMSK)
+#define HWIO_GCC_RPMH_IPA_PERF2_ENA_VOTE_INM(m)      \
+        in_dword_masked(HWIO_GCC_RPMH_IPA_PERF2_ENA_VOTE_ADDR, m)
+#define HWIO_GCC_RPMH_IPA_PERF2_ENA_VOTE_OUT(v)      \
+        out_dword(HWIO_GCC_RPMH_IPA_PERF2_ENA_VOTE_ADDR,v)
+#define HWIO_GCC_RPMH_IPA_PERF2_ENA_VOTE_OUTM(m,v) \
+        out_dword_masked_ns(HWIO_GCC_RPMH_IPA_PERF2_ENA_VOTE_ADDR,m,v,HWIO_GCC_RPMH_IPA_PERF2_ENA_VOTE_IN)
+#define HWIO_GCC_RPMH_IPA_PERF2_ENA_VOTE_GPLL5_BMSK                                                            0x10
+#define HWIO_GCC_RPMH_IPA_PERF2_ENA_VOTE_GPLL5_SHFT                                                             0x4
+#define HWIO_GCC_RPMH_IPA_PERF2_ENA_VOTE_GPLL5_DISABLE_FVAL                                                     0x0
+#define HWIO_GCC_RPMH_IPA_PERF2_ENA_VOTE_GPLL5_ENABLE_FVAL                                                      0x1
+#define HWIO_GCC_RPMH_IPA_PERF2_ENA_VOTE_GPLL4_BMSK                                                             0x8
+#define HWIO_GCC_RPMH_IPA_PERF2_ENA_VOTE_GPLL4_SHFT                                                             0x3
+#define HWIO_GCC_RPMH_IPA_PERF2_ENA_VOTE_GPLL4_DISABLE_FVAL                                                     0x0
+#define HWIO_GCC_RPMH_IPA_PERF2_ENA_VOTE_GPLL4_ENABLE_FVAL                                                      0x1
+#define HWIO_GCC_RPMH_IPA_PERF2_ENA_VOTE_GPLL2_3_BMSK                                                           0x4
+#define HWIO_GCC_RPMH_IPA_PERF2_ENA_VOTE_GPLL2_3_SHFT                                                           0x2
+#define HWIO_GCC_RPMH_IPA_PERF2_ENA_VOTE_GPLL2_3_DISABLE_FVAL                                                   0x0
+#define HWIO_GCC_RPMH_IPA_PERF2_ENA_VOTE_GPLL2_3_ENABLE_FVAL                                                    0x1
+#define HWIO_GCC_RPMH_IPA_PERF2_ENA_VOTE_GPLL1_BMSK                                                             0x2
+#define HWIO_GCC_RPMH_IPA_PERF2_ENA_VOTE_GPLL1_SHFT                                                             0x1
+#define HWIO_GCC_RPMH_IPA_PERF2_ENA_VOTE_GPLL1_DISABLE_FVAL                                                     0x0
+#define HWIO_GCC_RPMH_IPA_PERF2_ENA_VOTE_GPLL1_ENABLE_FVAL                                                      0x1
+#define HWIO_GCC_RPMH_IPA_PERF2_ENA_VOTE_GPLL0_BMSK                                                             0x1
+#define HWIO_GCC_RPMH_IPA_PERF2_ENA_VOTE_GPLL0_SHFT                                                             0x0
+#define HWIO_GCC_RPMH_IPA_PERF2_ENA_VOTE_GPLL0_DISABLE_FVAL                                                     0x0
+#define HWIO_GCC_RPMH_IPA_PERF2_ENA_VOTE_GPLL0_ENABLE_FVAL                                                      0x1
+
+#define HWIO_GCC_RPMH_IPA_PERF3_ENA_VOTE_ADDR                                                            (GCC_CLK_CTL_REG_REG_BASE      + 0x00083010)
+#define HWIO_GCC_RPMH_IPA_PERF3_ENA_VOTE_PHYS                                                            (GCC_CLK_CTL_REG_REG_BASE_PHYS + 0x00083010)
+#define HWIO_GCC_RPMH_IPA_PERF3_ENA_VOTE_OFFS                                                            (GCC_CLK_CTL_REG_REG_BASE_OFFS + 0x00083010)
+#define HWIO_GCC_RPMH_IPA_PERF3_ENA_VOTE_RMSK                                                                  0x1f
+#define HWIO_GCC_RPMH_IPA_PERF3_ENA_VOTE_ATTR                                                                   0x3
+#define HWIO_GCC_RPMH_IPA_PERF3_ENA_VOTE_IN          \
+        in_dword_masked(HWIO_GCC_RPMH_IPA_PERF3_ENA_VOTE_ADDR, HWIO_GCC_RPMH_IPA_PERF3_ENA_VOTE_RMSK)
+#define HWIO_GCC_RPMH_IPA_PERF3_ENA_VOTE_INM(m)      \
+        in_dword_masked(HWIO_GCC_RPMH_IPA_PERF3_ENA_VOTE_ADDR, m)
+#define HWIO_GCC_RPMH_IPA_PERF3_ENA_VOTE_OUT(v)      \
+        out_dword(HWIO_GCC_RPMH_IPA_PERF3_ENA_VOTE_ADDR,v)
+#define HWIO_GCC_RPMH_IPA_PERF3_ENA_VOTE_OUTM(m,v) \
+        out_dword_masked_ns(HWIO_GCC_RPMH_IPA_PERF3_ENA_VOTE_ADDR,m,v,HWIO_GCC_RPMH_IPA_PERF3_ENA_VOTE_IN)
+#define HWIO_GCC_RPMH_IPA_PERF3_ENA_VOTE_GPLL5_BMSK                                                            0x10
+#define HWIO_GCC_RPMH_IPA_PERF3_ENA_VOTE_GPLL5_SHFT                                                             0x4
+#define HWIO_GCC_RPMH_IPA_PERF3_ENA_VOTE_GPLL5_DISABLE_FVAL                                                     0x0
+#define HWIO_GCC_RPMH_IPA_PERF3_ENA_VOTE_GPLL5_ENABLE_FVAL                                                      0x1
+#define HWIO_GCC_RPMH_IPA_PERF3_ENA_VOTE_GPLL4_BMSK                                                             0x8
+#define HWIO_GCC_RPMH_IPA_PERF3_ENA_VOTE_GPLL4_SHFT                                                             0x3
+#define HWIO_GCC_RPMH_IPA_PERF3_ENA_VOTE_GPLL4_DISABLE_FVAL                                                     0x0
+#define HWIO_GCC_RPMH_IPA_PERF3_ENA_VOTE_GPLL4_ENABLE_FVAL                                                      0x1
+#define HWIO_GCC_RPMH_IPA_PERF3_ENA_VOTE_GPLL2_3_BMSK                                                           0x4
+#define HWIO_GCC_RPMH_IPA_PERF3_ENA_VOTE_GPLL2_3_SHFT                                                           0x2
+#define HWIO_GCC_RPMH_IPA_PERF3_ENA_VOTE_GPLL2_3_DISABLE_FVAL                                                   0x0
+#define HWIO_GCC_RPMH_IPA_PERF3_ENA_VOTE_GPLL2_3_ENABLE_FVAL                                                    0x1
+#define HWIO_GCC_RPMH_IPA_PERF3_ENA_VOTE_GPLL1_BMSK                                                             0x2
+#define HWIO_GCC_RPMH_IPA_PERF3_ENA_VOTE_GPLL1_SHFT                                                             0x1
+#define HWIO_GCC_RPMH_IPA_PERF3_ENA_VOTE_GPLL1_DISABLE_FVAL                                                     0x0
+#define HWIO_GCC_RPMH_IPA_PERF3_ENA_VOTE_GPLL1_ENABLE_FVAL                                                      0x1
+#define HWIO_GCC_RPMH_IPA_PERF3_ENA_VOTE_GPLL0_BMSK                                                             0x1
+#define HWIO_GCC_RPMH_IPA_PERF3_ENA_VOTE_GPLL0_SHFT                                                             0x0
+#define HWIO_GCC_RPMH_IPA_PERF3_ENA_VOTE_GPLL0_DISABLE_FVAL                                                     0x0
+#define HWIO_GCC_RPMH_IPA_PERF3_ENA_VOTE_GPLL0_ENABLE_FVAL                                                      0x1
+
+#define HWIO_GCC_RPMH_IPA_PERF4_ENA_VOTE_ADDR                                                            (GCC_CLK_CTL_REG_REG_BASE      + 0x00083014)
+#define HWIO_GCC_RPMH_IPA_PERF4_ENA_VOTE_PHYS                                                            (GCC_CLK_CTL_REG_REG_BASE_PHYS + 0x00083014)
+#define HWIO_GCC_RPMH_IPA_PERF4_ENA_VOTE_OFFS                                                            (GCC_CLK_CTL_REG_REG_BASE_OFFS + 0x00083014)
+#define HWIO_GCC_RPMH_IPA_PERF4_ENA_VOTE_RMSK                                                                  0x1f
+#define HWIO_GCC_RPMH_IPA_PERF4_ENA_VOTE_ATTR                                                                   0x3
+#define HWIO_GCC_RPMH_IPA_PERF4_ENA_VOTE_IN          \
+        in_dword_masked(HWIO_GCC_RPMH_IPA_PERF4_ENA_VOTE_ADDR, HWIO_GCC_RPMH_IPA_PERF4_ENA_VOTE_RMSK)
+#define HWIO_GCC_RPMH_IPA_PERF4_ENA_VOTE_INM(m)      \
+        in_dword_masked(HWIO_GCC_RPMH_IPA_PERF4_ENA_VOTE_ADDR, m)
+#define HWIO_GCC_RPMH_IPA_PERF4_ENA_VOTE_OUT(v)      \
+        out_dword(HWIO_GCC_RPMH_IPA_PERF4_ENA_VOTE_ADDR,v)
+#define HWIO_GCC_RPMH_IPA_PERF4_ENA_VOTE_OUTM(m,v) \
+        out_dword_masked_ns(HWIO_GCC_RPMH_IPA_PERF4_ENA_VOTE_ADDR,m,v,HWIO_GCC_RPMH_IPA_PERF4_ENA_VOTE_IN)
+#define HWIO_GCC_RPMH_IPA_PERF4_ENA_VOTE_GPLL5_BMSK                                                            0x10
+#define HWIO_GCC_RPMH_IPA_PERF4_ENA_VOTE_GPLL5_SHFT                                                             0x4
+#define HWIO_GCC_RPMH_IPA_PERF4_ENA_VOTE_GPLL5_DISABLE_FVAL                                                     0x0
+#define HWIO_GCC_RPMH_IPA_PERF4_ENA_VOTE_GPLL5_ENABLE_FVAL                                                      0x1
+#define HWIO_GCC_RPMH_IPA_PERF4_ENA_VOTE_GPLL4_BMSK                                                             0x8
+#define HWIO_GCC_RPMH_IPA_PERF4_ENA_VOTE_GPLL4_SHFT                                                             0x3
+#define HWIO_GCC_RPMH_IPA_PERF4_ENA_VOTE_GPLL4_DISABLE_FVAL                                                     0x0
+#define HWIO_GCC_RPMH_IPA_PERF4_ENA_VOTE_GPLL4_ENABLE_FVAL                                                      0x1
+#define HWIO_GCC_RPMH_IPA_PERF4_ENA_VOTE_GPLL2_3_BMSK                                                           0x4
+#define HWIO_GCC_RPMH_IPA_PERF4_ENA_VOTE_GPLL2_3_SHFT                                                           0x2
+#define HWIO_GCC_RPMH_IPA_PERF4_ENA_VOTE_GPLL2_3_DISABLE_FVAL                                                   0x0
+#define HWIO_GCC_RPMH_IPA_PERF4_ENA_VOTE_GPLL2_3_ENABLE_FVAL                                                    0x1
+#define HWIO_GCC_RPMH_IPA_PERF4_ENA_VOTE_GPLL1_BMSK                                                             0x2
+#define HWIO_GCC_RPMH_IPA_PERF4_ENA_VOTE_GPLL1_SHFT                                                             0x1
+#define HWIO_GCC_RPMH_IPA_PERF4_ENA_VOTE_GPLL1_DISABLE_FVAL                                                     0x0
+#define HWIO_GCC_RPMH_IPA_PERF4_ENA_VOTE_GPLL1_ENABLE_FVAL                                                      0x1
+#define HWIO_GCC_RPMH_IPA_PERF4_ENA_VOTE_GPLL0_BMSK                                                             0x1
+#define HWIO_GCC_RPMH_IPA_PERF4_ENA_VOTE_GPLL0_SHFT                                                             0x0
+#define HWIO_GCC_RPMH_IPA_PERF4_ENA_VOTE_GPLL0_DISABLE_FVAL                                                     0x0
+#define HWIO_GCC_RPMH_IPA_PERF4_ENA_VOTE_GPLL0_ENABLE_FVAL                                                      0x1
+
+#define HWIO_GCC_RPMH_IPA_PERF5_ENA_VOTE_ADDR                                                            (GCC_CLK_CTL_REG_REG_BASE      + 0x00083018)
+#define HWIO_GCC_RPMH_IPA_PERF5_ENA_VOTE_PHYS                                                            (GCC_CLK_CTL_REG_REG_BASE_PHYS + 0x00083018)
+#define HWIO_GCC_RPMH_IPA_PERF5_ENA_VOTE_OFFS                                                            (GCC_CLK_CTL_REG_REG_BASE_OFFS + 0x00083018)
+#define HWIO_GCC_RPMH_IPA_PERF5_ENA_VOTE_RMSK                                                                  0x1f
+#define HWIO_GCC_RPMH_IPA_PERF5_ENA_VOTE_ATTR                                                                   0x3
+#define HWIO_GCC_RPMH_IPA_PERF5_ENA_VOTE_IN          \
+        in_dword_masked(HWIO_GCC_RPMH_IPA_PERF5_ENA_VOTE_ADDR, HWIO_GCC_RPMH_IPA_PERF5_ENA_VOTE_RMSK)
+#define HWIO_GCC_RPMH_IPA_PERF5_ENA_VOTE_INM(m)      \
+        in_dword_masked(HWIO_GCC_RPMH_IPA_PERF5_ENA_VOTE_ADDR, m)
+#define HWIO_GCC_RPMH_IPA_PERF5_ENA_VOTE_OUT(v)      \
+        out_dword(HWIO_GCC_RPMH_IPA_PERF5_ENA_VOTE_ADDR,v)
+#define HWIO_GCC_RPMH_IPA_PERF5_ENA_VOTE_OUTM(m,v) \
+        out_dword_masked_ns(HWIO_GCC_RPMH_IPA_PERF5_ENA_VOTE_ADDR,m,v,HWIO_GCC_RPMH_IPA_PERF5_ENA_VOTE_IN)
+#define HWIO_GCC_RPMH_IPA_PERF5_ENA_VOTE_GPLL5_BMSK                                                            0x10
+#define HWIO_GCC_RPMH_IPA_PERF5_ENA_VOTE_GPLL5_SHFT                                                             0x4
+#define HWIO_GCC_RPMH_IPA_PERF5_ENA_VOTE_GPLL5_DISABLE_FVAL                                                     0x0
+#define HWIO_GCC_RPMH_IPA_PERF5_ENA_VOTE_GPLL5_ENABLE_FVAL                                                      0x1
+#define HWIO_GCC_RPMH_IPA_PERF5_ENA_VOTE_GPLL4_BMSK                                                             0x8
+#define HWIO_GCC_RPMH_IPA_PERF5_ENA_VOTE_GPLL4_SHFT                                                             0x3
+#define HWIO_GCC_RPMH_IPA_PERF5_ENA_VOTE_GPLL4_DISABLE_FVAL                                                     0x0
+#define HWIO_GCC_RPMH_IPA_PERF5_ENA_VOTE_GPLL4_ENABLE_FVAL                                                      0x1
+#define HWIO_GCC_RPMH_IPA_PERF5_ENA_VOTE_GPLL2_3_BMSK                                                           0x4
+#define HWIO_GCC_RPMH_IPA_PERF5_ENA_VOTE_GPLL2_3_SHFT                                                           0x2
+#define HWIO_GCC_RPMH_IPA_PERF5_ENA_VOTE_GPLL2_3_DISABLE_FVAL                                                   0x0
+#define HWIO_GCC_RPMH_IPA_PERF5_ENA_VOTE_GPLL2_3_ENABLE_FVAL                                                    0x1
+#define HWIO_GCC_RPMH_IPA_PERF5_ENA_VOTE_GPLL1_BMSK                                                             0x2
+#define HWIO_GCC_RPMH_IPA_PERF5_ENA_VOTE_GPLL1_SHFT                                                             0x1
+#define HWIO_GCC_RPMH_IPA_PERF5_ENA_VOTE_GPLL1_DISABLE_FVAL                                                     0x0
+#define HWIO_GCC_RPMH_IPA_PERF5_ENA_VOTE_GPLL1_ENABLE_FVAL                                                      0x1
+#define HWIO_GCC_RPMH_IPA_PERF5_ENA_VOTE_GPLL0_BMSK                                                             0x1
+#define HWIO_GCC_RPMH_IPA_PERF5_ENA_VOTE_GPLL0_SHFT                                                             0x0
+#define HWIO_GCC_RPMH_IPA_PERF5_ENA_VOTE_GPLL0_DISABLE_FVAL                                                     0x0
+#define HWIO_GCC_RPMH_IPA_PERF5_ENA_VOTE_GPLL0_ENABLE_FVAL                                                      0x1
+
+#define HWIO_GCC_RPMH_IPA_PERF6_ENA_VOTE_ADDR                                                            (GCC_CLK_CTL_REG_REG_BASE      + 0x0008301c)
+#define HWIO_GCC_RPMH_IPA_PERF6_ENA_VOTE_PHYS                                                            (GCC_CLK_CTL_REG_REG_BASE_PHYS + 0x0008301c)
+#define HWIO_GCC_RPMH_IPA_PERF6_ENA_VOTE_OFFS                                                            (GCC_CLK_CTL_REG_REG_BASE_OFFS + 0x0008301c)
+#define HWIO_GCC_RPMH_IPA_PERF6_ENA_VOTE_RMSK                                                                  0x1f
+#define HWIO_GCC_RPMH_IPA_PERF6_ENA_VOTE_ATTR                                                                   0x3
+#define HWIO_GCC_RPMH_IPA_PERF6_ENA_VOTE_IN          \
+        in_dword_masked(HWIO_GCC_RPMH_IPA_PERF6_ENA_VOTE_ADDR, HWIO_GCC_RPMH_IPA_PERF6_ENA_VOTE_RMSK)
+#define HWIO_GCC_RPMH_IPA_PERF6_ENA_VOTE_INM(m)      \
+        in_dword_masked(HWIO_GCC_RPMH_IPA_PERF6_ENA_VOTE_ADDR, m)
+#define HWIO_GCC_RPMH_IPA_PERF6_ENA_VOTE_OUT(v)      \
+        out_dword(HWIO_GCC_RPMH_IPA_PERF6_ENA_VOTE_ADDR,v)
+#define HWIO_GCC_RPMH_IPA_PERF6_ENA_VOTE_OUTM(m,v) \
+        out_dword_masked_ns(HWIO_GCC_RPMH_IPA_PERF6_ENA_VOTE_ADDR,m,v,HWIO_GCC_RPMH_IPA_PERF6_ENA_VOTE_IN)
+#define HWIO_GCC_RPMH_IPA_PERF6_ENA_VOTE_GPLL5_BMSK                                                            0x10
+#define HWIO_GCC_RPMH_IPA_PERF6_ENA_VOTE_GPLL5_SHFT                                                             0x4
+#define HWIO_GCC_RPMH_IPA_PERF6_ENA_VOTE_GPLL5_DISABLE_FVAL                                                     0x0
+#define HWIO_GCC_RPMH_IPA_PERF6_ENA_VOTE_GPLL5_ENABLE_FVAL                                                      0x1
+#define HWIO_GCC_RPMH_IPA_PERF6_ENA_VOTE_GPLL4_BMSK                                                             0x8
+#define HWIO_GCC_RPMH_IPA_PERF6_ENA_VOTE_GPLL4_SHFT                                                             0x3
+#define HWIO_GCC_RPMH_IPA_PERF6_ENA_VOTE_GPLL4_DISABLE_FVAL                                                     0x0
+#define HWIO_GCC_RPMH_IPA_PERF6_ENA_VOTE_GPLL4_ENABLE_FVAL                                                      0x1
+#define HWIO_GCC_RPMH_IPA_PERF6_ENA_VOTE_GPLL2_3_BMSK                                                           0x4
+#define HWIO_GCC_RPMH_IPA_PERF6_ENA_VOTE_GPLL2_3_SHFT                                                           0x2
+#define HWIO_GCC_RPMH_IPA_PERF6_ENA_VOTE_GPLL2_3_DISABLE_FVAL                                                   0x0
+#define HWIO_GCC_RPMH_IPA_PERF6_ENA_VOTE_GPLL2_3_ENABLE_FVAL                                                    0x1
+#define HWIO_GCC_RPMH_IPA_PERF6_ENA_VOTE_GPLL1_BMSK                                                             0x2
+#define HWIO_GCC_RPMH_IPA_PERF6_ENA_VOTE_GPLL1_SHFT                                                             0x1
+#define HWIO_GCC_RPMH_IPA_PERF6_ENA_VOTE_GPLL1_DISABLE_FVAL                                                     0x0
+#define HWIO_GCC_RPMH_IPA_PERF6_ENA_VOTE_GPLL1_ENABLE_FVAL                                                      0x1
+#define HWIO_GCC_RPMH_IPA_PERF6_ENA_VOTE_GPLL0_BMSK                                                             0x1
+#define HWIO_GCC_RPMH_IPA_PERF6_ENA_VOTE_GPLL0_SHFT                                                             0x0
+#define HWIO_GCC_RPMH_IPA_PERF6_ENA_VOTE_GPLL0_DISABLE_FVAL                                                     0x0
+#define HWIO_GCC_RPMH_IPA_PERF6_ENA_VOTE_GPLL0_ENABLE_FVAL                                                      0x1
+
+#define HWIO_GCC_RPMH_IPA_PERF7_ENA_VOTE_ADDR                                                            (GCC_CLK_CTL_REG_REG_BASE      + 0x00083020)
+#define HWIO_GCC_RPMH_IPA_PERF7_ENA_VOTE_PHYS                                                            (GCC_CLK_CTL_REG_REG_BASE_PHYS + 0x00083020)
+#define HWIO_GCC_RPMH_IPA_PERF7_ENA_VOTE_OFFS                                                            (GCC_CLK_CTL_REG_REG_BASE_OFFS + 0x00083020)
+#define HWIO_GCC_RPMH_IPA_PERF7_ENA_VOTE_RMSK                                                                  0x1f
+#define HWIO_GCC_RPMH_IPA_PERF7_ENA_VOTE_ATTR                                                                   0x3
+#define HWIO_GCC_RPMH_IPA_PERF7_ENA_VOTE_IN          \
+        in_dword_masked(HWIO_GCC_RPMH_IPA_PERF7_ENA_VOTE_ADDR, HWIO_GCC_RPMH_IPA_PERF7_ENA_VOTE_RMSK)
+#define HWIO_GCC_RPMH_IPA_PERF7_ENA_VOTE_INM(m)      \
+        in_dword_masked(HWIO_GCC_RPMH_IPA_PERF7_ENA_VOTE_ADDR, m)
+#define HWIO_GCC_RPMH_IPA_PERF7_ENA_VOTE_OUT(v)      \
+        out_dword(HWIO_GCC_RPMH_IPA_PERF7_ENA_VOTE_ADDR,v)
+#define HWIO_GCC_RPMH_IPA_PERF7_ENA_VOTE_OUTM(m,v) \
+        out_dword_masked_ns(HWIO_GCC_RPMH_IPA_PERF7_ENA_VOTE_ADDR,m,v,HWIO_GCC_RPMH_IPA_PERF7_ENA_VOTE_IN)
+#define HWIO_GCC_RPMH_IPA_PERF7_ENA_VOTE_GPLL5_BMSK                                                            0x10
+#define HWIO_GCC_RPMH_IPA_PERF7_ENA_VOTE_GPLL5_SHFT                                                             0x4
+#define HWIO_GCC_RPMH_IPA_PERF7_ENA_VOTE_GPLL5_DISABLE_FVAL                                                     0x0
+#define HWIO_GCC_RPMH_IPA_PERF7_ENA_VOTE_GPLL5_ENABLE_FVAL                                                      0x1
+#define HWIO_GCC_RPMH_IPA_PERF7_ENA_VOTE_GPLL4_BMSK                                                             0x8
+#define HWIO_GCC_RPMH_IPA_PERF7_ENA_VOTE_GPLL4_SHFT                                                             0x3
+#define HWIO_GCC_RPMH_IPA_PERF7_ENA_VOTE_GPLL4_DISABLE_FVAL                                                     0x0
+#define HWIO_GCC_RPMH_IPA_PERF7_ENA_VOTE_GPLL4_ENABLE_FVAL                                                      0x1
+#define HWIO_GCC_RPMH_IPA_PERF7_ENA_VOTE_GPLL2_3_BMSK                                                           0x4
+#define HWIO_GCC_RPMH_IPA_PERF7_ENA_VOTE_GPLL2_3_SHFT                                                           0x2
+#define HWIO_GCC_RPMH_IPA_PERF7_ENA_VOTE_GPLL2_3_DISABLE_FVAL                                                   0x0
+#define HWIO_GCC_RPMH_IPA_PERF7_ENA_VOTE_GPLL2_3_ENABLE_FVAL                                                    0x1
+#define HWIO_GCC_RPMH_IPA_PERF7_ENA_VOTE_GPLL1_BMSK                                                             0x2
+#define HWIO_GCC_RPMH_IPA_PERF7_ENA_VOTE_GPLL1_SHFT                                                             0x1
+#define HWIO_GCC_RPMH_IPA_PERF7_ENA_VOTE_GPLL1_DISABLE_FVAL                                                     0x0
+#define HWIO_GCC_RPMH_IPA_PERF7_ENA_VOTE_GPLL1_ENABLE_FVAL                                                      0x1
+#define HWIO_GCC_RPMH_IPA_PERF7_ENA_VOTE_GPLL0_BMSK                                                             0x1
+#define HWIO_GCC_RPMH_IPA_PERF7_ENA_VOTE_GPLL0_SHFT                                                             0x0
+#define HWIO_GCC_RPMH_IPA_PERF7_ENA_VOTE_GPLL0_DISABLE_FVAL                                                     0x0
+#define HWIO_GCC_RPMH_IPA_PERF7_ENA_VOTE_GPLL0_ENABLE_FVAL                                                      0x1
+
+#define HWIO_GCC_RPMH_IPA_PERF8_ENA_VOTE_ADDR                                                            (GCC_CLK_CTL_REG_REG_BASE      + 0x00083024)
+#define HWIO_GCC_RPMH_IPA_PERF8_ENA_VOTE_PHYS                                                            (GCC_CLK_CTL_REG_REG_BASE_PHYS + 0x00083024)
+#define HWIO_GCC_RPMH_IPA_PERF8_ENA_VOTE_OFFS                                                            (GCC_CLK_CTL_REG_REG_BASE_OFFS + 0x00083024)
+#define HWIO_GCC_RPMH_IPA_PERF8_ENA_VOTE_RMSK                                                                  0x1f
+#define HWIO_GCC_RPMH_IPA_PERF8_ENA_VOTE_ATTR                                                                   0x3
+#define HWIO_GCC_RPMH_IPA_PERF8_ENA_VOTE_IN          \
+        in_dword_masked(HWIO_GCC_RPMH_IPA_PERF8_ENA_VOTE_ADDR, HWIO_GCC_RPMH_IPA_PERF8_ENA_VOTE_RMSK)
+#define HWIO_GCC_RPMH_IPA_PERF8_ENA_VOTE_INM(m)      \
+        in_dword_masked(HWIO_GCC_RPMH_IPA_PERF8_ENA_VOTE_ADDR, m)
+#define HWIO_GCC_RPMH_IPA_PERF8_ENA_VOTE_OUT(v)      \
+        out_dword(HWIO_GCC_RPMH_IPA_PERF8_ENA_VOTE_ADDR,v)
+#define HWIO_GCC_RPMH_IPA_PERF8_ENA_VOTE_OUTM(m,v) \
+        out_dword_masked_ns(HWIO_GCC_RPMH_IPA_PERF8_ENA_VOTE_ADDR,m,v,HWIO_GCC_RPMH_IPA_PERF8_ENA_VOTE_IN)
+#define HWIO_GCC_RPMH_IPA_PERF8_ENA_VOTE_GPLL5_BMSK                                                            0x10
+#define HWIO_GCC_RPMH_IPA_PERF8_ENA_VOTE_GPLL5_SHFT                                                             0x4
+#define HWIO_GCC_RPMH_IPA_PERF8_ENA_VOTE_GPLL5_DISABLE_FVAL                                                     0x0
+#define HWIO_GCC_RPMH_IPA_PERF8_ENA_VOTE_GPLL5_ENABLE_FVAL                                                      0x1
+#define HWIO_GCC_RPMH_IPA_PERF8_ENA_VOTE_GPLL4_BMSK                                                             0x8
+#define HWIO_GCC_RPMH_IPA_PERF8_ENA_VOTE_GPLL4_SHFT                                                             0x3
+#define HWIO_GCC_RPMH_IPA_PERF8_ENA_VOTE_GPLL4_DISABLE_FVAL                                                     0x0
+#define HWIO_GCC_RPMH_IPA_PERF8_ENA_VOTE_GPLL4_ENABLE_FVAL                                                      0x1
+#define HWIO_GCC_RPMH_IPA_PERF8_ENA_VOTE_GPLL2_3_BMSK                                                           0x4
+#define HWIO_GCC_RPMH_IPA_PERF8_ENA_VOTE_GPLL2_3_SHFT                                                           0x2
+#define HWIO_GCC_RPMH_IPA_PERF8_ENA_VOTE_GPLL2_3_DISABLE_FVAL                                                   0x0
+#define HWIO_GCC_RPMH_IPA_PERF8_ENA_VOTE_GPLL2_3_ENABLE_FVAL                                                    0x1
+#define HWIO_GCC_RPMH_IPA_PERF8_ENA_VOTE_GPLL1_BMSK                                                             0x2
+#define HWIO_GCC_RPMH_IPA_PERF8_ENA_VOTE_GPLL1_SHFT                                                             0x1
+#define HWIO_GCC_RPMH_IPA_PERF8_ENA_VOTE_GPLL1_DISABLE_FVAL                                                     0x0
+#define HWIO_GCC_RPMH_IPA_PERF8_ENA_VOTE_GPLL1_ENABLE_FVAL                                                      0x1
+#define HWIO_GCC_RPMH_IPA_PERF8_ENA_VOTE_GPLL0_BMSK                                                             0x1
+#define HWIO_GCC_RPMH_IPA_PERF8_ENA_VOTE_GPLL0_SHFT                                                             0x0
+#define HWIO_GCC_RPMH_IPA_PERF8_ENA_VOTE_GPLL0_DISABLE_FVAL                                                     0x0
+#define HWIO_GCC_RPMH_IPA_PERF8_ENA_VOTE_GPLL0_ENABLE_FVAL                                                      0x1
+
+#define HWIO_GCC_RPMH_IPA_PERF9_ENA_VOTE_ADDR                                                            (GCC_CLK_CTL_REG_REG_BASE      + 0x00083028)
+#define HWIO_GCC_RPMH_IPA_PERF9_ENA_VOTE_PHYS                                                            (GCC_CLK_CTL_REG_REG_BASE_PHYS + 0x00083028)
+#define HWIO_GCC_RPMH_IPA_PERF9_ENA_VOTE_OFFS                                                            (GCC_CLK_CTL_REG_REG_BASE_OFFS + 0x00083028)
+#define HWIO_GCC_RPMH_IPA_PERF9_ENA_VOTE_RMSK                                                                  0x1f
+#define HWIO_GCC_RPMH_IPA_PERF9_ENA_VOTE_ATTR                                                                   0x3
+#define HWIO_GCC_RPMH_IPA_PERF9_ENA_VOTE_IN          \
+        in_dword_masked(HWIO_GCC_RPMH_IPA_PERF9_ENA_VOTE_ADDR, HWIO_GCC_RPMH_IPA_PERF9_ENA_VOTE_RMSK)
+#define HWIO_GCC_RPMH_IPA_PERF9_ENA_VOTE_INM(m)      \
+        in_dword_masked(HWIO_GCC_RPMH_IPA_PERF9_ENA_VOTE_ADDR, m)
+#define HWIO_GCC_RPMH_IPA_PERF9_ENA_VOTE_OUT(v)      \
+        out_dword(HWIO_GCC_RPMH_IPA_PERF9_ENA_VOTE_ADDR,v)
+#define HWIO_GCC_RPMH_IPA_PERF9_ENA_VOTE_OUTM(m,v) \
+        out_dword_masked_ns(HWIO_GCC_RPMH_IPA_PERF9_ENA_VOTE_ADDR,m,v,HWIO_GCC_RPMH_IPA_PERF9_ENA_VOTE_IN)
+#define HWIO_GCC_RPMH_IPA_PERF9_ENA_VOTE_GPLL5_BMSK                                                            0x10
+#define HWIO_GCC_RPMH_IPA_PERF9_ENA_VOTE_GPLL5_SHFT                                                             0x4
+#define HWIO_GCC_RPMH_IPA_PERF9_ENA_VOTE_GPLL5_DISABLE_FVAL                                                     0x0
+#define HWIO_GCC_RPMH_IPA_PERF9_ENA_VOTE_GPLL5_ENABLE_FVAL                                                      0x1
+#define HWIO_GCC_RPMH_IPA_PERF9_ENA_VOTE_GPLL4_BMSK                                                             0x8
+#define HWIO_GCC_RPMH_IPA_PERF9_ENA_VOTE_GPLL4_SHFT                                                             0x3
+#define HWIO_GCC_RPMH_IPA_PERF9_ENA_VOTE_GPLL4_DISABLE_FVAL                                                     0x0
+#define HWIO_GCC_RPMH_IPA_PERF9_ENA_VOTE_GPLL4_ENABLE_FVAL                                                      0x1
+#define HWIO_GCC_RPMH_IPA_PERF9_ENA_VOTE_GPLL2_3_BMSK                                                           0x4
+#define HWIO_GCC_RPMH_IPA_PERF9_ENA_VOTE_GPLL2_3_SHFT                                                           0x2
+#define HWIO_GCC_RPMH_IPA_PERF9_ENA_VOTE_GPLL2_3_DISABLE_FVAL                                                   0x0
+#define HWIO_GCC_RPMH_IPA_PERF9_ENA_VOTE_GPLL2_3_ENABLE_FVAL                                                    0x1
+#define HWIO_GCC_RPMH_IPA_PERF9_ENA_VOTE_GPLL1_BMSK                                                             0x2
+#define HWIO_GCC_RPMH_IPA_PERF9_ENA_VOTE_GPLL1_SHFT                                                             0x1
+#define HWIO_GCC_RPMH_IPA_PERF9_ENA_VOTE_GPLL1_DISABLE_FVAL                                                     0x0
+#define HWIO_GCC_RPMH_IPA_PERF9_ENA_VOTE_GPLL1_ENABLE_FVAL                                                      0x1
+#define HWIO_GCC_RPMH_IPA_PERF9_ENA_VOTE_GPLL0_BMSK                                                             0x1
+#define HWIO_GCC_RPMH_IPA_PERF9_ENA_VOTE_GPLL0_SHFT                                                             0x0
+#define HWIO_GCC_RPMH_IPA_PERF9_ENA_VOTE_GPLL0_DISABLE_FVAL                                                     0x0
+#define HWIO_GCC_RPMH_IPA_PERF9_ENA_VOTE_GPLL0_ENABLE_FVAL                                                      0x1
+
+#define HWIO_GCC_RPMH_IPA_PERF10_ENA_VOTE_ADDR                                                           (GCC_CLK_CTL_REG_REG_BASE      + 0x0008302c)
+#define HWIO_GCC_RPMH_IPA_PERF10_ENA_VOTE_PHYS                                                           (GCC_CLK_CTL_REG_REG_BASE_PHYS + 0x0008302c)
+#define HWIO_GCC_RPMH_IPA_PERF10_ENA_VOTE_OFFS                                                           (GCC_CLK_CTL_REG_REG_BASE_OFFS + 0x0008302c)
+#define HWIO_GCC_RPMH_IPA_PERF10_ENA_VOTE_RMSK                                                                 0x1f
+#define HWIO_GCC_RPMH_IPA_PERF10_ENA_VOTE_ATTR                                                                  0x3
+#define HWIO_GCC_RPMH_IPA_PERF10_ENA_VOTE_IN          \
+        in_dword_masked(HWIO_GCC_RPMH_IPA_PERF10_ENA_VOTE_ADDR, HWIO_GCC_RPMH_IPA_PERF10_ENA_VOTE_RMSK)
+#define HWIO_GCC_RPMH_IPA_PERF10_ENA_VOTE_INM(m)      \
+        in_dword_masked(HWIO_GCC_RPMH_IPA_PERF10_ENA_VOTE_ADDR, m)
+#define HWIO_GCC_RPMH_IPA_PERF10_ENA_VOTE_OUT(v)      \
+        out_dword(HWIO_GCC_RPMH_IPA_PERF10_ENA_VOTE_ADDR,v)
+#define HWIO_GCC_RPMH_IPA_PERF10_ENA_VOTE_OUTM(m,v) \
+        out_dword_masked_ns(HWIO_GCC_RPMH_IPA_PERF10_ENA_VOTE_ADDR,m,v,HWIO_GCC_RPMH_IPA_PERF10_ENA_VOTE_IN)
+#define HWIO_GCC_RPMH_IPA_PERF10_ENA_VOTE_GPLL5_BMSK                                                           0x10
+#define HWIO_GCC_RPMH_IPA_PERF10_ENA_VOTE_GPLL5_SHFT                                                            0x4
+#define HWIO_GCC_RPMH_IPA_PERF10_ENA_VOTE_GPLL5_DISABLE_FVAL                                                    0x0
+#define HWIO_GCC_RPMH_IPA_PERF10_ENA_VOTE_GPLL5_ENABLE_FVAL                                                     0x1
+#define HWIO_GCC_RPMH_IPA_PERF10_ENA_VOTE_GPLL4_BMSK                                                            0x8
+#define HWIO_GCC_RPMH_IPA_PERF10_ENA_VOTE_GPLL4_SHFT                                                            0x3
+#define HWIO_GCC_RPMH_IPA_PERF10_ENA_VOTE_GPLL4_DISABLE_FVAL                                                    0x0
+#define HWIO_GCC_RPMH_IPA_PERF10_ENA_VOTE_GPLL4_ENABLE_FVAL                                                     0x1
+#define HWIO_GCC_RPMH_IPA_PERF10_ENA_VOTE_GPLL2_3_BMSK                                                          0x4
+#define HWIO_GCC_RPMH_IPA_PERF10_ENA_VOTE_GPLL2_3_SHFT                                                          0x2
+#define HWIO_GCC_RPMH_IPA_PERF10_ENA_VOTE_GPLL2_3_DISABLE_FVAL                                                  0x0
+#define HWIO_GCC_RPMH_IPA_PERF10_ENA_VOTE_GPLL2_3_ENABLE_FVAL                                                   0x1
+#define HWIO_GCC_RPMH_IPA_PERF10_ENA_VOTE_GPLL1_BMSK                                                            0x2
+#define HWIO_GCC_RPMH_IPA_PERF10_ENA_VOTE_GPLL1_SHFT                                                            0x1
+#define HWIO_GCC_RPMH_IPA_PERF10_ENA_VOTE_GPLL1_DISABLE_FVAL                                                    0x0
+#define HWIO_GCC_RPMH_IPA_PERF10_ENA_VOTE_GPLL1_ENABLE_FVAL                                                     0x1
+#define HWIO_GCC_RPMH_IPA_PERF10_ENA_VOTE_GPLL0_BMSK                                                            0x1
+#define HWIO_GCC_RPMH_IPA_PERF10_ENA_VOTE_GPLL0_SHFT                                                            0x0
+#define HWIO_GCC_RPMH_IPA_PERF10_ENA_VOTE_GPLL0_DISABLE_FVAL                                                    0x0
+#define HWIO_GCC_RPMH_IPA_PERF10_ENA_VOTE_GPLL0_ENABLE_FVAL                                                     0x1
+
+#define HWIO_GCC_RPMH_IPA_PERF11_ENA_VOTE_ADDR                                                           (GCC_CLK_CTL_REG_REG_BASE      + 0x00083030)
+#define HWIO_GCC_RPMH_IPA_PERF11_ENA_VOTE_PHYS                                                           (GCC_CLK_CTL_REG_REG_BASE_PHYS + 0x00083030)
+#define HWIO_GCC_RPMH_IPA_PERF11_ENA_VOTE_OFFS                                                           (GCC_CLK_CTL_REG_REG_BASE_OFFS + 0x00083030)
+#define HWIO_GCC_RPMH_IPA_PERF11_ENA_VOTE_RMSK                                                                 0x1f
+#define HWIO_GCC_RPMH_IPA_PERF11_ENA_VOTE_ATTR                                                                  0x3
+#define HWIO_GCC_RPMH_IPA_PERF11_ENA_VOTE_IN          \
+        in_dword_masked(HWIO_GCC_RPMH_IPA_PERF11_ENA_VOTE_ADDR, HWIO_GCC_RPMH_IPA_PERF11_ENA_VOTE_RMSK)
+#define HWIO_GCC_RPMH_IPA_PERF11_ENA_VOTE_INM(m)      \
+        in_dword_masked(HWIO_GCC_RPMH_IPA_PERF11_ENA_VOTE_ADDR, m)
+#define HWIO_GCC_RPMH_IPA_PERF11_ENA_VOTE_OUT(v)      \
+        out_dword(HWIO_GCC_RPMH_IPA_PERF11_ENA_VOTE_ADDR,v)
+#define HWIO_GCC_RPMH_IPA_PERF11_ENA_VOTE_OUTM(m,v) \
+        out_dword_masked_ns(HWIO_GCC_RPMH_IPA_PERF11_ENA_VOTE_ADDR,m,v,HWIO_GCC_RPMH_IPA_PERF11_ENA_VOTE_IN)
+#define HWIO_GCC_RPMH_IPA_PERF11_ENA_VOTE_GPLL5_BMSK                                                           0x10
+#define HWIO_GCC_RPMH_IPA_PERF11_ENA_VOTE_GPLL5_SHFT                                                            0x4
+#define HWIO_GCC_RPMH_IPA_PERF11_ENA_VOTE_GPLL5_DISABLE_FVAL                                                    0x0
+#define HWIO_GCC_RPMH_IPA_PERF11_ENA_VOTE_GPLL5_ENABLE_FVAL                                                     0x1
+#define HWIO_GCC_RPMH_IPA_PERF11_ENA_VOTE_GPLL4_BMSK                                                            0x8
+#define HWIO_GCC_RPMH_IPA_PERF11_ENA_VOTE_GPLL4_SHFT                                                            0x3
+#define HWIO_GCC_RPMH_IPA_PERF11_ENA_VOTE_GPLL4_DISABLE_FVAL                                                    0x0
+#define HWIO_GCC_RPMH_IPA_PERF11_ENA_VOTE_GPLL4_ENABLE_FVAL                                                     0x1
+#define HWIO_GCC_RPMH_IPA_PERF11_ENA_VOTE_GPLL2_3_BMSK                                                          0x4
+#define HWIO_GCC_RPMH_IPA_PERF11_ENA_VOTE_GPLL2_3_SHFT                                                          0x2
+#define HWIO_GCC_RPMH_IPA_PERF11_ENA_VOTE_GPLL2_3_DISABLE_FVAL                                                  0x0
+#define HWIO_GCC_RPMH_IPA_PERF11_ENA_VOTE_GPLL2_3_ENABLE_FVAL                                                   0x1
+#define HWIO_GCC_RPMH_IPA_PERF11_ENA_VOTE_GPLL1_BMSK                                                            0x2
+#define HWIO_GCC_RPMH_IPA_PERF11_ENA_VOTE_GPLL1_SHFT                                                            0x1
+#define HWIO_GCC_RPMH_IPA_PERF11_ENA_VOTE_GPLL1_DISABLE_FVAL                                                    0x0
+#define HWIO_GCC_RPMH_IPA_PERF11_ENA_VOTE_GPLL1_ENABLE_FVAL                                                     0x1
+#define HWIO_GCC_RPMH_IPA_PERF11_ENA_VOTE_GPLL0_BMSK                                                            0x1
+#define HWIO_GCC_RPMH_IPA_PERF11_ENA_VOTE_GPLL0_SHFT                                                            0x0
+#define HWIO_GCC_RPMH_IPA_PERF11_ENA_VOTE_GPLL0_DISABLE_FVAL                                                    0x0
+#define HWIO_GCC_RPMH_IPA_PERF11_ENA_VOTE_GPLL0_ENABLE_FVAL                                                     0x1
+
+#define HWIO_GCC_RPMH_IPA_PERF12_ENA_VOTE_ADDR                                                           (GCC_CLK_CTL_REG_REG_BASE      + 0x00083034)
+#define HWIO_GCC_RPMH_IPA_PERF12_ENA_VOTE_PHYS                                                           (GCC_CLK_CTL_REG_REG_BASE_PHYS + 0x00083034)
+#define HWIO_GCC_RPMH_IPA_PERF12_ENA_VOTE_OFFS                                                           (GCC_CLK_CTL_REG_REG_BASE_OFFS + 0x00083034)
+#define HWIO_GCC_RPMH_IPA_PERF12_ENA_VOTE_RMSK                                                                 0x1f
+#define HWIO_GCC_RPMH_IPA_PERF12_ENA_VOTE_ATTR                                                                  0x3
+#define HWIO_GCC_RPMH_IPA_PERF12_ENA_VOTE_IN          \
+        in_dword_masked(HWIO_GCC_RPMH_IPA_PERF12_ENA_VOTE_ADDR, HWIO_GCC_RPMH_IPA_PERF12_ENA_VOTE_RMSK)
+#define HWIO_GCC_RPMH_IPA_PERF12_ENA_VOTE_INM(m)      \
+        in_dword_masked(HWIO_GCC_RPMH_IPA_PERF12_ENA_VOTE_ADDR, m)
+#define HWIO_GCC_RPMH_IPA_PERF12_ENA_VOTE_OUT(v)      \
+        out_dword(HWIO_GCC_RPMH_IPA_PERF12_ENA_VOTE_ADDR,v)
+#define HWIO_GCC_RPMH_IPA_PERF12_ENA_VOTE_OUTM(m,v) \
+        out_dword_masked_ns(HWIO_GCC_RPMH_IPA_PERF12_ENA_VOTE_ADDR,m,v,HWIO_GCC_RPMH_IPA_PERF12_ENA_VOTE_IN)
+#define HWIO_GCC_RPMH_IPA_PERF12_ENA_VOTE_GPLL5_BMSK                                                           0x10
+#define HWIO_GCC_RPMH_IPA_PERF12_ENA_VOTE_GPLL5_SHFT                                                            0x4
+#define HWIO_GCC_RPMH_IPA_PERF12_ENA_VOTE_GPLL5_DISABLE_FVAL                                                    0x0
+#define HWIO_GCC_RPMH_IPA_PERF12_ENA_VOTE_GPLL5_ENABLE_FVAL                                                     0x1
+#define HWIO_GCC_RPMH_IPA_PERF12_ENA_VOTE_GPLL4_BMSK                                                            0x8
+#define HWIO_GCC_RPMH_IPA_PERF12_ENA_VOTE_GPLL4_SHFT                                                            0x3
+#define HWIO_GCC_RPMH_IPA_PERF12_ENA_VOTE_GPLL4_DISABLE_FVAL                                                    0x0
+#define HWIO_GCC_RPMH_IPA_PERF12_ENA_VOTE_GPLL4_ENABLE_FVAL                                                     0x1
+#define HWIO_GCC_RPMH_IPA_PERF12_ENA_VOTE_GPLL2_3_BMSK                                                          0x4
+#define HWIO_GCC_RPMH_IPA_PERF12_ENA_VOTE_GPLL2_3_SHFT                                                          0x2
+#define HWIO_GCC_RPMH_IPA_PERF12_ENA_VOTE_GPLL2_3_DISABLE_FVAL                                                  0x0
+#define HWIO_GCC_RPMH_IPA_PERF12_ENA_VOTE_GPLL2_3_ENABLE_FVAL                                                   0x1
+#define HWIO_GCC_RPMH_IPA_PERF12_ENA_VOTE_GPLL1_BMSK                                                            0x2
+#define HWIO_GCC_RPMH_IPA_PERF12_ENA_VOTE_GPLL1_SHFT                                                            0x1
+#define HWIO_GCC_RPMH_IPA_PERF12_ENA_VOTE_GPLL1_DISABLE_FVAL                                                    0x0
+#define HWIO_GCC_RPMH_IPA_PERF12_ENA_VOTE_GPLL1_ENABLE_FVAL                                                     0x1
+#define HWIO_GCC_RPMH_IPA_PERF12_ENA_VOTE_GPLL0_BMSK                                                            0x1
+#define HWIO_GCC_RPMH_IPA_PERF12_ENA_VOTE_GPLL0_SHFT                                                            0x0
+#define HWIO_GCC_RPMH_IPA_PERF12_ENA_VOTE_GPLL0_DISABLE_FVAL                                                    0x0
+#define HWIO_GCC_RPMH_IPA_PERF12_ENA_VOTE_GPLL0_ENABLE_FVAL                                                     0x1
+
+#define HWIO_GCC_RPMH_IPA_PERF13_ENA_VOTE_ADDR                                                           (GCC_CLK_CTL_REG_REG_BASE      + 0x00083038)
+#define HWIO_GCC_RPMH_IPA_PERF13_ENA_VOTE_PHYS                                                           (GCC_CLK_CTL_REG_REG_BASE_PHYS + 0x00083038)
+#define HWIO_GCC_RPMH_IPA_PERF13_ENA_VOTE_OFFS                                                           (GCC_CLK_CTL_REG_REG_BASE_OFFS + 0x00083038)
+#define HWIO_GCC_RPMH_IPA_PERF13_ENA_VOTE_RMSK                                                                 0x1f
+#define HWIO_GCC_RPMH_IPA_PERF13_ENA_VOTE_ATTR                                                                  0x3
+#define HWIO_GCC_RPMH_IPA_PERF13_ENA_VOTE_IN          \
+        in_dword_masked(HWIO_GCC_RPMH_IPA_PERF13_ENA_VOTE_ADDR, HWIO_GCC_RPMH_IPA_PERF13_ENA_VOTE_RMSK)
+#define HWIO_GCC_RPMH_IPA_PERF13_ENA_VOTE_INM(m)      \
+        in_dword_masked(HWIO_GCC_RPMH_IPA_PERF13_ENA_VOTE_ADDR, m)
+#define HWIO_GCC_RPMH_IPA_PERF13_ENA_VOTE_OUT(v)      \
+        out_dword(HWIO_GCC_RPMH_IPA_PERF13_ENA_VOTE_ADDR,v)
+#define HWIO_GCC_RPMH_IPA_PERF13_ENA_VOTE_OUTM(m,v) \
+        out_dword_masked_ns(HWIO_GCC_RPMH_IPA_PERF13_ENA_VOTE_ADDR,m,v,HWIO_GCC_RPMH_IPA_PERF13_ENA_VOTE_IN)
+#define HWIO_GCC_RPMH_IPA_PERF13_ENA_VOTE_GPLL5_BMSK                                                           0x10
+#define HWIO_GCC_RPMH_IPA_PERF13_ENA_VOTE_GPLL5_SHFT                                                            0x4
+#define HWIO_GCC_RPMH_IPA_PERF13_ENA_VOTE_GPLL5_DISABLE_FVAL                                                    0x0
+#define HWIO_GCC_RPMH_IPA_PERF13_ENA_VOTE_GPLL5_ENABLE_FVAL                                                     0x1
+#define HWIO_GCC_RPMH_IPA_PERF13_ENA_VOTE_GPLL4_BMSK                                                            0x8
+#define HWIO_GCC_RPMH_IPA_PERF13_ENA_VOTE_GPLL4_SHFT                                                            0x3
+#define HWIO_GCC_RPMH_IPA_PERF13_ENA_VOTE_GPLL4_DISABLE_FVAL                                                    0x0
+#define HWIO_GCC_RPMH_IPA_PERF13_ENA_VOTE_GPLL4_ENABLE_FVAL                                                     0x1
+#define HWIO_GCC_RPMH_IPA_PERF13_ENA_VOTE_GPLL2_3_BMSK                                                          0x4
+#define HWIO_GCC_RPMH_IPA_PERF13_ENA_VOTE_GPLL2_3_SHFT                                                          0x2
+#define HWIO_GCC_RPMH_IPA_PERF13_ENA_VOTE_GPLL2_3_DISABLE_FVAL                                                  0x0
+#define HWIO_GCC_RPMH_IPA_PERF13_ENA_VOTE_GPLL2_3_ENABLE_FVAL                                                   0x1
+#define HWIO_GCC_RPMH_IPA_PERF13_ENA_VOTE_GPLL1_BMSK                                                            0x2
+#define HWIO_GCC_RPMH_IPA_PERF13_ENA_VOTE_GPLL1_SHFT                                                            0x1
+#define HWIO_GCC_RPMH_IPA_PERF13_ENA_VOTE_GPLL1_DISABLE_FVAL                                                    0x0
+#define HWIO_GCC_RPMH_IPA_PERF13_ENA_VOTE_GPLL1_ENABLE_FVAL                                                     0x1
+#define HWIO_GCC_RPMH_IPA_PERF13_ENA_VOTE_GPLL0_BMSK                                                            0x1
+#define HWIO_GCC_RPMH_IPA_PERF13_ENA_VOTE_GPLL0_SHFT                                                            0x0
+#define HWIO_GCC_RPMH_IPA_PERF13_ENA_VOTE_GPLL0_DISABLE_FVAL                                                    0x0
+#define HWIO_GCC_RPMH_IPA_PERF13_ENA_VOTE_GPLL0_ENABLE_FVAL                                                     0x1
+
+#define HWIO_GCC_RPMH_IPA_PERF14_ENA_VOTE_ADDR                                                           (GCC_CLK_CTL_REG_REG_BASE      + 0x0008303c)
+#define HWIO_GCC_RPMH_IPA_PERF14_ENA_VOTE_PHYS                                                           (GCC_CLK_CTL_REG_REG_BASE_PHYS + 0x0008303c)
+#define HWIO_GCC_RPMH_IPA_PERF14_ENA_VOTE_OFFS                                                           (GCC_CLK_CTL_REG_REG_BASE_OFFS + 0x0008303c)
+#define HWIO_GCC_RPMH_IPA_PERF14_ENA_VOTE_RMSK                                                                 0x1f
+#define HWIO_GCC_RPMH_IPA_PERF14_ENA_VOTE_ATTR                                                                  0x3
+#define HWIO_GCC_RPMH_IPA_PERF14_ENA_VOTE_IN          \
+        in_dword_masked(HWIO_GCC_RPMH_IPA_PERF14_ENA_VOTE_ADDR, HWIO_GCC_RPMH_IPA_PERF14_ENA_VOTE_RMSK)
+#define HWIO_GCC_RPMH_IPA_PERF14_ENA_VOTE_INM(m)      \
+        in_dword_masked(HWIO_GCC_RPMH_IPA_PERF14_ENA_VOTE_ADDR, m)
+#define HWIO_GCC_RPMH_IPA_PERF14_ENA_VOTE_OUT(v)      \
+        out_dword(HWIO_GCC_RPMH_IPA_PERF14_ENA_VOTE_ADDR,v)
+#define HWIO_GCC_RPMH_IPA_PERF14_ENA_VOTE_OUTM(m,v) \
+        out_dword_masked_ns(HWIO_GCC_RPMH_IPA_PERF14_ENA_VOTE_ADDR,m,v,HWIO_GCC_RPMH_IPA_PERF14_ENA_VOTE_IN)
+#define HWIO_GCC_RPMH_IPA_PERF14_ENA_VOTE_GPLL5_BMSK                                                           0x10
+#define HWIO_GCC_RPMH_IPA_PERF14_ENA_VOTE_GPLL5_SHFT                                                            0x4
+#define HWIO_GCC_RPMH_IPA_PERF14_ENA_VOTE_GPLL5_DISABLE_FVAL                                                    0x0
+#define HWIO_GCC_RPMH_IPA_PERF14_ENA_VOTE_GPLL5_ENABLE_FVAL                                                     0x1
+#define HWIO_GCC_RPMH_IPA_PERF14_ENA_VOTE_GPLL4_BMSK                                                            0x8
+#define HWIO_GCC_RPMH_IPA_PERF14_ENA_VOTE_GPLL4_SHFT                                                            0x3
+#define HWIO_GCC_RPMH_IPA_PERF14_ENA_VOTE_GPLL4_DISABLE_FVAL                                                    0x0
+#define HWIO_GCC_RPMH_IPA_PERF14_ENA_VOTE_GPLL4_ENABLE_FVAL                                                     0x1
+#define HWIO_GCC_RPMH_IPA_PERF14_ENA_VOTE_GPLL2_3_BMSK                                                          0x4
+#define HWIO_GCC_RPMH_IPA_PERF14_ENA_VOTE_GPLL2_3_SHFT                                                          0x2
+#define HWIO_GCC_RPMH_IPA_PERF14_ENA_VOTE_GPLL2_3_DISABLE_FVAL                                                  0x0
+#define HWIO_GCC_RPMH_IPA_PERF14_ENA_VOTE_GPLL2_3_ENABLE_FVAL                                                   0x1
+#define HWIO_GCC_RPMH_IPA_PERF14_ENA_VOTE_GPLL1_BMSK                                                            0x2
+#define HWIO_GCC_RPMH_IPA_PERF14_ENA_VOTE_GPLL1_SHFT                                                            0x1
+#define HWIO_GCC_RPMH_IPA_PERF14_ENA_VOTE_GPLL1_DISABLE_FVAL                                                    0x0
+#define HWIO_GCC_RPMH_IPA_PERF14_ENA_VOTE_GPLL1_ENABLE_FVAL                                                     0x1
+#define HWIO_GCC_RPMH_IPA_PERF14_ENA_VOTE_GPLL0_BMSK                                                            0x1
+#define HWIO_GCC_RPMH_IPA_PERF14_ENA_VOTE_GPLL0_SHFT                                                            0x0
+#define HWIO_GCC_RPMH_IPA_PERF14_ENA_VOTE_GPLL0_DISABLE_FVAL                                                    0x0
+#define HWIO_GCC_RPMH_IPA_PERF14_ENA_VOTE_GPLL0_ENABLE_FVAL                                                     0x1
+
+#define HWIO_GCC_RPMH_IPA_PERF15_ENA_VOTE_ADDR                                                           (GCC_CLK_CTL_REG_REG_BASE      + 0x00083040)
+#define HWIO_GCC_RPMH_IPA_PERF15_ENA_VOTE_PHYS                                                           (GCC_CLK_CTL_REG_REG_BASE_PHYS + 0x00083040)
+#define HWIO_GCC_RPMH_IPA_PERF15_ENA_VOTE_OFFS                                                           (GCC_CLK_CTL_REG_REG_BASE_OFFS + 0x00083040)
+#define HWIO_GCC_RPMH_IPA_PERF15_ENA_VOTE_RMSK                                                                 0x1f
+#define HWIO_GCC_RPMH_IPA_PERF15_ENA_VOTE_ATTR                                                                  0x3
+#define HWIO_GCC_RPMH_IPA_PERF15_ENA_VOTE_IN          \
+        in_dword_masked(HWIO_GCC_RPMH_IPA_PERF15_ENA_VOTE_ADDR, HWIO_GCC_RPMH_IPA_PERF15_ENA_VOTE_RMSK)
+#define HWIO_GCC_RPMH_IPA_PERF15_ENA_VOTE_INM(m)      \
+        in_dword_masked(HWIO_GCC_RPMH_IPA_PERF15_ENA_VOTE_ADDR, m)
+#define HWIO_GCC_RPMH_IPA_PERF15_ENA_VOTE_OUT(v)      \
+        out_dword(HWIO_GCC_RPMH_IPA_PERF15_ENA_VOTE_ADDR,v)
+#define HWIO_GCC_RPMH_IPA_PERF15_ENA_VOTE_OUTM(m,v) \
+        out_dword_masked_ns(HWIO_GCC_RPMH_IPA_PERF15_ENA_VOTE_ADDR,m,v,HWIO_GCC_RPMH_IPA_PERF15_ENA_VOTE_IN)
+#define HWIO_GCC_RPMH_IPA_PERF15_ENA_VOTE_GPLL5_BMSK                                                           0x10
+#define HWIO_GCC_RPMH_IPA_PERF15_ENA_VOTE_GPLL5_SHFT                                                            0x4
+#define HWIO_GCC_RPMH_IPA_PERF15_ENA_VOTE_GPLL5_DISABLE_FVAL                                                    0x0
+#define HWIO_GCC_RPMH_IPA_PERF15_ENA_VOTE_GPLL5_ENABLE_FVAL                                                     0x1
+#define HWIO_GCC_RPMH_IPA_PERF15_ENA_VOTE_GPLL4_BMSK                                                            0x8
+#define HWIO_GCC_RPMH_IPA_PERF15_ENA_VOTE_GPLL4_SHFT                                                            0x3
+#define HWIO_GCC_RPMH_IPA_PERF15_ENA_VOTE_GPLL4_DISABLE_FVAL                                                    0x0
+#define HWIO_GCC_RPMH_IPA_PERF15_ENA_VOTE_GPLL4_ENABLE_FVAL                                                     0x1
+#define HWIO_GCC_RPMH_IPA_PERF15_ENA_VOTE_GPLL2_3_BMSK                                                          0x4
+#define HWIO_GCC_RPMH_IPA_PERF15_ENA_VOTE_GPLL2_3_SHFT                                                          0x2
+#define HWIO_GCC_RPMH_IPA_PERF15_ENA_VOTE_GPLL2_3_DISABLE_FVAL                                                  0x0
+#define HWIO_GCC_RPMH_IPA_PERF15_ENA_VOTE_GPLL2_3_ENABLE_FVAL                                                   0x1
+#define HWIO_GCC_RPMH_IPA_PERF15_ENA_VOTE_GPLL1_BMSK                                                            0x2
+#define HWIO_GCC_RPMH_IPA_PERF15_ENA_VOTE_GPLL1_SHFT                                                            0x1
+#define HWIO_GCC_RPMH_IPA_PERF15_ENA_VOTE_GPLL1_DISABLE_FVAL                                                    0x0
+#define HWIO_GCC_RPMH_IPA_PERF15_ENA_VOTE_GPLL1_ENABLE_FVAL                                                     0x1
+#define HWIO_GCC_RPMH_IPA_PERF15_ENA_VOTE_GPLL0_BMSK                                                            0x1
+#define HWIO_GCC_RPMH_IPA_PERF15_ENA_VOTE_GPLL0_SHFT                                                            0x0
+#define HWIO_GCC_RPMH_IPA_PERF15_ENA_VOTE_GPLL0_DISABLE_FVAL                                                    0x0
+#define HWIO_GCC_RPMH_IPA_PERF15_ENA_VOTE_GPLL0_ENABLE_FVAL                                                     0x1
+
+#define HWIO_GCC_RPMH_QPIC_PERF0_ENA_VOTE_ADDR                                                           (GCC_CLK_CTL_REG_REG_BASE      + 0x0008b004)
+#define HWIO_GCC_RPMH_QPIC_PERF0_ENA_VOTE_PHYS                                                           (GCC_CLK_CTL_REG_REG_BASE_PHYS + 0x0008b004)
+#define HWIO_GCC_RPMH_QPIC_PERF0_ENA_VOTE_OFFS                                                           (GCC_CLK_CTL_REG_REG_BASE_OFFS + 0x0008b004)
+#define HWIO_GCC_RPMH_QPIC_PERF0_ENA_VOTE_RMSK                                                                 0x1f
+#define HWIO_GCC_RPMH_QPIC_PERF0_ENA_VOTE_ATTR                                                                  0x3
+#define HWIO_GCC_RPMH_QPIC_PERF0_ENA_VOTE_IN          \
+        in_dword_masked(HWIO_GCC_RPMH_QPIC_PERF0_ENA_VOTE_ADDR, HWIO_GCC_RPMH_QPIC_PERF0_ENA_VOTE_RMSK)
+#define HWIO_GCC_RPMH_QPIC_PERF0_ENA_VOTE_INM(m)      \
+        in_dword_masked(HWIO_GCC_RPMH_QPIC_PERF0_ENA_VOTE_ADDR, m)
+#define HWIO_GCC_RPMH_QPIC_PERF0_ENA_VOTE_OUT(v)      \
+        out_dword(HWIO_GCC_RPMH_QPIC_PERF0_ENA_VOTE_ADDR,v)
+#define HWIO_GCC_RPMH_QPIC_PERF0_ENA_VOTE_OUTM(m,v) \
+        out_dword_masked_ns(HWIO_GCC_RPMH_QPIC_PERF0_ENA_VOTE_ADDR,m,v,HWIO_GCC_RPMH_QPIC_PERF0_ENA_VOTE_IN)
+#define HWIO_GCC_RPMH_QPIC_PERF0_ENA_VOTE_GPLL5_BMSK                                                           0x10
+#define HWIO_GCC_RPMH_QPIC_PERF0_ENA_VOTE_GPLL5_SHFT                                                            0x4
+#define HWIO_GCC_RPMH_QPIC_PERF0_ENA_VOTE_GPLL5_DISABLE_FVAL                                                    0x0
+#define HWIO_GCC_RPMH_QPIC_PERF0_ENA_VOTE_GPLL5_ENABLE_FVAL                                                     0x1
+#define HWIO_GCC_RPMH_QPIC_PERF0_ENA_VOTE_GPLL4_BMSK                                                            0x8
+#define HWIO_GCC_RPMH_QPIC_PERF0_ENA_VOTE_GPLL4_SHFT                                                            0x3
+#define HWIO_GCC_RPMH_QPIC_PERF0_ENA_VOTE_GPLL4_DISABLE_FVAL                                                    0x0
+#define HWIO_GCC_RPMH_QPIC_PERF0_ENA_VOTE_GPLL4_ENABLE_FVAL                                                     0x1
+#define HWIO_GCC_RPMH_QPIC_PERF0_ENA_VOTE_GPLL2_3_BMSK                                                          0x4
+#define HWIO_GCC_RPMH_QPIC_PERF0_ENA_VOTE_GPLL2_3_SHFT                                                          0x2
+#define HWIO_GCC_RPMH_QPIC_PERF0_ENA_VOTE_GPLL2_3_DISABLE_FVAL                                                  0x0
+#define HWIO_GCC_RPMH_QPIC_PERF0_ENA_VOTE_GPLL2_3_ENABLE_FVAL                                                   0x1
+#define HWIO_GCC_RPMH_QPIC_PERF0_ENA_VOTE_GPLL1_BMSK                                                            0x2
+#define HWIO_GCC_RPMH_QPIC_PERF0_ENA_VOTE_GPLL1_SHFT                                                            0x1
+#define HWIO_GCC_RPMH_QPIC_PERF0_ENA_VOTE_GPLL1_DISABLE_FVAL                                                    0x0
+#define HWIO_GCC_RPMH_QPIC_PERF0_ENA_VOTE_GPLL1_ENABLE_FVAL                                                     0x1
+#define HWIO_GCC_RPMH_QPIC_PERF0_ENA_VOTE_GPLL0_BMSK                                                            0x1
+#define HWIO_GCC_RPMH_QPIC_PERF0_ENA_VOTE_GPLL0_SHFT                                                            0x0
+#define HWIO_GCC_RPMH_QPIC_PERF0_ENA_VOTE_GPLL0_DISABLE_FVAL                                                    0x0
+#define HWIO_GCC_RPMH_QPIC_PERF0_ENA_VOTE_GPLL0_ENABLE_FVAL                                                     0x1
+
+#define HWIO_GCC_RPMH_QPIC_PERF1_ENA_VOTE_ADDR                                                           (GCC_CLK_CTL_REG_REG_BASE      + 0x0008b008)
+#define HWIO_GCC_RPMH_QPIC_PERF1_ENA_VOTE_PHYS                                                           (GCC_CLK_CTL_REG_REG_BASE_PHYS + 0x0008b008)
+#define HWIO_GCC_RPMH_QPIC_PERF1_ENA_VOTE_OFFS                                                           (GCC_CLK_CTL_REG_REG_BASE_OFFS + 0x0008b008)
+#define HWIO_GCC_RPMH_QPIC_PERF1_ENA_VOTE_RMSK                                                                 0x1f
+#define HWIO_GCC_RPMH_QPIC_PERF1_ENA_VOTE_ATTR                                                                  0x3
+#define HWIO_GCC_RPMH_QPIC_PERF1_ENA_VOTE_IN          \
+        in_dword_masked(HWIO_GCC_RPMH_QPIC_PERF1_ENA_VOTE_ADDR, HWIO_GCC_RPMH_QPIC_PERF1_ENA_VOTE_RMSK)
+#define HWIO_GCC_RPMH_QPIC_PERF1_ENA_VOTE_INM(m)      \
+        in_dword_masked(HWIO_GCC_RPMH_QPIC_PERF1_ENA_VOTE_ADDR, m)
+#define HWIO_GCC_RPMH_QPIC_PERF1_ENA_VOTE_OUT(v)      \
+        out_dword(HWIO_GCC_RPMH_QPIC_PERF1_ENA_VOTE_ADDR,v)
+#define HWIO_GCC_RPMH_QPIC_PERF1_ENA_VOTE_OUTM(m,v) \
+        out_dword_masked_ns(HWIO_GCC_RPMH_QPIC_PERF1_ENA_VOTE_ADDR,m,v,HWIO_GCC_RPMH_QPIC_PERF1_ENA_VOTE_IN)
+#define HWIO_GCC_RPMH_QPIC_PERF1_ENA_VOTE_GPLL5_BMSK                                                           0x10
+#define HWIO_GCC_RPMH_QPIC_PERF1_ENA_VOTE_GPLL5_SHFT                                                            0x4
+#define HWIO_GCC_RPMH_QPIC_PERF1_ENA_VOTE_GPLL5_DISABLE_FVAL                                                    0x0
+#define HWIO_GCC_RPMH_QPIC_PERF1_ENA_VOTE_GPLL5_ENABLE_FVAL                                                     0x1
+#define HWIO_GCC_RPMH_QPIC_PERF1_ENA_VOTE_GPLL4_BMSK                                                            0x8
+#define HWIO_GCC_RPMH_QPIC_PERF1_ENA_VOTE_GPLL4_SHFT                                                            0x3
+#define HWIO_GCC_RPMH_QPIC_PERF1_ENA_VOTE_GPLL4_DISABLE_FVAL                                                    0x0
+#define HWIO_GCC_RPMH_QPIC_PERF1_ENA_VOTE_GPLL4_ENABLE_FVAL                                                     0x1
+#define HWIO_GCC_RPMH_QPIC_PERF1_ENA_VOTE_GPLL2_3_BMSK                                                          0x4
+#define HWIO_GCC_RPMH_QPIC_PERF1_ENA_VOTE_GPLL2_3_SHFT                                                          0x2
+#define HWIO_GCC_RPMH_QPIC_PERF1_ENA_VOTE_GPLL2_3_DISABLE_FVAL                                                  0x0
+#define HWIO_GCC_RPMH_QPIC_PERF1_ENA_VOTE_GPLL2_3_ENABLE_FVAL                                                   0x1
+#define HWIO_GCC_RPMH_QPIC_PERF1_ENA_VOTE_GPLL1_BMSK                                                            0x2
+#define HWIO_GCC_RPMH_QPIC_PERF1_ENA_VOTE_GPLL1_SHFT                                                            0x1
+#define HWIO_GCC_RPMH_QPIC_PERF1_ENA_VOTE_GPLL1_DISABLE_FVAL                                                    0x0
+#define HWIO_GCC_RPMH_QPIC_PERF1_ENA_VOTE_GPLL1_ENABLE_FVAL                                                     0x1
+#define HWIO_GCC_RPMH_QPIC_PERF1_ENA_VOTE_GPLL0_BMSK                                                            0x1
+#define HWIO_GCC_RPMH_QPIC_PERF1_ENA_VOTE_GPLL0_SHFT                                                            0x0
+#define HWIO_GCC_RPMH_QPIC_PERF1_ENA_VOTE_GPLL0_DISABLE_FVAL                                                    0x0
+#define HWIO_GCC_RPMH_QPIC_PERF1_ENA_VOTE_GPLL0_ENABLE_FVAL                                                     0x1
+
+#define HWIO_GCC_RPMH_QPIC_PERF2_ENA_VOTE_ADDR                                                           (GCC_CLK_CTL_REG_REG_BASE      + 0x0008b00c)
+#define HWIO_GCC_RPMH_QPIC_PERF2_ENA_VOTE_PHYS                                                           (GCC_CLK_CTL_REG_REG_BASE_PHYS + 0x0008b00c)
+#define HWIO_GCC_RPMH_QPIC_PERF2_ENA_VOTE_OFFS                                                           (GCC_CLK_CTL_REG_REG_BASE_OFFS + 0x0008b00c)
+#define HWIO_GCC_RPMH_QPIC_PERF2_ENA_VOTE_RMSK                                                                 0x1f
+#define HWIO_GCC_RPMH_QPIC_PERF2_ENA_VOTE_ATTR                                                                  0x3
+#define HWIO_GCC_RPMH_QPIC_PERF2_ENA_VOTE_IN          \
+        in_dword_masked(HWIO_GCC_RPMH_QPIC_PERF2_ENA_VOTE_ADDR, HWIO_GCC_RPMH_QPIC_PERF2_ENA_VOTE_RMSK)
+#define HWIO_GCC_RPMH_QPIC_PERF2_ENA_VOTE_INM(m)      \
+        in_dword_masked(HWIO_GCC_RPMH_QPIC_PERF2_ENA_VOTE_ADDR, m)
+#define HWIO_GCC_RPMH_QPIC_PERF2_ENA_VOTE_OUT(v)      \
+        out_dword(HWIO_GCC_RPMH_QPIC_PERF2_ENA_VOTE_ADDR,v)
+#define HWIO_GCC_RPMH_QPIC_PERF2_ENA_VOTE_OUTM(m,v) \
+        out_dword_masked_ns(HWIO_GCC_RPMH_QPIC_PERF2_ENA_VOTE_ADDR,m,v,HWIO_GCC_RPMH_QPIC_PERF2_ENA_VOTE_IN)
+#define HWIO_GCC_RPMH_QPIC_PERF2_ENA_VOTE_GPLL5_BMSK                                                           0x10
+#define HWIO_GCC_RPMH_QPIC_PERF2_ENA_VOTE_GPLL5_SHFT                                                            0x4
+#define HWIO_GCC_RPMH_QPIC_PERF2_ENA_VOTE_GPLL5_DISABLE_FVAL                                                    0x0
+#define HWIO_GCC_RPMH_QPIC_PERF2_ENA_VOTE_GPLL5_ENABLE_FVAL                                                     0x1
+#define HWIO_GCC_RPMH_QPIC_PERF2_ENA_VOTE_GPLL4_BMSK                                                            0x8
+#define HWIO_GCC_RPMH_QPIC_PERF2_ENA_VOTE_GPLL4_SHFT                                                            0x3
+#define HWIO_GCC_RPMH_QPIC_PERF2_ENA_VOTE_GPLL4_DISABLE_FVAL                                                    0x0
+#define HWIO_GCC_RPMH_QPIC_PERF2_ENA_VOTE_GPLL4_ENABLE_FVAL                                                     0x1
+#define HWIO_GCC_RPMH_QPIC_PERF2_ENA_VOTE_GPLL2_3_BMSK                                                          0x4
+#define HWIO_GCC_RPMH_QPIC_PERF2_ENA_VOTE_GPLL2_3_SHFT                                                          0x2
+#define HWIO_GCC_RPMH_QPIC_PERF2_ENA_VOTE_GPLL2_3_DISABLE_FVAL                                                  0x0
+#define HWIO_GCC_RPMH_QPIC_PERF2_ENA_VOTE_GPLL2_3_ENABLE_FVAL                                                   0x1
+#define HWIO_GCC_RPMH_QPIC_PERF2_ENA_VOTE_GPLL1_BMSK                                                            0x2
+#define HWIO_GCC_RPMH_QPIC_PERF2_ENA_VOTE_GPLL1_SHFT                                                            0x1
+#define HWIO_GCC_RPMH_QPIC_PERF2_ENA_VOTE_GPLL1_DISABLE_FVAL                                                    0x0
+#define HWIO_GCC_RPMH_QPIC_PERF2_ENA_VOTE_GPLL1_ENABLE_FVAL                                                     0x1
+#define HWIO_GCC_RPMH_QPIC_PERF2_ENA_VOTE_GPLL0_BMSK                                                            0x1
+#define HWIO_GCC_RPMH_QPIC_PERF2_ENA_VOTE_GPLL0_SHFT                                                            0x0
+#define HWIO_GCC_RPMH_QPIC_PERF2_ENA_VOTE_GPLL0_DISABLE_FVAL                                                    0x0
+#define HWIO_GCC_RPMH_QPIC_PERF2_ENA_VOTE_GPLL0_ENABLE_FVAL                                                     0x1
+
+#define HWIO_GCC_RPMH_QPIC_PERF3_ENA_VOTE_ADDR                                                           (GCC_CLK_CTL_REG_REG_BASE      + 0x0008b010)
+#define HWIO_GCC_RPMH_QPIC_PERF3_ENA_VOTE_PHYS                                                           (GCC_CLK_CTL_REG_REG_BASE_PHYS + 0x0008b010)
+#define HWIO_GCC_RPMH_QPIC_PERF3_ENA_VOTE_OFFS                                                           (GCC_CLK_CTL_REG_REG_BASE_OFFS + 0x0008b010)
+#define HWIO_GCC_RPMH_QPIC_PERF3_ENA_VOTE_RMSK                                                                 0x1f
+#define HWIO_GCC_RPMH_QPIC_PERF3_ENA_VOTE_ATTR                                                                  0x3
+#define HWIO_GCC_RPMH_QPIC_PERF3_ENA_VOTE_IN          \
+        in_dword_masked(HWIO_GCC_RPMH_QPIC_PERF3_ENA_VOTE_ADDR, HWIO_GCC_RPMH_QPIC_PERF3_ENA_VOTE_RMSK)
+#define HWIO_GCC_RPMH_QPIC_PERF3_ENA_VOTE_INM(m)      \
+        in_dword_masked(HWIO_GCC_RPMH_QPIC_PERF3_ENA_VOTE_ADDR, m)
+#define HWIO_GCC_RPMH_QPIC_PERF3_ENA_VOTE_OUT(v)      \
+        out_dword(HWIO_GCC_RPMH_QPIC_PERF3_ENA_VOTE_ADDR,v)
+#define HWIO_GCC_RPMH_QPIC_PERF3_ENA_VOTE_OUTM(m,v) \
+        out_dword_masked_ns(HWIO_GCC_RPMH_QPIC_PERF3_ENA_VOTE_ADDR,m,v,HWIO_GCC_RPMH_QPIC_PERF3_ENA_VOTE_IN)
+#define HWIO_GCC_RPMH_QPIC_PERF3_ENA_VOTE_GPLL5_BMSK                                                           0x10
+#define HWIO_GCC_RPMH_QPIC_PERF3_ENA_VOTE_GPLL5_SHFT                                                            0x4
+#define HWIO_GCC_RPMH_QPIC_PERF3_ENA_VOTE_GPLL5_DISABLE_FVAL                                                    0x0
+#define HWIO_GCC_RPMH_QPIC_PERF3_ENA_VOTE_GPLL5_ENABLE_FVAL                                                     0x1
+#define HWIO_GCC_RPMH_QPIC_PERF3_ENA_VOTE_GPLL4_BMSK                                                            0x8
+#define HWIO_GCC_RPMH_QPIC_PERF3_ENA_VOTE_GPLL4_SHFT                                                            0x3
+#define HWIO_GCC_RPMH_QPIC_PERF3_ENA_VOTE_GPLL4_DISABLE_FVAL                                                    0x0
+#define HWIO_GCC_RPMH_QPIC_PERF3_ENA_VOTE_GPLL4_ENABLE_FVAL                                                     0x1
+#define HWIO_GCC_RPMH_QPIC_PERF3_ENA_VOTE_GPLL2_3_BMSK                                                          0x4
+#define HWIO_GCC_RPMH_QPIC_PERF3_ENA_VOTE_GPLL2_3_SHFT                                                          0x2
+#define HWIO_GCC_RPMH_QPIC_PERF3_ENA_VOTE_GPLL2_3_DISABLE_FVAL                                                  0x0
+#define HWIO_GCC_RPMH_QPIC_PERF3_ENA_VOTE_GPLL2_3_ENABLE_FVAL                                                   0x1
+#define HWIO_GCC_RPMH_QPIC_PERF3_ENA_VOTE_GPLL1_BMSK                                                            0x2
+#define HWIO_GCC_RPMH_QPIC_PERF3_ENA_VOTE_GPLL1_SHFT                                                            0x1
+#define HWIO_GCC_RPMH_QPIC_PERF3_ENA_VOTE_GPLL1_DISABLE_FVAL                                                    0x0
+#define HWIO_GCC_RPMH_QPIC_PERF3_ENA_VOTE_GPLL1_ENABLE_FVAL                                                     0x1
+#define HWIO_GCC_RPMH_QPIC_PERF3_ENA_VOTE_GPLL0_BMSK                                                            0x1
+#define HWIO_GCC_RPMH_QPIC_PERF3_ENA_VOTE_GPLL0_SHFT                                                            0x0
+#define HWIO_GCC_RPMH_QPIC_PERF3_ENA_VOTE_GPLL0_DISABLE_FVAL                                                    0x0
+#define HWIO_GCC_RPMH_QPIC_PERF3_ENA_VOTE_GPLL0_ENABLE_FVAL                                                     0x1
+
+#define HWIO_GCC_RPMH_QPIC_PERF4_ENA_VOTE_ADDR                                                           (GCC_CLK_CTL_REG_REG_BASE      + 0x0008b014)
+#define HWIO_GCC_RPMH_QPIC_PERF4_ENA_VOTE_PHYS                                                           (GCC_CLK_CTL_REG_REG_BASE_PHYS + 0x0008b014)
+#define HWIO_GCC_RPMH_QPIC_PERF4_ENA_VOTE_OFFS                                                           (GCC_CLK_CTL_REG_REG_BASE_OFFS + 0x0008b014)
+#define HWIO_GCC_RPMH_QPIC_PERF4_ENA_VOTE_RMSK                                                                 0x1f
+#define HWIO_GCC_RPMH_QPIC_PERF4_ENA_VOTE_ATTR                                                                  0x3
+#define HWIO_GCC_RPMH_QPIC_PERF4_ENA_VOTE_IN          \
+        in_dword_masked(HWIO_GCC_RPMH_QPIC_PERF4_ENA_VOTE_ADDR, HWIO_GCC_RPMH_QPIC_PERF4_ENA_VOTE_RMSK)
+#define HWIO_GCC_RPMH_QPIC_PERF4_ENA_VOTE_INM(m)      \
+        in_dword_masked(HWIO_GCC_RPMH_QPIC_PERF4_ENA_VOTE_ADDR, m)
+#define HWIO_GCC_RPMH_QPIC_PERF4_ENA_VOTE_OUT(v)      \
+        out_dword(HWIO_GCC_RPMH_QPIC_PERF4_ENA_VOTE_ADDR,v)
+#define HWIO_GCC_RPMH_QPIC_PERF4_ENA_VOTE_OUTM(m,v) \
+        out_dword_masked_ns(HWIO_GCC_RPMH_QPIC_PERF4_ENA_VOTE_ADDR,m,v,HWIO_GCC_RPMH_QPIC_PERF4_ENA_VOTE_IN)
+#define HWIO_GCC_RPMH_QPIC_PERF4_ENA_VOTE_GPLL5_BMSK                                                           0x10
+#define HWIO_GCC_RPMH_QPIC_PERF4_ENA_VOTE_GPLL5_SHFT                                                            0x4
+#define HWIO_GCC_RPMH_QPIC_PERF4_ENA_VOTE_GPLL5_DISABLE_FVAL                                                    0x0
+#define HWIO_GCC_RPMH_QPIC_PERF4_ENA_VOTE_GPLL5_ENABLE_FVAL                                                     0x1
+#define HWIO_GCC_RPMH_QPIC_PERF4_ENA_VOTE_GPLL4_BMSK                                                            0x8
+#define HWIO_GCC_RPMH_QPIC_PERF4_ENA_VOTE_GPLL4_SHFT                                                            0x3
+#define HWIO_GCC_RPMH_QPIC_PERF4_ENA_VOTE_GPLL4_DISABLE_FVAL                                                    0x0
+#define HWIO_GCC_RPMH_QPIC_PERF4_ENA_VOTE_GPLL4_ENABLE_FVAL                                                     0x1
+#define HWIO_GCC_RPMH_QPIC_PERF4_ENA_VOTE_GPLL2_3_BMSK                                                          0x4
+#define HWIO_GCC_RPMH_QPIC_PERF4_ENA_VOTE_GPLL2_3_SHFT                                                          0x2
+#define HWIO_GCC_RPMH_QPIC_PERF4_ENA_VOTE_GPLL2_3_DISABLE_FVAL                                                  0x0
+#define HWIO_GCC_RPMH_QPIC_PERF4_ENA_VOTE_GPLL2_3_ENABLE_FVAL                                                   0x1
+#define HWIO_GCC_RPMH_QPIC_PERF4_ENA_VOTE_GPLL1_BMSK                                                            0x2
+#define HWIO_GCC_RPMH_QPIC_PERF4_ENA_VOTE_GPLL1_SHFT                                                            0x1
+#define HWIO_GCC_RPMH_QPIC_PERF4_ENA_VOTE_GPLL1_DISABLE_FVAL                                                    0x0
+#define HWIO_GCC_RPMH_QPIC_PERF4_ENA_VOTE_GPLL1_ENABLE_FVAL                                                     0x1
+#define HWIO_GCC_RPMH_QPIC_PERF4_ENA_VOTE_GPLL0_BMSK                                                            0x1
+#define HWIO_GCC_RPMH_QPIC_PERF4_ENA_VOTE_GPLL0_SHFT                                                            0x0
+#define HWIO_GCC_RPMH_QPIC_PERF4_ENA_VOTE_GPLL0_DISABLE_FVAL                                                    0x0
+#define HWIO_GCC_RPMH_QPIC_PERF4_ENA_VOTE_GPLL0_ENABLE_FVAL                                                     0x1
+
+#define HWIO_GCC_RPMH_QPIC_PERF5_ENA_VOTE_ADDR                                                           (GCC_CLK_CTL_REG_REG_BASE      + 0x0008b018)
+#define HWIO_GCC_RPMH_QPIC_PERF5_ENA_VOTE_PHYS                                                           (GCC_CLK_CTL_REG_REG_BASE_PHYS + 0x0008b018)
+#define HWIO_GCC_RPMH_QPIC_PERF5_ENA_VOTE_OFFS                                                           (GCC_CLK_CTL_REG_REG_BASE_OFFS + 0x0008b018)
+#define HWIO_GCC_RPMH_QPIC_PERF5_ENA_VOTE_RMSK                                                                 0x1f
+#define HWIO_GCC_RPMH_QPIC_PERF5_ENA_VOTE_ATTR                                                                  0x3
+#define HWIO_GCC_RPMH_QPIC_PERF5_ENA_VOTE_IN          \
+        in_dword_masked(HWIO_GCC_RPMH_QPIC_PERF5_ENA_VOTE_ADDR, HWIO_GCC_RPMH_QPIC_PERF5_ENA_VOTE_RMSK)
+#define HWIO_GCC_RPMH_QPIC_PERF5_ENA_VOTE_INM(m)      \
+        in_dword_masked(HWIO_GCC_RPMH_QPIC_PERF5_ENA_VOTE_ADDR, m)
+#define HWIO_GCC_RPMH_QPIC_PERF5_ENA_VOTE_OUT(v)      \
+        out_dword(HWIO_GCC_RPMH_QPIC_PERF5_ENA_VOTE_ADDR,v)
+#define HWIO_GCC_RPMH_QPIC_PERF5_ENA_VOTE_OUTM(m,v) \
+        out_dword_masked_ns(HWIO_GCC_RPMH_QPIC_PERF5_ENA_VOTE_ADDR,m,v,HWIO_GCC_RPMH_QPIC_PERF5_ENA_VOTE_IN)
+#define HWIO_GCC_RPMH_QPIC_PERF5_ENA_VOTE_GPLL5_BMSK                                                           0x10
+#define HWIO_GCC_RPMH_QPIC_PERF5_ENA_VOTE_GPLL5_SHFT                                                            0x4
+#define HWIO_GCC_RPMH_QPIC_PERF5_ENA_VOTE_GPLL5_DISABLE_FVAL                                                    0x0
+#define HWIO_GCC_RPMH_QPIC_PERF5_ENA_VOTE_GPLL5_ENABLE_FVAL                                                     0x1
+#define HWIO_GCC_RPMH_QPIC_PERF5_ENA_VOTE_GPLL4_BMSK                                                            0x8
+#define HWIO_GCC_RPMH_QPIC_PERF5_ENA_VOTE_GPLL4_SHFT                                                            0x3
+#define HWIO_GCC_RPMH_QPIC_PERF5_ENA_VOTE_GPLL4_DISABLE_FVAL                                                    0x0
+#define HWIO_GCC_RPMH_QPIC_PERF5_ENA_VOTE_GPLL4_ENABLE_FVAL                                                     0x1
+#define HWIO_GCC_RPMH_QPIC_PERF5_ENA_VOTE_GPLL2_3_BMSK                                                          0x4
+#define HWIO_GCC_RPMH_QPIC_PERF5_ENA_VOTE_GPLL2_3_SHFT                                                          0x2
+#define HWIO_GCC_RPMH_QPIC_PERF5_ENA_VOTE_GPLL2_3_DISABLE_FVAL                                                  0x0
+#define HWIO_GCC_RPMH_QPIC_PERF5_ENA_VOTE_GPLL2_3_ENABLE_FVAL                                                   0x1
+#define HWIO_GCC_RPMH_QPIC_PERF5_ENA_VOTE_GPLL1_BMSK                                                            0x2
+#define HWIO_GCC_RPMH_QPIC_PERF5_ENA_VOTE_GPLL1_SHFT                                                            0x1
+#define HWIO_GCC_RPMH_QPIC_PERF5_ENA_VOTE_GPLL1_DISABLE_FVAL                                                    0x0
+#define HWIO_GCC_RPMH_QPIC_PERF5_ENA_VOTE_GPLL1_ENABLE_FVAL                                                     0x1
+#define HWIO_GCC_RPMH_QPIC_PERF5_ENA_VOTE_GPLL0_BMSK                                                            0x1
+#define HWIO_GCC_RPMH_QPIC_PERF5_ENA_VOTE_GPLL0_SHFT                                                            0x0
+#define HWIO_GCC_RPMH_QPIC_PERF5_ENA_VOTE_GPLL0_DISABLE_FVAL                                                    0x0
+#define HWIO_GCC_RPMH_QPIC_PERF5_ENA_VOTE_GPLL0_ENABLE_FVAL                                                     0x1
+
+#define HWIO_GCC_RPMH_QPIC_PERF6_ENA_VOTE_ADDR                                                           (GCC_CLK_CTL_REG_REG_BASE      + 0x0008b01c)
+#define HWIO_GCC_RPMH_QPIC_PERF6_ENA_VOTE_PHYS                                                           (GCC_CLK_CTL_REG_REG_BASE_PHYS + 0x0008b01c)
+#define HWIO_GCC_RPMH_QPIC_PERF6_ENA_VOTE_OFFS                                                           (GCC_CLK_CTL_REG_REG_BASE_OFFS + 0x0008b01c)
+#define HWIO_GCC_RPMH_QPIC_PERF6_ENA_VOTE_RMSK                                                                 0x1f
+#define HWIO_GCC_RPMH_QPIC_PERF6_ENA_VOTE_ATTR                                                                  0x3
+#define HWIO_GCC_RPMH_QPIC_PERF6_ENA_VOTE_IN          \
+        in_dword_masked(HWIO_GCC_RPMH_QPIC_PERF6_ENA_VOTE_ADDR, HWIO_GCC_RPMH_QPIC_PERF6_ENA_VOTE_RMSK)
+#define HWIO_GCC_RPMH_QPIC_PERF6_ENA_VOTE_INM(m)      \
+        in_dword_masked(HWIO_GCC_RPMH_QPIC_PERF6_ENA_VOTE_ADDR, m)
+#define HWIO_GCC_RPMH_QPIC_PERF6_ENA_VOTE_OUT(v)      \
+        out_dword(HWIO_GCC_RPMH_QPIC_PERF6_ENA_VOTE_ADDR,v)
+#define HWIO_GCC_RPMH_QPIC_PERF6_ENA_VOTE_OUTM(m,v) \
+        out_dword_masked_ns(HWIO_GCC_RPMH_QPIC_PERF6_ENA_VOTE_ADDR,m,v,HWIO_GCC_RPMH_QPIC_PERF6_ENA_VOTE_IN)
+#define HWIO_GCC_RPMH_QPIC_PERF6_ENA_VOTE_GPLL5_BMSK                                                           0x10
+#define HWIO_GCC_RPMH_QPIC_PERF6_ENA_VOTE_GPLL5_SHFT                                                            0x4
+#define HWIO_GCC_RPMH_QPIC_PERF6_ENA_VOTE_GPLL5_DISABLE_FVAL                                                    0x0
+#define HWIO_GCC_RPMH_QPIC_PERF6_ENA_VOTE_GPLL5_ENABLE_FVAL                                                     0x1
+#define HWIO_GCC_RPMH_QPIC_PERF6_ENA_VOTE_GPLL4_BMSK                                                            0x8
+#define HWIO_GCC_RPMH_QPIC_PERF6_ENA_VOTE_GPLL4_SHFT                                                            0x3
+#define HWIO_GCC_RPMH_QPIC_PERF6_ENA_VOTE_GPLL4_DISABLE_FVAL                                                    0x0
+#define HWIO_GCC_RPMH_QPIC_PERF6_ENA_VOTE_GPLL4_ENABLE_FVAL                                                     0x1
+#define HWIO_GCC_RPMH_QPIC_PERF6_ENA_VOTE_GPLL2_3_BMSK                                                          0x4
+#define HWIO_GCC_RPMH_QPIC_PERF6_ENA_VOTE_GPLL2_3_SHFT                                                          0x2
+#define HWIO_GCC_RPMH_QPIC_PERF6_ENA_VOTE_GPLL2_3_DISABLE_FVAL                                                  0x0
+#define HWIO_GCC_RPMH_QPIC_PERF6_ENA_VOTE_GPLL2_3_ENABLE_FVAL                                                   0x1
+#define HWIO_GCC_RPMH_QPIC_PERF6_ENA_VOTE_GPLL1_BMSK                                                            0x2
+#define HWIO_GCC_RPMH_QPIC_PERF6_ENA_VOTE_GPLL1_SHFT                                                            0x1
+#define HWIO_GCC_RPMH_QPIC_PERF6_ENA_VOTE_GPLL1_DISABLE_FVAL                                                    0x0
+#define HWIO_GCC_RPMH_QPIC_PERF6_ENA_VOTE_GPLL1_ENABLE_FVAL                                                     0x1
+#define HWIO_GCC_RPMH_QPIC_PERF6_ENA_VOTE_GPLL0_BMSK                                                            0x1
+#define HWIO_GCC_RPMH_QPIC_PERF6_ENA_VOTE_GPLL0_SHFT                                                            0x0
+#define HWIO_GCC_RPMH_QPIC_PERF6_ENA_VOTE_GPLL0_DISABLE_FVAL                                                    0x0
+#define HWIO_GCC_RPMH_QPIC_PERF6_ENA_VOTE_GPLL0_ENABLE_FVAL                                                     0x1
+
+#define HWIO_GCC_RPMH_QPIC_PERF7_ENA_VOTE_ADDR                                                           (GCC_CLK_CTL_REG_REG_BASE      + 0x0008b020)
+#define HWIO_GCC_RPMH_QPIC_PERF7_ENA_VOTE_PHYS                                                           (GCC_CLK_CTL_REG_REG_BASE_PHYS + 0x0008b020)
+#define HWIO_GCC_RPMH_QPIC_PERF7_ENA_VOTE_OFFS                                                           (GCC_CLK_CTL_REG_REG_BASE_OFFS + 0x0008b020)
+#define HWIO_GCC_RPMH_QPIC_PERF7_ENA_VOTE_RMSK                                                                 0x1f
+#define HWIO_GCC_RPMH_QPIC_PERF7_ENA_VOTE_ATTR                                                                  0x3
+#define HWIO_GCC_RPMH_QPIC_PERF7_ENA_VOTE_IN          \
+        in_dword_masked(HWIO_GCC_RPMH_QPIC_PERF7_ENA_VOTE_ADDR, HWIO_GCC_RPMH_QPIC_PERF7_ENA_VOTE_RMSK)
+#define HWIO_GCC_RPMH_QPIC_PERF7_ENA_VOTE_INM(m)      \
+        in_dword_masked(HWIO_GCC_RPMH_QPIC_PERF7_ENA_VOTE_ADDR, m)
+#define HWIO_GCC_RPMH_QPIC_PERF7_ENA_VOTE_OUT(v)      \
+        out_dword(HWIO_GCC_RPMH_QPIC_PERF7_ENA_VOTE_ADDR,v)
+#define HWIO_GCC_RPMH_QPIC_PERF7_ENA_VOTE_OUTM(m,v) \
+        out_dword_masked_ns(HWIO_GCC_RPMH_QPIC_PERF7_ENA_VOTE_ADDR,m,v,HWIO_GCC_RPMH_QPIC_PERF7_ENA_VOTE_IN)
+#define HWIO_GCC_RPMH_QPIC_PERF7_ENA_VOTE_GPLL5_BMSK                                                           0x10
+#define HWIO_GCC_RPMH_QPIC_PERF7_ENA_VOTE_GPLL5_SHFT                                                            0x4
+#define HWIO_GCC_RPMH_QPIC_PERF7_ENA_VOTE_GPLL5_DISABLE_FVAL                                                    0x0
+#define HWIO_GCC_RPMH_QPIC_PERF7_ENA_VOTE_GPLL5_ENABLE_FVAL                                                     0x1
+#define HWIO_GCC_RPMH_QPIC_PERF7_ENA_VOTE_GPLL4_BMSK                                                            0x8
+#define HWIO_GCC_RPMH_QPIC_PERF7_ENA_VOTE_GPLL4_SHFT                                                            0x3
+#define HWIO_GCC_RPMH_QPIC_PERF7_ENA_VOTE_GPLL4_DISABLE_FVAL                                                    0x0
+#define HWIO_GCC_RPMH_QPIC_PERF7_ENA_VOTE_GPLL4_ENABLE_FVAL                                                     0x1
+#define HWIO_GCC_RPMH_QPIC_PERF7_ENA_VOTE_GPLL2_3_BMSK                                                          0x4
+#define HWIO_GCC_RPMH_QPIC_PERF7_ENA_VOTE_GPLL2_3_SHFT                                                          0x2
+#define HWIO_GCC_RPMH_QPIC_PERF7_ENA_VOTE_GPLL2_3_DISABLE_FVAL                                                  0x0
+#define HWIO_GCC_RPMH_QPIC_PERF7_ENA_VOTE_GPLL2_3_ENABLE_FVAL                                                   0x1
+#define HWIO_GCC_RPMH_QPIC_PERF7_ENA_VOTE_GPLL1_BMSK                                                            0x2
+#define HWIO_GCC_RPMH_QPIC_PERF7_ENA_VOTE_GPLL1_SHFT                                                            0x1
+#define HWIO_GCC_RPMH_QPIC_PERF7_ENA_VOTE_GPLL1_DISABLE_FVAL                                                    0x0
+#define HWIO_GCC_RPMH_QPIC_PERF7_ENA_VOTE_GPLL1_ENABLE_FVAL                                                     0x1
+#define HWIO_GCC_RPMH_QPIC_PERF7_ENA_VOTE_GPLL0_BMSK                                                            0x1
+#define HWIO_GCC_RPMH_QPIC_PERF7_ENA_VOTE_GPLL0_SHFT                                                            0x0
+#define HWIO_GCC_RPMH_QPIC_PERF7_ENA_VOTE_GPLL0_DISABLE_FVAL                                                    0x0
+#define HWIO_GCC_RPMH_QPIC_PERF7_ENA_VOTE_GPLL0_ENABLE_FVAL                                                     0x1
+
+#define HWIO_GCC_RPMH_QPIC_PERF8_ENA_VOTE_ADDR                                                           (GCC_CLK_CTL_REG_REG_BASE      + 0x0008b024)
+#define HWIO_GCC_RPMH_QPIC_PERF8_ENA_VOTE_PHYS                                                           (GCC_CLK_CTL_REG_REG_BASE_PHYS + 0x0008b024)
+#define HWIO_GCC_RPMH_QPIC_PERF8_ENA_VOTE_OFFS                                                           (GCC_CLK_CTL_REG_REG_BASE_OFFS + 0x0008b024)
+#define HWIO_GCC_RPMH_QPIC_PERF8_ENA_VOTE_RMSK                                                                 0x1f
+#define HWIO_GCC_RPMH_QPIC_PERF8_ENA_VOTE_ATTR                                                                  0x3
+#define HWIO_GCC_RPMH_QPIC_PERF8_ENA_VOTE_IN          \
+        in_dword_masked(HWIO_GCC_RPMH_QPIC_PERF8_ENA_VOTE_ADDR, HWIO_GCC_RPMH_QPIC_PERF8_ENA_VOTE_RMSK)
+#define HWIO_GCC_RPMH_QPIC_PERF8_ENA_VOTE_INM(m)      \
+        in_dword_masked(HWIO_GCC_RPMH_QPIC_PERF8_ENA_VOTE_ADDR, m)
+#define HWIO_GCC_RPMH_QPIC_PERF8_ENA_VOTE_OUT(v)      \
+        out_dword(HWIO_GCC_RPMH_QPIC_PERF8_ENA_VOTE_ADDR,v)
+#define HWIO_GCC_RPMH_QPIC_PERF8_ENA_VOTE_OUTM(m,v) \
+        out_dword_masked_ns(HWIO_GCC_RPMH_QPIC_PERF8_ENA_VOTE_ADDR,m,v,HWIO_GCC_RPMH_QPIC_PERF8_ENA_VOTE_IN)
+#define HWIO_GCC_RPMH_QPIC_PERF8_ENA_VOTE_GPLL5_BMSK                                                           0x10
+#define HWIO_GCC_RPMH_QPIC_PERF8_ENA_VOTE_GPLL5_SHFT                                                            0x4
+#define HWIO_GCC_RPMH_QPIC_PERF8_ENA_VOTE_GPLL5_DISABLE_FVAL                                                    0x0
+#define HWIO_GCC_RPMH_QPIC_PERF8_ENA_VOTE_GPLL5_ENABLE_FVAL                                                     0x1
+#define HWIO_GCC_RPMH_QPIC_PERF8_ENA_VOTE_GPLL4_BMSK                                                            0x8
+#define HWIO_GCC_RPMH_QPIC_PERF8_ENA_VOTE_GPLL4_SHFT                                                            0x3
+#define HWIO_GCC_RPMH_QPIC_PERF8_ENA_VOTE_GPLL4_DISABLE_FVAL                                                    0x0
+#define HWIO_GCC_RPMH_QPIC_PERF8_ENA_VOTE_GPLL4_ENABLE_FVAL                                                     0x1
+#define HWIO_GCC_RPMH_QPIC_PERF8_ENA_VOTE_GPLL2_3_BMSK                                                          0x4
+#define HWIO_GCC_RPMH_QPIC_PERF8_ENA_VOTE_GPLL2_3_SHFT                                                          0x2
+#define HWIO_GCC_RPMH_QPIC_PERF8_ENA_VOTE_GPLL2_3_DISABLE_FVAL                                                  0x0
+#define HWIO_GCC_RPMH_QPIC_PERF8_ENA_VOTE_GPLL2_3_ENABLE_FVAL                                                   0x1
+#define HWIO_GCC_RPMH_QPIC_PERF8_ENA_VOTE_GPLL1_BMSK                                                            0x2
+#define HWIO_GCC_RPMH_QPIC_PERF8_ENA_VOTE_GPLL1_SHFT                                                            0x1
+#define HWIO_GCC_RPMH_QPIC_PERF8_ENA_VOTE_GPLL1_DISABLE_FVAL                                                    0x0
+#define HWIO_GCC_RPMH_QPIC_PERF8_ENA_VOTE_GPLL1_ENABLE_FVAL                                                     0x1
+#define HWIO_GCC_RPMH_QPIC_PERF8_ENA_VOTE_GPLL0_BMSK                                                            0x1
+#define HWIO_GCC_RPMH_QPIC_PERF8_ENA_VOTE_GPLL0_SHFT                                                            0x0
+#define HWIO_GCC_RPMH_QPIC_PERF8_ENA_VOTE_GPLL0_DISABLE_FVAL                                                    0x0
+#define HWIO_GCC_RPMH_QPIC_PERF8_ENA_VOTE_GPLL0_ENABLE_FVAL                                                     0x1
+
+#define HWIO_GCC_RPMH_QPIC_PERF9_ENA_VOTE_ADDR                                                           (GCC_CLK_CTL_REG_REG_BASE      + 0x0008b028)
+#define HWIO_GCC_RPMH_QPIC_PERF9_ENA_VOTE_PHYS                                                           (GCC_CLK_CTL_REG_REG_BASE_PHYS + 0x0008b028)
+#define HWIO_GCC_RPMH_QPIC_PERF9_ENA_VOTE_OFFS                                                           (GCC_CLK_CTL_REG_REG_BASE_OFFS + 0x0008b028)
+#define HWIO_GCC_RPMH_QPIC_PERF9_ENA_VOTE_RMSK                                                                 0x1f
+#define HWIO_GCC_RPMH_QPIC_PERF9_ENA_VOTE_ATTR                                                                  0x3
+#define HWIO_GCC_RPMH_QPIC_PERF9_ENA_VOTE_IN          \
+        in_dword_masked(HWIO_GCC_RPMH_QPIC_PERF9_ENA_VOTE_ADDR, HWIO_GCC_RPMH_QPIC_PERF9_ENA_VOTE_RMSK)
+#define HWIO_GCC_RPMH_QPIC_PERF9_ENA_VOTE_INM(m)      \
+        in_dword_masked(HWIO_GCC_RPMH_QPIC_PERF9_ENA_VOTE_ADDR, m)
+#define HWIO_GCC_RPMH_QPIC_PERF9_ENA_VOTE_OUT(v)      \
+        out_dword(HWIO_GCC_RPMH_QPIC_PERF9_ENA_VOTE_ADDR,v)
+#define HWIO_GCC_RPMH_QPIC_PERF9_ENA_VOTE_OUTM(m,v) \
+        out_dword_masked_ns(HWIO_GCC_RPMH_QPIC_PERF9_ENA_VOTE_ADDR,m,v,HWIO_GCC_RPMH_QPIC_PERF9_ENA_VOTE_IN)
+#define HWIO_GCC_RPMH_QPIC_PERF9_ENA_VOTE_GPLL5_BMSK                                                           0x10
+#define HWIO_GCC_RPMH_QPIC_PERF9_ENA_VOTE_GPLL5_SHFT                                                            0x4
+#define HWIO_GCC_RPMH_QPIC_PERF9_ENA_VOTE_GPLL5_DISABLE_FVAL                                                    0x0
+#define HWIO_GCC_RPMH_QPIC_PERF9_ENA_VOTE_GPLL5_ENABLE_FVAL                                                     0x1
+#define HWIO_GCC_RPMH_QPIC_PERF9_ENA_VOTE_GPLL4_BMSK                                                            0x8
+#define HWIO_GCC_RPMH_QPIC_PERF9_ENA_VOTE_GPLL4_SHFT                                                            0x3
+#define HWIO_GCC_RPMH_QPIC_PERF9_ENA_VOTE_GPLL4_DISABLE_FVAL                                                    0x0
+#define HWIO_GCC_RPMH_QPIC_PERF9_ENA_VOTE_GPLL4_ENABLE_FVAL                                                     0x1
+#define HWIO_GCC_RPMH_QPIC_PERF9_ENA_VOTE_GPLL2_3_BMSK                                                          0x4
+#define HWIO_GCC_RPMH_QPIC_PERF9_ENA_VOTE_GPLL2_3_SHFT                                                          0x2
+#define HWIO_GCC_RPMH_QPIC_PERF9_ENA_VOTE_GPLL2_3_DISABLE_FVAL                                                  0x0
+#define HWIO_GCC_RPMH_QPIC_PERF9_ENA_VOTE_GPLL2_3_ENABLE_FVAL                                                   0x1
+#define HWIO_GCC_RPMH_QPIC_PERF9_ENA_VOTE_GPLL1_BMSK                                                            0x2
+#define HWIO_GCC_RPMH_QPIC_PERF9_ENA_VOTE_GPLL1_SHFT                                                            0x1
+#define HWIO_GCC_RPMH_QPIC_PERF9_ENA_VOTE_GPLL1_DISABLE_FVAL                                                    0x0
+#define HWIO_GCC_RPMH_QPIC_PERF9_ENA_VOTE_GPLL1_ENABLE_FVAL                                                     0x1
+#define HWIO_GCC_RPMH_QPIC_PERF9_ENA_VOTE_GPLL0_BMSK                                                            0x1
+#define HWIO_GCC_RPMH_QPIC_PERF9_ENA_VOTE_GPLL0_SHFT                                                            0x0
+#define HWIO_GCC_RPMH_QPIC_PERF9_ENA_VOTE_GPLL0_DISABLE_FVAL                                                    0x0
+#define HWIO_GCC_RPMH_QPIC_PERF9_ENA_VOTE_GPLL0_ENABLE_FVAL                                                     0x1
+
+#define HWIO_GCC_RPMH_QPIC_PERF10_ENA_VOTE_ADDR                                                          (GCC_CLK_CTL_REG_REG_BASE      + 0x0008b02c)
+#define HWIO_GCC_RPMH_QPIC_PERF10_ENA_VOTE_PHYS                                                          (GCC_CLK_CTL_REG_REG_BASE_PHYS + 0x0008b02c)
+#define HWIO_GCC_RPMH_QPIC_PERF10_ENA_VOTE_OFFS                                                          (GCC_CLK_CTL_REG_REG_BASE_OFFS + 0x0008b02c)
+#define HWIO_GCC_RPMH_QPIC_PERF10_ENA_VOTE_RMSK                                                                0x1f
+#define HWIO_GCC_RPMH_QPIC_PERF10_ENA_VOTE_ATTR                                                                 0x3
+#define HWIO_GCC_RPMH_QPIC_PERF10_ENA_VOTE_IN          \
+        in_dword_masked(HWIO_GCC_RPMH_QPIC_PERF10_ENA_VOTE_ADDR, HWIO_GCC_RPMH_QPIC_PERF10_ENA_VOTE_RMSK)
+#define HWIO_GCC_RPMH_QPIC_PERF10_ENA_VOTE_INM(m)      \
+        in_dword_masked(HWIO_GCC_RPMH_QPIC_PERF10_ENA_VOTE_ADDR, m)
+#define HWIO_GCC_RPMH_QPIC_PERF10_ENA_VOTE_OUT(v)      \
+        out_dword(HWIO_GCC_RPMH_QPIC_PERF10_ENA_VOTE_ADDR,v)
+#define HWIO_GCC_RPMH_QPIC_PERF10_ENA_VOTE_OUTM(m,v) \
+        out_dword_masked_ns(HWIO_GCC_RPMH_QPIC_PERF10_ENA_VOTE_ADDR,m,v,HWIO_GCC_RPMH_QPIC_PERF10_ENA_VOTE_IN)
+#define HWIO_GCC_RPMH_QPIC_PERF10_ENA_VOTE_GPLL5_BMSK                                                          0x10
+#define HWIO_GCC_RPMH_QPIC_PERF10_ENA_VOTE_GPLL5_SHFT                                                           0x4
+#define HWIO_GCC_RPMH_QPIC_PERF10_ENA_VOTE_GPLL5_DISABLE_FVAL                                                   0x0
+#define HWIO_GCC_RPMH_QPIC_PERF10_ENA_VOTE_GPLL5_ENABLE_FVAL                                                    0x1
+#define HWIO_GCC_RPMH_QPIC_PERF10_ENA_VOTE_GPLL4_BMSK                                                           0x8
+#define HWIO_GCC_RPMH_QPIC_PERF10_ENA_VOTE_GPLL4_SHFT                                                           0x3
+#define HWIO_GCC_RPMH_QPIC_PERF10_ENA_VOTE_GPLL4_DISABLE_FVAL                                                   0x0
+#define HWIO_GCC_RPMH_QPIC_PERF10_ENA_VOTE_GPLL4_ENABLE_FVAL                                                    0x1
+#define HWIO_GCC_RPMH_QPIC_PERF10_ENA_VOTE_GPLL2_3_BMSK                                                         0x4
+#define HWIO_GCC_RPMH_QPIC_PERF10_ENA_VOTE_GPLL2_3_SHFT                                                         0x2
+#define HWIO_GCC_RPMH_QPIC_PERF10_ENA_VOTE_GPLL2_3_DISABLE_FVAL                                                 0x0
+#define HWIO_GCC_RPMH_QPIC_PERF10_ENA_VOTE_GPLL2_3_ENABLE_FVAL                                                  0x1
+#define HWIO_GCC_RPMH_QPIC_PERF10_ENA_VOTE_GPLL1_BMSK                                                           0x2
+#define HWIO_GCC_RPMH_QPIC_PERF10_ENA_VOTE_GPLL1_SHFT                                                           0x1
+#define HWIO_GCC_RPMH_QPIC_PERF10_ENA_VOTE_GPLL1_DISABLE_FVAL                                                   0x0
+#define HWIO_GCC_RPMH_QPIC_PERF10_ENA_VOTE_GPLL1_ENABLE_FVAL                                                    0x1
+#define HWIO_GCC_RPMH_QPIC_PERF10_ENA_VOTE_GPLL0_BMSK                                                           0x1
+#define HWIO_GCC_RPMH_QPIC_PERF10_ENA_VOTE_GPLL0_SHFT                                                           0x0
+#define HWIO_GCC_RPMH_QPIC_PERF10_ENA_VOTE_GPLL0_DISABLE_FVAL                                                   0x0
+#define HWIO_GCC_RPMH_QPIC_PERF10_ENA_VOTE_GPLL0_ENABLE_FVAL                                                    0x1
+
+#define HWIO_GCC_RPMH_QPIC_PERF11_ENA_VOTE_ADDR                                                          (GCC_CLK_CTL_REG_REG_BASE      + 0x0008b030)
+#define HWIO_GCC_RPMH_QPIC_PERF11_ENA_VOTE_PHYS                                                          (GCC_CLK_CTL_REG_REG_BASE_PHYS + 0x0008b030)
+#define HWIO_GCC_RPMH_QPIC_PERF11_ENA_VOTE_OFFS                                                          (GCC_CLK_CTL_REG_REG_BASE_OFFS + 0x0008b030)
+#define HWIO_GCC_RPMH_QPIC_PERF11_ENA_VOTE_RMSK                                                                0x1f
+#define HWIO_GCC_RPMH_QPIC_PERF11_ENA_VOTE_ATTR                                                                 0x3
+#define HWIO_GCC_RPMH_QPIC_PERF11_ENA_VOTE_IN          \
+        in_dword_masked(HWIO_GCC_RPMH_QPIC_PERF11_ENA_VOTE_ADDR, HWIO_GCC_RPMH_QPIC_PERF11_ENA_VOTE_RMSK)
+#define HWIO_GCC_RPMH_QPIC_PERF11_ENA_VOTE_INM(m)      \
+        in_dword_masked(HWIO_GCC_RPMH_QPIC_PERF11_ENA_VOTE_ADDR, m)
+#define HWIO_GCC_RPMH_QPIC_PERF11_ENA_VOTE_OUT(v)      \
+        out_dword(HWIO_GCC_RPMH_QPIC_PERF11_ENA_VOTE_ADDR,v)
+#define HWIO_GCC_RPMH_QPIC_PERF11_ENA_VOTE_OUTM(m,v) \
+        out_dword_masked_ns(HWIO_GCC_RPMH_QPIC_PERF11_ENA_VOTE_ADDR,m,v,HWIO_GCC_RPMH_QPIC_PERF11_ENA_VOTE_IN)
+#define HWIO_GCC_RPMH_QPIC_PERF11_ENA_VOTE_GPLL5_BMSK                                                          0x10
+#define HWIO_GCC_RPMH_QPIC_PERF11_ENA_VOTE_GPLL5_SHFT                                                           0x4
+#define HWIO_GCC_RPMH_QPIC_PERF11_ENA_VOTE_GPLL5_DISABLE_FVAL                                                   0x0
+#define HWIO_GCC_RPMH_QPIC_PERF11_ENA_VOTE_GPLL5_ENABLE_FVAL                                                    0x1
+#define HWIO_GCC_RPMH_QPIC_PERF11_ENA_VOTE_GPLL4_BMSK                                                           0x8
+#define HWIO_GCC_RPMH_QPIC_PERF11_ENA_VOTE_GPLL4_SHFT                                                           0x3
+#define HWIO_GCC_RPMH_QPIC_PERF11_ENA_VOTE_GPLL4_DISABLE_FVAL                                                   0x0
+#define HWIO_GCC_RPMH_QPIC_PERF11_ENA_VOTE_GPLL4_ENABLE_FVAL                                                    0x1
+#define HWIO_GCC_RPMH_QPIC_PERF11_ENA_VOTE_GPLL2_3_BMSK                                                         0x4
+#define HWIO_GCC_RPMH_QPIC_PERF11_ENA_VOTE_GPLL2_3_SHFT                                                         0x2
+#define HWIO_GCC_RPMH_QPIC_PERF11_ENA_VOTE_GPLL2_3_DISABLE_FVAL                                                 0x0
+#define HWIO_GCC_RPMH_QPIC_PERF11_ENA_VOTE_GPLL2_3_ENABLE_FVAL                                                  0x1
+#define HWIO_GCC_RPMH_QPIC_PERF11_ENA_VOTE_GPLL1_BMSK                                                           0x2
+#define HWIO_GCC_RPMH_QPIC_PERF11_ENA_VOTE_GPLL1_SHFT                                                           0x1
+#define HWIO_GCC_RPMH_QPIC_PERF11_ENA_VOTE_GPLL1_DISABLE_FVAL                                                   0x0
+#define HWIO_GCC_RPMH_QPIC_PERF11_ENA_VOTE_GPLL1_ENABLE_FVAL                                                    0x1
+#define HWIO_GCC_RPMH_QPIC_PERF11_ENA_VOTE_GPLL0_BMSK                                                           0x1
+#define HWIO_GCC_RPMH_QPIC_PERF11_ENA_VOTE_GPLL0_SHFT                                                           0x0
+#define HWIO_GCC_RPMH_QPIC_PERF11_ENA_VOTE_GPLL0_DISABLE_FVAL                                                   0x0
+#define HWIO_GCC_RPMH_QPIC_PERF11_ENA_VOTE_GPLL0_ENABLE_FVAL                                                    0x1
+
+#define HWIO_GCC_RPMH_QPIC_PERF12_ENA_VOTE_ADDR                                                          (GCC_CLK_CTL_REG_REG_BASE      + 0x0008b034)
+#define HWIO_GCC_RPMH_QPIC_PERF12_ENA_VOTE_PHYS                                                          (GCC_CLK_CTL_REG_REG_BASE_PHYS + 0x0008b034)
+#define HWIO_GCC_RPMH_QPIC_PERF12_ENA_VOTE_OFFS                                                          (GCC_CLK_CTL_REG_REG_BASE_OFFS + 0x0008b034)
+#define HWIO_GCC_RPMH_QPIC_PERF12_ENA_VOTE_RMSK                                                                0x1f
+#define HWIO_GCC_RPMH_QPIC_PERF12_ENA_VOTE_ATTR                                                                 0x3
+#define HWIO_GCC_RPMH_QPIC_PERF12_ENA_VOTE_IN          \
+        in_dword_masked(HWIO_GCC_RPMH_QPIC_PERF12_ENA_VOTE_ADDR, HWIO_GCC_RPMH_QPIC_PERF12_ENA_VOTE_RMSK)
+#define HWIO_GCC_RPMH_QPIC_PERF12_ENA_VOTE_INM(m)      \
+        in_dword_masked(HWIO_GCC_RPMH_QPIC_PERF12_ENA_VOTE_ADDR, m)
+#define HWIO_GCC_RPMH_QPIC_PERF12_ENA_VOTE_OUT(v)      \
+        out_dword(HWIO_GCC_RPMH_QPIC_PERF12_ENA_VOTE_ADDR,v)
+#define HWIO_GCC_RPMH_QPIC_PERF12_ENA_VOTE_OUTM(m,v) \
+        out_dword_masked_ns(HWIO_GCC_RPMH_QPIC_PERF12_ENA_VOTE_ADDR,m,v,HWIO_GCC_RPMH_QPIC_PERF12_ENA_VOTE_IN)
+#define HWIO_GCC_RPMH_QPIC_PERF12_ENA_VOTE_GPLL5_BMSK                                                          0x10
+#define HWIO_GCC_RPMH_QPIC_PERF12_ENA_VOTE_GPLL5_SHFT                                                           0x4
+#define HWIO_GCC_RPMH_QPIC_PERF12_ENA_VOTE_GPLL5_DISABLE_FVAL                                                   0x0
+#define HWIO_GCC_RPMH_QPIC_PERF12_ENA_VOTE_GPLL5_ENABLE_FVAL                                                    0x1
+#define HWIO_GCC_RPMH_QPIC_PERF12_ENA_VOTE_GPLL4_BMSK                                                           0x8
+#define HWIO_GCC_RPMH_QPIC_PERF12_ENA_VOTE_GPLL4_SHFT                                                           0x3
+#define HWIO_GCC_RPMH_QPIC_PERF12_ENA_VOTE_GPLL4_DISABLE_FVAL                                                   0x0
+#define HWIO_GCC_RPMH_QPIC_PERF12_ENA_VOTE_GPLL4_ENABLE_FVAL                                                    0x1
+#define HWIO_GCC_RPMH_QPIC_PERF12_ENA_VOTE_GPLL2_3_BMSK                                                         0x4
+#define HWIO_GCC_RPMH_QPIC_PERF12_ENA_VOTE_GPLL2_3_SHFT                                                         0x2
+#define HWIO_GCC_RPMH_QPIC_PERF12_ENA_VOTE_GPLL2_3_DISABLE_FVAL                                                 0x0
+#define HWIO_GCC_RPMH_QPIC_PERF12_ENA_VOTE_GPLL2_3_ENABLE_FVAL                                                  0x1
+#define HWIO_GCC_RPMH_QPIC_PERF12_ENA_VOTE_GPLL1_BMSK                                                           0x2
+#define HWIO_GCC_RPMH_QPIC_PERF12_ENA_VOTE_GPLL1_SHFT                                                           0x1
+#define HWIO_GCC_RPMH_QPIC_PERF12_ENA_VOTE_GPLL1_DISABLE_FVAL                                                   0x0
+#define HWIO_GCC_RPMH_QPIC_PERF12_ENA_VOTE_GPLL1_ENABLE_FVAL                                                    0x1
+#define HWIO_GCC_RPMH_QPIC_PERF12_ENA_VOTE_GPLL0_BMSK                                                           0x1
+#define HWIO_GCC_RPMH_QPIC_PERF12_ENA_VOTE_GPLL0_SHFT                                                           0x0
+#define HWIO_GCC_RPMH_QPIC_PERF12_ENA_VOTE_GPLL0_DISABLE_FVAL                                                   0x0
+#define HWIO_GCC_RPMH_QPIC_PERF12_ENA_VOTE_GPLL0_ENABLE_FVAL                                                    0x1
+
+#define HWIO_GCC_RPMH_QPIC_PERF13_ENA_VOTE_ADDR                                                          (GCC_CLK_CTL_REG_REG_BASE      + 0x0008b038)
+#define HWIO_GCC_RPMH_QPIC_PERF13_ENA_VOTE_PHYS                                                          (GCC_CLK_CTL_REG_REG_BASE_PHYS + 0x0008b038)
+#define HWIO_GCC_RPMH_QPIC_PERF13_ENA_VOTE_OFFS                                                          (GCC_CLK_CTL_REG_REG_BASE_OFFS + 0x0008b038)
+#define HWIO_GCC_RPMH_QPIC_PERF13_ENA_VOTE_RMSK                                                                0x1f
+#define HWIO_GCC_RPMH_QPIC_PERF13_ENA_VOTE_ATTR                                                                 0x3
+#define HWIO_GCC_RPMH_QPIC_PERF13_ENA_VOTE_IN          \
+        in_dword_masked(HWIO_GCC_RPMH_QPIC_PERF13_ENA_VOTE_ADDR, HWIO_GCC_RPMH_QPIC_PERF13_ENA_VOTE_RMSK)
+#define HWIO_GCC_RPMH_QPIC_PERF13_ENA_VOTE_INM(m)      \
+        in_dword_masked(HWIO_GCC_RPMH_QPIC_PERF13_ENA_VOTE_ADDR, m)
+#define HWIO_GCC_RPMH_QPIC_PERF13_ENA_VOTE_OUT(v)      \
+        out_dword(HWIO_GCC_RPMH_QPIC_PERF13_ENA_VOTE_ADDR,v)
+#define HWIO_GCC_RPMH_QPIC_PERF13_ENA_VOTE_OUTM(m,v) \
+        out_dword_masked_ns(HWIO_GCC_RPMH_QPIC_PERF13_ENA_VOTE_ADDR,m,v,HWIO_GCC_RPMH_QPIC_PERF13_ENA_VOTE_IN)
+#define HWIO_GCC_RPMH_QPIC_PERF13_ENA_VOTE_GPLL5_BMSK                                                          0x10
+#define HWIO_GCC_RPMH_QPIC_PERF13_ENA_VOTE_GPLL5_SHFT                                                           0x4
+#define HWIO_GCC_RPMH_QPIC_PERF13_ENA_VOTE_GPLL5_DISABLE_FVAL                                                   0x0
+#define HWIO_GCC_RPMH_QPIC_PERF13_ENA_VOTE_GPLL5_ENABLE_FVAL                                                    0x1
+#define HWIO_GCC_RPMH_QPIC_PERF13_ENA_VOTE_GPLL4_BMSK                                                           0x8
+#define HWIO_GCC_RPMH_QPIC_PERF13_ENA_VOTE_GPLL4_SHFT                                                           0x3
+#define HWIO_GCC_RPMH_QPIC_PERF13_ENA_VOTE_GPLL4_DISABLE_FVAL                                                   0x0
+#define HWIO_GCC_RPMH_QPIC_PERF13_ENA_VOTE_GPLL4_ENABLE_FVAL                                                    0x1
+#define HWIO_GCC_RPMH_QPIC_PERF13_ENA_VOTE_GPLL2_3_BMSK                                                         0x4
+#define HWIO_GCC_RPMH_QPIC_PERF13_ENA_VOTE_GPLL2_3_SHFT                                                         0x2
+#define HWIO_GCC_RPMH_QPIC_PERF13_ENA_VOTE_GPLL2_3_DISABLE_FVAL                                                 0x0
+#define HWIO_GCC_RPMH_QPIC_PERF13_ENA_VOTE_GPLL2_3_ENABLE_FVAL                                                  0x1
+#define HWIO_GCC_RPMH_QPIC_PERF13_ENA_VOTE_GPLL1_BMSK                                                           0x2
+#define HWIO_GCC_RPMH_QPIC_PERF13_ENA_VOTE_GPLL1_SHFT                                                           0x1
+#define HWIO_GCC_RPMH_QPIC_PERF13_ENA_VOTE_GPLL1_DISABLE_FVAL                                                   0x0
+#define HWIO_GCC_RPMH_QPIC_PERF13_ENA_VOTE_GPLL1_ENABLE_FVAL                                                    0x1
+#define HWIO_GCC_RPMH_QPIC_PERF13_ENA_VOTE_GPLL0_BMSK                                                           0x1
+#define HWIO_GCC_RPMH_QPIC_PERF13_ENA_VOTE_GPLL0_SHFT                                                           0x0
+#define HWIO_GCC_RPMH_QPIC_PERF13_ENA_VOTE_GPLL0_DISABLE_FVAL                                                   0x0
+#define HWIO_GCC_RPMH_QPIC_PERF13_ENA_VOTE_GPLL0_ENABLE_FVAL                                                    0x1
+
+#define HWIO_GCC_RPMH_QPIC_PERF14_ENA_VOTE_ADDR                                                          (GCC_CLK_CTL_REG_REG_BASE      + 0x0008b03c)
+#define HWIO_GCC_RPMH_QPIC_PERF14_ENA_VOTE_PHYS                                                          (GCC_CLK_CTL_REG_REG_BASE_PHYS + 0x0008b03c)
+#define HWIO_GCC_RPMH_QPIC_PERF14_ENA_VOTE_OFFS                                                          (GCC_CLK_CTL_REG_REG_BASE_OFFS + 0x0008b03c)
+#define HWIO_GCC_RPMH_QPIC_PERF14_ENA_VOTE_RMSK                                                                0x1f
+#define HWIO_GCC_RPMH_QPIC_PERF14_ENA_VOTE_ATTR                                                                 0x3
+#define HWIO_GCC_RPMH_QPIC_PERF14_ENA_VOTE_IN          \
+        in_dword_masked(HWIO_GCC_RPMH_QPIC_PERF14_ENA_VOTE_ADDR, HWIO_GCC_RPMH_QPIC_PERF14_ENA_VOTE_RMSK)
+#define HWIO_GCC_RPMH_QPIC_PERF14_ENA_VOTE_INM(m)      \
+        in_dword_masked(HWIO_GCC_RPMH_QPIC_PERF14_ENA_VOTE_ADDR, m)
+#define HWIO_GCC_RPMH_QPIC_PERF14_ENA_VOTE_OUT(v)      \
+        out_dword(HWIO_GCC_RPMH_QPIC_PERF14_ENA_VOTE_ADDR,v)
+#define HWIO_GCC_RPMH_QPIC_PERF14_ENA_VOTE_OUTM(m,v) \
+        out_dword_masked_ns(HWIO_GCC_RPMH_QPIC_PERF14_ENA_VOTE_ADDR,m,v,HWIO_GCC_RPMH_QPIC_PERF14_ENA_VOTE_IN)
+#define HWIO_GCC_RPMH_QPIC_PERF14_ENA_VOTE_GPLL5_BMSK                                                          0x10
+#define HWIO_GCC_RPMH_QPIC_PERF14_ENA_VOTE_GPLL5_SHFT                                                           0x4
+#define HWIO_GCC_RPMH_QPIC_PERF14_ENA_VOTE_GPLL5_DISABLE_FVAL                                                   0x0
+#define HWIO_GCC_RPMH_QPIC_PERF14_ENA_VOTE_GPLL5_ENABLE_FVAL                                                    0x1
+#define HWIO_GCC_RPMH_QPIC_PERF14_ENA_VOTE_GPLL4_BMSK                                                           0x8
+#define HWIO_GCC_RPMH_QPIC_PERF14_ENA_VOTE_GPLL4_SHFT                                                           0x3
+#define HWIO_GCC_RPMH_QPIC_PERF14_ENA_VOTE_GPLL4_DISABLE_FVAL                                                   0x0
+#define HWIO_GCC_RPMH_QPIC_PERF14_ENA_VOTE_GPLL4_ENABLE_FVAL                                                    0x1
+#define HWIO_GCC_RPMH_QPIC_PERF14_ENA_VOTE_GPLL2_3_BMSK                                                         0x4
+#define HWIO_GCC_RPMH_QPIC_PERF14_ENA_VOTE_GPLL2_3_SHFT                                                         0x2
+#define HWIO_GCC_RPMH_QPIC_PERF14_ENA_VOTE_GPLL2_3_DISABLE_FVAL                                                 0x0
+#define HWIO_GCC_RPMH_QPIC_PERF14_ENA_VOTE_GPLL2_3_ENABLE_FVAL                                                  0x1
+#define HWIO_GCC_RPMH_QPIC_PERF14_ENA_VOTE_GPLL1_BMSK                                                           0x2
+#define HWIO_GCC_RPMH_QPIC_PERF14_ENA_VOTE_GPLL1_SHFT                                                           0x1
+#define HWIO_GCC_RPMH_QPIC_PERF14_ENA_VOTE_GPLL1_DISABLE_FVAL                                                   0x0
+#define HWIO_GCC_RPMH_QPIC_PERF14_ENA_VOTE_GPLL1_ENABLE_FVAL                                                    0x1
+#define HWIO_GCC_RPMH_QPIC_PERF14_ENA_VOTE_GPLL0_BMSK                                                           0x1
+#define HWIO_GCC_RPMH_QPIC_PERF14_ENA_VOTE_GPLL0_SHFT                                                           0x0
+#define HWIO_GCC_RPMH_QPIC_PERF14_ENA_VOTE_GPLL0_DISABLE_FVAL                                                   0x0
+#define HWIO_GCC_RPMH_QPIC_PERF14_ENA_VOTE_GPLL0_ENABLE_FVAL                                                    0x1
+
+#define HWIO_GCC_RPMH_QPIC_PERF15_ENA_VOTE_ADDR                                                          (GCC_CLK_CTL_REG_REG_BASE      + 0x0008b040)
+#define HWIO_GCC_RPMH_QPIC_PERF15_ENA_VOTE_PHYS                                                          (GCC_CLK_CTL_REG_REG_BASE_PHYS + 0x0008b040)
+#define HWIO_GCC_RPMH_QPIC_PERF15_ENA_VOTE_OFFS                                                          (GCC_CLK_CTL_REG_REG_BASE_OFFS + 0x0008b040)
+#define HWIO_GCC_RPMH_QPIC_PERF15_ENA_VOTE_RMSK                                                                0x1f
+#define HWIO_GCC_RPMH_QPIC_PERF15_ENA_VOTE_ATTR                                                                 0x3
+#define HWIO_GCC_RPMH_QPIC_PERF15_ENA_VOTE_IN          \
+        in_dword_masked(HWIO_GCC_RPMH_QPIC_PERF15_ENA_VOTE_ADDR, HWIO_GCC_RPMH_QPIC_PERF15_ENA_VOTE_RMSK)
+#define HWIO_GCC_RPMH_QPIC_PERF15_ENA_VOTE_INM(m)      \
+        in_dword_masked(HWIO_GCC_RPMH_QPIC_PERF15_ENA_VOTE_ADDR, m)
+#define HWIO_GCC_RPMH_QPIC_PERF15_ENA_VOTE_OUT(v)      \
+        out_dword(HWIO_GCC_RPMH_QPIC_PERF15_ENA_VOTE_ADDR,v)
+#define HWIO_GCC_RPMH_QPIC_PERF15_ENA_VOTE_OUTM(m,v) \
+        out_dword_masked_ns(HWIO_GCC_RPMH_QPIC_PERF15_ENA_VOTE_ADDR,m,v,HWIO_GCC_RPMH_QPIC_PERF15_ENA_VOTE_IN)
+#define HWIO_GCC_RPMH_QPIC_PERF15_ENA_VOTE_GPLL5_BMSK                                                          0x10
+#define HWIO_GCC_RPMH_QPIC_PERF15_ENA_VOTE_GPLL5_SHFT                                                           0x4
+#define HWIO_GCC_RPMH_QPIC_PERF15_ENA_VOTE_GPLL5_DISABLE_FVAL                                                   0x0
+#define HWIO_GCC_RPMH_QPIC_PERF15_ENA_VOTE_GPLL5_ENABLE_FVAL                                                    0x1
+#define HWIO_GCC_RPMH_QPIC_PERF15_ENA_VOTE_GPLL4_BMSK                                                           0x8
+#define HWIO_GCC_RPMH_QPIC_PERF15_ENA_VOTE_GPLL4_SHFT                                                           0x3
+#define HWIO_GCC_RPMH_QPIC_PERF15_ENA_VOTE_GPLL4_DISABLE_FVAL                                                   0x0
+#define HWIO_GCC_RPMH_QPIC_PERF15_ENA_VOTE_GPLL4_ENABLE_FVAL                                                    0x1
+#define HWIO_GCC_RPMH_QPIC_PERF15_ENA_VOTE_GPLL2_3_BMSK                                                         0x4
+#define HWIO_GCC_RPMH_QPIC_PERF15_ENA_VOTE_GPLL2_3_SHFT                                                         0x2
+#define HWIO_GCC_RPMH_QPIC_PERF15_ENA_VOTE_GPLL2_3_DISABLE_FVAL                                                 0x0
+#define HWIO_GCC_RPMH_QPIC_PERF15_ENA_VOTE_GPLL2_3_ENABLE_FVAL                                                  0x1
+#define HWIO_GCC_RPMH_QPIC_PERF15_ENA_VOTE_GPLL1_BMSK                                                           0x2
+#define HWIO_GCC_RPMH_QPIC_PERF15_ENA_VOTE_GPLL1_SHFT                                                           0x1
+#define HWIO_GCC_RPMH_QPIC_PERF15_ENA_VOTE_GPLL1_DISABLE_FVAL                                                   0x0
+#define HWIO_GCC_RPMH_QPIC_PERF15_ENA_VOTE_GPLL1_ENABLE_FVAL                                                    0x1
+#define HWIO_GCC_RPMH_QPIC_PERF15_ENA_VOTE_GPLL0_BMSK                                                           0x1
+#define HWIO_GCC_RPMH_QPIC_PERF15_ENA_VOTE_GPLL0_SHFT                                                           0x0
+#define HWIO_GCC_RPMH_QPIC_PERF15_ENA_VOTE_GPLL0_DISABLE_FVAL                                                   0x0
+#define HWIO_GCC_RPMH_QPIC_PERF15_ENA_VOTE_GPLL0_ENABLE_FVAL                                                    0x1
+
+#define HWIO_GCC_RPMH_PKA_PERF0_ENA_VOTE_ADDR                                                            (GCC_CLK_CTL_REG_REG_BASE      + 0x00085004)
+#define HWIO_GCC_RPMH_PKA_PERF0_ENA_VOTE_PHYS                                                            (GCC_CLK_CTL_REG_REG_BASE_PHYS + 0x00085004)
+#define HWIO_GCC_RPMH_PKA_PERF0_ENA_VOTE_OFFS                                                            (GCC_CLK_CTL_REG_REG_BASE_OFFS + 0x00085004)
+#define HWIO_GCC_RPMH_PKA_PERF0_ENA_VOTE_RMSK                                                                  0x1f
+#define HWIO_GCC_RPMH_PKA_PERF0_ENA_VOTE_ATTR                                                                   0x3
+#define HWIO_GCC_RPMH_PKA_PERF0_ENA_VOTE_IN          \
+        in_dword_masked(HWIO_GCC_RPMH_PKA_PERF0_ENA_VOTE_ADDR, HWIO_GCC_RPMH_PKA_PERF0_ENA_VOTE_RMSK)
+#define HWIO_GCC_RPMH_PKA_PERF0_ENA_VOTE_INM(m)      \
+        in_dword_masked(HWIO_GCC_RPMH_PKA_PERF0_ENA_VOTE_ADDR, m)
+#define HWIO_GCC_RPMH_PKA_PERF0_ENA_VOTE_OUT(v)      \
+        out_dword(HWIO_GCC_RPMH_PKA_PERF0_ENA_VOTE_ADDR,v)
+#define HWIO_GCC_RPMH_PKA_PERF0_ENA_VOTE_OUTM(m,v) \
+        out_dword_masked_ns(HWIO_GCC_RPMH_PKA_PERF0_ENA_VOTE_ADDR,m,v,HWIO_GCC_RPMH_PKA_PERF0_ENA_VOTE_IN)
+#define HWIO_GCC_RPMH_PKA_PERF0_ENA_VOTE_GPLL5_BMSK                                                            0x10
+#define HWIO_GCC_RPMH_PKA_PERF0_ENA_VOTE_GPLL5_SHFT                                                             0x4
+#define HWIO_GCC_RPMH_PKA_PERF0_ENA_VOTE_GPLL5_DISABLE_FVAL                                                     0x0
+#define HWIO_GCC_RPMH_PKA_PERF0_ENA_VOTE_GPLL5_ENABLE_FVAL                                                      0x1
+#define HWIO_GCC_RPMH_PKA_PERF0_ENA_VOTE_GPLL4_BMSK                                                             0x8
+#define HWIO_GCC_RPMH_PKA_PERF0_ENA_VOTE_GPLL4_SHFT                                                             0x3
+#define HWIO_GCC_RPMH_PKA_PERF0_ENA_VOTE_GPLL4_DISABLE_FVAL                                                     0x0
+#define HWIO_GCC_RPMH_PKA_PERF0_ENA_VOTE_GPLL4_ENABLE_FVAL                                                      0x1
+#define HWIO_GCC_RPMH_PKA_PERF0_ENA_VOTE_GPLL2_3_BMSK                                                           0x4
+#define HWIO_GCC_RPMH_PKA_PERF0_ENA_VOTE_GPLL2_3_SHFT                                                           0x2
+#define HWIO_GCC_RPMH_PKA_PERF0_ENA_VOTE_GPLL2_3_DISABLE_FVAL                                                   0x0
+#define HWIO_GCC_RPMH_PKA_PERF0_ENA_VOTE_GPLL2_3_ENABLE_FVAL                                                    0x1
+#define HWIO_GCC_RPMH_PKA_PERF0_ENA_VOTE_GPLL1_BMSK                                                             0x2
+#define HWIO_GCC_RPMH_PKA_PERF0_ENA_VOTE_GPLL1_SHFT                                                             0x1
+#define HWIO_GCC_RPMH_PKA_PERF0_ENA_VOTE_GPLL1_DISABLE_FVAL                                                     0x0
+#define HWIO_GCC_RPMH_PKA_PERF0_ENA_VOTE_GPLL1_ENABLE_FVAL                                                      0x1
+#define HWIO_GCC_RPMH_PKA_PERF0_ENA_VOTE_GPLL0_BMSK                                                             0x1
+#define HWIO_GCC_RPMH_PKA_PERF0_ENA_VOTE_GPLL0_SHFT                                                             0x0
+#define HWIO_GCC_RPMH_PKA_PERF0_ENA_VOTE_GPLL0_DISABLE_FVAL                                                     0x0
+#define HWIO_GCC_RPMH_PKA_PERF0_ENA_VOTE_GPLL0_ENABLE_FVAL                                                      0x1
+
+#define HWIO_GCC_RPMH_PKA_PERF1_ENA_VOTE_ADDR                                                            (GCC_CLK_CTL_REG_REG_BASE      + 0x00085008)
+#define HWIO_GCC_RPMH_PKA_PERF1_ENA_VOTE_PHYS                                                            (GCC_CLK_CTL_REG_REG_BASE_PHYS + 0x00085008)
+#define HWIO_GCC_RPMH_PKA_PERF1_ENA_VOTE_OFFS                                                            (GCC_CLK_CTL_REG_REG_BASE_OFFS + 0x00085008)
+#define HWIO_GCC_RPMH_PKA_PERF1_ENA_VOTE_RMSK                                                                  0x1f
+#define HWIO_GCC_RPMH_PKA_PERF1_ENA_VOTE_ATTR                                                                   0x3
+#define HWIO_GCC_RPMH_PKA_PERF1_ENA_VOTE_IN          \
+        in_dword_masked(HWIO_GCC_RPMH_PKA_PERF1_ENA_VOTE_ADDR, HWIO_GCC_RPMH_PKA_PERF1_ENA_VOTE_RMSK)
+#define HWIO_GCC_RPMH_PKA_PERF1_ENA_VOTE_INM(m)      \
+        in_dword_masked(HWIO_GCC_RPMH_PKA_PERF1_ENA_VOTE_ADDR, m)
+#define HWIO_GCC_RPMH_PKA_PERF1_ENA_VOTE_OUT(v)      \
+        out_dword(HWIO_GCC_RPMH_PKA_PERF1_ENA_VOTE_ADDR,v)
+#define HWIO_GCC_RPMH_PKA_PERF1_ENA_VOTE_OUTM(m,v) \
+        out_dword_masked_ns(HWIO_GCC_RPMH_PKA_PERF1_ENA_VOTE_ADDR,m,v,HWIO_GCC_RPMH_PKA_PERF1_ENA_VOTE_IN)
+#define HWIO_GCC_RPMH_PKA_PERF1_ENA_VOTE_GPLL5_BMSK                                                            0x10
+#define HWIO_GCC_RPMH_PKA_PERF1_ENA_VOTE_GPLL5_SHFT                                                             0x4
+#define HWIO_GCC_RPMH_PKA_PERF1_ENA_VOTE_GPLL5_DISABLE_FVAL                                                     0x0
+#define HWIO_GCC_RPMH_PKA_PERF1_ENA_VOTE_GPLL5_ENABLE_FVAL                                                      0x1
+#define HWIO_GCC_RPMH_PKA_PERF1_ENA_VOTE_GPLL4_BMSK                                                             0x8
+#define HWIO_GCC_RPMH_PKA_PERF1_ENA_VOTE_GPLL4_SHFT                                                             0x3
+#define HWIO_GCC_RPMH_PKA_PERF1_ENA_VOTE_GPLL4_DISABLE_FVAL                                                     0x0
+#define HWIO_GCC_RPMH_PKA_PERF1_ENA_VOTE_GPLL4_ENABLE_FVAL                                                      0x1
+#define HWIO_GCC_RPMH_PKA_PERF1_ENA_VOTE_GPLL2_3_BMSK                                                           0x4
+#define HWIO_GCC_RPMH_PKA_PERF1_ENA_VOTE_GPLL2_3_SHFT                                                           0x2
+#define HWIO_GCC_RPMH_PKA_PERF1_ENA_VOTE_GPLL2_3_DISABLE_FVAL                                                   0x0
+#define HWIO_GCC_RPMH_PKA_PERF1_ENA_VOTE_GPLL2_3_ENABLE_FVAL                                                    0x1
+#define HWIO_GCC_RPMH_PKA_PERF1_ENA_VOTE_GPLL1_BMSK                                                             0x2
+#define HWIO_GCC_RPMH_PKA_PERF1_ENA_VOTE_GPLL1_SHFT                                                             0x1
+#define HWIO_GCC_RPMH_PKA_PERF1_ENA_VOTE_GPLL1_DISABLE_FVAL                                                     0x0
+#define HWIO_GCC_RPMH_PKA_PERF1_ENA_VOTE_GPLL1_ENABLE_FVAL                                                      0x1
+#define HWIO_GCC_RPMH_PKA_PERF1_ENA_VOTE_GPLL0_BMSK                                                             0x1
+#define HWIO_GCC_RPMH_PKA_PERF1_ENA_VOTE_GPLL0_SHFT                                                             0x0
+#define HWIO_GCC_RPMH_PKA_PERF1_ENA_VOTE_GPLL0_DISABLE_FVAL                                                     0x0
+#define HWIO_GCC_RPMH_PKA_PERF1_ENA_VOTE_GPLL0_ENABLE_FVAL                                                      0x1
+
+#define HWIO_GCC_RPMH_PKA_PERF2_ENA_VOTE_ADDR                                                            (GCC_CLK_CTL_REG_REG_BASE      + 0x0008500c)
+#define HWIO_GCC_RPMH_PKA_PERF2_ENA_VOTE_PHYS                                                            (GCC_CLK_CTL_REG_REG_BASE_PHYS + 0x0008500c)
+#define HWIO_GCC_RPMH_PKA_PERF2_ENA_VOTE_OFFS                                                            (GCC_CLK_CTL_REG_REG_BASE_OFFS + 0x0008500c)
+#define HWIO_GCC_RPMH_PKA_PERF2_ENA_VOTE_RMSK                                                                  0x1f
+#define HWIO_GCC_RPMH_PKA_PERF2_ENA_VOTE_ATTR                                                                   0x3
+#define HWIO_GCC_RPMH_PKA_PERF2_ENA_VOTE_IN          \
+        in_dword_masked(HWIO_GCC_RPMH_PKA_PERF2_ENA_VOTE_ADDR, HWIO_GCC_RPMH_PKA_PERF2_ENA_VOTE_RMSK)
+#define HWIO_GCC_RPMH_PKA_PERF2_ENA_VOTE_INM(m)      \
+        in_dword_masked(HWIO_GCC_RPMH_PKA_PERF2_ENA_VOTE_ADDR, m)
+#define HWIO_GCC_RPMH_PKA_PERF2_ENA_VOTE_OUT(v)      \
+        out_dword(HWIO_GCC_RPMH_PKA_PERF2_ENA_VOTE_ADDR,v)
+#define HWIO_GCC_RPMH_PKA_PERF2_ENA_VOTE_OUTM(m,v) \
+        out_dword_masked_ns(HWIO_GCC_RPMH_PKA_PERF2_ENA_VOTE_ADDR,m,v,HWIO_GCC_RPMH_PKA_PERF2_ENA_VOTE_IN)
+#define HWIO_GCC_RPMH_PKA_PERF2_ENA_VOTE_GPLL5_BMSK                                                            0x10
+#define HWIO_GCC_RPMH_PKA_PERF2_ENA_VOTE_GPLL5_SHFT                                                             0x4
+#define HWIO_GCC_RPMH_PKA_PERF2_ENA_VOTE_GPLL5_DISABLE_FVAL                                                     0x0
+#define HWIO_GCC_RPMH_PKA_PERF2_ENA_VOTE_GPLL5_ENABLE_FVAL                                                      0x1
+#define HWIO_GCC_RPMH_PKA_PERF2_ENA_VOTE_GPLL4_BMSK                                                             0x8
+#define HWIO_GCC_RPMH_PKA_PERF2_ENA_VOTE_GPLL4_SHFT                                                             0x3
+#define HWIO_GCC_RPMH_PKA_PERF2_ENA_VOTE_GPLL4_DISABLE_FVAL                                                     0x0
+#define HWIO_GCC_RPMH_PKA_PERF2_ENA_VOTE_GPLL4_ENABLE_FVAL                                                      0x1
+#define HWIO_GCC_RPMH_PKA_PERF2_ENA_VOTE_GPLL2_3_BMSK                                                           0x4
+#define HWIO_GCC_RPMH_PKA_PERF2_ENA_VOTE_GPLL2_3_SHFT                                                           0x2
+#define HWIO_GCC_RPMH_PKA_PERF2_ENA_VOTE_GPLL2_3_DISABLE_FVAL                                                   0x0
+#define HWIO_GCC_RPMH_PKA_PERF2_ENA_VOTE_GPLL2_3_ENABLE_FVAL                                                    0x1
+#define HWIO_GCC_RPMH_PKA_PERF2_ENA_VOTE_GPLL1_BMSK                                                             0x2
+#define HWIO_GCC_RPMH_PKA_PERF2_ENA_VOTE_GPLL1_SHFT                                                             0x1
+#define HWIO_GCC_RPMH_PKA_PERF2_ENA_VOTE_GPLL1_DISABLE_FVAL                                                     0x0
+#define HWIO_GCC_RPMH_PKA_PERF2_ENA_VOTE_GPLL1_ENABLE_FVAL                                                      0x1
+#define HWIO_GCC_RPMH_PKA_PERF2_ENA_VOTE_GPLL0_BMSK                                                             0x1
+#define HWIO_GCC_RPMH_PKA_PERF2_ENA_VOTE_GPLL0_SHFT                                                             0x0
+#define HWIO_GCC_RPMH_PKA_PERF2_ENA_VOTE_GPLL0_DISABLE_FVAL                                                     0x0
+#define HWIO_GCC_RPMH_PKA_PERF2_ENA_VOTE_GPLL0_ENABLE_FVAL                                                      0x1
+
+#define HWIO_GCC_RPMH_PKA_PERF3_ENA_VOTE_ADDR                                                            (GCC_CLK_CTL_REG_REG_BASE      + 0x00085010)
+#define HWIO_GCC_RPMH_PKA_PERF3_ENA_VOTE_PHYS                                                            (GCC_CLK_CTL_REG_REG_BASE_PHYS + 0x00085010)
+#define HWIO_GCC_RPMH_PKA_PERF3_ENA_VOTE_OFFS                                                            (GCC_CLK_CTL_REG_REG_BASE_OFFS + 0x00085010)
+#define HWIO_GCC_RPMH_PKA_PERF3_ENA_VOTE_RMSK                                                                  0x1f
+#define HWIO_GCC_RPMH_PKA_PERF3_ENA_VOTE_ATTR                                                                   0x3
+#define HWIO_GCC_RPMH_PKA_PERF3_ENA_VOTE_IN          \
+        in_dword_masked(HWIO_GCC_RPMH_PKA_PERF3_ENA_VOTE_ADDR, HWIO_GCC_RPMH_PKA_PERF3_ENA_VOTE_RMSK)
+#define HWIO_GCC_RPMH_PKA_PERF3_ENA_VOTE_INM(m)      \
+        in_dword_masked(HWIO_GCC_RPMH_PKA_PERF3_ENA_VOTE_ADDR, m)
+#define HWIO_GCC_RPMH_PKA_PERF3_ENA_VOTE_OUT(v)      \
+        out_dword(HWIO_GCC_RPMH_PKA_PERF3_ENA_VOTE_ADDR,v)
+#define HWIO_GCC_RPMH_PKA_PERF3_ENA_VOTE_OUTM(m,v) \
+        out_dword_masked_ns(HWIO_GCC_RPMH_PKA_PERF3_ENA_VOTE_ADDR,m,v,HWIO_GCC_RPMH_PKA_PERF3_ENA_VOTE_IN)
+#define HWIO_GCC_RPMH_PKA_PERF3_ENA_VOTE_GPLL5_BMSK                                                            0x10
+#define HWIO_GCC_RPMH_PKA_PERF3_ENA_VOTE_GPLL5_SHFT                                                             0x4
+#define HWIO_GCC_RPMH_PKA_PERF3_ENA_VOTE_GPLL5_DISABLE_FVAL                                                     0x0
+#define HWIO_GCC_RPMH_PKA_PERF3_ENA_VOTE_GPLL5_ENABLE_FVAL                                                      0x1
+#define HWIO_GCC_RPMH_PKA_PERF3_ENA_VOTE_GPLL4_BMSK                                                             0x8
+#define HWIO_GCC_RPMH_PKA_PERF3_ENA_VOTE_GPLL4_SHFT                                                             0x3
+#define HWIO_GCC_RPMH_PKA_PERF3_ENA_VOTE_GPLL4_DISABLE_FVAL                                                     0x0
+#define HWIO_GCC_RPMH_PKA_PERF3_ENA_VOTE_GPLL4_ENABLE_FVAL                                                      0x1
+#define HWIO_GCC_RPMH_PKA_PERF3_ENA_VOTE_GPLL2_3_BMSK                                                           0x4
+#define HWIO_GCC_RPMH_PKA_PERF3_ENA_VOTE_GPLL2_3_SHFT                                                           0x2
+#define HWIO_GCC_RPMH_PKA_PERF3_ENA_VOTE_GPLL2_3_DISABLE_FVAL                                                   0x0
+#define HWIO_GCC_RPMH_PKA_PERF3_ENA_VOTE_GPLL2_3_ENABLE_FVAL                                                    0x1
+#define HWIO_GCC_RPMH_PKA_PERF3_ENA_VOTE_GPLL1_BMSK                                                             0x2
+#define HWIO_GCC_RPMH_PKA_PERF3_ENA_VOTE_GPLL1_SHFT                                                             0x1
+#define HWIO_GCC_RPMH_PKA_PERF3_ENA_VOTE_GPLL1_DISABLE_FVAL                                                     0x0
+#define HWIO_GCC_RPMH_PKA_PERF3_ENA_VOTE_GPLL1_ENABLE_FVAL                                                      0x1
+#define HWIO_GCC_RPMH_PKA_PERF3_ENA_VOTE_GPLL0_BMSK                                                             0x1
+#define HWIO_GCC_RPMH_PKA_PERF3_ENA_VOTE_GPLL0_SHFT                                                             0x0
+#define HWIO_GCC_RPMH_PKA_PERF3_ENA_VOTE_GPLL0_DISABLE_FVAL                                                     0x0
+#define HWIO_GCC_RPMH_PKA_PERF3_ENA_VOTE_GPLL0_ENABLE_FVAL                                                      0x1
+
+#define HWIO_GCC_RPMH_PKA_PERF4_ENA_VOTE_ADDR                                                            (GCC_CLK_CTL_REG_REG_BASE      + 0x00085014)
+#define HWIO_GCC_RPMH_PKA_PERF4_ENA_VOTE_PHYS                                                            (GCC_CLK_CTL_REG_REG_BASE_PHYS + 0x00085014)
+#define HWIO_GCC_RPMH_PKA_PERF4_ENA_VOTE_OFFS                                                            (GCC_CLK_CTL_REG_REG_BASE_OFFS + 0x00085014)
+#define HWIO_GCC_RPMH_PKA_PERF4_ENA_VOTE_RMSK                                                                  0x1f
+#define HWIO_GCC_RPMH_PKA_PERF4_ENA_VOTE_ATTR                                                                   0x3
+#define HWIO_GCC_RPMH_PKA_PERF4_ENA_VOTE_IN          \
+        in_dword_masked(HWIO_GCC_RPMH_PKA_PERF4_ENA_VOTE_ADDR, HWIO_GCC_RPMH_PKA_PERF4_ENA_VOTE_RMSK)
+#define HWIO_GCC_RPMH_PKA_PERF4_ENA_VOTE_INM(m)      \
+        in_dword_masked(HWIO_GCC_RPMH_PKA_PERF4_ENA_VOTE_ADDR, m)
+#define HWIO_GCC_RPMH_PKA_PERF4_ENA_VOTE_OUT(v)      \
+        out_dword(HWIO_GCC_RPMH_PKA_PERF4_ENA_VOTE_ADDR,v)
+#define HWIO_GCC_RPMH_PKA_PERF4_ENA_VOTE_OUTM(m,v) \
+        out_dword_masked_ns(HWIO_GCC_RPMH_PKA_PERF4_ENA_VOTE_ADDR,m,v,HWIO_GCC_RPMH_PKA_PERF4_ENA_VOTE_IN)
+#define HWIO_GCC_RPMH_PKA_PERF4_ENA_VOTE_GPLL5_BMSK                                                            0x10
+#define HWIO_GCC_RPMH_PKA_PERF4_ENA_VOTE_GPLL5_SHFT                                                             0x4
+#define HWIO_GCC_RPMH_PKA_PERF4_ENA_VOTE_GPLL5_DISABLE_FVAL                                                     0x0
+#define HWIO_GCC_RPMH_PKA_PERF4_ENA_VOTE_GPLL5_ENABLE_FVAL                                                      0x1
+#define HWIO_GCC_RPMH_PKA_PERF4_ENA_VOTE_GPLL4_BMSK                                                             0x8
+#define HWIO_GCC_RPMH_PKA_PERF4_ENA_VOTE_GPLL4_SHFT                                                             0x3
+#define HWIO_GCC_RPMH_PKA_PERF4_ENA_VOTE_GPLL4_DISABLE_FVAL                                                     0x0
+#define HWIO_GCC_RPMH_PKA_PERF4_ENA_VOTE_GPLL4_ENABLE_FVAL                                                      0x1
+#define HWIO_GCC_RPMH_PKA_PERF4_ENA_VOTE_GPLL2_3_BMSK                                                           0x4
+#define HWIO_GCC_RPMH_PKA_PERF4_ENA_VOTE_GPLL2_3_SHFT                                                           0x2
+#define HWIO_GCC_RPMH_PKA_PERF4_ENA_VOTE_GPLL2_3_DISABLE_FVAL                                                   0x0
+#define HWIO_GCC_RPMH_PKA_PERF4_ENA_VOTE_GPLL2_3_ENABLE_FVAL                                                    0x1
+#define HWIO_GCC_RPMH_PKA_PERF4_ENA_VOTE_GPLL1_BMSK                                                             0x2
+#define HWIO_GCC_RPMH_PKA_PERF4_ENA_VOTE_GPLL1_SHFT                                                             0x1
+#define HWIO_GCC_RPMH_PKA_PERF4_ENA_VOTE_GPLL1_DISABLE_FVAL                                                     0x0
+#define HWIO_GCC_RPMH_PKA_PERF4_ENA_VOTE_GPLL1_ENABLE_FVAL                                                      0x1
+#define HWIO_GCC_RPMH_PKA_PERF4_ENA_VOTE_GPLL0_BMSK                                                             0x1
+#define HWIO_GCC_RPMH_PKA_PERF4_ENA_VOTE_GPLL0_SHFT                                                             0x0
+#define HWIO_GCC_RPMH_PKA_PERF4_ENA_VOTE_GPLL0_DISABLE_FVAL                                                     0x0
+#define HWIO_GCC_RPMH_PKA_PERF4_ENA_VOTE_GPLL0_ENABLE_FVAL                                                      0x1
+
+#define HWIO_GCC_RPMH_PKA_PERF5_ENA_VOTE_ADDR                                                            (GCC_CLK_CTL_REG_REG_BASE      + 0x00085018)
+#define HWIO_GCC_RPMH_PKA_PERF5_ENA_VOTE_PHYS                                                            (GCC_CLK_CTL_REG_REG_BASE_PHYS + 0x00085018)
+#define HWIO_GCC_RPMH_PKA_PERF5_ENA_VOTE_OFFS                                                            (GCC_CLK_CTL_REG_REG_BASE_OFFS + 0x00085018)
+#define HWIO_GCC_RPMH_PKA_PERF5_ENA_VOTE_RMSK                                                                  0x1f
+#define HWIO_GCC_RPMH_PKA_PERF5_ENA_VOTE_ATTR                                                                   0x3
+#define HWIO_GCC_RPMH_PKA_PERF5_ENA_VOTE_IN          \
+        in_dword_masked(HWIO_GCC_RPMH_PKA_PERF5_ENA_VOTE_ADDR, HWIO_GCC_RPMH_PKA_PERF5_ENA_VOTE_RMSK)
+#define HWIO_GCC_RPMH_PKA_PERF5_ENA_VOTE_INM(m)      \
+        in_dword_masked(HWIO_GCC_RPMH_PKA_PERF5_ENA_VOTE_ADDR, m)
+#define HWIO_GCC_RPMH_PKA_PERF5_ENA_VOTE_OUT(v)      \
+        out_dword(HWIO_GCC_RPMH_PKA_PERF5_ENA_VOTE_ADDR,v)
+#define HWIO_GCC_RPMH_PKA_PERF5_ENA_VOTE_OUTM(m,v) \
+        out_dword_masked_ns(HWIO_GCC_RPMH_PKA_PERF5_ENA_VOTE_ADDR,m,v,HWIO_GCC_RPMH_PKA_PERF5_ENA_VOTE_IN)
+#define HWIO_GCC_RPMH_PKA_PERF5_ENA_VOTE_GPLL5_BMSK                                                            0x10
+#define HWIO_GCC_RPMH_PKA_PERF5_ENA_VOTE_GPLL5_SHFT                                                             0x4
+#define HWIO_GCC_RPMH_PKA_PERF5_ENA_VOTE_GPLL5_DISABLE_FVAL                                                     0x0
+#define HWIO_GCC_RPMH_PKA_PERF5_ENA_VOTE_GPLL5_ENABLE_FVAL                                                      0x1
+#define HWIO_GCC_RPMH_PKA_PERF5_ENA_VOTE_GPLL4_BMSK                                                             0x8
+#define HWIO_GCC_RPMH_PKA_PERF5_ENA_VOTE_GPLL4_SHFT                                                             0x3
+#define HWIO_GCC_RPMH_PKA_PERF5_ENA_VOTE_GPLL4_DISABLE_FVAL                                                     0x0
+#define HWIO_GCC_RPMH_PKA_PERF5_ENA_VOTE_GPLL4_ENABLE_FVAL                                                      0x1
+#define HWIO_GCC_RPMH_PKA_PERF5_ENA_VOTE_GPLL2_3_BMSK                                                           0x4
+#define HWIO_GCC_RPMH_PKA_PERF5_ENA_VOTE_GPLL2_3_SHFT                                                           0x2
+#define HWIO_GCC_RPMH_PKA_PERF5_ENA_VOTE_GPLL2_3_DISABLE_FVAL                                                   0x0
+#define HWIO_GCC_RPMH_PKA_PERF5_ENA_VOTE_GPLL2_3_ENABLE_FVAL                                                    0x1
+#define HWIO_GCC_RPMH_PKA_PERF5_ENA_VOTE_GPLL1_BMSK                                                             0x2
+#define HWIO_GCC_RPMH_PKA_PERF5_ENA_VOTE_GPLL1_SHFT                                                             0x1
+#define HWIO_GCC_RPMH_PKA_PERF5_ENA_VOTE_GPLL1_DISABLE_FVAL                                                     0x0
+#define HWIO_GCC_RPMH_PKA_PERF5_ENA_VOTE_GPLL1_ENABLE_FVAL                                                      0x1
+#define HWIO_GCC_RPMH_PKA_PERF5_ENA_VOTE_GPLL0_BMSK                                                             0x1
+#define HWIO_GCC_RPMH_PKA_PERF5_ENA_VOTE_GPLL0_SHFT                                                             0x0
+#define HWIO_GCC_RPMH_PKA_PERF5_ENA_VOTE_GPLL0_DISABLE_FVAL                                                     0x0
+#define HWIO_GCC_RPMH_PKA_PERF5_ENA_VOTE_GPLL0_ENABLE_FVAL                                                      0x1
+
+#define HWIO_GCC_RPMH_PKA_PERF6_ENA_VOTE_ADDR                                                            (GCC_CLK_CTL_REG_REG_BASE      + 0x0008501c)
+#define HWIO_GCC_RPMH_PKA_PERF6_ENA_VOTE_PHYS                                                            (GCC_CLK_CTL_REG_REG_BASE_PHYS + 0x0008501c)
+#define HWIO_GCC_RPMH_PKA_PERF6_ENA_VOTE_OFFS                                                            (GCC_CLK_CTL_REG_REG_BASE_OFFS + 0x0008501c)
+#define HWIO_GCC_RPMH_PKA_PERF6_ENA_VOTE_RMSK                                                                  0x1f
+#define HWIO_GCC_RPMH_PKA_PERF6_ENA_VOTE_ATTR                                                                   0x3
+#define HWIO_GCC_RPMH_PKA_PERF6_ENA_VOTE_IN          \
+        in_dword_masked(HWIO_GCC_RPMH_PKA_PERF6_ENA_VOTE_ADDR, HWIO_GCC_RPMH_PKA_PERF6_ENA_VOTE_RMSK)
+#define HWIO_GCC_RPMH_PKA_PERF6_ENA_VOTE_INM(m)      \
+        in_dword_masked(HWIO_GCC_RPMH_PKA_PERF6_ENA_VOTE_ADDR, m)
+#define HWIO_GCC_RPMH_PKA_PERF6_ENA_VOTE_OUT(v)      \
+        out_dword(HWIO_GCC_RPMH_PKA_PERF6_ENA_VOTE_ADDR,v)
+#define HWIO_GCC_RPMH_PKA_PERF6_ENA_VOTE_OUTM(m,v) \
+        out_dword_masked_ns(HWIO_GCC_RPMH_PKA_PERF6_ENA_VOTE_ADDR,m,v,HWIO_GCC_RPMH_PKA_PERF6_ENA_VOTE_IN)
+#define HWIO_GCC_RPMH_PKA_PERF6_ENA_VOTE_GPLL5_BMSK                                                            0x10
+#define HWIO_GCC_RPMH_PKA_PERF6_ENA_VOTE_GPLL5_SHFT                                                             0x4
+#define HWIO_GCC_RPMH_PKA_PERF6_ENA_VOTE_GPLL5_DISABLE_FVAL                                                     0x0
+#define HWIO_GCC_RPMH_PKA_PERF6_ENA_VOTE_GPLL5_ENABLE_FVAL                                                      0x1
+#define HWIO_GCC_RPMH_PKA_PERF6_ENA_VOTE_GPLL4_BMSK                                                             0x8
+#define HWIO_GCC_RPMH_PKA_PERF6_ENA_VOTE_GPLL4_SHFT                                                             0x3
+#define HWIO_GCC_RPMH_PKA_PERF6_ENA_VOTE_GPLL4_DISABLE_FVAL                                                     0x0
+#define HWIO_GCC_RPMH_PKA_PERF6_ENA_VOTE_GPLL4_ENABLE_FVAL                                                      0x1
+#define HWIO_GCC_RPMH_PKA_PERF6_ENA_VOTE_GPLL2_3_BMSK                                                           0x4
+#define HWIO_GCC_RPMH_PKA_PERF6_ENA_VOTE_GPLL2_3_SHFT                                                           0x2
+#define HWIO_GCC_RPMH_PKA_PERF6_ENA_VOTE_GPLL2_3_DISABLE_FVAL                                                   0x0
+#define HWIO_GCC_RPMH_PKA_PERF6_ENA_VOTE_GPLL2_3_ENABLE_FVAL                                                    0x1
+#define HWIO_GCC_RPMH_PKA_PERF6_ENA_VOTE_GPLL1_BMSK                                                             0x2
+#define HWIO_GCC_RPMH_PKA_PERF6_ENA_VOTE_GPLL1_SHFT                                                             0x1
+#define HWIO_GCC_RPMH_PKA_PERF6_ENA_VOTE_GPLL1_DISABLE_FVAL                                                     0x0
+#define HWIO_GCC_RPMH_PKA_PERF6_ENA_VOTE_GPLL1_ENABLE_FVAL                                                      0x1
+#define HWIO_GCC_RPMH_PKA_PERF6_ENA_VOTE_GPLL0_BMSK                                                             0x1
+#define HWIO_GCC_RPMH_PKA_PERF6_ENA_VOTE_GPLL0_SHFT                                                             0x0
+#define HWIO_GCC_RPMH_PKA_PERF6_ENA_VOTE_GPLL0_DISABLE_FVAL                                                     0x0
+#define HWIO_GCC_RPMH_PKA_PERF6_ENA_VOTE_GPLL0_ENABLE_FVAL                                                      0x1
+
+#define HWIO_GCC_RPMH_PKA_PERF7_ENA_VOTE_ADDR                                                            (GCC_CLK_CTL_REG_REG_BASE      + 0x00085020)
+#define HWIO_GCC_RPMH_PKA_PERF7_ENA_VOTE_PHYS                                                            (GCC_CLK_CTL_REG_REG_BASE_PHYS + 0x00085020)
+#define HWIO_GCC_RPMH_PKA_PERF7_ENA_VOTE_OFFS                                                            (GCC_CLK_CTL_REG_REG_BASE_OFFS + 0x00085020)
+#define HWIO_GCC_RPMH_PKA_PERF7_ENA_VOTE_RMSK                                                                  0x1f
+#define HWIO_GCC_RPMH_PKA_PERF7_ENA_VOTE_ATTR                                                                   0x3
+#define HWIO_GCC_RPMH_PKA_PERF7_ENA_VOTE_IN          \
+        in_dword_masked(HWIO_GCC_RPMH_PKA_PERF7_ENA_VOTE_ADDR, HWIO_GCC_RPMH_PKA_PERF7_ENA_VOTE_RMSK)
+#define HWIO_GCC_RPMH_PKA_PERF7_ENA_VOTE_INM(m)      \
+        in_dword_masked(HWIO_GCC_RPMH_PKA_PERF7_ENA_VOTE_ADDR, m)
+#define HWIO_GCC_RPMH_PKA_PERF7_ENA_VOTE_OUT(v)      \
+        out_dword(HWIO_GCC_RPMH_PKA_PERF7_ENA_VOTE_ADDR,v)
+#define HWIO_GCC_RPMH_PKA_PERF7_ENA_VOTE_OUTM(m,v) \
+        out_dword_masked_ns(HWIO_GCC_RPMH_PKA_PERF7_ENA_VOTE_ADDR,m,v,HWIO_GCC_RPMH_PKA_PERF7_ENA_VOTE_IN)
+#define HWIO_GCC_RPMH_PKA_PERF7_ENA_VOTE_GPLL5_BMSK                                                            0x10
+#define HWIO_GCC_RPMH_PKA_PERF7_ENA_VOTE_GPLL5_SHFT                                                             0x4
+#define HWIO_GCC_RPMH_PKA_PERF7_ENA_VOTE_GPLL5_DISABLE_FVAL                                                     0x0
+#define HWIO_GCC_RPMH_PKA_PERF7_ENA_VOTE_GPLL5_ENABLE_FVAL                                                      0x1
+#define HWIO_GCC_RPMH_PKA_PERF7_ENA_VOTE_GPLL4_BMSK                                                             0x8
+#define HWIO_GCC_RPMH_PKA_PERF7_ENA_VOTE_GPLL4_SHFT                                                             0x3
+#define HWIO_GCC_RPMH_PKA_PERF7_ENA_VOTE_GPLL4_DISABLE_FVAL                                                     0x0
+#define HWIO_GCC_RPMH_PKA_PERF7_ENA_VOTE_GPLL4_ENABLE_FVAL                                                      0x1
+#define HWIO_GCC_RPMH_PKA_PERF7_ENA_VOTE_GPLL2_3_BMSK                                                           0x4
+#define HWIO_GCC_RPMH_PKA_PERF7_ENA_VOTE_GPLL2_3_SHFT                                                           0x2
+#define HWIO_GCC_RPMH_PKA_PERF7_ENA_VOTE_GPLL2_3_DISABLE_FVAL                                                   0x0
+#define HWIO_GCC_RPMH_PKA_PERF7_ENA_VOTE_GPLL2_3_ENABLE_FVAL                                                    0x1
+#define HWIO_GCC_RPMH_PKA_PERF7_ENA_VOTE_GPLL1_BMSK                                                             0x2
+#define HWIO_GCC_RPMH_PKA_PERF7_ENA_VOTE_GPLL1_SHFT                                                             0x1
+#define HWIO_GCC_RPMH_PKA_PERF7_ENA_VOTE_GPLL1_DISABLE_FVAL                                                     0x0
+#define HWIO_GCC_RPMH_PKA_PERF7_ENA_VOTE_GPLL1_ENABLE_FVAL                                                      0x1
+#define HWIO_GCC_RPMH_PKA_PERF7_ENA_VOTE_GPLL0_BMSK                                                             0x1
+#define HWIO_GCC_RPMH_PKA_PERF7_ENA_VOTE_GPLL0_SHFT                                                             0x0
+#define HWIO_GCC_RPMH_PKA_PERF7_ENA_VOTE_GPLL0_DISABLE_FVAL                                                     0x0
+#define HWIO_GCC_RPMH_PKA_PERF7_ENA_VOTE_GPLL0_ENABLE_FVAL                                                      0x1
+
+#define HWIO_GCC_RPMH_PKA_PERF8_ENA_VOTE_ADDR                                                            (GCC_CLK_CTL_REG_REG_BASE      + 0x00085024)
+#define HWIO_GCC_RPMH_PKA_PERF8_ENA_VOTE_PHYS                                                            (GCC_CLK_CTL_REG_REG_BASE_PHYS + 0x00085024)
+#define HWIO_GCC_RPMH_PKA_PERF8_ENA_VOTE_OFFS                                                            (GCC_CLK_CTL_REG_REG_BASE_OFFS + 0x00085024)
+#define HWIO_GCC_RPMH_PKA_PERF8_ENA_VOTE_RMSK                                                                  0x1f
+#define HWIO_GCC_RPMH_PKA_PERF8_ENA_VOTE_ATTR                                                                   0x3
+#define HWIO_GCC_RPMH_PKA_PERF8_ENA_VOTE_IN          \
+        in_dword_masked(HWIO_GCC_RPMH_PKA_PERF8_ENA_VOTE_ADDR, HWIO_GCC_RPMH_PKA_PERF8_ENA_VOTE_RMSK)
+#define HWIO_GCC_RPMH_PKA_PERF8_ENA_VOTE_INM(m)      \
+        in_dword_masked(HWIO_GCC_RPMH_PKA_PERF8_ENA_VOTE_ADDR, m)
+#define HWIO_GCC_RPMH_PKA_PERF8_ENA_VOTE_OUT(v)      \
+        out_dword(HWIO_GCC_RPMH_PKA_PERF8_ENA_VOTE_ADDR,v)
+#define HWIO_GCC_RPMH_PKA_PERF8_ENA_VOTE_OUTM(m,v) \
+        out_dword_masked_ns(HWIO_GCC_RPMH_PKA_PERF8_ENA_VOTE_ADDR,m,v,HWIO_GCC_RPMH_PKA_PERF8_ENA_VOTE_IN)
+#define HWIO_GCC_RPMH_PKA_PERF8_ENA_VOTE_GPLL5_BMSK                                                            0x10
+#define HWIO_GCC_RPMH_PKA_PERF8_ENA_VOTE_GPLL5_SHFT                                                             0x4
+#define HWIO_GCC_RPMH_PKA_PERF8_ENA_VOTE_GPLL5_DISABLE_FVAL                                                     0x0
+#define HWIO_GCC_RPMH_PKA_PERF8_ENA_VOTE_GPLL5_ENABLE_FVAL                                                      0x1
+#define HWIO_GCC_RPMH_PKA_PERF8_ENA_VOTE_GPLL4_BMSK                                                             0x8
+#define HWIO_GCC_RPMH_PKA_PERF8_ENA_VOTE_GPLL4_SHFT                                                             0x3
+#define HWIO_GCC_RPMH_PKA_PERF8_ENA_VOTE_GPLL4_DISABLE_FVAL                                                     0x0
+#define HWIO_GCC_RPMH_PKA_PERF8_ENA_VOTE_GPLL4_ENABLE_FVAL                                                      0x1
+#define HWIO_GCC_RPMH_PKA_PERF8_ENA_VOTE_GPLL2_3_BMSK                                                           0x4
+#define HWIO_GCC_RPMH_PKA_PERF8_ENA_VOTE_GPLL2_3_SHFT                                                           0x2
+#define HWIO_GCC_RPMH_PKA_PERF8_ENA_VOTE_GPLL2_3_DISABLE_FVAL                                                   0x0
+#define HWIO_GCC_RPMH_PKA_PERF8_ENA_VOTE_GPLL2_3_ENABLE_FVAL                                                    0x1
+#define HWIO_GCC_RPMH_PKA_PERF8_ENA_VOTE_GPLL1_BMSK                                                             0x2
+#define HWIO_GCC_RPMH_PKA_PERF8_ENA_VOTE_GPLL1_SHFT                                                             0x1
+#define HWIO_GCC_RPMH_PKA_PERF8_ENA_VOTE_GPLL1_DISABLE_FVAL                                                     0x0
+#define HWIO_GCC_RPMH_PKA_PERF8_ENA_VOTE_GPLL1_ENABLE_FVAL                                                      0x1
+#define HWIO_GCC_RPMH_PKA_PERF8_ENA_VOTE_GPLL0_BMSK                                                             0x1
+#define HWIO_GCC_RPMH_PKA_PERF8_ENA_VOTE_GPLL0_SHFT                                                             0x0
+#define HWIO_GCC_RPMH_PKA_PERF8_ENA_VOTE_GPLL0_DISABLE_FVAL                                                     0x0
+#define HWIO_GCC_RPMH_PKA_PERF8_ENA_VOTE_GPLL0_ENABLE_FVAL                                                      0x1
+
+#define HWIO_GCC_RPMH_PKA_PERF9_ENA_VOTE_ADDR                                                            (GCC_CLK_CTL_REG_REG_BASE      + 0x00085028)
+#define HWIO_GCC_RPMH_PKA_PERF9_ENA_VOTE_PHYS                                                            (GCC_CLK_CTL_REG_REG_BASE_PHYS + 0x00085028)
+#define HWIO_GCC_RPMH_PKA_PERF9_ENA_VOTE_OFFS                                                            (GCC_CLK_CTL_REG_REG_BASE_OFFS + 0x00085028)
+#define HWIO_GCC_RPMH_PKA_PERF9_ENA_VOTE_RMSK                                                                  0x1f
+#define HWIO_GCC_RPMH_PKA_PERF9_ENA_VOTE_ATTR                                                                   0x3
+#define HWIO_GCC_RPMH_PKA_PERF9_ENA_VOTE_IN          \
+        in_dword_masked(HWIO_GCC_RPMH_PKA_PERF9_ENA_VOTE_ADDR, HWIO_GCC_RPMH_PKA_PERF9_ENA_VOTE_RMSK)
+#define HWIO_GCC_RPMH_PKA_PERF9_ENA_VOTE_INM(m)      \
+        in_dword_masked(HWIO_GCC_RPMH_PKA_PERF9_ENA_VOTE_ADDR, m)
+#define HWIO_GCC_RPMH_PKA_PERF9_ENA_VOTE_OUT(v)      \
+        out_dword(HWIO_GCC_RPMH_PKA_PERF9_ENA_VOTE_ADDR,v)
+#define HWIO_GCC_RPMH_PKA_PERF9_ENA_VOTE_OUTM(m,v) \
+        out_dword_masked_ns(HWIO_GCC_RPMH_PKA_PERF9_ENA_VOTE_ADDR,m,v,HWIO_GCC_RPMH_PKA_PERF9_ENA_VOTE_IN)
+#define HWIO_GCC_RPMH_PKA_PERF9_ENA_VOTE_GPLL5_BMSK                                                            0x10
+#define HWIO_GCC_RPMH_PKA_PERF9_ENA_VOTE_GPLL5_SHFT                                                             0x4
+#define HWIO_GCC_RPMH_PKA_PERF9_ENA_VOTE_GPLL5_DISABLE_FVAL                                                     0x0
+#define HWIO_GCC_RPMH_PKA_PERF9_ENA_VOTE_GPLL5_ENABLE_FVAL                                                      0x1
+#define HWIO_GCC_RPMH_PKA_PERF9_ENA_VOTE_GPLL4_BMSK                                                             0x8
+#define HWIO_GCC_RPMH_PKA_PERF9_ENA_VOTE_GPLL4_SHFT                                                             0x3
+#define HWIO_GCC_RPMH_PKA_PERF9_ENA_VOTE_GPLL4_DISABLE_FVAL                                                     0x0
+#define HWIO_GCC_RPMH_PKA_PERF9_ENA_VOTE_GPLL4_ENABLE_FVAL                                                      0x1
+#define HWIO_GCC_RPMH_PKA_PERF9_ENA_VOTE_GPLL2_3_BMSK                                                           0x4
+#define HWIO_GCC_RPMH_PKA_PERF9_ENA_VOTE_GPLL2_3_SHFT                                                           0x2
+#define HWIO_GCC_RPMH_PKA_PERF9_ENA_VOTE_GPLL2_3_DISABLE_FVAL                                                   0x0
+#define HWIO_GCC_RPMH_PKA_PERF9_ENA_VOTE_GPLL2_3_ENABLE_FVAL                                                    0x1
+#define HWIO_GCC_RPMH_PKA_PERF9_ENA_VOTE_GPLL1_BMSK                                                             0x2
+#define HWIO_GCC_RPMH_PKA_PERF9_ENA_VOTE_GPLL1_SHFT                                                             0x1
+#define HWIO_GCC_RPMH_PKA_PERF9_ENA_VOTE_GPLL1_DISABLE_FVAL                                                     0x0
+#define HWIO_GCC_RPMH_PKA_PERF9_ENA_VOTE_GPLL1_ENABLE_FVAL                                                      0x1
+#define HWIO_GCC_RPMH_PKA_PERF9_ENA_VOTE_GPLL0_BMSK                                                             0x1
+#define HWIO_GCC_RPMH_PKA_PERF9_ENA_VOTE_GPLL0_SHFT                                                             0x0
+#define HWIO_GCC_RPMH_PKA_PERF9_ENA_VOTE_GPLL0_DISABLE_FVAL                                                     0x0
+#define HWIO_GCC_RPMH_PKA_PERF9_ENA_VOTE_GPLL0_ENABLE_FVAL                                                      0x1
+
+#define HWIO_GCC_RPMH_PKA_PERF10_ENA_VOTE_ADDR                                                           (GCC_CLK_CTL_REG_REG_BASE      + 0x0008502c)
+#define HWIO_GCC_RPMH_PKA_PERF10_ENA_VOTE_PHYS                                                           (GCC_CLK_CTL_REG_REG_BASE_PHYS + 0x0008502c)
+#define HWIO_GCC_RPMH_PKA_PERF10_ENA_VOTE_OFFS                                                           (GCC_CLK_CTL_REG_REG_BASE_OFFS + 0x0008502c)
+#define HWIO_GCC_RPMH_PKA_PERF10_ENA_VOTE_RMSK                                                                 0x1f
+#define HWIO_GCC_RPMH_PKA_PERF10_ENA_VOTE_ATTR                                                                  0x3
+#define HWIO_GCC_RPMH_PKA_PERF10_ENA_VOTE_IN          \
+        in_dword_masked(HWIO_GCC_RPMH_PKA_PERF10_ENA_VOTE_ADDR, HWIO_GCC_RPMH_PKA_PERF10_ENA_VOTE_RMSK)
+#define HWIO_GCC_RPMH_PKA_PERF10_ENA_VOTE_INM(m)      \
+        in_dword_masked(HWIO_GCC_RPMH_PKA_PERF10_ENA_VOTE_ADDR, m)
+#define HWIO_GCC_RPMH_PKA_PERF10_ENA_VOTE_OUT(v)      \
+        out_dword(HWIO_GCC_RPMH_PKA_PERF10_ENA_VOTE_ADDR,v)
+#define HWIO_GCC_RPMH_PKA_PERF10_ENA_VOTE_OUTM(m,v) \
+        out_dword_masked_ns(HWIO_GCC_RPMH_PKA_PERF10_ENA_VOTE_ADDR,m,v,HWIO_GCC_RPMH_PKA_PERF10_ENA_VOTE_IN)
+#define HWIO_GCC_RPMH_PKA_PERF10_ENA_VOTE_GPLL5_BMSK                                                           0x10
+#define HWIO_GCC_RPMH_PKA_PERF10_ENA_VOTE_GPLL5_SHFT                                                            0x4
+#define HWIO_GCC_RPMH_PKA_PERF10_ENA_VOTE_GPLL5_DISABLE_FVAL                                                    0x0
+#define HWIO_GCC_RPMH_PKA_PERF10_ENA_VOTE_GPLL5_ENABLE_FVAL                                                     0x1
+#define HWIO_GCC_RPMH_PKA_PERF10_ENA_VOTE_GPLL4_BMSK                                                            0x8
+#define HWIO_GCC_RPMH_PKA_PERF10_ENA_VOTE_GPLL4_SHFT                                                            0x3
+#define HWIO_GCC_RPMH_PKA_PERF10_ENA_VOTE_GPLL4_DISABLE_FVAL                                                    0x0
+#define HWIO_GCC_RPMH_PKA_PERF10_ENA_VOTE_GPLL4_ENABLE_FVAL                                                     0x1
+#define HWIO_GCC_RPMH_PKA_PERF10_ENA_VOTE_GPLL2_3_BMSK                                                          0x4
+#define HWIO_GCC_RPMH_PKA_PERF10_ENA_VOTE_GPLL2_3_SHFT                                                          0x2
+#define HWIO_GCC_RPMH_PKA_PERF10_ENA_VOTE_GPLL2_3_DISABLE_FVAL                                                  0x0
+#define HWIO_GCC_RPMH_PKA_PERF10_ENA_VOTE_GPLL2_3_ENABLE_FVAL                                                   0x1
+#define HWIO_GCC_RPMH_PKA_PERF10_ENA_VOTE_GPLL1_BMSK                                                            0x2
+#define HWIO_GCC_RPMH_PKA_PERF10_ENA_VOTE_GPLL1_SHFT                                                            0x1
+#define HWIO_GCC_RPMH_PKA_PERF10_ENA_VOTE_GPLL1_DISABLE_FVAL                                                    0x0
+#define HWIO_GCC_RPMH_PKA_PERF10_ENA_VOTE_GPLL1_ENABLE_FVAL                                                     0x1
+#define HWIO_GCC_RPMH_PKA_PERF10_ENA_VOTE_GPLL0_BMSK                                                            0x1
+#define HWIO_GCC_RPMH_PKA_PERF10_ENA_VOTE_GPLL0_SHFT                                                            0x0
+#define HWIO_GCC_RPMH_PKA_PERF10_ENA_VOTE_GPLL0_DISABLE_FVAL                                                    0x0
+#define HWIO_GCC_RPMH_PKA_PERF10_ENA_VOTE_GPLL0_ENABLE_FVAL                                                     0x1
+
+#define HWIO_GCC_RPMH_PKA_PERF11_ENA_VOTE_ADDR                                                           (GCC_CLK_CTL_REG_REG_BASE      + 0x00085030)
+#define HWIO_GCC_RPMH_PKA_PERF11_ENA_VOTE_PHYS                                                           (GCC_CLK_CTL_REG_REG_BASE_PHYS + 0x00085030)
+#define HWIO_GCC_RPMH_PKA_PERF11_ENA_VOTE_OFFS                                                           (GCC_CLK_CTL_REG_REG_BASE_OFFS + 0x00085030)
+#define HWIO_GCC_RPMH_PKA_PERF11_ENA_VOTE_RMSK                                                                 0x1f
+#define HWIO_GCC_RPMH_PKA_PERF11_ENA_VOTE_ATTR                                                                  0x3
+#define HWIO_GCC_RPMH_PKA_PERF11_ENA_VOTE_IN          \
+        in_dword_masked(HWIO_GCC_RPMH_PKA_PERF11_ENA_VOTE_ADDR, HWIO_GCC_RPMH_PKA_PERF11_ENA_VOTE_RMSK)
+#define HWIO_GCC_RPMH_PKA_PERF11_ENA_VOTE_INM(m)      \
+        in_dword_masked(HWIO_GCC_RPMH_PKA_PERF11_ENA_VOTE_ADDR, m)
+#define HWIO_GCC_RPMH_PKA_PERF11_ENA_VOTE_OUT(v)      \
+        out_dword(HWIO_GCC_RPMH_PKA_PERF11_ENA_VOTE_ADDR,v)
+#define HWIO_GCC_RPMH_PKA_PERF11_ENA_VOTE_OUTM(m,v) \
+        out_dword_masked_ns(HWIO_GCC_RPMH_PKA_PERF11_ENA_VOTE_ADDR,m,v,HWIO_GCC_RPMH_PKA_PERF11_ENA_VOTE_IN)
+#define HWIO_GCC_RPMH_PKA_PERF11_ENA_VOTE_GPLL5_BMSK                                                           0x10
+#define HWIO_GCC_RPMH_PKA_PERF11_ENA_VOTE_GPLL5_SHFT                                                            0x4
+#define HWIO_GCC_RPMH_PKA_PERF11_ENA_VOTE_GPLL5_DISABLE_FVAL                                                    0x0
+#define HWIO_GCC_RPMH_PKA_PERF11_ENA_VOTE_GPLL5_ENABLE_FVAL                                                     0x1
+#define HWIO_GCC_RPMH_PKA_PERF11_ENA_VOTE_GPLL4_BMSK                                                            0x8
+#define HWIO_GCC_RPMH_PKA_PERF11_ENA_VOTE_GPLL4_SHFT                                                            0x3
+#define HWIO_GCC_RPMH_PKA_PERF11_ENA_VOTE_GPLL4_DISABLE_FVAL                                                    0x0
+#define HWIO_GCC_RPMH_PKA_PERF11_ENA_VOTE_GPLL4_ENABLE_FVAL                                                     0x1
+#define HWIO_GCC_RPMH_PKA_PERF11_ENA_VOTE_GPLL2_3_BMSK                                                          0x4
+#define HWIO_GCC_RPMH_PKA_PERF11_ENA_VOTE_GPLL2_3_SHFT                                                          0x2
+#define HWIO_GCC_RPMH_PKA_PERF11_ENA_VOTE_GPLL2_3_DISABLE_FVAL                                                  0x0
+#define HWIO_GCC_RPMH_PKA_PERF11_ENA_VOTE_GPLL2_3_ENABLE_FVAL                                                   0x1
+#define HWIO_GCC_RPMH_PKA_PERF11_ENA_VOTE_GPLL1_BMSK                                                            0x2
+#define HWIO_GCC_RPMH_PKA_PERF11_ENA_VOTE_GPLL1_SHFT                                                            0x1
+#define HWIO_GCC_RPMH_PKA_PERF11_ENA_VOTE_GPLL1_DISABLE_FVAL                                                    0x0
+#define HWIO_GCC_RPMH_PKA_PERF11_ENA_VOTE_GPLL1_ENABLE_FVAL                                                     0x1
+#define HWIO_GCC_RPMH_PKA_PERF11_ENA_VOTE_GPLL0_BMSK                                                            0x1
+#define HWIO_GCC_RPMH_PKA_PERF11_ENA_VOTE_GPLL0_SHFT                                                            0x0
+#define HWIO_GCC_RPMH_PKA_PERF11_ENA_VOTE_GPLL0_DISABLE_FVAL                                                    0x0
+#define HWIO_GCC_RPMH_PKA_PERF11_ENA_VOTE_GPLL0_ENABLE_FVAL                                                     0x1
+
+#define HWIO_GCC_RPMH_PKA_PERF12_ENA_VOTE_ADDR                                                           (GCC_CLK_CTL_REG_REG_BASE      + 0x00085034)
+#define HWIO_GCC_RPMH_PKA_PERF12_ENA_VOTE_PHYS                                                           (GCC_CLK_CTL_REG_REG_BASE_PHYS + 0x00085034)
+#define HWIO_GCC_RPMH_PKA_PERF12_ENA_VOTE_OFFS                                                           (GCC_CLK_CTL_REG_REG_BASE_OFFS + 0x00085034)
+#define HWIO_GCC_RPMH_PKA_PERF12_ENA_VOTE_RMSK                                                                 0x1f
+#define HWIO_GCC_RPMH_PKA_PERF12_ENA_VOTE_ATTR                                                                  0x3
+#define HWIO_GCC_RPMH_PKA_PERF12_ENA_VOTE_IN          \
+        in_dword_masked(HWIO_GCC_RPMH_PKA_PERF12_ENA_VOTE_ADDR, HWIO_GCC_RPMH_PKA_PERF12_ENA_VOTE_RMSK)
+#define HWIO_GCC_RPMH_PKA_PERF12_ENA_VOTE_INM(m)      \
+        in_dword_masked(HWIO_GCC_RPMH_PKA_PERF12_ENA_VOTE_ADDR, m)
+#define HWIO_GCC_RPMH_PKA_PERF12_ENA_VOTE_OUT(v)      \
+        out_dword(HWIO_GCC_RPMH_PKA_PERF12_ENA_VOTE_ADDR,v)
+#define HWIO_GCC_RPMH_PKA_PERF12_ENA_VOTE_OUTM(m,v) \
+        out_dword_masked_ns(HWIO_GCC_RPMH_PKA_PERF12_ENA_VOTE_ADDR,m,v,HWIO_GCC_RPMH_PKA_PERF12_ENA_VOTE_IN)
+#define HWIO_GCC_RPMH_PKA_PERF12_ENA_VOTE_GPLL5_BMSK                                                           0x10
+#define HWIO_GCC_RPMH_PKA_PERF12_ENA_VOTE_GPLL5_SHFT                                                            0x4
+#define HWIO_GCC_RPMH_PKA_PERF12_ENA_VOTE_GPLL5_DISABLE_FVAL                                                    0x0
+#define HWIO_GCC_RPMH_PKA_PERF12_ENA_VOTE_GPLL5_ENABLE_FVAL                                                     0x1
+#define HWIO_GCC_RPMH_PKA_PERF12_ENA_VOTE_GPLL4_BMSK                                                            0x8
+#define HWIO_GCC_RPMH_PKA_PERF12_ENA_VOTE_GPLL4_SHFT                                                            0x3
+#define HWIO_GCC_RPMH_PKA_PERF12_ENA_VOTE_GPLL4_DISABLE_FVAL                                                    0x0
+#define HWIO_GCC_RPMH_PKA_PERF12_ENA_VOTE_GPLL4_ENABLE_FVAL                                                     0x1
+#define HWIO_GCC_RPMH_PKA_PERF12_ENA_VOTE_GPLL2_3_BMSK                                                          0x4
+#define HWIO_GCC_RPMH_PKA_PERF12_ENA_VOTE_GPLL2_3_SHFT                                                          0x2
+#define HWIO_GCC_RPMH_PKA_PERF12_ENA_VOTE_GPLL2_3_DISABLE_FVAL                                                  0x0
+#define HWIO_GCC_RPMH_PKA_PERF12_ENA_VOTE_GPLL2_3_ENABLE_FVAL                                                   0x1
+#define HWIO_GCC_RPMH_PKA_PERF12_ENA_VOTE_GPLL1_BMSK                                                            0x2
+#define HWIO_GCC_RPMH_PKA_PERF12_ENA_VOTE_GPLL1_SHFT                                                            0x1
+#define HWIO_GCC_RPMH_PKA_PERF12_ENA_VOTE_GPLL1_DISABLE_FVAL                                                    0x0
+#define HWIO_GCC_RPMH_PKA_PERF12_ENA_VOTE_GPLL1_ENABLE_FVAL                                                     0x1
+#define HWIO_GCC_RPMH_PKA_PERF12_ENA_VOTE_GPLL0_BMSK                                                            0x1
+#define HWIO_GCC_RPMH_PKA_PERF12_ENA_VOTE_GPLL0_SHFT                                                            0x0
+#define HWIO_GCC_RPMH_PKA_PERF12_ENA_VOTE_GPLL0_DISABLE_FVAL                                                    0x0
+#define HWIO_GCC_RPMH_PKA_PERF12_ENA_VOTE_GPLL0_ENABLE_FVAL                                                     0x1
+
+#define HWIO_GCC_RPMH_PKA_PERF13_ENA_VOTE_ADDR                                                           (GCC_CLK_CTL_REG_REG_BASE      + 0x00085038)
+#define HWIO_GCC_RPMH_PKA_PERF13_ENA_VOTE_PHYS                                                           (GCC_CLK_CTL_REG_REG_BASE_PHYS + 0x00085038)
+#define HWIO_GCC_RPMH_PKA_PERF13_ENA_VOTE_OFFS                                                           (GCC_CLK_CTL_REG_REG_BASE_OFFS + 0x00085038)
+#define HWIO_GCC_RPMH_PKA_PERF13_ENA_VOTE_RMSK                                                                 0x1f
+#define HWIO_GCC_RPMH_PKA_PERF13_ENA_VOTE_ATTR                                                                  0x3
+#define HWIO_GCC_RPMH_PKA_PERF13_ENA_VOTE_IN          \
+        in_dword_masked(HWIO_GCC_RPMH_PKA_PERF13_ENA_VOTE_ADDR, HWIO_GCC_RPMH_PKA_PERF13_ENA_VOTE_RMSK)
+#define HWIO_GCC_RPMH_PKA_PERF13_ENA_VOTE_INM(m)      \
+        in_dword_masked(HWIO_GCC_RPMH_PKA_PERF13_ENA_VOTE_ADDR, m)
+#define HWIO_GCC_RPMH_PKA_PERF13_ENA_VOTE_OUT(v)      \
+        out_dword(HWIO_GCC_RPMH_PKA_PERF13_ENA_VOTE_ADDR,v)
+#define HWIO_GCC_RPMH_PKA_PERF13_ENA_VOTE_OUTM(m,v) \
+        out_dword_masked_ns(HWIO_GCC_RPMH_PKA_PERF13_ENA_VOTE_ADDR,m,v,HWIO_GCC_RPMH_PKA_PERF13_ENA_VOTE_IN)
+#define HWIO_GCC_RPMH_PKA_PERF13_ENA_VOTE_GPLL5_BMSK                                                           0x10
+#define HWIO_GCC_RPMH_PKA_PERF13_ENA_VOTE_GPLL5_SHFT                                                            0x4
+#define HWIO_GCC_RPMH_PKA_PERF13_ENA_VOTE_GPLL5_DISABLE_FVAL                                                    0x0
+#define HWIO_GCC_RPMH_PKA_PERF13_ENA_VOTE_GPLL5_ENABLE_FVAL                                                     0x1
+#define HWIO_GCC_RPMH_PKA_PERF13_ENA_VOTE_GPLL4_BMSK                                                            0x8
+#define HWIO_GCC_RPMH_PKA_PERF13_ENA_VOTE_GPLL4_SHFT                                                            0x3
+#define HWIO_GCC_RPMH_PKA_PERF13_ENA_VOTE_GPLL4_DISABLE_FVAL                                                    0x0
+#define HWIO_GCC_RPMH_PKA_PERF13_ENA_VOTE_GPLL4_ENABLE_FVAL                                                     0x1
+#define HWIO_GCC_RPMH_PKA_PERF13_ENA_VOTE_GPLL2_3_BMSK                                                          0x4
+#define HWIO_GCC_RPMH_PKA_PERF13_ENA_VOTE_GPLL2_3_SHFT                                                          0x2
+#define HWIO_GCC_RPMH_PKA_PERF13_ENA_VOTE_GPLL2_3_DISABLE_FVAL                                                  0x0
+#define HWIO_GCC_RPMH_PKA_PERF13_ENA_VOTE_GPLL2_3_ENABLE_FVAL                                                   0x1
+#define HWIO_GCC_RPMH_PKA_PERF13_ENA_VOTE_GPLL1_BMSK                                                            0x2
+#define HWIO_GCC_RPMH_PKA_PERF13_ENA_VOTE_GPLL1_SHFT                                                            0x1
+#define HWIO_GCC_RPMH_PKA_PERF13_ENA_VOTE_GPLL1_DISABLE_FVAL                                                    0x0
+#define HWIO_GCC_RPMH_PKA_PERF13_ENA_VOTE_GPLL1_ENABLE_FVAL                                                     0x1
+#define HWIO_GCC_RPMH_PKA_PERF13_ENA_VOTE_GPLL0_BMSK                                                            0x1
+#define HWIO_GCC_RPMH_PKA_PERF13_ENA_VOTE_GPLL0_SHFT                                                            0x0
+#define HWIO_GCC_RPMH_PKA_PERF13_ENA_VOTE_GPLL0_DISABLE_FVAL                                                    0x0
+#define HWIO_GCC_RPMH_PKA_PERF13_ENA_VOTE_GPLL0_ENABLE_FVAL                                                     0x1
+
+#define HWIO_GCC_RPMH_PKA_PERF14_ENA_VOTE_ADDR                                                           (GCC_CLK_CTL_REG_REG_BASE      + 0x0008503c)
+#define HWIO_GCC_RPMH_PKA_PERF14_ENA_VOTE_PHYS                                                           (GCC_CLK_CTL_REG_REG_BASE_PHYS + 0x0008503c)
+#define HWIO_GCC_RPMH_PKA_PERF14_ENA_VOTE_OFFS                                                           (GCC_CLK_CTL_REG_REG_BASE_OFFS + 0x0008503c)
+#define HWIO_GCC_RPMH_PKA_PERF14_ENA_VOTE_RMSK                                                                 0x1f
+#define HWIO_GCC_RPMH_PKA_PERF14_ENA_VOTE_ATTR                                                                  0x3
+#define HWIO_GCC_RPMH_PKA_PERF14_ENA_VOTE_IN          \
+        in_dword_masked(HWIO_GCC_RPMH_PKA_PERF14_ENA_VOTE_ADDR, HWIO_GCC_RPMH_PKA_PERF14_ENA_VOTE_RMSK)
+#define HWIO_GCC_RPMH_PKA_PERF14_ENA_VOTE_INM(m)      \
+        in_dword_masked(HWIO_GCC_RPMH_PKA_PERF14_ENA_VOTE_ADDR, m)
+#define HWIO_GCC_RPMH_PKA_PERF14_ENA_VOTE_OUT(v)      \
+        out_dword(HWIO_GCC_RPMH_PKA_PERF14_ENA_VOTE_ADDR,v)
+#define HWIO_GCC_RPMH_PKA_PERF14_ENA_VOTE_OUTM(m,v) \
+        out_dword_masked_ns(HWIO_GCC_RPMH_PKA_PERF14_ENA_VOTE_ADDR,m,v,HWIO_GCC_RPMH_PKA_PERF14_ENA_VOTE_IN)
+#define HWIO_GCC_RPMH_PKA_PERF14_ENA_VOTE_GPLL5_BMSK                                                           0x10
+#define HWIO_GCC_RPMH_PKA_PERF14_ENA_VOTE_GPLL5_SHFT                                                            0x4
+#define HWIO_GCC_RPMH_PKA_PERF14_ENA_VOTE_GPLL5_DISABLE_FVAL                                                    0x0
+#define HWIO_GCC_RPMH_PKA_PERF14_ENA_VOTE_GPLL5_ENABLE_FVAL                                                     0x1
+#define HWIO_GCC_RPMH_PKA_PERF14_ENA_VOTE_GPLL4_BMSK                                                            0x8
+#define HWIO_GCC_RPMH_PKA_PERF14_ENA_VOTE_GPLL4_SHFT                                                            0x3
+#define HWIO_GCC_RPMH_PKA_PERF14_ENA_VOTE_GPLL4_DISABLE_FVAL                                                    0x0
+#define HWIO_GCC_RPMH_PKA_PERF14_ENA_VOTE_GPLL4_ENABLE_FVAL                                                     0x1
+#define HWIO_GCC_RPMH_PKA_PERF14_ENA_VOTE_GPLL2_3_BMSK                                                          0x4
+#define HWIO_GCC_RPMH_PKA_PERF14_ENA_VOTE_GPLL2_3_SHFT                                                          0x2
+#define HWIO_GCC_RPMH_PKA_PERF14_ENA_VOTE_GPLL2_3_DISABLE_FVAL                                                  0x0
+#define HWIO_GCC_RPMH_PKA_PERF14_ENA_VOTE_GPLL2_3_ENABLE_FVAL                                                   0x1
+#define HWIO_GCC_RPMH_PKA_PERF14_ENA_VOTE_GPLL1_BMSK                                                            0x2
+#define HWIO_GCC_RPMH_PKA_PERF14_ENA_VOTE_GPLL1_SHFT                                                            0x1
+#define HWIO_GCC_RPMH_PKA_PERF14_ENA_VOTE_GPLL1_DISABLE_FVAL                                                    0x0
+#define HWIO_GCC_RPMH_PKA_PERF14_ENA_VOTE_GPLL1_ENABLE_FVAL                                                     0x1
+#define HWIO_GCC_RPMH_PKA_PERF14_ENA_VOTE_GPLL0_BMSK                                                            0x1
+#define HWIO_GCC_RPMH_PKA_PERF14_ENA_VOTE_GPLL0_SHFT                                                            0x0
+#define HWIO_GCC_RPMH_PKA_PERF14_ENA_VOTE_GPLL0_DISABLE_FVAL                                                    0x0
+#define HWIO_GCC_RPMH_PKA_PERF14_ENA_VOTE_GPLL0_ENABLE_FVAL                                                     0x1
+
+#define HWIO_GCC_RPMH_PKA_PERF15_ENA_VOTE_ADDR                                                           (GCC_CLK_CTL_REG_REG_BASE      + 0x00085040)
+#define HWIO_GCC_RPMH_PKA_PERF15_ENA_VOTE_PHYS                                                           (GCC_CLK_CTL_REG_REG_BASE_PHYS + 0x00085040)
+#define HWIO_GCC_RPMH_PKA_PERF15_ENA_VOTE_OFFS                                                           (GCC_CLK_CTL_REG_REG_BASE_OFFS + 0x00085040)
+#define HWIO_GCC_RPMH_PKA_PERF15_ENA_VOTE_RMSK                                                                 0x1f
+#define HWIO_GCC_RPMH_PKA_PERF15_ENA_VOTE_ATTR                                                                  0x3
+#define HWIO_GCC_RPMH_PKA_PERF15_ENA_VOTE_IN          \
+        in_dword_masked(HWIO_GCC_RPMH_PKA_PERF15_ENA_VOTE_ADDR, HWIO_GCC_RPMH_PKA_PERF15_ENA_VOTE_RMSK)
+#define HWIO_GCC_RPMH_PKA_PERF15_ENA_VOTE_INM(m)      \
+        in_dword_masked(HWIO_GCC_RPMH_PKA_PERF15_ENA_VOTE_ADDR, m)
+#define HWIO_GCC_RPMH_PKA_PERF15_ENA_VOTE_OUT(v)      \
+        out_dword(HWIO_GCC_RPMH_PKA_PERF15_ENA_VOTE_ADDR,v)
+#define HWIO_GCC_RPMH_PKA_PERF15_ENA_VOTE_OUTM(m,v) \
+        out_dword_masked_ns(HWIO_GCC_RPMH_PKA_PERF15_ENA_VOTE_ADDR,m,v,HWIO_GCC_RPMH_PKA_PERF15_ENA_VOTE_IN)
+#define HWIO_GCC_RPMH_PKA_PERF15_ENA_VOTE_GPLL5_BMSK                                                           0x10
+#define HWIO_GCC_RPMH_PKA_PERF15_ENA_VOTE_GPLL5_SHFT                                                            0x4
+#define HWIO_GCC_RPMH_PKA_PERF15_ENA_VOTE_GPLL5_DISABLE_FVAL                                                    0x0
+#define HWIO_GCC_RPMH_PKA_PERF15_ENA_VOTE_GPLL5_ENABLE_FVAL                                                     0x1
+#define HWIO_GCC_RPMH_PKA_PERF15_ENA_VOTE_GPLL4_BMSK                                                            0x8
+#define HWIO_GCC_RPMH_PKA_PERF15_ENA_VOTE_GPLL4_SHFT                                                            0x3
+#define HWIO_GCC_RPMH_PKA_PERF15_ENA_VOTE_GPLL4_DISABLE_FVAL                                                    0x0
+#define HWIO_GCC_RPMH_PKA_PERF15_ENA_VOTE_GPLL4_ENABLE_FVAL                                                     0x1
+#define HWIO_GCC_RPMH_PKA_PERF15_ENA_VOTE_GPLL2_3_BMSK                                                          0x4
+#define HWIO_GCC_RPMH_PKA_PERF15_ENA_VOTE_GPLL2_3_SHFT                                                          0x2
+#define HWIO_GCC_RPMH_PKA_PERF15_ENA_VOTE_GPLL2_3_DISABLE_FVAL                                                  0x0
+#define HWIO_GCC_RPMH_PKA_PERF15_ENA_VOTE_GPLL2_3_ENABLE_FVAL                                                   0x1
+#define HWIO_GCC_RPMH_PKA_PERF15_ENA_VOTE_GPLL1_BMSK                                                            0x2
+#define HWIO_GCC_RPMH_PKA_PERF15_ENA_VOTE_GPLL1_SHFT                                                            0x1
+#define HWIO_GCC_RPMH_PKA_PERF15_ENA_VOTE_GPLL1_DISABLE_FVAL                                                    0x0
+#define HWIO_GCC_RPMH_PKA_PERF15_ENA_VOTE_GPLL1_ENABLE_FVAL                                                     0x1
+#define HWIO_GCC_RPMH_PKA_PERF15_ENA_VOTE_GPLL0_BMSK                                                            0x1
+#define HWIO_GCC_RPMH_PKA_PERF15_ENA_VOTE_GPLL0_SHFT                                                            0x0
+#define HWIO_GCC_RPMH_PKA_PERF15_ENA_VOTE_GPLL0_DISABLE_FVAL                                                    0x0
+#define HWIO_GCC_RPMH_PKA_PERF15_ENA_VOTE_GPLL0_ENABLE_FVAL                                                     0x1
+
+#define HWIO_GCC_RPMH_CE_PERF0_ENA_VOTE_ADDR                                                             (GCC_CLK_CTL_REG_REG_BASE      + 0x00084004)
+#define HWIO_GCC_RPMH_CE_PERF0_ENA_VOTE_PHYS                                                             (GCC_CLK_CTL_REG_REG_BASE_PHYS + 0x00084004)
+#define HWIO_GCC_RPMH_CE_PERF0_ENA_VOTE_OFFS                                                             (GCC_CLK_CTL_REG_REG_BASE_OFFS + 0x00084004)
+#define HWIO_GCC_RPMH_CE_PERF0_ENA_VOTE_RMSK                                                                   0x1f
+#define HWIO_GCC_RPMH_CE_PERF0_ENA_VOTE_ATTR                                                                    0x3
+#define HWIO_GCC_RPMH_CE_PERF0_ENA_VOTE_IN          \
+        in_dword_masked(HWIO_GCC_RPMH_CE_PERF0_ENA_VOTE_ADDR, HWIO_GCC_RPMH_CE_PERF0_ENA_VOTE_RMSK)
+#define HWIO_GCC_RPMH_CE_PERF0_ENA_VOTE_INM(m)      \
+        in_dword_masked(HWIO_GCC_RPMH_CE_PERF0_ENA_VOTE_ADDR, m)
+#define HWIO_GCC_RPMH_CE_PERF0_ENA_VOTE_OUT(v)      \
+        out_dword(HWIO_GCC_RPMH_CE_PERF0_ENA_VOTE_ADDR,v)
+#define HWIO_GCC_RPMH_CE_PERF0_ENA_VOTE_OUTM(m,v) \
+        out_dword_masked_ns(HWIO_GCC_RPMH_CE_PERF0_ENA_VOTE_ADDR,m,v,HWIO_GCC_RPMH_CE_PERF0_ENA_VOTE_IN)
+#define HWIO_GCC_RPMH_CE_PERF0_ENA_VOTE_GPLL5_BMSK                                                             0x10
+#define HWIO_GCC_RPMH_CE_PERF0_ENA_VOTE_GPLL5_SHFT                                                              0x4
+#define HWIO_GCC_RPMH_CE_PERF0_ENA_VOTE_GPLL5_DISABLE_FVAL                                                      0x0
+#define HWIO_GCC_RPMH_CE_PERF0_ENA_VOTE_GPLL5_ENABLE_FVAL                                                       0x1
+#define HWIO_GCC_RPMH_CE_PERF0_ENA_VOTE_GPLL4_BMSK                                                              0x8
+#define HWIO_GCC_RPMH_CE_PERF0_ENA_VOTE_GPLL4_SHFT                                                              0x3
+#define HWIO_GCC_RPMH_CE_PERF0_ENA_VOTE_GPLL4_DISABLE_FVAL                                                      0x0
+#define HWIO_GCC_RPMH_CE_PERF0_ENA_VOTE_GPLL4_ENABLE_FVAL                                                       0x1
+#define HWIO_GCC_RPMH_CE_PERF0_ENA_VOTE_GPLL2_3_BMSK                                                            0x4
+#define HWIO_GCC_RPMH_CE_PERF0_ENA_VOTE_GPLL2_3_SHFT                                                            0x2
+#define HWIO_GCC_RPMH_CE_PERF0_ENA_VOTE_GPLL2_3_DISABLE_FVAL                                                    0x0
+#define HWIO_GCC_RPMH_CE_PERF0_ENA_VOTE_GPLL2_3_ENABLE_FVAL                                                     0x1
+#define HWIO_GCC_RPMH_CE_PERF0_ENA_VOTE_GPLL1_BMSK                                                              0x2
+#define HWIO_GCC_RPMH_CE_PERF0_ENA_VOTE_GPLL1_SHFT                                                              0x1
+#define HWIO_GCC_RPMH_CE_PERF0_ENA_VOTE_GPLL1_DISABLE_FVAL                                                      0x0
+#define HWIO_GCC_RPMH_CE_PERF0_ENA_VOTE_GPLL1_ENABLE_FVAL                                                       0x1
+#define HWIO_GCC_RPMH_CE_PERF0_ENA_VOTE_GPLL0_BMSK                                                              0x1
+#define HWIO_GCC_RPMH_CE_PERF0_ENA_VOTE_GPLL0_SHFT                                                              0x0
+#define HWIO_GCC_RPMH_CE_PERF0_ENA_VOTE_GPLL0_DISABLE_FVAL                                                      0x0
+#define HWIO_GCC_RPMH_CE_PERF0_ENA_VOTE_GPLL0_ENABLE_FVAL                                                       0x1
+
+#define HWIO_GCC_RPMH_CE_PERF1_ENA_VOTE_ADDR                                                             (GCC_CLK_CTL_REG_REG_BASE      + 0x00084008)
+#define HWIO_GCC_RPMH_CE_PERF1_ENA_VOTE_PHYS                                                             (GCC_CLK_CTL_REG_REG_BASE_PHYS + 0x00084008)
+#define HWIO_GCC_RPMH_CE_PERF1_ENA_VOTE_OFFS                                                             (GCC_CLK_CTL_REG_REG_BASE_OFFS + 0x00084008)
+#define HWIO_GCC_RPMH_CE_PERF1_ENA_VOTE_RMSK                                                                   0x1f
+#define HWIO_GCC_RPMH_CE_PERF1_ENA_VOTE_ATTR                                                                    0x3
+#define HWIO_GCC_RPMH_CE_PERF1_ENA_VOTE_IN          \
+        in_dword_masked(HWIO_GCC_RPMH_CE_PERF1_ENA_VOTE_ADDR, HWIO_GCC_RPMH_CE_PERF1_ENA_VOTE_RMSK)
+#define HWIO_GCC_RPMH_CE_PERF1_ENA_VOTE_INM(m)      \
+        in_dword_masked(HWIO_GCC_RPMH_CE_PERF1_ENA_VOTE_ADDR, m)
+#define HWIO_GCC_RPMH_CE_PERF1_ENA_VOTE_OUT(v)      \
+        out_dword(HWIO_GCC_RPMH_CE_PERF1_ENA_VOTE_ADDR,v)
+#define HWIO_GCC_RPMH_CE_PERF1_ENA_VOTE_OUTM(m,v) \
+        out_dword_masked_ns(HWIO_GCC_RPMH_CE_PERF1_ENA_VOTE_ADDR,m,v,HWIO_GCC_RPMH_CE_PERF1_ENA_VOTE_IN)
+#define HWIO_GCC_RPMH_CE_PERF1_ENA_VOTE_GPLL5_BMSK                                                             0x10
+#define HWIO_GCC_RPMH_CE_PERF1_ENA_VOTE_GPLL5_SHFT                                                              0x4
+#define HWIO_GCC_RPMH_CE_PERF1_ENA_VOTE_GPLL5_DISABLE_FVAL                                                      0x0
+#define HWIO_GCC_RPMH_CE_PERF1_ENA_VOTE_GPLL5_ENABLE_FVAL                                                       0x1
+#define HWIO_GCC_RPMH_CE_PERF1_ENA_VOTE_GPLL4_BMSK                                                              0x8
+#define HWIO_GCC_RPMH_CE_PERF1_ENA_VOTE_GPLL4_SHFT                                                              0x3
+#define HWIO_GCC_RPMH_CE_PERF1_ENA_VOTE_GPLL4_DISABLE_FVAL                                                      0x0
+#define HWIO_GCC_RPMH_CE_PERF1_ENA_VOTE_GPLL4_ENABLE_FVAL                                                       0x1
+#define HWIO_GCC_RPMH_CE_PERF1_ENA_VOTE_GPLL2_3_BMSK                                                            0x4
+#define HWIO_GCC_RPMH_CE_PERF1_ENA_VOTE_GPLL2_3_SHFT                                                            0x2
+#define HWIO_GCC_RPMH_CE_PERF1_ENA_VOTE_GPLL2_3_DISABLE_FVAL                                                    0x0
+#define HWIO_GCC_RPMH_CE_PERF1_ENA_VOTE_GPLL2_3_ENABLE_FVAL                                                     0x1
+#define HWIO_GCC_RPMH_CE_PERF1_ENA_VOTE_GPLL1_BMSK                                                              0x2
+#define HWIO_GCC_RPMH_CE_PERF1_ENA_VOTE_GPLL1_SHFT                                                              0x1
+#define HWIO_GCC_RPMH_CE_PERF1_ENA_VOTE_GPLL1_DISABLE_FVAL                                                      0x0
+#define HWIO_GCC_RPMH_CE_PERF1_ENA_VOTE_GPLL1_ENABLE_FVAL                                                       0x1
+#define HWIO_GCC_RPMH_CE_PERF1_ENA_VOTE_GPLL0_BMSK                                                              0x1
+#define HWIO_GCC_RPMH_CE_PERF1_ENA_VOTE_GPLL0_SHFT                                                              0x0
+#define HWIO_GCC_RPMH_CE_PERF1_ENA_VOTE_GPLL0_DISABLE_FVAL                                                      0x0
+#define HWIO_GCC_RPMH_CE_PERF1_ENA_VOTE_GPLL0_ENABLE_FVAL                                                       0x1
+
+#define HWIO_GCC_RPMH_CE_PERF2_ENA_VOTE_ADDR                                                             (GCC_CLK_CTL_REG_REG_BASE      + 0x0008400c)
+#define HWIO_GCC_RPMH_CE_PERF2_ENA_VOTE_PHYS                                                             (GCC_CLK_CTL_REG_REG_BASE_PHYS + 0x0008400c)
+#define HWIO_GCC_RPMH_CE_PERF2_ENA_VOTE_OFFS                                                             (GCC_CLK_CTL_REG_REG_BASE_OFFS + 0x0008400c)
+#define HWIO_GCC_RPMH_CE_PERF2_ENA_VOTE_RMSK                                                                   0x1f
+#define HWIO_GCC_RPMH_CE_PERF2_ENA_VOTE_ATTR                                                                    0x3
+#define HWIO_GCC_RPMH_CE_PERF2_ENA_VOTE_IN          \
+        in_dword_masked(HWIO_GCC_RPMH_CE_PERF2_ENA_VOTE_ADDR, HWIO_GCC_RPMH_CE_PERF2_ENA_VOTE_RMSK)
+#define HWIO_GCC_RPMH_CE_PERF2_ENA_VOTE_INM(m)      \
+        in_dword_masked(HWIO_GCC_RPMH_CE_PERF2_ENA_VOTE_ADDR, m)
+#define HWIO_GCC_RPMH_CE_PERF2_ENA_VOTE_OUT(v)      \
+        out_dword(HWIO_GCC_RPMH_CE_PERF2_ENA_VOTE_ADDR,v)
+#define HWIO_GCC_RPMH_CE_PERF2_ENA_VOTE_OUTM(m,v) \
+        out_dword_masked_ns(HWIO_GCC_RPMH_CE_PERF2_ENA_VOTE_ADDR,m,v,HWIO_GCC_RPMH_CE_PERF2_ENA_VOTE_IN)
+#define HWIO_GCC_RPMH_CE_PERF2_ENA_VOTE_GPLL5_BMSK                                                             0x10
+#define HWIO_GCC_RPMH_CE_PERF2_ENA_VOTE_GPLL5_SHFT                                                              0x4
+#define HWIO_GCC_RPMH_CE_PERF2_ENA_VOTE_GPLL5_DISABLE_FVAL                                                      0x0
+#define HWIO_GCC_RPMH_CE_PERF2_ENA_VOTE_GPLL5_ENABLE_FVAL                                                       0x1
+#define HWIO_GCC_RPMH_CE_PERF2_ENA_VOTE_GPLL4_BMSK                                                              0x8
+#define HWIO_GCC_RPMH_CE_PERF2_ENA_VOTE_GPLL4_SHFT                                                              0x3
+#define HWIO_GCC_RPMH_CE_PERF2_ENA_VOTE_GPLL4_DISABLE_FVAL                                                      0x0
+#define HWIO_GCC_RPMH_CE_PERF2_ENA_VOTE_GPLL4_ENABLE_FVAL                                                       0x1
+#define HWIO_GCC_RPMH_CE_PERF2_ENA_VOTE_GPLL2_3_BMSK                                                            0x4
+#define HWIO_GCC_RPMH_CE_PERF2_ENA_VOTE_GPLL2_3_SHFT                                                            0x2
+#define HWIO_GCC_RPMH_CE_PERF2_ENA_VOTE_GPLL2_3_DISABLE_FVAL                                                    0x0
+#define HWIO_GCC_RPMH_CE_PERF2_ENA_VOTE_GPLL2_3_ENABLE_FVAL                                                     0x1
+#define HWIO_GCC_RPMH_CE_PERF2_ENA_VOTE_GPLL1_BMSK                                                              0x2
+#define HWIO_GCC_RPMH_CE_PERF2_ENA_VOTE_GPLL1_SHFT                                                              0x1
+#define HWIO_GCC_RPMH_CE_PERF2_ENA_VOTE_GPLL1_DISABLE_FVAL                                                      0x0
+#define HWIO_GCC_RPMH_CE_PERF2_ENA_VOTE_GPLL1_ENABLE_FVAL                                                       0x1
+#define HWIO_GCC_RPMH_CE_PERF2_ENA_VOTE_GPLL0_BMSK                                                              0x1
+#define HWIO_GCC_RPMH_CE_PERF2_ENA_VOTE_GPLL0_SHFT                                                              0x0
+#define HWIO_GCC_RPMH_CE_PERF2_ENA_VOTE_GPLL0_DISABLE_FVAL                                                      0x0
+#define HWIO_GCC_RPMH_CE_PERF2_ENA_VOTE_GPLL0_ENABLE_FVAL                                                       0x1
+
+#define HWIO_GCC_RPMH_CE_PERF3_ENA_VOTE_ADDR                                                             (GCC_CLK_CTL_REG_REG_BASE      + 0x00084010)
+#define HWIO_GCC_RPMH_CE_PERF3_ENA_VOTE_PHYS                                                             (GCC_CLK_CTL_REG_REG_BASE_PHYS + 0x00084010)
+#define HWIO_GCC_RPMH_CE_PERF3_ENA_VOTE_OFFS                                                             (GCC_CLK_CTL_REG_REG_BASE_OFFS + 0x00084010)
+#define HWIO_GCC_RPMH_CE_PERF3_ENA_VOTE_RMSK                                                                   0x1f
+#define HWIO_GCC_RPMH_CE_PERF3_ENA_VOTE_ATTR                                                                    0x3
+#define HWIO_GCC_RPMH_CE_PERF3_ENA_VOTE_IN          \
+        in_dword_masked(HWIO_GCC_RPMH_CE_PERF3_ENA_VOTE_ADDR, HWIO_GCC_RPMH_CE_PERF3_ENA_VOTE_RMSK)
+#define HWIO_GCC_RPMH_CE_PERF3_ENA_VOTE_INM(m)      \
+        in_dword_masked(HWIO_GCC_RPMH_CE_PERF3_ENA_VOTE_ADDR, m)
+#define HWIO_GCC_RPMH_CE_PERF3_ENA_VOTE_OUT(v)      \
+        out_dword(HWIO_GCC_RPMH_CE_PERF3_ENA_VOTE_ADDR,v)
+#define HWIO_GCC_RPMH_CE_PERF3_ENA_VOTE_OUTM(m,v) \
+        out_dword_masked_ns(HWIO_GCC_RPMH_CE_PERF3_ENA_VOTE_ADDR,m,v,HWIO_GCC_RPMH_CE_PERF3_ENA_VOTE_IN)
+#define HWIO_GCC_RPMH_CE_PERF3_ENA_VOTE_GPLL5_BMSK                                                             0x10
+#define HWIO_GCC_RPMH_CE_PERF3_ENA_VOTE_GPLL5_SHFT                                                              0x4
+#define HWIO_GCC_RPMH_CE_PERF3_ENA_VOTE_GPLL5_DISABLE_FVAL                                                      0x0
+#define HWIO_GCC_RPMH_CE_PERF3_ENA_VOTE_GPLL5_ENABLE_FVAL                                                       0x1
+#define HWIO_GCC_RPMH_CE_PERF3_ENA_VOTE_GPLL4_BMSK                                                              0x8
+#define HWIO_GCC_RPMH_CE_PERF3_ENA_VOTE_GPLL4_SHFT                                                              0x3
+#define HWIO_GCC_RPMH_CE_PERF3_ENA_VOTE_GPLL4_DISABLE_FVAL                                                      0x0
+#define HWIO_GCC_RPMH_CE_PERF3_ENA_VOTE_GPLL4_ENABLE_FVAL                                                       0x1
+#define HWIO_GCC_RPMH_CE_PERF3_ENA_VOTE_GPLL2_3_BMSK                                                            0x4
+#define HWIO_GCC_RPMH_CE_PERF3_ENA_VOTE_GPLL2_3_SHFT                                                            0x2
+#define HWIO_GCC_RPMH_CE_PERF3_ENA_VOTE_GPLL2_3_DISABLE_FVAL                                                    0x0
+#define HWIO_GCC_RPMH_CE_PERF3_ENA_VOTE_GPLL2_3_ENABLE_FVAL                                                     0x1
+#define HWIO_GCC_RPMH_CE_PERF3_ENA_VOTE_GPLL1_BMSK                                                              0x2
+#define HWIO_GCC_RPMH_CE_PERF3_ENA_VOTE_GPLL1_SHFT                                                              0x1
+#define HWIO_GCC_RPMH_CE_PERF3_ENA_VOTE_GPLL1_DISABLE_FVAL                                                      0x0
+#define HWIO_GCC_RPMH_CE_PERF3_ENA_VOTE_GPLL1_ENABLE_FVAL                                                       0x1
+#define HWIO_GCC_RPMH_CE_PERF3_ENA_VOTE_GPLL0_BMSK                                                              0x1
+#define HWIO_GCC_RPMH_CE_PERF3_ENA_VOTE_GPLL0_SHFT                                                              0x0
+#define HWIO_GCC_RPMH_CE_PERF3_ENA_VOTE_GPLL0_DISABLE_FVAL                                                      0x0
+#define HWIO_GCC_RPMH_CE_PERF3_ENA_VOTE_GPLL0_ENABLE_FVAL                                                       0x1
+
+#define HWIO_GCC_RPMH_CE_PERF4_ENA_VOTE_ADDR                                                             (GCC_CLK_CTL_REG_REG_BASE      + 0x00084014)
+#define HWIO_GCC_RPMH_CE_PERF4_ENA_VOTE_PHYS                                                             (GCC_CLK_CTL_REG_REG_BASE_PHYS + 0x00084014)
+#define HWIO_GCC_RPMH_CE_PERF4_ENA_VOTE_OFFS                                                             (GCC_CLK_CTL_REG_REG_BASE_OFFS + 0x00084014)
+#define HWIO_GCC_RPMH_CE_PERF4_ENA_VOTE_RMSK                                                                   0x1f
+#define HWIO_GCC_RPMH_CE_PERF4_ENA_VOTE_ATTR                                                                    0x3
+#define HWIO_GCC_RPMH_CE_PERF4_ENA_VOTE_IN          \
+        in_dword_masked(HWIO_GCC_RPMH_CE_PERF4_ENA_VOTE_ADDR, HWIO_GCC_RPMH_CE_PERF4_ENA_VOTE_RMSK)
+#define HWIO_GCC_RPMH_CE_PERF4_ENA_VOTE_INM(m)      \
+        in_dword_masked(HWIO_GCC_RPMH_CE_PERF4_ENA_VOTE_ADDR, m)
+#define HWIO_GCC_RPMH_CE_PERF4_ENA_VOTE_OUT(v)      \
+        out_dword(HWIO_GCC_RPMH_CE_PERF4_ENA_VOTE_ADDR,v)
+#define HWIO_GCC_RPMH_CE_PERF4_ENA_VOTE_OUTM(m,v) \
+        out_dword_masked_ns(HWIO_GCC_RPMH_CE_PERF4_ENA_VOTE_ADDR,m,v,HWIO_GCC_RPMH_CE_PERF4_ENA_VOTE_IN)
+#define HWIO_GCC_RPMH_CE_PERF4_ENA_VOTE_GPLL5_BMSK                                                             0x10
+#define HWIO_GCC_RPMH_CE_PERF4_ENA_VOTE_GPLL5_SHFT                                                              0x4
+#define HWIO_GCC_RPMH_CE_PERF4_ENA_VOTE_GPLL5_DISABLE_FVAL                                                      0x0
+#define HWIO_GCC_RPMH_CE_PERF4_ENA_VOTE_GPLL5_ENABLE_FVAL                                                       0x1
+#define HWIO_GCC_RPMH_CE_PERF4_ENA_VOTE_GPLL4_BMSK                                                              0x8
+#define HWIO_GCC_RPMH_CE_PERF4_ENA_VOTE_GPLL4_SHFT                                                              0x3
+#define HWIO_GCC_RPMH_CE_PERF4_ENA_VOTE_GPLL4_DISABLE_FVAL                                                      0x0
+#define HWIO_GCC_RPMH_CE_PERF4_ENA_VOTE_GPLL4_ENABLE_FVAL                                                       0x1
+#define HWIO_GCC_RPMH_CE_PERF4_ENA_VOTE_GPLL2_3_BMSK                                                            0x4
+#define HWIO_GCC_RPMH_CE_PERF4_ENA_VOTE_GPLL2_3_SHFT                                                            0x2
+#define HWIO_GCC_RPMH_CE_PERF4_ENA_VOTE_GPLL2_3_DISABLE_FVAL                                                    0x0
+#define HWIO_GCC_RPMH_CE_PERF4_ENA_VOTE_GPLL2_3_ENABLE_FVAL                                                     0x1
+#define HWIO_GCC_RPMH_CE_PERF4_ENA_VOTE_GPLL1_BMSK                                                              0x2
+#define HWIO_GCC_RPMH_CE_PERF4_ENA_VOTE_GPLL1_SHFT                                                              0x1
+#define HWIO_GCC_RPMH_CE_PERF4_ENA_VOTE_GPLL1_DISABLE_FVAL                                                      0x0
+#define HWIO_GCC_RPMH_CE_PERF4_ENA_VOTE_GPLL1_ENABLE_FVAL                                                       0x1
+#define HWIO_GCC_RPMH_CE_PERF4_ENA_VOTE_GPLL0_BMSK                                                              0x1
+#define HWIO_GCC_RPMH_CE_PERF4_ENA_VOTE_GPLL0_SHFT                                                              0x0
+#define HWIO_GCC_RPMH_CE_PERF4_ENA_VOTE_GPLL0_DISABLE_FVAL                                                      0x0
+#define HWIO_GCC_RPMH_CE_PERF4_ENA_VOTE_GPLL0_ENABLE_FVAL                                                       0x1
+
+#define HWIO_GCC_RPMH_CE_PERF5_ENA_VOTE_ADDR                                                             (GCC_CLK_CTL_REG_REG_BASE      + 0x00084018)
+#define HWIO_GCC_RPMH_CE_PERF5_ENA_VOTE_PHYS                                                             (GCC_CLK_CTL_REG_REG_BASE_PHYS + 0x00084018)
+#define HWIO_GCC_RPMH_CE_PERF5_ENA_VOTE_OFFS                                                             (GCC_CLK_CTL_REG_REG_BASE_OFFS + 0x00084018)
+#define HWIO_GCC_RPMH_CE_PERF5_ENA_VOTE_RMSK                                                                   0x1f
+#define HWIO_GCC_RPMH_CE_PERF5_ENA_VOTE_ATTR                                                                    0x3
+#define HWIO_GCC_RPMH_CE_PERF5_ENA_VOTE_IN          \
+        in_dword_masked(HWIO_GCC_RPMH_CE_PERF5_ENA_VOTE_ADDR, HWIO_GCC_RPMH_CE_PERF5_ENA_VOTE_RMSK)
+#define HWIO_GCC_RPMH_CE_PERF5_ENA_VOTE_INM(m)      \
+        in_dword_masked(HWIO_GCC_RPMH_CE_PERF5_ENA_VOTE_ADDR, m)
+#define HWIO_GCC_RPMH_CE_PERF5_ENA_VOTE_OUT(v)      \
+        out_dword(HWIO_GCC_RPMH_CE_PERF5_ENA_VOTE_ADDR,v)
+#define HWIO_GCC_RPMH_CE_PERF5_ENA_VOTE_OUTM(m,v) \
+        out_dword_masked_ns(HWIO_GCC_RPMH_CE_PERF5_ENA_VOTE_ADDR,m,v,HWIO_GCC_RPMH_CE_PERF5_ENA_VOTE_IN)
+#define HWIO_GCC_RPMH_CE_PERF5_ENA_VOTE_GPLL5_BMSK                                                             0x10
+#define HWIO_GCC_RPMH_CE_PERF5_ENA_VOTE_GPLL5_SHFT                                                              0x4
+#define HWIO_GCC_RPMH_CE_PERF5_ENA_VOTE_GPLL5_DISABLE_FVAL                                                      0x0
+#define HWIO_GCC_RPMH_CE_PERF5_ENA_VOTE_GPLL5_ENABLE_FVAL                                                       0x1
+#define HWIO_GCC_RPMH_CE_PERF5_ENA_VOTE_GPLL4_BMSK                                                              0x8
+#define HWIO_GCC_RPMH_CE_PERF5_ENA_VOTE_GPLL4_SHFT                                                              0x3
+#define HWIO_GCC_RPMH_CE_PERF5_ENA_VOTE_GPLL4_DISABLE_FVAL                                                      0x0
+#define HWIO_GCC_RPMH_CE_PERF5_ENA_VOTE_GPLL4_ENABLE_FVAL                                                       0x1
+#define HWIO_GCC_RPMH_CE_PERF5_ENA_VOTE_GPLL2_3_BMSK                                                            0x4
+#define HWIO_GCC_RPMH_CE_PERF5_ENA_VOTE_GPLL2_3_SHFT                                                            0x2
+#define HWIO_GCC_RPMH_CE_PERF5_ENA_VOTE_GPLL2_3_DISABLE_FVAL                                                    0x0
+#define HWIO_GCC_RPMH_CE_PERF5_ENA_VOTE_GPLL2_3_ENABLE_FVAL                                                     0x1
+#define HWIO_GCC_RPMH_CE_PERF5_ENA_VOTE_GPLL1_BMSK                                                              0x2
+#define HWIO_GCC_RPMH_CE_PERF5_ENA_VOTE_GPLL1_SHFT                                                              0x1
+#define HWIO_GCC_RPMH_CE_PERF5_ENA_VOTE_GPLL1_DISABLE_FVAL                                                      0x0
+#define HWIO_GCC_RPMH_CE_PERF5_ENA_VOTE_GPLL1_ENABLE_FVAL                                                       0x1
+#define HWIO_GCC_RPMH_CE_PERF5_ENA_VOTE_GPLL0_BMSK                                                              0x1
+#define HWIO_GCC_RPMH_CE_PERF5_ENA_VOTE_GPLL0_SHFT                                                              0x0
+#define HWIO_GCC_RPMH_CE_PERF5_ENA_VOTE_GPLL0_DISABLE_FVAL                                                      0x0
+#define HWIO_GCC_RPMH_CE_PERF5_ENA_VOTE_GPLL0_ENABLE_FVAL                                                       0x1
+
+#define HWIO_GCC_RPMH_CE_PERF6_ENA_VOTE_ADDR                                                             (GCC_CLK_CTL_REG_REG_BASE      + 0x0008401c)
+#define HWIO_GCC_RPMH_CE_PERF6_ENA_VOTE_PHYS                                                             (GCC_CLK_CTL_REG_REG_BASE_PHYS + 0x0008401c)
+#define HWIO_GCC_RPMH_CE_PERF6_ENA_VOTE_OFFS                                                             (GCC_CLK_CTL_REG_REG_BASE_OFFS + 0x0008401c)
+#define HWIO_GCC_RPMH_CE_PERF6_ENA_VOTE_RMSK                                                                   0x1f
+#define HWIO_GCC_RPMH_CE_PERF6_ENA_VOTE_ATTR                                                                    0x3
+#define HWIO_GCC_RPMH_CE_PERF6_ENA_VOTE_IN          \
+        in_dword_masked(HWIO_GCC_RPMH_CE_PERF6_ENA_VOTE_ADDR, HWIO_GCC_RPMH_CE_PERF6_ENA_VOTE_RMSK)
+#define HWIO_GCC_RPMH_CE_PERF6_ENA_VOTE_INM(m)      \
+        in_dword_masked(HWIO_GCC_RPMH_CE_PERF6_ENA_VOTE_ADDR, m)
+#define HWIO_GCC_RPMH_CE_PERF6_ENA_VOTE_OUT(v)      \
+        out_dword(HWIO_GCC_RPMH_CE_PERF6_ENA_VOTE_ADDR,v)
+#define HWIO_GCC_RPMH_CE_PERF6_ENA_VOTE_OUTM(m,v) \
+        out_dword_masked_ns(HWIO_GCC_RPMH_CE_PERF6_ENA_VOTE_ADDR,m,v,HWIO_GCC_RPMH_CE_PERF6_ENA_VOTE_IN)
+#define HWIO_GCC_RPMH_CE_PERF6_ENA_VOTE_GPLL5_BMSK                                                             0x10
+#define HWIO_GCC_RPMH_CE_PERF6_ENA_VOTE_GPLL5_SHFT                                                              0x4
+#define HWIO_GCC_RPMH_CE_PERF6_ENA_VOTE_GPLL5_DISABLE_FVAL                                                      0x0
+#define HWIO_GCC_RPMH_CE_PERF6_ENA_VOTE_GPLL5_ENABLE_FVAL                                                       0x1
+#define HWIO_GCC_RPMH_CE_PERF6_ENA_VOTE_GPLL4_BMSK                                                              0x8
+#define HWIO_GCC_RPMH_CE_PERF6_ENA_VOTE_GPLL4_SHFT                                                              0x3
+#define HWIO_GCC_RPMH_CE_PERF6_ENA_VOTE_GPLL4_DISABLE_FVAL                                                      0x0
+#define HWIO_GCC_RPMH_CE_PERF6_ENA_VOTE_GPLL4_ENABLE_FVAL                                                       0x1
+#define HWIO_GCC_RPMH_CE_PERF6_ENA_VOTE_GPLL2_3_BMSK                                                            0x4
+#define HWIO_GCC_RPMH_CE_PERF6_ENA_VOTE_GPLL2_3_SHFT                                                            0x2
+#define HWIO_GCC_RPMH_CE_PERF6_ENA_VOTE_GPLL2_3_DISABLE_FVAL                                                    0x0
+#define HWIO_GCC_RPMH_CE_PERF6_ENA_VOTE_GPLL2_3_ENABLE_FVAL                                                     0x1
+#define HWIO_GCC_RPMH_CE_PERF6_ENA_VOTE_GPLL1_BMSK                                                              0x2
+#define HWIO_GCC_RPMH_CE_PERF6_ENA_VOTE_GPLL1_SHFT                                                              0x1
+#define HWIO_GCC_RPMH_CE_PERF6_ENA_VOTE_GPLL1_DISABLE_FVAL                                                      0x0
+#define HWIO_GCC_RPMH_CE_PERF6_ENA_VOTE_GPLL1_ENABLE_FVAL                                                       0x1
+#define HWIO_GCC_RPMH_CE_PERF6_ENA_VOTE_GPLL0_BMSK                                                              0x1
+#define HWIO_GCC_RPMH_CE_PERF6_ENA_VOTE_GPLL0_SHFT                                                              0x0
+#define HWIO_GCC_RPMH_CE_PERF6_ENA_VOTE_GPLL0_DISABLE_FVAL                                                      0x0
+#define HWIO_GCC_RPMH_CE_PERF6_ENA_VOTE_GPLL0_ENABLE_FVAL                                                       0x1
+
+#define HWIO_GCC_RPMH_CE_PERF7_ENA_VOTE_ADDR                                                             (GCC_CLK_CTL_REG_REG_BASE      + 0x00084020)
+#define HWIO_GCC_RPMH_CE_PERF7_ENA_VOTE_PHYS                                                             (GCC_CLK_CTL_REG_REG_BASE_PHYS + 0x00084020)
+#define HWIO_GCC_RPMH_CE_PERF7_ENA_VOTE_OFFS                                                             (GCC_CLK_CTL_REG_REG_BASE_OFFS + 0x00084020)
+#define HWIO_GCC_RPMH_CE_PERF7_ENA_VOTE_RMSK                                                                   0x1f
+#define HWIO_GCC_RPMH_CE_PERF7_ENA_VOTE_ATTR                                                                    0x3
+#define HWIO_GCC_RPMH_CE_PERF7_ENA_VOTE_IN          \
+        in_dword_masked(HWIO_GCC_RPMH_CE_PERF7_ENA_VOTE_ADDR, HWIO_GCC_RPMH_CE_PERF7_ENA_VOTE_RMSK)
+#define HWIO_GCC_RPMH_CE_PERF7_ENA_VOTE_INM(m)      \
+        in_dword_masked(HWIO_GCC_RPMH_CE_PERF7_ENA_VOTE_ADDR, m)
+#define HWIO_GCC_RPMH_CE_PERF7_ENA_VOTE_OUT(v)      \
+        out_dword(HWIO_GCC_RPMH_CE_PERF7_ENA_VOTE_ADDR,v)
+#define HWIO_GCC_RPMH_CE_PERF7_ENA_VOTE_OUTM(m,v) \
+        out_dword_masked_ns(HWIO_GCC_RPMH_CE_PERF7_ENA_VOTE_ADDR,m,v,HWIO_GCC_RPMH_CE_PERF7_ENA_VOTE_IN)
+#define HWIO_GCC_RPMH_CE_PERF7_ENA_VOTE_GPLL5_BMSK                                                             0x10
+#define HWIO_GCC_RPMH_CE_PERF7_ENA_VOTE_GPLL5_SHFT                                                              0x4
+#define HWIO_GCC_RPMH_CE_PERF7_ENA_VOTE_GPLL5_DISABLE_FVAL                                                      0x0
+#define HWIO_GCC_RPMH_CE_PERF7_ENA_VOTE_GPLL5_ENABLE_FVAL                                                       0x1
+#define HWIO_GCC_RPMH_CE_PERF7_ENA_VOTE_GPLL4_BMSK                                                              0x8
+#define HWIO_GCC_RPMH_CE_PERF7_ENA_VOTE_GPLL4_SHFT                                                              0x3
+#define HWIO_GCC_RPMH_CE_PERF7_ENA_VOTE_GPLL4_DISABLE_FVAL                                                      0x0
+#define HWIO_GCC_RPMH_CE_PERF7_ENA_VOTE_GPLL4_ENABLE_FVAL                                                       0x1
+#define HWIO_GCC_RPMH_CE_PERF7_ENA_VOTE_GPLL2_3_BMSK                                                            0x4
+#define HWIO_GCC_RPMH_CE_PERF7_ENA_VOTE_GPLL2_3_SHFT                                                            0x2
+#define HWIO_GCC_RPMH_CE_PERF7_ENA_VOTE_GPLL2_3_DISABLE_FVAL                                                    0x0
+#define HWIO_GCC_RPMH_CE_PERF7_ENA_VOTE_GPLL2_3_ENABLE_FVAL                                                     0x1
+#define HWIO_GCC_RPMH_CE_PERF7_ENA_VOTE_GPLL1_BMSK                                                              0x2
+#define HWIO_GCC_RPMH_CE_PERF7_ENA_VOTE_GPLL1_SHFT                                                              0x1
+#define HWIO_GCC_RPMH_CE_PERF7_ENA_VOTE_GPLL1_DISABLE_FVAL                                                      0x0
+#define HWIO_GCC_RPMH_CE_PERF7_ENA_VOTE_GPLL1_ENABLE_FVAL                                                       0x1
+#define HWIO_GCC_RPMH_CE_PERF7_ENA_VOTE_GPLL0_BMSK                                                              0x1
+#define HWIO_GCC_RPMH_CE_PERF7_ENA_VOTE_GPLL0_SHFT                                                              0x0
+#define HWIO_GCC_RPMH_CE_PERF7_ENA_VOTE_GPLL0_DISABLE_FVAL                                                      0x0
+#define HWIO_GCC_RPMH_CE_PERF7_ENA_VOTE_GPLL0_ENABLE_FVAL                                                       0x1
+
+#define HWIO_GCC_RPMH_CE_PERF8_ENA_VOTE_ADDR                                                             (GCC_CLK_CTL_REG_REG_BASE      + 0x00084024)
+#define HWIO_GCC_RPMH_CE_PERF8_ENA_VOTE_PHYS                                                             (GCC_CLK_CTL_REG_REG_BASE_PHYS + 0x00084024)
+#define HWIO_GCC_RPMH_CE_PERF8_ENA_VOTE_OFFS                                                             (GCC_CLK_CTL_REG_REG_BASE_OFFS + 0x00084024)
+#define HWIO_GCC_RPMH_CE_PERF8_ENA_VOTE_RMSK                                                                   0x1f
+#define HWIO_GCC_RPMH_CE_PERF8_ENA_VOTE_ATTR                                                                    0x3
+#define HWIO_GCC_RPMH_CE_PERF8_ENA_VOTE_IN          \
+        in_dword_masked(HWIO_GCC_RPMH_CE_PERF8_ENA_VOTE_ADDR, HWIO_GCC_RPMH_CE_PERF8_ENA_VOTE_RMSK)
+#define HWIO_GCC_RPMH_CE_PERF8_ENA_VOTE_INM(m)      \
+        in_dword_masked(HWIO_GCC_RPMH_CE_PERF8_ENA_VOTE_ADDR, m)
+#define HWIO_GCC_RPMH_CE_PERF8_ENA_VOTE_OUT(v)      \
+        out_dword(HWIO_GCC_RPMH_CE_PERF8_ENA_VOTE_ADDR,v)
+#define HWIO_GCC_RPMH_CE_PERF8_ENA_VOTE_OUTM(m,v) \
+        out_dword_masked_ns(HWIO_GCC_RPMH_CE_PERF8_ENA_VOTE_ADDR,m,v,HWIO_GCC_RPMH_CE_PERF8_ENA_VOTE_IN)
+#define HWIO_GCC_RPMH_CE_PERF8_ENA_VOTE_GPLL5_BMSK                                                             0x10
+#define HWIO_GCC_RPMH_CE_PERF8_ENA_VOTE_GPLL5_SHFT                                                              0x4
+#define HWIO_GCC_RPMH_CE_PERF8_ENA_VOTE_GPLL5_DISABLE_FVAL                                                      0x0
+#define HWIO_GCC_RPMH_CE_PERF8_ENA_VOTE_GPLL5_ENABLE_FVAL                                                       0x1
+#define HWIO_GCC_RPMH_CE_PERF8_ENA_VOTE_GPLL4_BMSK                                                              0x8
+#define HWIO_GCC_RPMH_CE_PERF8_ENA_VOTE_GPLL4_SHFT                                                              0x3
+#define HWIO_GCC_RPMH_CE_PERF8_ENA_VOTE_GPLL4_DISABLE_FVAL                                                      0x0
+#define HWIO_GCC_RPMH_CE_PERF8_ENA_VOTE_GPLL4_ENABLE_FVAL                                                       0x1
+#define HWIO_GCC_RPMH_CE_PERF8_ENA_VOTE_GPLL2_3_BMSK                                                            0x4
+#define HWIO_GCC_RPMH_CE_PERF8_ENA_VOTE_GPLL2_3_SHFT                                                            0x2
+#define HWIO_GCC_RPMH_CE_PERF8_ENA_VOTE_GPLL2_3_DISABLE_FVAL                                                    0x0
+#define HWIO_GCC_RPMH_CE_PERF8_ENA_VOTE_GPLL2_3_ENABLE_FVAL                                                     0x1
+#define HWIO_GCC_RPMH_CE_PERF8_ENA_VOTE_GPLL1_BMSK                                                              0x2
+#define HWIO_GCC_RPMH_CE_PERF8_ENA_VOTE_GPLL1_SHFT                                                              0x1
+#define HWIO_GCC_RPMH_CE_PERF8_ENA_VOTE_GPLL1_DISABLE_FVAL                                                      0x0
+#define HWIO_GCC_RPMH_CE_PERF8_ENA_VOTE_GPLL1_ENABLE_FVAL                                                       0x1
+#define HWIO_GCC_RPMH_CE_PERF8_ENA_VOTE_GPLL0_BMSK                                                              0x1
+#define HWIO_GCC_RPMH_CE_PERF8_ENA_VOTE_GPLL0_SHFT                                                              0x0
+#define HWIO_GCC_RPMH_CE_PERF8_ENA_VOTE_GPLL0_DISABLE_FVAL                                                      0x0
+#define HWIO_GCC_RPMH_CE_PERF8_ENA_VOTE_GPLL0_ENABLE_FVAL                                                       0x1
+
+#define HWIO_GCC_RPMH_CE_PERF9_ENA_VOTE_ADDR                                                             (GCC_CLK_CTL_REG_REG_BASE      + 0x00084028)
+#define HWIO_GCC_RPMH_CE_PERF9_ENA_VOTE_PHYS                                                             (GCC_CLK_CTL_REG_REG_BASE_PHYS + 0x00084028)
+#define HWIO_GCC_RPMH_CE_PERF9_ENA_VOTE_OFFS                                                             (GCC_CLK_CTL_REG_REG_BASE_OFFS + 0x00084028)
+#define HWIO_GCC_RPMH_CE_PERF9_ENA_VOTE_RMSK                                                                   0x1f
+#define HWIO_GCC_RPMH_CE_PERF9_ENA_VOTE_ATTR                                                                    0x3
+#define HWIO_GCC_RPMH_CE_PERF9_ENA_VOTE_IN          \
+        in_dword_masked(HWIO_GCC_RPMH_CE_PERF9_ENA_VOTE_ADDR, HWIO_GCC_RPMH_CE_PERF9_ENA_VOTE_RMSK)
+#define HWIO_GCC_RPMH_CE_PERF9_ENA_VOTE_INM(m)      \
+        in_dword_masked(HWIO_GCC_RPMH_CE_PERF9_ENA_VOTE_ADDR, m)
+#define HWIO_GCC_RPMH_CE_PERF9_ENA_VOTE_OUT(v)      \
+        out_dword(HWIO_GCC_RPMH_CE_PERF9_ENA_VOTE_ADDR,v)
+#define HWIO_GCC_RPMH_CE_PERF9_ENA_VOTE_OUTM(m,v) \
+        out_dword_masked_ns(HWIO_GCC_RPMH_CE_PERF9_ENA_VOTE_ADDR,m,v,HWIO_GCC_RPMH_CE_PERF9_ENA_VOTE_IN)
+#define HWIO_GCC_RPMH_CE_PERF9_ENA_VOTE_GPLL5_BMSK                                                             0x10
+#define HWIO_GCC_RPMH_CE_PERF9_ENA_VOTE_GPLL5_SHFT                                                              0x4
+#define HWIO_GCC_RPMH_CE_PERF9_ENA_VOTE_GPLL5_DISABLE_FVAL                                                      0x0
+#define HWIO_GCC_RPMH_CE_PERF9_ENA_VOTE_GPLL5_ENABLE_FVAL                                                       0x1
+#define HWIO_GCC_RPMH_CE_PERF9_ENA_VOTE_GPLL4_BMSK                                                              0x8
+#define HWIO_GCC_RPMH_CE_PERF9_ENA_VOTE_GPLL4_SHFT                                                              0x3
+#define HWIO_GCC_RPMH_CE_PERF9_ENA_VOTE_GPLL4_DISABLE_FVAL                                                      0x0
+#define HWIO_GCC_RPMH_CE_PERF9_ENA_VOTE_GPLL4_ENABLE_FVAL                                                       0x1
+#define HWIO_GCC_RPMH_CE_PERF9_ENA_VOTE_GPLL2_3_BMSK                                                            0x4
+#define HWIO_GCC_RPMH_CE_PERF9_ENA_VOTE_GPLL2_3_SHFT                                                            0x2
+#define HWIO_GCC_RPMH_CE_PERF9_ENA_VOTE_GPLL2_3_DISABLE_FVAL                                                    0x0
+#define HWIO_GCC_RPMH_CE_PERF9_ENA_VOTE_GPLL2_3_ENABLE_FVAL                                                     0x1
+#define HWIO_GCC_RPMH_CE_PERF9_ENA_VOTE_GPLL1_BMSK                                                              0x2
+#define HWIO_GCC_RPMH_CE_PERF9_ENA_VOTE_GPLL1_SHFT                                                              0x1
+#define HWIO_GCC_RPMH_CE_PERF9_ENA_VOTE_GPLL1_DISABLE_FVAL                                                      0x0
+#define HWIO_GCC_RPMH_CE_PERF9_ENA_VOTE_GPLL1_ENABLE_FVAL                                                       0x1
+#define HWIO_GCC_RPMH_CE_PERF9_ENA_VOTE_GPLL0_BMSK                                                              0x1
+#define HWIO_GCC_RPMH_CE_PERF9_ENA_VOTE_GPLL0_SHFT                                                              0x0
+#define HWIO_GCC_RPMH_CE_PERF9_ENA_VOTE_GPLL0_DISABLE_FVAL                                                      0x0
+#define HWIO_GCC_RPMH_CE_PERF9_ENA_VOTE_GPLL0_ENABLE_FVAL                                                       0x1
+
+#define HWIO_GCC_RPMH_CE_PERF10_ENA_VOTE_ADDR                                                            (GCC_CLK_CTL_REG_REG_BASE      + 0x0008402c)
+#define HWIO_GCC_RPMH_CE_PERF10_ENA_VOTE_PHYS                                                            (GCC_CLK_CTL_REG_REG_BASE_PHYS + 0x0008402c)
+#define HWIO_GCC_RPMH_CE_PERF10_ENA_VOTE_OFFS                                                            (GCC_CLK_CTL_REG_REG_BASE_OFFS + 0x0008402c)
+#define HWIO_GCC_RPMH_CE_PERF10_ENA_VOTE_RMSK                                                                  0x1f
+#define HWIO_GCC_RPMH_CE_PERF10_ENA_VOTE_ATTR                                                                   0x3
+#define HWIO_GCC_RPMH_CE_PERF10_ENA_VOTE_IN          \
+        in_dword_masked(HWIO_GCC_RPMH_CE_PERF10_ENA_VOTE_ADDR, HWIO_GCC_RPMH_CE_PERF10_ENA_VOTE_RMSK)
+#define HWIO_GCC_RPMH_CE_PERF10_ENA_VOTE_INM(m)      \
+        in_dword_masked(HWIO_GCC_RPMH_CE_PERF10_ENA_VOTE_ADDR, m)
+#define HWIO_GCC_RPMH_CE_PERF10_ENA_VOTE_OUT(v)      \
+        out_dword(HWIO_GCC_RPMH_CE_PERF10_ENA_VOTE_ADDR,v)
+#define HWIO_GCC_RPMH_CE_PERF10_ENA_VOTE_OUTM(m,v) \
+        out_dword_masked_ns(HWIO_GCC_RPMH_CE_PERF10_ENA_VOTE_ADDR,m,v,HWIO_GCC_RPMH_CE_PERF10_ENA_VOTE_IN)
+#define HWIO_GCC_RPMH_CE_PERF10_ENA_VOTE_GPLL5_BMSK                                                            0x10
+#define HWIO_GCC_RPMH_CE_PERF10_ENA_VOTE_GPLL5_SHFT                                                             0x4
+#define HWIO_GCC_RPMH_CE_PERF10_ENA_VOTE_GPLL5_DISABLE_FVAL                                                     0x0
+#define HWIO_GCC_RPMH_CE_PERF10_ENA_VOTE_GPLL5_ENABLE_FVAL                                                      0x1
+#define HWIO_GCC_RPMH_CE_PERF10_ENA_VOTE_GPLL4_BMSK                                                             0x8
+#define HWIO_GCC_RPMH_CE_PERF10_ENA_VOTE_GPLL4_SHFT                                                             0x3
+#define HWIO_GCC_RPMH_CE_PERF10_ENA_VOTE_GPLL4_DISABLE_FVAL                                                     0x0
+#define HWIO_GCC_RPMH_CE_PERF10_ENA_VOTE_GPLL4_ENABLE_FVAL                                                      0x1
+#define HWIO_GCC_RPMH_CE_PERF10_ENA_VOTE_GPLL2_3_BMSK                                                           0x4
+#define HWIO_GCC_RPMH_CE_PERF10_ENA_VOTE_GPLL2_3_SHFT                                                           0x2
+#define HWIO_GCC_RPMH_CE_PERF10_ENA_VOTE_GPLL2_3_DISABLE_FVAL                                                   0x0
+#define HWIO_GCC_RPMH_CE_PERF10_ENA_VOTE_GPLL2_3_ENABLE_FVAL                                                    0x1
+#define HWIO_GCC_RPMH_CE_PERF10_ENA_VOTE_GPLL1_BMSK                                                             0x2
+#define HWIO_GCC_RPMH_CE_PERF10_ENA_VOTE_GPLL1_SHFT                                                             0x1
+#define HWIO_GCC_RPMH_CE_PERF10_ENA_VOTE_GPLL1_DISABLE_FVAL                                                     0x0
+#define HWIO_GCC_RPMH_CE_PERF10_ENA_VOTE_GPLL1_ENABLE_FVAL                                                      0x1
+#define HWIO_GCC_RPMH_CE_PERF10_ENA_VOTE_GPLL0_BMSK                                                             0x1
+#define HWIO_GCC_RPMH_CE_PERF10_ENA_VOTE_GPLL0_SHFT                                                             0x0
+#define HWIO_GCC_RPMH_CE_PERF10_ENA_VOTE_GPLL0_DISABLE_FVAL                                                     0x0
+#define HWIO_GCC_RPMH_CE_PERF10_ENA_VOTE_GPLL0_ENABLE_FVAL                                                      0x1
+
+#define HWIO_GCC_RPMH_CE_PERF11_ENA_VOTE_ADDR                                                            (GCC_CLK_CTL_REG_REG_BASE      + 0x00084030)
+#define HWIO_GCC_RPMH_CE_PERF11_ENA_VOTE_PHYS                                                            (GCC_CLK_CTL_REG_REG_BASE_PHYS + 0x00084030)
+#define HWIO_GCC_RPMH_CE_PERF11_ENA_VOTE_OFFS                                                            (GCC_CLK_CTL_REG_REG_BASE_OFFS + 0x00084030)
+#define HWIO_GCC_RPMH_CE_PERF11_ENA_VOTE_RMSK                                                                  0x1f
+#define HWIO_GCC_RPMH_CE_PERF11_ENA_VOTE_ATTR                                                                   0x3
+#define HWIO_GCC_RPMH_CE_PERF11_ENA_VOTE_IN          \
+        in_dword_masked(HWIO_GCC_RPMH_CE_PERF11_ENA_VOTE_ADDR, HWIO_GCC_RPMH_CE_PERF11_ENA_VOTE_RMSK)
+#define HWIO_GCC_RPMH_CE_PERF11_ENA_VOTE_INM(m)      \
+        in_dword_masked(HWIO_GCC_RPMH_CE_PERF11_ENA_VOTE_ADDR, m)
+#define HWIO_GCC_RPMH_CE_PERF11_ENA_VOTE_OUT(v)      \
+        out_dword(HWIO_GCC_RPMH_CE_PERF11_ENA_VOTE_ADDR,v)
+#define HWIO_GCC_RPMH_CE_PERF11_ENA_VOTE_OUTM(m,v) \
+        out_dword_masked_ns(HWIO_GCC_RPMH_CE_PERF11_ENA_VOTE_ADDR,m,v,HWIO_GCC_RPMH_CE_PERF11_ENA_VOTE_IN)
+#define HWIO_GCC_RPMH_CE_PERF11_ENA_VOTE_GPLL5_BMSK                                                            0x10
+#define HWIO_GCC_RPMH_CE_PERF11_ENA_VOTE_GPLL5_SHFT                                                             0x4
+#define HWIO_GCC_RPMH_CE_PERF11_ENA_VOTE_GPLL5_DISABLE_FVAL                                                     0x0
+#define HWIO_GCC_RPMH_CE_PERF11_ENA_VOTE_GPLL5_ENABLE_FVAL                                                      0x1
+#define HWIO_GCC_RPMH_CE_PERF11_ENA_VOTE_GPLL4_BMSK                                                             0x8
+#define HWIO_GCC_RPMH_CE_PERF11_ENA_VOTE_GPLL4_SHFT                                                             0x3
+#define HWIO_GCC_RPMH_CE_PERF11_ENA_VOTE_GPLL4_DISABLE_FVAL                                                     0x0
+#define HWIO_GCC_RPMH_CE_PERF11_ENA_VOTE_GPLL4_ENABLE_FVAL                                                      0x1
+#define HWIO_GCC_RPMH_CE_PERF11_ENA_VOTE_GPLL2_3_BMSK                                                           0x4
+#define HWIO_GCC_RPMH_CE_PERF11_ENA_VOTE_GPLL2_3_SHFT                                                           0x2
+#define HWIO_GCC_RPMH_CE_PERF11_ENA_VOTE_GPLL2_3_DISABLE_FVAL                                                   0x0
+#define HWIO_GCC_RPMH_CE_PERF11_ENA_VOTE_GPLL2_3_ENABLE_FVAL                                                    0x1
+#define HWIO_GCC_RPMH_CE_PERF11_ENA_VOTE_GPLL1_BMSK                                                             0x2
+#define HWIO_GCC_RPMH_CE_PERF11_ENA_VOTE_GPLL1_SHFT                                                             0x1
+#define HWIO_GCC_RPMH_CE_PERF11_ENA_VOTE_GPLL1_DISABLE_FVAL                                                     0x0
+#define HWIO_GCC_RPMH_CE_PERF11_ENA_VOTE_GPLL1_ENABLE_FVAL                                                      0x1
+#define HWIO_GCC_RPMH_CE_PERF11_ENA_VOTE_GPLL0_BMSK                                                             0x1
+#define HWIO_GCC_RPMH_CE_PERF11_ENA_VOTE_GPLL0_SHFT                                                             0x0
+#define HWIO_GCC_RPMH_CE_PERF11_ENA_VOTE_GPLL0_DISABLE_FVAL                                                     0x0
+#define HWIO_GCC_RPMH_CE_PERF11_ENA_VOTE_GPLL0_ENABLE_FVAL                                                      0x1
+
+#define HWIO_GCC_RPMH_CE_PERF12_ENA_VOTE_ADDR                                                            (GCC_CLK_CTL_REG_REG_BASE      + 0x00084034)
+#define HWIO_GCC_RPMH_CE_PERF12_ENA_VOTE_PHYS                                                            (GCC_CLK_CTL_REG_REG_BASE_PHYS + 0x00084034)
+#define HWIO_GCC_RPMH_CE_PERF12_ENA_VOTE_OFFS                                                            (GCC_CLK_CTL_REG_REG_BASE_OFFS + 0x00084034)
+#define HWIO_GCC_RPMH_CE_PERF12_ENA_VOTE_RMSK                                                                  0x1f
+#define HWIO_GCC_RPMH_CE_PERF12_ENA_VOTE_ATTR                                                                   0x3
+#define HWIO_GCC_RPMH_CE_PERF12_ENA_VOTE_IN          \
+        in_dword_masked(HWIO_GCC_RPMH_CE_PERF12_ENA_VOTE_ADDR, HWIO_GCC_RPMH_CE_PERF12_ENA_VOTE_RMSK)
+#define HWIO_GCC_RPMH_CE_PERF12_ENA_VOTE_INM(m)      \
+        in_dword_masked(HWIO_GCC_RPMH_CE_PERF12_ENA_VOTE_ADDR, m)
+#define HWIO_GCC_RPMH_CE_PERF12_ENA_VOTE_OUT(v)      \
+        out_dword(HWIO_GCC_RPMH_CE_PERF12_ENA_VOTE_ADDR,v)
+#define HWIO_GCC_RPMH_CE_PERF12_ENA_VOTE_OUTM(m,v) \
+        out_dword_masked_ns(HWIO_GCC_RPMH_CE_PERF12_ENA_VOTE_ADDR,m,v,HWIO_GCC_RPMH_CE_PERF12_ENA_VOTE_IN)
+#define HWIO_GCC_RPMH_CE_PERF12_ENA_VOTE_GPLL5_BMSK                                                            0x10
+#define HWIO_GCC_RPMH_CE_PERF12_ENA_VOTE_GPLL5_SHFT                                                             0x4
+#define HWIO_GCC_RPMH_CE_PERF12_ENA_VOTE_GPLL5_DISABLE_FVAL                                                     0x0
+#define HWIO_GCC_RPMH_CE_PERF12_ENA_VOTE_GPLL5_ENABLE_FVAL                                                      0x1
+#define HWIO_GCC_RPMH_CE_PERF12_ENA_VOTE_GPLL4_BMSK                                                             0x8
+#define HWIO_GCC_RPMH_CE_PERF12_ENA_VOTE_GPLL4_SHFT                                                             0x3
+#define HWIO_GCC_RPMH_CE_PERF12_ENA_VOTE_GPLL4_DISABLE_FVAL                                                     0x0
+#define HWIO_GCC_RPMH_CE_PERF12_ENA_VOTE_GPLL4_ENABLE_FVAL                                                      0x1
+#define HWIO_GCC_RPMH_CE_PERF12_ENA_VOTE_GPLL2_3_BMSK                                                           0x4
+#define HWIO_GCC_RPMH_CE_PERF12_ENA_VOTE_GPLL2_3_SHFT                                                           0x2
+#define HWIO_GCC_RPMH_CE_PERF12_ENA_VOTE_GPLL2_3_DISABLE_FVAL                                                   0x0
+#define HWIO_GCC_RPMH_CE_PERF12_ENA_VOTE_GPLL2_3_ENABLE_FVAL                                                    0x1
+#define HWIO_GCC_RPMH_CE_PERF12_ENA_VOTE_GPLL1_BMSK                                                             0x2
+#define HWIO_GCC_RPMH_CE_PERF12_ENA_VOTE_GPLL1_SHFT                                                             0x1
+#define HWIO_GCC_RPMH_CE_PERF12_ENA_VOTE_GPLL1_DISABLE_FVAL                                                     0x0
+#define HWIO_GCC_RPMH_CE_PERF12_ENA_VOTE_GPLL1_ENABLE_FVAL                                                      0x1
+#define HWIO_GCC_RPMH_CE_PERF12_ENA_VOTE_GPLL0_BMSK                                                             0x1
+#define HWIO_GCC_RPMH_CE_PERF12_ENA_VOTE_GPLL0_SHFT                                                             0x0
+#define HWIO_GCC_RPMH_CE_PERF12_ENA_VOTE_GPLL0_DISABLE_FVAL                                                     0x0
+#define HWIO_GCC_RPMH_CE_PERF12_ENA_VOTE_GPLL0_ENABLE_FVAL                                                      0x1
+
+#define HWIO_GCC_RPMH_CE_PERF13_ENA_VOTE_ADDR                                                            (GCC_CLK_CTL_REG_REG_BASE      + 0x00084038)
+#define HWIO_GCC_RPMH_CE_PERF13_ENA_VOTE_PHYS                                                            (GCC_CLK_CTL_REG_REG_BASE_PHYS + 0x00084038)
+#define HWIO_GCC_RPMH_CE_PERF13_ENA_VOTE_OFFS                                                            (GCC_CLK_CTL_REG_REG_BASE_OFFS + 0x00084038)
+#define HWIO_GCC_RPMH_CE_PERF13_ENA_VOTE_RMSK                                                                  0x1f
+#define HWIO_GCC_RPMH_CE_PERF13_ENA_VOTE_ATTR                                                                   0x3
+#define HWIO_GCC_RPMH_CE_PERF13_ENA_VOTE_IN          \
+        in_dword_masked(HWIO_GCC_RPMH_CE_PERF13_ENA_VOTE_ADDR, HWIO_GCC_RPMH_CE_PERF13_ENA_VOTE_RMSK)
+#define HWIO_GCC_RPMH_CE_PERF13_ENA_VOTE_INM(m)      \
+        in_dword_masked(HWIO_GCC_RPMH_CE_PERF13_ENA_VOTE_ADDR, m)
+#define HWIO_GCC_RPMH_CE_PERF13_ENA_VOTE_OUT(v)      \
+        out_dword(HWIO_GCC_RPMH_CE_PERF13_ENA_VOTE_ADDR,v)
+#define HWIO_GCC_RPMH_CE_PERF13_ENA_VOTE_OUTM(m,v) \
+        out_dword_masked_ns(HWIO_GCC_RPMH_CE_PERF13_ENA_VOTE_ADDR,m,v,HWIO_GCC_RPMH_CE_PERF13_ENA_VOTE_IN)
+#define HWIO_GCC_RPMH_CE_PERF13_ENA_VOTE_GPLL5_BMSK                                                            0x10
+#define HWIO_GCC_RPMH_CE_PERF13_ENA_VOTE_GPLL5_SHFT                                                             0x4
+#define HWIO_GCC_RPMH_CE_PERF13_ENA_VOTE_GPLL5_DISABLE_FVAL                                                     0x0
+#define HWIO_GCC_RPMH_CE_PERF13_ENA_VOTE_GPLL5_ENABLE_FVAL                                                      0x1
+#define HWIO_GCC_RPMH_CE_PERF13_ENA_VOTE_GPLL4_BMSK                                                             0x8
+#define HWIO_GCC_RPMH_CE_PERF13_ENA_VOTE_GPLL4_SHFT                                                             0x3
+#define HWIO_GCC_RPMH_CE_PERF13_ENA_VOTE_GPLL4_DISABLE_FVAL                                                     0x0
+#define HWIO_GCC_RPMH_CE_PERF13_ENA_VOTE_GPLL4_ENABLE_FVAL                                                      0x1
+#define HWIO_GCC_RPMH_CE_PERF13_ENA_VOTE_GPLL2_3_BMSK                                                           0x4
+#define HWIO_GCC_RPMH_CE_PERF13_ENA_VOTE_GPLL2_3_SHFT                                                           0x2
+#define HWIO_GCC_RPMH_CE_PERF13_ENA_VOTE_GPLL2_3_DISABLE_FVAL                                                   0x0
+#define HWIO_GCC_RPMH_CE_PERF13_ENA_VOTE_GPLL2_3_ENABLE_FVAL                                                    0x1
+#define HWIO_GCC_RPMH_CE_PERF13_ENA_VOTE_GPLL1_BMSK                                                             0x2
+#define HWIO_GCC_RPMH_CE_PERF13_ENA_VOTE_GPLL1_SHFT                                                             0x1
+#define HWIO_GCC_RPMH_CE_PERF13_ENA_VOTE_GPLL1_DISABLE_FVAL                                                     0x0
+#define HWIO_GCC_RPMH_CE_PERF13_ENA_VOTE_GPLL1_ENABLE_FVAL                                                      0x1
+#define HWIO_GCC_RPMH_CE_PERF13_ENA_VOTE_GPLL0_BMSK                                                             0x1
+#define HWIO_GCC_RPMH_CE_PERF13_ENA_VOTE_GPLL0_SHFT                                                             0x0
+#define HWIO_GCC_RPMH_CE_PERF13_ENA_VOTE_GPLL0_DISABLE_FVAL                                                     0x0
+#define HWIO_GCC_RPMH_CE_PERF13_ENA_VOTE_GPLL0_ENABLE_FVAL                                                      0x1
+
+#define HWIO_GCC_RPMH_CE_PERF14_ENA_VOTE_ADDR                                                            (GCC_CLK_CTL_REG_REG_BASE      + 0x0008403c)
+#define HWIO_GCC_RPMH_CE_PERF14_ENA_VOTE_PHYS                                                            (GCC_CLK_CTL_REG_REG_BASE_PHYS + 0x0008403c)
+#define HWIO_GCC_RPMH_CE_PERF14_ENA_VOTE_OFFS                                                            (GCC_CLK_CTL_REG_REG_BASE_OFFS + 0x0008403c)
+#define HWIO_GCC_RPMH_CE_PERF14_ENA_VOTE_RMSK                                                                  0x1f
+#define HWIO_GCC_RPMH_CE_PERF14_ENA_VOTE_ATTR                                                                   0x3
+#define HWIO_GCC_RPMH_CE_PERF14_ENA_VOTE_IN          \
+        in_dword_masked(HWIO_GCC_RPMH_CE_PERF14_ENA_VOTE_ADDR, HWIO_GCC_RPMH_CE_PERF14_ENA_VOTE_RMSK)
+#define HWIO_GCC_RPMH_CE_PERF14_ENA_VOTE_INM(m)      \
+        in_dword_masked(HWIO_GCC_RPMH_CE_PERF14_ENA_VOTE_ADDR, m)
+#define HWIO_GCC_RPMH_CE_PERF14_ENA_VOTE_OUT(v)      \
+        out_dword(HWIO_GCC_RPMH_CE_PERF14_ENA_VOTE_ADDR,v)
+#define HWIO_GCC_RPMH_CE_PERF14_ENA_VOTE_OUTM(m,v) \
+        out_dword_masked_ns(HWIO_GCC_RPMH_CE_PERF14_ENA_VOTE_ADDR,m,v,HWIO_GCC_RPMH_CE_PERF14_ENA_VOTE_IN)
+#define HWIO_GCC_RPMH_CE_PERF14_ENA_VOTE_GPLL5_BMSK                                                            0x10
+#define HWIO_GCC_RPMH_CE_PERF14_ENA_VOTE_GPLL5_SHFT                                                             0x4
+#define HWIO_GCC_RPMH_CE_PERF14_ENA_VOTE_GPLL5_DISABLE_FVAL                                                     0x0
+#define HWIO_GCC_RPMH_CE_PERF14_ENA_VOTE_GPLL5_ENABLE_FVAL                                                      0x1
+#define HWIO_GCC_RPMH_CE_PERF14_ENA_VOTE_GPLL4_BMSK                                                             0x8
+#define HWIO_GCC_RPMH_CE_PERF14_ENA_VOTE_GPLL4_SHFT                                                             0x3
+#define HWIO_GCC_RPMH_CE_PERF14_ENA_VOTE_GPLL4_DISABLE_FVAL                                                     0x0
+#define HWIO_GCC_RPMH_CE_PERF14_ENA_VOTE_GPLL4_ENABLE_FVAL                                                      0x1
+#define HWIO_GCC_RPMH_CE_PERF14_ENA_VOTE_GPLL2_3_BMSK                                                           0x4
+#define HWIO_GCC_RPMH_CE_PERF14_ENA_VOTE_GPLL2_3_SHFT                                                           0x2
+#define HWIO_GCC_RPMH_CE_PERF14_ENA_VOTE_GPLL2_3_DISABLE_FVAL                                                   0x0
+#define HWIO_GCC_RPMH_CE_PERF14_ENA_VOTE_GPLL2_3_ENABLE_FVAL                                                    0x1
+#define HWIO_GCC_RPMH_CE_PERF14_ENA_VOTE_GPLL1_BMSK                                                             0x2
+#define HWIO_GCC_RPMH_CE_PERF14_ENA_VOTE_GPLL1_SHFT                                                             0x1
+#define HWIO_GCC_RPMH_CE_PERF14_ENA_VOTE_GPLL1_DISABLE_FVAL                                                     0x0
+#define HWIO_GCC_RPMH_CE_PERF14_ENA_VOTE_GPLL1_ENABLE_FVAL                                                      0x1
+#define HWIO_GCC_RPMH_CE_PERF14_ENA_VOTE_GPLL0_BMSK                                                             0x1
+#define HWIO_GCC_RPMH_CE_PERF14_ENA_VOTE_GPLL0_SHFT                                                             0x0
+#define HWIO_GCC_RPMH_CE_PERF14_ENA_VOTE_GPLL0_DISABLE_FVAL                                                     0x0
+#define HWIO_GCC_RPMH_CE_PERF14_ENA_VOTE_GPLL0_ENABLE_FVAL                                                      0x1
+
+#define HWIO_GCC_RPMH_CE_PERF15_ENA_VOTE_ADDR                                                            (GCC_CLK_CTL_REG_REG_BASE      + 0x00084040)
+#define HWIO_GCC_RPMH_CE_PERF15_ENA_VOTE_PHYS                                                            (GCC_CLK_CTL_REG_REG_BASE_PHYS + 0x00084040)
+#define HWIO_GCC_RPMH_CE_PERF15_ENA_VOTE_OFFS                                                            (GCC_CLK_CTL_REG_REG_BASE_OFFS + 0x00084040)
+#define HWIO_GCC_RPMH_CE_PERF15_ENA_VOTE_RMSK                                                                  0x1f
+#define HWIO_GCC_RPMH_CE_PERF15_ENA_VOTE_ATTR                                                                   0x3
+#define HWIO_GCC_RPMH_CE_PERF15_ENA_VOTE_IN          \
+        in_dword_masked(HWIO_GCC_RPMH_CE_PERF15_ENA_VOTE_ADDR, HWIO_GCC_RPMH_CE_PERF15_ENA_VOTE_RMSK)
+#define HWIO_GCC_RPMH_CE_PERF15_ENA_VOTE_INM(m)      \
+        in_dword_masked(HWIO_GCC_RPMH_CE_PERF15_ENA_VOTE_ADDR, m)
+#define HWIO_GCC_RPMH_CE_PERF15_ENA_VOTE_OUT(v)      \
+        out_dword(HWIO_GCC_RPMH_CE_PERF15_ENA_VOTE_ADDR,v)
+#define HWIO_GCC_RPMH_CE_PERF15_ENA_VOTE_OUTM(m,v) \
+        out_dword_masked_ns(HWIO_GCC_RPMH_CE_PERF15_ENA_VOTE_ADDR,m,v,HWIO_GCC_RPMH_CE_PERF15_ENA_VOTE_IN)
+#define HWIO_GCC_RPMH_CE_PERF15_ENA_VOTE_GPLL5_BMSK                                                            0x10
+#define HWIO_GCC_RPMH_CE_PERF15_ENA_VOTE_GPLL5_SHFT                                                             0x4
+#define HWIO_GCC_RPMH_CE_PERF15_ENA_VOTE_GPLL5_DISABLE_FVAL                                                     0x0
+#define HWIO_GCC_RPMH_CE_PERF15_ENA_VOTE_GPLL5_ENABLE_FVAL                                                      0x1
+#define HWIO_GCC_RPMH_CE_PERF15_ENA_VOTE_GPLL4_BMSK                                                             0x8
+#define HWIO_GCC_RPMH_CE_PERF15_ENA_VOTE_GPLL4_SHFT                                                             0x3
+#define HWIO_GCC_RPMH_CE_PERF15_ENA_VOTE_GPLL4_DISABLE_FVAL                                                     0x0
+#define HWIO_GCC_RPMH_CE_PERF15_ENA_VOTE_GPLL4_ENABLE_FVAL                                                      0x1
+#define HWIO_GCC_RPMH_CE_PERF15_ENA_VOTE_GPLL2_3_BMSK                                                           0x4
+#define HWIO_GCC_RPMH_CE_PERF15_ENA_VOTE_GPLL2_3_SHFT                                                           0x2
+#define HWIO_GCC_RPMH_CE_PERF15_ENA_VOTE_GPLL2_3_DISABLE_FVAL                                                   0x0
+#define HWIO_GCC_RPMH_CE_PERF15_ENA_VOTE_GPLL2_3_ENABLE_FVAL                                                    0x1
+#define HWIO_GCC_RPMH_CE_PERF15_ENA_VOTE_GPLL1_BMSK                                                             0x2
+#define HWIO_GCC_RPMH_CE_PERF15_ENA_VOTE_GPLL1_SHFT                                                             0x1
+#define HWIO_GCC_RPMH_CE_PERF15_ENA_VOTE_GPLL1_DISABLE_FVAL                                                     0x0
+#define HWIO_GCC_RPMH_CE_PERF15_ENA_VOTE_GPLL1_ENABLE_FVAL                                                      0x1
+#define HWIO_GCC_RPMH_CE_PERF15_ENA_VOTE_GPLL0_BMSK                                                             0x1
+#define HWIO_GCC_RPMH_CE_PERF15_ENA_VOTE_GPLL0_SHFT                                                             0x0
+#define HWIO_GCC_RPMH_CE_PERF15_ENA_VOTE_GPLL0_DISABLE_FVAL                                                     0x0
+#define HWIO_GCC_RPMH_CE_PERF15_ENA_VOTE_GPLL0_ENABLE_FVAL                                                      0x1
+
+#define HWIO_GCC_RPMH_SHUB_PERF0_ENA_VOTE_ADDR                                                           (GCC_CLK_CTL_REG_REG_BASE      + 0x00086004)
+#define HWIO_GCC_RPMH_SHUB_PERF0_ENA_VOTE_PHYS                                                           (GCC_CLK_CTL_REG_REG_BASE_PHYS + 0x00086004)
+#define HWIO_GCC_RPMH_SHUB_PERF0_ENA_VOTE_OFFS                                                           (GCC_CLK_CTL_REG_REG_BASE_OFFS + 0x00086004)
+#define HWIO_GCC_RPMH_SHUB_PERF0_ENA_VOTE_RMSK                                                                 0x1f
+#define HWIO_GCC_RPMH_SHUB_PERF0_ENA_VOTE_ATTR                                                                  0x3
+#define HWIO_GCC_RPMH_SHUB_PERF0_ENA_VOTE_IN          \
+        in_dword_masked(HWIO_GCC_RPMH_SHUB_PERF0_ENA_VOTE_ADDR, HWIO_GCC_RPMH_SHUB_PERF0_ENA_VOTE_RMSK)
+#define HWIO_GCC_RPMH_SHUB_PERF0_ENA_VOTE_INM(m)      \
+        in_dword_masked(HWIO_GCC_RPMH_SHUB_PERF0_ENA_VOTE_ADDR, m)
+#define HWIO_GCC_RPMH_SHUB_PERF0_ENA_VOTE_OUT(v)      \
+        out_dword(HWIO_GCC_RPMH_SHUB_PERF0_ENA_VOTE_ADDR,v)
+#define HWIO_GCC_RPMH_SHUB_PERF0_ENA_VOTE_OUTM(m,v) \
+        out_dword_masked_ns(HWIO_GCC_RPMH_SHUB_PERF0_ENA_VOTE_ADDR,m,v,HWIO_GCC_RPMH_SHUB_PERF0_ENA_VOTE_IN)
+#define HWIO_GCC_RPMH_SHUB_PERF0_ENA_VOTE_GPLL5_BMSK                                                           0x10
+#define HWIO_GCC_RPMH_SHUB_PERF0_ENA_VOTE_GPLL5_SHFT                                                            0x4
+#define HWIO_GCC_RPMH_SHUB_PERF0_ENA_VOTE_GPLL5_DISABLE_FVAL                                                    0x0
+#define HWIO_GCC_RPMH_SHUB_PERF0_ENA_VOTE_GPLL5_ENABLE_FVAL                                                     0x1
+#define HWIO_GCC_RPMH_SHUB_PERF0_ENA_VOTE_GPLL4_BMSK                                                            0x8
+#define HWIO_GCC_RPMH_SHUB_PERF0_ENA_VOTE_GPLL4_SHFT                                                            0x3
+#define HWIO_GCC_RPMH_SHUB_PERF0_ENA_VOTE_GPLL4_DISABLE_FVAL                                                    0x0
+#define HWIO_GCC_RPMH_SHUB_PERF0_ENA_VOTE_GPLL4_ENABLE_FVAL                                                     0x1
+#define HWIO_GCC_RPMH_SHUB_PERF0_ENA_VOTE_GPLL2_3_BMSK                                                          0x4
+#define HWIO_GCC_RPMH_SHUB_PERF0_ENA_VOTE_GPLL2_3_SHFT                                                          0x2
+#define HWIO_GCC_RPMH_SHUB_PERF0_ENA_VOTE_GPLL2_3_DISABLE_FVAL                                                  0x0
+#define HWIO_GCC_RPMH_SHUB_PERF0_ENA_VOTE_GPLL2_3_ENABLE_FVAL                                                   0x1
+#define HWIO_GCC_RPMH_SHUB_PERF0_ENA_VOTE_GPLL1_BMSK                                                            0x2
+#define HWIO_GCC_RPMH_SHUB_PERF0_ENA_VOTE_GPLL1_SHFT                                                            0x1
+#define HWIO_GCC_RPMH_SHUB_PERF0_ENA_VOTE_GPLL1_DISABLE_FVAL                                                    0x0
+#define HWIO_GCC_RPMH_SHUB_PERF0_ENA_VOTE_GPLL1_ENABLE_FVAL                                                     0x1
+#define HWIO_GCC_RPMH_SHUB_PERF0_ENA_VOTE_GPLL0_BMSK                                                            0x1
+#define HWIO_GCC_RPMH_SHUB_PERF0_ENA_VOTE_GPLL0_SHFT                                                            0x0
+#define HWIO_GCC_RPMH_SHUB_PERF0_ENA_VOTE_GPLL0_DISABLE_FVAL                                                    0x0
+#define HWIO_GCC_RPMH_SHUB_PERF0_ENA_VOTE_GPLL0_ENABLE_FVAL                                                     0x1
+
+#define HWIO_GCC_RPMH_SHUB_PERF1_ENA_VOTE_ADDR                                                           (GCC_CLK_CTL_REG_REG_BASE      + 0x00086008)
+#define HWIO_GCC_RPMH_SHUB_PERF1_ENA_VOTE_PHYS                                                           (GCC_CLK_CTL_REG_REG_BASE_PHYS + 0x00086008)
+#define HWIO_GCC_RPMH_SHUB_PERF1_ENA_VOTE_OFFS                                                           (GCC_CLK_CTL_REG_REG_BASE_OFFS + 0x00086008)
+#define HWIO_GCC_RPMH_SHUB_PERF1_ENA_VOTE_RMSK                                                                 0x1f
+#define HWIO_GCC_RPMH_SHUB_PERF1_ENA_VOTE_ATTR                                                                  0x3
+#define HWIO_GCC_RPMH_SHUB_PERF1_ENA_VOTE_IN          \
+        in_dword_masked(HWIO_GCC_RPMH_SHUB_PERF1_ENA_VOTE_ADDR, HWIO_GCC_RPMH_SHUB_PERF1_ENA_VOTE_RMSK)
+#define HWIO_GCC_RPMH_SHUB_PERF1_ENA_VOTE_INM(m)      \
+        in_dword_masked(HWIO_GCC_RPMH_SHUB_PERF1_ENA_VOTE_ADDR, m)
+#define HWIO_GCC_RPMH_SHUB_PERF1_ENA_VOTE_OUT(v)      \
+        out_dword(HWIO_GCC_RPMH_SHUB_PERF1_ENA_VOTE_ADDR,v)
+#define HWIO_GCC_RPMH_SHUB_PERF1_ENA_VOTE_OUTM(m,v) \
+        out_dword_masked_ns(HWIO_GCC_RPMH_SHUB_PERF1_ENA_VOTE_ADDR,m,v,HWIO_GCC_RPMH_SHUB_PERF1_ENA_VOTE_IN)
+#define HWIO_GCC_RPMH_SHUB_PERF1_ENA_VOTE_GPLL5_BMSK                                                           0x10
+#define HWIO_GCC_RPMH_SHUB_PERF1_ENA_VOTE_GPLL5_SHFT                                                            0x4
+#define HWIO_GCC_RPMH_SHUB_PERF1_ENA_VOTE_GPLL5_DISABLE_FVAL                                                    0x0
+#define HWIO_GCC_RPMH_SHUB_PERF1_ENA_VOTE_GPLL5_ENABLE_FVAL                                                     0x1
+#define HWIO_GCC_RPMH_SHUB_PERF1_ENA_VOTE_GPLL4_BMSK                                                            0x8
+#define HWIO_GCC_RPMH_SHUB_PERF1_ENA_VOTE_GPLL4_SHFT                                                            0x3
+#define HWIO_GCC_RPMH_SHUB_PERF1_ENA_VOTE_GPLL4_DISABLE_FVAL                                                    0x0
+#define HWIO_GCC_RPMH_SHUB_PERF1_ENA_VOTE_GPLL4_ENABLE_FVAL                                                     0x1
+#define HWIO_GCC_RPMH_SHUB_PERF1_ENA_VOTE_GPLL2_3_BMSK                                                          0x4
+#define HWIO_GCC_RPMH_SHUB_PERF1_ENA_VOTE_GPLL2_3_SHFT                                                          0x2
+#define HWIO_GCC_RPMH_SHUB_PERF1_ENA_VOTE_GPLL2_3_DISABLE_FVAL                                                  0x0
+#define HWIO_GCC_RPMH_SHUB_PERF1_ENA_VOTE_GPLL2_3_ENABLE_FVAL                                                   0x1
+#define HWIO_GCC_RPMH_SHUB_PERF1_ENA_VOTE_GPLL1_BMSK                                                            0x2
+#define HWIO_GCC_RPMH_SHUB_PERF1_ENA_VOTE_GPLL1_SHFT                                                            0x1
+#define HWIO_GCC_RPMH_SHUB_PERF1_ENA_VOTE_GPLL1_DISABLE_FVAL                                                    0x0
+#define HWIO_GCC_RPMH_SHUB_PERF1_ENA_VOTE_GPLL1_ENABLE_FVAL                                                     0x1
+#define HWIO_GCC_RPMH_SHUB_PERF1_ENA_VOTE_GPLL0_BMSK                                                            0x1
+#define HWIO_GCC_RPMH_SHUB_PERF1_ENA_VOTE_GPLL0_SHFT                                                            0x0
+#define HWIO_GCC_RPMH_SHUB_PERF1_ENA_VOTE_GPLL0_DISABLE_FVAL                                                    0x0
+#define HWIO_GCC_RPMH_SHUB_PERF1_ENA_VOTE_GPLL0_ENABLE_FVAL                                                     0x1
+
+#define HWIO_GCC_RPMH_SHUB_PERF2_ENA_VOTE_ADDR                                                           (GCC_CLK_CTL_REG_REG_BASE      + 0x0008600c)
+#define HWIO_GCC_RPMH_SHUB_PERF2_ENA_VOTE_PHYS                                                           (GCC_CLK_CTL_REG_REG_BASE_PHYS + 0x0008600c)
+#define HWIO_GCC_RPMH_SHUB_PERF2_ENA_VOTE_OFFS                                                           (GCC_CLK_CTL_REG_REG_BASE_OFFS + 0x0008600c)
+#define HWIO_GCC_RPMH_SHUB_PERF2_ENA_VOTE_RMSK                                                                 0x1f
+#define HWIO_GCC_RPMH_SHUB_PERF2_ENA_VOTE_ATTR                                                                  0x3
+#define HWIO_GCC_RPMH_SHUB_PERF2_ENA_VOTE_IN          \
+        in_dword_masked(HWIO_GCC_RPMH_SHUB_PERF2_ENA_VOTE_ADDR, HWIO_GCC_RPMH_SHUB_PERF2_ENA_VOTE_RMSK)
+#define HWIO_GCC_RPMH_SHUB_PERF2_ENA_VOTE_INM(m)      \
+        in_dword_masked(HWIO_GCC_RPMH_SHUB_PERF2_ENA_VOTE_ADDR, m)
+#define HWIO_GCC_RPMH_SHUB_PERF2_ENA_VOTE_OUT(v)      \
+        out_dword(HWIO_GCC_RPMH_SHUB_PERF2_ENA_VOTE_ADDR,v)
+#define HWIO_GCC_RPMH_SHUB_PERF2_ENA_VOTE_OUTM(m,v) \
+        out_dword_masked_ns(HWIO_GCC_RPMH_SHUB_PERF2_ENA_VOTE_ADDR,m,v,HWIO_GCC_RPMH_SHUB_PERF2_ENA_VOTE_IN)
+#define HWIO_GCC_RPMH_SHUB_PERF2_ENA_VOTE_GPLL5_BMSK                                                           0x10
+#define HWIO_GCC_RPMH_SHUB_PERF2_ENA_VOTE_GPLL5_SHFT                                                            0x4
+#define HWIO_GCC_RPMH_SHUB_PERF2_ENA_VOTE_GPLL5_DISABLE_FVAL                                                    0x0
+#define HWIO_GCC_RPMH_SHUB_PERF2_ENA_VOTE_GPLL5_ENABLE_FVAL                                                     0x1
+#define HWIO_GCC_RPMH_SHUB_PERF2_ENA_VOTE_GPLL4_BMSK                                                            0x8
+#define HWIO_GCC_RPMH_SHUB_PERF2_ENA_VOTE_GPLL4_SHFT                                                            0x3
+#define HWIO_GCC_RPMH_SHUB_PERF2_ENA_VOTE_GPLL4_DISABLE_FVAL                                                    0x0
+#define HWIO_GCC_RPMH_SHUB_PERF2_ENA_VOTE_GPLL4_ENABLE_FVAL                                                     0x1
+#define HWIO_GCC_RPMH_SHUB_PERF2_ENA_VOTE_GPLL2_3_BMSK                                                          0x4
+#define HWIO_GCC_RPMH_SHUB_PERF2_ENA_VOTE_GPLL2_3_SHFT                                                          0x2
+#define HWIO_GCC_RPMH_SHUB_PERF2_ENA_VOTE_GPLL2_3_DISABLE_FVAL                                                  0x0
+#define HWIO_GCC_RPMH_SHUB_PERF2_ENA_VOTE_GPLL2_3_ENABLE_FVAL                                                   0x1
+#define HWIO_GCC_RPMH_SHUB_PERF2_ENA_VOTE_GPLL1_BMSK                                                            0x2
+#define HWIO_GCC_RPMH_SHUB_PERF2_ENA_VOTE_GPLL1_SHFT                                                            0x1
+#define HWIO_GCC_RPMH_SHUB_PERF2_ENA_VOTE_GPLL1_DISABLE_FVAL                                                    0x0
+#define HWIO_GCC_RPMH_SHUB_PERF2_ENA_VOTE_GPLL1_ENABLE_FVAL                                                     0x1
+#define HWIO_GCC_RPMH_SHUB_PERF2_ENA_VOTE_GPLL0_BMSK                                                            0x1
+#define HWIO_GCC_RPMH_SHUB_PERF2_ENA_VOTE_GPLL0_SHFT                                                            0x0
+#define HWIO_GCC_RPMH_SHUB_PERF2_ENA_VOTE_GPLL0_DISABLE_FVAL                                                    0x0
+#define HWIO_GCC_RPMH_SHUB_PERF2_ENA_VOTE_GPLL0_ENABLE_FVAL                                                     0x1
+
+#define HWIO_GCC_RPMH_SHUB_PERF3_ENA_VOTE_ADDR                                                           (GCC_CLK_CTL_REG_REG_BASE      + 0x00086010)
+#define HWIO_GCC_RPMH_SHUB_PERF3_ENA_VOTE_PHYS                                                           (GCC_CLK_CTL_REG_REG_BASE_PHYS + 0x00086010)
+#define HWIO_GCC_RPMH_SHUB_PERF3_ENA_VOTE_OFFS                                                           (GCC_CLK_CTL_REG_REG_BASE_OFFS + 0x00086010)
+#define HWIO_GCC_RPMH_SHUB_PERF3_ENA_VOTE_RMSK                                                                 0x1f
+#define HWIO_GCC_RPMH_SHUB_PERF3_ENA_VOTE_ATTR                                                                  0x3
+#define HWIO_GCC_RPMH_SHUB_PERF3_ENA_VOTE_IN          \
+        in_dword_masked(HWIO_GCC_RPMH_SHUB_PERF3_ENA_VOTE_ADDR, HWIO_GCC_RPMH_SHUB_PERF3_ENA_VOTE_RMSK)
+#define HWIO_GCC_RPMH_SHUB_PERF3_ENA_VOTE_INM(m)      \
+        in_dword_masked(HWIO_GCC_RPMH_SHUB_PERF3_ENA_VOTE_ADDR, m)
+#define HWIO_GCC_RPMH_SHUB_PERF3_ENA_VOTE_OUT(v)      \
+        out_dword(HWIO_GCC_RPMH_SHUB_PERF3_ENA_VOTE_ADDR,v)
+#define HWIO_GCC_RPMH_SHUB_PERF3_ENA_VOTE_OUTM(m,v) \
+        out_dword_masked_ns(HWIO_GCC_RPMH_SHUB_PERF3_ENA_VOTE_ADDR,m,v,HWIO_GCC_RPMH_SHUB_PERF3_ENA_VOTE_IN)
+#define HWIO_GCC_RPMH_SHUB_PERF3_ENA_VOTE_GPLL5_BMSK                                                           0x10
+#define HWIO_GCC_RPMH_SHUB_PERF3_ENA_VOTE_GPLL5_SHFT                                                            0x4
+#define HWIO_GCC_RPMH_SHUB_PERF3_ENA_VOTE_GPLL5_DISABLE_FVAL                                                    0x0
+#define HWIO_GCC_RPMH_SHUB_PERF3_ENA_VOTE_GPLL5_ENABLE_FVAL                                                     0x1
+#define HWIO_GCC_RPMH_SHUB_PERF3_ENA_VOTE_GPLL4_BMSK                                                            0x8
+#define HWIO_GCC_RPMH_SHUB_PERF3_ENA_VOTE_GPLL4_SHFT                                                            0x3
+#define HWIO_GCC_RPMH_SHUB_PERF3_ENA_VOTE_GPLL4_DISABLE_FVAL                                                    0x0
+#define HWIO_GCC_RPMH_SHUB_PERF3_ENA_VOTE_GPLL4_ENABLE_FVAL                                                     0x1
+#define HWIO_GCC_RPMH_SHUB_PERF3_ENA_VOTE_GPLL2_3_BMSK                                                          0x4
+#define HWIO_GCC_RPMH_SHUB_PERF3_ENA_VOTE_GPLL2_3_SHFT                                                          0x2
+#define HWIO_GCC_RPMH_SHUB_PERF3_ENA_VOTE_GPLL2_3_DISABLE_FVAL                                                  0x0
+#define HWIO_GCC_RPMH_SHUB_PERF3_ENA_VOTE_GPLL2_3_ENABLE_FVAL                                                   0x1
+#define HWIO_GCC_RPMH_SHUB_PERF3_ENA_VOTE_GPLL1_BMSK                                                            0x2
+#define HWIO_GCC_RPMH_SHUB_PERF3_ENA_VOTE_GPLL1_SHFT                                                            0x1
+#define HWIO_GCC_RPMH_SHUB_PERF3_ENA_VOTE_GPLL1_DISABLE_FVAL                                                    0x0
+#define HWIO_GCC_RPMH_SHUB_PERF3_ENA_VOTE_GPLL1_ENABLE_FVAL                                                     0x1
+#define HWIO_GCC_RPMH_SHUB_PERF3_ENA_VOTE_GPLL0_BMSK                                                            0x1
+#define HWIO_GCC_RPMH_SHUB_PERF3_ENA_VOTE_GPLL0_SHFT                                                            0x0
+#define HWIO_GCC_RPMH_SHUB_PERF3_ENA_VOTE_GPLL0_DISABLE_FVAL                                                    0x0
+#define HWIO_GCC_RPMH_SHUB_PERF3_ENA_VOTE_GPLL0_ENABLE_FVAL                                                     0x1
+
+#define HWIO_GCC_RPMH_SHUB_PERF4_ENA_VOTE_ADDR                                                           (GCC_CLK_CTL_REG_REG_BASE      + 0x00086014)
+#define HWIO_GCC_RPMH_SHUB_PERF4_ENA_VOTE_PHYS                                                           (GCC_CLK_CTL_REG_REG_BASE_PHYS + 0x00086014)
+#define HWIO_GCC_RPMH_SHUB_PERF4_ENA_VOTE_OFFS                                                           (GCC_CLK_CTL_REG_REG_BASE_OFFS + 0x00086014)
+#define HWIO_GCC_RPMH_SHUB_PERF4_ENA_VOTE_RMSK                                                                 0x1f
+#define HWIO_GCC_RPMH_SHUB_PERF4_ENA_VOTE_ATTR                                                                  0x3
+#define HWIO_GCC_RPMH_SHUB_PERF4_ENA_VOTE_IN          \
+        in_dword_masked(HWIO_GCC_RPMH_SHUB_PERF4_ENA_VOTE_ADDR, HWIO_GCC_RPMH_SHUB_PERF4_ENA_VOTE_RMSK)
+#define HWIO_GCC_RPMH_SHUB_PERF4_ENA_VOTE_INM(m)      \
+        in_dword_masked(HWIO_GCC_RPMH_SHUB_PERF4_ENA_VOTE_ADDR, m)
+#define HWIO_GCC_RPMH_SHUB_PERF4_ENA_VOTE_OUT(v)      \
+        out_dword(HWIO_GCC_RPMH_SHUB_PERF4_ENA_VOTE_ADDR,v)
+#define HWIO_GCC_RPMH_SHUB_PERF4_ENA_VOTE_OUTM(m,v) \
+        out_dword_masked_ns(HWIO_GCC_RPMH_SHUB_PERF4_ENA_VOTE_ADDR,m,v,HWIO_GCC_RPMH_SHUB_PERF4_ENA_VOTE_IN)
+#define HWIO_GCC_RPMH_SHUB_PERF4_ENA_VOTE_GPLL5_BMSK                                                           0x10
+#define HWIO_GCC_RPMH_SHUB_PERF4_ENA_VOTE_GPLL5_SHFT                                                            0x4
+#define HWIO_GCC_RPMH_SHUB_PERF4_ENA_VOTE_GPLL5_DISABLE_FVAL                                                    0x0
+#define HWIO_GCC_RPMH_SHUB_PERF4_ENA_VOTE_GPLL5_ENABLE_FVAL                                                     0x1
+#define HWIO_GCC_RPMH_SHUB_PERF4_ENA_VOTE_GPLL4_BMSK                                                            0x8
+#define HWIO_GCC_RPMH_SHUB_PERF4_ENA_VOTE_GPLL4_SHFT                                                            0x3
+#define HWIO_GCC_RPMH_SHUB_PERF4_ENA_VOTE_GPLL4_DISABLE_FVAL                                                    0x0
+#define HWIO_GCC_RPMH_SHUB_PERF4_ENA_VOTE_GPLL4_ENABLE_FVAL                                                     0x1
+#define HWIO_GCC_RPMH_SHUB_PERF4_ENA_VOTE_GPLL2_3_BMSK                                                          0x4
+#define HWIO_GCC_RPMH_SHUB_PERF4_ENA_VOTE_GPLL2_3_SHFT                                                          0x2
+#define HWIO_GCC_RPMH_SHUB_PERF4_ENA_VOTE_GPLL2_3_DISABLE_FVAL                                                  0x0
+#define HWIO_GCC_RPMH_SHUB_PERF4_ENA_VOTE_GPLL2_3_ENABLE_FVAL                                                   0x1
+#define HWIO_GCC_RPMH_SHUB_PERF4_ENA_VOTE_GPLL1_BMSK                                                            0x2
+#define HWIO_GCC_RPMH_SHUB_PERF4_ENA_VOTE_GPLL1_SHFT                                                            0x1
+#define HWIO_GCC_RPMH_SHUB_PERF4_ENA_VOTE_GPLL1_DISABLE_FVAL                                                    0x0
+#define HWIO_GCC_RPMH_SHUB_PERF4_ENA_VOTE_GPLL1_ENABLE_FVAL                                                     0x1
+#define HWIO_GCC_RPMH_SHUB_PERF4_ENA_VOTE_GPLL0_BMSK                                                            0x1
+#define HWIO_GCC_RPMH_SHUB_PERF4_ENA_VOTE_GPLL0_SHFT                                                            0x0
+#define HWIO_GCC_RPMH_SHUB_PERF4_ENA_VOTE_GPLL0_DISABLE_FVAL                                                    0x0
+#define HWIO_GCC_RPMH_SHUB_PERF4_ENA_VOTE_GPLL0_ENABLE_FVAL                                                     0x1
+
+#define HWIO_GCC_RPMH_SHUB_PERF5_ENA_VOTE_ADDR                                                           (GCC_CLK_CTL_REG_REG_BASE      + 0x00086018)
+#define HWIO_GCC_RPMH_SHUB_PERF5_ENA_VOTE_PHYS                                                           (GCC_CLK_CTL_REG_REG_BASE_PHYS + 0x00086018)
+#define HWIO_GCC_RPMH_SHUB_PERF5_ENA_VOTE_OFFS                                                           (GCC_CLK_CTL_REG_REG_BASE_OFFS + 0x00086018)
+#define HWIO_GCC_RPMH_SHUB_PERF5_ENA_VOTE_RMSK                                                                 0x1f
+#define HWIO_GCC_RPMH_SHUB_PERF5_ENA_VOTE_ATTR                                                                  0x3
+#define HWIO_GCC_RPMH_SHUB_PERF5_ENA_VOTE_IN          \
+        in_dword_masked(HWIO_GCC_RPMH_SHUB_PERF5_ENA_VOTE_ADDR, HWIO_GCC_RPMH_SHUB_PERF5_ENA_VOTE_RMSK)
+#define HWIO_GCC_RPMH_SHUB_PERF5_ENA_VOTE_INM(m)      \
+        in_dword_masked(HWIO_GCC_RPMH_SHUB_PERF5_ENA_VOTE_ADDR, m)
+#define HWIO_GCC_RPMH_SHUB_PERF5_ENA_VOTE_OUT(v)      \
+        out_dword(HWIO_GCC_RPMH_SHUB_PERF5_ENA_VOTE_ADDR,v)
+#define HWIO_GCC_RPMH_SHUB_PERF5_ENA_VOTE_OUTM(m,v) \
+        out_dword_masked_ns(HWIO_GCC_RPMH_SHUB_PERF5_ENA_VOTE_ADDR,m,v,HWIO_GCC_RPMH_SHUB_PERF5_ENA_VOTE_IN)
+#define HWIO_GCC_RPMH_SHUB_PERF5_ENA_VOTE_GPLL5_BMSK                                                           0x10
+#define HWIO_GCC_RPMH_SHUB_PERF5_ENA_VOTE_GPLL5_SHFT                                                            0x4
+#define HWIO_GCC_RPMH_SHUB_PERF5_ENA_VOTE_GPLL5_DISABLE_FVAL                                                    0x0
+#define HWIO_GCC_RPMH_SHUB_PERF5_ENA_VOTE_GPLL5_ENABLE_FVAL                                                     0x1
+#define HWIO_GCC_RPMH_SHUB_PERF5_ENA_VOTE_GPLL4_BMSK                                                            0x8
+#define HWIO_GCC_RPMH_SHUB_PERF5_ENA_VOTE_GPLL4_SHFT                                                            0x3
+#define HWIO_GCC_RPMH_SHUB_PERF5_ENA_VOTE_GPLL4_DISABLE_FVAL                                                    0x0
+#define HWIO_GCC_RPMH_SHUB_PERF5_ENA_VOTE_GPLL4_ENABLE_FVAL                                                     0x1
+#define HWIO_GCC_RPMH_SHUB_PERF5_ENA_VOTE_GPLL2_3_BMSK                                                          0x4
+#define HWIO_GCC_RPMH_SHUB_PERF5_ENA_VOTE_GPLL2_3_SHFT                                                          0x2
+#define HWIO_GCC_RPMH_SHUB_PERF5_ENA_VOTE_GPLL2_3_DISABLE_FVAL                                                  0x0
+#define HWIO_GCC_RPMH_SHUB_PERF5_ENA_VOTE_GPLL2_3_ENABLE_FVAL                                                   0x1
+#define HWIO_GCC_RPMH_SHUB_PERF5_ENA_VOTE_GPLL1_BMSK                                                            0x2
+#define HWIO_GCC_RPMH_SHUB_PERF5_ENA_VOTE_GPLL1_SHFT                                                            0x1
+#define HWIO_GCC_RPMH_SHUB_PERF5_ENA_VOTE_GPLL1_DISABLE_FVAL                                                    0x0
+#define HWIO_GCC_RPMH_SHUB_PERF5_ENA_VOTE_GPLL1_ENABLE_FVAL                                                     0x1
+#define HWIO_GCC_RPMH_SHUB_PERF5_ENA_VOTE_GPLL0_BMSK                                                            0x1
+#define HWIO_GCC_RPMH_SHUB_PERF5_ENA_VOTE_GPLL0_SHFT                                                            0x0
+#define HWIO_GCC_RPMH_SHUB_PERF5_ENA_VOTE_GPLL0_DISABLE_FVAL                                                    0x0
+#define HWIO_GCC_RPMH_SHUB_PERF5_ENA_VOTE_GPLL0_ENABLE_FVAL                                                     0x1
+
+#define HWIO_GCC_RPMH_SHUB_PERF6_ENA_VOTE_ADDR                                                           (GCC_CLK_CTL_REG_REG_BASE      + 0x0008601c)
+#define HWIO_GCC_RPMH_SHUB_PERF6_ENA_VOTE_PHYS                                                           (GCC_CLK_CTL_REG_REG_BASE_PHYS + 0x0008601c)
+#define HWIO_GCC_RPMH_SHUB_PERF6_ENA_VOTE_OFFS                                                           (GCC_CLK_CTL_REG_REG_BASE_OFFS + 0x0008601c)
+#define HWIO_GCC_RPMH_SHUB_PERF6_ENA_VOTE_RMSK                                                                 0x1f
+#define HWIO_GCC_RPMH_SHUB_PERF6_ENA_VOTE_ATTR                                                                  0x3
+#define HWIO_GCC_RPMH_SHUB_PERF6_ENA_VOTE_IN          \
+        in_dword_masked(HWIO_GCC_RPMH_SHUB_PERF6_ENA_VOTE_ADDR, HWIO_GCC_RPMH_SHUB_PERF6_ENA_VOTE_RMSK)
+#define HWIO_GCC_RPMH_SHUB_PERF6_ENA_VOTE_INM(m)      \
+        in_dword_masked(HWIO_GCC_RPMH_SHUB_PERF6_ENA_VOTE_ADDR, m)
+#define HWIO_GCC_RPMH_SHUB_PERF6_ENA_VOTE_OUT(v)      \
+        out_dword(HWIO_GCC_RPMH_SHUB_PERF6_ENA_VOTE_ADDR,v)
+#define HWIO_GCC_RPMH_SHUB_PERF6_ENA_VOTE_OUTM(m,v) \
+        out_dword_masked_ns(HWIO_GCC_RPMH_SHUB_PERF6_ENA_VOTE_ADDR,m,v,HWIO_GCC_RPMH_SHUB_PERF6_ENA_VOTE_IN)
+#define HWIO_GCC_RPMH_SHUB_PERF6_ENA_VOTE_GPLL5_BMSK                                                           0x10
+#define HWIO_GCC_RPMH_SHUB_PERF6_ENA_VOTE_GPLL5_SHFT                                                            0x4
+#define HWIO_GCC_RPMH_SHUB_PERF6_ENA_VOTE_GPLL5_DISABLE_FVAL                                                    0x0
+#define HWIO_GCC_RPMH_SHUB_PERF6_ENA_VOTE_GPLL5_ENABLE_FVAL                                                     0x1
+#define HWIO_GCC_RPMH_SHUB_PERF6_ENA_VOTE_GPLL4_BMSK                                                            0x8
+#define HWIO_GCC_RPMH_SHUB_PERF6_ENA_VOTE_GPLL4_SHFT                                                            0x3
+#define HWIO_GCC_RPMH_SHUB_PERF6_ENA_VOTE_GPLL4_DISABLE_FVAL                                                    0x0
+#define HWIO_GCC_RPMH_SHUB_PERF6_ENA_VOTE_GPLL4_ENABLE_FVAL                                                     0x1
+#define HWIO_GCC_RPMH_SHUB_PERF6_ENA_VOTE_GPLL2_3_BMSK                                                          0x4
+#define HWIO_GCC_RPMH_SHUB_PERF6_ENA_VOTE_GPLL2_3_SHFT                                                          0x2
+#define HWIO_GCC_RPMH_SHUB_PERF6_ENA_VOTE_GPLL2_3_DISABLE_FVAL                                                  0x0
+#define HWIO_GCC_RPMH_SHUB_PERF6_ENA_VOTE_GPLL2_3_ENABLE_FVAL                                                   0x1
+#define HWIO_GCC_RPMH_SHUB_PERF6_ENA_VOTE_GPLL1_BMSK                                                            0x2
+#define HWIO_GCC_RPMH_SHUB_PERF6_ENA_VOTE_GPLL1_SHFT                                                            0x1
+#define HWIO_GCC_RPMH_SHUB_PERF6_ENA_VOTE_GPLL1_DISABLE_FVAL                                                    0x0
+#define HWIO_GCC_RPMH_SHUB_PERF6_ENA_VOTE_GPLL1_ENABLE_FVAL                                                     0x1
+#define HWIO_GCC_RPMH_SHUB_PERF6_ENA_VOTE_GPLL0_BMSK                                                            0x1
+#define HWIO_GCC_RPMH_SHUB_PERF6_ENA_VOTE_GPLL0_SHFT                                                            0x0
+#define HWIO_GCC_RPMH_SHUB_PERF6_ENA_VOTE_GPLL0_DISABLE_FVAL                                                    0x0
+#define HWIO_GCC_RPMH_SHUB_PERF6_ENA_VOTE_GPLL0_ENABLE_FVAL                                                     0x1
+
+#define HWIO_GCC_RPMH_SHUB_PERF7_ENA_VOTE_ADDR                                                           (GCC_CLK_CTL_REG_REG_BASE      + 0x00086020)
+#define HWIO_GCC_RPMH_SHUB_PERF7_ENA_VOTE_PHYS                                                           (GCC_CLK_CTL_REG_REG_BASE_PHYS + 0x00086020)
+#define HWIO_GCC_RPMH_SHUB_PERF7_ENA_VOTE_OFFS                                                           (GCC_CLK_CTL_REG_REG_BASE_OFFS + 0x00086020)
+#define HWIO_GCC_RPMH_SHUB_PERF7_ENA_VOTE_RMSK                                                                 0x1f
+#define HWIO_GCC_RPMH_SHUB_PERF7_ENA_VOTE_ATTR                                                                  0x3
+#define HWIO_GCC_RPMH_SHUB_PERF7_ENA_VOTE_IN          \
+        in_dword_masked(HWIO_GCC_RPMH_SHUB_PERF7_ENA_VOTE_ADDR, HWIO_GCC_RPMH_SHUB_PERF7_ENA_VOTE_RMSK)
+#define HWIO_GCC_RPMH_SHUB_PERF7_ENA_VOTE_INM(m)      \
+        in_dword_masked(HWIO_GCC_RPMH_SHUB_PERF7_ENA_VOTE_ADDR, m)
+#define HWIO_GCC_RPMH_SHUB_PERF7_ENA_VOTE_OUT(v)      \
+        out_dword(HWIO_GCC_RPMH_SHUB_PERF7_ENA_VOTE_ADDR,v)
+#define HWIO_GCC_RPMH_SHUB_PERF7_ENA_VOTE_OUTM(m,v) \
+        out_dword_masked_ns(HWIO_GCC_RPMH_SHUB_PERF7_ENA_VOTE_ADDR,m,v,HWIO_GCC_RPMH_SHUB_PERF7_ENA_VOTE_IN)
+#define HWIO_GCC_RPMH_SHUB_PERF7_ENA_VOTE_GPLL5_BMSK                                                           0x10
+#define HWIO_GCC_RPMH_SHUB_PERF7_ENA_VOTE_GPLL5_SHFT                                                            0x4
+#define HWIO_GCC_RPMH_SHUB_PERF7_ENA_VOTE_GPLL5_DISABLE_FVAL                                                    0x0
+#define HWIO_GCC_RPMH_SHUB_PERF7_ENA_VOTE_GPLL5_ENABLE_FVAL                                                     0x1
+#define HWIO_GCC_RPMH_SHUB_PERF7_ENA_VOTE_GPLL4_BMSK                                                            0x8
+#define HWIO_GCC_RPMH_SHUB_PERF7_ENA_VOTE_GPLL4_SHFT                                                            0x3
+#define HWIO_GCC_RPMH_SHUB_PERF7_ENA_VOTE_GPLL4_DISABLE_FVAL                                                    0x0
+#define HWIO_GCC_RPMH_SHUB_PERF7_ENA_VOTE_GPLL4_ENABLE_FVAL                                                     0x1
+#define HWIO_GCC_RPMH_SHUB_PERF7_ENA_VOTE_GPLL2_3_BMSK                                                          0x4
+#define HWIO_GCC_RPMH_SHUB_PERF7_ENA_VOTE_GPLL2_3_SHFT                                                          0x2
+#define HWIO_GCC_RPMH_SHUB_PERF7_ENA_VOTE_GPLL2_3_DISABLE_FVAL                                                  0x0
+#define HWIO_GCC_RPMH_SHUB_PERF7_ENA_VOTE_GPLL2_3_ENABLE_FVAL                                                   0x1
+#define HWIO_GCC_RPMH_SHUB_PERF7_ENA_VOTE_GPLL1_BMSK                                                            0x2
+#define HWIO_GCC_RPMH_SHUB_PERF7_ENA_VOTE_GPLL1_SHFT                                                            0x1
+#define HWIO_GCC_RPMH_SHUB_PERF7_ENA_VOTE_GPLL1_DISABLE_FVAL                                                    0x0
+#define HWIO_GCC_RPMH_SHUB_PERF7_ENA_VOTE_GPLL1_ENABLE_FVAL                                                     0x1
+#define HWIO_GCC_RPMH_SHUB_PERF7_ENA_VOTE_GPLL0_BMSK                                                            0x1
+#define HWIO_GCC_RPMH_SHUB_PERF7_ENA_VOTE_GPLL0_SHFT                                                            0x0
+#define HWIO_GCC_RPMH_SHUB_PERF7_ENA_VOTE_GPLL0_DISABLE_FVAL                                                    0x0
+#define HWIO_GCC_RPMH_SHUB_PERF7_ENA_VOTE_GPLL0_ENABLE_FVAL                                                     0x1
+
+#define HWIO_GCC_RPMH_SHUB_PERF8_ENA_VOTE_ADDR                                                           (GCC_CLK_CTL_REG_REG_BASE      + 0x00086024)
+#define HWIO_GCC_RPMH_SHUB_PERF8_ENA_VOTE_PHYS                                                           (GCC_CLK_CTL_REG_REG_BASE_PHYS + 0x00086024)
+#define HWIO_GCC_RPMH_SHUB_PERF8_ENA_VOTE_OFFS                                                           (GCC_CLK_CTL_REG_REG_BASE_OFFS + 0x00086024)
+#define HWIO_GCC_RPMH_SHUB_PERF8_ENA_VOTE_RMSK                                                                 0x1f
+#define HWIO_GCC_RPMH_SHUB_PERF8_ENA_VOTE_ATTR                                                                  0x3
+#define HWIO_GCC_RPMH_SHUB_PERF8_ENA_VOTE_IN          \
+        in_dword_masked(HWIO_GCC_RPMH_SHUB_PERF8_ENA_VOTE_ADDR, HWIO_GCC_RPMH_SHUB_PERF8_ENA_VOTE_RMSK)
+#define HWIO_GCC_RPMH_SHUB_PERF8_ENA_VOTE_INM(m)      \
+        in_dword_masked(HWIO_GCC_RPMH_SHUB_PERF8_ENA_VOTE_ADDR, m)
+#define HWIO_GCC_RPMH_SHUB_PERF8_ENA_VOTE_OUT(v)      \
+        out_dword(HWIO_GCC_RPMH_SHUB_PERF8_ENA_VOTE_ADDR,v)
+#define HWIO_GCC_RPMH_SHUB_PERF8_ENA_VOTE_OUTM(m,v) \
+        out_dword_masked_ns(HWIO_GCC_RPMH_SHUB_PERF8_ENA_VOTE_ADDR,m,v,HWIO_GCC_RPMH_SHUB_PERF8_ENA_VOTE_IN)
+#define HWIO_GCC_RPMH_SHUB_PERF8_ENA_VOTE_GPLL5_BMSK                                                           0x10
+#define HWIO_GCC_RPMH_SHUB_PERF8_ENA_VOTE_GPLL5_SHFT                                                            0x4
+#define HWIO_GCC_RPMH_SHUB_PERF8_ENA_VOTE_GPLL5_DISABLE_FVAL                                                    0x0
+#define HWIO_GCC_RPMH_SHUB_PERF8_ENA_VOTE_GPLL5_ENABLE_FVAL                                                     0x1
+#define HWIO_GCC_RPMH_SHUB_PERF8_ENA_VOTE_GPLL4_BMSK                                                            0x8
+#define HWIO_GCC_RPMH_SHUB_PERF8_ENA_VOTE_GPLL4_SHFT                                                            0x3
+#define HWIO_GCC_RPMH_SHUB_PERF8_ENA_VOTE_GPLL4_DISABLE_FVAL                                                    0x0
+#define HWIO_GCC_RPMH_SHUB_PERF8_ENA_VOTE_GPLL4_ENABLE_FVAL                                                     0x1
+#define HWIO_GCC_RPMH_SHUB_PERF8_ENA_VOTE_GPLL2_3_BMSK                                                          0x4
+#define HWIO_GCC_RPMH_SHUB_PERF8_ENA_VOTE_GPLL2_3_SHFT                                                          0x2
+#define HWIO_GCC_RPMH_SHUB_PERF8_ENA_VOTE_GPLL2_3_DISABLE_FVAL                                                  0x0
+#define HWIO_GCC_RPMH_SHUB_PERF8_ENA_VOTE_GPLL2_3_ENABLE_FVAL                                                   0x1
+#define HWIO_GCC_RPMH_SHUB_PERF8_ENA_VOTE_GPLL1_BMSK                                                            0x2
+#define HWIO_GCC_RPMH_SHUB_PERF8_ENA_VOTE_GPLL1_SHFT                                                            0x1
+#define HWIO_GCC_RPMH_SHUB_PERF8_ENA_VOTE_GPLL1_DISABLE_FVAL                                                    0x0
+#define HWIO_GCC_RPMH_SHUB_PERF8_ENA_VOTE_GPLL1_ENABLE_FVAL                                                     0x1
+#define HWIO_GCC_RPMH_SHUB_PERF8_ENA_VOTE_GPLL0_BMSK                                                            0x1
+#define HWIO_GCC_RPMH_SHUB_PERF8_ENA_VOTE_GPLL0_SHFT                                                            0x0
+#define HWIO_GCC_RPMH_SHUB_PERF8_ENA_VOTE_GPLL0_DISABLE_FVAL                                                    0x0
+#define HWIO_GCC_RPMH_SHUB_PERF8_ENA_VOTE_GPLL0_ENABLE_FVAL                                                     0x1
+
+#define HWIO_GCC_RPMH_SHUB_PERF9_ENA_VOTE_ADDR                                                           (GCC_CLK_CTL_REG_REG_BASE      + 0x00086028)
+#define HWIO_GCC_RPMH_SHUB_PERF9_ENA_VOTE_PHYS                                                           (GCC_CLK_CTL_REG_REG_BASE_PHYS + 0x00086028)
+#define HWIO_GCC_RPMH_SHUB_PERF9_ENA_VOTE_OFFS                                                           (GCC_CLK_CTL_REG_REG_BASE_OFFS + 0x00086028)
+#define HWIO_GCC_RPMH_SHUB_PERF9_ENA_VOTE_RMSK                                                                 0x1f
+#define HWIO_GCC_RPMH_SHUB_PERF9_ENA_VOTE_ATTR                                                                  0x3
+#define HWIO_GCC_RPMH_SHUB_PERF9_ENA_VOTE_IN          \
+        in_dword_masked(HWIO_GCC_RPMH_SHUB_PERF9_ENA_VOTE_ADDR, HWIO_GCC_RPMH_SHUB_PERF9_ENA_VOTE_RMSK)
+#define HWIO_GCC_RPMH_SHUB_PERF9_ENA_VOTE_INM(m)      \
+        in_dword_masked(HWIO_GCC_RPMH_SHUB_PERF9_ENA_VOTE_ADDR, m)
+#define HWIO_GCC_RPMH_SHUB_PERF9_ENA_VOTE_OUT(v)      \
+        out_dword(HWIO_GCC_RPMH_SHUB_PERF9_ENA_VOTE_ADDR,v)
+#define HWIO_GCC_RPMH_SHUB_PERF9_ENA_VOTE_OUTM(m,v) \
+        out_dword_masked_ns(HWIO_GCC_RPMH_SHUB_PERF9_ENA_VOTE_ADDR,m,v,HWIO_GCC_RPMH_SHUB_PERF9_ENA_VOTE_IN)
+#define HWIO_GCC_RPMH_SHUB_PERF9_ENA_VOTE_GPLL5_BMSK                                                           0x10
+#define HWIO_GCC_RPMH_SHUB_PERF9_ENA_VOTE_GPLL5_SHFT                                                            0x4
+#define HWIO_GCC_RPMH_SHUB_PERF9_ENA_VOTE_GPLL5_DISABLE_FVAL                                                    0x0
+#define HWIO_GCC_RPMH_SHUB_PERF9_ENA_VOTE_GPLL5_ENABLE_FVAL                                                     0x1
+#define HWIO_GCC_RPMH_SHUB_PERF9_ENA_VOTE_GPLL4_BMSK                                                            0x8
+#define HWIO_GCC_RPMH_SHUB_PERF9_ENA_VOTE_GPLL4_SHFT                                                            0x3
+#define HWIO_GCC_RPMH_SHUB_PERF9_ENA_VOTE_GPLL4_DISABLE_FVAL                                                    0x0
+#define HWIO_GCC_RPMH_SHUB_PERF9_ENA_VOTE_GPLL4_ENABLE_FVAL                                                     0x1
+#define HWIO_GCC_RPMH_SHUB_PERF9_ENA_VOTE_GPLL2_3_BMSK                                                          0x4
+#define HWIO_GCC_RPMH_SHUB_PERF9_ENA_VOTE_GPLL2_3_SHFT                                                          0x2
+#define HWIO_GCC_RPMH_SHUB_PERF9_ENA_VOTE_GPLL2_3_DISABLE_FVAL                                                  0x0
+#define HWIO_GCC_RPMH_SHUB_PERF9_ENA_VOTE_GPLL2_3_ENABLE_FVAL                                                   0x1
+#define HWIO_GCC_RPMH_SHUB_PERF9_ENA_VOTE_GPLL1_BMSK                                                            0x2
+#define HWIO_GCC_RPMH_SHUB_PERF9_ENA_VOTE_GPLL1_SHFT                                                            0x1
+#define HWIO_GCC_RPMH_SHUB_PERF9_ENA_VOTE_GPLL1_DISABLE_FVAL                                                    0x0
+#define HWIO_GCC_RPMH_SHUB_PERF9_ENA_VOTE_GPLL1_ENABLE_FVAL                                                     0x1
+#define HWIO_GCC_RPMH_SHUB_PERF9_ENA_VOTE_GPLL0_BMSK                                                            0x1
+#define HWIO_GCC_RPMH_SHUB_PERF9_ENA_VOTE_GPLL0_SHFT                                                            0x0
+#define HWIO_GCC_RPMH_SHUB_PERF9_ENA_VOTE_GPLL0_DISABLE_FVAL                                                    0x0
+#define HWIO_GCC_RPMH_SHUB_PERF9_ENA_VOTE_GPLL0_ENABLE_FVAL                                                     0x1
+
+#define HWIO_GCC_RPMH_SHUB_PERF10_ENA_VOTE_ADDR                                                          (GCC_CLK_CTL_REG_REG_BASE      + 0x0008602c)
+#define HWIO_GCC_RPMH_SHUB_PERF10_ENA_VOTE_PHYS                                                          (GCC_CLK_CTL_REG_REG_BASE_PHYS + 0x0008602c)
+#define HWIO_GCC_RPMH_SHUB_PERF10_ENA_VOTE_OFFS                                                          (GCC_CLK_CTL_REG_REG_BASE_OFFS + 0x0008602c)
+#define HWIO_GCC_RPMH_SHUB_PERF10_ENA_VOTE_RMSK                                                                0x1f
+#define HWIO_GCC_RPMH_SHUB_PERF10_ENA_VOTE_ATTR                                                                 0x3
+#define HWIO_GCC_RPMH_SHUB_PERF10_ENA_VOTE_IN          \
+        in_dword_masked(HWIO_GCC_RPMH_SHUB_PERF10_ENA_VOTE_ADDR, HWIO_GCC_RPMH_SHUB_PERF10_ENA_VOTE_RMSK)
+#define HWIO_GCC_RPMH_SHUB_PERF10_ENA_VOTE_INM(m)      \
+        in_dword_masked(HWIO_GCC_RPMH_SHUB_PERF10_ENA_VOTE_ADDR, m)
+#define HWIO_GCC_RPMH_SHUB_PERF10_ENA_VOTE_OUT(v)      \
+        out_dword(HWIO_GCC_RPMH_SHUB_PERF10_ENA_VOTE_ADDR,v)
+#define HWIO_GCC_RPMH_SHUB_PERF10_ENA_VOTE_OUTM(m,v) \
+        out_dword_masked_ns(HWIO_GCC_RPMH_SHUB_PERF10_ENA_VOTE_ADDR,m,v,HWIO_GCC_RPMH_SHUB_PERF10_ENA_VOTE_IN)
+#define HWIO_GCC_RPMH_SHUB_PERF10_ENA_VOTE_GPLL5_BMSK                                                          0x10
+#define HWIO_GCC_RPMH_SHUB_PERF10_ENA_VOTE_GPLL5_SHFT                                                           0x4
+#define HWIO_GCC_RPMH_SHUB_PERF10_ENA_VOTE_GPLL5_DISABLE_FVAL                                                   0x0
+#define HWIO_GCC_RPMH_SHUB_PERF10_ENA_VOTE_GPLL5_ENABLE_FVAL                                                    0x1
+#define HWIO_GCC_RPMH_SHUB_PERF10_ENA_VOTE_GPLL4_BMSK                                                           0x8
+#define HWIO_GCC_RPMH_SHUB_PERF10_ENA_VOTE_GPLL4_SHFT                                                           0x3
+#define HWIO_GCC_RPMH_SHUB_PERF10_ENA_VOTE_GPLL4_DISABLE_FVAL                                                   0x0
+#define HWIO_GCC_RPMH_SHUB_PERF10_ENA_VOTE_GPLL4_ENABLE_FVAL                                                    0x1
+#define HWIO_GCC_RPMH_SHUB_PERF10_ENA_VOTE_GPLL2_3_BMSK                                                         0x4
+#define HWIO_GCC_RPMH_SHUB_PERF10_ENA_VOTE_GPLL2_3_SHFT                                                         0x2
+#define HWIO_GCC_RPMH_SHUB_PERF10_ENA_VOTE_GPLL2_3_DISABLE_FVAL                                                 0x0
+#define HWIO_GCC_RPMH_SHUB_PERF10_ENA_VOTE_GPLL2_3_ENABLE_FVAL                                                  0x1
+#define HWIO_GCC_RPMH_SHUB_PERF10_ENA_VOTE_GPLL1_BMSK                                                           0x2
+#define HWIO_GCC_RPMH_SHUB_PERF10_ENA_VOTE_GPLL1_SHFT                                                           0x1
+#define HWIO_GCC_RPMH_SHUB_PERF10_ENA_VOTE_GPLL1_DISABLE_FVAL                                                   0x0
+#define HWIO_GCC_RPMH_SHUB_PERF10_ENA_VOTE_GPLL1_ENABLE_FVAL                                                    0x1
+#define HWIO_GCC_RPMH_SHUB_PERF10_ENA_VOTE_GPLL0_BMSK                                                           0x1
+#define HWIO_GCC_RPMH_SHUB_PERF10_ENA_VOTE_GPLL0_SHFT                                                           0x0
+#define HWIO_GCC_RPMH_SHUB_PERF10_ENA_VOTE_GPLL0_DISABLE_FVAL                                                   0x0
+#define HWIO_GCC_RPMH_SHUB_PERF10_ENA_VOTE_GPLL0_ENABLE_FVAL                                                    0x1
+
+#define HWIO_GCC_RPMH_SHUB_PERF11_ENA_VOTE_ADDR                                                          (GCC_CLK_CTL_REG_REG_BASE      + 0x00086030)
+#define HWIO_GCC_RPMH_SHUB_PERF11_ENA_VOTE_PHYS                                                          (GCC_CLK_CTL_REG_REG_BASE_PHYS + 0x00086030)
+#define HWIO_GCC_RPMH_SHUB_PERF11_ENA_VOTE_OFFS                                                          (GCC_CLK_CTL_REG_REG_BASE_OFFS + 0x00086030)
+#define HWIO_GCC_RPMH_SHUB_PERF11_ENA_VOTE_RMSK                                                                0x1f
+#define HWIO_GCC_RPMH_SHUB_PERF11_ENA_VOTE_ATTR                                                                 0x3
+#define HWIO_GCC_RPMH_SHUB_PERF11_ENA_VOTE_IN          \
+        in_dword_masked(HWIO_GCC_RPMH_SHUB_PERF11_ENA_VOTE_ADDR, HWIO_GCC_RPMH_SHUB_PERF11_ENA_VOTE_RMSK)
+#define HWIO_GCC_RPMH_SHUB_PERF11_ENA_VOTE_INM(m)      \
+        in_dword_masked(HWIO_GCC_RPMH_SHUB_PERF11_ENA_VOTE_ADDR, m)
+#define HWIO_GCC_RPMH_SHUB_PERF11_ENA_VOTE_OUT(v)      \
+        out_dword(HWIO_GCC_RPMH_SHUB_PERF11_ENA_VOTE_ADDR,v)
+#define HWIO_GCC_RPMH_SHUB_PERF11_ENA_VOTE_OUTM(m,v) \
+        out_dword_masked_ns(HWIO_GCC_RPMH_SHUB_PERF11_ENA_VOTE_ADDR,m,v,HWIO_GCC_RPMH_SHUB_PERF11_ENA_VOTE_IN)
+#define HWIO_GCC_RPMH_SHUB_PERF11_ENA_VOTE_GPLL5_BMSK                                                          0x10
+#define HWIO_GCC_RPMH_SHUB_PERF11_ENA_VOTE_GPLL5_SHFT                                                           0x4
+#define HWIO_GCC_RPMH_SHUB_PERF11_ENA_VOTE_GPLL5_DISABLE_FVAL                                                   0x0
+#define HWIO_GCC_RPMH_SHUB_PERF11_ENA_VOTE_GPLL5_ENABLE_FVAL                                                    0x1
+#define HWIO_GCC_RPMH_SHUB_PERF11_ENA_VOTE_GPLL4_BMSK                                                           0x8
+#define HWIO_GCC_RPMH_SHUB_PERF11_ENA_VOTE_GPLL4_SHFT                                                           0x3
+#define HWIO_GCC_RPMH_SHUB_PERF11_ENA_VOTE_GPLL4_DISABLE_FVAL                                                   0x0
+#define HWIO_GCC_RPMH_SHUB_PERF11_ENA_VOTE_GPLL4_ENABLE_FVAL                                                    0x1
+#define HWIO_GCC_RPMH_SHUB_PERF11_ENA_VOTE_GPLL2_3_BMSK                                                         0x4
+#define HWIO_GCC_RPMH_SHUB_PERF11_ENA_VOTE_GPLL2_3_SHFT                                                         0x2
+#define HWIO_GCC_RPMH_SHUB_PERF11_ENA_VOTE_GPLL2_3_DISABLE_FVAL                                                 0x0
+#define HWIO_GCC_RPMH_SHUB_PERF11_ENA_VOTE_GPLL2_3_ENABLE_FVAL                                                  0x1
+#define HWIO_GCC_RPMH_SHUB_PERF11_ENA_VOTE_GPLL1_BMSK                                                           0x2
+#define HWIO_GCC_RPMH_SHUB_PERF11_ENA_VOTE_GPLL1_SHFT                                                           0x1
+#define HWIO_GCC_RPMH_SHUB_PERF11_ENA_VOTE_GPLL1_DISABLE_FVAL                                                   0x0
+#define HWIO_GCC_RPMH_SHUB_PERF11_ENA_VOTE_GPLL1_ENABLE_FVAL                                                    0x1
+#define HWIO_GCC_RPMH_SHUB_PERF11_ENA_VOTE_GPLL0_BMSK                                                           0x1
+#define HWIO_GCC_RPMH_SHUB_PERF11_ENA_VOTE_GPLL0_SHFT                                                           0x0
+#define HWIO_GCC_RPMH_SHUB_PERF11_ENA_VOTE_GPLL0_DISABLE_FVAL                                                   0x0
+#define HWIO_GCC_RPMH_SHUB_PERF11_ENA_VOTE_GPLL0_ENABLE_FVAL                                                    0x1
+
+#define HWIO_GCC_RPMH_SHUB_PERF12_ENA_VOTE_ADDR                                                          (GCC_CLK_CTL_REG_REG_BASE      + 0x00086034)
+#define HWIO_GCC_RPMH_SHUB_PERF12_ENA_VOTE_PHYS                                                          (GCC_CLK_CTL_REG_REG_BASE_PHYS + 0x00086034)
+#define HWIO_GCC_RPMH_SHUB_PERF12_ENA_VOTE_OFFS                                                          (GCC_CLK_CTL_REG_REG_BASE_OFFS + 0x00086034)
+#define HWIO_GCC_RPMH_SHUB_PERF12_ENA_VOTE_RMSK                                                                0x1f
+#define HWIO_GCC_RPMH_SHUB_PERF12_ENA_VOTE_ATTR                                                                 0x3
+#define HWIO_GCC_RPMH_SHUB_PERF12_ENA_VOTE_IN          \
+        in_dword_masked(HWIO_GCC_RPMH_SHUB_PERF12_ENA_VOTE_ADDR, HWIO_GCC_RPMH_SHUB_PERF12_ENA_VOTE_RMSK)
+#define HWIO_GCC_RPMH_SHUB_PERF12_ENA_VOTE_INM(m)      \
+        in_dword_masked(HWIO_GCC_RPMH_SHUB_PERF12_ENA_VOTE_ADDR, m)
+#define HWIO_GCC_RPMH_SHUB_PERF12_ENA_VOTE_OUT(v)      \
+        out_dword(HWIO_GCC_RPMH_SHUB_PERF12_ENA_VOTE_ADDR,v)
+#define HWIO_GCC_RPMH_SHUB_PERF12_ENA_VOTE_OUTM(m,v) \
+        out_dword_masked_ns(HWIO_GCC_RPMH_SHUB_PERF12_ENA_VOTE_ADDR,m,v,HWIO_GCC_RPMH_SHUB_PERF12_ENA_VOTE_IN)
+#define HWIO_GCC_RPMH_SHUB_PERF12_ENA_VOTE_GPLL5_BMSK                                                          0x10
+#define HWIO_GCC_RPMH_SHUB_PERF12_ENA_VOTE_GPLL5_SHFT                                                           0x4
+#define HWIO_GCC_RPMH_SHUB_PERF12_ENA_VOTE_GPLL5_DISABLE_FVAL                                                   0x0
+#define HWIO_GCC_RPMH_SHUB_PERF12_ENA_VOTE_GPLL5_ENABLE_FVAL                                                    0x1
+#define HWIO_GCC_RPMH_SHUB_PERF12_ENA_VOTE_GPLL4_BMSK                                                           0x8
+#define HWIO_GCC_RPMH_SHUB_PERF12_ENA_VOTE_GPLL4_SHFT                                                           0x3
+#define HWIO_GCC_RPMH_SHUB_PERF12_ENA_VOTE_GPLL4_DISABLE_FVAL                                                   0x0
+#define HWIO_GCC_RPMH_SHUB_PERF12_ENA_VOTE_GPLL4_ENABLE_FVAL                                                    0x1
+#define HWIO_GCC_RPMH_SHUB_PERF12_ENA_VOTE_GPLL2_3_BMSK                                                         0x4
+#define HWIO_GCC_RPMH_SHUB_PERF12_ENA_VOTE_GPLL2_3_SHFT                                                         0x2
+#define HWIO_GCC_RPMH_SHUB_PERF12_ENA_VOTE_GPLL2_3_DISABLE_FVAL                                                 0x0
+#define HWIO_GCC_RPMH_SHUB_PERF12_ENA_VOTE_GPLL2_3_ENABLE_FVAL                                                  0x1
+#define HWIO_GCC_RPMH_SHUB_PERF12_ENA_VOTE_GPLL1_BMSK                                                           0x2
+#define HWIO_GCC_RPMH_SHUB_PERF12_ENA_VOTE_GPLL1_SHFT                                                           0x1
+#define HWIO_GCC_RPMH_SHUB_PERF12_ENA_VOTE_GPLL1_DISABLE_FVAL                                                   0x0
+#define HWIO_GCC_RPMH_SHUB_PERF12_ENA_VOTE_GPLL1_ENABLE_FVAL                                                    0x1
+#define HWIO_GCC_RPMH_SHUB_PERF12_ENA_VOTE_GPLL0_BMSK                                                           0x1
+#define HWIO_GCC_RPMH_SHUB_PERF12_ENA_VOTE_GPLL0_SHFT                                                           0x0
+#define HWIO_GCC_RPMH_SHUB_PERF12_ENA_VOTE_GPLL0_DISABLE_FVAL                                                   0x0
+#define HWIO_GCC_RPMH_SHUB_PERF12_ENA_VOTE_GPLL0_ENABLE_FVAL                                                    0x1
+
+#define HWIO_GCC_RPMH_SHUB_PERF13_ENA_VOTE_ADDR                                                          (GCC_CLK_CTL_REG_REG_BASE      + 0x00086038)
+#define HWIO_GCC_RPMH_SHUB_PERF13_ENA_VOTE_PHYS                                                          (GCC_CLK_CTL_REG_REG_BASE_PHYS + 0x00086038)
+#define HWIO_GCC_RPMH_SHUB_PERF13_ENA_VOTE_OFFS                                                          (GCC_CLK_CTL_REG_REG_BASE_OFFS + 0x00086038)
+#define HWIO_GCC_RPMH_SHUB_PERF13_ENA_VOTE_RMSK                                                                0x1f
+#define HWIO_GCC_RPMH_SHUB_PERF13_ENA_VOTE_ATTR                                                                 0x3
+#define HWIO_GCC_RPMH_SHUB_PERF13_ENA_VOTE_IN          \
+        in_dword_masked(HWIO_GCC_RPMH_SHUB_PERF13_ENA_VOTE_ADDR, HWIO_GCC_RPMH_SHUB_PERF13_ENA_VOTE_RMSK)
+#define HWIO_GCC_RPMH_SHUB_PERF13_ENA_VOTE_INM(m)      \
+        in_dword_masked(HWIO_GCC_RPMH_SHUB_PERF13_ENA_VOTE_ADDR, m)
+#define HWIO_GCC_RPMH_SHUB_PERF13_ENA_VOTE_OUT(v)      \
+        out_dword(HWIO_GCC_RPMH_SHUB_PERF13_ENA_VOTE_ADDR,v)
+#define HWIO_GCC_RPMH_SHUB_PERF13_ENA_VOTE_OUTM(m,v) \
+        out_dword_masked_ns(HWIO_GCC_RPMH_SHUB_PERF13_ENA_VOTE_ADDR,m,v,HWIO_GCC_RPMH_SHUB_PERF13_ENA_VOTE_IN)
+#define HWIO_GCC_RPMH_SHUB_PERF13_ENA_VOTE_GPLL5_BMSK                                                          0x10
+#define HWIO_GCC_RPMH_SHUB_PERF13_ENA_VOTE_GPLL5_SHFT                                                           0x4
+#define HWIO_GCC_RPMH_SHUB_PERF13_ENA_VOTE_GPLL5_DISABLE_FVAL                                                   0x0
+#define HWIO_GCC_RPMH_SHUB_PERF13_ENA_VOTE_GPLL5_ENABLE_FVAL                                                    0x1
+#define HWIO_GCC_RPMH_SHUB_PERF13_ENA_VOTE_GPLL4_BMSK                                                           0x8
+#define HWIO_GCC_RPMH_SHUB_PERF13_ENA_VOTE_GPLL4_SHFT                                                           0x3
+#define HWIO_GCC_RPMH_SHUB_PERF13_ENA_VOTE_GPLL4_DISABLE_FVAL                                                   0x0
+#define HWIO_GCC_RPMH_SHUB_PERF13_ENA_VOTE_GPLL4_ENABLE_FVAL                                                    0x1
+#define HWIO_GCC_RPMH_SHUB_PERF13_ENA_VOTE_GPLL2_3_BMSK                                                         0x4
+#define HWIO_GCC_RPMH_SHUB_PERF13_ENA_VOTE_GPLL2_3_SHFT                                                         0x2
+#define HWIO_GCC_RPMH_SHUB_PERF13_ENA_VOTE_GPLL2_3_DISABLE_FVAL                                                 0x0
+#define HWIO_GCC_RPMH_SHUB_PERF13_ENA_VOTE_GPLL2_3_ENABLE_FVAL                                                  0x1
+#define HWIO_GCC_RPMH_SHUB_PERF13_ENA_VOTE_GPLL1_BMSK                                                           0x2
+#define HWIO_GCC_RPMH_SHUB_PERF13_ENA_VOTE_GPLL1_SHFT                                                           0x1
+#define HWIO_GCC_RPMH_SHUB_PERF13_ENA_VOTE_GPLL1_DISABLE_FVAL                                                   0x0
+#define HWIO_GCC_RPMH_SHUB_PERF13_ENA_VOTE_GPLL1_ENABLE_FVAL                                                    0x1
+#define HWIO_GCC_RPMH_SHUB_PERF13_ENA_VOTE_GPLL0_BMSK                                                           0x1
+#define HWIO_GCC_RPMH_SHUB_PERF13_ENA_VOTE_GPLL0_SHFT                                                           0x0
+#define HWIO_GCC_RPMH_SHUB_PERF13_ENA_VOTE_GPLL0_DISABLE_FVAL                                                   0x0
+#define HWIO_GCC_RPMH_SHUB_PERF13_ENA_VOTE_GPLL0_ENABLE_FVAL                                                    0x1
+
+#define HWIO_GCC_RPMH_SHUB_PERF14_ENA_VOTE_ADDR                                                          (GCC_CLK_CTL_REG_REG_BASE      + 0x0008603c)
+#define HWIO_GCC_RPMH_SHUB_PERF14_ENA_VOTE_PHYS                                                          (GCC_CLK_CTL_REG_REG_BASE_PHYS + 0x0008603c)
+#define HWIO_GCC_RPMH_SHUB_PERF14_ENA_VOTE_OFFS                                                          (GCC_CLK_CTL_REG_REG_BASE_OFFS + 0x0008603c)
+#define HWIO_GCC_RPMH_SHUB_PERF14_ENA_VOTE_RMSK                                                                0x1f
+#define HWIO_GCC_RPMH_SHUB_PERF14_ENA_VOTE_ATTR                                                                 0x3
+#define HWIO_GCC_RPMH_SHUB_PERF14_ENA_VOTE_IN          \
+        in_dword_masked(HWIO_GCC_RPMH_SHUB_PERF14_ENA_VOTE_ADDR, HWIO_GCC_RPMH_SHUB_PERF14_ENA_VOTE_RMSK)
+#define HWIO_GCC_RPMH_SHUB_PERF14_ENA_VOTE_INM(m)      \
+        in_dword_masked(HWIO_GCC_RPMH_SHUB_PERF14_ENA_VOTE_ADDR, m)
+#define HWIO_GCC_RPMH_SHUB_PERF14_ENA_VOTE_OUT(v)      \
+        out_dword(HWIO_GCC_RPMH_SHUB_PERF14_ENA_VOTE_ADDR,v)
+#define HWIO_GCC_RPMH_SHUB_PERF14_ENA_VOTE_OUTM(m,v) \
+        out_dword_masked_ns(HWIO_GCC_RPMH_SHUB_PERF14_ENA_VOTE_ADDR,m,v,HWIO_GCC_RPMH_SHUB_PERF14_ENA_VOTE_IN)
+#define HWIO_GCC_RPMH_SHUB_PERF14_ENA_VOTE_GPLL5_BMSK                                                          0x10
+#define HWIO_GCC_RPMH_SHUB_PERF14_ENA_VOTE_GPLL5_SHFT                                                           0x4
+#define HWIO_GCC_RPMH_SHUB_PERF14_ENA_VOTE_GPLL5_DISABLE_FVAL                                                   0x0
+#define HWIO_GCC_RPMH_SHUB_PERF14_ENA_VOTE_GPLL5_ENABLE_FVAL                                                    0x1
+#define HWIO_GCC_RPMH_SHUB_PERF14_ENA_VOTE_GPLL4_BMSK                                                           0x8
+#define HWIO_GCC_RPMH_SHUB_PERF14_ENA_VOTE_GPLL4_SHFT                                                           0x3
+#define HWIO_GCC_RPMH_SHUB_PERF14_ENA_VOTE_GPLL4_DISABLE_FVAL                                                   0x0
+#define HWIO_GCC_RPMH_SHUB_PERF14_ENA_VOTE_GPLL4_ENABLE_FVAL                                                    0x1
+#define HWIO_GCC_RPMH_SHUB_PERF14_ENA_VOTE_GPLL2_3_BMSK                                                         0x4
+#define HWIO_GCC_RPMH_SHUB_PERF14_ENA_VOTE_GPLL2_3_SHFT                                                         0x2
+#define HWIO_GCC_RPMH_SHUB_PERF14_ENA_VOTE_GPLL2_3_DISABLE_FVAL                                                 0x0
+#define HWIO_GCC_RPMH_SHUB_PERF14_ENA_VOTE_GPLL2_3_ENABLE_FVAL                                                  0x1
+#define HWIO_GCC_RPMH_SHUB_PERF14_ENA_VOTE_GPLL1_BMSK                                                           0x2
+#define HWIO_GCC_RPMH_SHUB_PERF14_ENA_VOTE_GPLL1_SHFT                                                           0x1
+#define HWIO_GCC_RPMH_SHUB_PERF14_ENA_VOTE_GPLL1_DISABLE_FVAL                                                   0x0
+#define HWIO_GCC_RPMH_SHUB_PERF14_ENA_VOTE_GPLL1_ENABLE_FVAL                                                    0x1
+#define HWIO_GCC_RPMH_SHUB_PERF14_ENA_VOTE_GPLL0_BMSK                                                           0x1
+#define HWIO_GCC_RPMH_SHUB_PERF14_ENA_VOTE_GPLL0_SHFT                                                           0x0
+#define HWIO_GCC_RPMH_SHUB_PERF14_ENA_VOTE_GPLL0_DISABLE_FVAL                                                   0x0
+#define HWIO_GCC_RPMH_SHUB_PERF14_ENA_VOTE_GPLL0_ENABLE_FVAL                                                    0x1
+
+#define HWIO_GCC_RPMH_SHUB_PERF15_ENA_VOTE_ADDR                                                          (GCC_CLK_CTL_REG_REG_BASE      + 0x00086040)
+#define HWIO_GCC_RPMH_SHUB_PERF15_ENA_VOTE_PHYS                                                          (GCC_CLK_CTL_REG_REG_BASE_PHYS + 0x00086040)
+#define HWIO_GCC_RPMH_SHUB_PERF15_ENA_VOTE_OFFS                                                          (GCC_CLK_CTL_REG_REG_BASE_OFFS + 0x00086040)
+#define HWIO_GCC_RPMH_SHUB_PERF15_ENA_VOTE_RMSK                                                                0x1f
+#define HWIO_GCC_RPMH_SHUB_PERF15_ENA_VOTE_ATTR                                                                 0x3
+#define HWIO_GCC_RPMH_SHUB_PERF15_ENA_VOTE_IN          \
+        in_dword_masked(HWIO_GCC_RPMH_SHUB_PERF15_ENA_VOTE_ADDR, HWIO_GCC_RPMH_SHUB_PERF15_ENA_VOTE_RMSK)
+#define HWIO_GCC_RPMH_SHUB_PERF15_ENA_VOTE_INM(m)      \
+        in_dword_masked(HWIO_GCC_RPMH_SHUB_PERF15_ENA_VOTE_ADDR, m)
+#define HWIO_GCC_RPMH_SHUB_PERF15_ENA_VOTE_OUT(v)      \
+        out_dword(HWIO_GCC_RPMH_SHUB_PERF15_ENA_VOTE_ADDR,v)
+#define HWIO_GCC_RPMH_SHUB_PERF15_ENA_VOTE_OUTM(m,v) \
+        out_dword_masked_ns(HWIO_GCC_RPMH_SHUB_PERF15_ENA_VOTE_ADDR,m,v,HWIO_GCC_RPMH_SHUB_PERF15_ENA_VOTE_IN)
+#define HWIO_GCC_RPMH_SHUB_PERF15_ENA_VOTE_GPLL5_BMSK                                                          0x10
+#define HWIO_GCC_RPMH_SHUB_PERF15_ENA_VOTE_GPLL5_SHFT                                                           0x4
+#define HWIO_GCC_RPMH_SHUB_PERF15_ENA_VOTE_GPLL5_DISABLE_FVAL                                                   0x0
+#define HWIO_GCC_RPMH_SHUB_PERF15_ENA_VOTE_GPLL5_ENABLE_FVAL                                                    0x1
+#define HWIO_GCC_RPMH_SHUB_PERF15_ENA_VOTE_GPLL4_BMSK                                                           0x8
+#define HWIO_GCC_RPMH_SHUB_PERF15_ENA_VOTE_GPLL4_SHFT                                                           0x3
+#define HWIO_GCC_RPMH_SHUB_PERF15_ENA_VOTE_GPLL4_DISABLE_FVAL                                                   0x0
+#define HWIO_GCC_RPMH_SHUB_PERF15_ENA_VOTE_GPLL4_ENABLE_FVAL                                                    0x1
+#define HWIO_GCC_RPMH_SHUB_PERF15_ENA_VOTE_GPLL2_3_BMSK                                                         0x4
+#define HWIO_GCC_RPMH_SHUB_PERF15_ENA_VOTE_GPLL2_3_SHFT                                                         0x2
+#define HWIO_GCC_RPMH_SHUB_PERF15_ENA_VOTE_GPLL2_3_DISABLE_FVAL                                                 0x0
+#define HWIO_GCC_RPMH_SHUB_PERF15_ENA_VOTE_GPLL2_3_ENABLE_FVAL                                                  0x1
+#define HWIO_GCC_RPMH_SHUB_PERF15_ENA_VOTE_GPLL1_BMSK                                                           0x2
+#define HWIO_GCC_RPMH_SHUB_PERF15_ENA_VOTE_GPLL1_SHFT                                                           0x1
+#define HWIO_GCC_RPMH_SHUB_PERF15_ENA_VOTE_GPLL1_DISABLE_FVAL                                                   0x0
+#define HWIO_GCC_RPMH_SHUB_PERF15_ENA_VOTE_GPLL1_ENABLE_FVAL                                                    0x1
+#define HWIO_GCC_RPMH_SHUB_PERF15_ENA_VOTE_GPLL0_BMSK                                                           0x1
+#define HWIO_GCC_RPMH_SHUB_PERF15_ENA_VOTE_GPLL0_SHFT                                                           0x0
+#define HWIO_GCC_RPMH_SHUB_PERF15_ENA_VOTE_GPLL0_DISABLE_FVAL                                                   0x0
+#define HWIO_GCC_RPMH_SHUB_PERF15_ENA_VOTE_GPLL0_ENABLE_FVAL                                                    0x1
+
+#define HWIO_GCC_RPMH_SHRM_PERF0_ENA_VOTE_ADDR                                                           (GCC_CLK_CTL_REG_REG_BASE      + 0x00087004)
+#define HWIO_GCC_RPMH_SHRM_PERF0_ENA_VOTE_PHYS                                                           (GCC_CLK_CTL_REG_REG_BASE_PHYS + 0x00087004)
+#define HWIO_GCC_RPMH_SHRM_PERF0_ENA_VOTE_OFFS                                                           (GCC_CLK_CTL_REG_REG_BASE_OFFS + 0x00087004)
+#define HWIO_GCC_RPMH_SHRM_PERF0_ENA_VOTE_RMSK                                                                 0x1f
+#define HWIO_GCC_RPMH_SHRM_PERF0_ENA_VOTE_ATTR                                                                  0x3
+#define HWIO_GCC_RPMH_SHRM_PERF0_ENA_VOTE_IN          \
+        in_dword_masked(HWIO_GCC_RPMH_SHRM_PERF0_ENA_VOTE_ADDR, HWIO_GCC_RPMH_SHRM_PERF0_ENA_VOTE_RMSK)
+#define HWIO_GCC_RPMH_SHRM_PERF0_ENA_VOTE_INM(m)      \
+        in_dword_masked(HWIO_GCC_RPMH_SHRM_PERF0_ENA_VOTE_ADDR, m)
+#define HWIO_GCC_RPMH_SHRM_PERF0_ENA_VOTE_OUT(v)      \
+        out_dword(HWIO_GCC_RPMH_SHRM_PERF0_ENA_VOTE_ADDR,v)
+#define HWIO_GCC_RPMH_SHRM_PERF0_ENA_VOTE_OUTM(m,v) \
+        out_dword_masked_ns(HWIO_GCC_RPMH_SHRM_PERF0_ENA_VOTE_ADDR,m,v,HWIO_GCC_RPMH_SHRM_PERF0_ENA_VOTE_IN)
+#define HWIO_GCC_RPMH_SHRM_PERF0_ENA_VOTE_GPLL5_BMSK                                                           0x10
+#define HWIO_GCC_RPMH_SHRM_PERF0_ENA_VOTE_GPLL5_SHFT                                                            0x4
+#define HWIO_GCC_RPMH_SHRM_PERF0_ENA_VOTE_GPLL5_DISABLE_FVAL                                                    0x0
+#define HWIO_GCC_RPMH_SHRM_PERF0_ENA_VOTE_GPLL5_ENABLE_FVAL                                                     0x1
+#define HWIO_GCC_RPMH_SHRM_PERF0_ENA_VOTE_GPLL4_BMSK                                                            0x8
+#define HWIO_GCC_RPMH_SHRM_PERF0_ENA_VOTE_GPLL4_SHFT                                                            0x3
+#define HWIO_GCC_RPMH_SHRM_PERF0_ENA_VOTE_GPLL4_DISABLE_FVAL                                                    0x0
+#define HWIO_GCC_RPMH_SHRM_PERF0_ENA_VOTE_GPLL4_ENABLE_FVAL                                                     0x1
+#define HWIO_GCC_RPMH_SHRM_PERF0_ENA_VOTE_GPLL2_3_BMSK                                                          0x4
+#define HWIO_GCC_RPMH_SHRM_PERF0_ENA_VOTE_GPLL2_3_SHFT                                                          0x2
+#define HWIO_GCC_RPMH_SHRM_PERF0_ENA_VOTE_GPLL2_3_DISABLE_FVAL                                                  0x0
+#define HWIO_GCC_RPMH_SHRM_PERF0_ENA_VOTE_GPLL2_3_ENABLE_FVAL                                                   0x1
+#define HWIO_GCC_RPMH_SHRM_PERF0_ENA_VOTE_GPLL1_BMSK                                                            0x2
+#define HWIO_GCC_RPMH_SHRM_PERF0_ENA_VOTE_GPLL1_SHFT                                                            0x1
+#define HWIO_GCC_RPMH_SHRM_PERF0_ENA_VOTE_GPLL1_DISABLE_FVAL                                                    0x0
+#define HWIO_GCC_RPMH_SHRM_PERF0_ENA_VOTE_GPLL1_ENABLE_FVAL                                                     0x1
+#define HWIO_GCC_RPMH_SHRM_PERF0_ENA_VOTE_GPLL0_BMSK                                                            0x1
+#define HWIO_GCC_RPMH_SHRM_PERF0_ENA_VOTE_GPLL0_SHFT                                                            0x0
+#define HWIO_GCC_RPMH_SHRM_PERF0_ENA_VOTE_GPLL0_DISABLE_FVAL                                                    0x0
+#define HWIO_GCC_RPMH_SHRM_PERF0_ENA_VOTE_GPLL0_ENABLE_FVAL                                                     0x1
+
+#define HWIO_GCC_RPMH_SHRM_PERF1_ENA_VOTE_ADDR                                                           (GCC_CLK_CTL_REG_REG_BASE      + 0x00087008)
+#define HWIO_GCC_RPMH_SHRM_PERF1_ENA_VOTE_PHYS                                                           (GCC_CLK_CTL_REG_REG_BASE_PHYS + 0x00087008)
+#define HWIO_GCC_RPMH_SHRM_PERF1_ENA_VOTE_OFFS                                                           (GCC_CLK_CTL_REG_REG_BASE_OFFS + 0x00087008)
+#define HWIO_GCC_RPMH_SHRM_PERF1_ENA_VOTE_RMSK                                                                 0x1f
+#define HWIO_GCC_RPMH_SHRM_PERF1_ENA_VOTE_ATTR                                                                  0x3
+#define HWIO_GCC_RPMH_SHRM_PERF1_ENA_VOTE_IN          \
+        in_dword_masked(HWIO_GCC_RPMH_SHRM_PERF1_ENA_VOTE_ADDR, HWIO_GCC_RPMH_SHRM_PERF1_ENA_VOTE_RMSK)
+#define HWIO_GCC_RPMH_SHRM_PERF1_ENA_VOTE_INM(m)      \
+        in_dword_masked(HWIO_GCC_RPMH_SHRM_PERF1_ENA_VOTE_ADDR, m)
+#define HWIO_GCC_RPMH_SHRM_PERF1_ENA_VOTE_OUT(v)      \
+        out_dword(HWIO_GCC_RPMH_SHRM_PERF1_ENA_VOTE_ADDR,v)
+#define HWIO_GCC_RPMH_SHRM_PERF1_ENA_VOTE_OUTM(m,v) \
+        out_dword_masked_ns(HWIO_GCC_RPMH_SHRM_PERF1_ENA_VOTE_ADDR,m,v,HWIO_GCC_RPMH_SHRM_PERF1_ENA_VOTE_IN)
+#define HWIO_GCC_RPMH_SHRM_PERF1_ENA_VOTE_GPLL5_BMSK                                                           0x10
+#define HWIO_GCC_RPMH_SHRM_PERF1_ENA_VOTE_GPLL5_SHFT                                                            0x4
+#define HWIO_GCC_RPMH_SHRM_PERF1_ENA_VOTE_GPLL5_DISABLE_FVAL                                                    0x0
+#define HWIO_GCC_RPMH_SHRM_PERF1_ENA_VOTE_GPLL5_ENABLE_FVAL                                                     0x1
+#define HWIO_GCC_RPMH_SHRM_PERF1_ENA_VOTE_GPLL4_BMSK                                                            0x8
+#define HWIO_GCC_RPMH_SHRM_PERF1_ENA_VOTE_GPLL4_SHFT                                                            0x3
+#define HWIO_GCC_RPMH_SHRM_PERF1_ENA_VOTE_GPLL4_DISABLE_FVAL                                                    0x0
+#define HWIO_GCC_RPMH_SHRM_PERF1_ENA_VOTE_GPLL4_ENABLE_FVAL                                                     0x1
+#define HWIO_GCC_RPMH_SHRM_PERF1_ENA_VOTE_GPLL2_3_BMSK                                                          0x4
+#define HWIO_GCC_RPMH_SHRM_PERF1_ENA_VOTE_GPLL2_3_SHFT                                                          0x2
+#define HWIO_GCC_RPMH_SHRM_PERF1_ENA_VOTE_GPLL2_3_DISABLE_FVAL                                                  0x0
+#define HWIO_GCC_RPMH_SHRM_PERF1_ENA_VOTE_GPLL2_3_ENABLE_FVAL                                                   0x1
+#define HWIO_GCC_RPMH_SHRM_PERF1_ENA_VOTE_GPLL1_BMSK                                                            0x2
+#define HWIO_GCC_RPMH_SHRM_PERF1_ENA_VOTE_GPLL1_SHFT                                                            0x1
+#define HWIO_GCC_RPMH_SHRM_PERF1_ENA_VOTE_GPLL1_DISABLE_FVAL                                                    0x0
+#define HWIO_GCC_RPMH_SHRM_PERF1_ENA_VOTE_GPLL1_ENABLE_FVAL                                                     0x1
+#define HWIO_GCC_RPMH_SHRM_PERF1_ENA_VOTE_GPLL0_BMSK                                                            0x1
+#define HWIO_GCC_RPMH_SHRM_PERF1_ENA_VOTE_GPLL0_SHFT                                                            0x0
+#define HWIO_GCC_RPMH_SHRM_PERF1_ENA_VOTE_GPLL0_DISABLE_FVAL                                                    0x0
+#define HWIO_GCC_RPMH_SHRM_PERF1_ENA_VOTE_GPLL0_ENABLE_FVAL                                                     0x1
+
+#define HWIO_GCC_RPMH_SHRM_PERF2_ENA_VOTE_ADDR                                                           (GCC_CLK_CTL_REG_REG_BASE      + 0x0008700c)
+#define HWIO_GCC_RPMH_SHRM_PERF2_ENA_VOTE_PHYS                                                           (GCC_CLK_CTL_REG_REG_BASE_PHYS + 0x0008700c)
+#define HWIO_GCC_RPMH_SHRM_PERF2_ENA_VOTE_OFFS                                                           (GCC_CLK_CTL_REG_REG_BASE_OFFS + 0x0008700c)
+#define HWIO_GCC_RPMH_SHRM_PERF2_ENA_VOTE_RMSK                                                                 0x1f
+#define HWIO_GCC_RPMH_SHRM_PERF2_ENA_VOTE_ATTR                                                                  0x3
+#define HWIO_GCC_RPMH_SHRM_PERF2_ENA_VOTE_IN          \
+        in_dword_masked(HWIO_GCC_RPMH_SHRM_PERF2_ENA_VOTE_ADDR, HWIO_GCC_RPMH_SHRM_PERF2_ENA_VOTE_RMSK)
+#define HWIO_GCC_RPMH_SHRM_PERF2_ENA_VOTE_INM(m)      \
+        in_dword_masked(HWIO_GCC_RPMH_SHRM_PERF2_ENA_VOTE_ADDR, m)
+#define HWIO_GCC_RPMH_SHRM_PERF2_ENA_VOTE_OUT(v)      \
+        out_dword(HWIO_GCC_RPMH_SHRM_PERF2_ENA_VOTE_ADDR,v)
+#define HWIO_GCC_RPMH_SHRM_PERF2_ENA_VOTE_OUTM(m,v) \
+        out_dword_masked_ns(HWIO_GCC_RPMH_SHRM_PERF2_ENA_VOTE_ADDR,m,v,HWIO_GCC_RPMH_SHRM_PERF2_ENA_VOTE_IN)
+#define HWIO_GCC_RPMH_SHRM_PERF2_ENA_VOTE_GPLL5_BMSK                                                           0x10
+#define HWIO_GCC_RPMH_SHRM_PERF2_ENA_VOTE_GPLL5_SHFT                                                            0x4
+#define HWIO_GCC_RPMH_SHRM_PERF2_ENA_VOTE_GPLL5_DISABLE_FVAL                                                    0x0
+#define HWIO_GCC_RPMH_SHRM_PERF2_ENA_VOTE_GPLL5_ENABLE_FVAL                                                     0x1
+#define HWIO_GCC_RPMH_SHRM_PERF2_ENA_VOTE_GPLL4_BMSK                                                            0x8
+#define HWIO_GCC_RPMH_SHRM_PERF2_ENA_VOTE_GPLL4_SHFT                                                            0x3
+#define HWIO_GCC_RPMH_SHRM_PERF2_ENA_VOTE_GPLL4_DISABLE_FVAL                                                    0x0
+#define HWIO_GCC_RPMH_SHRM_PERF2_ENA_VOTE_GPLL4_ENABLE_FVAL                                                     0x1
+#define HWIO_GCC_RPMH_SHRM_PERF2_ENA_VOTE_GPLL2_3_BMSK                                                          0x4
+#define HWIO_GCC_RPMH_SHRM_PERF2_ENA_VOTE_GPLL2_3_SHFT                                                          0x2
+#define HWIO_GCC_RPMH_SHRM_PERF2_ENA_VOTE_GPLL2_3_DISABLE_FVAL                                                  0x0
+#define HWIO_GCC_RPMH_SHRM_PERF2_ENA_VOTE_GPLL2_3_ENABLE_FVAL                                                   0x1
+#define HWIO_GCC_RPMH_SHRM_PERF2_ENA_VOTE_GPLL1_BMSK                                                            0x2
+#define HWIO_GCC_RPMH_SHRM_PERF2_ENA_VOTE_GPLL1_SHFT                                                            0x1
+#define HWIO_GCC_RPMH_SHRM_PERF2_ENA_VOTE_GPLL1_DISABLE_FVAL                                                    0x0
+#define HWIO_GCC_RPMH_SHRM_PERF2_ENA_VOTE_GPLL1_ENABLE_FVAL                                                     0x1
+#define HWIO_GCC_RPMH_SHRM_PERF2_ENA_VOTE_GPLL0_BMSK                                                            0x1
+#define HWIO_GCC_RPMH_SHRM_PERF2_ENA_VOTE_GPLL0_SHFT                                                            0x0
+#define HWIO_GCC_RPMH_SHRM_PERF2_ENA_VOTE_GPLL0_DISABLE_FVAL                                                    0x0
+#define HWIO_GCC_RPMH_SHRM_PERF2_ENA_VOTE_GPLL0_ENABLE_FVAL                                                     0x1
+
+#define HWIO_GCC_RPMH_SHRM_PERF3_ENA_VOTE_ADDR                                                           (GCC_CLK_CTL_REG_REG_BASE      + 0x00087010)
+#define HWIO_GCC_RPMH_SHRM_PERF3_ENA_VOTE_PHYS                                                           (GCC_CLK_CTL_REG_REG_BASE_PHYS + 0x00087010)
+#define HWIO_GCC_RPMH_SHRM_PERF3_ENA_VOTE_OFFS                                                           (GCC_CLK_CTL_REG_REG_BASE_OFFS + 0x00087010)
+#define HWIO_GCC_RPMH_SHRM_PERF3_ENA_VOTE_RMSK                                                                 0x1f
+#define HWIO_GCC_RPMH_SHRM_PERF3_ENA_VOTE_ATTR                                                                  0x3
+#define HWIO_GCC_RPMH_SHRM_PERF3_ENA_VOTE_IN          \
+        in_dword_masked(HWIO_GCC_RPMH_SHRM_PERF3_ENA_VOTE_ADDR, HWIO_GCC_RPMH_SHRM_PERF3_ENA_VOTE_RMSK)
+#define HWIO_GCC_RPMH_SHRM_PERF3_ENA_VOTE_INM(m)      \
+        in_dword_masked(HWIO_GCC_RPMH_SHRM_PERF3_ENA_VOTE_ADDR, m)
+#define HWIO_GCC_RPMH_SHRM_PERF3_ENA_VOTE_OUT(v)      \
+        out_dword(HWIO_GCC_RPMH_SHRM_PERF3_ENA_VOTE_ADDR,v)
+#define HWIO_GCC_RPMH_SHRM_PERF3_ENA_VOTE_OUTM(m,v) \
+        out_dword_masked_ns(HWIO_GCC_RPMH_SHRM_PERF3_ENA_VOTE_ADDR,m,v,HWIO_GCC_RPMH_SHRM_PERF3_ENA_VOTE_IN)
+#define HWIO_GCC_RPMH_SHRM_PERF3_ENA_VOTE_GPLL5_BMSK                                                           0x10
+#define HWIO_GCC_RPMH_SHRM_PERF3_ENA_VOTE_GPLL5_SHFT                                                            0x4
+#define HWIO_GCC_RPMH_SHRM_PERF3_ENA_VOTE_GPLL5_DISABLE_FVAL                                                    0x0
+#define HWIO_GCC_RPMH_SHRM_PERF3_ENA_VOTE_GPLL5_ENABLE_FVAL                                                     0x1
+#define HWIO_GCC_RPMH_SHRM_PERF3_ENA_VOTE_GPLL4_BMSK                                                            0x8
+#define HWIO_GCC_RPMH_SHRM_PERF3_ENA_VOTE_GPLL4_SHFT                                                            0x3
+#define HWIO_GCC_RPMH_SHRM_PERF3_ENA_VOTE_GPLL4_DISABLE_FVAL                                                    0x0
+#define HWIO_GCC_RPMH_SHRM_PERF3_ENA_VOTE_GPLL4_ENABLE_FVAL                                                     0x1
+#define HWIO_GCC_RPMH_SHRM_PERF3_ENA_VOTE_GPLL2_3_BMSK                                                          0x4
+#define HWIO_GCC_RPMH_SHRM_PERF3_ENA_VOTE_GPLL2_3_SHFT                                                          0x2
+#define HWIO_GCC_RPMH_SHRM_PERF3_ENA_VOTE_GPLL2_3_DISABLE_FVAL                                                  0x0
+#define HWIO_GCC_RPMH_SHRM_PERF3_ENA_VOTE_GPLL2_3_ENABLE_FVAL                                                   0x1
+#define HWIO_GCC_RPMH_SHRM_PERF3_ENA_VOTE_GPLL1_BMSK                                                            0x2
+#define HWIO_GCC_RPMH_SHRM_PERF3_ENA_VOTE_GPLL1_SHFT                                                            0x1
+#define HWIO_GCC_RPMH_SHRM_PERF3_ENA_VOTE_GPLL1_DISABLE_FVAL                                                    0x0
+#define HWIO_GCC_RPMH_SHRM_PERF3_ENA_VOTE_GPLL1_ENABLE_FVAL                                                     0x1
+#define HWIO_GCC_RPMH_SHRM_PERF3_ENA_VOTE_GPLL0_BMSK                                                            0x1
+#define HWIO_GCC_RPMH_SHRM_PERF3_ENA_VOTE_GPLL0_SHFT                                                            0x0
+#define HWIO_GCC_RPMH_SHRM_PERF3_ENA_VOTE_GPLL0_DISABLE_FVAL                                                    0x0
+#define HWIO_GCC_RPMH_SHRM_PERF3_ENA_VOTE_GPLL0_ENABLE_FVAL                                                     0x1
+
+#define HWIO_GCC_RPMH_SHRM_PERF4_ENA_VOTE_ADDR                                                           (GCC_CLK_CTL_REG_REG_BASE      + 0x00087014)
+#define HWIO_GCC_RPMH_SHRM_PERF4_ENA_VOTE_PHYS                                                           (GCC_CLK_CTL_REG_REG_BASE_PHYS + 0x00087014)
+#define HWIO_GCC_RPMH_SHRM_PERF4_ENA_VOTE_OFFS                                                           (GCC_CLK_CTL_REG_REG_BASE_OFFS + 0x00087014)
+#define HWIO_GCC_RPMH_SHRM_PERF4_ENA_VOTE_RMSK                                                                 0x1f
+#define HWIO_GCC_RPMH_SHRM_PERF4_ENA_VOTE_ATTR                                                                  0x3
+#define HWIO_GCC_RPMH_SHRM_PERF4_ENA_VOTE_IN          \
+        in_dword_masked(HWIO_GCC_RPMH_SHRM_PERF4_ENA_VOTE_ADDR, HWIO_GCC_RPMH_SHRM_PERF4_ENA_VOTE_RMSK)
+#define HWIO_GCC_RPMH_SHRM_PERF4_ENA_VOTE_INM(m)      \
+        in_dword_masked(HWIO_GCC_RPMH_SHRM_PERF4_ENA_VOTE_ADDR, m)
+#define HWIO_GCC_RPMH_SHRM_PERF4_ENA_VOTE_OUT(v)      \
+        out_dword(HWIO_GCC_RPMH_SHRM_PERF4_ENA_VOTE_ADDR,v)
+#define HWIO_GCC_RPMH_SHRM_PERF4_ENA_VOTE_OUTM(m,v) \
+        out_dword_masked_ns(HWIO_GCC_RPMH_SHRM_PERF4_ENA_VOTE_ADDR,m,v,HWIO_GCC_RPMH_SHRM_PERF4_ENA_VOTE_IN)
+#define HWIO_GCC_RPMH_SHRM_PERF4_ENA_VOTE_GPLL5_BMSK                                                           0x10
+#define HWIO_GCC_RPMH_SHRM_PERF4_ENA_VOTE_GPLL5_SHFT                                                            0x4
+#define HWIO_GCC_RPMH_SHRM_PERF4_ENA_VOTE_GPLL5_DISABLE_FVAL                                                    0x0
+#define HWIO_GCC_RPMH_SHRM_PERF4_ENA_VOTE_GPLL5_ENABLE_FVAL                                                     0x1
+#define HWIO_GCC_RPMH_SHRM_PERF4_ENA_VOTE_GPLL4_BMSK                                                            0x8
+#define HWIO_GCC_RPMH_SHRM_PERF4_ENA_VOTE_GPLL4_SHFT                                                            0x3
+#define HWIO_GCC_RPMH_SHRM_PERF4_ENA_VOTE_GPLL4_DISABLE_FVAL                                                    0x0
+#define HWIO_GCC_RPMH_SHRM_PERF4_ENA_VOTE_GPLL4_ENABLE_FVAL                                                     0x1
+#define HWIO_GCC_RPMH_SHRM_PERF4_ENA_VOTE_GPLL2_3_BMSK                                                          0x4
+#define HWIO_GCC_RPMH_SHRM_PERF4_ENA_VOTE_GPLL2_3_SHFT                                                          0x2
+#define HWIO_GCC_RPMH_SHRM_PERF4_ENA_VOTE_GPLL2_3_DISABLE_FVAL                                                  0x0
+#define HWIO_GCC_RPMH_SHRM_PERF4_ENA_VOTE_GPLL2_3_ENABLE_FVAL                                                   0x1
+#define HWIO_GCC_RPMH_SHRM_PERF4_ENA_VOTE_GPLL1_BMSK                                                            0x2
+#define HWIO_GCC_RPMH_SHRM_PERF4_ENA_VOTE_GPLL1_SHFT                                                            0x1
+#define HWIO_GCC_RPMH_SHRM_PERF4_ENA_VOTE_GPLL1_DISABLE_FVAL                                                    0x0
+#define HWIO_GCC_RPMH_SHRM_PERF4_ENA_VOTE_GPLL1_ENABLE_FVAL                                                     0x1
+#define HWIO_GCC_RPMH_SHRM_PERF4_ENA_VOTE_GPLL0_BMSK                                                            0x1
+#define HWIO_GCC_RPMH_SHRM_PERF4_ENA_VOTE_GPLL0_SHFT                                                            0x0
+#define HWIO_GCC_RPMH_SHRM_PERF4_ENA_VOTE_GPLL0_DISABLE_FVAL                                                    0x0
+#define HWIO_GCC_RPMH_SHRM_PERF4_ENA_VOTE_GPLL0_ENABLE_FVAL                                                     0x1
+
+#define HWIO_GCC_RPMH_SHRM_PERF5_ENA_VOTE_ADDR                                                           (GCC_CLK_CTL_REG_REG_BASE      + 0x00087018)
+#define HWIO_GCC_RPMH_SHRM_PERF5_ENA_VOTE_PHYS                                                           (GCC_CLK_CTL_REG_REG_BASE_PHYS + 0x00087018)
+#define HWIO_GCC_RPMH_SHRM_PERF5_ENA_VOTE_OFFS                                                           (GCC_CLK_CTL_REG_REG_BASE_OFFS + 0x00087018)
+#define HWIO_GCC_RPMH_SHRM_PERF5_ENA_VOTE_RMSK                                                                 0x1f
+#define HWIO_GCC_RPMH_SHRM_PERF5_ENA_VOTE_ATTR                                                                  0x3
+#define HWIO_GCC_RPMH_SHRM_PERF5_ENA_VOTE_IN          \
+        in_dword_masked(HWIO_GCC_RPMH_SHRM_PERF5_ENA_VOTE_ADDR, HWIO_GCC_RPMH_SHRM_PERF5_ENA_VOTE_RMSK)
+#define HWIO_GCC_RPMH_SHRM_PERF5_ENA_VOTE_INM(m)      \
+        in_dword_masked(HWIO_GCC_RPMH_SHRM_PERF5_ENA_VOTE_ADDR, m)
+#define HWIO_GCC_RPMH_SHRM_PERF5_ENA_VOTE_OUT(v)      \
+        out_dword(HWIO_GCC_RPMH_SHRM_PERF5_ENA_VOTE_ADDR,v)
+#define HWIO_GCC_RPMH_SHRM_PERF5_ENA_VOTE_OUTM(m,v) \
+        out_dword_masked_ns(HWIO_GCC_RPMH_SHRM_PERF5_ENA_VOTE_ADDR,m,v,HWIO_GCC_RPMH_SHRM_PERF5_ENA_VOTE_IN)
+#define HWIO_GCC_RPMH_SHRM_PERF5_ENA_VOTE_GPLL5_BMSK                                                           0x10
+#define HWIO_GCC_RPMH_SHRM_PERF5_ENA_VOTE_GPLL5_SHFT                                                            0x4
+#define HWIO_GCC_RPMH_SHRM_PERF5_ENA_VOTE_GPLL5_DISABLE_FVAL                                                    0x0
+#define HWIO_GCC_RPMH_SHRM_PERF5_ENA_VOTE_GPLL5_ENABLE_FVAL                                                     0x1
+#define HWIO_GCC_RPMH_SHRM_PERF5_ENA_VOTE_GPLL4_BMSK                                                            0x8
+#define HWIO_GCC_RPMH_SHRM_PERF5_ENA_VOTE_GPLL4_SHFT                                                            0x3
+#define HWIO_GCC_RPMH_SHRM_PERF5_ENA_VOTE_GPLL4_DISABLE_FVAL                                                    0x0
+#define HWIO_GCC_RPMH_SHRM_PERF5_ENA_VOTE_GPLL4_ENABLE_FVAL                                                     0x1
+#define HWIO_GCC_RPMH_SHRM_PERF5_ENA_VOTE_GPLL2_3_BMSK                                                          0x4
+#define HWIO_GCC_RPMH_SHRM_PERF5_ENA_VOTE_GPLL2_3_SHFT                                                          0x2
+#define HWIO_GCC_RPMH_SHRM_PERF5_ENA_VOTE_GPLL2_3_DISABLE_FVAL                                                  0x0
+#define HWIO_GCC_RPMH_SHRM_PERF5_ENA_VOTE_GPLL2_3_ENABLE_FVAL                                                   0x1
+#define HWIO_GCC_RPMH_SHRM_PERF5_ENA_VOTE_GPLL1_BMSK                                                            0x2
+#define HWIO_GCC_RPMH_SHRM_PERF5_ENA_VOTE_GPLL1_SHFT                                                            0x1
+#define HWIO_GCC_RPMH_SHRM_PERF5_ENA_VOTE_GPLL1_DISABLE_FVAL                                                    0x0
+#define HWIO_GCC_RPMH_SHRM_PERF5_ENA_VOTE_GPLL1_ENABLE_FVAL                                                     0x1
+#define HWIO_GCC_RPMH_SHRM_PERF5_ENA_VOTE_GPLL0_BMSK                                                            0x1
+#define HWIO_GCC_RPMH_SHRM_PERF5_ENA_VOTE_GPLL0_SHFT                                                            0x0
+#define HWIO_GCC_RPMH_SHRM_PERF5_ENA_VOTE_GPLL0_DISABLE_FVAL                                                    0x0
+#define HWIO_GCC_RPMH_SHRM_PERF5_ENA_VOTE_GPLL0_ENABLE_FVAL                                                     0x1
+
+#define HWIO_GCC_RPMH_SHRM_PERF6_ENA_VOTE_ADDR                                                           (GCC_CLK_CTL_REG_REG_BASE      + 0x0008701c)
+#define HWIO_GCC_RPMH_SHRM_PERF6_ENA_VOTE_PHYS                                                           (GCC_CLK_CTL_REG_REG_BASE_PHYS + 0x0008701c)
+#define HWIO_GCC_RPMH_SHRM_PERF6_ENA_VOTE_OFFS                                                           (GCC_CLK_CTL_REG_REG_BASE_OFFS + 0x0008701c)
+#define HWIO_GCC_RPMH_SHRM_PERF6_ENA_VOTE_RMSK                                                                 0x1f
+#define HWIO_GCC_RPMH_SHRM_PERF6_ENA_VOTE_ATTR                                                                  0x3
+#define HWIO_GCC_RPMH_SHRM_PERF6_ENA_VOTE_IN          \
+        in_dword_masked(HWIO_GCC_RPMH_SHRM_PERF6_ENA_VOTE_ADDR, HWIO_GCC_RPMH_SHRM_PERF6_ENA_VOTE_RMSK)
+#define HWIO_GCC_RPMH_SHRM_PERF6_ENA_VOTE_INM(m)      \
+        in_dword_masked(HWIO_GCC_RPMH_SHRM_PERF6_ENA_VOTE_ADDR, m)
+#define HWIO_GCC_RPMH_SHRM_PERF6_ENA_VOTE_OUT(v)      \
+        out_dword(HWIO_GCC_RPMH_SHRM_PERF6_ENA_VOTE_ADDR,v)
+#define HWIO_GCC_RPMH_SHRM_PERF6_ENA_VOTE_OUTM(m,v) \
+        out_dword_masked_ns(HWIO_GCC_RPMH_SHRM_PERF6_ENA_VOTE_ADDR,m,v,HWIO_GCC_RPMH_SHRM_PERF6_ENA_VOTE_IN)
+#define HWIO_GCC_RPMH_SHRM_PERF6_ENA_VOTE_GPLL5_BMSK                                                           0x10
+#define HWIO_GCC_RPMH_SHRM_PERF6_ENA_VOTE_GPLL5_SHFT                                                            0x4
+#define HWIO_GCC_RPMH_SHRM_PERF6_ENA_VOTE_GPLL5_DISABLE_FVAL                                                    0x0
+#define HWIO_GCC_RPMH_SHRM_PERF6_ENA_VOTE_GPLL5_ENABLE_FVAL                                                     0x1
+#define HWIO_GCC_RPMH_SHRM_PERF6_ENA_VOTE_GPLL4_BMSK                                                            0x8
+#define HWIO_GCC_RPMH_SHRM_PERF6_ENA_VOTE_GPLL4_SHFT                                                            0x3
+#define HWIO_GCC_RPMH_SHRM_PERF6_ENA_VOTE_GPLL4_DISABLE_FVAL                                                    0x0
+#define HWIO_GCC_RPMH_SHRM_PERF6_ENA_VOTE_GPLL4_ENABLE_FVAL                                                     0x1
+#define HWIO_GCC_RPMH_SHRM_PERF6_ENA_VOTE_GPLL2_3_BMSK                                                          0x4
+#define HWIO_GCC_RPMH_SHRM_PERF6_ENA_VOTE_GPLL2_3_SHFT                                                          0x2
+#define HWIO_GCC_RPMH_SHRM_PERF6_ENA_VOTE_GPLL2_3_DISABLE_FVAL                                                  0x0
+#define HWIO_GCC_RPMH_SHRM_PERF6_ENA_VOTE_GPLL2_3_ENABLE_FVAL                                                   0x1
+#define HWIO_GCC_RPMH_SHRM_PERF6_ENA_VOTE_GPLL1_BMSK                                                            0x2
+#define HWIO_GCC_RPMH_SHRM_PERF6_ENA_VOTE_GPLL1_SHFT                                                            0x1
+#define HWIO_GCC_RPMH_SHRM_PERF6_ENA_VOTE_GPLL1_DISABLE_FVAL                                                    0x0
+#define HWIO_GCC_RPMH_SHRM_PERF6_ENA_VOTE_GPLL1_ENABLE_FVAL                                                     0x1
+#define HWIO_GCC_RPMH_SHRM_PERF6_ENA_VOTE_GPLL0_BMSK                                                            0x1
+#define HWIO_GCC_RPMH_SHRM_PERF6_ENA_VOTE_GPLL0_SHFT                                                            0x0
+#define HWIO_GCC_RPMH_SHRM_PERF6_ENA_VOTE_GPLL0_DISABLE_FVAL                                                    0x0
+#define HWIO_GCC_RPMH_SHRM_PERF6_ENA_VOTE_GPLL0_ENABLE_FVAL                                                     0x1
+
+#define HWIO_GCC_RPMH_SHRM_PERF7_ENA_VOTE_ADDR                                                           (GCC_CLK_CTL_REG_REG_BASE      + 0x00087020)
+#define HWIO_GCC_RPMH_SHRM_PERF7_ENA_VOTE_PHYS                                                           (GCC_CLK_CTL_REG_REG_BASE_PHYS + 0x00087020)
+#define HWIO_GCC_RPMH_SHRM_PERF7_ENA_VOTE_OFFS                                                           (GCC_CLK_CTL_REG_REG_BASE_OFFS + 0x00087020)
+#define HWIO_GCC_RPMH_SHRM_PERF7_ENA_VOTE_RMSK                                                                 0x1f
+#define HWIO_GCC_RPMH_SHRM_PERF7_ENA_VOTE_ATTR                                                                  0x3
+#define HWIO_GCC_RPMH_SHRM_PERF7_ENA_VOTE_IN          \
+        in_dword_masked(HWIO_GCC_RPMH_SHRM_PERF7_ENA_VOTE_ADDR, HWIO_GCC_RPMH_SHRM_PERF7_ENA_VOTE_RMSK)
+#define HWIO_GCC_RPMH_SHRM_PERF7_ENA_VOTE_INM(m)      \
+        in_dword_masked(HWIO_GCC_RPMH_SHRM_PERF7_ENA_VOTE_ADDR, m)
+#define HWIO_GCC_RPMH_SHRM_PERF7_ENA_VOTE_OUT(v)      \
+        out_dword(HWIO_GCC_RPMH_SHRM_PERF7_ENA_VOTE_ADDR,v)
+#define HWIO_GCC_RPMH_SHRM_PERF7_ENA_VOTE_OUTM(m,v) \
+        out_dword_masked_ns(HWIO_GCC_RPMH_SHRM_PERF7_ENA_VOTE_ADDR,m,v,HWIO_GCC_RPMH_SHRM_PERF7_ENA_VOTE_IN)
+#define HWIO_GCC_RPMH_SHRM_PERF7_ENA_VOTE_GPLL5_BMSK                                                           0x10
+#define HWIO_GCC_RPMH_SHRM_PERF7_ENA_VOTE_GPLL5_SHFT                                                            0x4
+#define HWIO_GCC_RPMH_SHRM_PERF7_ENA_VOTE_GPLL5_DISABLE_FVAL                                                    0x0
+#define HWIO_GCC_RPMH_SHRM_PERF7_ENA_VOTE_GPLL5_ENABLE_FVAL                                                     0x1
+#define HWIO_GCC_RPMH_SHRM_PERF7_ENA_VOTE_GPLL4_BMSK                                                            0x8
+#define HWIO_GCC_RPMH_SHRM_PERF7_ENA_VOTE_GPLL4_SHFT                                                            0x3
+#define HWIO_GCC_RPMH_SHRM_PERF7_ENA_VOTE_GPLL4_DISABLE_FVAL                                                    0x0
+#define HWIO_GCC_RPMH_SHRM_PERF7_ENA_VOTE_GPLL4_ENABLE_FVAL                                                     0x1
+#define HWIO_GCC_RPMH_SHRM_PERF7_ENA_VOTE_GPLL2_3_BMSK                                                          0x4
+#define HWIO_GCC_RPMH_SHRM_PERF7_ENA_VOTE_GPLL2_3_SHFT                                                          0x2
+#define HWIO_GCC_RPMH_SHRM_PERF7_ENA_VOTE_GPLL2_3_DISABLE_FVAL                                                  0x0
+#define HWIO_GCC_RPMH_SHRM_PERF7_ENA_VOTE_GPLL2_3_ENABLE_FVAL                                                   0x1
+#define HWIO_GCC_RPMH_SHRM_PERF7_ENA_VOTE_GPLL1_BMSK                                                            0x2
+#define HWIO_GCC_RPMH_SHRM_PERF7_ENA_VOTE_GPLL1_SHFT                                                            0x1
+#define HWIO_GCC_RPMH_SHRM_PERF7_ENA_VOTE_GPLL1_DISABLE_FVAL                                                    0x0
+#define HWIO_GCC_RPMH_SHRM_PERF7_ENA_VOTE_GPLL1_ENABLE_FVAL                                                     0x1
+#define HWIO_GCC_RPMH_SHRM_PERF7_ENA_VOTE_GPLL0_BMSK                                                            0x1
+#define HWIO_GCC_RPMH_SHRM_PERF7_ENA_VOTE_GPLL0_SHFT                                                            0x0
+#define HWIO_GCC_RPMH_SHRM_PERF7_ENA_VOTE_GPLL0_DISABLE_FVAL                                                    0x0
+#define HWIO_GCC_RPMH_SHRM_PERF7_ENA_VOTE_GPLL0_ENABLE_FVAL                                                     0x1
+
+#define HWIO_GCC_RPMH_SHRM_PERF8_ENA_VOTE_ADDR                                                           (GCC_CLK_CTL_REG_REG_BASE      + 0x00087024)
+#define HWIO_GCC_RPMH_SHRM_PERF8_ENA_VOTE_PHYS                                                           (GCC_CLK_CTL_REG_REG_BASE_PHYS + 0x00087024)
+#define HWIO_GCC_RPMH_SHRM_PERF8_ENA_VOTE_OFFS                                                           (GCC_CLK_CTL_REG_REG_BASE_OFFS + 0x00087024)
+#define HWIO_GCC_RPMH_SHRM_PERF8_ENA_VOTE_RMSK                                                                 0x1f
+#define HWIO_GCC_RPMH_SHRM_PERF8_ENA_VOTE_ATTR                                                                  0x3
+#define HWIO_GCC_RPMH_SHRM_PERF8_ENA_VOTE_IN          \
+        in_dword_masked(HWIO_GCC_RPMH_SHRM_PERF8_ENA_VOTE_ADDR, HWIO_GCC_RPMH_SHRM_PERF8_ENA_VOTE_RMSK)
+#define HWIO_GCC_RPMH_SHRM_PERF8_ENA_VOTE_INM(m)      \
+        in_dword_masked(HWIO_GCC_RPMH_SHRM_PERF8_ENA_VOTE_ADDR, m)
+#define HWIO_GCC_RPMH_SHRM_PERF8_ENA_VOTE_OUT(v)      \
+        out_dword(HWIO_GCC_RPMH_SHRM_PERF8_ENA_VOTE_ADDR,v)
+#define HWIO_GCC_RPMH_SHRM_PERF8_ENA_VOTE_OUTM(m,v) \
+        out_dword_masked_ns(HWIO_GCC_RPMH_SHRM_PERF8_ENA_VOTE_ADDR,m,v,HWIO_GCC_RPMH_SHRM_PERF8_ENA_VOTE_IN)
+#define HWIO_GCC_RPMH_SHRM_PERF8_ENA_VOTE_GPLL5_BMSK                                                           0x10
+#define HWIO_GCC_RPMH_SHRM_PERF8_ENA_VOTE_GPLL5_SHFT                                                            0x4
+#define HWIO_GCC_RPMH_SHRM_PERF8_ENA_VOTE_GPLL5_DISABLE_FVAL                                                    0x0
+#define HWIO_GCC_RPMH_SHRM_PERF8_ENA_VOTE_GPLL5_ENABLE_FVAL                                                     0x1
+#define HWIO_GCC_RPMH_SHRM_PERF8_ENA_VOTE_GPLL4_BMSK                                                            0x8
+#define HWIO_GCC_RPMH_SHRM_PERF8_ENA_VOTE_GPLL4_SHFT                                                            0x3
+#define HWIO_GCC_RPMH_SHRM_PERF8_ENA_VOTE_GPLL4_DISABLE_FVAL                                                    0x0
+#define HWIO_GCC_RPMH_SHRM_PERF8_ENA_VOTE_GPLL4_ENABLE_FVAL                                                     0x1
+#define HWIO_GCC_RPMH_SHRM_PERF8_ENA_VOTE_GPLL2_3_BMSK                                                          0x4
+#define HWIO_GCC_RPMH_SHRM_PERF8_ENA_VOTE_GPLL2_3_SHFT                                                          0x2
+#define HWIO_GCC_RPMH_SHRM_PERF8_ENA_VOTE_GPLL2_3_DISABLE_FVAL                                                  0x0
+#define HWIO_GCC_RPMH_SHRM_PERF8_ENA_VOTE_GPLL2_3_ENABLE_FVAL                                                   0x1
+#define HWIO_GCC_RPMH_SHRM_PERF8_ENA_VOTE_GPLL1_BMSK                                                            0x2
+#define HWIO_GCC_RPMH_SHRM_PERF8_ENA_VOTE_GPLL1_SHFT                                                            0x1
+#define HWIO_GCC_RPMH_SHRM_PERF8_ENA_VOTE_GPLL1_DISABLE_FVAL                                                    0x0
+#define HWIO_GCC_RPMH_SHRM_PERF8_ENA_VOTE_GPLL1_ENABLE_FVAL                                                     0x1
+#define HWIO_GCC_RPMH_SHRM_PERF8_ENA_VOTE_GPLL0_BMSK                                                            0x1
+#define HWIO_GCC_RPMH_SHRM_PERF8_ENA_VOTE_GPLL0_SHFT                                                            0x0
+#define HWIO_GCC_RPMH_SHRM_PERF8_ENA_VOTE_GPLL0_DISABLE_FVAL                                                    0x0
+#define HWIO_GCC_RPMH_SHRM_PERF8_ENA_VOTE_GPLL0_ENABLE_FVAL                                                     0x1
+
+#define HWIO_GCC_RPMH_SHRM_PERF9_ENA_VOTE_ADDR                                                           (GCC_CLK_CTL_REG_REG_BASE      + 0x00087028)
+#define HWIO_GCC_RPMH_SHRM_PERF9_ENA_VOTE_PHYS                                                           (GCC_CLK_CTL_REG_REG_BASE_PHYS + 0x00087028)
+#define HWIO_GCC_RPMH_SHRM_PERF9_ENA_VOTE_OFFS                                                           (GCC_CLK_CTL_REG_REG_BASE_OFFS + 0x00087028)
+#define HWIO_GCC_RPMH_SHRM_PERF9_ENA_VOTE_RMSK                                                                 0x1f
+#define HWIO_GCC_RPMH_SHRM_PERF9_ENA_VOTE_ATTR                                                                  0x3
+#define HWIO_GCC_RPMH_SHRM_PERF9_ENA_VOTE_IN          \
+        in_dword_masked(HWIO_GCC_RPMH_SHRM_PERF9_ENA_VOTE_ADDR, HWIO_GCC_RPMH_SHRM_PERF9_ENA_VOTE_RMSK)
+#define HWIO_GCC_RPMH_SHRM_PERF9_ENA_VOTE_INM(m)      \
+        in_dword_masked(HWIO_GCC_RPMH_SHRM_PERF9_ENA_VOTE_ADDR, m)
+#define HWIO_GCC_RPMH_SHRM_PERF9_ENA_VOTE_OUT(v)      \
+        out_dword(HWIO_GCC_RPMH_SHRM_PERF9_ENA_VOTE_ADDR,v)
+#define HWIO_GCC_RPMH_SHRM_PERF9_ENA_VOTE_OUTM(m,v) \
+        out_dword_masked_ns(HWIO_GCC_RPMH_SHRM_PERF9_ENA_VOTE_ADDR,m,v,HWIO_GCC_RPMH_SHRM_PERF9_ENA_VOTE_IN)
+#define HWIO_GCC_RPMH_SHRM_PERF9_ENA_VOTE_GPLL5_BMSK                                                           0x10
+#define HWIO_GCC_RPMH_SHRM_PERF9_ENA_VOTE_GPLL5_SHFT                                                            0x4
+#define HWIO_GCC_RPMH_SHRM_PERF9_ENA_VOTE_GPLL5_DISABLE_FVAL                                                    0x0
+#define HWIO_GCC_RPMH_SHRM_PERF9_ENA_VOTE_GPLL5_ENABLE_FVAL                                                     0x1
+#define HWIO_GCC_RPMH_SHRM_PERF9_ENA_VOTE_GPLL4_BMSK                                                            0x8
+#define HWIO_GCC_RPMH_SHRM_PERF9_ENA_VOTE_GPLL4_SHFT                                                            0x3
+#define HWIO_GCC_RPMH_SHRM_PERF9_ENA_VOTE_GPLL4_DISABLE_FVAL                                                    0x0
+#define HWIO_GCC_RPMH_SHRM_PERF9_ENA_VOTE_GPLL4_ENABLE_FVAL                                                     0x1
+#define HWIO_GCC_RPMH_SHRM_PERF9_ENA_VOTE_GPLL2_3_BMSK                                                          0x4
+#define HWIO_GCC_RPMH_SHRM_PERF9_ENA_VOTE_GPLL2_3_SHFT                                                          0x2
+#define HWIO_GCC_RPMH_SHRM_PERF9_ENA_VOTE_GPLL2_3_DISABLE_FVAL                                                  0x0
+#define HWIO_GCC_RPMH_SHRM_PERF9_ENA_VOTE_GPLL2_3_ENABLE_FVAL                                                   0x1
+#define HWIO_GCC_RPMH_SHRM_PERF9_ENA_VOTE_GPLL1_BMSK                                                            0x2
+#define HWIO_GCC_RPMH_SHRM_PERF9_ENA_VOTE_GPLL1_SHFT                                                            0x1
+#define HWIO_GCC_RPMH_SHRM_PERF9_ENA_VOTE_GPLL1_DISABLE_FVAL                                                    0x0
+#define HWIO_GCC_RPMH_SHRM_PERF9_ENA_VOTE_GPLL1_ENABLE_FVAL                                                     0x1
+#define HWIO_GCC_RPMH_SHRM_PERF9_ENA_VOTE_GPLL0_BMSK                                                            0x1
+#define HWIO_GCC_RPMH_SHRM_PERF9_ENA_VOTE_GPLL0_SHFT                                                            0x0
+#define HWIO_GCC_RPMH_SHRM_PERF9_ENA_VOTE_GPLL0_DISABLE_FVAL                                                    0x0
+#define HWIO_GCC_RPMH_SHRM_PERF9_ENA_VOTE_GPLL0_ENABLE_FVAL                                                     0x1
+
+#define HWIO_GCC_RPMH_SHRM_PERF10_ENA_VOTE_ADDR                                                          (GCC_CLK_CTL_REG_REG_BASE      + 0x0008702c)
+#define HWIO_GCC_RPMH_SHRM_PERF10_ENA_VOTE_PHYS                                                          (GCC_CLK_CTL_REG_REG_BASE_PHYS + 0x0008702c)
+#define HWIO_GCC_RPMH_SHRM_PERF10_ENA_VOTE_OFFS                                                          (GCC_CLK_CTL_REG_REG_BASE_OFFS + 0x0008702c)
+#define HWIO_GCC_RPMH_SHRM_PERF10_ENA_VOTE_RMSK                                                                0x1f
+#define HWIO_GCC_RPMH_SHRM_PERF10_ENA_VOTE_ATTR                                                                 0x3
+#define HWIO_GCC_RPMH_SHRM_PERF10_ENA_VOTE_IN          \
+        in_dword_masked(HWIO_GCC_RPMH_SHRM_PERF10_ENA_VOTE_ADDR, HWIO_GCC_RPMH_SHRM_PERF10_ENA_VOTE_RMSK)
+#define HWIO_GCC_RPMH_SHRM_PERF10_ENA_VOTE_INM(m)      \
+        in_dword_masked(HWIO_GCC_RPMH_SHRM_PERF10_ENA_VOTE_ADDR, m)
+#define HWIO_GCC_RPMH_SHRM_PERF10_ENA_VOTE_OUT(v)      \
+        out_dword(HWIO_GCC_RPMH_SHRM_PERF10_ENA_VOTE_ADDR,v)
+#define HWIO_GCC_RPMH_SHRM_PERF10_ENA_VOTE_OUTM(m,v) \
+        out_dword_masked_ns(HWIO_GCC_RPMH_SHRM_PERF10_ENA_VOTE_ADDR,m,v,HWIO_GCC_RPMH_SHRM_PERF10_ENA_VOTE_IN)
+#define HWIO_GCC_RPMH_SHRM_PERF10_ENA_VOTE_GPLL5_BMSK                                                          0x10
+#define HWIO_GCC_RPMH_SHRM_PERF10_ENA_VOTE_GPLL5_SHFT                                                           0x4
+#define HWIO_GCC_RPMH_SHRM_PERF10_ENA_VOTE_GPLL5_DISABLE_FVAL                                                   0x0
+#define HWIO_GCC_RPMH_SHRM_PERF10_ENA_VOTE_GPLL5_ENABLE_FVAL                                                    0x1
+#define HWIO_GCC_RPMH_SHRM_PERF10_ENA_VOTE_GPLL4_BMSK                                                           0x8
+#define HWIO_GCC_RPMH_SHRM_PERF10_ENA_VOTE_GPLL4_SHFT                                                           0x3
+#define HWIO_GCC_RPMH_SHRM_PERF10_ENA_VOTE_GPLL4_DISABLE_FVAL                                                   0x0
+#define HWIO_GCC_RPMH_SHRM_PERF10_ENA_VOTE_GPLL4_ENABLE_FVAL                                                    0x1
+#define HWIO_GCC_RPMH_SHRM_PERF10_ENA_VOTE_GPLL2_3_BMSK                                                         0x4
+#define HWIO_GCC_RPMH_SHRM_PERF10_ENA_VOTE_GPLL2_3_SHFT                                                         0x2
+#define HWIO_GCC_RPMH_SHRM_PERF10_ENA_VOTE_GPLL2_3_DISABLE_FVAL                                                 0x0
+#define HWIO_GCC_RPMH_SHRM_PERF10_ENA_VOTE_GPLL2_3_ENABLE_FVAL                                                  0x1
+#define HWIO_GCC_RPMH_SHRM_PERF10_ENA_VOTE_GPLL1_BMSK                                                           0x2
+#define HWIO_GCC_RPMH_SHRM_PERF10_ENA_VOTE_GPLL1_SHFT                                                           0x1
+#define HWIO_GCC_RPMH_SHRM_PERF10_ENA_VOTE_GPLL1_DISABLE_FVAL                                                   0x0
+#define HWIO_GCC_RPMH_SHRM_PERF10_ENA_VOTE_GPLL1_ENABLE_FVAL                                                    0x1
+#define HWIO_GCC_RPMH_SHRM_PERF10_ENA_VOTE_GPLL0_BMSK                                                           0x1
+#define HWIO_GCC_RPMH_SHRM_PERF10_ENA_VOTE_GPLL0_SHFT                                                           0x0
+#define HWIO_GCC_RPMH_SHRM_PERF10_ENA_VOTE_GPLL0_DISABLE_FVAL                                                   0x0
+#define HWIO_GCC_RPMH_SHRM_PERF10_ENA_VOTE_GPLL0_ENABLE_FVAL                                                    0x1
+
+#define HWIO_GCC_RPMH_SHRM_PERF11_ENA_VOTE_ADDR                                                          (GCC_CLK_CTL_REG_REG_BASE      + 0x00087030)
+#define HWIO_GCC_RPMH_SHRM_PERF11_ENA_VOTE_PHYS                                                          (GCC_CLK_CTL_REG_REG_BASE_PHYS + 0x00087030)
+#define HWIO_GCC_RPMH_SHRM_PERF11_ENA_VOTE_OFFS                                                          (GCC_CLK_CTL_REG_REG_BASE_OFFS + 0x00087030)
+#define HWIO_GCC_RPMH_SHRM_PERF11_ENA_VOTE_RMSK                                                                0x1f
+#define HWIO_GCC_RPMH_SHRM_PERF11_ENA_VOTE_ATTR                                                                 0x3
+#define HWIO_GCC_RPMH_SHRM_PERF11_ENA_VOTE_IN          \
+        in_dword_masked(HWIO_GCC_RPMH_SHRM_PERF11_ENA_VOTE_ADDR, HWIO_GCC_RPMH_SHRM_PERF11_ENA_VOTE_RMSK)
+#define HWIO_GCC_RPMH_SHRM_PERF11_ENA_VOTE_INM(m)      \
+        in_dword_masked(HWIO_GCC_RPMH_SHRM_PERF11_ENA_VOTE_ADDR, m)
+#define HWIO_GCC_RPMH_SHRM_PERF11_ENA_VOTE_OUT(v)      \
+        out_dword(HWIO_GCC_RPMH_SHRM_PERF11_ENA_VOTE_ADDR,v)
+#define HWIO_GCC_RPMH_SHRM_PERF11_ENA_VOTE_OUTM(m,v) \
+        out_dword_masked_ns(HWIO_GCC_RPMH_SHRM_PERF11_ENA_VOTE_ADDR,m,v,HWIO_GCC_RPMH_SHRM_PERF11_ENA_VOTE_IN)
+#define HWIO_GCC_RPMH_SHRM_PERF11_ENA_VOTE_GPLL5_BMSK                                                          0x10
+#define HWIO_GCC_RPMH_SHRM_PERF11_ENA_VOTE_GPLL5_SHFT                                                           0x4
+#define HWIO_GCC_RPMH_SHRM_PERF11_ENA_VOTE_GPLL5_DISABLE_FVAL                                                   0x0
+#define HWIO_GCC_RPMH_SHRM_PERF11_ENA_VOTE_GPLL5_ENABLE_FVAL                                                    0x1
+#define HWIO_GCC_RPMH_SHRM_PERF11_ENA_VOTE_GPLL4_BMSK                                                           0x8
+#define HWIO_GCC_RPMH_SHRM_PERF11_ENA_VOTE_GPLL4_SHFT                                                           0x3
+#define HWIO_GCC_RPMH_SHRM_PERF11_ENA_VOTE_GPLL4_DISABLE_FVAL                                                   0x0
+#define HWIO_GCC_RPMH_SHRM_PERF11_ENA_VOTE_GPLL4_ENABLE_FVAL                                                    0x1
+#define HWIO_GCC_RPMH_SHRM_PERF11_ENA_VOTE_GPLL2_3_BMSK                                                         0x4
+#define HWIO_GCC_RPMH_SHRM_PERF11_ENA_VOTE_GPLL2_3_SHFT                                                         0x2
+#define HWIO_GCC_RPMH_SHRM_PERF11_ENA_VOTE_GPLL2_3_DISABLE_FVAL                                                 0x0
+#define HWIO_GCC_RPMH_SHRM_PERF11_ENA_VOTE_GPLL2_3_ENABLE_FVAL                                                  0x1
+#define HWIO_GCC_RPMH_SHRM_PERF11_ENA_VOTE_GPLL1_BMSK                                                           0x2
+#define HWIO_GCC_RPMH_SHRM_PERF11_ENA_VOTE_GPLL1_SHFT                                                           0x1
+#define HWIO_GCC_RPMH_SHRM_PERF11_ENA_VOTE_GPLL1_DISABLE_FVAL                                                   0x0
+#define HWIO_GCC_RPMH_SHRM_PERF11_ENA_VOTE_GPLL1_ENABLE_FVAL                                                    0x1
+#define HWIO_GCC_RPMH_SHRM_PERF11_ENA_VOTE_GPLL0_BMSK                                                           0x1
+#define HWIO_GCC_RPMH_SHRM_PERF11_ENA_VOTE_GPLL0_SHFT                                                           0x0
+#define HWIO_GCC_RPMH_SHRM_PERF11_ENA_VOTE_GPLL0_DISABLE_FVAL                                                   0x0
+#define HWIO_GCC_RPMH_SHRM_PERF11_ENA_VOTE_GPLL0_ENABLE_FVAL                                                    0x1
+
+#define HWIO_GCC_RPMH_SHRM_PERF12_ENA_VOTE_ADDR                                                          (GCC_CLK_CTL_REG_REG_BASE      + 0x00087034)
+#define HWIO_GCC_RPMH_SHRM_PERF12_ENA_VOTE_PHYS                                                          (GCC_CLK_CTL_REG_REG_BASE_PHYS + 0x00087034)
+#define HWIO_GCC_RPMH_SHRM_PERF12_ENA_VOTE_OFFS                                                          (GCC_CLK_CTL_REG_REG_BASE_OFFS + 0x00087034)
+#define HWIO_GCC_RPMH_SHRM_PERF12_ENA_VOTE_RMSK                                                                0x1f
+#define HWIO_GCC_RPMH_SHRM_PERF12_ENA_VOTE_ATTR                                                                 0x3
+#define HWIO_GCC_RPMH_SHRM_PERF12_ENA_VOTE_IN          \
+        in_dword_masked(HWIO_GCC_RPMH_SHRM_PERF12_ENA_VOTE_ADDR, HWIO_GCC_RPMH_SHRM_PERF12_ENA_VOTE_RMSK)
+#define HWIO_GCC_RPMH_SHRM_PERF12_ENA_VOTE_INM(m)      \
+        in_dword_masked(HWIO_GCC_RPMH_SHRM_PERF12_ENA_VOTE_ADDR, m)
+#define HWIO_GCC_RPMH_SHRM_PERF12_ENA_VOTE_OUT(v)      \
+        out_dword(HWIO_GCC_RPMH_SHRM_PERF12_ENA_VOTE_ADDR,v)
+#define HWIO_GCC_RPMH_SHRM_PERF12_ENA_VOTE_OUTM(m,v) \
+        out_dword_masked_ns(HWIO_GCC_RPMH_SHRM_PERF12_ENA_VOTE_ADDR,m,v,HWIO_GCC_RPMH_SHRM_PERF12_ENA_VOTE_IN)
+#define HWIO_GCC_RPMH_SHRM_PERF12_ENA_VOTE_GPLL5_BMSK                                                          0x10
+#define HWIO_GCC_RPMH_SHRM_PERF12_ENA_VOTE_GPLL5_SHFT                                                           0x4
+#define HWIO_GCC_RPMH_SHRM_PERF12_ENA_VOTE_GPLL5_DISABLE_FVAL                                                   0x0
+#define HWIO_GCC_RPMH_SHRM_PERF12_ENA_VOTE_GPLL5_ENABLE_FVAL                                                    0x1
+#define HWIO_GCC_RPMH_SHRM_PERF12_ENA_VOTE_GPLL4_BMSK                                                           0x8
+#define HWIO_GCC_RPMH_SHRM_PERF12_ENA_VOTE_GPLL4_SHFT                                                           0x3
+#define HWIO_GCC_RPMH_SHRM_PERF12_ENA_VOTE_GPLL4_DISABLE_FVAL                                                   0x0
+#define HWIO_GCC_RPMH_SHRM_PERF12_ENA_VOTE_GPLL4_ENABLE_FVAL                                                    0x1
+#define HWIO_GCC_RPMH_SHRM_PERF12_ENA_VOTE_GPLL2_3_BMSK                                                         0x4
+#define HWIO_GCC_RPMH_SHRM_PERF12_ENA_VOTE_GPLL2_3_SHFT                                                         0x2
+#define HWIO_GCC_RPMH_SHRM_PERF12_ENA_VOTE_GPLL2_3_DISABLE_FVAL                                                 0x0
+#define HWIO_GCC_RPMH_SHRM_PERF12_ENA_VOTE_GPLL2_3_ENABLE_FVAL                                                  0x1
+#define HWIO_GCC_RPMH_SHRM_PERF12_ENA_VOTE_GPLL1_BMSK                                                           0x2
+#define HWIO_GCC_RPMH_SHRM_PERF12_ENA_VOTE_GPLL1_SHFT                                                           0x1
+#define HWIO_GCC_RPMH_SHRM_PERF12_ENA_VOTE_GPLL1_DISABLE_FVAL                                                   0x0
+#define HWIO_GCC_RPMH_SHRM_PERF12_ENA_VOTE_GPLL1_ENABLE_FVAL                                                    0x1
+#define HWIO_GCC_RPMH_SHRM_PERF12_ENA_VOTE_GPLL0_BMSK                                                           0x1
+#define HWIO_GCC_RPMH_SHRM_PERF12_ENA_VOTE_GPLL0_SHFT                                                           0x0
+#define HWIO_GCC_RPMH_SHRM_PERF12_ENA_VOTE_GPLL0_DISABLE_FVAL                                                   0x0
+#define HWIO_GCC_RPMH_SHRM_PERF12_ENA_VOTE_GPLL0_ENABLE_FVAL                                                    0x1
+
+#define HWIO_GCC_RPMH_SHRM_PERF13_ENA_VOTE_ADDR                                                          (GCC_CLK_CTL_REG_REG_BASE      + 0x00087038)
+#define HWIO_GCC_RPMH_SHRM_PERF13_ENA_VOTE_PHYS                                                          (GCC_CLK_CTL_REG_REG_BASE_PHYS + 0x00087038)
+#define HWIO_GCC_RPMH_SHRM_PERF13_ENA_VOTE_OFFS                                                          (GCC_CLK_CTL_REG_REG_BASE_OFFS + 0x00087038)
+#define HWIO_GCC_RPMH_SHRM_PERF13_ENA_VOTE_RMSK                                                                0x1f
+#define HWIO_GCC_RPMH_SHRM_PERF13_ENA_VOTE_ATTR                                                                 0x3
+#define HWIO_GCC_RPMH_SHRM_PERF13_ENA_VOTE_IN          \
+        in_dword_masked(HWIO_GCC_RPMH_SHRM_PERF13_ENA_VOTE_ADDR, HWIO_GCC_RPMH_SHRM_PERF13_ENA_VOTE_RMSK)
+#define HWIO_GCC_RPMH_SHRM_PERF13_ENA_VOTE_INM(m)      \
+        in_dword_masked(HWIO_GCC_RPMH_SHRM_PERF13_ENA_VOTE_ADDR, m)
+#define HWIO_GCC_RPMH_SHRM_PERF13_ENA_VOTE_OUT(v)      \
+        out_dword(HWIO_GCC_RPMH_SHRM_PERF13_ENA_VOTE_ADDR,v)
+#define HWIO_GCC_RPMH_SHRM_PERF13_ENA_VOTE_OUTM(m,v) \
+        out_dword_masked_ns(HWIO_GCC_RPMH_SHRM_PERF13_ENA_VOTE_ADDR,m,v,HWIO_GCC_RPMH_SHRM_PERF13_ENA_VOTE_IN)
+#define HWIO_GCC_RPMH_SHRM_PERF13_ENA_VOTE_GPLL5_BMSK                                                          0x10
+#define HWIO_GCC_RPMH_SHRM_PERF13_ENA_VOTE_GPLL5_SHFT                                                           0x4
+#define HWIO_GCC_RPMH_SHRM_PERF13_ENA_VOTE_GPLL5_DISABLE_FVAL                                                   0x0
+#define HWIO_GCC_RPMH_SHRM_PERF13_ENA_VOTE_GPLL5_ENABLE_FVAL                                                    0x1
+#define HWIO_GCC_RPMH_SHRM_PERF13_ENA_VOTE_GPLL4_BMSK                                                           0x8
+#define HWIO_GCC_RPMH_SHRM_PERF13_ENA_VOTE_GPLL4_SHFT                                                           0x3
+#define HWIO_GCC_RPMH_SHRM_PERF13_ENA_VOTE_GPLL4_DISABLE_FVAL                                                   0x0
+#define HWIO_GCC_RPMH_SHRM_PERF13_ENA_VOTE_GPLL4_ENABLE_FVAL                                                    0x1
+#define HWIO_GCC_RPMH_SHRM_PERF13_ENA_VOTE_GPLL2_3_BMSK                                                         0x4
+#define HWIO_GCC_RPMH_SHRM_PERF13_ENA_VOTE_GPLL2_3_SHFT                                                         0x2
+#define HWIO_GCC_RPMH_SHRM_PERF13_ENA_VOTE_GPLL2_3_DISABLE_FVAL                                                 0x0
+#define HWIO_GCC_RPMH_SHRM_PERF13_ENA_VOTE_GPLL2_3_ENABLE_FVAL                                                  0x1
+#define HWIO_GCC_RPMH_SHRM_PERF13_ENA_VOTE_GPLL1_BMSK                                                           0x2
+#define HWIO_GCC_RPMH_SHRM_PERF13_ENA_VOTE_GPLL1_SHFT                                                           0x1
+#define HWIO_GCC_RPMH_SHRM_PERF13_ENA_VOTE_GPLL1_DISABLE_FVAL                                                   0x0
+#define HWIO_GCC_RPMH_SHRM_PERF13_ENA_VOTE_GPLL1_ENABLE_FVAL                                                    0x1
+#define HWIO_GCC_RPMH_SHRM_PERF13_ENA_VOTE_GPLL0_BMSK                                                           0x1
+#define HWIO_GCC_RPMH_SHRM_PERF13_ENA_VOTE_GPLL0_SHFT                                                           0x0
+#define HWIO_GCC_RPMH_SHRM_PERF13_ENA_VOTE_GPLL0_DISABLE_FVAL                                                   0x0
+#define HWIO_GCC_RPMH_SHRM_PERF13_ENA_VOTE_GPLL0_ENABLE_FVAL                                                    0x1
+
+#define HWIO_GCC_RPMH_SHRM_PERF14_ENA_VOTE_ADDR                                                          (GCC_CLK_CTL_REG_REG_BASE      + 0x0008703c)
+#define HWIO_GCC_RPMH_SHRM_PERF14_ENA_VOTE_PHYS                                                          (GCC_CLK_CTL_REG_REG_BASE_PHYS + 0x0008703c)
+#define HWIO_GCC_RPMH_SHRM_PERF14_ENA_VOTE_OFFS                                                          (GCC_CLK_CTL_REG_REG_BASE_OFFS + 0x0008703c)
+#define HWIO_GCC_RPMH_SHRM_PERF14_ENA_VOTE_RMSK                                                                0x1f
+#define HWIO_GCC_RPMH_SHRM_PERF14_ENA_VOTE_ATTR                                                                 0x3
+#define HWIO_GCC_RPMH_SHRM_PERF14_ENA_VOTE_IN          \
+        in_dword_masked(HWIO_GCC_RPMH_SHRM_PERF14_ENA_VOTE_ADDR, HWIO_GCC_RPMH_SHRM_PERF14_ENA_VOTE_RMSK)
+#define HWIO_GCC_RPMH_SHRM_PERF14_ENA_VOTE_INM(m)      \
+        in_dword_masked(HWIO_GCC_RPMH_SHRM_PERF14_ENA_VOTE_ADDR, m)
+#define HWIO_GCC_RPMH_SHRM_PERF14_ENA_VOTE_OUT(v)      \
+        out_dword(HWIO_GCC_RPMH_SHRM_PERF14_ENA_VOTE_ADDR,v)
+#define HWIO_GCC_RPMH_SHRM_PERF14_ENA_VOTE_OUTM(m,v) \
+        out_dword_masked_ns(HWIO_GCC_RPMH_SHRM_PERF14_ENA_VOTE_ADDR,m,v,HWIO_GCC_RPMH_SHRM_PERF14_ENA_VOTE_IN)
+#define HWIO_GCC_RPMH_SHRM_PERF14_ENA_VOTE_GPLL5_BMSK                                                          0x10
+#define HWIO_GCC_RPMH_SHRM_PERF14_ENA_VOTE_GPLL5_SHFT                                                           0x4
+#define HWIO_GCC_RPMH_SHRM_PERF14_ENA_VOTE_GPLL5_DISABLE_FVAL                                                   0x0
+#define HWIO_GCC_RPMH_SHRM_PERF14_ENA_VOTE_GPLL5_ENABLE_FVAL                                                    0x1
+#define HWIO_GCC_RPMH_SHRM_PERF14_ENA_VOTE_GPLL4_BMSK                                                           0x8
+#define HWIO_GCC_RPMH_SHRM_PERF14_ENA_VOTE_GPLL4_SHFT                                                           0x3
+#define HWIO_GCC_RPMH_SHRM_PERF14_ENA_VOTE_GPLL4_DISABLE_FVAL                                                   0x0
+#define HWIO_GCC_RPMH_SHRM_PERF14_ENA_VOTE_GPLL4_ENABLE_FVAL                                                    0x1
+#define HWIO_GCC_RPMH_SHRM_PERF14_ENA_VOTE_GPLL2_3_BMSK                                                         0x4
+#define HWIO_GCC_RPMH_SHRM_PERF14_ENA_VOTE_GPLL2_3_SHFT                                                         0x2
+#define HWIO_GCC_RPMH_SHRM_PERF14_ENA_VOTE_GPLL2_3_DISABLE_FVAL                                                 0x0
+#define HWIO_GCC_RPMH_SHRM_PERF14_ENA_VOTE_GPLL2_3_ENABLE_FVAL                                                  0x1
+#define HWIO_GCC_RPMH_SHRM_PERF14_ENA_VOTE_GPLL1_BMSK                                                           0x2
+#define HWIO_GCC_RPMH_SHRM_PERF14_ENA_VOTE_GPLL1_SHFT                                                           0x1
+#define HWIO_GCC_RPMH_SHRM_PERF14_ENA_VOTE_GPLL1_DISABLE_FVAL                                                   0x0
+#define HWIO_GCC_RPMH_SHRM_PERF14_ENA_VOTE_GPLL1_ENABLE_FVAL                                                    0x1
+#define HWIO_GCC_RPMH_SHRM_PERF14_ENA_VOTE_GPLL0_BMSK                                                           0x1
+#define HWIO_GCC_RPMH_SHRM_PERF14_ENA_VOTE_GPLL0_SHFT                                                           0x0
+#define HWIO_GCC_RPMH_SHRM_PERF14_ENA_VOTE_GPLL0_DISABLE_FVAL                                                   0x0
+#define HWIO_GCC_RPMH_SHRM_PERF14_ENA_VOTE_GPLL0_ENABLE_FVAL                                                    0x1
+
+#define HWIO_GCC_RPMH_SHRM_PERF15_ENA_VOTE_ADDR                                                          (GCC_CLK_CTL_REG_REG_BASE      + 0x00087040)
+#define HWIO_GCC_RPMH_SHRM_PERF15_ENA_VOTE_PHYS                                                          (GCC_CLK_CTL_REG_REG_BASE_PHYS + 0x00087040)
+#define HWIO_GCC_RPMH_SHRM_PERF15_ENA_VOTE_OFFS                                                          (GCC_CLK_CTL_REG_REG_BASE_OFFS + 0x00087040)
+#define HWIO_GCC_RPMH_SHRM_PERF15_ENA_VOTE_RMSK                                                                0x1f
+#define HWIO_GCC_RPMH_SHRM_PERF15_ENA_VOTE_ATTR                                                                 0x3
+#define HWIO_GCC_RPMH_SHRM_PERF15_ENA_VOTE_IN          \
+        in_dword_masked(HWIO_GCC_RPMH_SHRM_PERF15_ENA_VOTE_ADDR, HWIO_GCC_RPMH_SHRM_PERF15_ENA_VOTE_RMSK)
+#define HWIO_GCC_RPMH_SHRM_PERF15_ENA_VOTE_INM(m)      \
+        in_dword_masked(HWIO_GCC_RPMH_SHRM_PERF15_ENA_VOTE_ADDR, m)
+#define HWIO_GCC_RPMH_SHRM_PERF15_ENA_VOTE_OUT(v)      \
+        out_dword(HWIO_GCC_RPMH_SHRM_PERF15_ENA_VOTE_ADDR,v)
+#define HWIO_GCC_RPMH_SHRM_PERF15_ENA_VOTE_OUTM(m,v) \
+        out_dword_masked_ns(HWIO_GCC_RPMH_SHRM_PERF15_ENA_VOTE_ADDR,m,v,HWIO_GCC_RPMH_SHRM_PERF15_ENA_VOTE_IN)
+#define HWIO_GCC_RPMH_SHRM_PERF15_ENA_VOTE_GPLL5_BMSK                                                          0x10
+#define HWIO_GCC_RPMH_SHRM_PERF15_ENA_VOTE_GPLL5_SHFT                                                           0x4
+#define HWIO_GCC_RPMH_SHRM_PERF15_ENA_VOTE_GPLL5_DISABLE_FVAL                                                   0x0
+#define HWIO_GCC_RPMH_SHRM_PERF15_ENA_VOTE_GPLL5_ENABLE_FVAL                                                    0x1
+#define HWIO_GCC_RPMH_SHRM_PERF15_ENA_VOTE_GPLL4_BMSK                                                           0x8
+#define HWIO_GCC_RPMH_SHRM_PERF15_ENA_VOTE_GPLL4_SHFT                                                           0x3
+#define HWIO_GCC_RPMH_SHRM_PERF15_ENA_VOTE_GPLL4_DISABLE_FVAL                                                   0x0
+#define HWIO_GCC_RPMH_SHRM_PERF15_ENA_VOTE_GPLL4_ENABLE_FVAL                                                    0x1
+#define HWIO_GCC_RPMH_SHRM_PERF15_ENA_VOTE_GPLL2_3_BMSK                                                         0x4
+#define HWIO_GCC_RPMH_SHRM_PERF15_ENA_VOTE_GPLL2_3_SHFT                                                         0x2
+#define HWIO_GCC_RPMH_SHRM_PERF15_ENA_VOTE_GPLL2_3_DISABLE_FVAL                                                 0x0
+#define HWIO_GCC_RPMH_SHRM_PERF15_ENA_VOTE_GPLL2_3_ENABLE_FVAL                                                  0x1
+#define HWIO_GCC_RPMH_SHRM_PERF15_ENA_VOTE_GPLL1_BMSK                                                           0x2
+#define HWIO_GCC_RPMH_SHRM_PERF15_ENA_VOTE_GPLL1_SHFT                                                           0x1
+#define HWIO_GCC_RPMH_SHRM_PERF15_ENA_VOTE_GPLL1_DISABLE_FVAL                                                   0x0
+#define HWIO_GCC_RPMH_SHRM_PERF15_ENA_VOTE_GPLL1_ENABLE_FVAL                                                    0x1
+#define HWIO_GCC_RPMH_SHRM_PERF15_ENA_VOTE_GPLL0_BMSK                                                           0x1
+#define HWIO_GCC_RPMH_SHRM_PERF15_ENA_VOTE_GPLL0_SHFT                                                           0x0
+#define HWIO_GCC_RPMH_SHRM_PERF15_ENA_VOTE_GPLL0_DISABLE_FVAL                                                   0x0
+#define HWIO_GCC_RPMH_SHRM_PERF15_ENA_VOTE_GPLL0_ENABLE_FVAL                                                    0x1
+
+#define HWIO_GCC_RPMH_DDRMC_PERF0_ENA_VOTE_ADDR                                                          (GCC_CLK_CTL_REG_REG_BASE      + 0x0008a004)
+#define HWIO_GCC_RPMH_DDRMC_PERF0_ENA_VOTE_PHYS                                                          (GCC_CLK_CTL_REG_REG_BASE_PHYS + 0x0008a004)
+#define HWIO_GCC_RPMH_DDRMC_PERF0_ENA_VOTE_OFFS                                                          (GCC_CLK_CTL_REG_REG_BASE_OFFS + 0x0008a004)
+#define HWIO_GCC_RPMH_DDRMC_PERF0_ENA_VOTE_RMSK                                                                0x3f
+#define HWIO_GCC_RPMH_DDRMC_PERF0_ENA_VOTE_ATTR                                                                 0x3
+#define HWIO_GCC_RPMH_DDRMC_PERF0_ENA_VOTE_IN          \
+        in_dword_masked(HWIO_GCC_RPMH_DDRMC_PERF0_ENA_VOTE_ADDR, HWIO_GCC_RPMH_DDRMC_PERF0_ENA_VOTE_RMSK)
+#define HWIO_GCC_RPMH_DDRMC_PERF0_ENA_VOTE_INM(m)      \
+        in_dword_masked(HWIO_GCC_RPMH_DDRMC_PERF0_ENA_VOTE_ADDR, m)
+#define HWIO_GCC_RPMH_DDRMC_PERF0_ENA_VOTE_OUT(v)      \
+        out_dword(HWIO_GCC_RPMH_DDRMC_PERF0_ENA_VOTE_ADDR,v)
+#define HWIO_GCC_RPMH_DDRMC_PERF0_ENA_VOTE_OUTM(m,v) \
+        out_dword_masked_ns(HWIO_GCC_RPMH_DDRMC_PERF0_ENA_VOTE_ADDR,m,v,HWIO_GCC_RPMH_DDRMC_PERF0_ENA_VOTE_IN)
+#define HWIO_GCC_RPMH_DDRMC_PERF0_ENA_VOTE_GCC_MODE_BMSK                                                       0x20
+#define HWIO_GCC_RPMH_DDRMC_PERF0_ENA_VOTE_GCC_MODE_SHFT                                                        0x5
+#define HWIO_GCC_RPMH_DDRMC_PERF0_ENA_VOTE_GCC_MODE_GCC_MODE_DISABLE_FVAL                                       0x0
+#define HWIO_GCC_RPMH_DDRMC_PERF0_ENA_VOTE_GCC_MODE_GCC_MODE_ENABLE_FVAL                                        0x1
+#define HWIO_GCC_RPMH_DDRMC_PERF0_ENA_VOTE_GPLL5_BMSK                                                          0x10
+#define HWIO_GCC_RPMH_DDRMC_PERF0_ENA_VOTE_GPLL5_SHFT                                                           0x4
+#define HWIO_GCC_RPMH_DDRMC_PERF0_ENA_VOTE_GPLL5_DISABLE_FVAL                                                   0x0
+#define HWIO_GCC_RPMH_DDRMC_PERF0_ENA_VOTE_GPLL5_ENABLE_FVAL                                                    0x1
+#define HWIO_GCC_RPMH_DDRMC_PERF0_ENA_VOTE_GPLL4_BMSK                                                           0x8
+#define HWIO_GCC_RPMH_DDRMC_PERF0_ENA_VOTE_GPLL4_SHFT                                                           0x3
+#define HWIO_GCC_RPMH_DDRMC_PERF0_ENA_VOTE_GPLL4_DISABLE_FVAL                                                   0x0
+#define HWIO_GCC_RPMH_DDRMC_PERF0_ENA_VOTE_GPLL4_ENABLE_FVAL                                                    0x1
+#define HWIO_GCC_RPMH_DDRMC_PERF0_ENA_VOTE_GPLL2_3_BMSK                                                         0x4
+#define HWIO_GCC_RPMH_DDRMC_PERF0_ENA_VOTE_GPLL2_3_SHFT                                                         0x2
+#define HWIO_GCC_RPMH_DDRMC_PERF0_ENA_VOTE_GPLL2_3_DISABLE_FVAL                                                 0x0
+#define HWIO_GCC_RPMH_DDRMC_PERF0_ENA_VOTE_GPLL2_3_ENABLE_FVAL                                                  0x1
+#define HWIO_GCC_RPMH_DDRMC_PERF0_ENA_VOTE_GPLL1_BMSK                                                           0x2
+#define HWIO_GCC_RPMH_DDRMC_PERF0_ENA_VOTE_GPLL1_SHFT                                                           0x1
+#define HWIO_GCC_RPMH_DDRMC_PERF0_ENA_VOTE_GPLL1_DISABLE_FVAL                                                   0x0
+#define HWIO_GCC_RPMH_DDRMC_PERF0_ENA_VOTE_GPLL1_ENABLE_FVAL                                                    0x1
+#define HWIO_GCC_RPMH_DDRMC_PERF0_ENA_VOTE_GPLL0_BMSK                                                           0x1
+#define HWIO_GCC_RPMH_DDRMC_PERF0_ENA_VOTE_GPLL0_SHFT                                                           0x0
+#define HWIO_GCC_RPMH_DDRMC_PERF0_ENA_VOTE_GPLL0_DISABLE_FVAL                                                   0x0
+#define HWIO_GCC_RPMH_DDRMC_PERF0_ENA_VOTE_GPLL0_ENABLE_FVAL                                                    0x1
+
+#define HWIO_GCC_RPMH_DDRMC_PERF1_ENA_VOTE_ADDR                                                          (GCC_CLK_CTL_REG_REG_BASE      + 0x0008a008)
+#define HWIO_GCC_RPMH_DDRMC_PERF1_ENA_VOTE_PHYS                                                          (GCC_CLK_CTL_REG_REG_BASE_PHYS + 0x0008a008)
+#define HWIO_GCC_RPMH_DDRMC_PERF1_ENA_VOTE_OFFS                                                          (GCC_CLK_CTL_REG_REG_BASE_OFFS + 0x0008a008)
+#define HWIO_GCC_RPMH_DDRMC_PERF1_ENA_VOTE_RMSK                                                                0x3f
+#define HWIO_GCC_RPMH_DDRMC_PERF1_ENA_VOTE_ATTR                                                                 0x3
+#define HWIO_GCC_RPMH_DDRMC_PERF1_ENA_VOTE_IN          \
+        in_dword_masked(HWIO_GCC_RPMH_DDRMC_PERF1_ENA_VOTE_ADDR, HWIO_GCC_RPMH_DDRMC_PERF1_ENA_VOTE_RMSK)
+#define HWIO_GCC_RPMH_DDRMC_PERF1_ENA_VOTE_INM(m)      \
+        in_dword_masked(HWIO_GCC_RPMH_DDRMC_PERF1_ENA_VOTE_ADDR, m)
+#define HWIO_GCC_RPMH_DDRMC_PERF1_ENA_VOTE_OUT(v)      \
+        out_dword(HWIO_GCC_RPMH_DDRMC_PERF1_ENA_VOTE_ADDR,v)
+#define HWIO_GCC_RPMH_DDRMC_PERF1_ENA_VOTE_OUTM(m,v) \
+        out_dword_masked_ns(HWIO_GCC_RPMH_DDRMC_PERF1_ENA_VOTE_ADDR,m,v,HWIO_GCC_RPMH_DDRMC_PERF1_ENA_VOTE_IN)
+#define HWIO_GCC_RPMH_DDRMC_PERF1_ENA_VOTE_GCC_MODE_BMSK                                                       0x20
+#define HWIO_GCC_RPMH_DDRMC_PERF1_ENA_VOTE_GCC_MODE_SHFT                                                        0x5
+#define HWIO_GCC_RPMH_DDRMC_PERF1_ENA_VOTE_GCC_MODE_GCC_MODE_DISABLE_FVAL                                       0x0
+#define HWIO_GCC_RPMH_DDRMC_PERF1_ENA_VOTE_GCC_MODE_GCC_MODE_ENABLE_FVAL                                        0x1
+#define HWIO_GCC_RPMH_DDRMC_PERF1_ENA_VOTE_GPLL5_BMSK                                                          0x10
+#define HWIO_GCC_RPMH_DDRMC_PERF1_ENA_VOTE_GPLL5_SHFT                                                           0x4
+#define HWIO_GCC_RPMH_DDRMC_PERF1_ENA_VOTE_GPLL5_DISABLE_FVAL                                                   0x0
+#define HWIO_GCC_RPMH_DDRMC_PERF1_ENA_VOTE_GPLL5_ENABLE_FVAL                                                    0x1
+#define HWIO_GCC_RPMH_DDRMC_PERF1_ENA_VOTE_GPLL4_BMSK                                                           0x8
+#define HWIO_GCC_RPMH_DDRMC_PERF1_ENA_VOTE_GPLL4_SHFT                                                           0x3
+#define HWIO_GCC_RPMH_DDRMC_PERF1_ENA_VOTE_GPLL4_DISABLE_FVAL                                                   0x0
+#define HWIO_GCC_RPMH_DDRMC_PERF1_ENA_VOTE_GPLL4_ENABLE_FVAL                                                    0x1
+#define HWIO_GCC_RPMH_DDRMC_PERF1_ENA_VOTE_GPLL2_3_BMSK                                                         0x4
+#define HWIO_GCC_RPMH_DDRMC_PERF1_ENA_VOTE_GPLL2_3_SHFT                                                         0x2
+#define HWIO_GCC_RPMH_DDRMC_PERF1_ENA_VOTE_GPLL2_3_DISABLE_FVAL                                                 0x0
+#define HWIO_GCC_RPMH_DDRMC_PERF1_ENA_VOTE_GPLL2_3_ENABLE_FVAL                                                  0x1
+#define HWIO_GCC_RPMH_DDRMC_PERF1_ENA_VOTE_GPLL1_BMSK                                                           0x2
+#define HWIO_GCC_RPMH_DDRMC_PERF1_ENA_VOTE_GPLL1_SHFT                                                           0x1
+#define HWIO_GCC_RPMH_DDRMC_PERF1_ENA_VOTE_GPLL1_DISABLE_FVAL                                                   0x0
+#define HWIO_GCC_RPMH_DDRMC_PERF1_ENA_VOTE_GPLL1_ENABLE_FVAL                                                    0x1
+#define HWIO_GCC_RPMH_DDRMC_PERF1_ENA_VOTE_GPLL0_BMSK                                                           0x1
+#define HWIO_GCC_RPMH_DDRMC_PERF1_ENA_VOTE_GPLL0_SHFT                                                           0x0
+#define HWIO_GCC_RPMH_DDRMC_PERF1_ENA_VOTE_GPLL0_DISABLE_FVAL                                                   0x0
+#define HWIO_GCC_RPMH_DDRMC_PERF1_ENA_VOTE_GPLL0_ENABLE_FVAL                                                    0x1
+
+#define HWIO_GCC_RPMH_DDRMC_PERF2_ENA_VOTE_ADDR                                                          (GCC_CLK_CTL_REG_REG_BASE      + 0x0008a00c)
+#define HWIO_GCC_RPMH_DDRMC_PERF2_ENA_VOTE_PHYS                                                          (GCC_CLK_CTL_REG_REG_BASE_PHYS + 0x0008a00c)
+#define HWIO_GCC_RPMH_DDRMC_PERF2_ENA_VOTE_OFFS                                                          (GCC_CLK_CTL_REG_REG_BASE_OFFS + 0x0008a00c)
+#define HWIO_GCC_RPMH_DDRMC_PERF2_ENA_VOTE_RMSK                                                                0x3f
+#define HWIO_GCC_RPMH_DDRMC_PERF2_ENA_VOTE_ATTR                                                                 0x3
+#define HWIO_GCC_RPMH_DDRMC_PERF2_ENA_VOTE_IN          \
+        in_dword_masked(HWIO_GCC_RPMH_DDRMC_PERF2_ENA_VOTE_ADDR, HWIO_GCC_RPMH_DDRMC_PERF2_ENA_VOTE_RMSK)
+#define HWIO_GCC_RPMH_DDRMC_PERF2_ENA_VOTE_INM(m)      \
+        in_dword_masked(HWIO_GCC_RPMH_DDRMC_PERF2_ENA_VOTE_ADDR, m)
+#define HWIO_GCC_RPMH_DDRMC_PERF2_ENA_VOTE_OUT(v)      \
+        out_dword(HWIO_GCC_RPMH_DDRMC_PERF2_ENA_VOTE_ADDR,v)
+#define HWIO_GCC_RPMH_DDRMC_PERF2_ENA_VOTE_OUTM(m,v) \
+        out_dword_masked_ns(HWIO_GCC_RPMH_DDRMC_PERF2_ENA_VOTE_ADDR,m,v,HWIO_GCC_RPMH_DDRMC_PERF2_ENA_VOTE_IN)
+#define HWIO_GCC_RPMH_DDRMC_PERF2_ENA_VOTE_GCC_MODE_BMSK                                                       0x20
+#define HWIO_GCC_RPMH_DDRMC_PERF2_ENA_VOTE_GCC_MODE_SHFT                                                        0x5
+#define HWIO_GCC_RPMH_DDRMC_PERF2_ENA_VOTE_GCC_MODE_GCC_MODE_DISABLE_FVAL                                       0x0
+#define HWIO_GCC_RPMH_DDRMC_PERF2_ENA_VOTE_GCC_MODE_GCC_MODE_ENABLE_FVAL                                        0x1
+#define HWIO_GCC_RPMH_DDRMC_PERF2_ENA_VOTE_GPLL5_BMSK                                                          0x10
+#define HWIO_GCC_RPMH_DDRMC_PERF2_ENA_VOTE_GPLL5_SHFT                                                           0x4
+#define HWIO_GCC_RPMH_DDRMC_PERF2_ENA_VOTE_GPLL5_DISABLE_FVAL                                                   0x0
+#define HWIO_GCC_RPMH_DDRMC_PERF2_ENA_VOTE_GPLL5_ENABLE_FVAL                                                    0x1
+#define HWIO_GCC_RPMH_DDRMC_PERF2_ENA_VOTE_GPLL4_BMSK                                                           0x8
+#define HWIO_GCC_RPMH_DDRMC_PERF2_ENA_VOTE_GPLL4_SHFT                                                           0x3
+#define HWIO_GCC_RPMH_DDRMC_PERF2_ENA_VOTE_GPLL4_DISABLE_FVAL                                                   0x0
+#define HWIO_GCC_RPMH_DDRMC_PERF2_ENA_VOTE_GPLL4_ENABLE_FVAL                                                    0x1
+#define HWIO_GCC_RPMH_DDRMC_PERF2_ENA_VOTE_GPLL2_3_BMSK                                                         0x4
+#define HWIO_GCC_RPMH_DDRMC_PERF2_ENA_VOTE_GPLL2_3_SHFT                                                         0x2
+#define HWIO_GCC_RPMH_DDRMC_PERF2_ENA_VOTE_GPLL2_3_DISABLE_FVAL                                                 0x0
+#define HWIO_GCC_RPMH_DDRMC_PERF2_ENA_VOTE_GPLL2_3_ENABLE_FVAL                                                  0x1
+#define HWIO_GCC_RPMH_DDRMC_PERF2_ENA_VOTE_GPLL1_BMSK                                                           0x2
+#define HWIO_GCC_RPMH_DDRMC_PERF2_ENA_VOTE_GPLL1_SHFT                                                           0x1
+#define HWIO_GCC_RPMH_DDRMC_PERF2_ENA_VOTE_GPLL1_DISABLE_FVAL                                                   0x0
+#define HWIO_GCC_RPMH_DDRMC_PERF2_ENA_VOTE_GPLL1_ENABLE_FVAL                                                    0x1
+#define HWIO_GCC_RPMH_DDRMC_PERF2_ENA_VOTE_GPLL0_BMSK                                                           0x1
+#define HWIO_GCC_RPMH_DDRMC_PERF2_ENA_VOTE_GPLL0_SHFT                                                           0x0
+#define HWIO_GCC_RPMH_DDRMC_PERF2_ENA_VOTE_GPLL0_DISABLE_FVAL                                                   0x0
+#define HWIO_GCC_RPMH_DDRMC_PERF2_ENA_VOTE_GPLL0_ENABLE_FVAL                                                    0x1
+
+#define HWIO_GCC_RPMH_DDRMC_PERF3_ENA_VOTE_ADDR                                                          (GCC_CLK_CTL_REG_REG_BASE      + 0x0008a010)
+#define HWIO_GCC_RPMH_DDRMC_PERF3_ENA_VOTE_PHYS                                                          (GCC_CLK_CTL_REG_REG_BASE_PHYS + 0x0008a010)
+#define HWIO_GCC_RPMH_DDRMC_PERF3_ENA_VOTE_OFFS                                                          (GCC_CLK_CTL_REG_REG_BASE_OFFS + 0x0008a010)
+#define HWIO_GCC_RPMH_DDRMC_PERF3_ENA_VOTE_RMSK                                                                0x3f
+#define HWIO_GCC_RPMH_DDRMC_PERF3_ENA_VOTE_ATTR                                                                 0x3
+#define HWIO_GCC_RPMH_DDRMC_PERF3_ENA_VOTE_IN          \
+        in_dword_masked(HWIO_GCC_RPMH_DDRMC_PERF3_ENA_VOTE_ADDR, HWIO_GCC_RPMH_DDRMC_PERF3_ENA_VOTE_RMSK)
+#define HWIO_GCC_RPMH_DDRMC_PERF3_ENA_VOTE_INM(m)      \
+        in_dword_masked(HWIO_GCC_RPMH_DDRMC_PERF3_ENA_VOTE_ADDR, m)
+#define HWIO_GCC_RPMH_DDRMC_PERF3_ENA_VOTE_OUT(v)      \
+        out_dword(HWIO_GCC_RPMH_DDRMC_PERF3_ENA_VOTE_ADDR,v)
+#define HWIO_GCC_RPMH_DDRMC_PERF3_ENA_VOTE_OUTM(m,v) \
+        out_dword_masked_ns(HWIO_GCC_RPMH_DDRMC_PERF3_ENA_VOTE_ADDR,m,v,HWIO_GCC_RPMH_DDRMC_PERF3_ENA_VOTE_IN)
+#define HWIO_GCC_RPMH_DDRMC_PERF3_ENA_VOTE_GCC_MODE_BMSK                                                       0x20
+#define HWIO_GCC_RPMH_DDRMC_PERF3_ENA_VOTE_GCC_MODE_SHFT                                                        0x5
+#define HWIO_GCC_RPMH_DDRMC_PERF3_ENA_VOTE_GCC_MODE_GCC_MODE_DISABLE_FVAL                                       0x0
+#define HWIO_GCC_RPMH_DDRMC_PERF3_ENA_VOTE_GCC_MODE_GCC_MODE_ENABLE_FVAL                                        0x1
+#define HWIO_GCC_RPMH_DDRMC_PERF3_ENA_VOTE_GPLL5_BMSK                                                          0x10
+#define HWIO_GCC_RPMH_DDRMC_PERF3_ENA_VOTE_GPLL5_SHFT                                                           0x4
+#define HWIO_GCC_RPMH_DDRMC_PERF3_ENA_VOTE_GPLL5_DISABLE_FVAL                                                   0x0
+#define HWIO_GCC_RPMH_DDRMC_PERF3_ENA_VOTE_GPLL5_ENABLE_FVAL                                                    0x1
+#define HWIO_GCC_RPMH_DDRMC_PERF3_ENA_VOTE_GPLL4_BMSK                                                           0x8
+#define HWIO_GCC_RPMH_DDRMC_PERF3_ENA_VOTE_GPLL4_SHFT                                                           0x3
+#define HWIO_GCC_RPMH_DDRMC_PERF3_ENA_VOTE_GPLL4_DISABLE_FVAL                                                   0x0
+#define HWIO_GCC_RPMH_DDRMC_PERF3_ENA_VOTE_GPLL4_ENABLE_FVAL                                                    0x1
+#define HWIO_GCC_RPMH_DDRMC_PERF3_ENA_VOTE_GPLL2_3_BMSK                                                         0x4
+#define HWIO_GCC_RPMH_DDRMC_PERF3_ENA_VOTE_GPLL2_3_SHFT                                                         0x2
+#define HWIO_GCC_RPMH_DDRMC_PERF3_ENA_VOTE_GPLL2_3_DISABLE_FVAL                                                 0x0
+#define HWIO_GCC_RPMH_DDRMC_PERF3_ENA_VOTE_GPLL2_3_ENABLE_FVAL                                                  0x1
+#define HWIO_GCC_RPMH_DDRMC_PERF3_ENA_VOTE_GPLL1_BMSK                                                           0x2
+#define HWIO_GCC_RPMH_DDRMC_PERF3_ENA_VOTE_GPLL1_SHFT                                                           0x1
+#define HWIO_GCC_RPMH_DDRMC_PERF3_ENA_VOTE_GPLL1_DISABLE_FVAL                                                   0x0
+#define HWIO_GCC_RPMH_DDRMC_PERF3_ENA_VOTE_GPLL1_ENABLE_FVAL                                                    0x1
+#define HWIO_GCC_RPMH_DDRMC_PERF3_ENA_VOTE_GPLL0_BMSK                                                           0x1
+#define HWIO_GCC_RPMH_DDRMC_PERF3_ENA_VOTE_GPLL0_SHFT                                                           0x0
+#define HWIO_GCC_RPMH_DDRMC_PERF3_ENA_VOTE_GPLL0_DISABLE_FVAL                                                   0x0
+#define HWIO_GCC_RPMH_DDRMC_PERF3_ENA_VOTE_GPLL0_ENABLE_FVAL                                                    0x1
+
+#define HWIO_GCC_RPMH_DDRMC_PERF4_ENA_VOTE_ADDR                                                          (GCC_CLK_CTL_REG_REG_BASE      + 0x0008a014)
+#define HWIO_GCC_RPMH_DDRMC_PERF4_ENA_VOTE_PHYS                                                          (GCC_CLK_CTL_REG_REG_BASE_PHYS + 0x0008a014)
+#define HWIO_GCC_RPMH_DDRMC_PERF4_ENA_VOTE_OFFS                                                          (GCC_CLK_CTL_REG_REG_BASE_OFFS + 0x0008a014)
+#define HWIO_GCC_RPMH_DDRMC_PERF4_ENA_VOTE_RMSK                                                                0x3f
+#define HWIO_GCC_RPMH_DDRMC_PERF4_ENA_VOTE_ATTR                                                                 0x3
+#define HWIO_GCC_RPMH_DDRMC_PERF4_ENA_VOTE_IN          \
+        in_dword_masked(HWIO_GCC_RPMH_DDRMC_PERF4_ENA_VOTE_ADDR, HWIO_GCC_RPMH_DDRMC_PERF4_ENA_VOTE_RMSK)
+#define HWIO_GCC_RPMH_DDRMC_PERF4_ENA_VOTE_INM(m)      \
+        in_dword_masked(HWIO_GCC_RPMH_DDRMC_PERF4_ENA_VOTE_ADDR, m)
+#define HWIO_GCC_RPMH_DDRMC_PERF4_ENA_VOTE_OUT(v)      \
+        out_dword(HWIO_GCC_RPMH_DDRMC_PERF4_ENA_VOTE_ADDR,v)
+#define HWIO_GCC_RPMH_DDRMC_PERF4_ENA_VOTE_OUTM(m,v) \
+        out_dword_masked_ns(HWIO_GCC_RPMH_DDRMC_PERF4_ENA_VOTE_ADDR,m,v,HWIO_GCC_RPMH_DDRMC_PERF4_ENA_VOTE_IN)
+#define HWIO_GCC_RPMH_DDRMC_PERF4_ENA_VOTE_GCC_MODE_BMSK                                                       0x20
+#define HWIO_GCC_RPMH_DDRMC_PERF4_ENA_VOTE_GCC_MODE_SHFT                                                        0x5
+#define HWIO_GCC_RPMH_DDRMC_PERF4_ENA_VOTE_GCC_MODE_GCC_MODE_DISABLE_FVAL                                       0x0
+#define HWIO_GCC_RPMH_DDRMC_PERF4_ENA_VOTE_GCC_MODE_GCC_MODE_ENABLE_FVAL                                        0x1
+#define HWIO_GCC_RPMH_DDRMC_PERF4_ENA_VOTE_GPLL5_BMSK                                                          0x10
+#define HWIO_GCC_RPMH_DDRMC_PERF4_ENA_VOTE_GPLL5_SHFT                                                           0x4
+#define HWIO_GCC_RPMH_DDRMC_PERF4_ENA_VOTE_GPLL5_DISABLE_FVAL                                                   0x0
+#define HWIO_GCC_RPMH_DDRMC_PERF4_ENA_VOTE_GPLL5_ENABLE_FVAL                                                    0x1
+#define HWIO_GCC_RPMH_DDRMC_PERF4_ENA_VOTE_GPLL4_BMSK                                                           0x8
+#define HWIO_GCC_RPMH_DDRMC_PERF4_ENA_VOTE_GPLL4_SHFT                                                           0x3
+#define HWIO_GCC_RPMH_DDRMC_PERF4_ENA_VOTE_GPLL4_DISABLE_FVAL                                                   0x0
+#define HWIO_GCC_RPMH_DDRMC_PERF4_ENA_VOTE_GPLL4_ENABLE_FVAL                                                    0x1
+#define HWIO_GCC_RPMH_DDRMC_PERF4_ENA_VOTE_GPLL2_3_BMSK                                                         0x4
+#define HWIO_GCC_RPMH_DDRMC_PERF4_ENA_VOTE_GPLL2_3_SHFT                                                         0x2
+#define HWIO_GCC_RPMH_DDRMC_PERF4_ENA_VOTE_GPLL2_3_DISABLE_FVAL                                                 0x0
+#define HWIO_GCC_RPMH_DDRMC_PERF4_ENA_VOTE_GPLL2_3_ENABLE_FVAL                                                  0x1
+#define HWIO_GCC_RPMH_DDRMC_PERF4_ENA_VOTE_GPLL1_BMSK                                                           0x2
+#define HWIO_GCC_RPMH_DDRMC_PERF4_ENA_VOTE_GPLL1_SHFT                                                           0x1
+#define HWIO_GCC_RPMH_DDRMC_PERF4_ENA_VOTE_GPLL1_DISABLE_FVAL                                                   0x0
+#define HWIO_GCC_RPMH_DDRMC_PERF4_ENA_VOTE_GPLL1_ENABLE_FVAL                                                    0x1
+#define HWIO_GCC_RPMH_DDRMC_PERF4_ENA_VOTE_GPLL0_BMSK                                                           0x1
+#define HWIO_GCC_RPMH_DDRMC_PERF4_ENA_VOTE_GPLL0_SHFT                                                           0x0
+#define HWIO_GCC_RPMH_DDRMC_PERF4_ENA_VOTE_GPLL0_DISABLE_FVAL                                                   0x0
+#define HWIO_GCC_RPMH_DDRMC_PERF4_ENA_VOTE_GPLL0_ENABLE_FVAL                                                    0x1
+
+#define HWIO_GCC_RPMH_DDRMC_PERF5_ENA_VOTE_ADDR                                                          (GCC_CLK_CTL_REG_REG_BASE      + 0x0008a018)
+#define HWIO_GCC_RPMH_DDRMC_PERF5_ENA_VOTE_PHYS                                                          (GCC_CLK_CTL_REG_REG_BASE_PHYS + 0x0008a018)
+#define HWIO_GCC_RPMH_DDRMC_PERF5_ENA_VOTE_OFFS                                                          (GCC_CLK_CTL_REG_REG_BASE_OFFS + 0x0008a018)
+#define HWIO_GCC_RPMH_DDRMC_PERF5_ENA_VOTE_RMSK                                                                0x3f
+#define HWIO_GCC_RPMH_DDRMC_PERF5_ENA_VOTE_ATTR                                                                 0x3
+#define HWIO_GCC_RPMH_DDRMC_PERF5_ENA_VOTE_IN          \
+        in_dword_masked(HWIO_GCC_RPMH_DDRMC_PERF5_ENA_VOTE_ADDR, HWIO_GCC_RPMH_DDRMC_PERF5_ENA_VOTE_RMSK)
+#define HWIO_GCC_RPMH_DDRMC_PERF5_ENA_VOTE_INM(m)      \
+        in_dword_masked(HWIO_GCC_RPMH_DDRMC_PERF5_ENA_VOTE_ADDR, m)
+#define HWIO_GCC_RPMH_DDRMC_PERF5_ENA_VOTE_OUT(v)      \
+        out_dword(HWIO_GCC_RPMH_DDRMC_PERF5_ENA_VOTE_ADDR,v)
+#define HWIO_GCC_RPMH_DDRMC_PERF5_ENA_VOTE_OUTM(m,v) \
+        out_dword_masked_ns(HWIO_GCC_RPMH_DDRMC_PERF5_ENA_VOTE_ADDR,m,v,HWIO_GCC_RPMH_DDRMC_PERF5_ENA_VOTE_IN)
+#define HWIO_GCC_RPMH_DDRMC_PERF5_ENA_VOTE_GCC_MODE_BMSK                                                       0x20
+#define HWIO_GCC_RPMH_DDRMC_PERF5_ENA_VOTE_GCC_MODE_SHFT                                                        0x5
+#define HWIO_GCC_RPMH_DDRMC_PERF5_ENA_VOTE_GCC_MODE_GCC_MODE_DISABLE_FVAL                                       0x0
+#define HWIO_GCC_RPMH_DDRMC_PERF5_ENA_VOTE_GCC_MODE_GCC_MODE_ENABLE_FVAL                                        0x1
+#define HWIO_GCC_RPMH_DDRMC_PERF5_ENA_VOTE_GPLL5_BMSK                                                          0x10
+#define HWIO_GCC_RPMH_DDRMC_PERF5_ENA_VOTE_GPLL5_SHFT                                                           0x4
+#define HWIO_GCC_RPMH_DDRMC_PERF5_ENA_VOTE_GPLL5_DISABLE_FVAL                                                   0x0
+#define HWIO_GCC_RPMH_DDRMC_PERF5_ENA_VOTE_GPLL5_ENABLE_FVAL                                                    0x1
+#define HWIO_GCC_RPMH_DDRMC_PERF5_ENA_VOTE_GPLL4_BMSK                                                           0x8
+#define HWIO_GCC_RPMH_DDRMC_PERF5_ENA_VOTE_GPLL4_SHFT                                                           0x3
+#define HWIO_GCC_RPMH_DDRMC_PERF5_ENA_VOTE_GPLL4_DISABLE_FVAL                                                   0x0
+#define HWIO_GCC_RPMH_DDRMC_PERF5_ENA_VOTE_GPLL4_ENABLE_FVAL                                                    0x1
+#define HWIO_GCC_RPMH_DDRMC_PERF5_ENA_VOTE_GPLL2_3_BMSK                                                         0x4
+#define HWIO_GCC_RPMH_DDRMC_PERF5_ENA_VOTE_GPLL2_3_SHFT                                                         0x2
+#define HWIO_GCC_RPMH_DDRMC_PERF5_ENA_VOTE_GPLL2_3_DISABLE_FVAL                                                 0x0
+#define HWIO_GCC_RPMH_DDRMC_PERF5_ENA_VOTE_GPLL2_3_ENABLE_FVAL                                                  0x1
+#define HWIO_GCC_RPMH_DDRMC_PERF5_ENA_VOTE_GPLL1_BMSK                                                           0x2
+#define HWIO_GCC_RPMH_DDRMC_PERF5_ENA_VOTE_GPLL1_SHFT                                                           0x1
+#define HWIO_GCC_RPMH_DDRMC_PERF5_ENA_VOTE_GPLL1_DISABLE_FVAL                                                   0x0
+#define HWIO_GCC_RPMH_DDRMC_PERF5_ENA_VOTE_GPLL1_ENABLE_FVAL                                                    0x1
+#define HWIO_GCC_RPMH_DDRMC_PERF5_ENA_VOTE_GPLL0_BMSK                                                           0x1
+#define HWIO_GCC_RPMH_DDRMC_PERF5_ENA_VOTE_GPLL0_SHFT                                                           0x0
+#define HWIO_GCC_RPMH_DDRMC_PERF5_ENA_VOTE_GPLL0_DISABLE_FVAL                                                   0x0
+#define HWIO_GCC_RPMH_DDRMC_PERF5_ENA_VOTE_GPLL0_ENABLE_FVAL                                                    0x1
+
+#define HWIO_GCC_RPMH_DDRMC_PERF6_ENA_VOTE_ADDR                                                          (GCC_CLK_CTL_REG_REG_BASE      + 0x0008a01c)
+#define HWIO_GCC_RPMH_DDRMC_PERF6_ENA_VOTE_PHYS                                                          (GCC_CLK_CTL_REG_REG_BASE_PHYS + 0x0008a01c)
+#define HWIO_GCC_RPMH_DDRMC_PERF6_ENA_VOTE_OFFS                                                          (GCC_CLK_CTL_REG_REG_BASE_OFFS + 0x0008a01c)
+#define HWIO_GCC_RPMH_DDRMC_PERF6_ENA_VOTE_RMSK                                                                0x3f
+#define HWIO_GCC_RPMH_DDRMC_PERF6_ENA_VOTE_ATTR                                                                 0x3
+#define HWIO_GCC_RPMH_DDRMC_PERF6_ENA_VOTE_IN          \
+        in_dword_masked(HWIO_GCC_RPMH_DDRMC_PERF6_ENA_VOTE_ADDR, HWIO_GCC_RPMH_DDRMC_PERF6_ENA_VOTE_RMSK)
+#define HWIO_GCC_RPMH_DDRMC_PERF6_ENA_VOTE_INM(m)      \
+        in_dword_masked(HWIO_GCC_RPMH_DDRMC_PERF6_ENA_VOTE_ADDR, m)
+#define HWIO_GCC_RPMH_DDRMC_PERF6_ENA_VOTE_OUT(v)      \
+        out_dword(HWIO_GCC_RPMH_DDRMC_PERF6_ENA_VOTE_ADDR,v)
+#define HWIO_GCC_RPMH_DDRMC_PERF6_ENA_VOTE_OUTM(m,v) \
+        out_dword_masked_ns(HWIO_GCC_RPMH_DDRMC_PERF6_ENA_VOTE_ADDR,m,v,HWIO_GCC_RPMH_DDRMC_PERF6_ENA_VOTE_IN)
+#define HWIO_GCC_RPMH_DDRMC_PERF6_ENA_VOTE_GCC_MODE_BMSK                                                       0x20
+#define HWIO_GCC_RPMH_DDRMC_PERF6_ENA_VOTE_GCC_MODE_SHFT                                                        0x5
+#define HWIO_GCC_RPMH_DDRMC_PERF6_ENA_VOTE_GCC_MODE_GCC_MODE_DISABLE_FVAL                                       0x0
+#define HWIO_GCC_RPMH_DDRMC_PERF6_ENA_VOTE_GCC_MODE_GCC_MODE_ENABLE_FVAL                                        0x1
+#define HWIO_GCC_RPMH_DDRMC_PERF6_ENA_VOTE_GPLL5_BMSK                                                          0x10
+#define HWIO_GCC_RPMH_DDRMC_PERF6_ENA_VOTE_GPLL5_SHFT                                                           0x4
+#define HWIO_GCC_RPMH_DDRMC_PERF6_ENA_VOTE_GPLL5_DISABLE_FVAL                                                   0x0
+#define HWIO_GCC_RPMH_DDRMC_PERF6_ENA_VOTE_GPLL5_ENABLE_FVAL                                                    0x1
+#define HWIO_GCC_RPMH_DDRMC_PERF6_ENA_VOTE_GPLL4_BMSK                                                           0x8
+#define HWIO_GCC_RPMH_DDRMC_PERF6_ENA_VOTE_GPLL4_SHFT                                                           0x3
+#define HWIO_GCC_RPMH_DDRMC_PERF6_ENA_VOTE_GPLL4_DISABLE_FVAL                                                   0x0
+#define HWIO_GCC_RPMH_DDRMC_PERF6_ENA_VOTE_GPLL4_ENABLE_FVAL                                                    0x1
+#define HWIO_GCC_RPMH_DDRMC_PERF6_ENA_VOTE_GPLL2_3_BMSK                                                         0x4
+#define HWIO_GCC_RPMH_DDRMC_PERF6_ENA_VOTE_GPLL2_3_SHFT                                                         0x2
+#define HWIO_GCC_RPMH_DDRMC_PERF6_ENA_VOTE_GPLL2_3_DISABLE_FVAL                                                 0x0
+#define HWIO_GCC_RPMH_DDRMC_PERF6_ENA_VOTE_GPLL2_3_ENABLE_FVAL                                                  0x1
+#define HWIO_GCC_RPMH_DDRMC_PERF6_ENA_VOTE_GPLL1_BMSK                                                           0x2
+#define HWIO_GCC_RPMH_DDRMC_PERF6_ENA_VOTE_GPLL1_SHFT                                                           0x1
+#define HWIO_GCC_RPMH_DDRMC_PERF6_ENA_VOTE_GPLL1_DISABLE_FVAL                                                   0x0
+#define HWIO_GCC_RPMH_DDRMC_PERF6_ENA_VOTE_GPLL1_ENABLE_FVAL                                                    0x1
+#define HWIO_GCC_RPMH_DDRMC_PERF6_ENA_VOTE_GPLL0_BMSK                                                           0x1
+#define HWIO_GCC_RPMH_DDRMC_PERF6_ENA_VOTE_GPLL0_SHFT                                                           0x0
+#define HWIO_GCC_RPMH_DDRMC_PERF6_ENA_VOTE_GPLL0_DISABLE_FVAL                                                   0x0
+#define HWIO_GCC_RPMH_DDRMC_PERF6_ENA_VOTE_GPLL0_ENABLE_FVAL                                                    0x1
+
+#define HWIO_GCC_RPMH_DDRMC_PERF7_ENA_VOTE_ADDR                                                          (GCC_CLK_CTL_REG_REG_BASE      + 0x0008a020)
+#define HWIO_GCC_RPMH_DDRMC_PERF7_ENA_VOTE_PHYS                                                          (GCC_CLK_CTL_REG_REG_BASE_PHYS + 0x0008a020)
+#define HWIO_GCC_RPMH_DDRMC_PERF7_ENA_VOTE_OFFS                                                          (GCC_CLK_CTL_REG_REG_BASE_OFFS + 0x0008a020)
+#define HWIO_GCC_RPMH_DDRMC_PERF7_ENA_VOTE_RMSK                                                                0x3f
+#define HWIO_GCC_RPMH_DDRMC_PERF7_ENA_VOTE_ATTR                                                                 0x3
+#define HWIO_GCC_RPMH_DDRMC_PERF7_ENA_VOTE_IN          \
+        in_dword_masked(HWIO_GCC_RPMH_DDRMC_PERF7_ENA_VOTE_ADDR, HWIO_GCC_RPMH_DDRMC_PERF7_ENA_VOTE_RMSK)
+#define HWIO_GCC_RPMH_DDRMC_PERF7_ENA_VOTE_INM(m)      \
+        in_dword_masked(HWIO_GCC_RPMH_DDRMC_PERF7_ENA_VOTE_ADDR, m)
+#define HWIO_GCC_RPMH_DDRMC_PERF7_ENA_VOTE_OUT(v)      \
+        out_dword(HWIO_GCC_RPMH_DDRMC_PERF7_ENA_VOTE_ADDR,v)
+#define HWIO_GCC_RPMH_DDRMC_PERF7_ENA_VOTE_OUTM(m,v) \
+        out_dword_masked_ns(HWIO_GCC_RPMH_DDRMC_PERF7_ENA_VOTE_ADDR,m,v,HWIO_GCC_RPMH_DDRMC_PERF7_ENA_VOTE_IN)
+#define HWIO_GCC_RPMH_DDRMC_PERF7_ENA_VOTE_GCC_MODE_BMSK                                                       0x20
+#define HWIO_GCC_RPMH_DDRMC_PERF7_ENA_VOTE_GCC_MODE_SHFT                                                        0x5
+#define HWIO_GCC_RPMH_DDRMC_PERF7_ENA_VOTE_GCC_MODE_GCC_MODE_DISABLE_FVAL                                       0x0
+#define HWIO_GCC_RPMH_DDRMC_PERF7_ENA_VOTE_GCC_MODE_GCC_MODE_ENABLE_FVAL                                        0x1
+#define HWIO_GCC_RPMH_DDRMC_PERF7_ENA_VOTE_GPLL5_BMSK                                                          0x10
+#define HWIO_GCC_RPMH_DDRMC_PERF7_ENA_VOTE_GPLL5_SHFT                                                           0x4
+#define HWIO_GCC_RPMH_DDRMC_PERF7_ENA_VOTE_GPLL5_DISABLE_FVAL                                                   0x0
+#define HWIO_GCC_RPMH_DDRMC_PERF7_ENA_VOTE_GPLL5_ENABLE_FVAL                                                    0x1
+#define HWIO_GCC_RPMH_DDRMC_PERF7_ENA_VOTE_GPLL4_BMSK                                                           0x8
+#define HWIO_GCC_RPMH_DDRMC_PERF7_ENA_VOTE_GPLL4_SHFT                                                           0x3
+#define HWIO_GCC_RPMH_DDRMC_PERF7_ENA_VOTE_GPLL4_DISABLE_FVAL                                                   0x0
+#define HWIO_GCC_RPMH_DDRMC_PERF7_ENA_VOTE_GPLL4_ENABLE_FVAL                                                    0x1
+#define HWIO_GCC_RPMH_DDRMC_PERF7_ENA_VOTE_GPLL2_3_BMSK                                                         0x4
+#define HWIO_GCC_RPMH_DDRMC_PERF7_ENA_VOTE_GPLL2_3_SHFT                                                         0x2
+#define HWIO_GCC_RPMH_DDRMC_PERF7_ENA_VOTE_GPLL2_3_DISABLE_FVAL                                                 0x0
+#define HWIO_GCC_RPMH_DDRMC_PERF7_ENA_VOTE_GPLL2_3_ENABLE_FVAL                                                  0x1
+#define HWIO_GCC_RPMH_DDRMC_PERF7_ENA_VOTE_GPLL1_BMSK                                                           0x2
+#define HWIO_GCC_RPMH_DDRMC_PERF7_ENA_VOTE_GPLL1_SHFT                                                           0x1
+#define HWIO_GCC_RPMH_DDRMC_PERF7_ENA_VOTE_GPLL1_DISABLE_FVAL                                                   0x0
+#define HWIO_GCC_RPMH_DDRMC_PERF7_ENA_VOTE_GPLL1_ENABLE_FVAL                                                    0x1
+#define HWIO_GCC_RPMH_DDRMC_PERF7_ENA_VOTE_GPLL0_BMSK                                                           0x1
+#define HWIO_GCC_RPMH_DDRMC_PERF7_ENA_VOTE_GPLL0_SHFT                                                           0x0
+#define HWIO_GCC_RPMH_DDRMC_PERF7_ENA_VOTE_GPLL0_DISABLE_FVAL                                                   0x0
+#define HWIO_GCC_RPMH_DDRMC_PERF7_ENA_VOTE_GPLL0_ENABLE_FVAL                                                    0x1
+
+#define HWIO_GCC_RPMH_DDRMC_PERF8_ENA_VOTE_ADDR                                                          (GCC_CLK_CTL_REG_REG_BASE      + 0x0008a024)
+#define HWIO_GCC_RPMH_DDRMC_PERF8_ENA_VOTE_PHYS                                                          (GCC_CLK_CTL_REG_REG_BASE_PHYS + 0x0008a024)
+#define HWIO_GCC_RPMH_DDRMC_PERF8_ENA_VOTE_OFFS                                                          (GCC_CLK_CTL_REG_REG_BASE_OFFS + 0x0008a024)
+#define HWIO_GCC_RPMH_DDRMC_PERF8_ENA_VOTE_RMSK                                                                0x3f
+#define HWIO_GCC_RPMH_DDRMC_PERF8_ENA_VOTE_ATTR                                                                 0x3
+#define HWIO_GCC_RPMH_DDRMC_PERF8_ENA_VOTE_IN          \
+        in_dword_masked(HWIO_GCC_RPMH_DDRMC_PERF8_ENA_VOTE_ADDR, HWIO_GCC_RPMH_DDRMC_PERF8_ENA_VOTE_RMSK)
+#define HWIO_GCC_RPMH_DDRMC_PERF8_ENA_VOTE_INM(m)      \
+        in_dword_masked(HWIO_GCC_RPMH_DDRMC_PERF8_ENA_VOTE_ADDR, m)
+#define HWIO_GCC_RPMH_DDRMC_PERF8_ENA_VOTE_OUT(v)      \
+        out_dword(HWIO_GCC_RPMH_DDRMC_PERF8_ENA_VOTE_ADDR,v)
+#define HWIO_GCC_RPMH_DDRMC_PERF8_ENA_VOTE_OUTM(m,v) \
+        out_dword_masked_ns(HWIO_GCC_RPMH_DDRMC_PERF8_ENA_VOTE_ADDR,m,v,HWIO_GCC_RPMH_DDRMC_PERF8_ENA_VOTE_IN)
+#define HWIO_GCC_RPMH_DDRMC_PERF8_ENA_VOTE_GCC_MODE_BMSK                                                       0x20
+#define HWIO_GCC_RPMH_DDRMC_PERF8_ENA_VOTE_GCC_MODE_SHFT                                                        0x5
+#define HWIO_GCC_RPMH_DDRMC_PERF8_ENA_VOTE_GCC_MODE_GCC_MODE_DISABLE_FVAL                                       0x0
+#define HWIO_GCC_RPMH_DDRMC_PERF8_ENA_VOTE_GCC_MODE_GCC_MODE_ENABLE_FVAL                                        0x1
+#define HWIO_GCC_RPMH_DDRMC_PERF8_ENA_VOTE_GPLL5_BMSK                                                          0x10
+#define HWIO_GCC_RPMH_DDRMC_PERF8_ENA_VOTE_GPLL5_SHFT                                                           0x4
+#define HWIO_GCC_RPMH_DDRMC_PERF8_ENA_VOTE_GPLL5_DISABLE_FVAL                                                   0x0
+#define HWIO_GCC_RPMH_DDRMC_PERF8_ENA_VOTE_GPLL5_ENABLE_FVAL                                                    0x1
+#define HWIO_GCC_RPMH_DDRMC_PERF8_ENA_VOTE_GPLL4_BMSK                                                           0x8
+#define HWIO_GCC_RPMH_DDRMC_PERF8_ENA_VOTE_GPLL4_SHFT                                                           0x3
+#define HWIO_GCC_RPMH_DDRMC_PERF8_ENA_VOTE_GPLL4_DISABLE_FVAL                                                   0x0
+#define HWIO_GCC_RPMH_DDRMC_PERF8_ENA_VOTE_GPLL4_ENABLE_FVAL                                                    0x1
+#define HWIO_GCC_RPMH_DDRMC_PERF8_ENA_VOTE_GPLL2_3_BMSK                                                         0x4
+#define HWIO_GCC_RPMH_DDRMC_PERF8_ENA_VOTE_GPLL2_3_SHFT                                                         0x2
+#define HWIO_GCC_RPMH_DDRMC_PERF8_ENA_VOTE_GPLL2_3_DISABLE_FVAL                                                 0x0
+#define HWIO_GCC_RPMH_DDRMC_PERF8_ENA_VOTE_GPLL2_3_ENABLE_FVAL                                                  0x1
+#define HWIO_GCC_RPMH_DDRMC_PERF8_ENA_VOTE_GPLL1_BMSK                                                           0x2
+#define HWIO_GCC_RPMH_DDRMC_PERF8_ENA_VOTE_GPLL1_SHFT                                                           0x1
+#define HWIO_GCC_RPMH_DDRMC_PERF8_ENA_VOTE_GPLL1_DISABLE_FVAL                                                   0x0
+#define HWIO_GCC_RPMH_DDRMC_PERF8_ENA_VOTE_GPLL1_ENABLE_FVAL                                                    0x1
+#define HWIO_GCC_RPMH_DDRMC_PERF8_ENA_VOTE_GPLL0_BMSK                                                           0x1
+#define HWIO_GCC_RPMH_DDRMC_PERF8_ENA_VOTE_GPLL0_SHFT                                                           0x0
+#define HWIO_GCC_RPMH_DDRMC_PERF8_ENA_VOTE_GPLL0_DISABLE_FVAL                                                   0x0
+#define HWIO_GCC_RPMH_DDRMC_PERF8_ENA_VOTE_GPLL0_ENABLE_FVAL                                                    0x1
+
+#define HWIO_GCC_RPMH_DDRMC_PERF9_ENA_VOTE_ADDR                                                          (GCC_CLK_CTL_REG_REG_BASE      + 0x0008a028)
+#define HWIO_GCC_RPMH_DDRMC_PERF9_ENA_VOTE_PHYS                                                          (GCC_CLK_CTL_REG_REG_BASE_PHYS + 0x0008a028)
+#define HWIO_GCC_RPMH_DDRMC_PERF9_ENA_VOTE_OFFS                                                          (GCC_CLK_CTL_REG_REG_BASE_OFFS + 0x0008a028)
+#define HWIO_GCC_RPMH_DDRMC_PERF9_ENA_VOTE_RMSK                                                                0x3f
+#define HWIO_GCC_RPMH_DDRMC_PERF9_ENA_VOTE_ATTR                                                                 0x3
+#define HWIO_GCC_RPMH_DDRMC_PERF9_ENA_VOTE_IN          \
+        in_dword_masked(HWIO_GCC_RPMH_DDRMC_PERF9_ENA_VOTE_ADDR, HWIO_GCC_RPMH_DDRMC_PERF9_ENA_VOTE_RMSK)
+#define HWIO_GCC_RPMH_DDRMC_PERF9_ENA_VOTE_INM(m)      \
+        in_dword_masked(HWIO_GCC_RPMH_DDRMC_PERF9_ENA_VOTE_ADDR, m)
+#define HWIO_GCC_RPMH_DDRMC_PERF9_ENA_VOTE_OUT(v)      \
+        out_dword(HWIO_GCC_RPMH_DDRMC_PERF9_ENA_VOTE_ADDR,v)
+#define HWIO_GCC_RPMH_DDRMC_PERF9_ENA_VOTE_OUTM(m,v) \
+        out_dword_masked_ns(HWIO_GCC_RPMH_DDRMC_PERF9_ENA_VOTE_ADDR,m,v,HWIO_GCC_RPMH_DDRMC_PERF9_ENA_VOTE_IN)
+#define HWIO_GCC_RPMH_DDRMC_PERF9_ENA_VOTE_GCC_MODE_BMSK                                                       0x20
+#define HWIO_GCC_RPMH_DDRMC_PERF9_ENA_VOTE_GCC_MODE_SHFT                                                        0x5
+#define HWIO_GCC_RPMH_DDRMC_PERF9_ENA_VOTE_GCC_MODE_GCC_MODE_DISABLE_FVAL                                       0x0
+#define HWIO_GCC_RPMH_DDRMC_PERF9_ENA_VOTE_GCC_MODE_GCC_MODE_ENABLE_FVAL                                        0x1
+#define HWIO_GCC_RPMH_DDRMC_PERF9_ENA_VOTE_GPLL5_BMSK                                                          0x10
+#define HWIO_GCC_RPMH_DDRMC_PERF9_ENA_VOTE_GPLL5_SHFT                                                           0x4
+#define HWIO_GCC_RPMH_DDRMC_PERF9_ENA_VOTE_GPLL5_DISABLE_FVAL                                                   0x0
+#define HWIO_GCC_RPMH_DDRMC_PERF9_ENA_VOTE_GPLL5_ENABLE_FVAL                                                    0x1
+#define HWIO_GCC_RPMH_DDRMC_PERF9_ENA_VOTE_GPLL4_BMSK                                                           0x8
+#define HWIO_GCC_RPMH_DDRMC_PERF9_ENA_VOTE_GPLL4_SHFT                                                           0x3
+#define HWIO_GCC_RPMH_DDRMC_PERF9_ENA_VOTE_GPLL4_DISABLE_FVAL                                                   0x0
+#define HWIO_GCC_RPMH_DDRMC_PERF9_ENA_VOTE_GPLL4_ENABLE_FVAL                                                    0x1
+#define HWIO_GCC_RPMH_DDRMC_PERF9_ENA_VOTE_GPLL2_3_BMSK                                                         0x4
+#define HWIO_GCC_RPMH_DDRMC_PERF9_ENA_VOTE_GPLL2_3_SHFT                                                         0x2
+#define HWIO_GCC_RPMH_DDRMC_PERF9_ENA_VOTE_GPLL2_3_DISABLE_FVAL                                                 0x0
+#define HWIO_GCC_RPMH_DDRMC_PERF9_ENA_VOTE_GPLL2_3_ENABLE_FVAL                                                  0x1
+#define HWIO_GCC_RPMH_DDRMC_PERF9_ENA_VOTE_GPLL1_BMSK                                                           0x2
+#define HWIO_GCC_RPMH_DDRMC_PERF9_ENA_VOTE_GPLL1_SHFT                                                           0x1
+#define HWIO_GCC_RPMH_DDRMC_PERF9_ENA_VOTE_GPLL1_DISABLE_FVAL                                                   0x0
+#define HWIO_GCC_RPMH_DDRMC_PERF9_ENA_VOTE_GPLL1_ENABLE_FVAL                                                    0x1
+#define HWIO_GCC_RPMH_DDRMC_PERF9_ENA_VOTE_GPLL0_BMSK                                                           0x1
+#define HWIO_GCC_RPMH_DDRMC_PERF9_ENA_VOTE_GPLL0_SHFT                                                           0x0
+#define HWIO_GCC_RPMH_DDRMC_PERF9_ENA_VOTE_GPLL0_DISABLE_FVAL                                                   0x0
+#define HWIO_GCC_RPMH_DDRMC_PERF9_ENA_VOTE_GPLL0_ENABLE_FVAL                                                    0x1
+
+#define HWIO_GCC_RPMH_DDRMC_PERF10_ENA_VOTE_ADDR                                                         (GCC_CLK_CTL_REG_REG_BASE      + 0x0008a02c)
+#define HWIO_GCC_RPMH_DDRMC_PERF10_ENA_VOTE_PHYS                                                         (GCC_CLK_CTL_REG_REG_BASE_PHYS + 0x0008a02c)
+#define HWIO_GCC_RPMH_DDRMC_PERF10_ENA_VOTE_OFFS                                                         (GCC_CLK_CTL_REG_REG_BASE_OFFS + 0x0008a02c)
+#define HWIO_GCC_RPMH_DDRMC_PERF10_ENA_VOTE_RMSK                                                               0x3f
+#define HWIO_GCC_RPMH_DDRMC_PERF10_ENA_VOTE_ATTR                                                                0x3
+#define HWIO_GCC_RPMH_DDRMC_PERF10_ENA_VOTE_IN          \
+        in_dword_masked(HWIO_GCC_RPMH_DDRMC_PERF10_ENA_VOTE_ADDR, HWIO_GCC_RPMH_DDRMC_PERF10_ENA_VOTE_RMSK)
+#define HWIO_GCC_RPMH_DDRMC_PERF10_ENA_VOTE_INM(m)      \
+        in_dword_masked(HWIO_GCC_RPMH_DDRMC_PERF10_ENA_VOTE_ADDR, m)
+#define HWIO_GCC_RPMH_DDRMC_PERF10_ENA_VOTE_OUT(v)      \
+        out_dword(HWIO_GCC_RPMH_DDRMC_PERF10_ENA_VOTE_ADDR,v)
+#define HWIO_GCC_RPMH_DDRMC_PERF10_ENA_VOTE_OUTM(m,v) \
+        out_dword_masked_ns(HWIO_GCC_RPMH_DDRMC_PERF10_ENA_VOTE_ADDR,m,v,HWIO_GCC_RPMH_DDRMC_PERF10_ENA_VOTE_IN)
+#define HWIO_GCC_RPMH_DDRMC_PERF10_ENA_VOTE_GCC_MODE_BMSK                                                      0x20
+#define HWIO_GCC_RPMH_DDRMC_PERF10_ENA_VOTE_GCC_MODE_SHFT                                                       0x5
+#define HWIO_GCC_RPMH_DDRMC_PERF10_ENA_VOTE_GCC_MODE_GCC_MODE_DISABLE_FVAL                                      0x0
+#define HWIO_GCC_RPMH_DDRMC_PERF10_ENA_VOTE_GCC_MODE_GCC_MODE_ENABLE_FVAL                                       0x1
+#define HWIO_GCC_RPMH_DDRMC_PERF10_ENA_VOTE_GPLL5_BMSK                                                         0x10
+#define HWIO_GCC_RPMH_DDRMC_PERF10_ENA_VOTE_GPLL5_SHFT                                                          0x4
+#define HWIO_GCC_RPMH_DDRMC_PERF10_ENA_VOTE_GPLL5_DISABLE_FVAL                                                  0x0
+#define HWIO_GCC_RPMH_DDRMC_PERF10_ENA_VOTE_GPLL5_ENABLE_FVAL                                                   0x1
+#define HWIO_GCC_RPMH_DDRMC_PERF10_ENA_VOTE_GPLL4_BMSK                                                          0x8
+#define HWIO_GCC_RPMH_DDRMC_PERF10_ENA_VOTE_GPLL4_SHFT                                                          0x3
+#define HWIO_GCC_RPMH_DDRMC_PERF10_ENA_VOTE_GPLL4_DISABLE_FVAL                                                  0x0
+#define HWIO_GCC_RPMH_DDRMC_PERF10_ENA_VOTE_GPLL4_ENABLE_FVAL                                                   0x1
+#define HWIO_GCC_RPMH_DDRMC_PERF10_ENA_VOTE_GPLL2_3_BMSK                                                        0x4
+#define HWIO_GCC_RPMH_DDRMC_PERF10_ENA_VOTE_GPLL2_3_SHFT                                                        0x2
+#define HWIO_GCC_RPMH_DDRMC_PERF10_ENA_VOTE_GPLL2_3_DISABLE_FVAL                                                0x0
+#define HWIO_GCC_RPMH_DDRMC_PERF10_ENA_VOTE_GPLL2_3_ENABLE_FVAL                                                 0x1
+#define HWIO_GCC_RPMH_DDRMC_PERF10_ENA_VOTE_GPLL1_BMSK                                                          0x2
+#define HWIO_GCC_RPMH_DDRMC_PERF10_ENA_VOTE_GPLL1_SHFT                                                          0x1
+#define HWIO_GCC_RPMH_DDRMC_PERF10_ENA_VOTE_GPLL1_DISABLE_FVAL                                                  0x0
+#define HWIO_GCC_RPMH_DDRMC_PERF10_ENA_VOTE_GPLL1_ENABLE_FVAL                                                   0x1
+#define HWIO_GCC_RPMH_DDRMC_PERF10_ENA_VOTE_GPLL0_BMSK                                                          0x1
+#define HWIO_GCC_RPMH_DDRMC_PERF10_ENA_VOTE_GPLL0_SHFT                                                          0x0
+#define HWIO_GCC_RPMH_DDRMC_PERF10_ENA_VOTE_GPLL0_DISABLE_FVAL                                                  0x0
+#define HWIO_GCC_RPMH_DDRMC_PERF10_ENA_VOTE_GPLL0_ENABLE_FVAL                                                   0x1
+
+#define HWIO_GCC_RPMH_DDRMC_PERF11_ENA_VOTE_ADDR                                                         (GCC_CLK_CTL_REG_REG_BASE      + 0x0008a030)
+#define HWIO_GCC_RPMH_DDRMC_PERF11_ENA_VOTE_PHYS                                                         (GCC_CLK_CTL_REG_REG_BASE_PHYS + 0x0008a030)
+#define HWIO_GCC_RPMH_DDRMC_PERF11_ENA_VOTE_OFFS                                                         (GCC_CLK_CTL_REG_REG_BASE_OFFS + 0x0008a030)
+#define HWIO_GCC_RPMH_DDRMC_PERF11_ENA_VOTE_RMSK                                                               0x3f
+#define HWIO_GCC_RPMH_DDRMC_PERF11_ENA_VOTE_ATTR                                                                0x3
+#define HWIO_GCC_RPMH_DDRMC_PERF11_ENA_VOTE_IN          \
+        in_dword_masked(HWIO_GCC_RPMH_DDRMC_PERF11_ENA_VOTE_ADDR, HWIO_GCC_RPMH_DDRMC_PERF11_ENA_VOTE_RMSK)
+#define HWIO_GCC_RPMH_DDRMC_PERF11_ENA_VOTE_INM(m)      \
+        in_dword_masked(HWIO_GCC_RPMH_DDRMC_PERF11_ENA_VOTE_ADDR, m)
+#define HWIO_GCC_RPMH_DDRMC_PERF11_ENA_VOTE_OUT(v)      \
+        out_dword(HWIO_GCC_RPMH_DDRMC_PERF11_ENA_VOTE_ADDR,v)
+#define HWIO_GCC_RPMH_DDRMC_PERF11_ENA_VOTE_OUTM(m,v) \
+        out_dword_masked_ns(HWIO_GCC_RPMH_DDRMC_PERF11_ENA_VOTE_ADDR,m,v,HWIO_GCC_RPMH_DDRMC_PERF11_ENA_VOTE_IN)
+#define HWIO_GCC_RPMH_DDRMC_PERF11_ENA_VOTE_GCC_MODE_BMSK                                                      0x20
+#define HWIO_GCC_RPMH_DDRMC_PERF11_ENA_VOTE_GCC_MODE_SHFT                                                       0x5
+#define HWIO_GCC_RPMH_DDRMC_PERF11_ENA_VOTE_GCC_MODE_GCC_MODE_DISABLE_FVAL                                      0x0
+#define HWIO_GCC_RPMH_DDRMC_PERF11_ENA_VOTE_GCC_MODE_GCC_MODE_ENABLE_FVAL                                       0x1
+#define HWIO_GCC_RPMH_DDRMC_PERF11_ENA_VOTE_GPLL5_BMSK                                                         0x10
+#define HWIO_GCC_RPMH_DDRMC_PERF11_ENA_VOTE_GPLL5_SHFT                                                          0x4
+#define HWIO_GCC_RPMH_DDRMC_PERF11_ENA_VOTE_GPLL5_DISABLE_FVAL                                                  0x0
+#define HWIO_GCC_RPMH_DDRMC_PERF11_ENA_VOTE_GPLL5_ENABLE_FVAL                                                   0x1
+#define HWIO_GCC_RPMH_DDRMC_PERF11_ENA_VOTE_GPLL4_BMSK                                                          0x8
+#define HWIO_GCC_RPMH_DDRMC_PERF11_ENA_VOTE_GPLL4_SHFT                                                          0x3
+#define HWIO_GCC_RPMH_DDRMC_PERF11_ENA_VOTE_GPLL4_DISABLE_FVAL                                                  0x0
+#define HWIO_GCC_RPMH_DDRMC_PERF11_ENA_VOTE_GPLL4_ENABLE_FVAL                                                   0x1
+#define HWIO_GCC_RPMH_DDRMC_PERF11_ENA_VOTE_GPLL2_3_BMSK                                                        0x4
+#define HWIO_GCC_RPMH_DDRMC_PERF11_ENA_VOTE_GPLL2_3_SHFT                                                        0x2
+#define HWIO_GCC_RPMH_DDRMC_PERF11_ENA_VOTE_GPLL2_3_DISABLE_FVAL                                                0x0
+#define HWIO_GCC_RPMH_DDRMC_PERF11_ENA_VOTE_GPLL2_3_ENABLE_FVAL                                                 0x1
+#define HWIO_GCC_RPMH_DDRMC_PERF11_ENA_VOTE_GPLL1_BMSK                                                          0x2
+#define HWIO_GCC_RPMH_DDRMC_PERF11_ENA_VOTE_GPLL1_SHFT                                                          0x1
+#define HWIO_GCC_RPMH_DDRMC_PERF11_ENA_VOTE_GPLL1_DISABLE_FVAL                                                  0x0
+#define HWIO_GCC_RPMH_DDRMC_PERF11_ENA_VOTE_GPLL1_ENABLE_FVAL                                                   0x1
+#define HWIO_GCC_RPMH_DDRMC_PERF11_ENA_VOTE_GPLL0_BMSK                                                          0x1
+#define HWIO_GCC_RPMH_DDRMC_PERF11_ENA_VOTE_GPLL0_SHFT                                                          0x0
+#define HWIO_GCC_RPMH_DDRMC_PERF11_ENA_VOTE_GPLL0_DISABLE_FVAL                                                  0x0
+#define HWIO_GCC_RPMH_DDRMC_PERF11_ENA_VOTE_GPLL0_ENABLE_FVAL                                                   0x1
+
+#define HWIO_GCC_RPMH_DDRMC_PERF12_ENA_VOTE_ADDR                                                         (GCC_CLK_CTL_REG_REG_BASE      + 0x0008a034)
+#define HWIO_GCC_RPMH_DDRMC_PERF12_ENA_VOTE_PHYS                                                         (GCC_CLK_CTL_REG_REG_BASE_PHYS + 0x0008a034)
+#define HWIO_GCC_RPMH_DDRMC_PERF12_ENA_VOTE_OFFS                                                         (GCC_CLK_CTL_REG_REG_BASE_OFFS + 0x0008a034)
+#define HWIO_GCC_RPMH_DDRMC_PERF12_ENA_VOTE_RMSK                                                               0x3f
+#define HWIO_GCC_RPMH_DDRMC_PERF12_ENA_VOTE_ATTR                                                                0x3
+#define HWIO_GCC_RPMH_DDRMC_PERF12_ENA_VOTE_IN          \
+        in_dword_masked(HWIO_GCC_RPMH_DDRMC_PERF12_ENA_VOTE_ADDR, HWIO_GCC_RPMH_DDRMC_PERF12_ENA_VOTE_RMSK)
+#define HWIO_GCC_RPMH_DDRMC_PERF12_ENA_VOTE_INM(m)      \
+        in_dword_masked(HWIO_GCC_RPMH_DDRMC_PERF12_ENA_VOTE_ADDR, m)
+#define HWIO_GCC_RPMH_DDRMC_PERF12_ENA_VOTE_OUT(v)      \
+        out_dword(HWIO_GCC_RPMH_DDRMC_PERF12_ENA_VOTE_ADDR,v)
+#define HWIO_GCC_RPMH_DDRMC_PERF12_ENA_VOTE_OUTM(m,v) \
+        out_dword_masked_ns(HWIO_GCC_RPMH_DDRMC_PERF12_ENA_VOTE_ADDR,m,v,HWIO_GCC_RPMH_DDRMC_PERF12_ENA_VOTE_IN)
+#define HWIO_GCC_RPMH_DDRMC_PERF12_ENA_VOTE_GCC_MODE_BMSK                                                      0x20
+#define HWIO_GCC_RPMH_DDRMC_PERF12_ENA_VOTE_GCC_MODE_SHFT                                                       0x5
+#define HWIO_GCC_RPMH_DDRMC_PERF12_ENA_VOTE_GCC_MODE_GCC_MODE_DISABLE_FVAL                                      0x0
+#define HWIO_GCC_RPMH_DDRMC_PERF12_ENA_VOTE_GCC_MODE_GCC_MODE_ENABLE_FVAL                                       0x1
+#define HWIO_GCC_RPMH_DDRMC_PERF12_ENA_VOTE_GPLL5_BMSK                                                         0x10
+#define HWIO_GCC_RPMH_DDRMC_PERF12_ENA_VOTE_GPLL5_SHFT                                                          0x4
+#define HWIO_GCC_RPMH_DDRMC_PERF12_ENA_VOTE_GPLL5_DISABLE_FVAL                                                  0x0
+#define HWIO_GCC_RPMH_DDRMC_PERF12_ENA_VOTE_GPLL5_ENABLE_FVAL                                                   0x1
+#define HWIO_GCC_RPMH_DDRMC_PERF12_ENA_VOTE_GPLL4_BMSK                                                          0x8
+#define HWIO_GCC_RPMH_DDRMC_PERF12_ENA_VOTE_GPLL4_SHFT                                                          0x3
+#define HWIO_GCC_RPMH_DDRMC_PERF12_ENA_VOTE_GPLL4_DISABLE_FVAL                                                  0x0
+#define HWIO_GCC_RPMH_DDRMC_PERF12_ENA_VOTE_GPLL4_ENABLE_FVAL                                                   0x1
+#define HWIO_GCC_RPMH_DDRMC_PERF12_ENA_VOTE_GPLL2_3_BMSK                                                        0x4
+#define HWIO_GCC_RPMH_DDRMC_PERF12_ENA_VOTE_GPLL2_3_SHFT                                                        0x2
+#define HWIO_GCC_RPMH_DDRMC_PERF12_ENA_VOTE_GPLL2_3_DISABLE_FVAL                                                0x0
+#define HWIO_GCC_RPMH_DDRMC_PERF12_ENA_VOTE_GPLL2_3_ENABLE_FVAL                                                 0x1
+#define HWIO_GCC_RPMH_DDRMC_PERF12_ENA_VOTE_GPLL1_BMSK                                                          0x2
+#define HWIO_GCC_RPMH_DDRMC_PERF12_ENA_VOTE_GPLL1_SHFT                                                          0x1
+#define HWIO_GCC_RPMH_DDRMC_PERF12_ENA_VOTE_GPLL1_DISABLE_FVAL                                                  0x0
+#define HWIO_GCC_RPMH_DDRMC_PERF12_ENA_VOTE_GPLL1_ENABLE_FVAL                                                   0x1
+#define HWIO_GCC_RPMH_DDRMC_PERF12_ENA_VOTE_GPLL0_BMSK                                                          0x1
+#define HWIO_GCC_RPMH_DDRMC_PERF12_ENA_VOTE_GPLL0_SHFT                                                          0x0
+#define HWIO_GCC_RPMH_DDRMC_PERF12_ENA_VOTE_GPLL0_DISABLE_FVAL                                                  0x0
+#define HWIO_GCC_RPMH_DDRMC_PERF12_ENA_VOTE_GPLL0_ENABLE_FVAL                                                   0x1
+
+#define HWIO_GCC_RPMH_DDRMC_PERF13_ENA_VOTE_ADDR                                                         (GCC_CLK_CTL_REG_REG_BASE      + 0x0008a038)
+#define HWIO_GCC_RPMH_DDRMC_PERF13_ENA_VOTE_PHYS                                                         (GCC_CLK_CTL_REG_REG_BASE_PHYS + 0x0008a038)
+#define HWIO_GCC_RPMH_DDRMC_PERF13_ENA_VOTE_OFFS                                                         (GCC_CLK_CTL_REG_REG_BASE_OFFS + 0x0008a038)
+#define HWIO_GCC_RPMH_DDRMC_PERF13_ENA_VOTE_RMSK                                                               0x3f
+#define HWIO_GCC_RPMH_DDRMC_PERF13_ENA_VOTE_ATTR                                                                0x3
+#define HWIO_GCC_RPMH_DDRMC_PERF13_ENA_VOTE_IN          \
+        in_dword_masked(HWIO_GCC_RPMH_DDRMC_PERF13_ENA_VOTE_ADDR, HWIO_GCC_RPMH_DDRMC_PERF13_ENA_VOTE_RMSK)
+#define HWIO_GCC_RPMH_DDRMC_PERF13_ENA_VOTE_INM(m)      \
+        in_dword_masked(HWIO_GCC_RPMH_DDRMC_PERF13_ENA_VOTE_ADDR, m)
+#define HWIO_GCC_RPMH_DDRMC_PERF13_ENA_VOTE_OUT(v)      \
+        out_dword(HWIO_GCC_RPMH_DDRMC_PERF13_ENA_VOTE_ADDR,v)
+#define HWIO_GCC_RPMH_DDRMC_PERF13_ENA_VOTE_OUTM(m,v) \
+        out_dword_masked_ns(HWIO_GCC_RPMH_DDRMC_PERF13_ENA_VOTE_ADDR,m,v,HWIO_GCC_RPMH_DDRMC_PERF13_ENA_VOTE_IN)
+#define HWIO_GCC_RPMH_DDRMC_PERF13_ENA_VOTE_GCC_MODE_BMSK                                                      0x20
+#define HWIO_GCC_RPMH_DDRMC_PERF13_ENA_VOTE_GCC_MODE_SHFT                                                       0x5
+#define HWIO_GCC_RPMH_DDRMC_PERF13_ENA_VOTE_GCC_MODE_GCC_MODE_DISABLE_FVAL                                      0x0
+#define HWIO_GCC_RPMH_DDRMC_PERF13_ENA_VOTE_GCC_MODE_GCC_MODE_ENABLE_FVAL                                       0x1
+#define HWIO_GCC_RPMH_DDRMC_PERF13_ENA_VOTE_GPLL5_BMSK                                                         0x10
+#define HWIO_GCC_RPMH_DDRMC_PERF13_ENA_VOTE_GPLL5_SHFT                                                          0x4
+#define HWIO_GCC_RPMH_DDRMC_PERF13_ENA_VOTE_GPLL5_DISABLE_FVAL                                                  0x0
+#define HWIO_GCC_RPMH_DDRMC_PERF13_ENA_VOTE_GPLL5_ENABLE_FVAL                                                   0x1
+#define HWIO_GCC_RPMH_DDRMC_PERF13_ENA_VOTE_GPLL4_BMSK                                                          0x8
+#define HWIO_GCC_RPMH_DDRMC_PERF13_ENA_VOTE_GPLL4_SHFT                                                          0x3
+#define HWIO_GCC_RPMH_DDRMC_PERF13_ENA_VOTE_GPLL4_DISABLE_FVAL                                                  0x0
+#define HWIO_GCC_RPMH_DDRMC_PERF13_ENA_VOTE_GPLL4_ENABLE_FVAL                                                   0x1
+#define HWIO_GCC_RPMH_DDRMC_PERF13_ENA_VOTE_GPLL2_3_BMSK                                                        0x4
+#define HWIO_GCC_RPMH_DDRMC_PERF13_ENA_VOTE_GPLL2_3_SHFT                                                        0x2
+#define HWIO_GCC_RPMH_DDRMC_PERF13_ENA_VOTE_GPLL2_3_DISABLE_FVAL                                                0x0
+#define HWIO_GCC_RPMH_DDRMC_PERF13_ENA_VOTE_GPLL2_3_ENABLE_FVAL                                                 0x1
+#define HWIO_GCC_RPMH_DDRMC_PERF13_ENA_VOTE_GPLL1_BMSK                                                          0x2
+#define HWIO_GCC_RPMH_DDRMC_PERF13_ENA_VOTE_GPLL1_SHFT                                                          0x1
+#define HWIO_GCC_RPMH_DDRMC_PERF13_ENA_VOTE_GPLL1_DISABLE_FVAL                                                  0x0
+#define HWIO_GCC_RPMH_DDRMC_PERF13_ENA_VOTE_GPLL1_ENABLE_FVAL                                                   0x1
+#define HWIO_GCC_RPMH_DDRMC_PERF13_ENA_VOTE_GPLL0_BMSK                                                          0x1
+#define HWIO_GCC_RPMH_DDRMC_PERF13_ENA_VOTE_GPLL0_SHFT                                                          0x0
+#define HWIO_GCC_RPMH_DDRMC_PERF13_ENA_VOTE_GPLL0_DISABLE_FVAL                                                  0x0
+#define HWIO_GCC_RPMH_DDRMC_PERF13_ENA_VOTE_GPLL0_ENABLE_FVAL                                                   0x1
+
+#define HWIO_GCC_RPMH_DDRMC_PERF14_ENA_VOTE_ADDR                                                         (GCC_CLK_CTL_REG_REG_BASE      + 0x0008a03c)
+#define HWIO_GCC_RPMH_DDRMC_PERF14_ENA_VOTE_PHYS                                                         (GCC_CLK_CTL_REG_REG_BASE_PHYS + 0x0008a03c)
+#define HWIO_GCC_RPMH_DDRMC_PERF14_ENA_VOTE_OFFS                                                         (GCC_CLK_CTL_REG_REG_BASE_OFFS + 0x0008a03c)
+#define HWIO_GCC_RPMH_DDRMC_PERF14_ENA_VOTE_RMSK                                                               0x3f
+#define HWIO_GCC_RPMH_DDRMC_PERF14_ENA_VOTE_ATTR                                                                0x3
+#define HWIO_GCC_RPMH_DDRMC_PERF14_ENA_VOTE_IN          \
+        in_dword_masked(HWIO_GCC_RPMH_DDRMC_PERF14_ENA_VOTE_ADDR, HWIO_GCC_RPMH_DDRMC_PERF14_ENA_VOTE_RMSK)
+#define HWIO_GCC_RPMH_DDRMC_PERF14_ENA_VOTE_INM(m)      \
+        in_dword_masked(HWIO_GCC_RPMH_DDRMC_PERF14_ENA_VOTE_ADDR, m)
+#define HWIO_GCC_RPMH_DDRMC_PERF14_ENA_VOTE_OUT(v)      \
+        out_dword(HWIO_GCC_RPMH_DDRMC_PERF14_ENA_VOTE_ADDR,v)
+#define HWIO_GCC_RPMH_DDRMC_PERF14_ENA_VOTE_OUTM(m,v) \
+        out_dword_masked_ns(HWIO_GCC_RPMH_DDRMC_PERF14_ENA_VOTE_ADDR,m,v,HWIO_GCC_RPMH_DDRMC_PERF14_ENA_VOTE_IN)
+#define HWIO_GCC_RPMH_DDRMC_PERF14_ENA_VOTE_GCC_MODE_BMSK                                                      0x20
+#define HWIO_GCC_RPMH_DDRMC_PERF14_ENA_VOTE_GCC_MODE_SHFT                                                       0x5
+#define HWIO_GCC_RPMH_DDRMC_PERF14_ENA_VOTE_GCC_MODE_GCC_MODE_DISABLE_FVAL                                      0x0
+#define HWIO_GCC_RPMH_DDRMC_PERF14_ENA_VOTE_GCC_MODE_GCC_MODE_ENABLE_FVAL                                       0x1
+#define HWIO_GCC_RPMH_DDRMC_PERF14_ENA_VOTE_GPLL5_BMSK                                                         0x10
+#define HWIO_GCC_RPMH_DDRMC_PERF14_ENA_VOTE_GPLL5_SHFT                                                          0x4
+#define HWIO_GCC_RPMH_DDRMC_PERF14_ENA_VOTE_GPLL5_DISABLE_FVAL                                                  0x0
+#define HWIO_GCC_RPMH_DDRMC_PERF14_ENA_VOTE_GPLL5_ENABLE_FVAL                                                   0x1
+#define HWIO_GCC_RPMH_DDRMC_PERF14_ENA_VOTE_GPLL4_BMSK                                                          0x8
+#define HWIO_GCC_RPMH_DDRMC_PERF14_ENA_VOTE_GPLL4_SHFT                                                          0x3
+#define HWIO_GCC_RPMH_DDRMC_PERF14_ENA_VOTE_GPLL4_DISABLE_FVAL                                                  0x0
+#define HWIO_GCC_RPMH_DDRMC_PERF14_ENA_VOTE_GPLL4_ENABLE_FVAL                                                   0x1
+#define HWIO_GCC_RPMH_DDRMC_PERF14_ENA_VOTE_GPLL2_3_BMSK                                                        0x4
+#define HWIO_GCC_RPMH_DDRMC_PERF14_ENA_VOTE_GPLL2_3_SHFT                                                        0x2
+#define HWIO_GCC_RPMH_DDRMC_PERF14_ENA_VOTE_GPLL2_3_DISABLE_FVAL                                                0x0
+#define HWIO_GCC_RPMH_DDRMC_PERF14_ENA_VOTE_GPLL2_3_ENABLE_FVAL                                                 0x1
+#define HWIO_GCC_RPMH_DDRMC_PERF14_ENA_VOTE_GPLL1_BMSK                                                          0x2
+#define HWIO_GCC_RPMH_DDRMC_PERF14_ENA_VOTE_GPLL1_SHFT                                                          0x1
+#define HWIO_GCC_RPMH_DDRMC_PERF14_ENA_VOTE_GPLL1_DISABLE_FVAL                                                  0x0
+#define HWIO_GCC_RPMH_DDRMC_PERF14_ENA_VOTE_GPLL1_ENABLE_FVAL                                                   0x1
+#define HWIO_GCC_RPMH_DDRMC_PERF14_ENA_VOTE_GPLL0_BMSK                                                          0x1
+#define HWIO_GCC_RPMH_DDRMC_PERF14_ENA_VOTE_GPLL0_SHFT                                                          0x0
+#define HWIO_GCC_RPMH_DDRMC_PERF14_ENA_VOTE_GPLL0_DISABLE_FVAL                                                  0x0
+#define HWIO_GCC_RPMH_DDRMC_PERF14_ENA_VOTE_GPLL0_ENABLE_FVAL                                                   0x1
+
+#define HWIO_GCC_RPMH_DDRMC_PERF15_ENA_VOTE_ADDR                                                         (GCC_CLK_CTL_REG_REG_BASE      + 0x0008a040)
+#define HWIO_GCC_RPMH_DDRMC_PERF15_ENA_VOTE_PHYS                                                         (GCC_CLK_CTL_REG_REG_BASE_PHYS + 0x0008a040)
+#define HWIO_GCC_RPMH_DDRMC_PERF15_ENA_VOTE_OFFS                                                         (GCC_CLK_CTL_REG_REG_BASE_OFFS + 0x0008a040)
+#define HWIO_GCC_RPMH_DDRMC_PERF15_ENA_VOTE_RMSK                                                               0x3f
+#define HWIO_GCC_RPMH_DDRMC_PERF15_ENA_VOTE_ATTR                                                                0x3
+#define HWIO_GCC_RPMH_DDRMC_PERF15_ENA_VOTE_IN          \
+        in_dword_masked(HWIO_GCC_RPMH_DDRMC_PERF15_ENA_VOTE_ADDR, HWIO_GCC_RPMH_DDRMC_PERF15_ENA_VOTE_RMSK)
+#define HWIO_GCC_RPMH_DDRMC_PERF15_ENA_VOTE_INM(m)      \
+        in_dword_masked(HWIO_GCC_RPMH_DDRMC_PERF15_ENA_VOTE_ADDR, m)
+#define HWIO_GCC_RPMH_DDRMC_PERF15_ENA_VOTE_OUT(v)      \
+        out_dword(HWIO_GCC_RPMH_DDRMC_PERF15_ENA_VOTE_ADDR,v)
+#define HWIO_GCC_RPMH_DDRMC_PERF15_ENA_VOTE_OUTM(m,v) \
+        out_dword_masked_ns(HWIO_GCC_RPMH_DDRMC_PERF15_ENA_VOTE_ADDR,m,v,HWIO_GCC_RPMH_DDRMC_PERF15_ENA_VOTE_IN)
+#define HWIO_GCC_RPMH_DDRMC_PERF15_ENA_VOTE_GCC_MODE_BMSK                                                      0x20
+#define HWIO_GCC_RPMH_DDRMC_PERF15_ENA_VOTE_GCC_MODE_SHFT                                                       0x5
+#define HWIO_GCC_RPMH_DDRMC_PERF15_ENA_VOTE_GCC_MODE_GCC_MODE_DISABLE_FVAL                                      0x0
+#define HWIO_GCC_RPMH_DDRMC_PERF15_ENA_VOTE_GCC_MODE_GCC_MODE_ENABLE_FVAL                                       0x1
+#define HWIO_GCC_RPMH_DDRMC_PERF15_ENA_VOTE_GPLL5_BMSK                                                         0x10
+#define HWIO_GCC_RPMH_DDRMC_PERF15_ENA_VOTE_GPLL5_SHFT                                                          0x4
+#define HWIO_GCC_RPMH_DDRMC_PERF15_ENA_VOTE_GPLL5_DISABLE_FVAL                                                  0x0
+#define HWIO_GCC_RPMH_DDRMC_PERF15_ENA_VOTE_GPLL5_ENABLE_FVAL                                                   0x1
+#define HWIO_GCC_RPMH_DDRMC_PERF15_ENA_VOTE_GPLL4_BMSK                                                          0x8
+#define HWIO_GCC_RPMH_DDRMC_PERF15_ENA_VOTE_GPLL4_SHFT                                                          0x3
+#define HWIO_GCC_RPMH_DDRMC_PERF15_ENA_VOTE_GPLL4_DISABLE_FVAL                                                  0x0
+#define HWIO_GCC_RPMH_DDRMC_PERF15_ENA_VOTE_GPLL4_ENABLE_FVAL                                                   0x1
+#define HWIO_GCC_RPMH_DDRMC_PERF15_ENA_VOTE_GPLL2_3_BMSK                                                        0x4
+#define HWIO_GCC_RPMH_DDRMC_PERF15_ENA_VOTE_GPLL2_3_SHFT                                                        0x2
+#define HWIO_GCC_RPMH_DDRMC_PERF15_ENA_VOTE_GPLL2_3_DISABLE_FVAL                                                0x0
+#define HWIO_GCC_RPMH_DDRMC_PERF15_ENA_VOTE_GPLL2_3_ENABLE_FVAL                                                 0x1
+#define HWIO_GCC_RPMH_DDRMC_PERF15_ENA_VOTE_GPLL1_BMSK                                                          0x2
+#define HWIO_GCC_RPMH_DDRMC_PERF15_ENA_VOTE_GPLL1_SHFT                                                          0x1
+#define HWIO_GCC_RPMH_DDRMC_PERF15_ENA_VOTE_GPLL1_DISABLE_FVAL                                                  0x0
+#define HWIO_GCC_RPMH_DDRMC_PERF15_ENA_VOTE_GPLL1_ENABLE_FVAL                                                   0x1
+#define HWIO_GCC_RPMH_DDRMC_PERF15_ENA_VOTE_GPLL0_BMSK                                                          0x1
+#define HWIO_GCC_RPMH_DDRMC_PERF15_ENA_VOTE_GPLL0_SHFT                                                          0x0
+#define HWIO_GCC_RPMH_DDRMC_PERF15_ENA_VOTE_GPLL0_DISABLE_FVAL                                                  0x0
+#define HWIO_GCC_RPMH_DDRMC_PERF15_ENA_VOTE_GPLL0_ENABLE_FVAL                                                   0x1
+
+#define HWIO_GCC_RPMH_DDRMC_PERF0_GPLL2_3_L_VAL_ADDR                                                     (GCC_CLK_CTL_REG_REG_BASE      + 0x00088004)
+#define HWIO_GCC_RPMH_DDRMC_PERF0_GPLL2_3_L_VAL_PHYS                                                     (GCC_CLK_CTL_REG_REG_BASE_PHYS + 0x00088004)
+#define HWIO_GCC_RPMH_DDRMC_PERF0_GPLL2_3_L_VAL_OFFS                                                     (GCC_CLK_CTL_REG_REG_BASE_OFFS + 0x00088004)
+#define HWIO_GCC_RPMH_DDRMC_PERF0_GPLL2_3_L_VAL_RMSK                                                         0xffff
+#define HWIO_GCC_RPMH_DDRMC_PERF0_GPLL2_3_L_VAL_ATTR                                                            0x3
+#define HWIO_GCC_RPMH_DDRMC_PERF0_GPLL2_3_L_VAL_IN          \
+        in_dword_masked(HWIO_GCC_RPMH_DDRMC_PERF0_GPLL2_3_L_VAL_ADDR, HWIO_GCC_RPMH_DDRMC_PERF0_GPLL2_3_L_VAL_RMSK)
+#define HWIO_GCC_RPMH_DDRMC_PERF0_GPLL2_3_L_VAL_INM(m)      \
+        in_dword_masked(HWIO_GCC_RPMH_DDRMC_PERF0_GPLL2_3_L_VAL_ADDR, m)
+#define HWIO_GCC_RPMH_DDRMC_PERF0_GPLL2_3_L_VAL_OUT(v)      \
+        out_dword(HWIO_GCC_RPMH_DDRMC_PERF0_GPLL2_3_L_VAL_ADDR,v)
+#define HWIO_GCC_RPMH_DDRMC_PERF0_GPLL2_3_L_VAL_OUTM(m,v) \
+        out_dword_masked_ns(HWIO_GCC_RPMH_DDRMC_PERF0_GPLL2_3_L_VAL_ADDR,m,v,HWIO_GCC_RPMH_DDRMC_PERF0_GPLL2_3_L_VAL_IN)
+#define HWIO_GCC_RPMH_DDRMC_PERF0_GPLL2_3_L_VAL_PLL_L_BMSK                                                   0xffff
+#define HWIO_GCC_RPMH_DDRMC_PERF0_GPLL2_3_L_VAL_PLL_L_SHFT                                                      0x0
+
+#define HWIO_GCC_RPMH_DDRMC_PERF1_GPLL2_3_L_VAL_ADDR                                                     (GCC_CLK_CTL_REG_REG_BASE      + 0x00088008)
+#define HWIO_GCC_RPMH_DDRMC_PERF1_GPLL2_3_L_VAL_PHYS                                                     (GCC_CLK_CTL_REG_REG_BASE_PHYS + 0x00088008)
+#define HWIO_GCC_RPMH_DDRMC_PERF1_GPLL2_3_L_VAL_OFFS                                                     (GCC_CLK_CTL_REG_REG_BASE_OFFS + 0x00088008)
+#define HWIO_GCC_RPMH_DDRMC_PERF1_GPLL2_3_L_VAL_RMSK                                                         0xffff
+#define HWIO_GCC_RPMH_DDRMC_PERF1_GPLL2_3_L_VAL_ATTR                                                            0x3
+#define HWIO_GCC_RPMH_DDRMC_PERF1_GPLL2_3_L_VAL_IN          \
+        in_dword_masked(HWIO_GCC_RPMH_DDRMC_PERF1_GPLL2_3_L_VAL_ADDR, HWIO_GCC_RPMH_DDRMC_PERF1_GPLL2_3_L_VAL_RMSK)
+#define HWIO_GCC_RPMH_DDRMC_PERF1_GPLL2_3_L_VAL_INM(m)      \
+        in_dword_masked(HWIO_GCC_RPMH_DDRMC_PERF1_GPLL2_3_L_VAL_ADDR, m)
+#define HWIO_GCC_RPMH_DDRMC_PERF1_GPLL2_3_L_VAL_OUT(v)      \
+        out_dword(HWIO_GCC_RPMH_DDRMC_PERF1_GPLL2_3_L_VAL_ADDR,v)
+#define HWIO_GCC_RPMH_DDRMC_PERF1_GPLL2_3_L_VAL_OUTM(m,v) \
+        out_dword_masked_ns(HWIO_GCC_RPMH_DDRMC_PERF1_GPLL2_3_L_VAL_ADDR,m,v,HWIO_GCC_RPMH_DDRMC_PERF1_GPLL2_3_L_VAL_IN)
+#define HWIO_GCC_RPMH_DDRMC_PERF1_GPLL2_3_L_VAL_PLL_L_BMSK                                                   0xffff
+#define HWIO_GCC_RPMH_DDRMC_PERF1_GPLL2_3_L_VAL_PLL_L_SHFT                                                      0x0
+
+#define HWIO_GCC_RPMH_DDRMC_PERF2_GPLL2_3_L_VAL_ADDR                                                     (GCC_CLK_CTL_REG_REG_BASE      + 0x0008800c)
+#define HWIO_GCC_RPMH_DDRMC_PERF2_GPLL2_3_L_VAL_PHYS                                                     (GCC_CLK_CTL_REG_REG_BASE_PHYS + 0x0008800c)
+#define HWIO_GCC_RPMH_DDRMC_PERF2_GPLL2_3_L_VAL_OFFS                                                     (GCC_CLK_CTL_REG_REG_BASE_OFFS + 0x0008800c)
+#define HWIO_GCC_RPMH_DDRMC_PERF2_GPLL2_3_L_VAL_RMSK                                                         0xffff
+#define HWIO_GCC_RPMH_DDRMC_PERF2_GPLL2_3_L_VAL_ATTR                                                            0x3
+#define HWIO_GCC_RPMH_DDRMC_PERF2_GPLL2_3_L_VAL_IN          \
+        in_dword_masked(HWIO_GCC_RPMH_DDRMC_PERF2_GPLL2_3_L_VAL_ADDR, HWIO_GCC_RPMH_DDRMC_PERF2_GPLL2_3_L_VAL_RMSK)
+#define HWIO_GCC_RPMH_DDRMC_PERF2_GPLL2_3_L_VAL_INM(m)      \
+        in_dword_masked(HWIO_GCC_RPMH_DDRMC_PERF2_GPLL2_3_L_VAL_ADDR, m)
+#define HWIO_GCC_RPMH_DDRMC_PERF2_GPLL2_3_L_VAL_OUT(v)      \
+        out_dword(HWIO_GCC_RPMH_DDRMC_PERF2_GPLL2_3_L_VAL_ADDR,v)
+#define HWIO_GCC_RPMH_DDRMC_PERF2_GPLL2_3_L_VAL_OUTM(m,v) \
+        out_dword_masked_ns(HWIO_GCC_RPMH_DDRMC_PERF2_GPLL2_3_L_VAL_ADDR,m,v,HWIO_GCC_RPMH_DDRMC_PERF2_GPLL2_3_L_VAL_IN)
+#define HWIO_GCC_RPMH_DDRMC_PERF2_GPLL2_3_L_VAL_PLL_L_BMSK                                                   0xffff
+#define HWIO_GCC_RPMH_DDRMC_PERF2_GPLL2_3_L_VAL_PLL_L_SHFT                                                      0x0
+
+#define HWIO_GCC_RPMH_DDRMC_PERF3_GPLL2_3_L_VAL_ADDR                                                     (GCC_CLK_CTL_REG_REG_BASE      + 0x00088010)
+#define HWIO_GCC_RPMH_DDRMC_PERF3_GPLL2_3_L_VAL_PHYS                                                     (GCC_CLK_CTL_REG_REG_BASE_PHYS + 0x00088010)
+#define HWIO_GCC_RPMH_DDRMC_PERF3_GPLL2_3_L_VAL_OFFS                                                     (GCC_CLK_CTL_REG_REG_BASE_OFFS + 0x00088010)
+#define HWIO_GCC_RPMH_DDRMC_PERF3_GPLL2_3_L_VAL_RMSK                                                         0xffff
+#define HWIO_GCC_RPMH_DDRMC_PERF3_GPLL2_3_L_VAL_ATTR                                                            0x3
+#define HWIO_GCC_RPMH_DDRMC_PERF3_GPLL2_3_L_VAL_IN          \
+        in_dword_masked(HWIO_GCC_RPMH_DDRMC_PERF3_GPLL2_3_L_VAL_ADDR, HWIO_GCC_RPMH_DDRMC_PERF3_GPLL2_3_L_VAL_RMSK)
+#define HWIO_GCC_RPMH_DDRMC_PERF3_GPLL2_3_L_VAL_INM(m)      \
+        in_dword_masked(HWIO_GCC_RPMH_DDRMC_PERF3_GPLL2_3_L_VAL_ADDR, m)
+#define HWIO_GCC_RPMH_DDRMC_PERF3_GPLL2_3_L_VAL_OUT(v)      \
+        out_dword(HWIO_GCC_RPMH_DDRMC_PERF3_GPLL2_3_L_VAL_ADDR,v)
+#define HWIO_GCC_RPMH_DDRMC_PERF3_GPLL2_3_L_VAL_OUTM(m,v) \
+        out_dword_masked_ns(HWIO_GCC_RPMH_DDRMC_PERF3_GPLL2_3_L_VAL_ADDR,m,v,HWIO_GCC_RPMH_DDRMC_PERF3_GPLL2_3_L_VAL_IN)
+#define HWIO_GCC_RPMH_DDRMC_PERF3_GPLL2_3_L_VAL_PLL_L_BMSK                                                   0xffff
+#define HWIO_GCC_RPMH_DDRMC_PERF3_GPLL2_3_L_VAL_PLL_L_SHFT                                                      0x0
+
+#define HWIO_GCC_RPMH_DDRMC_PERF4_GPLL2_3_L_VAL_ADDR                                                     (GCC_CLK_CTL_REG_REG_BASE      + 0x00088014)
+#define HWIO_GCC_RPMH_DDRMC_PERF4_GPLL2_3_L_VAL_PHYS                                                     (GCC_CLK_CTL_REG_REG_BASE_PHYS + 0x00088014)
+#define HWIO_GCC_RPMH_DDRMC_PERF4_GPLL2_3_L_VAL_OFFS                                                     (GCC_CLK_CTL_REG_REG_BASE_OFFS + 0x00088014)
+#define HWIO_GCC_RPMH_DDRMC_PERF4_GPLL2_3_L_VAL_RMSK                                                         0xffff
+#define HWIO_GCC_RPMH_DDRMC_PERF4_GPLL2_3_L_VAL_ATTR                                                            0x3
+#define HWIO_GCC_RPMH_DDRMC_PERF4_GPLL2_3_L_VAL_IN          \
+        in_dword_masked(HWIO_GCC_RPMH_DDRMC_PERF4_GPLL2_3_L_VAL_ADDR, HWIO_GCC_RPMH_DDRMC_PERF4_GPLL2_3_L_VAL_RMSK)
+#define HWIO_GCC_RPMH_DDRMC_PERF4_GPLL2_3_L_VAL_INM(m)      \
+        in_dword_masked(HWIO_GCC_RPMH_DDRMC_PERF4_GPLL2_3_L_VAL_ADDR, m)
+#define HWIO_GCC_RPMH_DDRMC_PERF4_GPLL2_3_L_VAL_OUT(v)      \
+        out_dword(HWIO_GCC_RPMH_DDRMC_PERF4_GPLL2_3_L_VAL_ADDR,v)
+#define HWIO_GCC_RPMH_DDRMC_PERF4_GPLL2_3_L_VAL_OUTM(m,v) \
+        out_dword_masked_ns(HWIO_GCC_RPMH_DDRMC_PERF4_GPLL2_3_L_VAL_ADDR,m,v,HWIO_GCC_RPMH_DDRMC_PERF4_GPLL2_3_L_VAL_IN)
+#define HWIO_GCC_RPMH_DDRMC_PERF4_GPLL2_3_L_VAL_PLL_L_BMSK                                                   0xffff
+#define HWIO_GCC_RPMH_DDRMC_PERF4_GPLL2_3_L_VAL_PLL_L_SHFT                                                      0x0
+
+#define HWIO_GCC_RPMH_DDRMC_PERF5_GPLL2_3_L_VAL_ADDR                                                     (GCC_CLK_CTL_REG_REG_BASE      + 0x00088018)
+#define HWIO_GCC_RPMH_DDRMC_PERF5_GPLL2_3_L_VAL_PHYS                                                     (GCC_CLK_CTL_REG_REG_BASE_PHYS + 0x00088018)
+#define HWIO_GCC_RPMH_DDRMC_PERF5_GPLL2_3_L_VAL_OFFS                                                     (GCC_CLK_CTL_REG_REG_BASE_OFFS + 0x00088018)
+#define HWIO_GCC_RPMH_DDRMC_PERF5_GPLL2_3_L_VAL_RMSK                                                         0xffff
+#define HWIO_GCC_RPMH_DDRMC_PERF5_GPLL2_3_L_VAL_ATTR                                                            0x3
+#define HWIO_GCC_RPMH_DDRMC_PERF5_GPLL2_3_L_VAL_IN          \
+        in_dword_masked(HWIO_GCC_RPMH_DDRMC_PERF5_GPLL2_3_L_VAL_ADDR, HWIO_GCC_RPMH_DDRMC_PERF5_GPLL2_3_L_VAL_RMSK)
+#define HWIO_GCC_RPMH_DDRMC_PERF5_GPLL2_3_L_VAL_INM(m)      \
+        in_dword_masked(HWIO_GCC_RPMH_DDRMC_PERF5_GPLL2_3_L_VAL_ADDR, m)
+#define HWIO_GCC_RPMH_DDRMC_PERF5_GPLL2_3_L_VAL_OUT(v)      \
+        out_dword(HWIO_GCC_RPMH_DDRMC_PERF5_GPLL2_3_L_VAL_ADDR,v)
+#define HWIO_GCC_RPMH_DDRMC_PERF5_GPLL2_3_L_VAL_OUTM(m,v) \
+        out_dword_masked_ns(HWIO_GCC_RPMH_DDRMC_PERF5_GPLL2_3_L_VAL_ADDR,m,v,HWIO_GCC_RPMH_DDRMC_PERF5_GPLL2_3_L_VAL_IN)
+#define HWIO_GCC_RPMH_DDRMC_PERF5_GPLL2_3_L_VAL_PLL_L_BMSK                                                   0xffff
+#define HWIO_GCC_RPMH_DDRMC_PERF5_GPLL2_3_L_VAL_PLL_L_SHFT                                                      0x0
+
+#define HWIO_GCC_RPMH_DDRMC_PERF6_GPLL2_3_L_VAL_ADDR                                                     (GCC_CLK_CTL_REG_REG_BASE      + 0x0008801c)
+#define HWIO_GCC_RPMH_DDRMC_PERF6_GPLL2_3_L_VAL_PHYS                                                     (GCC_CLK_CTL_REG_REG_BASE_PHYS + 0x0008801c)
+#define HWIO_GCC_RPMH_DDRMC_PERF6_GPLL2_3_L_VAL_OFFS                                                     (GCC_CLK_CTL_REG_REG_BASE_OFFS + 0x0008801c)
+#define HWIO_GCC_RPMH_DDRMC_PERF6_GPLL2_3_L_VAL_RMSK                                                         0xffff
+#define HWIO_GCC_RPMH_DDRMC_PERF6_GPLL2_3_L_VAL_ATTR                                                            0x3
+#define HWIO_GCC_RPMH_DDRMC_PERF6_GPLL2_3_L_VAL_IN          \
+        in_dword_masked(HWIO_GCC_RPMH_DDRMC_PERF6_GPLL2_3_L_VAL_ADDR, HWIO_GCC_RPMH_DDRMC_PERF6_GPLL2_3_L_VAL_RMSK)
+#define HWIO_GCC_RPMH_DDRMC_PERF6_GPLL2_3_L_VAL_INM(m)      \
+        in_dword_masked(HWIO_GCC_RPMH_DDRMC_PERF6_GPLL2_3_L_VAL_ADDR, m)
+#define HWIO_GCC_RPMH_DDRMC_PERF6_GPLL2_3_L_VAL_OUT(v)      \
+        out_dword(HWIO_GCC_RPMH_DDRMC_PERF6_GPLL2_3_L_VAL_ADDR,v)
+#define HWIO_GCC_RPMH_DDRMC_PERF6_GPLL2_3_L_VAL_OUTM(m,v) \
+        out_dword_masked_ns(HWIO_GCC_RPMH_DDRMC_PERF6_GPLL2_3_L_VAL_ADDR,m,v,HWIO_GCC_RPMH_DDRMC_PERF6_GPLL2_3_L_VAL_IN)
+#define HWIO_GCC_RPMH_DDRMC_PERF6_GPLL2_3_L_VAL_PLL_L_BMSK                                                   0xffff
+#define HWIO_GCC_RPMH_DDRMC_PERF6_GPLL2_3_L_VAL_PLL_L_SHFT                                                      0x0
+
+#define HWIO_GCC_RPMH_DDRMC_PERF7_GPLL2_3_L_VAL_ADDR                                                     (GCC_CLK_CTL_REG_REG_BASE      + 0x00088020)
+#define HWIO_GCC_RPMH_DDRMC_PERF7_GPLL2_3_L_VAL_PHYS                                                     (GCC_CLK_CTL_REG_REG_BASE_PHYS + 0x00088020)
+#define HWIO_GCC_RPMH_DDRMC_PERF7_GPLL2_3_L_VAL_OFFS                                                     (GCC_CLK_CTL_REG_REG_BASE_OFFS + 0x00088020)
+#define HWIO_GCC_RPMH_DDRMC_PERF7_GPLL2_3_L_VAL_RMSK                                                         0xffff
+#define HWIO_GCC_RPMH_DDRMC_PERF7_GPLL2_3_L_VAL_ATTR                                                            0x3
+#define HWIO_GCC_RPMH_DDRMC_PERF7_GPLL2_3_L_VAL_IN          \
+        in_dword_masked(HWIO_GCC_RPMH_DDRMC_PERF7_GPLL2_3_L_VAL_ADDR, HWIO_GCC_RPMH_DDRMC_PERF7_GPLL2_3_L_VAL_RMSK)
+#define HWIO_GCC_RPMH_DDRMC_PERF7_GPLL2_3_L_VAL_INM(m)      \
+        in_dword_masked(HWIO_GCC_RPMH_DDRMC_PERF7_GPLL2_3_L_VAL_ADDR, m)
+#define HWIO_GCC_RPMH_DDRMC_PERF7_GPLL2_3_L_VAL_OUT(v)      \
+        out_dword(HWIO_GCC_RPMH_DDRMC_PERF7_GPLL2_3_L_VAL_ADDR,v)
+#define HWIO_GCC_RPMH_DDRMC_PERF7_GPLL2_3_L_VAL_OUTM(m,v) \
+        out_dword_masked_ns(HWIO_GCC_RPMH_DDRMC_PERF7_GPLL2_3_L_VAL_ADDR,m,v,HWIO_GCC_RPMH_DDRMC_PERF7_GPLL2_3_L_VAL_IN)
+#define HWIO_GCC_RPMH_DDRMC_PERF7_GPLL2_3_L_VAL_PLL_L_BMSK                                                   0xffff
+#define HWIO_GCC_RPMH_DDRMC_PERF7_GPLL2_3_L_VAL_PLL_L_SHFT                                                      0x0
+
+#define HWIO_GCC_RPMH_DDRMC_PERF8_GPLL2_3_L_VAL_ADDR                                                     (GCC_CLK_CTL_REG_REG_BASE      + 0x00088024)
+#define HWIO_GCC_RPMH_DDRMC_PERF8_GPLL2_3_L_VAL_PHYS                                                     (GCC_CLK_CTL_REG_REG_BASE_PHYS + 0x00088024)
+#define HWIO_GCC_RPMH_DDRMC_PERF8_GPLL2_3_L_VAL_OFFS                                                     (GCC_CLK_CTL_REG_REG_BASE_OFFS + 0x00088024)
+#define HWIO_GCC_RPMH_DDRMC_PERF8_GPLL2_3_L_VAL_RMSK                                                         0xffff
+#define HWIO_GCC_RPMH_DDRMC_PERF8_GPLL2_3_L_VAL_ATTR                                                            0x3
+#define HWIO_GCC_RPMH_DDRMC_PERF8_GPLL2_3_L_VAL_IN          \
+        in_dword_masked(HWIO_GCC_RPMH_DDRMC_PERF8_GPLL2_3_L_VAL_ADDR, HWIO_GCC_RPMH_DDRMC_PERF8_GPLL2_3_L_VAL_RMSK)
+#define HWIO_GCC_RPMH_DDRMC_PERF8_GPLL2_3_L_VAL_INM(m)      \
+        in_dword_masked(HWIO_GCC_RPMH_DDRMC_PERF8_GPLL2_3_L_VAL_ADDR, m)
+#define HWIO_GCC_RPMH_DDRMC_PERF8_GPLL2_3_L_VAL_OUT(v)      \
+        out_dword(HWIO_GCC_RPMH_DDRMC_PERF8_GPLL2_3_L_VAL_ADDR,v)
+#define HWIO_GCC_RPMH_DDRMC_PERF8_GPLL2_3_L_VAL_OUTM(m,v) \
+        out_dword_masked_ns(HWIO_GCC_RPMH_DDRMC_PERF8_GPLL2_3_L_VAL_ADDR,m,v,HWIO_GCC_RPMH_DDRMC_PERF8_GPLL2_3_L_VAL_IN)
+#define HWIO_GCC_RPMH_DDRMC_PERF8_GPLL2_3_L_VAL_PLL_L_BMSK                                                   0xffff
+#define HWIO_GCC_RPMH_DDRMC_PERF8_GPLL2_3_L_VAL_PLL_L_SHFT                                                      0x0
+
+#define HWIO_GCC_RPMH_DDRMC_PERF9_GPLL2_3_L_VAL_ADDR                                                     (GCC_CLK_CTL_REG_REG_BASE      + 0x00088028)
+#define HWIO_GCC_RPMH_DDRMC_PERF9_GPLL2_3_L_VAL_PHYS                                                     (GCC_CLK_CTL_REG_REG_BASE_PHYS + 0x00088028)
+#define HWIO_GCC_RPMH_DDRMC_PERF9_GPLL2_3_L_VAL_OFFS                                                     (GCC_CLK_CTL_REG_REG_BASE_OFFS + 0x00088028)
+#define HWIO_GCC_RPMH_DDRMC_PERF9_GPLL2_3_L_VAL_RMSK                                                         0xffff
+#define HWIO_GCC_RPMH_DDRMC_PERF9_GPLL2_3_L_VAL_ATTR                                                            0x3
+#define HWIO_GCC_RPMH_DDRMC_PERF9_GPLL2_3_L_VAL_IN          \
+        in_dword_masked(HWIO_GCC_RPMH_DDRMC_PERF9_GPLL2_3_L_VAL_ADDR, HWIO_GCC_RPMH_DDRMC_PERF9_GPLL2_3_L_VAL_RMSK)
+#define HWIO_GCC_RPMH_DDRMC_PERF9_GPLL2_3_L_VAL_INM(m)      \
+        in_dword_masked(HWIO_GCC_RPMH_DDRMC_PERF9_GPLL2_3_L_VAL_ADDR, m)
+#define HWIO_GCC_RPMH_DDRMC_PERF9_GPLL2_3_L_VAL_OUT(v)      \
+        out_dword(HWIO_GCC_RPMH_DDRMC_PERF9_GPLL2_3_L_VAL_ADDR,v)
+#define HWIO_GCC_RPMH_DDRMC_PERF9_GPLL2_3_L_VAL_OUTM(m,v) \
+        out_dword_masked_ns(HWIO_GCC_RPMH_DDRMC_PERF9_GPLL2_3_L_VAL_ADDR,m,v,HWIO_GCC_RPMH_DDRMC_PERF9_GPLL2_3_L_VAL_IN)
+#define HWIO_GCC_RPMH_DDRMC_PERF9_GPLL2_3_L_VAL_PLL_L_BMSK                                                   0xffff
+#define HWIO_GCC_RPMH_DDRMC_PERF9_GPLL2_3_L_VAL_PLL_L_SHFT                                                      0x0
+
+#define HWIO_GCC_RPMH_DDRMC_PERF10_GPLL2_3_L_VAL_ADDR                                                    (GCC_CLK_CTL_REG_REG_BASE      + 0x0008802c)
+#define HWIO_GCC_RPMH_DDRMC_PERF10_GPLL2_3_L_VAL_PHYS                                                    (GCC_CLK_CTL_REG_REG_BASE_PHYS + 0x0008802c)
+#define HWIO_GCC_RPMH_DDRMC_PERF10_GPLL2_3_L_VAL_OFFS                                                    (GCC_CLK_CTL_REG_REG_BASE_OFFS + 0x0008802c)
+#define HWIO_GCC_RPMH_DDRMC_PERF10_GPLL2_3_L_VAL_RMSK                                                        0xffff
+#define HWIO_GCC_RPMH_DDRMC_PERF10_GPLL2_3_L_VAL_ATTR                                                           0x3
+#define HWIO_GCC_RPMH_DDRMC_PERF10_GPLL2_3_L_VAL_IN          \
+        in_dword_masked(HWIO_GCC_RPMH_DDRMC_PERF10_GPLL2_3_L_VAL_ADDR, HWIO_GCC_RPMH_DDRMC_PERF10_GPLL2_3_L_VAL_RMSK)
+#define HWIO_GCC_RPMH_DDRMC_PERF10_GPLL2_3_L_VAL_INM(m)      \
+        in_dword_masked(HWIO_GCC_RPMH_DDRMC_PERF10_GPLL2_3_L_VAL_ADDR, m)
+#define HWIO_GCC_RPMH_DDRMC_PERF10_GPLL2_3_L_VAL_OUT(v)      \
+        out_dword(HWIO_GCC_RPMH_DDRMC_PERF10_GPLL2_3_L_VAL_ADDR,v)
+#define HWIO_GCC_RPMH_DDRMC_PERF10_GPLL2_3_L_VAL_OUTM(m,v) \
+        out_dword_masked_ns(HWIO_GCC_RPMH_DDRMC_PERF10_GPLL2_3_L_VAL_ADDR,m,v,HWIO_GCC_RPMH_DDRMC_PERF10_GPLL2_3_L_VAL_IN)
+#define HWIO_GCC_RPMH_DDRMC_PERF10_GPLL2_3_L_VAL_PLL_L_BMSK                                                  0xffff
+#define HWIO_GCC_RPMH_DDRMC_PERF10_GPLL2_3_L_VAL_PLL_L_SHFT                                                     0x0
+
+#define HWIO_GCC_RPMH_DDRMC_PERF11_GPLL2_3_L_VAL_ADDR                                                    (GCC_CLK_CTL_REG_REG_BASE      + 0x00088030)
+#define HWIO_GCC_RPMH_DDRMC_PERF11_GPLL2_3_L_VAL_PHYS                                                    (GCC_CLK_CTL_REG_REG_BASE_PHYS + 0x00088030)
+#define HWIO_GCC_RPMH_DDRMC_PERF11_GPLL2_3_L_VAL_OFFS                                                    (GCC_CLK_CTL_REG_REG_BASE_OFFS + 0x00088030)
+#define HWIO_GCC_RPMH_DDRMC_PERF11_GPLL2_3_L_VAL_RMSK                                                        0xffff
+#define HWIO_GCC_RPMH_DDRMC_PERF11_GPLL2_3_L_VAL_ATTR                                                           0x3
+#define HWIO_GCC_RPMH_DDRMC_PERF11_GPLL2_3_L_VAL_IN          \
+        in_dword_masked(HWIO_GCC_RPMH_DDRMC_PERF11_GPLL2_3_L_VAL_ADDR, HWIO_GCC_RPMH_DDRMC_PERF11_GPLL2_3_L_VAL_RMSK)
+#define HWIO_GCC_RPMH_DDRMC_PERF11_GPLL2_3_L_VAL_INM(m)      \
+        in_dword_masked(HWIO_GCC_RPMH_DDRMC_PERF11_GPLL2_3_L_VAL_ADDR, m)
+#define HWIO_GCC_RPMH_DDRMC_PERF11_GPLL2_3_L_VAL_OUT(v)      \
+        out_dword(HWIO_GCC_RPMH_DDRMC_PERF11_GPLL2_3_L_VAL_ADDR,v)
+#define HWIO_GCC_RPMH_DDRMC_PERF11_GPLL2_3_L_VAL_OUTM(m,v) \
+        out_dword_masked_ns(HWIO_GCC_RPMH_DDRMC_PERF11_GPLL2_3_L_VAL_ADDR,m,v,HWIO_GCC_RPMH_DDRMC_PERF11_GPLL2_3_L_VAL_IN)
+#define HWIO_GCC_RPMH_DDRMC_PERF11_GPLL2_3_L_VAL_PLL_L_BMSK                                                  0xffff
+#define HWIO_GCC_RPMH_DDRMC_PERF11_GPLL2_3_L_VAL_PLL_L_SHFT                                                     0x0
+
+#define HWIO_GCC_RPMH_DDRMC_PERF12_GPLL2_3_L_VAL_ADDR                                                    (GCC_CLK_CTL_REG_REG_BASE      + 0x00088034)
+#define HWIO_GCC_RPMH_DDRMC_PERF12_GPLL2_3_L_VAL_PHYS                                                    (GCC_CLK_CTL_REG_REG_BASE_PHYS + 0x00088034)
+#define HWIO_GCC_RPMH_DDRMC_PERF12_GPLL2_3_L_VAL_OFFS                                                    (GCC_CLK_CTL_REG_REG_BASE_OFFS + 0x00088034)
+#define HWIO_GCC_RPMH_DDRMC_PERF12_GPLL2_3_L_VAL_RMSK                                                        0xffff
+#define HWIO_GCC_RPMH_DDRMC_PERF12_GPLL2_3_L_VAL_ATTR                                                           0x3
+#define HWIO_GCC_RPMH_DDRMC_PERF12_GPLL2_3_L_VAL_IN          \
+        in_dword_masked(HWIO_GCC_RPMH_DDRMC_PERF12_GPLL2_3_L_VAL_ADDR, HWIO_GCC_RPMH_DDRMC_PERF12_GPLL2_3_L_VAL_RMSK)
+#define HWIO_GCC_RPMH_DDRMC_PERF12_GPLL2_3_L_VAL_INM(m)      \
+        in_dword_masked(HWIO_GCC_RPMH_DDRMC_PERF12_GPLL2_3_L_VAL_ADDR, m)
+#define HWIO_GCC_RPMH_DDRMC_PERF12_GPLL2_3_L_VAL_OUT(v)      \
+        out_dword(HWIO_GCC_RPMH_DDRMC_PERF12_GPLL2_3_L_VAL_ADDR,v)
+#define HWIO_GCC_RPMH_DDRMC_PERF12_GPLL2_3_L_VAL_OUTM(m,v) \
+        out_dword_masked_ns(HWIO_GCC_RPMH_DDRMC_PERF12_GPLL2_3_L_VAL_ADDR,m,v,HWIO_GCC_RPMH_DDRMC_PERF12_GPLL2_3_L_VAL_IN)
+#define HWIO_GCC_RPMH_DDRMC_PERF12_GPLL2_3_L_VAL_PLL_L_BMSK                                                  0xffff
+#define HWIO_GCC_RPMH_DDRMC_PERF12_GPLL2_3_L_VAL_PLL_L_SHFT                                                     0x0
+
+#define HWIO_GCC_RPMH_DDRMC_PERF13_GPLL2_3_L_VAL_ADDR                                                    (GCC_CLK_CTL_REG_REG_BASE      + 0x00088038)
+#define HWIO_GCC_RPMH_DDRMC_PERF13_GPLL2_3_L_VAL_PHYS                                                    (GCC_CLK_CTL_REG_REG_BASE_PHYS + 0x00088038)
+#define HWIO_GCC_RPMH_DDRMC_PERF13_GPLL2_3_L_VAL_OFFS                                                    (GCC_CLK_CTL_REG_REG_BASE_OFFS + 0x00088038)
+#define HWIO_GCC_RPMH_DDRMC_PERF13_GPLL2_3_L_VAL_RMSK                                                        0xffff
+#define HWIO_GCC_RPMH_DDRMC_PERF13_GPLL2_3_L_VAL_ATTR                                                           0x3
+#define HWIO_GCC_RPMH_DDRMC_PERF13_GPLL2_3_L_VAL_IN          \
+        in_dword_masked(HWIO_GCC_RPMH_DDRMC_PERF13_GPLL2_3_L_VAL_ADDR, HWIO_GCC_RPMH_DDRMC_PERF13_GPLL2_3_L_VAL_RMSK)
+#define HWIO_GCC_RPMH_DDRMC_PERF13_GPLL2_3_L_VAL_INM(m)      \
+        in_dword_masked(HWIO_GCC_RPMH_DDRMC_PERF13_GPLL2_3_L_VAL_ADDR, m)
+#define HWIO_GCC_RPMH_DDRMC_PERF13_GPLL2_3_L_VAL_OUT(v)      \
+        out_dword(HWIO_GCC_RPMH_DDRMC_PERF13_GPLL2_3_L_VAL_ADDR,v)
+#define HWIO_GCC_RPMH_DDRMC_PERF13_GPLL2_3_L_VAL_OUTM(m,v) \
+        out_dword_masked_ns(HWIO_GCC_RPMH_DDRMC_PERF13_GPLL2_3_L_VAL_ADDR,m,v,HWIO_GCC_RPMH_DDRMC_PERF13_GPLL2_3_L_VAL_IN)
+#define HWIO_GCC_RPMH_DDRMC_PERF13_GPLL2_3_L_VAL_PLL_L_BMSK                                                  0xffff
+#define HWIO_GCC_RPMH_DDRMC_PERF13_GPLL2_3_L_VAL_PLL_L_SHFT                                                     0x0
+
+#define HWIO_GCC_RPMH_DDRMC_PERF14_GPLL2_3_L_VAL_ADDR                                                    (GCC_CLK_CTL_REG_REG_BASE      + 0x0008803c)
+#define HWIO_GCC_RPMH_DDRMC_PERF14_GPLL2_3_L_VAL_PHYS                                                    (GCC_CLK_CTL_REG_REG_BASE_PHYS + 0x0008803c)
+#define HWIO_GCC_RPMH_DDRMC_PERF14_GPLL2_3_L_VAL_OFFS                                                    (GCC_CLK_CTL_REG_REG_BASE_OFFS + 0x0008803c)
+#define HWIO_GCC_RPMH_DDRMC_PERF14_GPLL2_3_L_VAL_RMSK                                                        0xffff
+#define HWIO_GCC_RPMH_DDRMC_PERF14_GPLL2_3_L_VAL_ATTR                                                           0x3
+#define HWIO_GCC_RPMH_DDRMC_PERF14_GPLL2_3_L_VAL_IN          \
+        in_dword_masked(HWIO_GCC_RPMH_DDRMC_PERF14_GPLL2_3_L_VAL_ADDR, HWIO_GCC_RPMH_DDRMC_PERF14_GPLL2_3_L_VAL_RMSK)
+#define HWIO_GCC_RPMH_DDRMC_PERF14_GPLL2_3_L_VAL_INM(m)      \
+        in_dword_masked(HWIO_GCC_RPMH_DDRMC_PERF14_GPLL2_3_L_VAL_ADDR, m)
+#define HWIO_GCC_RPMH_DDRMC_PERF14_GPLL2_3_L_VAL_OUT(v)      \
+        out_dword(HWIO_GCC_RPMH_DDRMC_PERF14_GPLL2_3_L_VAL_ADDR,v)
+#define HWIO_GCC_RPMH_DDRMC_PERF14_GPLL2_3_L_VAL_OUTM(m,v) \
+        out_dword_masked_ns(HWIO_GCC_RPMH_DDRMC_PERF14_GPLL2_3_L_VAL_ADDR,m,v,HWIO_GCC_RPMH_DDRMC_PERF14_GPLL2_3_L_VAL_IN)
+#define HWIO_GCC_RPMH_DDRMC_PERF14_GPLL2_3_L_VAL_PLL_L_BMSK                                                  0xffff
+#define HWIO_GCC_RPMH_DDRMC_PERF14_GPLL2_3_L_VAL_PLL_L_SHFT                                                     0x0
+
+#define HWIO_GCC_RPMH_DDRMC_PERF15_GPLL2_3_L_VAL_ADDR                                                    (GCC_CLK_CTL_REG_REG_BASE      + 0x00088040)
+#define HWIO_GCC_RPMH_DDRMC_PERF15_GPLL2_3_L_VAL_PHYS                                                    (GCC_CLK_CTL_REG_REG_BASE_PHYS + 0x00088040)
+#define HWIO_GCC_RPMH_DDRMC_PERF15_GPLL2_3_L_VAL_OFFS                                                    (GCC_CLK_CTL_REG_REG_BASE_OFFS + 0x00088040)
+#define HWIO_GCC_RPMH_DDRMC_PERF15_GPLL2_3_L_VAL_RMSK                                                        0xffff
+#define HWIO_GCC_RPMH_DDRMC_PERF15_GPLL2_3_L_VAL_ATTR                                                           0x3
+#define HWIO_GCC_RPMH_DDRMC_PERF15_GPLL2_3_L_VAL_IN          \
+        in_dword_masked(HWIO_GCC_RPMH_DDRMC_PERF15_GPLL2_3_L_VAL_ADDR, HWIO_GCC_RPMH_DDRMC_PERF15_GPLL2_3_L_VAL_RMSK)
+#define HWIO_GCC_RPMH_DDRMC_PERF15_GPLL2_3_L_VAL_INM(m)      \
+        in_dword_masked(HWIO_GCC_RPMH_DDRMC_PERF15_GPLL2_3_L_VAL_ADDR, m)
+#define HWIO_GCC_RPMH_DDRMC_PERF15_GPLL2_3_L_VAL_OUT(v)      \
+        out_dword(HWIO_GCC_RPMH_DDRMC_PERF15_GPLL2_3_L_VAL_ADDR,v)
+#define HWIO_GCC_RPMH_DDRMC_PERF15_GPLL2_3_L_VAL_OUTM(m,v) \
+        out_dword_masked_ns(HWIO_GCC_RPMH_DDRMC_PERF15_GPLL2_3_L_VAL_ADDR,m,v,HWIO_GCC_RPMH_DDRMC_PERF15_GPLL2_3_L_VAL_IN)
+#define HWIO_GCC_RPMH_DDRMC_PERF15_GPLL2_3_L_VAL_PLL_L_BMSK                                                  0xffff
+#define HWIO_GCC_RPMH_DDRMC_PERF15_GPLL2_3_L_VAL_PLL_L_SHFT                                                     0x0
+
+#define HWIO_GCC_RPMH_DDRMC_PERF0_GPLL2_3_FRAC_VAL_ADDR                                                  (GCC_CLK_CTL_REG_REG_BASE      + 0x00089004)
+#define HWIO_GCC_RPMH_DDRMC_PERF0_GPLL2_3_FRAC_VAL_PHYS                                                  (GCC_CLK_CTL_REG_REG_BASE_PHYS + 0x00089004)
+#define HWIO_GCC_RPMH_DDRMC_PERF0_GPLL2_3_FRAC_VAL_OFFS                                                  (GCC_CLK_CTL_REG_REG_BASE_OFFS + 0x00089004)
+#define HWIO_GCC_RPMH_DDRMC_PERF0_GPLL2_3_FRAC_VAL_RMSK                                                      0xffff
+#define HWIO_GCC_RPMH_DDRMC_PERF0_GPLL2_3_FRAC_VAL_ATTR                                                         0x3
+#define HWIO_GCC_RPMH_DDRMC_PERF0_GPLL2_3_FRAC_VAL_IN          \
+        in_dword_masked(HWIO_GCC_RPMH_DDRMC_PERF0_GPLL2_3_FRAC_VAL_ADDR, HWIO_GCC_RPMH_DDRMC_PERF0_GPLL2_3_FRAC_VAL_RMSK)
+#define HWIO_GCC_RPMH_DDRMC_PERF0_GPLL2_3_FRAC_VAL_INM(m)      \
+        in_dword_masked(HWIO_GCC_RPMH_DDRMC_PERF0_GPLL2_3_FRAC_VAL_ADDR, m)
+#define HWIO_GCC_RPMH_DDRMC_PERF0_GPLL2_3_FRAC_VAL_OUT(v)      \
+        out_dword(HWIO_GCC_RPMH_DDRMC_PERF0_GPLL2_3_FRAC_VAL_ADDR,v)
+#define HWIO_GCC_RPMH_DDRMC_PERF0_GPLL2_3_FRAC_VAL_OUTM(m,v) \
+        out_dword_masked_ns(HWIO_GCC_RPMH_DDRMC_PERF0_GPLL2_3_FRAC_VAL_ADDR,m,v,HWIO_GCC_RPMH_DDRMC_PERF0_GPLL2_3_FRAC_VAL_IN)
+#define HWIO_GCC_RPMH_DDRMC_PERF0_GPLL2_3_FRAC_VAL_PLL_FRAC_VAL_BMSK                                         0xffff
+#define HWIO_GCC_RPMH_DDRMC_PERF0_GPLL2_3_FRAC_VAL_PLL_FRAC_VAL_SHFT                                            0x0
+
+#define HWIO_GCC_RPMH_DDRMC_PERF1_GPLL2_3_FRAC_VAL_ADDR                                                  (GCC_CLK_CTL_REG_REG_BASE      + 0x00089008)
+#define HWIO_GCC_RPMH_DDRMC_PERF1_GPLL2_3_FRAC_VAL_PHYS                                                  (GCC_CLK_CTL_REG_REG_BASE_PHYS + 0x00089008)
+#define HWIO_GCC_RPMH_DDRMC_PERF1_GPLL2_3_FRAC_VAL_OFFS                                                  (GCC_CLK_CTL_REG_REG_BASE_OFFS + 0x00089008)
+#define HWIO_GCC_RPMH_DDRMC_PERF1_GPLL2_3_FRAC_VAL_RMSK                                                      0xffff
+#define HWIO_GCC_RPMH_DDRMC_PERF1_GPLL2_3_FRAC_VAL_ATTR                                                         0x3
+#define HWIO_GCC_RPMH_DDRMC_PERF1_GPLL2_3_FRAC_VAL_IN          \
+        in_dword_masked(HWIO_GCC_RPMH_DDRMC_PERF1_GPLL2_3_FRAC_VAL_ADDR, HWIO_GCC_RPMH_DDRMC_PERF1_GPLL2_3_FRAC_VAL_RMSK)
+#define HWIO_GCC_RPMH_DDRMC_PERF1_GPLL2_3_FRAC_VAL_INM(m)      \
+        in_dword_masked(HWIO_GCC_RPMH_DDRMC_PERF1_GPLL2_3_FRAC_VAL_ADDR, m)
+#define HWIO_GCC_RPMH_DDRMC_PERF1_GPLL2_3_FRAC_VAL_OUT(v)      \
+        out_dword(HWIO_GCC_RPMH_DDRMC_PERF1_GPLL2_3_FRAC_VAL_ADDR,v)
+#define HWIO_GCC_RPMH_DDRMC_PERF1_GPLL2_3_FRAC_VAL_OUTM(m,v) \
+        out_dword_masked_ns(HWIO_GCC_RPMH_DDRMC_PERF1_GPLL2_3_FRAC_VAL_ADDR,m,v,HWIO_GCC_RPMH_DDRMC_PERF1_GPLL2_3_FRAC_VAL_IN)
+#define HWIO_GCC_RPMH_DDRMC_PERF1_GPLL2_3_FRAC_VAL_PLL_FRAC_VAL_BMSK                                         0xffff
+#define HWIO_GCC_RPMH_DDRMC_PERF1_GPLL2_3_FRAC_VAL_PLL_FRAC_VAL_SHFT                                            0x0
+
+#define HWIO_GCC_RPMH_DDRMC_PERF2_GPLL2_3_FRAC_VAL_ADDR                                                  (GCC_CLK_CTL_REG_REG_BASE      + 0x0008900c)
+#define HWIO_GCC_RPMH_DDRMC_PERF2_GPLL2_3_FRAC_VAL_PHYS                                                  (GCC_CLK_CTL_REG_REG_BASE_PHYS + 0x0008900c)
+#define HWIO_GCC_RPMH_DDRMC_PERF2_GPLL2_3_FRAC_VAL_OFFS                                                  (GCC_CLK_CTL_REG_REG_BASE_OFFS + 0x0008900c)
+#define HWIO_GCC_RPMH_DDRMC_PERF2_GPLL2_3_FRAC_VAL_RMSK                                                      0xffff
+#define HWIO_GCC_RPMH_DDRMC_PERF2_GPLL2_3_FRAC_VAL_ATTR                                                         0x3
+#define HWIO_GCC_RPMH_DDRMC_PERF2_GPLL2_3_FRAC_VAL_IN          \
+        in_dword_masked(HWIO_GCC_RPMH_DDRMC_PERF2_GPLL2_3_FRAC_VAL_ADDR, HWIO_GCC_RPMH_DDRMC_PERF2_GPLL2_3_FRAC_VAL_RMSK)
+#define HWIO_GCC_RPMH_DDRMC_PERF2_GPLL2_3_FRAC_VAL_INM(m)      \
+        in_dword_masked(HWIO_GCC_RPMH_DDRMC_PERF2_GPLL2_3_FRAC_VAL_ADDR, m)
+#define HWIO_GCC_RPMH_DDRMC_PERF2_GPLL2_3_FRAC_VAL_OUT(v)      \
+        out_dword(HWIO_GCC_RPMH_DDRMC_PERF2_GPLL2_3_FRAC_VAL_ADDR,v)
+#define HWIO_GCC_RPMH_DDRMC_PERF2_GPLL2_3_FRAC_VAL_OUTM(m,v) \
+        out_dword_masked_ns(HWIO_GCC_RPMH_DDRMC_PERF2_GPLL2_3_FRAC_VAL_ADDR,m,v,HWIO_GCC_RPMH_DDRMC_PERF2_GPLL2_3_FRAC_VAL_IN)
+#define HWIO_GCC_RPMH_DDRMC_PERF2_GPLL2_3_FRAC_VAL_PLL_FRAC_VAL_BMSK                                         0xffff
+#define HWIO_GCC_RPMH_DDRMC_PERF2_GPLL2_3_FRAC_VAL_PLL_FRAC_VAL_SHFT                                            0x0
+
+#define HWIO_GCC_RPMH_DDRMC_PERF3_GPLL2_3_FRAC_VAL_ADDR                                                  (GCC_CLK_CTL_REG_REG_BASE      + 0x00089010)
+#define HWIO_GCC_RPMH_DDRMC_PERF3_GPLL2_3_FRAC_VAL_PHYS                                                  (GCC_CLK_CTL_REG_REG_BASE_PHYS + 0x00089010)
+#define HWIO_GCC_RPMH_DDRMC_PERF3_GPLL2_3_FRAC_VAL_OFFS                                                  (GCC_CLK_CTL_REG_REG_BASE_OFFS + 0x00089010)
+#define HWIO_GCC_RPMH_DDRMC_PERF3_GPLL2_3_FRAC_VAL_RMSK                                                      0xffff
+#define HWIO_GCC_RPMH_DDRMC_PERF3_GPLL2_3_FRAC_VAL_ATTR                                                         0x3
+#define HWIO_GCC_RPMH_DDRMC_PERF3_GPLL2_3_FRAC_VAL_IN          \
+        in_dword_masked(HWIO_GCC_RPMH_DDRMC_PERF3_GPLL2_3_FRAC_VAL_ADDR, HWIO_GCC_RPMH_DDRMC_PERF3_GPLL2_3_FRAC_VAL_RMSK)
+#define HWIO_GCC_RPMH_DDRMC_PERF3_GPLL2_3_FRAC_VAL_INM(m)      \
+        in_dword_masked(HWIO_GCC_RPMH_DDRMC_PERF3_GPLL2_3_FRAC_VAL_ADDR, m)
+#define HWIO_GCC_RPMH_DDRMC_PERF3_GPLL2_3_FRAC_VAL_OUT(v)      \
+        out_dword(HWIO_GCC_RPMH_DDRMC_PERF3_GPLL2_3_FRAC_VAL_ADDR,v)
+#define HWIO_GCC_RPMH_DDRMC_PERF3_GPLL2_3_FRAC_VAL_OUTM(m,v) \
+        out_dword_masked_ns(HWIO_GCC_RPMH_DDRMC_PERF3_GPLL2_3_FRAC_VAL_ADDR,m,v,HWIO_GCC_RPMH_DDRMC_PERF3_GPLL2_3_FRAC_VAL_IN)
+#define HWIO_GCC_RPMH_DDRMC_PERF3_GPLL2_3_FRAC_VAL_PLL_FRAC_VAL_BMSK                                         0xffff
+#define HWIO_GCC_RPMH_DDRMC_PERF3_GPLL2_3_FRAC_VAL_PLL_FRAC_VAL_SHFT                                            0x0
+
+#define HWIO_GCC_RPMH_DDRMC_PERF4_GPLL2_3_FRAC_VAL_ADDR                                                  (GCC_CLK_CTL_REG_REG_BASE      + 0x00089014)
+#define HWIO_GCC_RPMH_DDRMC_PERF4_GPLL2_3_FRAC_VAL_PHYS                                                  (GCC_CLK_CTL_REG_REG_BASE_PHYS + 0x00089014)
+#define HWIO_GCC_RPMH_DDRMC_PERF4_GPLL2_3_FRAC_VAL_OFFS                                                  (GCC_CLK_CTL_REG_REG_BASE_OFFS + 0x00089014)
+#define HWIO_GCC_RPMH_DDRMC_PERF4_GPLL2_3_FRAC_VAL_RMSK                                                      0xffff
+#define HWIO_GCC_RPMH_DDRMC_PERF4_GPLL2_3_FRAC_VAL_ATTR                                                         0x3
+#define HWIO_GCC_RPMH_DDRMC_PERF4_GPLL2_3_FRAC_VAL_IN          \
+        in_dword_masked(HWIO_GCC_RPMH_DDRMC_PERF4_GPLL2_3_FRAC_VAL_ADDR, HWIO_GCC_RPMH_DDRMC_PERF4_GPLL2_3_FRAC_VAL_RMSK)
+#define HWIO_GCC_RPMH_DDRMC_PERF4_GPLL2_3_FRAC_VAL_INM(m)      \
+        in_dword_masked(HWIO_GCC_RPMH_DDRMC_PERF4_GPLL2_3_FRAC_VAL_ADDR, m)
+#define HWIO_GCC_RPMH_DDRMC_PERF4_GPLL2_3_FRAC_VAL_OUT(v)      \
+        out_dword(HWIO_GCC_RPMH_DDRMC_PERF4_GPLL2_3_FRAC_VAL_ADDR,v)
+#define HWIO_GCC_RPMH_DDRMC_PERF4_GPLL2_3_FRAC_VAL_OUTM(m,v) \
+        out_dword_masked_ns(HWIO_GCC_RPMH_DDRMC_PERF4_GPLL2_3_FRAC_VAL_ADDR,m,v,HWIO_GCC_RPMH_DDRMC_PERF4_GPLL2_3_FRAC_VAL_IN)
+#define HWIO_GCC_RPMH_DDRMC_PERF4_GPLL2_3_FRAC_VAL_PLL_FRAC_VAL_BMSK                                         0xffff
+#define HWIO_GCC_RPMH_DDRMC_PERF4_GPLL2_3_FRAC_VAL_PLL_FRAC_VAL_SHFT                                            0x0
+
+#define HWIO_GCC_RPMH_DDRMC_PERF5_GPLL2_3_FRAC_VAL_ADDR                                                  (GCC_CLK_CTL_REG_REG_BASE      + 0x00089018)
+#define HWIO_GCC_RPMH_DDRMC_PERF5_GPLL2_3_FRAC_VAL_PHYS                                                  (GCC_CLK_CTL_REG_REG_BASE_PHYS + 0x00089018)
+#define HWIO_GCC_RPMH_DDRMC_PERF5_GPLL2_3_FRAC_VAL_OFFS                                                  (GCC_CLK_CTL_REG_REG_BASE_OFFS + 0x00089018)
+#define HWIO_GCC_RPMH_DDRMC_PERF5_GPLL2_3_FRAC_VAL_RMSK                                                      0xffff
+#define HWIO_GCC_RPMH_DDRMC_PERF5_GPLL2_3_FRAC_VAL_ATTR                                                         0x3
+#define HWIO_GCC_RPMH_DDRMC_PERF5_GPLL2_3_FRAC_VAL_IN          \
+        in_dword_masked(HWIO_GCC_RPMH_DDRMC_PERF5_GPLL2_3_FRAC_VAL_ADDR, HWIO_GCC_RPMH_DDRMC_PERF5_GPLL2_3_FRAC_VAL_RMSK)
+#define HWIO_GCC_RPMH_DDRMC_PERF5_GPLL2_3_FRAC_VAL_INM(m)      \
+        in_dword_masked(HWIO_GCC_RPMH_DDRMC_PERF5_GPLL2_3_FRAC_VAL_ADDR, m)
+#define HWIO_GCC_RPMH_DDRMC_PERF5_GPLL2_3_FRAC_VAL_OUT(v)      \
+        out_dword(HWIO_GCC_RPMH_DDRMC_PERF5_GPLL2_3_FRAC_VAL_ADDR,v)
+#define HWIO_GCC_RPMH_DDRMC_PERF5_GPLL2_3_FRAC_VAL_OUTM(m,v) \
+        out_dword_masked_ns(HWIO_GCC_RPMH_DDRMC_PERF5_GPLL2_3_FRAC_VAL_ADDR,m,v,HWIO_GCC_RPMH_DDRMC_PERF5_GPLL2_3_FRAC_VAL_IN)
+#define HWIO_GCC_RPMH_DDRMC_PERF5_GPLL2_3_FRAC_VAL_PLL_FRAC_VAL_BMSK                                         0xffff
+#define HWIO_GCC_RPMH_DDRMC_PERF5_GPLL2_3_FRAC_VAL_PLL_FRAC_VAL_SHFT                                            0x0
+
+#define HWIO_GCC_RPMH_DDRMC_PERF6_GPLL2_3_FRAC_VAL_ADDR                                                  (GCC_CLK_CTL_REG_REG_BASE      + 0x0008901c)
+#define HWIO_GCC_RPMH_DDRMC_PERF6_GPLL2_3_FRAC_VAL_PHYS                                                  (GCC_CLK_CTL_REG_REG_BASE_PHYS + 0x0008901c)
+#define HWIO_GCC_RPMH_DDRMC_PERF6_GPLL2_3_FRAC_VAL_OFFS                                                  (GCC_CLK_CTL_REG_REG_BASE_OFFS + 0x0008901c)
+#define HWIO_GCC_RPMH_DDRMC_PERF6_GPLL2_3_FRAC_VAL_RMSK                                                      0xffff
+#define HWIO_GCC_RPMH_DDRMC_PERF6_GPLL2_3_FRAC_VAL_ATTR                                                         0x3
+#define HWIO_GCC_RPMH_DDRMC_PERF6_GPLL2_3_FRAC_VAL_IN          \
+        in_dword_masked(HWIO_GCC_RPMH_DDRMC_PERF6_GPLL2_3_FRAC_VAL_ADDR, HWIO_GCC_RPMH_DDRMC_PERF6_GPLL2_3_FRAC_VAL_RMSK)
+#define HWIO_GCC_RPMH_DDRMC_PERF6_GPLL2_3_FRAC_VAL_INM(m)      \
+        in_dword_masked(HWIO_GCC_RPMH_DDRMC_PERF6_GPLL2_3_FRAC_VAL_ADDR, m)
+#define HWIO_GCC_RPMH_DDRMC_PERF6_GPLL2_3_FRAC_VAL_OUT(v)      \
+        out_dword(HWIO_GCC_RPMH_DDRMC_PERF6_GPLL2_3_FRAC_VAL_ADDR,v)
+#define HWIO_GCC_RPMH_DDRMC_PERF6_GPLL2_3_FRAC_VAL_OUTM(m,v) \
+        out_dword_masked_ns(HWIO_GCC_RPMH_DDRMC_PERF6_GPLL2_3_FRAC_VAL_ADDR,m,v,HWIO_GCC_RPMH_DDRMC_PERF6_GPLL2_3_FRAC_VAL_IN)
+#define HWIO_GCC_RPMH_DDRMC_PERF6_GPLL2_3_FRAC_VAL_PLL_FRAC_VAL_BMSK                                         0xffff
+#define HWIO_GCC_RPMH_DDRMC_PERF6_GPLL2_3_FRAC_VAL_PLL_FRAC_VAL_SHFT                                            0x0
+
+#define HWIO_GCC_RPMH_DDRMC_PERF7_GPLL2_3_FRAC_VAL_ADDR                                                  (GCC_CLK_CTL_REG_REG_BASE      + 0x00089020)
+#define HWIO_GCC_RPMH_DDRMC_PERF7_GPLL2_3_FRAC_VAL_PHYS                                                  (GCC_CLK_CTL_REG_REG_BASE_PHYS + 0x00089020)
+#define HWIO_GCC_RPMH_DDRMC_PERF7_GPLL2_3_FRAC_VAL_OFFS                                                  (GCC_CLK_CTL_REG_REG_BASE_OFFS + 0x00089020)
+#define HWIO_GCC_RPMH_DDRMC_PERF7_GPLL2_3_FRAC_VAL_RMSK                                                      0xffff
+#define HWIO_GCC_RPMH_DDRMC_PERF7_GPLL2_3_FRAC_VAL_ATTR                                                         0x3
+#define HWIO_GCC_RPMH_DDRMC_PERF7_GPLL2_3_FRAC_VAL_IN          \
+        in_dword_masked(HWIO_GCC_RPMH_DDRMC_PERF7_GPLL2_3_FRAC_VAL_ADDR, HWIO_GCC_RPMH_DDRMC_PERF7_GPLL2_3_FRAC_VAL_RMSK)
+#define HWIO_GCC_RPMH_DDRMC_PERF7_GPLL2_3_FRAC_VAL_INM(m)      \
+        in_dword_masked(HWIO_GCC_RPMH_DDRMC_PERF7_GPLL2_3_FRAC_VAL_ADDR, m)
+#define HWIO_GCC_RPMH_DDRMC_PERF7_GPLL2_3_FRAC_VAL_OUT(v)      \
+        out_dword(HWIO_GCC_RPMH_DDRMC_PERF7_GPLL2_3_FRAC_VAL_ADDR,v)
+#define HWIO_GCC_RPMH_DDRMC_PERF7_GPLL2_3_FRAC_VAL_OUTM(m,v) \
+        out_dword_masked_ns(HWIO_GCC_RPMH_DDRMC_PERF7_GPLL2_3_FRAC_VAL_ADDR,m,v,HWIO_GCC_RPMH_DDRMC_PERF7_GPLL2_3_FRAC_VAL_IN)
+#define HWIO_GCC_RPMH_DDRMC_PERF7_GPLL2_3_FRAC_VAL_PLL_FRAC_VAL_BMSK                                         0xffff
+#define HWIO_GCC_RPMH_DDRMC_PERF7_GPLL2_3_FRAC_VAL_PLL_FRAC_VAL_SHFT                                            0x0
+
+#define HWIO_GCC_RPMH_DDRMC_PERF8_GPLL2_3_FRAC_VAL_ADDR                                                  (GCC_CLK_CTL_REG_REG_BASE      + 0x00089024)
+#define HWIO_GCC_RPMH_DDRMC_PERF8_GPLL2_3_FRAC_VAL_PHYS                                                  (GCC_CLK_CTL_REG_REG_BASE_PHYS + 0x00089024)
+#define HWIO_GCC_RPMH_DDRMC_PERF8_GPLL2_3_FRAC_VAL_OFFS                                                  (GCC_CLK_CTL_REG_REG_BASE_OFFS + 0x00089024)
+#define HWIO_GCC_RPMH_DDRMC_PERF8_GPLL2_3_FRAC_VAL_RMSK                                                      0xffff
+#define HWIO_GCC_RPMH_DDRMC_PERF8_GPLL2_3_FRAC_VAL_ATTR                                                         0x3
+#define HWIO_GCC_RPMH_DDRMC_PERF8_GPLL2_3_FRAC_VAL_IN          \
+        in_dword_masked(HWIO_GCC_RPMH_DDRMC_PERF8_GPLL2_3_FRAC_VAL_ADDR, HWIO_GCC_RPMH_DDRMC_PERF8_GPLL2_3_FRAC_VAL_RMSK)
+#define HWIO_GCC_RPMH_DDRMC_PERF8_GPLL2_3_FRAC_VAL_INM(m)      \
+        in_dword_masked(HWIO_GCC_RPMH_DDRMC_PERF8_GPLL2_3_FRAC_VAL_ADDR, m)
+#define HWIO_GCC_RPMH_DDRMC_PERF8_GPLL2_3_FRAC_VAL_OUT(v)      \
+        out_dword(HWIO_GCC_RPMH_DDRMC_PERF8_GPLL2_3_FRAC_VAL_ADDR,v)
+#define HWIO_GCC_RPMH_DDRMC_PERF8_GPLL2_3_FRAC_VAL_OUTM(m,v) \
+        out_dword_masked_ns(HWIO_GCC_RPMH_DDRMC_PERF8_GPLL2_3_FRAC_VAL_ADDR,m,v,HWIO_GCC_RPMH_DDRMC_PERF8_GPLL2_3_FRAC_VAL_IN)
+#define HWIO_GCC_RPMH_DDRMC_PERF8_GPLL2_3_FRAC_VAL_PLL_FRAC_VAL_BMSK                                         0xffff
+#define HWIO_GCC_RPMH_DDRMC_PERF8_GPLL2_3_FRAC_VAL_PLL_FRAC_VAL_SHFT                                            0x0
+
+#define HWIO_GCC_RPMH_DDRMC_PERF9_GPLL2_3_FRAC_VAL_ADDR                                                  (GCC_CLK_CTL_REG_REG_BASE      + 0x00089028)
+#define HWIO_GCC_RPMH_DDRMC_PERF9_GPLL2_3_FRAC_VAL_PHYS                                                  (GCC_CLK_CTL_REG_REG_BASE_PHYS + 0x00089028)
+#define HWIO_GCC_RPMH_DDRMC_PERF9_GPLL2_3_FRAC_VAL_OFFS                                                  (GCC_CLK_CTL_REG_REG_BASE_OFFS + 0x00089028)
+#define HWIO_GCC_RPMH_DDRMC_PERF9_GPLL2_3_FRAC_VAL_RMSK                                                      0xffff
+#define HWIO_GCC_RPMH_DDRMC_PERF9_GPLL2_3_FRAC_VAL_ATTR                                                         0x3
+#define HWIO_GCC_RPMH_DDRMC_PERF9_GPLL2_3_FRAC_VAL_IN          \
+        in_dword_masked(HWIO_GCC_RPMH_DDRMC_PERF9_GPLL2_3_FRAC_VAL_ADDR, HWIO_GCC_RPMH_DDRMC_PERF9_GPLL2_3_FRAC_VAL_RMSK)
+#define HWIO_GCC_RPMH_DDRMC_PERF9_GPLL2_3_FRAC_VAL_INM(m)      \
+        in_dword_masked(HWIO_GCC_RPMH_DDRMC_PERF9_GPLL2_3_FRAC_VAL_ADDR, m)
+#define HWIO_GCC_RPMH_DDRMC_PERF9_GPLL2_3_FRAC_VAL_OUT(v)      \
+        out_dword(HWIO_GCC_RPMH_DDRMC_PERF9_GPLL2_3_FRAC_VAL_ADDR,v)
+#define HWIO_GCC_RPMH_DDRMC_PERF9_GPLL2_3_FRAC_VAL_OUTM(m,v) \
+        out_dword_masked_ns(HWIO_GCC_RPMH_DDRMC_PERF9_GPLL2_3_FRAC_VAL_ADDR,m,v,HWIO_GCC_RPMH_DDRMC_PERF9_GPLL2_3_FRAC_VAL_IN)
+#define HWIO_GCC_RPMH_DDRMC_PERF9_GPLL2_3_FRAC_VAL_PLL_FRAC_VAL_BMSK                                         0xffff
+#define HWIO_GCC_RPMH_DDRMC_PERF9_GPLL2_3_FRAC_VAL_PLL_FRAC_VAL_SHFT                                            0x0
+
+#define HWIO_GCC_RPMH_DDRMC_PERF10_GPLL2_3_FRAC_VAL_ADDR                                                 (GCC_CLK_CTL_REG_REG_BASE      + 0x0008902c)
+#define HWIO_GCC_RPMH_DDRMC_PERF10_GPLL2_3_FRAC_VAL_PHYS                                                 (GCC_CLK_CTL_REG_REG_BASE_PHYS + 0x0008902c)
+#define HWIO_GCC_RPMH_DDRMC_PERF10_GPLL2_3_FRAC_VAL_OFFS                                                 (GCC_CLK_CTL_REG_REG_BASE_OFFS + 0x0008902c)
+#define HWIO_GCC_RPMH_DDRMC_PERF10_GPLL2_3_FRAC_VAL_RMSK                                                     0xffff
+#define HWIO_GCC_RPMH_DDRMC_PERF10_GPLL2_3_FRAC_VAL_ATTR                                                        0x3
+#define HWIO_GCC_RPMH_DDRMC_PERF10_GPLL2_3_FRAC_VAL_IN          \
+        in_dword_masked(HWIO_GCC_RPMH_DDRMC_PERF10_GPLL2_3_FRAC_VAL_ADDR, HWIO_GCC_RPMH_DDRMC_PERF10_GPLL2_3_FRAC_VAL_RMSK)
+#define HWIO_GCC_RPMH_DDRMC_PERF10_GPLL2_3_FRAC_VAL_INM(m)      \
+        in_dword_masked(HWIO_GCC_RPMH_DDRMC_PERF10_GPLL2_3_FRAC_VAL_ADDR, m)
+#define HWIO_GCC_RPMH_DDRMC_PERF10_GPLL2_3_FRAC_VAL_OUT(v)      \
+        out_dword(HWIO_GCC_RPMH_DDRMC_PERF10_GPLL2_3_FRAC_VAL_ADDR,v)
+#define HWIO_GCC_RPMH_DDRMC_PERF10_GPLL2_3_FRAC_VAL_OUTM(m,v) \
+        out_dword_masked_ns(HWIO_GCC_RPMH_DDRMC_PERF10_GPLL2_3_FRAC_VAL_ADDR,m,v,HWIO_GCC_RPMH_DDRMC_PERF10_GPLL2_3_FRAC_VAL_IN)
+#define HWIO_GCC_RPMH_DDRMC_PERF10_GPLL2_3_FRAC_VAL_PLL_FRAC_VAL_BMSK                                        0xffff
+#define HWIO_GCC_RPMH_DDRMC_PERF10_GPLL2_3_FRAC_VAL_PLL_FRAC_VAL_SHFT                                           0x0
+
+#define HWIO_GCC_RPMH_DDRMC_PERF11_GPLL2_3_FRAC_VAL_ADDR                                                 (GCC_CLK_CTL_REG_REG_BASE      + 0x00089030)
+#define HWIO_GCC_RPMH_DDRMC_PERF11_GPLL2_3_FRAC_VAL_PHYS                                                 (GCC_CLK_CTL_REG_REG_BASE_PHYS + 0x00089030)
+#define HWIO_GCC_RPMH_DDRMC_PERF11_GPLL2_3_FRAC_VAL_OFFS                                                 (GCC_CLK_CTL_REG_REG_BASE_OFFS + 0x00089030)
+#define HWIO_GCC_RPMH_DDRMC_PERF11_GPLL2_3_FRAC_VAL_RMSK                                                     0xffff
+#define HWIO_GCC_RPMH_DDRMC_PERF11_GPLL2_3_FRAC_VAL_ATTR                                                        0x3
+#define HWIO_GCC_RPMH_DDRMC_PERF11_GPLL2_3_FRAC_VAL_IN          \
+        in_dword_masked(HWIO_GCC_RPMH_DDRMC_PERF11_GPLL2_3_FRAC_VAL_ADDR, HWIO_GCC_RPMH_DDRMC_PERF11_GPLL2_3_FRAC_VAL_RMSK)
+#define HWIO_GCC_RPMH_DDRMC_PERF11_GPLL2_3_FRAC_VAL_INM(m)      \
+        in_dword_masked(HWIO_GCC_RPMH_DDRMC_PERF11_GPLL2_3_FRAC_VAL_ADDR, m)
+#define HWIO_GCC_RPMH_DDRMC_PERF11_GPLL2_3_FRAC_VAL_OUT(v)      \
+        out_dword(HWIO_GCC_RPMH_DDRMC_PERF11_GPLL2_3_FRAC_VAL_ADDR,v)
+#define HWIO_GCC_RPMH_DDRMC_PERF11_GPLL2_3_FRAC_VAL_OUTM(m,v) \
+        out_dword_masked_ns(HWIO_GCC_RPMH_DDRMC_PERF11_GPLL2_3_FRAC_VAL_ADDR,m,v,HWIO_GCC_RPMH_DDRMC_PERF11_GPLL2_3_FRAC_VAL_IN)
+#define HWIO_GCC_RPMH_DDRMC_PERF11_GPLL2_3_FRAC_VAL_PLL_FRAC_VAL_BMSK                                        0xffff
+#define HWIO_GCC_RPMH_DDRMC_PERF11_GPLL2_3_FRAC_VAL_PLL_FRAC_VAL_SHFT                                           0x0
+
+#define HWIO_GCC_RPMH_DDRMC_PERF12_GPLL2_3_FRAC_VAL_ADDR                                                 (GCC_CLK_CTL_REG_REG_BASE      + 0x00089034)
+#define HWIO_GCC_RPMH_DDRMC_PERF12_GPLL2_3_FRAC_VAL_PHYS                                                 (GCC_CLK_CTL_REG_REG_BASE_PHYS + 0x00089034)
+#define HWIO_GCC_RPMH_DDRMC_PERF12_GPLL2_3_FRAC_VAL_OFFS                                                 (GCC_CLK_CTL_REG_REG_BASE_OFFS + 0x00089034)
+#define HWIO_GCC_RPMH_DDRMC_PERF12_GPLL2_3_FRAC_VAL_RMSK                                                     0xffff
+#define HWIO_GCC_RPMH_DDRMC_PERF12_GPLL2_3_FRAC_VAL_ATTR                                                        0x3
+#define HWIO_GCC_RPMH_DDRMC_PERF12_GPLL2_3_FRAC_VAL_IN          \
+        in_dword_masked(HWIO_GCC_RPMH_DDRMC_PERF12_GPLL2_3_FRAC_VAL_ADDR, HWIO_GCC_RPMH_DDRMC_PERF12_GPLL2_3_FRAC_VAL_RMSK)
+#define HWIO_GCC_RPMH_DDRMC_PERF12_GPLL2_3_FRAC_VAL_INM(m)      \
+        in_dword_masked(HWIO_GCC_RPMH_DDRMC_PERF12_GPLL2_3_FRAC_VAL_ADDR, m)
+#define HWIO_GCC_RPMH_DDRMC_PERF12_GPLL2_3_FRAC_VAL_OUT(v)      \
+        out_dword(HWIO_GCC_RPMH_DDRMC_PERF12_GPLL2_3_FRAC_VAL_ADDR,v)
+#define HWIO_GCC_RPMH_DDRMC_PERF12_GPLL2_3_FRAC_VAL_OUTM(m,v) \
+        out_dword_masked_ns(HWIO_GCC_RPMH_DDRMC_PERF12_GPLL2_3_FRAC_VAL_ADDR,m,v,HWIO_GCC_RPMH_DDRMC_PERF12_GPLL2_3_FRAC_VAL_IN)
+#define HWIO_GCC_RPMH_DDRMC_PERF12_GPLL2_3_FRAC_VAL_PLL_FRAC_VAL_BMSK                                        0xffff
+#define HWIO_GCC_RPMH_DDRMC_PERF12_GPLL2_3_FRAC_VAL_PLL_FRAC_VAL_SHFT                                           0x0
+
+#define HWIO_GCC_RPMH_DDRMC_PERF13_GPLL2_3_FRAC_VAL_ADDR                                                 (GCC_CLK_CTL_REG_REG_BASE      + 0x00089038)
+#define HWIO_GCC_RPMH_DDRMC_PERF13_GPLL2_3_FRAC_VAL_PHYS                                                 (GCC_CLK_CTL_REG_REG_BASE_PHYS + 0x00089038)
+#define HWIO_GCC_RPMH_DDRMC_PERF13_GPLL2_3_FRAC_VAL_OFFS                                                 (GCC_CLK_CTL_REG_REG_BASE_OFFS + 0x00089038)
+#define HWIO_GCC_RPMH_DDRMC_PERF13_GPLL2_3_FRAC_VAL_RMSK                                                     0xffff
+#define HWIO_GCC_RPMH_DDRMC_PERF13_GPLL2_3_FRAC_VAL_ATTR                                                        0x3
+#define HWIO_GCC_RPMH_DDRMC_PERF13_GPLL2_3_FRAC_VAL_IN          \
+        in_dword_masked(HWIO_GCC_RPMH_DDRMC_PERF13_GPLL2_3_FRAC_VAL_ADDR, HWIO_GCC_RPMH_DDRMC_PERF13_GPLL2_3_FRAC_VAL_RMSK)
+#define HWIO_GCC_RPMH_DDRMC_PERF13_GPLL2_3_FRAC_VAL_INM(m)      \
+        in_dword_masked(HWIO_GCC_RPMH_DDRMC_PERF13_GPLL2_3_FRAC_VAL_ADDR, m)
+#define HWIO_GCC_RPMH_DDRMC_PERF13_GPLL2_3_FRAC_VAL_OUT(v)      \
+        out_dword(HWIO_GCC_RPMH_DDRMC_PERF13_GPLL2_3_FRAC_VAL_ADDR,v)
+#define HWIO_GCC_RPMH_DDRMC_PERF13_GPLL2_3_FRAC_VAL_OUTM(m,v) \
+        out_dword_masked_ns(HWIO_GCC_RPMH_DDRMC_PERF13_GPLL2_3_FRAC_VAL_ADDR,m,v,HWIO_GCC_RPMH_DDRMC_PERF13_GPLL2_3_FRAC_VAL_IN)
+#define HWIO_GCC_RPMH_DDRMC_PERF13_GPLL2_3_FRAC_VAL_PLL_FRAC_VAL_BMSK                                        0xffff
+#define HWIO_GCC_RPMH_DDRMC_PERF13_GPLL2_3_FRAC_VAL_PLL_FRAC_VAL_SHFT                                           0x0
+
+#define HWIO_GCC_RPMH_DDRMC_PERF14_GPLL2_3_FRAC_VAL_ADDR                                                 (GCC_CLK_CTL_REG_REG_BASE      + 0x0008903c)
+#define HWIO_GCC_RPMH_DDRMC_PERF14_GPLL2_3_FRAC_VAL_PHYS                                                 (GCC_CLK_CTL_REG_REG_BASE_PHYS + 0x0008903c)
+#define HWIO_GCC_RPMH_DDRMC_PERF14_GPLL2_3_FRAC_VAL_OFFS                                                 (GCC_CLK_CTL_REG_REG_BASE_OFFS + 0x0008903c)
+#define HWIO_GCC_RPMH_DDRMC_PERF14_GPLL2_3_FRAC_VAL_RMSK                                                     0xffff
+#define HWIO_GCC_RPMH_DDRMC_PERF14_GPLL2_3_FRAC_VAL_ATTR                                                        0x3
+#define HWIO_GCC_RPMH_DDRMC_PERF14_GPLL2_3_FRAC_VAL_IN          \
+        in_dword_masked(HWIO_GCC_RPMH_DDRMC_PERF14_GPLL2_3_FRAC_VAL_ADDR, HWIO_GCC_RPMH_DDRMC_PERF14_GPLL2_3_FRAC_VAL_RMSK)
+#define HWIO_GCC_RPMH_DDRMC_PERF14_GPLL2_3_FRAC_VAL_INM(m)      \
+        in_dword_masked(HWIO_GCC_RPMH_DDRMC_PERF14_GPLL2_3_FRAC_VAL_ADDR, m)
+#define HWIO_GCC_RPMH_DDRMC_PERF14_GPLL2_3_FRAC_VAL_OUT(v)      \
+        out_dword(HWIO_GCC_RPMH_DDRMC_PERF14_GPLL2_3_FRAC_VAL_ADDR,v)
+#define HWIO_GCC_RPMH_DDRMC_PERF14_GPLL2_3_FRAC_VAL_OUTM(m,v) \
+        out_dword_masked_ns(HWIO_GCC_RPMH_DDRMC_PERF14_GPLL2_3_FRAC_VAL_ADDR,m,v,HWIO_GCC_RPMH_DDRMC_PERF14_GPLL2_3_FRAC_VAL_IN)
+#define HWIO_GCC_RPMH_DDRMC_PERF14_GPLL2_3_FRAC_VAL_PLL_FRAC_VAL_BMSK                                        0xffff
+#define HWIO_GCC_RPMH_DDRMC_PERF14_GPLL2_3_FRAC_VAL_PLL_FRAC_VAL_SHFT                                           0x0
+
+#define HWIO_GCC_RPMH_DDRMC_PERF15_GPLL2_3_FRAC_VAL_ADDR                                                 (GCC_CLK_CTL_REG_REG_BASE      + 0x00089040)
+#define HWIO_GCC_RPMH_DDRMC_PERF15_GPLL2_3_FRAC_VAL_PHYS                                                 (GCC_CLK_CTL_REG_REG_BASE_PHYS + 0x00089040)
+#define HWIO_GCC_RPMH_DDRMC_PERF15_GPLL2_3_FRAC_VAL_OFFS                                                 (GCC_CLK_CTL_REG_REG_BASE_OFFS + 0x00089040)
+#define HWIO_GCC_RPMH_DDRMC_PERF15_GPLL2_3_FRAC_VAL_RMSK                                                     0xffff
+#define HWIO_GCC_RPMH_DDRMC_PERF15_GPLL2_3_FRAC_VAL_ATTR                                                        0x3
+#define HWIO_GCC_RPMH_DDRMC_PERF15_GPLL2_3_FRAC_VAL_IN          \
+        in_dword_masked(HWIO_GCC_RPMH_DDRMC_PERF15_GPLL2_3_FRAC_VAL_ADDR, HWIO_GCC_RPMH_DDRMC_PERF15_GPLL2_3_FRAC_VAL_RMSK)
+#define HWIO_GCC_RPMH_DDRMC_PERF15_GPLL2_3_FRAC_VAL_INM(m)      \
+        in_dword_masked(HWIO_GCC_RPMH_DDRMC_PERF15_GPLL2_3_FRAC_VAL_ADDR, m)
+#define HWIO_GCC_RPMH_DDRMC_PERF15_GPLL2_3_FRAC_VAL_OUT(v)      \
+        out_dword(HWIO_GCC_RPMH_DDRMC_PERF15_GPLL2_3_FRAC_VAL_ADDR,v)
+#define HWIO_GCC_RPMH_DDRMC_PERF15_GPLL2_3_FRAC_VAL_OUTM(m,v) \
+        out_dword_masked_ns(HWIO_GCC_RPMH_DDRMC_PERF15_GPLL2_3_FRAC_VAL_ADDR,m,v,HWIO_GCC_RPMH_DDRMC_PERF15_GPLL2_3_FRAC_VAL_IN)
+#define HWIO_GCC_RPMH_DDRMC_PERF15_GPLL2_3_FRAC_VAL_PLL_FRAC_VAL_BMSK                                        0xffff
+#define HWIO_GCC_RPMH_DDRMC_PERF15_GPLL2_3_FRAC_VAL_PLL_FRAC_VAL_SHFT                                           0x0
+
+#define HWIO_GCC_RPMH_DDRMC_FAKE_SWITCH_DEBUG_ADDR                                                       (GCC_CLK_CTL_REG_REG_BASE      + 0x00089080)
+#define HWIO_GCC_RPMH_DDRMC_FAKE_SWITCH_DEBUG_PHYS                                                       (GCC_CLK_CTL_REG_REG_BASE_PHYS + 0x00089080)
+#define HWIO_GCC_RPMH_DDRMC_FAKE_SWITCH_DEBUG_OFFS                                                       (GCC_CLK_CTL_REG_REG_BASE_OFFS + 0x00089080)
+#define HWIO_GCC_RPMH_DDRMC_FAKE_SWITCH_DEBUG_RMSK                                                              0x3
+#define HWIO_GCC_RPMH_DDRMC_FAKE_SWITCH_DEBUG_ATTR                                                              0x3
+#define HWIO_GCC_RPMH_DDRMC_FAKE_SWITCH_DEBUG_IN          \
+        in_dword_masked(HWIO_GCC_RPMH_DDRMC_FAKE_SWITCH_DEBUG_ADDR, HWIO_GCC_RPMH_DDRMC_FAKE_SWITCH_DEBUG_RMSK)
+#define HWIO_GCC_RPMH_DDRMC_FAKE_SWITCH_DEBUG_INM(m)      \
+        in_dword_masked(HWIO_GCC_RPMH_DDRMC_FAKE_SWITCH_DEBUG_ADDR, m)
+#define HWIO_GCC_RPMH_DDRMC_FAKE_SWITCH_DEBUG_OUT(v)      \
+        out_dword(HWIO_GCC_RPMH_DDRMC_FAKE_SWITCH_DEBUG_ADDR,v)
+#define HWIO_GCC_RPMH_DDRMC_FAKE_SWITCH_DEBUG_OUTM(m,v) \
+        out_dword_masked_ns(HWIO_GCC_RPMH_DDRMC_FAKE_SWITCH_DEBUG_ADDR,m,v,HWIO_GCC_RPMH_DDRMC_FAKE_SWITCH_DEBUG_IN)
+#define HWIO_GCC_RPMH_DDRMC_FAKE_SWITCH_DEBUG_RCG_TOGGLE_EN_BMSK                                                0x2
+#define HWIO_GCC_RPMH_DDRMC_FAKE_SWITCH_DEBUG_RCG_TOGGLE_EN_SHFT                                                0x1
+#define HWIO_GCC_RPMH_DDRMC_FAKE_SWITCH_DEBUG_PLL_TOGGLE_EN_BMSK                                                0x1
+#define HWIO_GCC_RPMH_DDRMC_FAKE_SWITCH_DEBUG_PLL_TOGGLE_EN_SHFT                                                0x0
+
+#define HWIO_GCC_RPMH_DDRMC_SWITCH_STATUS_ADDR                                                           (GCC_CLK_CTL_REG_REG_BASE      + 0x00089044)
+#define HWIO_GCC_RPMH_DDRMC_SWITCH_STATUS_PHYS                                                           (GCC_CLK_CTL_REG_REG_BASE_PHYS + 0x00089044)
+#define HWIO_GCC_RPMH_DDRMC_SWITCH_STATUS_OFFS                                                           (GCC_CLK_CTL_REG_REG_BASE_OFFS + 0x00089044)
+#define HWIO_GCC_RPMH_DDRMC_SWITCH_STATUS_RMSK                                                                 0x7f
+#define HWIO_GCC_RPMH_DDRMC_SWITCH_STATUS_ATTR                                                                  0x1
+#define HWIO_GCC_RPMH_DDRMC_SWITCH_STATUS_IN          \
+        in_dword_masked(HWIO_GCC_RPMH_DDRMC_SWITCH_STATUS_ADDR, HWIO_GCC_RPMH_DDRMC_SWITCH_STATUS_RMSK)
+#define HWIO_GCC_RPMH_DDRMC_SWITCH_STATUS_INM(m)      \
+        in_dword_masked(HWIO_GCC_RPMH_DDRMC_SWITCH_STATUS_ADDR, m)
+#define HWIO_GCC_RPMH_DDRMC_SWITCH_STATUS_RPMH_DDRMC_CLOCK_SWITCH_FSM_RCG_TOGGLE_FSM_STATE_BMSK                0x40
+#define HWIO_GCC_RPMH_DDRMC_SWITCH_STATUS_RPMH_DDRMC_CLOCK_SWITCH_FSM_RCG_TOGGLE_FSM_STATE_SHFT                 0x6
+#define HWIO_GCC_RPMH_DDRMC_SWITCH_STATUS_RPMH_DDRMC_CLOCK_SWITCH_FSM_RCG_TOGGLE_FSM_STATE_PING_FVAL            0x0
+#define HWIO_GCC_RPMH_DDRMC_SWITCH_STATUS_RPMH_DDRMC_CLOCK_SWITCH_FSM_RCG_TOGGLE_FSM_STATE_PONG_FVAL            0x1
+#define HWIO_GCC_RPMH_DDRMC_SWITCH_STATUS_RPMH_DDRMC_CLOCK_SWITCH_FSM_PLL_TOGGLE_FSM_STATE_BMSK                0x20
+#define HWIO_GCC_RPMH_DDRMC_SWITCH_STATUS_RPMH_DDRMC_CLOCK_SWITCH_FSM_PLL_TOGGLE_FSM_STATE_SHFT                 0x5
+#define HWIO_GCC_RPMH_DDRMC_SWITCH_STATUS_RPMH_DDRMC_CLOCK_SWITCH_FSM_PLL_TOGGLE_FSM_STATE_PING_FVAL            0x0
+#define HWIO_GCC_RPMH_DDRMC_SWITCH_STATUS_RPMH_DDRMC_CLOCK_SWITCH_FSM_PLL_TOGGLE_FSM_STATE_PONG_FVAL            0x1
+#define HWIO_GCC_RPMH_DDRMC_SWITCH_STATUS_RPMH_DDRMC_CLOCK_SWITCH_FSM_STATE_BMSK                               0x1f
+#define HWIO_GCC_RPMH_DDRMC_SWITCH_STATUS_RPMH_DDRMC_CLOCK_SWITCH_FSM_STATE_SHFT                                0x0
+#define HWIO_GCC_RPMH_DDRMC_SWITCH_STATUS_RPMH_DDRMC_CLOCK_SWITCH_FSM_STATE_IDLE_FVAL                           0x0
+#define HWIO_GCC_RPMH_DDRMC_SWITCH_STATUS_RPMH_DDRMC_CLOCK_SWITCH_FSM_STATE_LATCH_CLOCK_PLAN_FVAL               0x1
+#define HWIO_GCC_RPMH_DDRMC_SWITCH_STATUS_RPMH_DDRMC_CLOCK_SWITCH_FSM_STATE_TOGGLE_FSM_FVAL                     0x2
+#define HWIO_GCC_RPMH_DDRMC_SWITCH_STATUS_RPMH_DDRMC_CLOCK_SWITCH_FSM_STATE_PLL_L_VAL_LATCH_LATCH_FVAL          0x4
+#define HWIO_GCC_RPMH_DDRMC_SWITCH_STATUS_RPMH_DDRMC_CLOCK_SWITCH_FSM_STATE_CHANGE_WAIT_FVAL                    0x8
+#define HWIO_GCC_RPMH_DDRMC_SWITCH_STATUS_RPMH_DDRMC_CLOCK_SWITCH_FSM_STATE_PRESENT_WORK_DONE_FVAL             0x10
+
+
+#endif /* __IPA_GCC_HWIO_H__ */

drivers/platform/msm/ipa/ipa_v3/dump/ipa5.0/ipa_gcc_hwio_def.h

@@ -0,0 +1,28406 @@
+/* SPDX-License-Identifier: GPL-2.0-only */
+/*
+ * Copyright (c) 2021, The Linux Foundation. All rights reserved.
+ */
+
+#ifndef __IPA_GCC_HWIO_DEF_H__
+#define __IPA_GCC_HWIO_DEF_H__
+/**
+  @file ipa_gcc_hwio.h
+  @brief Auto-generated HWIO interface include file.
+
+  This file contains HWIO register definitions for the following modules:
+    GCC_CLK_CTL_REG.*
+
+  'Include' filters applied: <none>
+  'Exclude' filters applied: RESERVED DUMMY
+*/
+
+/*----------------------------------------------------------------------------
+ * MODULE: GCC_CLK_CTL_REG
+ *--------------------------------------------------------------------------*/
+
+/*===========================================================================*/
+/*!
+  @brief Bit Field definition of register: GCC_SYSTEM_NOC_BCR
+*/
+/*===========================================================================*/
+/* Structure definition of register */
+struct ipa_gcc_hwio_def_gcc_system_noc_bcr_s
+{
+  u32 blk_ares : 1;
+  u32 reserved0 : 31;
+};
+
+/* Union definition of register */
+union ipa_gcc_hwio_def_gcc_system_noc_bcr_u
+{
+  struct ipa_gcc_hwio_def_gcc_system_noc_bcr_s def;
+  u32 value;
+};
+
+/*===========================================================================*/
+/*!
+  @brief Bit Field definition of register: GCC_SYS_NOC_AXI_CBCR
+*/
+/*===========================================================================*/
+/* Structure definition of register */
+struct ipa_gcc_hwio_def_gcc_sys_noc_axi_cbcr_s
+{
+  u32 clk_enable : 1;
+  u32 hw_ctl : 1;
+  u32 clk_ares : 1;
+  u32 sw_only_en : 1;
+  u32 reserved0 : 16;
+  u32 ignore_rpmh_clk_dis : 1;
+  u32 reserved1 : 1;
+  u32 clk_dis : 1;
+  u32 ignore_all_clk_dis : 1;
+  u32 ignore_all_ares : 1;
+  u32 reserved2 : 6;
+  u32 clk_off : 1;
+};
+
+/* Union definition of register */
+union ipa_gcc_hwio_def_gcc_sys_noc_axi_cbcr_u
+{
+  struct ipa_gcc_hwio_def_gcc_sys_noc_axi_cbcr_s def;
+  u32 value;
+};
+
+/*===========================================================================*/
+/*!
+  @brief Bit Field definition of register: GCC_SYS_NOC_HS_AXI_CBCR
+*/
+/*===========================================================================*/
+/* Structure definition of register */
+struct ipa_gcc_hwio_def_gcc_sys_noc_hs_axi_cbcr_s
+{
+  u32 clk_enable : 1;
+  u32 hw_ctl : 1;
+  u32 clk_ares : 1;
+  u32 sw_only_en : 1;
+  u32 reserved0 : 16;
+  u32 ignore_rpmh_clk_dis : 1;
+  u32 reserved1 : 1;
+  u32 clk_dis : 1;
+  u32 ignore_all_clk_dis : 1;
+  u32 ignore_all_ares : 1;
+  u32 reserved2 : 6;
+  u32 clk_off : 1;
+};
+
+/* Union definition of register */
+union ipa_gcc_hwio_def_gcc_sys_noc_hs_axi_cbcr_u
+{
+  struct ipa_gcc_hwio_def_gcc_sys_noc_hs_axi_cbcr_s def;
+  u32 value;
+};
+
+/*===========================================================================*/
+/*!
+  @brief Bit Field definition of register: GCC_SYS_NOC_QDSS_STM_AXI_CBCR
+*/
+/*===========================================================================*/
+/* Structure definition of register */
+struct ipa_gcc_hwio_def_gcc_sys_noc_qdss_stm_axi_cbcr_s
+{
+  u32 clk_enable : 1;
+  u32 hw_ctl : 1;
+  u32 clk_ares : 1;
+  u32 sw_only_en : 1;
+  u32 reserved0 : 16;
+  u32 ignore_rpmh_clk_dis : 1;
+  u32 reserved1 : 1;
+  u32 clk_dis : 1;
+  u32 ignore_all_clk_dis : 1;
+  u32 ignore_all_ares : 1;
+  u32 reserved2 : 6;
+  u32 clk_off : 1;
+};
+
+/* Union definition of register */
+union ipa_gcc_hwio_def_gcc_sys_noc_qdss_stm_axi_cbcr_u
+{
+  struct ipa_gcc_hwio_def_gcc_sys_noc_qdss_stm_axi_cbcr_s def;
+  u32 value;
+};
+
+/*===========================================================================*/
+/*!
+  @brief Bit Field definition of register: GCC_SYS_NOC_CPUSS_AHB_CBCR
+*/
+/*===========================================================================*/
+/* Structure definition of register */
+struct ipa_gcc_hwio_def_gcc_sys_noc_cpuss_ahb_cbcr_s
+{
+  u32 reserved0 : 1;
+  u32 hw_ctl : 1;
+  u32 clk_ares : 1;
+  u32 sw_only_en : 1;
+  u32 reserved1 : 18;
+  u32 clk_dis : 1;
+  u32 ignore_all_clk_dis : 1;
+  u32 ignore_all_ares : 1;
+  u32 reserved2 : 6;
+  u32 clk_off : 1;
+};
+
+/* Union definition of register */
+union ipa_gcc_hwio_def_gcc_sys_noc_cpuss_ahb_cbcr_u
+{
+  struct ipa_gcc_hwio_def_gcc_sys_noc_cpuss_ahb_cbcr_s def;
+  u32 value;
+};
+
+/*===========================================================================*/
+/*!
+  @brief Bit Field definition of register: GCC_SYS_NOC_AHB_CFG_CBCR
+*/
+/*===========================================================================*/
+/* Structure definition of register */
+struct ipa_gcc_hwio_def_gcc_sys_noc_ahb_cfg_cbcr_s
+{
+  u32 clk_enable : 1;
+  u32 hw_ctl : 1;
+  u32 clk_ares : 1;
+  u32 sw_only_en : 1;
+  u32 reserved0 : 16;
+  u32 ignore_rpmh_clk_dis : 1;
+  u32 reserved1 : 1;
+  u32 clk_dis : 1;
+  u32 ignore_all_clk_dis : 1;
+  u32 ignore_all_ares : 1;
+  u32 reserved2 : 6;
+  u32 clk_off : 1;
+};
+
+/* Union definition of register */
+union ipa_gcc_hwio_def_gcc_sys_noc_ahb_cfg_cbcr_u
+{
+  struct ipa_gcc_hwio_def_gcc_sys_noc_ahb_cfg_cbcr_s def;
+  u32 value;
+};
+
+/*===========================================================================*/
+/*!
+  @brief Bit Field definition of register: GCC_SYS_NOC_IPA_CBCR
+*/
+/*===========================================================================*/
+/* Structure definition of register */
+struct ipa_gcc_hwio_def_gcc_sys_noc_ipa_cbcr_s
+{
+  u32 clk_enable : 1;
+  u32 reserved0 : 1;
+  u32 clk_ares : 1;
+  u32 reserved1 : 17;
+  u32 ignore_rpmh_clk_dis : 1;
+  u32 reserved2 : 1;
+  u32 clk_dis : 1;
+  u32 ignore_all_clk_dis : 1;
+  u32 ignore_all_ares : 1;
+  u32 reserved3 : 6;
+  u32 clk_off : 1;
+};
+
+/* Union definition of register */
+union ipa_gcc_hwio_def_gcc_sys_noc_ipa_cbcr_u
+{
+  struct ipa_gcc_hwio_def_gcc_sys_noc_ipa_cbcr_s def;
+  u32 value;
+};
+
+/*===========================================================================*/
+/*!
+  @brief Bit Field definition of register: GCC_SYS_NOC_AT_CBCR
+*/
+/*===========================================================================*/
+/* Structure definition of register */
+struct ipa_gcc_hwio_def_gcc_sys_noc_at_cbcr_s
+{
+  u32 clk_enable : 1;
+  u32 hw_ctl : 1;
+  u32 clk_ares : 1;
+  u32 sw_only_en : 1;
+  u32 reserved0 : 16;
+  u32 ignore_rpmh_clk_dis : 1;
+  u32 reserved1 : 1;
+  u32 clk_dis : 1;
+  u32 ignore_all_clk_dis : 1;
+  u32 ignore_all_ares : 1;
+  u32 reserved2 : 6;
+  u32 clk_off : 1;
+};
+
+/* Union definition of register */
+union ipa_gcc_hwio_def_gcc_sys_noc_at_cbcr_u
+{
+  struct ipa_gcc_hwio_def_gcc_sys_noc_at_cbcr_s def;
+  u32 value;
+};
+
+/*===========================================================================*/
+/*!
+  @brief Bit Field definition of register: GCC_RPMH_SYS_NOC_CMD_DFSR
+*/
+/*===========================================================================*/
+/* Structure definition of register */
+struct ipa_gcc_hwio_def_gcc_rpmh_sys_noc_cmd_dfsr_s
+{
+  u32 dfs_en : 1;
+  u32 curr_perf_state : 4;
+  u32 hw_clk_control : 1;
+  u32 dfs_fsm_state : 3;
+  u32 perf_state_update_status : 1;
+  u32 sw_override : 1;
+  u32 sw_perf_state : 4;
+  u32 rcg_sw_ctrl : 4;
+  u32 reserved0 : 13;
+};
+
+/* Union definition of register */
+union ipa_gcc_hwio_def_gcc_rpmh_sys_noc_cmd_dfsr_u
+{
+  struct ipa_gcc_hwio_def_gcc_rpmh_sys_noc_cmd_dfsr_s def;
+  u32 value;
+};
+
+/*===========================================================================*/
+/*!
+  @brief Bit Field definition of register: GCC_RPMH_SYS_NOC_SYS_NOC_PERF0_DFSR
+*/
+/*===========================================================================*/
+/* Structure definition of register */
+struct ipa_gcc_hwio_def_gcc_rpmh_sys_noc_sys_noc_perf0_dfsr_s
+{
+  u32 src_div : 5;
+  u32 reserved0 : 3;
+  u32 src_sel : 3;
+  u32 reserved1 : 21;
+};
+
+/* Union definition of register */
+union ipa_gcc_hwio_def_gcc_rpmh_sys_noc_sys_noc_perf0_dfsr_u
+{
+  struct ipa_gcc_hwio_def_gcc_rpmh_sys_noc_sys_noc_perf0_dfsr_s def;
+  u32 value;
+};
+
+/*===========================================================================*/
+/*!
+  @brief Bit Field definition of register: GCC_RPMH_SYS_NOC_SYS_NOC_PERF1_DFSR
+*/
+/*===========================================================================*/
+/* Structure definition of register */
+struct ipa_gcc_hwio_def_gcc_rpmh_sys_noc_sys_noc_perf1_dfsr_s
+{
+  u32 src_div : 5;
+  u32 reserved0 : 3;
+  u32 src_sel : 3;
+  u32 reserved1 : 21;
+};
+
+/* Union definition of register */
+union ipa_gcc_hwio_def_gcc_rpmh_sys_noc_sys_noc_perf1_dfsr_u
+{
+  struct ipa_gcc_hwio_def_gcc_rpmh_sys_noc_sys_noc_perf1_dfsr_s def;
+  u32 value;
+};
+
+/*===========================================================================*/
+/*!
+  @brief Bit Field definition of register: GCC_RPMH_SYS_NOC_SYS_NOC_PERF2_DFSR
+*/
+/*===========================================================================*/
+/* Structure definition of register */
+struct ipa_gcc_hwio_def_gcc_rpmh_sys_noc_sys_noc_perf2_dfsr_s
+{
+  u32 src_div : 5;
+  u32 reserved0 : 3;
+  u32 src_sel : 3;
+  u32 reserved1 : 21;
+};
+
+/* Union definition of register */
+union ipa_gcc_hwio_def_gcc_rpmh_sys_noc_sys_noc_perf2_dfsr_u
+{
+  struct ipa_gcc_hwio_def_gcc_rpmh_sys_noc_sys_noc_perf2_dfsr_s def;
+  u32 value;
+};
+
+/*===========================================================================*/
+/*!
+  @brief Bit Field definition of register: GCC_RPMH_SYS_NOC_SYS_NOC_PERF3_DFSR
+*/
+/*===========================================================================*/
+/* Structure definition of register */
+struct ipa_gcc_hwio_def_gcc_rpmh_sys_noc_sys_noc_perf3_dfsr_s
+{
+  u32 src_div : 5;
+  u32 reserved0 : 3;
+  u32 src_sel : 3;
+  u32 reserved1 : 21;
+};
+
+/* Union definition of register */
+union ipa_gcc_hwio_def_gcc_rpmh_sys_noc_sys_noc_perf3_dfsr_u
+{
+  struct ipa_gcc_hwio_def_gcc_rpmh_sys_noc_sys_noc_perf3_dfsr_s def;
+  u32 value;
+};
+
+/*===========================================================================*/
+/*!
+  @brief Bit Field definition of register: GCC_RPMH_SYS_NOC_SYS_NOC_PERF4_DFSR
+*/
+/*===========================================================================*/
+/* Structure definition of register */
+struct ipa_gcc_hwio_def_gcc_rpmh_sys_noc_sys_noc_perf4_dfsr_s
+{
+  u32 src_div : 5;
+  u32 reserved0 : 3;
+  u32 src_sel : 3;
+  u32 reserved1 : 21;
+};
+
+/* Union definition of register */
+union ipa_gcc_hwio_def_gcc_rpmh_sys_noc_sys_noc_perf4_dfsr_u
+{
+  struct ipa_gcc_hwio_def_gcc_rpmh_sys_noc_sys_noc_perf4_dfsr_s def;
+  u32 value;
+};
+
+/*===========================================================================*/
+/*!
+  @brief Bit Field definition of register: GCC_RPMH_SYS_NOC_SYS_NOC_PERF5_DFSR
+*/
+/*===========================================================================*/
+/* Structure definition of register */
+struct ipa_gcc_hwio_def_gcc_rpmh_sys_noc_sys_noc_perf5_dfsr_s
+{
+  u32 src_div : 5;
+  u32 reserved0 : 3;
+  u32 src_sel : 3;
+  u32 reserved1 : 21;
+};
+
+/* Union definition of register */
+union ipa_gcc_hwio_def_gcc_rpmh_sys_noc_sys_noc_perf5_dfsr_u
+{
+  struct ipa_gcc_hwio_def_gcc_rpmh_sys_noc_sys_noc_perf5_dfsr_s def;
+  u32 value;
+};
+
+/*===========================================================================*/
+/*!
+  @brief Bit Field definition of register: GCC_RPMH_SYS_NOC_SYS_NOC_PERF6_DFSR
+*/
+/*===========================================================================*/
+/* Structure definition of register */
+struct ipa_gcc_hwio_def_gcc_rpmh_sys_noc_sys_noc_perf6_dfsr_s
+{
+  u32 src_div : 5;
+  u32 reserved0 : 3;
+  u32 src_sel : 3;
+  u32 reserved1 : 21;
+};
+
+/* Union definition of register */
+union ipa_gcc_hwio_def_gcc_rpmh_sys_noc_sys_noc_perf6_dfsr_u
+{
+  struct ipa_gcc_hwio_def_gcc_rpmh_sys_noc_sys_noc_perf6_dfsr_s def;
+  u32 value;
+};
+
+/*===========================================================================*/
+/*!
+  @brief Bit Field definition of register: GCC_RPMH_SYS_NOC_SYS_NOC_PERF7_DFSR
+*/
+/*===========================================================================*/
+/* Structure definition of register */
+struct ipa_gcc_hwio_def_gcc_rpmh_sys_noc_sys_noc_perf7_dfsr_s
+{
+  u32 src_div : 5;
+  u32 reserved0 : 3;
+  u32 src_sel : 3;
+  u32 reserved1 : 21;
+};
+
+/* Union definition of register */
+union ipa_gcc_hwio_def_gcc_rpmh_sys_noc_sys_noc_perf7_dfsr_u
+{
+  struct ipa_gcc_hwio_def_gcc_rpmh_sys_noc_sys_noc_perf7_dfsr_s def;
+  u32 value;
+};
+
+/*===========================================================================*/
+/*!
+  @brief Bit Field definition of register: GCC_RPMH_SYS_NOC_SYS_NOC_PERF8_DFSR
+*/
+/*===========================================================================*/
+/* Structure definition of register */
+struct ipa_gcc_hwio_def_gcc_rpmh_sys_noc_sys_noc_perf8_dfsr_s
+{
+  u32 src_div : 5;
+  u32 reserved0 : 3;
+  u32 src_sel : 3;
+  u32 reserved1 : 21;
+};
+
+/* Union definition of register */
+union ipa_gcc_hwio_def_gcc_rpmh_sys_noc_sys_noc_perf8_dfsr_u
+{
+  struct ipa_gcc_hwio_def_gcc_rpmh_sys_noc_sys_noc_perf8_dfsr_s def;
+  u32 value;
+};
+
+/*===========================================================================*/
+/*!
+  @brief Bit Field definition of register: GCC_RPMH_SYS_NOC_SYS_NOC_PERF9_DFSR
+*/
+/*===========================================================================*/
+/* Structure definition of register */
+struct ipa_gcc_hwio_def_gcc_rpmh_sys_noc_sys_noc_perf9_dfsr_s
+{
+  u32 src_div : 5;
+  u32 reserved0 : 3;
+  u32 src_sel : 3;
+  u32 reserved1 : 21;
+};
+
+/* Union definition of register */
+union ipa_gcc_hwio_def_gcc_rpmh_sys_noc_sys_noc_perf9_dfsr_u
+{
+  struct ipa_gcc_hwio_def_gcc_rpmh_sys_noc_sys_noc_perf9_dfsr_s def;
+  u32 value;
+};
+
+/*===========================================================================*/
+/*!
+  @brief Bit Field definition of register: GCC_RPMH_SYS_NOC_SYS_NOC_PERF10_DFSR
+*/
+/*===========================================================================*/
+/* Structure definition of register */
+struct ipa_gcc_hwio_def_gcc_rpmh_sys_noc_sys_noc_perf10_dfsr_s
+{
+  u32 src_div : 5;
+  u32 reserved0 : 3;
+  u32 src_sel : 3;
+  u32 reserved1 : 21;
+};
+
+/* Union definition of register */
+union ipa_gcc_hwio_def_gcc_rpmh_sys_noc_sys_noc_perf10_dfsr_u
+{
+  struct ipa_gcc_hwio_def_gcc_rpmh_sys_noc_sys_noc_perf10_dfsr_s def;
+  u32 value;
+};
+
+/*===========================================================================*/
+/*!
+  @brief Bit Field definition of register: GCC_RPMH_SYS_NOC_SYS_NOC_PERF11_DFSR
+*/
+/*===========================================================================*/
+/* Structure definition of register */
+struct ipa_gcc_hwio_def_gcc_rpmh_sys_noc_sys_noc_perf11_dfsr_s
+{
+  u32 src_div : 5;
+  u32 reserved0 : 3;
+  u32 src_sel : 3;
+  u32 reserved1 : 21;
+};
+
+/* Union definition of register */
+union ipa_gcc_hwio_def_gcc_rpmh_sys_noc_sys_noc_perf11_dfsr_u
+{
+  struct ipa_gcc_hwio_def_gcc_rpmh_sys_noc_sys_noc_perf11_dfsr_s def;
+  u32 value;
+};
+
+/*===========================================================================*/
+/*!
+  @brief Bit Field definition of register: GCC_RPMH_SYS_NOC_SYS_NOC_PERF12_DFSR
+*/
+/*===========================================================================*/
+/* Structure definition of register */
+struct ipa_gcc_hwio_def_gcc_rpmh_sys_noc_sys_noc_perf12_dfsr_s
+{
+  u32 src_div : 5;
+  u32 reserved0 : 3;
+  u32 src_sel : 3;
+  u32 reserved1 : 21;
+};
+
+/* Union definition of register */
+union ipa_gcc_hwio_def_gcc_rpmh_sys_noc_sys_noc_perf12_dfsr_u
+{
+  struct ipa_gcc_hwio_def_gcc_rpmh_sys_noc_sys_noc_perf12_dfsr_s def;
+  u32 value;
+};
+
+/*===========================================================================*/
+/*!
+  @brief Bit Field definition of register: GCC_RPMH_SYS_NOC_SYS_NOC_PERF13_DFSR
+*/
+/*===========================================================================*/
+/* Structure definition of register */
+struct ipa_gcc_hwio_def_gcc_rpmh_sys_noc_sys_noc_perf13_dfsr_s
+{
+  u32 src_div : 5;
+  u32 reserved0 : 3;
+  u32 src_sel : 3;
+  u32 reserved1 : 21;
+};
+
+/* Union definition of register */
+union ipa_gcc_hwio_def_gcc_rpmh_sys_noc_sys_noc_perf13_dfsr_u
+{
+  struct ipa_gcc_hwio_def_gcc_rpmh_sys_noc_sys_noc_perf13_dfsr_s def;
+  u32 value;
+};
+
+/*===========================================================================*/
+/*!
+  @brief Bit Field definition of register: GCC_RPMH_SYS_NOC_SYS_NOC_PERF14_DFSR
+*/
+/*===========================================================================*/
+/* Structure definition of register */
+struct ipa_gcc_hwio_def_gcc_rpmh_sys_noc_sys_noc_perf14_dfsr_s
+{
+  u32 src_div : 5;
+  u32 reserved0 : 3;
+  u32 src_sel : 3;
+  u32 reserved1 : 21;
+};
+
+/* Union definition of register */
+union ipa_gcc_hwio_def_gcc_rpmh_sys_noc_sys_noc_perf14_dfsr_u
+{
+  struct ipa_gcc_hwio_def_gcc_rpmh_sys_noc_sys_noc_perf14_dfsr_s def;
+  u32 value;
+};
+
+/*===========================================================================*/
+/*!
+  @brief Bit Field definition of register: GCC_RPMH_SYS_NOC_SYS_NOC_PERF15_DFSR
+*/
+/*===========================================================================*/
+/* Structure definition of register */
+struct ipa_gcc_hwio_def_gcc_rpmh_sys_noc_sys_noc_perf15_dfsr_s
+{
+  u32 src_div : 5;
+  u32 reserved0 : 3;
+  u32 src_sel : 3;
+  u32 reserved1 : 21;
+};
+
+/* Union definition of register */
+union ipa_gcc_hwio_def_gcc_rpmh_sys_noc_sys_noc_perf15_dfsr_u
+{
+  struct ipa_gcc_hwio_def_gcc_rpmh_sys_noc_sys_noc_perf15_dfsr_s def;
+  u32 value;
+};
+
+/*===========================================================================*/
+/*!
+  @brief Bit Field definition of register: GCC_SYS_NOC_CMD_RCGR
+*/
+/*===========================================================================*/
+/* Structure definition of register */
+struct ipa_gcc_hwio_def_gcc_sys_noc_cmd_rcgr_s
+{
+  u32 update : 1;
+  u32 root_en : 1;
+  u32 reserved0 : 2;
+  u32 dirty_cfg_rcgr : 1;
+  u32 reserved1 : 26;
+  u32 root_off : 1;
+};
+
+/* Union definition of register */
+union ipa_gcc_hwio_def_gcc_sys_noc_cmd_rcgr_u
+{
+  struct ipa_gcc_hwio_def_gcc_sys_noc_cmd_rcgr_s def;
+  u32 value;
+};
+
+/*===========================================================================*/
+/*!
+  @brief Bit Field definition of register: GCC_SYS_NOC_CFG_RCGR
+*/
+/*===========================================================================*/
+/* Structure definition of register */
+struct ipa_gcc_hwio_def_gcc_sys_noc_cfg_rcgr_s
+{
+  u32 src_div : 5;
+  u32 reserved0 : 3;
+  u32 src_sel : 3;
+  u32 reserved1 : 5;
+  u32 rcglite_disable : 1;
+  u32 reserved2 : 3;
+  u32 hw_clk_control : 1;
+  u32 reserved3 : 11;
+};
+
+/* Union definition of register */
+union ipa_gcc_hwio_def_gcc_sys_noc_cfg_rcgr_u
+{
+  struct ipa_gcc_hwio_def_gcc_sys_noc_cfg_rcgr_s def;
+  u32 value;
+};
+
+/*===========================================================================*/
+/*!
+  @brief Bit Field definition of register: GCC_SYS_NOC_DCD_CDIV_DCDR
+*/
+/*===========================================================================*/
+/* Structure definition of register */
+struct ipa_gcc_hwio_def_gcc_sys_noc_dcd_cdiv_dcdr_s
+{
+  u32 dcd_enable : 1;
+  u32 reserved0 : 31;
+};
+
+/* Union definition of register */
+union ipa_gcc_hwio_def_gcc_sys_noc_dcd_cdiv_dcdr_u
+{
+  struct ipa_gcc_hwio_def_gcc_sys_noc_dcd_cdiv_dcdr_s def;
+  u32 value;
+};
+
+/*===========================================================================*/
+/*!
+  @brief Bit Field definition of register: GCC_RPMH_SYS_NOC_SYS_NOC_HS_PERF0_DFSR
+*/
+/*===========================================================================*/
+/* Structure definition of register */
+struct ipa_gcc_hwio_def_gcc_rpmh_sys_noc_sys_noc_hs_perf0_dfsr_s
+{
+  u32 src_div : 5;
+  u32 reserved0 : 3;
+  u32 src_sel : 3;
+  u32 reserved1 : 21;
+};
+
+/* Union definition of register */
+union ipa_gcc_hwio_def_gcc_rpmh_sys_noc_sys_noc_hs_perf0_dfsr_u
+{
+  struct ipa_gcc_hwio_def_gcc_rpmh_sys_noc_sys_noc_hs_perf0_dfsr_s def;
+  u32 value;
+};
+
+/*===========================================================================*/
+/*!
+  @brief Bit Field definition of register: GCC_RPMH_SYS_NOC_SYS_NOC_HS_PERF1_DFSR
+*/
+/*===========================================================================*/
+/* Structure definition of register */
+struct ipa_gcc_hwio_def_gcc_rpmh_sys_noc_sys_noc_hs_perf1_dfsr_s
+{
+  u32 src_div : 5;
+  u32 reserved0 : 3;
+  u32 src_sel : 3;
+  u32 reserved1 : 21;
+};
+
+/* Union definition of register */
+union ipa_gcc_hwio_def_gcc_rpmh_sys_noc_sys_noc_hs_perf1_dfsr_u
+{
+  struct ipa_gcc_hwio_def_gcc_rpmh_sys_noc_sys_noc_hs_perf1_dfsr_s def;
+  u32 value;
+};
+
+/*===========================================================================*/
+/*!
+  @brief Bit Field definition of register: GCC_RPMH_SYS_NOC_SYS_NOC_HS_PERF2_DFSR
+*/
+/*===========================================================================*/
+/* Structure definition of register */
+struct ipa_gcc_hwio_def_gcc_rpmh_sys_noc_sys_noc_hs_perf2_dfsr_s
+{
+  u32 src_div : 5;
+  u32 reserved0 : 3;
+  u32 src_sel : 3;
+  u32 reserved1 : 21;
+};
+
+/* Union definition of register */
+union ipa_gcc_hwio_def_gcc_rpmh_sys_noc_sys_noc_hs_perf2_dfsr_u
+{
+  struct ipa_gcc_hwio_def_gcc_rpmh_sys_noc_sys_noc_hs_perf2_dfsr_s def;
+  u32 value;
+};
+
+/*===========================================================================*/
+/*!
+  @brief Bit Field definition of register: GCC_RPMH_SYS_NOC_SYS_NOC_HS_PERF3_DFSR
+*/
+/*===========================================================================*/
+/* Structure definition of register */
+struct ipa_gcc_hwio_def_gcc_rpmh_sys_noc_sys_noc_hs_perf3_dfsr_s
+{
+  u32 src_div : 5;
+  u32 reserved0 : 3;
+  u32 src_sel : 3;
+  u32 reserved1 : 21;
+};
+
+/* Union definition of register */
+union ipa_gcc_hwio_def_gcc_rpmh_sys_noc_sys_noc_hs_perf3_dfsr_u
+{
+  struct ipa_gcc_hwio_def_gcc_rpmh_sys_noc_sys_noc_hs_perf3_dfsr_s def;
+  u32 value;
+};
+
+/*===========================================================================*/
+/*!
+  @brief Bit Field definition of register: GCC_RPMH_SYS_NOC_SYS_NOC_HS_PERF4_DFSR
+*/
+/*===========================================================================*/
+/* Structure definition of register */
+struct ipa_gcc_hwio_def_gcc_rpmh_sys_noc_sys_noc_hs_perf4_dfsr_s
+{
+  u32 src_div : 5;
+  u32 reserved0 : 3;
+  u32 src_sel : 3;
+  u32 reserved1 : 21;
+};
+
+/* Union definition of register */
+union ipa_gcc_hwio_def_gcc_rpmh_sys_noc_sys_noc_hs_perf4_dfsr_u
+{
+  struct ipa_gcc_hwio_def_gcc_rpmh_sys_noc_sys_noc_hs_perf4_dfsr_s def;
+  u32 value;
+};
+
+/*===========================================================================*/
+/*!
+  @brief Bit Field definition of register: GCC_RPMH_SYS_NOC_SYS_NOC_HS_PERF5_DFSR
+*/
+/*===========================================================================*/
+/* Structure definition of register */
+struct ipa_gcc_hwio_def_gcc_rpmh_sys_noc_sys_noc_hs_perf5_dfsr_s
+{
+  u32 src_div : 5;
+  u32 reserved0 : 3;
+  u32 src_sel : 3;
+  u32 reserved1 : 21;
+};
+
+/* Union definition of register */
+union ipa_gcc_hwio_def_gcc_rpmh_sys_noc_sys_noc_hs_perf5_dfsr_u
+{
+  struct ipa_gcc_hwio_def_gcc_rpmh_sys_noc_sys_noc_hs_perf5_dfsr_s def;
+  u32 value;
+};
+
+/*===========================================================================*/
+/*!
+  @brief Bit Field definition of register: GCC_RPMH_SYS_NOC_SYS_NOC_HS_PERF6_DFSR
+*/
+/*===========================================================================*/
+/* Structure definition of register */
+struct ipa_gcc_hwio_def_gcc_rpmh_sys_noc_sys_noc_hs_perf6_dfsr_s
+{
+  u32 src_div : 5;
+  u32 reserved0 : 3;
+  u32 src_sel : 3;
+  u32 reserved1 : 21;
+};
+
+/* Union definition of register */
+union ipa_gcc_hwio_def_gcc_rpmh_sys_noc_sys_noc_hs_perf6_dfsr_u
+{
+  struct ipa_gcc_hwio_def_gcc_rpmh_sys_noc_sys_noc_hs_perf6_dfsr_s def;
+  u32 value;
+};
+
+/*===========================================================================*/
+/*!
+  @brief Bit Field definition of register: GCC_RPMH_SYS_NOC_SYS_NOC_HS_PERF7_DFSR
+*/
+/*===========================================================================*/
+/* Structure definition of register */
+struct ipa_gcc_hwio_def_gcc_rpmh_sys_noc_sys_noc_hs_perf7_dfsr_s
+{
+  u32 src_div : 5;
+  u32 reserved0 : 3;
+  u32 src_sel : 3;
+  u32 reserved1 : 21;
+};
+
+/* Union definition of register */
+union ipa_gcc_hwio_def_gcc_rpmh_sys_noc_sys_noc_hs_perf7_dfsr_u
+{
+  struct ipa_gcc_hwio_def_gcc_rpmh_sys_noc_sys_noc_hs_perf7_dfsr_s def;
+  u32 value;
+};
+
+/*===========================================================================*/
+/*!
+  @brief Bit Field definition of register: GCC_RPMH_SYS_NOC_SYS_NOC_HS_PERF8_DFSR
+*/
+/*===========================================================================*/
+/* Structure definition of register */
+struct ipa_gcc_hwio_def_gcc_rpmh_sys_noc_sys_noc_hs_perf8_dfsr_s
+{
+  u32 src_div : 5;
+  u32 reserved0 : 3;
+  u32 src_sel : 3;
+  u32 reserved1 : 21;
+};
+
+/* Union definition of register */
+union ipa_gcc_hwio_def_gcc_rpmh_sys_noc_sys_noc_hs_perf8_dfsr_u
+{
+  struct ipa_gcc_hwio_def_gcc_rpmh_sys_noc_sys_noc_hs_perf8_dfsr_s def;
+  u32 value;
+};
+
+/*===========================================================================*/
+/*!
+  @brief Bit Field definition of register: GCC_RPMH_SYS_NOC_SYS_NOC_HS_PERF9_DFSR
+*/
+/*===========================================================================*/
+/* Structure definition of register */
+struct ipa_gcc_hwio_def_gcc_rpmh_sys_noc_sys_noc_hs_perf9_dfsr_s
+{
+  u32 src_div : 5;
+  u32 reserved0 : 3;
+  u32 src_sel : 3;
+  u32 reserved1 : 21;
+};
+
+/* Union definition of register */
+union ipa_gcc_hwio_def_gcc_rpmh_sys_noc_sys_noc_hs_perf9_dfsr_u
+{
+  struct ipa_gcc_hwio_def_gcc_rpmh_sys_noc_sys_noc_hs_perf9_dfsr_s def;
+  u32 value;
+};
+
+/*===========================================================================*/
+/*!
+  @brief Bit Field definition of register: GCC_RPMH_SYS_NOC_SYS_NOC_HS_PERF10_DFSR
+*/
+/*===========================================================================*/
+/* Structure definition of register */
+struct ipa_gcc_hwio_def_gcc_rpmh_sys_noc_sys_noc_hs_perf10_dfsr_s
+{
+  u32 src_div : 5;
+  u32 reserved0 : 3;
+  u32 src_sel : 3;
+  u32 reserved1 : 21;
+};
+
+/* Union definition of register */
+union ipa_gcc_hwio_def_gcc_rpmh_sys_noc_sys_noc_hs_perf10_dfsr_u
+{
+  struct ipa_gcc_hwio_def_gcc_rpmh_sys_noc_sys_noc_hs_perf10_dfsr_s def;
+  u32 value;
+};
+
+/*===========================================================================*/
+/*!
+  @brief Bit Field definition of register: GCC_RPMH_SYS_NOC_SYS_NOC_HS_PERF11_DFSR
+*/
+/*===========================================================================*/
+/* Structure definition of register */
+struct ipa_gcc_hwio_def_gcc_rpmh_sys_noc_sys_noc_hs_perf11_dfsr_s
+{
+  u32 src_div : 5;
+  u32 reserved0 : 3;
+  u32 src_sel : 3;
+  u32 reserved1 : 21;
+};
+
+/* Union definition of register */
+union ipa_gcc_hwio_def_gcc_rpmh_sys_noc_sys_noc_hs_perf11_dfsr_u
+{
+  struct ipa_gcc_hwio_def_gcc_rpmh_sys_noc_sys_noc_hs_perf11_dfsr_s def;
+  u32 value;
+};
+
+/*===========================================================================*/
+/*!
+  @brief Bit Field definition of register: GCC_RPMH_SYS_NOC_SYS_NOC_HS_PERF12_DFSR
+*/
+/*===========================================================================*/
+/* Structure definition of register */
+struct ipa_gcc_hwio_def_gcc_rpmh_sys_noc_sys_noc_hs_perf12_dfsr_s
+{
+  u32 src_div : 5;
+  u32 reserved0 : 3;
+  u32 src_sel : 3;
+  u32 reserved1 : 21;
+};
+
+/* Union definition of register */
+union ipa_gcc_hwio_def_gcc_rpmh_sys_noc_sys_noc_hs_perf12_dfsr_u
+{
+  struct ipa_gcc_hwio_def_gcc_rpmh_sys_noc_sys_noc_hs_perf12_dfsr_s def;
+  u32 value;
+};
+
+/*===========================================================================*/
+/*!
+  @brief Bit Field definition of register: GCC_RPMH_SYS_NOC_SYS_NOC_HS_PERF13_DFSR
+*/
+/*===========================================================================*/
+/* Structure definition of register */
+struct ipa_gcc_hwio_def_gcc_rpmh_sys_noc_sys_noc_hs_perf13_dfsr_s
+{
+  u32 src_div : 5;
+  u32 reserved0 : 3;
+  u32 src_sel : 3;
+  u32 reserved1 : 21;
+};
+
+/* Union definition of register */
+union ipa_gcc_hwio_def_gcc_rpmh_sys_noc_sys_noc_hs_perf13_dfsr_u
+{
+  struct ipa_gcc_hwio_def_gcc_rpmh_sys_noc_sys_noc_hs_perf13_dfsr_s def;
+  u32 value;
+};
+
+/*===========================================================================*/
+/*!
+  @brief Bit Field definition of register: GCC_RPMH_SYS_NOC_SYS_NOC_HS_PERF14_DFSR
+*/
+/*===========================================================================*/
+/* Structure definition of register */
+struct ipa_gcc_hwio_def_gcc_rpmh_sys_noc_sys_noc_hs_perf14_dfsr_s
+{
+  u32 src_div : 5;
+  u32 reserved0 : 3;
+  u32 src_sel : 3;
+  u32 reserved1 : 21;
+};
+
+/* Union definition of register */
+union ipa_gcc_hwio_def_gcc_rpmh_sys_noc_sys_noc_hs_perf14_dfsr_u
+{
+  struct ipa_gcc_hwio_def_gcc_rpmh_sys_noc_sys_noc_hs_perf14_dfsr_s def;
+  u32 value;
+};
+
+/*===========================================================================*/
+/*!
+  @brief Bit Field definition of register: GCC_RPMH_SYS_NOC_SYS_NOC_HS_PERF15_DFSR
+*/
+/*===========================================================================*/
+/* Structure definition of register */
+struct ipa_gcc_hwio_def_gcc_rpmh_sys_noc_sys_noc_hs_perf15_dfsr_s
+{
+  u32 src_div : 5;
+  u32 reserved0 : 3;
+  u32 src_sel : 3;
+  u32 reserved1 : 21;
+};
+
+/* Union definition of register */
+union ipa_gcc_hwio_def_gcc_rpmh_sys_noc_sys_noc_hs_perf15_dfsr_u
+{
+  struct ipa_gcc_hwio_def_gcc_rpmh_sys_noc_sys_noc_hs_perf15_dfsr_s def;
+  u32 value;
+};
+
+/*===========================================================================*/
+/*!
+  @brief Bit Field definition of register: GCC_SYS_NOC_HS_CMD_RCGR
+*/
+/*===========================================================================*/
+/* Structure definition of register */
+struct ipa_gcc_hwio_def_gcc_sys_noc_hs_cmd_rcgr_s
+{
+  u32 update : 1;
+  u32 root_en : 1;
+  u32 reserved0 : 2;
+  u32 dirty_cfg_rcgr : 1;
+  u32 reserved1 : 26;
+  u32 root_off : 1;
+};
+
+/* Union definition of register */
+union ipa_gcc_hwio_def_gcc_sys_noc_hs_cmd_rcgr_u
+{
+  struct ipa_gcc_hwio_def_gcc_sys_noc_hs_cmd_rcgr_s def;
+  u32 value;
+};
+
+/*===========================================================================*/
+/*!
+  @brief Bit Field definition of register: GCC_SYS_NOC_HS_CFG_RCGR
+*/
+/*===========================================================================*/
+/* Structure definition of register */
+struct ipa_gcc_hwio_def_gcc_sys_noc_hs_cfg_rcgr_s
+{
+  u32 src_div : 5;
+  u32 reserved0 : 3;
+  u32 src_sel : 3;
+  u32 reserved1 : 5;
+  u32 rcglite_disable : 1;
+  u32 reserved2 : 3;
+  u32 hw_clk_control : 1;
+  u32 reserved3 : 11;
+};
+
+/* Union definition of register */
+union ipa_gcc_hwio_def_gcc_sys_noc_hs_cfg_rcgr_u
+{
+  struct ipa_gcc_hwio_def_gcc_sys_noc_hs_cfg_rcgr_s def;
+  u32 value;
+};
+
+/*===========================================================================*/
+/*!
+  @brief Bit Field definition of register: GCC_SYS_NOC_HS_DCD_CDIV_DCDR
+*/
+/*===========================================================================*/
+/* Structure definition of register */
+struct ipa_gcc_hwio_def_gcc_sys_noc_hs_dcd_cdiv_dcdr_s
+{
+  u32 dcd_enable : 1;
+  u32 reserved0 : 31;
+};
+
+/* Union definition of register */
+union ipa_gcc_hwio_def_gcc_sys_noc_hs_dcd_cdiv_dcdr_u
+{
+  struct ipa_gcc_hwio_def_gcc_sys_noc_hs_dcd_cdiv_dcdr_s def;
+  u32 value;
+};
+
+/*===========================================================================*/
+/*!
+  @brief Bit Field definition of register: GCC_SNOC_QOSGEN_EXTREF_CBCR
+*/
+/*===========================================================================*/
+/* Structure definition of register */
+struct ipa_gcc_hwio_def_gcc_snoc_qosgen_extref_cbcr_s
+{
+  u32 clk_enable : 1;
+  u32 reserved0 : 1;
+  u32 clk_ares : 1;
+  u32 reserved1 : 19;
+  u32 clk_dis : 1;
+  u32 ignore_all_clk_dis : 1;
+  u32 ignore_all_ares : 1;
+  u32 reserved2 : 6;
+  u32 clk_off : 1;
+};
+
+/* Union definition of register */
+union ipa_gcc_hwio_def_gcc_snoc_qosgen_extref_cbcr_u
+{
+  struct ipa_gcc_hwio_def_gcc_snoc_qosgen_extref_cbcr_s def;
+  u32 value;
+};
+
+/*===========================================================================*/
+/*!
+  @brief Bit Field definition of register: GCC_PCNOC_BCR
+*/
+/*===========================================================================*/
+/* Structure definition of register */
+struct ipa_gcc_hwio_def_gcc_pcnoc_bcr_s
+{
+  u32 blk_ares : 1;
+  u32 reserved0 : 31;
+};
+
+/* Union definition of register */
+union ipa_gcc_hwio_def_gcc_pcnoc_bcr_u
+{
+  struct ipa_gcc_hwio_def_gcc_pcnoc_bcr_s def;
+  u32 value;
+};
+
+/*===========================================================================*/
+/*!
+  @brief Bit Field definition of register: GCC_CFG_AHB_CBCR
+*/
+/*===========================================================================*/
+/* Structure definition of register */
+struct ipa_gcc_hwio_def_gcc_cfg_ahb_cbcr_s
+{
+  u32 clk_enable : 1;
+  u32 hw_ctl : 1;
+  u32 clk_ares : 1;
+  u32 sw_only_en : 1;
+  u32 reserved0 : 16;
+  u32 ignore_rpmh_clk_dis : 1;
+  u32 reserved1 : 1;
+  u32 clk_dis : 1;
+  u32 ignore_all_clk_dis : 1;
+  u32 ignore_all_ares : 1;
+  u32 reserved2 : 6;
+  u32 clk_off : 1;
+};
+
+/* Union definition of register */
+union ipa_gcc_hwio_def_gcc_cfg_ahb_cbcr_u
+{
+  struct ipa_gcc_hwio_def_gcc_cfg_ahb_cbcr_s def;
+  u32 value;
+};
+
+/*===========================================================================*/
+/*!
+  @brief Bit Field definition of register: GCC_NOC_DCD_XO_CBCR
+*/
+/*===========================================================================*/
+/* Structure definition of register */
+struct ipa_gcc_hwio_def_gcc_noc_dcd_xo_cbcr_s
+{
+  u32 clk_enable : 1;
+  u32 reserved0 : 1;
+  u32 clk_ares : 1;
+  u32 reserved1 : 19;
+  u32 clk_dis : 1;
+  u32 ignore_all_clk_dis : 1;
+  u32 ignore_all_ares : 1;
+  u32 reserved2 : 6;
+  u32 clk_off : 1;
+};
+
+/* Union definition of register */
+union ipa_gcc_hwio_def_gcc_noc_dcd_xo_cbcr_u
+{
+  struct ipa_gcc_hwio_def_gcc_noc_dcd_xo_cbcr_s def;
+  u32 value;
+};
+
+/*===========================================================================*/
+/*!
+  @brief Bit Field definition of register: GCC_PCNOC_SPMI_VGIS_CBCR
+*/
+/*===========================================================================*/
+/* Structure definition of register */
+struct ipa_gcc_hwio_def_gcc_pcnoc_spmi_vgis_cbcr_s
+{
+  u32 clk_enable : 1;
+  u32 reserved0 : 1;
+  u32 clk_ares : 1;
+  u32 reserved1 : 19;
+  u32 clk_dis : 1;
+  u32 ignore_all_clk_dis : 1;
+  u32 ignore_all_ares : 1;
+  u32 reserved2 : 6;
+  u32 clk_off : 1;
+};
+
+/* Union definition of register */
+union ipa_gcc_hwio_def_gcc_pcnoc_spmi_vgis_cbcr_u
+{
+  struct ipa_gcc_hwio_def_gcc_pcnoc_spmi_vgis_cbcr_s def;
+  u32 value;
+};
+
+/*===========================================================================*/
+/*!
+  @brief Bit Field definition of register: GCC_RPMH_CNOC_CMD_DFSR
+*/
+/*===========================================================================*/
+/* Structure definition of register */
+struct ipa_gcc_hwio_def_gcc_rpmh_cnoc_cmd_dfsr_s
+{
+  u32 dfs_en : 1;
+  u32 curr_perf_state : 4;
+  u32 hw_clk_control : 1;
+  u32 dfs_fsm_state : 3;
+  u32 perf_state_update_status : 1;
+  u32 sw_override : 1;
+  u32 sw_perf_state : 4;
+  u32 rcg_sw_ctrl : 1;
+  u32 reserved0 : 16;
+};
+
+/* Union definition of register */
+union ipa_gcc_hwio_def_gcc_rpmh_cnoc_cmd_dfsr_u
+{
+  struct ipa_gcc_hwio_def_gcc_rpmh_cnoc_cmd_dfsr_s def;
+  u32 value;
+};
+
+/*===========================================================================*/
+/*!
+  @brief Bit Field definition of register: GCC_RPMH_CNOC_PCNOC_PERF0_DFSR
+*/
+/*===========================================================================*/
+/* Structure definition of register */
+struct ipa_gcc_hwio_def_gcc_rpmh_cnoc_pcnoc_perf0_dfsr_s
+{
+  u32 src_div : 5;
+  u32 reserved0 : 3;
+  u32 src_sel : 3;
+  u32 reserved1 : 21;
+};
+
+/* Union definition of register */
+union ipa_gcc_hwio_def_gcc_rpmh_cnoc_pcnoc_perf0_dfsr_u
+{
+  struct ipa_gcc_hwio_def_gcc_rpmh_cnoc_pcnoc_perf0_dfsr_s def;
+  u32 value;
+};
+
+/*===========================================================================*/
+/*!
+  @brief Bit Field definition of register: GCC_RPMH_CNOC_PCNOC_PERF1_DFSR
+*/
+/*===========================================================================*/
+/* Structure definition of register */
+struct ipa_gcc_hwio_def_gcc_rpmh_cnoc_pcnoc_perf1_dfsr_s
+{
+  u32 src_div : 5;
+  u32 reserved0 : 3;
+  u32 src_sel : 3;
+  u32 reserved1 : 21;
+};
+
+/* Union definition of register */
+union ipa_gcc_hwio_def_gcc_rpmh_cnoc_pcnoc_perf1_dfsr_u
+{
+  struct ipa_gcc_hwio_def_gcc_rpmh_cnoc_pcnoc_perf1_dfsr_s def;
+  u32 value;
+};
+
+/*===========================================================================*/
+/*!
+  @brief Bit Field definition of register: GCC_RPMH_CNOC_PCNOC_PERF2_DFSR
+*/
+/*===========================================================================*/
+/* Structure definition of register */
+struct ipa_gcc_hwio_def_gcc_rpmh_cnoc_pcnoc_perf2_dfsr_s
+{
+  u32 src_div : 5;
+  u32 reserved0 : 3;
+  u32 src_sel : 3;
+  u32 reserved1 : 21;
+};
+
+/* Union definition of register */
+union ipa_gcc_hwio_def_gcc_rpmh_cnoc_pcnoc_perf2_dfsr_u
+{
+  struct ipa_gcc_hwio_def_gcc_rpmh_cnoc_pcnoc_perf2_dfsr_s def;
+  u32 value;
+};
+
+/*===========================================================================*/
+/*!
+  @brief Bit Field definition of register: GCC_RPMH_CNOC_PCNOC_PERF3_DFSR
+*/
+/*===========================================================================*/
+/* Structure definition of register */
+struct ipa_gcc_hwio_def_gcc_rpmh_cnoc_pcnoc_perf3_dfsr_s
+{
+  u32 src_div : 5;
+  u32 reserved0 : 3;
+  u32 src_sel : 3;
+  u32 reserved1 : 21;
+};
+
+/* Union definition of register */
+union ipa_gcc_hwio_def_gcc_rpmh_cnoc_pcnoc_perf3_dfsr_u
+{
+  struct ipa_gcc_hwio_def_gcc_rpmh_cnoc_pcnoc_perf3_dfsr_s def;
+  u32 value;
+};
+
+/*===========================================================================*/
+/*!
+  @brief Bit Field definition of register: GCC_RPMH_CNOC_PCNOC_PERF4_DFSR
+*/
+/*===========================================================================*/
+/* Structure definition of register */
+struct ipa_gcc_hwio_def_gcc_rpmh_cnoc_pcnoc_perf4_dfsr_s
+{
+  u32 src_div : 5;
+  u32 reserved0 : 3;
+  u32 src_sel : 3;
+  u32 reserved1 : 21;
+};
+
+/* Union definition of register */
+union ipa_gcc_hwio_def_gcc_rpmh_cnoc_pcnoc_perf4_dfsr_u
+{
+  struct ipa_gcc_hwio_def_gcc_rpmh_cnoc_pcnoc_perf4_dfsr_s def;
+  u32 value;
+};
+
+/*===========================================================================*/
+/*!
+  @brief Bit Field definition of register: GCC_RPMH_CNOC_PCNOC_PERF5_DFSR
+*/
+/*===========================================================================*/
+/* Structure definition of register */
+struct ipa_gcc_hwio_def_gcc_rpmh_cnoc_pcnoc_perf5_dfsr_s
+{
+  u32 src_div : 5;
+  u32 reserved0 : 3;
+  u32 src_sel : 3;
+  u32 reserved1 : 21;
+};
+
+/* Union definition of register */
+union ipa_gcc_hwio_def_gcc_rpmh_cnoc_pcnoc_perf5_dfsr_u
+{
+  struct ipa_gcc_hwio_def_gcc_rpmh_cnoc_pcnoc_perf5_dfsr_s def;
+  u32 value;
+};
+
+/*===========================================================================*/
+/*!
+  @brief Bit Field definition of register: GCC_RPMH_CNOC_PCNOC_PERF6_DFSR
+*/
+/*===========================================================================*/
+/* Structure definition of register */
+struct ipa_gcc_hwio_def_gcc_rpmh_cnoc_pcnoc_perf6_dfsr_s
+{
+  u32 src_div : 5;
+  u32 reserved0 : 3;
+  u32 src_sel : 3;
+  u32 reserved1 : 21;
+};
+
+/* Union definition of register */
+union ipa_gcc_hwio_def_gcc_rpmh_cnoc_pcnoc_perf6_dfsr_u
+{
+  struct ipa_gcc_hwio_def_gcc_rpmh_cnoc_pcnoc_perf6_dfsr_s def;
+  u32 value;
+};
+
+/*===========================================================================*/
+/*!
+  @brief Bit Field definition of register: GCC_RPMH_CNOC_PCNOC_PERF7_DFSR
+*/
+/*===========================================================================*/
+/* Structure definition of register */
+struct ipa_gcc_hwio_def_gcc_rpmh_cnoc_pcnoc_perf7_dfsr_s
+{
+  u32 src_div : 5;
+  u32 reserved0 : 3;
+  u32 src_sel : 3;
+  u32 reserved1 : 21;
+};
+
+/* Union definition of register */
+union ipa_gcc_hwio_def_gcc_rpmh_cnoc_pcnoc_perf7_dfsr_u
+{
+  struct ipa_gcc_hwio_def_gcc_rpmh_cnoc_pcnoc_perf7_dfsr_s def;
+  u32 value;
+};
+
+/*===========================================================================*/
+/*!
+  @brief Bit Field definition of register: GCC_RPMH_CNOC_PCNOC_PERF8_DFSR
+*/
+/*===========================================================================*/
+/* Structure definition of register */
+struct ipa_gcc_hwio_def_gcc_rpmh_cnoc_pcnoc_perf8_dfsr_s
+{
+  u32 src_div : 5;
+  u32 reserved0 : 3;
+  u32 src_sel : 3;
+  u32 reserved1 : 21;
+};
+
+/* Union definition of register */
+union ipa_gcc_hwio_def_gcc_rpmh_cnoc_pcnoc_perf8_dfsr_u
+{
+  struct ipa_gcc_hwio_def_gcc_rpmh_cnoc_pcnoc_perf8_dfsr_s def;
+  u32 value;
+};
+
+/*===========================================================================*/
+/*!
+  @brief Bit Field definition of register: GCC_RPMH_CNOC_PCNOC_PERF9_DFSR
+*/
+/*===========================================================================*/
+/* Structure definition of register */
+struct ipa_gcc_hwio_def_gcc_rpmh_cnoc_pcnoc_perf9_dfsr_s
+{
+  u32 src_div : 5;
+  u32 reserved0 : 3;
+  u32 src_sel : 3;
+  u32 reserved1 : 21;
+};
+
+/* Union definition of register */
+union ipa_gcc_hwio_def_gcc_rpmh_cnoc_pcnoc_perf9_dfsr_u
+{
+  struct ipa_gcc_hwio_def_gcc_rpmh_cnoc_pcnoc_perf9_dfsr_s def;
+  u32 value;
+};
+
+/*===========================================================================*/
+/*!
+  @brief Bit Field definition of register: GCC_RPMH_CNOC_PCNOC_PERF10_DFSR
+*/
+/*===========================================================================*/
+/* Structure definition of register */
+struct ipa_gcc_hwio_def_gcc_rpmh_cnoc_pcnoc_perf10_dfsr_s
+{
+  u32 src_div : 5;
+  u32 reserved0 : 3;
+  u32 src_sel : 3;
+  u32 reserved1 : 21;
+};
+
+/* Union definition of register */
+union ipa_gcc_hwio_def_gcc_rpmh_cnoc_pcnoc_perf10_dfsr_u
+{
+  struct ipa_gcc_hwio_def_gcc_rpmh_cnoc_pcnoc_perf10_dfsr_s def;
+  u32 value;
+};
+
+/*===========================================================================*/
+/*!
+  @brief Bit Field definition of register: GCC_RPMH_CNOC_PCNOC_PERF11_DFSR
+*/
+/*===========================================================================*/
+/* Structure definition of register */
+struct ipa_gcc_hwio_def_gcc_rpmh_cnoc_pcnoc_perf11_dfsr_s
+{
+  u32 src_div : 5;
+  u32 reserved0 : 3;
+  u32 src_sel : 3;
+  u32 reserved1 : 21;
+};
+
+/* Union definition of register */
+union ipa_gcc_hwio_def_gcc_rpmh_cnoc_pcnoc_perf11_dfsr_u
+{
+  struct ipa_gcc_hwio_def_gcc_rpmh_cnoc_pcnoc_perf11_dfsr_s def;
+  u32 value;
+};
+
+/*===========================================================================*/
+/*!
+  @brief Bit Field definition of register: GCC_RPMH_CNOC_PCNOC_PERF12_DFSR
+*/
+/*===========================================================================*/
+/* Structure definition of register */
+struct ipa_gcc_hwio_def_gcc_rpmh_cnoc_pcnoc_perf12_dfsr_s
+{
+  u32 src_div : 5;
+  u32 reserved0 : 3;
+  u32 src_sel : 3;
+  u32 reserved1 : 21;
+};
+
+/* Union definition of register */
+union ipa_gcc_hwio_def_gcc_rpmh_cnoc_pcnoc_perf12_dfsr_u
+{
+  struct ipa_gcc_hwio_def_gcc_rpmh_cnoc_pcnoc_perf12_dfsr_s def;
+  u32 value;
+};
+
+/*===========================================================================*/
+/*!
+  @brief Bit Field definition of register: GCC_RPMH_CNOC_PCNOC_PERF13_DFSR
+*/
+/*===========================================================================*/
+/* Structure definition of register */
+struct ipa_gcc_hwio_def_gcc_rpmh_cnoc_pcnoc_perf13_dfsr_s
+{
+  u32 src_div : 5;
+  u32 reserved0 : 3;
+  u32 src_sel : 3;
+  u32 reserved1 : 21;
+};
+
+/* Union definition of register */
+union ipa_gcc_hwio_def_gcc_rpmh_cnoc_pcnoc_perf13_dfsr_u
+{
+  struct ipa_gcc_hwio_def_gcc_rpmh_cnoc_pcnoc_perf13_dfsr_s def;
+  u32 value;
+};
+
+/*===========================================================================*/
+/*!
+  @brief Bit Field definition of register: GCC_RPMH_CNOC_PCNOC_PERF14_DFSR
+*/
+/*===========================================================================*/
+/* Structure definition of register */
+struct ipa_gcc_hwio_def_gcc_rpmh_cnoc_pcnoc_perf14_dfsr_s
+{
+  u32 src_div : 5;
+  u32 reserved0 : 3;
+  u32 src_sel : 3;
+  u32 reserved1 : 21;
+};
+
+/* Union definition of register */
+union ipa_gcc_hwio_def_gcc_rpmh_cnoc_pcnoc_perf14_dfsr_u
+{
+  struct ipa_gcc_hwio_def_gcc_rpmh_cnoc_pcnoc_perf14_dfsr_s def;
+  u32 value;
+};
+
+/*===========================================================================*/
+/*!
+  @brief Bit Field definition of register: GCC_RPMH_CNOC_PCNOC_PERF15_DFSR
+*/
+/*===========================================================================*/
+/* Structure definition of register */
+struct ipa_gcc_hwio_def_gcc_rpmh_cnoc_pcnoc_perf15_dfsr_s
+{
+  u32 src_div : 5;
+  u32 reserved0 : 3;
+  u32 src_sel : 3;
+  u32 reserved1 : 21;
+};
+
+/* Union definition of register */
+union ipa_gcc_hwio_def_gcc_rpmh_cnoc_pcnoc_perf15_dfsr_u
+{
+  struct ipa_gcc_hwio_def_gcc_rpmh_cnoc_pcnoc_perf15_dfsr_s def;
+  u32 value;
+};
+
+/*===========================================================================*/
+/*!
+  @brief Bit Field definition of register: GCC_PCNOC_CMD_RCGR
+*/
+/*===========================================================================*/
+/* Structure definition of register */
+struct ipa_gcc_hwio_def_gcc_pcnoc_cmd_rcgr_s
+{
+  u32 update : 1;
+  u32 root_en : 1;
+  u32 reserved0 : 2;
+  u32 dirty_cfg_rcgr : 1;
+  u32 reserved1 : 26;
+  u32 root_off : 1;
+};
+
+/* Union definition of register */
+union ipa_gcc_hwio_def_gcc_pcnoc_cmd_rcgr_u
+{
+  struct ipa_gcc_hwio_def_gcc_pcnoc_cmd_rcgr_s def;
+  u32 value;
+};
+
+/*===========================================================================*/
+/*!
+  @brief Bit Field definition of register: GCC_PCNOC_CFG_RCGR
+*/
+/*===========================================================================*/
+/* Structure definition of register */
+struct ipa_gcc_hwio_def_gcc_pcnoc_cfg_rcgr_s
+{
+  u32 src_div : 5;
+  u32 reserved0 : 3;
+  u32 src_sel : 3;
+  u32 reserved1 : 5;
+  u32 rcglite_disable : 1;
+  u32 reserved2 : 3;
+  u32 hw_clk_control : 1;
+  u32 reserved3 : 11;
+};
+
+/* Union definition of register */
+union ipa_gcc_hwio_def_gcc_pcnoc_cfg_rcgr_u
+{
+  struct ipa_gcc_hwio_def_gcc_pcnoc_cfg_rcgr_s def;
+  u32 value;
+};
+
+/*===========================================================================*/
+/*!
+  @brief Bit Field definition of register: GCC_PCNOC_DCD_CDIV_DCDR
+*/
+/*===========================================================================*/
+/* Structure definition of register */
+struct ipa_gcc_hwio_def_gcc_pcnoc_dcd_cdiv_dcdr_s
+{
+  u32 dcd_enable : 1;
+  u32 reserved0 : 31;
+};
+
+/* Union definition of register */
+union ipa_gcc_hwio_def_gcc_pcnoc_dcd_cdiv_dcdr_u
+{
+  struct ipa_gcc_hwio_def_gcc_pcnoc_dcd_cdiv_dcdr_s def;
+  u32 value;
+};
+
+/*===========================================================================*/
+/*!
+  @brief Bit Field definition of register: GCC_TIC_CBCR
+*/
+/*===========================================================================*/
+/* Structure definition of register */
+struct ipa_gcc_hwio_def_gcc_tic_cbcr_s
+{
+  u32 clk_enable : 1;
+  u32 hw_ctl : 1;
+  u32 clk_ares : 1;
+  u32 sw_only_en : 1;
+  u32 reserved0 : 18;
+  u32 clk_dis : 1;
+  u32 ignore_all_clk_dis : 1;
+  u32 ignore_all_ares : 1;
+  u32 reserved1 : 6;
+  u32 clk_off : 1;
+};
+
+/* Union definition of register */
+union ipa_gcc_hwio_def_gcc_tic_cbcr_u
+{
+  struct ipa_gcc_hwio_def_gcc_tic_cbcr_s def;
+  u32 value;
+};
+
+/*===========================================================================*/
+/*!
+  @brief Bit Field definition of register: GCC_TIC_CFG_AHB_CBCR
+*/
+/*===========================================================================*/
+/* Structure definition of register */
+struct ipa_gcc_hwio_def_gcc_tic_cfg_ahb_cbcr_s
+{
+  u32 clk_enable : 1;
+  u32 hw_ctl : 1;
+  u32 clk_ares : 1;
+  u32 sw_only_en : 1;
+  u32 sleep : 4;
+  u32 wakeup : 4;
+  u32 force_mem_periph_off : 1;
+  u32 force_mem_periph_on : 1;
+  u32 force_mem_core_on : 1;
+  u32 reserved0 : 5;
+  u32 ignore_rpmh_clk_dis : 1;
+  u32 reserved1 : 1;
+  u32 clk_dis : 1;
+  u32 ignore_all_clk_dis : 1;
+  u32 ignore_all_ares : 1;
+  u32 reserved2 : 6;
+  u32 clk_off : 1;
+};
+
+/* Union definition of register */
+union ipa_gcc_hwio_def_gcc_tic_cfg_ahb_cbcr_u
+{
+  struct ipa_gcc_hwio_def_gcc_tic_cfg_ahb_cbcr_s def;
+  u32 value;
+};
+
+/*===========================================================================*/
+/*!
+  @brief Bit Field definition of register: GCC_TIC_CFG_AHB_SREGR
+*/
+/*===========================================================================*/
+/* Structure definition of register */
+struct ipa_gcc_hwio_def_gcc_tic_cfg_ahb_sregr_s
+{
+  u32 reserved0 : 1;
+  u32 sw_clk_en_slp_stg : 1;
+  u32 sw_clk_en_sel_slp_stg : 1;
+  u32 sw_ctrl_pwr_down : 1;
+  u32 sw_rst_slp_stg : 1;
+  u32 sw_rst_sel_slp_stg : 1;
+  u32 force_clk_on : 1;
+  u32 mem_cph_enable : 1;
+  u32 sw_div_ratio_slp_stg_clk : 2;
+  u32 mem_periph_on_ack : 1;
+  u32 mem_core_on_ack : 1;
+  u32 sw_sm_pscbc_seq_in_override : 1;
+  u32 mem_cph_rst_sw_override : 1;
+  u32 pscbc_slp_stg_mode_csr : 1;
+  u32 ignore_gdsc_pwr_dwn_csr : 1;
+  u32 sreg_pscbc_spare_ctrl_in : 8;
+  u32 sreg_pscbc_spare_ctrl_out : 8;
+};
+
+/* Union definition of register */
+union ipa_gcc_hwio_def_gcc_tic_cfg_ahb_sregr_u
+{
+  struct ipa_gcc_hwio_def_gcc_tic_cfg_ahb_sregr_s def;
+  u32 value;
+};
+
+/*===========================================================================*/
+/*!
+  @brief Bit Field definition of register: GCC_IMEM_BCR
+*/
+/*===========================================================================*/
+/* Structure definition of register */
+struct ipa_gcc_hwio_def_gcc_imem_bcr_s
+{
+  u32 blk_ares : 1;
+  u32 reserved0 : 31;
+};
+
+/* Union definition of register */
+union ipa_gcc_hwio_def_gcc_imem_bcr_u
+{
+  struct ipa_gcc_hwio_def_gcc_imem_bcr_s def;
+  u32 value;
+};
+
+/*===========================================================================*/
+/*!
+  @brief Bit Field definition of register: GCC_IMEM_AXI_CBCR
+*/
+/*===========================================================================*/
+/* Structure definition of register */
+struct ipa_gcc_hwio_def_gcc_imem_axi_cbcr_s
+{
+  u32 reserved0 : 2;
+  u32 clk_ares : 1;
+  u32 reserved1 : 1;
+  u32 sleep : 4;
+  u32 wakeup : 4;
+  u32 force_mem_periph_off : 1;
+  u32 force_mem_periph_on : 1;
+  u32 force_mem_core_on : 1;
+  u32 reserved2 : 5;
+  u32 ignore_rpmh_clk_dis : 1;
+  u32 reserved3 : 1;
+  u32 clk_dis : 1;
+  u32 ignore_all_clk_dis : 1;
+  u32 ignore_all_ares : 1;
+  u32 reserved4 : 6;
+  u32 clk_off : 1;
+};
+
+/* Union definition of register */
+union ipa_gcc_hwio_def_gcc_imem_axi_cbcr_u
+{
+  struct ipa_gcc_hwio_def_gcc_imem_axi_cbcr_s def;
+  u32 value;
+};
+
+/*===========================================================================*/
+/*!
+  @brief Bit Field definition of register: GCC_IMEM_AXI_SREGR
+*/
+/*===========================================================================*/
+/* Structure definition of register */
+struct ipa_gcc_hwio_def_gcc_imem_axi_sregr_s
+{
+  u32 reserved0 : 1;
+  u32 sw_clk_en_slp_stg : 1;
+  u32 sw_clk_en_sel_slp_stg : 1;
+  u32 sw_ctrl_pwr_down : 1;
+  u32 sw_rst_slp_stg : 1;
+  u32 sw_rst_sel_slp_stg : 1;
+  u32 force_clk_on : 1;
+  u32 mem_cph_enable : 1;
+  u32 sw_div_ratio_slp_stg_clk : 2;
+  u32 mem_periph_on_ack : 1;
+  u32 mem_core_on_ack : 1;
+  u32 sw_sm_pscbc_seq_in_override : 1;
+  u32 mem_cph_rst_sw_override : 1;
+  u32 pscbc_slp_stg_mode_csr : 1;
+  u32 ignore_gdsc_pwr_dwn_csr : 1;
+  u32 sreg_pscbc_spare_ctrl_in : 8;
+  u32 sreg_pscbc_spare_ctrl_out : 8;
+};
+
+/* Union definition of register */
+union ipa_gcc_hwio_def_gcc_imem_axi_sregr_u
+{
+  struct ipa_gcc_hwio_def_gcc_imem_axi_sregr_s def;
+  u32 value;
+};
+
+/*===========================================================================*/
+/*!
+  @brief Bit Field definition of register: GCC_IMEM_CFG_AHB_CBCR
+*/
+/*===========================================================================*/
+/* Structure definition of register */
+struct ipa_gcc_hwio_def_gcc_imem_cfg_ahb_cbcr_s
+{
+  u32 clk_enable : 1;
+  u32 reserved0 : 1;
+  u32 clk_ares : 1;
+  u32 reserved1 : 17;
+  u32 ignore_rpmh_clk_dis : 1;
+  u32 reserved2 : 1;
+  u32 clk_dis : 1;
+  u32 ignore_all_clk_dis : 1;
+  u32 ignore_all_ares : 1;
+  u32 reserved3 : 6;
+  u32 clk_off : 1;
+};
+
+/* Union definition of register */
+union ipa_gcc_hwio_def_gcc_imem_cfg_ahb_cbcr_u
+{
+  struct ipa_gcc_hwio_def_gcc_imem_cfg_ahb_cbcr_s def;
+  u32 value;
+};
+
+/*===========================================================================*/
+/*!
+  @brief Bit Field definition of register: GCC_MMU_BCR
+*/
+/*===========================================================================*/
+/* Structure definition of register */
+struct ipa_gcc_hwio_def_gcc_mmu_bcr_s
+{
+  u32 blk_ares : 1;
+  u32 reserved0 : 31;
+};
+
+/* Union definition of register */
+union ipa_gcc_hwio_def_gcc_mmu_bcr_u
+{
+  struct ipa_gcc_hwio_def_gcc_mmu_bcr_s def;
+  u32 value;
+};
+
+/*===========================================================================*/
+/*!
+  @brief Bit Field definition of register: GCC_SYS_NOC_TCU_CBCR
+*/
+/*===========================================================================*/
+/* Structure definition of register */
+struct ipa_gcc_hwio_def_gcc_sys_noc_tcu_cbcr_s
+{
+  u32 clk_enable : 1;
+  u32 hw_ctl : 1;
+  u32 clk_ares : 1;
+  u32 sw_only_en : 1;
+  u32 reserved0 : 16;
+  u32 ignore_rpmh_clk_dis : 1;
+  u32 reserved1 : 1;
+  u32 clk_dis : 1;
+  u32 ignore_all_clk_dis : 1;
+  u32 ignore_all_ares : 1;
+  u32 reserved2 : 6;
+  u32 clk_off : 1;
+};
+
+/* Union definition of register */
+union ipa_gcc_hwio_def_gcc_sys_noc_tcu_cbcr_u
+{
+  struct ipa_gcc_hwio_def_gcc_sys_noc_tcu_cbcr_s def;
+  u32 value;
+};
+
+/*===========================================================================*/
+/*!
+  @brief Bit Field definition of register: GCC_MMU_TCU_CBCR
+*/
+/*===========================================================================*/
+/* Structure definition of register */
+struct ipa_gcc_hwio_def_gcc_mmu_tcu_cbcr_s
+{
+  u32 clk_enable : 1;
+  u32 hw_ctl : 1;
+  u32 clk_ares : 1;
+  u32 sw_only_en : 1;
+  u32 sleep : 4;
+  u32 wakeup : 4;
+  u32 force_mem_periph_off : 1;
+  u32 force_mem_periph_on : 1;
+  u32 force_mem_core_on : 1;
+  u32 reserved0 : 5;
+  u32 ignore_rpmh_clk_dis : 1;
+  u32 reserved1 : 1;
+  u32 clk_dis : 1;
+  u32 ignore_all_clk_dis : 1;
+  u32 ignore_all_ares : 1;
+  u32 reserved2 : 6;
+  u32 clk_off : 1;
+};
+
+/* Union definition of register */
+union ipa_gcc_hwio_def_gcc_mmu_tcu_cbcr_u
+{
+  struct ipa_gcc_hwio_def_gcc_mmu_tcu_cbcr_s def;
+  u32 value;
+};
+
+/*===========================================================================*/
+/*!
+  @brief Bit Field definition of register: GCC_MMU_TCU_SREGR
+*/
+/*===========================================================================*/
+/* Structure definition of register */
+struct ipa_gcc_hwio_def_gcc_mmu_tcu_sregr_s
+{
+  u32 reserved0 : 1;
+  u32 sw_clk_en_slp_stg : 1;
+  u32 sw_clk_en_sel_slp_stg : 1;
+  u32 sw_ctrl_pwr_down : 1;
+  u32 sw_rst_slp_stg : 1;
+  u32 sw_rst_sel_slp_stg : 1;
+  u32 force_clk_on : 1;
+  u32 mem_cph_enable : 1;
+  u32 sw_div_ratio_slp_stg_clk : 2;
+  u32 mem_periph_on_ack : 1;
+  u32 mem_core_on_ack : 1;
+  u32 sw_sm_pscbc_seq_in_override : 1;
+  u32 mem_cph_rst_sw_override : 1;
+  u32 pscbc_slp_stg_mode_csr : 1;
+  u32 ignore_gdsc_pwr_dwn_csr : 1;
+  u32 sreg_pscbc_spare_ctrl_in : 8;
+  u32 sreg_pscbc_spare_ctrl_out : 8;
+};
+
+/* Union definition of register */
+union ipa_gcc_hwio_def_gcc_mmu_tcu_sregr_u
+{
+  struct ipa_gcc_hwio_def_gcc_mmu_tcu_sregr_s def;
+  u32 value;
+};
+
+/*===========================================================================*/
+/*!
+  @brief Bit Field definition of register: GCC_RPMH_SHUB_CMD_DFSR
+*/
+/*===========================================================================*/
+/* Structure definition of register */
+struct ipa_gcc_hwio_def_gcc_rpmh_shub_cmd_dfsr_s
+{
+  u32 dfs_en : 1;
+  u32 curr_perf_state : 4;
+  u32 hw_clk_control : 1;
+  u32 dfs_fsm_state : 3;
+  u32 perf_state_update_status : 1;
+  u32 sw_override : 1;
+  u32 sw_perf_state : 4;
+  u32 rcg_sw_ctrl : 5;
+  u32 reserved0 : 12;
+};
+
+/* Union definition of register */
+union ipa_gcc_hwio_def_gcc_rpmh_shub_cmd_dfsr_u
+{
+  struct ipa_gcc_hwio_def_gcc_rpmh_shub_cmd_dfsr_s def;
+  u32 value;
+};
+
+/*===========================================================================*/
+/*!
+  @brief Bit Field definition of register: GCC_RPMH_SHUB_MMU_TCU_PERF0_DFSR
+*/
+/*===========================================================================*/
+/* Structure definition of register */
+struct ipa_gcc_hwio_def_gcc_rpmh_shub_mmu_tcu_perf0_dfsr_s
+{
+  u32 src_div : 5;
+  u32 reserved0 : 3;
+  u32 src_sel : 3;
+  u32 reserved1 : 21;
+};
+
+/* Union definition of register */
+union ipa_gcc_hwio_def_gcc_rpmh_shub_mmu_tcu_perf0_dfsr_u
+{
+  struct ipa_gcc_hwio_def_gcc_rpmh_shub_mmu_tcu_perf0_dfsr_s def;
+  u32 value;
+};
+
+/*===========================================================================*/
+/*!
+  @brief Bit Field definition of register: GCC_RPMH_SHUB_MMU_TCU_PERF1_DFSR
+*/
+/*===========================================================================*/
+/* Structure definition of register */
+struct ipa_gcc_hwio_def_gcc_rpmh_shub_mmu_tcu_perf1_dfsr_s
+{
+  u32 src_div : 5;
+  u32 reserved0 : 3;
+  u32 src_sel : 3;
+  u32 reserved1 : 21;
+};
+
+/* Union definition of register */
+union ipa_gcc_hwio_def_gcc_rpmh_shub_mmu_tcu_perf1_dfsr_u
+{
+  struct ipa_gcc_hwio_def_gcc_rpmh_shub_mmu_tcu_perf1_dfsr_s def;
+  u32 value;
+};
+
+/*===========================================================================*/
+/*!
+  @brief Bit Field definition of register: GCC_RPMH_SHUB_MMU_TCU_PERF2_DFSR
+*/
+/*===========================================================================*/
+/* Structure definition of register */
+struct ipa_gcc_hwio_def_gcc_rpmh_shub_mmu_tcu_perf2_dfsr_s
+{
+  u32 src_div : 5;
+  u32 reserved0 : 3;
+  u32 src_sel : 3;
+  u32 reserved1 : 21;
+};
+
+/* Union definition of register */
+union ipa_gcc_hwio_def_gcc_rpmh_shub_mmu_tcu_perf2_dfsr_u
+{
+  struct ipa_gcc_hwio_def_gcc_rpmh_shub_mmu_tcu_perf2_dfsr_s def;
+  u32 value;
+};
+
+/*===========================================================================*/
+/*!
+  @brief Bit Field definition of register: GCC_RPMH_SHUB_MMU_TCU_PERF3_DFSR
+*/
+/*===========================================================================*/
+/* Structure definition of register */
+struct ipa_gcc_hwio_def_gcc_rpmh_shub_mmu_tcu_perf3_dfsr_s
+{
+  u32 src_div : 5;
+  u32 reserved0 : 3;
+  u32 src_sel : 3;
+  u32 reserved1 : 21;
+};
+
+/* Union definition of register */
+union ipa_gcc_hwio_def_gcc_rpmh_shub_mmu_tcu_perf3_dfsr_u
+{
+  struct ipa_gcc_hwio_def_gcc_rpmh_shub_mmu_tcu_perf3_dfsr_s def;
+  u32 value;
+};
+
+/*===========================================================================*/
+/*!
+  @brief Bit Field definition of register: GCC_RPMH_SHUB_MMU_TCU_PERF4_DFSR
+*/
+/*===========================================================================*/
+/* Structure definition of register */
+struct ipa_gcc_hwio_def_gcc_rpmh_shub_mmu_tcu_perf4_dfsr_s
+{
+  u32 src_div : 5;
+  u32 reserved0 : 3;
+  u32 src_sel : 3;
+  u32 reserved1 : 21;
+};
+
+/* Union definition of register */
+union ipa_gcc_hwio_def_gcc_rpmh_shub_mmu_tcu_perf4_dfsr_u
+{
+  struct ipa_gcc_hwio_def_gcc_rpmh_shub_mmu_tcu_perf4_dfsr_s def;
+  u32 value;
+};
+
+/*===========================================================================*/
+/*!
+  @brief Bit Field definition of register: GCC_RPMH_SHUB_MMU_TCU_PERF5_DFSR
+*/
+/*===========================================================================*/
+/* Structure definition of register */
+struct ipa_gcc_hwio_def_gcc_rpmh_shub_mmu_tcu_perf5_dfsr_s
+{
+  u32 src_div : 5;
+  u32 reserved0 : 3;
+  u32 src_sel : 3;
+  u32 reserved1 : 21;
+};
+
+/* Union definition of register */
+union ipa_gcc_hwio_def_gcc_rpmh_shub_mmu_tcu_perf5_dfsr_u
+{
+  struct ipa_gcc_hwio_def_gcc_rpmh_shub_mmu_tcu_perf5_dfsr_s def;
+  u32 value;
+};
+
+/*===========================================================================*/
+/*!
+  @brief Bit Field definition of register: GCC_RPMH_SHUB_MMU_TCU_PERF6_DFSR
+*/
+/*===========================================================================*/
+/* Structure definition of register */
+struct ipa_gcc_hwio_def_gcc_rpmh_shub_mmu_tcu_perf6_dfsr_s
+{
+  u32 src_div : 5;
+  u32 reserved0 : 3;
+  u32 src_sel : 3;
+  u32 reserved1 : 21;
+};
+
+/* Union definition of register */
+union ipa_gcc_hwio_def_gcc_rpmh_shub_mmu_tcu_perf6_dfsr_u
+{
+  struct ipa_gcc_hwio_def_gcc_rpmh_shub_mmu_tcu_perf6_dfsr_s def;
+  u32 value;
+};
+
+/*===========================================================================*/
+/*!
+  @brief Bit Field definition of register: GCC_RPMH_SHUB_MMU_TCU_PERF7_DFSR
+*/
+/*===========================================================================*/
+/* Structure definition of register */
+struct ipa_gcc_hwio_def_gcc_rpmh_shub_mmu_tcu_perf7_dfsr_s
+{
+  u32 src_div : 5;
+  u32 reserved0 : 3;
+  u32 src_sel : 3;
+  u32 reserved1 : 21;
+};
+
+/* Union definition of register */
+union ipa_gcc_hwio_def_gcc_rpmh_shub_mmu_tcu_perf7_dfsr_u
+{
+  struct ipa_gcc_hwio_def_gcc_rpmh_shub_mmu_tcu_perf7_dfsr_s def;
+  u32 value;
+};
+
+/*===========================================================================*/
+/*!
+  @brief Bit Field definition of register: GCC_RPMH_SHUB_MMU_TCU_PERF8_DFSR
+*/
+/*===========================================================================*/
+/* Structure definition of register */
+struct ipa_gcc_hwio_def_gcc_rpmh_shub_mmu_tcu_perf8_dfsr_s
+{
+  u32 src_div : 5;
+  u32 reserved0 : 3;
+  u32 src_sel : 3;
+  u32 reserved1 : 21;
+};
+
+/* Union definition of register */
+union ipa_gcc_hwio_def_gcc_rpmh_shub_mmu_tcu_perf8_dfsr_u
+{
+  struct ipa_gcc_hwio_def_gcc_rpmh_shub_mmu_tcu_perf8_dfsr_s def;
+  u32 value;
+};
+
+/*===========================================================================*/
+/*!
+  @brief Bit Field definition of register: GCC_RPMH_SHUB_MMU_TCU_PERF9_DFSR
+*/
+/*===========================================================================*/
+/* Structure definition of register */
+struct ipa_gcc_hwio_def_gcc_rpmh_shub_mmu_tcu_perf9_dfsr_s
+{
+  u32 src_div : 5;
+  u32 reserved0 : 3;
+  u32 src_sel : 3;
+  u32 reserved1 : 21;
+};
+
+/* Union definition of register */
+union ipa_gcc_hwio_def_gcc_rpmh_shub_mmu_tcu_perf9_dfsr_u
+{
+  struct ipa_gcc_hwio_def_gcc_rpmh_shub_mmu_tcu_perf9_dfsr_s def;
+  u32 value;
+};
+
+/*===========================================================================*/
+/*!
+  @brief Bit Field definition of register: GCC_RPMH_SHUB_MMU_TCU_PERF10_DFSR
+*/
+/*===========================================================================*/
+/* Structure definition of register */
+struct ipa_gcc_hwio_def_gcc_rpmh_shub_mmu_tcu_perf10_dfsr_s
+{
+  u32 src_div : 5;
+  u32 reserved0 : 3;
+  u32 src_sel : 3;
+  u32 reserved1 : 21;
+};
+
+/* Union definition of register */
+union ipa_gcc_hwio_def_gcc_rpmh_shub_mmu_tcu_perf10_dfsr_u
+{
+  struct ipa_gcc_hwio_def_gcc_rpmh_shub_mmu_tcu_perf10_dfsr_s def;
+  u32 value;
+};
+
+/*===========================================================================*/
+/*!
+  @brief Bit Field definition of register: GCC_RPMH_SHUB_MMU_TCU_PERF11_DFSR
+*/
+/*===========================================================================*/
+/* Structure definition of register */
+struct ipa_gcc_hwio_def_gcc_rpmh_shub_mmu_tcu_perf11_dfsr_s
+{
+  u32 src_div : 5;
+  u32 reserved0 : 3;
+  u32 src_sel : 3;
+  u32 reserved1 : 21;
+};
+
+/* Union definition of register */
+union ipa_gcc_hwio_def_gcc_rpmh_shub_mmu_tcu_perf11_dfsr_u
+{
+  struct ipa_gcc_hwio_def_gcc_rpmh_shub_mmu_tcu_perf11_dfsr_s def;
+  u32 value;
+};
+
+/*===========================================================================*/
+/*!
+  @brief Bit Field definition of register: GCC_RPMH_SHUB_MMU_TCU_PERF12_DFSR
+*/
+/*===========================================================================*/
+/* Structure definition of register */
+struct ipa_gcc_hwio_def_gcc_rpmh_shub_mmu_tcu_perf12_dfsr_s
+{
+  u32 src_div : 5;
+  u32 reserved0 : 3;
+  u32 src_sel : 3;
+  u32 reserved1 : 21;
+};
+
+/* Union definition of register */
+union ipa_gcc_hwio_def_gcc_rpmh_shub_mmu_tcu_perf12_dfsr_u
+{
+  struct ipa_gcc_hwio_def_gcc_rpmh_shub_mmu_tcu_perf12_dfsr_s def;
+  u32 value;
+};
+
+/*===========================================================================*/
+/*!
+  @brief Bit Field definition of register: GCC_RPMH_SHUB_MMU_TCU_PERF13_DFSR
+*/
+/*===========================================================================*/
+/* Structure definition of register */
+struct ipa_gcc_hwio_def_gcc_rpmh_shub_mmu_tcu_perf13_dfsr_s
+{
+  u32 src_div : 5;
+  u32 reserved0 : 3;
+  u32 src_sel : 3;
+  u32 reserved1 : 21;
+};
+
+/* Union definition of register */
+union ipa_gcc_hwio_def_gcc_rpmh_shub_mmu_tcu_perf13_dfsr_u
+{
+  struct ipa_gcc_hwio_def_gcc_rpmh_shub_mmu_tcu_perf13_dfsr_s def;
+  u32 value;
+};
+
+/*===========================================================================*/
+/*!
+  @brief Bit Field definition of register: GCC_RPMH_SHUB_MMU_TCU_PERF14_DFSR
+*/
+/*===========================================================================*/
+/* Structure definition of register */
+struct ipa_gcc_hwio_def_gcc_rpmh_shub_mmu_tcu_perf14_dfsr_s
+{
+  u32 src_div : 5;
+  u32 reserved0 : 3;
+  u32 src_sel : 3;
+  u32 reserved1 : 21;
+};
+
+/* Union definition of register */
+union ipa_gcc_hwio_def_gcc_rpmh_shub_mmu_tcu_perf14_dfsr_u
+{
+  struct ipa_gcc_hwio_def_gcc_rpmh_shub_mmu_tcu_perf14_dfsr_s def;
+  u32 value;
+};
+
+/*===========================================================================*/
+/*!
+  @brief Bit Field definition of register: GCC_RPMH_SHUB_MMU_TCU_PERF15_DFSR
+*/
+/*===========================================================================*/
+/* Structure definition of register */
+struct ipa_gcc_hwio_def_gcc_rpmh_shub_mmu_tcu_perf15_dfsr_s
+{
+  u32 src_div : 5;
+  u32 reserved0 : 3;
+  u32 src_sel : 3;
+  u32 reserved1 : 21;
+};
+
+/* Union definition of register */
+union ipa_gcc_hwio_def_gcc_rpmh_shub_mmu_tcu_perf15_dfsr_u
+{
+  struct ipa_gcc_hwio_def_gcc_rpmh_shub_mmu_tcu_perf15_dfsr_s def;
+  u32 value;
+};
+
+/*===========================================================================*/
+/*!
+  @brief Bit Field definition of register: GCC_MMU_TCU_CMD_RCGR
+*/
+/*===========================================================================*/
+/* Structure definition of register */
+struct ipa_gcc_hwio_def_gcc_mmu_tcu_cmd_rcgr_s
+{
+  u32 update : 1;
+  u32 root_en : 1;
+  u32 reserved0 : 2;
+  u32 dirty_cfg_rcgr : 1;
+  u32 reserved1 : 26;
+  u32 root_off : 1;
+};
+
+/* Union definition of register */
+union ipa_gcc_hwio_def_gcc_mmu_tcu_cmd_rcgr_u
+{
+  struct ipa_gcc_hwio_def_gcc_mmu_tcu_cmd_rcgr_s def;
+  u32 value;
+};
+
+/*===========================================================================*/
+/*!
+  @brief Bit Field definition of register: GCC_MMU_TCU_CFG_RCGR
+*/
+/*===========================================================================*/
+/* Structure definition of register */
+struct ipa_gcc_hwio_def_gcc_mmu_tcu_cfg_rcgr_s
+{
+  u32 src_div : 5;
+  u32 reserved0 : 3;
+  u32 src_sel : 3;
+  u32 reserved1 : 5;
+  u32 rcglite_disable : 1;
+  u32 reserved2 : 3;
+  u32 hw_clk_control : 1;
+  u32 reserved3 : 11;
+};
+
+/* Union definition of register */
+union ipa_gcc_hwio_def_gcc_mmu_tcu_cfg_rcgr_u
+{
+  struct ipa_gcc_hwio_def_gcc_mmu_tcu_cfg_rcgr_s def;
+  u32 value;
+};
+
+/*===========================================================================*/
+/*!
+  @brief Bit Field definition of register: GCC_MMU_TCU_DCD_CDIV_DCDR
+*/
+/*===========================================================================*/
+/* Structure definition of register */
+struct ipa_gcc_hwio_def_gcc_mmu_tcu_dcd_cdiv_dcdr_s
+{
+  u32 dcd_enable : 1;
+  u32 reserved0 : 31;
+};
+
+/* Union definition of register */
+union ipa_gcc_hwio_def_gcc_mmu_tcu_dcd_cdiv_dcdr_u
+{
+  struct ipa_gcc_hwio_def_gcc_mmu_tcu_dcd_cdiv_dcdr_s def;
+  u32 value;
+};
+
+/*===========================================================================*/
+/*!
+  @brief Bit Field definition of register: GCC_ANOC_TBU_BCR
+*/
+/*===========================================================================*/
+/* Structure definition of register */
+struct ipa_gcc_hwio_def_gcc_anoc_tbu_bcr_s
+{
+  u32 blk_ares : 1;
+  u32 reserved0 : 31;
+};
+
+/* Union definition of register */
+union ipa_gcc_hwio_def_gcc_anoc_tbu_bcr_u
+{
+  struct ipa_gcc_hwio_def_gcc_anoc_tbu_bcr_s def;
+  u32 value;
+};
+
+/*===========================================================================*/
+/*!
+  @brief Bit Field definition of register: GCC_AGGRE_NOC_TBU1_CBCR
+*/
+/*===========================================================================*/
+/* Structure definition of register */
+struct ipa_gcc_hwio_def_gcc_aggre_noc_tbu1_cbcr_s
+{
+  u32 clk_enable : 1;
+  u32 hw_ctl : 1;
+  u32 clk_ares : 1;
+  u32 sw_only_en : 1;
+  u32 sleep : 4;
+  u32 wakeup : 4;
+  u32 force_mem_periph_off : 1;
+  u32 force_mem_periph_on : 1;
+  u32 force_mem_core_on : 1;
+  u32 reserved0 : 5;
+  u32 ignore_rpmh_clk_dis : 1;
+  u32 reserved1 : 1;
+  u32 clk_dis : 1;
+  u32 ignore_all_clk_dis : 1;
+  u32 ignore_all_ares : 1;
+  u32 reserved2 : 6;
+  u32 clk_off : 1;
+};
+
+/* Union definition of register */
+union ipa_gcc_hwio_def_gcc_aggre_noc_tbu1_cbcr_u
+{
+  struct ipa_gcc_hwio_def_gcc_aggre_noc_tbu1_cbcr_s def;
+  u32 value;
+};
+
+/*===========================================================================*/
+/*!
+  @brief Bit Field definition of register: GCC_AGGRE_NOC_TBU1_SREGR
+*/
+/*===========================================================================*/
+/* Structure definition of register */
+struct ipa_gcc_hwio_def_gcc_aggre_noc_tbu1_sregr_s
+{
+  u32 reserved0 : 1;
+  u32 sw_clk_en_slp_stg : 1;
+  u32 sw_clk_en_sel_slp_stg : 1;
+  u32 sw_ctrl_pwr_down : 1;
+  u32 sw_rst_slp_stg : 1;
+  u32 sw_rst_sel_slp_stg : 1;
+  u32 force_clk_on : 1;
+  u32 mem_cph_enable : 1;
+  u32 sw_div_ratio_slp_stg_clk : 2;
+  u32 mem_periph_on_ack : 1;
+  u32 mem_core_on_ack : 1;
+  u32 sw_sm_pscbc_seq_in_override : 1;
+  u32 mem_cph_rst_sw_override : 1;
+  u32 pscbc_slp_stg_mode_csr : 1;
+  u32 ignore_gdsc_pwr_dwn_csr : 1;
+  u32 sreg_pscbc_spare_ctrl_in : 8;
+  u32 sreg_pscbc_spare_ctrl_out : 8;
+};
+
+/* Union definition of register */
+union ipa_gcc_hwio_def_gcc_aggre_noc_tbu1_sregr_u
+{
+  struct ipa_gcc_hwio_def_gcc_aggre_noc_tbu1_sregr_s def;
+  u32 value;
+};
+
+/*===========================================================================*/
+/*!
+  @brief Bit Field definition of register: GCC_AGGRE_NOC_TBU2_CBCR
+*/
+/*===========================================================================*/
+/* Structure definition of register */
+struct ipa_gcc_hwio_def_gcc_aggre_noc_tbu2_cbcr_s
+{
+  u32 clk_enable : 1;
+  u32 hw_ctl : 1;
+  u32 clk_ares : 1;
+  u32 sw_only_en : 1;
+  u32 sleep : 4;
+  u32 wakeup : 4;
+  u32 force_mem_periph_off : 1;
+  u32 force_mem_periph_on : 1;
+  u32 force_mem_core_on : 1;
+  u32 reserved0 : 5;
+  u32 ignore_rpmh_clk_dis : 1;
+  u32 reserved1 : 1;
+  u32 clk_dis : 1;
+  u32 ignore_all_clk_dis : 1;
+  u32 ignore_all_ares : 1;
+  u32 reserved2 : 6;
+  u32 clk_off : 1;
+};
+
+/* Union definition of register */
+union ipa_gcc_hwio_def_gcc_aggre_noc_tbu2_cbcr_u
+{
+  struct ipa_gcc_hwio_def_gcc_aggre_noc_tbu2_cbcr_s def;
+  u32 value;
+};
+
+/*===========================================================================*/
+/*!
+  @brief Bit Field definition of register: GCC_AGGRE_NOC_TBU2_SREGR
+*/
+/*===========================================================================*/
+/* Structure definition of register */
+struct ipa_gcc_hwio_def_gcc_aggre_noc_tbu2_sregr_s
+{
+  u32 reserved0 : 1;
+  u32 sw_clk_en_slp_stg : 1;
+  u32 sw_clk_en_sel_slp_stg : 1;
+  u32 sw_ctrl_pwr_down : 1;
+  u32 sw_rst_slp_stg : 1;
+  u32 sw_rst_sel_slp_stg : 1;
+  u32 force_clk_on : 1;
+  u32 mem_cph_enable : 1;
+  u32 sw_div_ratio_slp_stg_clk : 2;
+  u32 mem_periph_on_ack : 1;
+  u32 mem_core_on_ack : 1;
+  u32 sw_sm_pscbc_seq_in_override : 1;
+  u32 mem_cph_rst_sw_override : 1;
+  u32 pscbc_slp_stg_mode_csr : 1;
+  u32 ignore_gdsc_pwr_dwn_csr : 1;
+  u32 sreg_pscbc_spare_ctrl_in : 8;
+  u32 sreg_pscbc_spare_ctrl_out : 8;
+};
+
+/* Union definition of register */
+union ipa_gcc_hwio_def_gcc_aggre_noc_tbu2_sregr_u
+{
+  struct ipa_gcc_hwio_def_gcc_aggre_noc_tbu2_sregr_s def;
+  u32 value;
+};
+
+/*===========================================================================*/
+/*!
+  @brief Bit Field definition of register: GCC_QDSS_BCR
+*/
+/*===========================================================================*/
+/* Structure definition of register */
+struct ipa_gcc_hwio_def_gcc_qdss_bcr_s
+{
+  u32 blk_ares : 1;
+  u32 reserved0 : 31;
+};
+
+/* Union definition of register */
+union ipa_gcc_hwio_def_gcc_qdss_bcr_u
+{
+  struct ipa_gcc_hwio_def_gcc_qdss_bcr_s def;
+  u32 value;
+};
+
+/*===========================================================================*/
+/*!
+  @brief Bit Field definition of register: GCC_QDSS_DAP_AHB_CBCR
+*/
+/*===========================================================================*/
+/* Structure definition of register */
+struct ipa_gcc_hwio_def_gcc_qdss_dap_ahb_cbcr_s
+{
+  u32 clk_enable : 1;
+  u32 hw_ctl : 1;
+  u32 clk_ares : 1;
+  u32 sw_only_en : 1;
+  u32 reserved0 : 16;
+  u32 ignore_rpmh_clk_dis : 1;
+  u32 reserved1 : 1;
+  u32 clk_dis : 1;
+  u32 ignore_all_clk_dis : 1;
+  u32 ignore_all_ares : 1;
+  u32 reserved2 : 6;
+  u32 clk_off : 1;
+};
+
+/* Union definition of register */
+union ipa_gcc_hwio_def_gcc_qdss_dap_ahb_cbcr_u
+{
+  struct ipa_gcc_hwio_def_gcc_qdss_dap_ahb_cbcr_s def;
+  u32 value;
+};
+
+/*===========================================================================*/
+/*!
+  @brief Bit Field definition of register: GCC_QDSS_CFG_AHB_CBCR
+*/
+/*===========================================================================*/
+/* Structure definition of register */
+struct ipa_gcc_hwio_def_gcc_qdss_cfg_ahb_cbcr_s
+{
+  u32 reserved0 : 1;
+  u32 hw_ctl : 1;
+  u32 clk_ares : 1;
+  u32 sw_only_en : 1;
+  u32 reserved1 : 16;
+  u32 ignore_rpmh_clk_dis : 1;
+  u32 reserved2 : 1;
+  u32 clk_dis : 1;
+  u32 ignore_all_clk_dis : 1;
+  u32 ignore_all_ares : 1;
+  u32 reserved3 : 6;
+  u32 clk_off : 1;
+};
+
+/* Union definition of register */
+union ipa_gcc_hwio_def_gcc_qdss_cfg_ahb_cbcr_u
+{
+  struct ipa_gcc_hwio_def_gcc_qdss_cfg_ahb_cbcr_s def;
+  u32 value;
+};
+
+/*===========================================================================*/
+/*!
+  @brief Bit Field definition of register: GCC_QDSS_AT_CBCR
+*/
+/*===========================================================================*/
+/* Structure definition of register */
+struct ipa_gcc_hwio_def_gcc_qdss_at_cbcr_s
+{
+  u32 clk_enable : 1;
+  u32 hw_ctl : 1;
+  u32 clk_ares : 1;
+  u32 sw_only_en : 1;
+  u32 reserved0 : 16;
+  u32 ignore_rpmh_clk_dis : 1;
+  u32 reserved1 : 1;
+  u32 clk_dis : 1;
+  u32 ignore_all_clk_dis : 1;
+  u32 ignore_all_ares : 1;
+  u32 reserved2 : 6;
+  u32 clk_off : 1;
+};
+
+/* Union definition of register */
+union ipa_gcc_hwio_def_gcc_qdss_at_cbcr_u
+{
+  struct ipa_gcc_hwio_def_gcc_qdss_at_cbcr_s def;
+  u32 value;
+};
+
+/*===========================================================================*/
+/*!
+  @brief Bit Field definition of register: GCC_QDSS_ETR_USB_CBCR
+*/
+/*===========================================================================*/
+/* Structure definition of register */
+struct ipa_gcc_hwio_def_gcc_qdss_etr_usb_cbcr_s
+{
+  u32 clk_enable : 1;
+  u32 hw_ctl : 1;
+  u32 clk_ares : 1;
+  u32 sw_only_en : 1;
+  u32 reserved0 : 16;
+  u32 ignore_rpmh_clk_dis : 1;
+  u32 reserved1 : 1;
+  u32 clk_dis : 1;
+  u32 ignore_all_clk_dis : 1;
+  u32 ignore_all_ares : 1;
+  u32 reserved2 : 6;
+  u32 clk_off : 1;
+};
+
+/* Union definition of register */
+union ipa_gcc_hwio_def_gcc_qdss_etr_usb_cbcr_u
+{
+  struct ipa_gcc_hwio_def_gcc_qdss_etr_usb_cbcr_s def;
+  u32 value;
+};
+
+/*===========================================================================*/
+/*!
+  @brief Bit Field definition of register: GCC_QDSS_STM_CBCR
+*/
+/*===========================================================================*/
+/* Structure definition of register */
+struct ipa_gcc_hwio_def_gcc_qdss_stm_cbcr_s
+{
+  u32 clk_enable : 1;
+  u32 hw_ctl : 1;
+  u32 clk_ares : 1;
+  u32 sw_only_en : 1;
+  u32 reserved0 : 16;
+  u32 ignore_rpmh_clk_dis : 1;
+  u32 reserved1 : 1;
+  u32 clk_dis : 1;
+  u32 ignore_all_clk_dis : 1;
+  u32 ignore_all_ares : 1;
+  u32 reserved2 : 6;
+  u32 clk_off : 1;
+};
+
+/* Union definition of register */
+union ipa_gcc_hwio_def_gcc_qdss_stm_cbcr_u
+{
+  struct ipa_gcc_hwio_def_gcc_qdss_stm_cbcr_s def;
+  u32 value;
+};
+
+/*===========================================================================*/
+/*!
+  @brief Bit Field definition of register: GCC_QDSS_TRACECLKIN_CBCR
+*/
+/*===========================================================================*/
+/* Structure definition of register */
+struct ipa_gcc_hwio_def_gcc_qdss_traceclkin_cbcr_s
+{
+  u32 clk_enable : 1;
+  u32 hw_ctl : 1;
+  u32 clk_ares : 1;
+  u32 sw_only_en : 1;
+  u32 reserved0 : 16;
+  u32 ignore_rpmh_clk_dis : 1;
+  u32 reserved1 : 1;
+  u32 clk_dis : 1;
+  u32 ignore_all_clk_dis : 1;
+  u32 ignore_all_ares : 1;
+  u32 reserved2 : 6;
+  u32 clk_off : 1;
+};
+
+/* Union definition of register */
+union ipa_gcc_hwio_def_gcc_qdss_traceclkin_cbcr_u
+{
+  struct ipa_gcc_hwio_def_gcc_qdss_traceclkin_cbcr_s def;
+  u32 value;
+};
+
+/*===========================================================================*/
+/*!
+  @brief Bit Field definition of register: GCC_QDSS_TSCTR_CBCR
+*/
+/*===========================================================================*/
+/* Structure definition of register */
+struct ipa_gcc_hwio_def_gcc_qdss_tsctr_cbcr_s
+{
+  u32 clk_enable : 1;
+  u32 hw_ctl : 1;
+  u32 clk_ares : 1;
+  u32 sw_only_en : 1;
+  u32 reserved0 : 18;
+  u32 clk_dis : 1;
+  u32 ignore_all_clk_dis : 1;
+  u32 ignore_all_ares : 1;
+  u32 reserved1 : 6;
+  u32 clk_off : 1;
+};
+
+/* Union definition of register */
+union ipa_gcc_hwio_def_gcc_qdss_tsctr_cbcr_u
+{
+  struct ipa_gcc_hwio_def_gcc_qdss_tsctr_cbcr_s def;
+  u32 value;
+};
+
+/*===========================================================================*/
+/*!
+  @brief Bit Field definition of register: GCC_QDSS_TRIG_CBCR
+*/
+/*===========================================================================*/
+/* Structure definition of register */
+struct ipa_gcc_hwio_def_gcc_qdss_trig_cbcr_s
+{
+  u32 clk_enable : 1;
+  u32 hw_ctl : 1;
+  u32 clk_ares : 1;
+  u32 sw_only_en : 1;
+  u32 reserved0 : 16;
+  u32 ignore_rpmh_clk_dis : 1;
+  u32 reserved1 : 1;
+  u32 clk_dis : 1;
+  u32 ignore_all_clk_dis : 1;
+  u32 ignore_all_ares : 1;
+  u32 reserved2 : 6;
+  u32 clk_off : 1;
+};
+
+/* Union definition of register */
+union ipa_gcc_hwio_def_gcc_qdss_trig_cbcr_u
+{
+  struct ipa_gcc_hwio_def_gcc_qdss_trig_cbcr_s def;
+  u32 value;
+};
+
+/*===========================================================================*/
+/*!
+  @brief Bit Field definition of register: GCC_QDSS_DAP_CBCR
+*/
+/*===========================================================================*/
+/* Structure definition of register */
+struct ipa_gcc_hwio_def_gcc_qdss_dap_cbcr_s
+{
+  u32 clk_enable : 1;
+  u32 hw_ctl : 1;
+  u32 clk_ares : 1;
+  u32 sw_only_en : 1;
+  u32 reserved0 : 18;
+  u32 clk_dis : 1;
+  u32 ignore_all_clk_dis : 1;
+  u32 ignore_all_ares : 1;
+  u32 reserved1 : 6;
+  u32 clk_off : 1;
+};
+
+/* Union definition of register */
+union ipa_gcc_hwio_def_gcc_qdss_dap_cbcr_u
+{
+  struct ipa_gcc_hwio_def_gcc_qdss_dap_cbcr_s def;
+  u32 value;
+};
+
+/*===========================================================================*/
+/*!
+  @brief Bit Field definition of register: GCC_APB_CBCR
+*/
+/*===========================================================================*/
+/* Structure definition of register */
+struct ipa_gcc_hwio_def_gcc_apb_cbcr_s
+{
+  u32 clk_enable : 1;
+  u32 hw_ctl : 1;
+  u32 clk_ares : 1;
+  u32 sw_only_en : 1;
+  u32 reserved0 : 18;
+  u32 clk_dis : 1;
+  u32 ignore_all_clk_dis : 1;
+  u32 ignore_all_ares : 1;
+  u32 reserved1 : 6;
+  u32 clk_off : 1;
+};
+
+/* Union definition of register */
+union ipa_gcc_hwio_def_gcc_apb_cbcr_u
+{
+  struct ipa_gcc_hwio_def_gcc_apb_cbcr_s def;
+  u32 value;
+};
+
+/*===========================================================================*/
+/*!
+  @brief Bit Field definition of register: GCC_QDSS_XO_CBCR
+*/
+/*===========================================================================*/
+/* Structure definition of register */
+struct ipa_gcc_hwio_def_gcc_qdss_xo_cbcr_s
+{
+  u32 clk_enable : 1;
+  u32 hw_ctl : 1;
+  u32 clk_ares : 1;
+  u32 sw_only_en : 1;
+  u32 reserved0 : 18;
+  u32 clk_dis : 1;
+  u32 ignore_all_clk_dis : 1;
+  u32 ignore_all_ares : 1;
+  u32 reserved1 : 6;
+  u32 clk_off : 1;
+};
+
+/* Union definition of register */
+union ipa_gcc_hwio_def_gcc_qdss_xo_cbcr_u
+{
+  struct ipa_gcc_hwio_def_gcc_qdss_xo_cbcr_s def;
+  u32 value;
+};
+
+/*===========================================================================*/
+/*!
+  @brief Bit Field definition of register: GCC_RPMH_SYS_NOC_QDSS_STM_PERF0_DFSR
+*/
+/*===========================================================================*/
+/* Structure definition of register */
+struct ipa_gcc_hwio_def_gcc_rpmh_sys_noc_qdss_stm_perf0_dfsr_s
+{
+  u32 src_div : 5;
+  u32 reserved0 : 3;
+  u32 src_sel : 3;
+  u32 reserved1 : 21;
+};
+
+/* Union definition of register */
+union ipa_gcc_hwio_def_gcc_rpmh_sys_noc_qdss_stm_perf0_dfsr_u
+{
+  struct ipa_gcc_hwio_def_gcc_rpmh_sys_noc_qdss_stm_perf0_dfsr_s def;
+  u32 value;
+};
+
+/*===========================================================================*/
+/*!
+  @brief Bit Field definition of register: GCC_RPMH_SYS_NOC_QDSS_STM_PERF1_DFSR
+*/
+/*===========================================================================*/
+/* Structure definition of register */
+struct ipa_gcc_hwio_def_gcc_rpmh_sys_noc_qdss_stm_perf1_dfsr_s
+{
+  u32 src_div : 5;
+  u32 reserved0 : 3;
+  u32 src_sel : 3;
+  u32 reserved1 : 21;
+};
+
+/* Union definition of register */
+union ipa_gcc_hwio_def_gcc_rpmh_sys_noc_qdss_stm_perf1_dfsr_u
+{
+  struct ipa_gcc_hwio_def_gcc_rpmh_sys_noc_qdss_stm_perf1_dfsr_s def;
+  u32 value;
+};
+
+/*===========================================================================*/
+/*!
+  @brief Bit Field definition of register: GCC_RPMH_SYS_NOC_QDSS_STM_PERF2_DFSR
+*/
+/*===========================================================================*/
+/* Structure definition of register */
+struct ipa_gcc_hwio_def_gcc_rpmh_sys_noc_qdss_stm_perf2_dfsr_s
+{
+  u32 src_div : 5;
+  u32 reserved0 : 3;
+  u32 src_sel : 3;
+  u32 reserved1 : 21;
+};
+
+/* Union definition of register */
+union ipa_gcc_hwio_def_gcc_rpmh_sys_noc_qdss_stm_perf2_dfsr_u
+{
+  struct ipa_gcc_hwio_def_gcc_rpmh_sys_noc_qdss_stm_perf2_dfsr_s def;
+  u32 value;
+};
+
+/*===========================================================================*/
+/*!
+  @brief Bit Field definition of register: GCC_RPMH_SYS_NOC_QDSS_STM_PERF3_DFSR
+*/
+/*===========================================================================*/
+/* Structure definition of register */
+struct ipa_gcc_hwio_def_gcc_rpmh_sys_noc_qdss_stm_perf3_dfsr_s
+{
+  u32 src_div : 5;
+  u32 reserved0 : 3;
+  u32 src_sel : 3;
+  u32 reserved1 : 21;
+};
+
+/* Union definition of register */
+union ipa_gcc_hwio_def_gcc_rpmh_sys_noc_qdss_stm_perf3_dfsr_u
+{
+  struct ipa_gcc_hwio_def_gcc_rpmh_sys_noc_qdss_stm_perf3_dfsr_s def;
+  u32 value;
+};
+
+/*===========================================================================*/
+/*!
+  @brief Bit Field definition of register: GCC_RPMH_SYS_NOC_QDSS_STM_PERF4_DFSR
+*/
+/*===========================================================================*/
+/* Structure definition of register */
+struct ipa_gcc_hwio_def_gcc_rpmh_sys_noc_qdss_stm_perf4_dfsr_s
+{
+  u32 src_div : 5;
+  u32 reserved0 : 3;
+  u32 src_sel : 3;
+  u32 reserved1 : 21;
+};
+
+/* Union definition of register */
+union ipa_gcc_hwio_def_gcc_rpmh_sys_noc_qdss_stm_perf4_dfsr_u
+{
+  struct ipa_gcc_hwio_def_gcc_rpmh_sys_noc_qdss_stm_perf4_dfsr_s def;
+  u32 value;
+};
+
+/*===========================================================================*/
+/*!
+  @brief Bit Field definition of register: GCC_RPMH_SYS_NOC_QDSS_STM_PERF5_DFSR
+*/
+/*===========================================================================*/
+/* Structure definition of register */
+struct ipa_gcc_hwio_def_gcc_rpmh_sys_noc_qdss_stm_perf5_dfsr_s
+{
+  u32 src_div : 5;
+  u32 reserved0 : 3;
+  u32 src_sel : 3;
+  u32 reserved1 : 21;
+};
+
+/* Union definition of register */
+union ipa_gcc_hwio_def_gcc_rpmh_sys_noc_qdss_stm_perf5_dfsr_u
+{
+  struct ipa_gcc_hwio_def_gcc_rpmh_sys_noc_qdss_stm_perf5_dfsr_s def;
+  u32 value;
+};
+
+/*===========================================================================*/
+/*!
+  @brief Bit Field definition of register: GCC_RPMH_SYS_NOC_QDSS_STM_PERF6_DFSR
+*/
+/*===========================================================================*/
+/* Structure definition of register */
+struct ipa_gcc_hwio_def_gcc_rpmh_sys_noc_qdss_stm_perf6_dfsr_s
+{
+  u32 src_div : 5;
+  u32 reserved0 : 3;
+  u32 src_sel : 3;
+  u32 reserved1 : 21;
+};
+
+/* Union definition of register */
+union ipa_gcc_hwio_def_gcc_rpmh_sys_noc_qdss_stm_perf6_dfsr_u
+{
+  struct ipa_gcc_hwio_def_gcc_rpmh_sys_noc_qdss_stm_perf6_dfsr_s def;
+  u32 value;
+};
+
+/*===========================================================================*/
+/*!
+  @brief Bit Field definition of register: GCC_RPMH_SYS_NOC_QDSS_STM_PERF7_DFSR
+*/
+/*===========================================================================*/
+/* Structure definition of register */
+struct ipa_gcc_hwio_def_gcc_rpmh_sys_noc_qdss_stm_perf7_dfsr_s
+{
+  u32 src_div : 5;
+  u32 reserved0 : 3;
+  u32 src_sel : 3;
+  u32 reserved1 : 21;
+};
+
+/* Union definition of register */
+union ipa_gcc_hwio_def_gcc_rpmh_sys_noc_qdss_stm_perf7_dfsr_u
+{
+  struct ipa_gcc_hwio_def_gcc_rpmh_sys_noc_qdss_stm_perf7_dfsr_s def;
+  u32 value;
+};
+
+/*===========================================================================*/
+/*!
+  @brief Bit Field definition of register: GCC_RPMH_SYS_NOC_QDSS_STM_PERF8_DFSR
+*/
+/*===========================================================================*/
+/* Structure definition of register */
+struct ipa_gcc_hwio_def_gcc_rpmh_sys_noc_qdss_stm_perf8_dfsr_s
+{
+  u32 src_div : 5;
+  u32 reserved0 : 3;
+  u32 src_sel : 3;
+  u32 reserved1 : 21;
+};
+
+/* Union definition of register */
+union ipa_gcc_hwio_def_gcc_rpmh_sys_noc_qdss_stm_perf8_dfsr_u
+{
+  struct ipa_gcc_hwio_def_gcc_rpmh_sys_noc_qdss_stm_perf8_dfsr_s def;
+  u32 value;
+};
+
+/*===========================================================================*/
+/*!
+  @brief Bit Field definition of register: GCC_RPMH_SYS_NOC_QDSS_STM_PERF9_DFSR
+*/
+/*===========================================================================*/
+/* Structure definition of register */
+struct ipa_gcc_hwio_def_gcc_rpmh_sys_noc_qdss_stm_perf9_dfsr_s
+{
+  u32 src_div : 5;
+  u32 reserved0 : 3;
+  u32 src_sel : 3;
+  u32 reserved1 : 21;
+};
+
+/* Union definition of register */
+union ipa_gcc_hwio_def_gcc_rpmh_sys_noc_qdss_stm_perf9_dfsr_u
+{
+  struct ipa_gcc_hwio_def_gcc_rpmh_sys_noc_qdss_stm_perf9_dfsr_s def;
+  u32 value;
+};
+
+/*===========================================================================*/
+/*!
+  @brief Bit Field definition of register: GCC_RPMH_SYS_NOC_QDSS_STM_PERF10_DFSR
+*/
+/*===========================================================================*/
+/* Structure definition of register */
+struct ipa_gcc_hwio_def_gcc_rpmh_sys_noc_qdss_stm_perf10_dfsr_s
+{
+  u32 src_div : 5;
+  u32 reserved0 : 3;
+  u32 src_sel : 3;
+  u32 reserved1 : 21;
+};
+
+/* Union definition of register */
+union ipa_gcc_hwio_def_gcc_rpmh_sys_noc_qdss_stm_perf10_dfsr_u
+{
+  struct ipa_gcc_hwio_def_gcc_rpmh_sys_noc_qdss_stm_perf10_dfsr_s def;
+  u32 value;
+};
+
+/*===========================================================================*/
+/*!
+  @brief Bit Field definition of register: GCC_RPMH_SYS_NOC_QDSS_STM_PERF11_DFSR
+*/
+/*===========================================================================*/
+/* Structure definition of register */
+struct ipa_gcc_hwio_def_gcc_rpmh_sys_noc_qdss_stm_perf11_dfsr_s
+{
+  u32 src_div : 5;
+  u32 reserved0 : 3;
+  u32 src_sel : 3;
+  u32 reserved1 : 21;
+};
+
+/* Union definition of register */
+union ipa_gcc_hwio_def_gcc_rpmh_sys_noc_qdss_stm_perf11_dfsr_u
+{
+  struct ipa_gcc_hwio_def_gcc_rpmh_sys_noc_qdss_stm_perf11_dfsr_s def;
+  u32 value;
+};
+
+/*===========================================================================*/
+/*!
+  @brief Bit Field definition of register: GCC_RPMH_SYS_NOC_QDSS_STM_PERF12_DFSR
+*/
+/*===========================================================================*/
+/* Structure definition of register */
+struct ipa_gcc_hwio_def_gcc_rpmh_sys_noc_qdss_stm_perf12_dfsr_s
+{
+  u32 src_div : 5;
+  u32 reserved0 : 3;
+  u32 src_sel : 3;
+  u32 reserved1 : 21;
+};
+
+/* Union definition of register */
+union ipa_gcc_hwio_def_gcc_rpmh_sys_noc_qdss_stm_perf12_dfsr_u
+{
+  struct ipa_gcc_hwio_def_gcc_rpmh_sys_noc_qdss_stm_perf12_dfsr_s def;
+  u32 value;
+};
+
+/*===========================================================================*/
+/*!
+  @brief Bit Field definition of register: GCC_RPMH_SYS_NOC_QDSS_STM_PERF13_DFSR
+*/
+/*===========================================================================*/
+/* Structure definition of register */
+struct ipa_gcc_hwio_def_gcc_rpmh_sys_noc_qdss_stm_perf13_dfsr_s
+{
+  u32 src_div : 5;
+  u32 reserved0 : 3;
+  u32 src_sel : 3;
+  u32 reserved1 : 21;
+};
+
+/* Union definition of register */
+union ipa_gcc_hwio_def_gcc_rpmh_sys_noc_qdss_stm_perf13_dfsr_u
+{
+  struct ipa_gcc_hwio_def_gcc_rpmh_sys_noc_qdss_stm_perf13_dfsr_s def;
+  u32 value;
+};
+
+/*===========================================================================*/
+/*!
+  @brief Bit Field definition of register: GCC_RPMH_SYS_NOC_QDSS_STM_PERF14_DFSR
+*/
+/*===========================================================================*/
+/* Structure definition of register */
+struct ipa_gcc_hwio_def_gcc_rpmh_sys_noc_qdss_stm_perf14_dfsr_s
+{
+  u32 src_div : 5;
+  u32 reserved0 : 3;
+  u32 src_sel : 3;
+  u32 reserved1 : 21;
+};
+
+/* Union definition of register */
+union ipa_gcc_hwio_def_gcc_rpmh_sys_noc_qdss_stm_perf14_dfsr_u
+{
+  struct ipa_gcc_hwio_def_gcc_rpmh_sys_noc_qdss_stm_perf14_dfsr_s def;
+  u32 value;
+};
+
+/*===========================================================================*/
+/*!
+  @brief Bit Field definition of register: GCC_RPMH_SYS_NOC_QDSS_STM_PERF15_DFSR
+*/
+/*===========================================================================*/
+/* Structure definition of register */
+struct ipa_gcc_hwio_def_gcc_rpmh_sys_noc_qdss_stm_perf15_dfsr_s
+{
+  u32 src_div : 5;
+  u32 reserved0 : 3;
+  u32 src_sel : 3;
+  u32 reserved1 : 21;
+};
+
+/* Union definition of register */
+union ipa_gcc_hwio_def_gcc_rpmh_sys_noc_qdss_stm_perf15_dfsr_u
+{
+  struct ipa_gcc_hwio_def_gcc_rpmh_sys_noc_qdss_stm_perf15_dfsr_s def;
+  u32 value;
+};
+
+/*===========================================================================*/
+/*!
+  @brief Bit Field definition of register: GCC_QDSS_STM_CMD_RCGR
+*/
+/*===========================================================================*/
+/* Structure definition of register */
+struct ipa_gcc_hwio_def_gcc_qdss_stm_cmd_rcgr_s
+{
+  u32 update : 1;
+  u32 root_en : 1;
+  u32 reserved0 : 2;
+  u32 dirty_cfg_rcgr : 1;
+  u32 reserved1 : 26;
+  u32 root_off : 1;
+};
+
+/* Union definition of register */
+union ipa_gcc_hwio_def_gcc_qdss_stm_cmd_rcgr_u
+{
+  struct ipa_gcc_hwio_def_gcc_qdss_stm_cmd_rcgr_s def;
+  u32 value;
+};
+
+/*===========================================================================*/
+/*!
+  @brief Bit Field definition of register: GCC_QDSS_STM_CFG_RCGR
+*/
+/*===========================================================================*/
+/* Structure definition of register */
+struct ipa_gcc_hwio_def_gcc_qdss_stm_cfg_rcgr_s
+{
+  u32 src_div : 5;
+  u32 reserved0 : 3;
+  u32 src_sel : 3;
+  u32 reserved1 : 5;
+  u32 rcglite_disable : 1;
+  u32 reserved2 : 3;
+  u32 hw_clk_control : 1;
+  u32 reserved3 : 11;
+};
+
+/* Union definition of register */
+union ipa_gcc_hwio_def_gcc_qdss_stm_cfg_rcgr_u
+{
+  struct ipa_gcc_hwio_def_gcc_qdss_stm_cfg_rcgr_s def;
+  u32 value;
+};
+
+/*===========================================================================*/
+/*!
+  @brief Bit Field definition of register: GCC_RPMH_SHUB_QDSS_TRACECLKIN_PERF0_DFSR
+*/
+/*===========================================================================*/
+/* Structure definition of register */
+struct ipa_gcc_hwio_def_gcc_rpmh_shub_qdss_traceclkin_perf0_dfsr_s
+{
+  u32 src_div : 5;
+  u32 reserved0 : 3;
+  u32 src_sel : 3;
+  u32 reserved1 : 21;
+};
+
+/* Union definition of register */
+union ipa_gcc_hwio_def_gcc_rpmh_shub_qdss_traceclkin_perf0_dfsr_u
+{
+  struct ipa_gcc_hwio_def_gcc_rpmh_shub_qdss_traceclkin_perf0_dfsr_s def;
+  u32 value;
+};
+
+/*===========================================================================*/
+/*!
+  @brief Bit Field definition of register: GCC_RPMH_SHUB_QDSS_TRACECLKIN_PERF1_DFSR
+*/
+/*===========================================================================*/
+/* Structure definition of register */
+struct ipa_gcc_hwio_def_gcc_rpmh_shub_qdss_traceclkin_perf1_dfsr_s
+{
+  u32 src_div : 5;
+  u32 reserved0 : 3;
+  u32 src_sel : 3;
+  u32 reserved1 : 21;
+};
+
+/* Union definition of register */
+union ipa_gcc_hwio_def_gcc_rpmh_shub_qdss_traceclkin_perf1_dfsr_u
+{
+  struct ipa_gcc_hwio_def_gcc_rpmh_shub_qdss_traceclkin_perf1_dfsr_s def;
+  u32 value;
+};
+
+/*===========================================================================*/
+/*!
+  @brief Bit Field definition of register: GCC_RPMH_SHUB_QDSS_TRACECLKIN_PERF2_DFSR
+*/
+/*===========================================================================*/
+/* Structure definition of register */
+struct ipa_gcc_hwio_def_gcc_rpmh_shub_qdss_traceclkin_perf2_dfsr_s
+{
+  u32 src_div : 5;
+  u32 reserved0 : 3;
+  u32 src_sel : 3;
+  u32 reserved1 : 21;
+};
+
+/* Union definition of register */
+union ipa_gcc_hwio_def_gcc_rpmh_shub_qdss_traceclkin_perf2_dfsr_u
+{
+  struct ipa_gcc_hwio_def_gcc_rpmh_shub_qdss_traceclkin_perf2_dfsr_s def;
+  u32 value;
+};
+
+/*===========================================================================*/
+/*!
+  @brief Bit Field definition of register: GCC_RPMH_SHUB_QDSS_TRACECLKIN_PERF3_DFSR
+*/
+/*===========================================================================*/
+/* Structure definition of register */
+struct ipa_gcc_hwio_def_gcc_rpmh_shub_qdss_traceclkin_perf3_dfsr_s
+{
+  u32 src_div : 5;
+  u32 reserved0 : 3;
+  u32 src_sel : 3;
+  u32 reserved1 : 21;
+};
+
+/* Union definition of register */
+union ipa_gcc_hwio_def_gcc_rpmh_shub_qdss_traceclkin_perf3_dfsr_u
+{
+  struct ipa_gcc_hwio_def_gcc_rpmh_shub_qdss_traceclkin_perf3_dfsr_s def;
+  u32 value;
+};
+
+/*===========================================================================*/
+/*!
+  @brief Bit Field definition of register: GCC_RPMH_SHUB_QDSS_TRACECLKIN_PERF4_DFSR
+*/
+/*===========================================================================*/
+/* Structure definition of register */
+struct ipa_gcc_hwio_def_gcc_rpmh_shub_qdss_traceclkin_perf4_dfsr_s
+{
+  u32 src_div : 5;
+  u32 reserved0 : 3;
+  u32 src_sel : 3;
+  u32 reserved1 : 21;
+};
+
+/* Union definition of register */
+union ipa_gcc_hwio_def_gcc_rpmh_shub_qdss_traceclkin_perf4_dfsr_u
+{
+  struct ipa_gcc_hwio_def_gcc_rpmh_shub_qdss_traceclkin_perf4_dfsr_s def;
+  u32 value;
+};
+
+/*===========================================================================*/
+/*!
+  @brief Bit Field definition of register: GCC_RPMH_SHUB_QDSS_TRACECLKIN_PERF5_DFSR
+*/
+/*===========================================================================*/
+/* Structure definition of register */
+struct ipa_gcc_hwio_def_gcc_rpmh_shub_qdss_traceclkin_perf5_dfsr_s
+{
+  u32 src_div : 5;
+  u32 reserved0 : 3;
+  u32 src_sel : 3;
+  u32 reserved1 : 21;
+};
+
+/* Union definition of register */
+union ipa_gcc_hwio_def_gcc_rpmh_shub_qdss_traceclkin_perf5_dfsr_u
+{
+  struct ipa_gcc_hwio_def_gcc_rpmh_shub_qdss_traceclkin_perf5_dfsr_s def;
+  u32 value;
+};
+
+/*===========================================================================*/
+/*!
+  @brief Bit Field definition of register: GCC_RPMH_SHUB_QDSS_TRACECLKIN_PERF6_DFSR
+*/
+/*===========================================================================*/
+/* Structure definition of register */
+struct ipa_gcc_hwio_def_gcc_rpmh_shub_qdss_traceclkin_perf6_dfsr_s
+{
+  u32 src_div : 5;
+  u32 reserved0 : 3;
+  u32 src_sel : 3;
+  u32 reserved1 : 21;
+};
+
+/* Union definition of register */
+union ipa_gcc_hwio_def_gcc_rpmh_shub_qdss_traceclkin_perf6_dfsr_u
+{
+  struct ipa_gcc_hwio_def_gcc_rpmh_shub_qdss_traceclkin_perf6_dfsr_s def;
+  u32 value;
+};
+
+/*===========================================================================*/
+/*!
+  @brief Bit Field definition of register: GCC_RPMH_SHUB_QDSS_TRACECLKIN_PERF7_DFSR
+*/
+/*===========================================================================*/
+/* Structure definition of register */
+struct ipa_gcc_hwio_def_gcc_rpmh_shub_qdss_traceclkin_perf7_dfsr_s
+{
+  u32 src_div : 5;
+  u32 reserved0 : 3;
+  u32 src_sel : 3;
+  u32 reserved1 : 21;
+};
+
+/* Union definition of register */
+union ipa_gcc_hwio_def_gcc_rpmh_shub_qdss_traceclkin_perf7_dfsr_u
+{
+  struct ipa_gcc_hwio_def_gcc_rpmh_shub_qdss_traceclkin_perf7_dfsr_s def;
+  u32 value;
+};
+
+/*===========================================================================*/
+/*!
+  @brief Bit Field definition of register: GCC_RPMH_SHUB_QDSS_TRACECLKIN_PERF8_DFSR
+*/
+/*===========================================================================*/
+/* Structure definition of register */
+struct ipa_gcc_hwio_def_gcc_rpmh_shub_qdss_traceclkin_perf8_dfsr_s
+{
+  u32 src_div : 5;
+  u32 reserved0 : 3;
+  u32 src_sel : 3;
+  u32 reserved1 : 21;
+};
+
+/* Union definition of register */
+union ipa_gcc_hwio_def_gcc_rpmh_shub_qdss_traceclkin_perf8_dfsr_u
+{
+  struct ipa_gcc_hwio_def_gcc_rpmh_shub_qdss_traceclkin_perf8_dfsr_s def;
+  u32 value;
+};
+
+/*===========================================================================*/
+/*!
+  @brief Bit Field definition of register: GCC_RPMH_SHUB_QDSS_TRACECLKIN_PERF9_DFSR
+*/
+/*===========================================================================*/
+/* Structure definition of register */
+struct ipa_gcc_hwio_def_gcc_rpmh_shub_qdss_traceclkin_perf9_dfsr_s
+{
+  u32 src_div : 5;
+  u32 reserved0 : 3;
+  u32 src_sel : 3;
+  u32 reserved1 : 21;
+};
+
+/* Union definition of register */
+union ipa_gcc_hwio_def_gcc_rpmh_shub_qdss_traceclkin_perf9_dfsr_u
+{
+  struct ipa_gcc_hwio_def_gcc_rpmh_shub_qdss_traceclkin_perf9_dfsr_s def;
+  u32 value;
+};
+
+/*===========================================================================*/
+/*!
+  @brief Bit Field definition of register: GCC_RPMH_SHUB_QDSS_TRACECLKIN_PERF10_DFSR
+*/
+/*===========================================================================*/
+/* Structure definition of register */
+struct ipa_gcc_hwio_def_gcc_rpmh_shub_qdss_traceclkin_perf10_dfsr_s
+{
+  u32 src_div : 5;
+  u32 reserved0 : 3;
+  u32 src_sel : 3;
+  u32 reserved1 : 21;
+};
+
+/* Union definition of register */
+union ipa_gcc_hwio_def_gcc_rpmh_shub_qdss_traceclkin_perf10_dfsr_u
+{
+  struct ipa_gcc_hwio_def_gcc_rpmh_shub_qdss_traceclkin_perf10_dfsr_s def;
+  u32 value;
+};
+
+/*===========================================================================*/
+/*!
+  @brief Bit Field definition of register: GCC_RPMH_SHUB_QDSS_TRACECLKIN_PERF11_DFSR
+*/
+/*===========================================================================*/
+/* Structure definition of register */
+struct ipa_gcc_hwio_def_gcc_rpmh_shub_qdss_traceclkin_perf11_dfsr_s
+{
+  u32 src_div : 5;
+  u32 reserved0 : 3;
+  u32 src_sel : 3;
+  u32 reserved1 : 21;
+};
+
+/* Union definition of register */
+union ipa_gcc_hwio_def_gcc_rpmh_shub_qdss_traceclkin_perf11_dfsr_u
+{
+  struct ipa_gcc_hwio_def_gcc_rpmh_shub_qdss_traceclkin_perf11_dfsr_s def;
+  u32 value;
+};
+
+/*===========================================================================*/
+/*!
+  @brief Bit Field definition of register: GCC_RPMH_SHUB_QDSS_TRACECLKIN_PERF12_DFSR
+*/
+/*===========================================================================*/
+/* Structure definition of register */
+struct ipa_gcc_hwio_def_gcc_rpmh_shub_qdss_traceclkin_perf12_dfsr_s
+{
+  u32 src_div : 5;
+  u32 reserved0 : 3;
+  u32 src_sel : 3;
+  u32 reserved1 : 21;
+};
+
+/* Union definition of register */
+union ipa_gcc_hwio_def_gcc_rpmh_shub_qdss_traceclkin_perf12_dfsr_u
+{
+  struct ipa_gcc_hwio_def_gcc_rpmh_shub_qdss_traceclkin_perf12_dfsr_s def;
+  u32 value;
+};
+
+/*===========================================================================*/
+/*!
+  @brief Bit Field definition of register: GCC_RPMH_SHUB_QDSS_TRACECLKIN_PERF13_DFSR
+*/
+/*===========================================================================*/
+/* Structure definition of register */
+struct ipa_gcc_hwio_def_gcc_rpmh_shub_qdss_traceclkin_perf13_dfsr_s
+{
+  u32 src_div : 5;
+  u32 reserved0 : 3;
+  u32 src_sel : 3;
+  u32 reserved1 : 21;
+};
+
+/* Union definition of register */
+union ipa_gcc_hwio_def_gcc_rpmh_shub_qdss_traceclkin_perf13_dfsr_u
+{
+  struct ipa_gcc_hwio_def_gcc_rpmh_shub_qdss_traceclkin_perf13_dfsr_s def;
+  u32 value;
+};
+
+/*===========================================================================*/
+/*!
+  @brief Bit Field definition of register: GCC_RPMH_SHUB_QDSS_TRACECLKIN_PERF14_DFSR
+*/
+/*===========================================================================*/
+/* Structure definition of register */
+struct ipa_gcc_hwio_def_gcc_rpmh_shub_qdss_traceclkin_perf14_dfsr_s
+{
+  u32 src_div : 5;
+  u32 reserved0 : 3;
+  u32 src_sel : 3;
+  u32 reserved1 : 21;
+};
+
+/* Union definition of register */
+union ipa_gcc_hwio_def_gcc_rpmh_shub_qdss_traceclkin_perf14_dfsr_u
+{
+  struct ipa_gcc_hwio_def_gcc_rpmh_shub_qdss_traceclkin_perf14_dfsr_s def;
+  u32 value;
+};
+
+/*===========================================================================*/
+/*!
+  @brief Bit Field definition of register: GCC_RPMH_SHUB_QDSS_TRACECLKIN_PERF15_DFSR
+*/
+/*===========================================================================*/
+/* Structure definition of register */
+struct ipa_gcc_hwio_def_gcc_rpmh_shub_qdss_traceclkin_perf15_dfsr_s
+{
+  u32 src_div : 5;
+  u32 reserved0 : 3;
+  u32 src_sel : 3;
+  u32 reserved1 : 21;
+};
+
+/* Union definition of register */
+union ipa_gcc_hwio_def_gcc_rpmh_shub_qdss_traceclkin_perf15_dfsr_u
+{
+  struct ipa_gcc_hwio_def_gcc_rpmh_shub_qdss_traceclkin_perf15_dfsr_s def;
+  u32 value;
+};
+
+/*===========================================================================*/
+/*!
+  @brief Bit Field definition of register: GCC_QDSS_TRACECLKIN_CMD_RCGR
+*/
+/*===========================================================================*/
+/* Structure definition of register */
+struct ipa_gcc_hwio_def_gcc_qdss_traceclkin_cmd_rcgr_s
+{
+  u32 update : 1;
+  u32 root_en : 1;
+  u32 reserved0 : 2;
+  u32 dirty_cfg_rcgr : 1;
+  u32 reserved1 : 26;
+  u32 root_off : 1;
+};
+
+/* Union definition of register */
+union ipa_gcc_hwio_def_gcc_qdss_traceclkin_cmd_rcgr_u
+{
+  struct ipa_gcc_hwio_def_gcc_qdss_traceclkin_cmd_rcgr_s def;
+  u32 value;
+};
+
+/*===========================================================================*/
+/*!
+  @brief Bit Field definition of register: GCC_QDSS_TRACECLKIN_CFG_RCGR
+*/
+/*===========================================================================*/
+/* Structure definition of register */
+struct ipa_gcc_hwio_def_gcc_qdss_traceclkin_cfg_rcgr_s
+{
+  u32 src_div : 5;
+  u32 reserved0 : 3;
+  u32 src_sel : 3;
+  u32 reserved1 : 5;
+  u32 rcglite_disable : 1;
+  u32 reserved2 : 3;
+  u32 hw_clk_control : 1;
+  u32 reserved3 : 11;
+};
+
+/* Union definition of register */
+union ipa_gcc_hwio_def_gcc_qdss_traceclkin_cfg_rcgr_u
+{
+  struct ipa_gcc_hwio_def_gcc_qdss_traceclkin_cfg_rcgr_s def;
+  u32 value;
+};
+
+/*===========================================================================*/
+/*!
+  @brief Bit Field definition of register: GCC_QDSS_APB_TSCTR_CMD_RCGR
+*/
+/*===========================================================================*/
+/* Structure definition of register */
+struct ipa_gcc_hwio_def_gcc_qdss_apb_tsctr_cmd_rcgr_s
+{
+  u32 update : 1;
+  u32 root_en : 1;
+  u32 reserved0 : 2;
+  u32 dirty_cfg_rcgr : 1;
+  u32 reserved1 : 26;
+  u32 root_off : 1;
+};
+
+/* Union definition of register */
+union ipa_gcc_hwio_def_gcc_qdss_apb_tsctr_cmd_rcgr_u
+{
+  struct ipa_gcc_hwio_def_gcc_qdss_apb_tsctr_cmd_rcgr_s def;
+  u32 value;
+};
+
+/*===========================================================================*/
+/*!
+  @brief Bit Field definition of register: GCC_QDSS_APB_TSCTR_CFG_RCGR
+*/
+/*===========================================================================*/
+/* Structure definition of register */
+struct ipa_gcc_hwio_def_gcc_qdss_apb_tsctr_cfg_rcgr_s
+{
+  u32 src_div : 5;
+  u32 reserved0 : 3;
+  u32 src_sel : 3;
+  u32 reserved1 : 5;
+  u32 rcglite_disable : 1;
+  u32 reserved2 : 3;
+  u32 hw_clk_control : 1;
+  u32 reserved3 : 11;
+};
+
+/* Union definition of register */
+union ipa_gcc_hwio_def_gcc_qdss_apb_tsctr_cfg_rcgr_u
+{
+  struct ipa_gcc_hwio_def_gcc_qdss_apb_tsctr_cfg_rcgr_s def;
+  u32 value;
+};
+
+/*===========================================================================*/
+/*!
+  @brief Bit Field definition of register: GCC_RPMH_SYS_NOC_QDSS_TRIG_PERF0_DFSR
+*/
+/*===========================================================================*/
+/* Structure definition of register */
+struct ipa_gcc_hwio_def_gcc_rpmh_sys_noc_qdss_trig_perf0_dfsr_s
+{
+  u32 src_div : 5;
+  u32 reserved0 : 3;
+  u32 src_sel : 3;
+  u32 reserved1 : 21;
+};
+
+/* Union definition of register */
+union ipa_gcc_hwio_def_gcc_rpmh_sys_noc_qdss_trig_perf0_dfsr_u
+{
+  struct ipa_gcc_hwio_def_gcc_rpmh_sys_noc_qdss_trig_perf0_dfsr_s def;
+  u32 value;
+};
+
+/*===========================================================================*/
+/*!
+  @brief Bit Field definition of register: GCC_RPMH_SYS_NOC_QDSS_TRIG_PERF1_DFSR
+*/
+/*===========================================================================*/
+/* Structure definition of register */
+struct ipa_gcc_hwio_def_gcc_rpmh_sys_noc_qdss_trig_perf1_dfsr_s
+{
+  u32 src_div : 5;
+  u32 reserved0 : 3;
+  u32 src_sel : 3;
+  u32 reserved1 : 21;
+};
+
+/* Union definition of register */
+union ipa_gcc_hwio_def_gcc_rpmh_sys_noc_qdss_trig_perf1_dfsr_u
+{
+  struct ipa_gcc_hwio_def_gcc_rpmh_sys_noc_qdss_trig_perf1_dfsr_s def;
+  u32 value;
+};
+
+/*===========================================================================*/
+/*!
+  @brief Bit Field definition of register: GCC_RPMH_SYS_NOC_QDSS_TRIG_PERF2_DFSR
+*/
+/*===========================================================================*/
+/* Structure definition of register */
+struct ipa_gcc_hwio_def_gcc_rpmh_sys_noc_qdss_trig_perf2_dfsr_s
+{
+  u32 src_div : 5;
+  u32 reserved0 : 3;
+  u32 src_sel : 3;
+  u32 reserved1 : 21;
+};
+
+/* Union definition of register */
+union ipa_gcc_hwio_def_gcc_rpmh_sys_noc_qdss_trig_perf2_dfsr_u
+{
+  struct ipa_gcc_hwio_def_gcc_rpmh_sys_noc_qdss_trig_perf2_dfsr_s def;
+  u32 value;
+};
+
+/*===========================================================================*/
+/*!
+  @brief Bit Field definition of register: GCC_RPMH_SYS_NOC_QDSS_TRIG_PERF3_DFSR
+*/
+/*===========================================================================*/
+/* Structure definition of register */
+struct ipa_gcc_hwio_def_gcc_rpmh_sys_noc_qdss_trig_perf3_dfsr_s
+{
+  u32 src_div : 5;
+  u32 reserved0 : 3;
+  u32 src_sel : 3;
+  u32 reserved1 : 21;
+};
+
+/* Union definition of register */
+union ipa_gcc_hwio_def_gcc_rpmh_sys_noc_qdss_trig_perf3_dfsr_u
+{
+  struct ipa_gcc_hwio_def_gcc_rpmh_sys_noc_qdss_trig_perf3_dfsr_s def;
+  u32 value;
+};
+
+/*===========================================================================*/
+/*!
+  @brief Bit Field definition of register: GCC_RPMH_SYS_NOC_QDSS_TRIG_PERF4_DFSR
+*/
+/*===========================================================================*/
+/* Structure definition of register */
+struct ipa_gcc_hwio_def_gcc_rpmh_sys_noc_qdss_trig_perf4_dfsr_s
+{
+  u32 src_div : 5;
+  u32 reserved0 : 3;
+  u32 src_sel : 3;
+  u32 reserved1 : 21;
+};
+
+/* Union definition of register */
+union ipa_gcc_hwio_def_gcc_rpmh_sys_noc_qdss_trig_perf4_dfsr_u
+{
+  struct ipa_gcc_hwio_def_gcc_rpmh_sys_noc_qdss_trig_perf4_dfsr_s def;
+  u32 value;
+};
+
+/*===========================================================================*/
+/*!
+  @brief Bit Field definition of register: GCC_RPMH_SYS_NOC_QDSS_TRIG_PERF5_DFSR
+*/
+/*===========================================================================*/
+/* Structure definition of register */
+struct ipa_gcc_hwio_def_gcc_rpmh_sys_noc_qdss_trig_perf5_dfsr_s
+{
+  u32 src_div : 5;
+  u32 reserved0 : 3;
+  u32 src_sel : 3;
+  u32 reserved1 : 21;
+};
+
+/* Union definition of register */
+union ipa_gcc_hwio_def_gcc_rpmh_sys_noc_qdss_trig_perf5_dfsr_u
+{
+  struct ipa_gcc_hwio_def_gcc_rpmh_sys_noc_qdss_trig_perf5_dfsr_s def;
+  u32 value;
+};
+
+/*===========================================================================*/
+/*!
+  @brief Bit Field definition of register: GCC_RPMH_SYS_NOC_QDSS_TRIG_PERF6_DFSR
+*/
+/*===========================================================================*/
+/* Structure definition of register */
+struct ipa_gcc_hwio_def_gcc_rpmh_sys_noc_qdss_trig_perf6_dfsr_s
+{
+  u32 src_div : 5;
+  u32 reserved0 : 3;
+  u32 src_sel : 3;
+  u32 reserved1 : 21;
+};
+
+/* Union definition of register */
+union ipa_gcc_hwio_def_gcc_rpmh_sys_noc_qdss_trig_perf6_dfsr_u
+{
+  struct ipa_gcc_hwio_def_gcc_rpmh_sys_noc_qdss_trig_perf6_dfsr_s def;
+  u32 value;
+};
+
+/*===========================================================================*/
+/*!
+  @brief Bit Field definition of register: GCC_RPMH_SYS_NOC_QDSS_TRIG_PERF7_DFSR
+*/
+/*===========================================================================*/
+/* Structure definition of register */
+struct ipa_gcc_hwio_def_gcc_rpmh_sys_noc_qdss_trig_perf7_dfsr_s
+{
+  u32 src_div : 5;
+  u32 reserved0 : 3;
+  u32 src_sel : 3;
+  u32 reserved1 : 21;
+};
+
+/* Union definition of register */
+union ipa_gcc_hwio_def_gcc_rpmh_sys_noc_qdss_trig_perf7_dfsr_u
+{
+  struct ipa_gcc_hwio_def_gcc_rpmh_sys_noc_qdss_trig_perf7_dfsr_s def;
+  u32 value;
+};
+
+/*===========================================================================*/
+/*!
+  @brief Bit Field definition of register: GCC_RPMH_SYS_NOC_QDSS_TRIG_PERF8_DFSR
+*/
+/*===========================================================================*/
+/* Structure definition of register */
+struct ipa_gcc_hwio_def_gcc_rpmh_sys_noc_qdss_trig_perf8_dfsr_s
+{
+  u32 src_div : 5;
+  u32 reserved0 : 3;
+  u32 src_sel : 3;
+  u32 reserved1 : 21;
+};
+
+/* Union definition of register */
+union ipa_gcc_hwio_def_gcc_rpmh_sys_noc_qdss_trig_perf8_dfsr_u
+{
+  struct ipa_gcc_hwio_def_gcc_rpmh_sys_noc_qdss_trig_perf8_dfsr_s def;
+  u32 value;
+};
+
+/*===========================================================================*/
+/*!
+  @brief Bit Field definition of register: GCC_RPMH_SYS_NOC_QDSS_TRIG_PERF9_DFSR
+*/
+/*===========================================================================*/
+/* Structure definition of register */
+struct ipa_gcc_hwio_def_gcc_rpmh_sys_noc_qdss_trig_perf9_dfsr_s
+{
+  u32 src_div : 5;
+  u32 reserved0 : 3;
+  u32 src_sel : 3;
+  u32 reserved1 : 21;
+};
+
+/* Union definition of register */
+union ipa_gcc_hwio_def_gcc_rpmh_sys_noc_qdss_trig_perf9_dfsr_u
+{
+  struct ipa_gcc_hwio_def_gcc_rpmh_sys_noc_qdss_trig_perf9_dfsr_s def;
+  u32 value;
+};
+
+/*===========================================================================*/
+/*!
+  @brief Bit Field definition of register: GCC_RPMH_SYS_NOC_QDSS_TRIG_PERF10_DFSR
+*/
+/*===========================================================================*/
+/* Structure definition of register */
+struct ipa_gcc_hwio_def_gcc_rpmh_sys_noc_qdss_trig_perf10_dfsr_s
+{
+  u32 src_div : 5;
+  u32 reserved0 : 3;
+  u32 src_sel : 3;
+  u32 reserved1 : 21;
+};
+
+/* Union definition of register */
+union ipa_gcc_hwio_def_gcc_rpmh_sys_noc_qdss_trig_perf10_dfsr_u
+{
+  struct ipa_gcc_hwio_def_gcc_rpmh_sys_noc_qdss_trig_perf10_dfsr_s def;
+  u32 value;
+};
+
+/*===========================================================================*/
+/*!
+  @brief Bit Field definition of register: GCC_RPMH_SYS_NOC_QDSS_TRIG_PERF11_DFSR
+*/
+/*===========================================================================*/
+/* Structure definition of register */
+struct ipa_gcc_hwio_def_gcc_rpmh_sys_noc_qdss_trig_perf11_dfsr_s
+{
+  u32 src_div : 5;
+  u32 reserved0 : 3;
+  u32 src_sel : 3;
+  u32 reserved1 : 21;
+};
+
+/* Union definition of register */
+union ipa_gcc_hwio_def_gcc_rpmh_sys_noc_qdss_trig_perf11_dfsr_u
+{
+  struct ipa_gcc_hwio_def_gcc_rpmh_sys_noc_qdss_trig_perf11_dfsr_s def;
+  u32 value;
+};
+
+/*===========================================================================*/
+/*!
+  @brief Bit Field definition of register: GCC_RPMH_SYS_NOC_QDSS_TRIG_PERF12_DFSR
+*/
+/*===========================================================================*/
+/* Structure definition of register */
+struct ipa_gcc_hwio_def_gcc_rpmh_sys_noc_qdss_trig_perf12_dfsr_s
+{
+  u32 src_div : 5;
+  u32 reserved0 : 3;
+  u32 src_sel : 3;
+  u32 reserved1 : 21;
+};
+
+/* Union definition of register */
+union ipa_gcc_hwio_def_gcc_rpmh_sys_noc_qdss_trig_perf12_dfsr_u
+{
+  struct ipa_gcc_hwio_def_gcc_rpmh_sys_noc_qdss_trig_perf12_dfsr_s def;
+  u32 value;
+};
+
+/*===========================================================================*/
+/*!
+  @brief Bit Field definition of register: GCC_RPMH_SYS_NOC_QDSS_TRIG_PERF13_DFSR
+*/
+/*===========================================================================*/
+/* Structure definition of register */
+struct ipa_gcc_hwio_def_gcc_rpmh_sys_noc_qdss_trig_perf13_dfsr_s
+{
+  u32 src_div : 5;
+  u32 reserved0 : 3;
+  u32 src_sel : 3;
+  u32 reserved1 : 21;
+};
+
+/* Union definition of register */
+union ipa_gcc_hwio_def_gcc_rpmh_sys_noc_qdss_trig_perf13_dfsr_u
+{
+  struct ipa_gcc_hwio_def_gcc_rpmh_sys_noc_qdss_trig_perf13_dfsr_s def;
+  u32 value;
+};
+
+/*===========================================================================*/
+/*!
+  @brief Bit Field definition of register: GCC_RPMH_SYS_NOC_QDSS_TRIG_PERF14_DFSR
+*/
+/*===========================================================================*/
+/* Structure definition of register */
+struct ipa_gcc_hwio_def_gcc_rpmh_sys_noc_qdss_trig_perf14_dfsr_s
+{
+  u32 src_div : 5;
+  u32 reserved0 : 3;
+  u32 src_sel : 3;
+  u32 reserved1 : 21;
+};
+
+/* Union definition of register */
+union ipa_gcc_hwio_def_gcc_rpmh_sys_noc_qdss_trig_perf14_dfsr_u
+{
+  struct ipa_gcc_hwio_def_gcc_rpmh_sys_noc_qdss_trig_perf14_dfsr_s def;
+  u32 value;
+};
+
+/*===========================================================================*/
+/*!
+  @brief Bit Field definition of register: GCC_RPMH_SYS_NOC_QDSS_TRIG_PERF15_DFSR
+*/
+/*===========================================================================*/
+/* Structure definition of register */
+struct ipa_gcc_hwio_def_gcc_rpmh_sys_noc_qdss_trig_perf15_dfsr_s
+{
+  u32 src_div : 5;
+  u32 reserved0 : 3;
+  u32 src_sel : 3;
+  u32 reserved1 : 21;
+};
+
+/* Union definition of register */
+union ipa_gcc_hwio_def_gcc_rpmh_sys_noc_qdss_trig_perf15_dfsr_u
+{
+  struct ipa_gcc_hwio_def_gcc_rpmh_sys_noc_qdss_trig_perf15_dfsr_s def;
+  u32 value;
+};
+
+/*===========================================================================*/
+/*!
+  @brief Bit Field definition of register: GCC_QDSS_TRIG_CMD_RCGR
+*/
+/*===========================================================================*/
+/* Structure definition of register */
+struct ipa_gcc_hwio_def_gcc_qdss_trig_cmd_rcgr_s
+{
+  u32 update : 1;
+  u32 root_en : 1;
+  u32 reserved0 : 2;
+  u32 dirty_cfg_rcgr : 1;
+  u32 reserved1 : 26;
+  u32 root_off : 1;
+};
+
+/* Union definition of register */
+union ipa_gcc_hwio_def_gcc_qdss_trig_cmd_rcgr_u
+{
+  struct ipa_gcc_hwio_def_gcc_qdss_trig_cmd_rcgr_s def;
+  u32 value;
+};
+
+/*===========================================================================*/
+/*!
+  @brief Bit Field definition of register: GCC_QDSS_TRIG_CFG_RCGR
+*/
+/*===========================================================================*/
+/* Structure definition of register */
+struct ipa_gcc_hwio_def_gcc_qdss_trig_cfg_rcgr_s
+{
+  u32 src_div : 5;
+  u32 reserved0 : 3;
+  u32 src_sel : 3;
+  u32 reserved1 : 5;
+  u32 rcglite_disable : 1;
+  u32 reserved2 : 3;
+  u32 hw_clk_control : 1;
+  u32 reserved3 : 11;
+};
+
+/* Union definition of register */
+union ipa_gcc_hwio_def_gcc_qdss_trig_cfg_rcgr_u
+{
+  struct ipa_gcc_hwio_def_gcc_qdss_trig_cfg_rcgr_s def;
+  u32 value;
+};
+
+/*===========================================================================*/
+/*!
+  @brief Bit Field definition of register: GCC_RPMH_SHUB_QDSS_AT_PERF0_DFSR
+*/
+/*===========================================================================*/
+/* Structure definition of register */
+struct ipa_gcc_hwio_def_gcc_rpmh_shub_qdss_at_perf0_dfsr_s
+{
+  u32 src_div : 5;
+  u32 reserved0 : 3;
+  u32 src_sel : 3;
+  u32 reserved1 : 21;
+};
+
+/* Union definition of register */
+union ipa_gcc_hwio_def_gcc_rpmh_shub_qdss_at_perf0_dfsr_u
+{
+  struct ipa_gcc_hwio_def_gcc_rpmh_shub_qdss_at_perf0_dfsr_s def;
+  u32 value;
+};
+
+/*===========================================================================*/
+/*!
+  @brief Bit Field definition of register: GCC_RPMH_SHUB_QDSS_AT_PERF1_DFSR
+*/
+/*===========================================================================*/
+/* Structure definition of register */
+struct ipa_gcc_hwio_def_gcc_rpmh_shub_qdss_at_perf1_dfsr_s
+{
+  u32 src_div : 5;
+  u32 reserved0 : 3;
+  u32 src_sel : 3;
+  u32 reserved1 : 21;
+};
+
+/* Union definition of register */
+union ipa_gcc_hwio_def_gcc_rpmh_shub_qdss_at_perf1_dfsr_u
+{
+  struct ipa_gcc_hwio_def_gcc_rpmh_shub_qdss_at_perf1_dfsr_s def;
+  u32 value;
+};
+
+/*===========================================================================*/
+/*!
+  @brief Bit Field definition of register: GCC_RPMH_SHUB_QDSS_AT_PERF2_DFSR
+*/
+/*===========================================================================*/
+/* Structure definition of register */
+struct ipa_gcc_hwio_def_gcc_rpmh_shub_qdss_at_perf2_dfsr_s
+{
+  u32 src_div : 5;
+  u32 reserved0 : 3;
+  u32 src_sel : 3;
+  u32 reserved1 : 21;
+};
+
+/* Union definition of register */
+union ipa_gcc_hwio_def_gcc_rpmh_shub_qdss_at_perf2_dfsr_u
+{
+  struct ipa_gcc_hwio_def_gcc_rpmh_shub_qdss_at_perf2_dfsr_s def;
+  u32 value;
+};
+
+/*===========================================================================*/
+/*!
+  @brief Bit Field definition of register: GCC_RPMH_SHUB_QDSS_AT_PERF3_DFSR
+*/
+/*===========================================================================*/
+/* Structure definition of register */
+struct ipa_gcc_hwio_def_gcc_rpmh_shub_qdss_at_perf3_dfsr_s
+{
+  u32 src_div : 5;
+  u32 reserved0 : 3;
+  u32 src_sel : 3;
+  u32 reserved1 : 21;
+};
+
+/* Union definition of register */
+union ipa_gcc_hwio_def_gcc_rpmh_shub_qdss_at_perf3_dfsr_u
+{
+  struct ipa_gcc_hwio_def_gcc_rpmh_shub_qdss_at_perf3_dfsr_s def;
+  u32 value;
+};
+
+/*===========================================================================*/
+/*!
+  @brief Bit Field definition of register: GCC_RPMH_SHUB_QDSS_AT_PERF4_DFSR
+*/
+/*===========================================================================*/
+/* Structure definition of register */
+struct ipa_gcc_hwio_def_gcc_rpmh_shub_qdss_at_perf4_dfsr_s
+{
+  u32 src_div : 5;
+  u32 reserved0 : 3;
+  u32 src_sel : 3;
+  u32 reserved1 : 21;
+};
+
+/* Union definition of register */
+union ipa_gcc_hwio_def_gcc_rpmh_shub_qdss_at_perf4_dfsr_u
+{
+  struct ipa_gcc_hwio_def_gcc_rpmh_shub_qdss_at_perf4_dfsr_s def;
+  u32 value;
+};
+
+/*===========================================================================*/
+/*!
+  @brief Bit Field definition of register: GCC_RPMH_SHUB_QDSS_AT_PERF5_DFSR
+*/
+/*===========================================================================*/
+/* Structure definition of register */
+struct ipa_gcc_hwio_def_gcc_rpmh_shub_qdss_at_perf5_dfsr_s
+{
+  u32 src_div : 5;
+  u32 reserved0 : 3;
+  u32 src_sel : 3;
+  u32 reserved1 : 21;
+};
+
+/* Union definition of register */
+union ipa_gcc_hwio_def_gcc_rpmh_shub_qdss_at_perf5_dfsr_u
+{
+  struct ipa_gcc_hwio_def_gcc_rpmh_shub_qdss_at_perf5_dfsr_s def;
+  u32 value;
+};
+
+/*===========================================================================*/
+/*!
+  @brief Bit Field definition of register: GCC_RPMH_SHUB_QDSS_AT_PERF6_DFSR
+*/
+/*===========================================================================*/
+/* Structure definition of register */
+struct ipa_gcc_hwio_def_gcc_rpmh_shub_qdss_at_perf6_dfsr_s
+{
+  u32 src_div : 5;
+  u32 reserved0 : 3;
+  u32 src_sel : 3;
+  u32 reserved1 : 21;
+};
+
+/* Union definition of register */
+union ipa_gcc_hwio_def_gcc_rpmh_shub_qdss_at_perf6_dfsr_u
+{
+  struct ipa_gcc_hwio_def_gcc_rpmh_shub_qdss_at_perf6_dfsr_s def;
+  u32 value;
+};
+
+/*===========================================================================*/
+/*!
+  @brief Bit Field definition of register: GCC_RPMH_SHUB_QDSS_AT_PERF7_DFSR
+*/
+/*===========================================================================*/
+/* Structure definition of register */
+struct ipa_gcc_hwio_def_gcc_rpmh_shub_qdss_at_perf7_dfsr_s
+{
+  u32 src_div : 5;
+  u32 reserved0 : 3;
+  u32 src_sel : 3;
+  u32 reserved1 : 21;
+};
+
+/* Union definition of register */
+union ipa_gcc_hwio_def_gcc_rpmh_shub_qdss_at_perf7_dfsr_u
+{
+  struct ipa_gcc_hwio_def_gcc_rpmh_shub_qdss_at_perf7_dfsr_s def;
+  u32 value;
+};
+
+/*===========================================================================*/
+/*!
+  @brief Bit Field definition of register: GCC_RPMH_SHUB_QDSS_AT_PERF8_DFSR
+*/
+/*===========================================================================*/
+/* Structure definition of register */
+struct ipa_gcc_hwio_def_gcc_rpmh_shub_qdss_at_perf8_dfsr_s
+{
+  u32 src_div : 5;
+  u32 reserved0 : 3;
+  u32 src_sel : 3;
+  u32 reserved1 : 21;
+};
+
+/* Union definition of register */
+union ipa_gcc_hwio_def_gcc_rpmh_shub_qdss_at_perf8_dfsr_u
+{
+  struct ipa_gcc_hwio_def_gcc_rpmh_shub_qdss_at_perf8_dfsr_s def;
+  u32 value;
+};
+
+/*===========================================================================*/
+/*!
+  @brief Bit Field definition of register: GCC_RPMH_SHUB_QDSS_AT_PERF9_DFSR
+*/
+/*===========================================================================*/
+/* Structure definition of register */
+struct ipa_gcc_hwio_def_gcc_rpmh_shub_qdss_at_perf9_dfsr_s
+{
+  u32 src_div : 5;
+  u32 reserved0 : 3;
+  u32 src_sel : 3;
+  u32 reserved1 : 21;
+};
+
+/* Union definition of register */
+union ipa_gcc_hwio_def_gcc_rpmh_shub_qdss_at_perf9_dfsr_u
+{
+  struct ipa_gcc_hwio_def_gcc_rpmh_shub_qdss_at_perf9_dfsr_s def;
+  u32 value;
+};
+
+/*===========================================================================*/
+/*!
+  @brief Bit Field definition of register: GCC_RPMH_SHUB_QDSS_AT_PERF10_DFSR
+*/
+/*===========================================================================*/
+/* Structure definition of register */
+struct ipa_gcc_hwio_def_gcc_rpmh_shub_qdss_at_perf10_dfsr_s
+{
+  u32 src_div : 5;
+  u32 reserved0 : 3;
+  u32 src_sel : 3;
+  u32 reserved1 : 21;
+};
+
+/* Union definition of register */
+union ipa_gcc_hwio_def_gcc_rpmh_shub_qdss_at_perf10_dfsr_u
+{
+  struct ipa_gcc_hwio_def_gcc_rpmh_shub_qdss_at_perf10_dfsr_s def;
+  u32 value;
+};
+
+/*===========================================================================*/
+/*!
+  @brief Bit Field definition of register: GCC_RPMH_SHUB_QDSS_AT_PERF11_DFSR
+*/
+/*===========================================================================*/
+/* Structure definition of register */
+struct ipa_gcc_hwio_def_gcc_rpmh_shub_qdss_at_perf11_dfsr_s
+{
+  u32 src_div : 5;
+  u32 reserved0 : 3;
+  u32 src_sel : 3;
+  u32 reserved1 : 21;
+};
+
+/* Union definition of register */
+union ipa_gcc_hwio_def_gcc_rpmh_shub_qdss_at_perf11_dfsr_u
+{
+  struct ipa_gcc_hwio_def_gcc_rpmh_shub_qdss_at_perf11_dfsr_s def;
+  u32 value;
+};
+
+/*===========================================================================*/
+/*!
+  @brief Bit Field definition of register: GCC_RPMH_SHUB_QDSS_AT_PERF12_DFSR
+*/
+/*===========================================================================*/
+/* Structure definition of register */
+struct ipa_gcc_hwio_def_gcc_rpmh_shub_qdss_at_perf12_dfsr_s
+{
+  u32 src_div : 5;
+  u32 reserved0 : 3;
+  u32 src_sel : 3;
+  u32 reserved1 : 21;
+};
+
+/* Union definition of register */
+union ipa_gcc_hwio_def_gcc_rpmh_shub_qdss_at_perf12_dfsr_u
+{
+  struct ipa_gcc_hwio_def_gcc_rpmh_shub_qdss_at_perf12_dfsr_s def;
+  u32 value;
+};
+
+/*===========================================================================*/
+/*!
+  @brief Bit Field definition of register: GCC_RPMH_SHUB_QDSS_AT_PERF13_DFSR
+*/
+/*===========================================================================*/
+/* Structure definition of register */
+struct ipa_gcc_hwio_def_gcc_rpmh_shub_qdss_at_perf13_dfsr_s
+{
+  u32 src_div : 5;
+  u32 reserved0 : 3;
+  u32 src_sel : 3;
+  u32 reserved1 : 21;
+};
+
+/* Union definition of register */
+union ipa_gcc_hwio_def_gcc_rpmh_shub_qdss_at_perf13_dfsr_u
+{
+  struct ipa_gcc_hwio_def_gcc_rpmh_shub_qdss_at_perf13_dfsr_s def;
+  u32 value;
+};
+
+/*===========================================================================*/
+/*!
+  @brief Bit Field definition of register: GCC_RPMH_SHUB_QDSS_AT_PERF14_DFSR
+*/
+/*===========================================================================*/
+/* Structure definition of register */
+struct ipa_gcc_hwio_def_gcc_rpmh_shub_qdss_at_perf14_dfsr_s
+{
+  u32 src_div : 5;
+  u32 reserved0 : 3;
+  u32 src_sel : 3;
+  u32 reserved1 : 21;
+};
+
+/* Union definition of register */
+union ipa_gcc_hwio_def_gcc_rpmh_shub_qdss_at_perf14_dfsr_u
+{
+  struct ipa_gcc_hwio_def_gcc_rpmh_shub_qdss_at_perf14_dfsr_s def;
+  u32 value;
+};
+
+/*===========================================================================*/
+/*!
+  @brief Bit Field definition of register: GCC_RPMH_SHUB_QDSS_AT_PERF15_DFSR
+*/
+/*===========================================================================*/
+/* Structure definition of register */
+struct ipa_gcc_hwio_def_gcc_rpmh_shub_qdss_at_perf15_dfsr_s
+{
+  u32 src_div : 5;
+  u32 reserved0 : 3;
+  u32 src_sel : 3;
+  u32 reserved1 : 21;
+};
+
+/* Union definition of register */
+union ipa_gcc_hwio_def_gcc_rpmh_shub_qdss_at_perf15_dfsr_u
+{
+  struct ipa_gcc_hwio_def_gcc_rpmh_shub_qdss_at_perf15_dfsr_s def;
+  u32 value;
+};
+
+/*===========================================================================*/
+/*!
+  @brief Bit Field definition of register: GCC_QDSS_AT_CMD_RCGR
+*/
+/*===========================================================================*/
+/* Structure definition of register */
+struct ipa_gcc_hwio_def_gcc_qdss_at_cmd_rcgr_s
+{
+  u32 update : 1;
+  u32 root_en : 1;
+  u32 reserved0 : 2;
+  u32 dirty_cfg_rcgr : 1;
+  u32 reserved1 : 26;
+  u32 root_off : 1;
+};
+
+/* Union definition of register */
+union ipa_gcc_hwio_def_gcc_qdss_at_cmd_rcgr_u
+{
+  struct ipa_gcc_hwio_def_gcc_qdss_at_cmd_rcgr_s def;
+  u32 value;
+};
+
+/*===========================================================================*/
+/*!
+  @brief Bit Field definition of register: GCC_QDSS_AT_CFG_RCGR
+*/
+/*===========================================================================*/
+/* Structure definition of register */
+struct ipa_gcc_hwio_def_gcc_qdss_at_cfg_rcgr_s
+{
+  u32 src_div : 5;
+  u32 reserved0 : 3;
+  u32 src_sel : 3;
+  u32 reserved1 : 5;
+  u32 rcglite_disable : 1;
+  u32 reserved2 : 3;
+  u32 hw_clk_control : 1;
+  u32 reserved3 : 11;
+};
+
+/* Union definition of register */
+union ipa_gcc_hwio_def_gcc_qdss_at_cfg_rcgr_u
+{
+  struct ipa_gcc_hwio_def_gcc_qdss_at_cfg_rcgr_s def;
+  u32 value;
+};
+
+/*===========================================================================*/
+/*!
+  @brief Bit Field definition of register: GCC_USB30_BCR
+*/
+/*===========================================================================*/
+/* Structure definition of register */
+struct ipa_gcc_hwio_def_gcc_usb30_bcr_s
+{
+  u32 blk_ares : 1;
+  u32 reserved0 : 31;
+};
+
+/* Union definition of register */
+union ipa_gcc_hwio_def_gcc_usb30_bcr_u
+{
+  struct ipa_gcc_hwio_def_gcc_usb30_bcr_s def;
+  u32 value;
+};
+
+/*===========================================================================*/
+/*!
+  @brief Bit Field definition of register: GCC_USB30_GDSCR
+*/
+/*===========================================================================*/
+/* Structure definition of register */
+struct ipa_gcc_hwio_def_gcc_usb30_gdscr_s
+{
+  u32 sw_collapse : 1;
+  u32 hw_control : 1;
+  u32 sw_override : 1;
+  u32 pd_ares : 1;
+  u32 clk_disable : 1;
+  u32 clamp_io : 1;
+  u32 en_few : 1;
+  u32 en_rest : 1;
+  u32 retain : 1;
+  u32 save : 1;
+  u32 restore : 1;
+  u32 retain_ff_enable : 1;
+  u32 clk_dis_wait : 4;
+  u32 en_few_wait : 4;
+  u32 en_rest_wait : 4;
+  u32 reserved0 : 3;
+  u32 gdsc_state : 4;
+  u32 pwr_on : 1;
+};
+
+/* Union definition of register */
+union ipa_gcc_hwio_def_gcc_usb30_gdscr_u
+{
+  struct ipa_gcc_hwio_def_gcc_usb30_gdscr_s def;
+  u32 value;
+};
+
+/*===========================================================================*/
+/*!
+  @brief Bit Field definition of register: GCC_USB30_CFG_GDSCR
+*/
+/*===========================================================================*/
+/* Structure definition of register */
+struct ipa_gcc_hwio_def_gcc_usb30_cfg_gdscr_s
+{
+  u32 disable_clk_software_override : 1;
+  u32 clamp_io_software_override : 1;
+  u32 save_restore_software_override : 1;
+  u32 unclamp_io_software_override : 1;
+  u32 gdsc_pscbc_pwr_dwn_sw : 1;
+  u32 gdsc_phase_reset_delay_count_sw : 2;
+  u32 gdsc_phase_reset_en_sw : 1;
+  u32 gdsc_mem_core_force_in_sw : 1;
+  u32 gdsc_mem_peri_force_in_sw : 1;
+  u32 gdsc_handshake_dis : 1;
+  u32 software_control_override : 4;
+  u32 gdsc_power_down_complete : 1;
+  u32 gdsc_power_up_complete : 1;
+  u32 gdsc_enf_ack_status : 1;
+  u32 gdsc_enr_ack_status : 1;
+  u32 gdsc_mem_pwr_ack_status : 1;
+  u32 gdsc_cfg_fsm_state_status : 4;
+  u32 gdsc_pwr_up_start : 1;
+  u32 gdsc_pwr_dwn_start : 1;
+  u32 reserved0 : 6;
+};
+
+/* Union definition of register */
+union ipa_gcc_hwio_def_gcc_usb30_cfg_gdscr_u
+{
+  struct ipa_gcc_hwio_def_gcc_usb30_cfg_gdscr_s def;
+  u32 value;
+};
+
+/*===========================================================================*/
+/*!
+  @brief Bit Field definition of register: GCC_USB30_CFG2_GDSCR
+*/
+/*===========================================================================*/
+/* Structure definition of register */
+struct ipa_gcc_hwio_def_gcc_usb30_cfg2_gdscr_s
+{
+  u32 mem_pwr_dwn_timeout : 4;
+  u32 dly_assert_clamp_mem : 4;
+  u32 dly_deassert_clamp_mem : 4;
+  u32 dly_mem_pwr_up : 4;
+  u32 gdsc_clamp_mem_sw : 1;
+  u32 gdsc_pwrdwn_enable_ack_override : 1;
+  u32 gdsc_mem_pwrup_ack_override : 1;
+  u32 reserved0 : 13;
+};
+
+/* Union definition of register */
+union ipa_gcc_hwio_def_gcc_usb30_cfg2_gdscr_u
+{
+  struct ipa_gcc_hwio_def_gcc_usb30_cfg2_gdscr_s def;
+  u32 value;
+};
+
+/*===========================================================================*/
+/*!
+  @brief Bit Field definition of register: GCC_USB30_CFG3_GDSCR
+*/
+/*===========================================================================*/
+/* Structure definition of register */
+struct ipa_gcc_hwio_def_gcc_usb30_cfg3_gdscr_s
+{
+  u32 gdsc_spare_ctrl_out : 8;
+  u32 gdsc_spare_ctrl_in : 8;
+  u32 gdsc_accu_red_sw_override : 1;
+  u32 gdsc_accu_red_shifter_start_sw : 1;
+  u32 gdsc_accu_red_shifter_clk_en_sw : 1;
+  u32 gdsc_accu_red_shifter_done_override : 1;
+  u32 gdsc_accu_red_timer_en_sw : 1;
+  u32 dly_accu_red_shifter_done : 4;
+  u32 gdsc_accu_red_enable : 1;
+  u32 gdsc_accu_red_shifter_done_status : 1;
+  u32 reserved0 : 5;
+};
+
+/* Union definition of register */
+union ipa_gcc_hwio_def_gcc_usb30_cfg3_gdscr_u
+{
+  struct ipa_gcc_hwio_def_gcc_usb30_cfg3_gdscr_s def;
+  u32 value;
+};
+
+/*===========================================================================*/
+/*!
+  @brief Bit Field definition of register: GCC_USB30_CFG4_GDSCR
+*/
+/*===========================================================================*/
+/* Structure definition of register */
+struct ipa_gcc_hwio_def_gcc_usb30_cfg4_gdscr_s
+{
+  u32 dly_retainff : 4;
+  u32 dly_clampio : 4;
+  u32 dly_deassertares : 4;
+  u32 dly_noretainff : 4;
+  u32 dly_restoreff : 4;
+  u32 dly_unclampio : 4;
+  u32 reserved0 : 8;
+};
+
+/* Union definition of register */
+union ipa_gcc_hwio_def_gcc_usb30_cfg4_gdscr_u
+{
+  struct ipa_gcc_hwio_def_gcc_usb30_cfg4_gdscr_s def;
+  u32 value;
+};
+
+/*===========================================================================*/
+/*!
+  @brief Bit Field definition of register: GCC_USB30_MASTER_CBCR
+*/
+/*===========================================================================*/
+/* Structure definition of register */
+struct ipa_gcc_hwio_def_gcc_usb30_master_cbcr_s
+{
+  u32 clk_enable : 1;
+  u32 reserved0 : 1;
+  u32 clk_ares : 1;
+  u32 reserved1 : 1;
+  u32 sleep : 4;
+  u32 wakeup : 4;
+  u32 force_mem_periph_off : 1;
+  u32 force_mem_periph_on : 1;
+  u32 force_mem_core_on : 1;
+  u32 reserved2 : 7;
+  u32 clk_dis : 1;
+  u32 ignore_all_clk_dis : 1;
+  u32 ignore_all_ares : 1;
+  u32 reserved3 : 6;
+  u32 clk_off : 1;
+};
+
+/* Union definition of register */
+union ipa_gcc_hwio_def_gcc_usb30_master_cbcr_u
+{
+  struct ipa_gcc_hwio_def_gcc_usb30_master_cbcr_s def;
+  u32 value;
+};
+
+/*===========================================================================*/
+/*!
+  @brief Bit Field definition of register: GCC_USB30_MASTER_SREGR
+*/
+/*===========================================================================*/
+/* Structure definition of register */
+struct ipa_gcc_hwio_def_gcc_usb30_master_sregr_s
+{
+  u32 reserved0 : 1;
+  u32 sw_clk_en_slp_stg : 1;
+  u32 sw_clk_en_sel_slp_stg : 1;
+  u32 sw_ctrl_pwr_down : 1;
+  u32 sw_rst_slp_stg : 1;
+  u32 sw_rst_sel_slp_stg : 1;
+  u32 force_clk_on : 1;
+  u32 mem_cph_enable : 1;
+  u32 sw_div_ratio_slp_stg_clk : 2;
+  u32 mem_periph_on_ack : 1;
+  u32 mem_core_on_ack : 1;
+  u32 sw_sm_pscbc_seq_in_override : 1;
+  u32 mem_cph_rst_sw_override : 1;
+  u32 pscbc_slp_stg_mode_csr : 1;
+  u32 ignore_gdsc_pwr_dwn_csr : 1;
+  u32 sreg_pscbc_spare_ctrl_in : 8;
+  u32 sreg_pscbc_spare_ctrl_out : 8;
+};
+
+/* Union definition of register */
+union ipa_gcc_hwio_def_gcc_usb30_master_sregr_u
+{
+  struct ipa_gcc_hwio_def_gcc_usb30_master_sregr_s def;
+  u32 value;
+};
+
+/*===========================================================================*/
+/*!
+  @brief Bit Field definition of register: GCC_USB30_MSTR_AXI_CBCR
+*/
+/*===========================================================================*/
+/* Structure definition of register */
+struct ipa_gcc_hwio_def_gcc_usb30_mstr_axi_cbcr_s
+{
+  u32 clk_enable : 1;
+  u32 reserved0 : 1;
+  u32 clk_ares : 1;
+  u32 reserved1 : 17;
+  u32 ignore_rpmh_clk_dis : 1;
+  u32 reserved2 : 1;
+  u32 clk_dis : 1;
+  u32 ignore_all_clk_dis : 1;
+  u32 ignore_all_ares : 1;
+  u32 reserved3 : 6;
+  u32 clk_off : 1;
+};
+
+/* Union definition of register */
+union ipa_gcc_hwio_def_gcc_usb30_mstr_axi_cbcr_u
+{
+  struct ipa_gcc_hwio_def_gcc_usb30_mstr_axi_cbcr_s def;
+  u32 value;
+};
+
+/*===========================================================================*/
+/*!
+  @brief Bit Field definition of register: GCC_USB30_SLV_AHB_CBCR
+*/
+/*===========================================================================*/
+/* Structure definition of register */
+struct ipa_gcc_hwio_def_gcc_usb30_slv_ahb_cbcr_s
+{
+  u32 clk_enable : 1;
+  u32 reserved0 : 1;
+  u32 clk_ares : 1;
+  u32 reserved1 : 17;
+  u32 ignore_rpmh_clk_dis : 1;
+  u32 reserved2 : 1;
+  u32 clk_dis : 1;
+  u32 ignore_all_clk_dis : 1;
+  u32 ignore_all_ares : 1;
+  u32 reserved3 : 6;
+  u32 clk_off : 1;
+};
+
+/* Union definition of register */
+union ipa_gcc_hwio_def_gcc_usb30_slv_ahb_cbcr_u
+{
+  struct ipa_gcc_hwio_def_gcc_usb30_slv_ahb_cbcr_s def;
+  u32 value;
+};
+
+/*===========================================================================*/
+/*!
+  @brief Bit Field definition of register: GCC_USB30_SLEEP_CBCR
+*/
+/*===========================================================================*/
+/* Structure definition of register */
+struct ipa_gcc_hwio_def_gcc_usb30_sleep_cbcr_s
+{
+  u32 clk_enable : 1;
+  u32 reserved0 : 1;
+  u32 clk_ares : 1;
+  u32 reserved1 : 19;
+  u32 clk_dis : 1;
+  u32 ignore_all_clk_dis : 1;
+  u32 ignore_all_ares : 1;
+  u32 reserved2 : 6;
+  u32 clk_off : 1;
+};
+
+/* Union definition of register */
+union ipa_gcc_hwio_def_gcc_usb30_sleep_cbcr_u
+{
+  struct ipa_gcc_hwio_def_gcc_usb30_sleep_cbcr_s def;
+  u32 value;
+};
+
+/*===========================================================================*/
+/*!
+  @brief Bit Field definition of register: GCC_USB30_MOCK_UTMI_CBCR
+*/
+/*===========================================================================*/
+/* Structure definition of register */
+struct ipa_gcc_hwio_def_gcc_usb30_mock_utmi_cbcr_s
+{
+  u32 clk_enable : 1;
+  u32 reserved0 : 1;
+  u32 clk_ares : 1;
+  u32 reserved1 : 19;
+  u32 clk_dis : 1;
+  u32 ignore_all_clk_dis : 1;
+  u32 ignore_all_ares : 1;
+  u32 reserved2 : 6;
+  u32 clk_off : 1;
+};
+
+/* Union definition of register */
+union ipa_gcc_hwio_def_gcc_usb30_mock_utmi_cbcr_u
+{
+  struct ipa_gcc_hwio_def_gcc_usb30_mock_utmi_cbcr_s def;
+  u32 value;
+};
+
+/*===========================================================================*/
+/*!
+  @brief Bit Field definition of register: GCC_USB30_MASTER_CMD_RCGR
+*/
+/*===========================================================================*/
+/* Structure definition of register */
+struct ipa_gcc_hwio_def_gcc_usb30_master_cmd_rcgr_s
+{
+  u32 update : 1;
+  u32 root_en : 1;
+  u32 reserved0 : 2;
+  u32 dirty_cfg_rcgr : 1;
+  u32 dirty_m : 1;
+  u32 dirty_n : 1;
+  u32 dirty_d : 1;
+  u32 reserved1 : 23;
+  u32 root_off : 1;
+};
+
+/* Union definition of register */
+union ipa_gcc_hwio_def_gcc_usb30_master_cmd_rcgr_u
+{
+  struct ipa_gcc_hwio_def_gcc_usb30_master_cmd_rcgr_s def;
+  u32 value;
+};
+
+/*===========================================================================*/
+/*!
+  @brief Bit Field definition of register: GCC_USB30_MASTER_CFG_RCGR
+*/
+/*===========================================================================*/
+/* Structure definition of register */
+struct ipa_gcc_hwio_def_gcc_usb30_master_cfg_rcgr_s
+{
+  u32 src_div : 5;
+  u32 reserved0 : 3;
+  u32 src_sel : 3;
+  u32 reserved1 : 1;
+  u32 mode : 2;
+  u32 reserved2 : 6;
+  u32 hw_clk_control : 1;
+  u32 reserved3 : 11;
+};
+
+/* Union definition of register */
+union ipa_gcc_hwio_def_gcc_usb30_master_cfg_rcgr_u
+{
+  struct ipa_gcc_hwio_def_gcc_usb30_master_cfg_rcgr_s def;
+  u32 value;
+};
+
+/*===========================================================================*/
+/*!
+  @brief Bit Field definition of register: GCC_USB30_MASTER_M
+*/
+/*===========================================================================*/
+/* Structure definition of register */
+struct ipa_gcc_hwio_def_gcc_usb30_master_m_s
+{
+  u32 m : 8;
+  u32 reserved0 : 24;
+};
+
+/* Union definition of register */
+union ipa_gcc_hwio_def_gcc_usb30_master_m_u
+{
+  struct ipa_gcc_hwio_def_gcc_usb30_master_m_s def;
+  u32 value;
+};
+
+/*===========================================================================*/
+/*!
+  @brief Bit Field definition of register: GCC_USB30_MASTER_N
+*/
+/*===========================================================================*/
+/* Structure definition of register */
+struct ipa_gcc_hwio_def_gcc_usb30_master_n_s
+{
+  u32 not_n_minus_m : 8;
+  u32 reserved0 : 24;
+};
+
+/* Union definition of register */
+union ipa_gcc_hwio_def_gcc_usb30_master_n_u
+{
+  struct ipa_gcc_hwio_def_gcc_usb30_master_n_s def;
+  u32 value;
+};
+
+/*===========================================================================*/
+/*!
+  @brief Bit Field definition of register: GCC_USB30_MASTER_D
+*/
+/*===========================================================================*/
+/* Structure definition of register */
+struct ipa_gcc_hwio_def_gcc_usb30_master_d_s
+{
+  u32 not_2d : 8;
+  u32 reserved0 : 24;
+};
+
+/* Union definition of register */
+union ipa_gcc_hwio_def_gcc_usb30_master_d_u
+{
+  struct ipa_gcc_hwio_def_gcc_usb30_master_d_s def;
+  u32 value;
+};
+
+/*===========================================================================*/
+/*!
+  @brief Bit Field definition of register: GCC_USB30_MOCK_UTMI_CMD_RCGR
+*/
+/*===========================================================================*/
+/* Structure definition of register */
+struct ipa_gcc_hwio_def_gcc_usb30_mock_utmi_cmd_rcgr_s
+{
+  u32 update : 1;
+  u32 root_en : 1;
+  u32 reserved0 : 2;
+  u32 dirty_cfg_rcgr : 1;
+  u32 reserved1 : 26;
+  u32 root_off : 1;
+};
+
+/* Union definition of register */
+union ipa_gcc_hwio_def_gcc_usb30_mock_utmi_cmd_rcgr_u
+{
+  struct ipa_gcc_hwio_def_gcc_usb30_mock_utmi_cmd_rcgr_s def;
+  u32 value;
+};
+
+/*===========================================================================*/
+/*!
+  @brief Bit Field definition of register: GCC_USB30_MOCK_UTMI_CFG_RCGR
+*/
+/*===========================================================================*/
+/* Structure definition of register */
+struct ipa_gcc_hwio_def_gcc_usb30_mock_utmi_cfg_rcgr_s
+{
+  u32 src_div : 5;
+  u32 reserved0 : 3;
+  u32 src_sel : 3;
+  u32 reserved1 : 5;
+  u32 rcglite_disable : 1;
+  u32 reserved2 : 3;
+  u32 hw_clk_control : 1;
+  u32 reserved3 : 11;
+};
+
+/* Union definition of register */
+union ipa_gcc_hwio_def_gcc_usb30_mock_utmi_cfg_rcgr_u
+{
+  struct ipa_gcc_hwio_def_gcc_usb30_mock_utmi_cfg_rcgr_s def;
+  u32 value;
+};
+
+/*===========================================================================*/
+/*!
+  @brief Bit Field definition of register: GCC_USB30_MOCK_UTMI_POSTDIV_CDIVR
+*/
+/*===========================================================================*/
+/* Structure definition of register */
+struct ipa_gcc_hwio_def_gcc_usb30_mock_utmi_postdiv_cdivr_s
+{
+  u32 clk_div : 4;
+  u32 reserved0 : 28;
+};
+
+/* Union definition of register */
+union ipa_gcc_hwio_def_gcc_usb30_mock_utmi_postdiv_cdivr_u
+{
+  struct ipa_gcc_hwio_def_gcc_usb30_mock_utmi_postdiv_cdivr_s def;
+  u32 value;
+};
+
+/*===========================================================================*/
+/*!
+  @brief Bit Field definition of register: GCC_USB3_PHY_AUX_CBCR
+*/
+/*===========================================================================*/
+/* Structure definition of register */
+struct ipa_gcc_hwio_def_gcc_usb3_phy_aux_cbcr_s
+{
+  u32 clk_enable : 1;
+  u32 reserved0 : 1;
+  u32 clk_ares : 1;
+  u32 reserved1 : 19;
+  u32 clk_dis : 1;
+  u32 ignore_all_clk_dis : 1;
+  u32 ignore_all_ares : 1;
+  u32 reserved2 : 6;
+  u32 clk_off : 1;
+};
+
+/* Union definition of register */
+union ipa_gcc_hwio_def_gcc_usb3_phy_aux_cbcr_u
+{
+  struct ipa_gcc_hwio_def_gcc_usb3_phy_aux_cbcr_s def;
+  u32 value;
+};
+
+/*===========================================================================*/
+/*!
+  @brief Bit Field definition of register: GCC_USB3_PHY_PIPE_CBCR
+*/
+/*===========================================================================*/
+/* Structure definition of register */
+struct ipa_gcc_hwio_def_gcc_usb3_phy_pipe_cbcr_s
+{
+  u32 clk_enable : 1;
+  u32 hw_ctl : 1;
+  u32 clk_ares : 1;
+  u32 sw_only_en : 1;
+  u32 reserved0 : 18;
+  u32 clk_dis : 1;
+  u32 ignore_all_clk_dis : 1;
+  u32 ignore_all_ares : 1;
+  u32 reserved1 : 6;
+  u32 clk_off : 1;
+};
+
+/* Union definition of register */
+union ipa_gcc_hwio_def_gcc_usb3_phy_pipe_cbcr_u
+{
+  struct ipa_gcc_hwio_def_gcc_usb3_phy_pipe_cbcr_s def;
+  u32 value;
+};
+
+/*===========================================================================*/
+/*!
+  @brief Bit Field definition of register: GCC_USB3_PHY_AUX_CMD_RCGR
+*/
+/*===========================================================================*/
+/* Structure definition of register */
+struct ipa_gcc_hwio_def_gcc_usb3_phy_aux_cmd_rcgr_s
+{
+  u32 update : 1;
+  u32 root_en : 1;
+  u32 reserved0 : 2;
+  u32 dirty_cfg_rcgr : 1;
+  u32 dirty_m : 1;
+  u32 dirty_n : 1;
+  u32 dirty_d : 1;
+  u32 reserved1 : 23;
+  u32 root_off : 1;
+};
+
+/* Union definition of register */
+union ipa_gcc_hwio_def_gcc_usb3_phy_aux_cmd_rcgr_u
+{
+  struct ipa_gcc_hwio_def_gcc_usb3_phy_aux_cmd_rcgr_s def;
+  u32 value;
+};
+
+/*===========================================================================*/
+/*!
+  @brief Bit Field definition of register: GCC_USB3_PHY_AUX_CFG_RCGR
+*/
+/*===========================================================================*/
+/* Structure definition of register */
+struct ipa_gcc_hwio_def_gcc_usb3_phy_aux_cfg_rcgr_s
+{
+  u32 src_div : 5;
+  u32 reserved0 : 3;
+  u32 src_sel : 3;
+  u32 reserved1 : 1;
+  u32 mode : 2;
+  u32 reserved2 : 6;
+  u32 hw_clk_control : 1;
+  u32 reserved3 : 11;
+};
+
+/* Union definition of register */
+union ipa_gcc_hwio_def_gcc_usb3_phy_aux_cfg_rcgr_u
+{
+  struct ipa_gcc_hwio_def_gcc_usb3_phy_aux_cfg_rcgr_s def;
+  u32 value;
+};
+
+/*===========================================================================*/
+/*!
+  @brief Bit Field definition of register: GCC_USB3_PHY_AUX_M
+*/
+/*===========================================================================*/
+/* Structure definition of register */
+struct ipa_gcc_hwio_def_gcc_usb3_phy_aux_m_s
+{
+  u32 m : 16;
+  u32 reserved0 : 16;
+};
+
+/* Union definition of register */
+union ipa_gcc_hwio_def_gcc_usb3_phy_aux_m_u
+{
+  struct ipa_gcc_hwio_def_gcc_usb3_phy_aux_m_s def;
+  u32 value;
+};
+
+/*===========================================================================*/
+/*!
+  @brief Bit Field definition of register: GCC_USB3_PHY_AUX_N
+*/
+/*===========================================================================*/
+/* Structure definition of register */
+struct ipa_gcc_hwio_def_gcc_usb3_phy_aux_n_s
+{
+  u32 not_n_minus_m : 16;
+  u32 reserved0 : 16;
+};
+
+/* Union definition of register */
+union ipa_gcc_hwio_def_gcc_usb3_phy_aux_n_u
+{
+  struct ipa_gcc_hwio_def_gcc_usb3_phy_aux_n_s def;
+  u32 value;
+};
+
+/*===========================================================================*/
+/*!
+  @brief Bit Field definition of register: GCC_USB3_PHY_AUX_D
+*/
+/*===========================================================================*/
+/* Structure definition of register */
+struct ipa_gcc_hwio_def_gcc_usb3_phy_aux_d_s
+{
+  u32 not_2d : 16;
+  u32 reserved0 : 16;
+};
+
+/* Union definition of register */
+union ipa_gcc_hwio_def_gcc_usb3_phy_aux_d_u
+{
+  struct ipa_gcc_hwio_def_gcc_usb3_phy_aux_d_s def;
+  u32 value;
+};
+
+/*===========================================================================*/
+/*!
+  @brief Bit Field definition of register: GCC_USB3_PHY_BCR
+*/
+/*===========================================================================*/
+/* Structure definition of register */
+struct ipa_gcc_hwio_def_gcc_usb3_phy_bcr_s
+{
+  u32 blk_ares : 1;
+  u32 reserved0 : 31;
+};
+
+/* Union definition of register */
+union ipa_gcc_hwio_def_gcc_usb3_phy_bcr_u
+{
+  struct ipa_gcc_hwio_def_gcc_usb3_phy_bcr_s def;
+  u32 value;
+};
+
+/*===========================================================================*/
+/*!
+  @brief Bit Field definition of register: GCC_USB3PHY_PHY_BCR
+*/
+/*===========================================================================*/
+/* Structure definition of register */
+struct ipa_gcc_hwio_def_gcc_usb3phy_phy_bcr_s
+{
+  u32 blk_ares : 1;
+  u32 reserved0 : 31;
+};
+
+/* Union definition of register */
+union ipa_gcc_hwio_def_gcc_usb3phy_phy_bcr_u
+{
+  struct ipa_gcc_hwio_def_gcc_usb3phy_phy_bcr_s def;
+  u32 value;
+};
+
+/*===========================================================================*/
+/*!
+  @brief Bit Field definition of register: GCC_QUSB2PHY_BCR
+*/
+/*===========================================================================*/
+/* Structure definition of register */
+struct ipa_gcc_hwio_def_gcc_qusb2phy_bcr_s
+{
+  u32 blk_ares : 1;
+  u32 reserved0 : 31;
+};
+
+/* Union definition of register */
+union ipa_gcc_hwio_def_gcc_qusb2phy_bcr_u
+{
+  struct ipa_gcc_hwio_def_gcc_qusb2phy_bcr_s def;
+  u32 value;
+};
+
+/*===========================================================================*/
+/*!
+  @brief Bit Field definition of register: GCC_USB_PHY_CFG_AHB2PHY_BCR
+*/
+/*===========================================================================*/
+/* Structure definition of register */
+struct ipa_gcc_hwio_def_gcc_usb_phy_cfg_ahb2phy_bcr_s
+{
+  u32 blk_ares : 1;
+  u32 reserved0 : 31;
+};
+
+/* Union definition of register */
+union ipa_gcc_hwio_def_gcc_usb_phy_cfg_ahb2phy_bcr_u
+{
+  struct ipa_gcc_hwio_def_gcc_usb_phy_cfg_ahb2phy_bcr_s def;
+  u32 value;
+};
+
+/*===========================================================================*/
+/*!
+  @brief Bit Field definition of register: GCC_USB_PHY_CFG_AHB2PHY_CBCR
+*/
+/*===========================================================================*/
+/* Structure definition of register */
+struct ipa_gcc_hwio_def_gcc_usb_phy_cfg_ahb2phy_cbcr_s
+{
+  u32 clk_enable : 1;
+  u32 hw_ctl : 1;
+  u32 clk_ares : 1;
+  u32 sw_only_en : 1;
+  u32 reserved0 : 16;
+  u32 ignore_rpmh_clk_dis : 1;
+  u32 reserved1 : 1;
+  u32 clk_dis : 1;
+  u32 ignore_all_clk_dis : 1;
+  u32 ignore_all_ares : 1;
+  u32 reserved2 : 6;
+  u32 clk_off : 1;
+};
+
+/* Union definition of register */
+union ipa_gcc_hwio_def_gcc_usb_phy_cfg_ahb2phy_cbcr_u
+{
+  struct ipa_gcc_hwio_def_gcc_usb_phy_cfg_ahb2phy_cbcr_s def;
+  u32 value;
+};
+
+/*===========================================================================*/
+/*!
+  @brief Bit Field definition of register: GCC_SDCC1_BCR
+*/
+/*===========================================================================*/
+/* Structure definition of register */
+struct ipa_gcc_hwio_def_gcc_sdcc1_bcr_s
+{
+  u32 blk_ares : 1;
+  u32 reserved0 : 31;
+};
+
+/* Union definition of register */
+union ipa_gcc_hwio_def_gcc_sdcc1_bcr_u
+{
+  struct ipa_gcc_hwio_def_gcc_sdcc1_bcr_s def;
+  u32 value;
+};
+
+/*===========================================================================*/
+/*!
+  @brief Bit Field definition of register: GCC_SDCC1_APPS_CBCR
+*/
+/*===========================================================================*/
+/* Structure definition of register */
+struct ipa_gcc_hwio_def_gcc_sdcc1_apps_cbcr_s
+{
+  u32 clk_enable : 1;
+  u32 reserved0 : 1;
+  u32 clk_ares : 1;
+  u32 reserved1 : 1;
+  u32 sleep : 4;
+  u32 wakeup : 4;
+  u32 force_mem_periph_off : 1;
+  u32 force_mem_periph_on : 1;
+  u32 force_mem_core_on : 1;
+  u32 reserved2 : 7;
+  u32 clk_dis : 1;
+  u32 ignore_all_clk_dis : 1;
+  u32 ignore_all_ares : 1;
+  u32 reserved3 : 6;
+  u32 clk_off : 1;
+};
+
+/* Union definition of register */
+union ipa_gcc_hwio_def_gcc_sdcc1_apps_cbcr_u
+{
+  struct ipa_gcc_hwio_def_gcc_sdcc1_apps_cbcr_s def;
+  u32 value;
+};
+
+/*===========================================================================*/
+/*!
+  @brief Bit Field definition of register: GCC_SDCC1_APPS_SREGR
+*/
+/*===========================================================================*/
+/* Structure definition of register */
+struct ipa_gcc_hwio_def_gcc_sdcc1_apps_sregr_s
+{
+  u32 reserved0 : 1;
+  u32 sw_clk_en_slp_stg : 1;
+  u32 sw_clk_en_sel_slp_stg : 1;
+  u32 sw_ctrl_pwr_down : 1;
+  u32 sw_rst_slp_stg : 1;
+  u32 sw_rst_sel_slp_stg : 1;
+  u32 force_clk_on : 1;
+  u32 mem_cph_enable : 1;
+  u32 sw_div_ratio_slp_stg_clk : 2;
+  u32 mem_periph_on_ack : 1;
+  u32 mem_core_on_ack : 1;
+  u32 sw_sm_pscbc_seq_in_override : 1;
+  u32 mem_cph_rst_sw_override : 1;
+  u32 pscbc_slp_stg_mode_csr : 1;
+  u32 ignore_gdsc_pwr_dwn_csr : 1;
+  u32 sreg_pscbc_spare_ctrl_in : 8;
+  u32 sreg_pscbc_spare_ctrl_out : 8;
+};
+
+/* Union definition of register */
+union ipa_gcc_hwio_def_gcc_sdcc1_apps_sregr_u
+{
+  struct ipa_gcc_hwio_def_gcc_sdcc1_apps_sregr_s def;
+  u32 value;
+};
+
+/*===========================================================================*/
+/*!
+  @brief Bit Field definition of register: GCC_SDCC1_AHB_CBCR
+*/
+/*===========================================================================*/
+/* Structure definition of register */
+struct ipa_gcc_hwio_def_gcc_sdcc1_ahb_cbcr_s
+{
+  u32 clk_enable : 1;
+  u32 reserved0 : 1;
+  u32 clk_ares : 1;
+  u32 reserved1 : 17;
+  u32 ignore_rpmh_clk_dis : 1;
+  u32 reserved2 : 1;
+  u32 clk_dis : 1;
+  u32 ignore_all_clk_dis : 1;
+  u32 ignore_all_ares : 1;
+  u32 reserved3 : 6;
+  u32 clk_off : 1;
+};
+
+/* Union definition of register */
+union ipa_gcc_hwio_def_gcc_sdcc1_ahb_cbcr_u
+{
+  struct ipa_gcc_hwio_def_gcc_sdcc1_ahb_cbcr_s def;
+  u32 value;
+};
+
+/*===========================================================================*/
+/*!
+  @brief Bit Field definition of register: GCC_SDCC1_APPS_CMD_RCGR
+*/
+/*===========================================================================*/
+/* Structure definition of register */
+struct ipa_gcc_hwio_def_gcc_sdcc1_apps_cmd_rcgr_s
+{
+  u32 update : 1;
+  u32 root_en : 1;
+  u32 reserved0 : 2;
+  u32 dirty_cfg_rcgr : 1;
+  u32 dirty_m : 1;
+  u32 dirty_n : 1;
+  u32 dirty_d : 1;
+  u32 reserved1 : 23;
+  u32 root_off : 1;
+};
+
+/* Union definition of register */
+union ipa_gcc_hwio_def_gcc_sdcc1_apps_cmd_rcgr_u
+{
+  struct ipa_gcc_hwio_def_gcc_sdcc1_apps_cmd_rcgr_s def;
+  u32 value;
+};
+
+/*===========================================================================*/
+/*!
+  @brief Bit Field definition of register: GCC_SDCC1_APPS_CFG_RCGR
+*/
+/*===========================================================================*/
+/* Structure definition of register */
+struct ipa_gcc_hwio_def_gcc_sdcc1_apps_cfg_rcgr_s
+{
+  u32 src_div : 5;
+  u32 reserved0 : 3;
+  u32 src_sel : 3;
+  u32 reserved1 : 1;
+  u32 mode : 2;
+  u32 reserved2 : 6;
+  u32 hw_clk_control : 1;
+  u32 reserved3 : 11;
+};
+
+/* Union definition of register */
+union ipa_gcc_hwio_def_gcc_sdcc1_apps_cfg_rcgr_u
+{
+  struct ipa_gcc_hwio_def_gcc_sdcc1_apps_cfg_rcgr_s def;
+  u32 value;
+};
+
+/*===========================================================================*/
+/*!
+  @brief Bit Field definition of register: GCC_SDCC1_APPS_M
+*/
+/*===========================================================================*/
+/* Structure definition of register */
+struct ipa_gcc_hwio_def_gcc_sdcc1_apps_m_s
+{
+  u32 m : 8;
+  u32 reserved0 : 24;
+};
+
+/* Union definition of register */
+union ipa_gcc_hwio_def_gcc_sdcc1_apps_m_u
+{
+  struct ipa_gcc_hwio_def_gcc_sdcc1_apps_m_s def;
+  u32 value;
+};
+
+/*===========================================================================*/
+/*!
+  @brief Bit Field definition of register: GCC_SDCC1_APPS_N
+*/
+/*===========================================================================*/
+/* Structure definition of register */
+struct ipa_gcc_hwio_def_gcc_sdcc1_apps_n_s
+{
+  u32 not_n_minus_m : 8;
+  u32 reserved0 : 24;
+};
+
+/* Union definition of register */
+union ipa_gcc_hwio_def_gcc_sdcc1_apps_n_u
+{
+  struct ipa_gcc_hwio_def_gcc_sdcc1_apps_n_s def;
+  u32 value;
+};
+
+/*===========================================================================*/
+/*!
+  @brief Bit Field definition of register: GCC_SDCC1_APPS_D
+*/
+/*===========================================================================*/
+/* Structure definition of register */
+struct ipa_gcc_hwio_def_gcc_sdcc1_apps_d_s
+{
+  u32 not_2d : 8;
+  u32 reserved0 : 24;
+};
+
+/* Union definition of register */
+union ipa_gcc_hwio_def_gcc_sdcc1_apps_d_u
+{
+  struct ipa_gcc_hwio_def_gcc_sdcc1_apps_d_s def;
+  u32 value;
+};
+
+/*===========================================================================*/
+/*!
+  @brief Bit Field definition of register: GCC_BLSP1_BCR
+*/
+/*===========================================================================*/
+/* Structure definition of register */
+struct ipa_gcc_hwio_def_gcc_blsp1_bcr_s
+{
+  u32 blk_ares : 1;
+  u32 reserved0 : 31;
+};
+
+/* Union definition of register */
+union ipa_gcc_hwio_def_gcc_blsp1_bcr_u
+{
+  struct ipa_gcc_hwio_def_gcc_blsp1_bcr_s def;
+  u32 value;
+};
+
+/*===========================================================================*/
+/*!
+  @brief Bit Field definition of register: GCC_BLSP1_AHB_CBCR
+*/
+/*===========================================================================*/
+/* Structure definition of register */
+struct ipa_gcc_hwio_def_gcc_blsp1_ahb_cbcr_s
+{
+  u32 reserved0 : 2;
+  u32 clk_ares : 1;
+  u32 reserved1 : 1;
+  u32 sleep : 4;
+  u32 wakeup : 4;
+  u32 force_mem_periph_off : 1;
+  u32 force_mem_periph_on : 1;
+  u32 force_mem_core_on : 1;
+  u32 reserved2 : 5;
+  u32 ignore_rpmh_clk_dis : 1;
+  u32 reserved3 : 1;
+  u32 clk_dis : 1;
+  u32 ignore_all_clk_dis : 1;
+  u32 ignore_all_ares : 1;
+  u32 reserved4 : 6;
+  u32 clk_off : 1;
+};
+
+/* Union definition of register */
+union ipa_gcc_hwio_def_gcc_blsp1_ahb_cbcr_u
+{
+  struct ipa_gcc_hwio_def_gcc_blsp1_ahb_cbcr_s def;
+  u32 value;
+};
+
+/*===========================================================================*/
+/*!
+  @brief Bit Field definition of register: GCC_BLSP1_AHB_SREGR
+*/
+/*===========================================================================*/
+/* Structure definition of register */
+struct ipa_gcc_hwio_def_gcc_blsp1_ahb_sregr_s
+{
+  u32 reserved0 : 1;
+  u32 sw_clk_en_slp_stg : 1;
+  u32 sw_clk_en_sel_slp_stg : 1;
+  u32 sw_ctrl_pwr_down : 1;
+  u32 sw_rst_slp_stg : 1;
+  u32 sw_rst_sel_slp_stg : 1;
+  u32 force_clk_on : 1;
+  u32 mem_cph_enable : 1;
+  u32 sw_div_ratio_slp_stg_clk : 2;
+  u32 mem_periph_on_ack : 1;
+  u32 mem_core_on_ack : 1;
+  u32 sw_sm_pscbc_seq_in_override : 1;
+  u32 mem_cph_rst_sw_override : 1;
+  u32 pscbc_slp_stg_mode_csr : 1;
+  u32 ignore_gdsc_pwr_dwn_csr : 1;
+  u32 sreg_pscbc_spare_ctrl_in : 8;
+  u32 sreg_pscbc_spare_ctrl_out : 8;
+};
+
+/* Union definition of register */
+union ipa_gcc_hwio_def_gcc_blsp1_ahb_sregr_u
+{
+  struct ipa_gcc_hwio_def_gcc_blsp1_ahb_sregr_s def;
+  u32 value;
+};
+
+/*===========================================================================*/
+/*!
+  @brief Bit Field definition of register: GCC_BLSP1_SLEEP_CBCR
+*/
+/*===========================================================================*/
+/* Structure definition of register */
+struct ipa_gcc_hwio_def_gcc_blsp1_sleep_cbcr_s
+{
+  u32 reserved0 : 2;
+  u32 clk_ares : 1;
+  u32 reserved1 : 19;
+  u32 clk_dis : 1;
+  u32 ignore_all_clk_dis : 1;
+  u32 ignore_all_ares : 1;
+  u32 reserved2 : 6;
+  u32 clk_off : 1;
+};
+
+/* Union definition of register */
+union ipa_gcc_hwio_def_gcc_blsp1_sleep_cbcr_u
+{
+  struct ipa_gcc_hwio_def_gcc_blsp1_sleep_cbcr_s def;
+  u32 value;
+};
+
+/*===========================================================================*/
+/*!
+  @brief Bit Field definition of register: GCC_BLSP_UART_SIM_CMD_RCGR
+*/
+/*===========================================================================*/
+/* Structure definition of register */
+struct ipa_gcc_hwio_def_gcc_blsp_uart_sim_cmd_rcgr_s
+{
+  u32 update : 1;
+  u32 root_en : 1;
+  u32 reserved0 : 2;
+  u32 dirty_cfg_rcgr : 1;
+  u32 dirty_m : 1;
+  u32 dirty_n : 1;
+  u32 dirty_d : 1;
+  u32 reserved1 : 23;
+  u32 root_off : 1;
+};
+
+/* Union definition of register */
+union ipa_gcc_hwio_def_gcc_blsp_uart_sim_cmd_rcgr_u
+{
+  struct ipa_gcc_hwio_def_gcc_blsp_uart_sim_cmd_rcgr_s def;
+  u32 value;
+};
+
+/*===========================================================================*/
+/*!
+  @brief Bit Field definition of register: GCC_BLSP_UART_SIM_CFG_RCGR
+*/
+/*===========================================================================*/
+/* Structure definition of register */
+struct ipa_gcc_hwio_def_gcc_blsp_uart_sim_cfg_rcgr_s
+{
+  u32 src_div : 5;
+  u32 reserved0 : 3;
+  u32 src_sel : 3;
+  u32 reserved1 : 1;
+  u32 mode : 2;
+  u32 reserved2 : 6;
+  u32 hw_clk_control : 1;
+  u32 reserved3 : 11;
+};
+
+/* Union definition of register */
+union ipa_gcc_hwio_def_gcc_blsp_uart_sim_cfg_rcgr_u
+{
+  struct ipa_gcc_hwio_def_gcc_blsp_uart_sim_cfg_rcgr_s def;
+  u32 value;
+};
+
+/*===========================================================================*/
+/*!
+  @brief Bit Field definition of register: GCC_BLSP_UART_SIM_M
+*/
+/*===========================================================================*/
+/* Structure definition of register */
+struct ipa_gcc_hwio_def_gcc_blsp_uart_sim_m_s
+{
+  u32 m : 8;
+  u32 reserved0 : 24;
+};
+
+/* Union definition of register */
+union ipa_gcc_hwio_def_gcc_blsp_uart_sim_m_u
+{
+  struct ipa_gcc_hwio_def_gcc_blsp_uart_sim_m_s def;
+  u32 value;
+};
+
+/*===========================================================================*/
+/*!
+  @brief Bit Field definition of register: GCC_BLSP_UART_SIM_N
+*/
+/*===========================================================================*/
+/* Structure definition of register */
+struct ipa_gcc_hwio_def_gcc_blsp_uart_sim_n_s
+{
+  u32 not_n_minus_m : 8;
+  u32 reserved0 : 24;
+};
+
+/* Union definition of register */
+union ipa_gcc_hwio_def_gcc_blsp_uart_sim_n_u
+{
+  struct ipa_gcc_hwio_def_gcc_blsp_uart_sim_n_s def;
+  u32 value;
+};
+
+/*===========================================================================*/
+/*!
+  @brief Bit Field definition of register: GCC_BLSP_UART_SIM_D
+*/
+/*===========================================================================*/
+/* Structure definition of register */
+struct ipa_gcc_hwio_def_gcc_blsp_uart_sim_d_s
+{
+  u32 not_2d : 8;
+  u32 reserved0 : 24;
+};
+
+/* Union definition of register */
+union ipa_gcc_hwio_def_gcc_blsp_uart_sim_d_u
+{
+  struct ipa_gcc_hwio_def_gcc_blsp_uart_sim_d_s def;
+  u32 value;
+};
+
+/*===========================================================================*/
+/*!
+  @brief Bit Field definition of register: GCC_BLSP1_QUP1_BCR
+*/
+/*===========================================================================*/
+/* Structure definition of register */
+struct ipa_gcc_hwio_def_gcc_blsp1_qup1_bcr_s
+{
+  u32 blk_ares : 1;
+  u32 reserved0 : 31;
+};
+
+/* Union definition of register */
+union ipa_gcc_hwio_def_gcc_blsp1_qup1_bcr_u
+{
+  struct ipa_gcc_hwio_def_gcc_blsp1_qup1_bcr_s def;
+  u32 value;
+};
+
+/*===========================================================================*/
+/*!
+  @brief Bit Field definition of register: GCC_BLSP1_QUP1_SPI_APPS_CBCR
+*/
+/*===========================================================================*/
+/* Structure definition of register */
+struct ipa_gcc_hwio_def_gcc_blsp1_qup1_spi_apps_cbcr_s
+{
+  u32 clk_enable : 1;
+  u32 reserved0 : 1;
+  u32 clk_ares : 1;
+  u32 reserved1 : 19;
+  u32 clk_dis : 1;
+  u32 ignore_all_clk_dis : 1;
+  u32 ignore_all_ares : 1;
+  u32 reserved2 : 6;
+  u32 clk_off : 1;
+};
+
+/* Union definition of register */
+union ipa_gcc_hwio_def_gcc_blsp1_qup1_spi_apps_cbcr_u
+{
+  struct ipa_gcc_hwio_def_gcc_blsp1_qup1_spi_apps_cbcr_s def;
+  u32 value;
+};
+
+/*===========================================================================*/
+/*!
+  @brief Bit Field definition of register: GCC_BLSP1_QUP1_I2C_APPS_CBCR
+*/
+/*===========================================================================*/
+/* Structure definition of register */
+struct ipa_gcc_hwio_def_gcc_blsp1_qup1_i2c_apps_cbcr_s
+{
+  u32 clk_enable : 1;
+  u32 reserved0 : 1;
+  u32 clk_ares : 1;
+  u32 reserved1 : 19;
+  u32 clk_dis : 1;
+  u32 ignore_all_clk_dis : 1;
+  u32 ignore_all_ares : 1;
+  u32 reserved2 : 6;
+  u32 clk_off : 1;
+};
+
+/* Union definition of register */
+union ipa_gcc_hwio_def_gcc_blsp1_qup1_i2c_apps_cbcr_u
+{
+  struct ipa_gcc_hwio_def_gcc_blsp1_qup1_i2c_apps_cbcr_s def;
+  u32 value;
+};
+
+/*===========================================================================*/
+/*!
+  @brief Bit Field definition of register: GCC_BLSP1_QUP1_SPI_APPS_CMD_RCGR
+*/
+/*===========================================================================*/
+/* Structure definition of register */
+struct ipa_gcc_hwio_def_gcc_blsp1_qup1_spi_apps_cmd_rcgr_s
+{
+  u32 update : 1;
+  u32 root_en : 1;
+  u32 reserved0 : 2;
+  u32 dirty_cfg_rcgr : 1;
+  u32 dirty_m : 1;
+  u32 dirty_n : 1;
+  u32 dirty_d : 1;
+  u32 reserved1 : 23;
+  u32 root_off : 1;
+};
+
+/* Union definition of register */
+union ipa_gcc_hwio_def_gcc_blsp1_qup1_spi_apps_cmd_rcgr_u
+{
+  struct ipa_gcc_hwio_def_gcc_blsp1_qup1_spi_apps_cmd_rcgr_s def;
+  u32 value;
+};
+
+/*===========================================================================*/
+/*!
+  @brief Bit Field definition of register: GCC_BLSP1_QUP1_SPI_APPS_CFG_RCGR
+*/
+/*===========================================================================*/
+/* Structure definition of register */
+struct ipa_gcc_hwio_def_gcc_blsp1_qup1_spi_apps_cfg_rcgr_s
+{
+  u32 src_div : 5;
+  u32 reserved0 : 3;
+  u32 src_sel : 3;
+  u32 reserved1 : 1;
+  u32 mode : 2;
+  u32 reserved2 : 6;
+  u32 hw_clk_control : 1;
+  u32 reserved3 : 11;
+};
+
+/* Union definition of register */
+union ipa_gcc_hwio_def_gcc_blsp1_qup1_spi_apps_cfg_rcgr_u
+{
+  struct ipa_gcc_hwio_def_gcc_blsp1_qup1_spi_apps_cfg_rcgr_s def;
+  u32 value;
+};
+
+/*===========================================================================*/
+/*!
+  @brief Bit Field definition of register: GCC_BLSP1_QUP1_SPI_APPS_M
+*/
+/*===========================================================================*/
+/* Structure definition of register */
+struct ipa_gcc_hwio_def_gcc_blsp1_qup1_spi_apps_m_s
+{
+  u32 m : 8;
+  u32 reserved0 : 24;
+};
+
+/* Union definition of register */
+union ipa_gcc_hwio_def_gcc_blsp1_qup1_spi_apps_m_u
+{
+  struct ipa_gcc_hwio_def_gcc_blsp1_qup1_spi_apps_m_s def;
+  u32 value;
+};
+
+/*===========================================================================*/
+/*!
+  @brief Bit Field definition of register: GCC_BLSP1_QUP1_SPI_APPS_N
+*/
+/*===========================================================================*/
+/* Structure definition of register */
+struct ipa_gcc_hwio_def_gcc_blsp1_qup1_spi_apps_n_s
+{
+  u32 not_n_minus_m : 8;
+  u32 reserved0 : 24;
+};
+
+/* Union definition of register */
+union ipa_gcc_hwio_def_gcc_blsp1_qup1_spi_apps_n_u
+{
+  struct ipa_gcc_hwio_def_gcc_blsp1_qup1_spi_apps_n_s def;
+  u32 value;
+};
+
+/*===========================================================================*/
+/*!
+  @brief Bit Field definition of register: GCC_BLSP1_QUP1_SPI_APPS_D
+*/
+/*===========================================================================*/
+/* Structure definition of register */
+struct ipa_gcc_hwio_def_gcc_blsp1_qup1_spi_apps_d_s
+{
+  u32 not_2d : 8;
+  u32 reserved0 : 24;
+};
+
+/* Union definition of register */
+union ipa_gcc_hwio_def_gcc_blsp1_qup1_spi_apps_d_u
+{
+  struct ipa_gcc_hwio_def_gcc_blsp1_qup1_spi_apps_d_s def;
+  u32 value;
+};
+
+/*===========================================================================*/
+/*!
+  @brief Bit Field definition of register: GCC_BLSP1_QUP1_I2C_APPS_CMD_RCGR
+*/
+/*===========================================================================*/
+/* Structure definition of register */
+struct ipa_gcc_hwio_def_gcc_blsp1_qup1_i2c_apps_cmd_rcgr_s
+{
+  u32 update : 1;
+  u32 root_en : 1;
+  u32 reserved0 : 2;
+  u32 dirty_cfg_rcgr : 1;
+  u32 dirty_m : 1;
+  u32 dirty_n : 1;
+  u32 dirty_d : 1;
+  u32 reserved1 : 23;
+  u32 root_off : 1;
+};
+
+/* Union definition of register */
+union ipa_gcc_hwio_def_gcc_blsp1_qup1_i2c_apps_cmd_rcgr_u
+{
+  struct ipa_gcc_hwio_def_gcc_blsp1_qup1_i2c_apps_cmd_rcgr_s def;
+  u32 value;
+};
+
+/*===========================================================================*/
+/*!
+  @brief Bit Field definition of register: GCC_BLSP1_QUP1_I2C_APPS_CFG_RCGR
+*/
+/*===========================================================================*/
+/* Structure definition of register */
+struct ipa_gcc_hwio_def_gcc_blsp1_qup1_i2c_apps_cfg_rcgr_s
+{
+  u32 src_div : 5;
+  u32 reserved0 : 3;
+  u32 src_sel : 3;
+  u32 reserved1 : 1;
+  u32 mode : 2;
+  u32 reserved2 : 6;
+  u32 hw_clk_control : 1;
+  u32 reserved3 : 11;
+};
+
+/* Union definition of register */
+union ipa_gcc_hwio_def_gcc_blsp1_qup1_i2c_apps_cfg_rcgr_u
+{
+  struct ipa_gcc_hwio_def_gcc_blsp1_qup1_i2c_apps_cfg_rcgr_s def;
+  u32 value;
+};
+
+/*===========================================================================*/
+/*!
+  @brief Bit Field definition of register: GCC_BLSP1_QUP1_I2C_APPS_M
+*/
+/*===========================================================================*/
+/* Structure definition of register */
+struct ipa_gcc_hwio_def_gcc_blsp1_qup1_i2c_apps_m_s
+{
+  u32 m : 8;
+  u32 reserved0 : 24;
+};
+
+/* Union definition of register */
+union ipa_gcc_hwio_def_gcc_blsp1_qup1_i2c_apps_m_u
+{
+  struct ipa_gcc_hwio_def_gcc_blsp1_qup1_i2c_apps_m_s def;
+  u32 value;
+};
+
+/*===========================================================================*/
+/*!
+  @brief Bit Field definition of register: GCC_BLSP1_QUP1_I2C_APPS_N
+*/
+/*===========================================================================*/
+/* Structure definition of register */
+struct ipa_gcc_hwio_def_gcc_blsp1_qup1_i2c_apps_n_s
+{
+  u32 not_n_minus_m : 8;
+  u32 reserved0 : 24;
+};
+
+/* Union definition of register */
+union ipa_gcc_hwio_def_gcc_blsp1_qup1_i2c_apps_n_u
+{
+  struct ipa_gcc_hwio_def_gcc_blsp1_qup1_i2c_apps_n_s def;
+  u32 value;
+};
+
+/*===========================================================================*/
+/*!
+  @brief Bit Field definition of register: GCC_BLSP1_QUP1_I2C_APPS_D
+*/
+/*===========================================================================*/
+/* Structure definition of register */
+struct ipa_gcc_hwio_def_gcc_blsp1_qup1_i2c_apps_d_s
+{
+  u32 not_2d : 8;
+  u32 reserved0 : 24;
+};
+
+/* Union definition of register */
+union ipa_gcc_hwio_def_gcc_blsp1_qup1_i2c_apps_d_u
+{
+  struct ipa_gcc_hwio_def_gcc_blsp1_qup1_i2c_apps_d_s def;
+  u32 value;
+};
+
+/*===========================================================================*/
+/*!
+  @brief Bit Field definition of register: GCC_BLSP1_UART1_BCR
+*/
+/*===========================================================================*/
+/* Structure definition of register */
+struct ipa_gcc_hwio_def_gcc_blsp1_uart1_bcr_s
+{
+  u32 blk_ares : 1;
+  u32 reserved0 : 31;
+};
+
+/* Union definition of register */
+union ipa_gcc_hwio_def_gcc_blsp1_uart1_bcr_u
+{
+  struct ipa_gcc_hwio_def_gcc_blsp1_uart1_bcr_s def;
+  u32 value;
+};
+
+/*===========================================================================*/
+/*!
+  @brief Bit Field definition of register: GCC_BLSP1_UART1_APPS_CBCR
+*/
+/*===========================================================================*/
+/* Structure definition of register */
+struct ipa_gcc_hwio_def_gcc_blsp1_uart1_apps_cbcr_s
+{
+  u32 clk_enable : 1;
+  u32 reserved0 : 1;
+  u32 clk_ares : 1;
+  u32 reserved1 : 19;
+  u32 clk_dis : 1;
+  u32 ignore_all_clk_dis : 1;
+  u32 ignore_all_ares : 1;
+  u32 reserved2 : 6;
+  u32 clk_off : 1;
+};
+
+/* Union definition of register */
+union ipa_gcc_hwio_def_gcc_blsp1_uart1_apps_cbcr_u
+{
+  struct ipa_gcc_hwio_def_gcc_blsp1_uart1_apps_cbcr_s def;
+  u32 value;
+};
+
+/*===========================================================================*/
+/*!
+  @brief Bit Field definition of register: GCC_BLSP1_UART1_SIM_CBCR
+*/
+/*===========================================================================*/
+/* Structure definition of register */
+struct ipa_gcc_hwio_def_gcc_blsp1_uart1_sim_cbcr_s
+{
+  u32 clk_enable : 1;
+  u32 reserved0 : 1;
+  u32 clk_ares : 1;
+  u32 reserved1 : 19;
+  u32 clk_dis : 1;
+  u32 ignore_all_clk_dis : 1;
+  u32 ignore_all_ares : 1;
+  u32 reserved2 : 6;
+  u32 clk_off : 1;
+};
+
+/* Union definition of register */
+union ipa_gcc_hwio_def_gcc_blsp1_uart1_sim_cbcr_u
+{
+  struct ipa_gcc_hwio_def_gcc_blsp1_uart1_sim_cbcr_s def;
+  u32 value;
+};
+
+/*===========================================================================*/
+/*!
+  @brief Bit Field definition of register: GCC_BLSP1_UART1_APPS_CMD_RCGR
+*/
+/*===========================================================================*/
+/* Structure definition of register */
+struct ipa_gcc_hwio_def_gcc_blsp1_uart1_apps_cmd_rcgr_s
+{
+  u32 update : 1;
+  u32 root_en : 1;
+  u32 reserved0 : 2;
+  u32 dirty_cfg_rcgr : 1;
+  u32 dirty_m : 1;
+  u32 dirty_n : 1;
+  u32 dirty_d : 1;
+  u32 reserved1 : 23;
+  u32 root_off : 1;
+};
+
+/* Union definition of register */
+union ipa_gcc_hwio_def_gcc_blsp1_uart1_apps_cmd_rcgr_u
+{
+  struct ipa_gcc_hwio_def_gcc_blsp1_uart1_apps_cmd_rcgr_s def;
+  u32 value;
+};
+
+/*===========================================================================*/
+/*!
+  @brief Bit Field definition of register: GCC_BLSP1_UART1_APPS_CFG_RCGR
+*/
+/*===========================================================================*/
+/* Structure definition of register */
+struct ipa_gcc_hwio_def_gcc_blsp1_uart1_apps_cfg_rcgr_s
+{
+  u32 src_div : 5;
+  u32 reserved0 : 3;
+  u32 src_sel : 3;
+  u32 reserved1 : 1;
+  u32 mode : 2;
+  u32 reserved2 : 6;
+  u32 hw_clk_control : 1;
+  u32 reserved3 : 11;
+};
+
+/* Union definition of register */
+union ipa_gcc_hwio_def_gcc_blsp1_uart1_apps_cfg_rcgr_u
+{
+  struct ipa_gcc_hwio_def_gcc_blsp1_uart1_apps_cfg_rcgr_s def;
+  u32 value;
+};
+
+/*===========================================================================*/
+/*!
+  @brief Bit Field definition of register: GCC_BLSP1_UART1_APPS_M
+*/
+/*===========================================================================*/
+/* Structure definition of register */
+struct ipa_gcc_hwio_def_gcc_blsp1_uart1_apps_m_s
+{
+  u32 m : 16;
+  u32 reserved0 : 16;
+};
+
+/* Union definition of register */
+union ipa_gcc_hwio_def_gcc_blsp1_uart1_apps_m_u
+{
+  struct ipa_gcc_hwio_def_gcc_blsp1_uart1_apps_m_s def;
+  u32 value;
+};
+
+/*===========================================================================*/
+/*!
+  @brief Bit Field definition of register: GCC_BLSP1_UART1_APPS_N
+*/
+/*===========================================================================*/
+/* Structure definition of register */
+struct ipa_gcc_hwio_def_gcc_blsp1_uart1_apps_n_s
+{
+  u32 not_n_minus_m : 16;
+  u32 reserved0 : 16;
+};
+
+/* Union definition of register */
+union ipa_gcc_hwio_def_gcc_blsp1_uart1_apps_n_u
+{
+  struct ipa_gcc_hwio_def_gcc_blsp1_uart1_apps_n_s def;
+  u32 value;
+};
+
+/*===========================================================================*/
+/*!
+  @brief Bit Field definition of register: GCC_BLSP1_UART1_APPS_D
+*/
+/*===========================================================================*/
+/* Structure definition of register */
+struct ipa_gcc_hwio_def_gcc_blsp1_uart1_apps_d_s
+{
+  u32 not_2d : 16;
+  u32 reserved0 : 16;
+};
+
+/* Union definition of register */
+union ipa_gcc_hwio_def_gcc_blsp1_uart1_apps_d_u
+{
+  struct ipa_gcc_hwio_def_gcc_blsp1_uart1_apps_d_s def;
+  u32 value;
+};
+
+/*===========================================================================*/
+/*!
+  @brief Bit Field definition of register: GCC_BLSP1_QUP2_BCR
+*/
+/*===========================================================================*/
+/* Structure definition of register */
+struct ipa_gcc_hwio_def_gcc_blsp1_qup2_bcr_s
+{
+  u32 blk_ares : 1;
+  u32 reserved0 : 31;
+};
+
+/* Union definition of register */
+union ipa_gcc_hwio_def_gcc_blsp1_qup2_bcr_u
+{
+  struct ipa_gcc_hwio_def_gcc_blsp1_qup2_bcr_s def;
+  u32 value;
+};
+
+/*===========================================================================*/
+/*!
+  @brief Bit Field definition of register: GCC_BLSP1_QUP2_SPI_APPS_CBCR
+*/
+/*===========================================================================*/
+/* Structure definition of register */
+struct ipa_gcc_hwio_def_gcc_blsp1_qup2_spi_apps_cbcr_s
+{
+  u32 clk_enable : 1;
+  u32 reserved0 : 1;
+  u32 clk_ares : 1;
+  u32 reserved1 : 19;
+  u32 clk_dis : 1;
+  u32 ignore_all_clk_dis : 1;
+  u32 ignore_all_ares : 1;
+  u32 reserved2 : 6;
+  u32 clk_off : 1;
+};
+
+/* Union definition of register */
+union ipa_gcc_hwio_def_gcc_blsp1_qup2_spi_apps_cbcr_u
+{
+  struct ipa_gcc_hwio_def_gcc_blsp1_qup2_spi_apps_cbcr_s def;
+  u32 value;
+};
+
+/*===========================================================================*/
+/*!
+  @brief Bit Field definition of register: GCC_BLSP1_QUP2_I2C_APPS_CBCR
+*/
+/*===========================================================================*/
+/* Structure definition of register */
+struct ipa_gcc_hwio_def_gcc_blsp1_qup2_i2c_apps_cbcr_s
+{
+  u32 clk_enable : 1;
+  u32 reserved0 : 1;
+  u32 clk_ares : 1;
+  u32 reserved1 : 19;
+  u32 clk_dis : 1;
+  u32 ignore_all_clk_dis : 1;
+  u32 ignore_all_ares : 1;
+  u32 reserved2 : 6;
+  u32 clk_off : 1;
+};
+
+/* Union definition of register */
+union ipa_gcc_hwio_def_gcc_blsp1_qup2_i2c_apps_cbcr_u
+{
+  struct ipa_gcc_hwio_def_gcc_blsp1_qup2_i2c_apps_cbcr_s def;
+  u32 value;
+};
+
+/*===========================================================================*/
+/*!
+  @brief Bit Field definition of register: GCC_BLSP1_QUP2_SPI_APPS_CMD_RCGR
+*/
+/*===========================================================================*/
+/* Structure definition of register */
+struct ipa_gcc_hwio_def_gcc_blsp1_qup2_spi_apps_cmd_rcgr_s
+{
+  u32 update : 1;
+  u32 root_en : 1;
+  u32 reserved0 : 2;
+  u32 dirty_cfg_rcgr : 1;
+  u32 dirty_m : 1;
+  u32 dirty_n : 1;
+  u32 dirty_d : 1;
+  u32 reserved1 : 23;
+  u32 root_off : 1;
+};
+
+/* Union definition of register */
+union ipa_gcc_hwio_def_gcc_blsp1_qup2_spi_apps_cmd_rcgr_u
+{
+  struct ipa_gcc_hwio_def_gcc_blsp1_qup2_spi_apps_cmd_rcgr_s def;
+  u32 value;
+};
+
+/*===========================================================================*/
+/*!
+  @brief Bit Field definition of register: GCC_BLSP1_QUP2_SPI_APPS_CFG_RCGR
+*/
+/*===========================================================================*/
+/* Structure definition of register */
+struct ipa_gcc_hwio_def_gcc_blsp1_qup2_spi_apps_cfg_rcgr_s
+{
+  u32 src_div : 5;
+  u32 reserved0 : 3;
+  u32 src_sel : 3;
+  u32 reserved1 : 1;
+  u32 mode : 2;
+  u32 reserved2 : 6;
+  u32 hw_clk_control : 1;
+  u32 reserved3 : 11;
+};
+
+/* Union definition of register */
+union ipa_gcc_hwio_def_gcc_blsp1_qup2_spi_apps_cfg_rcgr_u
+{
+  struct ipa_gcc_hwio_def_gcc_blsp1_qup2_spi_apps_cfg_rcgr_s def;
+  u32 value;
+};
+
+/*===========================================================================*/
+/*!
+  @brief Bit Field definition of register: GCC_BLSP1_QUP2_SPI_APPS_M
+*/
+/*===========================================================================*/
+/* Structure definition of register */
+struct ipa_gcc_hwio_def_gcc_blsp1_qup2_spi_apps_m_s
+{
+  u32 m : 8;
+  u32 reserved0 : 24;
+};
+
+/* Union definition of register */
+union ipa_gcc_hwio_def_gcc_blsp1_qup2_spi_apps_m_u
+{
+  struct ipa_gcc_hwio_def_gcc_blsp1_qup2_spi_apps_m_s def;
+  u32 value;
+};
+
+/*===========================================================================*/
+/*!
+  @brief Bit Field definition of register: GCC_BLSP1_QUP2_SPI_APPS_N
+*/
+/*===========================================================================*/
+/* Structure definition of register */
+struct ipa_gcc_hwio_def_gcc_blsp1_qup2_spi_apps_n_s
+{
+  u32 not_n_minus_m : 8;
+  u32 reserved0 : 24;
+};
+
+/* Union definition of register */
+union ipa_gcc_hwio_def_gcc_blsp1_qup2_spi_apps_n_u
+{
+  struct ipa_gcc_hwio_def_gcc_blsp1_qup2_spi_apps_n_s def;
+  u32 value;
+};
+
+/*===========================================================================*/
+/*!
+  @brief Bit Field definition of register: GCC_BLSP1_QUP2_SPI_APPS_D
+*/
+/*===========================================================================*/
+/* Structure definition of register */
+struct ipa_gcc_hwio_def_gcc_blsp1_qup2_spi_apps_d_s
+{
+  u32 not_2d : 8;
+  u32 reserved0 : 24;
+};
+
+/* Union definition of register */
+union ipa_gcc_hwio_def_gcc_blsp1_qup2_spi_apps_d_u
+{
+  struct ipa_gcc_hwio_def_gcc_blsp1_qup2_spi_apps_d_s def;
+  u32 value;
+};
+
+/*===========================================================================*/
+/*!
+  @brief Bit Field definition of register: GCC_BLSP1_QUP2_I2C_APPS_CMD_RCGR
+*/
+/*===========================================================================*/
+/* Structure definition of register */
+struct ipa_gcc_hwio_def_gcc_blsp1_qup2_i2c_apps_cmd_rcgr_s
+{
+  u32 update : 1;
+  u32 root_en : 1;
+  u32 reserved0 : 2;
+  u32 dirty_cfg_rcgr : 1;
+  u32 dirty_m : 1;
+  u32 dirty_n : 1;
+  u32 dirty_d : 1;
+  u32 reserved1 : 23;
+  u32 root_off : 1;
+};
+
+/* Union definition of register */
+union ipa_gcc_hwio_def_gcc_blsp1_qup2_i2c_apps_cmd_rcgr_u
+{
+  struct ipa_gcc_hwio_def_gcc_blsp1_qup2_i2c_apps_cmd_rcgr_s def;
+  u32 value;
+};
+
+/*===========================================================================*/
+/*!
+  @brief Bit Field definition of register: GCC_BLSP1_QUP2_I2C_APPS_CFG_RCGR
+*/
+/*===========================================================================*/
+/* Structure definition of register */
+struct ipa_gcc_hwio_def_gcc_blsp1_qup2_i2c_apps_cfg_rcgr_s
+{
+  u32 src_div : 5;
+  u32 reserved0 : 3;
+  u32 src_sel : 3;
+  u32 reserved1 : 1;
+  u32 mode : 2;
+  u32 reserved2 : 6;
+  u32 hw_clk_control : 1;
+  u32 reserved3 : 11;
+};
+
+/* Union definition of register */
+union ipa_gcc_hwio_def_gcc_blsp1_qup2_i2c_apps_cfg_rcgr_u
+{
+  struct ipa_gcc_hwio_def_gcc_blsp1_qup2_i2c_apps_cfg_rcgr_s def;
+  u32 value;
+};
+
+/*===========================================================================*/
+/*!
+  @brief Bit Field definition of register: GCC_BLSP1_QUP2_I2C_APPS_M
+*/
+/*===========================================================================*/
+/* Structure definition of register */
+struct ipa_gcc_hwio_def_gcc_blsp1_qup2_i2c_apps_m_s
+{
+  u32 m : 8;
+  u32 reserved0 : 24;
+};
+
+/* Union definition of register */
+union ipa_gcc_hwio_def_gcc_blsp1_qup2_i2c_apps_m_u
+{
+  struct ipa_gcc_hwio_def_gcc_blsp1_qup2_i2c_apps_m_s def;
+  u32 value;
+};
+
+/*===========================================================================*/
+/*!
+  @brief Bit Field definition of register: GCC_BLSP1_QUP2_I2C_APPS_N
+*/
+/*===========================================================================*/
+/* Structure definition of register */
+struct ipa_gcc_hwio_def_gcc_blsp1_qup2_i2c_apps_n_s
+{
+  u32 not_n_minus_m : 8;
+  u32 reserved0 : 24;
+};
+
+/* Union definition of register */
+union ipa_gcc_hwio_def_gcc_blsp1_qup2_i2c_apps_n_u
+{
+  struct ipa_gcc_hwio_def_gcc_blsp1_qup2_i2c_apps_n_s def;
+  u32 value;
+};
+
+/*===========================================================================*/
+/*!
+  @brief Bit Field definition of register: GCC_BLSP1_QUP2_I2C_APPS_D
+*/
+/*===========================================================================*/
+/* Structure definition of register */
+struct ipa_gcc_hwio_def_gcc_blsp1_qup2_i2c_apps_d_s
+{
+  u32 not_2d : 8;
+  u32 reserved0 : 24;
+};
+
+/* Union definition of register */
+union ipa_gcc_hwio_def_gcc_blsp1_qup2_i2c_apps_d_u
+{
+  struct ipa_gcc_hwio_def_gcc_blsp1_qup2_i2c_apps_d_s def;
+  u32 value;
+};
+
+/*===========================================================================*/
+/*!
+  @brief Bit Field definition of register: GCC_BLSP1_UART2_BCR
+*/
+/*===========================================================================*/
+/* Structure definition of register */
+struct ipa_gcc_hwio_def_gcc_blsp1_uart2_bcr_s
+{
+  u32 blk_ares : 1;
+  u32 reserved0 : 31;
+};
+
+/* Union definition of register */
+union ipa_gcc_hwio_def_gcc_blsp1_uart2_bcr_u
+{
+  struct ipa_gcc_hwio_def_gcc_blsp1_uart2_bcr_s def;
+  u32 value;
+};
+
+/*===========================================================================*/
+/*!
+  @brief Bit Field definition of register: GCC_BLSP1_UART2_APPS_CBCR
+*/
+/*===========================================================================*/
+/* Structure definition of register */
+struct ipa_gcc_hwio_def_gcc_blsp1_uart2_apps_cbcr_s
+{
+  u32 clk_enable : 1;
+  u32 reserved0 : 1;
+  u32 clk_ares : 1;
+  u32 reserved1 : 19;
+  u32 clk_dis : 1;
+  u32 ignore_all_clk_dis : 1;
+  u32 ignore_all_ares : 1;
+  u32 reserved2 : 6;
+  u32 clk_off : 1;
+};
+
+/* Union definition of register */
+union ipa_gcc_hwio_def_gcc_blsp1_uart2_apps_cbcr_u
+{
+  struct ipa_gcc_hwio_def_gcc_blsp1_uart2_apps_cbcr_s def;
+  u32 value;
+};
+
+/*===========================================================================*/
+/*!
+  @brief Bit Field definition of register: GCC_BLSP1_UART2_SIM_CBCR
+*/
+/*===========================================================================*/
+/* Structure definition of register */
+struct ipa_gcc_hwio_def_gcc_blsp1_uart2_sim_cbcr_s
+{
+  u32 clk_enable : 1;
+  u32 reserved0 : 1;
+  u32 clk_ares : 1;
+  u32 reserved1 : 19;
+  u32 clk_dis : 1;
+  u32 ignore_all_clk_dis : 1;
+  u32 ignore_all_ares : 1;
+  u32 reserved2 : 6;
+  u32 clk_off : 1;
+};
+
+/* Union definition of register */
+union ipa_gcc_hwio_def_gcc_blsp1_uart2_sim_cbcr_u
+{
+  struct ipa_gcc_hwio_def_gcc_blsp1_uart2_sim_cbcr_s def;
+  u32 value;
+};
+
+/*===========================================================================*/
+/*!
+  @brief Bit Field definition of register: GCC_BLSP1_UART2_APPS_CMD_RCGR
+*/
+/*===========================================================================*/
+/* Structure definition of register */
+struct ipa_gcc_hwio_def_gcc_blsp1_uart2_apps_cmd_rcgr_s
+{
+  u32 update : 1;
+  u32 root_en : 1;
+  u32 reserved0 : 2;
+  u32 dirty_cfg_rcgr : 1;
+  u32 dirty_m : 1;
+  u32 dirty_n : 1;
+  u32 dirty_d : 1;
+  u32 reserved1 : 23;
+  u32 root_off : 1;
+};
+
+/* Union definition of register */
+union ipa_gcc_hwio_def_gcc_blsp1_uart2_apps_cmd_rcgr_u
+{
+  struct ipa_gcc_hwio_def_gcc_blsp1_uart2_apps_cmd_rcgr_s def;
+  u32 value;
+};
+
+/*===========================================================================*/
+/*!
+  @brief Bit Field definition of register: GCC_BLSP1_UART2_APPS_CFG_RCGR
+*/
+/*===========================================================================*/
+/* Structure definition of register */
+struct ipa_gcc_hwio_def_gcc_blsp1_uart2_apps_cfg_rcgr_s
+{
+  u32 src_div : 5;
+  u32 reserved0 : 3;
+  u32 src_sel : 3;
+  u32 reserved1 : 1;
+  u32 mode : 2;
+  u32 reserved2 : 6;
+  u32 hw_clk_control : 1;
+  u32 reserved3 : 11;
+};
+
+/* Union definition of register */
+union ipa_gcc_hwio_def_gcc_blsp1_uart2_apps_cfg_rcgr_u
+{
+  struct ipa_gcc_hwio_def_gcc_blsp1_uart2_apps_cfg_rcgr_s def;
+  u32 value;
+};
+
+/*===========================================================================*/
+/*!
+  @brief Bit Field definition of register: GCC_BLSP1_UART2_APPS_M
+*/
+/*===========================================================================*/
+/* Structure definition of register */
+struct ipa_gcc_hwio_def_gcc_blsp1_uart2_apps_m_s
+{
+  u32 m : 16;
+  u32 reserved0 : 16;
+};
+
+/* Union definition of register */
+union ipa_gcc_hwio_def_gcc_blsp1_uart2_apps_m_u
+{
+  struct ipa_gcc_hwio_def_gcc_blsp1_uart2_apps_m_s def;
+  u32 value;
+};
+
+/*===========================================================================*/
+/*!
+  @brief Bit Field definition of register: GCC_BLSP1_UART2_APPS_N
+*/
+/*===========================================================================*/
+/* Structure definition of register */
+struct ipa_gcc_hwio_def_gcc_blsp1_uart2_apps_n_s
+{
+  u32 not_n_minus_m : 16;
+  u32 reserved0 : 16;
+};
+
+/* Union definition of register */
+union ipa_gcc_hwio_def_gcc_blsp1_uart2_apps_n_u
+{
+  struct ipa_gcc_hwio_def_gcc_blsp1_uart2_apps_n_s def;
+  u32 value;
+};
+
+/*===========================================================================*/
+/*!
+  @brief Bit Field definition of register: GCC_BLSP1_UART2_APPS_D
+*/
+/*===========================================================================*/
+/* Structure definition of register */
+struct ipa_gcc_hwio_def_gcc_blsp1_uart2_apps_d_s
+{
+  u32 not_2d : 16;
+  u32 reserved0 : 16;
+};
+
+/* Union definition of register */
+union ipa_gcc_hwio_def_gcc_blsp1_uart2_apps_d_u
+{
+  struct ipa_gcc_hwio_def_gcc_blsp1_uart2_apps_d_s def;
+  u32 value;
+};
+
+/*===========================================================================*/
+/*!
+  @brief Bit Field definition of register: GCC_BLSP1_QUP3_BCR
+*/
+/*===========================================================================*/
+/* Structure definition of register */
+struct ipa_gcc_hwio_def_gcc_blsp1_qup3_bcr_s
+{
+  u32 blk_ares : 1;
+  u32 reserved0 : 31;
+};
+
+/* Union definition of register */
+union ipa_gcc_hwio_def_gcc_blsp1_qup3_bcr_u
+{
+  struct ipa_gcc_hwio_def_gcc_blsp1_qup3_bcr_s def;
+  u32 value;
+};
+
+/*===========================================================================*/
+/*!
+  @brief Bit Field definition of register: GCC_BLSP1_QUP3_SPI_APPS_CBCR
+*/
+/*===========================================================================*/
+/* Structure definition of register */
+struct ipa_gcc_hwio_def_gcc_blsp1_qup3_spi_apps_cbcr_s
+{
+  u32 clk_enable : 1;
+  u32 reserved0 : 1;
+  u32 clk_ares : 1;
+  u32 reserved1 : 19;
+  u32 clk_dis : 1;
+  u32 ignore_all_clk_dis : 1;
+  u32 ignore_all_ares : 1;
+  u32 reserved2 : 6;
+  u32 clk_off : 1;
+};
+
+/* Union definition of register */
+union ipa_gcc_hwio_def_gcc_blsp1_qup3_spi_apps_cbcr_u
+{
+  struct ipa_gcc_hwio_def_gcc_blsp1_qup3_spi_apps_cbcr_s def;
+  u32 value;
+};
+
+/*===========================================================================*/
+/*!
+  @brief Bit Field definition of register: GCC_BLSP1_QUP3_I2C_APPS_CBCR
+*/
+/*===========================================================================*/
+/* Structure definition of register */
+struct ipa_gcc_hwio_def_gcc_blsp1_qup3_i2c_apps_cbcr_s
+{
+  u32 clk_enable : 1;
+  u32 reserved0 : 1;
+  u32 clk_ares : 1;
+  u32 reserved1 : 19;
+  u32 clk_dis : 1;
+  u32 ignore_all_clk_dis : 1;
+  u32 ignore_all_ares : 1;
+  u32 reserved2 : 6;
+  u32 clk_off : 1;
+};
+
+/* Union definition of register */
+union ipa_gcc_hwio_def_gcc_blsp1_qup3_i2c_apps_cbcr_u
+{
+  struct ipa_gcc_hwio_def_gcc_blsp1_qup3_i2c_apps_cbcr_s def;
+  u32 value;
+};
+
+/*===========================================================================*/
+/*!
+  @brief Bit Field definition of register: GCC_BLSP1_QUP3_SPI_APPS_CMD_RCGR
+*/
+/*===========================================================================*/
+/* Structure definition of register */
+struct ipa_gcc_hwio_def_gcc_blsp1_qup3_spi_apps_cmd_rcgr_s
+{
+  u32 update : 1;
+  u32 root_en : 1;
+  u32 reserved0 : 2;
+  u32 dirty_cfg_rcgr : 1;
+  u32 dirty_m : 1;
+  u32 dirty_n : 1;
+  u32 dirty_d : 1;
+  u32 reserved1 : 23;
+  u32 root_off : 1;
+};
+
+/* Union definition of register */
+union ipa_gcc_hwio_def_gcc_blsp1_qup3_spi_apps_cmd_rcgr_u
+{
+  struct ipa_gcc_hwio_def_gcc_blsp1_qup3_spi_apps_cmd_rcgr_s def;
+  u32 value;
+};
+
+/*===========================================================================*/
+/*!
+  @brief Bit Field definition of register: GCC_BLSP1_QUP3_SPI_APPS_CFG_RCGR
+*/
+/*===========================================================================*/
+/* Structure definition of register */
+struct ipa_gcc_hwio_def_gcc_blsp1_qup3_spi_apps_cfg_rcgr_s
+{
+  u32 src_div : 5;
+  u32 reserved0 : 3;
+  u32 src_sel : 3;
+  u32 reserved1 : 1;
+  u32 mode : 2;
+  u32 reserved2 : 6;
+  u32 hw_clk_control : 1;
+  u32 reserved3 : 11;
+};
+
+/* Union definition of register */
+union ipa_gcc_hwio_def_gcc_blsp1_qup3_spi_apps_cfg_rcgr_u
+{
+  struct ipa_gcc_hwio_def_gcc_blsp1_qup3_spi_apps_cfg_rcgr_s def;
+  u32 value;
+};
+
+/*===========================================================================*/
+/*!
+  @brief Bit Field definition of register: GCC_BLSP1_QUP3_SPI_APPS_M
+*/
+/*===========================================================================*/
+/* Structure definition of register */
+struct ipa_gcc_hwio_def_gcc_blsp1_qup3_spi_apps_m_s
+{
+  u32 m : 8;
+  u32 reserved0 : 24;
+};
+
+/* Union definition of register */
+union ipa_gcc_hwio_def_gcc_blsp1_qup3_spi_apps_m_u
+{
+  struct ipa_gcc_hwio_def_gcc_blsp1_qup3_spi_apps_m_s def;
+  u32 value;
+};
+
+/*===========================================================================*/
+/*!
+  @brief Bit Field definition of register: GCC_BLSP1_QUP3_SPI_APPS_N
+*/
+/*===========================================================================*/
+/* Structure definition of register */
+struct ipa_gcc_hwio_def_gcc_blsp1_qup3_spi_apps_n_s
+{
+  u32 not_n_minus_m : 8;
+  u32 reserved0 : 24;
+};
+
+/* Union definition of register */
+union ipa_gcc_hwio_def_gcc_blsp1_qup3_spi_apps_n_u
+{
+  struct ipa_gcc_hwio_def_gcc_blsp1_qup3_spi_apps_n_s def;
+  u32 value;
+};
+
+/*===========================================================================*/
+/*!
+  @brief Bit Field definition of register: GCC_BLSP1_QUP3_SPI_APPS_D
+*/
+/*===========================================================================*/
+/* Structure definition of register */
+struct ipa_gcc_hwio_def_gcc_blsp1_qup3_spi_apps_d_s
+{
+  u32 not_2d : 8;
+  u32 reserved0 : 24;
+};
+
+/* Union definition of register */
+union ipa_gcc_hwio_def_gcc_blsp1_qup3_spi_apps_d_u
+{
+  struct ipa_gcc_hwio_def_gcc_blsp1_qup3_spi_apps_d_s def;
+  u32 value;
+};
+
+/*===========================================================================*/
+/*!
+  @brief Bit Field definition of register: GCC_BLSP1_QUP3_I2C_APPS_CMD_RCGR
+*/
+/*===========================================================================*/
+/* Structure definition of register */
+struct ipa_gcc_hwio_def_gcc_blsp1_qup3_i2c_apps_cmd_rcgr_s
+{
+  u32 update : 1;
+  u32 root_en : 1;
+  u32 reserved0 : 2;
+  u32 dirty_cfg_rcgr : 1;
+  u32 dirty_m : 1;
+  u32 dirty_n : 1;
+  u32 dirty_d : 1;
+  u32 reserved1 : 23;
+  u32 root_off : 1;
+};
+
+/* Union definition of register */
+union ipa_gcc_hwio_def_gcc_blsp1_qup3_i2c_apps_cmd_rcgr_u
+{
+  struct ipa_gcc_hwio_def_gcc_blsp1_qup3_i2c_apps_cmd_rcgr_s def;
+  u32 value;
+};
+
+/*===========================================================================*/
+/*!
+  @brief Bit Field definition of register: GCC_BLSP1_QUP3_I2C_APPS_CFG_RCGR
+*/
+/*===========================================================================*/
+/* Structure definition of register */
+struct ipa_gcc_hwio_def_gcc_blsp1_qup3_i2c_apps_cfg_rcgr_s
+{
+  u32 src_div : 5;
+  u32 reserved0 : 3;
+  u32 src_sel : 3;
+  u32 reserved1 : 1;
+  u32 mode : 2;
+  u32 reserved2 : 6;
+  u32 hw_clk_control : 1;
+  u32 reserved3 : 11;
+};
+
+/* Union definition of register */
+union ipa_gcc_hwio_def_gcc_blsp1_qup3_i2c_apps_cfg_rcgr_u
+{
+  struct ipa_gcc_hwio_def_gcc_blsp1_qup3_i2c_apps_cfg_rcgr_s def;
+  u32 value;
+};
+
+/*===========================================================================*/
+/*!
+  @brief Bit Field definition of register: GCC_BLSP1_QUP3_I2C_APPS_M
+*/
+/*===========================================================================*/
+/* Structure definition of register */
+struct ipa_gcc_hwio_def_gcc_blsp1_qup3_i2c_apps_m_s
+{
+  u32 m : 8;
+  u32 reserved0 : 24;
+};
+
+/* Union definition of register */
+union ipa_gcc_hwio_def_gcc_blsp1_qup3_i2c_apps_m_u
+{
+  struct ipa_gcc_hwio_def_gcc_blsp1_qup3_i2c_apps_m_s def;
+  u32 value;
+};
+
+/*===========================================================================*/
+/*!
+  @brief Bit Field definition of register: GCC_BLSP1_QUP3_I2C_APPS_N
+*/
+/*===========================================================================*/
+/* Structure definition of register */
+struct ipa_gcc_hwio_def_gcc_blsp1_qup3_i2c_apps_n_s
+{
+  u32 not_n_minus_m : 8;
+  u32 reserved0 : 24;
+};
+
+/* Union definition of register */
+union ipa_gcc_hwio_def_gcc_blsp1_qup3_i2c_apps_n_u
+{
+  struct ipa_gcc_hwio_def_gcc_blsp1_qup3_i2c_apps_n_s def;
+  u32 value;
+};
+
+/*===========================================================================*/
+/*!
+  @brief Bit Field definition of register: GCC_BLSP1_QUP3_I2C_APPS_D
+*/
+/*===========================================================================*/
+/* Structure definition of register */
+struct ipa_gcc_hwio_def_gcc_blsp1_qup3_i2c_apps_d_s
+{
+  u32 not_2d : 8;
+  u32 reserved0 : 24;
+};
+
+/* Union definition of register */
+union ipa_gcc_hwio_def_gcc_blsp1_qup3_i2c_apps_d_u
+{
+  struct ipa_gcc_hwio_def_gcc_blsp1_qup3_i2c_apps_d_s def;
+  u32 value;
+};
+
+/*===========================================================================*/
+/*!
+  @brief Bit Field definition of register: GCC_BLSP1_UART3_BCR
+*/
+/*===========================================================================*/
+/* Structure definition of register */
+struct ipa_gcc_hwio_def_gcc_blsp1_uart3_bcr_s
+{
+  u32 blk_ares : 1;
+  u32 reserved0 : 31;
+};
+
+/* Union definition of register */
+union ipa_gcc_hwio_def_gcc_blsp1_uart3_bcr_u
+{
+  struct ipa_gcc_hwio_def_gcc_blsp1_uart3_bcr_s def;
+  u32 value;
+};
+
+/*===========================================================================*/
+/*!
+  @brief Bit Field definition of register: GCC_BLSP1_UART3_APPS_CBCR
+*/
+/*===========================================================================*/
+/* Structure definition of register */
+struct ipa_gcc_hwio_def_gcc_blsp1_uart3_apps_cbcr_s
+{
+  u32 clk_enable : 1;
+  u32 reserved0 : 1;
+  u32 clk_ares : 1;
+  u32 reserved1 : 19;
+  u32 clk_dis : 1;
+  u32 ignore_all_clk_dis : 1;
+  u32 ignore_all_ares : 1;
+  u32 reserved2 : 6;
+  u32 clk_off : 1;
+};
+
+/* Union definition of register */
+union ipa_gcc_hwio_def_gcc_blsp1_uart3_apps_cbcr_u
+{
+  struct ipa_gcc_hwio_def_gcc_blsp1_uart3_apps_cbcr_s def;
+  u32 value;
+};
+
+/*===========================================================================*/
+/*!
+  @brief Bit Field definition of register: GCC_BLSP1_UART3_SIM_CBCR
+*/
+/*===========================================================================*/
+/* Structure definition of register */
+struct ipa_gcc_hwio_def_gcc_blsp1_uart3_sim_cbcr_s
+{
+  u32 clk_enable : 1;
+  u32 reserved0 : 1;
+  u32 clk_ares : 1;
+  u32 reserved1 : 19;
+  u32 clk_dis : 1;
+  u32 ignore_all_clk_dis : 1;
+  u32 ignore_all_ares : 1;
+  u32 reserved2 : 6;
+  u32 clk_off : 1;
+};
+
+/* Union definition of register */
+union ipa_gcc_hwio_def_gcc_blsp1_uart3_sim_cbcr_u
+{
+  struct ipa_gcc_hwio_def_gcc_blsp1_uart3_sim_cbcr_s def;
+  u32 value;
+};
+
+/*===========================================================================*/
+/*!
+  @brief Bit Field definition of register: GCC_BLSP1_UART3_APPS_CMD_RCGR
+*/
+/*===========================================================================*/
+/* Structure definition of register */
+struct ipa_gcc_hwio_def_gcc_blsp1_uart3_apps_cmd_rcgr_s
+{
+  u32 update : 1;
+  u32 root_en : 1;
+  u32 reserved0 : 2;
+  u32 dirty_cfg_rcgr : 1;
+  u32 dirty_m : 1;
+  u32 dirty_n : 1;
+  u32 dirty_d : 1;
+  u32 reserved1 : 23;
+  u32 root_off : 1;
+};
+
+/* Union definition of register */
+union ipa_gcc_hwio_def_gcc_blsp1_uart3_apps_cmd_rcgr_u
+{
+  struct ipa_gcc_hwio_def_gcc_blsp1_uart3_apps_cmd_rcgr_s def;
+  u32 value;
+};
+
+/*===========================================================================*/
+/*!
+  @brief Bit Field definition of register: GCC_BLSP1_UART3_APPS_CFG_RCGR
+*/
+/*===========================================================================*/
+/* Structure definition of register */
+struct ipa_gcc_hwio_def_gcc_blsp1_uart3_apps_cfg_rcgr_s
+{
+  u32 src_div : 5;
+  u32 reserved0 : 3;
+  u32 src_sel : 3;
+  u32 reserved1 : 1;
+  u32 mode : 2;
+  u32 reserved2 : 6;
+  u32 hw_clk_control : 1;
+  u32 reserved3 : 11;
+};
+
+/* Union definition of register */
+union ipa_gcc_hwio_def_gcc_blsp1_uart3_apps_cfg_rcgr_u
+{
+  struct ipa_gcc_hwio_def_gcc_blsp1_uart3_apps_cfg_rcgr_s def;
+  u32 value;
+};
+
+/*===========================================================================*/
+/*!
+  @brief Bit Field definition of register: GCC_BLSP1_UART3_APPS_M
+*/
+/*===========================================================================*/
+/* Structure definition of register */
+struct ipa_gcc_hwio_def_gcc_blsp1_uart3_apps_m_s
+{
+  u32 m : 16;
+  u32 reserved0 : 16;
+};
+
+/* Union definition of register */
+union ipa_gcc_hwio_def_gcc_blsp1_uart3_apps_m_u
+{
+  struct ipa_gcc_hwio_def_gcc_blsp1_uart3_apps_m_s def;
+  u32 value;
+};
+
+/*===========================================================================*/
+/*!
+  @brief Bit Field definition of register: GCC_BLSP1_UART3_APPS_N
+*/
+/*===========================================================================*/
+/* Structure definition of register */
+struct ipa_gcc_hwio_def_gcc_blsp1_uart3_apps_n_s
+{
+  u32 not_n_minus_m : 16;
+  u32 reserved0 : 16;
+};
+
+/* Union definition of register */
+union ipa_gcc_hwio_def_gcc_blsp1_uart3_apps_n_u
+{
+  struct ipa_gcc_hwio_def_gcc_blsp1_uart3_apps_n_s def;
+  u32 value;
+};
+
+/*===========================================================================*/
+/*!
+  @brief Bit Field definition of register: GCC_BLSP1_UART3_APPS_D
+*/
+/*===========================================================================*/
+/* Structure definition of register */
+struct ipa_gcc_hwio_def_gcc_blsp1_uart3_apps_d_s
+{
+  u32 not_2d : 16;
+  u32 reserved0 : 16;
+};
+
+/* Union definition of register */
+union ipa_gcc_hwio_def_gcc_blsp1_uart3_apps_d_u
+{
+  struct ipa_gcc_hwio_def_gcc_blsp1_uart3_apps_d_s def;
+  u32 value;
+};
+
+/*===========================================================================*/
+/*!
+  @brief Bit Field definition of register: GCC_BLSP1_QUP4_BCR
+*/
+/*===========================================================================*/
+/* Structure definition of register */
+struct ipa_gcc_hwio_def_gcc_blsp1_qup4_bcr_s
+{
+  u32 blk_ares : 1;
+  u32 reserved0 : 31;
+};
+
+/* Union definition of register */
+union ipa_gcc_hwio_def_gcc_blsp1_qup4_bcr_u
+{
+  struct ipa_gcc_hwio_def_gcc_blsp1_qup4_bcr_s def;
+  u32 value;
+};
+
+/*===========================================================================*/
+/*!
+  @brief Bit Field definition of register: GCC_BLSP1_QUP4_SPI_APPS_CBCR
+*/
+/*===========================================================================*/
+/* Structure definition of register */
+struct ipa_gcc_hwio_def_gcc_blsp1_qup4_spi_apps_cbcr_s
+{
+  u32 clk_enable : 1;
+  u32 reserved0 : 1;
+  u32 clk_ares : 1;
+  u32 reserved1 : 19;
+  u32 clk_dis : 1;
+  u32 ignore_all_clk_dis : 1;
+  u32 ignore_all_ares : 1;
+  u32 reserved2 : 6;
+  u32 clk_off : 1;
+};
+
+/* Union definition of register */
+union ipa_gcc_hwio_def_gcc_blsp1_qup4_spi_apps_cbcr_u
+{
+  struct ipa_gcc_hwio_def_gcc_blsp1_qup4_spi_apps_cbcr_s def;
+  u32 value;
+};
+
+/*===========================================================================*/
+/*!
+  @brief Bit Field definition of register: GCC_BLSP1_QUP4_I2C_APPS_CBCR
+*/
+/*===========================================================================*/
+/* Structure definition of register */
+struct ipa_gcc_hwio_def_gcc_blsp1_qup4_i2c_apps_cbcr_s
+{
+  u32 clk_enable : 1;
+  u32 reserved0 : 1;
+  u32 clk_ares : 1;
+  u32 reserved1 : 19;
+  u32 clk_dis : 1;
+  u32 ignore_all_clk_dis : 1;
+  u32 ignore_all_ares : 1;
+  u32 reserved2 : 6;
+  u32 clk_off : 1;
+};
+
+/* Union definition of register */
+union ipa_gcc_hwio_def_gcc_blsp1_qup4_i2c_apps_cbcr_u
+{
+  struct ipa_gcc_hwio_def_gcc_blsp1_qup4_i2c_apps_cbcr_s def;
+  u32 value;
+};
+
+/*===========================================================================*/
+/*!
+  @brief Bit Field definition of register: GCC_BLSP1_QUP4_SPI_APPS_CMD_RCGR
+*/
+/*===========================================================================*/
+/* Structure definition of register */
+struct ipa_gcc_hwio_def_gcc_blsp1_qup4_spi_apps_cmd_rcgr_s
+{
+  u32 update : 1;
+  u32 root_en : 1;
+  u32 reserved0 : 2;
+  u32 dirty_cfg_rcgr : 1;
+  u32 dirty_m : 1;
+  u32 dirty_n : 1;
+  u32 dirty_d : 1;
+  u32 reserved1 : 23;
+  u32 root_off : 1;
+};
+
+/* Union definition of register */
+union ipa_gcc_hwio_def_gcc_blsp1_qup4_spi_apps_cmd_rcgr_u
+{
+  struct ipa_gcc_hwio_def_gcc_blsp1_qup4_spi_apps_cmd_rcgr_s def;
+  u32 value;
+};
+
+/*===========================================================================*/
+/*!
+  @brief Bit Field definition of register: GCC_BLSP1_QUP4_SPI_APPS_CFG_RCGR
+*/
+/*===========================================================================*/
+/* Structure definition of register */
+struct ipa_gcc_hwio_def_gcc_blsp1_qup4_spi_apps_cfg_rcgr_s
+{
+  u32 src_div : 5;
+  u32 reserved0 : 3;
+  u32 src_sel : 3;
+  u32 reserved1 : 1;
+  u32 mode : 2;
+  u32 reserved2 : 6;
+  u32 hw_clk_control : 1;
+  u32 reserved3 : 11;
+};
+
+/* Union definition of register */
+union ipa_gcc_hwio_def_gcc_blsp1_qup4_spi_apps_cfg_rcgr_u
+{
+  struct ipa_gcc_hwio_def_gcc_blsp1_qup4_spi_apps_cfg_rcgr_s def;
+  u32 value;
+};
+
+/*===========================================================================*/
+/*!
+  @brief Bit Field definition of register: GCC_BLSP1_QUP4_SPI_APPS_M
+*/
+/*===========================================================================*/
+/* Structure definition of register */
+struct ipa_gcc_hwio_def_gcc_blsp1_qup4_spi_apps_m_s
+{
+  u32 m : 8;
+  u32 reserved0 : 24;
+};
+
+/* Union definition of register */
+union ipa_gcc_hwio_def_gcc_blsp1_qup4_spi_apps_m_u
+{
+  struct ipa_gcc_hwio_def_gcc_blsp1_qup4_spi_apps_m_s def;
+  u32 value;
+};
+
+/*===========================================================================*/
+/*!
+  @brief Bit Field definition of register: GCC_BLSP1_QUP4_SPI_APPS_N
+*/
+/*===========================================================================*/
+/* Structure definition of register */
+struct ipa_gcc_hwio_def_gcc_blsp1_qup4_spi_apps_n_s
+{
+  u32 not_n_minus_m : 8;
+  u32 reserved0 : 24;
+};
+
+/* Union definition of register */
+union ipa_gcc_hwio_def_gcc_blsp1_qup4_spi_apps_n_u
+{
+  struct ipa_gcc_hwio_def_gcc_blsp1_qup4_spi_apps_n_s def;
+  u32 value;
+};
+
+/*===========================================================================*/
+/*!
+  @brief Bit Field definition of register: GCC_BLSP1_QUP4_SPI_APPS_D
+*/
+/*===========================================================================*/
+/* Structure definition of register */
+struct ipa_gcc_hwio_def_gcc_blsp1_qup4_spi_apps_d_s
+{
+  u32 not_2d : 8;
+  u32 reserved0 : 24;
+};
+
+/* Union definition of register */
+union ipa_gcc_hwio_def_gcc_blsp1_qup4_spi_apps_d_u
+{
+  struct ipa_gcc_hwio_def_gcc_blsp1_qup4_spi_apps_d_s def;
+  u32 value;
+};
+
+/*===========================================================================*/
+/*!
+  @brief Bit Field definition of register: GCC_BLSP1_QUP4_I2C_APPS_CMD_RCGR
+*/
+/*===========================================================================*/
+/* Structure definition of register */
+struct ipa_gcc_hwio_def_gcc_blsp1_qup4_i2c_apps_cmd_rcgr_s
+{
+  u32 update : 1;
+  u32 root_en : 1;
+  u32 reserved0 : 2;
+  u32 dirty_cfg_rcgr : 1;
+  u32 dirty_m : 1;
+  u32 dirty_n : 1;
+  u32 dirty_d : 1;
+  u32 reserved1 : 23;
+  u32 root_off : 1;
+};
+
+/* Union definition of register */
+union ipa_gcc_hwio_def_gcc_blsp1_qup4_i2c_apps_cmd_rcgr_u
+{
+  struct ipa_gcc_hwio_def_gcc_blsp1_qup4_i2c_apps_cmd_rcgr_s def;
+  u32 value;
+};
+
+/*===========================================================================*/
+/*!
+  @brief Bit Field definition of register: GCC_BLSP1_QUP4_I2C_APPS_CFG_RCGR
+*/
+/*===========================================================================*/
+/* Structure definition of register */
+struct ipa_gcc_hwio_def_gcc_blsp1_qup4_i2c_apps_cfg_rcgr_s
+{
+  u32 src_div : 5;
+  u32 reserved0 : 3;
+  u32 src_sel : 3;
+  u32 reserved1 : 1;
+  u32 mode : 2;
+  u32 reserved2 : 6;
+  u32 hw_clk_control : 1;
+  u32 reserved3 : 11;
+};
+
+/* Union definition of register */
+union ipa_gcc_hwio_def_gcc_blsp1_qup4_i2c_apps_cfg_rcgr_u
+{
+  struct ipa_gcc_hwio_def_gcc_blsp1_qup4_i2c_apps_cfg_rcgr_s def;
+  u32 value;
+};
+
+/*===========================================================================*/
+/*!
+  @brief Bit Field definition of register: GCC_BLSP1_QUP4_I2C_APPS_M
+*/
+/*===========================================================================*/
+/* Structure definition of register */
+struct ipa_gcc_hwio_def_gcc_blsp1_qup4_i2c_apps_m_s
+{
+  u32 m : 8;
+  u32 reserved0 : 24;
+};
+
+/* Union definition of register */
+union ipa_gcc_hwio_def_gcc_blsp1_qup4_i2c_apps_m_u
+{
+  struct ipa_gcc_hwio_def_gcc_blsp1_qup4_i2c_apps_m_s def;
+  u32 value;
+};
+
+/*===========================================================================*/
+/*!
+  @brief Bit Field definition of register: GCC_BLSP1_QUP4_I2C_APPS_N
+*/
+/*===========================================================================*/
+/* Structure definition of register */
+struct ipa_gcc_hwio_def_gcc_blsp1_qup4_i2c_apps_n_s
+{
+  u32 not_n_minus_m : 8;
+  u32 reserved0 : 24;
+};
+
+/* Union definition of register */
+union ipa_gcc_hwio_def_gcc_blsp1_qup4_i2c_apps_n_u
+{
+  struct ipa_gcc_hwio_def_gcc_blsp1_qup4_i2c_apps_n_s def;
+  u32 value;
+};
+
+/*===========================================================================*/
+/*!
+  @brief Bit Field definition of register: GCC_BLSP1_QUP4_I2C_APPS_D
+*/
+/*===========================================================================*/
+/* Structure definition of register */
+struct ipa_gcc_hwio_def_gcc_blsp1_qup4_i2c_apps_d_s
+{
+  u32 not_2d : 8;
+  u32 reserved0 : 24;
+};
+
+/* Union definition of register */
+union ipa_gcc_hwio_def_gcc_blsp1_qup4_i2c_apps_d_u
+{
+  struct ipa_gcc_hwio_def_gcc_blsp1_qup4_i2c_apps_d_s def;
+  u32 value;
+};
+
+/*===========================================================================*/
+/*!
+  @brief Bit Field definition of register: GCC_BLSP1_UART4_BCR
+*/
+/*===========================================================================*/
+/* Structure definition of register */
+struct ipa_gcc_hwio_def_gcc_blsp1_uart4_bcr_s
+{
+  u32 blk_ares : 1;
+  u32 reserved0 : 31;
+};
+
+/* Union definition of register */
+union ipa_gcc_hwio_def_gcc_blsp1_uart4_bcr_u
+{
+  struct ipa_gcc_hwio_def_gcc_blsp1_uart4_bcr_s def;
+  u32 value;
+};
+
+/*===========================================================================*/
+/*!
+  @brief Bit Field definition of register: GCC_BLSP1_UART4_APPS_CBCR
+*/
+/*===========================================================================*/
+/* Structure definition of register */
+struct ipa_gcc_hwio_def_gcc_blsp1_uart4_apps_cbcr_s
+{
+  u32 clk_enable : 1;
+  u32 reserved0 : 1;
+  u32 clk_ares : 1;
+  u32 reserved1 : 19;
+  u32 clk_dis : 1;
+  u32 ignore_all_clk_dis : 1;
+  u32 ignore_all_ares : 1;
+  u32 reserved2 : 6;
+  u32 clk_off : 1;
+};
+
+/* Union definition of register */
+union ipa_gcc_hwio_def_gcc_blsp1_uart4_apps_cbcr_u
+{
+  struct ipa_gcc_hwio_def_gcc_blsp1_uart4_apps_cbcr_s def;
+  u32 value;
+};
+
+/*===========================================================================*/
+/*!
+  @brief Bit Field definition of register: GCC_BLSP1_UART4_SIM_CBCR
+*/
+/*===========================================================================*/
+/* Structure definition of register */
+struct ipa_gcc_hwio_def_gcc_blsp1_uart4_sim_cbcr_s
+{
+  u32 clk_enable : 1;
+  u32 reserved0 : 1;
+  u32 clk_ares : 1;
+  u32 reserved1 : 19;
+  u32 clk_dis : 1;
+  u32 ignore_all_clk_dis : 1;
+  u32 ignore_all_ares : 1;
+  u32 reserved2 : 6;
+  u32 clk_off : 1;
+};
+
+/* Union definition of register */
+union ipa_gcc_hwio_def_gcc_blsp1_uart4_sim_cbcr_u
+{
+  struct ipa_gcc_hwio_def_gcc_blsp1_uart4_sim_cbcr_s def;
+  u32 value;
+};
+
+/*===========================================================================*/
+/*!
+  @brief Bit Field definition of register: GCC_BLSP1_UART4_APPS_CMD_RCGR
+*/
+/*===========================================================================*/
+/* Structure definition of register */
+struct ipa_gcc_hwio_def_gcc_blsp1_uart4_apps_cmd_rcgr_s
+{
+  u32 update : 1;
+  u32 root_en : 1;
+  u32 reserved0 : 2;
+  u32 dirty_cfg_rcgr : 1;
+  u32 dirty_m : 1;
+  u32 dirty_n : 1;
+  u32 dirty_d : 1;
+  u32 reserved1 : 23;
+  u32 root_off : 1;
+};
+
+/* Union definition of register */
+union ipa_gcc_hwio_def_gcc_blsp1_uart4_apps_cmd_rcgr_u
+{
+  struct ipa_gcc_hwio_def_gcc_blsp1_uart4_apps_cmd_rcgr_s def;
+  u32 value;
+};
+
+/*===========================================================================*/
+/*!
+  @brief Bit Field definition of register: GCC_BLSP1_UART4_APPS_CFG_RCGR
+*/
+/*===========================================================================*/
+/* Structure definition of register */
+struct ipa_gcc_hwio_def_gcc_blsp1_uart4_apps_cfg_rcgr_s
+{
+  u32 src_div : 5;
+  u32 reserved0 : 3;
+  u32 src_sel : 3;
+  u32 reserved1 : 1;
+  u32 mode : 2;
+  u32 reserved2 : 6;
+  u32 hw_clk_control : 1;
+  u32 reserved3 : 11;
+};
+
+/* Union definition of register */
+union ipa_gcc_hwio_def_gcc_blsp1_uart4_apps_cfg_rcgr_u
+{
+  struct ipa_gcc_hwio_def_gcc_blsp1_uart4_apps_cfg_rcgr_s def;
+  u32 value;
+};
+
+/*===========================================================================*/
+/*!
+  @brief Bit Field definition of register: GCC_BLSP1_UART4_APPS_M
+*/
+/*===========================================================================*/
+/* Structure definition of register */
+struct ipa_gcc_hwio_def_gcc_blsp1_uart4_apps_m_s
+{
+  u32 m : 16;
+  u32 reserved0 : 16;
+};
+
+/* Union definition of register */
+union ipa_gcc_hwio_def_gcc_blsp1_uart4_apps_m_u
+{
+  struct ipa_gcc_hwio_def_gcc_blsp1_uart4_apps_m_s def;
+  u32 value;
+};
+
+/*===========================================================================*/
+/*!
+  @brief Bit Field definition of register: GCC_BLSP1_UART4_APPS_N
+*/
+/*===========================================================================*/
+/* Structure definition of register */
+struct ipa_gcc_hwio_def_gcc_blsp1_uart4_apps_n_s
+{
+  u32 not_n_minus_m : 16;
+  u32 reserved0 : 16;
+};
+
+/* Union definition of register */
+union ipa_gcc_hwio_def_gcc_blsp1_uart4_apps_n_u
+{
+  struct ipa_gcc_hwio_def_gcc_blsp1_uart4_apps_n_s def;
+  u32 value;
+};
+
+/*===========================================================================*/
+/*!
+  @brief Bit Field definition of register: GCC_BLSP1_UART4_APPS_D
+*/
+/*===========================================================================*/
+/* Structure definition of register */
+struct ipa_gcc_hwio_def_gcc_blsp1_uart4_apps_d_s
+{
+  u32 not_2d : 16;
+  u32 reserved0 : 16;
+};
+
+/* Union definition of register */
+union ipa_gcc_hwio_def_gcc_blsp1_uart4_apps_d_u
+{
+  struct ipa_gcc_hwio_def_gcc_blsp1_uart4_apps_d_s def;
+  u32 value;
+};
+
+/*===========================================================================*/
+/*!
+  @brief Bit Field definition of register: GCC_PDM_BCR
+*/
+/*===========================================================================*/
+/* Structure definition of register */
+struct ipa_gcc_hwio_def_gcc_pdm_bcr_s
+{
+  u32 blk_ares : 1;
+  u32 reserved0 : 31;
+};
+
+/* Union definition of register */
+union ipa_gcc_hwio_def_gcc_pdm_bcr_u
+{
+  struct ipa_gcc_hwio_def_gcc_pdm_bcr_s def;
+  u32 value;
+};
+
+/*===========================================================================*/
+/*!
+  @brief Bit Field definition of register: GCC_PDM_AHB_CBCR
+*/
+/*===========================================================================*/
+/* Structure definition of register */
+struct ipa_gcc_hwio_def_gcc_pdm_ahb_cbcr_s
+{
+  u32 clk_enable : 1;
+  u32 hw_ctl : 1;
+  u32 clk_ares : 1;
+  u32 sw_only_en : 1;
+  u32 reserved0 : 16;
+  u32 ignore_rpmh_clk_dis : 1;
+  u32 reserved1 : 1;
+  u32 clk_dis : 1;
+  u32 ignore_all_clk_dis : 1;
+  u32 ignore_all_ares : 1;
+  u32 reserved2 : 6;
+  u32 clk_off : 1;
+};
+
+/* Union definition of register */
+union ipa_gcc_hwio_def_gcc_pdm_ahb_cbcr_u
+{
+  struct ipa_gcc_hwio_def_gcc_pdm_ahb_cbcr_s def;
+  u32 value;
+};
+
+/*===========================================================================*/
+/*!
+  @brief Bit Field definition of register: GCC_PDM_XO4_CBCR
+*/
+/*===========================================================================*/
+/* Structure definition of register */
+struct ipa_gcc_hwio_def_gcc_pdm_xo4_cbcr_s
+{
+  u32 clk_enable : 1;
+  u32 reserved0 : 1;
+  u32 clk_ares : 1;
+  u32 reserved1 : 19;
+  u32 clk_dis : 1;
+  u32 ignore_all_clk_dis : 1;
+  u32 ignore_all_ares : 1;
+  u32 reserved2 : 6;
+  u32 clk_off : 1;
+};
+
+/* Union definition of register */
+union ipa_gcc_hwio_def_gcc_pdm_xo4_cbcr_u
+{
+  struct ipa_gcc_hwio_def_gcc_pdm_xo4_cbcr_s def;
+  u32 value;
+};
+
+/*===========================================================================*/
+/*!
+  @brief Bit Field definition of register: GCC_PDM2_CBCR
+*/
+/*===========================================================================*/
+/* Structure definition of register */
+struct ipa_gcc_hwio_def_gcc_pdm2_cbcr_s
+{
+  u32 clk_enable : 1;
+  u32 reserved0 : 1;
+  u32 clk_ares : 1;
+  u32 reserved1 : 19;
+  u32 clk_dis : 1;
+  u32 ignore_all_clk_dis : 1;
+  u32 ignore_all_ares : 1;
+  u32 reserved2 : 6;
+  u32 clk_off : 1;
+};
+
+/* Union definition of register */
+union ipa_gcc_hwio_def_gcc_pdm2_cbcr_u
+{
+  struct ipa_gcc_hwio_def_gcc_pdm2_cbcr_s def;
+  u32 value;
+};
+
+/*===========================================================================*/
+/*!
+  @brief Bit Field definition of register: GCC_PDM2_CMD_RCGR
+*/
+/*===========================================================================*/
+/* Structure definition of register */
+struct ipa_gcc_hwio_def_gcc_pdm2_cmd_rcgr_s
+{
+  u32 update : 1;
+  u32 root_en : 1;
+  u32 reserved0 : 2;
+  u32 dirty_cfg_rcgr : 1;
+  u32 reserved1 : 26;
+  u32 root_off : 1;
+};
+
+/* Union definition of register */
+union ipa_gcc_hwio_def_gcc_pdm2_cmd_rcgr_u
+{
+  struct ipa_gcc_hwio_def_gcc_pdm2_cmd_rcgr_s def;
+  u32 value;
+};
+
+/*===========================================================================*/
+/*!
+  @brief Bit Field definition of register: GCC_PDM2_CFG_RCGR
+*/
+/*===========================================================================*/
+/* Structure definition of register */
+struct ipa_gcc_hwio_def_gcc_pdm2_cfg_rcgr_s
+{
+  u32 src_div : 5;
+  u32 reserved0 : 3;
+  u32 src_sel : 3;
+  u32 reserved1 : 5;
+  u32 rcglite_disable : 1;
+  u32 reserved2 : 3;
+  u32 hw_clk_control : 1;
+  u32 reserved3 : 11;
+};
+
+/* Union definition of register */
+union ipa_gcc_hwio_def_gcc_pdm2_cfg_rcgr_u
+{
+  struct ipa_gcc_hwio_def_gcc_pdm2_cfg_rcgr_s def;
+  u32 value;
+};
+
+/*===========================================================================*/
+/*!
+  @brief Bit Field definition of register: GCC_PDM_XO4_CDIVR
+*/
+/*===========================================================================*/
+/* Structure definition of register */
+struct ipa_gcc_hwio_def_gcc_pdm_xo4_cdivr_s
+{
+  u32 clk_div : 4;
+  u32 reserved0 : 28;
+};
+
+/* Union definition of register */
+union ipa_gcc_hwio_def_gcc_pdm_xo4_cdivr_u
+{
+  struct ipa_gcc_hwio_def_gcc_pdm_xo4_cdivr_s def;
+  u32 value;
+};
+
+/*===========================================================================*/
+/*!
+  @brief Bit Field definition of register: GCC_PRNG_BCR
+*/
+/*===========================================================================*/
+/* Structure definition of register */
+struct ipa_gcc_hwio_def_gcc_prng_bcr_s
+{
+  u32 blk_ares : 1;
+  u32 reserved0 : 31;
+};
+
+/* Union definition of register */
+union ipa_gcc_hwio_def_gcc_prng_bcr_u
+{
+  struct ipa_gcc_hwio_def_gcc_prng_bcr_s def;
+  u32 value;
+};
+
+/*===========================================================================*/
+/*!
+  @brief Bit Field definition of register: GCC_PRNG_AHB_CBCR
+*/
+/*===========================================================================*/
+/* Structure definition of register */
+struct ipa_gcc_hwio_def_gcc_prng_ahb_cbcr_s
+{
+  u32 reserved0 : 2;
+  u32 clk_ares : 1;
+  u32 reserved1 : 17;
+  u32 ignore_rpmh_clk_dis : 1;
+  u32 reserved2 : 1;
+  u32 clk_dis : 1;
+  u32 ignore_all_clk_dis : 1;
+  u32 ignore_all_ares : 1;
+  u32 reserved3 : 6;
+  u32 clk_off : 1;
+};
+
+/* Union definition of register */
+union ipa_gcc_hwio_def_gcc_prng_ahb_cbcr_u
+{
+  struct ipa_gcc_hwio_def_gcc_prng_ahb_cbcr_s def;
+  u32 value;
+};
+
+/*===========================================================================*/
+/*!
+  @brief Bit Field definition of register: GCC_TCSR_BCR
+*/
+/*===========================================================================*/
+/* Structure definition of register */
+struct ipa_gcc_hwio_def_gcc_tcsr_bcr_s
+{
+  u32 blk_ares : 1;
+  u32 reserved0 : 31;
+};
+
+/* Union definition of register */
+union ipa_gcc_hwio_def_gcc_tcsr_bcr_u
+{
+  struct ipa_gcc_hwio_def_gcc_tcsr_bcr_s def;
+  u32 value;
+};
+
+/*===========================================================================*/
+/*!
+  @brief Bit Field definition of register: GCC_TCSR_AHB_CBCR
+*/
+/*===========================================================================*/
+/* Structure definition of register */
+struct ipa_gcc_hwio_def_gcc_tcsr_ahb_cbcr_s
+{
+  u32 reserved0 : 1;
+  u32 hw_ctl : 1;
+  u32 clk_ares : 1;
+  u32 sw_only_en : 1;
+  u32 reserved1 : 16;
+  u32 ignore_rpmh_clk_dis : 1;
+  u32 reserved2 : 1;
+  u32 clk_dis : 1;
+  u32 ignore_all_clk_dis : 1;
+  u32 ignore_all_ares : 1;
+  u32 reserved3 : 6;
+  u32 clk_off : 1;
+};
+
+/* Union definition of register */
+union ipa_gcc_hwio_def_gcc_tcsr_ahb_cbcr_u
+{
+  struct ipa_gcc_hwio_def_gcc_tcsr_ahb_cbcr_s def;
+  u32 value;
+};
+
+/*===========================================================================*/
+/*!
+  @brief Bit Field definition of register: GCC_TCSR_ACC_SERIAL_CBCR
+*/
+/*===========================================================================*/
+/* Structure definition of register */
+struct ipa_gcc_hwio_def_gcc_tcsr_acc_serial_cbcr_s
+{
+  u32 clk_enable : 1;
+  u32 hw_ctl : 1;
+  u32 clk_ares : 1;
+  u32 sw_only_en : 1;
+  u32 reserved0 : 18;
+  u32 clk_dis : 1;
+  u32 ignore_all_clk_dis : 1;
+  u32 ignore_all_ares : 1;
+  u32 reserved1 : 6;
+  u32 clk_off : 1;
+};
+
+/* Union definition of register */
+union ipa_gcc_hwio_def_gcc_tcsr_acc_serial_cbcr_u
+{
+  struct ipa_gcc_hwio_def_gcc_tcsr_acc_serial_cbcr_s def;
+  u32 value;
+};
+
+/*===========================================================================*/
+/*!
+  @brief Bit Field definition of register: GCC_BOOT_ROM_BCR
+*/
+/*===========================================================================*/
+/* Structure definition of register */
+struct ipa_gcc_hwio_def_gcc_boot_rom_bcr_s
+{
+  u32 blk_ares : 1;
+  u32 reserved0 : 31;
+};
+
+/* Union definition of register */
+union ipa_gcc_hwio_def_gcc_boot_rom_bcr_u
+{
+  struct ipa_gcc_hwio_def_gcc_boot_rom_bcr_s def;
+  u32 value;
+};
+
+/*===========================================================================*/
+/*!
+  @brief Bit Field definition of register: GCC_BOOT_ROM_AHB_CBCR
+*/
+/*===========================================================================*/
+/* Structure definition of register */
+struct ipa_gcc_hwio_def_gcc_boot_rom_ahb_cbcr_s
+{
+  u32 reserved0 : 1;
+  u32 hw_ctl : 1;
+  u32 clk_ares : 1;
+  u32 sw_only_en : 1;
+  u32 sleep : 4;
+  u32 wakeup : 4;
+  u32 force_mem_periph_off : 1;
+  u32 force_mem_periph_on : 1;
+  u32 force_mem_core_on : 1;
+  u32 reserved1 : 5;
+  u32 ignore_rpmh_clk_dis : 1;
+  u32 reserved2 : 1;
+  u32 clk_dis : 1;
+  u32 ignore_all_clk_dis : 1;
+  u32 ignore_all_ares : 1;
+  u32 reserved3 : 6;
+  u32 clk_off : 1;
+};
+
+/* Union definition of register */
+union ipa_gcc_hwio_def_gcc_boot_rom_ahb_cbcr_u
+{
+  struct ipa_gcc_hwio_def_gcc_boot_rom_ahb_cbcr_s def;
+  u32 value;
+};
+
+/*===========================================================================*/
+/*!
+  @brief Bit Field definition of register: GCC_BOOT_ROM_AHB_SREGR
+*/
+/*===========================================================================*/
+/* Structure definition of register */
+struct ipa_gcc_hwio_def_gcc_boot_rom_ahb_sregr_s
+{
+  u32 reserved0 : 1;
+  u32 sw_clk_en_slp_stg : 1;
+  u32 sw_clk_en_sel_slp_stg : 1;
+  u32 sw_ctrl_pwr_down : 1;
+  u32 sw_rst_slp_stg : 1;
+  u32 sw_rst_sel_slp_stg : 1;
+  u32 force_clk_on : 1;
+  u32 mem_cph_enable : 1;
+  u32 sw_div_ratio_slp_stg_clk : 2;
+  u32 mem_periph_on_ack : 1;
+  u32 mem_core_on_ack : 1;
+  u32 sw_sm_pscbc_seq_in_override : 1;
+  u32 mem_cph_rst_sw_override : 1;
+  u32 pscbc_slp_stg_mode_csr : 1;
+  u32 ignore_gdsc_pwr_dwn_csr : 1;
+  u32 sreg_pscbc_spare_ctrl_in : 8;
+  u32 sreg_pscbc_spare_ctrl_out : 8;
+};
+
+/* Union definition of register */
+union ipa_gcc_hwio_def_gcc_boot_rom_ahb_sregr_u
+{
+  struct ipa_gcc_hwio_def_gcc_boot_rom_ahb_sregr_s def;
+  u32 value;
+};
+
+/*===========================================================================*/
+/*!
+  @brief Bit Field definition of register: GCC_TLMM_BCR
+*/
+/*===========================================================================*/
+/* Structure definition of register */
+struct ipa_gcc_hwio_def_gcc_tlmm_bcr_s
+{
+  u32 blk_ares : 1;
+  u32 reserved0 : 31;
+};
+
+/* Union definition of register */
+union ipa_gcc_hwio_def_gcc_tlmm_bcr_u
+{
+  struct ipa_gcc_hwio_def_gcc_tlmm_bcr_s def;
+  u32 value;
+};
+
+/*===========================================================================*/
+/*!
+  @brief Bit Field definition of register: GCC_TLMM_AHB_CBCR
+*/
+/*===========================================================================*/
+/* Structure definition of register */
+struct ipa_gcc_hwio_def_gcc_tlmm_ahb_cbcr_s
+{
+  u32 reserved0 : 2;
+  u32 clk_ares : 1;
+  u32 reserved1 : 17;
+  u32 ignore_rpmh_clk_dis : 1;
+  u32 reserved2 : 1;
+  u32 clk_dis : 1;
+  u32 ignore_all_clk_dis : 1;
+  u32 ignore_all_ares : 1;
+  u32 reserved3 : 6;
+  u32 clk_off : 1;
+};
+
+/* Union definition of register */
+union ipa_gcc_hwio_def_gcc_tlmm_ahb_cbcr_u
+{
+  struct ipa_gcc_hwio_def_gcc_tlmm_ahb_cbcr_s def;
+  u32 value;
+};
+
+/*===========================================================================*/
+/*!
+  @brief Bit Field definition of register: GCC_TLMM_CBCR
+*/
+/*===========================================================================*/
+/* Structure definition of register */
+struct ipa_gcc_hwio_def_gcc_tlmm_cbcr_s
+{
+  u32 reserved0 : 2;
+  u32 clk_ares : 1;
+  u32 reserved1 : 17;
+  u32 ignore_rpmh_clk_dis : 1;
+  u32 reserved2 : 1;
+  u32 clk_dis : 1;
+  u32 ignore_all_clk_dis : 1;
+  u32 ignore_all_ares : 1;
+  u32 reserved3 : 6;
+  u32 clk_off : 1;
+};
+
+/* Union definition of register */
+union ipa_gcc_hwio_def_gcc_tlmm_cbcr_u
+{
+  struct ipa_gcc_hwio_def_gcc_tlmm_cbcr_s def;
+  u32 value;
+};
+
+/*===========================================================================*/
+/*!
+  @brief Bit Field definition of register: GCC_AOSS_BCR
+*/
+/*===========================================================================*/
+/* Structure definition of register */
+struct ipa_gcc_hwio_def_gcc_aoss_bcr_s
+{
+  u32 blk_ares : 1;
+  u32 reserved0 : 31;
+};
+
+/* Union definition of register */
+union ipa_gcc_hwio_def_gcc_aoss_bcr_u
+{
+  struct ipa_gcc_hwio_def_gcc_aoss_bcr_s def;
+  u32 value;
+};
+
+/*===========================================================================*/
+/*!
+  @brief Bit Field definition of register: GCC_AOSS_CFG_AHB_CBCR
+*/
+/*===========================================================================*/
+/* Structure definition of register */
+struct ipa_gcc_hwio_def_gcc_aoss_cfg_ahb_cbcr_s
+{
+  u32 clk_enable : 1;
+  u32 reserved0 : 1;
+  u32 clk_ares : 1;
+  u32 reserved1 : 17;
+  u32 ignore_rpmh_clk_dis : 1;
+  u32 reserved2 : 1;
+  u32 clk_dis : 1;
+  u32 ignore_all_clk_dis : 1;
+  u32 ignore_all_ares : 1;
+  u32 reserved3 : 6;
+  u32 clk_off : 1;
+};
+
+/* Union definition of register */
+union ipa_gcc_hwio_def_gcc_aoss_cfg_ahb_cbcr_u
+{
+  struct ipa_gcc_hwio_def_gcc_aoss_cfg_ahb_cbcr_s def;
+  u32 value;
+};
+
+/*===========================================================================*/
+/*!
+  @brief Bit Field definition of register: GCC_AOSS_AT_CBCR
+*/
+/*===========================================================================*/
+/* Structure definition of register */
+struct ipa_gcc_hwio_def_gcc_aoss_at_cbcr_s
+{
+  u32 clk_enable : 1;
+  u32 hw_ctl : 1;
+  u32 clk_ares : 1;
+  u32 sw_only_en : 1;
+  u32 reserved0 : 16;
+  u32 ignore_rpmh_clk_dis : 1;
+  u32 reserved1 : 1;
+  u32 clk_dis : 1;
+  u32 ignore_all_clk_dis : 1;
+  u32 ignore_all_ares : 1;
+  u32 reserved2 : 6;
+  u32 clk_off : 1;
+};
+
+/* Union definition of register */
+union ipa_gcc_hwio_def_gcc_aoss_at_cbcr_u
+{
+  struct ipa_gcc_hwio_def_gcc_aoss_at_cbcr_s def;
+  u32 value;
+};
+
+/*===========================================================================*/
+/*!
+  @brief Bit Field definition of register: GCC_SEC_CTRL_BCR
+*/
+/*===========================================================================*/
+/* Structure definition of register */
+struct ipa_gcc_hwio_def_gcc_sec_ctrl_bcr_s
+{
+  u32 blk_ares : 1;
+  u32 reserved0 : 31;
+};
+
+/* Union definition of register */
+union ipa_gcc_hwio_def_gcc_sec_ctrl_bcr_u
+{
+  struct ipa_gcc_hwio_def_gcc_sec_ctrl_bcr_s def;
+  u32 value;
+};
+
+/*===========================================================================*/
+/*!
+  @brief Bit Field definition of register: GCC_SEC_CTRL_ACC_CBCR
+*/
+/*===========================================================================*/
+/* Structure definition of register */
+struct ipa_gcc_hwio_def_gcc_sec_ctrl_acc_cbcr_s
+{
+  u32 clk_enable : 1;
+  u32 reserved0 : 1;
+  u32 clk_ares : 1;
+  u32 reserved1 : 19;
+  u32 clk_dis : 1;
+  u32 ignore_all_clk_dis : 1;
+  u32 ignore_all_ares : 1;
+  u32 reserved2 : 6;
+  u32 clk_off : 1;
+};
+
+/* Union definition of register */
+union ipa_gcc_hwio_def_gcc_sec_ctrl_acc_cbcr_u
+{
+  struct ipa_gcc_hwio_def_gcc_sec_ctrl_acc_cbcr_s def;
+  u32 value;
+};
+
+/*===========================================================================*/
+/*!
+  @brief Bit Field definition of register: GCC_SEC_CTRL_AHB_CBCR
+*/
+/*===========================================================================*/
+/* Structure definition of register */
+struct ipa_gcc_hwio_def_gcc_sec_ctrl_ahb_cbcr_s
+{
+  u32 clk_enable : 1;
+  u32 hw_ctl : 1;
+  u32 clk_ares : 1;
+  u32 sw_only_en : 1;
+  u32 reserved0 : 16;
+  u32 ignore_rpmh_clk_dis : 1;
+  u32 reserved1 : 1;
+  u32 clk_dis : 1;
+  u32 ignore_all_clk_dis : 1;
+  u32 ignore_all_ares : 1;
+  u32 reserved2 : 6;
+  u32 clk_off : 1;
+};
+
+/* Union definition of register */
+union ipa_gcc_hwio_def_gcc_sec_ctrl_ahb_cbcr_u
+{
+  struct ipa_gcc_hwio_def_gcc_sec_ctrl_ahb_cbcr_s def;
+  u32 value;
+};
+
+/*===========================================================================*/
+/*!
+  @brief Bit Field definition of register: GCC_SEC_CTRL_CBCR
+*/
+/*===========================================================================*/
+/* Structure definition of register */
+struct ipa_gcc_hwio_def_gcc_sec_ctrl_cbcr_s
+{
+  u32 clk_enable : 1;
+  u32 reserved0 : 1;
+  u32 clk_ares : 1;
+  u32 reserved1 : 1;
+  u32 sleep : 4;
+  u32 wakeup : 4;
+  u32 force_mem_periph_off : 1;
+  u32 force_mem_periph_on : 1;
+  u32 force_mem_core_on : 1;
+  u32 reserved2 : 7;
+  u32 clk_dis : 1;
+  u32 ignore_all_clk_dis : 1;
+  u32 ignore_all_ares : 1;
+  u32 reserved3 : 6;
+  u32 clk_off : 1;
+};
+
+/* Union definition of register */
+union ipa_gcc_hwio_def_gcc_sec_ctrl_cbcr_u
+{
+  struct ipa_gcc_hwio_def_gcc_sec_ctrl_cbcr_s def;
+  u32 value;
+};
+
+/*===========================================================================*/
+/*!
+  @brief Bit Field definition of register: GCC_SEC_CTRL_SREGR
+*/
+/*===========================================================================*/
+/* Structure definition of register */
+struct ipa_gcc_hwio_def_gcc_sec_ctrl_sregr_s
+{
+  u32 reserved0 : 1;
+  u32 sw_clk_en_slp_stg : 1;
+  u32 sw_clk_en_sel_slp_stg : 1;
+  u32 sw_ctrl_pwr_down : 1;
+  u32 sw_rst_slp_stg : 1;
+  u32 sw_rst_sel_slp_stg : 1;
+  u32 force_clk_on : 1;
+  u32 mem_cph_enable : 1;
+  u32 sw_div_ratio_slp_stg_clk : 2;
+  u32 mem_periph_on_ack : 1;
+  u32 mem_core_on_ack : 1;
+  u32 sw_sm_pscbc_seq_in_override : 1;
+  u32 mem_cph_rst_sw_override : 1;
+  u32 pscbc_slp_stg_mode_csr : 1;
+  u32 ignore_gdsc_pwr_dwn_csr : 1;
+  u32 sreg_pscbc_spare_ctrl_in : 8;
+  u32 sreg_pscbc_spare_ctrl_out : 8;
+};
+
+/* Union definition of register */
+union ipa_gcc_hwio_def_gcc_sec_ctrl_sregr_u
+{
+  struct ipa_gcc_hwio_def_gcc_sec_ctrl_sregr_s def;
+  u32 value;
+};
+
+/*===========================================================================*/
+/*!
+  @brief Bit Field definition of register: GCC_SEC_CTRL_SENSE_CBCR
+*/
+/*===========================================================================*/
+/* Structure definition of register */
+struct ipa_gcc_hwio_def_gcc_sec_ctrl_sense_cbcr_s
+{
+  u32 clk_enable : 1;
+  u32 reserved0 : 1;
+  u32 clk_ares : 1;
+  u32 reserved1 : 19;
+  u32 clk_dis : 1;
+  u32 ignore_all_clk_dis : 1;
+  u32 ignore_all_ares : 1;
+  u32 reserved2 : 6;
+  u32 clk_off : 1;
+};
+
+/* Union definition of register */
+union ipa_gcc_hwio_def_gcc_sec_ctrl_sense_cbcr_u
+{
+  struct ipa_gcc_hwio_def_gcc_sec_ctrl_sense_cbcr_s def;
+  u32 value;
+};
+
+/*===========================================================================*/
+/*!
+  @brief Bit Field definition of register: GCC_SEC_CTRL_BOOT_ROM_PATCH_CBCR
+*/
+/*===========================================================================*/
+/* Structure definition of register */
+struct ipa_gcc_hwio_def_gcc_sec_ctrl_boot_rom_patch_cbcr_s
+{
+  u32 clk_enable : 1;
+  u32 reserved0 : 1;
+  u32 clk_ares : 1;
+  u32 reserved1 : 17;
+  u32 ignore_rpmh_clk_dis : 1;
+  u32 reserved2 : 1;
+  u32 clk_dis : 1;
+  u32 ignore_all_clk_dis : 1;
+  u32 ignore_all_ares : 1;
+  u32 reserved3 : 6;
+  u32 clk_off : 1;
+};
+
+/* Union definition of register */
+union ipa_gcc_hwio_def_gcc_sec_ctrl_boot_rom_patch_cbcr_u
+{
+  struct ipa_gcc_hwio_def_gcc_sec_ctrl_boot_rom_patch_cbcr_s def;
+  u32 value;
+};
+
+/*===========================================================================*/
+/*!
+  @brief Bit Field definition of register: GCC_ACC_CMD_RCGR
+*/
+/*===========================================================================*/
+/* Structure definition of register */
+struct ipa_gcc_hwio_def_gcc_acc_cmd_rcgr_s
+{
+  u32 update : 1;
+  u32 root_en : 1;
+  u32 reserved0 : 2;
+  u32 dirty_cfg_rcgr : 1;
+  u32 reserved1 : 26;
+  u32 root_off : 1;
+};
+
+/* Union definition of register */
+union ipa_gcc_hwio_def_gcc_acc_cmd_rcgr_u
+{
+  struct ipa_gcc_hwio_def_gcc_acc_cmd_rcgr_s def;
+  u32 value;
+};
+
+/*===========================================================================*/
+/*!
+  @brief Bit Field definition of register: GCC_ACC_CFG_RCGR
+*/
+/*===========================================================================*/
+/* Structure definition of register */
+struct ipa_gcc_hwio_def_gcc_acc_cfg_rcgr_s
+{
+  u32 src_div : 5;
+  u32 reserved0 : 3;
+  u32 src_sel : 3;
+  u32 reserved1 : 5;
+  u32 rcglite_disable : 1;
+  u32 reserved2 : 3;
+  u32 hw_clk_control : 1;
+  u32 reserved3 : 11;
+};
+
+/* Union definition of register */
+union ipa_gcc_hwio_def_gcc_acc_cfg_rcgr_u
+{
+  struct ipa_gcc_hwio_def_gcc_acc_cfg_rcgr_s def;
+  u32 value;
+};
+
+/*===========================================================================*/
+/*!
+  @brief Bit Field definition of register: GCC_SEC_CTRL_CMD_RCGR
+*/
+/*===========================================================================*/
+/* Structure definition of register */
+struct ipa_gcc_hwio_def_gcc_sec_ctrl_cmd_rcgr_s
+{
+  u32 update : 1;
+  u32 root_en : 1;
+  u32 reserved0 : 2;
+  u32 dirty_cfg_rcgr : 1;
+  u32 reserved1 : 26;
+  u32 root_off : 1;
+};
+
+/* Union definition of register */
+union ipa_gcc_hwio_def_gcc_sec_ctrl_cmd_rcgr_u
+{
+  struct ipa_gcc_hwio_def_gcc_sec_ctrl_cmd_rcgr_s def;
+  u32 value;
+};
+
+/*===========================================================================*/
+/*!
+  @brief Bit Field definition of register: GCC_SEC_CTRL_CFG_RCGR
+*/
+/*===========================================================================*/
+/* Structure definition of register */
+struct ipa_gcc_hwio_def_gcc_sec_ctrl_cfg_rcgr_s
+{
+  u32 src_div : 5;
+  u32 reserved0 : 3;
+  u32 src_sel : 3;
+  u32 reserved1 : 5;
+  u32 rcglite_disable : 1;
+  u32 reserved2 : 3;
+  u32 hw_clk_control : 1;
+  u32 reserved3 : 11;
+};
+
+/* Union definition of register */
+union ipa_gcc_hwio_def_gcc_sec_ctrl_cfg_rcgr_u
+{
+  struct ipa_gcc_hwio_def_gcc_sec_ctrl_cfg_rcgr_s def;
+  u32 value;
+};
+
+/*===========================================================================*/
+/*!
+  @brief Bit Field definition of register: GCC_SPDM_BCR
+*/
+/*===========================================================================*/
+/* Structure definition of register */
+struct ipa_gcc_hwio_def_gcc_spdm_bcr_s
+{
+  u32 blk_ares : 1;
+  u32 reserved0 : 31;
+};
+
+/* Union definition of register */
+union ipa_gcc_hwio_def_gcc_spdm_bcr_u
+{
+  struct ipa_gcc_hwio_def_gcc_spdm_bcr_s def;
+  u32 value;
+};
+
+/*===========================================================================*/
+/*!
+  @brief Bit Field definition of register: GCC_SPDM_CFG_AHB_CBCR
+*/
+/*===========================================================================*/
+/* Structure definition of register */
+struct ipa_gcc_hwio_def_gcc_spdm_cfg_ahb_cbcr_s
+{
+  u32 clk_enable : 1;
+  u32 reserved0 : 1;
+  u32 clk_ares : 1;
+  u32 reserved1 : 17;
+  u32 ignore_rpmh_clk_dis : 1;
+  u32 reserved2 : 1;
+  u32 clk_dis : 1;
+  u32 ignore_all_clk_dis : 1;
+  u32 ignore_all_ares : 1;
+  u32 reserved3 : 6;
+  u32 clk_off : 1;
+};
+
+/* Union definition of register */
+union ipa_gcc_hwio_def_gcc_spdm_cfg_ahb_cbcr_u
+{
+  struct ipa_gcc_hwio_def_gcc_spdm_cfg_ahb_cbcr_s def;
+  u32 value;
+};
+
+/*===========================================================================*/
+/*!
+  @brief Bit Field definition of register: GCC_SPDM_MSTR_AHB_CBCR
+*/
+/*===========================================================================*/
+/* Structure definition of register */
+struct ipa_gcc_hwio_def_gcc_spdm_mstr_ahb_cbcr_s
+{
+  u32 clk_enable : 1;
+  u32 reserved0 : 1;
+  u32 clk_ares : 1;
+  u32 reserved1 : 17;
+  u32 ignore_rpmh_clk_dis : 1;
+  u32 reserved2 : 1;
+  u32 clk_dis : 1;
+  u32 ignore_all_clk_dis : 1;
+  u32 ignore_all_ares : 1;
+  u32 reserved3 : 6;
+  u32 clk_off : 1;
+};
+
+/* Union definition of register */
+union ipa_gcc_hwio_def_gcc_spdm_mstr_ahb_cbcr_u
+{
+  struct ipa_gcc_hwio_def_gcc_spdm_mstr_ahb_cbcr_s def;
+  u32 value;
+};
+
+/*===========================================================================*/
+/*!
+  @brief Bit Field definition of register: GCC_SPDM_FF_CBCR
+*/
+/*===========================================================================*/
+/* Structure definition of register */
+struct ipa_gcc_hwio_def_gcc_spdm_ff_cbcr_s
+{
+  u32 clk_enable : 1;
+  u32 reserved0 : 1;
+  u32 clk_ares : 1;
+  u32 reserved1 : 19;
+  u32 clk_dis : 1;
+  u32 ignore_all_clk_dis : 1;
+  u32 ignore_all_ares : 1;
+  u32 reserved2 : 6;
+  u32 clk_off : 1;
+};
+
+/* Union definition of register */
+union ipa_gcc_hwio_def_gcc_spdm_ff_cbcr_u
+{
+  struct ipa_gcc_hwio_def_gcc_spdm_ff_cbcr_s def;
+  u32 value;
+};
+
+/*===========================================================================*/
+/*!
+  @brief Bit Field definition of register: GCC_SPDM_MEMNOC_CY_CBCR
+*/
+/*===========================================================================*/
+/* Structure definition of register */
+struct ipa_gcc_hwio_def_gcc_spdm_memnoc_cy_cbcr_s
+{
+  u32 clk_enable : 1;
+  u32 reserved0 : 1;
+  u32 clk_ares : 1;
+  u32 reserved1 : 17;
+  u32 ignore_rpmh_clk_dis : 1;
+  u32 reserved2 : 1;
+  u32 clk_dis : 1;
+  u32 ignore_all_clk_dis : 1;
+  u32 ignore_all_ares : 1;
+  u32 reserved3 : 6;
+  u32 clk_off : 1;
+};
+
+/* Union definition of register */
+union ipa_gcc_hwio_def_gcc_spdm_memnoc_cy_cbcr_u
+{
+  struct ipa_gcc_hwio_def_gcc_spdm_memnoc_cy_cbcr_s def;
+  u32 value;
+};
+
+/*===========================================================================*/
+/*!
+  @brief Bit Field definition of register: GCC_SPDM_SNOC_CY_CBCR
+*/
+/*===========================================================================*/
+/* Structure definition of register */
+struct ipa_gcc_hwio_def_gcc_spdm_snoc_cy_cbcr_s
+{
+  u32 clk_enable : 1;
+  u32 reserved0 : 1;
+  u32 clk_ares : 1;
+  u32 reserved1 : 17;
+  u32 ignore_rpmh_clk_dis : 1;
+  u32 reserved2 : 1;
+  u32 clk_dis : 1;
+  u32 ignore_all_clk_dis : 1;
+  u32 ignore_all_ares : 1;
+  u32 reserved3 : 6;
+  u32 clk_off : 1;
+};
+
+/* Union definition of register */
+union ipa_gcc_hwio_def_gcc_spdm_snoc_cy_cbcr_u
+{
+  struct ipa_gcc_hwio_def_gcc_spdm_snoc_cy_cbcr_s def;
+  u32 value;
+};
+
+/*===========================================================================*/
+/*!
+  @brief Bit Field definition of register: GCC_SPDM_DEBUG_CY_CBCR
+*/
+/*===========================================================================*/
+/* Structure definition of register */
+struct ipa_gcc_hwio_def_gcc_spdm_debug_cy_cbcr_s
+{
+  u32 clk_enable : 1;
+  u32 reserved0 : 1;
+  u32 clk_ares : 1;
+  u32 reserved1 : 19;
+  u32 clk_dis : 1;
+  u32 ignore_all_clk_dis : 1;
+  u32 ignore_all_ares : 1;
+  u32 reserved2 : 6;
+  u32 clk_off : 1;
+};
+
+/* Union definition of register */
+union ipa_gcc_hwio_def_gcc_spdm_debug_cy_cbcr_u
+{
+  struct ipa_gcc_hwio_def_gcc_spdm_debug_cy_cbcr_s def;
+  u32 value;
+};
+
+/*===========================================================================*/
+/*!
+  @brief Bit Field definition of register: GCC_ULTAUDIO_AHBFABRIC_EFABRIC_SPDM_CBCR
+*/
+/*===========================================================================*/
+/* Structure definition of register */
+struct ipa_gcc_hwio_def_gcc_ultaudio_ahbfabric_efabric_spdm_cbcr_s
+{
+  u32 clk_enable : 1;
+  u32 reserved0 : 1;
+  u32 clk_ares : 1;
+  u32 reserved1 : 19;
+  u32 clk_dis : 1;
+  u32 ignore_all_clk_dis : 1;
+  u32 ignore_all_ares : 1;
+  u32 reserved2 : 6;
+  u32 clk_off : 1;
+};
+
+/* Union definition of register */
+union ipa_gcc_hwio_def_gcc_ultaudio_ahbfabric_efabric_spdm_cbcr_u
+{
+  struct ipa_gcc_hwio_def_gcc_ultaudio_ahbfabric_efabric_spdm_cbcr_s def;
+  u32 value;
+};
+
+/*===========================================================================*/
+/*!
+  @brief Bit Field definition of register: GCC_SPDM_PNOC_CY_CBCR
+*/
+/*===========================================================================*/
+/* Structure definition of register */
+struct ipa_gcc_hwio_def_gcc_spdm_pnoc_cy_cbcr_s
+{
+  u32 clk_enable : 1;
+  u32 reserved0 : 1;
+  u32 clk_ares : 1;
+  u32 reserved1 : 17;
+  u32 ignore_rpmh_clk_dis : 1;
+  u32 reserved2 : 1;
+  u32 clk_dis : 1;
+  u32 ignore_all_clk_dis : 1;
+  u32 ignore_all_ares : 1;
+  u32 reserved3 : 6;
+  u32 clk_off : 1;
+};
+
+/* Union definition of register */
+union ipa_gcc_hwio_def_gcc_spdm_pnoc_cy_cbcr_u
+{
+  struct ipa_gcc_hwio_def_gcc_spdm_pnoc_cy_cbcr_s def;
+  u32 value;
+};
+
+/*===========================================================================*/
+/*!
+  @brief Bit Field definition of register: GCC_SPDM_MEMNOC_CY_CDIVR
+*/
+/*===========================================================================*/
+/* Structure definition of register */
+struct ipa_gcc_hwio_def_gcc_spdm_memnoc_cy_cdivr_s
+{
+  u32 clk_div : 4;
+  u32 reserved0 : 28;
+};
+
+/* Union definition of register */
+union ipa_gcc_hwio_def_gcc_spdm_memnoc_cy_cdivr_u
+{
+  struct ipa_gcc_hwio_def_gcc_spdm_memnoc_cy_cdivr_s def;
+  u32 value;
+};
+
+/*===========================================================================*/
+/*!
+  @brief Bit Field definition of register: GCC_SPDM_SNOC_CY_CDIVR
+*/
+/*===========================================================================*/
+/* Structure definition of register */
+struct ipa_gcc_hwio_def_gcc_spdm_snoc_cy_cdivr_s
+{
+  u32 clk_div : 4;
+  u32 reserved0 : 28;
+};
+
+/* Union definition of register */
+union ipa_gcc_hwio_def_gcc_spdm_snoc_cy_cdivr_u
+{
+  struct ipa_gcc_hwio_def_gcc_spdm_snoc_cy_cdivr_s def;
+  u32 value;
+};
+
+/*===========================================================================*/
+/*!
+  @brief Bit Field definition of register: GCC_SPDM_DEBUG_CY_CDIVR
+*/
+/*===========================================================================*/
+/* Structure definition of register */
+struct ipa_gcc_hwio_def_gcc_spdm_debug_cy_cdivr_s
+{
+  u32 clk_div : 4;
+  u32 reserved0 : 28;
+};
+
+/* Union definition of register */
+union ipa_gcc_hwio_def_gcc_spdm_debug_cy_cdivr_u
+{
+  struct ipa_gcc_hwio_def_gcc_spdm_debug_cy_cdivr_s def;
+  u32 value;
+};
+
+/*===========================================================================*/
+/*!
+  @brief Bit Field definition of register: GCC_CE1_BCR
+*/
+/*===========================================================================*/
+/* Structure definition of register */
+struct ipa_gcc_hwio_def_gcc_ce1_bcr_s
+{
+  u32 blk_ares : 1;
+  u32 reserved0 : 31;
+};
+
+/* Union definition of register */
+union ipa_gcc_hwio_def_gcc_ce1_bcr_u
+{
+  struct ipa_gcc_hwio_def_gcc_ce1_bcr_s def;
+  u32 value;
+};
+
+/*===========================================================================*/
+/*!
+  @brief Bit Field definition of register: GCC_CE1_CBCR
+*/
+/*===========================================================================*/
+/* Structure definition of register */
+struct ipa_gcc_hwio_def_gcc_ce1_cbcr_s
+{
+  u32 reserved0 : 2;
+  u32 clk_ares : 1;
+  u32 reserved1 : 1;
+  u32 sleep : 4;
+  u32 wakeup : 4;
+  u32 force_mem_periph_off : 1;
+  u32 force_mem_periph_on : 1;
+  u32 force_mem_core_on : 1;
+  u32 reserved2 : 5;
+  u32 ignore_rpmh_clk_dis : 1;
+  u32 reserved3 : 1;
+  u32 clk_dis : 1;
+  u32 ignore_all_clk_dis : 1;
+  u32 ignore_all_ares : 1;
+  u32 reserved4 : 6;
+  u32 clk_off : 1;
+};
+
+/* Union definition of register */
+union ipa_gcc_hwio_def_gcc_ce1_cbcr_u
+{
+  struct ipa_gcc_hwio_def_gcc_ce1_cbcr_s def;
+  u32 value;
+};
+
+/*===========================================================================*/
+/*!
+  @brief Bit Field definition of register: GCC_CE1_SREGR
+*/
+/*===========================================================================*/
+/* Structure definition of register */
+struct ipa_gcc_hwio_def_gcc_ce1_sregr_s
+{
+  u32 reserved0 : 1;
+  u32 sw_clk_en_slp_stg : 1;
+  u32 sw_clk_en_sel_slp_stg : 1;
+  u32 sw_ctrl_pwr_down : 1;
+  u32 sw_rst_slp_stg : 1;
+  u32 sw_rst_sel_slp_stg : 1;
+  u32 force_clk_on : 1;
+  u32 mem_cph_enable : 1;
+  u32 sw_div_ratio_slp_stg_clk : 2;
+  u32 mem_periph_on_ack : 1;
+  u32 mem_core_on_ack : 1;
+  u32 sw_sm_pscbc_seq_in_override : 1;
+  u32 mem_cph_rst_sw_override : 1;
+  u32 pscbc_slp_stg_mode_csr : 1;
+  u32 ignore_gdsc_pwr_dwn_csr : 1;
+  u32 sreg_pscbc_spare_ctrl_in : 8;
+  u32 sreg_pscbc_spare_ctrl_out : 8;
+};
+
+/* Union definition of register */
+union ipa_gcc_hwio_def_gcc_ce1_sregr_u
+{
+  struct ipa_gcc_hwio_def_gcc_ce1_sregr_s def;
+  u32 value;
+};
+
+/*===========================================================================*/
+/*!
+  @brief Bit Field definition of register: GCC_CE1_AXI_CBCR
+*/
+/*===========================================================================*/
+/* Structure definition of register */
+struct ipa_gcc_hwio_def_gcc_ce1_axi_cbcr_s
+{
+  u32 reserved0 : 2;
+  u32 clk_ares : 1;
+  u32 reserved1 : 17;
+  u32 ignore_rpmh_clk_dis : 1;
+  u32 reserved2 : 1;
+  u32 clk_dis : 1;
+  u32 ignore_all_clk_dis : 1;
+  u32 ignore_all_ares : 1;
+  u32 reserved3 : 6;
+  u32 clk_off : 1;
+};
+
+/* Union definition of register */
+union ipa_gcc_hwio_def_gcc_ce1_axi_cbcr_u
+{
+  struct ipa_gcc_hwio_def_gcc_ce1_axi_cbcr_s def;
+  u32 value;
+};
+
+/*===========================================================================*/
+/*!
+  @brief Bit Field definition of register: GCC_CE1_AHB_CBCR
+*/
+/*===========================================================================*/
+/* Structure definition of register */
+struct ipa_gcc_hwio_def_gcc_ce1_ahb_cbcr_s
+{
+  u32 reserved0 : 1;
+  u32 hw_ctl : 1;
+  u32 clk_ares : 1;
+  u32 sw_only_en : 1;
+  u32 reserved1 : 16;
+  u32 ignore_rpmh_clk_dis : 1;
+  u32 reserved2 : 1;
+  u32 clk_dis : 1;
+  u32 ignore_all_clk_dis : 1;
+  u32 ignore_all_ares : 1;
+  u32 reserved3 : 6;
+  u32 clk_off : 1;
+};
+
+/* Union definition of register */
+union ipa_gcc_hwio_def_gcc_ce1_ahb_cbcr_u
+{
+  struct ipa_gcc_hwio_def_gcc_ce1_ahb_cbcr_s def;
+  u32 value;
+};
+
+/*===========================================================================*/
+/*!
+  @brief Bit Field definition of register: GCC_RPMH_CE_CMD_DFSR
+*/
+/*===========================================================================*/
+/* Structure definition of register */
+struct ipa_gcc_hwio_def_gcc_rpmh_ce_cmd_dfsr_s
+{
+  u32 dfs_en : 1;
+  u32 curr_perf_state : 4;
+  u32 hw_clk_control : 1;
+  u32 dfs_fsm_state : 3;
+  u32 perf_state_update_status : 1;
+  u32 sw_override : 1;
+  u32 sw_perf_state : 4;
+  u32 rcg_sw_ctrl : 1;
+  u32 reserved0 : 16;
+};
+
+/* Union definition of register */
+union ipa_gcc_hwio_def_gcc_rpmh_ce_cmd_dfsr_u
+{
+  struct ipa_gcc_hwio_def_gcc_rpmh_ce_cmd_dfsr_s def;
+  u32 value;
+};
+
+/*===========================================================================*/
+/*!
+  @brief Bit Field definition of register: GCC_RPMH_CE_CE1_PERF0_DFSR
+*/
+/*===========================================================================*/
+/* Structure definition of register */
+struct ipa_gcc_hwio_def_gcc_rpmh_ce_ce1_perf0_dfsr_s
+{
+  u32 src_div : 5;
+  u32 reserved0 : 3;
+  u32 src_sel : 3;
+  u32 reserved1 : 21;
+};
+
+/* Union definition of register */
+union ipa_gcc_hwio_def_gcc_rpmh_ce_ce1_perf0_dfsr_u
+{
+  struct ipa_gcc_hwio_def_gcc_rpmh_ce_ce1_perf0_dfsr_s def;
+  u32 value;
+};
+
+/*===========================================================================*/
+/*!
+  @brief Bit Field definition of register: GCC_RPMH_CE_CE1_PERF1_DFSR
+*/
+/*===========================================================================*/
+/* Structure definition of register */
+struct ipa_gcc_hwio_def_gcc_rpmh_ce_ce1_perf1_dfsr_s
+{
+  u32 src_div : 5;
+  u32 reserved0 : 3;
+  u32 src_sel : 3;
+  u32 reserved1 : 21;
+};
+
+/* Union definition of register */
+union ipa_gcc_hwio_def_gcc_rpmh_ce_ce1_perf1_dfsr_u
+{
+  struct ipa_gcc_hwio_def_gcc_rpmh_ce_ce1_perf1_dfsr_s def;
+  u32 value;
+};
+
+/*===========================================================================*/
+/*!
+  @brief Bit Field definition of register: GCC_RPMH_CE_CE1_PERF2_DFSR
+*/
+/*===========================================================================*/
+/* Structure definition of register */
+struct ipa_gcc_hwio_def_gcc_rpmh_ce_ce1_perf2_dfsr_s
+{
+  u32 src_div : 5;
+  u32 reserved0 : 3;
+  u32 src_sel : 3;
+  u32 reserved1 : 21;
+};
+
+/* Union definition of register */
+union ipa_gcc_hwio_def_gcc_rpmh_ce_ce1_perf2_dfsr_u
+{
+  struct ipa_gcc_hwio_def_gcc_rpmh_ce_ce1_perf2_dfsr_s def;
+  u32 value;
+};
+
+/*===========================================================================*/
+/*!
+  @brief Bit Field definition of register: GCC_RPMH_CE_CE1_PERF3_DFSR
+*/
+/*===========================================================================*/
+/* Structure definition of register */
+struct ipa_gcc_hwio_def_gcc_rpmh_ce_ce1_perf3_dfsr_s
+{
+  u32 src_div : 5;
+  u32 reserved0 : 3;
+  u32 src_sel : 3;
+  u32 reserved1 : 21;
+};
+
+/* Union definition of register */
+union ipa_gcc_hwio_def_gcc_rpmh_ce_ce1_perf3_dfsr_u
+{
+  struct ipa_gcc_hwio_def_gcc_rpmh_ce_ce1_perf3_dfsr_s def;
+  u32 value;
+};
+
+/*===========================================================================*/
+/*!
+  @brief Bit Field definition of register: GCC_RPMH_CE_CE1_PERF4_DFSR
+*/
+/*===========================================================================*/
+/* Structure definition of register */
+struct ipa_gcc_hwio_def_gcc_rpmh_ce_ce1_perf4_dfsr_s
+{
+  u32 src_div : 5;
+  u32 reserved0 : 3;
+  u32 src_sel : 3;
+  u32 reserved1 : 21;
+};
+
+/* Union definition of register */
+union ipa_gcc_hwio_def_gcc_rpmh_ce_ce1_perf4_dfsr_u
+{
+  struct ipa_gcc_hwio_def_gcc_rpmh_ce_ce1_perf4_dfsr_s def;
+  u32 value;
+};
+
+/*===========================================================================*/
+/*!
+  @brief Bit Field definition of register: GCC_RPMH_CE_CE1_PERF5_DFSR
+*/
+/*===========================================================================*/
+/* Structure definition of register */
+struct ipa_gcc_hwio_def_gcc_rpmh_ce_ce1_perf5_dfsr_s
+{
+  u32 src_div : 5;
+  u32 reserved0 : 3;
+  u32 src_sel : 3;
+  u32 reserved1 : 21;
+};
+
+/* Union definition of register */
+union ipa_gcc_hwio_def_gcc_rpmh_ce_ce1_perf5_dfsr_u
+{
+  struct ipa_gcc_hwio_def_gcc_rpmh_ce_ce1_perf5_dfsr_s def;
+  u32 value;
+};
+
+/*===========================================================================*/
+/*!
+  @brief Bit Field definition of register: GCC_RPMH_CE_CE1_PERF6_DFSR
+*/
+/*===========================================================================*/
+/* Structure definition of register */
+struct ipa_gcc_hwio_def_gcc_rpmh_ce_ce1_perf6_dfsr_s
+{
+  u32 src_div : 5;
+  u32 reserved0 : 3;
+  u32 src_sel : 3;
+  u32 reserved1 : 21;
+};
+
+/* Union definition of register */
+union ipa_gcc_hwio_def_gcc_rpmh_ce_ce1_perf6_dfsr_u
+{
+  struct ipa_gcc_hwio_def_gcc_rpmh_ce_ce1_perf6_dfsr_s def;
+  u32 value;
+};
+
+/*===========================================================================*/
+/*!
+  @brief Bit Field definition of register: GCC_RPMH_CE_CE1_PERF7_DFSR
+*/
+/*===========================================================================*/
+/* Structure definition of register */
+struct ipa_gcc_hwio_def_gcc_rpmh_ce_ce1_perf7_dfsr_s
+{
+  u32 src_div : 5;
+  u32 reserved0 : 3;
+  u32 src_sel : 3;
+  u32 reserved1 : 21;
+};
+
+/* Union definition of register */
+union ipa_gcc_hwio_def_gcc_rpmh_ce_ce1_perf7_dfsr_u
+{
+  struct ipa_gcc_hwio_def_gcc_rpmh_ce_ce1_perf7_dfsr_s def;
+  u32 value;
+};
+
+/*===========================================================================*/
+/*!
+  @brief Bit Field definition of register: GCC_RPMH_CE_CE1_PERF8_DFSR
+*/
+/*===========================================================================*/
+/* Structure definition of register */
+struct ipa_gcc_hwio_def_gcc_rpmh_ce_ce1_perf8_dfsr_s
+{
+  u32 src_div : 5;
+  u32 reserved0 : 3;
+  u32 src_sel : 3;
+  u32 reserved1 : 21;
+};
+
+/* Union definition of register */
+union ipa_gcc_hwio_def_gcc_rpmh_ce_ce1_perf8_dfsr_u
+{
+  struct ipa_gcc_hwio_def_gcc_rpmh_ce_ce1_perf8_dfsr_s def;
+  u32 value;
+};
+
+/*===========================================================================*/
+/*!
+  @brief Bit Field definition of register: GCC_RPMH_CE_CE1_PERF9_DFSR
+*/
+/*===========================================================================*/
+/* Structure definition of register */
+struct ipa_gcc_hwio_def_gcc_rpmh_ce_ce1_perf9_dfsr_s
+{
+  u32 src_div : 5;
+  u32 reserved0 : 3;
+  u32 src_sel : 3;
+  u32 reserved1 : 21;
+};
+
+/* Union definition of register */
+union ipa_gcc_hwio_def_gcc_rpmh_ce_ce1_perf9_dfsr_u
+{
+  struct ipa_gcc_hwio_def_gcc_rpmh_ce_ce1_perf9_dfsr_s def;
+  u32 value;
+};
+
+/*===========================================================================*/
+/*!
+  @brief Bit Field definition of register: GCC_RPMH_CE_CE1_PERF10_DFSR
+*/
+/*===========================================================================*/
+/* Structure definition of register */
+struct ipa_gcc_hwio_def_gcc_rpmh_ce_ce1_perf10_dfsr_s
+{
+  u32 src_div : 5;
+  u32 reserved0 : 3;
+  u32 src_sel : 3;
+  u32 reserved1 : 21;
+};
+
+/* Union definition of register */
+union ipa_gcc_hwio_def_gcc_rpmh_ce_ce1_perf10_dfsr_u
+{
+  struct ipa_gcc_hwio_def_gcc_rpmh_ce_ce1_perf10_dfsr_s def;
+  u32 value;
+};
+
+/*===========================================================================*/
+/*!
+  @brief Bit Field definition of register: GCC_RPMH_CE_CE1_PERF11_DFSR
+*/
+/*===========================================================================*/
+/* Structure definition of register */
+struct ipa_gcc_hwio_def_gcc_rpmh_ce_ce1_perf11_dfsr_s
+{
+  u32 src_div : 5;
+  u32 reserved0 : 3;
+  u32 src_sel : 3;
+  u32 reserved1 : 21;
+};
+
+/* Union definition of register */
+union ipa_gcc_hwio_def_gcc_rpmh_ce_ce1_perf11_dfsr_u
+{
+  struct ipa_gcc_hwio_def_gcc_rpmh_ce_ce1_perf11_dfsr_s def;
+  u32 value;
+};
+
+/*===========================================================================*/
+/*!
+  @brief Bit Field definition of register: GCC_RPMH_CE_CE1_PERF12_DFSR
+*/
+/*===========================================================================*/
+/* Structure definition of register */
+struct ipa_gcc_hwio_def_gcc_rpmh_ce_ce1_perf12_dfsr_s
+{
+  u32 src_div : 5;
+  u32 reserved0 : 3;
+  u32 src_sel : 3;
+  u32 reserved1 : 21;
+};
+
+/* Union definition of register */
+union ipa_gcc_hwio_def_gcc_rpmh_ce_ce1_perf12_dfsr_u
+{
+  struct ipa_gcc_hwio_def_gcc_rpmh_ce_ce1_perf12_dfsr_s def;
+  u32 value;
+};
+
+/*===========================================================================*/
+/*!
+  @brief Bit Field definition of register: GCC_RPMH_CE_CE1_PERF13_DFSR
+*/
+/*===========================================================================*/
+/* Structure definition of register */
+struct ipa_gcc_hwio_def_gcc_rpmh_ce_ce1_perf13_dfsr_s
+{
+  u32 src_div : 5;
+  u32 reserved0 : 3;
+  u32 src_sel : 3;
+  u32 reserved1 : 21;
+};
+
+/* Union definition of register */
+union ipa_gcc_hwio_def_gcc_rpmh_ce_ce1_perf13_dfsr_u
+{
+  struct ipa_gcc_hwio_def_gcc_rpmh_ce_ce1_perf13_dfsr_s def;
+  u32 value;
+};
+
+/*===========================================================================*/
+/*!
+  @brief Bit Field definition of register: GCC_RPMH_CE_CE1_PERF14_DFSR
+*/
+/*===========================================================================*/
+/* Structure definition of register */
+struct ipa_gcc_hwio_def_gcc_rpmh_ce_ce1_perf14_dfsr_s
+{
+  u32 src_div : 5;
+  u32 reserved0 : 3;
+  u32 src_sel : 3;
+  u32 reserved1 : 21;
+};
+
+/* Union definition of register */
+union ipa_gcc_hwio_def_gcc_rpmh_ce_ce1_perf14_dfsr_u
+{
+  struct ipa_gcc_hwio_def_gcc_rpmh_ce_ce1_perf14_dfsr_s def;
+  u32 value;
+};
+
+/*===========================================================================*/
+/*!
+  @brief Bit Field definition of register: GCC_RPMH_CE_CE1_PERF15_DFSR
+*/
+/*===========================================================================*/
+/* Structure definition of register */
+struct ipa_gcc_hwio_def_gcc_rpmh_ce_ce1_perf15_dfsr_s
+{
+  u32 src_div : 5;
+  u32 reserved0 : 3;
+  u32 src_sel : 3;
+  u32 reserved1 : 21;
+};
+
+/* Union definition of register */
+union ipa_gcc_hwio_def_gcc_rpmh_ce_ce1_perf15_dfsr_u
+{
+  struct ipa_gcc_hwio_def_gcc_rpmh_ce_ce1_perf15_dfsr_s def;
+  u32 value;
+};
+
+/*===========================================================================*/
+/*!
+  @brief Bit Field definition of register: GCC_CE1_CMD_RCGR
+*/
+/*===========================================================================*/
+/* Structure definition of register */
+struct ipa_gcc_hwio_def_gcc_ce1_cmd_rcgr_s
+{
+  u32 update : 1;
+  u32 root_en : 1;
+  u32 reserved0 : 2;
+  u32 dirty_cfg_rcgr : 1;
+  u32 reserved1 : 26;
+  u32 root_off : 1;
+};
+
+/* Union definition of register */
+union ipa_gcc_hwio_def_gcc_ce1_cmd_rcgr_u
+{
+  struct ipa_gcc_hwio_def_gcc_ce1_cmd_rcgr_s def;
+  u32 value;
+};
+
+/*===========================================================================*/
+/*!
+  @brief Bit Field definition of register: GCC_CE1_CFG_RCGR
+*/
+/*===========================================================================*/
+/* Structure definition of register */
+struct ipa_gcc_hwio_def_gcc_ce1_cfg_rcgr_s
+{
+  u32 src_div : 5;
+  u32 reserved0 : 3;
+  u32 src_sel : 3;
+  u32 reserved1 : 5;
+  u32 rcglite_disable : 1;
+  u32 reserved2 : 3;
+  u32 hw_clk_control : 1;
+  u32 reserved3 : 11;
+};
+
+/* Union definition of register */
+union ipa_gcc_hwio_def_gcc_ce1_cfg_rcgr_u
+{
+  struct ipa_gcc_hwio_def_gcc_ce1_cfg_rcgr_s def;
+  u32 value;
+};
+
+/*===========================================================================*/
+/*!
+  @brief Bit Field definition of register: GCC_AHB_CBCR
+*/
+/*===========================================================================*/
+/* Structure definition of register */
+struct ipa_gcc_hwio_def_gcc_ahb_cbcr_s
+{
+  u32 clk_enable : 1;
+  u32 reserved0 : 1;
+  u32 clk_ares : 1;
+  u32 reserved1 : 17;
+  u32 ignore_rpmh_clk_dis : 1;
+  u32 reserved2 : 1;
+  u32 clk_dis : 1;
+  u32 ignore_all_clk_dis : 1;
+  u32 ignore_all_ares : 1;
+  u32 reserved3 : 6;
+  u32 clk_off : 1;
+};
+
+/* Union definition of register */
+union ipa_gcc_hwio_def_gcc_ahb_cbcr_u
+{
+  struct ipa_gcc_hwio_def_gcc_ahb_cbcr_s def;
+  u32 value;
+};
+
+/*===========================================================================*/
+/*!
+  @brief Bit Field definition of register: GCC_AHB_PCIE_LINK_CBCR
+*/
+/*===========================================================================*/
+/* Structure definition of register */
+struct ipa_gcc_hwio_def_gcc_ahb_pcie_link_cbcr_s
+{
+  u32 clk_enable : 1;
+  u32 reserved0 : 1;
+  u32 clk_ares : 1;
+  u32 reserved1 : 17;
+  u32 ignore_rpmh_clk_dis : 1;
+  u32 reserved2 : 1;
+  u32 clk_dis : 1;
+  u32 ignore_all_clk_dis : 1;
+  u32 ignore_all_ares : 1;
+  u32 reserved3 : 6;
+  u32 clk_off : 1;
+};
+
+/* Union definition of register */
+union ipa_gcc_hwio_def_gcc_ahb_pcie_link_cbcr_u
+{
+  struct ipa_gcc_hwio_def_gcc_ahb_pcie_link_cbcr_s def;
+  u32 value;
+};
+
+/*===========================================================================*/
+/*!
+  @brief Bit Field definition of register: GCC_XO_PCIE_LINK_CBCR
+*/
+/*===========================================================================*/
+/* Structure definition of register */
+struct ipa_gcc_hwio_def_gcc_xo_pcie_link_cbcr_s
+{
+  u32 clk_enable : 1;
+  u32 hw_ctl : 1;
+  u32 clk_ares : 1;
+  u32 sw_only_en : 1;
+  u32 reserved0 : 18;
+  u32 clk_dis : 1;
+  u32 ignore_all_clk_dis : 1;
+  u32 ignore_all_ares : 1;
+  u32 reserved1 : 6;
+  u32 clk_off : 1;
+};
+
+/* Union definition of register */
+union ipa_gcc_hwio_def_gcc_xo_pcie_link_cbcr_u
+{
+  struct ipa_gcc_hwio_def_gcc_xo_pcie_link_cbcr_s def;
+  u32 value;
+};
+
+/*===========================================================================*/
+/*!
+  @brief Bit Field definition of register: GCC_XO_CBCR
+*/
+/*===========================================================================*/
+/* Structure definition of register */
+struct ipa_gcc_hwio_def_gcc_xo_cbcr_s
+{
+  u32 clk_enable : 1;
+  u32 reserved0 : 1;
+  u32 clk_ares : 1;
+  u32 reserved1 : 19;
+  u32 clk_dis : 1;
+  u32 ignore_all_clk_dis : 1;
+  u32 ignore_all_ares : 1;
+  u32 reserved2 : 6;
+  u32 clk_off : 1;
+};
+
+/* Union definition of register */
+union ipa_gcc_hwio_def_gcc_xo_cbcr_u
+{
+  struct ipa_gcc_hwio_def_gcc_xo_cbcr_s def;
+  u32 value;
+};
+
+/*===========================================================================*/
+/*!
+  @brief Bit Field definition of register: GCC_XO_DIV4_CBCR
+*/
+/*===========================================================================*/
+/* Structure definition of register */
+struct ipa_gcc_hwio_def_gcc_xo_div4_cbcr_s
+{
+  u32 clk_enable : 1;
+  u32 reserved0 : 1;
+  u32 clk_ares : 1;
+  u32 reserved1 : 19;
+  u32 clk_dis : 1;
+  u32 ignore_all_clk_dis : 1;
+  u32 ignore_all_ares : 1;
+  u32 reserved2 : 6;
+  u32 clk_off : 1;
+};
+
+/* Union definition of register */
+union ipa_gcc_hwio_def_gcc_xo_div4_cbcr_u
+{
+  struct ipa_gcc_hwio_def_gcc_xo_div4_cbcr_s def;
+  u32 value;
+};
+
+/*===========================================================================*/
+/*!
+  @brief Bit Field definition of register: GCC_SLEEP_CBCR
+*/
+/*===========================================================================*/
+/* Structure definition of register */
+struct ipa_gcc_hwio_def_gcc_sleep_cbcr_s
+{
+  u32 clk_enable : 1;
+  u32 reserved0 : 1;
+  u32 clk_ares : 1;
+  u32 reserved1 : 19;
+  u32 clk_dis : 1;
+  u32 ignore_all_clk_dis : 1;
+  u32 ignore_all_ares : 1;
+  u32 reserved2 : 6;
+  u32 clk_off : 1;
+};
+
+/* Union definition of register */
+union ipa_gcc_hwio_def_gcc_sleep_cbcr_u
+{
+  struct ipa_gcc_hwio_def_gcc_sleep_cbcr_s def;
+  u32 value;
+};
+
+/*===========================================================================*/
+/*!
+  @brief Bit Field definition of register: GCC_XO_DIV4_CDIVR
+*/
+/*===========================================================================*/
+/* Structure definition of register */
+struct ipa_gcc_hwio_def_gcc_xo_div4_cdivr_s
+{
+  u32 clk_div : 4;
+  u32 reserved0 : 28;
+};
+
+/* Union definition of register */
+union ipa_gcc_hwio_def_gcc_xo_div4_cdivr_u
+{
+  struct ipa_gcc_hwio_def_gcc_xo_div4_cdivr_s def;
+  u32 value;
+};
+
+/*===========================================================================*/
+/*!
+  @brief Bit Field definition of register: GCC_SLEEP_CMD_RCGR
+*/
+/*===========================================================================*/
+/* Structure definition of register */
+struct ipa_gcc_hwio_def_gcc_sleep_cmd_rcgr_s
+{
+  u32 update : 1;
+  u32 root_en : 1;
+  u32 reserved0 : 2;
+  u32 dirty_cfg_rcgr : 1;
+  u32 reserved1 : 26;
+  u32 root_off : 1;
+};
+
+/* Union definition of register */
+union ipa_gcc_hwio_def_gcc_sleep_cmd_rcgr_u
+{
+  struct ipa_gcc_hwio_def_gcc_sleep_cmd_rcgr_s def;
+  u32 value;
+};
+
+/*===========================================================================*/
+/*!
+  @brief Bit Field definition of register: GCC_SLEEP_CFG_RCGR
+*/
+/*===========================================================================*/
+/* Structure definition of register */
+struct ipa_gcc_hwio_def_gcc_sleep_cfg_rcgr_s
+{
+  u32 src_div : 5;
+  u32 reserved0 : 3;
+  u32 src_sel : 3;
+  u32 reserved1 : 5;
+  u32 rcglite_disable : 1;
+  u32 reserved2 : 3;
+  u32 hw_clk_control : 1;
+  u32 reserved3 : 11;
+};
+
+/* Union definition of register */
+union ipa_gcc_hwio_def_gcc_sleep_cfg_rcgr_u
+{
+  struct ipa_gcc_hwio_def_gcc_sleep_cfg_rcgr_s def;
+  u32 value;
+};
+
+/*===========================================================================*/
+/*!
+  @brief Bit Field definition of register: GCC_XO_CMD_RCGR
+*/
+/*===========================================================================*/
+/* Structure definition of register */
+struct ipa_gcc_hwio_def_gcc_xo_cmd_rcgr_s
+{
+  u32 update : 1;
+  u32 root_en : 1;
+  u32 reserved0 : 2;
+  u32 dirty_cfg_rcgr : 1;
+  u32 reserved1 : 26;
+  u32 root_off : 1;
+};
+
+/* Union definition of register */
+union ipa_gcc_hwio_def_gcc_xo_cmd_rcgr_u
+{
+  struct ipa_gcc_hwio_def_gcc_xo_cmd_rcgr_s def;
+  u32 value;
+};
+
+/*===========================================================================*/
+/*!
+  @brief Bit Field definition of register: GCC_XO_CFG_RCGR
+*/
+/*===========================================================================*/
+/* Structure definition of register */
+struct ipa_gcc_hwio_def_gcc_xo_cfg_rcgr_s
+{
+  u32 src_div : 5;
+  u32 reserved0 : 3;
+  u32 src_sel : 3;
+  u32 reserved1 : 5;
+  u32 rcglite_disable : 1;
+  u32 reserved2 : 3;
+  u32 hw_clk_control : 1;
+  u32 reserved3 : 11;
+};
+
+/* Union definition of register */
+union ipa_gcc_hwio_def_gcc_xo_cfg_rcgr_u
+{
+  struct ipa_gcc_hwio_def_gcc_xo_cfg_rcgr_s def;
+  u32 value;
+};
+
+/*===========================================================================*/
+/*!
+  @brief Bit Field definition of register: GCC_DDRSS_BCR
+*/
+/*===========================================================================*/
+/* Structure definition of register */
+struct ipa_gcc_hwio_def_gcc_ddrss_bcr_s
+{
+  u32 blk_ares : 1;
+  u32 reserved0 : 31;
+};
+
+/* Union definition of register */
+union ipa_gcc_hwio_def_gcc_ddrss_bcr_u
+{
+  struct ipa_gcc_hwio_def_gcc_ddrss_bcr_s def;
+  u32 value;
+};
+
+/*===========================================================================*/
+/*!
+  @brief Bit Field definition of register: GCC_DDRSS_GDSCR
+*/
+/*===========================================================================*/
+/* Structure definition of register */
+struct ipa_gcc_hwio_def_gcc_ddrss_gdscr_s
+{
+  u32 sw_collapse : 1;
+  u32 hw_control : 1;
+  u32 sw_override : 1;
+  u32 pd_ares : 1;
+  u32 clk_disable : 1;
+  u32 clamp_io : 1;
+  u32 en_few : 1;
+  u32 en_rest : 1;
+  u32 retain : 1;
+  u32 save : 1;
+  u32 restore : 1;
+  u32 retain_ff_enable : 1;
+  u32 clk_dis_wait : 4;
+  u32 en_few_wait : 4;
+  u32 en_rest_wait : 4;
+  u32 reserved0 : 3;
+  u32 gdsc_state : 4;
+  u32 pwr_on : 1;
+};
+
+/* Union definition of register */
+union ipa_gcc_hwio_def_gcc_ddrss_gdscr_u
+{
+  struct ipa_gcc_hwio_def_gcc_ddrss_gdscr_s def;
+  u32 value;
+};
+
+/*===========================================================================*/
+/*!
+  @brief Bit Field definition of register: GCC_DDRSS_CFG_GDSCR
+*/
+/*===========================================================================*/
+/* Structure definition of register */
+struct ipa_gcc_hwio_def_gcc_ddrss_cfg_gdscr_s
+{
+  u32 disable_clk_software_override : 1;
+  u32 clamp_io_software_override : 1;
+  u32 save_restore_software_override : 1;
+  u32 unclamp_io_software_override : 1;
+  u32 gdsc_pscbc_pwr_dwn_sw : 1;
+  u32 gdsc_phase_reset_delay_count_sw : 2;
+  u32 gdsc_phase_reset_en_sw : 1;
+  u32 gdsc_mem_core_force_in_sw : 1;
+  u32 gdsc_mem_peri_force_in_sw : 1;
+  u32 gdsc_handshake_dis : 1;
+  u32 software_control_override : 4;
+  u32 gdsc_power_down_complete : 1;
+  u32 gdsc_power_up_complete : 1;
+  u32 gdsc_enf_ack_status : 1;
+  u32 gdsc_enr_ack_status : 1;
+  u32 gdsc_mem_pwr_ack_status : 1;
+  u32 gdsc_cfg_fsm_state_status : 4;
+  u32 gdsc_pwr_up_start : 1;
+  u32 gdsc_pwr_dwn_start : 1;
+  u32 reserved0 : 6;
+};
+
+/* Union definition of register */
+union ipa_gcc_hwio_def_gcc_ddrss_cfg_gdscr_u
+{
+  struct ipa_gcc_hwio_def_gcc_ddrss_cfg_gdscr_s def;
+  u32 value;
+};
+
+/*===========================================================================*/
+/*!
+  @brief Bit Field definition of register: GCC_DDRSS_CFG2_GDSCR
+*/
+/*===========================================================================*/
+/* Structure definition of register */
+struct ipa_gcc_hwio_def_gcc_ddrss_cfg2_gdscr_s
+{
+  u32 mem_pwr_dwn_timeout : 4;
+  u32 dly_assert_clamp_mem : 4;
+  u32 dly_deassert_clamp_mem : 4;
+  u32 dly_mem_pwr_up : 4;
+  u32 gdsc_clamp_mem_sw : 1;
+  u32 gdsc_pwrdwn_enable_ack_override : 1;
+  u32 gdsc_mem_pwrup_ack_override : 1;
+  u32 reserved0 : 13;
+};
+
+/* Union definition of register */
+union ipa_gcc_hwio_def_gcc_ddrss_cfg2_gdscr_u
+{
+  struct ipa_gcc_hwio_def_gcc_ddrss_cfg2_gdscr_s def;
+  u32 value;
+};
+
+/*===========================================================================*/
+/*!
+  @brief Bit Field definition of register: GCC_DDRSS_CFG3_GDSCR
+*/
+/*===========================================================================*/
+/* Structure definition of register */
+struct ipa_gcc_hwio_def_gcc_ddrss_cfg3_gdscr_s
+{
+  u32 gdsc_spare_ctrl_out : 8;
+  u32 gdsc_spare_ctrl_in : 8;
+  u32 gdsc_accu_red_sw_override : 1;
+  u32 gdsc_accu_red_shifter_start_sw : 1;
+  u32 gdsc_accu_red_shifter_clk_en_sw : 1;
+  u32 gdsc_accu_red_shifter_done_override : 1;
+  u32 gdsc_accu_red_timer_en_sw : 1;
+  u32 dly_accu_red_shifter_done : 4;
+  u32 gdsc_accu_red_enable : 1;
+  u32 gdsc_accu_red_shifter_done_status : 1;
+  u32 reserved0 : 5;
+};
+
+/* Union definition of register */
+union ipa_gcc_hwio_def_gcc_ddrss_cfg3_gdscr_u
+{
+  struct ipa_gcc_hwio_def_gcc_ddrss_cfg3_gdscr_s def;
+  u32 value;
+};
+
+/*===========================================================================*/
+/*!
+  @brief Bit Field definition of register: GCC_DDRSS_CFG4_GDSCR
+*/
+/*===========================================================================*/
+/* Structure definition of register */
+struct ipa_gcc_hwio_def_gcc_ddrss_cfg4_gdscr_s
+{
+  u32 dly_retainff : 4;
+  u32 dly_clampio : 4;
+  u32 dly_deassertares : 4;
+  u32 dly_noretainff : 4;
+  u32 dly_restoreff : 4;
+  u32 dly_unclampio : 4;
+  u32 reserved0 : 8;
+};
+
+/* Union definition of register */
+union ipa_gcc_hwio_def_gcc_ddrss_cfg4_gdscr_u
+{
+  struct ipa_gcc_hwio_def_gcc_ddrss_cfg4_gdscr_s def;
+  u32 value;
+};
+
+/*===========================================================================*/
+/*!
+  @brief Bit Field definition of register: GCC_DDRSS_TCU_CBCR
+*/
+/*===========================================================================*/
+/* Structure definition of register */
+struct ipa_gcc_hwio_def_gcc_ddrss_tcu_cbcr_s
+{
+  u32 clk_enable : 1;
+  u32 hw_ctl : 1;
+  u32 clk_ares : 1;
+  u32 sw_only_en : 1;
+  u32 reserved0 : 16;
+  u32 ignore_rpmh_clk_dis : 1;
+  u32 reserved1 : 1;
+  u32 clk_dis : 1;
+  u32 ignore_all_clk_dis : 1;
+  u32 ignore_all_ares : 1;
+  u32 reserved2 : 6;
+  u32 clk_off : 1;
+};
+
+/* Union definition of register */
+union ipa_gcc_hwio_def_gcc_ddrss_tcu_cbcr_u
+{
+  struct ipa_gcc_hwio_def_gcc_ddrss_tcu_cbcr_s def;
+  u32 value;
+};
+
+/*===========================================================================*/
+/*!
+  @brief Bit Field definition of register: GCC_DDRSS_SYS_NOC_AXI_CBCR
+*/
+/*===========================================================================*/
+/* Structure definition of register */
+struct ipa_gcc_hwio_def_gcc_ddrss_sys_noc_axi_cbcr_s
+{
+  u32 clk_enable : 1;
+  u32 hw_ctl : 1;
+  u32 clk_ares : 1;
+  u32 sw_only_en : 1;
+  u32 reserved0 : 16;
+  u32 ignore_rpmh_clk_dis : 1;
+  u32 reserved1 : 1;
+  u32 clk_dis : 1;
+  u32 ignore_all_clk_dis : 1;
+  u32 ignore_all_ares : 1;
+  u32 reserved2 : 6;
+  u32 clk_off : 1;
+};
+
+/* Union definition of register */
+union ipa_gcc_hwio_def_gcc_ddrss_sys_noc_axi_cbcr_u
+{
+  struct ipa_gcc_hwio_def_gcc_ddrss_sys_noc_axi_cbcr_s def;
+  u32 value;
+};
+
+/*===========================================================================*/
+/*!
+  @brief Bit Field definition of register: GCC_DDRSS_SYS_NOC_HS_AXI_CBCR
+*/
+/*===========================================================================*/
+/* Structure definition of register */
+struct ipa_gcc_hwio_def_gcc_ddrss_sys_noc_hs_axi_cbcr_s
+{
+  u32 clk_enable : 1;
+  u32 hw_ctl : 1;
+  u32 clk_ares : 1;
+  u32 sw_only_en : 1;
+  u32 reserved0 : 16;
+  u32 ignore_rpmh_clk_dis : 1;
+  u32 reserved1 : 1;
+  u32 clk_dis : 1;
+  u32 ignore_all_clk_dis : 1;
+  u32 ignore_all_ares : 1;
+  u32 reserved2 : 6;
+  u32 clk_off : 1;
+};
+
+/* Union definition of register */
+union ipa_gcc_hwio_def_gcc_ddrss_sys_noc_hs_axi_cbcr_u
+{
+  struct ipa_gcc_hwio_def_gcc_ddrss_sys_noc_hs_axi_cbcr_s def;
+  u32 value;
+};
+
+/*===========================================================================*/
+/*!
+  @brief Bit Field definition of register: GCC_DDRSS_XO_CBCR
+*/
+/*===========================================================================*/
+/* Structure definition of register */
+struct ipa_gcc_hwio_def_gcc_ddrss_xo_cbcr_s
+{
+  u32 clk_enable : 1;
+  u32 hw_ctl : 1;
+  u32 clk_ares : 1;
+  u32 sw_only_en : 1;
+  u32 reserved0 : 18;
+  u32 clk_dis : 1;
+  u32 ignore_all_clk_dis : 1;
+  u32 ignore_all_ares : 1;
+  u32 reserved1 : 6;
+  u32 clk_off : 1;
+};
+
+/* Union definition of register */
+union ipa_gcc_hwio_def_gcc_ddrss_xo_cbcr_u
+{
+  struct ipa_gcc_hwio_def_gcc_ddrss_xo_cbcr_s def;
+  u32 value;
+};
+
+/*===========================================================================*/
+/*!
+  @brief Bit Field definition of register: GCC_DDRSS_CFG_AHB_CBCR
+*/
+/*===========================================================================*/
+/* Structure definition of register */
+struct ipa_gcc_hwio_def_gcc_ddrss_cfg_ahb_cbcr_s
+{
+  u32 clk_enable : 1;
+  u32 hw_ctl : 1;
+  u32 clk_ares : 1;
+  u32 sw_only_en : 1;
+  u32 reserved0 : 16;
+  u32 ignore_rpmh_clk_dis : 1;
+  u32 reserved1 : 1;
+  u32 clk_dis : 1;
+  u32 ignore_all_clk_dis : 1;
+  u32 ignore_all_ares : 1;
+  u32 reserved2 : 6;
+  u32 clk_off : 1;
+};
+
+/* Union definition of register */
+union ipa_gcc_hwio_def_gcc_ddrss_cfg_ahb_cbcr_u
+{
+  struct ipa_gcc_hwio_def_gcc_ddrss_cfg_ahb_cbcr_s def;
+  u32 value;
+};
+
+/*===========================================================================*/
+/*!
+  @brief Bit Field definition of register: GCC_DDRSS_SLEEP_CBCR
+*/
+/*===========================================================================*/
+/* Structure definition of register */
+struct ipa_gcc_hwio_def_gcc_ddrss_sleep_cbcr_s
+{
+  u32 clk_enable : 1;
+  u32 hw_ctl : 1;
+  u32 clk_ares : 1;
+  u32 sw_only_en : 1;
+  u32 reserved0 : 18;
+  u32 clk_dis : 1;
+  u32 ignore_all_clk_dis : 1;
+  u32 ignore_all_ares : 1;
+  u32 reserved1 : 6;
+  u32 clk_off : 1;
+};
+
+/* Union definition of register */
+union ipa_gcc_hwio_def_gcc_ddrss_sleep_cbcr_u
+{
+  struct ipa_gcc_hwio_def_gcc_ddrss_sleep_cbcr_s def;
+  u32 value;
+};
+
+/*===========================================================================*/
+/*!
+  @brief Bit Field definition of register: GCC_MEMNOC_CBCR
+*/
+/*===========================================================================*/
+/* Structure definition of register */
+struct ipa_gcc_hwio_def_gcc_memnoc_cbcr_s
+{
+  u32 clk_enable : 1;
+  u32 hw_ctl : 1;
+  u32 clk_ares : 1;
+  u32 sw_only_en : 1;
+  u32 reserved0 : 16;
+  u32 ignore_rpmh_clk_dis : 1;
+  u32 reserved1 : 1;
+  u32 clk_dis : 1;
+  u32 ignore_all_clk_dis : 1;
+  u32 ignore_all_ares : 1;
+  u32 reserved2 : 6;
+  u32 clk_off : 1;
+};
+
+/* Union definition of register */
+union ipa_gcc_hwio_def_gcc_memnoc_cbcr_u
+{
+  struct ipa_gcc_hwio_def_gcc_memnoc_cbcr_s def;
+  u32 value;
+};
+
+/*===========================================================================*/
+/*!
+  @brief Bit Field definition of register: GCC_DDRSS_AT_CBCR
+*/
+/*===========================================================================*/
+/* Structure definition of register */
+struct ipa_gcc_hwio_def_gcc_ddrss_at_cbcr_s
+{
+  u32 clk_enable : 1;
+  u32 hw_ctl : 1;
+  u32 clk_ares : 1;
+  u32 sw_only_en : 1;
+  u32 reserved0 : 16;
+  u32 ignore_rpmh_clk_dis : 1;
+  u32 reserved1 : 1;
+  u32 clk_dis : 1;
+  u32 ignore_all_clk_dis : 1;
+  u32 ignore_all_ares : 1;
+  u32 reserved2 : 6;
+  u32 clk_off : 1;
+};
+
+/* Union definition of register */
+union ipa_gcc_hwio_def_gcc_ddrss_at_cbcr_u
+{
+  struct ipa_gcc_hwio_def_gcc_ddrss_at_cbcr_s def;
+  u32 value;
+};
+
+/*===========================================================================*/
+/*!
+  @brief Bit Field definition of register: GCC_DDRSS_MSS_MCDMA_CBCR
+*/
+/*===========================================================================*/
+/* Structure definition of register */
+struct ipa_gcc_hwio_def_gcc_ddrss_mss_mcdma_cbcr_s
+{
+  u32 clk_enable : 1;
+  u32 hw_ctl : 1;
+  u32 clk_ares : 1;
+  u32 sw_only_en : 1;
+  u32 reserved0 : 16;
+  u32 ignore_rpmh_clk_dis : 1;
+  u32 reserved1 : 1;
+  u32 clk_dis : 1;
+  u32 ignore_all_clk_dis : 1;
+  u32 ignore_all_ares : 1;
+  u32 reserved2 : 6;
+  u32 clk_off : 1;
+};
+
+/* Union definition of register */
+union ipa_gcc_hwio_def_gcc_ddrss_mss_mcdma_cbcr_u
+{
+  struct ipa_gcc_hwio_def_gcc_ddrss_mss_mcdma_cbcr_s def;
+  u32 value;
+};
+
+/*===========================================================================*/
+/*!
+  @brief Bit Field definition of register: GCC_RPMH_SHUB_MEMNOC_PERF0_DFSR
+*/
+/*===========================================================================*/
+/* Structure definition of register */
+struct ipa_gcc_hwio_def_gcc_rpmh_shub_memnoc_perf0_dfsr_s
+{
+  u32 src_div : 5;
+  u32 reserved0 : 3;
+  u32 src_sel : 3;
+  u32 reserved1 : 21;
+};
+
+/* Union definition of register */
+union ipa_gcc_hwio_def_gcc_rpmh_shub_memnoc_perf0_dfsr_u
+{
+  struct ipa_gcc_hwio_def_gcc_rpmh_shub_memnoc_perf0_dfsr_s def;
+  u32 value;
+};
+
+/*===========================================================================*/
+/*!
+  @brief Bit Field definition of register: GCC_RPMH_SHUB_MEMNOC_PERF1_DFSR
+*/
+/*===========================================================================*/
+/* Structure definition of register */
+struct ipa_gcc_hwio_def_gcc_rpmh_shub_memnoc_perf1_dfsr_s
+{
+  u32 src_div : 5;
+  u32 reserved0 : 3;
+  u32 src_sel : 3;
+  u32 reserved1 : 21;
+};
+
+/* Union definition of register */
+union ipa_gcc_hwio_def_gcc_rpmh_shub_memnoc_perf1_dfsr_u
+{
+  struct ipa_gcc_hwio_def_gcc_rpmh_shub_memnoc_perf1_dfsr_s def;
+  u32 value;
+};
+
+/*===========================================================================*/
+/*!
+  @brief Bit Field definition of register: GCC_RPMH_SHUB_MEMNOC_PERF2_DFSR
+*/
+/*===========================================================================*/
+/* Structure definition of register */
+struct ipa_gcc_hwio_def_gcc_rpmh_shub_memnoc_perf2_dfsr_s
+{
+  u32 src_div : 5;
+  u32 reserved0 : 3;
+  u32 src_sel : 3;
+  u32 reserved1 : 21;
+};
+
+/* Union definition of register */
+union ipa_gcc_hwio_def_gcc_rpmh_shub_memnoc_perf2_dfsr_u
+{
+  struct ipa_gcc_hwio_def_gcc_rpmh_shub_memnoc_perf2_dfsr_s def;
+  u32 value;
+};
+
+/*===========================================================================*/
+/*!
+  @brief Bit Field definition of register: GCC_RPMH_SHUB_MEMNOC_PERF3_DFSR
+*/
+/*===========================================================================*/
+/* Structure definition of register */
+struct ipa_gcc_hwio_def_gcc_rpmh_shub_memnoc_perf3_dfsr_s
+{
+  u32 src_div : 5;
+  u32 reserved0 : 3;
+  u32 src_sel : 3;
+  u32 reserved1 : 21;
+};
+
+/* Union definition of register */
+union ipa_gcc_hwio_def_gcc_rpmh_shub_memnoc_perf3_dfsr_u
+{
+  struct ipa_gcc_hwio_def_gcc_rpmh_shub_memnoc_perf3_dfsr_s def;
+  u32 value;
+};
+
+/*===========================================================================*/
+/*!
+  @brief Bit Field definition of register: GCC_RPMH_SHUB_MEMNOC_PERF4_DFSR
+*/
+/*===========================================================================*/
+/* Structure definition of register */
+struct ipa_gcc_hwio_def_gcc_rpmh_shub_memnoc_perf4_dfsr_s
+{
+  u32 src_div : 5;
+  u32 reserved0 : 3;
+  u32 src_sel : 3;
+  u32 reserved1 : 21;
+};
+
+/* Union definition of register */
+union ipa_gcc_hwio_def_gcc_rpmh_shub_memnoc_perf4_dfsr_u
+{
+  struct ipa_gcc_hwio_def_gcc_rpmh_shub_memnoc_perf4_dfsr_s def;
+  u32 value;
+};
+
+/*===========================================================================*/
+/*!
+  @brief Bit Field definition of register: GCC_RPMH_SHUB_MEMNOC_PERF5_DFSR
+*/
+/*===========================================================================*/
+/* Structure definition of register */
+struct ipa_gcc_hwio_def_gcc_rpmh_shub_memnoc_perf5_dfsr_s
+{
+  u32 src_div : 5;
+  u32 reserved0 : 3;
+  u32 src_sel : 3;
+  u32 reserved1 : 21;
+};
+
+/* Union definition of register */
+union ipa_gcc_hwio_def_gcc_rpmh_shub_memnoc_perf5_dfsr_u
+{
+  struct ipa_gcc_hwio_def_gcc_rpmh_shub_memnoc_perf5_dfsr_s def;
+  u32 value;
+};
+
+/*===========================================================================*/
+/*!
+  @brief Bit Field definition of register: GCC_RPMH_SHUB_MEMNOC_PERF6_DFSR
+*/
+/*===========================================================================*/
+/* Structure definition of register */
+struct ipa_gcc_hwio_def_gcc_rpmh_shub_memnoc_perf6_dfsr_s
+{
+  u32 src_div : 5;
+  u32 reserved0 : 3;
+  u32 src_sel : 3;
+  u32 reserved1 : 21;
+};
+
+/* Union definition of register */
+union ipa_gcc_hwio_def_gcc_rpmh_shub_memnoc_perf6_dfsr_u
+{
+  struct ipa_gcc_hwio_def_gcc_rpmh_shub_memnoc_perf6_dfsr_s def;
+  u32 value;
+};
+
+/*===========================================================================*/
+/*!
+  @brief Bit Field definition of register: GCC_RPMH_SHUB_MEMNOC_PERF7_DFSR
+*/
+/*===========================================================================*/
+/* Structure definition of register */
+struct ipa_gcc_hwio_def_gcc_rpmh_shub_memnoc_perf7_dfsr_s
+{
+  u32 src_div : 5;
+  u32 reserved0 : 3;
+  u32 src_sel : 3;
+  u32 reserved1 : 21;
+};
+
+/* Union definition of register */
+union ipa_gcc_hwio_def_gcc_rpmh_shub_memnoc_perf7_dfsr_u
+{
+  struct ipa_gcc_hwio_def_gcc_rpmh_shub_memnoc_perf7_dfsr_s def;
+  u32 value;
+};
+
+/*===========================================================================*/
+/*!
+  @brief Bit Field definition of register: GCC_RPMH_SHUB_MEMNOC_PERF8_DFSR
+*/
+/*===========================================================================*/
+/* Structure definition of register */
+struct ipa_gcc_hwio_def_gcc_rpmh_shub_memnoc_perf8_dfsr_s
+{
+  u32 src_div : 5;
+  u32 reserved0 : 3;
+  u32 src_sel : 3;
+  u32 reserved1 : 21;
+};
+
+/* Union definition of register */
+union ipa_gcc_hwio_def_gcc_rpmh_shub_memnoc_perf8_dfsr_u
+{
+  struct ipa_gcc_hwio_def_gcc_rpmh_shub_memnoc_perf8_dfsr_s def;
+  u32 value;
+};
+
+/*===========================================================================*/
+/*!
+  @brief Bit Field definition of register: GCC_RPMH_SHUB_MEMNOC_PERF9_DFSR
+*/
+/*===========================================================================*/
+/* Structure definition of register */
+struct ipa_gcc_hwio_def_gcc_rpmh_shub_memnoc_perf9_dfsr_s
+{
+  u32 src_div : 5;
+  u32 reserved0 : 3;
+  u32 src_sel : 3;
+  u32 reserved1 : 21;
+};
+
+/* Union definition of register */
+union ipa_gcc_hwio_def_gcc_rpmh_shub_memnoc_perf9_dfsr_u
+{
+  struct ipa_gcc_hwio_def_gcc_rpmh_shub_memnoc_perf9_dfsr_s def;
+  u32 value;
+};
+
+/*===========================================================================*/
+/*!
+  @brief Bit Field definition of register: GCC_RPMH_SHUB_MEMNOC_PERF10_DFSR
+*/
+/*===========================================================================*/
+/* Structure definition of register */
+struct ipa_gcc_hwio_def_gcc_rpmh_shub_memnoc_perf10_dfsr_s
+{
+  u32 src_div : 5;
+  u32 reserved0 : 3;
+  u32 src_sel : 3;
+  u32 reserved1 : 21;
+};
+
+/* Union definition of register */
+union ipa_gcc_hwio_def_gcc_rpmh_shub_memnoc_perf10_dfsr_u
+{
+  struct ipa_gcc_hwio_def_gcc_rpmh_shub_memnoc_perf10_dfsr_s def;
+  u32 value;
+};
+
+/*===========================================================================*/
+/*!
+  @brief Bit Field definition of register: GCC_RPMH_SHUB_MEMNOC_PERF11_DFSR
+*/
+/*===========================================================================*/
+/* Structure definition of register */
+struct ipa_gcc_hwio_def_gcc_rpmh_shub_memnoc_perf11_dfsr_s
+{
+  u32 src_div : 5;
+  u32 reserved0 : 3;
+  u32 src_sel : 3;
+  u32 reserved1 : 21;
+};
+
+/* Union definition of register */
+union ipa_gcc_hwio_def_gcc_rpmh_shub_memnoc_perf11_dfsr_u
+{
+  struct ipa_gcc_hwio_def_gcc_rpmh_shub_memnoc_perf11_dfsr_s def;
+  u32 value;
+};
+
+/*===========================================================================*/
+/*!
+  @brief Bit Field definition of register: GCC_RPMH_SHUB_MEMNOC_PERF12_DFSR
+*/
+/*===========================================================================*/
+/* Structure definition of register */
+struct ipa_gcc_hwio_def_gcc_rpmh_shub_memnoc_perf12_dfsr_s
+{
+  u32 src_div : 5;
+  u32 reserved0 : 3;
+  u32 src_sel : 3;
+  u32 reserved1 : 21;
+};
+
+/* Union definition of register */
+union ipa_gcc_hwio_def_gcc_rpmh_shub_memnoc_perf12_dfsr_u
+{
+  struct ipa_gcc_hwio_def_gcc_rpmh_shub_memnoc_perf12_dfsr_s def;
+  u32 value;
+};
+
+/*===========================================================================*/
+/*!
+  @brief Bit Field definition of register: GCC_RPMH_SHUB_MEMNOC_PERF13_DFSR
+*/
+/*===========================================================================*/
+/* Structure definition of register */
+struct ipa_gcc_hwio_def_gcc_rpmh_shub_memnoc_perf13_dfsr_s
+{
+  u32 src_div : 5;
+  u32 reserved0 : 3;
+  u32 src_sel : 3;
+  u32 reserved1 : 21;
+};
+
+/* Union definition of register */
+union ipa_gcc_hwio_def_gcc_rpmh_shub_memnoc_perf13_dfsr_u
+{
+  struct ipa_gcc_hwio_def_gcc_rpmh_shub_memnoc_perf13_dfsr_s def;
+  u32 value;
+};
+
+/*===========================================================================*/
+/*!
+  @brief Bit Field definition of register: GCC_RPMH_SHUB_MEMNOC_PERF14_DFSR
+*/
+/*===========================================================================*/
+/* Structure definition of register */
+struct ipa_gcc_hwio_def_gcc_rpmh_shub_memnoc_perf14_dfsr_s
+{
+  u32 src_div : 5;
+  u32 reserved0 : 3;
+  u32 src_sel : 3;
+  u32 reserved1 : 21;
+};
+
+/* Union definition of register */
+union ipa_gcc_hwio_def_gcc_rpmh_shub_memnoc_perf14_dfsr_u
+{
+  struct ipa_gcc_hwio_def_gcc_rpmh_shub_memnoc_perf14_dfsr_s def;
+  u32 value;
+};
+
+/*===========================================================================*/
+/*!
+  @brief Bit Field definition of register: GCC_RPMH_SHUB_MEMNOC_PERF15_DFSR
+*/
+/*===========================================================================*/
+/* Structure definition of register */
+struct ipa_gcc_hwio_def_gcc_rpmh_shub_memnoc_perf15_dfsr_s
+{
+  u32 src_div : 5;
+  u32 reserved0 : 3;
+  u32 src_sel : 3;
+  u32 reserved1 : 21;
+};
+
+/* Union definition of register */
+union ipa_gcc_hwio_def_gcc_rpmh_shub_memnoc_perf15_dfsr_u
+{
+  struct ipa_gcc_hwio_def_gcc_rpmh_shub_memnoc_perf15_dfsr_s def;
+  u32 value;
+};
+
+/*===========================================================================*/
+/*!
+  @brief Bit Field definition of register: GCC_MEMNOC_CMD_RCGR
+*/
+/*===========================================================================*/
+/* Structure definition of register */
+struct ipa_gcc_hwio_def_gcc_memnoc_cmd_rcgr_s
+{
+  u32 update : 1;
+  u32 root_en : 1;
+  u32 reserved0 : 2;
+  u32 dirty_cfg_rcgr : 1;
+  u32 reserved1 : 26;
+  u32 root_off : 1;
+};
+
+/* Union definition of register */
+union ipa_gcc_hwio_def_gcc_memnoc_cmd_rcgr_u
+{
+  struct ipa_gcc_hwio_def_gcc_memnoc_cmd_rcgr_s def;
+  u32 value;
+};
+
+/*===========================================================================*/
+/*!
+  @brief Bit Field definition of register: GCC_MEMNOC_CFG_RCGR
+*/
+/*===========================================================================*/
+/* Structure definition of register */
+struct ipa_gcc_hwio_def_gcc_memnoc_cfg_rcgr_s
+{
+  u32 src_div : 5;
+  u32 reserved0 : 3;
+  u32 src_sel : 3;
+  u32 reserved1 : 5;
+  u32 rcglite_disable : 1;
+  u32 reserved2 : 3;
+  u32 hw_clk_control : 1;
+  u32 reserved3 : 11;
+};
+
+/* Union definition of register */
+union ipa_gcc_hwio_def_gcc_memnoc_cfg_rcgr_u
+{
+  struct ipa_gcc_hwio_def_gcc_memnoc_cfg_rcgr_s def;
+  u32 value;
+};
+
+/*===========================================================================*/
+/*!
+  @brief Bit Field definition of register: GCC_RPMH_SHRM_CMD_DFSR
+*/
+/*===========================================================================*/
+/* Structure definition of register */
+struct ipa_gcc_hwio_def_gcc_rpmh_shrm_cmd_dfsr_s
+{
+  u32 dfs_en : 1;
+  u32 curr_perf_state : 4;
+  u32 hw_clk_control : 1;
+  u32 dfs_fsm_state : 3;
+  u32 perf_state_update_status : 1;
+  u32 sw_override : 1;
+  u32 sw_perf_state : 4;
+  u32 rcg_sw_ctrl : 1;
+  u32 reserved0 : 16;
+};
+
+/* Union definition of register */
+union ipa_gcc_hwio_def_gcc_rpmh_shrm_cmd_dfsr_u
+{
+  struct ipa_gcc_hwio_def_gcc_rpmh_shrm_cmd_dfsr_s def;
+  u32 value;
+};
+
+/*===========================================================================*/
+/*!
+  @brief Bit Field definition of register: GCC_RPMH_SHRM_SHRM_PERF0_DFSR
+*/
+/*===========================================================================*/
+/* Structure definition of register */
+struct ipa_gcc_hwio_def_gcc_rpmh_shrm_shrm_perf0_dfsr_s
+{
+  u32 src_div : 5;
+  u32 reserved0 : 3;
+  u32 src_sel : 3;
+  u32 reserved1 : 21;
+};
+
+/* Union definition of register */
+union ipa_gcc_hwio_def_gcc_rpmh_shrm_shrm_perf0_dfsr_u
+{
+  struct ipa_gcc_hwio_def_gcc_rpmh_shrm_shrm_perf0_dfsr_s def;
+  u32 value;
+};
+
+/*===========================================================================*/
+/*!
+  @brief Bit Field definition of register: GCC_RPMH_SHRM_SHRM_PERF1_DFSR
+*/
+/*===========================================================================*/
+/* Structure definition of register */
+struct ipa_gcc_hwio_def_gcc_rpmh_shrm_shrm_perf1_dfsr_s
+{
+  u32 src_div : 5;
+  u32 reserved0 : 3;
+  u32 src_sel : 3;
+  u32 reserved1 : 21;
+};
+
+/* Union definition of register */
+union ipa_gcc_hwio_def_gcc_rpmh_shrm_shrm_perf1_dfsr_u
+{
+  struct ipa_gcc_hwio_def_gcc_rpmh_shrm_shrm_perf1_dfsr_s def;
+  u32 value;
+};
+
+/*===========================================================================*/
+/*!
+  @brief Bit Field definition of register: GCC_RPMH_SHRM_SHRM_PERF2_DFSR
+*/
+/*===========================================================================*/
+/* Structure definition of register */
+struct ipa_gcc_hwio_def_gcc_rpmh_shrm_shrm_perf2_dfsr_s
+{
+  u32 src_div : 5;
+  u32 reserved0 : 3;
+  u32 src_sel : 3;
+  u32 reserved1 : 21;
+};
+
+/* Union definition of register */
+union ipa_gcc_hwio_def_gcc_rpmh_shrm_shrm_perf2_dfsr_u
+{
+  struct ipa_gcc_hwio_def_gcc_rpmh_shrm_shrm_perf2_dfsr_s def;
+  u32 value;
+};
+
+/*===========================================================================*/
+/*!
+  @brief Bit Field definition of register: GCC_RPMH_SHRM_SHRM_PERF3_DFSR
+*/
+/*===========================================================================*/
+/* Structure definition of register */
+struct ipa_gcc_hwio_def_gcc_rpmh_shrm_shrm_perf3_dfsr_s
+{
+  u32 src_div : 5;
+  u32 reserved0 : 3;
+  u32 src_sel : 3;
+  u32 reserved1 : 21;
+};
+
+/* Union definition of register */
+union ipa_gcc_hwio_def_gcc_rpmh_shrm_shrm_perf3_dfsr_u
+{
+  struct ipa_gcc_hwio_def_gcc_rpmh_shrm_shrm_perf3_dfsr_s def;
+  u32 value;
+};
+
+/*===========================================================================*/
+/*!
+  @brief Bit Field definition of register: GCC_RPMH_SHRM_SHRM_PERF4_DFSR
+*/
+/*===========================================================================*/
+/* Structure definition of register */
+struct ipa_gcc_hwio_def_gcc_rpmh_shrm_shrm_perf4_dfsr_s
+{
+  u32 src_div : 5;
+  u32 reserved0 : 3;
+  u32 src_sel : 3;
+  u32 reserved1 : 21;
+};
+
+/* Union definition of register */
+union ipa_gcc_hwio_def_gcc_rpmh_shrm_shrm_perf4_dfsr_u
+{
+  struct ipa_gcc_hwio_def_gcc_rpmh_shrm_shrm_perf4_dfsr_s def;
+  u32 value;
+};
+
+/*===========================================================================*/
+/*!
+  @brief Bit Field definition of register: GCC_RPMH_SHRM_SHRM_PERF5_DFSR
+*/
+/*===========================================================================*/
+/* Structure definition of register */
+struct ipa_gcc_hwio_def_gcc_rpmh_shrm_shrm_perf5_dfsr_s
+{
+  u32 src_div : 5;
+  u32 reserved0 : 3;
+  u32 src_sel : 3;
+  u32 reserved1 : 21;
+};
+
+/* Union definition of register */
+union ipa_gcc_hwio_def_gcc_rpmh_shrm_shrm_perf5_dfsr_u
+{
+  struct ipa_gcc_hwio_def_gcc_rpmh_shrm_shrm_perf5_dfsr_s def;
+  u32 value;
+};
+
+/*===========================================================================*/
+/*!
+  @brief Bit Field definition of register: GCC_RPMH_SHRM_SHRM_PERF6_DFSR
+*/
+/*===========================================================================*/
+/* Structure definition of register */
+struct ipa_gcc_hwio_def_gcc_rpmh_shrm_shrm_perf6_dfsr_s
+{
+  u32 src_div : 5;
+  u32 reserved0 : 3;
+  u32 src_sel : 3;
+  u32 reserved1 : 21;
+};
+
+/* Union definition of register */
+union ipa_gcc_hwio_def_gcc_rpmh_shrm_shrm_perf6_dfsr_u
+{
+  struct ipa_gcc_hwio_def_gcc_rpmh_shrm_shrm_perf6_dfsr_s def;
+  u32 value;
+};
+
+/*===========================================================================*/
+/*!
+  @brief Bit Field definition of register: GCC_RPMH_SHRM_SHRM_PERF7_DFSR
+*/
+/*===========================================================================*/
+/* Structure definition of register */
+struct ipa_gcc_hwio_def_gcc_rpmh_shrm_shrm_perf7_dfsr_s
+{
+  u32 src_div : 5;
+  u32 reserved0 : 3;
+  u32 src_sel : 3;
+  u32 reserved1 : 21;
+};
+
+/* Union definition of register */
+union ipa_gcc_hwio_def_gcc_rpmh_shrm_shrm_perf7_dfsr_u
+{
+  struct ipa_gcc_hwio_def_gcc_rpmh_shrm_shrm_perf7_dfsr_s def;
+  u32 value;
+};
+
+/*===========================================================================*/
+/*!
+  @brief Bit Field definition of register: GCC_RPMH_SHRM_SHRM_PERF8_DFSR
+*/
+/*===========================================================================*/
+/* Structure definition of register */
+struct ipa_gcc_hwio_def_gcc_rpmh_shrm_shrm_perf8_dfsr_s
+{
+  u32 src_div : 5;
+  u32 reserved0 : 3;
+  u32 src_sel : 3;
+  u32 reserved1 : 21;
+};
+
+/* Union definition of register */
+union ipa_gcc_hwio_def_gcc_rpmh_shrm_shrm_perf8_dfsr_u
+{
+  struct ipa_gcc_hwio_def_gcc_rpmh_shrm_shrm_perf8_dfsr_s def;
+  u32 value;
+};
+
+/*===========================================================================*/
+/*!
+  @brief Bit Field definition of register: GCC_RPMH_SHRM_SHRM_PERF9_DFSR
+*/
+/*===========================================================================*/
+/* Structure definition of register */
+struct ipa_gcc_hwio_def_gcc_rpmh_shrm_shrm_perf9_dfsr_s
+{
+  u32 src_div : 5;
+  u32 reserved0 : 3;
+  u32 src_sel : 3;
+  u32 reserved1 : 21;
+};
+
+/* Union definition of register */
+union ipa_gcc_hwio_def_gcc_rpmh_shrm_shrm_perf9_dfsr_u
+{
+  struct ipa_gcc_hwio_def_gcc_rpmh_shrm_shrm_perf9_dfsr_s def;
+  u32 value;
+};
+
+/*===========================================================================*/
+/*!
+  @brief Bit Field definition of register: GCC_RPMH_SHRM_SHRM_PERF10_DFSR
+*/
+/*===========================================================================*/
+/* Structure definition of register */
+struct ipa_gcc_hwio_def_gcc_rpmh_shrm_shrm_perf10_dfsr_s
+{
+  u32 src_div : 5;
+  u32 reserved0 : 3;
+  u32 src_sel : 3;
+  u32 reserved1 : 21;
+};
+
+/* Union definition of register */
+union ipa_gcc_hwio_def_gcc_rpmh_shrm_shrm_perf10_dfsr_u
+{
+  struct ipa_gcc_hwio_def_gcc_rpmh_shrm_shrm_perf10_dfsr_s def;
+  u32 value;
+};
+
+/*===========================================================================*/
+/*!
+  @brief Bit Field definition of register: GCC_RPMH_SHRM_SHRM_PERF11_DFSR
+*/
+/*===========================================================================*/
+/* Structure definition of register */
+struct ipa_gcc_hwio_def_gcc_rpmh_shrm_shrm_perf11_dfsr_s
+{
+  u32 src_div : 5;
+  u32 reserved0 : 3;
+  u32 src_sel : 3;
+  u32 reserved1 : 21;
+};
+
+/* Union definition of register */
+union ipa_gcc_hwio_def_gcc_rpmh_shrm_shrm_perf11_dfsr_u
+{
+  struct ipa_gcc_hwio_def_gcc_rpmh_shrm_shrm_perf11_dfsr_s def;
+  u32 value;
+};
+
+/*===========================================================================*/
+/*!
+  @brief Bit Field definition of register: GCC_RPMH_SHRM_SHRM_PERF12_DFSR
+*/
+/*===========================================================================*/
+/* Structure definition of register */
+struct ipa_gcc_hwio_def_gcc_rpmh_shrm_shrm_perf12_dfsr_s
+{
+  u32 src_div : 5;
+  u32 reserved0 : 3;
+  u32 src_sel : 3;
+  u32 reserved1 : 21;
+};
+
+/* Union definition of register */
+union ipa_gcc_hwio_def_gcc_rpmh_shrm_shrm_perf12_dfsr_u
+{
+  struct ipa_gcc_hwio_def_gcc_rpmh_shrm_shrm_perf12_dfsr_s def;
+  u32 value;
+};
+
+/*===========================================================================*/
+/*!
+  @brief Bit Field definition of register: GCC_RPMH_SHRM_SHRM_PERF13_DFSR
+*/
+/*===========================================================================*/
+/* Structure definition of register */
+struct ipa_gcc_hwio_def_gcc_rpmh_shrm_shrm_perf13_dfsr_s
+{
+  u32 src_div : 5;
+  u32 reserved0 : 3;
+  u32 src_sel : 3;
+  u32 reserved1 : 21;
+};
+
+/* Union definition of register */
+union ipa_gcc_hwio_def_gcc_rpmh_shrm_shrm_perf13_dfsr_u
+{
+  struct ipa_gcc_hwio_def_gcc_rpmh_shrm_shrm_perf13_dfsr_s def;
+  u32 value;
+};
+
+/*===========================================================================*/
+/*!
+  @brief Bit Field definition of register: GCC_RPMH_SHRM_SHRM_PERF14_DFSR
+*/
+/*===========================================================================*/
+/* Structure definition of register */
+struct ipa_gcc_hwio_def_gcc_rpmh_shrm_shrm_perf14_dfsr_s
+{
+  u32 src_div : 5;
+  u32 reserved0 : 3;
+  u32 src_sel : 3;
+  u32 reserved1 : 21;
+};
+
+/* Union definition of register */
+union ipa_gcc_hwio_def_gcc_rpmh_shrm_shrm_perf14_dfsr_u
+{
+  struct ipa_gcc_hwio_def_gcc_rpmh_shrm_shrm_perf14_dfsr_s def;
+  u32 value;
+};
+
+/*===========================================================================*/
+/*!
+  @brief Bit Field definition of register: GCC_RPMH_SHRM_SHRM_PERF15_DFSR
+*/
+/*===========================================================================*/
+/* Structure definition of register */
+struct ipa_gcc_hwio_def_gcc_rpmh_shrm_shrm_perf15_dfsr_s
+{
+  u32 src_div : 5;
+  u32 reserved0 : 3;
+  u32 src_sel : 3;
+  u32 reserved1 : 21;
+};
+
+/* Union definition of register */
+union ipa_gcc_hwio_def_gcc_rpmh_shrm_shrm_perf15_dfsr_u
+{
+  struct ipa_gcc_hwio_def_gcc_rpmh_shrm_shrm_perf15_dfsr_s def;
+  u32 value;
+};
+
+/*===========================================================================*/
+/*!
+  @brief Bit Field definition of register: GCC_SHRM_CMD_RCGR
+*/
+/*===========================================================================*/
+/* Structure definition of register */
+struct ipa_gcc_hwio_def_gcc_shrm_cmd_rcgr_s
+{
+  u32 update : 1;
+  u32 root_en : 1;
+  u32 reserved0 : 2;
+  u32 dirty_cfg_rcgr : 1;
+  u32 reserved1 : 26;
+  u32 root_off : 1;
+};
+
+/* Union definition of register */
+union ipa_gcc_hwio_def_gcc_shrm_cmd_rcgr_u
+{
+  struct ipa_gcc_hwio_def_gcc_shrm_cmd_rcgr_s def;
+  u32 value;
+};
+
+/*===========================================================================*/
+/*!
+  @brief Bit Field definition of register: GCC_SHRM_CFG_RCGR
+*/
+/*===========================================================================*/
+/* Structure definition of register */
+struct ipa_gcc_hwio_def_gcc_shrm_cfg_rcgr_s
+{
+  u32 src_div : 5;
+  u32 reserved0 : 3;
+  u32 src_sel : 3;
+  u32 reserved1 : 5;
+  u32 rcglite_disable : 1;
+  u32 reserved2 : 3;
+  u32 hw_clk_control : 1;
+  u32 reserved3 : 11;
+};
+
+/* Union definition of register */
+union ipa_gcc_hwio_def_gcc_shrm_cfg_rcgr_u
+{
+  struct ipa_gcc_hwio_def_gcc_shrm_cfg_rcgr_s def;
+  u32 value;
+};
+
+/*===========================================================================*/
+/*!
+  @brief Bit Field definition of register: GCC_SHRM_DCD_CDIV_DCDR
+*/
+/*===========================================================================*/
+/* Structure definition of register */
+struct ipa_gcc_hwio_def_gcc_shrm_dcd_cdiv_dcdr_s
+{
+  u32 dcd_enable : 1;
+  u32 reserved0 : 31;
+};
+
+/* Union definition of register */
+union ipa_gcc_hwio_def_gcc_shrm_dcd_cdiv_dcdr_u
+{
+  struct ipa_gcc_hwio_def_gcc_shrm_dcd_cdiv_dcdr_s def;
+  u32 value;
+};
+
+/*===========================================================================*/
+/*!
+  @brief Bit Field definition of register: GCC_MEMNOC_DCD_CDIV_DCDR
+*/
+/*===========================================================================*/
+/* Structure definition of register */
+struct ipa_gcc_hwio_def_gcc_memnoc_dcd_cdiv_dcdr_s
+{
+  u32 dcd_enable : 1;
+  u32 reserved0 : 31;
+};
+
+/* Union definition of register */
+union ipa_gcc_hwio_def_gcc_memnoc_dcd_cdiv_dcdr_u
+{
+  struct ipa_gcc_hwio_def_gcc_memnoc_dcd_cdiv_dcdr_s def;
+  u32 value;
+};
+
+/*===========================================================================*/
+/*!
+  @brief Bit Field definition of register: GCC_DDR_I_HCLK_CBCR
+*/
+/*===========================================================================*/
+/* Structure definition of register */
+struct ipa_gcc_hwio_def_gcc_ddr_i_hclk_cbcr_s
+{
+  u32 clk_enable : 1;
+  u32 hw_ctl : 1;
+  u32 clk_ares : 1;
+  u32 sw_only_en : 1;
+  u32 reserved0 : 18;
+  u32 clk_dis : 1;
+  u32 ignore_all_clk_dis : 1;
+  u32 ignore_all_ares : 1;
+  u32 reserved1 : 6;
+  u32 clk_off : 1;
+};
+
+/* Union definition of register */
+union ipa_gcc_hwio_def_gcc_ddr_i_hclk_cbcr_u
+{
+  struct ipa_gcc_hwio_def_gcc_ddr_i_hclk_cbcr_s def;
+  u32 value;
+};
+
+/*===========================================================================*/
+/*!
+  @brief Bit Field definition of register: GCC_DDRMC_CH0_CBCR
+*/
+/*===========================================================================*/
+/* Structure definition of register */
+struct ipa_gcc_hwio_def_gcc_ddrmc_ch0_cbcr_s
+{
+  u32 clk_enable : 1;
+  u32 hw_ctl : 1;
+  u32 clk_ares : 1;
+  u32 sw_only_en : 1;
+  u32 reserved0 : 16;
+  u32 ignore_rpmh_clk_dis : 1;
+  u32 reserved1 : 1;
+  u32 clk_dis : 1;
+  u32 ignore_all_clk_dis : 1;
+  u32 ignore_all_ares : 1;
+  u32 reserved2 : 6;
+  u32 clk_off : 1;
+};
+
+/* Union definition of register */
+union ipa_gcc_hwio_def_gcc_ddrmc_ch0_cbcr_u
+{
+  struct ipa_gcc_hwio_def_gcc_ddrmc_ch0_cbcr_s def;
+  u32 value;
+};
+
+/*===========================================================================*/
+/*!
+  @brief Bit Field definition of register: GCC_DDRMC_CH1_CBCR
+*/
+/*===========================================================================*/
+/* Structure definition of register */
+struct ipa_gcc_hwio_def_gcc_ddrmc_ch1_cbcr_s
+{
+  u32 clk_enable : 1;
+  u32 hw_ctl : 1;
+  u32 clk_ares : 1;
+  u32 sw_only_en : 1;
+  u32 reserved0 : 16;
+  u32 ignore_rpmh_clk_dis : 1;
+  u32 reserved1 : 1;
+  u32 clk_dis : 1;
+  u32 ignore_all_clk_dis : 1;
+  u32 ignore_all_ares : 1;
+  u32 reserved2 : 6;
+  u32 clk_off : 1;
+};
+
+/* Union definition of register */
+union ipa_gcc_hwio_def_gcc_ddrmc_ch1_cbcr_u
+{
+  struct ipa_gcc_hwio_def_gcc_ddrmc_ch1_cbcr_s def;
+  u32 value;
+};
+
+/*===========================================================================*/
+/*!
+  @brief Bit Field definition of register: GCC_RPMH_DDRMC_CH0_CMD_DFSR
+*/
+/*===========================================================================*/
+/* Structure definition of register */
+struct ipa_gcc_hwio_def_gcc_rpmh_ddrmc_ch0_cmd_dfsr_s
+{
+  u32 dfs_en : 1;
+  u32 curr_perf_state : 4;
+  u32 hw_clk_control : 1;
+  u32 dfs_fsm_state : 3;
+  u32 perf_state_update_status : 1;
+  u32 sw_override : 1;
+  u32 sw_perf_state : 4;
+  u32 rcg_sw_ctrl : 1;
+  u32 reserved0 : 16;
+};
+
+/* Union definition of register */
+union ipa_gcc_hwio_def_gcc_rpmh_ddrmc_ch0_cmd_dfsr_u
+{
+  struct ipa_gcc_hwio_def_gcc_rpmh_ddrmc_ch0_cmd_dfsr_s def;
+  u32 value;
+};
+
+/*===========================================================================*/
+/*!
+  @brief Bit Field definition of register: GCC_RPMH_DDRMC_CH0_DDRMC_CH0_ROOT_PERF0_DFSR
+*/
+/*===========================================================================*/
+/* Structure definition of register */
+struct ipa_gcc_hwio_def_gcc_rpmh_ddrmc_ch0_ddrmc_ch0_root_perf0_dfsr_s
+{
+  u32 src_div : 5;
+  u32 reserved0 : 3;
+  u32 src_sel : 3;
+  u32 reserved1 : 21;
+};
+
+/* Union definition of register */
+union ipa_gcc_hwio_def_gcc_rpmh_ddrmc_ch0_ddrmc_ch0_root_perf0_dfsr_u
+{
+  struct ipa_gcc_hwio_def_gcc_rpmh_ddrmc_ch0_ddrmc_ch0_root_perf0_dfsr_s def;
+  u32 value;
+};
+
+/*===========================================================================*/
+/*!
+  @brief Bit Field definition of register: GCC_RPMH_DDRMC_CH0_DDRMC_CH0_ROOT_PERF1_DFSR
+*/
+/*===========================================================================*/
+/* Structure definition of register */
+struct ipa_gcc_hwio_def_gcc_rpmh_ddrmc_ch0_ddrmc_ch0_root_perf1_dfsr_s
+{
+  u32 src_div : 5;
+  u32 reserved0 : 3;
+  u32 src_sel : 3;
+  u32 reserved1 : 21;
+};
+
+/* Union definition of register */
+union ipa_gcc_hwio_def_gcc_rpmh_ddrmc_ch0_ddrmc_ch0_root_perf1_dfsr_u
+{
+  struct ipa_gcc_hwio_def_gcc_rpmh_ddrmc_ch0_ddrmc_ch0_root_perf1_dfsr_s def;
+  u32 value;
+};
+
+/*===========================================================================*/
+/*!
+  @brief Bit Field definition of register: GCC_RPMH_DDRMC_CH0_DDRMC_CH0_ROOT_PERF2_DFSR
+*/
+/*===========================================================================*/
+/* Structure definition of register */
+struct ipa_gcc_hwio_def_gcc_rpmh_ddrmc_ch0_ddrmc_ch0_root_perf2_dfsr_s
+{
+  u32 src_div : 5;
+  u32 reserved0 : 3;
+  u32 src_sel : 3;
+  u32 reserved1 : 21;
+};
+
+/* Union definition of register */
+union ipa_gcc_hwio_def_gcc_rpmh_ddrmc_ch0_ddrmc_ch0_root_perf2_dfsr_u
+{
+  struct ipa_gcc_hwio_def_gcc_rpmh_ddrmc_ch0_ddrmc_ch0_root_perf2_dfsr_s def;
+  u32 value;
+};
+
+/*===========================================================================*/
+/*!
+  @brief Bit Field definition of register: GCC_RPMH_DDRMC_CH0_DDRMC_CH0_ROOT_PERF3_DFSR
+*/
+/*===========================================================================*/
+/* Structure definition of register */
+struct ipa_gcc_hwio_def_gcc_rpmh_ddrmc_ch0_ddrmc_ch0_root_perf3_dfsr_s
+{
+  u32 src_div : 5;
+  u32 reserved0 : 3;
+  u32 src_sel : 3;
+  u32 reserved1 : 21;
+};
+
+/* Union definition of register */
+union ipa_gcc_hwio_def_gcc_rpmh_ddrmc_ch0_ddrmc_ch0_root_perf3_dfsr_u
+{
+  struct ipa_gcc_hwio_def_gcc_rpmh_ddrmc_ch0_ddrmc_ch0_root_perf3_dfsr_s def;
+  u32 value;
+};
+
+/*===========================================================================*/
+/*!
+  @brief Bit Field definition of register: GCC_RPMH_DDRMC_CH0_DDRMC_CH0_ROOT_PERF4_DFSR
+*/
+/*===========================================================================*/
+/* Structure definition of register */
+struct ipa_gcc_hwio_def_gcc_rpmh_ddrmc_ch0_ddrmc_ch0_root_perf4_dfsr_s
+{
+  u32 src_div : 5;
+  u32 reserved0 : 3;
+  u32 src_sel : 3;
+  u32 reserved1 : 21;
+};
+
+/* Union definition of register */
+union ipa_gcc_hwio_def_gcc_rpmh_ddrmc_ch0_ddrmc_ch0_root_perf4_dfsr_u
+{
+  struct ipa_gcc_hwio_def_gcc_rpmh_ddrmc_ch0_ddrmc_ch0_root_perf4_dfsr_s def;
+  u32 value;
+};
+
+/*===========================================================================*/
+/*!
+  @brief Bit Field definition of register: GCC_RPMH_DDRMC_CH0_DDRMC_CH0_ROOT_PERF5_DFSR
+*/
+/*===========================================================================*/
+/* Structure definition of register */
+struct ipa_gcc_hwio_def_gcc_rpmh_ddrmc_ch0_ddrmc_ch0_root_perf5_dfsr_s
+{
+  u32 src_div : 5;
+  u32 reserved0 : 3;
+  u32 src_sel : 3;
+  u32 reserved1 : 21;
+};
+
+/* Union definition of register */
+union ipa_gcc_hwio_def_gcc_rpmh_ddrmc_ch0_ddrmc_ch0_root_perf5_dfsr_u
+{
+  struct ipa_gcc_hwio_def_gcc_rpmh_ddrmc_ch0_ddrmc_ch0_root_perf5_dfsr_s def;
+  u32 value;
+};
+
+/*===========================================================================*/
+/*!
+  @brief Bit Field definition of register: GCC_RPMH_DDRMC_CH0_DDRMC_CH0_ROOT_PERF6_DFSR
+*/
+/*===========================================================================*/
+/* Structure definition of register */
+struct ipa_gcc_hwio_def_gcc_rpmh_ddrmc_ch0_ddrmc_ch0_root_perf6_dfsr_s
+{
+  u32 src_div : 5;
+  u32 reserved0 : 3;
+  u32 src_sel : 3;
+  u32 reserved1 : 21;
+};
+
+/* Union definition of register */
+union ipa_gcc_hwio_def_gcc_rpmh_ddrmc_ch0_ddrmc_ch0_root_perf6_dfsr_u
+{
+  struct ipa_gcc_hwio_def_gcc_rpmh_ddrmc_ch0_ddrmc_ch0_root_perf6_dfsr_s def;
+  u32 value;
+};
+
+/*===========================================================================*/
+/*!
+  @brief Bit Field definition of register: GCC_RPMH_DDRMC_CH0_DDRMC_CH0_ROOT_PERF7_DFSR
+*/
+/*===========================================================================*/
+/* Structure definition of register */
+struct ipa_gcc_hwio_def_gcc_rpmh_ddrmc_ch0_ddrmc_ch0_root_perf7_dfsr_s
+{
+  u32 src_div : 5;
+  u32 reserved0 : 3;
+  u32 src_sel : 3;
+  u32 reserved1 : 21;
+};
+
+/* Union definition of register */
+union ipa_gcc_hwio_def_gcc_rpmh_ddrmc_ch0_ddrmc_ch0_root_perf7_dfsr_u
+{
+  struct ipa_gcc_hwio_def_gcc_rpmh_ddrmc_ch0_ddrmc_ch0_root_perf7_dfsr_s def;
+  u32 value;
+};
+
+/*===========================================================================*/
+/*!
+  @brief Bit Field definition of register: GCC_RPMH_DDRMC_CH0_DDRMC_CH0_ROOT_PERF8_DFSR
+*/
+/*===========================================================================*/
+/* Structure definition of register */
+struct ipa_gcc_hwio_def_gcc_rpmh_ddrmc_ch0_ddrmc_ch0_root_perf8_dfsr_s
+{
+  u32 src_div : 5;
+  u32 reserved0 : 3;
+  u32 src_sel : 3;
+  u32 reserved1 : 21;
+};
+
+/* Union definition of register */
+union ipa_gcc_hwio_def_gcc_rpmh_ddrmc_ch0_ddrmc_ch0_root_perf8_dfsr_u
+{
+  struct ipa_gcc_hwio_def_gcc_rpmh_ddrmc_ch0_ddrmc_ch0_root_perf8_dfsr_s def;
+  u32 value;
+};
+
+/*===========================================================================*/
+/*!
+  @brief Bit Field definition of register: GCC_RPMH_DDRMC_CH0_DDRMC_CH0_ROOT_PERF9_DFSR
+*/
+/*===========================================================================*/
+/* Structure definition of register */
+struct ipa_gcc_hwio_def_gcc_rpmh_ddrmc_ch0_ddrmc_ch0_root_perf9_dfsr_s
+{
+  u32 src_div : 5;
+  u32 reserved0 : 3;
+  u32 src_sel : 3;
+  u32 reserved1 : 21;
+};
+
+/* Union definition of register */
+union ipa_gcc_hwio_def_gcc_rpmh_ddrmc_ch0_ddrmc_ch0_root_perf9_dfsr_u
+{
+  struct ipa_gcc_hwio_def_gcc_rpmh_ddrmc_ch0_ddrmc_ch0_root_perf9_dfsr_s def;
+  u32 value;
+};
+
+/*===========================================================================*/
+/*!
+  @brief Bit Field definition of register: GCC_RPMH_DDRMC_CH0_DDRMC_CH0_ROOT_PERF10_DFSR
+*/
+/*===========================================================================*/
+/* Structure definition of register */
+struct ipa_gcc_hwio_def_gcc_rpmh_ddrmc_ch0_ddrmc_ch0_root_perf10_dfsr_s
+{
+  u32 src_div : 5;
+  u32 reserved0 : 3;
+  u32 src_sel : 3;
+  u32 reserved1 : 21;
+};
+
+/* Union definition of register */
+union ipa_gcc_hwio_def_gcc_rpmh_ddrmc_ch0_ddrmc_ch0_root_perf10_dfsr_u
+{
+  struct ipa_gcc_hwio_def_gcc_rpmh_ddrmc_ch0_ddrmc_ch0_root_perf10_dfsr_s def;
+  u32 value;
+};
+
+/*===========================================================================*/
+/*!
+  @brief Bit Field definition of register: GCC_RPMH_DDRMC_CH0_DDRMC_CH0_ROOT_PERF11_DFSR
+*/
+/*===========================================================================*/
+/* Structure definition of register */
+struct ipa_gcc_hwio_def_gcc_rpmh_ddrmc_ch0_ddrmc_ch0_root_perf11_dfsr_s
+{
+  u32 src_div : 5;
+  u32 reserved0 : 3;
+  u32 src_sel : 3;
+  u32 reserved1 : 21;
+};
+
+/* Union definition of register */
+union ipa_gcc_hwio_def_gcc_rpmh_ddrmc_ch0_ddrmc_ch0_root_perf11_dfsr_u
+{
+  struct ipa_gcc_hwio_def_gcc_rpmh_ddrmc_ch0_ddrmc_ch0_root_perf11_dfsr_s def;
+  u32 value;
+};
+
+/*===========================================================================*/
+/*!
+  @brief Bit Field definition of register: GCC_RPMH_DDRMC_CH0_DDRMC_CH0_ROOT_PERF12_DFSR
+*/
+/*===========================================================================*/
+/* Structure definition of register */
+struct ipa_gcc_hwio_def_gcc_rpmh_ddrmc_ch0_ddrmc_ch0_root_perf12_dfsr_s
+{
+  u32 src_div : 5;
+  u32 reserved0 : 3;
+  u32 src_sel : 3;
+  u32 reserved1 : 21;
+};
+
+/* Union definition of register */
+union ipa_gcc_hwio_def_gcc_rpmh_ddrmc_ch0_ddrmc_ch0_root_perf12_dfsr_u
+{
+  struct ipa_gcc_hwio_def_gcc_rpmh_ddrmc_ch0_ddrmc_ch0_root_perf12_dfsr_s def;
+  u32 value;
+};
+
+/*===========================================================================*/
+/*!
+  @brief Bit Field definition of register: GCC_RPMH_DDRMC_CH0_DDRMC_CH0_ROOT_PERF13_DFSR
+*/
+/*===========================================================================*/
+/* Structure definition of register */
+struct ipa_gcc_hwio_def_gcc_rpmh_ddrmc_ch0_ddrmc_ch0_root_perf13_dfsr_s
+{
+  u32 src_div : 5;
+  u32 reserved0 : 3;
+  u32 src_sel : 3;
+  u32 reserved1 : 21;
+};
+
+/* Union definition of register */
+union ipa_gcc_hwio_def_gcc_rpmh_ddrmc_ch0_ddrmc_ch0_root_perf13_dfsr_u
+{
+  struct ipa_gcc_hwio_def_gcc_rpmh_ddrmc_ch0_ddrmc_ch0_root_perf13_dfsr_s def;
+  u32 value;
+};
+
+/*===========================================================================*/
+/*!
+  @brief Bit Field definition of register: GCC_RPMH_DDRMC_CH0_DDRMC_CH0_ROOT_PERF14_DFSR
+*/
+/*===========================================================================*/
+/* Structure definition of register */
+struct ipa_gcc_hwio_def_gcc_rpmh_ddrmc_ch0_ddrmc_ch0_root_perf14_dfsr_s
+{
+  u32 src_div : 5;
+  u32 reserved0 : 3;
+  u32 src_sel : 3;
+  u32 reserved1 : 21;
+};
+
+/* Union definition of register */
+union ipa_gcc_hwio_def_gcc_rpmh_ddrmc_ch0_ddrmc_ch0_root_perf14_dfsr_u
+{
+  struct ipa_gcc_hwio_def_gcc_rpmh_ddrmc_ch0_ddrmc_ch0_root_perf14_dfsr_s def;
+  u32 value;
+};
+
+/*===========================================================================*/
+/*!
+  @brief Bit Field definition of register: GCC_RPMH_DDRMC_CH0_DDRMC_CH0_ROOT_PERF15_DFSR
+*/
+/*===========================================================================*/
+/* Structure definition of register */
+struct ipa_gcc_hwio_def_gcc_rpmh_ddrmc_ch0_ddrmc_ch0_root_perf15_dfsr_s
+{
+  u32 src_div : 5;
+  u32 reserved0 : 3;
+  u32 src_sel : 3;
+  u32 reserved1 : 21;
+};
+
+/* Union definition of register */
+union ipa_gcc_hwio_def_gcc_rpmh_ddrmc_ch0_ddrmc_ch0_root_perf15_dfsr_u
+{
+  struct ipa_gcc_hwio_def_gcc_rpmh_ddrmc_ch0_ddrmc_ch0_root_perf15_dfsr_s def;
+  u32 value;
+};
+
+/*===========================================================================*/
+/*!
+  @brief Bit Field definition of register: GCC_DDRMC_CH0_ROOT_CMD_RCGR
+*/
+/*===========================================================================*/
+/* Structure definition of register */
+struct ipa_gcc_hwio_def_gcc_ddrmc_ch0_root_cmd_rcgr_s
+{
+  u32 update : 1;
+  u32 root_en : 1;
+  u32 reserved0 : 2;
+  u32 dirty_cfg_rcgr : 1;
+  u32 reserved1 : 26;
+  u32 root_off : 1;
+};
+
+/* Union definition of register */
+union ipa_gcc_hwio_def_gcc_ddrmc_ch0_root_cmd_rcgr_u
+{
+  struct ipa_gcc_hwio_def_gcc_ddrmc_ch0_root_cmd_rcgr_s def;
+  u32 value;
+};
+
+/*===========================================================================*/
+/*!
+  @brief Bit Field definition of register: GCC_DDRMC_CH0_ROOT_CFG_RCGR
+*/
+/*===========================================================================*/
+/* Structure definition of register */
+struct ipa_gcc_hwio_def_gcc_ddrmc_ch0_root_cfg_rcgr_s
+{
+  u32 src_div : 5;
+  u32 reserved0 : 3;
+  u32 src_sel : 3;
+  u32 reserved1 : 5;
+  u32 rcglite_disable : 1;
+  u32 reserved2 : 3;
+  u32 hw_clk_control : 1;
+  u32 reserved3 : 11;
+};
+
+/* Union definition of register */
+union ipa_gcc_hwio_def_gcc_ddrmc_ch0_root_cfg_rcgr_u
+{
+  struct ipa_gcc_hwio_def_gcc_ddrmc_ch0_root_cfg_rcgr_s def;
+  u32 value;
+};
+
+/*===========================================================================*/
+/*!
+  @brief Bit Field definition of register: GCC_DDRMC_CH0_ROOT_DCD_CDIV_DCDR
+*/
+/*===========================================================================*/
+/* Structure definition of register */
+struct ipa_gcc_hwio_def_gcc_ddrmc_ch0_root_dcd_cdiv_dcdr_s
+{
+  u32 dcd_enable : 1;
+  u32 reserved0 : 31;
+};
+
+/* Union definition of register */
+union ipa_gcc_hwio_def_gcc_ddrmc_ch0_root_dcd_cdiv_dcdr_u
+{
+  struct ipa_gcc_hwio_def_gcc_ddrmc_ch0_root_dcd_cdiv_dcdr_s def;
+  u32 value;
+};
+
+/*===========================================================================*/
+/*!
+  @brief Bit Field definition of register: GCC_RPMH_DDRMC_CH1_CMD_DFSR
+*/
+/*===========================================================================*/
+/* Structure definition of register */
+struct ipa_gcc_hwio_def_gcc_rpmh_ddrmc_ch1_cmd_dfsr_s
+{
+  u32 dfs_en : 1;
+  u32 curr_perf_state : 4;
+  u32 hw_clk_control : 1;
+  u32 dfs_fsm_state : 3;
+  u32 perf_state_update_status : 1;
+  u32 sw_override : 1;
+  u32 sw_perf_state : 4;
+  u32 rcg_sw_ctrl : 1;
+  u32 reserved0 : 16;
+};
+
+/* Union definition of register */
+union ipa_gcc_hwio_def_gcc_rpmh_ddrmc_ch1_cmd_dfsr_u
+{
+  struct ipa_gcc_hwio_def_gcc_rpmh_ddrmc_ch1_cmd_dfsr_s def;
+  u32 value;
+};
+
+/*===========================================================================*/
+/*!
+  @brief Bit Field definition of register: GCC_RPMH_DDRMC_CH1_DDRMC_CH1_ROOT_PERF0_DFSR
+*/
+/*===========================================================================*/
+/* Structure definition of register */
+struct ipa_gcc_hwio_def_gcc_rpmh_ddrmc_ch1_ddrmc_ch1_root_perf0_dfsr_s
+{
+  u32 src_div : 5;
+  u32 reserved0 : 3;
+  u32 src_sel : 3;
+  u32 reserved1 : 21;
+};
+
+/* Union definition of register */
+union ipa_gcc_hwio_def_gcc_rpmh_ddrmc_ch1_ddrmc_ch1_root_perf0_dfsr_u
+{
+  struct ipa_gcc_hwio_def_gcc_rpmh_ddrmc_ch1_ddrmc_ch1_root_perf0_dfsr_s def;
+  u32 value;
+};
+
+/*===========================================================================*/
+/*!
+  @brief Bit Field definition of register: GCC_RPMH_DDRMC_CH1_DDRMC_CH1_ROOT_PERF1_DFSR
+*/
+/*===========================================================================*/
+/* Structure definition of register */
+struct ipa_gcc_hwio_def_gcc_rpmh_ddrmc_ch1_ddrmc_ch1_root_perf1_dfsr_s
+{
+  u32 src_div : 5;
+  u32 reserved0 : 3;
+  u32 src_sel : 3;
+  u32 reserved1 : 21;
+};
+
+/* Union definition of register */
+union ipa_gcc_hwio_def_gcc_rpmh_ddrmc_ch1_ddrmc_ch1_root_perf1_dfsr_u
+{
+  struct ipa_gcc_hwio_def_gcc_rpmh_ddrmc_ch1_ddrmc_ch1_root_perf1_dfsr_s def;
+  u32 value;
+};
+
+/*===========================================================================*/
+/*!
+  @brief Bit Field definition of register: GCC_RPMH_DDRMC_CH1_DDRMC_CH1_ROOT_PERF2_DFSR
+*/
+/*===========================================================================*/
+/* Structure definition of register */
+struct ipa_gcc_hwio_def_gcc_rpmh_ddrmc_ch1_ddrmc_ch1_root_perf2_dfsr_s
+{
+  u32 src_div : 5;
+  u32 reserved0 : 3;
+  u32 src_sel : 3;
+  u32 reserved1 : 21;
+};
+
+/* Union definition of register */
+union ipa_gcc_hwio_def_gcc_rpmh_ddrmc_ch1_ddrmc_ch1_root_perf2_dfsr_u
+{
+  struct ipa_gcc_hwio_def_gcc_rpmh_ddrmc_ch1_ddrmc_ch1_root_perf2_dfsr_s def;
+  u32 value;
+};
+
+/*===========================================================================*/
+/*!
+  @brief Bit Field definition of register: GCC_RPMH_DDRMC_CH1_DDRMC_CH1_ROOT_PERF3_DFSR
+*/
+/*===========================================================================*/
+/* Structure definition of register */
+struct ipa_gcc_hwio_def_gcc_rpmh_ddrmc_ch1_ddrmc_ch1_root_perf3_dfsr_s
+{
+  u32 src_div : 5;
+  u32 reserved0 : 3;
+  u32 src_sel : 3;
+  u32 reserved1 : 21;
+};
+
+/* Union definition of register */
+union ipa_gcc_hwio_def_gcc_rpmh_ddrmc_ch1_ddrmc_ch1_root_perf3_dfsr_u
+{
+  struct ipa_gcc_hwio_def_gcc_rpmh_ddrmc_ch1_ddrmc_ch1_root_perf3_dfsr_s def;
+  u32 value;
+};
+
+/*===========================================================================*/
+/*!
+  @brief Bit Field definition of register: GCC_RPMH_DDRMC_CH1_DDRMC_CH1_ROOT_PERF4_DFSR
+*/
+/*===========================================================================*/
+/* Structure definition of register */
+struct ipa_gcc_hwio_def_gcc_rpmh_ddrmc_ch1_ddrmc_ch1_root_perf4_dfsr_s
+{
+  u32 src_div : 5;
+  u32 reserved0 : 3;
+  u32 src_sel : 3;
+  u32 reserved1 : 21;
+};
+
+/* Union definition of register */
+union ipa_gcc_hwio_def_gcc_rpmh_ddrmc_ch1_ddrmc_ch1_root_perf4_dfsr_u
+{
+  struct ipa_gcc_hwio_def_gcc_rpmh_ddrmc_ch1_ddrmc_ch1_root_perf4_dfsr_s def;
+  u32 value;
+};
+
+/*===========================================================================*/
+/*!
+  @brief Bit Field definition of register: GCC_RPMH_DDRMC_CH1_DDRMC_CH1_ROOT_PERF5_DFSR
+*/
+/*===========================================================================*/
+/* Structure definition of register */
+struct ipa_gcc_hwio_def_gcc_rpmh_ddrmc_ch1_ddrmc_ch1_root_perf5_dfsr_s
+{
+  u32 src_div : 5;
+  u32 reserved0 : 3;
+  u32 src_sel : 3;
+  u32 reserved1 : 21;
+};
+
+/* Union definition of register */
+union ipa_gcc_hwio_def_gcc_rpmh_ddrmc_ch1_ddrmc_ch1_root_perf5_dfsr_u
+{
+  struct ipa_gcc_hwio_def_gcc_rpmh_ddrmc_ch1_ddrmc_ch1_root_perf5_dfsr_s def;
+  u32 value;
+};
+
+/*===========================================================================*/
+/*!
+  @brief Bit Field definition of register: GCC_RPMH_DDRMC_CH1_DDRMC_CH1_ROOT_PERF6_DFSR
+*/
+/*===========================================================================*/
+/* Structure definition of register */
+struct ipa_gcc_hwio_def_gcc_rpmh_ddrmc_ch1_ddrmc_ch1_root_perf6_dfsr_s
+{
+  u32 src_div : 5;
+  u32 reserved0 : 3;
+  u32 src_sel : 3;
+  u32 reserved1 : 21;
+};
+
+/* Union definition of register */
+union ipa_gcc_hwio_def_gcc_rpmh_ddrmc_ch1_ddrmc_ch1_root_perf6_dfsr_u
+{
+  struct ipa_gcc_hwio_def_gcc_rpmh_ddrmc_ch1_ddrmc_ch1_root_perf6_dfsr_s def;
+  u32 value;
+};
+
+/*===========================================================================*/
+/*!
+  @brief Bit Field definition of register: GCC_RPMH_DDRMC_CH1_DDRMC_CH1_ROOT_PERF7_DFSR
+*/
+/*===========================================================================*/
+/* Structure definition of register */
+struct ipa_gcc_hwio_def_gcc_rpmh_ddrmc_ch1_ddrmc_ch1_root_perf7_dfsr_s
+{
+  u32 src_div : 5;
+  u32 reserved0 : 3;
+  u32 src_sel : 3;
+  u32 reserved1 : 21;
+};
+
+/* Union definition of register */
+union ipa_gcc_hwio_def_gcc_rpmh_ddrmc_ch1_ddrmc_ch1_root_perf7_dfsr_u
+{
+  struct ipa_gcc_hwio_def_gcc_rpmh_ddrmc_ch1_ddrmc_ch1_root_perf7_dfsr_s def;
+  u32 value;
+};
+
+/*===========================================================================*/
+/*!
+  @brief Bit Field definition of register: GCC_RPMH_DDRMC_CH1_DDRMC_CH1_ROOT_PERF8_DFSR
+*/
+/*===========================================================================*/
+/* Structure definition of register */
+struct ipa_gcc_hwio_def_gcc_rpmh_ddrmc_ch1_ddrmc_ch1_root_perf8_dfsr_s
+{
+  u32 src_div : 5;
+  u32 reserved0 : 3;
+  u32 src_sel : 3;
+  u32 reserved1 : 21;
+};
+
+/* Union definition of register */
+union ipa_gcc_hwio_def_gcc_rpmh_ddrmc_ch1_ddrmc_ch1_root_perf8_dfsr_u
+{
+  struct ipa_gcc_hwio_def_gcc_rpmh_ddrmc_ch1_ddrmc_ch1_root_perf8_dfsr_s def;
+  u32 value;
+};
+
+/*===========================================================================*/
+/*!
+  @brief Bit Field definition of register: GCC_RPMH_DDRMC_CH1_DDRMC_CH1_ROOT_PERF9_DFSR
+*/
+/*===========================================================================*/
+/* Structure definition of register */
+struct ipa_gcc_hwio_def_gcc_rpmh_ddrmc_ch1_ddrmc_ch1_root_perf9_dfsr_s
+{
+  u32 src_div : 5;
+  u32 reserved0 : 3;
+  u32 src_sel : 3;
+  u32 reserved1 : 21;
+};
+
+/* Union definition of register */
+union ipa_gcc_hwio_def_gcc_rpmh_ddrmc_ch1_ddrmc_ch1_root_perf9_dfsr_u
+{
+  struct ipa_gcc_hwio_def_gcc_rpmh_ddrmc_ch1_ddrmc_ch1_root_perf9_dfsr_s def;
+  u32 value;
+};
+
+/*===========================================================================*/
+/*!
+  @brief Bit Field definition of register: GCC_RPMH_DDRMC_CH1_DDRMC_CH1_ROOT_PERF10_DFSR
+*/
+/*===========================================================================*/
+/* Structure definition of register */
+struct ipa_gcc_hwio_def_gcc_rpmh_ddrmc_ch1_ddrmc_ch1_root_perf10_dfsr_s
+{
+  u32 src_div : 5;
+  u32 reserved0 : 3;
+  u32 src_sel : 3;
+  u32 reserved1 : 21;
+};
+
+/* Union definition of register */
+union ipa_gcc_hwio_def_gcc_rpmh_ddrmc_ch1_ddrmc_ch1_root_perf10_dfsr_u
+{
+  struct ipa_gcc_hwio_def_gcc_rpmh_ddrmc_ch1_ddrmc_ch1_root_perf10_dfsr_s def;
+  u32 value;
+};
+
+/*===========================================================================*/
+/*!
+  @brief Bit Field definition of register: GCC_RPMH_DDRMC_CH1_DDRMC_CH1_ROOT_PERF11_DFSR
+*/
+/*===========================================================================*/
+/* Structure definition of register */
+struct ipa_gcc_hwio_def_gcc_rpmh_ddrmc_ch1_ddrmc_ch1_root_perf11_dfsr_s
+{
+  u32 src_div : 5;
+  u32 reserved0 : 3;
+  u32 src_sel : 3;
+  u32 reserved1 : 21;
+};
+
+/* Union definition of register */
+union ipa_gcc_hwio_def_gcc_rpmh_ddrmc_ch1_ddrmc_ch1_root_perf11_dfsr_u
+{
+  struct ipa_gcc_hwio_def_gcc_rpmh_ddrmc_ch1_ddrmc_ch1_root_perf11_dfsr_s def;
+  u32 value;
+};
+
+/*===========================================================================*/
+/*!
+  @brief Bit Field definition of register: GCC_RPMH_DDRMC_CH1_DDRMC_CH1_ROOT_PERF12_DFSR
+*/
+/*===========================================================================*/
+/* Structure definition of register */
+struct ipa_gcc_hwio_def_gcc_rpmh_ddrmc_ch1_ddrmc_ch1_root_perf12_dfsr_s
+{
+  u32 src_div : 5;
+  u32 reserved0 : 3;
+  u32 src_sel : 3;
+  u32 reserved1 : 21;
+};
+
+/* Union definition of register */
+union ipa_gcc_hwio_def_gcc_rpmh_ddrmc_ch1_ddrmc_ch1_root_perf12_dfsr_u
+{
+  struct ipa_gcc_hwio_def_gcc_rpmh_ddrmc_ch1_ddrmc_ch1_root_perf12_dfsr_s def;
+  u32 value;
+};
+
+/*===========================================================================*/
+/*!
+  @brief Bit Field definition of register: GCC_RPMH_DDRMC_CH1_DDRMC_CH1_ROOT_PERF13_DFSR
+*/
+/*===========================================================================*/
+/* Structure definition of register */
+struct ipa_gcc_hwio_def_gcc_rpmh_ddrmc_ch1_ddrmc_ch1_root_perf13_dfsr_s
+{
+  u32 src_div : 5;
+  u32 reserved0 : 3;
+  u32 src_sel : 3;
+  u32 reserved1 : 21;
+};
+
+/* Union definition of register */
+union ipa_gcc_hwio_def_gcc_rpmh_ddrmc_ch1_ddrmc_ch1_root_perf13_dfsr_u
+{
+  struct ipa_gcc_hwio_def_gcc_rpmh_ddrmc_ch1_ddrmc_ch1_root_perf13_dfsr_s def;
+  u32 value;
+};
+
+/*===========================================================================*/
+/*!
+  @brief Bit Field definition of register: GCC_RPMH_DDRMC_CH1_DDRMC_CH1_ROOT_PERF14_DFSR
+*/
+/*===========================================================================*/
+/* Structure definition of register */
+struct ipa_gcc_hwio_def_gcc_rpmh_ddrmc_ch1_ddrmc_ch1_root_perf14_dfsr_s
+{
+  u32 src_div : 5;
+  u32 reserved0 : 3;
+  u32 src_sel : 3;
+  u32 reserved1 : 21;
+};
+
+/* Union definition of register */
+union ipa_gcc_hwio_def_gcc_rpmh_ddrmc_ch1_ddrmc_ch1_root_perf14_dfsr_u
+{
+  struct ipa_gcc_hwio_def_gcc_rpmh_ddrmc_ch1_ddrmc_ch1_root_perf14_dfsr_s def;
+  u32 value;
+};
+
+/*===========================================================================*/
+/*!
+  @brief Bit Field definition of register: GCC_RPMH_DDRMC_CH1_DDRMC_CH1_ROOT_PERF15_DFSR
+*/
+/*===========================================================================*/
+/* Structure definition of register */
+struct ipa_gcc_hwio_def_gcc_rpmh_ddrmc_ch1_ddrmc_ch1_root_perf15_dfsr_s
+{
+  u32 src_div : 5;
+  u32 reserved0 : 3;
+  u32 src_sel : 3;
+  u32 reserved1 : 21;
+};
+
+/* Union definition of register */
+union ipa_gcc_hwio_def_gcc_rpmh_ddrmc_ch1_ddrmc_ch1_root_perf15_dfsr_u
+{
+  struct ipa_gcc_hwio_def_gcc_rpmh_ddrmc_ch1_ddrmc_ch1_root_perf15_dfsr_s def;
+  u32 value;
+};
+
+/*===========================================================================*/
+/*!
+  @brief Bit Field definition of register: GCC_DDRMC_CH1_ROOT_CMD_RCGR
+*/
+/*===========================================================================*/
+/* Structure definition of register */
+struct ipa_gcc_hwio_def_gcc_ddrmc_ch1_root_cmd_rcgr_s
+{
+  u32 update : 1;
+  u32 root_en : 1;
+  u32 reserved0 : 2;
+  u32 dirty_cfg_rcgr : 1;
+  u32 reserved1 : 26;
+  u32 root_off : 1;
+};
+
+/* Union definition of register */
+union ipa_gcc_hwio_def_gcc_ddrmc_ch1_root_cmd_rcgr_u
+{
+  struct ipa_gcc_hwio_def_gcc_ddrmc_ch1_root_cmd_rcgr_s def;
+  u32 value;
+};
+
+/*===========================================================================*/
+/*!
+  @brief Bit Field definition of register: GCC_DDRMC_CH1_ROOT_CFG_RCGR
+*/
+/*===========================================================================*/
+/* Structure definition of register */
+struct ipa_gcc_hwio_def_gcc_ddrmc_ch1_root_cfg_rcgr_s
+{
+  u32 src_div : 5;
+  u32 reserved0 : 3;
+  u32 src_sel : 3;
+  u32 reserved1 : 5;
+  u32 rcglite_disable : 1;
+  u32 reserved2 : 3;
+  u32 hw_clk_control : 1;
+  u32 reserved3 : 11;
+};
+
+/* Union definition of register */
+union ipa_gcc_hwio_def_gcc_ddrmc_ch1_root_cfg_rcgr_u
+{
+  struct ipa_gcc_hwio_def_gcc_ddrmc_ch1_root_cfg_rcgr_s def;
+  u32 value;
+};
+
+/*===========================================================================*/
+/*!
+  @brief Bit Field definition of register: GCC_DDRMC_CH1_ROOT_DCD_CDIV_DCDR
+*/
+/*===========================================================================*/
+/* Structure definition of register */
+struct ipa_gcc_hwio_def_gcc_ddrmc_ch1_root_dcd_cdiv_dcdr_s
+{
+  u32 dcd_enable : 1;
+  u32 reserved0 : 31;
+};
+
+/* Union definition of register */
+union ipa_gcc_hwio_def_gcc_ddrmc_ch1_root_dcd_cdiv_dcdr_u
+{
+  struct ipa_gcc_hwio_def_gcc_ddrmc_ch1_root_dcd_cdiv_dcdr_s def;
+  u32 value;
+};
+
+/*===========================================================================*/
+/*!
+  @brief Bit Field definition of register: GCC_CPUSS_AHB_CBCR
+*/
+/*===========================================================================*/
+/* Structure definition of register */
+struct ipa_gcc_hwio_def_gcc_cpuss_ahb_cbcr_s
+{
+  u32 reserved0 : 1;
+  u32 hw_ctl : 1;
+  u32 clk_ares : 1;
+  u32 sw_only_en : 1;
+  u32 reserved1 : 18;
+  u32 clk_dis : 1;
+  u32 ignore_all_clk_dis : 1;
+  u32 ignore_all_ares : 1;
+  u32 reserved2 : 6;
+  u32 clk_off : 1;
+};
+
+/* Union definition of register */
+union ipa_gcc_hwio_def_gcc_cpuss_ahb_cbcr_u
+{
+  struct ipa_gcc_hwio_def_gcc_cpuss_ahb_cbcr_s def;
+  u32 value;
+};
+
+/*===========================================================================*/
+/*!
+  @brief Bit Field definition of register: GCC_CPUSS_GNOC_CBCR
+*/
+/*===========================================================================*/
+/* Structure definition of register */
+struct ipa_gcc_hwio_def_gcc_cpuss_gnoc_cbcr_s
+{
+  u32 reserved0 : 1;
+  u32 hw_ctl : 1;
+  u32 clk_ares : 1;
+  u32 sw_only_en : 1;
+  u32 reserved1 : 16;
+  u32 ignore_rpmh_clk_dis : 1;
+  u32 reserved2 : 1;
+  u32 clk_dis : 1;
+  u32 ignore_all_clk_dis : 1;
+  u32 ignore_all_ares : 1;
+  u32 reserved3 : 6;
+  u32 clk_off : 1;
+};
+
+/* Union definition of register */
+union ipa_gcc_hwio_def_gcc_cpuss_gnoc_cbcr_u
+{
+  struct ipa_gcc_hwio_def_gcc_cpuss_gnoc_cbcr_s def;
+  u32 value;
+};
+
+/*===========================================================================*/
+/*!
+  @brief Bit Field definition of register: GCC_CPUSS_AT_CBCR
+*/
+/*===========================================================================*/
+/* Structure definition of register */
+struct ipa_gcc_hwio_def_gcc_cpuss_at_cbcr_s
+{
+  u32 clk_enable : 1;
+  u32 hw_ctl : 1;
+  u32 clk_ares : 1;
+  u32 sw_only_en : 1;
+  u32 reserved0 : 16;
+  u32 ignore_rpmh_clk_dis : 1;
+  u32 reserved1 : 1;
+  u32 clk_dis : 1;
+  u32 ignore_all_clk_dis : 1;
+  u32 ignore_all_ares : 1;
+  u32 reserved2 : 6;
+  u32 clk_off : 1;
+};
+
+/* Union definition of register */
+union ipa_gcc_hwio_def_gcc_cpuss_at_cbcr_u
+{
+  struct ipa_gcc_hwio_def_gcc_cpuss_at_cbcr_s def;
+  u32 value;
+};
+
+/*===========================================================================*/
+/*!
+  @brief Bit Field definition of register: GCC_CPUSS_AHB_CMD_RCGR
+*/
+/*===========================================================================*/
+/* Structure definition of register */
+struct ipa_gcc_hwio_def_gcc_cpuss_ahb_cmd_rcgr_s
+{
+  u32 update : 1;
+  u32 root_en : 1;
+  u32 reserved0 : 2;
+  u32 dirty_cfg_rcgr : 1;
+  u32 reserved1 : 26;
+  u32 root_off : 1;
+};
+
+/* Union definition of register */
+union ipa_gcc_hwio_def_gcc_cpuss_ahb_cmd_rcgr_u
+{
+  struct ipa_gcc_hwio_def_gcc_cpuss_ahb_cmd_rcgr_s def;
+  u32 value;
+};
+
+/*===========================================================================*/
+/*!
+  @brief Bit Field definition of register: GCC_CPUSS_AHB_CFG_RCGR
+*/
+/*===========================================================================*/
+/* Structure definition of register */
+struct ipa_gcc_hwio_def_gcc_cpuss_ahb_cfg_rcgr_s
+{
+  u32 src_div : 5;
+  u32 reserved0 : 3;
+  u32 src_sel : 3;
+  u32 reserved1 : 5;
+  u32 rcglite_disable : 1;
+  u32 reserved2 : 3;
+  u32 hw_clk_control : 1;
+  u32 reserved3 : 11;
+};
+
+/* Union definition of register */
+union ipa_gcc_hwio_def_gcc_cpuss_ahb_cfg_rcgr_u
+{
+  struct ipa_gcc_hwio_def_gcc_cpuss_ahb_cfg_rcgr_s def;
+  u32 value;
+};
+
+/*===========================================================================*/
+/*!
+  @brief Bit Field definition of register: GCC_CPUSS_AHB_POSTDIV_CDIVR
+*/
+/*===========================================================================*/
+/* Structure definition of register */
+struct ipa_gcc_hwio_def_gcc_cpuss_ahb_postdiv_cdivr_s
+{
+  u32 clk_div : 4;
+  u32 reserved0 : 28;
+};
+
+/* Union definition of register */
+union ipa_gcc_hwio_def_gcc_cpuss_ahb_postdiv_cdivr_u
+{
+  struct ipa_gcc_hwio_def_gcc_cpuss_ahb_postdiv_cdivr_s def;
+  u32 value;
+};
+
+/*===========================================================================*/
+/*!
+  @brief Bit Field definition of register: GCC_CPUSS_GPLL0_CMD_RCGR
+*/
+/*===========================================================================*/
+/* Structure definition of register */
+struct ipa_gcc_hwio_def_gcc_cpuss_gpll0_cmd_rcgr_s
+{
+  u32 update : 1;
+  u32 root_en : 1;
+  u32 reserved0 : 2;
+  u32 dirty_cfg_rcgr : 1;
+  u32 reserved1 : 26;
+  u32 root_off : 1;
+};
+
+/* Union definition of register */
+union ipa_gcc_hwio_def_gcc_cpuss_gpll0_cmd_rcgr_u
+{
+  struct ipa_gcc_hwio_def_gcc_cpuss_gpll0_cmd_rcgr_s def;
+  u32 value;
+};
+
+/*===========================================================================*/
+/*!
+  @brief Bit Field definition of register: GCC_CPUSS_GPLL0_CFG_RCGR
+*/
+/*===========================================================================*/
+/* Structure definition of register */
+struct ipa_gcc_hwio_def_gcc_cpuss_gpll0_cfg_rcgr_s
+{
+  u32 src_div : 5;
+  u32 reserved0 : 3;
+  u32 src_sel : 3;
+  u32 reserved1 : 5;
+  u32 rcglite_disable : 1;
+  u32 reserved2 : 3;
+  u32 hw_clk_control : 1;
+  u32 reserved3 : 11;
+};
+
+/* Union definition of register */
+union ipa_gcc_hwio_def_gcc_cpuss_gpll0_cfg_rcgr_u
+{
+  struct ipa_gcc_hwio_def_gcc_cpuss_gpll0_cfg_rcgr_s def;
+  u32 value;
+};
+
+/*===========================================================================*/
+/*!
+  @brief Bit Field definition of register: GCC_APSS_QDSS_TSCTR_CBCR
+*/
+/*===========================================================================*/
+/* Structure definition of register */
+struct ipa_gcc_hwio_def_gcc_apss_qdss_tsctr_cbcr_s
+{
+  u32 clk_enable : 1;
+  u32 hw_ctl : 1;
+  u32 clk_ares : 1;
+  u32 sw_only_en : 1;
+  u32 reserved0 : 18;
+  u32 clk_dis : 1;
+  u32 ignore_all_clk_dis : 1;
+  u32 ignore_all_ares : 1;
+  u32 reserved1 : 6;
+  u32 clk_off : 1;
+};
+
+/* Union definition of register */
+union ipa_gcc_hwio_def_gcc_apss_qdss_tsctr_cbcr_u
+{
+  struct ipa_gcc_hwio_def_gcc_apss_qdss_tsctr_cbcr_s def;
+  u32 value;
+};
+
+/*===========================================================================*/
+/*!
+  @brief Bit Field definition of register: GCC_APSS_QDSS_APB_CBCR
+*/
+/*===========================================================================*/
+/* Structure definition of register */
+struct ipa_gcc_hwio_def_gcc_apss_qdss_apb_cbcr_s
+{
+  u32 clk_enable : 1;
+  u32 hw_ctl : 1;
+  u32 clk_ares : 1;
+  u32 sw_only_en : 1;
+  u32 reserved0 : 18;
+  u32 clk_dis : 1;
+  u32 ignore_all_clk_dis : 1;
+  u32 ignore_all_ares : 1;
+  u32 reserved1 : 6;
+  u32 clk_off : 1;
+};
+
+/* Union definition of register */
+union ipa_gcc_hwio_def_gcc_apss_qdss_apb_cbcr_u
+{
+  struct ipa_gcc_hwio_def_gcc_apss_qdss_apb_cbcr_s def;
+  u32 value;
+};
+
+/*===========================================================================*/
+/*!
+  @brief Bit Field definition of register: GCC_NOC_BUS_TIMEOUT_EXTREF_BCR
+*/
+/*===========================================================================*/
+/* Structure definition of register */
+struct ipa_gcc_hwio_def_gcc_noc_bus_timeout_extref_bcr_s
+{
+  u32 blk_ares : 1;
+  u32 reserved0 : 31;
+};
+
+/* Union definition of register */
+union ipa_gcc_hwio_def_gcc_noc_bus_timeout_extref_bcr_u
+{
+  struct ipa_gcc_hwio_def_gcc_noc_bus_timeout_extref_bcr_s def;
+  u32 value;
+};
+
+/*===========================================================================*/
+/*!
+  @brief Bit Field definition of register: GCC_NOC_BUS_TIMEOUT_EXTREF_CBCR
+*/
+/*===========================================================================*/
+/* Structure definition of register */
+struct ipa_gcc_hwio_def_gcc_noc_bus_timeout_extref_cbcr_s
+{
+  u32 clk_enable : 1;
+  u32 reserved0 : 1;
+  u32 clk_ares : 1;
+  u32 reserved1 : 19;
+  u32 clk_dis : 1;
+  u32 ignore_all_clk_dis : 1;
+  u32 ignore_all_ares : 1;
+  u32 reserved2 : 6;
+  u32 clk_off : 1;
+};
+
+/* Union definition of register */
+union ipa_gcc_hwio_def_gcc_noc_bus_timeout_extref_cbcr_u
+{
+  struct ipa_gcc_hwio_def_gcc_noc_bus_timeout_extref_cbcr_s def;
+  u32 value;
+};
+
+/*===========================================================================*/
+/*!
+  @brief Bit Field definition of register: GCC_NOC_BUS_TIMEOUT_EXTREF_CDIVR
+*/
+/*===========================================================================*/
+/* Structure definition of register */
+struct ipa_gcc_hwio_def_gcc_noc_bus_timeout_extref_cdivr_s
+{
+  u32 clk_div : 4;
+  u32 reserved0 : 28;
+};
+
+/* Union definition of register */
+union ipa_gcc_hwio_def_gcc_noc_bus_timeout_extref_cdivr_u
+{
+  struct ipa_gcc_hwio_def_gcc_noc_bus_timeout_extref_cdivr_s def;
+  u32 value;
+};
+
+/*===========================================================================*/
+/*!
+  @brief Bit Field definition of register: GCC_NOC_BUS_TIMEOUT_EXTREF_DIV1024_CDIVR
+*/
+/*===========================================================================*/
+/* Structure definition of register */
+struct ipa_gcc_hwio_def_gcc_noc_bus_timeout_extref_div1024_cdivr_s
+{
+  u32 clk_div : 9;
+  u32 reserved0 : 23;
+};
+
+/* Union definition of register */
+union ipa_gcc_hwio_def_gcc_noc_bus_timeout_extref_div1024_cdivr_u
+{
+  struct ipa_gcc_hwio_def_gcc_noc_bus_timeout_extref_div1024_cdivr_s def;
+  u32 value;
+};
+
+/*===========================================================================*/
+/*!
+  @brief Bit Field definition of register: GCC_APB2JTAG_BCR
+*/
+/*===========================================================================*/
+/* Structure definition of register */
+struct ipa_gcc_hwio_def_gcc_apb2jtag_bcr_s
+{
+  u32 blk_ares : 1;
+  u32 reserved0 : 31;
+};
+
+/* Union definition of register */
+union ipa_gcc_hwio_def_gcc_apb2jtag_bcr_u
+{
+  struct ipa_gcc_hwio_def_gcc_apb2jtag_bcr_s def;
+  u32 value;
+};
+
+/*===========================================================================*/
+/*!
+  @brief Bit Field definition of register: GCC_RBCPR_CX_BCR
+*/
+/*===========================================================================*/
+/* Structure definition of register */
+struct ipa_gcc_hwio_def_gcc_rbcpr_cx_bcr_s
+{
+  u32 blk_ares : 1;
+  u32 reserved0 : 31;
+};
+
+/* Union definition of register */
+union ipa_gcc_hwio_def_gcc_rbcpr_cx_bcr_u
+{
+  struct ipa_gcc_hwio_def_gcc_rbcpr_cx_bcr_s def;
+  u32 value;
+};
+
+/*===========================================================================*/
+/*!
+  @brief Bit Field definition of register: GCC_RBCPR_CX_CBCR
+*/
+/*===========================================================================*/
+/* Structure definition of register */
+struct ipa_gcc_hwio_def_gcc_rbcpr_cx_cbcr_s
+{
+  u32 clk_enable : 1;
+  u32 reserved0 : 1;
+  u32 clk_ares : 1;
+  u32 reserved1 : 19;
+  u32 clk_dis : 1;
+  u32 ignore_all_clk_dis : 1;
+  u32 ignore_all_ares : 1;
+  u32 reserved2 : 6;
+  u32 clk_off : 1;
+};
+
+/* Union definition of register */
+union ipa_gcc_hwio_def_gcc_rbcpr_cx_cbcr_u
+{
+  struct ipa_gcc_hwio_def_gcc_rbcpr_cx_cbcr_s def;
+  u32 value;
+};
+
+/*===========================================================================*/
+/*!
+  @brief Bit Field definition of register: GCC_RBCPR_CX_AHB_CBCR
+*/
+/*===========================================================================*/
+/* Structure definition of register */
+struct ipa_gcc_hwio_def_gcc_rbcpr_cx_ahb_cbcr_s
+{
+  u32 clk_enable : 1;
+  u32 reserved0 : 1;
+  u32 clk_ares : 1;
+  u32 reserved1 : 17;
+  u32 ignore_rpmh_clk_dis : 1;
+  u32 reserved2 : 1;
+  u32 clk_dis : 1;
+  u32 ignore_all_clk_dis : 1;
+  u32 ignore_all_ares : 1;
+  u32 reserved3 : 6;
+  u32 clk_off : 1;
+};
+
+/* Union definition of register */
+union ipa_gcc_hwio_def_gcc_rbcpr_cx_ahb_cbcr_u
+{
+  struct ipa_gcc_hwio_def_gcc_rbcpr_cx_ahb_cbcr_s def;
+  u32 value;
+};
+
+/*===========================================================================*/
+/*!
+  @brief Bit Field definition of register: GCC_RBCPR_CX_CMD_RCGR
+*/
+/*===========================================================================*/
+/* Structure definition of register */
+struct ipa_gcc_hwio_def_gcc_rbcpr_cx_cmd_rcgr_s
+{
+  u32 update : 1;
+  u32 root_en : 1;
+  u32 reserved0 : 2;
+  u32 dirty_cfg_rcgr : 1;
+  u32 reserved1 : 26;
+  u32 root_off : 1;
+};
+
+/* Union definition of register */
+union ipa_gcc_hwio_def_gcc_rbcpr_cx_cmd_rcgr_u
+{
+  struct ipa_gcc_hwio_def_gcc_rbcpr_cx_cmd_rcgr_s def;
+  u32 value;
+};
+
+/*===========================================================================*/
+/*!
+  @brief Bit Field definition of register: GCC_RBCPR_CX_CFG_RCGR
+*/
+/*===========================================================================*/
+/* Structure definition of register */
+struct ipa_gcc_hwio_def_gcc_rbcpr_cx_cfg_rcgr_s
+{
+  u32 src_div : 5;
+  u32 reserved0 : 3;
+  u32 src_sel : 3;
+  u32 reserved1 : 5;
+  u32 rcglite_disable : 1;
+  u32 reserved2 : 3;
+  u32 hw_clk_control : 1;
+  u32 reserved3 : 11;
+};
+
+/* Union definition of register */
+union ipa_gcc_hwio_def_gcc_rbcpr_cx_cfg_rcgr_u
+{
+  struct ipa_gcc_hwio_def_gcc_rbcpr_cx_cfg_rcgr_s def;
+  u32 value;
+};
+
+/*===========================================================================*/
+/*!
+  @brief Bit Field definition of register: GCC_RBCPR_MX_BCR
+*/
+/*===========================================================================*/
+/* Structure definition of register */
+struct ipa_gcc_hwio_def_gcc_rbcpr_mx_bcr_s
+{
+  u32 blk_ares : 1;
+  u32 reserved0 : 31;
+};
+
+/* Union definition of register */
+union ipa_gcc_hwio_def_gcc_rbcpr_mx_bcr_u
+{
+  struct ipa_gcc_hwio_def_gcc_rbcpr_mx_bcr_s def;
+  u32 value;
+};
+
+/*===========================================================================*/
+/*!
+  @brief Bit Field definition of register: GCC_RBCPR_MX_CBCR
+*/
+/*===========================================================================*/
+/* Structure definition of register */
+struct ipa_gcc_hwio_def_gcc_rbcpr_mx_cbcr_s
+{
+  u32 clk_enable : 1;
+  u32 reserved0 : 1;
+  u32 clk_ares : 1;
+  u32 reserved1 : 19;
+  u32 clk_dis : 1;
+  u32 ignore_all_clk_dis : 1;
+  u32 ignore_all_ares : 1;
+  u32 reserved2 : 6;
+  u32 clk_off : 1;
+};
+
+/* Union definition of register */
+union ipa_gcc_hwio_def_gcc_rbcpr_mx_cbcr_u
+{
+  struct ipa_gcc_hwio_def_gcc_rbcpr_mx_cbcr_s def;
+  u32 value;
+};
+
+/*===========================================================================*/
+/*!
+  @brief Bit Field definition of register: GCC_RBCPR_MX_AHB_CBCR
+*/
+/*===========================================================================*/
+/* Structure definition of register */
+struct ipa_gcc_hwio_def_gcc_rbcpr_mx_ahb_cbcr_s
+{
+  u32 clk_enable : 1;
+  u32 reserved0 : 1;
+  u32 clk_ares : 1;
+  u32 reserved1 : 17;
+  u32 ignore_rpmh_clk_dis : 1;
+  u32 reserved2 : 1;
+  u32 clk_dis : 1;
+  u32 ignore_all_clk_dis : 1;
+  u32 ignore_all_ares : 1;
+  u32 reserved3 : 6;
+  u32 clk_off : 1;
+};
+
+/* Union definition of register */
+union ipa_gcc_hwio_def_gcc_rbcpr_mx_ahb_cbcr_u
+{
+  struct ipa_gcc_hwio_def_gcc_rbcpr_mx_ahb_cbcr_s def;
+  u32 value;
+};
+
+/*===========================================================================*/
+/*!
+  @brief Bit Field definition of register: GCC_RBCPR_MX_CMD_RCGR
+*/
+/*===========================================================================*/
+/* Structure definition of register */
+struct ipa_gcc_hwio_def_gcc_rbcpr_mx_cmd_rcgr_s
+{
+  u32 update : 1;
+  u32 root_en : 1;
+  u32 reserved0 : 2;
+  u32 dirty_cfg_rcgr : 1;
+  u32 reserved1 : 26;
+  u32 root_off : 1;
+};
+
+/* Union definition of register */
+union ipa_gcc_hwio_def_gcc_rbcpr_mx_cmd_rcgr_u
+{
+  struct ipa_gcc_hwio_def_gcc_rbcpr_mx_cmd_rcgr_s def;
+  u32 value;
+};
+
+/*===========================================================================*/
+/*!
+  @brief Bit Field definition of register: GCC_RBCPR_MX_CFG_RCGR
+*/
+/*===========================================================================*/
+/* Structure definition of register */
+struct ipa_gcc_hwio_def_gcc_rbcpr_mx_cfg_rcgr_s
+{
+  u32 src_div : 5;
+  u32 reserved0 : 3;
+  u32 src_sel : 3;
+  u32 reserved1 : 5;
+  u32 rcglite_disable : 1;
+  u32 reserved2 : 3;
+  u32 hw_clk_control : 1;
+  u32 reserved3 : 11;
+};
+
+/* Union definition of register */
+union ipa_gcc_hwio_def_gcc_rbcpr_mx_cfg_rcgr_u
+{
+  struct ipa_gcc_hwio_def_gcc_rbcpr_mx_cfg_rcgr_s def;
+  u32 value;
+};
+
+/*===========================================================================*/
+/*!
+  @brief Bit Field definition of register: GCC_RBCPR_MXC_BCR
+*/
+/*===========================================================================*/
+/* Structure definition of register */
+struct ipa_gcc_hwio_def_gcc_rbcpr_mxc_bcr_s
+{
+  u32 blk_ares : 1;
+  u32 reserved0 : 31;
+};
+
+/* Union definition of register */
+union ipa_gcc_hwio_def_gcc_rbcpr_mxc_bcr_u
+{
+  struct ipa_gcc_hwio_def_gcc_rbcpr_mxc_bcr_s def;
+  u32 value;
+};
+
+/*===========================================================================*/
+/*!
+  @brief Bit Field definition of register: GCC_RBCPR_MXC_CBCR
+*/
+/*===========================================================================*/
+/* Structure definition of register */
+struct ipa_gcc_hwio_def_gcc_rbcpr_mxc_cbcr_s
+{
+  u32 clk_enable : 1;
+  u32 reserved0 : 1;
+  u32 clk_ares : 1;
+  u32 reserved1 : 19;
+  u32 clk_dis : 1;
+  u32 ignore_all_clk_dis : 1;
+  u32 ignore_all_ares : 1;
+  u32 reserved2 : 6;
+  u32 clk_off : 1;
+};
+
+/* Union definition of register */
+union ipa_gcc_hwio_def_gcc_rbcpr_mxc_cbcr_u
+{
+  struct ipa_gcc_hwio_def_gcc_rbcpr_mxc_cbcr_s def;
+  u32 value;
+};
+
+/*===========================================================================*/
+/*!
+  @brief Bit Field definition of register: GCC_RBCPR_MXC_AHB_CBCR
+*/
+/*===========================================================================*/
+/* Structure definition of register */
+struct ipa_gcc_hwio_def_gcc_rbcpr_mxc_ahb_cbcr_s
+{
+  u32 clk_enable : 1;
+  u32 reserved0 : 1;
+  u32 clk_ares : 1;
+  u32 reserved1 : 17;
+  u32 ignore_rpmh_clk_dis : 1;
+  u32 reserved2 : 1;
+  u32 clk_dis : 1;
+  u32 ignore_all_clk_dis : 1;
+  u32 ignore_all_ares : 1;
+  u32 reserved3 : 6;
+  u32 clk_off : 1;
+};
+
+/* Union definition of register */
+union ipa_gcc_hwio_def_gcc_rbcpr_mxc_ahb_cbcr_u
+{
+  struct ipa_gcc_hwio_def_gcc_rbcpr_mxc_ahb_cbcr_s def;
+  u32 value;
+};
+
+/*===========================================================================*/
+/*!
+  @brief Bit Field definition of register: GCC_RBCPR_MXC_CMD_RCGR
+*/
+/*===========================================================================*/
+/* Structure definition of register */
+struct ipa_gcc_hwio_def_gcc_rbcpr_mxc_cmd_rcgr_s
+{
+  u32 update : 1;
+  u32 root_en : 1;
+  u32 reserved0 : 2;
+  u32 dirty_cfg_rcgr : 1;
+  u32 reserved1 : 26;
+  u32 root_off : 1;
+};
+
+/* Union definition of register */
+union ipa_gcc_hwio_def_gcc_rbcpr_mxc_cmd_rcgr_u
+{
+  struct ipa_gcc_hwio_def_gcc_rbcpr_mxc_cmd_rcgr_s def;
+  u32 value;
+};
+
+/*===========================================================================*/
+/*!
+  @brief Bit Field definition of register: GCC_RBCPR_MXC_CFG_RCGR
+*/
+/*===========================================================================*/
+/* Structure definition of register */
+struct ipa_gcc_hwio_def_gcc_rbcpr_mxc_cfg_rcgr_s
+{
+  u32 src_div : 5;
+  u32 reserved0 : 3;
+  u32 src_sel : 3;
+  u32 reserved1 : 5;
+  u32 rcglite_disable : 1;
+  u32 reserved2 : 3;
+  u32 hw_clk_control : 1;
+  u32 reserved3 : 11;
+};
+
+/* Union definition of register */
+union ipa_gcc_hwio_def_gcc_rbcpr_mxc_cfg_rcgr_u
+{
+  struct ipa_gcc_hwio_def_gcc_rbcpr_mxc_cfg_rcgr_s def;
+  u32 value;
+};
+
+/*===========================================================================*/
+/*!
+  @brief Bit Field definition of register: GCC_DEBUG_DIV_CDIVR
+*/
+/*===========================================================================*/
+/* Structure definition of register */
+struct ipa_gcc_hwio_def_gcc_debug_div_cdivr_s
+{
+  u32 clk_div : 4;
+  u32 reserved0 : 28;
+};
+
+/* Union definition of register */
+union ipa_gcc_hwio_def_gcc_debug_div_cdivr_u
+{
+  struct ipa_gcc_hwio_def_gcc_debug_div_cdivr_s def;
+  u32 value;
+};
+
+/*===========================================================================*/
+/*!
+  @brief Bit Field definition of register: GCC_DEBUG_CBCR
+*/
+/*===========================================================================*/
+/* Structure definition of register */
+struct ipa_gcc_hwio_def_gcc_debug_cbcr_s
+{
+  u32 clk_enable : 1;
+  u32 reserved0 : 1;
+  u32 clk_ares : 1;
+  u32 reserved1 : 19;
+  u32 clk_dis : 1;
+  u32 ignore_all_clk_dis : 1;
+  u32 ignore_all_ares : 1;
+  u32 reserved2 : 6;
+  u32 clk_off : 1;
+};
+
+/* Union definition of register */
+union ipa_gcc_hwio_def_gcc_debug_cbcr_u
+{
+  struct ipa_gcc_hwio_def_gcc_debug_cbcr_s def;
+  u32 value;
+};
+
+/*===========================================================================*/
+/*!
+  @brief Bit Field definition of register: GCC_GP1_CBCR
+*/
+/*===========================================================================*/
+/* Structure definition of register */
+struct ipa_gcc_hwio_def_gcc_gp1_cbcr_s
+{
+  u32 clk_enable : 1;
+  u32 reserved0 : 1;
+  u32 clk_ares : 1;
+  u32 reserved1 : 19;
+  u32 clk_dis : 1;
+  u32 ignore_all_clk_dis : 1;
+  u32 ignore_all_ares : 1;
+  u32 reserved2 : 6;
+  u32 clk_off : 1;
+};
+
+/* Union definition of register */
+union ipa_gcc_hwio_def_gcc_gp1_cbcr_u
+{
+  struct ipa_gcc_hwio_def_gcc_gp1_cbcr_s def;
+  u32 value;
+};
+
+/*===========================================================================*/
+/*!
+  @brief Bit Field definition of register: GCC_GP1_CMD_RCGR
+*/
+/*===========================================================================*/
+/* Structure definition of register */
+struct ipa_gcc_hwio_def_gcc_gp1_cmd_rcgr_s
+{
+  u32 update : 1;
+  u32 root_en : 1;
+  u32 reserved0 : 2;
+  u32 dirty_cfg_rcgr : 1;
+  u32 dirty_m : 1;
+  u32 dirty_n : 1;
+  u32 dirty_d : 1;
+  u32 reserved1 : 23;
+  u32 root_off : 1;
+};
+
+/* Union definition of register */
+union ipa_gcc_hwio_def_gcc_gp1_cmd_rcgr_u
+{
+  struct ipa_gcc_hwio_def_gcc_gp1_cmd_rcgr_s def;
+  u32 value;
+};
+
+/*===========================================================================*/
+/*!
+  @brief Bit Field definition of register: GCC_GP1_CFG_RCGR
+*/
+/*===========================================================================*/
+/* Structure definition of register */
+struct ipa_gcc_hwio_def_gcc_gp1_cfg_rcgr_s
+{
+  u32 src_div : 5;
+  u32 reserved0 : 3;
+  u32 src_sel : 3;
+  u32 reserved1 : 1;
+  u32 mode : 2;
+  u32 reserved2 : 6;
+  u32 hw_clk_control : 1;
+  u32 reserved3 : 11;
+};
+
+/* Union definition of register */
+union ipa_gcc_hwio_def_gcc_gp1_cfg_rcgr_u
+{
+  struct ipa_gcc_hwio_def_gcc_gp1_cfg_rcgr_s def;
+  u32 value;
+};
+
+/*===========================================================================*/
+/*!
+  @brief Bit Field definition of register: GCC_GP1_M
+*/
+/*===========================================================================*/
+/* Structure definition of register */
+struct ipa_gcc_hwio_def_gcc_gp1_m_s
+{
+  u32 m : 16;
+  u32 reserved0 : 16;
+};
+
+/* Union definition of register */
+union ipa_gcc_hwio_def_gcc_gp1_m_u
+{
+  struct ipa_gcc_hwio_def_gcc_gp1_m_s def;
+  u32 value;
+};
+
+/*===========================================================================*/
+/*!
+  @brief Bit Field definition of register: GCC_GP1_N
+*/
+/*===========================================================================*/
+/* Structure definition of register */
+struct ipa_gcc_hwio_def_gcc_gp1_n_s
+{
+  u32 not_n_minus_m : 16;
+  u32 reserved0 : 16;
+};
+
+/* Union definition of register */
+union ipa_gcc_hwio_def_gcc_gp1_n_u
+{
+  struct ipa_gcc_hwio_def_gcc_gp1_n_s def;
+  u32 value;
+};
+
+/*===========================================================================*/
+/*!
+  @brief Bit Field definition of register: GCC_GP1_D
+*/
+/*===========================================================================*/
+/* Structure definition of register */
+struct ipa_gcc_hwio_def_gcc_gp1_d_s
+{
+  u32 not_2d : 16;
+  u32 reserved0 : 16;
+};
+
+/* Union definition of register */
+union ipa_gcc_hwio_def_gcc_gp1_d_u
+{
+  struct ipa_gcc_hwio_def_gcc_gp1_d_s def;
+  u32 value;
+};
+
+/*===========================================================================*/
+/*!
+  @brief Bit Field definition of register: GCC_GP2_CBCR
+*/
+/*===========================================================================*/
+/* Structure definition of register */
+struct ipa_gcc_hwio_def_gcc_gp2_cbcr_s
+{
+  u32 clk_enable : 1;
+  u32 reserved0 : 1;
+  u32 clk_ares : 1;
+  u32 reserved1 : 19;
+  u32 clk_dis : 1;
+  u32 ignore_all_clk_dis : 1;
+  u32 ignore_all_ares : 1;
+  u32 reserved2 : 6;
+  u32 clk_off : 1;
+};
+
+/* Union definition of register */
+union ipa_gcc_hwio_def_gcc_gp2_cbcr_u
+{
+  struct ipa_gcc_hwio_def_gcc_gp2_cbcr_s def;
+  u32 value;
+};
+
+/*===========================================================================*/
+/*!
+  @brief Bit Field definition of register: GCC_GP2_CMD_RCGR
+*/
+/*===========================================================================*/
+/* Structure definition of register */
+struct ipa_gcc_hwio_def_gcc_gp2_cmd_rcgr_s
+{
+  u32 update : 1;
+  u32 root_en : 1;
+  u32 reserved0 : 2;
+  u32 dirty_cfg_rcgr : 1;
+  u32 dirty_m : 1;
+  u32 dirty_n : 1;
+  u32 dirty_d : 1;
+  u32 reserved1 : 23;
+  u32 root_off : 1;
+};
+
+/* Union definition of register */
+union ipa_gcc_hwio_def_gcc_gp2_cmd_rcgr_u
+{
+  struct ipa_gcc_hwio_def_gcc_gp2_cmd_rcgr_s def;
+  u32 value;
+};
+
+/*===========================================================================*/
+/*!
+  @brief Bit Field definition of register: GCC_GP2_CFG_RCGR
+*/
+/*===========================================================================*/
+/* Structure definition of register */
+struct ipa_gcc_hwio_def_gcc_gp2_cfg_rcgr_s
+{
+  u32 src_div : 5;
+  u32 reserved0 : 3;
+  u32 src_sel : 3;
+  u32 reserved1 : 1;
+  u32 mode : 2;
+  u32 reserved2 : 6;
+  u32 hw_clk_control : 1;
+  u32 reserved3 : 11;
+};
+
+/* Union definition of register */
+union ipa_gcc_hwio_def_gcc_gp2_cfg_rcgr_u
+{
+  struct ipa_gcc_hwio_def_gcc_gp2_cfg_rcgr_s def;
+  u32 value;
+};
+
+/*===========================================================================*/
+/*!
+  @brief Bit Field definition of register: GCC_GP2_M
+*/
+/*===========================================================================*/
+/* Structure definition of register */
+struct ipa_gcc_hwio_def_gcc_gp2_m_s
+{
+  u32 m : 16;
+  u32 reserved0 : 16;
+};
+
+/* Union definition of register */
+union ipa_gcc_hwio_def_gcc_gp2_m_u
+{
+  struct ipa_gcc_hwio_def_gcc_gp2_m_s def;
+  u32 value;
+};
+
+/*===========================================================================*/
+/*!
+  @brief Bit Field definition of register: GCC_GP2_N
+*/
+/*===========================================================================*/
+/* Structure definition of register */
+struct ipa_gcc_hwio_def_gcc_gp2_n_s
+{
+  u32 not_n_minus_m : 16;
+  u32 reserved0 : 16;
+};
+
+/* Union definition of register */
+union ipa_gcc_hwio_def_gcc_gp2_n_u
+{
+  struct ipa_gcc_hwio_def_gcc_gp2_n_s def;
+  u32 value;
+};
+
+/*===========================================================================*/
+/*!
+  @brief Bit Field definition of register: GCC_GP2_D
+*/
+/*===========================================================================*/
+/* Structure definition of register */
+struct ipa_gcc_hwio_def_gcc_gp2_d_s
+{
+  u32 not_2d : 16;
+  u32 reserved0 : 16;
+};
+
+/* Union definition of register */
+union ipa_gcc_hwio_def_gcc_gp2_d_u
+{
+  struct ipa_gcc_hwio_def_gcc_gp2_d_s def;
+  u32 value;
+};
+
+/*===========================================================================*/
+/*!
+  @brief Bit Field definition of register: GCC_GP3_CBCR
+*/
+/*===========================================================================*/
+/* Structure definition of register */
+struct ipa_gcc_hwio_def_gcc_gp3_cbcr_s
+{
+  u32 clk_enable : 1;
+  u32 reserved0 : 1;
+  u32 clk_ares : 1;
+  u32 reserved1 : 19;
+  u32 clk_dis : 1;
+  u32 ignore_all_clk_dis : 1;
+  u32 ignore_all_ares : 1;
+  u32 reserved2 : 6;
+  u32 clk_off : 1;
+};
+
+/* Union definition of register */
+union ipa_gcc_hwio_def_gcc_gp3_cbcr_u
+{
+  struct ipa_gcc_hwio_def_gcc_gp3_cbcr_s def;
+  u32 value;
+};
+
+/*===========================================================================*/
+/*!
+  @brief Bit Field definition of register: GCC_GP3_CMD_RCGR
+*/
+/*===========================================================================*/
+/* Structure definition of register */
+struct ipa_gcc_hwio_def_gcc_gp3_cmd_rcgr_s
+{
+  u32 update : 1;
+  u32 root_en : 1;
+  u32 reserved0 : 2;
+  u32 dirty_cfg_rcgr : 1;
+  u32 dirty_m : 1;
+  u32 dirty_n : 1;
+  u32 dirty_d : 1;
+  u32 reserved1 : 23;
+  u32 root_off : 1;
+};
+
+/* Union definition of register */
+union ipa_gcc_hwio_def_gcc_gp3_cmd_rcgr_u
+{
+  struct ipa_gcc_hwio_def_gcc_gp3_cmd_rcgr_s def;
+  u32 value;
+};
+
+/*===========================================================================*/
+/*!
+  @brief Bit Field definition of register: GCC_GP3_CFG_RCGR
+*/
+/*===========================================================================*/
+/* Structure definition of register */
+struct ipa_gcc_hwio_def_gcc_gp3_cfg_rcgr_s
+{
+  u32 src_div : 5;
+  u32 reserved0 : 3;
+  u32 src_sel : 3;
+  u32 reserved1 : 1;
+  u32 mode : 2;
+  u32 reserved2 : 6;
+  u32 hw_clk_control : 1;
+  u32 reserved3 : 11;
+};
+
+/* Union definition of register */
+union ipa_gcc_hwio_def_gcc_gp3_cfg_rcgr_u
+{
+  struct ipa_gcc_hwio_def_gcc_gp3_cfg_rcgr_s def;
+  u32 value;
+};
+
+/*===========================================================================*/
+/*!
+  @brief Bit Field definition of register: GCC_GP3_M
+*/
+/*===========================================================================*/
+/* Structure definition of register */
+struct ipa_gcc_hwio_def_gcc_gp3_m_s
+{
+  u32 m : 16;
+  u32 reserved0 : 16;
+};
+
+/* Union definition of register */
+union ipa_gcc_hwio_def_gcc_gp3_m_u
+{
+  struct ipa_gcc_hwio_def_gcc_gp3_m_s def;
+  u32 value;
+};
+
+/*===========================================================================*/
+/*!
+  @brief Bit Field definition of register: GCC_GP3_N
+*/
+/*===========================================================================*/
+/* Structure definition of register */
+struct ipa_gcc_hwio_def_gcc_gp3_n_s
+{
+  u32 not_n_minus_m : 16;
+  u32 reserved0 : 16;
+};
+
+/* Union definition of register */
+union ipa_gcc_hwio_def_gcc_gp3_n_u
+{
+  struct ipa_gcc_hwio_def_gcc_gp3_n_s def;
+  u32 value;
+};
+
+/*===========================================================================*/
+/*!
+  @brief Bit Field definition of register: GCC_GP3_D
+*/
+/*===========================================================================*/
+/* Structure definition of register */
+struct ipa_gcc_hwio_def_gcc_gp3_d_s
+{
+  u32 not_2d : 16;
+  u32 reserved0 : 16;
+};
+
+/* Union definition of register */
+union ipa_gcc_hwio_def_gcc_gp3_d_u
+{
+  struct ipa_gcc_hwio_def_gcc_gp3_d_s def;
+  u32 value;
+};
+
+/*===========================================================================*/
+/*!
+  @brief Bit Field definition of register: GCC_AUDIO_CORE_BCR
+*/
+/*===========================================================================*/
+/* Structure definition of register */
+struct ipa_gcc_hwio_def_gcc_audio_core_bcr_s
+{
+  u32 blk_ares : 1;
+  u32 reserved0 : 31;
+};
+
+/* Union definition of register */
+union ipa_gcc_hwio_def_gcc_audio_core_bcr_u
+{
+  struct ipa_gcc_hwio_def_gcc_audio_core_bcr_s def;
+  u32 value;
+};
+
+/*===========================================================================*/
+/*!
+  @brief Bit Field definition of register: GCC_ULTAUDIO_PCNOC_MPORT_CBCR
+*/
+/*===========================================================================*/
+/* Structure definition of register */
+struct ipa_gcc_hwio_def_gcc_ultaudio_pcnoc_mport_cbcr_s
+{
+  u32 clk_enable : 1;
+  u32 reserved0 : 1;
+  u32 clk_ares : 1;
+  u32 reserved1 : 17;
+  u32 ignore_rpmh_clk_dis : 1;
+  u32 reserved2 : 1;
+  u32 clk_dis : 1;
+  u32 ignore_all_clk_dis : 1;
+  u32 ignore_all_ares : 1;
+  u32 reserved3 : 6;
+  u32 clk_off : 1;
+};
+
+/* Union definition of register */
+union ipa_gcc_hwio_def_gcc_ultaudio_pcnoc_mport_cbcr_u
+{
+  struct ipa_gcc_hwio_def_gcc_ultaudio_pcnoc_mport_cbcr_s def;
+  u32 value;
+};
+
+/*===========================================================================*/
+/*!
+  @brief Bit Field definition of register: GCC_ULTAUDIO_PCNOC_SWAY_CBCR
+*/
+/*===========================================================================*/
+/* Structure definition of register */
+struct ipa_gcc_hwio_def_gcc_ultaudio_pcnoc_sway_cbcr_s
+{
+  u32 reserved0 : 1;
+  u32 hw_ctl : 1;
+  u32 clk_ares : 1;
+  u32 sw_only_en : 1;
+  u32 reserved1 : 16;
+  u32 ignore_rpmh_clk_dis : 1;
+  u32 reserved2 : 1;
+  u32 clk_dis : 1;
+  u32 ignore_all_clk_dis : 1;
+  u32 ignore_all_ares : 1;
+  u32 reserved3 : 6;
+  u32 clk_off : 1;
+};
+
+/* Union definition of register */
+union ipa_gcc_hwio_def_gcc_ultaudio_pcnoc_sway_cbcr_u
+{
+  struct ipa_gcc_hwio_def_gcc_ultaudio_pcnoc_sway_cbcr_s def;
+  u32 value;
+};
+
+/*===========================================================================*/
+/*!
+  @brief Bit Field definition of register: GCC_AUDIO_AHB_BUS_BCR
+*/
+/*===========================================================================*/
+/* Structure definition of register */
+struct ipa_gcc_hwio_def_gcc_audio_ahb_bus_bcr_s
+{
+  u32 blk_ares : 1;
+  u32 reserved0 : 31;
+};
+
+/* Union definition of register */
+union ipa_gcc_hwio_def_gcc_audio_ahb_bus_bcr_u
+{
+  struct ipa_gcc_hwio_def_gcc_audio_ahb_bus_bcr_s def;
+  u32 value;
+};
+
+/*===========================================================================*/
+/*!
+  @brief Bit Field definition of register: GCC_ULTAUDIO_AHBFABRIC_IXFABRIC_CBCR
+*/
+/*===========================================================================*/
+/* Structure definition of register */
+struct ipa_gcc_hwio_def_gcc_ultaudio_ahbfabric_ixfabric_cbcr_s
+{
+  u32 reserved0 : 2;
+  u32 clk_ares : 1;
+  u32 reserved1 : 19;
+  u32 clk_dis : 1;
+  u32 ignore_all_clk_dis : 1;
+  u32 ignore_all_ares : 1;
+  u32 reserved2 : 6;
+  u32 clk_off : 1;
+};
+
+/* Union definition of register */
+union ipa_gcc_hwio_def_gcc_ultaudio_ahbfabric_ixfabric_cbcr_u
+{
+  struct ipa_gcc_hwio_def_gcc_ultaudio_ahbfabric_ixfabric_cbcr_s def;
+  u32 value;
+};
+
+/*===========================================================================*/
+/*!
+  @brief Bit Field definition of register: GCC_ULTAUDIO_AHBFABRIC_IXFABRIC_LPM_CBCR
+*/
+/*===========================================================================*/
+/* Structure definition of register */
+struct ipa_gcc_hwio_def_gcc_ultaudio_ahbfabric_ixfabric_lpm_cbcr_s
+{
+  u32 clk_enable : 1;
+  u32 reserved0 : 1;
+  u32 clk_ares : 1;
+  u32 reserved1 : 1;
+  u32 sleep : 4;
+  u32 wakeup : 4;
+  u32 force_mem_periph_off : 1;
+  u32 force_mem_periph_on : 1;
+  u32 force_mem_core_on : 1;
+  u32 reserved2 : 7;
+  u32 clk_dis : 1;
+  u32 ignore_all_clk_dis : 1;
+  u32 ignore_all_ares : 1;
+  u32 reserved3 : 6;
+  u32 clk_off : 1;
+};
+
+/* Union definition of register */
+union ipa_gcc_hwio_def_gcc_ultaudio_ahbfabric_ixfabric_lpm_cbcr_u
+{
+  struct ipa_gcc_hwio_def_gcc_ultaudio_ahbfabric_ixfabric_lpm_cbcr_s def;
+  u32 value;
+};
+
+/*===========================================================================*/
+/*!
+  @brief Bit Field definition of register: GCC_ULTAUDIO_AHBFABRIC_IXFABRIC_LPM_SREGR
+*/
+/*===========================================================================*/
+/* Structure definition of register */
+struct ipa_gcc_hwio_def_gcc_ultaudio_ahbfabric_ixfabric_lpm_sregr_s
+{
+  u32 reserved0 : 1;
+  u32 sw_clk_en_slp_stg : 1;
+  u32 sw_clk_en_sel_slp_stg : 1;
+  u32 sw_ctrl_pwr_down : 1;
+  u32 sw_rst_slp_stg : 1;
+  u32 sw_rst_sel_slp_stg : 1;
+  u32 force_clk_on : 1;
+  u32 mem_cph_enable : 1;
+  u32 sw_div_ratio_slp_stg_clk : 2;
+  u32 mem_periph_on_ack : 1;
+  u32 mem_core_on_ack : 1;
+  u32 sw_sm_pscbc_seq_in_override : 1;
+  u32 mem_cph_rst_sw_override : 1;
+  u32 pscbc_slp_stg_mode_csr : 1;
+  u32 ignore_gdsc_pwr_dwn_csr : 1;
+  u32 sreg_pscbc_spare_ctrl_in : 8;
+  u32 sreg_pscbc_spare_ctrl_out : 8;
+};
+
+/* Union definition of register */
+union ipa_gcc_hwio_def_gcc_ultaudio_ahbfabric_ixfabric_lpm_sregr_u
+{
+  struct ipa_gcc_hwio_def_gcc_ultaudio_ahbfabric_ixfabric_lpm_sregr_s def;
+  u32 value;
+};
+
+/*===========================================================================*/
+/*!
+  @brief Bit Field definition of register: GCC_ULTAUDIO_LPAIF_SLIMBUS_BAM_CBCR
+*/
+/*===========================================================================*/
+/* Structure definition of register */
+struct ipa_gcc_hwio_def_gcc_ultaudio_lpaif_slimbus_bam_cbcr_s
+{
+  u32 clk_enable : 1;
+  u32 reserved0 : 1;
+  u32 clk_ares : 1;
+  u32 reserved1 : 1;
+  u32 sleep : 4;
+  u32 wakeup : 4;
+  u32 force_mem_periph_off : 1;
+  u32 force_mem_periph_on : 1;
+  u32 force_mem_core_on : 1;
+  u32 reserved2 : 7;
+  u32 clk_dis : 1;
+  u32 ignore_all_clk_dis : 1;
+  u32 ignore_all_ares : 1;
+  u32 reserved3 : 6;
+  u32 clk_off : 1;
+};
+
+/* Union definition of register */
+union ipa_gcc_hwio_def_gcc_ultaudio_lpaif_slimbus_bam_cbcr_u
+{
+  struct ipa_gcc_hwio_def_gcc_ultaudio_lpaif_slimbus_bam_cbcr_s def;
+  u32 value;
+};
+
+/*===========================================================================*/
+/*!
+  @brief Bit Field definition of register: GCC_ULTAUDIO_LPAIF_SLIMBUS_BAM_SREGR
+*/
+/*===========================================================================*/
+/* Structure definition of register */
+struct ipa_gcc_hwio_def_gcc_ultaudio_lpaif_slimbus_bam_sregr_s
+{
+  u32 reserved0 : 1;
+  u32 sw_clk_en_slp_stg : 1;
+  u32 sw_clk_en_sel_slp_stg : 1;
+  u32 sw_ctrl_pwr_down : 1;
+  u32 sw_rst_slp_stg : 1;
+  u32 sw_rst_sel_slp_stg : 1;
+  u32 force_clk_on : 1;
+  u32 mem_cph_enable : 1;
+  u32 sw_div_ratio_slp_stg_clk : 2;
+  u32 mem_periph_on_ack : 1;
+  u32 mem_core_on_ack : 1;
+  u32 sw_sm_pscbc_seq_in_override : 1;
+  u32 mem_cph_rst_sw_override : 1;
+  u32 pscbc_slp_stg_mode_csr : 1;
+  u32 ignore_gdsc_pwr_dwn_csr : 1;
+  u32 sreg_pscbc_spare_ctrl_in : 8;
+  u32 sreg_pscbc_spare_ctrl_out : 8;
+};
+
+/* Union definition of register */
+union ipa_gcc_hwio_def_gcc_ultaudio_lpaif_slimbus_bam_sregr_u
+{
+  struct ipa_gcc_hwio_def_gcc_ultaudio_lpaif_slimbus_bam_sregr_s def;
+  u32 value;
+};
+
+/*===========================================================================*/
+/*!
+  @brief Bit Field definition of register: GCC_ULTAUDIO_AHBFABRIC_CMD_RCGR
+*/
+/*===========================================================================*/
+/* Structure definition of register */
+struct ipa_gcc_hwio_def_gcc_ultaudio_ahbfabric_cmd_rcgr_s
+{
+  u32 update : 1;
+  u32 root_en : 1;
+  u32 reserved0 : 2;
+  u32 dirty_cfg_rcgr : 1;
+  u32 dirty_m : 1;
+  u32 dirty_n : 1;
+  u32 dirty_d : 1;
+  u32 reserved1 : 23;
+  u32 root_off : 1;
+};
+
+/* Union definition of register */
+union ipa_gcc_hwio_def_gcc_ultaudio_ahbfabric_cmd_rcgr_u
+{
+  struct ipa_gcc_hwio_def_gcc_ultaudio_ahbfabric_cmd_rcgr_s def;
+  u32 value;
+};
+
+/*===========================================================================*/
+/*!
+  @brief Bit Field definition of register: GCC_ULTAUDIO_AHBFABRIC_CFG_RCGR
+*/
+/*===========================================================================*/
+/* Structure definition of register */
+struct ipa_gcc_hwio_def_gcc_ultaudio_ahbfabric_cfg_rcgr_s
+{
+  u32 src_div : 5;
+  u32 reserved0 : 3;
+  u32 src_sel : 3;
+  u32 reserved1 : 1;
+  u32 mode : 2;
+  u32 reserved2 : 6;
+  u32 hw_clk_control : 1;
+  u32 reserved3 : 11;
+};
+
+/* Union definition of register */
+union ipa_gcc_hwio_def_gcc_ultaudio_ahbfabric_cfg_rcgr_u
+{
+  struct ipa_gcc_hwio_def_gcc_ultaudio_ahbfabric_cfg_rcgr_s def;
+  u32 value;
+};
+
+/*===========================================================================*/
+/*!
+  @brief Bit Field definition of register: GCC_ULTAUDIO_AHBFABRIC_M
+*/
+/*===========================================================================*/
+/* Structure definition of register */
+struct ipa_gcc_hwio_def_gcc_ultaudio_ahbfabric_m_s
+{
+  u32 m : 8;
+  u32 reserved0 : 24;
+};
+
+/* Union definition of register */
+union ipa_gcc_hwio_def_gcc_ultaudio_ahbfabric_m_u
+{
+  struct ipa_gcc_hwio_def_gcc_ultaudio_ahbfabric_m_s def;
+  u32 value;
+};
+
+/*===========================================================================*/
+/*!
+  @brief Bit Field definition of register: GCC_ULTAUDIO_AHBFABRIC_N
+*/
+/*===========================================================================*/
+/* Structure definition of register */
+struct ipa_gcc_hwio_def_gcc_ultaudio_ahbfabric_n_s
+{
+  u32 not_n_minus_m : 8;
+  u32 reserved0 : 24;
+};
+
+/* Union definition of register */
+union ipa_gcc_hwio_def_gcc_ultaudio_ahbfabric_n_u
+{
+  struct ipa_gcc_hwio_def_gcc_ultaudio_ahbfabric_n_s def;
+  u32 value;
+};
+
+/*===========================================================================*/
+/*!
+  @brief Bit Field definition of register: GCC_ULTAUDIO_AHBFABRIC_D
+*/
+/*===========================================================================*/
+/* Structure definition of register */
+struct ipa_gcc_hwio_def_gcc_ultaudio_ahbfabric_d_s
+{
+  u32 not_2d : 8;
+  u32 reserved0 : 24;
+};
+
+/* Union definition of register */
+union ipa_gcc_hwio_def_gcc_ultaudio_ahbfabric_d_u
+{
+  struct ipa_gcc_hwio_def_gcc_ultaudio_ahbfabric_d_s def;
+  u32 value;
+};
+
+/*===========================================================================*/
+/*!
+  @brief Bit Field definition of register: GCC_ULTAUDIO_PRI_I2S_BCR
+*/
+/*===========================================================================*/
+/* Structure definition of register */
+struct ipa_gcc_hwio_def_gcc_ultaudio_pri_i2s_bcr_s
+{
+  u32 blk_ares : 1;
+  u32 reserved0 : 31;
+};
+
+/* Union definition of register */
+union ipa_gcc_hwio_def_gcc_ultaudio_pri_i2s_bcr_u
+{
+  struct ipa_gcc_hwio_def_gcc_ultaudio_pri_i2s_bcr_s def;
+  u32 value;
+};
+
+/*===========================================================================*/
+/*!
+  @brief Bit Field definition of register: GCC_ULTAUDIO_LPAIF_PRI_I2S_CBCR
+*/
+/*===========================================================================*/
+/* Structure definition of register */
+struct ipa_gcc_hwio_def_gcc_ultaudio_lpaif_pri_i2s_cbcr_s
+{
+  u32 clk_enable : 1;
+  u32 reserved0 : 1;
+  u32 clk_ares : 1;
+  u32 reserved1 : 19;
+  u32 clk_dis : 1;
+  u32 ignore_all_clk_dis : 1;
+  u32 ignore_all_ares : 1;
+  u32 reserved2 : 6;
+  u32 clk_off : 1;
+};
+
+/* Union definition of register */
+union ipa_gcc_hwio_def_gcc_ultaudio_lpaif_pri_i2s_cbcr_u
+{
+  struct ipa_gcc_hwio_def_gcc_ultaudio_lpaif_pri_i2s_cbcr_s def;
+  u32 value;
+};
+
+/*===========================================================================*/
+/*!
+  @brief Bit Field definition of register: GCC_ULTAUDIO_LPAIF_PRI_I2S_CMD_RCGR
+*/
+/*===========================================================================*/
+/* Structure definition of register */
+struct ipa_gcc_hwio_def_gcc_ultaudio_lpaif_pri_i2s_cmd_rcgr_s
+{
+  u32 update : 1;
+  u32 root_en : 1;
+  u32 reserved0 : 2;
+  u32 dirty_cfg_rcgr : 1;
+  u32 dirty_m : 1;
+  u32 dirty_n : 1;
+  u32 dirty_d : 1;
+  u32 reserved1 : 23;
+  u32 root_off : 1;
+};
+
+/* Union definition of register */
+union ipa_gcc_hwio_def_gcc_ultaudio_lpaif_pri_i2s_cmd_rcgr_u
+{
+  struct ipa_gcc_hwio_def_gcc_ultaudio_lpaif_pri_i2s_cmd_rcgr_s def;
+  u32 value;
+};
+
+/*===========================================================================*/
+/*!
+  @brief Bit Field definition of register: GCC_ULTAUDIO_LPAIF_PRI_I2S_CFG_RCGR
+*/
+/*===========================================================================*/
+/* Structure definition of register */
+struct ipa_gcc_hwio_def_gcc_ultaudio_lpaif_pri_i2s_cfg_rcgr_s
+{
+  u32 src_div : 5;
+  u32 reserved0 : 3;
+  u32 src_sel : 3;
+  u32 reserved1 : 1;
+  u32 mode : 2;
+  u32 reserved2 : 6;
+  u32 hw_clk_control : 1;
+  u32 reserved3 : 11;
+};
+
+/* Union definition of register */
+union ipa_gcc_hwio_def_gcc_ultaudio_lpaif_pri_i2s_cfg_rcgr_u
+{
+  struct ipa_gcc_hwio_def_gcc_ultaudio_lpaif_pri_i2s_cfg_rcgr_s def;
+  u32 value;
+};
+
+/*===========================================================================*/
+/*!
+  @brief Bit Field definition of register: GCC_ULTAUDIO_LPAIF_PRI_I2S_M
+*/
+/*===========================================================================*/
+/* Structure definition of register */
+struct ipa_gcc_hwio_def_gcc_ultaudio_lpaif_pri_i2s_m_s
+{
+  u32 m : 8;
+  u32 reserved0 : 24;
+};
+
+/* Union definition of register */
+union ipa_gcc_hwio_def_gcc_ultaudio_lpaif_pri_i2s_m_u
+{
+  struct ipa_gcc_hwio_def_gcc_ultaudio_lpaif_pri_i2s_m_s def;
+  u32 value;
+};
+
+/*===========================================================================*/
+/*!
+  @brief Bit Field definition of register: GCC_ULTAUDIO_LPAIF_PRI_I2S_N
+*/
+/*===========================================================================*/
+/* Structure definition of register */
+struct ipa_gcc_hwio_def_gcc_ultaudio_lpaif_pri_i2s_n_s
+{
+  u32 not_n_minus_m : 8;
+  u32 reserved0 : 24;
+};
+
+/* Union definition of register */
+union ipa_gcc_hwio_def_gcc_ultaudio_lpaif_pri_i2s_n_u
+{
+  struct ipa_gcc_hwio_def_gcc_ultaudio_lpaif_pri_i2s_n_s def;
+  u32 value;
+};
+
+/*===========================================================================*/
+/*!
+  @brief Bit Field definition of register: GCC_ULTAUDIO_LPAIF_PRI_I2S_D
+*/
+/*===========================================================================*/
+/* Structure definition of register */
+struct ipa_gcc_hwio_def_gcc_ultaudio_lpaif_pri_i2s_d_s
+{
+  u32 not_2d : 8;
+  u32 reserved0 : 24;
+};
+
+/* Union definition of register */
+union ipa_gcc_hwio_def_gcc_ultaudio_lpaif_pri_i2s_d_u
+{
+  struct ipa_gcc_hwio_def_gcc_ultaudio_lpaif_pri_i2s_d_s def;
+  u32 value;
+};
+
+/*===========================================================================*/
+/*!
+  @brief Bit Field definition of register: GCC_ULTAUDIO_SEC_I2S_BCR
+*/
+/*===========================================================================*/
+/* Structure definition of register */
+struct ipa_gcc_hwio_def_gcc_ultaudio_sec_i2s_bcr_s
+{
+  u32 blk_ares : 1;
+  u32 reserved0 : 31;
+};
+
+/* Union definition of register */
+union ipa_gcc_hwio_def_gcc_ultaudio_sec_i2s_bcr_u
+{
+  struct ipa_gcc_hwio_def_gcc_ultaudio_sec_i2s_bcr_s def;
+  u32 value;
+};
+
+/*===========================================================================*/
+/*!
+  @brief Bit Field definition of register: GCC_ULTAUDIO_LPAIF_SEC_I2S_CBCR
+*/
+/*===========================================================================*/
+/* Structure definition of register */
+struct ipa_gcc_hwio_def_gcc_ultaudio_lpaif_sec_i2s_cbcr_s
+{
+  u32 clk_enable : 1;
+  u32 reserved0 : 1;
+  u32 clk_ares : 1;
+  u32 reserved1 : 19;
+  u32 clk_dis : 1;
+  u32 ignore_all_clk_dis : 1;
+  u32 ignore_all_ares : 1;
+  u32 reserved2 : 6;
+  u32 clk_off : 1;
+};
+
+/* Union definition of register */
+union ipa_gcc_hwio_def_gcc_ultaudio_lpaif_sec_i2s_cbcr_u
+{
+  struct ipa_gcc_hwio_def_gcc_ultaudio_lpaif_sec_i2s_cbcr_s def;
+  u32 value;
+};
+
+/*===========================================================================*/
+/*!
+  @brief Bit Field definition of register: GCC_ULTAUDIO_LPAIF_SEC_I2S_CMD_RCGR
+*/
+/*===========================================================================*/
+/* Structure definition of register */
+struct ipa_gcc_hwio_def_gcc_ultaudio_lpaif_sec_i2s_cmd_rcgr_s
+{
+  u32 update : 1;
+  u32 root_en : 1;
+  u32 reserved0 : 2;
+  u32 dirty_cfg_rcgr : 1;
+  u32 dirty_m : 1;
+  u32 dirty_n : 1;
+  u32 dirty_d : 1;
+  u32 reserved1 : 23;
+  u32 root_off : 1;
+};
+
+/* Union definition of register */
+union ipa_gcc_hwio_def_gcc_ultaudio_lpaif_sec_i2s_cmd_rcgr_u
+{
+  struct ipa_gcc_hwio_def_gcc_ultaudio_lpaif_sec_i2s_cmd_rcgr_s def;
+  u32 value;
+};
+
+/*===========================================================================*/
+/*!
+  @brief Bit Field definition of register: GCC_ULTAUDIO_LPAIF_SEC_I2S_CFG_RCGR
+*/
+/*===========================================================================*/
+/* Structure definition of register */
+struct ipa_gcc_hwio_def_gcc_ultaudio_lpaif_sec_i2s_cfg_rcgr_s
+{
+  u32 src_div : 5;
+  u32 reserved0 : 3;
+  u32 src_sel : 3;
+  u32 reserved1 : 1;
+  u32 mode : 2;
+  u32 reserved2 : 6;
+  u32 hw_clk_control : 1;
+  u32 reserved3 : 11;
+};
+
+/* Union definition of register */
+union ipa_gcc_hwio_def_gcc_ultaudio_lpaif_sec_i2s_cfg_rcgr_u
+{
+  struct ipa_gcc_hwio_def_gcc_ultaudio_lpaif_sec_i2s_cfg_rcgr_s def;
+  u32 value;
+};
+
+/*===========================================================================*/
+/*!
+  @brief Bit Field definition of register: GCC_ULTAUDIO_LPAIF_SEC_I2S_M
+*/
+/*===========================================================================*/
+/* Structure definition of register */
+struct ipa_gcc_hwio_def_gcc_ultaudio_lpaif_sec_i2s_m_s
+{
+  u32 m : 8;
+  u32 reserved0 : 24;
+};
+
+/* Union definition of register */
+union ipa_gcc_hwio_def_gcc_ultaudio_lpaif_sec_i2s_m_u
+{
+  struct ipa_gcc_hwio_def_gcc_ultaudio_lpaif_sec_i2s_m_s def;
+  u32 value;
+};
+
+/*===========================================================================*/
+/*!
+  @brief Bit Field definition of register: GCC_ULTAUDIO_LPAIF_SEC_I2S_N
+*/
+/*===========================================================================*/
+/* Structure definition of register */
+struct ipa_gcc_hwio_def_gcc_ultaudio_lpaif_sec_i2s_n_s
+{
+  u32 not_n_minus_m : 8;
+  u32 reserved0 : 24;
+};
+
+/* Union definition of register */
+union ipa_gcc_hwio_def_gcc_ultaudio_lpaif_sec_i2s_n_u
+{
+  struct ipa_gcc_hwio_def_gcc_ultaudio_lpaif_sec_i2s_n_s def;
+  u32 value;
+};
+
+/*===========================================================================*/
+/*!
+  @brief Bit Field definition of register: GCC_ULTAUDIO_LPAIF_SEC_I2S_D
+*/
+/*===========================================================================*/
+/* Structure definition of register */
+struct ipa_gcc_hwio_def_gcc_ultaudio_lpaif_sec_i2s_d_s
+{
+  u32 not_2d : 8;
+  u32 reserved0 : 24;
+};
+
+/* Union definition of register */
+union ipa_gcc_hwio_def_gcc_ultaudio_lpaif_sec_i2s_d_u
+{
+  struct ipa_gcc_hwio_def_gcc_ultaudio_lpaif_sec_i2s_d_s def;
+  u32 value;
+};
+
+/*===========================================================================*/
+/*!
+  @brief Bit Field definition of register: GCC_ULTAUDIO_AUX_I2S_BCR
+*/
+/*===========================================================================*/
+/* Structure definition of register */
+struct ipa_gcc_hwio_def_gcc_ultaudio_aux_i2s_bcr_s
+{
+  u32 blk_ares : 1;
+  u32 reserved0 : 31;
+};
+
+/* Union definition of register */
+union ipa_gcc_hwio_def_gcc_ultaudio_aux_i2s_bcr_u
+{
+  struct ipa_gcc_hwio_def_gcc_ultaudio_aux_i2s_bcr_s def;
+  u32 value;
+};
+
+/*===========================================================================*/
+/*!
+  @brief Bit Field definition of register: GCC_ULTAUDIO_LPAIF_AUX_I2S_CBCR
+*/
+/*===========================================================================*/
+/* Structure definition of register */
+struct ipa_gcc_hwio_def_gcc_ultaudio_lpaif_aux_i2s_cbcr_s
+{
+  u32 clk_enable : 1;
+  u32 reserved0 : 1;
+  u32 clk_ares : 1;
+  u32 reserved1 : 19;
+  u32 clk_dis : 1;
+  u32 ignore_all_clk_dis : 1;
+  u32 ignore_all_ares : 1;
+  u32 reserved2 : 6;
+  u32 clk_off : 1;
+};
+
+/* Union definition of register */
+union ipa_gcc_hwio_def_gcc_ultaudio_lpaif_aux_i2s_cbcr_u
+{
+  struct ipa_gcc_hwio_def_gcc_ultaudio_lpaif_aux_i2s_cbcr_s def;
+  u32 value;
+};
+
+/*===========================================================================*/
+/*!
+  @brief Bit Field definition of register: GCC_ULTAUDIO_LPAIF_AUX_I2S_CMD_RCGR
+*/
+/*===========================================================================*/
+/* Structure definition of register */
+struct ipa_gcc_hwio_def_gcc_ultaudio_lpaif_aux_i2s_cmd_rcgr_s
+{
+  u32 update : 1;
+  u32 root_en : 1;
+  u32 reserved0 : 2;
+  u32 dirty_cfg_rcgr : 1;
+  u32 dirty_m : 1;
+  u32 dirty_n : 1;
+  u32 dirty_d : 1;
+  u32 reserved1 : 23;
+  u32 root_off : 1;
+};
+
+/* Union definition of register */
+union ipa_gcc_hwio_def_gcc_ultaudio_lpaif_aux_i2s_cmd_rcgr_u
+{
+  struct ipa_gcc_hwio_def_gcc_ultaudio_lpaif_aux_i2s_cmd_rcgr_s def;
+  u32 value;
+};
+
+/*===========================================================================*/
+/*!
+  @brief Bit Field definition of register: GCC_ULTAUDIO_LPAIF_AUX_I2S_CFG_RCGR
+*/
+/*===========================================================================*/
+/* Structure definition of register */
+struct ipa_gcc_hwio_def_gcc_ultaudio_lpaif_aux_i2s_cfg_rcgr_s
+{
+  u32 src_div : 5;
+  u32 reserved0 : 3;
+  u32 src_sel : 3;
+  u32 reserved1 : 1;
+  u32 mode : 2;
+  u32 reserved2 : 6;
+  u32 hw_clk_control : 1;
+  u32 reserved3 : 11;
+};
+
+/* Union definition of register */
+union ipa_gcc_hwio_def_gcc_ultaudio_lpaif_aux_i2s_cfg_rcgr_u
+{
+  struct ipa_gcc_hwio_def_gcc_ultaudio_lpaif_aux_i2s_cfg_rcgr_s def;
+  u32 value;
+};
+
+/*===========================================================================*/
+/*!
+  @brief Bit Field definition of register: GCC_ULTAUDIO_LPAIF_AUX_I2S_M
+*/
+/*===========================================================================*/
+/* Structure definition of register */
+struct ipa_gcc_hwio_def_gcc_ultaudio_lpaif_aux_i2s_m_s
+{
+  u32 m : 8;
+  u32 reserved0 : 24;
+};
+
+/* Union definition of register */
+union ipa_gcc_hwio_def_gcc_ultaudio_lpaif_aux_i2s_m_u
+{
+  struct ipa_gcc_hwio_def_gcc_ultaudio_lpaif_aux_i2s_m_s def;
+  u32 value;
+};
+
+/*===========================================================================*/
+/*!
+  @brief Bit Field definition of register: GCC_ULTAUDIO_LPAIF_AUX_I2S_N
+*/
+/*===========================================================================*/
+/* Structure definition of register */
+struct ipa_gcc_hwio_def_gcc_ultaudio_lpaif_aux_i2s_n_s
+{
+  u32 not_n_minus_m : 8;
+  u32 reserved0 : 24;
+};
+
+/* Union definition of register */
+union ipa_gcc_hwio_def_gcc_ultaudio_lpaif_aux_i2s_n_u
+{
+  struct ipa_gcc_hwio_def_gcc_ultaudio_lpaif_aux_i2s_n_s def;
+  u32 value;
+};
+
+/*===========================================================================*/
+/*!
+  @brief Bit Field definition of register: GCC_ULTAUDIO_LPAIF_AUX_I2S_D
+*/
+/*===========================================================================*/
+/* Structure definition of register */
+struct ipa_gcc_hwio_def_gcc_ultaudio_lpaif_aux_i2s_d_s
+{
+  u32 not_2d : 8;
+  u32 reserved0 : 24;
+};
+
+/* Union definition of register */
+union ipa_gcc_hwio_def_gcc_ultaudio_lpaif_aux_i2s_d_u
+{
+  struct ipa_gcc_hwio_def_gcc_ultaudio_lpaif_aux_i2s_d_s def;
+  u32 value;
+};
+
+/*===========================================================================*/
+/*!
+  @brief Bit Field definition of register: GCC_AUDIO_CXO_BCR
+*/
+/*===========================================================================*/
+/* Structure definition of register */
+struct ipa_gcc_hwio_def_gcc_audio_cxo_bcr_s
+{
+  u32 blk_ares : 1;
+  u32 reserved0 : 31;
+};
+
+/* Union definition of register */
+union ipa_gcc_hwio_def_gcc_audio_cxo_bcr_u
+{
+  struct ipa_gcc_hwio_def_gcc_audio_cxo_bcr_s def;
+  u32 value;
+};
+
+/*===========================================================================*/
+/*!
+  @brief Bit Field definition of register: GCC_ULTAUDIO_AVSYNC_XO_CBCR
+*/
+/*===========================================================================*/
+/* Structure definition of register */
+struct ipa_gcc_hwio_def_gcc_ultaudio_avsync_xo_cbcr_s
+{
+  u32 clk_enable : 1;
+  u32 reserved0 : 1;
+  u32 clk_ares : 1;
+  u32 reserved1 : 19;
+  u32 clk_dis : 1;
+  u32 ignore_all_clk_dis : 1;
+  u32 ignore_all_ares : 1;
+  u32 reserved2 : 6;
+  u32 clk_off : 1;
+};
+
+/* Union definition of register */
+union ipa_gcc_hwio_def_gcc_ultaudio_avsync_xo_cbcr_u
+{
+  struct ipa_gcc_hwio_def_gcc_ultaudio_avsync_xo_cbcr_s def;
+  u32 value;
+};
+
+/*===========================================================================*/
+/*!
+  @brief Bit Field definition of register: GCC_ULTAUDIO_XO_CMD_RCGR
+*/
+/*===========================================================================*/
+/* Structure definition of register */
+struct ipa_gcc_hwio_def_gcc_ultaudio_xo_cmd_rcgr_s
+{
+  u32 update : 1;
+  u32 root_en : 1;
+  u32 reserved0 : 2;
+  u32 dirty_cfg_rcgr : 1;
+  u32 dirty_m : 1;
+  u32 dirty_n : 1;
+  u32 dirty_d : 1;
+  u32 reserved1 : 23;
+  u32 root_off : 1;
+};
+
+/* Union definition of register */
+union ipa_gcc_hwio_def_gcc_ultaudio_xo_cmd_rcgr_u
+{
+  struct ipa_gcc_hwio_def_gcc_ultaudio_xo_cmd_rcgr_s def;
+  u32 value;
+};
+
+/*===========================================================================*/
+/*!
+  @brief Bit Field definition of register: GCC_ULTAUDIO_XO_CFG_RCGR
+*/
+/*===========================================================================*/
+/* Structure definition of register */
+struct ipa_gcc_hwio_def_gcc_ultaudio_xo_cfg_rcgr_s
+{
+  u32 src_div : 5;
+  u32 reserved0 : 3;
+  u32 src_sel : 3;
+  u32 reserved1 : 1;
+  u32 mode : 2;
+  u32 reserved2 : 6;
+  u32 hw_clk_control : 1;
+  u32 reserved3 : 11;
+};
+
+/* Union definition of register */
+union ipa_gcc_hwio_def_gcc_ultaudio_xo_cfg_rcgr_u
+{
+  struct ipa_gcc_hwio_def_gcc_ultaudio_xo_cfg_rcgr_s def;
+  u32 value;
+};
+
+/*===========================================================================*/
+/*!
+  @brief Bit Field definition of register: GCC_ULTAUDIO_XO_M
+*/
+/*===========================================================================*/
+/* Structure definition of register */
+struct ipa_gcc_hwio_def_gcc_ultaudio_xo_m_s
+{
+  u32 m : 8;
+  u32 reserved0 : 24;
+};
+
+/* Union definition of register */
+union ipa_gcc_hwio_def_gcc_ultaudio_xo_m_u
+{
+  struct ipa_gcc_hwio_def_gcc_ultaudio_xo_m_s def;
+  u32 value;
+};
+
+/*===========================================================================*/
+/*!
+  @brief Bit Field definition of register: GCC_ULTAUDIO_XO_N
+*/
+/*===========================================================================*/
+/* Structure definition of register */
+struct ipa_gcc_hwio_def_gcc_ultaudio_xo_n_s
+{
+  u32 not_n_minus_m : 8;
+  u32 reserved0 : 24;
+};
+
+/* Union definition of register */
+union ipa_gcc_hwio_def_gcc_ultaudio_xo_n_u
+{
+  struct ipa_gcc_hwio_def_gcc_ultaudio_xo_n_s def;
+  u32 value;
+};
+
+/*===========================================================================*/
+/*!
+  @brief Bit Field definition of register: GCC_ULTAUDIO_XO_D
+*/
+/*===========================================================================*/
+/* Structure definition of register */
+struct ipa_gcc_hwio_def_gcc_ultaudio_xo_d_s
+{
+  u32 not_2d : 8;
+  u32 reserved0 : 24;
+};
+
+/* Union definition of register */
+union ipa_gcc_hwio_def_gcc_ultaudio_xo_d_u
+{
+  struct ipa_gcc_hwio_def_gcc_ultaudio_xo_d_s def;
+  u32 value;
+};
+
+/*===========================================================================*/
+/*!
+  @brief Bit Field definition of register: GCC_ULTAUDIO_EXT_I2S_BCR
+*/
+/*===========================================================================*/
+/* Structure definition of register */
+struct ipa_gcc_hwio_def_gcc_ultaudio_ext_i2s_bcr_s
+{
+  u32 blk_ares : 1;
+  u32 reserved0 : 31;
+};
+
+/* Union definition of register */
+union ipa_gcc_hwio_def_gcc_ultaudio_ext_i2s_bcr_u
+{
+  struct ipa_gcc_hwio_def_gcc_ultaudio_ext_i2s_bcr_s def;
+  u32 value;
+};
+
+/*===========================================================================*/
+/*!
+  @brief Bit Field definition of register: GCC_ULTAUDIO_LPAIF_EXT_I2S_CBCR
+*/
+/*===========================================================================*/
+/* Structure definition of register */
+struct ipa_gcc_hwio_def_gcc_ultaudio_lpaif_ext_i2s_cbcr_s
+{
+  u32 clk_enable : 1;
+  u32 reserved0 : 1;
+  u32 clk_ares : 1;
+  u32 reserved1 : 19;
+  u32 clk_dis : 1;
+  u32 ignore_all_clk_dis : 1;
+  u32 ignore_all_ares : 1;
+  u32 reserved2 : 6;
+  u32 clk_off : 1;
+};
+
+/* Union definition of register */
+union ipa_gcc_hwio_def_gcc_ultaudio_lpaif_ext_i2s_cbcr_u
+{
+  struct ipa_gcc_hwio_def_gcc_ultaudio_lpaif_ext_i2s_cbcr_s def;
+  u32 value;
+};
+
+/*===========================================================================*/
+/*!
+  @brief Bit Field definition of register: GCC_ULTAUDIO_LPAIF_EXT_I2S_CMD_RCGR
+*/
+/*===========================================================================*/
+/* Structure definition of register */
+struct ipa_gcc_hwio_def_gcc_ultaudio_lpaif_ext_i2s_cmd_rcgr_s
+{
+  u32 update : 1;
+  u32 root_en : 1;
+  u32 reserved0 : 2;
+  u32 dirty_cfg_rcgr : 1;
+  u32 dirty_m : 1;
+  u32 dirty_n : 1;
+  u32 dirty_d : 1;
+  u32 reserved1 : 23;
+  u32 root_off : 1;
+};
+
+/* Union definition of register */
+union ipa_gcc_hwio_def_gcc_ultaudio_lpaif_ext_i2s_cmd_rcgr_u
+{
+  struct ipa_gcc_hwio_def_gcc_ultaudio_lpaif_ext_i2s_cmd_rcgr_s def;
+  u32 value;
+};
+
+/*===========================================================================*/
+/*!
+  @brief Bit Field definition of register: GCC_ULTAUDIO_LPAIF_EXT_I2S_CFG_RCGR
+*/
+/*===========================================================================*/
+/* Structure definition of register */
+struct ipa_gcc_hwio_def_gcc_ultaudio_lpaif_ext_i2s_cfg_rcgr_s
+{
+  u32 src_div : 5;
+  u32 reserved0 : 3;
+  u32 src_sel : 3;
+  u32 reserved1 : 1;
+  u32 mode : 2;
+  u32 reserved2 : 6;
+  u32 hw_clk_control : 1;
+  u32 reserved3 : 11;
+};
+
+/* Union definition of register */
+union ipa_gcc_hwio_def_gcc_ultaudio_lpaif_ext_i2s_cfg_rcgr_u
+{
+  struct ipa_gcc_hwio_def_gcc_ultaudio_lpaif_ext_i2s_cfg_rcgr_s def;
+  u32 value;
+};
+
+/*===========================================================================*/
+/*!
+  @brief Bit Field definition of register: GCC_ULTAUDIO_LPAIF_EXT_I2S_M
+*/
+/*===========================================================================*/
+/* Structure definition of register */
+struct ipa_gcc_hwio_def_gcc_ultaudio_lpaif_ext_i2s_m_s
+{
+  u32 m : 8;
+  u32 reserved0 : 24;
+};
+
+/* Union definition of register */
+union ipa_gcc_hwio_def_gcc_ultaudio_lpaif_ext_i2s_m_u
+{
+  struct ipa_gcc_hwio_def_gcc_ultaudio_lpaif_ext_i2s_m_s def;
+  u32 value;
+};
+
+/*===========================================================================*/
+/*!
+  @brief Bit Field definition of register: GCC_ULTAUDIO_LPAIF_EXT_I2S_N
+*/
+/*===========================================================================*/
+/* Structure definition of register */
+struct ipa_gcc_hwio_def_gcc_ultaudio_lpaif_ext_i2s_n_s
+{
+  u32 not_n_minus_m : 8;
+  u32 reserved0 : 24;
+};
+
+/* Union definition of register */
+union ipa_gcc_hwio_def_gcc_ultaudio_lpaif_ext_i2s_n_u
+{
+  struct ipa_gcc_hwio_def_gcc_ultaudio_lpaif_ext_i2s_n_s def;
+  u32 value;
+};
+
+/*===========================================================================*/
+/*!
+  @brief Bit Field definition of register: GCC_ULTAUDIO_LPAIF_EXT_I2S_D
+*/
+/*===========================================================================*/
+/* Structure definition of register */
+struct ipa_gcc_hwio_def_gcc_ultaudio_lpaif_ext_i2s_d_s
+{
+  u32 not_2d : 8;
+  u32 reserved0 : 24;
+};
+
+/* Union definition of register */
+union ipa_gcc_hwio_def_gcc_ultaudio_lpaif_ext_i2s_d_u
+{
+  struct ipa_gcc_hwio_def_gcc_ultaudio_lpaif_ext_i2s_d_s def;
+  u32 value;
+};
+
+/*===========================================================================*/
+/*!
+  @brief Bit Field definition of register: GCC_SLIMBUS_BCR
+*/
+/*===========================================================================*/
+/* Structure definition of register */
+struct ipa_gcc_hwio_def_gcc_slimbus_bcr_s
+{
+  u32 blk_ares : 1;
+  u32 reserved0 : 31;
+};
+
+/* Union definition of register */
+union ipa_gcc_hwio_def_gcc_slimbus_bcr_u
+{
+  struct ipa_gcc_hwio_def_gcc_slimbus_bcr_s def;
+  u32 value;
+};
+
+/*===========================================================================*/
+/*!
+  @brief Bit Field definition of register: GCC_ULTAUDIO_LPAIF_SLIMBUS_CORE_CBCR
+*/
+/*===========================================================================*/
+/* Structure definition of register */
+struct ipa_gcc_hwio_def_gcc_ultaudio_lpaif_slimbus_core_cbcr_s
+{
+  u32 clk_enable : 1;
+  u32 reserved0 : 1;
+  u32 clk_ares : 1;
+  u32 reserved1 : 19;
+  u32 clk_dis : 1;
+  u32 ignore_all_clk_dis : 1;
+  u32 ignore_all_ares : 1;
+  u32 reserved2 : 6;
+  u32 clk_off : 1;
+};
+
+/* Union definition of register */
+union ipa_gcc_hwio_def_gcc_ultaudio_lpaif_slimbus_core_cbcr_u
+{
+  struct ipa_gcc_hwio_def_gcc_ultaudio_lpaif_slimbus_core_cbcr_s def;
+  u32 value;
+};
+
+/*===========================================================================*/
+/*!
+  @brief Bit Field definition of register: GCC_ULTAUDIO_LPAIF_SLIMBUS_CORE_CMD_RCGR
+*/
+/*===========================================================================*/
+/* Structure definition of register */
+struct ipa_gcc_hwio_def_gcc_ultaudio_lpaif_slimbus_core_cmd_rcgr_s
+{
+  u32 update : 1;
+  u32 root_en : 1;
+  u32 reserved0 : 2;
+  u32 dirty_cfg_rcgr : 1;
+  u32 dirty_m : 1;
+  u32 dirty_n : 1;
+  u32 dirty_d : 1;
+  u32 reserved1 : 23;
+  u32 root_off : 1;
+};
+
+/* Union definition of register */
+union ipa_gcc_hwio_def_gcc_ultaudio_lpaif_slimbus_core_cmd_rcgr_u
+{
+  struct ipa_gcc_hwio_def_gcc_ultaudio_lpaif_slimbus_core_cmd_rcgr_s def;
+  u32 value;
+};
+
+/*===========================================================================*/
+/*!
+  @brief Bit Field definition of register: GCC_ULTAUDIO_LPAIF_SLIMBUS_CORE_CFG_RCGR
+*/
+/*===========================================================================*/
+/* Structure definition of register */
+struct ipa_gcc_hwio_def_gcc_ultaudio_lpaif_slimbus_core_cfg_rcgr_s
+{
+  u32 src_div : 5;
+  u32 reserved0 : 3;
+  u32 src_sel : 3;
+  u32 reserved1 : 1;
+  u32 mode : 2;
+  u32 reserved2 : 6;
+  u32 hw_clk_control : 1;
+  u32 reserved3 : 11;
+};
+
+/* Union definition of register */
+union ipa_gcc_hwio_def_gcc_ultaudio_lpaif_slimbus_core_cfg_rcgr_u
+{
+  struct ipa_gcc_hwio_def_gcc_ultaudio_lpaif_slimbus_core_cfg_rcgr_s def;
+  u32 value;
+};
+
+/*===========================================================================*/
+/*!
+  @brief Bit Field definition of register: GCC_ULTAUDIO_LPAIF_SLIMBUS_CORE_M
+*/
+/*===========================================================================*/
+/* Structure definition of register */
+struct ipa_gcc_hwio_def_gcc_ultaudio_lpaif_slimbus_core_m_s
+{
+  u32 m : 8;
+  u32 reserved0 : 24;
+};
+
+/* Union definition of register */
+union ipa_gcc_hwio_def_gcc_ultaudio_lpaif_slimbus_core_m_u
+{
+  struct ipa_gcc_hwio_def_gcc_ultaudio_lpaif_slimbus_core_m_s def;
+  u32 value;
+};
+
+/*===========================================================================*/
+/*!
+  @brief Bit Field definition of register: GCC_ULTAUDIO_LPAIF_SLIMBUS_CORE_N
+*/
+/*===========================================================================*/
+/* Structure definition of register */
+struct ipa_gcc_hwio_def_gcc_ultaudio_lpaif_slimbus_core_n_s
+{
+  u32 not_n_minus_m : 8;
+  u32 reserved0 : 24;
+};
+
+/* Union definition of register */
+union ipa_gcc_hwio_def_gcc_ultaudio_lpaif_slimbus_core_n_u
+{
+  struct ipa_gcc_hwio_def_gcc_ultaudio_lpaif_slimbus_core_n_s def;
+  u32 value;
+};
+
+/*===========================================================================*/
+/*!
+  @brief Bit Field definition of register: GCC_ULTAUDIO_LPAIF_SLIMBUS_CORE_D
+*/
+/*===========================================================================*/
+/* Structure definition of register */
+struct ipa_gcc_hwio_def_gcc_ultaudio_lpaif_slimbus_core_d_s
+{
+  u32 not_2d : 8;
+  u32 reserved0 : 24;
+};
+
+/* Union definition of register */
+union ipa_gcc_hwio_def_gcc_ultaudio_lpaif_slimbus_core_d_u
+{
+  struct ipa_gcc_hwio_def_gcc_ultaudio_lpaif_slimbus_core_d_s def;
+  u32 value;
+};
+
+/*===========================================================================*/
+/*!
+  @brief Bit Field definition of register: GCC_ULTAUDIO_PCM_BCR
+*/
+/*===========================================================================*/
+/* Structure definition of register */
+struct ipa_gcc_hwio_def_gcc_ultaudio_pcm_bcr_s
+{
+  u32 blk_ares : 1;
+  u32 reserved0 : 31;
+};
+
+/* Union definition of register */
+union ipa_gcc_hwio_def_gcc_ultaudio_pcm_bcr_u
+{
+  struct ipa_gcc_hwio_def_gcc_ultaudio_pcm_bcr_s def;
+  u32 value;
+};
+
+/*===========================================================================*/
+/*!
+  @brief Bit Field definition of register: GCC_ULTAUDIO_LPAIF_PCM_DATAOE_CBCR
+*/
+/*===========================================================================*/
+/* Structure definition of register */
+struct ipa_gcc_hwio_def_gcc_ultaudio_lpaif_pcm_dataoe_cbcr_s
+{
+  u32 clk_enable : 1;
+  u32 reserved0 : 1;
+  u32 clk_ares : 1;
+  u32 reserved1 : 19;
+  u32 clk_dis : 1;
+  u32 ignore_all_clk_dis : 1;
+  u32 ignore_all_ares : 1;
+  u32 reserved2 : 6;
+  u32 clk_off : 1;
+};
+
+/* Union definition of register */
+union ipa_gcc_hwio_def_gcc_ultaudio_lpaif_pcm_dataoe_cbcr_u
+{
+  struct ipa_gcc_hwio_def_gcc_ultaudio_lpaif_pcm_dataoe_cbcr_s def;
+  u32 value;
+};
+
+/*===========================================================================*/
+/*!
+  @brief Bit Field definition of register: GCC_ULTAUDIO_LPAIF_PCM_DATAOE_CMD_RCGR
+*/
+/*===========================================================================*/
+/* Structure definition of register */
+struct ipa_gcc_hwio_def_gcc_ultaudio_lpaif_pcm_dataoe_cmd_rcgr_s
+{
+  u32 update : 1;
+  u32 root_en : 1;
+  u32 reserved0 : 2;
+  u32 dirty_cfg_rcgr : 1;
+  u32 dirty_m : 1;
+  u32 dirty_n : 1;
+  u32 dirty_d : 1;
+  u32 reserved1 : 23;
+  u32 root_off : 1;
+};
+
+/* Union definition of register */
+union ipa_gcc_hwio_def_gcc_ultaudio_lpaif_pcm_dataoe_cmd_rcgr_u
+{
+  struct ipa_gcc_hwio_def_gcc_ultaudio_lpaif_pcm_dataoe_cmd_rcgr_s def;
+  u32 value;
+};
+
+/*===========================================================================*/
+/*!
+  @brief Bit Field definition of register: GCC_ULTAUDIO_LPAIF_PCM_DATAOE_CFG_RCGR
+*/
+/*===========================================================================*/
+/* Structure definition of register */
+struct ipa_gcc_hwio_def_gcc_ultaudio_lpaif_pcm_dataoe_cfg_rcgr_s
+{
+  u32 src_div : 5;
+  u32 reserved0 : 3;
+  u32 src_sel : 3;
+  u32 reserved1 : 1;
+  u32 mode : 2;
+  u32 reserved2 : 6;
+  u32 hw_clk_control : 1;
+  u32 reserved3 : 11;
+};
+
+/* Union definition of register */
+union ipa_gcc_hwio_def_gcc_ultaudio_lpaif_pcm_dataoe_cfg_rcgr_u
+{
+  struct ipa_gcc_hwio_def_gcc_ultaudio_lpaif_pcm_dataoe_cfg_rcgr_s def;
+  u32 value;
+};
+
+/*===========================================================================*/
+/*!
+  @brief Bit Field definition of register: GCC_ULTAUDIO_LPAIF_PCM_DATAOE_M
+*/
+/*===========================================================================*/
+/* Structure definition of register */
+struct ipa_gcc_hwio_def_gcc_ultaudio_lpaif_pcm_dataoe_m_s
+{
+  u32 m : 8;
+  u32 reserved0 : 24;
+};
+
+/* Union definition of register */
+union ipa_gcc_hwio_def_gcc_ultaudio_lpaif_pcm_dataoe_m_u
+{
+  struct ipa_gcc_hwio_def_gcc_ultaudio_lpaif_pcm_dataoe_m_s def;
+  u32 value;
+};
+
+/*===========================================================================*/
+/*!
+  @brief Bit Field definition of register: GCC_ULTAUDIO_LPAIF_PCM_DATAOE_N
+*/
+/*===========================================================================*/
+/* Structure definition of register */
+struct ipa_gcc_hwio_def_gcc_ultaudio_lpaif_pcm_dataoe_n_s
+{
+  u32 not_n_minus_m : 8;
+  u32 reserved0 : 24;
+};
+
+/* Union definition of register */
+union ipa_gcc_hwio_def_gcc_ultaudio_lpaif_pcm_dataoe_n_u
+{
+  struct ipa_gcc_hwio_def_gcc_ultaudio_lpaif_pcm_dataoe_n_s def;
+  u32 value;
+};
+
+/*===========================================================================*/
+/*!
+  @brief Bit Field definition of register: GCC_ULTAUDIO_LPAIF_PCM_DATAOE_D
+*/
+/*===========================================================================*/
+/* Structure definition of register */
+struct ipa_gcc_hwio_def_gcc_ultaudio_lpaif_pcm_dataoe_d_s
+{
+  u32 not_2d : 8;
+  u32 reserved0 : 24;
+};
+
+/* Union definition of register */
+union ipa_gcc_hwio_def_gcc_ultaudio_lpaif_pcm_dataoe_d_u
+{
+  struct ipa_gcc_hwio_def_gcc_ultaudio_lpaif_pcm_dataoe_d_s def;
+  u32 value;
+};
+
+/*===========================================================================*/
+/*!
+  @brief Bit Field definition of register: GCC_ULTAUDIO_LPAIF_AUX_PCM_DATAOE_CBCR
+*/
+/*===========================================================================*/
+/* Structure definition of register */
+struct ipa_gcc_hwio_def_gcc_ultaudio_lpaif_aux_pcm_dataoe_cbcr_s
+{
+  u32 clk_enable : 1;
+  u32 reserved0 : 1;
+  u32 clk_ares : 1;
+  u32 reserved1 : 19;
+  u32 clk_dis : 1;
+  u32 ignore_all_clk_dis : 1;
+  u32 ignore_all_ares : 1;
+  u32 reserved2 : 6;
+  u32 clk_off : 1;
+};
+
+/* Union definition of register */
+union ipa_gcc_hwio_def_gcc_ultaudio_lpaif_aux_pcm_dataoe_cbcr_u
+{
+  struct ipa_gcc_hwio_def_gcc_ultaudio_lpaif_aux_pcm_dataoe_cbcr_s def;
+  u32 value;
+};
+
+/*===========================================================================*/
+/*!
+  @brief Bit Field definition of register: GCC_ULTAUDIO_LPAIF_AUX_PCM_DATAOE_CMD_RCGR
+*/
+/*===========================================================================*/
+/* Structure definition of register */
+struct ipa_gcc_hwio_def_gcc_ultaudio_lpaif_aux_pcm_dataoe_cmd_rcgr_s
+{
+  u32 update : 1;
+  u32 root_en : 1;
+  u32 reserved0 : 2;
+  u32 dirty_cfg_rcgr : 1;
+  u32 dirty_m : 1;
+  u32 dirty_n : 1;
+  u32 dirty_d : 1;
+  u32 reserved1 : 23;
+  u32 root_off : 1;
+};
+
+/* Union definition of register */
+union ipa_gcc_hwio_def_gcc_ultaudio_lpaif_aux_pcm_dataoe_cmd_rcgr_u
+{
+  struct ipa_gcc_hwio_def_gcc_ultaudio_lpaif_aux_pcm_dataoe_cmd_rcgr_s def;
+  u32 value;
+};
+
+/*===========================================================================*/
+/*!
+  @brief Bit Field definition of register: GCC_ULTAUDIO_LPAIF_AUX_PCM_DATAOE_CFG_RCGR
+*/
+/*===========================================================================*/
+/* Structure definition of register */
+struct ipa_gcc_hwio_def_gcc_ultaudio_lpaif_aux_pcm_dataoe_cfg_rcgr_s
+{
+  u32 src_div : 5;
+  u32 reserved0 : 3;
+  u32 src_sel : 3;
+  u32 reserved1 : 1;
+  u32 mode : 2;
+  u32 reserved2 : 6;
+  u32 hw_clk_control : 1;
+  u32 reserved3 : 11;
+};
+
+/* Union definition of register */
+union ipa_gcc_hwio_def_gcc_ultaudio_lpaif_aux_pcm_dataoe_cfg_rcgr_u
+{
+  struct ipa_gcc_hwio_def_gcc_ultaudio_lpaif_aux_pcm_dataoe_cfg_rcgr_s def;
+  u32 value;
+};
+
+/*===========================================================================*/
+/*!
+  @brief Bit Field definition of register: GCC_ULTAUDIO_LPAIF_AUX_PCM_DATAOE_M
+*/
+/*===========================================================================*/
+/* Structure definition of register */
+struct ipa_gcc_hwio_def_gcc_ultaudio_lpaif_aux_pcm_dataoe_m_s
+{
+  u32 m : 8;
+  u32 reserved0 : 24;
+};
+
+/* Union definition of register */
+union ipa_gcc_hwio_def_gcc_ultaudio_lpaif_aux_pcm_dataoe_m_u
+{
+  struct ipa_gcc_hwio_def_gcc_ultaudio_lpaif_aux_pcm_dataoe_m_s def;
+  u32 value;
+};
+
+/*===========================================================================*/
+/*!
+  @brief Bit Field definition of register: GCC_ULTAUDIO_LPAIF_AUX_PCM_DATAOE_N
+*/
+/*===========================================================================*/
+/* Structure definition of register */
+struct ipa_gcc_hwio_def_gcc_ultaudio_lpaif_aux_pcm_dataoe_n_s
+{
+  u32 not_n_minus_m : 8;
+  u32 reserved0 : 24;
+};
+
+/* Union definition of register */
+union ipa_gcc_hwio_def_gcc_ultaudio_lpaif_aux_pcm_dataoe_n_u
+{
+  struct ipa_gcc_hwio_def_gcc_ultaudio_lpaif_aux_pcm_dataoe_n_s def;
+  u32 value;
+};
+
+/*===========================================================================*/
+/*!
+  @brief Bit Field definition of register: GCC_ULTAUDIO_LPAIF_AUX_PCM_DATAOE_D
+*/
+/*===========================================================================*/
+/* Structure definition of register */
+struct ipa_gcc_hwio_def_gcc_ultaudio_lpaif_aux_pcm_dataoe_d_s
+{
+  u32 not_2d : 8;
+  u32 reserved0 : 24;
+};
+
+/* Union definition of register */
+union ipa_gcc_hwio_def_gcc_ultaudio_lpaif_aux_pcm_dataoe_d_u
+{
+  struct ipa_gcc_hwio_def_gcc_ultaudio_lpaif_aux_pcm_dataoe_d_s def;
+  u32 value;
+};
+
+/*===========================================================================*/
+/*!
+  @brief Bit Field definition of register: GCC_PCIE_BCR
+*/
+/*===========================================================================*/
+/* Structure definition of register */
+struct ipa_gcc_hwio_def_gcc_pcie_bcr_s
+{
+  u32 blk_ares : 1;
+  u32 reserved0 : 31;
+};
+
+/* Union definition of register */
+union ipa_gcc_hwio_def_gcc_pcie_bcr_u
+{
+  struct ipa_gcc_hwio_def_gcc_pcie_bcr_s def;
+  u32 value;
+};
+
+/*===========================================================================*/
+/*!
+  @brief Bit Field definition of register: GCC_PCIE_GDSCR
+*/
+/*===========================================================================*/
+/* Structure definition of register */
+struct ipa_gcc_hwio_def_gcc_pcie_gdscr_s
+{
+  u32 sw_collapse : 1;
+  u32 hw_control : 1;
+  u32 sw_override : 1;
+  u32 pd_ares : 1;
+  u32 clk_disable : 1;
+  u32 clamp_io : 1;
+  u32 en_few : 1;
+  u32 en_rest : 1;
+  u32 retain : 1;
+  u32 save : 1;
+  u32 restore : 1;
+  u32 retain_ff_enable : 1;
+  u32 clk_dis_wait : 4;
+  u32 en_few_wait : 4;
+  u32 en_rest_wait : 4;
+  u32 reserved0 : 3;
+  u32 gdsc_state : 4;
+  u32 pwr_on : 1;
+};
+
+/* Union definition of register */
+union ipa_gcc_hwio_def_gcc_pcie_gdscr_u
+{
+  struct ipa_gcc_hwio_def_gcc_pcie_gdscr_s def;
+  u32 value;
+};
+
+/*===========================================================================*/
+/*!
+  @brief Bit Field definition of register: GCC_PCIE_CFG_GDSCR
+*/
+/*===========================================================================*/
+/* Structure definition of register */
+struct ipa_gcc_hwio_def_gcc_pcie_cfg_gdscr_s
+{
+  u32 disable_clk_software_override : 1;
+  u32 clamp_io_software_override : 1;
+  u32 save_restore_software_override : 1;
+  u32 unclamp_io_software_override : 1;
+  u32 gdsc_pscbc_pwr_dwn_sw : 1;
+  u32 gdsc_phase_reset_delay_count_sw : 2;
+  u32 gdsc_phase_reset_en_sw : 1;
+  u32 gdsc_mem_core_force_in_sw : 1;
+  u32 gdsc_mem_peri_force_in_sw : 1;
+  u32 gdsc_handshake_dis : 1;
+  u32 software_control_override : 4;
+  u32 gdsc_power_down_complete : 1;
+  u32 gdsc_power_up_complete : 1;
+  u32 gdsc_enf_ack_status : 1;
+  u32 gdsc_enr_ack_status : 1;
+  u32 gdsc_mem_pwr_ack_status : 1;
+  u32 gdsc_cfg_fsm_state_status : 4;
+  u32 gdsc_pwr_up_start : 1;
+  u32 gdsc_pwr_dwn_start : 1;
+  u32 reserved0 : 6;
+};
+
+/* Union definition of register */
+union ipa_gcc_hwio_def_gcc_pcie_cfg_gdscr_u
+{
+  struct ipa_gcc_hwio_def_gcc_pcie_cfg_gdscr_s def;
+  u32 value;
+};
+
+/*===========================================================================*/
+/*!
+  @brief Bit Field definition of register: GCC_PCIE_CFG2_GDSCR
+*/
+/*===========================================================================*/
+/* Structure definition of register */
+struct ipa_gcc_hwio_def_gcc_pcie_cfg2_gdscr_s
+{
+  u32 mem_pwr_dwn_timeout : 4;
+  u32 dly_assert_clamp_mem : 4;
+  u32 dly_deassert_clamp_mem : 4;
+  u32 dly_mem_pwr_up : 4;
+  u32 gdsc_clamp_mem_sw : 1;
+  u32 gdsc_pwrdwn_enable_ack_override : 1;
+  u32 gdsc_mem_pwrup_ack_override : 1;
+  u32 reserved0 : 13;
+};
+
+/* Union definition of register */
+union ipa_gcc_hwio_def_gcc_pcie_cfg2_gdscr_u
+{
+  struct ipa_gcc_hwio_def_gcc_pcie_cfg2_gdscr_s def;
+  u32 value;
+};
+
+/*===========================================================================*/
+/*!
+  @brief Bit Field definition of register: GCC_PCIE_CFG3_GDSCR
+*/
+/*===========================================================================*/
+/* Structure definition of register */
+struct ipa_gcc_hwio_def_gcc_pcie_cfg3_gdscr_s
+{
+  u32 gdsc_spare_ctrl_out : 8;
+  u32 gdsc_spare_ctrl_in : 8;
+  u32 gdsc_accu_red_sw_override : 1;
+  u32 gdsc_accu_red_shifter_start_sw : 1;
+  u32 gdsc_accu_red_shifter_clk_en_sw : 1;
+  u32 gdsc_accu_red_shifter_done_override : 1;
+  u32 gdsc_accu_red_timer_en_sw : 1;
+  u32 dly_accu_red_shifter_done : 4;
+  u32 gdsc_accu_red_enable : 1;
+  u32 gdsc_accu_red_shifter_done_status : 1;
+  u32 reserved0 : 5;
+};
+
+/* Union definition of register */
+union ipa_gcc_hwio_def_gcc_pcie_cfg3_gdscr_u
+{
+  struct ipa_gcc_hwio_def_gcc_pcie_cfg3_gdscr_s def;
+  u32 value;
+};
+
+/*===========================================================================*/
+/*!
+  @brief Bit Field definition of register: GCC_PCIE_CFG4_GDSCR
+*/
+/*===========================================================================*/
+/* Structure definition of register */
+struct ipa_gcc_hwio_def_gcc_pcie_cfg4_gdscr_s
+{
+  u32 dly_retainff : 4;
+  u32 dly_clampio : 4;
+  u32 dly_deassertares : 4;
+  u32 dly_noretainff : 4;
+  u32 dly_restoreff : 4;
+  u32 dly_unclampio : 4;
+  u32 reserved0 : 8;
+};
+
+/* Union definition of register */
+union ipa_gcc_hwio_def_gcc_pcie_cfg4_gdscr_u
+{
+  struct ipa_gcc_hwio_def_gcc_pcie_cfg4_gdscr_s def;
+  u32 value;
+};
+
+/*===========================================================================*/
+/*!
+  @brief Bit Field definition of register: GCC_PCIE_SLV_Q2A_AXI_CBCR
+*/
+/*===========================================================================*/
+/* Structure definition of register */
+struct ipa_gcc_hwio_def_gcc_pcie_slv_q2a_axi_cbcr_s
+{
+  u32 reserved0 : 1;
+  u32 hw_ctl : 1;
+  u32 clk_ares : 1;
+  u32 sw_only_en : 1;
+  u32 reserved1 : 16;
+  u32 ignore_rpmh_clk_dis : 1;
+  u32 reserved2 : 1;
+  u32 clk_dis : 1;
+  u32 ignore_all_clk_dis : 1;
+  u32 ignore_all_ares : 1;
+  u32 reserved3 : 6;
+  u32 clk_off : 1;
+};
+
+/* Union definition of register */
+union ipa_gcc_hwio_def_gcc_pcie_slv_q2a_axi_cbcr_u
+{
+  struct ipa_gcc_hwio_def_gcc_pcie_slv_q2a_axi_cbcr_s def;
+  u32 value;
+};
+
+/*===========================================================================*/
+/*!
+  @brief Bit Field definition of register: GCC_PCIE_SLV_AXI_CBCR
+*/
+/*===========================================================================*/
+/* Structure definition of register */
+struct ipa_gcc_hwio_def_gcc_pcie_slv_axi_cbcr_s
+{
+  u32 reserved0 : 1;
+  u32 hw_ctl : 1;
+  u32 clk_ares : 1;
+  u32 sw_only_en : 1;
+  u32 sleep : 4;
+  u32 wakeup : 4;
+  u32 force_mem_periph_off : 1;
+  u32 force_mem_periph_on : 1;
+  u32 force_mem_core_on : 1;
+  u32 reserved1 : 5;
+  u32 ignore_rpmh_clk_dis : 1;
+  u32 reserved2 : 1;
+  u32 clk_dis : 1;
+  u32 ignore_all_clk_dis : 1;
+  u32 ignore_all_ares : 1;
+  u32 reserved3 : 6;
+  u32 clk_off : 1;
+};
+
+/* Union definition of register */
+union ipa_gcc_hwio_def_gcc_pcie_slv_axi_cbcr_u
+{
+  struct ipa_gcc_hwio_def_gcc_pcie_slv_axi_cbcr_s def;
+  u32 value;
+};
+
+/*===========================================================================*/
+/*!
+  @brief Bit Field definition of register: GCC_PCIE_SLV_AXI_SREGR
+*/
+/*===========================================================================*/
+/* Structure definition of register */
+struct ipa_gcc_hwio_def_gcc_pcie_slv_axi_sregr_s
+{
+  u32 reserved0 : 1;
+  u32 sw_clk_en_slp_stg : 1;
+  u32 sw_clk_en_sel_slp_stg : 1;
+  u32 sw_ctrl_pwr_down : 1;
+  u32 sw_rst_slp_stg : 1;
+  u32 sw_rst_sel_slp_stg : 1;
+  u32 force_clk_on : 1;
+  u32 mem_cph_enable : 1;
+  u32 sw_div_ratio_slp_stg_clk : 2;
+  u32 mem_periph_on_ack : 1;
+  u32 mem_core_on_ack : 1;
+  u32 sw_sm_pscbc_seq_in_override : 1;
+  u32 mem_cph_rst_sw_override : 1;
+  u32 pscbc_slp_stg_mode_csr : 1;
+  u32 ignore_gdsc_pwr_dwn_csr : 1;
+  u32 sreg_pscbc_spare_ctrl_in : 8;
+  u32 sreg_pscbc_spare_ctrl_out : 8;
+};
+
+/* Union definition of register */
+union ipa_gcc_hwio_def_gcc_pcie_slv_axi_sregr_u
+{
+  struct ipa_gcc_hwio_def_gcc_pcie_slv_axi_sregr_s def;
+  u32 value;
+};
+
+/*===========================================================================*/
+/*!
+  @brief Bit Field definition of register: GCC_PCIE_MSTR_AXI_CBCR
+*/
+/*===========================================================================*/
+/* Structure definition of register */
+struct ipa_gcc_hwio_def_gcc_pcie_mstr_axi_cbcr_s
+{
+  u32 reserved0 : 1;
+  u32 hw_ctl : 1;
+  u32 clk_ares : 1;
+  u32 sw_only_en : 1;
+  u32 sleep : 4;
+  u32 wakeup : 4;
+  u32 force_mem_periph_off : 1;
+  u32 force_mem_periph_on : 1;
+  u32 force_mem_core_on : 1;
+  u32 reserved1 : 5;
+  u32 ignore_rpmh_clk_dis : 1;
+  u32 reserved2 : 1;
+  u32 clk_dis : 1;
+  u32 ignore_all_clk_dis : 1;
+  u32 ignore_all_ares : 1;
+  u32 reserved3 : 6;
+  u32 clk_off : 1;
+};
+
+/* Union definition of register */
+union ipa_gcc_hwio_def_gcc_pcie_mstr_axi_cbcr_u
+{
+  struct ipa_gcc_hwio_def_gcc_pcie_mstr_axi_cbcr_s def;
+  u32 value;
+};
+
+/*===========================================================================*/
+/*!
+  @brief Bit Field definition of register: GCC_PCIE_MSTR_AXI_SREGR
+*/
+/*===========================================================================*/
+/* Structure definition of register */
+struct ipa_gcc_hwio_def_gcc_pcie_mstr_axi_sregr_s
+{
+  u32 reserved0 : 1;
+  u32 sw_clk_en_slp_stg : 1;
+  u32 sw_clk_en_sel_slp_stg : 1;
+  u32 sw_ctrl_pwr_down : 1;
+  u32 sw_rst_slp_stg : 1;
+  u32 sw_rst_sel_slp_stg : 1;
+  u32 force_clk_on : 1;
+  u32 mem_cph_enable : 1;
+  u32 sw_div_ratio_slp_stg_clk : 2;
+  u32 mem_periph_on_ack : 1;
+  u32 mem_core_on_ack : 1;
+  u32 sw_sm_pscbc_seq_in_override : 1;
+  u32 mem_cph_rst_sw_override : 1;
+  u32 pscbc_slp_stg_mode_csr : 1;
+  u32 ignore_gdsc_pwr_dwn_csr : 1;
+  u32 sreg_pscbc_spare_ctrl_in : 8;
+  u32 sreg_pscbc_spare_ctrl_out : 8;
+};
+
+/* Union definition of register */
+union ipa_gcc_hwio_def_gcc_pcie_mstr_axi_sregr_u
+{
+  struct ipa_gcc_hwio_def_gcc_pcie_mstr_axi_sregr_s def;
+  u32 value;
+};
+
+/*===========================================================================*/
+/*!
+  @brief Bit Field definition of register: GCC_PCIE_CFG_AHB_CBCR
+*/
+/*===========================================================================*/
+/* Structure definition of register */
+struct ipa_gcc_hwio_def_gcc_pcie_cfg_ahb_cbcr_s
+{
+  u32 reserved0 : 1;
+  u32 hw_ctl : 1;
+  u32 clk_ares : 1;
+  u32 sw_only_en : 1;
+  u32 reserved1 : 16;
+  u32 ignore_rpmh_clk_dis : 1;
+  u32 reserved2 : 1;
+  u32 clk_dis : 1;
+  u32 ignore_all_clk_dis : 1;
+  u32 ignore_all_ares : 1;
+  u32 reserved3 : 6;
+  u32 clk_off : 1;
+};
+
+/* Union definition of register */
+union ipa_gcc_hwio_def_gcc_pcie_cfg_ahb_cbcr_u
+{
+  struct ipa_gcc_hwio_def_gcc_pcie_cfg_ahb_cbcr_s def;
+  u32 value;
+};
+
+/*===========================================================================*/
+/*!
+  @brief Bit Field definition of register: GCC_PCIE_RCHNG_PHY_CBCR
+*/
+/*===========================================================================*/
+/* Structure definition of register */
+struct ipa_gcc_hwio_def_gcc_pcie_rchng_phy_cbcr_s
+{
+  u32 reserved0 : 1;
+  u32 hw_ctl : 1;
+  u32 clk_ares : 1;
+  u32 sw_only_en : 1;
+  u32 reserved1 : 18;
+  u32 clk_dis : 1;
+  u32 ignore_all_clk_dis : 1;
+  u32 ignore_all_ares : 1;
+  u32 reserved2 : 6;
+  u32 clk_off : 1;
+};
+
+/* Union definition of register */
+union ipa_gcc_hwio_def_gcc_pcie_rchng_phy_cbcr_u
+{
+  struct ipa_gcc_hwio_def_gcc_pcie_rchng_phy_cbcr_s def;
+  u32 value;
+};
+
+/*===========================================================================*/
+/*!
+  @brief Bit Field definition of register: GCC_PCIE_AUX_CBCR
+*/
+/*===========================================================================*/
+/* Structure definition of register */
+struct ipa_gcc_hwio_def_gcc_pcie_aux_cbcr_s
+{
+  u32 reserved0 : 1;
+  u32 hw_ctl : 1;
+  u32 clk_ares : 1;
+  u32 sw_only_en : 1;
+  u32 reserved1 : 18;
+  u32 clk_dis : 1;
+  u32 ignore_all_clk_dis : 1;
+  u32 ignore_all_ares : 1;
+  u32 reserved2 : 6;
+  u32 clk_off : 1;
+};
+
+/* Union definition of register */
+union ipa_gcc_hwio_def_gcc_pcie_aux_cbcr_u
+{
+  struct ipa_gcc_hwio_def_gcc_pcie_aux_cbcr_s def;
+  u32 value;
+};
+
+/*===========================================================================*/
+/*!
+  @brief Bit Field definition of register: GCC_PCIE_SLEEP_CBCR
+*/
+/*===========================================================================*/
+/* Structure definition of register */
+struct ipa_gcc_hwio_def_gcc_pcie_sleep_cbcr_s
+{
+  u32 reserved0 : 1;
+  u32 hw_ctl : 1;
+  u32 clk_ares : 1;
+  u32 sw_only_en : 1;
+  u32 reserved1 : 18;
+  u32 clk_dis : 1;
+  u32 ignore_all_clk_dis : 1;
+  u32 ignore_all_ares : 1;
+  u32 reserved2 : 6;
+  u32 clk_off : 1;
+};
+
+/* Union definition of register */
+union ipa_gcc_hwio_def_gcc_pcie_sleep_cbcr_u
+{
+  struct ipa_gcc_hwio_def_gcc_pcie_sleep_cbcr_s def;
+  u32 value;
+};
+
+/*===========================================================================*/
+/*!
+  @brief Bit Field definition of register: GCC_PCIE_PIPE_CBCR
+*/
+/*===========================================================================*/
+/* Structure definition of register */
+struct ipa_gcc_hwio_def_gcc_pcie_pipe_cbcr_s
+{
+  u32 reserved0 : 1;
+  u32 hw_ctl : 1;
+  u32 clk_ares : 1;
+  u32 sw_only_en : 1;
+  u32 sleep : 4;
+  u32 wakeup : 4;
+  u32 force_mem_periph_off : 1;
+  u32 force_mem_periph_on : 1;
+  u32 force_mem_core_on : 1;
+  u32 reserved1 : 7;
+  u32 clk_dis : 1;
+  u32 ignore_all_clk_dis : 1;
+  u32 ignore_all_ares : 1;
+  u32 reserved2 : 6;
+  u32 clk_off : 1;
+};
+
+/* Union definition of register */
+union ipa_gcc_hwio_def_gcc_pcie_pipe_cbcr_u
+{
+  struct ipa_gcc_hwio_def_gcc_pcie_pipe_cbcr_s def;
+  u32 value;
+};
+
+/*===========================================================================*/
+/*!
+  @brief Bit Field definition of register: GCC_PCIE_PIPE_SREGR
+*/
+/*===========================================================================*/
+/* Structure definition of register */
+struct ipa_gcc_hwio_def_gcc_pcie_pipe_sregr_s
+{
+  u32 reserved0 : 1;
+  u32 sw_clk_en_slp_stg : 1;
+  u32 sw_clk_en_sel_slp_stg : 1;
+  u32 sw_ctrl_pwr_down : 1;
+  u32 sw_rst_slp_stg : 1;
+  u32 sw_rst_sel_slp_stg : 1;
+  u32 force_clk_on : 1;
+  u32 mem_cph_enable : 1;
+  u32 sw_div_ratio_slp_stg_clk : 2;
+  u32 mem_periph_on_ack : 1;
+  u32 mem_core_on_ack : 1;
+  u32 sw_sm_pscbc_seq_in_override : 1;
+  u32 mem_cph_rst_sw_override : 1;
+  u32 pscbc_slp_stg_mode_csr : 1;
+  u32 ignore_gdsc_pwr_dwn_csr : 1;
+  u32 sreg_pscbc_spare_ctrl_in : 8;
+  u32 sreg_pscbc_spare_ctrl_out : 8;
+};
+
+/* Union definition of register */
+union ipa_gcc_hwio_def_gcc_pcie_pipe_sregr_u
+{
+  struct ipa_gcc_hwio_def_gcc_pcie_pipe_sregr_s def;
+  u32 value;
+};
+
+/*===========================================================================*/
+/*!
+  @brief Bit Field definition of register: GCC_PCIE_AUX_PHY_CMD_RCGR
+*/
+/*===========================================================================*/
+/* Structure definition of register */
+struct ipa_gcc_hwio_def_gcc_pcie_aux_phy_cmd_rcgr_s
+{
+  u32 update : 1;
+  u32 root_en : 1;
+  u32 reserved0 : 2;
+  u32 dirty_cfg_rcgr : 1;
+  u32 dirty_m : 1;
+  u32 dirty_n : 1;
+  u32 dirty_d : 1;
+  u32 reserved1 : 23;
+  u32 root_off : 1;
+};
+
+/* Union definition of register */
+union ipa_gcc_hwio_def_gcc_pcie_aux_phy_cmd_rcgr_u
+{
+  struct ipa_gcc_hwio_def_gcc_pcie_aux_phy_cmd_rcgr_s def;
+  u32 value;
+};
+
+/*===========================================================================*/
+/*!
+  @brief Bit Field definition of register: GCC_PCIE_AUX_PHY_CFG_RCGR
+*/
+/*===========================================================================*/
+/* Structure definition of register */
+struct ipa_gcc_hwio_def_gcc_pcie_aux_phy_cfg_rcgr_s
+{
+  u32 src_div : 5;
+  u32 reserved0 : 3;
+  u32 src_sel : 3;
+  u32 reserved1 : 1;
+  u32 mode : 2;
+  u32 reserved2 : 6;
+  u32 hw_clk_control : 1;
+  u32 reserved3 : 11;
+};
+
+/* Union definition of register */
+union ipa_gcc_hwio_def_gcc_pcie_aux_phy_cfg_rcgr_u
+{
+  struct ipa_gcc_hwio_def_gcc_pcie_aux_phy_cfg_rcgr_s def;
+  u32 value;
+};
+
+/*===========================================================================*/
+/*!
+  @brief Bit Field definition of register: GCC_PCIE_AUX_PHY_M
+*/
+/*===========================================================================*/
+/* Structure definition of register */
+struct ipa_gcc_hwio_def_gcc_pcie_aux_phy_m_s
+{
+  u32 m : 16;
+  u32 reserved0 : 16;
+};
+
+/* Union definition of register */
+union ipa_gcc_hwio_def_gcc_pcie_aux_phy_m_u
+{
+  struct ipa_gcc_hwio_def_gcc_pcie_aux_phy_m_s def;
+  u32 value;
+};
+
+/*===========================================================================*/
+/*!
+  @brief Bit Field definition of register: GCC_PCIE_AUX_PHY_N
+*/
+/*===========================================================================*/
+/* Structure definition of register */
+struct ipa_gcc_hwio_def_gcc_pcie_aux_phy_n_s
+{
+  u32 not_n_minus_m : 16;
+  u32 reserved0 : 16;
+};
+
+/* Union definition of register */
+union ipa_gcc_hwio_def_gcc_pcie_aux_phy_n_u
+{
+  struct ipa_gcc_hwio_def_gcc_pcie_aux_phy_n_s def;
+  u32 value;
+};
+
+/*===========================================================================*/
+/*!
+  @brief Bit Field definition of register: GCC_PCIE_AUX_PHY_D
+*/
+/*===========================================================================*/
+/* Structure definition of register */
+struct ipa_gcc_hwio_def_gcc_pcie_aux_phy_d_s
+{
+  u32 not_2d : 16;
+  u32 reserved0 : 16;
+};
+
+/* Union definition of register */
+union ipa_gcc_hwio_def_gcc_pcie_aux_phy_d_u
+{
+  struct ipa_gcc_hwio_def_gcc_pcie_aux_phy_d_s def;
+  u32 value;
+};
+
+/*===========================================================================*/
+/*!
+  @brief Bit Field definition of register: GCC_PCIE_RCHNG_PHY_CMD_RCGR
+*/
+/*===========================================================================*/
+/* Structure definition of register */
+struct ipa_gcc_hwio_def_gcc_pcie_rchng_phy_cmd_rcgr_s
+{
+  u32 update : 1;
+  u32 root_en : 1;
+  u32 reserved0 : 2;
+  u32 dirty_cfg_rcgr : 1;
+  u32 reserved1 : 26;
+  u32 root_off : 1;
+};
+
+/* Union definition of register */
+union ipa_gcc_hwio_def_gcc_pcie_rchng_phy_cmd_rcgr_u
+{
+  struct ipa_gcc_hwio_def_gcc_pcie_rchng_phy_cmd_rcgr_s def;
+  u32 value;
+};
+
+/*===========================================================================*/
+/*!
+  @brief Bit Field definition of register: GCC_PCIE_RCHNG_PHY_CFG_RCGR
+*/
+/*===========================================================================*/
+/* Structure definition of register */
+struct ipa_gcc_hwio_def_gcc_pcie_rchng_phy_cfg_rcgr_s
+{
+  u32 src_div : 5;
+  u32 reserved0 : 3;
+  u32 src_sel : 3;
+  u32 reserved1 : 5;
+  u32 rcglite_disable : 1;
+  u32 reserved2 : 3;
+  u32 hw_clk_control : 1;
+  u32 reserved3 : 11;
+};
+
+/* Union definition of register */
+union ipa_gcc_hwio_def_gcc_pcie_rchng_phy_cfg_rcgr_u
+{
+  struct ipa_gcc_hwio_def_gcc_pcie_rchng_phy_cfg_rcgr_s def;
+  u32 value;
+};
+
+/*===========================================================================*/
+/*!
+  @brief Bit Field definition of register: GCC_PCIE_PHY_BCR
+*/
+/*===========================================================================*/
+/* Structure definition of register */
+struct ipa_gcc_hwio_def_gcc_pcie_phy_bcr_s
+{
+  u32 blk_ares : 1;
+  u32 reserved0 : 31;
+};
+
+/* Union definition of register */
+union ipa_gcc_hwio_def_gcc_pcie_phy_bcr_u
+{
+  struct ipa_gcc_hwio_def_gcc_pcie_phy_bcr_s def;
+  u32 value;
+};
+
+/*===========================================================================*/
+/*!
+  @brief Bit Field definition of register: GCC_VS_BCR
+*/
+/*===========================================================================*/
+/* Structure definition of register */
+struct ipa_gcc_hwio_def_gcc_vs_bcr_s
+{
+  u32 blk_ares : 1;
+  u32 reserved0 : 31;
+};
+
+/* Union definition of register */
+union ipa_gcc_hwio_def_gcc_vs_bcr_u
+{
+  struct ipa_gcc_hwio_def_gcc_vs_bcr_s def;
+  u32 value;
+};
+
+/*===========================================================================*/
+/*!
+  @brief Bit Field definition of register: GCC_VDDCX_VS_CBCR
+*/
+/*===========================================================================*/
+/* Structure definition of register */
+struct ipa_gcc_hwio_def_gcc_vddcx_vs_cbcr_s
+{
+  u32 clk_enable : 1;
+  u32 hw_ctl : 1;
+  u32 clk_ares : 1;
+  u32 sw_only_en : 1;
+  u32 reserved0 : 18;
+  u32 clk_dis : 1;
+  u32 ignore_all_clk_dis : 1;
+  u32 ignore_all_ares : 1;
+  u32 reserved1 : 6;
+  u32 clk_off : 1;
+};
+
+/* Union definition of register */
+union ipa_gcc_hwio_def_gcc_vddcx_vs_cbcr_u
+{
+  struct ipa_gcc_hwio_def_gcc_vddcx_vs_cbcr_s def;
+  u32 value;
+};
+
+/*===========================================================================*/
+/*!
+  @brief Bit Field definition of register: GCC_VDDMX_VS_CBCR
+*/
+/*===========================================================================*/
+/* Structure definition of register */
+struct ipa_gcc_hwio_def_gcc_vddmx_vs_cbcr_s
+{
+  u32 clk_enable : 1;
+  u32 hw_ctl : 1;
+  u32 clk_ares : 1;
+  u32 sw_only_en : 1;
+  u32 reserved0 : 18;
+  u32 clk_dis : 1;
+  u32 ignore_all_clk_dis : 1;
+  u32 ignore_all_ares : 1;
+  u32 reserved1 : 6;
+  u32 clk_off : 1;
+};
+
+/* Union definition of register */
+union ipa_gcc_hwio_def_gcc_vddmx_vs_cbcr_u
+{
+  struct ipa_gcc_hwio_def_gcc_vddmx_vs_cbcr_s def;
+  u32 value;
+};
+
+/*===========================================================================*/
+/*!
+  @brief Bit Field definition of register: GCC_VDDA_VS_CBCR
+*/
+/*===========================================================================*/
+/* Structure definition of register */
+struct ipa_gcc_hwio_def_gcc_vdda_vs_cbcr_s
+{
+  u32 clk_enable : 1;
+  u32 hw_ctl : 1;
+  u32 clk_ares : 1;
+  u32 sw_only_en : 1;
+  u32 reserved0 : 18;
+  u32 clk_dis : 1;
+  u32 ignore_all_clk_dis : 1;
+  u32 ignore_all_ares : 1;
+  u32 reserved1 : 6;
+  u32 clk_off : 1;
+};
+
+/* Union definition of register */
+union ipa_gcc_hwio_def_gcc_vdda_vs_cbcr_u
+{
+  struct ipa_gcc_hwio_def_gcc_vdda_vs_cbcr_s def;
+  u32 value;
+};
+
+/*===========================================================================*/
+/*!
+  @brief Bit Field definition of register: GCC_VDDMXC_VS_CBCR
+*/
+/*===========================================================================*/
+/* Structure definition of register */
+struct ipa_gcc_hwio_def_gcc_vddmxc_vs_cbcr_s
+{
+  u32 clk_enable : 1;
+  u32 hw_ctl : 1;
+  u32 clk_ares : 1;
+  u32 sw_only_en : 1;
+  u32 reserved0 : 18;
+  u32 clk_dis : 1;
+  u32 ignore_all_clk_dis : 1;
+  u32 ignore_all_ares : 1;
+  u32 reserved1 : 6;
+  u32 clk_off : 1;
+};
+
+/* Union definition of register */
+union ipa_gcc_hwio_def_gcc_vddmxc_vs_cbcr_u
+{
+  struct ipa_gcc_hwio_def_gcc_vddmxc_vs_cbcr_s def;
+  u32 value;
+};
+
+/*===========================================================================*/
+/*!
+  @brief Bit Field definition of register: GCC_VS_CTRL_CBCR
+*/
+/*===========================================================================*/
+/* Structure definition of register */
+struct ipa_gcc_hwio_def_gcc_vs_ctrl_cbcr_s
+{
+  u32 clk_enable : 1;
+  u32 hw_ctl : 1;
+  u32 clk_ares : 1;
+  u32 sw_only_en : 1;
+  u32 reserved0 : 18;
+  u32 clk_dis : 1;
+  u32 ignore_all_clk_dis : 1;
+  u32 ignore_all_ares : 1;
+  u32 reserved1 : 6;
+  u32 clk_off : 1;
+};
+
+/* Union definition of register */
+union ipa_gcc_hwio_def_gcc_vs_ctrl_cbcr_u
+{
+  struct ipa_gcc_hwio_def_gcc_vs_ctrl_cbcr_s def;
+  u32 value;
+};
+
+/*===========================================================================*/
+/*!
+  @brief Bit Field definition of register: GCC_VS_CTRL_AHB_CBCR
+*/
+/*===========================================================================*/
+/* Structure definition of register */
+struct ipa_gcc_hwio_def_gcc_vs_ctrl_ahb_cbcr_s
+{
+  u32 clk_enable : 1;
+  u32 hw_ctl : 1;
+  u32 clk_ares : 1;
+  u32 sw_only_en : 1;
+  u32 reserved0 : 16;
+  u32 ignore_rpmh_clk_dis : 1;
+  u32 reserved1 : 1;
+  u32 clk_dis : 1;
+  u32 ignore_all_clk_dis : 1;
+  u32 ignore_all_ares : 1;
+  u32 reserved2 : 6;
+  u32 clk_off : 1;
+};
+
+/* Union definition of register */
+union ipa_gcc_hwio_def_gcc_vs_ctrl_ahb_cbcr_u
+{
+  struct ipa_gcc_hwio_def_gcc_vs_ctrl_ahb_cbcr_s def;
+  u32 value;
+};
+
+/*===========================================================================*/
+/*!
+  @brief Bit Field definition of register: GCC_VSENSOR_CMD_RCGR
+*/
+/*===========================================================================*/
+/* Structure definition of register */
+struct ipa_gcc_hwio_def_gcc_vsensor_cmd_rcgr_s
+{
+  u32 update : 1;
+  u32 root_en : 1;
+  u32 reserved0 : 2;
+  u32 dirty_cfg_rcgr : 1;
+  u32 reserved1 : 26;
+  u32 root_off : 1;
+};
+
+/* Union definition of register */
+union ipa_gcc_hwio_def_gcc_vsensor_cmd_rcgr_u
+{
+  struct ipa_gcc_hwio_def_gcc_vsensor_cmd_rcgr_s def;
+  u32 value;
+};
+
+/*===========================================================================*/
+/*!
+  @brief Bit Field definition of register: GCC_VSENSOR_CFG_RCGR
+*/
+/*===========================================================================*/
+/* Structure definition of register */
+struct ipa_gcc_hwio_def_gcc_vsensor_cfg_rcgr_s
+{
+  u32 src_div : 5;
+  u32 reserved0 : 3;
+  u32 src_sel : 3;
+  u32 reserved1 : 5;
+  u32 rcglite_disable : 1;
+  u32 reserved2 : 3;
+  u32 hw_clk_control : 1;
+  u32 reserved3 : 11;
+};
+
+/* Union definition of register */
+union ipa_gcc_hwio_def_gcc_vsensor_cfg_rcgr_u
+{
+  struct ipa_gcc_hwio_def_gcc_vsensor_cfg_rcgr_s def;
+  u32 value;
+};
+
+/*===========================================================================*/
+/*!
+  @brief Bit Field definition of register: GCC_VS_CTRL_CMD_RCGR
+*/
+/*===========================================================================*/
+/* Structure definition of register */
+struct ipa_gcc_hwio_def_gcc_vs_ctrl_cmd_rcgr_s
+{
+  u32 update : 1;
+  u32 root_en : 1;
+  u32 reserved0 : 2;
+  u32 dirty_cfg_rcgr : 1;
+  u32 reserved1 : 26;
+  u32 root_off : 1;
+};
+
+/* Union definition of register */
+union ipa_gcc_hwio_def_gcc_vs_ctrl_cmd_rcgr_u
+{
+  struct ipa_gcc_hwio_def_gcc_vs_ctrl_cmd_rcgr_s def;
+  u32 value;
+};
+
+/*===========================================================================*/
+/*!
+  @brief Bit Field definition of register: GCC_VS_CTRL_CFG_RCGR
+*/
+/*===========================================================================*/
+/* Structure definition of register */
+struct ipa_gcc_hwio_def_gcc_vs_ctrl_cfg_rcgr_s
+{
+  u32 src_div : 5;
+  u32 reserved0 : 3;
+  u32 src_sel : 3;
+  u32 reserved1 : 5;
+  u32 rcglite_disable : 1;
+  u32 reserved2 : 3;
+  u32 hw_clk_control : 1;
+  u32 reserved3 : 11;
+};
+
+/* Union definition of register */
+union ipa_gcc_hwio_def_gcc_vs_ctrl_cfg_rcgr_u
+{
+  struct ipa_gcc_hwio_def_gcc_vs_ctrl_cfg_rcgr_s def;
+  u32 value;
+};
+
+/*===========================================================================*/
+/*!
+  @brief Bit Field definition of register: GCC_MSS_VS_CBCR
+*/
+/*===========================================================================*/
+/* Structure definition of register */
+struct ipa_gcc_hwio_def_gcc_mss_vs_cbcr_s
+{
+  u32 clk_enable : 1;
+  u32 hw_ctl : 1;
+  u32 clk_ares : 1;
+  u32 sw_only_en : 1;
+  u32 reserved0 : 18;
+  u32 clk_dis : 1;
+  u32 ignore_all_clk_dis : 1;
+  u32 ignore_all_ares : 1;
+  u32 reserved1 : 6;
+  u32 clk_off : 1;
+};
+
+/* Union definition of register */
+union ipa_gcc_hwio_def_gcc_mss_vs_cbcr_u
+{
+  struct ipa_gcc_hwio_def_gcc_mss_vs_cbcr_s def;
+  u32 value;
+};
+
+/*===========================================================================*/
+/*!
+  @brief Bit Field definition of register: GCC_DCC_BCR
+*/
+/*===========================================================================*/
+/* Structure definition of register */
+struct ipa_gcc_hwio_def_gcc_dcc_bcr_s
+{
+  u32 blk_ares : 1;
+  u32 reserved0 : 31;
+};
+
+/* Union definition of register */
+union ipa_gcc_hwio_def_gcc_dcc_bcr_u
+{
+  struct ipa_gcc_hwio_def_gcc_dcc_bcr_s def;
+  u32 value;
+};
+
+/*===========================================================================*/
+/*!
+  @brief Bit Field definition of register: GCC_DCC_AHB_CBCR
+*/
+/*===========================================================================*/
+/* Structure definition of register */
+struct ipa_gcc_hwio_def_gcc_dcc_ahb_cbcr_s
+{
+  u32 clk_enable : 1;
+  u32 hw_ctl : 1;
+  u32 clk_ares : 1;
+  u32 sw_only_en : 1;
+  u32 sleep : 4;
+  u32 wakeup : 4;
+  u32 force_mem_periph_off : 1;
+  u32 force_mem_periph_on : 1;
+  u32 force_mem_core_on : 1;
+  u32 reserved0 : 5;
+  u32 ignore_rpmh_clk_dis : 1;
+  u32 reserved1 : 1;
+  u32 clk_dis : 1;
+  u32 ignore_all_clk_dis : 1;
+  u32 ignore_all_ares : 1;
+  u32 reserved2 : 6;
+  u32 clk_off : 1;
+};
+
+/* Union definition of register */
+union ipa_gcc_hwio_def_gcc_dcc_ahb_cbcr_u
+{
+  struct ipa_gcc_hwio_def_gcc_dcc_ahb_cbcr_s def;
+  u32 value;
+};
+
+/*===========================================================================*/
+/*!
+  @brief Bit Field definition of register: GCC_DCC_AHB_SREGR
+*/
+/*===========================================================================*/
+/* Structure definition of register */
+struct ipa_gcc_hwio_def_gcc_dcc_ahb_sregr_s
+{
+  u32 reserved0 : 1;
+  u32 sw_clk_en_slp_stg : 1;
+  u32 sw_clk_en_sel_slp_stg : 1;
+  u32 sw_ctrl_pwr_down : 1;
+  u32 sw_rst_slp_stg : 1;
+  u32 sw_rst_sel_slp_stg : 1;
+  u32 force_clk_on : 1;
+  u32 mem_cph_enable : 1;
+  u32 sw_div_ratio_slp_stg_clk : 2;
+  u32 mem_periph_on_ack : 1;
+  u32 mem_core_on_ack : 1;
+  u32 sw_sm_pscbc_seq_in_override : 1;
+  u32 mem_cph_rst_sw_override : 1;
+  u32 pscbc_slp_stg_mode_csr : 1;
+  u32 ignore_gdsc_pwr_dwn_csr : 1;
+  u32 sreg_pscbc_spare_ctrl_in : 8;
+  u32 sreg_pscbc_spare_ctrl_out : 8;
+};
+
+/* Union definition of register */
+union ipa_gcc_hwio_def_gcc_dcc_ahb_sregr_u
+{
+  struct ipa_gcc_hwio_def_gcc_dcc_ahb_sregr_s def;
+  u32 value;
+};
+
+/*===========================================================================*/
+/*!
+  @brief Bit Field definition of register: GCC_IPA_BCR
+*/
+/*===========================================================================*/
+/* Structure definition of register */
+struct ipa_gcc_hwio_def_gcc_ipa_bcr_s
+{
+  u32 blk_ares : 1;
+  u32 reserved0 : 31;
+};
+
+/* Union definition of register */
+union ipa_gcc_hwio_def_gcc_ipa_bcr_u
+{
+  struct ipa_gcc_hwio_def_gcc_ipa_bcr_s def;
+  u32 value;
+};
+
+/*===========================================================================*/
+/*!
+  @brief Bit Field definition of register: GCC_IPA_GDSCR
+*/
+/*===========================================================================*/
+/* Structure definition of register */
+struct ipa_gcc_hwio_def_gcc_ipa_gdscr_s
+{
+  u32 sw_collapse : 1;
+  u32 hw_control : 1;
+  u32 sw_override : 1;
+  u32 pd_ares : 1;
+  u32 clk_disable : 1;
+  u32 clamp_io : 1;
+  u32 en_few : 1;
+  u32 en_rest : 1;
+  u32 retain : 1;
+  u32 save : 1;
+  u32 restore : 1;
+  u32 retain_ff_enable : 1;
+  u32 clk_dis_wait : 4;
+  u32 en_few_wait : 4;
+  u32 en_rest_wait : 4;
+  u32 reserved0 : 3;
+  u32 gdsc_state : 4;
+  u32 pwr_on : 1;
+};
+
+/* Union definition of register */
+union ipa_gcc_hwio_def_gcc_ipa_gdscr_u
+{
+  struct ipa_gcc_hwio_def_gcc_ipa_gdscr_s def;
+  u32 value;
+};
+
+/*===========================================================================*/
+/*!
+  @brief Bit Field definition of register: GCC_IPA_CFG_GDSCR
+*/
+/*===========================================================================*/
+/* Structure definition of register */
+struct ipa_gcc_hwio_def_gcc_ipa_cfg_gdscr_s
+{
+  u32 disable_clk_software_override : 1;
+  u32 clamp_io_software_override : 1;
+  u32 save_restore_software_override : 1;
+  u32 unclamp_io_software_override : 1;
+  u32 gdsc_pscbc_pwr_dwn_sw : 1;
+  u32 gdsc_phase_reset_delay_count_sw : 2;
+  u32 gdsc_phase_reset_en_sw : 1;
+  u32 gdsc_mem_core_force_in_sw : 1;
+  u32 gdsc_mem_peri_force_in_sw : 1;
+  u32 gdsc_handshake_dis : 1;
+  u32 software_control_override : 4;
+  u32 gdsc_power_down_complete : 1;
+  u32 gdsc_power_up_complete : 1;
+  u32 gdsc_enf_ack_status : 1;
+  u32 gdsc_enr_ack_status : 1;
+  u32 gdsc_mem_pwr_ack_status : 1;
+  u32 gdsc_cfg_fsm_state_status : 4;
+  u32 gdsc_pwr_up_start : 1;
+  u32 gdsc_pwr_dwn_start : 1;
+  u32 reserved0 : 6;
+};
+
+/* Union definition of register */
+union ipa_gcc_hwio_def_gcc_ipa_cfg_gdscr_u
+{
+  struct ipa_gcc_hwio_def_gcc_ipa_cfg_gdscr_s def;
+  u32 value;
+};
+
+/*===========================================================================*/
+/*!
+  @brief Bit Field definition of register: GCC_IPA_CFG2_GDSCR
+*/
+/*===========================================================================*/
+/* Structure definition of register */
+struct ipa_gcc_hwio_def_gcc_ipa_cfg2_gdscr_s
+{
+  u32 mem_pwr_dwn_timeout : 4;
+  u32 dly_assert_clamp_mem : 4;
+  u32 dly_deassert_clamp_mem : 4;
+  u32 dly_mem_pwr_up : 4;
+  u32 gdsc_clamp_mem_sw : 1;
+  u32 gdsc_pwrdwn_enable_ack_override : 1;
+  u32 gdsc_mem_pwrup_ack_override : 1;
+  u32 reserved0 : 13;
+};
+
+/* Union definition of register */
+union ipa_gcc_hwio_def_gcc_ipa_cfg2_gdscr_u
+{
+  struct ipa_gcc_hwio_def_gcc_ipa_cfg2_gdscr_s def;
+  u32 value;
+};
+
+/*===========================================================================*/
+/*!
+  @brief Bit Field definition of register: GCC_IPA_CFG3_GDSCR
+*/
+/*===========================================================================*/
+/* Structure definition of register */
+struct ipa_gcc_hwio_def_gcc_ipa_cfg3_gdscr_s
+{
+  u32 gdsc_spare_ctrl_out : 8;
+  u32 gdsc_spare_ctrl_in : 8;
+  u32 gdsc_accu_red_sw_override : 1;
+  u32 gdsc_accu_red_shifter_start_sw : 1;
+  u32 gdsc_accu_red_shifter_clk_en_sw : 1;
+  u32 gdsc_accu_red_shifter_done_override : 1;
+  u32 gdsc_accu_red_timer_en_sw : 1;
+  u32 dly_accu_red_shifter_done : 4;
+  u32 gdsc_accu_red_enable : 1;
+  u32 gdsc_accu_red_shifter_done_status : 1;
+  u32 reserved0 : 5;
+};
+
+/* Union definition of register */
+union ipa_gcc_hwio_def_gcc_ipa_cfg3_gdscr_u
+{
+  struct ipa_gcc_hwio_def_gcc_ipa_cfg3_gdscr_s def;
+  u32 value;
+};
+
+/*===========================================================================*/
+/*!
+  @brief Bit Field definition of register: GCC_IPA_CFG4_GDSCR
+*/
+/*===========================================================================*/
+/* Structure definition of register */
+struct ipa_gcc_hwio_def_gcc_ipa_cfg4_gdscr_s
+{
+  u32 dly_retainff : 4;
+  u32 dly_clampio : 4;
+  u32 dly_deassertares : 4;
+  u32 dly_noretainff : 4;
+  u32 dly_restoreff : 4;
+  u32 dly_unclampio : 4;
+  u32 reserved0 : 8;
+};
+
+/* Union definition of register */
+union ipa_gcc_hwio_def_gcc_ipa_cfg4_gdscr_u
+{
+  struct ipa_gcc_hwio_def_gcc_ipa_cfg4_gdscr_s def;
+  u32 value;
+};
+
+/*===========================================================================*/
+/*!
+  @brief Bit Field definition of register: GCC_IPA_2X_CBCR
+*/
+/*===========================================================================*/
+/* Structure definition of register */
+struct ipa_gcc_hwio_def_gcc_ipa_2x_cbcr_s
+{
+  u32 clk_enable : 1;
+  u32 reserved0 : 1;
+  u32 clk_ares : 1;
+  u32 reserved1 : 1;
+  u32 sleep : 4;
+  u32 wakeup : 4;
+  u32 force_mem_periph_off : 1;
+  u32 force_mem_periph_on : 1;
+  u32 force_mem_core_on : 1;
+  u32 reserved2 : 5;
+  u32 ignore_rpmh_clk_dis : 1;
+  u32 reserved3 : 1;
+  u32 clk_dis : 1;
+  u32 ignore_all_clk_dis : 1;
+  u32 ignore_all_ares : 1;
+  u32 reserved4 : 6;
+  u32 clk_off : 1;
+};
+
+/* Union definition of register */
+union ipa_gcc_hwio_def_gcc_ipa_2x_cbcr_u
+{
+  struct ipa_gcc_hwio_def_gcc_ipa_2x_cbcr_s def;
+  u32 value;
+};
+
+/*===========================================================================*/
+/*!
+  @brief Bit Field definition of register: GCC_IPA_2X_SREGR
+*/
+/*===========================================================================*/
+/* Structure definition of register */
+struct ipa_gcc_hwio_def_gcc_ipa_2x_sregr_s
+{
+  u32 reserved0 : 1;
+  u32 sw_clk_en_slp_stg : 1;
+  u32 sw_clk_en_sel_slp_stg : 1;
+  u32 sw_ctrl_pwr_down : 1;
+  u32 sw_rst_slp_stg : 1;
+  u32 sw_rst_sel_slp_stg : 1;
+  u32 force_clk_on : 1;
+  u32 mem_cph_enable : 1;
+  u32 sw_div_ratio_slp_stg_clk : 2;
+  u32 mem_periph_on_ack : 1;
+  u32 mem_core_on_ack : 1;
+  u32 sw_sm_pscbc_seq_in_override : 1;
+  u32 mem_cph_rst_sw_override : 1;
+  u32 pscbc_slp_stg_mode_csr : 1;
+  u32 ignore_gdsc_pwr_dwn_csr : 1;
+  u32 sreg_pscbc_spare_ctrl_in : 8;
+  u32 sreg_pscbc_spare_ctrl_out : 8;
+};
+
+/* Union definition of register */
+union ipa_gcc_hwio_def_gcc_ipa_2x_sregr_u
+{
+  struct ipa_gcc_hwio_def_gcc_ipa_2x_sregr_s def;
+  u32 value;
+};
+
+/*===========================================================================*/
+/*!
+  @brief Bit Field definition of register: GCC_IPA_CBCR
+*/
+/*===========================================================================*/
+/* Structure definition of register */
+struct ipa_gcc_hwio_def_gcc_ipa_cbcr_s
+{
+  u32 clk_enable : 1;
+  u32 reserved0 : 1;
+  u32 clk_ares : 1;
+  u32 reserved1 : 1;
+  u32 sleep : 4;
+  u32 wakeup : 4;
+  u32 force_mem_periph_off : 1;
+  u32 force_mem_periph_on : 1;
+  u32 force_mem_core_on : 1;
+  u32 reserved2 : 5;
+  u32 ignore_rpmh_clk_dis : 1;
+  u32 reserved3 : 1;
+  u32 clk_dis : 1;
+  u32 ignore_all_clk_dis : 1;
+  u32 ignore_all_ares : 1;
+  u32 reserved4 : 6;
+  u32 clk_off : 1;
+};
+
+/* Union definition of register */
+union ipa_gcc_hwio_def_gcc_ipa_cbcr_u
+{
+  struct ipa_gcc_hwio_def_gcc_ipa_cbcr_s def;
+  u32 value;
+};
+
+/*===========================================================================*/
+/*!
+  @brief Bit Field definition of register: GCC_IPA_SREGR
+*/
+/*===========================================================================*/
+/* Structure definition of register */
+struct ipa_gcc_hwio_def_gcc_ipa_sregr_s
+{
+  u32 reserved0 : 1;
+  u32 sw_clk_en_slp_stg : 1;
+  u32 sw_clk_en_sel_slp_stg : 1;
+  u32 sw_ctrl_pwr_down : 1;
+  u32 sw_rst_slp_stg : 1;
+  u32 sw_rst_sel_slp_stg : 1;
+  u32 force_clk_on : 1;
+  u32 mem_cph_enable : 1;
+  u32 sw_div_ratio_slp_stg_clk : 2;
+  u32 mem_periph_on_ack : 1;
+  u32 mem_core_on_ack : 1;
+  u32 sw_sm_pscbc_seq_in_override : 1;
+  u32 mem_cph_rst_sw_override : 1;
+  u32 pscbc_slp_stg_mode_csr : 1;
+  u32 ignore_gdsc_pwr_dwn_csr : 1;
+  u32 sreg_pscbc_spare_ctrl_in : 8;
+  u32 sreg_pscbc_spare_ctrl_out : 8;
+};
+
+/* Union definition of register */
+union ipa_gcc_hwio_def_gcc_ipa_sregr_u
+{
+  struct ipa_gcc_hwio_def_gcc_ipa_sregr_s def;
+  u32 value;
+};
+
+/*===========================================================================*/
+/*!
+  @brief Bit Field definition of register: GCC_IPA_AHB_CBCR
+*/
+/*===========================================================================*/
+/* Structure definition of register */
+struct ipa_gcc_hwio_def_gcc_ipa_ahb_cbcr_s
+{
+  u32 clk_enable : 1;
+  u32 hw_ctl : 1;
+  u32 clk_ares : 1;
+  u32 sw_only_en : 1;
+  u32 reserved0 : 16;
+  u32 ignore_rpmh_clk_dis : 1;
+  u32 reserved1 : 1;
+  u32 clk_dis : 1;
+  u32 ignore_all_clk_dis : 1;
+  u32 ignore_all_ares : 1;
+  u32 reserved2 : 6;
+  u32 clk_off : 1;
+};
+
+/* Union definition of register */
+union ipa_gcc_hwio_def_gcc_ipa_ahb_cbcr_u
+{
+  struct ipa_gcc_hwio_def_gcc_ipa_ahb_cbcr_s def;
+  u32 value;
+};
+
+/*===========================================================================*/
+/*!
+  @brief Bit Field definition of register: GCC_IPA_XO_CBCR
+*/
+/*===========================================================================*/
+/* Structure definition of register */
+struct ipa_gcc_hwio_def_gcc_ipa_xo_cbcr_s
+{
+  u32 clk_enable : 1;
+  u32 reserved0 : 1;
+  u32 clk_ares : 1;
+  u32 reserved1 : 19;
+  u32 clk_dis : 1;
+  u32 ignore_all_clk_dis : 1;
+  u32 ignore_all_ares : 1;
+  u32 reserved2 : 6;
+  u32 clk_off : 1;
+};
+
+/* Union definition of register */
+union ipa_gcc_hwio_def_gcc_ipa_xo_cbcr_u
+{
+  struct ipa_gcc_hwio_def_gcc_ipa_xo_cbcr_s def;
+  u32 value;
+};
+
+/*===========================================================================*/
+/*!
+  @brief Bit Field definition of register: GCC_IPA_2X_CDIV_DCD_DCDR
+*/
+/*===========================================================================*/
+/* Structure definition of register */
+struct ipa_gcc_hwio_def_gcc_ipa_2x_cdiv_dcd_dcdr_s
+{
+  u32 dcd_enable : 1;
+  u32 reserved0 : 31;
+};
+
+/* Union definition of register */
+union ipa_gcc_hwio_def_gcc_ipa_2x_cdiv_dcd_dcdr_u
+{
+  struct ipa_gcc_hwio_def_gcc_ipa_2x_cdiv_dcd_dcdr_s def;
+  u32 value;
+};
+
+/*===========================================================================*/
+/*!
+  @brief Bit Field definition of register: GCC_RPMH_IPA_CMD_DFSR
+*/
+/*===========================================================================*/
+/* Structure definition of register */
+struct ipa_gcc_hwio_def_gcc_rpmh_ipa_cmd_dfsr_s
+{
+  u32 dfs_en : 1;
+  u32 curr_perf_state : 4;
+  u32 hw_clk_control : 1;
+  u32 dfs_fsm_state : 3;
+  u32 perf_state_update_status : 1;
+  u32 sw_override : 1;
+  u32 sw_perf_state : 4;
+  u32 rcg_sw_ctrl : 1;
+  u32 reserved0 : 16;
+};
+
+/* Union definition of register */
+union ipa_gcc_hwio_def_gcc_rpmh_ipa_cmd_dfsr_u
+{
+  struct ipa_gcc_hwio_def_gcc_rpmh_ipa_cmd_dfsr_s def;
+  u32 value;
+};
+
+/*===========================================================================*/
+/*!
+  @brief Bit Field definition of register: GCC_RPMH_IPA_IPA_2X_PERF0_DFSR
+*/
+/*===========================================================================*/
+/* Structure definition of register */
+struct ipa_gcc_hwio_def_gcc_rpmh_ipa_ipa_2x_perf0_dfsr_s
+{
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+  u32 reserved0 : 3;
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+};
+
+/* Union definition of register */
+union ipa_gcc_hwio_def_gcc_rpmh_ipa_ipa_2x_perf0_dfsr_u
+{
+  struct ipa_gcc_hwio_def_gcc_rpmh_ipa_ipa_2x_perf0_dfsr_s def;
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+};
+
+/*===========================================================================*/
+/*!
+  @brief Bit Field definition of register: GCC_RPMH_IPA_IPA_2X_PERF1_DFSR
+*/
+/*===========================================================================*/
+/* Structure definition of register */
+struct ipa_gcc_hwio_def_gcc_rpmh_ipa_ipa_2x_perf1_dfsr_s
+{
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+
+/* Union definition of register */
+union ipa_gcc_hwio_def_gcc_rpmh_ipa_ipa_2x_perf1_dfsr_u
+{
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+
+/*===========================================================================*/
+/*!
+  @brief Bit Field definition of register: GCC_RPMH_IPA_IPA_2X_PERF2_DFSR
+*/
+/*===========================================================================*/
+/* Structure definition of register */
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+{
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+
+/* Union definition of register */
+union ipa_gcc_hwio_def_gcc_rpmh_ipa_ipa_2x_perf2_dfsr_u
+{
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+/*===========================================================================*/
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+  @brief Bit Field definition of register: GCC_RPMH_IPA_IPA_2X_PERF3_DFSR
+*/
+/*===========================================================================*/
+/* Structure definition of register */
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+/* Union definition of register */
+union ipa_gcc_hwio_def_gcc_rpmh_ipa_ipa_2x_perf3_dfsr_u
+{
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+/*===========================================================================*/
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+  @brief Bit Field definition of register: GCC_RPMH_IPA_IPA_2X_PERF4_DFSR
+*/
+/*===========================================================================*/
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+/* Union definition of register */
+union ipa_gcc_hwio_def_gcc_rpmh_ipa_ipa_2x_perf4_dfsr_u
+{
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+/*===========================================================================*/
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+  @brief Bit Field definition of register: GCC_RPMH_IPA_IPA_2X_PERF5_DFSR
+*/
+/*===========================================================================*/
+/* Structure definition of register */
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+
+/* Union definition of register */
+union ipa_gcc_hwio_def_gcc_rpmh_ipa_ipa_2x_perf5_dfsr_u
+{
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+/*===========================================================================*/
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+  @brief Bit Field definition of register: GCC_RPMH_IPA_IPA_2X_PERF6_DFSR
+*/
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+/* Structure definition of register */
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+
+/* Union definition of register */
+union ipa_gcc_hwio_def_gcc_rpmh_ipa_ipa_2x_perf6_dfsr_u
+{
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+/*===========================================================================*/
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+  @brief Bit Field definition of register: GCC_RPMH_IPA_IPA_2X_PERF7_DFSR
+*/
+/*===========================================================================*/
+/* Structure definition of register */
+struct ipa_gcc_hwio_def_gcc_rpmh_ipa_ipa_2x_perf7_dfsr_s
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+
+/* Union definition of register */
+union ipa_gcc_hwio_def_gcc_rpmh_ipa_ipa_2x_perf7_dfsr_u
+{
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+/*===========================================================================*/
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+  @brief Bit Field definition of register: GCC_RPMH_IPA_IPA_2X_PERF8_DFSR
+*/
+/*===========================================================================*/
+/* Structure definition of register */
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+/* Union definition of register */
+union ipa_gcc_hwio_def_gcc_rpmh_ipa_ipa_2x_perf8_dfsr_u
+{
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+/*===========================================================================*/
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+  @brief Bit Field definition of register: GCC_RPMH_IPA_IPA_2X_PERF9_DFSR
+*/
+/*===========================================================================*/
+/* Structure definition of register */
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+/* Union definition of register */
+union ipa_gcc_hwio_def_gcc_rpmh_ipa_ipa_2x_perf9_dfsr_u
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+/*===========================================================================*/
+/*!
+  @brief Bit Field definition of register: GCC_RPMH_IPA_IPA_2X_PERF10_DFSR
+*/
+/*===========================================================================*/
+/* Structure definition of register */
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+/* Union definition of register */
+union ipa_gcc_hwio_def_gcc_rpmh_ipa_ipa_2x_perf10_dfsr_u
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+/*===========================================================================*/
+/*!
+  @brief Bit Field definition of register: GCC_RPMH_IPA_IPA_2X_PERF11_DFSR
+*/
+/*===========================================================================*/
+/* Structure definition of register */
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+{
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+/* Union definition of register */
+union ipa_gcc_hwio_def_gcc_rpmh_ipa_ipa_2x_perf11_dfsr_u
+{
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+
+/*===========================================================================*/
+/*!
+  @brief Bit Field definition of register: GCC_RPMH_IPA_IPA_2X_PERF12_DFSR
+*/
+/*===========================================================================*/
+/* Structure definition of register */
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+{
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+/* Union definition of register */
+union ipa_gcc_hwio_def_gcc_rpmh_ipa_ipa_2x_perf12_dfsr_u
+{
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+
+/*===========================================================================*/
+/*!
+  @brief Bit Field definition of register: GCC_RPMH_IPA_IPA_2X_PERF13_DFSR
+*/
+/*===========================================================================*/
+/* Structure definition of register */
+struct ipa_gcc_hwio_def_gcc_rpmh_ipa_ipa_2x_perf13_dfsr_s
+{
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+/* Union definition of register */
+union ipa_gcc_hwio_def_gcc_rpmh_ipa_ipa_2x_perf13_dfsr_u
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+/*===========================================================================*/
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+  @brief Bit Field definition of register: GCC_RPMH_IPA_IPA_2X_PERF14_DFSR
+*/
+/*===========================================================================*/
+/* Structure definition of register */
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+/* Union definition of register */
+union ipa_gcc_hwio_def_gcc_rpmh_ipa_ipa_2x_perf14_dfsr_u
+{
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+
+/*===========================================================================*/
+/*!
+  @brief Bit Field definition of register: GCC_RPMH_IPA_IPA_2X_PERF15_DFSR
+*/
+/*===========================================================================*/
+/* Structure definition of register */
+struct ipa_gcc_hwio_def_gcc_rpmh_ipa_ipa_2x_perf15_dfsr_s
+{
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+
+/* Union definition of register */
+union ipa_gcc_hwio_def_gcc_rpmh_ipa_ipa_2x_perf15_dfsr_u
+{
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+
+/*===========================================================================*/
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+  @brief Bit Field definition of register: GCC_RPMH_IPA_IPA_2X_PERF0_M_DFSR
+*/
+/*===========================================================================*/
+/* Structure definition of register */
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+/* Union definition of register */
+union ipa_gcc_hwio_def_gcc_rpmh_ipa_ipa_2x_perf0_m_dfsr_u
+{
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+
+/*===========================================================================*/
+/*!
+  @brief Bit Field definition of register: GCC_RPMH_IPA_IPA_2X_PERF1_M_DFSR
+*/
+/*===========================================================================*/
+/* Structure definition of register */
+struct ipa_gcc_hwio_def_gcc_rpmh_ipa_ipa_2x_perf1_m_dfsr_s
+{
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+
+/* Union definition of register */
+union ipa_gcc_hwio_def_gcc_rpmh_ipa_ipa_2x_perf1_m_dfsr_u
+{
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+
+/*===========================================================================*/
+/*!
+  @brief Bit Field definition of register: GCC_RPMH_IPA_IPA_2X_PERF2_M_DFSR
+*/
+/*===========================================================================*/
+/* Structure definition of register */
+struct ipa_gcc_hwio_def_gcc_rpmh_ipa_ipa_2x_perf2_m_dfsr_s
+{
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+
+/* Union definition of register */
+union ipa_gcc_hwio_def_gcc_rpmh_ipa_ipa_2x_perf2_m_dfsr_u
+{
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+
+/*===========================================================================*/
+/*!
+  @brief Bit Field definition of register: GCC_RPMH_IPA_IPA_2X_PERF3_M_DFSR
+*/
+/*===========================================================================*/
+/* Structure definition of register */
+struct ipa_gcc_hwio_def_gcc_rpmh_ipa_ipa_2x_perf3_m_dfsr_s
+{
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+
+/* Union definition of register */
+union ipa_gcc_hwio_def_gcc_rpmh_ipa_ipa_2x_perf3_m_dfsr_u
+{
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+
+/*===========================================================================*/
+/*!
+  @brief Bit Field definition of register: GCC_RPMH_IPA_IPA_2X_PERF4_M_DFSR
+*/
+/*===========================================================================*/
+/* Structure definition of register */
+struct ipa_gcc_hwio_def_gcc_rpmh_ipa_ipa_2x_perf4_m_dfsr_s
+{
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+/* Union definition of register */
+union ipa_gcc_hwio_def_gcc_rpmh_ipa_ipa_2x_perf4_m_dfsr_u
+{
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+
+/*===========================================================================*/
+/*!
+  @brief Bit Field definition of register: GCC_RPMH_IPA_IPA_2X_PERF5_M_DFSR
+*/
+/*===========================================================================*/
+/* Structure definition of register */
+struct ipa_gcc_hwio_def_gcc_rpmh_ipa_ipa_2x_perf5_m_dfsr_s
+{
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+/* Union definition of register */
+union ipa_gcc_hwio_def_gcc_rpmh_ipa_ipa_2x_perf5_m_dfsr_u
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+
+/*===========================================================================*/
+/*!
+  @brief Bit Field definition of register: GCC_RPMH_IPA_IPA_2X_PERF6_M_DFSR
+*/
+/*===========================================================================*/
+/* Structure definition of register */
+struct ipa_gcc_hwio_def_gcc_rpmh_ipa_ipa_2x_perf6_m_dfsr_s
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+/* Union definition of register */
+union ipa_gcc_hwio_def_gcc_rpmh_ipa_ipa_2x_perf6_m_dfsr_u
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+
+/*===========================================================================*/
+/*!
+  @brief Bit Field definition of register: GCC_RPMH_IPA_IPA_2X_PERF7_M_DFSR
+*/
+/*===========================================================================*/
+/* Structure definition of register */
+struct ipa_gcc_hwio_def_gcc_rpmh_ipa_ipa_2x_perf7_m_dfsr_s
+{
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+/* Union definition of register */
+union ipa_gcc_hwio_def_gcc_rpmh_ipa_ipa_2x_perf7_m_dfsr_u
+{
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+
+/*===========================================================================*/
+/*!
+  @brief Bit Field definition of register: GCC_RPMH_IPA_IPA_2X_PERF8_M_DFSR
+*/
+/*===========================================================================*/
+/* Structure definition of register */
+struct ipa_gcc_hwio_def_gcc_rpmh_ipa_ipa_2x_perf8_m_dfsr_s
+{
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+/* Union definition of register */
+union ipa_gcc_hwio_def_gcc_rpmh_ipa_ipa_2x_perf8_m_dfsr_u
+{
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+  u32 value;
+};
+
+/*===========================================================================*/
+/*!
+  @brief Bit Field definition of register: GCC_RPMH_IPA_IPA_2X_PERF9_M_DFSR
+*/
+/*===========================================================================*/
+/* Structure definition of register */
+struct ipa_gcc_hwio_def_gcc_rpmh_ipa_ipa_2x_perf9_m_dfsr_s
+{
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+/* Union definition of register */
+union ipa_gcc_hwio_def_gcc_rpmh_ipa_ipa_2x_perf9_m_dfsr_u
+{
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+  u32 value;
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+
+/*===========================================================================*/
+/*!
+  @brief Bit Field definition of register: GCC_RPMH_IPA_IPA_2X_PERF10_M_DFSR
+*/
+/*===========================================================================*/
+/* Structure definition of register */
+struct ipa_gcc_hwio_def_gcc_rpmh_ipa_ipa_2x_perf10_m_dfsr_s
+{
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+/* Union definition of register */
+union ipa_gcc_hwio_def_gcc_rpmh_ipa_ipa_2x_perf10_m_dfsr_u
+{
+  struct ipa_gcc_hwio_def_gcc_rpmh_ipa_ipa_2x_perf10_m_dfsr_s def;
+  u32 value;
+};
+
+/*===========================================================================*/
+/*!
+  @brief Bit Field definition of register: GCC_RPMH_IPA_IPA_2X_PERF11_M_DFSR
+*/
+/*===========================================================================*/
+/* Structure definition of register */
+struct ipa_gcc_hwio_def_gcc_rpmh_ipa_ipa_2x_perf11_m_dfsr_s
+{
+  u32 m : 8;
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+};
+
+/* Union definition of register */
+union ipa_gcc_hwio_def_gcc_rpmh_ipa_ipa_2x_perf11_m_dfsr_u
+{
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+
+/*===========================================================================*/
+/*!
+  @brief Bit Field definition of register: GCC_RPMH_IPA_IPA_2X_PERF12_M_DFSR
+*/
+/*===========================================================================*/
+/* Structure definition of register */
+struct ipa_gcc_hwio_def_gcc_rpmh_ipa_ipa_2x_perf12_m_dfsr_s
+{
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+/* Union definition of register */
+union ipa_gcc_hwio_def_gcc_rpmh_ipa_ipa_2x_perf12_m_dfsr_u
+{
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+/*===========================================================================*/
+/*!
+  @brief Bit Field definition of register: GCC_RPMH_IPA_IPA_2X_PERF13_M_DFSR
+*/
+/*===========================================================================*/
+/* Structure definition of register */
+struct ipa_gcc_hwio_def_gcc_rpmh_ipa_ipa_2x_perf13_m_dfsr_s
+{
+  u32 m : 8;
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+/* Union definition of register */
+union ipa_gcc_hwio_def_gcc_rpmh_ipa_ipa_2x_perf13_m_dfsr_u
+{
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+/*===========================================================================*/
+/*!
+  @brief Bit Field definition of register: GCC_RPMH_IPA_IPA_2X_PERF14_M_DFSR
+*/
+/*===========================================================================*/
+/* Structure definition of register */
+struct ipa_gcc_hwio_def_gcc_rpmh_ipa_ipa_2x_perf14_m_dfsr_s
+{
+  u32 m : 8;
+  u32 reserved0 : 24;
+};
+
+/* Union definition of register */
+union ipa_gcc_hwio_def_gcc_rpmh_ipa_ipa_2x_perf14_m_dfsr_u
+{
+  struct ipa_gcc_hwio_def_gcc_rpmh_ipa_ipa_2x_perf14_m_dfsr_s def;
+  u32 value;
+};
+
+/*===========================================================================*/
+/*!
+  @brief Bit Field definition of register: GCC_RPMH_IPA_IPA_2X_PERF15_M_DFSR
+*/
+/*===========================================================================*/
+/* Structure definition of register */
+struct ipa_gcc_hwio_def_gcc_rpmh_ipa_ipa_2x_perf15_m_dfsr_s
+{
+  u32 m : 8;
+  u32 reserved0 : 24;
+};
+
+/* Union definition of register */
+union ipa_gcc_hwio_def_gcc_rpmh_ipa_ipa_2x_perf15_m_dfsr_u
+{
+  struct ipa_gcc_hwio_def_gcc_rpmh_ipa_ipa_2x_perf15_m_dfsr_s def;
+  u32 value;
+};
+
+/*===========================================================================*/
+/*!
+  @brief Bit Field definition of register: GCC_RPMH_IPA_IPA_2X_PERF0_N_DFSR
+*/
+/*===========================================================================*/
+/* Structure definition of register */
+struct ipa_gcc_hwio_def_gcc_rpmh_ipa_ipa_2x_perf0_n_dfsr_s
+{
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+};
+
+/* Union definition of register */
+union ipa_gcc_hwio_def_gcc_rpmh_ipa_ipa_2x_perf0_n_dfsr_u
+{
+  struct ipa_gcc_hwio_def_gcc_rpmh_ipa_ipa_2x_perf0_n_dfsr_s def;
+  u32 value;
+};
+
+/*===========================================================================*/
+/*!
+  @brief Bit Field definition of register: GCC_RPMH_IPA_IPA_2X_PERF1_N_DFSR
+*/
+/*===========================================================================*/
+/* Structure definition of register */
+struct ipa_gcc_hwio_def_gcc_rpmh_ipa_ipa_2x_perf1_n_dfsr_s
+{
+  u32 not_n_minus_m : 8;
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+};
+
+/* Union definition of register */
+union ipa_gcc_hwio_def_gcc_rpmh_ipa_ipa_2x_perf1_n_dfsr_u
+{
+  struct ipa_gcc_hwio_def_gcc_rpmh_ipa_ipa_2x_perf1_n_dfsr_s def;
+  u32 value;
+};
+
+/*===========================================================================*/
+/*!
+  @brief Bit Field definition of register: GCC_RPMH_IPA_IPA_2X_PERF2_N_DFSR
+*/
+/*===========================================================================*/
+/* Structure definition of register */
+struct ipa_gcc_hwio_def_gcc_rpmh_ipa_ipa_2x_perf2_n_dfsr_s
+{
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+
+/* Union definition of register */
+union ipa_gcc_hwio_def_gcc_rpmh_ipa_ipa_2x_perf2_n_dfsr_u
+{
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+
+/*===========================================================================*/
+/*!
+  @brief Bit Field definition of register: GCC_RPMH_IPA_IPA_2X_PERF3_N_DFSR
+*/
+/*===========================================================================*/
+/* Structure definition of register */
+struct ipa_gcc_hwio_def_gcc_rpmh_ipa_ipa_2x_perf3_n_dfsr_s
+{
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+
+/* Union definition of register */
+union ipa_gcc_hwio_def_gcc_rpmh_ipa_ipa_2x_perf3_n_dfsr_u
+{
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+
+/*===========================================================================*/
+/*!
+  @brief Bit Field definition of register: GCC_RPMH_IPA_IPA_2X_PERF4_N_DFSR
+*/
+/*===========================================================================*/
+/* Structure definition of register */
+struct ipa_gcc_hwio_def_gcc_rpmh_ipa_ipa_2x_perf4_n_dfsr_s
+{
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+
+/* Union definition of register */
+union ipa_gcc_hwio_def_gcc_rpmh_ipa_ipa_2x_perf4_n_dfsr_u
+{
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+
+/*===========================================================================*/
+/*!
+  @brief Bit Field definition of register: GCC_RPMH_IPA_IPA_2X_PERF5_N_DFSR
+*/
+/*===========================================================================*/
+/* Structure definition of register */
+struct ipa_gcc_hwio_def_gcc_rpmh_ipa_ipa_2x_perf5_n_dfsr_s
+{
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+
+/* Union definition of register */
+union ipa_gcc_hwio_def_gcc_rpmh_ipa_ipa_2x_perf5_n_dfsr_u
+{
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+
+/*===========================================================================*/
+/*!
+  @brief Bit Field definition of register: GCC_RPMH_IPA_IPA_2X_PERF6_N_DFSR
+*/
+/*===========================================================================*/
+/* Structure definition of register */
+struct ipa_gcc_hwio_def_gcc_rpmh_ipa_ipa_2x_perf6_n_dfsr_s
+{
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+};
+
+/* Union definition of register */
+union ipa_gcc_hwio_def_gcc_rpmh_ipa_ipa_2x_perf6_n_dfsr_u
+{
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+};
+
+/*===========================================================================*/
+/*!
+  @brief Bit Field definition of register: GCC_RPMH_IPA_IPA_2X_PERF7_N_DFSR
+*/
+/*===========================================================================*/
+/* Structure definition of register */
+struct ipa_gcc_hwio_def_gcc_rpmh_ipa_ipa_2x_perf7_n_dfsr_s
+{
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+};
+
+/* Union definition of register */
+union ipa_gcc_hwio_def_gcc_rpmh_ipa_ipa_2x_perf7_n_dfsr_u
+{
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+  u32 value;
+};
+
+/*===========================================================================*/
+/*!
+  @brief Bit Field definition of register: GCC_RPMH_IPA_IPA_2X_PERF8_N_DFSR
+*/
+/*===========================================================================*/
+/* Structure definition of register */
+struct ipa_gcc_hwio_def_gcc_rpmh_ipa_ipa_2x_perf8_n_dfsr_s
+{
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+
+/* Union definition of register */
+union ipa_gcc_hwio_def_gcc_rpmh_ipa_ipa_2x_perf8_n_dfsr_u
+{
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+};
+
+/*===========================================================================*/
+/*!
+  @brief Bit Field definition of register: GCC_RPMH_IPA_IPA_2X_PERF9_N_DFSR
+*/
+/*===========================================================================*/
+/* Structure definition of register */
+struct ipa_gcc_hwio_def_gcc_rpmh_ipa_ipa_2x_perf9_n_dfsr_s
+{
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+
+/* Union definition of register */
+union ipa_gcc_hwio_def_gcc_rpmh_ipa_ipa_2x_perf9_n_dfsr_u
+{
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+
+/*===========================================================================*/
+/*!
+  @brief Bit Field definition of register: GCC_RPMH_IPA_IPA_2X_PERF10_N_DFSR
+*/
+/*===========================================================================*/
+/* Structure definition of register */
+struct ipa_gcc_hwio_def_gcc_rpmh_ipa_ipa_2x_perf10_n_dfsr_s
+{
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+/* Union definition of register */
+union ipa_gcc_hwio_def_gcc_rpmh_ipa_ipa_2x_perf10_n_dfsr_u
+{
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+
+/*===========================================================================*/
+/*!
+  @brief Bit Field definition of register: GCC_RPMH_IPA_IPA_2X_PERF11_N_DFSR
+*/
+/*===========================================================================*/
+/* Structure definition of register */
+struct ipa_gcc_hwio_def_gcc_rpmh_ipa_ipa_2x_perf11_n_dfsr_s
+{
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+/* Union definition of register */
+union ipa_gcc_hwio_def_gcc_rpmh_ipa_ipa_2x_perf11_n_dfsr_u
+{
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+
+/*===========================================================================*/
+/*!
+  @brief Bit Field definition of register: GCC_RPMH_IPA_IPA_2X_PERF12_N_DFSR
+*/
+/*===========================================================================*/
+/* Structure definition of register */
+struct ipa_gcc_hwio_def_gcc_rpmh_ipa_ipa_2x_perf12_n_dfsr_s
+{
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+
+/* Union definition of register */
+union ipa_gcc_hwio_def_gcc_rpmh_ipa_ipa_2x_perf12_n_dfsr_u
+{
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+};
+
+/*===========================================================================*/
+/*!
+  @brief Bit Field definition of register: GCC_RPMH_IPA_IPA_2X_PERF13_N_DFSR
+*/
+/*===========================================================================*/
+/* Structure definition of register */
+struct ipa_gcc_hwio_def_gcc_rpmh_ipa_ipa_2x_perf13_n_dfsr_s
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+/* Union definition of register */
+union ipa_gcc_hwio_def_gcc_rpmh_ipa_ipa_2x_perf13_n_dfsr_u
+{
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+};
+
+/*===========================================================================*/
+/*!
+  @brief Bit Field definition of register: GCC_RPMH_IPA_IPA_2X_PERF14_N_DFSR
+*/
+/*===========================================================================*/
+/* Structure definition of register */
+struct ipa_gcc_hwio_def_gcc_rpmh_ipa_ipa_2x_perf14_n_dfsr_s
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+
+/* Union definition of register */
+union ipa_gcc_hwio_def_gcc_rpmh_ipa_ipa_2x_perf14_n_dfsr_u
+{
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+
+/*===========================================================================*/
+/*!
+  @brief Bit Field definition of register: GCC_RPMH_IPA_IPA_2X_PERF15_N_DFSR
+*/
+/*===========================================================================*/
+/* Structure definition of register */
+struct ipa_gcc_hwio_def_gcc_rpmh_ipa_ipa_2x_perf15_n_dfsr_s
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+
+/* Union definition of register */
+union ipa_gcc_hwio_def_gcc_rpmh_ipa_ipa_2x_perf15_n_dfsr_u
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+
+/*===========================================================================*/
+/*!
+  @brief Bit Field definition of register: GCC_RPMH_IPA_IPA_2X_PERF0_D_DFSR
+*/
+/*===========================================================================*/
+/* Structure definition of register */
+struct ipa_gcc_hwio_def_gcc_rpmh_ipa_ipa_2x_perf0_d_dfsr_s
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+/* Union definition of register */
+union ipa_gcc_hwio_def_gcc_rpmh_ipa_ipa_2x_perf0_d_dfsr_u
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+
+/*===========================================================================*/
+/*!
+  @brief Bit Field definition of register: GCC_RPMH_IPA_IPA_2X_PERF1_D_DFSR
+*/
+/*===========================================================================*/
+/* Structure definition of register */
+struct ipa_gcc_hwio_def_gcc_rpmh_ipa_ipa_2x_perf1_d_dfsr_s
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+
+/* Union definition of register */
+union ipa_gcc_hwio_def_gcc_rpmh_ipa_ipa_2x_perf1_d_dfsr_u
+{
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+
+/*===========================================================================*/
+/*!
+  @brief Bit Field definition of register: GCC_RPMH_IPA_IPA_2X_PERF2_D_DFSR
+*/
+/*===========================================================================*/
+/* Structure definition of register */
+struct ipa_gcc_hwio_def_gcc_rpmh_ipa_ipa_2x_perf2_d_dfsr_s
+{
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+
+/* Union definition of register */
+union ipa_gcc_hwio_def_gcc_rpmh_ipa_ipa_2x_perf2_d_dfsr_u
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+
+/*===========================================================================*/
+/*!
+  @brief Bit Field definition of register: GCC_RPMH_IPA_IPA_2X_PERF3_D_DFSR
+*/
+/*===========================================================================*/
+/* Structure definition of register */
+struct ipa_gcc_hwio_def_gcc_rpmh_ipa_ipa_2x_perf3_d_dfsr_s
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+/* Union definition of register */
+union ipa_gcc_hwio_def_gcc_rpmh_ipa_ipa_2x_perf3_d_dfsr_u
+{
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+
+/*===========================================================================*/
+/*!
+  @brief Bit Field definition of register: GCC_RPMH_IPA_IPA_2X_PERF4_D_DFSR
+*/
+/*===========================================================================*/
+/* Structure definition of register */
+struct ipa_gcc_hwio_def_gcc_rpmh_ipa_ipa_2x_perf4_d_dfsr_s
+{
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+
+/* Union definition of register */
+union ipa_gcc_hwio_def_gcc_rpmh_ipa_ipa_2x_perf4_d_dfsr_u
+{
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+
+/*===========================================================================*/
+/*!
+  @brief Bit Field definition of register: GCC_RPMH_IPA_IPA_2X_PERF5_D_DFSR
+*/
+/*===========================================================================*/
+/* Structure definition of register */
+struct ipa_gcc_hwio_def_gcc_rpmh_ipa_ipa_2x_perf5_d_dfsr_s
+{
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+/* Union definition of register */
+union ipa_gcc_hwio_def_gcc_rpmh_ipa_ipa_2x_perf5_d_dfsr_u
+{
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+
+/*===========================================================================*/
+/*!
+  @brief Bit Field definition of register: GCC_RPMH_IPA_IPA_2X_PERF6_D_DFSR
+*/
+/*===========================================================================*/
+/* Structure definition of register */
+struct ipa_gcc_hwio_def_gcc_rpmh_ipa_ipa_2x_perf6_d_dfsr_s
+{
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+/* Union definition of register */
+union ipa_gcc_hwio_def_gcc_rpmh_ipa_ipa_2x_perf6_d_dfsr_u
+{
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+/*===========================================================================*/
+/*!
+  @brief Bit Field definition of register: GCC_RPMH_IPA_IPA_2X_PERF7_D_DFSR
+*/
+/*===========================================================================*/
+/* Structure definition of register */
+struct ipa_gcc_hwio_def_gcc_rpmh_ipa_ipa_2x_perf7_d_dfsr_s
+{
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+/* Union definition of register */
+union ipa_gcc_hwio_def_gcc_rpmh_ipa_ipa_2x_perf7_d_dfsr_u
+{
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+  @brief Bit Field definition of register: GCC_RPMH_IPA_IPA_2X_PERF8_D_DFSR
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+/*===========================================================================*/
+/* Structure definition of register */
+struct ipa_gcc_hwio_def_gcc_rpmh_ipa_ipa_2x_perf8_d_dfsr_s
+{
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+/* Union definition of register */
+union ipa_gcc_hwio_def_gcc_rpmh_ipa_ipa_2x_perf8_d_dfsr_u
+{
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+  u32 value;
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+
+/*===========================================================================*/
+/*!
+  @brief Bit Field definition of register: GCC_RPMH_IPA_IPA_2X_PERF9_D_DFSR
+*/
+/*===========================================================================*/
+/* Structure definition of register */
+struct ipa_gcc_hwio_def_gcc_rpmh_ipa_ipa_2x_perf9_d_dfsr_s
+{
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+/* Union definition of register */
+union ipa_gcc_hwio_def_gcc_rpmh_ipa_ipa_2x_perf9_d_dfsr_u
+{
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+
+/*===========================================================================*/
+/*!
+  @brief Bit Field definition of register: GCC_RPMH_IPA_IPA_2X_PERF10_D_DFSR
+*/
+/*===========================================================================*/
+/* Structure definition of register */
+struct ipa_gcc_hwio_def_gcc_rpmh_ipa_ipa_2x_perf10_d_dfsr_s
+{
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+
+/* Union definition of register */
+union ipa_gcc_hwio_def_gcc_rpmh_ipa_ipa_2x_perf10_d_dfsr_u
+{
+  struct ipa_gcc_hwio_def_gcc_rpmh_ipa_ipa_2x_perf10_d_dfsr_s def;
+  u32 value;
+};
+
+/*===========================================================================*/
+/*!
+  @brief Bit Field definition of register: GCC_RPMH_IPA_IPA_2X_PERF11_D_DFSR
+*/
+/*===========================================================================*/
+/* Structure definition of register */
+struct ipa_gcc_hwio_def_gcc_rpmh_ipa_ipa_2x_perf11_d_dfsr_s
+{
+  u32 not_2d : 8;
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+/* Union definition of register */
+union ipa_gcc_hwio_def_gcc_rpmh_ipa_ipa_2x_perf11_d_dfsr_u
+{
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+
+/*===========================================================================*/
+/*!
+  @brief Bit Field definition of register: GCC_RPMH_IPA_IPA_2X_PERF12_D_DFSR
+*/
+/*===========================================================================*/
+/* Structure definition of register */
+struct ipa_gcc_hwio_def_gcc_rpmh_ipa_ipa_2x_perf12_d_dfsr_s
+{
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+/* Union definition of register */
+union ipa_gcc_hwio_def_gcc_rpmh_ipa_ipa_2x_perf12_d_dfsr_u
+{
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+
+/*===========================================================================*/
+/*!
+  @brief Bit Field definition of register: GCC_RPMH_IPA_IPA_2X_PERF13_D_DFSR
+*/
+/*===========================================================================*/
+/* Structure definition of register */
+struct ipa_gcc_hwio_def_gcc_rpmh_ipa_ipa_2x_perf13_d_dfsr_s
+{
+  u32 not_2d : 8;
+  u32 reserved0 : 24;
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+
+/* Union definition of register */
+union ipa_gcc_hwio_def_gcc_rpmh_ipa_ipa_2x_perf13_d_dfsr_u
+{
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+/*===========================================================================*/
+/*!
+  @brief Bit Field definition of register: GCC_RPMH_IPA_IPA_2X_PERF14_D_DFSR
+*/
+/*===========================================================================*/
+/* Structure definition of register */
+struct ipa_gcc_hwio_def_gcc_rpmh_ipa_ipa_2x_perf14_d_dfsr_s
+{
+  u32 not_2d : 8;
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+/* Union definition of register */
+union ipa_gcc_hwio_def_gcc_rpmh_ipa_ipa_2x_perf14_d_dfsr_u
+{
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+/*===========================================================================*/
+/*!
+  @brief Bit Field definition of register: GCC_RPMH_IPA_IPA_2X_PERF15_D_DFSR
+*/
+/*===========================================================================*/
+/* Structure definition of register */
+struct ipa_gcc_hwio_def_gcc_rpmh_ipa_ipa_2x_perf15_d_dfsr_s
+{
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+/* Union definition of register */
+union ipa_gcc_hwio_def_gcc_rpmh_ipa_ipa_2x_perf15_d_dfsr_u
+{
+  struct ipa_gcc_hwio_def_gcc_rpmh_ipa_ipa_2x_perf15_d_dfsr_s def;
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+};
+
+/*===========================================================================*/
+/*!
+  @brief Bit Field definition of register: GCC_IPA_2X_CMD_RCGR
+*/
+/*===========================================================================*/
+/* Structure definition of register */
+struct ipa_gcc_hwio_def_gcc_ipa_2x_cmd_rcgr_s
+{
+  u32 update : 1;
+  u32 root_en : 1;
+  u32 reserved0 : 2;
+  u32 dirty_cfg_rcgr : 1;
+  u32 dirty_m : 1;
+  u32 dirty_n : 1;
+  u32 dirty_d : 1;
+  u32 reserved1 : 23;
+  u32 root_off : 1;
+};
+
+/* Union definition of register */
+union ipa_gcc_hwio_def_gcc_ipa_2x_cmd_rcgr_u
+{
+  struct ipa_gcc_hwio_def_gcc_ipa_2x_cmd_rcgr_s def;
+  u32 value;
+};
+
+/*===========================================================================*/
+/*!
+  @brief Bit Field definition of register: GCC_IPA_2X_CFG_RCGR
+*/
+/*===========================================================================*/
+/* Structure definition of register */
+struct ipa_gcc_hwio_def_gcc_ipa_2x_cfg_rcgr_s
+{
+  u32 src_div : 5;
+  u32 reserved0 : 3;
+  u32 src_sel : 3;
+  u32 reserved1 : 1;
+  u32 mode : 2;
+  u32 reserved2 : 6;
+  u32 hw_clk_control : 1;
+  u32 reserved3 : 11;
+};
+
+/* Union definition of register */
+union ipa_gcc_hwio_def_gcc_ipa_2x_cfg_rcgr_u
+{
+  struct ipa_gcc_hwio_def_gcc_ipa_2x_cfg_rcgr_s def;
+  u32 value;
+};
+
+/*===========================================================================*/
+/*!
+  @brief Bit Field definition of register: GCC_IPA_2X_M
+*/
+/*===========================================================================*/
+/* Structure definition of register */
+struct ipa_gcc_hwio_def_gcc_ipa_2x_m_s
+{
+  u32 m : 8;
+  u32 reserved0 : 24;
+};
+
+/* Union definition of register */
+union ipa_gcc_hwio_def_gcc_ipa_2x_m_u
+{
+  struct ipa_gcc_hwio_def_gcc_ipa_2x_m_s def;
+  u32 value;
+};
+
+/*===========================================================================*/
+/*!
+  @brief Bit Field definition of register: GCC_IPA_2X_N
+*/
+/*===========================================================================*/
+/* Structure definition of register */
+struct ipa_gcc_hwio_def_gcc_ipa_2x_n_s
+{
+  u32 not_n_minus_m : 8;
+  u32 reserved0 : 24;
+};
+
+/* Union definition of register */
+union ipa_gcc_hwio_def_gcc_ipa_2x_n_u
+{
+  struct ipa_gcc_hwio_def_gcc_ipa_2x_n_s def;
+  u32 value;
+};
+
+/*===========================================================================*/
+/*!
+  @brief Bit Field definition of register: GCC_IPA_2X_D
+*/
+/*===========================================================================*/
+/* Structure definition of register */
+struct ipa_gcc_hwio_def_gcc_ipa_2x_d_s
+{
+  u32 not_2d : 8;
+  u32 reserved0 : 24;
+};
+
+/* Union definition of register */
+union ipa_gcc_hwio_def_gcc_ipa_2x_d_u
+{
+  struct ipa_gcc_hwio_def_gcc_ipa_2x_d_s def;
+  u32 value;
+};
+
+/*===========================================================================*/
+/*!
+  @brief Bit Field definition of register: GCC_IPA_CDIVR
+*/
+/*===========================================================================*/
+/* Structure definition of register */
+struct ipa_gcc_hwio_def_gcc_ipa_cdivr_s
+{
+  u32 clk_div : 4;
+  u32 reserved0 : 28;
+};
+
+/* Union definition of register */
+union ipa_gcc_hwio_def_gcc_ipa_cdivr_u
+{
+  struct ipa_gcc_hwio_def_gcc_ipa_cdivr_s def;
+  u32 value;
+};
+
+/*===========================================================================*/
+/*!
+  @brief Bit Field definition of register: GCC_QPIC_BCR
+*/
+/*===========================================================================*/
+/* Structure definition of register */
+struct ipa_gcc_hwio_def_gcc_qpic_bcr_s
+{
+  u32 blk_ares : 1;
+  u32 reserved0 : 31;
+};
+
+/* Union definition of register */
+union ipa_gcc_hwio_def_gcc_qpic_bcr_u
+{
+  struct ipa_gcc_hwio_def_gcc_qpic_bcr_s def;
+  u32 value;
+};
+
+/*===========================================================================*/
+/*!
+  @brief Bit Field definition of register: GCC_QPIC_CBCR
+*/
+/*===========================================================================*/
+/* Structure definition of register */
+struct ipa_gcc_hwio_def_gcc_qpic_cbcr_s
+{
+  u32 clk_enable : 1;
+  u32 reserved0 : 1;
+  u32 clk_ares : 1;
+  u32 reserved1 : 1;
+  u32 sleep : 4;
+  u32 wakeup : 4;
+  u32 force_mem_periph_off : 1;
+  u32 force_mem_periph_on : 1;
+  u32 force_mem_core_on : 1;
+  u32 reserved2 : 5;
+  u32 ignore_rpmh_clk_dis : 1;
+  u32 reserved3 : 1;
+  u32 clk_dis : 1;
+  u32 ignore_all_clk_dis : 1;
+  u32 ignore_all_ares : 1;
+  u32 reserved4 : 6;
+  u32 clk_off : 1;
+};
+
+/* Union definition of register */
+union ipa_gcc_hwio_def_gcc_qpic_cbcr_u
+{
+  struct ipa_gcc_hwio_def_gcc_qpic_cbcr_s def;
+  u32 value;
+};
+
+/*===========================================================================*/
+/*!
+  @brief Bit Field definition of register: GCC_QPIC_SREGR
+*/
+/*===========================================================================*/
+/* Structure definition of register */
+struct ipa_gcc_hwio_def_gcc_qpic_sregr_s
+{
+  u32 reserved0 : 1;
+  u32 sw_clk_en_slp_stg : 1;
+  u32 sw_clk_en_sel_slp_stg : 1;
+  u32 sw_ctrl_pwr_down : 1;
+  u32 sw_rst_slp_stg : 1;
+  u32 sw_rst_sel_slp_stg : 1;
+  u32 force_clk_on : 1;
+  u32 mem_cph_enable : 1;
+  u32 sw_div_ratio_slp_stg_clk : 2;
+  u32 mem_periph_on_ack : 1;
+  u32 mem_core_on_ack : 1;
+  u32 sw_sm_pscbc_seq_in_override : 1;
+  u32 mem_cph_rst_sw_override : 1;
+  u32 pscbc_slp_stg_mode_csr : 1;
+  u32 ignore_gdsc_pwr_dwn_csr : 1;
+  u32 sreg_pscbc_spare_ctrl_in : 8;
+  u32 sreg_pscbc_spare_ctrl_out : 8;
+};
+
+/* Union definition of register */
+union ipa_gcc_hwio_def_gcc_qpic_sregr_u
+{
+  struct ipa_gcc_hwio_def_gcc_qpic_sregr_s def;
+  u32 value;
+};
+
+/*===========================================================================*/
+/*!
+  @brief Bit Field definition of register: GCC_QPIC_AHB_CBCR
+*/
+/*===========================================================================*/
+/* Structure definition of register */
+struct ipa_gcc_hwio_def_gcc_qpic_ahb_cbcr_s
+{
+  u32 clk_enable : 1;
+  u32 reserved0 : 1;
+  u32 clk_ares : 1;
+  u32 reserved1 : 17;
+  u32 ignore_rpmh_clk_dis : 1;
+  u32 reserved2 : 1;
+  u32 clk_dis : 1;
+  u32 ignore_all_clk_dis : 1;
+  u32 ignore_all_ares : 1;
+  u32 reserved3 : 6;
+  u32 clk_off : 1;
+};
+
+/* Union definition of register */
+union ipa_gcc_hwio_def_gcc_qpic_ahb_cbcr_u
+{
+  struct ipa_gcc_hwio_def_gcc_qpic_ahb_cbcr_s def;
+  u32 value;
+};
+
+/*===========================================================================*/
+/*!
+  @brief Bit Field definition of register: GCC_QPIC_SYSTEM_CBCR
+*/
+/*===========================================================================*/
+/* Structure definition of register */
+struct ipa_gcc_hwio_def_gcc_qpic_system_cbcr_s
+{
+  u32 clk_enable : 1;
+  u32 reserved0 : 1;
+  u32 clk_ares : 1;
+  u32 reserved1 : 19;
+  u32 clk_dis : 1;
+  u32 ignore_all_clk_dis : 1;
+  u32 ignore_all_ares : 1;
+  u32 reserved2 : 6;
+  u32 clk_off : 1;
+};
+
+/* Union definition of register */
+union ipa_gcc_hwio_def_gcc_qpic_system_cbcr_u
+{
+  struct ipa_gcc_hwio_def_gcc_qpic_system_cbcr_s def;
+  u32 value;
+};
+
+/*===========================================================================*/
+/*!
+  @brief Bit Field definition of register: GCC_RPMH_QPIC_CMD_DFSR
+*/
+/*===========================================================================*/
+/* Structure definition of register */
+struct ipa_gcc_hwio_def_gcc_rpmh_qpic_cmd_dfsr_s
+{
+  u32 dfs_en : 1;
+  u32 curr_perf_state : 4;
+  u32 hw_clk_control : 1;
+  u32 dfs_fsm_state : 3;
+  u32 perf_state_update_status : 1;
+  u32 sw_override : 1;
+  u32 sw_perf_state : 4;
+  u32 rcg_sw_ctrl : 1;
+  u32 reserved0 : 16;
+};
+
+/* Union definition of register */
+union ipa_gcc_hwio_def_gcc_rpmh_qpic_cmd_dfsr_u
+{
+  struct ipa_gcc_hwio_def_gcc_rpmh_qpic_cmd_dfsr_s def;
+  u32 value;
+};
+
+/*===========================================================================*/
+/*!
+  @brief Bit Field definition of register: GCC_RPMH_QPIC_QPIC_PERF0_DFSR
+*/
+/*===========================================================================*/
+/* Structure definition of register */
+struct ipa_gcc_hwio_def_gcc_rpmh_qpic_qpic_perf0_dfsr_s
+{
+  u32 src_div : 5;
+  u32 reserved0 : 3;
+  u32 src_sel : 3;
+  u32 reserved1 : 1;
+  u32 mode : 2;
+  u32 reserved2 : 18;
+};
+
+/* Union definition of register */
+union ipa_gcc_hwio_def_gcc_rpmh_qpic_qpic_perf0_dfsr_u
+{
+  struct ipa_gcc_hwio_def_gcc_rpmh_qpic_qpic_perf0_dfsr_s def;
+  u32 value;
+};
+
+/*===========================================================================*/
+/*!
+  @brief Bit Field definition of register: GCC_RPMH_QPIC_QPIC_PERF1_DFSR
+*/
+/*===========================================================================*/
+/* Structure definition of register */
+struct ipa_gcc_hwio_def_gcc_rpmh_qpic_qpic_perf1_dfsr_s
+{
+  u32 src_div : 5;
+  u32 reserved0 : 3;
+  u32 src_sel : 3;
+  u32 reserved1 : 1;
+  u32 mode : 2;
+  u32 reserved2 : 18;
+};
+
+/* Union definition of register */
+union ipa_gcc_hwio_def_gcc_rpmh_qpic_qpic_perf1_dfsr_u
+{
+  struct ipa_gcc_hwio_def_gcc_rpmh_qpic_qpic_perf1_dfsr_s def;
+  u32 value;
+};
+
+/*===========================================================================*/
+/*!
+  @brief Bit Field definition of register: GCC_RPMH_QPIC_QPIC_PERF2_DFSR
+*/
+/*===========================================================================*/
+/* Structure definition of register */
+struct ipa_gcc_hwio_def_gcc_rpmh_qpic_qpic_perf2_dfsr_s
+{
+  u32 src_div : 5;
+  u32 reserved0 : 3;
+  u32 src_sel : 3;
+  u32 reserved1 : 1;
+  u32 mode : 2;
+  u32 reserved2 : 18;
+};
+
+/* Union definition of register */
+union ipa_gcc_hwio_def_gcc_rpmh_qpic_qpic_perf2_dfsr_u
+{
+  struct ipa_gcc_hwio_def_gcc_rpmh_qpic_qpic_perf2_dfsr_s def;
+  u32 value;
+};
+
+/*===========================================================================*/
+/*!
+  @brief Bit Field definition of register: GCC_RPMH_QPIC_QPIC_PERF3_DFSR
+*/
+/*===========================================================================*/
+/* Structure definition of register */
+struct ipa_gcc_hwio_def_gcc_rpmh_qpic_qpic_perf3_dfsr_s
+{
+  u32 src_div : 5;
+  u32 reserved0 : 3;
+  u32 src_sel : 3;
+  u32 reserved1 : 1;
+  u32 mode : 2;
+  u32 reserved2 : 18;
+};
+
+/* Union definition of register */
+union ipa_gcc_hwio_def_gcc_rpmh_qpic_qpic_perf3_dfsr_u
+{
+  struct ipa_gcc_hwio_def_gcc_rpmh_qpic_qpic_perf3_dfsr_s def;
+  u32 value;
+};
+
+/*===========================================================================*/
+/*!
+  @brief Bit Field definition of register: GCC_RPMH_QPIC_QPIC_PERF4_DFSR
+*/
+/*===========================================================================*/
+/* Structure definition of register */
+struct ipa_gcc_hwio_def_gcc_rpmh_qpic_qpic_perf4_dfsr_s
+{
+  u32 src_div : 5;
+  u32 reserved0 : 3;
+  u32 src_sel : 3;
+  u32 reserved1 : 1;
+  u32 mode : 2;
+  u32 reserved2 : 18;
+};
+
+/* Union definition of register */
+union ipa_gcc_hwio_def_gcc_rpmh_qpic_qpic_perf4_dfsr_u
+{
+  struct ipa_gcc_hwio_def_gcc_rpmh_qpic_qpic_perf4_dfsr_s def;
+  u32 value;
+};
+
+/*===========================================================================*/
+/*!
+  @brief Bit Field definition of register: GCC_RPMH_QPIC_QPIC_PERF5_DFSR
+*/
+/*===========================================================================*/
+/* Structure definition of register */
+struct ipa_gcc_hwio_def_gcc_rpmh_qpic_qpic_perf5_dfsr_s
+{
+  u32 src_div : 5;
+  u32 reserved0 : 3;
+  u32 src_sel : 3;
+  u32 reserved1 : 1;
+  u32 mode : 2;
+  u32 reserved2 : 18;
+};
+
+/* Union definition of register */
+union ipa_gcc_hwio_def_gcc_rpmh_qpic_qpic_perf5_dfsr_u
+{
+  struct ipa_gcc_hwio_def_gcc_rpmh_qpic_qpic_perf5_dfsr_s def;
+  u32 value;
+};
+
+/*===========================================================================*/
+/*!
+  @brief Bit Field definition of register: GCC_RPMH_QPIC_QPIC_PERF6_DFSR
+*/
+/*===========================================================================*/
+/* Structure definition of register */
+struct ipa_gcc_hwio_def_gcc_rpmh_qpic_qpic_perf6_dfsr_s
+{
+  u32 src_div : 5;
+  u32 reserved0 : 3;
+  u32 src_sel : 3;
+  u32 reserved1 : 1;
+  u32 mode : 2;
+  u32 reserved2 : 18;
+};
+
+/* Union definition of register */
+union ipa_gcc_hwio_def_gcc_rpmh_qpic_qpic_perf6_dfsr_u
+{
+  struct ipa_gcc_hwio_def_gcc_rpmh_qpic_qpic_perf6_dfsr_s def;
+  u32 value;
+};
+
+/*===========================================================================*/
+/*!
+  @brief Bit Field definition of register: GCC_RPMH_QPIC_QPIC_PERF7_DFSR
+*/
+/*===========================================================================*/
+/* Structure definition of register */
+struct ipa_gcc_hwio_def_gcc_rpmh_qpic_qpic_perf7_dfsr_s
+{
+  u32 src_div : 5;
+  u32 reserved0 : 3;
+  u32 src_sel : 3;
+  u32 reserved1 : 1;
+  u32 mode : 2;
+  u32 reserved2 : 18;
+};
+
+/* Union definition of register */
+union ipa_gcc_hwio_def_gcc_rpmh_qpic_qpic_perf7_dfsr_u
+{
+  struct ipa_gcc_hwio_def_gcc_rpmh_qpic_qpic_perf7_dfsr_s def;
+  u32 value;
+};
+
+/*===========================================================================*/
+/*!
+  @brief Bit Field definition of register: GCC_RPMH_QPIC_QPIC_PERF8_DFSR
+*/
+/*===========================================================================*/
+/* Structure definition of register */
+struct ipa_gcc_hwio_def_gcc_rpmh_qpic_qpic_perf8_dfsr_s
+{
+  u32 src_div : 5;
+  u32 reserved0 : 3;
+  u32 src_sel : 3;
+  u32 reserved1 : 1;
+  u32 mode : 2;
+  u32 reserved2 : 18;
+};
+
+/* Union definition of register */
+union ipa_gcc_hwio_def_gcc_rpmh_qpic_qpic_perf8_dfsr_u
+{
+  struct ipa_gcc_hwio_def_gcc_rpmh_qpic_qpic_perf8_dfsr_s def;
+  u32 value;
+};
+
+/*===========================================================================*/
+/*!
+  @brief Bit Field definition of register: GCC_RPMH_QPIC_QPIC_PERF9_DFSR
+*/
+/*===========================================================================*/
+/* Structure definition of register */
+struct ipa_gcc_hwio_def_gcc_rpmh_qpic_qpic_perf9_dfsr_s
+{
+  u32 src_div : 5;
+  u32 reserved0 : 3;
+  u32 src_sel : 3;
+  u32 reserved1 : 1;
+  u32 mode : 2;
+  u32 reserved2 : 18;
+};
+
+/* Union definition of register */
+union ipa_gcc_hwio_def_gcc_rpmh_qpic_qpic_perf9_dfsr_u
+{
+  struct ipa_gcc_hwio_def_gcc_rpmh_qpic_qpic_perf9_dfsr_s def;
+  u32 value;
+};
+
+/*===========================================================================*/
+/*!
+  @brief Bit Field definition of register: GCC_RPMH_QPIC_QPIC_PERF10_DFSR
+*/
+/*===========================================================================*/
+/* Structure definition of register */
+struct ipa_gcc_hwio_def_gcc_rpmh_qpic_qpic_perf10_dfsr_s
+{
+  u32 src_div : 5;
+  u32 reserved0 : 3;
+  u32 src_sel : 3;
+  u32 reserved1 : 1;
+  u32 mode : 2;
+  u32 reserved2 : 18;
+};
+
+/* Union definition of register */
+union ipa_gcc_hwio_def_gcc_rpmh_qpic_qpic_perf10_dfsr_u
+{
+  struct ipa_gcc_hwio_def_gcc_rpmh_qpic_qpic_perf10_dfsr_s def;
+  u32 value;
+};
+
+/*===========================================================================*/
+/*!
+  @brief Bit Field definition of register: GCC_RPMH_QPIC_QPIC_PERF11_DFSR
+*/
+/*===========================================================================*/
+/* Structure definition of register */
+struct ipa_gcc_hwio_def_gcc_rpmh_qpic_qpic_perf11_dfsr_s
+{
+  u32 src_div : 5;
+  u32 reserved0 : 3;
+  u32 src_sel : 3;
+  u32 reserved1 : 1;
+  u32 mode : 2;
+  u32 reserved2 : 18;
+};
+
+/* Union definition of register */
+union ipa_gcc_hwio_def_gcc_rpmh_qpic_qpic_perf11_dfsr_u
+{
+  struct ipa_gcc_hwio_def_gcc_rpmh_qpic_qpic_perf11_dfsr_s def;
+  u32 value;
+};
+
+/*===========================================================================*/
+/*!
+  @brief Bit Field definition of register: GCC_RPMH_QPIC_QPIC_PERF12_DFSR
+*/
+/*===========================================================================*/
+/* Structure definition of register */
+struct ipa_gcc_hwio_def_gcc_rpmh_qpic_qpic_perf12_dfsr_s
+{
+  u32 src_div : 5;
+  u32 reserved0 : 3;
+  u32 src_sel : 3;
+  u32 reserved1 : 1;
+  u32 mode : 2;
+  u32 reserved2 : 18;
+};
+
+/* Union definition of register */
+union ipa_gcc_hwio_def_gcc_rpmh_qpic_qpic_perf12_dfsr_u
+{
+  struct ipa_gcc_hwio_def_gcc_rpmh_qpic_qpic_perf12_dfsr_s def;
+  u32 value;
+};
+
+/*===========================================================================*/
+/*!
+  @brief Bit Field definition of register: GCC_RPMH_QPIC_QPIC_PERF13_DFSR
+*/
+/*===========================================================================*/
+/* Structure definition of register */
+struct ipa_gcc_hwio_def_gcc_rpmh_qpic_qpic_perf13_dfsr_s
+{
+  u32 src_div : 5;
+  u32 reserved0 : 3;
+  u32 src_sel : 3;
+  u32 reserved1 : 1;
+  u32 mode : 2;
+  u32 reserved2 : 18;
+};
+
+/* Union definition of register */
+union ipa_gcc_hwio_def_gcc_rpmh_qpic_qpic_perf13_dfsr_u
+{
+  struct ipa_gcc_hwio_def_gcc_rpmh_qpic_qpic_perf13_dfsr_s def;
+  u32 value;
+};
+
+/*===========================================================================*/
+/*!
+  @brief Bit Field definition of register: GCC_RPMH_QPIC_QPIC_PERF14_DFSR
+*/
+/*===========================================================================*/
+/* Structure definition of register */
+struct ipa_gcc_hwio_def_gcc_rpmh_qpic_qpic_perf14_dfsr_s
+{
+  u32 src_div : 5;
+  u32 reserved0 : 3;
+  u32 src_sel : 3;
+  u32 reserved1 : 1;
+  u32 mode : 2;
+  u32 reserved2 : 18;
+};
+
+/* Union definition of register */
+union ipa_gcc_hwio_def_gcc_rpmh_qpic_qpic_perf14_dfsr_u
+{
+  struct ipa_gcc_hwio_def_gcc_rpmh_qpic_qpic_perf14_dfsr_s def;
+  u32 value;
+};
+
+/*===========================================================================*/
+/*!
+  @brief Bit Field definition of register: GCC_RPMH_QPIC_QPIC_PERF15_DFSR
+*/
+/*===========================================================================*/
+/* Structure definition of register */
+struct ipa_gcc_hwio_def_gcc_rpmh_qpic_qpic_perf15_dfsr_s
+{
+  u32 src_div : 5;
+  u32 reserved0 : 3;
+  u32 src_sel : 3;
+  u32 reserved1 : 1;
+  u32 mode : 2;
+  u32 reserved2 : 18;
+};
+
+/* Union definition of register */
+union ipa_gcc_hwio_def_gcc_rpmh_qpic_qpic_perf15_dfsr_u
+{
+  struct ipa_gcc_hwio_def_gcc_rpmh_qpic_qpic_perf15_dfsr_s def;
+  u32 value;
+};
+
+/*===========================================================================*/
+/*!
+  @brief Bit Field definition of register: GCC_RPMH_QPIC_QPIC_PERF0_M_DFSR
+*/
+/*===========================================================================*/
+/* Structure definition of register */
+struct ipa_gcc_hwio_def_gcc_rpmh_qpic_qpic_perf0_m_dfsr_s
+{
+  u32 m : 8;
+  u32 reserved0 : 24;
+};
+
+/* Union definition of register */
+union ipa_gcc_hwio_def_gcc_rpmh_qpic_qpic_perf0_m_dfsr_u
+{
+  struct ipa_gcc_hwio_def_gcc_rpmh_qpic_qpic_perf0_m_dfsr_s def;
+  u32 value;
+};
+
+/*===========================================================================*/
+/*!
+  @brief Bit Field definition of register: GCC_RPMH_QPIC_QPIC_PERF1_M_DFSR
+*/
+/*===========================================================================*/
+/* Structure definition of register */
+struct ipa_gcc_hwio_def_gcc_rpmh_qpic_qpic_perf1_m_dfsr_s
+{
+  u32 m : 8;
+  u32 reserved0 : 24;
+};
+
+/* Union definition of register */
+union ipa_gcc_hwio_def_gcc_rpmh_qpic_qpic_perf1_m_dfsr_u
+{
+  struct ipa_gcc_hwio_def_gcc_rpmh_qpic_qpic_perf1_m_dfsr_s def;
+  u32 value;
+};
+
+/*===========================================================================*/
+/*!
+  @brief Bit Field definition of register: GCC_RPMH_QPIC_QPIC_PERF2_M_DFSR
+*/
+/*===========================================================================*/
+/* Structure definition of register */
+struct ipa_gcc_hwio_def_gcc_rpmh_qpic_qpic_perf2_m_dfsr_s
+{
+  u32 m : 8;
+  u32 reserved0 : 24;
+};
+
+/* Union definition of register */
+union ipa_gcc_hwio_def_gcc_rpmh_qpic_qpic_perf2_m_dfsr_u
+{
+  struct ipa_gcc_hwio_def_gcc_rpmh_qpic_qpic_perf2_m_dfsr_s def;
+  u32 value;
+};
+
+/*===========================================================================*/
+/*!
+  @brief Bit Field definition of register: GCC_RPMH_QPIC_QPIC_PERF3_M_DFSR
+*/
+/*===========================================================================*/
+/* Structure definition of register */
+struct ipa_gcc_hwio_def_gcc_rpmh_qpic_qpic_perf3_m_dfsr_s
+{
+  u32 m : 8;
+  u32 reserved0 : 24;
+};
+
+/* Union definition of register */
+union ipa_gcc_hwio_def_gcc_rpmh_qpic_qpic_perf3_m_dfsr_u
+{
+  struct ipa_gcc_hwio_def_gcc_rpmh_qpic_qpic_perf3_m_dfsr_s def;
+  u32 value;
+};
+
+/*===========================================================================*/
+/*!
+  @brief Bit Field definition of register: GCC_RPMH_QPIC_QPIC_PERF4_M_DFSR
+*/
+/*===========================================================================*/
+/* Structure definition of register */
+struct ipa_gcc_hwio_def_gcc_rpmh_qpic_qpic_perf4_m_dfsr_s
+{
+  u32 m : 8;
+  u32 reserved0 : 24;
+};
+
+/* Union definition of register */
+union ipa_gcc_hwio_def_gcc_rpmh_qpic_qpic_perf4_m_dfsr_u
+{
+  struct ipa_gcc_hwio_def_gcc_rpmh_qpic_qpic_perf4_m_dfsr_s def;
+  u32 value;
+};
+
+/*===========================================================================*/
+/*!
+  @brief Bit Field definition of register: GCC_RPMH_QPIC_QPIC_PERF5_M_DFSR
+*/
+/*===========================================================================*/
+/* Structure definition of register */
+struct ipa_gcc_hwio_def_gcc_rpmh_qpic_qpic_perf5_m_dfsr_s
+{
+  u32 m : 8;
+  u32 reserved0 : 24;
+};
+
+/* Union definition of register */
+union ipa_gcc_hwio_def_gcc_rpmh_qpic_qpic_perf5_m_dfsr_u
+{
+  struct ipa_gcc_hwio_def_gcc_rpmh_qpic_qpic_perf5_m_dfsr_s def;
+  u32 value;
+};
+
+/*===========================================================================*/
+/*!
+  @brief Bit Field definition of register: GCC_RPMH_QPIC_QPIC_PERF6_M_DFSR
+*/
+/*===========================================================================*/
+/* Structure definition of register */
+struct ipa_gcc_hwio_def_gcc_rpmh_qpic_qpic_perf6_m_dfsr_s
+{
+  u32 m : 8;
+  u32 reserved0 : 24;
+};
+
+/* Union definition of register */
+union ipa_gcc_hwio_def_gcc_rpmh_qpic_qpic_perf6_m_dfsr_u
+{
+  struct ipa_gcc_hwio_def_gcc_rpmh_qpic_qpic_perf6_m_dfsr_s def;
+  u32 value;
+};
+
+/*===========================================================================*/
+/*!
+  @brief Bit Field definition of register: GCC_RPMH_QPIC_QPIC_PERF7_M_DFSR
+*/
+/*===========================================================================*/
+/* Structure definition of register */
+struct ipa_gcc_hwio_def_gcc_rpmh_qpic_qpic_perf7_m_dfsr_s
+{
+  u32 m : 8;
+  u32 reserved0 : 24;
+};
+
+/* Union definition of register */
+union ipa_gcc_hwio_def_gcc_rpmh_qpic_qpic_perf7_m_dfsr_u
+{
+  struct ipa_gcc_hwio_def_gcc_rpmh_qpic_qpic_perf7_m_dfsr_s def;
+  u32 value;
+};
+
+/*===========================================================================*/
+/*!
+  @brief Bit Field definition of register: GCC_RPMH_QPIC_QPIC_PERF8_M_DFSR
+*/
+/*===========================================================================*/
+/* Structure definition of register */
+struct ipa_gcc_hwio_def_gcc_rpmh_qpic_qpic_perf8_m_dfsr_s
+{
+  u32 m : 8;
+  u32 reserved0 : 24;
+};
+
+/* Union definition of register */
+union ipa_gcc_hwio_def_gcc_rpmh_qpic_qpic_perf8_m_dfsr_u
+{
+  struct ipa_gcc_hwio_def_gcc_rpmh_qpic_qpic_perf8_m_dfsr_s def;
+  u32 value;
+};
+
+/*===========================================================================*/
+/*!
+  @brief Bit Field definition of register: GCC_RPMH_QPIC_QPIC_PERF9_M_DFSR
+*/
+/*===========================================================================*/
+/* Structure definition of register */
+struct ipa_gcc_hwio_def_gcc_rpmh_qpic_qpic_perf9_m_dfsr_s
+{
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+  u32 reserved0 : 24;
+};
+
+/* Union definition of register */
+union ipa_gcc_hwio_def_gcc_rpmh_qpic_qpic_perf9_m_dfsr_u
+{
+  struct ipa_gcc_hwio_def_gcc_rpmh_qpic_qpic_perf9_m_dfsr_s def;
+  u32 value;
+};
+
+/*===========================================================================*/
+/*!
+  @brief Bit Field definition of register: GCC_RPMH_QPIC_QPIC_PERF10_M_DFSR
+*/
+/*===========================================================================*/
+/* Structure definition of register */
+struct ipa_gcc_hwio_def_gcc_rpmh_qpic_qpic_perf10_m_dfsr_s
+{
+  u32 m : 8;
+  u32 reserved0 : 24;
+};
+
+/* Union definition of register */
+union ipa_gcc_hwio_def_gcc_rpmh_qpic_qpic_perf10_m_dfsr_u
+{
+  struct ipa_gcc_hwio_def_gcc_rpmh_qpic_qpic_perf10_m_dfsr_s def;
+  u32 value;
+};
+
+/*===========================================================================*/
+/*!
+  @brief Bit Field definition of register: GCC_RPMH_QPIC_QPIC_PERF11_M_DFSR
+*/
+/*===========================================================================*/
+/* Structure definition of register */
+struct ipa_gcc_hwio_def_gcc_rpmh_qpic_qpic_perf11_m_dfsr_s
+{
+  u32 m : 8;
+  u32 reserved0 : 24;
+};
+
+/* Union definition of register */
+union ipa_gcc_hwio_def_gcc_rpmh_qpic_qpic_perf11_m_dfsr_u
+{
+  struct ipa_gcc_hwio_def_gcc_rpmh_qpic_qpic_perf11_m_dfsr_s def;
+  u32 value;
+};
+
+/*===========================================================================*/
+/*!
+  @brief Bit Field definition of register: GCC_RPMH_QPIC_QPIC_PERF12_M_DFSR
+*/
+/*===========================================================================*/
+/* Structure definition of register */
+struct ipa_gcc_hwio_def_gcc_rpmh_qpic_qpic_perf12_m_dfsr_s
+{
+  u32 m : 8;
+  u32 reserved0 : 24;
+};
+
+/* Union definition of register */
+union ipa_gcc_hwio_def_gcc_rpmh_qpic_qpic_perf12_m_dfsr_u
+{
+  struct ipa_gcc_hwio_def_gcc_rpmh_qpic_qpic_perf12_m_dfsr_s def;
+  u32 value;
+};
+
+/*===========================================================================*/
+/*!
+  @brief Bit Field definition of register: GCC_RPMH_QPIC_QPIC_PERF13_M_DFSR
+*/
+/*===========================================================================*/
+/* Structure definition of register */
+struct ipa_gcc_hwio_def_gcc_rpmh_qpic_qpic_perf13_m_dfsr_s
+{
+  u32 m : 8;
+  u32 reserved0 : 24;
+};
+
+/* Union definition of register */
+union ipa_gcc_hwio_def_gcc_rpmh_qpic_qpic_perf13_m_dfsr_u
+{
+  struct ipa_gcc_hwio_def_gcc_rpmh_qpic_qpic_perf13_m_dfsr_s def;
+  u32 value;
+};
+
+/*===========================================================================*/
+/*!
+  @brief Bit Field definition of register: GCC_RPMH_QPIC_QPIC_PERF14_M_DFSR
+*/
+/*===========================================================================*/
+/* Structure definition of register */
+struct ipa_gcc_hwio_def_gcc_rpmh_qpic_qpic_perf14_m_dfsr_s
+{
+  u32 m : 8;
+  u32 reserved0 : 24;
+};
+
+/* Union definition of register */
+union ipa_gcc_hwio_def_gcc_rpmh_qpic_qpic_perf14_m_dfsr_u
+{
+  struct ipa_gcc_hwio_def_gcc_rpmh_qpic_qpic_perf14_m_dfsr_s def;
+  u32 value;
+};
+
+/*===========================================================================*/
+/*!
+  @brief Bit Field definition of register: GCC_RPMH_QPIC_QPIC_PERF15_M_DFSR
+*/
+/*===========================================================================*/
+/* Structure definition of register */
+struct ipa_gcc_hwio_def_gcc_rpmh_qpic_qpic_perf15_m_dfsr_s
+{
+  u32 m : 8;
+  u32 reserved0 : 24;
+};
+
+/* Union definition of register */
+union ipa_gcc_hwio_def_gcc_rpmh_qpic_qpic_perf15_m_dfsr_u
+{
+  struct ipa_gcc_hwio_def_gcc_rpmh_qpic_qpic_perf15_m_dfsr_s def;
+  u32 value;
+};
+
+/*===========================================================================*/
+/*!
+  @brief Bit Field definition of register: GCC_RPMH_QPIC_QPIC_PERF0_N_DFSR
+*/
+/*===========================================================================*/
+/* Structure definition of register */
+struct ipa_gcc_hwio_def_gcc_rpmh_qpic_qpic_perf0_n_dfsr_s
+{
+  u32 not_n_minus_m : 8;
+  u32 reserved0 : 24;
+};
+
+/* Union definition of register */
+union ipa_gcc_hwio_def_gcc_rpmh_qpic_qpic_perf0_n_dfsr_u
+{
+  struct ipa_gcc_hwio_def_gcc_rpmh_qpic_qpic_perf0_n_dfsr_s def;
+  u32 value;
+};
+
+/*===========================================================================*/
+/*!
+  @brief Bit Field definition of register: GCC_RPMH_QPIC_QPIC_PERF1_N_DFSR
+*/
+/*===========================================================================*/
+/* Structure definition of register */
+struct ipa_gcc_hwio_def_gcc_rpmh_qpic_qpic_perf1_n_dfsr_s
+{
+  u32 not_n_minus_m : 8;
+  u32 reserved0 : 24;
+};
+
+/* Union definition of register */
+union ipa_gcc_hwio_def_gcc_rpmh_qpic_qpic_perf1_n_dfsr_u
+{
+  struct ipa_gcc_hwio_def_gcc_rpmh_qpic_qpic_perf1_n_dfsr_s def;
+  u32 value;
+};
+
+/*===========================================================================*/
+/*!
+  @brief Bit Field definition of register: GCC_RPMH_QPIC_QPIC_PERF2_N_DFSR
+*/
+/*===========================================================================*/
+/* Structure definition of register */
+struct ipa_gcc_hwio_def_gcc_rpmh_qpic_qpic_perf2_n_dfsr_s
+{
+  u32 not_n_minus_m : 8;
+  u32 reserved0 : 24;
+};
+
+/* Union definition of register */
+union ipa_gcc_hwio_def_gcc_rpmh_qpic_qpic_perf2_n_dfsr_u
+{
+  struct ipa_gcc_hwio_def_gcc_rpmh_qpic_qpic_perf2_n_dfsr_s def;
+  u32 value;
+};
+
+/*===========================================================================*/
+/*!
+  @brief Bit Field definition of register: GCC_RPMH_QPIC_QPIC_PERF3_N_DFSR
+*/
+/*===========================================================================*/
+/* Structure definition of register */
+struct ipa_gcc_hwio_def_gcc_rpmh_qpic_qpic_perf3_n_dfsr_s
+{
+  u32 not_n_minus_m : 8;
+  u32 reserved0 : 24;
+};
+
+/* Union definition of register */
+union ipa_gcc_hwio_def_gcc_rpmh_qpic_qpic_perf3_n_dfsr_u
+{
+  struct ipa_gcc_hwio_def_gcc_rpmh_qpic_qpic_perf3_n_dfsr_s def;
+  u32 value;
+};
+
+/*===========================================================================*/
+/*!
+  @brief Bit Field definition of register: GCC_RPMH_QPIC_QPIC_PERF4_N_DFSR
+*/
+/*===========================================================================*/
+/* Structure definition of register */
+struct ipa_gcc_hwio_def_gcc_rpmh_qpic_qpic_perf4_n_dfsr_s
+{
+  u32 not_n_minus_m : 8;
+  u32 reserved0 : 24;
+};
+
+/* Union definition of register */
+union ipa_gcc_hwio_def_gcc_rpmh_qpic_qpic_perf4_n_dfsr_u
+{
+  struct ipa_gcc_hwio_def_gcc_rpmh_qpic_qpic_perf4_n_dfsr_s def;
+  u32 value;
+};
+
+/*===========================================================================*/
+/*!
+  @brief Bit Field definition of register: GCC_RPMH_QPIC_QPIC_PERF5_N_DFSR
+*/
+/*===========================================================================*/
+/* Structure definition of register */
+struct ipa_gcc_hwio_def_gcc_rpmh_qpic_qpic_perf5_n_dfsr_s
+{
+  u32 not_n_minus_m : 8;
+  u32 reserved0 : 24;
+};
+
+/* Union definition of register */
+union ipa_gcc_hwio_def_gcc_rpmh_qpic_qpic_perf5_n_dfsr_u
+{
+  struct ipa_gcc_hwio_def_gcc_rpmh_qpic_qpic_perf5_n_dfsr_s def;
+  u32 value;
+};
+
+/*===========================================================================*/
+/*!
+  @brief Bit Field definition of register: GCC_RPMH_QPIC_QPIC_PERF6_N_DFSR
+*/
+/*===========================================================================*/
+/* Structure definition of register */
+struct ipa_gcc_hwio_def_gcc_rpmh_qpic_qpic_perf6_n_dfsr_s
+{
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+  u32 reserved0 : 24;
+};
+
+/* Union definition of register */
+union ipa_gcc_hwio_def_gcc_rpmh_qpic_qpic_perf6_n_dfsr_u
+{
+  struct ipa_gcc_hwio_def_gcc_rpmh_qpic_qpic_perf6_n_dfsr_s def;
+  u32 value;
+};
+
+/*===========================================================================*/
+/*!
+  @brief Bit Field definition of register: GCC_RPMH_QPIC_QPIC_PERF7_N_DFSR
+*/
+/*===========================================================================*/
+/* Structure definition of register */
+struct ipa_gcc_hwio_def_gcc_rpmh_qpic_qpic_perf7_n_dfsr_s
+{
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+  u32 reserved0 : 24;
+};
+
+/* Union definition of register */
+union ipa_gcc_hwio_def_gcc_rpmh_qpic_qpic_perf7_n_dfsr_u
+{
+  struct ipa_gcc_hwio_def_gcc_rpmh_qpic_qpic_perf7_n_dfsr_s def;
+  u32 value;
+};
+
+/*===========================================================================*/
+/*!
+  @brief Bit Field definition of register: GCC_RPMH_QPIC_QPIC_PERF8_N_DFSR
+*/
+/*===========================================================================*/
+/* Structure definition of register */
+struct ipa_gcc_hwio_def_gcc_rpmh_qpic_qpic_perf8_n_dfsr_s
+{
+  u32 not_n_minus_m : 8;
+  u32 reserved0 : 24;
+};
+
+/* Union definition of register */
+union ipa_gcc_hwio_def_gcc_rpmh_qpic_qpic_perf8_n_dfsr_u
+{
+  struct ipa_gcc_hwio_def_gcc_rpmh_qpic_qpic_perf8_n_dfsr_s def;
+  u32 value;
+};
+
+/*===========================================================================*/
+/*!
+  @brief Bit Field definition of register: GCC_RPMH_QPIC_QPIC_PERF9_N_DFSR
+*/
+/*===========================================================================*/
+/* Structure definition of register */
+struct ipa_gcc_hwio_def_gcc_rpmh_qpic_qpic_perf9_n_dfsr_s
+{
+  u32 not_n_minus_m : 8;
+  u32 reserved0 : 24;
+};
+
+/* Union definition of register */
+union ipa_gcc_hwio_def_gcc_rpmh_qpic_qpic_perf9_n_dfsr_u
+{
+  struct ipa_gcc_hwio_def_gcc_rpmh_qpic_qpic_perf9_n_dfsr_s def;
+  u32 value;
+};
+
+/*===========================================================================*/
+/*!
+  @brief Bit Field definition of register: GCC_RPMH_QPIC_QPIC_PERF10_N_DFSR
+*/
+/*===========================================================================*/
+/* Structure definition of register */
+struct ipa_gcc_hwio_def_gcc_rpmh_qpic_qpic_perf10_n_dfsr_s
+{
+  u32 not_n_minus_m : 8;
+  u32 reserved0 : 24;
+};
+
+/* Union definition of register */
+union ipa_gcc_hwio_def_gcc_rpmh_qpic_qpic_perf10_n_dfsr_u
+{
+  struct ipa_gcc_hwio_def_gcc_rpmh_qpic_qpic_perf10_n_dfsr_s def;
+  u32 value;
+};
+
+/*===========================================================================*/
+/*!
+  @brief Bit Field definition of register: GCC_RPMH_QPIC_QPIC_PERF11_N_DFSR
+*/
+/*===========================================================================*/
+/* Structure definition of register */
+struct ipa_gcc_hwio_def_gcc_rpmh_qpic_qpic_perf11_n_dfsr_s
+{
+  u32 not_n_minus_m : 8;
+  u32 reserved0 : 24;
+};
+
+/* Union definition of register */
+union ipa_gcc_hwio_def_gcc_rpmh_qpic_qpic_perf11_n_dfsr_u
+{
+  struct ipa_gcc_hwio_def_gcc_rpmh_qpic_qpic_perf11_n_dfsr_s def;
+  u32 value;
+};
+
+/*===========================================================================*/
+/*!
+  @brief Bit Field definition of register: GCC_RPMH_QPIC_QPIC_PERF12_N_DFSR
+*/
+/*===========================================================================*/
+/* Structure definition of register */
+struct ipa_gcc_hwio_def_gcc_rpmh_qpic_qpic_perf12_n_dfsr_s
+{
+  u32 not_n_minus_m : 8;
+  u32 reserved0 : 24;
+};
+
+/* Union definition of register */
+union ipa_gcc_hwio_def_gcc_rpmh_qpic_qpic_perf12_n_dfsr_u
+{
+  struct ipa_gcc_hwio_def_gcc_rpmh_qpic_qpic_perf12_n_dfsr_s def;
+  u32 value;
+};
+
+/*===========================================================================*/
+/*!
+  @brief Bit Field definition of register: GCC_RPMH_QPIC_QPIC_PERF13_N_DFSR
+*/
+/*===========================================================================*/
+/* Structure definition of register */
+struct ipa_gcc_hwio_def_gcc_rpmh_qpic_qpic_perf13_n_dfsr_s
+{
+  u32 not_n_minus_m : 8;
+  u32 reserved0 : 24;
+};
+
+/* Union definition of register */
+union ipa_gcc_hwio_def_gcc_rpmh_qpic_qpic_perf13_n_dfsr_u
+{
+  struct ipa_gcc_hwio_def_gcc_rpmh_qpic_qpic_perf13_n_dfsr_s def;
+  u32 value;
+};
+
+/*===========================================================================*/
+/*!
+  @brief Bit Field definition of register: GCC_RPMH_QPIC_QPIC_PERF14_N_DFSR
+*/
+/*===========================================================================*/
+/* Structure definition of register */
+struct ipa_gcc_hwio_def_gcc_rpmh_qpic_qpic_perf14_n_dfsr_s
+{
+  u32 not_n_minus_m : 8;
+  u32 reserved0 : 24;
+};
+
+/* Union definition of register */
+union ipa_gcc_hwio_def_gcc_rpmh_qpic_qpic_perf14_n_dfsr_u
+{
+  struct ipa_gcc_hwio_def_gcc_rpmh_qpic_qpic_perf14_n_dfsr_s def;
+  u32 value;
+};
+
+/*===========================================================================*/
+/*!
+  @brief Bit Field definition of register: GCC_RPMH_QPIC_QPIC_PERF15_N_DFSR
+*/
+/*===========================================================================*/
+/* Structure definition of register */
+struct ipa_gcc_hwio_def_gcc_rpmh_qpic_qpic_perf15_n_dfsr_s
+{
+  u32 not_n_minus_m : 8;
+  u32 reserved0 : 24;
+};
+
+/* Union definition of register */
+union ipa_gcc_hwio_def_gcc_rpmh_qpic_qpic_perf15_n_dfsr_u
+{
+  struct ipa_gcc_hwio_def_gcc_rpmh_qpic_qpic_perf15_n_dfsr_s def;
+  u32 value;
+};
+
+/*===========================================================================*/
+/*!
+  @brief Bit Field definition of register: GCC_RPMH_QPIC_QPIC_PERF0_D_DFSR
+*/
+/*===========================================================================*/
+/* Structure definition of register */
+struct ipa_gcc_hwio_def_gcc_rpmh_qpic_qpic_perf0_d_dfsr_s
+{
+  u32 not_2d : 8;
+  u32 reserved0 : 24;
+};
+
+/* Union definition of register */
+union ipa_gcc_hwio_def_gcc_rpmh_qpic_qpic_perf0_d_dfsr_u
+{
+  struct ipa_gcc_hwio_def_gcc_rpmh_qpic_qpic_perf0_d_dfsr_s def;
+  u32 value;
+};
+
+/*===========================================================================*/
+/*!
+  @brief Bit Field definition of register: GCC_RPMH_QPIC_QPIC_PERF1_D_DFSR
+*/
+/*===========================================================================*/
+/* Structure definition of register */
+struct ipa_gcc_hwio_def_gcc_rpmh_qpic_qpic_perf1_d_dfsr_s
+{
+  u32 not_2d : 8;
+  u32 reserved0 : 24;
+};
+
+/* Union definition of register */
+union ipa_gcc_hwio_def_gcc_rpmh_qpic_qpic_perf1_d_dfsr_u
+{
+  struct ipa_gcc_hwio_def_gcc_rpmh_qpic_qpic_perf1_d_dfsr_s def;
+  u32 value;
+};
+
+/*===========================================================================*/
+/*!
+  @brief Bit Field definition of register: GCC_RPMH_QPIC_QPIC_PERF2_D_DFSR
+*/
+/*===========================================================================*/
+/* Structure definition of register */
+struct ipa_gcc_hwio_def_gcc_rpmh_qpic_qpic_perf2_d_dfsr_s
+{
+  u32 not_2d : 8;
+  u32 reserved0 : 24;
+};
+
+/* Union definition of register */
+union ipa_gcc_hwio_def_gcc_rpmh_qpic_qpic_perf2_d_dfsr_u
+{
+  struct ipa_gcc_hwio_def_gcc_rpmh_qpic_qpic_perf2_d_dfsr_s def;
+  u32 value;
+};
+
+/*===========================================================================*/
+/*!
+  @brief Bit Field definition of register: GCC_RPMH_QPIC_QPIC_PERF3_D_DFSR
+*/
+/*===========================================================================*/
+/* Structure definition of register */
+struct ipa_gcc_hwio_def_gcc_rpmh_qpic_qpic_perf3_d_dfsr_s
+{
+  u32 not_2d : 8;
+  u32 reserved0 : 24;
+};
+
+/* Union definition of register */
+union ipa_gcc_hwio_def_gcc_rpmh_qpic_qpic_perf3_d_dfsr_u
+{
+  struct ipa_gcc_hwio_def_gcc_rpmh_qpic_qpic_perf3_d_dfsr_s def;
+  u32 value;
+};
+
+/*===========================================================================*/
+/*!
+  @brief Bit Field definition of register: GCC_RPMH_QPIC_QPIC_PERF4_D_DFSR
+*/
+/*===========================================================================*/
+/* Structure definition of register */
+struct ipa_gcc_hwio_def_gcc_rpmh_qpic_qpic_perf4_d_dfsr_s
+{
+  u32 not_2d : 8;
+  u32 reserved0 : 24;
+};
+
+/* Union definition of register */
+union ipa_gcc_hwio_def_gcc_rpmh_qpic_qpic_perf4_d_dfsr_u
+{
+  struct ipa_gcc_hwio_def_gcc_rpmh_qpic_qpic_perf4_d_dfsr_s def;
+  u32 value;
+};
+
+/*===========================================================================*/
+/*!
+  @brief Bit Field definition of register: GCC_RPMH_QPIC_QPIC_PERF5_D_DFSR
+*/
+/*===========================================================================*/
+/* Structure definition of register */
+struct ipa_gcc_hwio_def_gcc_rpmh_qpic_qpic_perf5_d_dfsr_s
+{
+  u32 not_2d : 8;
+  u32 reserved0 : 24;
+};
+
+/* Union definition of register */
+union ipa_gcc_hwio_def_gcc_rpmh_qpic_qpic_perf5_d_dfsr_u
+{
+  struct ipa_gcc_hwio_def_gcc_rpmh_qpic_qpic_perf5_d_dfsr_s def;
+  u32 value;
+};
+
+/*===========================================================================*/
+/*!
+  @brief Bit Field definition of register: GCC_RPMH_QPIC_QPIC_PERF6_D_DFSR
+*/
+/*===========================================================================*/
+/* Structure definition of register */
+struct ipa_gcc_hwio_def_gcc_rpmh_qpic_qpic_perf6_d_dfsr_s
+{
+  u32 not_2d : 8;
+  u32 reserved0 : 24;
+};
+
+/* Union definition of register */
+union ipa_gcc_hwio_def_gcc_rpmh_qpic_qpic_perf6_d_dfsr_u
+{
+  struct ipa_gcc_hwio_def_gcc_rpmh_qpic_qpic_perf6_d_dfsr_s def;
+  u32 value;
+};
+
+/*===========================================================================*/
+/*!
+  @brief Bit Field definition of register: GCC_RPMH_QPIC_QPIC_PERF7_D_DFSR
+*/
+/*===========================================================================*/
+/* Structure definition of register */
+struct ipa_gcc_hwio_def_gcc_rpmh_qpic_qpic_perf7_d_dfsr_s
+{
+  u32 not_2d : 8;
+  u32 reserved0 : 24;
+};
+
+/* Union definition of register */
+union ipa_gcc_hwio_def_gcc_rpmh_qpic_qpic_perf7_d_dfsr_u
+{
+  struct ipa_gcc_hwio_def_gcc_rpmh_qpic_qpic_perf7_d_dfsr_s def;
+  u32 value;
+};
+
+/*===========================================================================*/
+/*!
+  @brief Bit Field definition of register: GCC_RPMH_QPIC_QPIC_PERF8_D_DFSR
+*/
+/*===========================================================================*/
+/* Structure definition of register */
+struct ipa_gcc_hwio_def_gcc_rpmh_qpic_qpic_perf8_d_dfsr_s
+{
+  u32 not_2d : 8;
+  u32 reserved0 : 24;
+};
+
+/* Union definition of register */
+union ipa_gcc_hwio_def_gcc_rpmh_qpic_qpic_perf8_d_dfsr_u
+{
+  struct ipa_gcc_hwio_def_gcc_rpmh_qpic_qpic_perf8_d_dfsr_s def;
+  u32 value;
+};
+
+/*===========================================================================*/
+/*!
+  @brief Bit Field definition of register: GCC_RPMH_QPIC_QPIC_PERF9_D_DFSR
+*/
+/*===========================================================================*/
+/* Structure definition of register */
+struct ipa_gcc_hwio_def_gcc_rpmh_qpic_qpic_perf9_d_dfsr_s
+{
+  u32 not_2d : 8;
+  u32 reserved0 : 24;
+};
+
+/* Union definition of register */
+union ipa_gcc_hwio_def_gcc_rpmh_qpic_qpic_perf9_d_dfsr_u
+{
+  struct ipa_gcc_hwio_def_gcc_rpmh_qpic_qpic_perf9_d_dfsr_s def;
+  u32 value;
+};
+
+/*===========================================================================*/
+/*!
+  @brief Bit Field definition of register: GCC_RPMH_QPIC_QPIC_PERF10_D_DFSR
+*/
+/*===========================================================================*/
+/* Structure definition of register */
+struct ipa_gcc_hwio_def_gcc_rpmh_qpic_qpic_perf10_d_dfsr_s
+{
+  u32 not_2d : 8;
+  u32 reserved0 : 24;
+};
+
+/* Union definition of register */
+union ipa_gcc_hwio_def_gcc_rpmh_qpic_qpic_perf10_d_dfsr_u
+{
+  struct ipa_gcc_hwio_def_gcc_rpmh_qpic_qpic_perf10_d_dfsr_s def;
+  u32 value;
+};
+
+/*===========================================================================*/
+/*!
+  @brief Bit Field definition of register: GCC_RPMH_QPIC_QPIC_PERF11_D_DFSR
+*/
+/*===========================================================================*/
+/* Structure definition of register */
+struct ipa_gcc_hwio_def_gcc_rpmh_qpic_qpic_perf11_d_dfsr_s
+{
+  u32 not_2d : 8;
+  u32 reserved0 : 24;
+};
+
+/* Union definition of register */
+union ipa_gcc_hwio_def_gcc_rpmh_qpic_qpic_perf11_d_dfsr_u
+{
+  struct ipa_gcc_hwio_def_gcc_rpmh_qpic_qpic_perf11_d_dfsr_s def;
+  u32 value;
+};
+
+/*===========================================================================*/
+/*!
+  @brief Bit Field definition of register: GCC_RPMH_QPIC_QPIC_PERF12_D_DFSR
+*/
+/*===========================================================================*/
+/* Structure definition of register */
+struct ipa_gcc_hwio_def_gcc_rpmh_qpic_qpic_perf12_d_dfsr_s
+{
+  u32 not_2d : 8;
+  u32 reserved0 : 24;
+};
+
+/* Union definition of register */
+union ipa_gcc_hwio_def_gcc_rpmh_qpic_qpic_perf12_d_dfsr_u
+{
+  struct ipa_gcc_hwio_def_gcc_rpmh_qpic_qpic_perf12_d_dfsr_s def;
+  u32 value;
+};
+
+/*===========================================================================*/
+/*!
+  @brief Bit Field definition of register: GCC_RPMH_QPIC_QPIC_PERF13_D_DFSR
+*/
+/*===========================================================================*/
+/* Structure definition of register */
+struct ipa_gcc_hwio_def_gcc_rpmh_qpic_qpic_perf13_d_dfsr_s
+{
+  u32 not_2d : 8;
+  u32 reserved0 : 24;
+};
+
+/* Union definition of register */
+union ipa_gcc_hwio_def_gcc_rpmh_qpic_qpic_perf13_d_dfsr_u
+{
+  struct ipa_gcc_hwio_def_gcc_rpmh_qpic_qpic_perf13_d_dfsr_s def;
+  u32 value;
+};
+
+/*===========================================================================*/
+/*!
+  @brief Bit Field definition of register: GCC_RPMH_QPIC_QPIC_PERF14_D_DFSR
+*/
+/*===========================================================================*/
+/* Structure definition of register */
+struct ipa_gcc_hwio_def_gcc_rpmh_qpic_qpic_perf14_d_dfsr_s
+{
+  u32 not_2d : 8;
+  u32 reserved0 : 24;
+};
+
+/* Union definition of register */
+union ipa_gcc_hwio_def_gcc_rpmh_qpic_qpic_perf14_d_dfsr_u
+{
+  struct ipa_gcc_hwio_def_gcc_rpmh_qpic_qpic_perf14_d_dfsr_s def;
+  u32 value;
+};
+
+/*===========================================================================*/
+/*!
+  @brief Bit Field definition of register: GCC_RPMH_QPIC_QPIC_PERF15_D_DFSR
+*/
+/*===========================================================================*/
+/* Structure definition of register */
+struct ipa_gcc_hwio_def_gcc_rpmh_qpic_qpic_perf15_d_dfsr_s
+{
+  u32 not_2d : 8;
+  u32 reserved0 : 24;
+};
+
+/* Union definition of register */
+union ipa_gcc_hwio_def_gcc_rpmh_qpic_qpic_perf15_d_dfsr_u
+{
+  struct ipa_gcc_hwio_def_gcc_rpmh_qpic_qpic_perf15_d_dfsr_s def;
+  u32 value;
+};
+
+/*===========================================================================*/
+/*!
+  @brief Bit Field definition of register: GCC_QPIC_CMD_RCGR
+*/
+/*===========================================================================*/
+/* Structure definition of register */
+struct ipa_gcc_hwio_def_gcc_qpic_cmd_rcgr_s
+{
+  u32 update : 1;
+  u32 root_en : 1;
+  u32 reserved0 : 2;
+  u32 dirty_cfg_rcgr : 1;
+  u32 dirty_m : 1;
+  u32 dirty_n : 1;
+  u32 dirty_d : 1;
+  u32 reserved1 : 23;
+  u32 root_off : 1;
+};
+
+/* Union definition of register */
+union ipa_gcc_hwio_def_gcc_qpic_cmd_rcgr_u
+{
+  struct ipa_gcc_hwio_def_gcc_qpic_cmd_rcgr_s def;
+  u32 value;
+};
+
+/*===========================================================================*/
+/*!
+  @brief Bit Field definition of register: GCC_QPIC_CFG_RCGR
+*/
+/*===========================================================================*/
+/* Structure definition of register */
+struct ipa_gcc_hwio_def_gcc_qpic_cfg_rcgr_s
+{
+  u32 src_div : 5;
+  u32 reserved0 : 3;
+  u32 src_sel : 3;
+  u32 reserved1 : 1;
+  u32 mode : 2;
+  u32 reserved2 : 6;
+  u32 hw_clk_control : 1;
+  u32 reserved3 : 11;
+};
+
+/* Union definition of register */
+union ipa_gcc_hwio_def_gcc_qpic_cfg_rcgr_u
+{
+  struct ipa_gcc_hwio_def_gcc_qpic_cfg_rcgr_s def;
+  u32 value;
+};
+
+/*===========================================================================*/
+/*!
+  @brief Bit Field definition of register: GCC_QPIC_M
+*/
+/*===========================================================================*/
+/* Structure definition of register */
+struct ipa_gcc_hwio_def_gcc_qpic_m_s
+{
+  u32 m : 8;
+  u32 reserved0 : 24;
+};
+
+/* Union definition of register */
+union ipa_gcc_hwio_def_gcc_qpic_m_u
+{
+  struct ipa_gcc_hwio_def_gcc_qpic_m_s def;
+  u32 value;
+};
+
+/*===========================================================================*/
+/*!
+  @brief Bit Field definition of register: GCC_QPIC_N
+*/
+/*===========================================================================*/
+/* Structure definition of register */
+struct ipa_gcc_hwio_def_gcc_qpic_n_s
+{
+  u32 not_n_minus_m : 8;
+  u32 reserved0 : 24;
+};
+
+/* Union definition of register */
+union ipa_gcc_hwio_def_gcc_qpic_n_u
+{
+  struct ipa_gcc_hwio_def_gcc_qpic_n_s def;
+  u32 value;
+};
+
+/*===========================================================================*/
+/*!
+  @brief Bit Field definition of register: GCC_QPIC_D
+*/
+/*===========================================================================*/
+/* Structure definition of register */
+struct ipa_gcc_hwio_def_gcc_qpic_d_s
+{
+  u32 not_2d : 8;
+  u32 reserved0 : 24;
+};
+
+/* Union definition of register */
+union ipa_gcc_hwio_def_gcc_qpic_d_u
+{
+  struct ipa_gcc_hwio_def_gcc_qpic_d_s def;
+  u32 value;
+};
+
+/*===========================================================================*/
+/*!
+  @brief Bit Field definition of register: GCC_SPMI_FETCHER_BCR
+*/
+/*===========================================================================*/
+/* Structure definition of register */
+struct ipa_gcc_hwio_def_gcc_spmi_fetcher_bcr_s
+{
+  u32 blk_ares : 1;
+  u32 reserved0 : 31;
+};
+
+/* Union definition of register */
+union ipa_gcc_hwio_def_gcc_spmi_fetcher_bcr_u
+{
+  struct ipa_gcc_hwio_def_gcc_spmi_fetcher_bcr_s def;
+  u32 value;
+};
+
+/*===========================================================================*/
+/*!
+  @brief Bit Field definition of register: GCC_SPMI_FETCHER_CBCR
+*/
+/*===========================================================================*/
+/* Structure definition of register */
+struct ipa_gcc_hwio_def_gcc_spmi_fetcher_cbcr_s
+{
+  u32 clk_enable : 1;
+  u32 reserved0 : 1;
+  u32 clk_ares : 1;
+  u32 reserved1 : 19;
+  u32 clk_dis : 1;
+  u32 ignore_all_clk_dis : 1;
+  u32 ignore_all_ares : 1;
+  u32 reserved2 : 6;
+  u32 clk_off : 1;
+};
+
+/* Union definition of register */
+union ipa_gcc_hwio_def_gcc_spmi_fetcher_cbcr_u
+{
+  struct ipa_gcc_hwio_def_gcc_spmi_fetcher_cbcr_s def;
+  u32 value;
+};
+
+/*===========================================================================*/
+/*!
+  @brief Bit Field definition of register: GCC_SPMI_FETCHER_AHB_CBCR
+*/
+/*===========================================================================*/
+/* Structure definition of register */
+struct ipa_gcc_hwio_def_gcc_spmi_fetcher_ahb_cbcr_s
+{
+  u32 clk_enable : 1;
+  u32 reserved0 : 1;
+  u32 clk_ares : 1;
+  u32 reserved1 : 17;
+  u32 ignore_rpmh_clk_dis : 1;
+  u32 reserved2 : 1;
+  u32 clk_dis : 1;
+  u32 ignore_all_clk_dis : 1;
+  u32 ignore_all_ares : 1;
+  u32 reserved3 : 6;
+  u32 clk_off : 1;
+};
+
+/* Union definition of register */
+union ipa_gcc_hwio_def_gcc_spmi_fetcher_ahb_cbcr_u
+{
+  struct ipa_gcc_hwio_def_gcc_spmi_fetcher_ahb_cbcr_s def;
+  u32 value;
+};
+
+/*===========================================================================*/
+/*!
+  @brief Bit Field definition of register: GCC_SPMI_FETCHER_CMD_RCGR
+*/
+/*===========================================================================*/
+/* Structure definition of register */
+struct ipa_gcc_hwio_def_gcc_spmi_fetcher_cmd_rcgr_s
+{
+  u32 update : 1;
+  u32 root_en : 1;
+  u32 reserved0 : 2;
+  u32 dirty_cfg_rcgr : 1;
+  u32 reserved1 : 26;
+  u32 root_off : 1;
+};
+
+/* Union definition of register */
+union ipa_gcc_hwio_def_gcc_spmi_fetcher_cmd_rcgr_u
+{
+  struct ipa_gcc_hwio_def_gcc_spmi_fetcher_cmd_rcgr_s def;
+  u32 value;
+};
+
+/*===========================================================================*/
+/*!
+  @brief Bit Field definition of register: GCC_SPMI_FETCHER_CFG_RCGR
+*/
+/*===========================================================================*/
+/* Structure definition of register */
+struct ipa_gcc_hwio_def_gcc_spmi_fetcher_cfg_rcgr_s
+{
+  u32 src_div : 5;
+  u32 reserved0 : 3;
+  u32 src_sel : 3;
+  u32 reserved1 : 5;
+  u32 rcglite_disable : 1;
+  u32 reserved2 : 3;
+  u32 hw_clk_control : 1;
+  u32 reserved3 : 11;
+};
+
+/* Union definition of register */
+union ipa_gcc_hwio_def_gcc_spmi_fetcher_cfg_rcgr_u
+{
+  struct ipa_gcc_hwio_def_gcc_spmi_fetcher_cfg_rcgr_s def;
+  u32 value;
+};
+
+/*===========================================================================*/
+/*!
+  @brief Bit Field definition of register: GCC_MSS_CFG_AHB_CBCR
+*/
+/*===========================================================================*/
+/* Structure definition of register */
+struct ipa_gcc_hwio_def_gcc_mss_cfg_ahb_cbcr_s
+{
+  u32 clk_enable : 1;
+  u32 hw_ctl : 1;
+  u32 clk_ares : 1;
+  u32 sw_only_en : 1;
+  u32 reserved0 : 16;
+  u32 ignore_rpmh_clk_dis : 1;
+  u32 reserved1 : 1;
+  u32 clk_dis : 1;
+  u32 ignore_all_clk_dis : 1;
+  u32 ignore_all_ares : 1;
+  u32 reserved2 : 6;
+  u32 clk_off : 1;
+};
+
+/* Union definition of register */
+union ipa_gcc_hwio_def_gcc_mss_cfg_ahb_cbcr_u
+{
+  struct ipa_gcc_hwio_def_gcc_mss_cfg_ahb_cbcr_s def;
+  u32 value;
+};
+
+/*===========================================================================*/
+/*!
+  @brief Bit Field definition of register: GCC_MSS_OFFLINE_AXI_CBCR
+*/
+/*===========================================================================*/
+/* Structure definition of register */
+struct ipa_gcc_hwio_def_gcc_mss_offline_axi_cbcr_s
+{
+  u32 clk_enable : 1;
+  u32 hw_ctl : 1;
+  u32 clk_ares : 1;
+  u32 sw_only_en : 1;
+  u32 reserved0 : 16;
+  u32 ignore_rpmh_clk_dis : 1;
+  u32 reserved1 : 1;
+  u32 clk_dis : 1;
+  u32 ignore_all_clk_dis : 1;
+  u32 ignore_all_ares : 1;
+  u32 reserved2 : 6;
+  u32 clk_off : 1;
+};
+
+/* Union definition of register */
+union ipa_gcc_hwio_def_gcc_mss_offline_axi_cbcr_u
+{
+  struct ipa_gcc_hwio_def_gcc_mss_offline_axi_cbcr_s def;
+  u32 value;
+};
+
+/*===========================================================================*/
+/*!
+  @brief Bit Field definition of register: GCC_MSS_CE_AXI_CBCR
+*/
+/*===========================================================================*/
+/* Structure definition of register */
+struct ipa_gcc_hwio_def_gcc_mss_ce_axi_cbcr_s
+{
+  u32 clk_enable : 1;
+  u32 hw_ctl : 1;
+  u32 clk_ares : 1;
+  u32 sw_only_en : 1;
+  u32 reserved0 : 16;
+  u32 ignore_rpmh_clk_dis : 1;
+  u32 reserved1 : 1;
+  u32 clk_dis : 1;
+  u32 ignore_all_clk_dis : 1;
+  u32 ignore_all_ares : 1;
+  u32 reserved2 : 6;
+  u32 clk_off : 1;
+};
+
+/* Union definition of register */
+union ipa_gcc_hwio_def_gcc_mss_ce_axi_cbcr_u
+{
+  struct ipa_gcc_hwio_def_gcc_mss_ce_axi_cbcr_s def;
+  u32 value;
+};
+
+/*===========================================================================*/
+/*!
+  @brief Bit Field definition of register: GCC_MSS_TRIG_CBCR
+*/
+/*===========================================================================*/
+/* Structure definition of register */
+struct ipa_gcc_hwio_def_gcc_mss_trig_cbcr_s
+{
+  u32 clk_enable : 1;
+  u32 hw_ctl : 1;
+  u32 clk_ares : 1;
+  u32 sw_only_en : 1;
+  u32 reserved0 : 16;
+  u32 ignore_rpmh_clk_dis : 1;
+  u32 reserved1 : 1;
+  u32 clk_dis : 1;
+  u32 ignore_all_clk_dis : 1;
+  u32 ignore_all_ares : 1;
+  u32 reserved2 : 6;
+  u32 clk_off : 1;
+};
+
+/* Union definition of register */
+union ipa_gcc_hwio_def_gcc_mss_trig_cbcr_u
+{
+  struct ipa_gcc_hwio_def_gcc_mss_trig_cbcr_s def;
+  u32 value;
+};
+
+/*===========================================================================*/
+/*!
+  @brief Bit Field definition of register: GCC_MSS_AT_CBCR
+*/
+/*===========================================================================*/
+/* Structure definition of register */
+struct ipa_gcc_hwio_def_gcc_mss_at_cbcr_s
+{
+  u32 clk_enable : 1;
+  u32 hw_ctl : 1;
+  u32 clk_ares : 1;
+  u32 sw_only_en : 1;
+  u32 reserved0 : 16;
+  u32 ignore_rpmh_clk_dis : 1;
+  u32 reserved1 : 1;
+  u32 clk_dis : 1;
+  u32 ignore_all_clk_dis : 1;
+  u32 ignore_all_ares : 1;
+  u32 reserved2 : 6;
+  u32 clk_off : 1;
+};
+
+/* Union definition of register */
+union ipa_gcc_hwio_def_gcc_mss_at_cbcr_u
+{
+  struct ipa_gcc_hwio_def_gcc_mss_at_cbcr_s def;
+  u32 value;
+};
+
+/*===========================================================================*/
+/*!
+  @brief Bit Field definition of register: GCC_MSS_PLL0_MAIN_DIV_CDIVR
+*/
+/*===========================================================================*/
+/* Structure definition of register */
+struct ipa_gcc_hwio_def_gcc_mss_pll0_main_div_cdivr_s
+{
+  u32 clk_div : 4;
+  u32 reserved0 : 28;
+};
+
+/* Union definition of register */
+union ipa_gcc_hwio_def_gcc_mss_pll0_main_div_cdivr_u
+{
+  struct ipa_gcc_hwio_def_gcc_mss_pll0_main_div_cdivr_s def;
+  u32 value;
+};
+
+/*===========================================================================*/
+/*!
+  @brief Bit Field definition of register: GCC_RPMH_SHUB_MSS_MCDMA_MEMNOC_PERF0_DFSR
+*/
+/*===========================================================================*/
+/* Structure definition of register */
+struct ipa_gcc_hwio_def_gcc_rpmh_shub_mss_mcdma_memnoc_perf0_dfsr_s
+{
+  u32 src_div : 5;
+  u32 reserved0 : 3;
+  u32 src_sel : 3;
+  u32 reserved1 : 21;
+};
+
+/* Union definition of register */
+union ipa_gcc_hwio_def_gcc_rpmh_shub_mss_mcdma_memnoc_perf0_dfsr_u
+{
+  struct ipa_gcc_hwio_def_gcc_rpmh_shub_mss_mcdma_memnoc_perf0_dfsr_s def;
+  u32 value;
+};
+
+/*===========================================================================*/
+/*!
+  @brief Bit Field definition of register: GCC_RPMH_SHUB_MSS_MCDMA_MEMNOC_PERF1_DFSR
+*/
+/*===========================================================================*/
+/* Structure definition of register */
+struct ipa_gcc_hwio_def_gcc_rpmh_shub_mss_mcdma_memnoc_perf1_dfsr_s
+{
+  u32 src_div : 5;
+  u32 reserved0 : 3;
+  u32 src_sel : 3;
+  u32 reserved1 : 21;
+};
+
+/* Union definition of register */
+union ipa_gcc_hwio_def_gcc_rpmh_shub_mss_mcdma_memnoc_perf1_dfsr_u
+{
+  struct ipa_gcc_hwio_def_gcc_rpmh_shub_mss_mcdma_memnoc_perf1_dfsr_s def;
+  u32 value;
+};
+
+/*===========================================================================*/
+/*!
+  @brief Bit Field definition of register: GCC_RPMH_SHUB_MSS_MCDMA_MEMNOC_PERF2_DFSR
+*/
+/*===========================================================================*/
+/* Structure definition of register */
+struct ipa_gcc_hwio_def_gcc_rpmh_shub_mss_mcdma_memnoc_perf2_dfsr_s
+{
+  u32 src_div : 5;
+  u32 reserved0 : 3;
+  u32 src_sel : 3;
+  u32 reserved1 : 21;
+};
+
+/* Union definition of register */
+union ipa_gcc_hwio_def_gcc_rpmh_shub_mss_mcdma_memnoc_perf2_dfsr_u
+{
+  struct ipa_gcc_hwio_def_gcc_rpmh_shub_mss_mcdma_memnoc_perf2_dfsr_s def;
+  u32 value;
+};
+
+/*===========================================================================*/
+/*!
+  @brief Bit Field definition of register: GCC_RPMH_SHUB_MSS_MCDMA_MEMNOC_PERF3_DFSR
+*/
+/*===========================================================================*/
+/* Structure definition of register */
+struct ipa_gcc_hwio_def_gcc_rpmh_shub_mss_mcdma_memnoc_perf3_dfsr_s
+{
+  u32 src_div : 5;
+  u32 reserved0 : 3;
+  u32 src_sel : 3;
+  u32 reserved1 : 21;
+};
+
+/* Union definition of register */
+union ipa_gcc_hwio_def_gcc_rpmh_shub_mss_mcdma_memnoc_perf3_dfsr_u
+{
+  struct ipa_gcc_hwio_def_gcc_rpmh_shub_mss_mcdma_memnoc_perf3_dfsr_s def;
+  u32 value;
+};
+
+/*===========================================================================*/
+/*!
+  @brief Bit Field definition of register: GCC_RPMH_SHUB_MSS_MCDMA_MEMNOC_PERF4_DFSR
+*/
+/*===========================================================================*/
+/* Structure definition of register */
+struct ipa_gcc_hwio_def_gcc_rpmh_shub_mss_mcdma_memnoc_perf4_dfsr_s
+{
+  u32 src_div : 5;
+  u32 reserved0 : 3;
+  u32 src_sel : 3;
+  u32 reserved1 : 21;
+};
+
+/* Union definition of register */
+union ipa_gcc_hwio_def_gcc_rpmh_shub_mss_mcdma_memnoc_perf4_dfsr_u
+{
+  struct ipa_gcc_hwio_def_gcc_rpmh_shub_mss_mcdma_memnoc_perf4_dfsr_s def;
+  u32 value;
+};
+
+/*===========================================================================*/
+/*!
+  @brief Bit Field definition of register: GCC_RPMH_SHUB_MSS_MCDMA_MEMNOC_PERF5_DFSR
+*/
+/*===========================================================================*/
+/* Structure definition of register */
+struct ipa_gcc_hwio_def_gcc_rpmh_shub_mss_mcdma_memnoc_perf5_dfsr_s
+{
+  u32 src_div : 5;
+  u32 reserved0 : 3;
+  u32 src_sel : 3;
+  u32 reserved1 : 21;
+};
+
+/* Union definition of register */
+union ipa_gcc_hwio_def_gcc_rpmh_shub_mss_mcdma_memnoc_perf5_dfsr_u
+{
+  struct ipa_gcc_hwio_def_gcc_rpmh_shub_mss_mcdma_memnoc_perf5_dfsr_s def;
+  u32 value;
+};
+
+/*===========================================================================*/
+/*!
+  @brief Bit Field definition of register: GCC_RPMH_SHUB_MSS_MCDMA_MEMNOC_PERF6_DFSR
+*/
+/*===========================================================================*/
+/* Structure definition of register */
+struct ipa_gcc_hwio_def_gcc_rpmh_shub_mss_mcdma_memnoc_perf6_dfsr_s
+{
+  u32 src_div : 5;
+  u32 reserved0 : 3;
+  u32 src_sel : 3;
+  u32 reserved1 : 21;
+};
+
+/* Union definition of register */
+union ipa_gcc_hwio_def_gcc_rpmh_shub_mss_mcdma_memnoc_perf6_dfsr_u
+{
+  struct ipa_gcc_hwio_def_gcc_rpmh_shub_mss_mcdma_memnoc_perf6_dfsr_s def;
+  u32 value;
+};
+
+/*===========================================================================*/
+/*!
+  @brief Bit Field definition of register: GCC_RPMH_SHUB_MSS_MCDMA_MEMNOC_PERF7_DFSR
+*/
+/*===========================================================================*/
+/* Structure definition of register */
+struct ipa_gcc_hwio_def_gcc_rpmh_shub_mss_mcdma_memnoc_perf7_dfsr_s
+{
+  u32 src_div : 5;
+  u32 reserved0 : 3;
+  u32 src_sel : 3;
+  u32 reserved1 : 21;
+};
+
+/* Union definition of register */
+union ipa_gcc_hwio_def_gcc_rpmh_shub_mss_mcdma_memnoc_perf7_dfsr_u
+{
+  struct ipa_gcc_hwio_def_gcc_rpmh_shub_mss_mcdma_memnoc_perf7_dfsr_s def;
+  u32 value;
+};
+
+/*===========================================================================*/
+/*!
+  @brief Bit Field definition of register: GCC_RPMH_SHUB_MSS_MCDMA_MEMNOC_PERF8_DFSR
+*/
+/*===========================================================================*/
+/* Structure definition of register */
+struct ipa_gcc_hwio_def_gcc_rpmh_shub_mss_mcdma_memnoc_perf8_dfsr_s
+{
+  u32 src_div : 5;
+  u32 reserved0 : 3;
+  u32 src_sel : 3;
+  u32 reserved1 : 21;
+};
+
+/* Union definition of register */
+union ipa_gcc_hwio_def_gcc_rpmh_shub_mss_mcdma_memnoc_perf8_dfsr_u
+{
+  struct ipa_gcc_hwio_def_gcc_rpmh_shub_mss_mcdma_memnoc_perf8_dfsr_s def;
+  u32 value;
+};
+
+/*===========================================================================*/
+/*!
+  @brief Bit Field definition of register: GCC_RPMH_SHUB_MSS_MCDMA_MEMNOC_PERF9_DFSR
+*/
+/*===========================================================================*/
+/* Structure definition of register */
+struct ipa_gcc_hwio_def_gcc_rpmh_shub_mss_mcdma_memnoc_perf9_dfsr_s
+{
+  u32 src_div : 5;
+  u32 reserved0 : 3;
+  u32 src_sel : 3;
+  u32 reserved1 : 21;
+};
+
+/* Union definition of register */
+union ipa_gcc_hwio_def_gcc_rpmh_shub_mss_mcdma_memnoc_perf9_dfsr_u
+{
+  struct ipa_gcc_hwio_def_gcc_rpmh_shub_mss_mcdma_memnoc_perf9_dfsr_s def;
+  u32 value;
+};
+
+/*===========================================================================*/
+/*!
+  @brief Bit Field definition of register: GCC_RPMH_SHUB_MSS_MCDMA_MEMNOC_PERF10_DFSR
+*/
+/*===========================================================================*/
+/* Structure definition of register */
+struct ipa_gcc_hwio_def_gcc_rpmh_shub_mss_mcdma_memnoc_perf10_dfsr_s
+{
+  u32 src_div : 5;
+  u32 reserved0 : 3;
+  u32 src_sel : 3;
+  u32 reserved1 : 21;
+};
+
+/* Union definition of register */
+union ipa_gcc_hwio_def_gcc_rpmh_shub_mss_mcdma_memnoc_perf10_dfsr_u
+{
+  struct ipa_gcc_hwio_def_gcc_rpmh_shub_mss_mcdma_memnoc_perf10_dfsr_s def;
+  u32 value;
+};
+
+/*===========================================================================*/
+/*!
+  @brief Bit Field definition of register: GCC_RPMH_SHUB_MSS_MCDMA_MEMNOC_PERF11_DFSR
+*/
+/*===========================================================================*/
+/* Structure definition of register */
+struct ipa_gcc_hwio_def_gcc_rpmh_shub_mss_mcdma_memnoc_perf11_dfsr_s
+{
+  u32 src_div : 5;
+  u32 reserved0 : 3;
+  u32 src_sel : 3;
+  u32 reserved1 : 21;
+};
+
+/* Union definition of register */
+union ipa_gcc_hwio_def_gcc_rpmh_shub_mss_mcdma_memnoc_perf11_dfsr_u
+{
+  struct ipa_gcc_hwio_def_gcc_rpmh_shub_mss_mcdma_memnoc_perf11_dfsr_s def;
+  u32 value;
+};
+
+/*===========================================================================*/
+/*!
+  @brief Bit Field definition of register: GCC_RPMH_SHUB_MSS_MCDMA_MEMNOC_PERF12_DFSR
+*/
+/*===========================================================================*/
+/* Structure definition of register */
+struct ipa_gcc_hwio_def_gcc_rpmh_shub_mss_mcdma_memnoc_perf12_dfsr_s
+{
+  u32 src_div : 5;
+  u32 reserved0 : 3;
+  u32 src_sel : 3;
+  u32 reserved1 : 21;
+};
+
+/* Union definition of register */
+union ipa_gcc_hwio_def_gcc_rpmh_shub_mss_mcdma_memnoc_perf12_dfsr_u
+{
+  struct ipa_gcc_hwio_def_gcc_rpmh_shub_mss_mcdma_memnoc_perf12_dfsr_s def;
+  u32 value;
+};
+
+/*===========================================================================*/
+/*!
+  @brief Bit Field definition of register: GCC_RPMH_SHUB_MSS_MCDMA_MEMNOC_PERF13_DFSR
+*/
+/*===========================================================================*/
+/* Structure definition of register */
+struct ipa_gcc_hwio_def_gcc_rpmh_shub_mss_mcdma_memnoc_perf13_dfsr_s
+{
+  u32 src_div : 5;
+  u32 reserved0 : 3;
+  u32 src_sel : 3;
+  u32 reserved1 : 21;
+};
+
+/* Union definition of register */
+union ipa_gcc_hwio_def_gcc_rpmh_shub_mss_mcdma_memnoc_perf13_dfsr_u
+{
+  struct ipa_gcc_hwio_def_gcc_rpmh_shub_mss_mcdma_memnoc_perf13_dfsr_s def;
+  u32 value;
+};
+
+/*===========================================================================*/
+/*!
+  @brief Bit Field definition of register: GCC_RPMH_SHUB_MSS_MCDMA_MEMNOC_PERF14_DFSR
+*/
+/*===========================================================================*/
+/* Structure definition of register */
+struct ipa_gcc_hwio_def_gcc_rpmh_shub_mss_mcdma_memnoc_perf14_dfsr_s
+{
+  u32 src_div : 5;
+  u32 reserved0 : 3;
+  u32 src_sel : 3;
+  u32 reserved1 : 21;
+};
+
+/* Union definition of register */
+union ipa_gcc_hwio_def_gcc_rpmh_shub_mss_mcdma_memnoc_perf14_dfsr_u
+{
+  struct ipa_gcc_hwio_def_gcc_rpmh_shub_mss_mcdma_memnoc_perf14_dfsr_s def;
+  u32 value;
+};
+
+/*===========================================================================*/
+/*!
+  @brief Bit Field definition of register: GCC_RPMH_SHUB_MSS_MCDMA_MEMNOC_PERF15_DFSR
+*/
+/*===========================================================================*/
+/* Structure definition of register */
+struct ipa_gcc_hwio_def_gcc_rpmh_shub_mss_mcdma_memnoc_perf15_dfsr_s
+{
+  u32 src_div : 5;
+  u32 reserved0 : 3;
+  u32 src_sel : 3;
+  u32 reserved1 : 21;
+};
+
+/* Union definition of register */
+union ipa_gcc_hwio_def_gcc_rpmh_shub_mss_mcdma_memnoc_perf15_dfsr_u
+{
+  struct ipa_gcc_hwio_def_gcc_rpmh_shub_mss_mcdma_memnoc_perf15_dfsr_s def;
+  u32 value;
+};
+
+/*===========================================================================*/
+/*!
+  @brief Bit Field definition of register: GCC_MSS_MCDMA_MEMNOC_CMD_RCGR
+*/
+/*===========================================================================*/
+/* Structure definition of register */
+struct ipa_gcc_hwio_def_gcc_mss_mcdma_memnoc_cmd_rcgr_s
+{
+  u32 update : 1;
+  u32 root_en : 1;
+  u32 reserved0 : 2;
+  u32 dirty_cfg_rcgr : 1;
+  u32 reserved1 : 26;
+  u32 root_off : 1;
+};
+
+/* Union definition of register */
+union ipa_gcc_hwio_def_gcc_mss_mcdma_memnoc_cmd_rcgr_u
+{
+  struct ipa_gcc_hwio_def_gcc_mss_mcdma_memnoc_cmd_rcgr_s def;
+  u32 value;
+};
+
+/*===========================================================================*/
+/*!
+  @brief Bit Field definition of register: GCC_MSS_MCDMA_MEMNOC_CFG_RCGR
+*/
+/*===========================================================================*/
+/* Structure definition of register */
+struct ipa_gcc_hwio_def_gcc_mss_mcdma_memnoc_cfg_rcgr_s
+{
+  u32 src_div : 5;
+  u32 reserved0 : 3;
+  u32 src_sel : 3;
+  u32 reserved1 : 5;
+  u32 rcglite_disable : 1;
+  u32 reserved2 : 3;
+  u32 hw_clk_control : 1;
+  u32 reserved3 : 11;
+};
+
+/* Union definition of register */
+union ipa_gcc_hwio_def_gcc_mss_mcdma_memnoc_cfg_rcgr_u
+{
+  struct ipa_gcc_hwio_def_gcc_mss_mcdma_memnoc_cfg_rcgr_s def;
+  u32 value;
+};
+
+/*===========================================================================*/
+/*!
+  @brief Bit Field definition of register: GCC_MSS_SNOC_AXI_CBCR
+*/
+/*===========================================================================*/
+/* Structure definition of register */
+struct ipa_gcc_hwio_def_gcc_mss_snoc_axi_cbcr_s
+{
+  u32 clk_enable : 1;
+  u32 reserved0 : 1;
+  u32 clk_ares : 1;
+  u32 reserved1 : 17;
+  u32 ignore_rpmh_clk_dis : 1;
+  u32 reserved2 : 1;
+  u32 clk_dis : 1;
+  u32 ignore_all_clk_dis : 1;
+  u32 ignore_all_ares : 1;
+  u32 reserved3 : 6;
+  u32 clk_off : 1;
+};
+
+/* Union definition of register */
+union ipa_gcc_hwio_def_gcc_mss_snoc_axi_cbcr_u
+{
+  struct ipa_gcc_hwio_def_gcc_mss_snoc_axi_cbcr_s def;
+  u32 value;
+};
+
+/*===========================================================================*/
+/*!
+  @brief Bit Field definition of register: GCC_MSS_Q6VQ6_AXIM1_CBCR
+*/
+/*===========================================================================*/
+/* Structure definition of register */
+struct ipa_gcc_hwio_def_gcc_mss_q6vq6_axim1_cbcr_s
+{
+  u32 clk_enable : 1;
+  u32 hw_ctl : 1;
+  u32 clk_ares : 1;
+  u32 sw_only_en : 1;
+  u32 reserved0 : 16;
+  u32 ignore_rpmh_clk_dis : 1;
+  u32 reserved1 : 1;
+  u32 clk_dis : 1;
+  u32 ignore_all_clk_dis : 1;
+  u32 ignore_all_ares : 1;
+  u32 reserved2 : 6;
+  u32 clk_off : 1;
+};
+
+/* Union definition of register */
+union ipa_gcc_hwio_def_gcc_mss_q6vq6_axim1_cbcr_u
+{
+  struct ipa_gcc_hwio_def_gcc_mss_q6vq6_axim1_cbcr_s def;
+  u32 value;
+};
+
+/*===========================================================================*/
+/*!
+  @brief Bit Field definition of register: GCC_QREFS_VBG_CAL_BCR
+*/
+/*===========================================================================*/
+/* Structure definition of register */
+struct ipa_gcc_hwio_def_gcc_qrefs_vbg_cal_bcr_s
+{
+  u32 blk_ares : 1;
+  u32 reserved0 : 31;
+};
+
+/* Union definition of register */
+union ipa_gcc_hwio_def_gcc_qrefs_vbg_cal_bcr_u
+{
+  struct ipa_gcc_hwio_def_gcc_qrefs_vbg_cal_bcr_s def;
+  u32 value;
+};
+
+/*===========================================================================*/
+/*!
+  @brief Bit Field definition of register: GCC_QREFS_VBG_CAL_CBCR
+*/
+/*===========================================================================*/
+/* Structure definition of register */
+struct ipa_gcc_hwio_def_gcc_qrefs_vbg_cal_cbcr_s
+{
+  u32 clk_enable : 1;
+  u32 reserved0 : 1;
+  u32 clk_ares : 1;
+  u32 reserved1 : 19;
+  u32 clk_dis : 1;
+  u32 ignore_all_clk_dis : 1;
+  u32 ignore_all_ares : 1;
+  u32 reserved2 : 6;
+  u32 clk_off : 1;
+};
+
+/* Union definition of register */
+union ipa_gcc_hwio_def_gcc_qrefs_vbg_cal_cbcr_u
+{
+  struct ipa_gcc_hwio_def_gcc_qrefs_vbg_cal_cbcr_s def;
+  u32 value;
+};
+
+/*===========================================================================*/
+/*!
+  @brief Bit Field definition of register: GCC_NAV_BCR
+*/
+/*===========================================================================*/
+/* Structure definition of register */
+struct ipa_gcc_hwio_def_gcc_nav_bcr_s
+{
+  u32 blk_ares : 1;
+  u32 reserved0 : 31;
+};
+
+/* Union definition of register */
+union ipa_gcc_hwio_def_gcc_nav_bcr_u
+{
+  struct ipa_gcc_hwio_def_gcc_nav_bcr_s def;
+  u32 value;
+};
+
+/*===========================================================================*/
+/*!
+  @brief Bit Field definition of register: GCC_NAV_SNOC_AXI_CBCR
+*/
+/*===========================================================================*/
+/* Structure definition of register */
+struct ipa_gcc_hwio_def_gcc_nav_snoc_axi_cbcr_s
+{
+  u32 clk_enable : 1;
+  u32 reserved0 : 1;
+  u32 clk_ares : 1;
+  u32 reserved1 : 17;
+  u32 ignore_rpmh_clk_dis : 1;
+  u32 reserved2 : 1;
+  u32 clk_dis : 1;
+  u32 ignore_all_clk_dis : 1;
+  u32 ignore_all_ares : 1;
+  u32 reserved3 : 6;
+  u32 clk_off : 1;
+};
+
+/* Union definition of register */
+union ipa_gcc_hwio_def_gcc_nav_snoc_axi_cbcr_u
+{
+  struct ipa_gcc_hwio_def_gcc_nav_snoc_axi_cbcr_s def;
+  u32 value;
+};
+
+/*===========================================================================*/
+/*!
+  @brief Bit Field definition of register: GCC_GPLL4_OUT_EVEN_DIV_CDIVR
+*/
+/*===========================================================================*/
+/* Structure definition of register */
+struct ipa_gcc_hwio_def_gcc_gpll4_out_even_div_cdivr_s
+{
+  u32 clk_div : 4;
+  u32 reserved0 : 28;
+};
+
+/* Union definition of register */
+union ipa_gcc_hwio_def_gcc_gpll4_out_even_div_cdivr_u
+{
+  struct ipa_gcc_hwio_def_gcc_gpll4_out_even_div_cdivr_s def;
+  u32 value;
+};
+
+/*===========================================================================*/
+/*!
+  @brief Bit Field definition of register: GCC_CM_PHY_REFGEN1_BCR
+*/
+/*===========================================================================*/
+/* Structure definition of register */
+struct ipa_gcc_hwio_def_gcc_cm_phy_refgen1_bcr_s
+{
+  u32 blk_ares : 1;
+  u32 reserved0 : 31;
+};
+
+/* Union definition of register */
+union ipa_gcc_hwio_def_gcc_cm_phy_refgen1_bcr_u
+{
+  struct ipa_gcc_hwio_def_gcc_cm_phy_refgen1_bcr_s def;
+  u32 value;
+};
+
+/*===========================================================================*/
+/*!
+  @brief Bit Field definition of register: GCC_CM_PHY_REFGEN1_CBCR
+*/
+/*===========================================================================*/
+/* Structure definition of register */
+struct ipa_gcc_hwio_def_gcc_cm_phy_refgen1_cbcr_s
+{
+  u32 clk_enable : 1;
+  u32 hw_ctl : 1;
+  u32 clk_ares : 1;
+  u32 sw_only_en : 1;
+  u32 reserved0 : 18;
+  u32 clk_dis : 1;
+  u32 ignore_all_clk_dis : 1;
+  u32 ignore_all_ares : 1;
+  u32 reserved1 : 6;
+  u32 clk_off : 1;
+};
+
+/* Union definition of register */
+union ipa_gcc_hwio_def_gcc_cm_phy_refgen1_cbcr_u
+{
+  struct ipa_gcc_hwio_def_gcc_cm_phy_refgen1_cbcr_s def;
+  u32 value;
+};
+
+/*===========================================================================*/
+/*!
+  @brief Bit Field definition of register: GCC_ECC_BCR
+*/
+/*===========================================================================*/
+/* Structure definition of register */
+struct ipa_gcc_hwio_def_gcc_ecc_bcr_s
+{
+  u32 blk_ares : 1;
+  u32 reserved0 : 31;
+};
+
+/* Union definition of register */
+union ipa_gcc_hwio_def_gcc_ecc_bcr_u
+{
+  struct ipa_gcc_hwio_def_gcc_ecc_bcr_s def;
+  u32 value;
+};
+
+/*===========================================================================*/
+/*!
+  @brief Bit Field definition of register: GCC_ECC_CBCR
+*/
+/*===========================================================================*/
+/* Structure definition of register */
+struct ipa_gcc_hwio_def_gcc_ecc_cbcr_s
+{
+  u32 clk_enable : 1;
+  u32 hw_ctl : 1;
+  u32 clk_ares : 1;
+  u32 sw_only_en : 1;
+  u32 reserved0 : 16;
+  u32 ignore_rpmh_clk_dis : 1;
+  u32 reserved1 : 1;
+  u32 clk_dis : 1;
+  u32 ignore_all_clk_dis : 1;
+  u32 ignore_all_ares : 1;
+  u32 reserved2 : 6;
+  u32 clk_off : 1;
+};
+
+/* Union definition of register */
+union ipa_gcc_hwio_def_gcc_ecc_cbcr_u
+{
+  struct ipa_gcc_hwio_def_gcc_ecc_cbcr_s def;
+  u32 value;
+};
+
+/*===========================================================================*/
+/*!
+  @brief Bit Field definition of register: GCC_ECC_CORE_CBCR
+*/
+/*===========================================================================*/
+/* Structure definition of register */
+struct ipa_gcc_hwio_def_gcc_ecc_core_cbcr_s
+{
+  u32 clk_enable : 1;
+  u32 reserved0 : 1;
+  u32 clk_ares : 1;
+  u32 reserved1 : 1;
+  u32 sleep : 4;
+  u32 wakeup : 4;
+  u32 force_mem_periph_off : 1;
+  u32 force_mem_periph_on : 1;
+  u32 force_mem_core_on : 1;
+  u32 reserved2 : 5;
+  u32 ignore_rpmh_clk_dis : 1;
+  u32 reserved3 : 1;
+  u32 clk_dis : 1;
+  u32 ignore_all_clk_dis : 1;
+  u32 ignore_all_ares : 1;
+  u32 reserved4 : 6;
+  u32 clk_off : 1;
+};
+
+/* Union definition of register */
+union ipa_gcc_hwio_def_gcc_ecc_core_cbcr_u
+{
+  struct ipa_gcc_hwio_def_gcc_ecc_core_cbcr_s def;
+  u32 value;
+};
+
+/*===========================================================================*/
+/*!
+  @brief Bit Field definition of register: GCC_ECC_CORE_SREGR
+*/
+/*===========================================================================*/
+/* Structure definition of register */
+struct ipa_gcc_hwio_def_gcc_ecc_core_sregr_s
+{
+  u32 reserved0 : 1;
+  u32 sw_clk_en_slp_stg : 1;
+  u32 sw_clk_en_sel_slp_stg : 1;
+  u32 sw_ctrl_pwr_down : 1;
+  u32 sw_rst_slp_stg : 1;
+  u32 sw_rst_sel_slp_stg : 1;
+  u32 force_clk_on : 1;
+  u32 mem_cph_enable : 1;
+  u32 sw_div_ratio_slp_stg_clk : 2;
+  u32 mem_periph_on_ack : 1;
+  u32 mem_core_on_ack : 1;
+  u32 sw_sm_pscbc_seq_in_override : 1;
+  u32 mem_cph_rst_sw_override : 1;
+  u32 pscbc_slp_stg_mode_csr : 1;
+  u32 ignore_gdsc_pwr_dwn_csr : 1;
+  u32 sreg_pscbc_spare_ctrl_in : 8;
+  u32 sreg_pscbc_spare_ctrl_out : 8;
+};
+
+/* Union definition of register */
+union ipa_gcc_hwio_def_gcc_ecc_core_sregr_u
+{
+  struct ipa_gcc_hwio_def_gcc_ecc_core_sregr_s def;
+  u32 value;
+};
+
+/*===========================================================================*/
+/*!
+  @brief Bit Field definition of register: GCC_RPMH_PKA_CMD_DFSR
+*/
+/*===========================================================================*/
+/* Structure definition of register */
+struct ipa_gcc_hwio_def_gcc_rpmh_pka_cmd_dfsr_s
+{
+  u32 dfs_en : 1;
+  u32 curr_perf_state : 4;
+  u32 hw_clk_control : 1;
+  u32 dfs_fsm_state : 3;
+  u32 perf_state_update_status : 1;
+  u32 sw_override : 1;
+  u32 sw_perf_state : 4;
+  u32 rcg_sw_ctrl : 1;
+  u32 reserved0 : 16;
+};
+
+/* Union definition of register */
+union ipa_gcc_hwio_def_gcc_rpmh_pka_cmd_dfsr_u
+{
+  struct ipa_gcc_hwio_def_gcc_rpmh_pka_cmd_dfsr_s def;
+  u32 value;
+};
+
+/*===========================================================================*/
+/*!
+  @brief Bit Field definition of register: GCC_RPMH_PKA_ECC_PERF0_DFSR
+*/
+/*===========================================================================*/
+/* Structure definition of register */
+struct ipa_gcc_hwio_def_gcc_rpmh_pka_ecc_perf0_dfsr_s
+{
+  u32 src_div : 5;
+  u32 reserved0 : 3;
+  u32 src_sel : 3;
+  u32 reserved1 : 21;
+};
+
+/* Union definition of register */
+union ipa_gcc_hwio_def_gcc_rpmh_pka_ecc_perf0_dfsr_u
+{
+  struct ipa_gcc_hwio_def_gcc_rpmh_pka_ecc_perf0_dfsr_s def;
+  u32 value;
+};
+
+/*===========================================================================*/
+/*!
+  @brief Bit Field definition of register: GCC_RPMH_PKA_ECC_PERF1_DFSR
+*/
+/*===========================================================================*/
+/* Structure definition of register */
+struct ipa_gcc_hwio_def_gcc_rpmh_pka_ecc_perf1_dfsr_s
+{
+  u32 src_div : 5;
+  u32 reserved0 : 3;
+  u32 src_sel : 3;
+  u32 reserved1 : 21;
+};
+
+/* Union definition of register */
+union ipa_gcc_hwio_def_gcc_rpmh_pka_ecc_perf1_dfsr_u
+{
+  struct ipa_gcc_hwio_def_gcc_rpmh_pka_ecc_perf1_dfsr_s def;
+  u32 value;
+};
+
+/*===========================================================================*/
+/*!
+  @brief Bit Field definition of register: GCC_RPMH_PKA_ECC_PERF2_DFSR
+*/
+/*===========================================================================*/
+/* Structure definition of register */
+struct ipa_gcc_hwio_def_gcc_rpmh_pka_ecc_perf2_dfsr_s
+{
+  u32 src_div : 5;
+  u32 reserved0 : 3;
+  u32 src_sel : 3;
+  u32 reserved1 : 21;
+};
+
+/* Union definition of register */
+union ipa_gcc_hwio_def_gcc_rpmh_pka_ecc_perf2_dfsr_u
+{
+  struct ipa_gcc_hwio_def_gcc_rpmh_pka_ecc_perf2_dfsr_s def;
+  u32 value;
+};
+
+/*===========================================================================*/
+/*!
+  @brief Bit Field definition of register: GCC_RPMH_PKA_ECC_PERF3_DFSR
+*/
+/*===========================================================================*/
+/* Structure definition of register */
+struct ipa_gcc_hwio_def_gcc_rpmh_pka_ecc_perf3_dfsr_s
+{
+  u32 src_div : 5;
+  u32 reserved0 : 3;
+  u32 src_sel : 3;
+  u32 reserved1 : 21;
+};
+
+/* Union definition of register */
+union ipa_gcc_hwio_def_gcc_rpmh_pka_ecc_perf3_dfsr_u
+{
+  struct ipa_gcc_hwio_def_gcc_rpmh_pka_ecc_perf3_dfsr_s def;
+  u32 value;
+};
+
+/*===========================================================================*/
+/*!
+  @brief Bit Field definition of register: GCC_RPMH_PKA_ECC_PERF4_DFSR
+*/
+/*===========================================================================*/
+/* Structure definition of register */
+struct ipa_gcc_hwio_def_gcc_rpmh_pka_ecc_perf4_dfsr_s
+{
+  u32 src_div : 5;
+  u32 reserved0 : 3;
+  u32 src_sel : 3;
+  u32 reserved1 : 21;
+};
+
+/* Union definition of register */
+union ipa_gcc_hwio_def_gcc_rpmh_pka_ecc_perf4_dfsr_u
+{
+  struct ipa_gcc_hwio_def_gcc_rpmh_pka_ecc_perf4_dfsr_s def;
+  u32 value;
+};
+
+/*===========================================================================*/
+/*!
+  @brief Bit Field definition of register: GCC_RPMH_PKA_ECC_PERF5_DFSR
+*/
+/*===========================================================================*/
+/* Structure definition of register */
+struct ipa_gcc_hwio_def_gcc_rpmh_pka_ecc_perf5_dfsr_s
+{
+  u32 src_div : 5;
+  u32 reserved0 : 3;
+  u32 src_sel : 3;
+  u32 reserved1 : 21;
+};
+
+/* Union definition of register */
+union ipa_gcc_hwio_def_gcc_rpmh_pka_ecc_perf5_dfsr_u
+{
+  struct ipa_gcc_hwio_def_gcc_rpmh_pka_ecc_perf5_dfsr_s def;
+  u32 value;
+};
+
+/*===========================================================================*/
+/*!
+  @brief Bit Field definition of register: GCC_RPMH_PKA_ECC_PERF6_DFSR
+*/
+/*===========================================================================*/
+/* Structure definition of register */
+struct ipa_gcc_hwio_def_gcc_rpmh_pka_ecc_perf6_dfsr_s
+{
+  u32 src_div : 5;
+  u32 reserved0 : 3;
+  u32 src_sel : 3;
+  u32 reserved1 : 21;
+};
+
+/* Union definition of register */
+union ipa_gcc_hwio_def_gcc_rpmh_pka_ecc_perf6_dfsr_u
+{
+  struct ipa_gcc_hwio_def_gcc_rpmh_pka_ecc_perf6_dfsr_s def;
+  u32 value;
+};
+
+/*===========================================================================*/
+/*!
+  @brief Bit Field definition of register: GCC_RPMH_PKA_ECC_PERF7_DFSR
+*/
+/*===========================================================================*/
+/* Structure definition of register */
+struct ipa_gcc_hwio_def_gcc_rpmh_pka_ecc_perf7_dfsr_s
+{
+  u32 src_div : 5;
+  u32 reserved0 : 3;
+  u32 src_sel : 3;
+  u32 reserved1 : 21;
+};
+
+/* Union definition of register */
+union ipa_gcc_hwio_def_gcc_rpmh_pka_ecc_perf7_dfsr_u
+{
+  struct ipa_gcc_hwio_def_gcc_rpmh_pka_ecc_perf7_dfsr_s def;
+  u32 value;
+};
+
+/*===========================================================================*/
+/*!
+  @brief Bit Field definition of register: GCC_RPMH_PKA_ECC_PERF8_DFSR
+*/
+/*===========================================================================*/
+/* Structure definition of register */
+struct ipa_gcc_hwio_def_gcc_rpmh_pka_ecc_perf8_dfsr_s
+{
+  u32 src_div : 5;
+  u32 reserved0 : 3;
+  u32 src_sel : 3;
+  u32 reserved1 : 21;
+};
+
+/* Union definition of register */
+union ipa_gcc_hwio_def_gcc_rpmh_pka_ecc_perf8_dfsr_u
+{
+  struct ipa_gcc_hwio_def_gcc_rpmh_pka_ecc_perf8_dfsr_s def;
+  u32 value;
+};
+
+/*===========================================================================*/
+/*!
+  @brief Bit Field definition of register: GCC_RPMH_PKA_ECC_PERF9_DFSR
+*/
+/*===========================================================================*/
+/* Structure definition of register */
+struct ipa_gcc_hwio_def_gcc_rpmh_pka_ecc_perf9_dfsr_s
+{
+  u32 src_div : 5;
+  u32 reserved0 : 3;
+  u32 src_sel : 3;
+  u32 reserved1 : 21;
+};
+
+/* Union definition of register */
+union ipa_gcc_hwio_def_gcc_rpmh_pka_ecc_perf9_dfsr_u
+{
+  struct ipa_gcc_hwio_def_gcc_rpmh_pka_ecc_perf9_dfsr_s def;
+  u32 value;
+};
+
+/*===========================================================================*/
+/*!
+  @brief Bit Field definition of register: GCC_RPMH_PKA_ECC_PERF10_DFSR
+*/
+/*===========================================================================*/
+/* Structure definition of register */
+struct ipa_gcc_hwio_def_gcc_rpmh_pka_ecc_perf10_dfsr_s
+{
+  u32 src_div : 5;
+  u32 reserved0 : 3;
+  u32 src_sel : 3;
+  u32 reserved1 : 21;
+};
+
+/* Union definition of register */
+union ipa_gcc_hwio_def_gcc_rpmh_pka_ecc_perf10_dfsr_u
+{
+  struct ipa_gcc_hwio_def_gcc_rpmh_pka_ecc_perf10_dfsr_s def;
+  u32 value;
+};
+
+/*===========================================================================*/
+/*!
+  @brief Bit Field definition of register: GCC_RPMH_PKA_ECC_PERF11_DFSR
+*/
+/*===========================================================================*/
+/* Structure definition of register */
+struct ipa_gcc_hwio_def_gcc_rpmh_pka_ecc_perf11_dfsr_s
+{
+  u32 src_div : 5;
+  u32 reserved0 : 3;
+  u32 src_sel : 3;
+  u32 reserved1 : 21;
+};
+
+/* Union definition of register */
+union ipa_gcc_hwio_def_gcc_rpmh_pka_ecc_perf11_dfsr_u
+{
+  struct ipa_gcc_hwio_def_gcc_rpmh_pka_ecc_perf11_dfsr_s def;
+  u32 value;
+};
+
+/*===========================================================================*/
+/*!
+  @brief Bit Field definition of register: GCC_RPMH_PKA_ECC_PERF12_DFSR
+*/
+/*===========================================================================*/
+/* Structure definition of register */
+struct ipa_gcc_hwio_def_gcc_rpmh_pka_ecc_perf12_dfsr_s
+{
+  u32 src_div : 5;
+  u32 reserved0 : 3;
+  u32 src_sel : 3;
+  u32 reserved1 : 21;
+};
+
+/* Union definition of register */
+union ipa_gcc_hwio_def_gcc_rpmh_pka_ecc_perf12_dfsr_u
+{
+  struct ipa_gcc_hwio_def_gcc_rpmh_pka_ecc_perf12_dfsr_s def;
+  u32 value;
+};
+
+/*===========================================================================*/
+/*!
+  @brief Bit Field definition of register: GCC_RPMH_PKA_ECC_PERF13_DFSR
+*/
+/*===========================================================================*/
+/* Structure definition of register */
+struct ipa_gcc_hwio_def_gcc_rpmh_pka_ecc_perf13_dfsr_s
+{
+  u32 src_div : 5;
+  u32 reserved0 : 3;
+  u32 src_sel : 3;
+  u32 reserved1 : 21;
+};
+
+/* Union definition of register */
+union ipa_gcc_hwio_def_gcc_rpmh_pka_ecc_perf13_dfsr_u
+{
+  struct ipa_gcc_hwio_def_gcc_rpmh_pka_ecc_perf13_dfsr_s def;
+  u32 value;
+};
+
+/*===========================================================================*/
+/*!
+  @brief Bit Field definition of register: GCC_RPMH_PKA_ECC_PERF14_DFSR
+*/
+/*===========================================================================*/
+/* Structure definition of register */
+struct ipa_gcc_hwio_def_gcc_rpmh_pka_ecc_perf14_dfsr_s
+{
+  u32 src_div : 5;
+  u32 reserved0 : 3;
+  u32 src_sel : 3;
+  u32 reserved1 : 21;
+};
+
+/* Union definition of register */
+union ipa_gcc_hwio_def_gcc_rpmh_pka_ecc_perf14_dfsr_u
+{
+  struct ipa_gcc_hwio_def_gcc_rpmh_pka_ecc_perf14_dfsr_s def;
+  u32 value;
+};
+
+/*===========================================================================*/
+/*!
+  @brief Bit Field definition of register: GCC_RPMH_PKA_ECC_PERF15_DFSR
+*/
+/*===========================================================================*/
+/* Structure definition of register */
+struct ipa_gcc_hwio_def_gcc_rpmh_pka_ecc_perf15_dfsr_s
+{
+  u32 src_div : 5;
+  u32 reserved0 : 3;
+  u32 src_sel : 3;
+  u32 reserved1 : 21;
+};
+
+/* Union definition of register */
+union ipa_gcc_hwio_def_gcc_rpmh_pka_ecc_perf15_dfsr_u
+{
+  struct ipa_gcc_hwio_def_gcc_rpmh_pka_ecc_perf15_dfsr_s def;
+  u32 value;
+};
+
+/*===========================================================================*/
+/*!
+  @brief Bit Field definition of register: GCC_ECC_CMD_RCGR
+*/
+/*===========================================================================*/
+/* Structure definition of register */
+struct ipa_gcc_hwio_def_gcc_ecc_cmd_rcgr_s
+{
+  u32 update : 1;
+  u32 root_en : 1;
+  u32 reserved0 : 2;
+  u32 dirty_cfg_rcgr : 1;
+  u32 reserved1 : 26;
+  u32 root_off : 1;
+};
+
+/* Union definition of register */
+union ipa_gcc_hwio_def_gcc_ecc_cmd_rcgr_u
+{
+  struct ipa_gcc_hwio_def_gcc_ecc_cmd_rcgr_s def;
+  u32 value;
+};
+
+/*===========================================================================*/
+/*!
+  @brief Bit Field definition of register: GCC_ECC_CFG_RCGR
+*/
+/*===========================================================================*/
+/* Structure definition of register */
+struct ipa_gcc_hwio_def_gcc_ecc_cfg_rcgr_s
+{
+  u32 src_div : 5;
+  u32 reserved0 : 3;
+  u32 src_sel : 3;
+  u32 reserved1 : 5;
+  u32 rcglite_disable : 1;
+  u32 reserved2 : 3;
+  u32 hw_clk_control : 1;
+  u32 reserved3 : 11;
+};
+
+/* Union definition of register */
+union ipa_gcc_hwio_def_gcc_ecc_cfg_rcgr_u
+{
+  struct ipa_gcc_hwio_def_gcc_ecc_cfg_rcgr_s def;
+  u32 value;
+};
+
+/*===========================================================================*/
+/*!
+  @brief Bit Field definition of register: GCC_QM_BCR
+*/
+/*===========================================================================*/
+/* Structure definition of register */
+struct ipa_gcc_hwio_def_gcc_qm_bcr_s
+{
+  u32 blk_ares : 1;
+  u32 reserved0 : 31;
+};
+
+/* Union definition of register */
+union ipa_gcc_hwio_def_gcc_qm_bcr_u
+{
+  struct ipa_gcc_hwio_def_gcc_qm_bcr_s def;
+  u32 value;
+};
+
+/*===========================================================================*/
+/*!
+  @brief Bit Field definition of register: GCC_QM_CFG_AHB_CBCR
+*/
+/*===========================================================================*/
+/* Structure definition of register */
+struct ipa_gcc_hwio_def_gcc_qm_cfg_ahb_cbcr_s
+{
+  u32 clk_enable : 1;
+  u32 reserved0 : 1;
+  u32 clk_ares : 1;
+  u32 reserved1 : 17;
+  u32 ignore_rpmh_clk_dis : 1;
+  u32 reserved2 : 1;
+  u32 clk_dis : 1;
+  u32 ignore_all_clk_dis : 1;
+  u32 ignore_all_ares : 1;
+  u32 reserved3 : 6;
+  u32 clk_off : 1;
+};
+
+/* Union definition of register */
+union ipa_gcc_hwio_def_gcc_qm_cfg_ahb_cbcr_u
+{
+  struct ipa_gcc_hwio_def_gcc_qm_cfg_ahb_cbcr_s def;
+  u32 value;
+};
+
+/*===========================================================================*/
+/*!
+  @brief Bit Field definition of register: GCC_QM_CORE_CBCR
+*/
+/*===========================================================================*/
+/* Structure definition of register */
+struct ipa_gcc_hwio_def_gcc_qm_core_cbcr_s
+{
+  u32 clk_enable : 1;
+  u32 reserved0 : 1;
+  u32 clk_ares : 1;
+  u32 reserved1 : 19;
+  u32 clk_dis : 1;
+  u32 ignore_all_clk_dis : 1;
+  u32 ignore_all_ares : 1;
+  u32 reserved2 : 6;
+  u32 clk_off : 1;
+};
+
+/* Union definition of register */
+union ipa_gcc_hwio_def_gcc_qm_core_cbcr_u
+{
+  struct ipa_gcc_hwio_def_gcc_qm_core_cbcr_s def;
+  u32 value;
+};
+
+/*===========================================================================*/
+/*!
+  @brief Bit Field definition of register: GCC_QM_CMD_RCGR
+*/
+/*===========================================================================*/
+/* Structure definition of register */
+struct ipa_gcc_hwio_def_gcc_qm_cmd_rcgr_s
+{
+  u32 update : 1;
+  u32 root_en : 1;
+  u32 reserved0 : 2;
+  u32 dirty_cfg_rcgr : 1;
+  u32 reserved1 : 26;
+  u32 root_off : 1;
+};
+
+/* Union definition of register */
+union ipa_gcc_hwio_def_gcc_qm_cmd_rcgr_u
+{
+  struct ipa_gcc_hwio_def_gcc_qm_cmd_rcgr_s def;
+  u32 value;
+};
+
+/*===========================================================================*/
+/*!
+  @brief Bit Field definition of register: GCC_QM_CFG_RCGR
+*/
+/*===========================================================================*/
+/* Structure definition of register */
+struct ipa_gcc_hwio_def_gcc_qm_cfg_rcgr_s
+{
+  u32 src_div : 5;
+  u32 reserved0 : 3;
+  u32 src_sel : 3;
+  u32 reserved1 : 5;
+  u32 rcglite_disable : 1;
+  u32 reserved2 : 3;
+  u32 hw_clk_control : 1;
+  u32 reserved3 : 11;
+};
+
+/* Union definition of register */
+union ipa_gcc_hwio_def_gcc_qm_cfg_rcgr_u
+{
+  struct ipa_gcc_hwio_def_gcc_qm_cfg_rcgr_s def;
+  u32 value;
+};
+
+/*===========================================================================*/
+/*!
+  @brief Bit Field definition of register: GCC_MSS_CE_NAV_BRIDGE_BCR
+*/
+/*===========================================================================*/
+/* Structure definition of register */
+struct ipa_gcc_hwio_def_gcc_mss_ce_nav_bridge_bcr_s
+{
+  u32 blk_ares : 1;
+  u32 reserved0 : 31;
+};
+
+/* Union definition of register */
+union ipa_gcc_hwio_def_gcc_mss_ce_nav_bridge_bcr_u
+{
+  struct ipa_gcc_hwio_def_gcc_mss_ce_nav_bridge_bcr_s def;
+  u32 value;
+};
+
+/*===========================================================================*/
+/*!
+  @brief Bit Field definition of register: GCC_MSS_CE_NAV_BRIDGE_AXI_CBCR
+*/
+/*===========================================================================*/
+/* Structure definition of register */
+struct ipa_gcc_hwio_def_gcc_mss_ce_nav_bridge_axi_cbcr_s
+{
+  u32 clk_enable : 1;
+  u32 reserved0 : 1;
+  u32 clk_ares : 1;
+  u32 reserved1 : 17;
+  u32 ignore_rpmh_clk_dis : 1;
+  u32 reserved2 : 1;
+  u32 clk_dis : 1;
+  u32 ignore_all_clk_dis : 1;
+  u32 ignore_all_ares : 1;
+  u32 reserved3 : 6;
+  u32 clk_off : 1;
+};
+
+/* Union definition of register */
+union ipa_gcc_hwio_def_gcc_mss_ce_nav_bridge_axi_cbcr_u
+{
+  struct ipa_gcc_hwio_def_gcc_mss_ce_nav_bridge_axi_cbcr_s def;
+  u32 value;
+};
+
+/*===========================================================================*/
+/*!
+  @brief Bit Field definition of register: GCC_SPMI_VGIS_BCR
+*/
+/*===========================================================================*/
+/* Structure definition of register */
+struct ipa_gcc_hwio_def_gcc_spmi_vgis_bcr_s
+{
+  u32 blk_ares : 1;
+  u32 reserved0 : 31;
+};
+
+/* Union definition of register */
+union ipa_gcc_hwio_def_gcc_spmi_vgis_bcr_u
+{
+  struct ipa_gcc_hwio_def_gcc_spmi_vgis_bcr_s def;
+  u32 value;
+};
+
+/*===========================================================================*/
+/*!
+  @brief Bit Field definition of register: GCC_SPMI_VGIS_CBCR
+*/
+/*===========================================================================*/
+/* Structure definition of register */
+struct ipa_gcc_hwio_def_gcc_spmi_vgis_cbcr_s
+{
+  u32 clk_enable : 1;
+  u32 hw_ctl : 1;
+  u32 clk_ares : 1;
+  u32 sw_only_en : 1;
+  u32 reserved0 : 18;
+  u32 clk_dis : 1;
+  u32 ignore_all_clk_dis : 1;
+  u32 ignore_all_ares : 1;
+  u32 reserved1 : 6;
+  u32 clk_off : 1;
+};
+
+/* Union definition of register */
+union ipa_gcc_hwio_def_gcc_spmi_vgis_cbcr_u
+{
+  struct ipa_gcc_hwio_def_gcc_spmi_vgis_cbcr_s def;
+  u32 value;
+};
+
+/*===========================================================================*/
+/*!
+  @brief Bit Field definition of register: GCC_SPMI_VGIS_CMD_RCGR
+*/
+/*===========================================================================*/
+/* Structure definition of register */
+struct ipa_gcc_hwio_def_gcc_spmi_vgis_cmd_rcgr_s
+{
+  u32 update : 1;
+  u32 root_en : 1;
+  u32 reserved0 : 2;
+  u32 dirty_cfg_rcgr : 1;
+  u32 reserved1 : 26;
+  u32 root_off : 1;
+};
+
+/* Union definition of register */
+union ipa_gcc_hwio_def_gcc_spmi_vgis_cmd_rcgr_u
+{
+  struct ipa_gcc_hwio_def_gcc_spmi_vgis_cmd_rcgr_s def;
+  u32 value;
+};
+
+/*===========================================================================*/
+/*!
+  @brief Bit Field definition of register: GCC_SPMI_VGIS_CFG_RCGR
+*/
+/*===========================================================================*/
+/* Structure definition of register */
+struct ipa_gcc_hwio_def_gcc_spmi_vgis_cfg_rcgr_s
+{
+  u32 src_div : 5;
+  u32 reserved0 : 3;
+  u32 src_sel : 3;
+  u32 reserved1 : 5;
+  u32 rcglite_disable : 1;
+  u32 reserved2 : 3;
+  u32 hw_clk_control : 1;
+  u32 reserved3 : 11;
+};
+
+/* Union definition of register */
+union ipa_gcc_hwio_def_gcc_spmi_vgis_cfg_rcgr_u
+{
+  struct ipa_gcc_hwio_def_gcc_spmi_vgis_cfg_rcgr_s def;
+  u32 value;
+};
+
+/*===========================================================================*/
+/*!
+  @brief Bit Field definition of register: GCC_MISC_BCR
+*/
+/*===========================================================================*/
+/* Structure definition of register */
+struct ipa_gcc_hwio_def_gcc_misc_bcr_s
+{
+  u32 blk_ares : 1;
+  u32 reserved0 : 31;
+};
+
+/* Union definition of register */
+union ipa_gcc_hwio_def_gcc_misc_bcr_u
+{
+  struct ipa_gcc_hwio_def_gcc_misc_bcr_s def;
+  u32 value;
+};
+
+/*===========================================================================*/
+/*!
+  @brief Bit Field definition of register: GCC_PCIE_LINK_DOWN_BCR
+*/
+/*===========================================================================*/
+/* Structure definition of register */
+struct ipa_gcc_hwio_def_gcc_pcie_link_down_bcr_s
+{
+  u32 blk_ares : 1;
+  u32 reserved0 : 31;
+};
+
+/* Union definition of register */
+union ipa_gcc_hwio_def_gcc_pcie_link_down_bcr_u
+{
+  struct ipa_gcc_hwio_def_gcc_pcie_link_down_bcr_s def;
+  u32 value;
+};
+
+/*===========================================================================*/
+/*!
+  @brief Bit Field definition of register: GCC_PCIE_PHY_CFG_AHB_BCR
+*/
+/*===========================================================================*/
+/* Structure definition of register */
+struct ipa_gcc_hwio_def_gcc_pcie_phy_cfg_ahb_bcr_s
+{
+  u32 blk_ares : 1;
+  u32 reserved0 : 31;
+};
+
+/* Union definition of register */
+union ipa_gcc_hwio_def_gcc_pcie_phy_cfg_ahb_bcr_u
+{
+  struct ipa_gcc_hwio_def_gcc_pcie_phy_cfg_ahb_bcr_s def;
+  u32 value;
+};
+
+/*===========================================================================*/
+/*!
+  @brief Bit Field definition of register: GCC_PCIE_PHY_COM_BCR
+*/
+/*===========================================================================*/
+/* Structure definition of register */
+struct ipa_gcc_hwio_def_gcc_pcie_phy_com_bcr_s
+{
+  u32 blk_ares : 1;
+  u32 reserved0 : 31;
+};
+
+/* Union definition of register */
+union ipa_gcc_hwio_def_gcc_pcie_phy_com_bcr_u
+{
+  struct ipa_gcc_hwio_def_gcc_pcie_phy_com_bcr_s def;
+  u32 value;
+};
+
+/*===========================================================================*/
+/*!
+  @brief Bit Field definition of register: GCC_PCIE_NOCSR_COM_PHY_BCR
+*/
+/*===========================================================================*/
+/* Structure definition of register */
+struct ipa_gcc_hwio_def_gcc_pcie_nocsr_com_phy_bcr_s
+{
+  u32 blk_ares : 1;
+  u32 reserved0 : 31;
+};
+
+/* Union definition of register */
+union ipa_gcc_hwio_def_gcc_pcie_nocsr_com_phy_bcr_u
+{
+  struct ipa_gcc_hwio_def_gcc_pcie_nocsr_com_phy_bcr_s def;
+  u32 value;
+};
+
+/*===========================================================================*/
+/*!
+  @brief Bit Field definition of register: GCC_PCIE_PHY_NOCSR_COM_PHY_BCR
+*/
+/*===========================================================================*/
+/* Structure definition of register */
+struct ipa_gcc_hwio_def_gcc_pcie_phy_nocsr_com_phy_bcr_s
+{
+  u32 blk_ares : 1;
+  u32 reserved0 : 31;
+};
+
+/* Union definition of register */
+union ipa_gcc_hwio_def_gcc_pcie_phy_nocsr_com_phy_bcr_u
+{
+  struct ipa_gcc_hwio_def_gcc_pcie_phy_nocsr_com_phy_bcr_s def;
+  u32 value;
+};
+
+/*===========================================================================*/
+/*!
+  @brief Bit Field definition of register: GCC_GPLL4_OUT_EVEN_PWRGRP1_CLKGEN_ACGC_ACGCR
+*/
+/*===========================================================================*/
+/* Structure definition of register */
+struct ipa_gcc_hwio_def_gcc_gpll4_out_even_pwrgrp1_clkgen_acgc_acgcr_s
+{
+  u32 clk_enable : 1;
+  u32 reserved0 : 30;
+  u32 clk_on : 1;
+};
+
+/* Union definition of register */
+union ipa_gcc_hwio_def_gcc_gpll4_out_even_pwrgrp1_clkgen_acgc_acgcr_u
+{
+  struct ipa_gcc_hwio_def_gcc_gpll4_out_even_pwrgrp1_clkgen_acgc_acgcr_s def;
+  u32 value;
+};
+
+/*===========================================================================*/
+/*!
+  @brief Bit Field definition of register: GCC_GPLL4_OUT_EVEN_PWRGRP2_CLKGEN_ACGC_ACGCR
+*/
+/*===========================================================================*/
+/* Structure definition of register */
+struct ipa_gcc_hwio_def_gcc_gpll4_out_even_pwrgrp2_clkgen_acgc_acgcr_s
+{
+  u32 clk_enable : 1;
+  u32 reserved0 : 30;
+  u32 clk_on : 1;
+};
+
+/* Union definition of register */
+union ipa_gcc_hwio_def_gcc_gpll4_out_even_pwrgrp2_clkgen_acgc_acgcr_u
+{
+  struct ipa_gcc_hwio_def_gcc_gpll4_out_even_pwrgrp2_clkgen_acgc_acgcr_s def;
+  u32 value;
+};
+
+/*===========================================================================*/
+/*!
+  @brief Bit Field definition of register: GCC_GPLL1_OUT_EVEN_PWRGRP2_CLKGEN_ACGC_ACGCR
+*/
+/*===========================================================================*/
+/* Structure definition of register */
+struct ipa_gcc_hwio_def_gcc_gpll1_out_even_pwrgrp2_clkgen_acgc_acgcr_s
+{
+  u32 clk_enable : 1;
+  u32 reserved0 : 30;
+  u32 clk_on : 1;
+};
+
+/* Union definition of register */
+union ipa_gcc_hwio_def_gcc_gpll1_out_even_pwrgrp2_clkgen_acgc_acgcr_u
+{
+  struct ipa_gcc_hwio_def_gcc_gpll1_out_even_pwrgrp2_clkgen_acgc_acgcr_s def;
+  u32 value;
+};
+
+/*===========================================================================*/
+/*!
+  @brief Bit Field definition of register: GCC_GPLL1_OUT_MAIN_PWRGRP1_CLKGEN_ACGC_ACGCR
+*/
+/*===========================================================================*/
+/* Structure definition of register */
+struct ipa_gcc_hwio_def_gcc_gpll1_out_main_pwrgrp1_clkgen_acgc_acgcr_s
+{
+  u32 clk_enable : 1;
+  u32 reserved0 : 30;
+  u32 clk_on : 1;
+};
+
+/* Union definition of register */
+union ipa_gcc_hwio_def_gcc_gpll1_out_main_pwrgrp1_clkgen_acgc_acgcr_u
+{
+  struct ipa_gcc_hwio_def_gcc_gpll1_out_main_pwrgrp1_clkgen_acgc_acgcr_s def;
+  u32 value;
+};
+
+/*===========================================================================*/
+/*!
+  @brief Bit Field definition of register: GCC_GPLL5_OUT_MAIN_PWRGRP1_CLKGEN_ACGC_ACGCR
+*/
+/*===========================================================================*/
+/* Structure definition of register */
+struct ipa_gcc_hwio_def_gcc_gpll5_out_main_pwrgrp1_clkgen_acgc_acgcr_s
+{
+  u32 clk_enable : 1;
+  u32 reserved0 : 30;
+  u32 clk_on : 1;
+};
+
+/* Union definition of register */
+union ipa_gcc_hwio_def_gcc_gpll5_out_main_pwrgrp1_clkgen_acgc_acgcr_u
+{
+  struct ipa_gcc_hwio_def_gcc_gpll5_out_main_pwrgrp1_clkgen_acgc_acgcr_s def;
+  u32 value;
+};
+
+/*===========================================================================*/
+/*!
+  @brief Bit Field definition of register: GCC_GPLL5_OUT_MAIN_PWRGRP2_CLKGEN_ACGC_ACGCR
+*/
+/*===========================================================================*/
+/* Structure definition of register */
+struct ipa_gcc_hwio_def_gcc_gpll5_out_main_pwrgrp2_clkgen_acgc_acgcr_s
+{
+  u32 clk_enable : 1;
+  u32 reserved0 : 30;
+  u32 clk_on : 1;
+};
+
+/* Union definition of register */
+union ipa_gcc_hwio_def_gcc_gpll5_out_main_pwrgrp2_clkgen_acgc_acgcr_u
+{
+  struct ipa_gcc_hwio_def_gcc_gpll5_out_main_pwrgrp2_clkgen_acgc_acgcr_s def;
+  u32 value;
+};
+
+/*===========================================================================*/
+/*!
+  @brief Bit Field definition of register: GCC_GPLL0_OUT_MAIN_PWRGRP1_CLKGEN_ACGC_ACGCR
+*/
+/*===========================================================================*/
+/* Structure definition of register */
+struct ipa_gcc_hwio_def_gcc_gpll0_out_main_pwrgrp1_clkgen_acgc_acgcr_s
+{
+  u32 clk_enable : 1;
+  u32 reserved0 : 30;
+  u32 clk_on : 1;
+};
+
+/* Union definition of register */
+union ipa_gcc_hwio_def_gcc_gpll0_out_main_pwrgrp1_clkgen_acgc_acgcr_u
+{
+  struct ipa_gcc_hwio_def_gcc_gpll0_out_main_pwrgrp1_clkgen_acgc_acgcr_s def;
+  u32 value;
+};
+
+/*===========================================================================*/
+/*!
+  @brief Bit Field definition of register: GCC_GPLL0_OUT_MAIN_PWRGRP2_CLKGEN_ACGC_ACGCR
+*/
+/*===========================================================================*/
+/* Structure definition of register */
+struct ipa_gcc_hwio_def_gcc_gpll0_out_main_pwrgrp2_clkgen_acgc_acgcr_s
+{
+  u32 clk_enable : 1;
+  u32 reserved0 : 30;
+  u32 clk_on : 1;
+};
+
+/* Union definition of register */
+union ipa_gcc_hwio_def_gcc_gpll0_out_main_pwrgrp2_clkgen_acgc_acgcr_u
+{
+  struct ipa_gcc_hwio_def_gcc_gpll0_out_main_pwrgrp2_clkgen_acgc_acgcr_s def;
+  u32 value;
+};
+
+/*===========================================================================*/
+/*!
+  @brief Bit Field definition of register: GCC_GPLL0_OUT_MAIN_PWRGRP3_CLKGEN_ACGC_ACGCR
+*/
+/*===========================================================================*/
+/* Structure definition of register */
+struct ipa_gcc_hwio_def_gcc_gpll0_out_main_pwrgrp3_clkgen_acgc_acgcr_s
+{
+  u32 clk_enable : 1;
+  u32 reserved0 : 30;
+  u32 clk_on : 1;
+};
+
+/* Union definition of register */
+union ipa_gcc_hwio_def_gcc_gpll0_out_main_pwrgrp3_clkgen_acgc_acgcr_u
+{
+  struct ipa_gcc_hwio_def_gcc_gpll0_out_main_pwrgrp3_clkgen_acgc_acgcr_s def;
+  u32 value;
+};
+
+/*===========================================================================*/
+/*!
+  @brief Bit Field definition of register: GCC_GPLL0_OUT_MAIN_PWRGRP4_CLKGEN_ACGC_ACGCR
+*/
+/*===========================================================================*/
+/* Structure definition of register */
+struct ipa_gcc_hwio_def_gcc_gpll0_out_main_pwrgrp4_clkgen_acgc_acgcr_s
+{
+  u32 clk_enable : 1;
+  u32 reserved0 : 30;
+  u32 clk_on : 1;
+};
+
+/* Union definition of register */
+union ipa_gcc_hwio_def_gcc_gpll0_out_main_pwrgrp4_clkgen_acgc_acgcr_u
+{
+  struct ipa_gcc_hwio_def_gcc_gpll0_out_main_pwrgrp4_clkgen_acgc_acgcr_s def;
+  u32 value;
+};
+
+/*===========================================================================*/
+/*!
+  @brief Bit Field definition of register: GCC_GPLL0_OUT_MAIN_PWRGRP5_CLKGEN_ACGC_ACGCR
+*/
+/*===========================================================================*/
+/* Structure definition of register */
+struct ipa_gcc_hwio_def_gcc_gpll0_out_main_pwrgrp5_clkgen_acgc_acgcr_s
+{
+  u32 clk_enable : 1;
+  u32 reserved0 : 30;
+  u32 clk_on : 1;
+};
+
+/* Union definition of register */
+union ipa_gcc_hwio_def_gcc_gpll0_out_main_pwrgrp5_clkgen_acgc_acgcr_u
+{
+  struct ipa_gcc_hwio_def_gcc_gpll0_out_main_pwrgrp5_clkgen_acgc_acgcr_s def;
+  u32 value;
+};
+
+/*===========================================================================*/
+/*!
+  @brief Bit Field definition of register: GCC_GPLL0_OUT_MAIN_PWRGRP6_CLKGEN_ACGC_ACGCR
+*/
+/*===========================================================================*/
+/* Structure definition of register */
+struct ipa_gcc_hwio_def_gcc_gpll0_out_main_pwrgrp6_clkgen_acgc_acgcr_s
+{
+  u32 clk_enable : 1;
+  u32 reserved0 : 30;
+  u32 clk_on : 1;
+};
+
+/* Union definition of register */
+union ipa_gcc_hwio_def_gcc_gpll0_out_main_pwrgrp6_clkgen_acgc_acgcr_u
+{
+  struct ipa_gcc_hwio_def_gcc_gpll0_out_main_pwrgrp6_clkgen_acgc_acgcr_s def;
+  u32 value;
+};
+
+/*===========================================================================*/
+/*!
+  @brief Bit Field definition of register: GCC_GPLL0_OUT_MAIN_PWRGRP7_CLKGEN_ACGC_ACGCR
+*/
+/*===========================================================================*/
+/* Structure definition of register */
+struct ipa_gcc_hwio_def_gcc_gpll0_out_main_pwrgrp7_clkgen_acgc_acgcr_s
+{
+  u32 clk_enable : 1;
+  u32 reserved0 : 30;
+  u32 clk_on : 1;
+};
+
+/* Union definition of register */
+union ipa_gcc_hwio_def_gcc_gpll0_out_main_pwrgrp7_clkgen_acgc_acgcr_u
+{
+  struct ipa_gcc_hwio_def_gcc_gpll0_out_main_pwrgrp7_clkgen_acgc_acgcr_s def;
+  u32 value;
+};
+
+/*===========================================================================*/
+/*!
+  @brief Bit Field definition of register: GCC_GPLL0_OUT_MAIN_PWRGRP8_CLKGEN_ACGC_ACGCR
+*/
+/*===========================================================================*/
+/* Structure definition of register */
+struct ipa_gcc_hwio_def_gcc_gpll0_out_main_pwrgrp8_clkgen_acgc_acgcr_s
+{
+  u32 clk_enable : 1;
+  u32 reserved0 : 30;
+  u32 clk_on : 1;
+};
+
+/* Union definition of register */
+union ipa_gcc_hwio_def_gcc_gpll0_out_main_pwrgrp8_clkgen_acgc_acgcr_u
+{
+  struct ipa_gcc_hwio_def_gcc_gpll0_out_main_pwrgrp8_clkgen_acgc_acgcr_s def;
+  u32 value;
+};
+
+/*===========================================================================*/
+/*!
+  @brief Bit Field definition of register: GCC_GPLL0_OUT_MAIN_PWRGRP9_CLKGEN_ACGC_ACGCR
+*/
+/*===========================================================================*/
+/* Structure definition of register */
+struct ipa_gcc_hwio_def_gcc_gpll0_out_main_pwrgrp9_clkgen_acgc_acgcr_s
+{
+  u32 clk_enable : 1;
+  u32 reserved0 : 30;
+  u32 clk_on : 1;
+};
+
+/* Union definition of register */
+union ipa_gcc_hwio_def_gcc_gpll0_out_main_pwrgrp9_clkgen_acgc_acgcr_u
+{
+  struct ipa_gcc_hwio_def_gcc_gpll0_out_main_pwrgrp9_clkgen_acgc_acgcr_s def;
+  u32 value;
+};
+
+/*===========================================================================*/
+/*!
+  @brief Bit Field definition of register: GCC_GPLL0_OUT_MAIN_PWRGRP10_CLKGEN_ACGC_ACGCR
+*/
+/*===========================================================================*/
+/* Structure definition of register */
+struct ipa_gcc_hwio_def_gcc_gpll0_out_main_pwrgrp10_clkgen_acgc_acgcr_s
+{
+  u32 clk_enable : 1;
+  u32 reserved0 : 30;
+  u32 clk_on : 1;
+};
+
+/* Union definition of register */
+union ipa_gcc_hwio_def_gcc_gpll0_out_main_pwrgrp10_clkgen_acgc_acgcr_u
+{
+  struct ipa_gcc_hwio_def_gcc_gpll0_out_main_pwrgrp10_clkgen_acgc_acgcr_s def;
+  u32 value;
+};
+
+/*===========================================================================*/
+/*!
+  @brief Bit Field definition of register: GCC_GPLL0_OUT_MAIN_PWRGRP11_CLKGEN_ACGC_ACGCR
+*/
+/*===========================================================================*/
+/* Structure definition of register */
+struct ipa_gcc_hwio_def_gcc_gpll0_out_main_pwrgrp11_clkgen_acgc_acgcr_s
+{
+  u32 clk_enable : 1;
+  u32 reserved0 : 30;
+  u32 clk_on : 1;
+};
+
+/* Union definition of register */
+union ipa_gcc_hwio_def_gcc_gpll0_out_main_pwrgrp11_clkgen_acgc_acgcr_u
+{
+  struct ipa_gcc_hwio_def_gcc_gpll0_out_main_pwrgrp11_clkgen_acgc_acgcr_s def;
+  u32 value;
+};
+
+/*===========================================================================*/
+/*!
+  @brief Bit Field definition of register: GCC_GPLL0_OUT_MAIN_PWRGRP12_CLKGEN_ACGC_ACGCR
+*/
+/*===========================================================================*/
+/* Structure definition of register */
+struct ipa_gcc_hwio_def_gcc_gpll0_out_main_pwrgrp12_clkgen_acgc_acgcr_s
+{
+  u32 clk_enable : 1;
+  u32 reserved0 : 30;
+  u32 clk_on : 1;
+};
+
+/* Union definition of register */
+union ipa_gcc_hwio_def_gcc_gpll0_out_main_pwrgrp12_clkgen_acgc_acgcr_u
+{
+  struct ipa_gcc_hwio_def_gcc_gpll0_out_main_pwrgrp12_clkgen_acgc_acgcr_s def;
+  u32 value;
+};
+
+/*===========================================================================*/
+/*!
+  @brief Bit Field definition of register: GCC_GPLL0_OUT_EVEN_PWRGRP15_CLKGEN_ACGC_ACGCR
+*/
+/*===========================================================================*/
+/* Structure definition of register */
+struct ipa_gcc_hwio_def_gcc_gpll0_out_even_pwrgrp15_clkgen_acgc_acgcr_s
+{
+  u32 clk_enable : 1;
+  u32 reserved0 : 30;
+  u32 clk_on : 1;
+};
+
+/* Union definition of register */
+union ipa_gcc_hwio_def_gcc_gpll0_out_even_pwrgrp15_clkgen_acgc_acgcr_u
+{
+  struct ipa_gcc_hwio_def_gcc_gpll0_out_even_pwrgrp15_clkgen_acgc_acgcr_s def;
+  u32 value;
+};
+
+/*===========================================================================*/
+/*!
+  @brief Bit Field definition of register: GCC_NAV_MBIST_ACGCR
+*/
+/*===========================================================================*/
+/* Structure definition of register */
+struct ipa_gcc_hwio_def_gcc_nav_mbist_acgcr_s
+{
+  u32 clk_enable : 1;
+  u32 reserved0 : 30;
+  u32 clk_on : 1;
+};
+
+/* Union definition of register */
+union ipa_gcc_hwio_def_gcc_nav_mbist_acgcr_u
+{
+  struct ipa_gcc_hwio_def_gcc_nav_mbist_acgcr_s def;
+  u32 value;
+};
+
+/*===========================================================================*/
+/*!
+  @brief Bit Field definition of register: GCC_USB3_PHY_PIPE_MUXR
+*/
+/*===========================================================================*/
+/* Structure definition of register */
+struct ipa_gcc_hwio_def_gcc_usb3_phy_pipe_muxr_s
+{
+  u32 mux_sel : 2;
+  u32 reserved0 : 30;
+};
+
+/* Union definition of register */
+union ipa_gcc_hwio_def_gcc_usb3_phy_pipe_muxr_u
+{
+  struct ipa_gcc_hwio_def_gcc_usb3_phy_pipe_muxr_s def;
+  u32 value;
+};
+
+/*===========================================================================*/
+/*!
+  @brief Bit Field definition of register: GCC_JBIST_REF_CLK_MUXR
+*/
+/*===========================================================================*/
+/* Structure definition of register */
+struct ipa_gcc_hwio_def_gcc_jbist_ref_clk_muxr_s
+{
+  u32 mux_sel : 2;
+  u32 reserved0 : 30;
+};
+
+/* Union definition of register */
+union ipa_gcc_hwio_def_gcc_jbist_ref_clk_muxr_u
+{
+  struct ipa_gcc_hwio_def_gcc_jbist_ref_clk_muxr_s def;
+  u32 value;
+};
+
+/*===========================================================================*/
+/*!
+  @brief Bit Field definition of register: GCC_PCIE_PIPE_MUXR
+*/
+/*===========================================================================*/
+/* Structure definition of register */
+struct ipa_gcc_hwio_def_gcc_pcie_pipe_muxr_s
+{
+  u32 mux_sel : 2;
+  u32 reserved0 : 30;
+};
+
+/* Union definition of register */
+union ipa_gcc_hwio_def_gcc_pcie_pipe_muxr_u
+{
+  struct ipa_gcc_hwio_def_gcc_pcie_pipe_muxr_s def;
+  u32 value;
+};
+
+/*===========================================================================*/
+/*!
+  @brief Bit Field definition of register: GCC_PCIE_AUX_MUXR
+*/
+/*===========================================================================*/
+/* Structure definition of register */
+struct ipa_gcc_hwio_def_gcc_pcie_aux_muxr_s
+{
+  u32 mux_sel : 2;
+  u32 reserved0 : 30;
+};
+
+/* Union definition of register */
+union ipa_gcc_hwio_def_gcc_pcie_aux_muxr_u
+{
+  struct ipa_gcc_hwio_def_gcc_pcie_aux_muxr_s def;
+  u32 value;
+};
+
+/*===========================================================================*/
+/*!
+  @brief Bit Field definition of register: GCC_PCIE_MBIST_MUXR
+*/
+/*===========================================================================*/
+/* Structure definition of register */
+struct ipa_gcc_hwio_def_gcc_pcie_mbist_muxr_s
+{
+  u32 mux_sel : 2;
+  u32 reserved0 : 30;
+};
+
+/* Union definition of register */
+union ipa_gcc_hwio_def_gcc_pcie_mbist_muxr_u
+{
+  struct ipa_gcc_hwio_def_gcc_pcie_mbist_muxr_s def;
+  u32 value;
+};
+
+/*===========================================================================*/
+/*!
+  @brief Bit Field definition of register: GCC_NAV_MBIST_MUXR
+*/
+/*===========================================================================*/
+/* Structure definition of register */
+struct ipa_gcc_hwio_def_gcc_nav_mbist_muxr_s
+{
+  u32 mux_sel : 1;
+  u32 reserved0 : 31;
+};
+
+/* Union definition of register */
+union ipa_gcc_hwio_def_gcc_nav_mbist_muxr_u
+{
+  struct ipa_gcc_hwio_def_gcc_nav_mbist_muxr_s def;
+  u32 value;
+};
+
+/*===========================================================================*/
+/*!
+  @brief Bit Field definition of register: GCC_MSS_Q6SS_BOOT_GPLL0_MUXR
+*/
+/*===========================================================================*/
+/* Structure definition of register */
+struct ipa_gcc_hwio_def_gcc_mss_q6ss_boot_gpll0_muxr_s
+{
+  u32 mux_sel : 1;
+  u32 reserved0 : 31;
+};
+
+/* Union definition of register */
+union ipa_gcc_hwio_def_gcc_mss_q6ss_boot_gpll0_muxr_u
+{
+  struct ipa_gcc_hwio_def_gcc_mss_q6ss_boot_gpll0_muxr_s def;
+  u32 value;
+};
+
+/*===========================================================================*/
+/*!
+  @brief Bit Field definition of register: GCC_AUDIO_PLL_REF_MUXR
+*/
+/*===========================================================================*/
+/* Structure definition of register */
+struct ipa_gcc_hwio_def_gcc_audio_pll_ref_muxr_s
+{
+  u32 mux_sel : 2;
+  u32 reserved0 : 30;
+};
+
+/* Union definition of register */
+union ipa_gcc_hwio_def_gcc_audio_pll_ref_muxr_u
+{
+  struct ipa_gcc_hwio_def_gcc_audio_pll_ref_muxr_s def;
+  u32 value;
+};
+
+/*===========================================================================*/
+/*!
+  @brief Bit Field definition of register: GCC_IPA_AHB_MISC_CBCR
+*/
+/*===========================================================================*/
+/* Structure definition of register */
+struct ipa_gcc_hwio_def_gcc_ipa_ahb_misc_cbcr_s
+{
+  u32 reserved0 : 1;
+  u32 hw_ctl : 1;
+  u32 reserved1 : 30;
+};
+
+/* Union definition of register */
+union ipa_gcc_hwio_def_gcc_ipa_ahb_misc_cbcr_u
+{
+  struct ipa_gcc_hwio_def_gcc_ipa_ahb_misc_cbcr_s def;
+  u32 value;
+};
+
+/*===========================================================================*/
+/*!
+  @brief Bit Field definition of register: GCC_TCSR_PCIE_BCR
+*/
+/*===========================================================================*/
+/* Structure definition of register */
+struct ipa_gcc_hwio_def_gcc_tcsr_pcie_bcr_s
+{
+  u32 blk_ares : 1;
+  u32 reserved0 : 31;
+};
+
+/* Union definition of register */
+union ipa_gcc_hwio_def_gcc_tcsr_pcie_bcr_u
+{
+  struct ipa_gcc_hwio_def_gcc_tcsr_pcie_bcr_s def;
+  u32 value;
+};
+
+/*===========================================================================*/
+/*!
+  @brief Bit Field definition of register: GCC_GPLL4_PLL_TEST_SE_OVRD
+*/
+/*===========================================================================*/
+/* Structure definition of register */
+struct ipa_gcc_hwio_def_gcc_gpll4_pll_test_se_ovrd_s
+{
+  u32 ovrd : 1;
+  u32 reserved0 : 31;
+};
+
+/* Union definition of register */
+union ipa_gcc_hwio_def_gcc_gpll4_pll_test_se_ovrd_u
+{
+  struct ipa_gcc_hwio_def_gcc_gpll4_pll_test_se_ovrd_s def;
+  u32 value;
+};
+
+/*===========================================================================*/
+/*!
+  @brief Bit Field definition of register: GCC_ACC_MISC
+*/
+/*===========================================================================*/
+/* Structure definition of register */
+struct ipa_gcc_hwio_def_gcc_acc_misc_s
+{
+  u32 jtag_acc_src_sel_en : 1;
+  u32 reserved0 : 31;
+};
+
+/* Union definition of register */
+union ipa_gcc_hwio_def_gcc_acc_misc_u
+{
+  struct ipa_gcc_hwio_def_gcc_acc_misc_s def;
+  u32 value;
+};
+
+/*===========================================================================*/
+/*!
+  @brief Bit Field definition of register: GCC_CPUSS_AHB_MISC
+*/
+/*===========================================================================*/
+/* Structure definition of register */
+struct ipa_gcc_hwio_def_gcc_cpuss_ahb_misc_s
+{
+  u32 cpuss_ahb_clk_auto_scale_dis : 1;
+  u32 reserved0 : 3;
+  u32 cpuss_ahb_clk_auto_scale_div : 4;
+  u32 reserved1 : 24;
+};
+
+/* Union definition of register */
+union ipa_gcc_hwio_def_gcc_cpuss_ahb_misc_u
+{
+  struct ipa_gcc_hwio_def_gcc_cpuss_ahb_misc_s def;
+  u32 value;
+};
+
+/*===========================================================================*/
+/*!
+  @brief Bit Field definition of register: GCC_USB_30_MISC
+*/
+/*===========================================================================*/
+/* Structure definition of register */
+struct ipa_gcc_hwio_def_gcc_usb_30_misc_s
+{
+  u32 blk_ares_all : 1;
+  u32 reserved0 : 31;
+};
+
+/* Union definition of register */
+union ipa_gcc_hwio_def_gcc_usb_30_misc_u
+{
+  struct ipa_gcc_hwio_def_gcc_usb_30_misc_s def;
+  u32 value;
+};
+
+/*===========================================================================*/
+/*!
+  @brief Bit Field definition of register: GCC_RPM_GPLL_ENA_VOTE
+*/
+/*===========================================================================*/
+/* Structure definition of register */
+struct ipa_gcc_hwio_def_gcc_rpm_gpll_ena_vote_s
+{
+  u32 gpll0 : 1;
+  u32 gpll1 : 1;
+  u32 gpll2 : 1;
+  u32 gpll3 : 1;
+  u32 gpll4 : 1;
+  u32 gpll5 : 1;
+  u32 gpll6 : 1;
+  u32 reserved0 : 25;
+};
+
+/* Union definition of register */
+union ipa_gcc_hwio_def_gcc_rpm_gpll_ena_vote_u
+{
+  struct ipa_gcc_hwio_def_gcc_rpm_gpll_ena_vote_s def;
+  u32 value;
+};
+
+/*===========================================================================*/
+/*!
+  @brief Bit Field definition of register: GCC_RPM_GPLL_SLEEP_ENA_VOTE
+*/
+/*===========================================================================*/
+/* Structure definition of register */
+struct ipa_gcc_hwio_def_gcc_rpm_gpll_sleep_ena_vote_s
+{
+  u32 gpll0 : 1;
+  u32 gpll1 : 1;
+  u32 gpll2 : 1;
+  u32 gpll3 : 1;
+  u32 gpll4 : 1;
+  u32 gpll5 : 1;
+  u32 gpll6 : 1;
+  u32 reserved0 : 25;
+};
+
+/* Union definition of register */
+union ipa_gcc_hwio_def_gcc_rpm_gpll_sleep_ena_vote_u
+{
+  struct ipa_gcc_hwio_def_gcc_rpm_gpll_sleep_ena_vote_s def;
+  u32 value;
+};
+
+/*===========================================================================*/
+/*!
+  @brief Bit Field definition of register: GCC_RPM_CLOCK_BRANCH_ENA_VOTE
+*/
+/*===========================================================================*/
+/* Structure definition of register */
+struct ipa_gcc_hwio_def_gcc_rpm_clock_branch_ena_vote_s
+{
+  u32 sys_noc_cpuss_ahb_clk_ena : 1;
+  u32 tcsr_ahb_clk_ena : 1;
+  u32 qdss_cfg_ahb_clk_ena : 1;
+  u32 ce1_ahb_clk_ena : 1;
+  u32 ce1_axi_clk_ena : 1;
+  u32 ce1_clk_ena : 1;
+  u32 tlmm_clk_ena : 1;
+  u32 ultaudio_pcnoc_sway_clk_ena : 1;
+  u32 ultaudio_ahbfabric_ixfabric_clk_ena : 1;
+  u32 reserved0 : 1;
+  u32 boot_rom_ahb_clk_ena : 1;
+  u32 reserved1 : 1;
+  u32 tlmm_ahb_clk_ena : 1;
+  u32 prng_ahb_clk_ena : 1;
+  u32 blsp1_ahb_clk_ena : 1;
+  u32 blsp1_sleep_clk_ena : 1;
+  u32 reserved2 : 1;
+  u32 mss_gpll0_div_clk_src_ena : 1;
+  u32 reserved3 : 3;
+  u32 cpuss_ahb_clk_ena : 1;
+  u32 cpuss_gnoc_clk_ena : 1;
+  u32 reserved4 : 1;
+  u32 imem_axi_clk_ena : 1;
+  u32 reserved5 : 7;
+};
+
+/* Union definition of register */
+union ipa_gcc_hwio_def_gcc_rpm_clock_branch_ena_vote_u
+{
+  struct ipa_gcc_hwio_def_gcc_rpm_clock_branch_ena_vote_s def;
+  u32 value;
+};
+
+/*===========================================================================*/
+/*!
+  @brief Bit Field definition of register: GCC_RPM_CLOCK_SLEEP_ENA_VOTE
+*/
+/*===========================================================================*/
+/* Structure definition of register */
+struct ipa_gcc_hwio_def_gcc_rpm_clock_sleep_ena_vote_s
+{
+  u32 sys_noc_cpuss_ahb_clk_sleep_ena : 1;
+  u32 tcsr_ahb_clk_sleep_ena : 1;
+  u32 qdss_cfg_ahb_clk_sleep_ena : 1;
+  u32 ce1_ahb_clk_sleep_ena : 1;
+  u32 ce1_axi_clk_sleep_ena : 1;
+  u32 ce1_clk_sleep_ena : 1;
+  u32 tlmm_clk_sleep_ena : 1;
+  u32 ultaudio_pcnoc_sway_clk_sleep_ena : 1;
+  u32 ultaudio_ahbfabric_ixfabric_clk_sleep_ena : 1;
+  u32 reserved0 : 1;
+  u32 boot_rom_ahb_clk_sleep_ena : 1;
+  u32 reserved1 : 1;
+  u32 tlmm_ahb_clk_sleep_ena : 1;
+  u32 prng_ahb_clk_sleep_ena : 1;
+  u32 blsp1_ahb_clk_sleep_ena : 1;
+  u32 blsp1_sleep_clk_sleep_ena : 1;
+  u32 reserved2 : 1;
+  u32 mss_gpll0_div_clk_src_sleep_ena : 1;
+  u32 reserved3 : 3;
+  u32 cpuss_ahb_clk_sleep_ena : 1;
+  u32 cpuss_gnoc_clk_sleep_ena : 1;
+  u32 reserved4 : 1;
+  u32 imem_axi_clk_sleep_ena : 1;
+  u32 reserved5 : 7;
+};
+
+/* Union definition of register */
+union ipa_gcc_hwio_def_gcc_rpm_clock_sleep_ena_vote_u
+{
+  struct ipa_gcc_hwio_def_gcc_rpm_clock_sleep_ena_vote_s def;
+  u32 value;
+};
+
+/*===========================================================================*/
+/*!
+  @brief Bit Field definition of register: GCC_RPM_CLOCK_BRANCH_ENA_VOTE_1
+*/
+/*===========================================================================*/
+/* Structure definition of register */
+struct ipa_gcc_hwio_def_gcc_rpm_clock_branch_ena_vote_1_s
+{
+  u32 pcie_slv_axi_clk_ena : 1;
+  u32 pcie_mstr_axi_clk_ena : 1;
+  u32 pcie_cfg_ahb_clk_ena : 1;
+  u32 pcie_aux_clk_ena : 1;
+  u32 pcie_pipe_clk_ena : 1;
+  u32 pcie_slv_q2a_axi_clk_ena : 1;
+  u32 pcie_sleep_clk_ena : 1;
+  u32 pcie_rchng_phy_clk_ena : 1;
+  u32 reserved0 : 24;
+};
+
+/* Union definition of register */
+union ipa_gcc_hwio_def_gcc_rpm_clock_branch_ena_vote_1_u
+{
+  struct ipa_gcc_hwio_def_gcc_rpm_clock_branch_ena_vote_1_s def;
+  u32 value;
+};
+
+/*===========================================================================*/
+/*!
+  @brief Bit Field definition of register: GCC_RPM_CLOCK_SLEEP_ENA_VOTE_1
+*/
+/*===========================================================================*/
+/* Structure definition of register */
+struct ipa_gcc_hwio_def_gcc_rpm_clock_sleep_ena_vote_1_s
+{
+  u32 pcie_slv_axi_clk_sleep_ena : 1;
+  u32 pcie_mstr_axi_clk_sleep_ena : 1;
+  u32 pcie_cfg_ahb_clk_sleep_ena : 1;
+  u32 pcie_aux_clk_sleep_ena : 1;
+  u32 pcie_pipe_clk_sleep_ena : 1;
+  u32 pcie_slv_q2a_axi_clk_sleep_ena : 1;
+  u32 pcie_sleep_clk_sleep_ena : 1;
+  u32 pcie_rchng_phy_clk_sleep_ena : 1;
+  u32 reserved0 : 24;
+};
+
+/* Union definition of register */
+union ipa_gcc_hwio_def_gcc_rpm_clock_sleep_ena_vote_1_u
+{
+  struct ipa_gcc_hwio_def_gcc_rpm_clock_sleep_ena_vote_1_s def;
+  u32 value;
+};
+
+/*===========================================================================*/
+/*!
+  @brief Bit Field definition of register: GCC_APCS_GPLL_ENA_VOTE
+*/
+/*===========================================================================*/
+/* Structure definition of register */
+struct ipa_gcc_hwio_def_gcc_apcs_gpll_ena_vote_s
+{
+  u32 gpll0 : 1;
+  u32 gpll1 : 1;
+  u32 gpll2 : 1;
+  u32 gpll3 : 1;
+  u32 gpll4 : 1;
+  u32 gpll5 : 1;
+  u32 gpll6 : 1;
+  u32 reserved0 : 25;
+};
+
+/* Union definition of register */
+union ipa_gcc_hwio_def_gcc_apcs_gpll_ena_vote_u
+{
+  struct ipa_gcc_hwio_def_gcc_apcs_gpll_ena_vote_s def;
+  u32 value;
+};
+
+/*===========================================================================*/
+/*!
+  @brief Bit Field definition of register: GCC_APCS_GPLL_SLEEP_ENA_VOTE
+*/
+/*===========================================================================*/
+/* Structure definition of register */
+struct ipa_gcc_hwio_def_gcc_apcs_gpll_sleep_ena_vote_s
+{
+  u32 gpll0 : 1;
+  u32 gpll1 : 1;
+  u32 gpll2 : 1;
+  u32 gpll3 : 1;
+  u32 gpll4 : 1;
+  u32 gpll5 : 1;
+  u32 gpll6 : 1;
+  u32 reserved0 : 25;
+};
+
+/* Union definition of register */
+union ipa_gcc_hwio_def_gcc_apcs_gpll_sleep_ena_vote_u
+{
+  struct ipa_gcc_hwio_def_gcc_apcs_gpll_sleep_ena_vote_s def;
+  u32 value;
+};
+
+/*===========================================================================*/
+/*!
+  @brief Bit Field definition of register: GCC_APCS_CLOCK_BRANCH_ENA_VOTE
+*/
+/*===========================================================================*/
+/* Structure definition of register */
+struct ipa_gcc_hwio_def_gcc_apcs_clock_branch_ena_vote_s
+{
+  u32 sys_noc_cpuss_ahb_clk_ena : 1;
+  u32 tcsr_ahb_clk_ena : 1;
+  u32 qdss_cfg_ahb_clk_ena : 1;
+  u32 ce1_ahb_clk_ena : 1;
+  u32 ce1_axi_clk_ena : 1;
+  u32 ce1_clk_ena : 1;
+  u32 tlmm_clk_ena : 1;
+  u32 ultaudio_pcnoc_sway_clk_ena : 1;
+  u32 ultaudio_ahbfabric_ixfabric_clk_ena : 1;
+  u32 reserved0 : 1;
+  u32 boot_rom_ahb_clk_ena : 1;
+  u32 reserved1 : 1;
+  u32 tlmm_ahb_clk_ena : 1;
+  u32 prng_ahb_clk_ena : 1;
+  u32 blsp1_ahb_clk_ena : 1;
+  u32 blsp1_sleep_clk_ena : 1;
+  u32 reserved2 : 1;
+  u32 mss_gpll0_div_clk_src_ena : 1;
+  u32 reserved3 : 3;
+  u32 cpuss_ahb_clk_ena : 1;
+  u32 cpuss_gnoc_clk_ena : 1;
+  u32 reserved4 : 1;
+  u32 imem_axi_clk_ena : 1;
+  u32 reserved5 : 7;
+};
+
+/* Union definition of register */
+union ipa_gcc_hwio_def_gcc_apcs_clock_branch_ena_vote_u
+{
+  struct ipa_gcc_hwio_def_gcc_apcs_clock_branch_ena_vote_s def;
+  u32 value;
+};
+
+/*===========================================================================*/
+/*!
+  @brief Bit Field definition of register: GCC_APCS_CLOCK_SLEEP_ENA_VOTE
+*/
+/*===========================================================================*/
+/* Structure definition of register */
+struct ipa_gcc_hwio_def_gcc_apcs_clock_sleep_ena_vote_s
+{
+  u32 sys_noc_cpuss_ahb_clk_sleep_ena : 1;
+  u32 tcsr_ahb_clk_sleep_ena : 1;
+  u32 qdss_cfg_ahb_clk_sleep_ena : 1;
+  u32 ce1_ahb_clk_sleep_ena : 1;
+  u32 ce1_axi_clk_sleep_ena : 1;
+  u32 ce1_clk_sleep_ena : 1;
+  u32 tlmm_clk_sleep_ena : 1;
+  u32 ultaudio_pcnoc_sway_clk_sleep_ena : 1;
+  u32 ultaudio_ahbfabric_ixfabric_clk_sleep_ena : 1;
+  u32 reserved0 : 1;
+  u32 boot_rom_ahb_clk_sleep_ena : 1;
+  u32 reserved1 : 1;
+  u32 tlmm_ahb_clk_sleep_ena : 1;
+  u32 prng_ahb_clk_sleep_ena : 1;
+  u32 blsp1_ahb_clk_sleep_ena : 1;
+  u32 blsp1_sleep_clk_sleep_ena : 1;
+  u32 reserved2 : 1;
+  u32 mss_gpll0_div_clk_src_sleep_ena : 1;
+  u32 reserved3 : 3;
+  u32 cpuss_ahb_clk_sleep_ena : 1;
+  u32 cpuss_gnoc_clk_sleep_ena : 1;
+  u32 reserved4 : 1;
+  u32 imem_axi_clk_sleep_ena : 1;
+  u32 reserved5 : 7;
+};
+
+/* Union definition of register */
+union ipa_gcc_hwio_def_gcc_apcs_clock_sleep_ena_vote_u
+{
+  struct ipa_gcc_hwio_def_gcc_apcs_clock_sleep_ena_vote_s def;
+  u32 value;
+};
+
+/*===========================================================================*/
+/*!
+  @brief Bit Field definition of register: GCC_APCS_CLOCK_BRANCH_ENA_VOTE_1
+*/
+/*===========================================================================*/
+/* Structure definition of register */
+struct ipa_gcc_hwio_def_gcc_apcs_clock_branch_ena_vote_1_s
+{
+  u32 pcie_slv_axi_clk_ena : 1;
+  u32 pcie_mstr_axi_clk_ena : 1;
+  u32 pcie_cfg_ahb_clk_ena : 1;
+  u32 pcie_aux_clk_ena : 1;
+  u32 pcie_pipe_clk_ena : 1;
+  u32 pcie_slv_q2a_axi_clk_ena : 1;
+  u32 pcie_sleep_clk_ena : 1;
+  u32 pcie_rchng_phy_clk_ena : 1;
+  u32 reserved0 : 24;
+};
+
+/* Union definition of register */
+union ipa_gcc_hwio_def_gcc_apcs_clock_branch_ena_vote_1_u
+{
+  struct ipa_gcc_hwio_def_gcc_apcs_clock_branch_ena_vote_1_s def;
+  u32 value;
+};
+
+/*===========================================================================*/
+/*!
+  @brief Bit Field definition of register: GCC_APCS_CLOCK_SLEEP_ENA_VOTE_1
+*/
+/*===========================================================================*/
+/* Structure definition of register */
+struct ipa_gcc_hwio_def_gcc_apcs_clock_sleep_ena_vote_1_s
+{
+  u32 pcie_slv_axi_clk_sleep_ena : 1;
+  u32 pcie_mstr_axi_clk_sleep_ena : 1;
+  u32 pcie_cfg_ahb_clk_sleep_ena : 1;
+  u32 pcie_aux_clk_sleep_ena : 1;
+  u32 pcie_pipe_clk_sleep_ena : 1;
+  u32 pcie_slv_q2a_axi_clk_sleep_ena : 1;
+  u32 pcie_sleep_clk_sleep_ena : 1;
+  u32 pcie_rchng_phy_clk_sleep_ena : 1;
+  u32 reserved0 : 24;
+};
+
+/* Union definition of register */
+union ipa_gcc_hwio_def_gcc_apcs_clock_sleep_ena_vote_1_u
+{
+  struct ipa_gcc_hwio_def_gcc_apcs_clock_sleep_ena_vote_1_s def;
+  u32 value;
+};
+
+/*===========================================================================*/
+/*!
+  @brief Bit Field definition of register: GCC_APCS_TZ_GPLL_ENA_VOTE
+*/
+/*===========================================================================*/
+/* Structure definition of register */
+struct ipa_gcc_hwio_def_gcc_apcs_tz_gpll_ena_vote_s
+{
+  u32 gpll0 : 1;
+  u32 gpll1 : 1;
+  u32 gpll2 : 1;
+  u32 gpll3 : 1;
+  u32 gpll4 : 1;
+  u32 gpll5 : 1;
+  u32 gpll6 : 1;
+  u32 reserved0 : 25;
+};
+
+/* Union definition of register */
+union ipa_gcc_hwio_def_gcc_apcs_tz_gpll_ena_vote_u
+{
+  struct ipa_gcc_hwio_def_gcc_apcs_tz_gpll_ena_vote_s def;
+  u32 value;
+};
+
+/*===========================================================================*/
+/*!
+  @brief Bit Field definition of register: GCC_APCS_TZ_GPLL_SLEEP_ENA_VOTE
+*/
+/*===========================================================================*/
+/* Structure definition of register */
+struct ipa_gcc_hwio_def_gcc_apcs_tz_gpll_sleep_ena_vote_s
+{
+  u32 gpll0 : 1;
+  u32 gpll1 : 1;
+  u32 gpll2 : 1;
+  u32 gpll3 : 1;
+  u32 gpll4 : 1;
+  u32 gpll5 : 1;
+  u32 gpll6 : 1;
+  u32 reserved0 : 25;
+};
+
+/* Union definition of register */
+union ipa_gcc_hwio_def_gcc_apcs_tz_gpll_sleep_ena_vote_u
+{
+  struct ipa_gcc_hwio_def_gcc_apcs_tz_gpll_sleep_ena_vote_s def;
+  u32 value;
+};
+
+/*===========================================================================*/
+/*!
+  @brief Bit Field definition of register: GCC_APCS_TZ_CLOCK_BRANCH_ENA_VOTE
+*/
+/*===========================================================================*/
+/* Structure definition of register */
+struct ipa_gcc_hwio_def_gcc_apcs_tz_clock_branch_ena_vote_s
+{
+  u32 sys_noc_cpuss_ahb_clk_ena : 1;
+  u32 tcsr_ahb_clk_ena : 1;
+  u32 qdss_cfg_ahb_clk_ena : 1;
+  u32 ce1_ahb_clk_ena : 1;
+  u32 ce1_axi_clk_ena : 1;
+  u32 ce1_clk_ena : 1;
+  u32 tlmm_clk_ena : 1;
+  u32 ultaudio_pcnoc_sway_clk_ena : 1;
+  u32 ultaudio_ahbfabric_ixfabric_clk_ena : 1;
+  u32 reserved0 : 1;
+  u32 boot_rom_ahb_clk_ena : 1;
+  u32 reserved1 : 1;
+  u32 tlmm_ahb_clk_ena : 1;
+  u32 prng_ahb_clk_ena : 1;
+  u32 blsp1_ahb_clk_ena : 1;
+  u32 blsp1_sleep_clk_ena : 1;
+  u32 reserved2 : 1;
+  u32 mss_gpll0_div_clk_src_ena : 1;
+  u32 reserved3 : 3;
+  u32 cpuss_ahb_clk_ena : 1;
+  u32 cpuss_gnoc_clk_ena : 1;
+  u32 reserved4 : 1;
+  u32 imem_axi_clk_ena : 1;
+  u32 reserved5 : 7;
+};
+
+/* Union definition of register */
+union ipa_gcc_hwio_def_gcc_apcs_tz_clock_branch_ena_vote_u
+{
+  struct ipa_gcc_hwio_def_gcc_apcs_tz_clock_branch_ena_vote_s def;
+  u32 value;
+};
+
+/*===========================================================================*/
+/*!
+  @brief Bit Field definition of register: GCC_APCS_TZ_CLOCK_SLEEP_ENA_VOTE
+*/
+/*===========================================================================*/
+/* Structure definition of register */
+struct ipa_gcc_hwio_def_gcc_apcs_tz_clock_sleep_ena_vote_s
+{
+  u32 sys_noc_cpuss_ahb_clk_sleep_ena : 1;
+  u32 tcsr_ahb_clk_sleep_ena : 1;
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+  u32 ce1_ahb_clk_sleep_ena : 1;
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+  u32 ce1_clk_sleep_ena : 1;
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+};
+
+/* Union definition of register */
+union ipa_gcc_hwio_def_gcc_apcs_tz_clock_sleep_ena_vote_u
+{
+  struct ipa_gcc_hwio_def_gcc_apcs_tz_clock_sleep_ena_vote_s def;
+  u32 value;
+};
+
+/*===========================================================================*/
+/*!
+  @brief Bit Field definition of register: GCC_APCS_TZ_CLOCK_BRANCH_ENA_VOTE_1
+*/
+/*===========================================================================*/
+/* Structure definition of register */
+struct ipa_gcc_hwio_def_gcc_apcs_tz_clock_branch_ena_vote_1_s
+{
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+};
+
+/* Union definition of register */
+union ipa_gcc_hwio_def_gcc_apcs_tz_clock_branch_ena_vote_1_u
+{
+  struct ipa_gcc_hwio_def_gcc_apcs_tz_clock_branch_ena_vote_1_s def;
+  u32 value;
+};
+
+/*===========================================================================*/
+/*!
+  @brief Bit Field definition of register: GCC_APCS_TZ_CLOCK_SLEEP_ENA_VOTE_1
+*/
+/*===========================================================================*/
+/* Structure definition of register */
+struct ipa_gcc_hwio_def_gcc_apcs_tz_clock_sleep_ena_vote_1_s
+{
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+};
+
+/* Union definition of register */
+union ipa_gcc_hwio_def_gcc_apcs_tz_clock_sleep_ena_vote_1_u
+{
+  struct ipa_gcc_hwio_def_gcc_apcs_tz_clock_sleep_ena_vote_1_s def;
+  u32 value;
+};
+
+/*===========================================================================*/
+/*!
+  @brief Bit Field definition of register: GCC_HYP_GPLL_ENA_VOTE
+*/
+/*===========================================================================*/
+/* Structure definition of register */
+struct ipa_gcc_hwio_def_gcc_hyp_gpll_ena_vote_s
+{
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+};
+
+/* Union definition of register */
+union ipa_gcc_hwio_def_gcc_hyp_gpll_ena_vote_u
+{
+  struct ipa_gcc_hwio_def_gcc_hyp_gpll_ena_vote_s def;
+  u32 value;
+};
+
+/*===========================================================================*/
+/*!
+  @brief Bit Field definition of register: GCC_HYP_GPLL_SLEEP_ENA_VOTE
+*/
+/*===========================================================================*/
+/* Structure definition of register */
+struct ipa_gcc_hwio_def_gcc_hyp_gpll_sleep_ena_vote_s
+{
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+  u32 gpll1 : 1;
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+  u32 gpll3 : 1;
+  u32 gpll4 : 1;
+  u32 gpll5 : 1;
+  u32 gpll6 : 1;
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+};
+
+/* Union definition of register */
+union ipa_gcc_hwio_def_gcc_hyp_gpll_sleep_ena_vote_u
+{
+  struct ipa_gcc_hwio_def_gcc_hyp_gpll_sleep_ena_vote_s def;
+  u32 value;
+};
+
+/*===========================================================================*/
+/*!
+  @brief Bit Field definition of register: GCC_HYP_CLOCK_BRANCH_ENA_VOTE
+*/
+/*===========================================================================*/
+/* Structure definition of register */
+struct ipa_gcc_hwio_def_gcc_hyp_clock_branch_ena_vote_s
+{
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+};
+
+/* Union definition of register */
+union ipa_gcc_hwio_def_gcc_hyp_clock_branch_ena_vote_u
+{
+  struct ipa_gcc_hwio_def_gcc_hyp_clock_branch_ena_vote_s def;
+  u32 value;
+};
+
+/*===========================================================================*/
+/*!
+  @brief Bit Field definition of register: GCC_HYP_CLOCK_SLEEP_ENA_VOTE
+*/
+/*===========================================================================*/
+/* Structure definition of register */
+struct ipa_gcc_hwio_def_gcc_hyp_clock_sleep_ena_vote_s
+{
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+  u32 reserved3 : 3;
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+  u32 reserved5 : 7;
+};
+
+/* Union definition of register */
+union ipa_gcc_hwio_def_gcc_hyp_clock_sleep_ena_vote_u
+{
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+  u32 value;
+};
+
+/*===========================================================================*/
+/*!
+  @brief Bit Field definition of register: GCC_HYP_CLOCK_BRANCH_ENA_VOTE_1
+*/
+/*===========================================================================*/
+/* Structure definition of register */
+struct ipa_gcc_hwio_def_gcc_hyp_clock_branch_ena_vote_1_s
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+};
+
+/* Union definition of register */
+union ipa_gcc_hwio_def_gcc_hyp_clock_branch_ena_vote_1_u
+{
+  struct ipa_gcc_hwio_def_gcc_hyp_clock_branch_ena_vote_1_s def;
+  u32 value;
+};
+
+/*===========================================================================*/
+/*!
+  @brief Bit Field definition of register: GCC_HYP_CLOCK_SLEEP_ENA_VOTE_1
+*/
+/*===========================================================================*/
+/* Structure definition of register */
+struct ipa_gcc_hwio_def_gcc_hyp_clock_sleep_ena_vote_1_s
+{
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+  u32 pcie_mstr_axi_clk_sleep_ena : 1;
+  u32 pcie_cfg_ahb_clk_sleep_ena : 1;
+  u32 pcie_aux_clk_sleep_ena : 1;
+  u32 pcie_pipe_clk_sleep_ena : 1;
+  u32 pcie_slv_q2a_axi_clk_sleep_ena : 1;
+  u32 pcie_sleep_clk_sleep_ena : 1;
+  u32 pcie_rchng_phy_clk_sleep_ena : 1;
+  u32 reserved0 : 24;
+};
+
+/* Union definition of register */
+union ipa_gcc_hwio_def_gcc_hyp_clock_sleep_ena_vote_1_u
+{
+  struct ipa_gcc_hwio_def_gcc_hyp_clock_sleep_ena_vote_1_s def;
+  u32 value;
+};
+
+/*===========================================================================*/
+/*!
+  @brief Bit Field definition of register: GCC_SPARE_GPLL_ENA_VOTE
+*/
+/*===========================================================================*/
+/* Structure definition of register */
+struct ipa_gcc_hwio_def_gcc_spare_gpll_ena_vote_s
+{
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+
+/* Union definition of register */
+union ipa_gcc_hwio_def_gcc_spare_gpll_ena_vote_u
+{
+  struct ipa_gcc_hwio_def_gcc_spare_gpll_ena_vote_s def;
+  u32 value;
+};
+
+/*===========================================================================*/
+/*!
+  @brief Bit Field definition of register: GCC_SPARE_GPLL_SLEEP_ENA_VOTE
+*/
+/*===========================================================================*/
+/* Structure definition of register */
+struct ipa_gcc_hwio_def_gcc_spare_gpll_sleep_ena_vote_s
+{
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+
+/* Union definition of register */
+union ipa_gcc_hwio_def_gcc_spare_gpll_sleep_ena_vote_u
+{
+  struct ipa_gcc_hwio_def_gcc_spare_gpll_sleep_ena_vote_s def;
+  u32 value;
+};
+
+/*===========================================================================*/
+/*!
+  @brief Bit Field definition of register: GCC_SPARE_CLOCK_BRANCH_ENA_VOTE
+*/
+/*===========================================================================*/
+/* Structure definition of register */
+struct ipa_gcc_hwio_def_gcc_spare_clock_branch_ena_vote_s
+{
+  u32 sys_noc_cpuss_ahb_clk_ena : 1;
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+  u32 ce1_clk_ena : 1;
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+};
+
+/* Union definition of register */
+union ipa_gcc_hwio_def_gcc_spare_clock_branch_ena_vote_u
+{
+  struct ipa_gcc_hwio_def_gcc_spare_clock_branch_ena_vote_s def;
+  u32 value;
+};
+
+/*===========================================================================*/
+/*!
+  @brief Bit Field definition of register: GCC_SPARE_CLOCK_SLEEP_ENA_VOTE
+*/
+/*===========================================================================*/
+/* Structure definition of register */
+struct ipa_gcc_hwio_def_gcc_spare_clock_sleep_ena_vote_s
+{
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+  u32 ce1_axi_clk_sleep_ena : 1;
+  u32 ce1_clk_sleep_ena : 1;
+  u32 tlmm_clk_sleep_ena : 1;
+  u32 ultaudio_pcnoc_sway_clk_sleep_ena : 1;
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+  u32 reserved3 : 3;
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+};
+
+/* Union definition of register */
+union ipa_gcc_hwio_def_gcc_spare_clock_sleep_ena_vote_u
+{
+  struct ipa_gcc_hwio_def_gcc_spare_clock_sleep_ena_vote_s def;
+  u32 value;
+};
+
+/*===========================================================================*/
+/*!
+  @brief Bit Field definition of register: GCC_SPARE_CLOCK_BRANCH_ENA_VOTE_1
+*/
+/*===========================================================================*/
+/* Structure definition of register */
+struct ipa_gcc_hwio_def_gcc_spare_clock_branch_ena_vote_1_s
+{
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+};
+
+/* Union definition of register */
+union ipa_gcc_hwio_def_gcc_spare_clock_branch_ena_vote_1_u
+{
+  struct ipa_gcc_hwio_def_gcc_spare_clock_branch_ena_vote_1_s def;
+  u32 value;
+};
+
+/*===========================================================================*/
+/*!
+  @brief Bit Field definition of register: GCC_SPARE_CLOCK_SLEEP_ENA_VOTE_1
+*/
+/*===========================================================================*/
+/* Structure definition of register */
+struct ipa_gcc_hwio_def_gcc_spare_clock_sleep_ena_vote_1_s
+{
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+  u32 pcie_sleep_clk_sleep_ena : 1;
+  u32 pcie_rchng_phy_clk_sleep_ena : 1;
+  u32 reserved0 : 24;
+};
+
+/* Union definition of register */
+union ipa_gcc_hwio_def_gcc_spare_clock_sleep_ena_vote_1_u
+{
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+/*===========================================================================*/
+/*!
+  @brief Bit Field definition of register: GCC_SPARE1_GPLL_ENA_VOTE
+*/
+/*===========================================================================*/
+/* Structure definition of register */
+struct ipa_gcc_hwio_def_gcc_spare1_gpll_ena_vote_s
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+
+/* Union definition of register */
+union ipa_gcc_hwio_def_gcc_spare1_gpll_ena_vote_u
+{
+  struct ipa_gcc_hwio_def_gcc_spare1_gpll_ena_vote_s def;
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+/*===========================================================================*/
+/*!
+  @brief Bit Field definition of register: GCC_SPARE1_GPLL_SLEEP_ENA_VOTE
+*/
+/*===========================================================================*/
+/* Structure definition of register */
+struct ipa_gcc_hwio_def_gcc_spare1_gpll_sleep_ena_vote_s
+{
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+  u32 gpll1 : 1;
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+/* Union definition of register */
+union ipa_gcc_hwio_def_gcc_spare1_gpll_sleep_ena_vote_u
+{
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+/*===========================================================================*/
+/*!
+  @brief Bit Field definition of register: GCC_SPARE1_CLOCK_BRANCH_ENA_VOTE
+*/
+/*===========================================================================*/
+/* Structure definition of register */
+struct ipa_gcc_hwio_def_gcc_spare1_clock_branch_ena_vote_s
+{
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+  u32 reserved1 : 1;
+  u32 tlmm_ahb_clk_ena : 1;
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+  u32 blsp1_sleep_clk_ena : 1;
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+  u32 reserved5 : 7;
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+/* Union definition of register */
+union ipa_gcc_hwio_def_gcc_spare1_clock_branch_ena_vote_u
+{
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+/*!
+  @brief Bit Field definition of register: GCC_SPARE1_CLOCK_SLEEP_ENA_VOTE
+*/
+/*===========================================================================*/
+/* Structure definition of register */
+struct ipa_gcc_hwio_def_gcc_spare1_clock_sleep_ena_vote_s
+{
+  u32 sys_noc_cpuss_ahb_clk_sleep_ena : 1;
+  u32 tcsr_ahb_clk_sleep_ena : 1;
+  u32 qdss_cfg_ahb_clk_sleep_ena : 1;
+  u32 ce1_ahb_clk_sleep_ena : 1;
+  u32 ce1_axi_clk_sleep_ena : 1;
+  u32 ce1_clk_sleep_ena : 1;
+  u32 tlmm_clk_sleep_ena : 1;
+  u32 ultaudio_pcnoc_sway_clk_sleep_ena : 1;
+  u32 ultaudio_ahbfabric_ixfabric_clk_sleep_ena : 1;
+  u32 reserved0 : 1;
+  u32 boot_rom_ahb_clk_sleep_ena : 1;
+  u32 reserved1 : 1;
+  u32 tlmm_ahb_clk_sleep_ena : 1;
+  u32 prng_ahb_clk_sleep_ena : 1;
+  u32 blsp1_ahb_clk_sleep_ena : 1;
+  u32 blsp1_sleep_clk_sleep_ena : 1;
+  u32 reserved2 : 1;
+  u32 mss_gpll0_div_clk_src_sleep_ena : 1;
+  u32 reserved3 : 3;
+  u32 cpuss_ahb_clk_sleep_ena : 1;
+  u32 cpuss_gnoc_clk_sleep_ena : 1;
+  u32 reserved4 : 1;
+  u32 imem_axi_clk_sleep_ena : 1;
+  u32 reserved5 : 7;
+};
+
+/* Union definition of register */
+union ipa_gcc_hwio_def_gcc_spare1_clock_sleep_ena_vote_u
+{
+  struct ipa_gcc_hwio_def_gcc_spare1_clock_sleep_ena_vote_s def;
+  u32 value;
+};
+
+/*===========================================================================*/
+/*!
+  @brief Bit Field definition of register: GCC_SPARE1_CLOCK_BRANCH_ENA_VOTE_1
+*/
+/*===========================================================================*/
+/* Structure definition of register */
+struct ipa_gcc_hwio_def_gcc_spare1_clock_branch_ena_vote_1_s
+{
+  u32 pcie_slv_axi_clk_ena : 1;
+  u32 pcie_mstr_axi_clk_ena : 1;
+  u32 pcie_cfg_ahb_clk_ena : 1;
+  u32 pcie_aux_clk_ena : 1;
+  u32 pcie_pipe_clk_ena : 1;
+  u32 pcie_slv_q2a_axi_clk_ena : 1;
+  u32 pcie_sleep_clk_ena : 1;
+  u32 pcie_rchng_phy_clk_ena : 1;
+  u32 reserved0 : 24;
+};
+
+/* Union definition of register */
+union ipa_gcc_hwio_def_gcc_spare1_clock_branch_ena_vote_1_u
+{
+  struct ipa_gcc_hwio_def_gcc_spare1_clock_branch_ena_vote_1_s def;
+  u32 value;
+};
+
+/*===========================================================================*/
+/*!
+  @brief Bit Field definition of register: GCC_SPARE1_CLOCK_SLEEP_ENA_VOTE_1
+*/
+/*===========================================================================*/
+/* Structure definition of register */
+struct ipa_gcc_hwio_def_gcc_spare1_clock_sleep_ena_vote_1_s
+{
+  u32 pcie_slv_axi_clk_sleep_ena : 1;
+  u32 pcie_mstr_axi_clk_sleep_ena : 1;
+  u32 pcie_cfg_ahb_clk_sleep_ena : 1;
+  u32 pcie_aux_clk_sleep_ena : 1;
+  u32 pcie_pipe_clk_sleep_ena : 1;
+  u32 pcie_slv_q2a_axi_clk_sleep_ena : 1;
+  u32 pcie_sleep_clk_sleep_ena : 1;
+  u32 pcie_rchng_phy_clk_sleep_ena : 1;
+  u32 reserved0 : 24;
+};
+
+/* Union definition of register */
+union ipa_gcc_hwio_def_gcc_spare1_clock_sleep_ena_vote_1_u
+{
+  struct ipa_gcc_hwio_def_gcc_spare1_clock_sleep_ena_vote_1_s def;
+  u32 value;
+};
+
+/*===========================================================================*/
+/*!
+  @brief Bit Field definition of register: GCC_SPARE2_GPLL_ENA_VOTE
+*/
+/*===========================================================================*/
+/* Structure definition of register */
+struct ipa_gcc_hwio_def_gcc_spare2_gpll_ena_vote_s
+{
+  u32 gpll0 : 1;
+  u32 gpll1 : 1;
+  u32 gpll2 : 1;
+  u32 gpll3 : 1;
+  u32 gpll4 : 1;
+  u32 gpll5 : 1;
+  u32 gpll6 : 1;
+  u32 reserved0 : 25;
+};
+
+/* Union definition of register */
+union ipa_gcc_hwio_def_gcc_spare2_gpll_ena_vote_u
+{
+  struct ipa_gcc_hwio_def_gcc_spare2_gpll_ena_vote_s def;
+  u32 value;
+};
+
+/*===========================================================================*/
+/*!
+  @brief Bit Field definition of register: GCC_SPARE2_GPLL_SLEEP_ENA_VOTE
+*/
+/*===========================================================================*/
+/* Structure definition of register */
+struct ipa_gcc_hwio_def_gcc_spare2_gpll_sleep_ena_vote_s
+{
+  u32 gpll0 : 1;
+  u32 gpll1 : 1;
+  u32 gpll2 : 1;
+  u32 gpll3 : 1;
+  u32 gpll4 : 1;
+  u32 gpll5 : 1;
+  u32 gpll6 : 1;
+  u32 reserved0 : 25;
+};
+
+/* Union definition of register */
+union ipa_gcc_hwio_def_gcc_spare2_gpll_sleep_ena_vote_u
+{
+  struct ipa_gcc_hwio_def_gcc_spare2_gpll_sleep_ena_vote_s def;
+  u32 value;
+};
+
+/*===========================================================================*/
+/*!
+  @brief Bit Field definition of register: GCC_SPARE2_CLOCK_BRANCH_ENA_VOTE
+*/
+/*===========================================================================*/
+/* Structure definition of register */
+struct ipa_gcc_hwio_def_gcc_spare2_clock_branch_ena_vote_s
+{
+  u32 sys_noc_cpuss_ahb_clk_ena : 1;
+  u32 tcsr_ahb_clk_ena : 1;
+  u32 qdss_cfg_ahb_clk_ena : 1;
+  u32 ce1_ahb_clk_ena : 1;
+  u32 ce1_axi_clk_ena : 1;
+  u32 ce1_clk_ena : 1;
+  u32 tlmm_clk_ena : 1;
+  u32 ultaudio_pcnoc_sway_clk_ena : 1;
+  u32 ultaudio_ahbfabric_ixfabric_clk_ena : 1;
+  u32 reserved0 : 1;
+  u32 boot_rom_ahb_clk_ena : 1;
+  u32 reserved1 : 1;
+  u32 tlmm_ahb_clk_ena : 1;
+  u32 prng_ahb_clk_ena : 1;
+  u32 blsp1_ahb_clk_ena : 1;
+  u32 blsp1_sleep_clk_ena : 1;
+  u32 reserved2 : 1;
+  u32 mss_gpll0_div_clk_src_ena : 1;
+  u32 reserved3 : 3;
+  u32 cpuss_ahb_clk_ena : 1;
+  u32 cpuss_gnoc_clk_ena : 1;
+  u32 reserved4 : 1;
+  u32 imem_axi_clk_ena : 1;
+  u32 reserved5 : 7;
+};
+
+/* Union definition of register */
+union ipa_gcc_hwio_def_gcc_spare2_clock_branch_ena_vote_u
+{
+  struct ipa_gcc_hwio_def_gcc_spare2_clock_branch_ena_vote_s def;
+  u32 value;
+};
+
+/*===========================================================================*/
+/*!
+  @brief Bit Field definition of register: GCC_SPARE2_CLOCK_SLEEP_ENA_VOTE
+*/
+/*===========================================================================*/
+/* Structure definition of register */
+struct ipa_gcc_hwio_def_gcc_spare2_clock_sleep_ena_vote_s
+{
+  u32 sys_noc_cpuss_ahb_clk_sleep_ena : 1;
+  u32 tcsr_ahb_clk_sleep_ena : 1;
+  u32 qdss_cfg_ahb_clk_sleep_ena : 1;
+  u32 ce1_ahb_clk_sleep_ena : 1;
+  u32 ce1_axi_clk_sleep_ena : 1;
+  u32 ce1_clk_sleep_ena : 1;
+  u32 tlmm_clk_sleep_ena : 1;
+  u32 ultaudio_pcnoc_sway_clk_sleep_ena : 1;
+  u32 ultaudio_ahbfabric_ixfabric_clk_sleep_ena : 1;
+  u32 reserved0 : 1;
+  u32 boot_rom_ahb_clk_sleep_ena : 1;
+  u32 reserved1 : 1;
+  u32 tlmm_ahb_clk_sleep_ena : 1;
+  u32 prng_ahb_clk_sleep_ena : 1;
+  u32 blsp1_ahb_clk_sleep_ena : 1;
+  u32 blsp1_sleep_clk_sleep_ena : 1;
+  u32 reserved2 : 1;
+  u32 mss_gpll0_div_clk_src_sleep_ena : 1;
+  u32 reserved3 : 3;
+  u32 cpuss_ahb_clk_sleep_ena : 1;
+  u32 cpuss_gnoc_clk_sleep_ena : 1;
+  u32 reserved4 : 1;
+  u32 imem_axi_clk_sleep_ena : 1;
+  u32 reserved5 : 7;
+};
+
+/* Union definition of register */
+union ipa_gcc_hwio_def_gcc_spare2_clock_sleep_ena_vote_u
+{
+  struct ipa_gcc_hwio_def_gcc_spare2_clock_sleep_ena_vote_s def;
+  u32 value;
+};
+
+/*===========================================================================*/
+/*!
+  @brief Bit Field definition of register: GCC_SPARE2_CLOCK_BRANCH_ENA_VOTE_1
+*/
+/*===========================================================================*/
+/* Structure definition of register */
+struct ipa_gcc_hwio_def_gcc_spare2_clock_branch_ena_vote_1_s
+{
+  u32 pcie_slv_axi_clk_ena : 1;
+  u32 pcie_mstr_axi_clk_ena : 1;
+  u32 pcie_cfg_ahb_clk_ena : 1;
+  u32 pcie_aux_clk_ena : 1;
+  u32 pcie_pipe_clk_ena : 1;
+  u32 pcie_slv_q2a_axi_clk_ena : 1;
+  u32 pcie_sleep_clk_ena : 1;
+  u32 pcie_rchng_phy_clk_ena : 1;
+  u32 reserved0 : 24;
+};
+
+/* Union definition of register */
+union ipa_gcc_hwio_def_gcc_spare2_clock_branch_ena_vote_1_u
+{
+  struct ipa_gcc_hwio_def_gcc_spare2_clock_branch_ena_vote_1_s def;
+  u32 value;
+};
+
+/*===========================================================================*/
+/*!
+  @brief Bit Field definition of register: GCC_SPARE2_CLOCK_SLEEP_ENA_VOTE_1
+*/
+/*===========================================================================*/
+/* Structure definition of register */
+struct ipa_gcc_hwio_def_gcc_spare2_clock_sleep_ena_vote_1_s
+{
+  u32 pcie_slv_axi_clk_sleep_ena : 1;
+  u32 pcie_mstr_axi_clk_sleep_ena : 1;
+  u32 pcie_cfg_ahb_clk_sleep_ena : 1;
+  u32 pcie_aux_clk_sleep_ena : 1;
+  u32 pcie_pipe_clk_sleep_ena : 1;
+  u32 pcie_slv_q2a_axi_clk_sleep_ena : 1;
+  u32 pcie_sleep_clk_sleep_ena : 1;
+  u32 pcie_rchng_phy_clk_sleep_ena : 1;
+  u32 reserved0 : 24;
+};
+
+/* Union definition of register */
+union ipa_gcc_hwio_def_gcc_spare2_clock_sleep_ena_vote_1_u
+{
+  struct ipa_gcc_hwio_def_gcc_spare2_clock_sleep_ena_vote_1_s def;
+  u32 value;
+};
+
+/*===========================================================================*/
+/*!
+  @brief Bit Field definition of register: GCC_MSS_Q6_GPLL_ENA_VOTE
+*/
+/*===========================================================================*/
+/* Structure definition of register */
+struct ipa_gcc_hwio_def_gcc_mss_q6_gpll_ena_vote_s
+{
+  u32 gpll0 : 1;
+  u32 gpll1 : 1;
+  u32 gpll2 : 1;
+  u32 gpll3 : 1;
+  u32 gpll4 : 1;
+  u32 gpll5 : 1;
+  u32 gpll6 : 1;
+  u32 reserved0 : 25;
+};
+
+/* Union definition of register */
+union ipa_gcc_hwio_def_gcc_mss_q6_gpll_ena_vote_u
+{
+  struct ipa_gcc_hwio_def_gcc_mss_q6_gpll_ena_vote_s def;
+  u32 value;
+};
+
+/*===========================================================================*/
+/*!
+  @brief Bit Field definition of register: GCC_MSS_Q6_GPLL_SLEEP_ENA_VOTE
+*/
+/*===========================================================================*/
+/* Structure definition of register */
+struct ipa_gcc_hwio_def_gcc_mss_q6_gpll_sleep_ena_vote_s
+{
+  u32 gpll0 : 1;
+  u32 gpll1 : 1;
+  u32 gpll2 : 1;
+  u32 gpll3 : 1;
+  u32 gpll4 : 1;
+  u32 gpll5 : 1;
+  u32 gpll6 : 1;
+  u32 reserved0 : 25;
+};
+
+/* Union definition of register */
+union ipa_gcc_hwio_def_gcc_mss_q6_gpll_sleep_ena_vote_u
+{
+  struct ipa_gcc_hwio_def_gcc_mss_q6_gpll_sleep_ena_vote_s def;
+  u32 value;
+};
+
+/*===========================================================================*/
+/*!
+  @brief Bit Field definition of register: GCC_MSS_Q6_CLOCK_BRANCH_ENA_VOTE
+*/
+/*===========================================================================*/
+/* Structure definition of register */
+struct ipa_gcc_hwio_def_gcc_mss_q6_clock_branch_ena_vote_s
+{
+  u32 sys_noc_cpuss_ahb_clk_ena : 1;
+  u32 tcsr_ahb_clk_ena : 1;
+  u32 qdss_cfg_ahb_clk_ena : 1;
+  u32 ce1_ahb_clk_ena : 1;
+  u32 ce1_axi_clk_ena : 1;
+  u32 ce1_clk_ena : 1;
+  u32 tlmm_clk_ena : 1;
+  u32 ultaudio_pcnoc_sway_clk_ena : 1;
+  u32 ultaudio_ahbfabric_ixfabric_clk_ena : 1;
+  u32 reserved0 : 1;
+  u32 boot_rom_ahb_clk_ena : 1;
+  u32 reserved1 : 1;
+  u32 tlmm_ahb_clk_ena : 1;
+  u32 prng_ahb_clk_ena : 1;
+  u32 blsp1_ahb_clk_ena : 1;
+  u32 blsp1_sleep_clk_ena : 1;
+  u32 reserved2 : 1;
+  u32 mss_gpll0_div_clk_src_ena : 1;
+  u32 reserved3 : 3;
+  u32 cpuss_ahb_clk_ena : 1;
+  u32 cpuss_gnoc_clk_ena : 1;
+  u32 reserved4 : 1;
+  u32 imem_axi_clk_ena : 1;
+  u32 reserved5 : 7;
+};
+
+/* Union definition of register */
+union ipa_gcc_hwio_def_gcc_mss_q6_clock_branch_ena_vote_u
+{
+  struct ipa_gcc_hwio_def_gcc_mss_q6_clock_branch_ena_vote_s def;
+  u32 value;
+};
+
+/*===========================================================================*/
+/*!
+  @brief Bit Field definition of register: GCC_MSS_Q6_CLOCK_SLEEP_ENA_VOTE
+*/
+/*===========================================================================*/
+/* Structure definition of register */
+struct ipa_gcc_hwio_def_gcc_mss_q6_clock_sleep_ena_vote_s
+{
+  u32 sys_noc_cpuss_ahb_clk_sleep_ena : 1;
+  u32 tcsr_ahb_clk_sleep_ena : 1;
+  u32 qdss_cfg_ahb_clk_sleep_ena : 1;
+  u32 ce1_ahb_clk_sleep_ena : 1;
+  u32 ce1_axi_clk_sleep_ena : 1;
+  u32 ce1_clk_sleep_ena : 1;
+  u32 tlmm_clk_sleep_ena : 1;
+  u32 ultaudio_pcnoc_sway_clk_sleep_ena : 1;
+  u32 ultaudio_ahbfabric_ixfabric_clk_sleep_ena : 1;
+  u32 reserved0 : 1;
+  u32 boot_rom_ahb_clk_sleep_ena : 1;
+  u32 reserved1 : 1;
+  u32 tlmm_ahb_clk_sleep_ena : 1;
+  u32 prng_ahb_clk_sleep_ena : 1;
+  u32 blsp1_ahb_clk_sleep_ena : 1;
+  u32 blsp1_sleep_clk_sleep_ena : 1;
+  u32 reserved2 : 1;
+  u32 mss_gpll0_div_clk_src_sleep_ena : 1;
+  u32 reserved3 : 3;
+  u32 cpuss_ahb_clk_sleep_ena : 1;
+  u32 cpuss_gnoc_clk_sleep_ena : 1;
+  u32 reserved4 : 1;
+  u32 imem_axi_clk_sleep_ena : 1;
+  u32 reserved5 : 7;
+};
+
+/* Union definition of register */
+union ipa_gcc_hwio_def_gcc_mss_q6_clock_sleep_ena_vote_u
+{
+  struct ipa_gcc_hwio_def_gcc_mss_q6_clock_sleep_ena_vote_s def;
+  u32 value;
+};
+
+/*===========================================================================*/
+/*!
+  @brief Bit Field definition of register: GCC_MSS_Q6_CLOCK_BRANCH_ENA_VOTE_1
+*/
+/*===========================================================================*/
+/* Structure definition of register */
+struct ipa_gcc_hwio_def_gcc_mss_q6_clock_branch_ena_vote_1_s
+{
+  u32 pcie_slv_axi_clk_ena : 1;
+  u32 pcie_mstr_axi_clk_ena : 1;
+  u32 pcie_cfg_ahb_clk_ena : 1;
+  u32 pcie_aux_clk_ena : 1;
+  u32 pcie_pipe_clk_ena : 1;
+  u32 pcie_slv_q2a_axi_clk_ena : 1;
+  u32 pcie_sleep_clk_ena : 1;
+  u32 pcie_rchng_phy_clk_ena : 1;
+  u32 reserved0 : 24;
+};
+
+/* Union definition of register */
+union ipa_gcc_hwio_def_gcc_mss_q6_clock_branch_ena_vote_1_u
+{
+  struct ipa_gcc_hwio_def_gcc_mss_q6_clock_branch_ena_vote_1_s def;
+  u32 value;
+};
+
+/*===========================================================================*/
+/*!
+  @brief Bit Field definition of register: GCC_MSS_Q6_CLOCK_SLEEP_ENA_VOTE_1
+*/
+/*===========================================================================*/
+/* Structure definition of register */
+struct ipa_gcc_hwio_def_gcc_mss_q6_clock_sleep_ena_vote_1_s
+{
+  u32 pcie_slv_axi_clk_sleep_ena : 1;
+  u32 pcie_mstr_axi_clk_sleep_ena : 1;
+  u32 pcie_cfg_ahb_clk_sleep_ena : 1;
+  u32 pcie_aux_clk_sleep_ena : 1;
+  u32 pcie_pipe_clk_sleep_ena : 1;
+  u32 pcie_slv_q2a_axi_clk_sleep_ena : 1;
+  u32 pcie_sleep_clk_sleep_ena : 1;
+  u32 pcie_rchng_phy_clk_sleep_ena : 1;
+  u32 reserved0 : 24;
+};
+
+/* Union definition of register */
+union ipa_gcc_hwio_def_gcc_mss_q6_clock_sleep_ena_vote_1_u
+{
+  struct ipa_gcc_hwio_def_gcc_mss_q6_clock_sleep_ena_vote_1_s def;
+  u32 value;
+};
+
+/*===========================================================================*/
+/*!
+  @brief Bit Field definition of register: GCC_PCIE_MISC_RESET
+*/
+/*===========================================================================*/
+/* Structure definition of register */
+struct ipa_gcc_hwio_def_gcc_pcie_misc_reset_s
+{
+  u32 pcie_slv_axi_bcr_blk_ares : 1;
+  u32 pcie_mstr_axi_bcr_blk_ares : 1;
+  u32 pcie_cfg_ahb_bcr_blk_ares : 1;
+  u32 pcie_aux_bcr_blk_ares : 1;
+  u32 pcie_pipe_bcr_blk_ares : 1;
+  u32 pcie_mstr_axi_sticky_bcr_blk_ares : 1;
+  u32 pcie_core_sticky_bcr_blk_ares : 1;
+  u32 pcie_slv_axi_sticky_bcr_blk_ares : 1;
+  u32 pcie_sleep_bcr_blk_ares : 1;
+  u32 pcie_slv_axi_q2a_bcr_blk_ares : 1;
+  u32 pcie_rchng_phy_bcr_blk_ares : 1;
+  u32 pcie_cfg_ahb_bridge2mx_bcr_blk_ares : 1;
+  u32 pcie_mstr_axi_bridge2mx_bcr_blk_ares : 1;
+  u32 pcie_slv_axi_q2a_bridge2mx_bcr_blk_ares : 1;
+  u32 reserved0 : 18;
+};
+
+/* Union definition of register */
+union ipa_gcc_hwio_def_gcc_pcie_misc_reset_u
+{
+  struct ipa_gcc_hwio_def_gcc_pcie_misc_reset_s def;
+  u32 value;
+};
+
+/*===========================================================================*/
+/*!
+  @brief Bit Field definition of register: GCC_DEBUG_CLK_CTL
+*/
+/*===========================================================================*/
+/* Structure definition of register */
+struct ipa_gcc_hwio_def_gcc_debug_clk_ctl_s
+{
+  u32 mux_sel : 10;
+  u32 plltest_de_sel : 1;
+  u32 reserved0 : 3;
+  u32 pll_lock_det_mux_sel : 5;
+  u32 debug_bus_sel : 4;
+  u32 reserved1 : 9;
+};
+
+/* Union definition of register */
+union ipa_gcc_hwio_def_gcc_debug_clk_ctl_u
+{
+  struct ipa_gcc_hwio_def_gcc_debug_clk_ctl_s def;
+  u32 value;
+};
+
+/*===========================================================================*/
+/*!
+  @brief Bit Field definition of register: GCC_CLOCK_FRQ_MEASURE_CTL
+*/
+/*===========================================================================*/
+/* Structure definition of register */
+struct ipa_gcc_hwio_def_gcc_clock_frq_measure_ctl_s
+{
+  u32 xo_div4_term_cnt : 20;
+  u32 cnt_en : 1;
+  u32 clr_cnt : 1;
+  u32 reserved0 : 10;
+};
+
+/* Union definition of register */
+union ipa_gcc_hwio_def_gcc_clock_frq_measure_ctl_u
+{
+  struct ipa_gcc_hwio_def_gcc_clock_frq_measure_ctl_s def;
+  u32 value;
+};
+
+/*===========================================================================*/
+/*!
+  @brief Bit Field definition of register: GCC_CLOCK_FRQ_MEASURE_STATUS
+*/
+/*===========================================================================*/
+/* Structure definition of register */
+struct ipa_gcc_hwio_def_gcc_clock_frq_measure_status_s
+{
+  u32 measure_cnt : 25;
+  u32 xo_div4_cnt_done : 1;
+  u32 reserved0 : 6;
+};
+
+/* Union definition of register */
+union ipa_gcc_hwio_def_gcc_clock_frq_measure_status_u
+{
+  struct ipa_gcc_hwio_def_gcc_clock_frq_measure_status_s def;
+  u32 value;
+};
+
+/*===========================================================================*/
+/*!
+  @brief Bit Field definition of register: GCC_PLLTEST_PAD_CFG
+*/
+/*===========================================================================*/
+/* Structure definition of register */
+struct ipa_gcc_hwio_def_gcc_plltest_pad_cfg_s
+{
+  u32 out_sel : 5;
+  u32 reserve_bits10_5 : 6;
+  u32 hdrive : 3;
+  u32 hihys_en : 1;
+  u32 core_ie : 1;
+  u32 reserve_bit16 : 1;
+  u32 core_oe : 1;
+  u32 reserve_bit18 : 1;
+  u32 core_pll_en : 1;
+  u32 reserve_bits23_20 : 4;
+  u32 core_pll_b : 2;
+  u32 reserved0 : 6;
+};
+
+/* Union definition of register */
+union ipa_gcc_hwio_def_gcc_plltest_pad_cfg_u
+{
+  struct ipa_gcc_hwio_def_gcc_plltest_pad_cfg_s def;
+  u32 value;
+};
+
+/*===========================================================================*/
+/*!
+  @brief Bit Field definition of register: GCC_RPMH_SYS_NOC_INTERFACE_FSM
+*/
+/*===========================================================================*/
+/* Structure definition of register */
+struct ipa_gcc_hwio_def_gcc_rpmh_sys_noc_interface_fsm_s
+{
+  u32 fsm_state : 5;
+  u32 reserved0 : 27;
+};
+
+/* Union definition of register */
+union ipa_gcc_hwio_def_gcc_rpmh_sys_noc_interface_fsm_u
+{
+  struct ipa_gcc_hwio_def_gcc_rpmh_sys_noc_interface_fsm_s def;
+  u32 value;
+};
+
+/*===========================================================================*/
+/*!
+  @brief Bit Field definition of register: GCC_RPMH_CNOC_INTERFACE_FSM
+*/
+/*===========================================================================*/
+/* Structure definition of register */
+struct ipa_gcc_hwio_def_gcc_rpmh_cnoc_interface_fsm_s
+{
+  u32 fsm_state : 5;
+  u32 reserved0 : 27;
+};
+
+/* Union definition of register */
+union ipa_gcc_hwio_def_gcc_rpmh_cnoc_interface_fsm_u
+{
+  struct ipa_gcc_hwio_def_gcc_rpmh_cnoc_interface_fsm_s def;
+  u32 value;
+};
+
+/*===========================================================================*/
+/*!
+  @brief Bit Field definition of register: GCC_RPMH_SHUB_INTERFACE_FSM
+*/
+/*===========================================================================*/
+/* Structure definition of register */
+struct ipa_gcc_hwio_def_gcc_rpmh_shub_interface_fsm_s
+{
+  u32 fsm_state : 5;
+  u32 reserved0 : 27;
+};
+
+/* Union definition of register */
+union ipa_gcc_hwio_def_gcc_rpmh_shub_interface_fsm_u
+{
+  struct ipa_gcc_hwio_def_gcc_rpmh_shub_interface_fsm_s def;
+  u32 value;
+};
+
+/*===========================================================================*/
+/*!
+  @brief Bit Field definition of register: GCC_RPMH_CE_INTERFACE_FSM
+*/
+/*===========================================================================*/
+/* Structure definition of register */
+struct ipa_gcc_hwio_def_gcc_rpmh_ce_interface_fsm_s
+{
+  u32 fsm_state : 5;
+  u32 reserved0 : 27;
+};
+
+/* Union definition of register */
+union ipa_gcc_hwio_def_gcc_rpmh_ce_interface_fsm_u
+{
+  struct ipa_gcc_hwio_def_gcc_rpmh_ce_interface_fsm_s def;
+  u32 value;
+};
+
+/*===========================================================================*/
+/*!
+  @brief Bit Field definition of register: GCC_RPMH_SHRM_INTERFACE_FSM
+*/
+/*===========================================================================*/
+/* Structure definition of register */
+struct ipa_gcc_hwio_def_gcc_rpmh_shrm_interface_fsm_s
+{
+  u32 fsm_state : 5;
+  u32 reserved0 : 27;
+};
+
+/* Union definition of register */
+union ipa_gcc_hwio_def_gcc_rpmh_shrm_interface_fsm_u
+{
+  struct ipa_gcc_hwio_def_gcc_rpmh_shrm_interface_fsm_s def;
+  u32 value;
+};
+
+/*===========================================================================*/
+/*!
+  @brief Bit Field definition of register: GCC_RPMH_IPA_INTERFACE_FSM
+*/
+/*===========================================================================*/
+/* Structure definition of register */
+struct ipa_gcc_hwio_def_gcc_rpmh_ipa_interface_fsm_s
+{
+  u32 fsm_state : 5;
+  u32 reserved0 : 27;
+};
+
+/* Union definition of register */
+union ipa_gcc_hwio_def_gcc_rpmh_ipa_interface_fsm_u
+{
+  struct ipa_gcc_hwio_def_gcc_rpmh_ipa_interface_fsm_s def;
+  u32 value;
+};
+
+/*===========================================================================*/
+/*!
+  @brief Bit Field definition of register: GCC_RPMH_QPIC_INTERFACE_FSM
+*/
+/*===========================================================================*/
+/* Structure definition of register */
+struct ipa_gcc_hwio_def_gcc_rpmh_qpic_interface_fsm_s
+{
+  u32 fsm_state : 5;
+  u32 reserved0 : 27;
+};
+
+/* Union definition of register */
+union ipa_gcc_hwio_def_gcc_rpmh_qpic_interface_fsm_u
+{
+  struct ipa_gcc_hwio_def_gcc_rpmh_qpic_interface_fsm_s def;
+  u32 value;
+};
+
+/*===========================================================================*/
+/*!
+  @brief Bit Field definition of register: GCC_RPMH_PKA_INTERFACE_FSM
+*/
+/*===========================================================================*/
+/* Structure definition of register */
+struct ipa_gcc_hwio_def_gcc_rpmh_pka_interface_fsm_s
+{
+  u32 fsm_state : 5;
+  u32 reserved0 : 27;
+};
+
+/* Union definition of register */
+union ipa_gcc_hwio_def_gcc_rpmh_pka_interface_fsm_u
+{
+  struct ipa_gcc_hwio_def_gcc_rpmh_pka_interface_fsm_s def;
+  u32 value;
+};
+
+/*===========================================================================*/
+/*!
+  @brief Bit Field definition of register: GCC_RPMH_DDRMC_INTERFACE_FSM
+*/
+/*===========================================================================*/
+/* Structure definition of register */
+struct ipa_gcc_hwio_def_gcc_rpmh_ddrmc_interface_fsm_s
+{
+  u32 fsm_state : 5;
+  u32 reserved0 : 27;
+};
+
+/* Union definition of register */
+union ipa_gcc_hwio_def_gcc_rpmh_ddrmc_interface_fsm_u
+{
+  struct ipa_gcc_hwio_def_gcc_rpmh_ddrmc_interface_fsm_s def;
+  u32 value;
+};
+
+/*===========================================================================*/
+/*!
+  @brief Bit Field definition of register: GCC_USB_BOOT_CLOCK_CTL
+*/
+/*===========================================================================*/
+/* Structure definition of register */
+struct ipa_gcc_hwio_def_gcc_usb_boot_clock_ctl_s
+{
+  u32 clk_enable : 1;
+  u32 reserved0 : 31;
+};
+
+/* Union definition of register */
+union ipa_gcc_hwio_def_gcc_usb_boot_clock_ctl_u
+{
+  struct ipa_gcc_hwio_def_gcc_usb_boot_clock_ctl_s def;
+  u32 value;
+};
+
+/*===========================================================================*/
+/*!
+  @brief Bit Field definition of register: GCC_PCIE_BOOT_CLOCK_CTL
+*/
+/*===========================================================================*/
+/* Structure definition of register */
+struct ipa_gcc_hwio_def_gcc_pcie_boot_clock_ctl_s
+{
+  u32 clk_enable : 1;
+  u32 reserved0 : 31;
+};
+
+/* Union definition of register */
+union ipa_gcc_hwio_def_gcc_pcie_boot_clock_ctl_u
+{
+  struct ipa_gcc_hwio_def_gcc_pcie_boot_clock_ctl_s def;
+  u32 value;
+};
+
+/*===========================================================================*/
+/*!
+  @brief Bit Field definition of register: GCC_TIC_MODE_APCS_BOOT
+*/
+/*===========================================================================*/
+/* Structure definition of register */
+struct ipa_gcc_hwio_def_gcc_tic_mode_apcs_boot_s
+{
+  u32 apcs_boot_in_tic_mode : 1;
+  u32 reserved0 : 31;
+};
+
+/* Union definition of register */
+union ipa_gcc_hwio_def_gcc_tic_mode_apcs_boot_u
+{
+  struct ipa_gcc_hwio_def_gcc_tic_mode_apcs_boot_s def;
+  u32 value;
+};
+
+/*===========================================================================*/
+/*!
+  @brief Bit Field definition of register: GCC_IPA_GDSC_OVRD
+*/
+/*===========================================================================*/
+/* Structure definition of register */
+struct ipa_gcc_hwio_def_gcc_ipa_gdsc_ovrd_s
+{
+  u32 retain_ff_enable : 1;
+  u32 sw_override : 1;
+  u32 reserved0 : 30;
+};
+
+/* Union definition of register */
+union ipa_gcc_hwio_def_gcc_ipa_gdsc_ovrd_u
+{
+  struct ipa_gcc_hwio_def_gcc_ipa_gdsc_ovrd_s def;
+  u32 value;
+};
+
+/*===========================================================================*/
+/*!
+  @brief Bit Field definition of register: GCC_USB30_PRIM_GDSC_OVRD
+*/
+/*===========================================================================*/
+/* Structure definition of register */
+struct ipa_gcc_hwio_def_gcc_usb30_prim_gdsc_ovrd_s
+{
+  u32 retain_ff_enable : 1;
+  u32 sw_override : 1;
+  u32 reserved0 : 30;
+};
+
+/* Union definition of register */
+union ipa_gcc_hwio_def_gcc_usb30_prim_gdsc_ovrd_u
+{
+  struct ipa_gcc_hwio_def_gcc_usb30_prim_gdsc_ovrd_s def;
+  u32 value;
+};
+
+/*===========================================================================*/
+/*!
+  @brief Bit Field definition of register: GCC_PCIE_0_GDSC_OVRD
+*/
+/*===========================================================================*/
+/* Structure definition of register */
+struct ipa_gcc_hwio_def_gcc_pcie_0_gdsc_ovrd_s
+{
+  u32 retain_ff_enable : 1;
+  u32 sw_override : 1;
+  u32 reserved0 : 30;
+};
+
+/* Union definition of register */
+union ipa_gcc_hwio_def_gcc_pcie_0_gdsc_ovrd_u
+{
+  struct ipa_gcc_hwio_def_gcc_pcie_0_gdsc_ovrd_s def;
+  u32 value;
+};
+
+/*===========================================================================*/
+/*!
+  @brief Bit Field definition of register: GCC_DDRSS_GDSC_OVRD
+*/
+/*===========================================================================*/
+/* Structure definition of register */
+struct ipa_gcc_hwio_def_gcc_ddrss_gdsc_ovrd_s
+{
+  u32 retain_ff_enable : 1;
+  u32 sw_override : 1;
+  u32 reserved0 : 30;
+};
+
+/* Union definition of register */
+union ipa_gcc_hwio_def_gcc_ddrss_gdsc_ovrd_u
+{
+  struct ipa_gcc_hwio_def_gcc_ddrss_gdsc_ovrd_s def;
+  u32 value;
+};
+
+/*===========================================================================*/
+/*!
+  @brief Bit Field definition of register: GCC_GDS_HW_CTRL_SPARE
+*/
+/*===========================================================================*/
+/* Structure definition of register */
+struct ipa_gcc_hwio_def_gcc_gds_hw_ctrl_spare_s
+{
+  u32 spare : 8;
+  u32 reserved0 : 24;
+};
+
+/* Union definition of register */
+union ipa_gcc_hwio_def_gcc_gds_hw_ctrl_spare_u
+{
+  struct ipa_gcc_hwio_def_gcc_gds_hw_ctrl_spare_s def;
+  u32 value;
+};
+
+/*===========================================================================*/
+/*!
+  @brief Bit Field definition of register: GCC_ARC_CLK_DIS_ACK_OVRD
+*/
+/*===========================================================================*/
+/* Structure definition of register */
+struct ipa_gcc_hwio_def_gcc_arc_clk_dis_ack_ovrd_s
+{
+  u32 gcc_mx_clk_dis_ack_ovrd : 1;
+  u32 nav_mx_clk_dis_ack_ovrd : 1;
+  u32 apss_mx_clk_dis_ack_ovrd : 1;
+  u32 mss_mx_clk_dis_ack_ovrd : 1;
+  u32 ddr_phy_mx_clk_dis_ack_ovrd : 1;
+  u32 reserved0 : 11;
+  u32 gcc_cx_clk_dis_ack_ovrd : 1;
+  u32 nav_cx_clk_dis_ack_ovrd : 1;
+  u32 apss_cx_clk_dis_ack_ovrd : 1;
+  u32 mss_cx_clk_dis_ack_ovrd : 1;
+  u32 ddr_phy_cx_clk_dis_ack_ovrd : 1;
+  u32 reserved1 : 11;
+};
+
+/* Union definition of register */
+union ipa_gcc_hwio_def_gcc_arc_clk_dis_ack_ovrd_u
+{
+  struct ipa_gcc_hwio_def_gcc_arc_clk_dis_ack_ovrd_s def;
+  u32 value;
+};
+
+/*===========================================================================*/
+/*!
+  @brief Bit Field definition of register: GCC_SPARE0_REG
+*/
+/*===========================================================================*/
+/* Structure definition of register */
+struct ipa_gcc_hwio_def_gcc_spare0_reg_s
+{
+  u32 spare_bits : 32;
+};
+
+/* Union definition of register */
+union ipa_gcc_hwio_def_gcc_spare0_reg_u
+{
+  struct ipa_gcc_hwio_def_gcc_spare0_reg_s def;
+  u32 value;
+};
+
+/*===========================================================================*/
+/*!
+  @brief Bit Field definition of register: GCC_SPARE1_REG
+*/
+/*===========================================================================*/
+/* Structure definition of register */
+struct ipa_gcc_hwio_def_gcc_spare1_reg_s
+{
+  u32 spare_bits : 32;
+};
+
+/* Union definition of register */
+union ipa_gcc_hwio_def_gcc_spare1_reg_u
+{
+  struct ipa_gcc_hwio_def_gcc_spare1_reg_s def;
+  u32 value;
+};
+
+/*===========================================================================*/
+/*!
+  @brief Bit Field definition of register: GCC_SPARE2_REG
+*/
+/*===========================================================================*/
+/* Structure definition of register */
+struct ipa_gcc_hwio_def_gcc_spare2_reg_s
+{
+  u32 spare_bits : 32;
+};
+
+/* Union definition of register */
+union ipa_gcc_hwio_def_gcc_spare2_reg_u
+{
+  struct ipa_gcc_hwio_def_gcc_spare2_reg_s def;
+  u32 value;
+};
+
+/*===========================================================================*/
+/*!
+  @brief Bit Field definition of register: GCC_SPARE3_REG
+*/
+/*===========================================================================*/
+/* Structure definition of register */
+struct ipa_gcc_hwio_def_gcc_spare3_reg_s
+{
+  u32 spare_bits : 32;
+};
+
+/* Union definition of register */
+union ipa_gcc_hwio_def_gcc_spare3_reg_u
+{
+  struct ipa_gcc_hwio_def_gcc_spare3_reg_s def;
+  u32 value;
+};
+
+/*===========================================================================*/
+/*!
+  @brief Bit Field definition of register: GCC_RAW_SLEEP_CLK_CTRL
+*/
+/*===========================================================================*/
+/* Structure definition of register */
+struct ipa_gcc_hwio_def_gcc_raw_sleep_clk_ctrl_s
+{
+  u32 gating_disable : 1;
+  u32 reserved0 : 31;
+};
+
+/* Union definition of register */
+union ipa_gcc_hwio_def_gcc_raw_sleep_clk_ctrl_u
+{
+  struct ipa_gcc_hwio_def_gcc_raw_sleep_clk_ctrl_s def;
+  u32 value;
+};
+
+/*===========================================================================*/
+/*!
+  @brief Bit Field definition of register: GCC_TZ_VOTE_AGGRE_NOC_MMU_TBU1_CLK
+*/
+/*===========================================================================*/
+/* Structure definition of register */
+struct ipa_gcc_hwio_def_gcc_tz_vote_aggre_noc_mmu_tbu1_clk_s
+{
+  u32 clk_enable : 1;
+  u32 reserved0 : 30;
+  u32 clk_off : 1;
+};
+
+/* Union definition of register */
+union ipa_gcc_hwio_def_gcc_tz_vote_aggre_noc_mmu_tbu1_clk_u
+{
+  struct ipa_gcc_hwio_def_gcc_tz_vote_aggre_noc_mmu_tbu1_clk_s def;
+  u32 value;
+};
+
+/*===========================================================================*/
+/*!
+  @brief Bit Field definition of register: GCC_TZ_VOTE_AGGRE_NOC_MMU_TBU2_CLK
+*/
+/*===========================================================================*/
+/* Structure definition of register */
+struct ipa_gcc_hwio_def_gcc_tz_vote_aggre_noc_mmu_tbu2_clk_s
+{
+  u32 clk_enable : 1;
+  u32 reserved0 : 30;
+  u32 clk_off : 1;
+};
+
+/* Union definition of register */
+union ipa_gcc_hwio_def_gcc_tz_vote_aggre_noc_mmu_tbu2_clk_u
+{
+  struct ipa_gcc_hwio_def_gcc_tz_vote_aggre_noc_mmu_tbu2_clk_s def;
+  u32 value;
+};
+
+/*===========================================================================*/
+/*!
+  @brief Bit Field definition of register: GCC_TZ_VOTE_ALL_SMMU_MMU_CLK
+*/
+/*===========================================================================*/
+/* Structure definition of register */
+struct ipa_gcc_hwio_def_gcc_tz_vote_all_smmu_mmu_clk_s
+{
+  u32 clk_enable : 1;
+  u32 reserved0 : 30;
+  u32 clk_off : 1;
+};
+
+/* Union definition of register */
+union ipa_gcc_hwio_def_gcc_tz_vote_all_smmu_mmu_clk_u
+{
+  struct ipa_gcc_hwio_def_gcc_tz_vote_all_smmu_mmu_clk_s def;
+  u32 value;
+};
+
+/*===========================================================================*/
+/*!
+  @brief Bit Field definition of register: GCC_TZ_VOTE_MMU_TCU_CLK
+*/
+/*===========================================================================*/
+/* Structure definition of register */
+struct ipa_gcc_hwio_def_gcc_tz_vote_mmu_tcu_clk_s
+{
+  u32 clk_enable : 1;
+  u32 reserved0 : 30;
+  u32 clk_off : 1;
+};
+
+/* Union definition of register */
+union ipa_gcc_hwio_def_gcc_tz_vote_mmu_tcu_clk_u
+{
+  struct ipa_gcc_hwio_def_gcc_tz_vote_mmu_tcu_clk_s def;
+  u32 value;
+};
+
+/*===========================================================================*/
+/*!
+  @brief Bit Field definition of register: GCC_HYP_VOTE_AGGRE_NOC_MMU_TBU1_CLK
+*/
+/*===========================================================================*/
+/* Structure definition of register */
+struct ipa_gcc_hwio_def_gcc_hyp_vote_aggre_noc_mmu_tbu1_clk_s
+{
+  u32 clk_enable : 1;
+  u32 reserved0 : 30;
+  u32 clk_off : 1;
+};
+
+/* Union definition of register */
+union ipa_gcc_hwio_def_gcc_hyp_vote_aggre_noc_mmu_tbu1_clk_u
+{
+  struct ipa_gcc_hwio_def_gcc_hyp_vote_aggre_noc_mmu_tbu1_clk_s def;
+  u32 value;
+};
+
+/*===========================================================================*/
+/*!
+  @brief Bit Field definition of register: GCC_HYP_VOTE_AGGRE_NOC_MMU_TBU2_CLK
+*/
+/*===========================================================================*/
+/* Structure definition of register */
+struct ipa_gcc_hwio_def_gcc_hyp_vote_aggre_noc_mmu_tbu2_clk_s
+{
+  u32 clk_enable : 1;
+  u32 reserved0 : 30;
+  u32 clk_off : 1;
+};
+
+/* Union definition of register */
+union ipa_gcc_hwio_def_gcc_hyp_vote_aggre_noc_mmu_tbu2_clk_u
+{
+  struct ipa_gcc_hwio_def_gcc_hyp_vote_aggre_noc_mmu_tbu2_clk_s def;
+  u32 value;
+};
+
+/*===========================================================================*/
+/*!
+  @brief Bit Field definition of register: GCC_HYP_VOTE_ALL_SMMU_MMU_CLK
+*/
+/*===========================================================================*/
+/* Structure definition of register */
+struct ipa_gcc_hwio_def_gcc_hyp_vote_all_smmu_mmu_clk_s
+{
+  u32 clk_enable : 1;
+  u32 reserved0 : 30;
+  u32 clk_off : 1;
+};
+
+/* Union definition of register */
+union ipa_gcc_hwio_def_gcc_hyp_vote_all_smmu_mmu_clk_u
+{
+  struct ipa_gcc_hwio_def_gcc_hyp_vote_all_smmu_mmu_clk_s def;
+  u32 value;
+};
+
+/*===========================================================================*/
+/*!
+  @brief Bit Field definition of register: GCC_HYP_VOTE_MMU_TCU_CLK
+*/
+/*===========================================================================*/
+/* Structure definition of register */
+struct ipa_gcc_hwio_def_gcc_hyp_vote_mmu_tcu_clk_s
+{
+  u32 clk_enable : 1;
+  u32 reserved0 : 30;
+  u32 clk_off : 1;
+};
+
+/* Union definition of register */
+union ipa_gcc_hwio_def_gcc_hyp_vote_mmu_tcu_clk_u
+{
+  struct ipa_gcc_hwio_def_gcc_hyp_vote_mmu_tcu_clk_s def;
+  u32 value;
+};
+
+/*===========================================================================*/
+/*!
+  @brief Bit Field definition of register: GCC_HLOS1_VOTE_AGGRE_NOC_MMU_TBU1_CLK
+*/
+/*===========================================================================*/
+/* Structure definition of register */
+struct ipa_gcc_hwio_def_gcc_hlos1_vote_aggre_noc_mmu_tbu1_clk_s
+{
+  u32 clk_enable : 1;
+  u32 reserved0 : 30;
+  u32 clk_off : 1;
+};
+
+/* Union definition of register */
+union ipa_gcc_hwio_def_gcc_hlos1_vote_aggre_noc_mmu_tbu1_clk_u
+{
+  struct ipa_gcc_hwio_def_gcc_hlos1_vote_aggre_noc_mmu_tbu1_clk_s def;
+  u32 value;
+};
+
+/*===========================================================================*/
+/*!
+  @brief Bit Field definition of register: GCC_HLOS1_VOTE_AGGRE_NOC_MMU_TBU2_CLK
+*/
+/*===========================================================================*/
+/* Structure definition of register */
+struct ipa_gcc_hwio_def_gcc_hlos1_vote_aggre_noc_mmu_tbu2_clk_s
+{
+  u32 clk_enable : 1;
+  u32 reserved0 : 30;
+  u32 clk_off : 1;
+};
+
+/* Union definition of register */
+union ipa_gcc_hwio_def_gcc_hlos1_vote_aggre_noc_mmu_tbu2_clk_u
+{
+  struct ipa_gcc_hwio_def_gcc_hlos1_vote_aggre_noc_mmu_tbu2_clk_s def;
+  u32 value;
+};
+
+/*===========================================================================*/
+/*!
+  @brief Bit Field definition of register: GCC_HLOS1_VOTE_ALL_SMMU_MMU_CLK
+*/
+/*===========================================================================*/
+/* Structure definition of register */
+struct ipa_gcc_hwio_def_gcc_hlos1_vote_all_smmu_mmu_clk_s
+{
+  u32 clk_enable : 1;
+  u32 reserved0 : 30;
+  u32 clk_off : 1;
+};
+
+/* Union definition of register */
+union ipa_gcc_hwio_def_gcc_hlos1_vote_all_smmu_mmu_clk_u
+{
+  struct ipa_gcc_hwio_def_gcc_hlos1_vote_all_smmu_mmu_clk_s def;
+  u32 value;
+};
+
+/*===========================================================================*/
+/*!
+  @brief Bit Field definition of register: GCC_HLOS1_VOTE_MMU_TCU_CLK
+*/
+/*===========================================================================*/
+/* Structure definition of register */
+struct ipa_gcc_hwio_def_gcc_hlos1_vote_mmu_tcu_clk_s
+{
+  u32 clk_enable : 1;
+  u32 reserved0 : 30;
+  u32 clk_off : 1;
+};
+
+/* Union definition of register */
+union ipa_gcc_hwio_def_gcc_hlos1_vote_mmu_tcu_clk_u
+{
+  struct ipa_gcc_hwio_def_gcc_hlos1_vote_mmu_tcu_clk_s def;
+  u32 value;
+};
+
+/*===========================================================================*/
+/*!
+  @brief Bit Field definition of register: GCC_HLOS2_VOTE_AGGRE_NOC_MMU_TBU1_CLK
+*/
+/*===========================================================================*/
+/* Structure definition of register */
+struct ipa_gcc_hwio_def_gcc_hlos2_vote_aggre_noc_mmu_tbu1_clk_s
+{
+  u32 clk_enable : 1;
+  u32 reserved0 : 30;
+  u32 clk_off : 1;
+};
+
+/* Union definition of register */
+union ipa_gcc_hwio_def_gcc_hlos2_vote_aggre_noc_mmu_tbu1_clk_u
+{
+  struct ipa_gcc_hwio_def_gcc_hlos2_vote_aggre_noc_mmu_tbu1_clk_s def;
+  u32 value;
+};
+
+/*===========================================================================*/
+/*!
+  @brief Bit Field definition of register: GCC_HLOS2_VOTE_AGGRE_NOC_MMU_TBU2_CLK
+*/
+/*===========================================================================*/
+/* Structure definition of register */
+struct ipa_gcc_hwio_def_gcc_hlos2_vote_aggre_noc_mmu_tbu2_clk_s
+{
+  u32 clk_enable : 1;
+  u32 reserved0 : 30;
+  u32 clk_off : 1;
+};
+
+/* Union definition of register */
+union ipa_gcc_hwio_def_gcc_hlos2_vote_aggre_noc_mmu_tbu2_clk_u
+{
+  struct ipa_gcc_hwio_def_gcc_hlos2_vote_aggre_noc_mmu_tbu2_clk_s def;
+  u32 value;
+};
+
+/*===========================================================================*/
+/*!
+  @brief Bit Field definition of register: GCC_HLOS2_VOTE_ALL_SMMU_MMU_CLK
+*/
+/*===========================================================================*/
+/* Structure definition of register */
+struct ipa_gcc_hwio_def_gcc_hlos2_vote_all_smmu_mmu_clk_s
+{
+  u32 clk_enable : 1;
+  u32 reserved0 : 30;
+  u32 clk_off : 1;
+};
+
+/* Union definition of register */
+union ipa_gcc_hwio_def_gcc_hlos2_vote_all_smmu_mmu_clk_u
+{
+  struct ipa_gcc_hwio_def_gcc_hlos2_vote_all_smmu_mmu_clk_s def;
+  u32 value;
+};
+
+/*===========================================================================*/
+/*!
+  @brief Bit Field definition of register: GCC_HLOS2_VOTE_MMU_TCU_CLK
+*/
+/*===========================================================================*/
+/* Structure definition of register */
+struct ipa_gcc_hwio_def_gcc_hlos2_vote_mmu_tcu_clk_s
+{
+  u32 clk_enable : 1;
+  u32 reserved0 : 30;
+  u32 clk_off : 1;
+};
+
+/* Union definition of register */
+union ipa_gcc_hwio_def_gcc_hlos2_vote_mmu_tcu_clk_u
+{
+  struct ipa_gcc_hwio_def_gcc_hlos2_vote_mmu_tcu_clk_s def;
+  u32 value;
+};
+
+/*===========================================================================*/
+/*!
+  @brief Bit Field definition of register: GCC_USB3_PRIM_CLKREF_EN
+*/
+/*===========================================================================*/
+/* Structure definition of register */
+struct ipa_gcc_hwio_def_gcc_usb3_prim_clkref_en_s
+{
+  u32 usb3_enable : 1;
+  u32 reserved0 : 30;
+  u32 usb3_status : 1;
+};
+
+/* Union definition of register */
+union ipa_gcc_hwio_def_gcc_usb3_prim_clkref_en_u
+{
+  struct ipa_gcc_hwio_def_gcc_usb3_prim_clkref_en_s def;
+  u32 value;
+};
+
+/*===========================================================================*/
+/*!
+  @brief Bit Field definition of register: GCC_PCIE_0_CLKREF_EN
+*/
+/*===========================================================================*/
+/* Structure definition of register */
+struct ipa_gcc_hwio_def_gcc_pcie_0_clkref_en_s
+{
+  u32 pcie_enable : 1;
+  u32 reserved0 : 30;
+  u32 pcie_status : 1;
+};
+
+/* Union definition of register */
+union ipa_gcc_hwio_def_gcc_pcie_0_clkref_en_u
+{
+  struct ipa_gcc_hwio_def_gcc_pcie_0_clkref_en_s def;
+  u32 value;
+};
+
+/*===========================================================================*/
+/*!
+  @brief Bit Field definition of register: GCC_RX1_USB2_CLKREF_EN
+*/
+/*===========================================================================*/
+/* Structure definition of register */
+struct ipa_gcc_hwio_def_gcc_rx1_usb2_clkref_en_s
+{
+  u32 rx1_usb2_enable : 1;
+  u32 cref_enable : 1;
+  u32 reserved0 : 29;
+  u32 rx1_usb2_status : 1;
+};
+
+/* Union definition of register */
+union ipa_gcc_hwio_def_gcc_rx1_usb2_clkref_en_u
+{
+  struct ipa_gcc_hwio_def_gcc_rx1_usb2_clkref_en_s def;
+  u32 value;
+};
+
+/*===========================================================================*/
+/*!
+  @brief Bit Field definition of register: GCC_RX2_QLINK_CLKREF_EN
+*/
+/*===========================================================================*/
+/* Structure definition of register */
+struct ipa_gcc_hwio_def_gcc_rx2_qlink_clkref_en_s
+{
+  u32 rx2_qlink_enable : 1;
+  u32 rxtap0_enable : 1;
+  u32 reserved0 : 29;
+  u32 rx2_qlink_status : 1;
+};
+
+/* Union definition of register */
+union ipa_gcc_hwio_def_gcc_rx2_qlink_clkref_en_u
+{
+  struct ipa_gcc_hwio_def_gcc_rx2_qlink_clkref_en_s def;
+  u32 value;
+};
+
+/*===========================================================================*/
+/*!
+  @brief Bit Field definition of register: GCC_RX3_MODEM_CLKREF_EN
+*/
+/*===========================================================================*/
+/* Structure definition of register */
+struct ipa_gcc_hwio_def_gcc_rx3_modem_clkref_en_s
+{
+  u32 rx3_modem_enable : 1;
+  u32 rxtap1_enable : 1;
+  u32 reserved0 : 29;
+  u32 rx3_modem_status : 1;
+};
+
+/* Union definition of register */
+union ipa_gcc_hwio_def_gcc_rx3_modem_clkref_en_u
+{
+  struct ipa_gcc_hwio_def_gcc_rx3_modem_clkref_en_s def;
+  u32 value;
+};
+
+/*===========================================================================*/
+/*!
+  @brief Bit Field definition of register: GCC_CXO_TX1_CLKREF_EN1
+*/
+/*===========================================================================*/
+/* Structure definition of register */
+struct ipa_gcc_hwio_def_gcc_cxo_tx1_clkref_en1_s
+{
+  u32 cxo_tx1_enable : 1;
+  u32 reserved0 : 30;
+  u32 cxo_tx1_status : 1;
+};
+
+/* Union definition of register */
+union ipa_gcc_hwio_def_gcc_cxo_tx1_clkref_en1_u
+{
+  struct ipa_gcc_hwio_def_gcc_cxo_tx1_clkref_en1_s def;
+  u32 value;
+};
+
+/*===========================================================================*/
+/*!
+  @brief Bit Field definition of register: GCC_CLKREF_SPARE
+*/
+/*===========================================================================*/
+/* Structure definition of register */
+struct ipa_gcc_hwio_def_gcc_clkref_spare_s
+{
+  u32 spare : 8;
+  u32 reserved0 : 24;
+};
+
+/* Union definition of register */
+union ipa_gcc_hwio_def_gcc_clkref_spare_u
+{
+  struct ipa_gcc_hwio_def_gcc_clkref_spare_s def;
+  u32 value;
+};
+
+/*===========================================================================*/
+/*!
+  @brief Bit Field definition of register: GCC_CXO_REFGEN_BIAS_SEL
+*/
+/*===========================================================================*/
+/* Structure definition of register */
+struct ipa_gcc_hwio_def_gcc_cxo_refgen_bias_sel_s
+{
+  u32 sel_refgen : 1;
+  u32 reserved0 : 30;
+  u32 sel_refgen_status : 1;
+};
+
+/* Union definition of register */
+union ipa_gcc_hwio_def_gcc_cxo_refgen_bias_sel_u
+{
+  struct ipa_gcc_hwio_def_gcc_cxo_refgen_bias_sel_s def;
+  u32 value;
+};
+
+/*===========================================================================*/
+/*!
+  @brief Bit Field definition of register: GCC_MSS_VOTE_AGGRE_NOC_MMU_TBU1_CLK
+*/
+/*===========================================================================*/
+/* Structure definition of register */
+struct ipa_gcc_hwio_def_gcc_mss_vote_aggre_noc_mmu_tbu1_clk_s
+{
+  u32 clk_enable : 1;
+  u32 reserved0 : 30;
+  u32 clk_off : 1;
+};
+
+/* Union definition of register */
+union ipa_gcc_hwio_def_gcc_mss_vote_aggre_noc_mmu_tbu1_clk_u
+{
+  struct ipa_gcc_hwio_def_gcc_mss_vote_aggre_noc_mmu_tbu1_clk_s def;
+  u32 value;
+};
+
+/*===========================================================================*/
+/*!
+  @brief Bit Field definition of register: GCC_MSS_VOTE_AGGRE_NOC_MMU_TBU2_CLK
+*/
+/*===========================================================================*/
+/* Structure definition of register */
+struct ipa_gcc_hwio_def_gcc_mss_vote_aggre_noc_mmu_tbu2_clk_s
+{
+  u32 clk_enable : 1;
+  u32 reserved0 : 30;
+  u32 clk_off : 1;
+};
+
+/* Union definition of register */
+union ipa_gcc_hwio_def_gcc_mss_vote_aggre_noc_mmu_tbu2_clk_u
+{
+  struct ipa_gcc_hwio_def_gcc_mss_vote_aggre_noc_mmu_tbu2_clk_s def;
+  u32 value;
+};
+
+/*===========================================================================*/
+/*!
+  @brief Bit Field definition of register: GCC_MSS_VOTE_ALL_SMMU_MMU_CLK
+*/
+/*===========================================================================*/
+/* Structure definition of register */
+struct ipa_gcc_hwio_def_gcc_mss_vote_all_smmu_mmu_clk_s
+{
+  u32 clk_enable : 1;
+  u32 reserved0 : 30;
+  u32 clk_off : 1;
+};
+
+/* Union definition of register */
+union ipa_gcc_hwio_def_gcc_mss_vote_all_smmu_mmu_clk_u
+{
+  struct ipa_gcc_hwio_def_gcc_mss_vote_all_smmu_mmu_clk_s def;
+  u32 value;
+};
+
+/*===========================================================================*/
+/*!
+  @brief Bit Field definition of register: GCC_MSS_VOTE_MMU_TCU_CLK
+*/
+/*===========================================================================*/
+/* Structure definition of register */
+struct ipa_gcc_hwio_def_gcc_mss_vote_mmu_tcu_clk_s
+{
+  u32 clk_enable : 1;
+  u32 reserved0 : 30;
+  u32 clk_off : 1;
+};
+
+/* Union definition of register */
+union ipa_gcc_hwio_def_gcc_mss_vote_mmu_tcu_clk_u
+{
+  struct ipa_gcc_hwio_def_gcc_mss_vote_mmu_tcu_clk_s def;
+  u32 value;
+};
+
+/*===========================================================================*/
+/*!
+  @brief Bit Field definition of register: GCC_RPM_VOTE_QDSS_APB_CLK
+*/
+/*===========================================================================*/
+/* Structure definition of register */
+struct ipa_gcc_hwio_def_gcc_rpm_vote_qdss_apb_clk_s
+{
+  u32 clk_enable : 1;
+  u32 reserved0 : 30;
+  u32 clk_off : 1;
+};
+
+/* Union definition of register */
+union ipa_gcc_hwio_def_gcc_rpm_vote_qdss_apb_clk_u
+{
+  struct ipa_gcc_hwio_def_gcc_rpm_vote_qdss_apb_clk_s def;
+  u32 value;
+};
+
+/*===========================================================================*/
+/*!
+  @brief Bit Field definition of register: GCC_MSS_Q6_VOTE_QDSS_APB_CLK
+*/
+/*===========================================================================*/
+/* Structure definition of register */
+struct ipa_gcc_hwio_def_gcc_mss_q6_vote_qdss_apb_clk_s
+{
+  u32 clk_enable : 1;
+  u32 reserved0 : 30;
+  u32 clk_off : 1;
+};
+
+/* Union definition of register */
+union ipa_gcc_hwio_def_gcc_mss_q6_vote_qdss_apb_clk_u
+{
+  struct ipa_gcc_hwio_def_gcc_mss_q6_vote_qdss_apb_clk_s def;
+  u32 value;
+};
+
+/*===========================================================================*/
+/*!
+  @brief Bit Field definition of register: GCC_APCS_VOTE_QDSS_APB_CLK
+*/
+/*===========================================================================*/
+/* Structure definition of register */
+struct ipa_gcc_hwio_def_gcc_apcs_vote_qdss_apb_clk_s
+{
+  u32 clk_enable : 1;
+  u32 reserved0 : 30;
+  u32 clk_off : 1;
+};
+
+/* Union definition of register */
+union ipa_gcc_hwio_def_gcc_apcs_vote_qdss_apb_clk_u
+{
+  struct ipa_gcc_hwio_def_gcc_apcs_vote_qdss_apb_clk_s def;
+  u32 value;
+};
+
+/*===========================================================================*/
+/*!
+  @brief Bit Field definition of register: GCC_APCS_TZ_VOTE_QDSS_APB_CLK
+*/
+/*===========================================================================*/
+/* Structure definition of register */
+struct ipa_gcc_hwio_def_gcc_apcs_tz_vote_qdss_apb_clk_s
+{
+  u32 clk_enable : 1;
+  u32 reserved0 : 30;
+  u32 clk_off : 1;
+};
+
+/* Union definition of register */
+union ipa_gcc_hwio_def_gcc_apcs_tz_vote_qdss_apb_clk_u
+{
+  struct ipa_gcc_hwio_def_gcc_apcs_tz_vote_qdss_apb_clk_s def;
+  u32 value;
+};
+
+/*===========================================================================*/
+/*!
+  @brief Bit Field definition of register: GCC_HYP_VOTE_QDSS_APB_CLK
+*/
+/*===========================================================================*/
+/* Structure definition of register */
+struct ipa_gcc_hwio_def_gcc_hyp_vote_qdss_apb_clk_s
+{
+  u32 clk_enable : 1;
+  u32 reserved0 : 30;
+  u32 clk_off : 1;
+};
+
+/* Union definition of register */
+union ipa_gcc_hwio_def_gcc_hyp_vote_qdss_apb_clk_u
+{
+  struct ipa_gcc_hwio_def_gcc_hyp_vote_qdss_apb_clk_s def;
+  u32 value;
+};
+
+/*===========================================================================*/
+/*!
+  @brief Bit Field definition of register: GCC_SPARE1_VOTE_QDSS_APB_CLK
+*/
+/*===========================================================================*/
+/* Structure definition of register */
+struct ipa_gcc_hwio_def_gcc_spare1_vote_qdss_apb_clk_s
+{
+  u32 clk_enable : 1;
+  u32 reserved0 : 30;
+  u32 clk_off : 1;
+};
+
+/* Union definition of register */
+union ipa_gcc_hwio_def_gcc_spare1_vote_qdss_apb_clk_u
+{
+  struct ipa_gcc_hwio_def_gcc_spare1_vote_qdss_apb_clk_s def;
+  u32 value;
+};
+
+/*===========================================================================*/
+/*!
+  @brief Bit Field definition of register: GCC_SPARE2_VOTE_QDSS_APB_CLK
+*/
+/*===========================================================================*/
+/* Structure definition of register */
+struct ipa_gcc_hwio_def_gcc_spare2_vote_qdss_apb_clk_s
+{
+  u32 clk_enable : 1;
+  u32 reserved0 : 30;
+  u32 clk_off : 1;
+};
+
+/* Union definition of register */
+union ipa_gcc_hwio_def_gcc_spare2_vote_qdss_apb_clk_u
+{
+  struct ipa_gcc_hwio_def_gcc_spare2_vote_qdss_apb_clk_s def;
+  u32 value;
+};
+
+/*===========================================================================*/
+/*!
+  @brief Bit Field definition of register: GCC_JBIST_MODE
+*/
+/*===========================================================================*/
+/* Structure definition of register */
+struct ipa_gcc_hwio_def_gcc_jbist_mode_s
+{
+  u32 sleep_n : 1;
+  u32 reset_n : 1;
+  u32 jbist_test : 1;
+  u32 start_meas : 1;
+  u32 reserve_bits31_4 : 28;
+};
+
+/* Union definition of register */
+union ipa_gcc_hwio_def_gcc_jbist_mode_u
+{
+  struct ipa_gcc_hwio_def_gcc_jbist_mode_s def;
+  u32 value;
+};
+
+/*===========================================================================*/
+/*!
+  @brief Bit Field definition of register: GCC_JBIST_CONFIG_CTL
+*/
+/*===========================================================================*/
+/* Structure definition of register */
+struct ipa_gcc_hwio_def_gcc_jbist_config_ctl_s
+{
+  u32 jbist_config_ctl : 32;
+};
+
+/* Union definition of register */
+union ipa_gcc_hwio_def_gcc_jbist_config_ctl_u
+{
+  struct ipa_gcc_hwio_def_gcc_jbist_config_ctl_s def;
+  u32 value;
+};
+
+/*===========================================================================*/
+/*!
+  @brief Bit Field definition of register: GCC_JBIST_USER_CTL
+*/
+/*===========================================================================*/
+/* Structure definition of register */
+struct ipa_gcc_hwio_def_gcc_jbist_user_ctl_s
+{
+  u32 jbist_user_ctl : 32;
+};
+
+/* Union definition of register */
+union ipa_gcc_hwio_def_gcc_jbist_user_ctl_u
+{
+  struct ipa_gcc_hwio_def_gcc_jbist_user_ctl_s def;
+  u32 value;
+};
+
+/*===========================================================================*/
+/*!
+  @brief Bit Field definition of register: GCC_JBIST_USER_CTL_U
+*/
+/*===========================================================================*/
+/* Structure definition of register */
+struct ipa_gcc_hwio_def_gcc_jbist_user_ctl_u_s
+{
+  u32 jbist_user_ctl_u : 32;
+};
+
+/* Union definition of register */
+union ipa_gcc_hwio_def_gcc_jbist_user_ctl_u_u
+{
+  struct ipa_gcc_hwio_def_gcc_jbist_user_ctl_u_s def;
+  u32 value;
+};
+
+/*===========================================================================*/
+/*!
+  @brief Bit Field definition of register: GCC_JBIST_TEST_CTL
+*/
+/*===========================================================================*/
+/* Structure definition of register */
+struct ipa_gcc_hwio_def_gcc_jbist_test_ctl_s
+{
+  u32 jbist_test_ctl : 32;
+};
+
+/* Union definition of register */
+union ipa_gcc_hwio_def_gcc_jbist_test_ctl_u
+{
+  struct ipa_gcc_hwio_def_gcc_jbist_test_ctl_s def;
+  u32 value;
+};
+
+/*===========================================================================*/
+/*!
+  @brief Bit Field definition of register: GCC_JBIST_STATUS
+*/
+/*===========================================================================*/
+/* Structure definition of register */
+struct ipa_gcc_hwio_def_gcc_jbist_status_s
+{
+  u32 jbist_status : 32;
+};
+
+/* Union definition of register */
+union ipa_gcc_hwio_def_gcc_jbist_status_u
+{
+  struct ipa_gcc_hwio_def_gcc_jbist_status_s def;
+  u32 value;
+};
+
+/*===========================================================================*/
+/*!
+  @brief Bit Field definition of register: GCC_JBIST_MEAS_DONE
+*/
+/*===========================================================================*/
+/* Structure definition of register */
+struct ipa_gcc_hwio_def_gcc_jbist_meas_done_s
+{
+  u32 jbist_data_stream_rdy : 1;
+  u32 reserve_bits31_1 : 31;
+};
+
+/* Union definition of register */
+union ipa_gcc_hwio_def_gcc_jbist_meas_done_u
+{
+  struct ipa_gcc_hwio_def_gcc_jbist_meas_done_s def;
+  u32 value;
+};
+
+/*===========================================================================*/
+/*!
+  @brief Bit Field definition of register: GCC_JBIST_MISC
+*/
+/*===========================================================================*/
+/* Structure definition of register */
+struct ipa_gcc_hwio_def_gcc_jbist_misc_s
+{
+  u32 clk_ext_sel : 2;
+  u32 reserved0 : 30;
+};
+
+/* Union definition of register */
+union ipa_gcc_hwio_def_gcc_jbist_misc_u
+{
+  struct ipa_gcc_hwio_def_gcc_jbist_misc_s def;
+  u32 value;
+};
+
+/*===========================================================================*/
+/*!
+  @brief Bit Field definition of register: GCC_GLOBAL_EN
+*/
+/*===========================================================================*/
+/* Structure definition of register */
+struct ipa_gcc_hwio_def_gcc_global_en_s
+{
+  u32 east_enable : 1;
+  u32 west_enable : 1;
+  u32 north_enable : 1;
+  u32 south_enable : 1;
+  u32 center_enable : 1;
+  u32 peripherals_enable : 1;
+  u32 rest_enable : 1;
+  u32 mem_enable_0 : 1;
+  u32 mem_enable_1 : 1;
+  u32 mem_enable_2 : 1;
+  u32 mem_enable_3 : 1;
+  u32 mem_enable_4 : 1;
+  u32 mem_enable_5 : 1;
+  u32 mem_enable_6 : 1;
+  u32 mem_enable_7 : 1;
+  u32 spare_enable : 17;
+};
+
+/* Union definition of register */
+union ipa_gcc_hwio_def_gcc_global_en_u
+{
+  struct ipa_gcc_hwio_def_gcc_global_en_s def;
+  u32 value;
+};
+
+/*===========================================================================*/
+/*!
+  @brief Bit Field definition of register: GCC_USB3_LPC_GPLL0_ACGCR
+*/
+/*===========================================================================*/
+/* Structure definition of register */
+struct ipa_gcc_hwio_def_gcc_usb3_lpc_gpll0_acgcr_s
+{
+  u32 reserved0 : 31;
+  u32 clk_on : 1;
+};
+
+/* Union definition of register */
+union ipa_gcc_hwio_def_gcc_usb3_lpc_gpll0_acgcr_u
+{
+  struct ipa_gcc_hwio_def_gcc_usb3_lpc_gpll0_acgcr_s def;
+  u32 value;
+};
+
+/*===========================================================================*/
+/*!
+  @brief Bit Field definition of register: GCC_USB3_LPC_GPLL4_ACGCR
+*/
+/*===========================================================================*/
+/* Structure definition of register */
+struct ipa_gcc_hwio_def_gcc_usb3_lpc_gpll4_acgcr_s
+{
+  u32 reserved0 : 31;
+  u32 clk_on : 1;
+};
+
+/* Union definition of register */
+union ipa_gcc_hwio_def_gcc_usb3_lpc_gpll4_acgcr_u
+{
+  struct ipa_gcc_hwio_def_gcc_usb3_lpc_gpll4_acgcr_s def;
+  u32 value;
+};
+
+/*===========================================================================*/
+/*!
+  @brief Bit Field definition of register: GCC_CPUSS_GPLL1_ACGCR
+*/
+/*===========================================================================*/
+/* Structure definition of register */
+struct ipa_gcc_hwio_def_gcc_cpuss_gpll1_acgcr_s
+{
+  u32 reserved0 : 31;
+  u32 clk_on : 1;
+};
+
+/* Union definition of register */
+union ipa_gcc_hwio_def_gcc_cpuss_gpll1_acgcr_u
+{
+  struct ipa_gcc_hwio_def_gcc_cpuss_gpll1_acgcr_s def;
+  u32 value;
+};
+
+/*===========================================================================*/
+/*!
+  @brief Bit Field definition of register: GCC_CPUSS_GPLL4_ACGCR
+*/
+/*===========================================================================*/
+/* Structure definition of register */
+struct ipa_gcc_hwio_def_gcc_cpuss_gpll4_acgcr_s
+{
+  u32 reserved0 : 31;
+  u32 clk_on : 1;
+};
+
+/* Union definition of register */
+union ipa_gcc_hwio_def_gcc_cpuss_gpll4_acgcr_u
+{
+  struct ipa_gcc_hwio_def_gcc_cpuss_gpll4_acgcr_s def;
+  u32 value;
+};
+
+/*===========================================================================*/
+/*!
+  @brief Bit Field definition of register: GCC_CPUSS_GPLL5_ACGCR
+*/
+/*===========================================================================*/
+/* Structure definition of register */
+struct ipa_gcc_hwio_def_gcc_cpuss_gpll5_acgcr_s
+{
+  u32 reserved0 : 31;
+  u32 clk_on : 1;
+};
+
+/* Union definition of register */
+union ipa_gcc_hwio_def_gcc_cpuss_gpll5_acgcr_u
+{
+  struct ipa_gcc_hwio_def_gcc_cpuss_gpll5_acgcr_s def;
+  u32 value;
+};
+
+/*===========================================================================*/
+/*!
+  @brief Bit Field definition of register: GCC_MSS_GPLL0_DIV_ACGCR
+*/
+/*===========================================================================*/
+/* Structure definition of register */
+struct ipa_gcc_hwio_def_gcc_mss_gpll0_div_acgcr_s
+{
+  u32 reserved0 : 31;
+  u32 clk_on : 1;
+};
+
+/* Union definition of register */
+union ipa_gcc_hwio_def_gcc_mss_gpll0_div_acgcr_u
+{
+  struct ipa_gcc_hwio_def_gcc_mss_gpll0_div_acgcr_s def;
+  u32 value;
+};
+
+/*===========================================================================*/
+/*!
+  @brief Bit Field definition of register: GCC_PLL_MISC
+*/
+/*===========================================================================*/
+/* Structure definition of register */
+struct ipa_gcc_hwio_def_gcc_pll_misc_s
+{
+  u32 hw_triggered_stby_dis : 1;
+  u32 reserved0 : 31;
+};
+
+/* Union definition of register */
+union ipa_gcc_hwio_def_gcc_pll_misc_u
+{
+  struct ipa_gcc_hwio_def_gcc_pll_misc_s def;
+  u32 value;
+};
+
+/*===========================================================================*/
+/*!
+  @brief Bit Field definition of register: GCC_PLL_MISC1
+*/
+/*===========================================================================*/
+/* Structure definition of register */
+struct ipa_gcc_hwio_def_gcc_pll_misc1_s
+{
+  u32 pll0_pll_active_mux : 1;
+  u32 pll1_pll_active_mux : 1;
+  u32 pll2_pll_active_mux : 1;
+  u32 pll3_pll_active_mux : 1;
+  u32 pll4_pll_active_mux : 1;
+  u32 pll5_pll_active_mux : 1;
+  u32 reserved0 : 26;
+};
+
+/* Union definition of register */
+union ipa_gcc_hwio_def_gcc_pll_misc1_u
+{
+  struct ipa_gcc_hwio_def_gcc_pll_misc1_s def;
+  u32 value;
+};
+
+/*===========================================================================*/
+/*!
+  @brief Bit Field definition of register: GCC_PCIE_PERST_HANDSHAKE
+*/
+/*===========================================================================*/
+/* Structure definition of register */
+struct ipa_gcc_hwio_def_gcc_pcie_perst_handshake_s
+{
+  u32 timer_enable : 1;
+  u32 reserved0 : 28;
+  u32 fsm_status : 2;
+  u32 timeout_status : 1;
+};
+
+/* Union definition of register */
+union ipa_gcc_hwio_def_gcc_pcie_perst_handshake_u
+{
+  struct ipa_gcc_hwio_def_gcc_pcie_perst_handshake_s def;
+  u32 value;
+};
+
+/*===========================================================================*/
+/*!
+  @brief Bit Field definition of register: GCC_PCIE_PERST_HANDSHAKE_TIMER
+*/
+/*===========================================================================*/
+/* Structure definition of register */
+struct ipa_gcc_hwio_def_gcc_pcie_perst_handshake_timer_s
+{
+  u32 timer_val : 32;
+};
+
+/* Union definition of register */
+union ipa_gcc_hwio_def_gcc_pcie_perst_handshake_timer_u
+{
+  struct ipa_gcc_hwio_def_gcc_pcie_perst_handshake_timer_s def;
+  u32 value;
+};
+
+/*===========================================================================*/
+/*!
+  @brief Bit Field definition of register: GCC_RPMH_SYS_NOC_PERF0_ENA_VOTE
+*/
+/*===========================================================================*/
+/* Structure definition of register */
+struct ipa_gcc_hwio_def_gcc_rpmh_sys_noc_perf0_ena_vote_s
+{
+  u32 gpll0 : 1;
+  u32 gpll1 : 1;
+  u32 gpll2_3 : 1;
+  u32 gpll4 : 1;
+  u32 gpll5 : 1;
+  u32 reserved0 : 27;
+};
+
+/* Union definition of register */
+union ipa_gcc_hwio_def_gcc_rpmh_sys_noc_perf0_ena_vote_u
+{
+  struct ipa_gcc_hwio_def_gcc_rpmh_sys_noc_perf0_ena_vote_s def;
+  u32 value;
+};
+
+/*===========================================================================*/
+/*!
+  @brief Bit Field definition of register: GCC_RPMH_SYS_NOC_PERF1_ENA_VOTE
+*/
+/*===========================================================================*/
+/* Structure definition of register */
+struct ipa_gcc_hwio_def_gcc_rpmh_sys_noc_perf1_ena_vote_s
+{
+  u32 gpll0 : 1;
+  u32 gpll1 : 1;
+  u32 gpll2_3 : 1;
+  u32 gpll4 : 1;
+  u32 gpll5 : 1;
+  u32 reserved0 : 27;
+};
+
+/* Union definition of register */
+union ipa_gcc_hwio_def_gcc_rpmh_sys_noc_perf1_ena_vote_u
+{
+  struct ipa_gcc_hwio_def_gcc_rpmh_sys_noc_perf1_ena_vote_s def;
+  u32 value;
+};
+
+/*===========================================================================*/
+/*!
+  @brief Bit Field definition of register: GCC_RPMH_SYS_NOC_PERF2_ENA_VOTE
+*/
+/*===========================================================================*/
+/* Structure definition of register */
+struct ipa_gcc_hwio_def_gcc_rpmh_sys_noc_perf2_ena_vote_s
+{
+  u32 gpll0 : 1;
+  u32 gpll1 : 1;
+  u32 gpll2_3 : 1;
+  u32 gpll4 : 1;
+  u32 gpll5 : 1;
+  u32 reserved0 : 27;
+};
+
+/* Union definition of register */
+union ipa_gcc_hwio_def_gcc_rpmh_sys_noc_perf2_ena_vote_u
+{
+  struct ipa_gcc_hwio_def_gcc_rpmh_sys_noc_perf2_ena_vote_s def;
+  u32 value;
+};
+
+/*===========================================================================*/
+/*!
+  @brief Bit Field definition of register: GCC_RPMH_SYS_NOC_PERF3_ENA_VOTE
+*/
+/*===========================================================================*/
+/* Structure definition of register */
+struct ipa_gcc_hwio_def_gcc_rpmh_sys_noc_perf3_ena_vote_s
+{
+  u32 gpll0 : 1;
+  u32 gpll1 : 1;
+  u32 gpll2_3 : 1;
+  u32 gpll4 : 1;
+  u32 gpll5 : 1;
+  u32 reserved0 : 27;
+};
+
+/* Union definition of register */
+union ipa_gcc_hwio_def_gcc_rpmh_sys_noc_perf3_ena_vote_u
+{
+  struct ipa_gcc_hwio_def_gcc_rpmh_sys_noc_perf3_ena_vote_s def;
+  u32 value;
+};
+
+/*===========================================================================*/
+/*!
+  @brief Bit Field definition of register: GCC_RPMH_SYS_NOC_PERF4_ENA_VOTE
+*/
+/*===========================================================================*/
+/* Structure definition of register */
+struct ipa_gcc_hwio_def_gcc_rpmh_sys_noc_perf4_ena_vote_s
+{
+  u32 gpll0 : 1;
+  u32 gpll1 : 1;
+  u32 gpll2_3 : 1;
+  u32 gpll4 : 1;
+  u32 gpll5 : 1;
+  u32 reserved0 : 27;
+};
+
+/* Union definition of register */
+union ipa_gcc_hwio_def_gcc_rpmh_sys_noc_perf4_ena_vote_u
+{
+  struct ipa_gcc_hwio_def_gcc_rpmh_sys_noc_perf4_ena_vote_s def;
+  u32 value;
+};
+
+/*===========================================================================*/
+/*!
+  @brief Bit Field definition of register: GCC_RPMH_SYS_NOC_PERF5_ENA_VOTE
+*/
+/*===========================================================================*/
+/* Structure definition of register */
+struct ipa_gcc_hwio_def_gcc_rpmh_sys_noc_perf5_ena_vote_s
+{
+  u32 gpll0 : 1;
+  u32 gpll1 : 1;
+  u32 gpll2_3 : 1;
+  u32 gpll4 : 1;
+  u32 gpll5 : 1;
+  u32 reserved0 : 27;
+};
+
+/* Union definition of register */
+union ipa_gcc_hwio_def_gcc_rpmh_sys_noc_perf5_ena_vote_u
+{
+  struct ipa_gcc_hwio_def_gcc_rpmh_sys_noc_perf5_ena_vote_s def;
+  u32 value;
+};
+
+/*===========================================================================*/
+/*!
+  @brief Bit Field definition of register: GCC_RPMH_SYS_NOC_PERF6_ENA_VOTE
+*/
+/*===========================================================================*/
+/* Structure definition of register */
+struct ipa_gcc_hwio_def_gcc_rpmh_sys_noc_perf6_ena_vote_s
+{
+  u32 gpll0 : 1;
+  u32 gpll1 : 1;
+  u32 gpll2_3 : 1;
+  u32 gpll4 : 1;
+  u32 gpll5 : 1;
+  u32 reserved0 : 27;
+};
+
+/* Union definition of register */
+union ipa_gcc_hwio_def_gcc_rpmh_sys_noc_perf6_ena_vote_u
+{
+  struct ipa_gcc_hwio_def_gcc_rpmh_sys_noc_perf6_ena_vote_s def;
+  u32 value;
+};
+
+/*===========================================================================*/
+/*!
+  @brief Bit Field definition of register: GCC_RPMH_SYS_NOC_PERF7_ENA_VOTE
+*/
+/*===========================================================================*/
+/* Structure definition of register */
+struct ipa_gcc_hwio_def_gcc_rpmh_sys_noc_perf7_ena_vote_s
+{
+  u32 gpll0 : 1;
+  u32 gpll1 : 1;
+  u32 gpll2_3 : 1;
+  u32 gpll4 : 1;
+  u32 gpll5 : 1;
+  u32 reserved0 : 27;
+};
+
+/* Union definition of register */
+union ipa_gcc_hwio_def_gcc_rpmh_sys_noc_perf7_ena_vote_u
+{
+  struct ipa_gcc_hwio_def_gcc_rpmh_sys_noc_perf7_ena_vote_s def;
+  u32 value;
+};
+
+/*===========================================================================*/
+/*!
+  @brief Bit Field definition of register: GCC_RPMH_SYS_NOC_PERF8_ENA_VOTE
+*/
+/*===========================================================================*/
+/* Structure definition of register */
+struct ipa_gcc_hwio_def_gcc_rpmh_sys_noc_perf8_ena_vote_s
+{
+  u32 gpll0 : 1;
+  u32 gpll1 : 1;
+  u32 gpll2_3 : 1;
+  u32 gpll4 : 1;
+  u32 gpll5 : 1;
+  u32 reserved0 : 27;
+};
+
+/* Union definition of register */
+union ipa_gcc_hwio_def_gcc_rpmh_sys_noc_perf8_ena_vote_u
+{
+  struct ipa_gcc_hwio_def_gcc_rpmh_sys_noc_perf8_ena_vote_s def;
+  u32 value;
+};
+
+/*===========================================================================*/
+/*!
+  @brief Bit Field definition of register: GCC_RPMH_SYS_NOC_PERF9_ENA_VOTE
+*/
+/*===========================================================================*/
+/* Structure definition of register */
+struct ipa_gcc_hwio_def_gcc_rpmh_sys_noc_perf9_ena_vote_s
+{
+  u32 gpll0 : 1;
+  u32 gpll1 : 1;
+  u32 gpll2_3 : 1;
+  u32 gpll4 : 1;
+  u32 gpll5 : 1;
+  u32 reserved0 : 27;
+};
+
+/* Union definition of register */
+union ipa_gcc_hwio_def_gcc_rpmh_sys_noc_perf9_ena_vote_u
+{
+  struct ipa_gcc_hwio_def_gcc_rpmh_sys_noc_perf9_ena_vote_s def;
+  u32 value;
+};
+
+/*===========================================================================*/
+/*!
+  @brief Bit Field definition of register: GCC_RPMH_SYS_NOC_PERF10_ENA_VOTE
+*/
+/*===========================================================================*/
+/* Structure definition of register */
+struct ipa_gcc_hwio_def_gcc_rpmh_sys_noc_perf10_ena_vote_s
+{
+  u32 gpll0 : 1;
+  u32 gpll1 : 1;
+  u32 gpll2_3 : 1;
+  u32 gpll4 : 1;
+  u32 gpll5 : 1;
+  u32 reserved0 : 27;
+};
+
+/* Union definition of register */
+union ipa_gcc_hwio_def_gcc_rpmh_sys_noc_perf10_ena_vote_u
+{
+  struct ipa_gcc_hwio_def_gcc_rpmh_sys_noc_perf10_ena_vote_s def;
+  u32 value;
+};
+
+/*===========================================================================*/
+/*!
+  @brief Bit Field definition of register: GCC_RPMH_SYS_NOC_PERF11_ENA_VOTE
+*/
+/*===========================================================================*/
+/* Structure definition of register */
+struct ipa_gcc_hwio_def_gcc_rpmh_sys_noc_perf11_ena_vote_s
+{
+  u32 gpll0 : 1;
+  u32 gpll1 : 1;
+  u32 gpll2_3 : 1;
+  u32 gpll4 : 1;
+  u32 gpll5 : 1;
+  u32 reserved0 : 27;
+};
+
+/* Union definition of register */
+union ipa_gcc_hwio_def_gcc_rpmh_sys_noc_perf11_ena_vote_u
+{
+  struct ipa_gcc_hwio_def_gcc_rpmh_sys_noc_perf11_ena_vote_s def;
+  u32 value;
+};
+
+/*===========================================================================*/
+/*!
+  @brief Bit Field definition of register: GCC_RPMH_SYS_NOC_PERF12_ENA_VOTE
+*/
+/*===========================================================================*/
+/* Structure definition of register */
+struct ipa_gcc_hwio_def_gcc_rpmh_sys_noc_perf12_ena_vote_s
+{
+  u32 gpll0 : 1;
+  u32 gpll1 : 1;
+  u32 gpll2_3 : 1;
+  u32 gpll4 : 1;
+  u32 gpll5 : 1;
+  u32 reserved0 : 27;
+};
+
+/* Union definition of register */
+union ipa_gcc_hwio_def_gcc_rpmh_sys_noc_perf12_ena_vote_u
+{
+  struct ipa_gcc_hwio_def_gcc_rpmh_sys_noc_perf12_ena_vote_s def;
+  u32 value;
+};
+
+/*===========================================================================*/
+/*!
+  @brief Bit Field definition of register: GCC_RPMH_SYS_NOC_PERF13_ENA_VOTE
+*/
+/*===========================================================================*/
+/* Structure definition of register */
+struct ipa_gcc_hwio_def_gcc_rpmh_sys_noc_perf13_ena_vote_s
+{
+  u32 gpll0 : 1;
+  u32 gpll1 : 1;
+  u32 gpll2_3 : 1;
+  u32 gpll4 : 1;
+  u32 gpll5 : 1;
+  u32 reserved0 : 27;
+};
+
+/* Union definition of register */
+union ipa_gcc_hwio_def_gcc_rpmh_sys_noc_perf13_ena_vote_u
+{
+  struct ipa_gcc_hwio_def_gcc_rpmh_sys_noc_perf13_ena_vote_s def;
+  u32 value;
+};
+
+/*===========================================================================*/
+/*!
+  @brief Bit Field definition of register: GCC_RPMH_SYS_NOC_PERF14_ENA_VOTE
+*/
+/*===========================================================================*/
+/* Structure definition of register */
+struct ipa_gcc_hwio_def_gcc_rpmh_sys_noc_perf14_ena_vote_s
+{
+  u32 gpll0 : 1;
+  u32 gpll1 : 1;
+  u32 gpll2_3 : 1;
+  u32 gpll4 : 1;
+  u32 gpll5 : 1;
+  u32 reserved0 : 27;
+};
+
+/* Union definition of register */
+union ipa_gcc_hwio_def_gcc_rpmh_sys_noc_perf14_ena_vote_u
+{
+  struct ipa_gcc_hwio_def_gcc_rpmh_sys_noc_perf14_ena_vote_s def;
+  u32 value;
+};
+
+/*===========================================================================*/
+/*!
+  @brief Bit Field definition of register: GCC_RPMH_SYS_NOC_PERF15_ENA_VOTE
+*/
+/*===========================================================================*/
+/* Structure definition of register */
+struct ipa_gcc_hwio_def_gcc_rpmh_sys_noc_perf15_ena_vote_s
+{
+  u32 gpll0 : 1;
+  u32 gpll1 : 1;
+  u32 gpll2_3 : 1;
+  u32 gpll4 : 1;
+  u32 gpll5 : 1;
+  u32 reserved0 : 27;
+};
+
+/* Union definition of register */
+union ipa_gcc_hwio_def_gcc_rpmh_sys_noc_perf15_ena_vote_u
+{
+  struct ipa_gcc_hwio_def_gcc_rpmh_sys_noc_perf15_ena_vote_s def;
+  u32 value;
+};
+
+/*===========================================================================*/
+/*!
+  @brief Bit Field definition of register: GCC_RPMH_CNOC_PERF0_ENA_VOTE
+*/
+/*===========================================================================*/
+/* Structure definition of register */
+struct ipa_gcc_hwio_def_gcc_rpmh_cnoc_perf0_ena_vote_s
+{
+  u32 gpll0 : 1;
+  u32 gpll1 : 1;
+  u32 gpll2_3 : 1;
+  u32 gpll4 : 1;
+  u32 gpll5 : 1;
+  u32 reserved0 : 27;
+};
+
+/* Union definition of register */
+union ipa_gcc_hwio_def_gcc_rpmh_cnoc_perf0_ena_vote_u
+{
+  struct ipa_gcc_hwio_def_gcc_rpmh_cnoc_perf0_ena_vote_s def;
+  u32 value;
+};
+
+/*===========================================================================*/
+/*!
+  @brief Bit Field definition of register: GCC_RPMH_CNOC_PERF1_ENA_VOTE
+*/
+/*===========================================================================*/
+/* Structure definition of register */
+struct ipa_gcc_hwio_def_gcc_rpmh_cnoc_perf1_ena_vote_s
+{
+  u32 gpll0 : 1;
+  u32 gpll1 : 1;
+  u32 gpll2_3 : 1;
+  u32 gpll4 : 1;
+  u32 gpll5 : 1;
+  u32 reserved0 : 27;
+};
+
+/* Union definition of register */
+union ipa_gcc_hwio_def_gcc_rpmh_cnoc_perf1_ena_vote_u
+{
+  struct ipa_gcc_hwio_def_gcc_rpmh_cnoc_perf1_ena_vote_s def;
+  u32 value;
+};
+
+/*===========================================================================*/
+/*!
+  @brief Bit Field definition of register: GCC_RPMH_CNOC_PERF2_ENA_VOTE
+*/
+/*===========================================================================*/
+/* Structure definition of register */
+struct ipa_gcc_hwio_def_gcc_rpmh_cnoc_perf2_ena_vote_s
+{
+  u32 gpll0 : 1;
+  u32 gpll1 : 1;
+  u32 gpll2_3 : 1;
+  u32 gpll4 : 1;
+  u32 gpll5 : 1;
+  u32 reserved0 : 27;
+};
+
+/* Union definition of register */
+union ipa_gcc_hwio_def_gcc_rpmh_cnoc_perf2_ena_vote_u
+{
+  struct ipa_gcc_hwio_def_gcc_rpmh_cnoc_perf2_ena_vote_s def;
+  u32 value;
+};
+
+/*===========================================================================*/
+/*!
+  @brief Bit Field definition of register: GCC_RPMH_CNOC_PERF3_ENA_VOTE
+*/
+/*===========================================================================*/
+/* Structure definition of register */
+struct ipa_gcc_hwio_def_gcc_rpmh_cnoc_perf3_ena_vote_s
+{
+  u32 gpll0 : 1;
+  u32 gpll1 : 1;
+  u32 gpll2_3 : 1;
+  u32 gpll4 : 1;
+  u32 gpll5 : 1;
+  u32 reserved0 : 27;
+};
+
+/* Union definition of register */
+union ipa_gcc_hwio_def_gcc_rpmh_cnoc_perf3_ena_vote_u
+{
+  struct ipa_gcc_hwio_def_gcc_rpmh_cnoc_perf3_ena_vote_s def;
+  u32 value;
+};
+
+/*===========================================================================*/
+/*!
+  @brief Bit Field definition of register: GCC_RPMH_CNOC_PERF4_ENA_VOTE
+*/
+/*===========================================================================*/
+/* Structure definition of register */
+struct ipa_gcc_hwio_def_gcc_rpmh_cnoc_perf4_ena_vote_s
+{
+  u32 gpll0 : 1;
+  u32 gpll1 : 1;
+  u32 gpll2_3 : 1;
+  u32 gpll4 : 1;
+  u32 gpll5 : 1;
+  u32 reserved0 : 27;
+};
+
+/* Union definition of register */
+union ipa_gcc_hwio_def_gcc_rpmh_cnoc_perf4_ena_vote_u
+{
+  struct ipa_gcc_hwio_def_gcc_rpmh_cnoc_perf4_ena_vote_s def;
+  u32 value;
+};
+
+/*===========================================================================*/
+/*!
+  @brief Bit Field definition of register: GCC_RPMH_CNOC_PERF5_ENA_VOTE
+*/
+/*===========================================================================*/
+/* Structure definition of register */
+struct ipa_gcc_hwio_def_gcc_rpmh_cnoc_perf5_ena_vote_s
+{
+  u32 gpll0 : 1;
+  u32 gpll1 : 1;
+  u32 gpll2_3 : 1;
+  u32 gpll4 : 1;
+  u32 gpll5 : 1;
+  u32 reserved0 : 27;
+};
+
+/* Union definition of register */
+union ipa_gcc_hwio_def_gcc_rpmh_cnoc_perf5_ena_vote_u
+{
+  struct ipa_gcc_hwio_def_gcc_rpmh_cnoc_perf5_ena_vote_s def;
+  u32 value;
+};
+
+/*===========================================================================*/
+/*!
+  @brief Bit Field definition of register: GCC_RPMH_CNOC_PERF6_ENA_VOTE
+*/
+/*===========================================================================*/
+/* Structure definition of register */
+struct ipa_gcc_hwio_def_gcc_rpmh_cnoc_perf6_ena_vote_s
+{
+  u32 gpll0 : 1;
+  u32 gpll1 : 1;
+  u32 gpll2_3 : 1;
+  u32 gpll4 : 1;
+  u32 gpll5 : 1;
+  u32 reserved0 : 27;
+};
+
+/* Union definition of register */
+union ipa_gcc_hwio_def_gcc_rpmh_cnoc_perf6_ena_vote_u
+{
+  struct ipa_gcc_hwio_def_gcc_rpmh_cnoc_perf6_ena_vote_s def;
+  u32 value;
+};
+
+/*===========================================================================*/
+/*!
+  @brief Bit Field definition of register: GCC_RPMH_CNOC_PERF7_ENA_VOTE
+*/
+/*===========================================================================*/
+/* Structure definition of register */
+struct ipa_gcc_hwio_def_gcc_rpmh_cnoc_perf7_ena_vote_s
+{
+  u32 gpll0 : 1;
+  u32 gpll1 : 1;
+  u32 gpll2_3 : 1;
+  u32 gpll4 : 1;
+  u32 gpll5 : 1;
+  u32 reserved0 : 27;
+};
+
+/* Union definition of register */
+union ipa_gcc_hwio_def_gcc_rpmh_cnoc_perf7_ena_vote_u
+{
+  struct ipa_gcc_hwio_def_gcc_rpmh_cnoc_perf7_ena_vote_s def;
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+};
+
+/*===========================================================================*/
+/*!
+  @brief Bit Field definition of register: GCC_RPMH_CNOC_PERF8_ENA_VOTE
+*/
+/*===========================================================================*/
+/* Structure definition of register */
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+/* Union definition of register */
+union ipa_gcc_hwio_def_gcc_rpmh_cnoc_perf8_ena_vote_u
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+/*===========================================================================*/
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+*/
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+/* Union definition of register */
+union ipa_gcc_hwio_def_gcc_rpmh_qpic_perf1_ena_vote_u
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+union ipa_gcc_hwio_def_gcc_rpmh_qpic_perf2_ena_vote_u
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+  @brief Bit Field definition of register: GCC_RPMH_QPIC_PERF5_ENA_VOTE
+*/
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+/*===========================================================================*/
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+*/
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+/* Structure definition of register */
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+
+/* Union definition of register */
+union ipa_gcc_hwio_def_gcc_rpmh_ce_perf2_ena_vote_u
+{
+  struct ipa_gcc_hwio_def_gcc_rpmh_ce_perf2_ena_vote_s def;
+  u32 value;
+};
+
+/*===========================================================================*/
+/*!
+  @brief Bit Field definition of register: GCC_RPMH_CE_PERF3_ENA_VOTE
+*/
+/*===========================================================================*/
+/* Structure definition of register */
+struct ipa_gcc_hwio_def_gcc_rpmh_ce_perf3_ena_vote_s
+{
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+
+/* Union definition of register */
+union ipa_gcc_hwio_def_gcc_rpmh_ce_perf3_ena_vote_u
+{
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+
+/*===========================================================================*/
+/*!
+  @brief Bit Field definition of register: GCC_RPMH_CE_PERF4_ENA_VOTE
+*/
+/*===========================================================================*/
+/* Structure definition of register */
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+
+/* Union definition of register */
+union ipa_gcc_hwio_def_gcc_rpmh_ce_perf4_ena_vote_u
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+
+/*===========================================================================*/
+/*!
+  @brief Bit Field definition of register: GCC_RPMH_CE_PERF5_ENA_VOTE
+*/
+/*===========================================================================*/
+/* Structure definition of register */
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+
+/* Union definition of register */
+union ipa_gcc_hwio_def_gcc_rpmh_ce_perf5_ena_vote_u
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+/*===========================================================================*/
+/*!
+  @brief Bit Field definition of register: GCC_RPMH_CE_PERF6_ENA_VOTE
+*/
+/*===========================================================================*/
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+/* Union definition of register */
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+/*===========================================================================*/
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+*/
+/*===========================================================================*/
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+/* Union definition of register */
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+/*===========================================================================*/
+/*!
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+*/
+/*===========================================================================*/
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+
+/* Union definition of register */
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+/*===========================================================================*/
+/*!
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+*/
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+/* Structure definition of register */
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+/* Union definition of register */
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+/*===========================================================================*/
+/*!
+  @brief Bit Field definition of register: GCC_RPMH_CE_PERF11_ENA_VOTE
+*/
+/*===========================================================================*/
+/* Structure definition of register */
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+/* Union definition of register */
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+
+/*===========================================================================*/
+/*!
+  @brief Bit Field definition of register: GCC_RPMH_CE_PERF12_ENA_VOTE
+*/
+/*===========================================================================*/
+/* Structure definition of register */
+struct ipa_gcc_hwio_def_gcc_rpmh_ce_perf12_ena_vote_s
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+/* Union definition of register */
+union ipa_gcc_hwio_def_gcc_rpmh_ce_perf12_ena_vote_u
+{
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+/*===========================================================================*/
+/*!
+  @brief Bit Field definition of register: GCC_RPMH_CE_PERF13_ENA_VOTE
+*/
+/*===========================================================================*/
+/* Structure definition of register */
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+/* Union definition of register */
+union ipa_gcc_hwio_def_gcc_rpmh_ce_perf13_ena_vote_u
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+/*===========================================================================*/
+/*!
+  @brief Bit Field definition of register: GCC_RPMH_CE_PERF14_ENA_VOTE
+*/
+/*===========================================================================*/
+/* Structure definition of register */
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+/* Union definition of register */
+union ipa_gcc_hwio_def_gcc_rpmh_ce_perf14_ena_vote_u
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+/*===========================================================================*/
+/*!
+  @brief Bit Field definition of register: GCC_RPMH_CE_PERF15_ENA_VOTE
+*/
+/*===========================================================================*/
+/* Structure definition of register */
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+/* Union definition of register */
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+/*===========================================================================*/
+/*!
+  @brief Bit Field definition of register: GCC_RPMH_SHUB_PERF0_ENA_VOTE
+*/
+/*===========================================================================*/
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+/* Union definition of register */
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+/*!
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+*/
+/*===========================================================================*/
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+/* Union definition of register */
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+/*===========================================================================*/
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+/* Union definition of register */
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+  @brief Bit Field definition of register: GCC_RPMH_SHUB_PERF3_ENA_VOTE
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+union ipa_gcc_hwio_def_gcc_rpmh_shub_perf10_ena_vote_u
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+struct ipa_gcc_hwio_def_gcc_rpmh_shub_perf14_ena_vote_s
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+/* Union definition of register */
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+  @brief Bit Field definition of register: GCC_RPMH_SHUB_PERF15_ENA_VOTE
+*/
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+/* Structure definition of register */
+struct ipa_gcc_hwio_def_gcc_rpmh_shub_perf15_ena_vote_s
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+
+/* Union definition of register */
+union ipa_gcc_hwio_def_gcc_rpmh_shub_perf15_ena_vote_u
+{
+  struct ipa_gcc_hwio_def_gcc_rpmh_shub_perf15_ena_vote_s def;
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+};
+
+/*===========================================================================*/
+/*!
+  @brief Bit Field definition of register: GCC_RPMH_SHRM_PERF0_ENA_VOTE
+*/
+/*===========================================================================*/
+/* Structure definition of register */
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+/* Union definition of register */
+union ipa_gcc_hwio_def_gcc_rpmh_shrm_perf0_ena_vote_u
+{
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+/*===========================================================================*/
+/*!
+  @brief Bit Field definition of register: GCC_RPMH_SHRM_PERF1_ENA_VOTE
+*/
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+/* Union definition of register */
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+/*===========================================================================*/
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+*/
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+/* Union definition of register */
+union ipa_gcc_hwio_def_gcc_rpmh_shrm_perf2_ena_vote_u
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+/* Union definition of register */
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+*/
+/*===========================================================================*/
+/* Structure definition of register */
+struct ipa_gcc_hwio_def_gcc_rpmh_ddrmc_perf12_ena_vote_s
+{
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+};
+
+/* Union definition of register */
+union ipa_gcc_hwio_def_gcc_rpmh_ddrmc_perf12_ena_vote_u
+{
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+};
+
+/*===========================================================================*/
+/*!
+  @brief Bit Field definition of register: GCC_RPMH_DDRMC_PERF13_ENA_VOTE
+*/
+/*===========================================================================*/
+/* Structure definition of register */
+struct ipa_gcc_hwio_def_gcc_rpmh_ddrmc_perf13_ena_vote_s
+{
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+
+/* Union definition of register */
+union ipa_gcc_hwio_def_gcc_rpmh_ddrmc_perf13_ena_vote_u
+{
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+/*===========================================================================*/
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+  @brief Bit Field definition of register: GCC_RPMH_DDRMC_PERF14_ENA_VOTE
+*/
+/*===========================================================================*/
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+
+/* Union definition of register */
+union ipa_gcc_hwio_def_gcc_rpmh_ddrmc_perf14_ena_vote_u
+{
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+/*===========================================================================*/
+/*!
+  @brief Bit Field definition of register: GCC_RPMH_DDRMC_PERF15_ENA_VOTE
+*/
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+/* Union definition of register */
+union ipa_gcc_hwio_def_gcc_rpmh_ddrmc_perf15_ena_vote_u
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+/*===========================================================================*/
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+*/
+/*===========================================================================*/
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+/* Union definition of register */
+union ipa_gcc_hwio_def_gcc_rpmh_ddrmc_perf1_gpll2_3_l_val_u
+{
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+/*===========================================================================*/
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+*/
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+/* Union definition of register */
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+*/
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+/* Union definition of register */
+union ipa_gcc_hwio_def_gcc_rpmh_ddrmc_perf3_gpll2_3_l_val_u
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+/*!
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+*/
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+*/
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+/* Structure definition of register */
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+/* Union definition of register */
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+/*!
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+*/
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+/* Structure definition of register */
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+/* Union definition of register */
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+/*===========================================================================*/
+/*!
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+*/
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+/* Structure definition of register */
+struct ipa_gcc_hwio_def_gcc_rpmh_ddrmc_perf7_gpll2_3_l_val_s
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+/* Union definition of register */
+union ipa_gcc_hwio_def_gcc_rpmh_ddrmc_perf7_gpll2_3_l_val_u
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+  @brief Bit Field definition of register: GCC_RPMH_DDRMC_PERF8_GPLL2_3_L_VAL
+*/
+/*===========================================================================*/
+/* Structure definition of register */
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+/* Union definition of register */
+union ipa_gcc_hwio_def_gcc_rpmh_ddrmc_perf8_gpll2_3_l_val_u
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+/*===========================================================================*/
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+*/
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+/* Structure definition of register */
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+/* Union definition of register */
+union ipa_gcc_hwio_def_gcc_rpmh_ddrmc_perf9_gpll2_3_l_val_u
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+/*===========================================================================*/
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+*/
+/*===========================================================================*/
+/* Structure definition of register */
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+/* Union definition of register */
+union ipa_gcc_hwio_def_gcc_rpmh_ddrmc_perf10_gpll2_3_l_val_u
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+/*===========================================================================*/
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+/* Structure definition of register */
+struct ipa_gcc_hwio_def_gcc_rpmh_ddrmc_perf11_gpll2_3_l_val_s
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+/* Union definition of register */
+union ipa_gcc_hwio_def_gcc_rpmh_ddrmc_perf11_gpll2_3_l_val_u
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+/*===========================================================================*/
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+/*===========================================================================*/
+/* Structure definition of register */
+struct ipa_gcc_hwio_def_gcc_rpmh_ddrmc_perf12_gpll2_3_l_val_s
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+/* Union definition of register */
+union ipa_gcc_hwio_def_gcc_rpmh_ddrmc_perf12_gpll2_3_l_val_u
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+/*===========================================================================*/
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+/* Structure definition of register */
+struct ipa_gcc_hwio_def_gcc_rpmh_ddrmc_perf13_gpll2_3_l_val_s
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+/* Union definition of register */
+union ipa_gcc_hwio_def_gcc_rpmh_ddrmc_perf13_gpll2_3_l_val_u
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+/*===========================================================================*/
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+  @brief Bit Field definition of register: GCC_RPMH_DDRMC_PERF14_GPLL2_3_L_VAL
+*/
+/*===========================================================================*/
+/* Structure definition of register */
+struct ipa_gcc_hwio_def_gcc_rpmh_ddrmc_perf14_gpll2_3_l_val_s
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+/* Union definition of register */
+union ipa_gcc_hwio_def_gcc_rpmh_ddrmc_perf14_gpll2_3_l_val_u
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+/*===========================================================================*/
+/*!
+  @brief Bit Field definition of register: GCC_RPMH_DDRMC_PERF15_GPLL2_3_L_VAL
+*/
+/*===========================================================================*/
+/* Structure definition of register */
+struct ipa_gcc_hwio_def_gcc_rpmh_ddrmc_perf15_gpll2_3_l_val_s
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+
+/* Union definition of register */
+union ipa_gcc_hwio_def_gcc_rpmh_ddrmc_perf15_gpll2_3_l_val_u
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+
+/*===========================================================================*/
+/*!
+  @brief Bit Field definition of register: GCC_RPMH_DDRMC_PERF0_GPLL2_3_FRAC_VAL
+*/
+/*===========================================================================*/
+/* Structure definition of register */
+struct ipa_gcc_hwio_def_gcc_rpmh_ddrmc_perf0_gpll2_3_frac_val_s
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+
+/* Union definition of register */
+union ipa_gcc_hwio_def_gcc_rpmh_ddrmc_perf0_gpll2_3_frac_val_u
+{
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+};
+
+/*===========================================================================*/
+/*!
+  @brief Bit Field definition of register: GCC_RPMH_DDRMC_PERF1_GPLL2_3_FRAC_VAL
+*/
+/*===========================================================================*/
+/* Structure definition of register */
+struct ipa_gcc_hwio_def_gcc_rpmh_ddrmc_perf1_gpll2_3_frac_val_s
+{
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+
+/* Union definition of register */
+union ipa_gcc_hwio_def_gcc_rpmh_ddrmc_perf1_gpll2_3_frac_val_u
+{
+  struct ipa_gcc_hwio_def_gcc_rpmh_ddrmc_perf1_gpll2_3_frac_val_s def;
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+};
+
+/*===========================================================================*/
+/*!
+  @brief Bit Field definition of register: GCC_RPMH_DDRMC_PERF2_GPLL2_3_FRAC_VAL
+*/
+/*===========================================================================*/
+/* Structure definition of register */
+struct ipa_gcc_hwio_def_gcc_rpmh_ddrmc_perf2_gpll2_3_frac_val_s
+{
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+};
+
+/* Union definition of register */
+union ipa_gcc_hwio_def_gcc_rpmh_ddrmc_perf2_gpll2_3_frac_val_u
+{
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+};
+
+/*===========================================================================*/
+/*!
+  @brief Bit Field definition of register: GCC_RPMH_DDRMC_PERF3_GPLL2_3_FRAC_VAL
+*/
+/*===========================================================================*/
+/* Structure definition of register */
+struct ipa_gcc_hwio_def_gcc_rpmh_ddrmc_perf3_gpll2_3_frac_val_s
+{
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+
+/* Union definition of register */
+union ipa_gcc_hwio_def_gcc_rpmh_ddrmc_perf3_gpll2_3_frac_val_u
+{
+  struct ipa_gcc_hwio_def_gcc_rpmh_ddrmc_perf3_gpll2_3_frac_val_s def;
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+};
+
+/*===========================================================================*/
+/*!
+  @brief Bit Field definition of register: GCC_RPMH_DDRMC_PERF4_GPLL2_3_FRAC_VAL
+*/
+/*===========================================================================*/
+/* Structure definition of register */
+struct ipa_gcc_hwio_def_gcc_rpmh_ddrmc_perf4_gpll2_3_frac_val_s
+{
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+};
+
+/* Union definition of register */
+union ipa_gcc_hwio_def_gcc_rpmh_ddrmc_perf4_gpll2_3_frac_val_u
+{
+  struct ipa_gcc_hwio_def_gcc_rpmh_ddrmc_perf4_gpll2_3_frac_val_s def;
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+};
+
+/*===========================================================================*/
+/*!
+  @brief Bit Field definition of register: GCC_RPMH_DDRMC_PERF5_GPLL2_3_FRAC_VAL
+*/
+/*===========================================================================*/
+/* Structure definition of register */
+struct ipa_gcc_hwio_def_gcc_rpmh_ddrmc_perf5_gpll2_3_frac_val_s
+{
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+
+/* Union definition of register */
+union ipa_gcc_hwio_def_gcc_rpmh_ddrmc_perf5_gpll2_3_frac_val_u
+{
+  struct ipa_gcc_hwio_def_gcc_rpmh_ddrmc_perf5_gpll2_3_frac_val_s def;
+  u32 value;
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+
+/*===========================================================================*/
+/*!
+  @brief Bit Field definition of register: GCC_RPMH_DDRMC_PERF6_GPLL2_3_FRAC_VAL
+*/
+/*===========================================================================*/
+/* Structure definition of register */
+struct ipa_gcc_hwio_def_gcc_rpmh_ddrmc_perf6_gpll2_3_frac_val_s
+{
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+};
+
+/* Union definition of register */
+union ipa_gcc_hwio_def_gcc_rpmh_ddrmc_perf6_gpll2_3_frac_val_u
+{
+  struct ipa_gcc_hwio_def_gcc_rpmh_ddrmc_perf6_gpll2_3_frac_val_s def;
+  u32 value;
+};
+
+/*===========================================================================*/
+/*!
+  @brief Bit Field definition of register: GCC_RPMH_DDRMC_PERF7_GPLL2_3_FRAC_VAL
+*/
+/*===========================================================================*/
+/* Structure definition of register */
+struct ipa_gcc_hwio_def_gcc_rpmh_ddrmc_perf7_gpll2_3_frac_val_s
+{
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+};
+
+/* Union definition of register */
+union ipa_gcc_hwio_def_gcc_rpmh_ddrmc_perf7_gpll2_3_frac_val_u
+{
+  struct ipa_gcc_hwio_def_gcc_rpmh_ddrmc_perf7_gpll2_3_frac_val_s def;
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+};
+
+/*===========================================================================*/
+/*!
+  @brief Bit Field definition of register: GCC_RPMH_DDRMC_PERF8_GPLL2_3_FRAC_VAL
+*/
+/*===========================================================================*/
+/* Structure definition of register */
+struct ipa_gcc_hwio_def_gcc_rpmh_ddrmc_perf8_gpll2_3_frac_val_s
+{
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+/* Union definition of register */
+union ipa_gcc_hwio_def_gcc_rpmh_ddrmc_perf8_gpll2_3_frac_val_u
+{
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+
+/*===========================================================================*/
+/*!
+  @brief Bit Field definition of register: GCC_RPMH_DDRMC_PERF9_GPLL2_3_FRAC_VAL
+*/
+/*===========================================================================*/
+/* Structure definition of register */
+struct ipa_gcc_hwio_def_gcc_rpmh_ddrmc_perf9_gpll2_3_frac_val_s
+{
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+/* Union definition of register */
+union ipa_gcc_hwio_def_gcc_rpmh_ddrmc_perf9_gpll2_3_frac_val_u
+{
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+/*===========================================================================*/
+/*!
+  @brief Bit Field definition of register: GCC_RPMH_DDRMC_PERF10_GPLL2_3_FRAC_VAL
+*/
+/*===========================================================================*/
+/* Structure definition of register */
+struct ipa_gcc_hwio_def_gcc_rpmh_ddrmc_perf10_gpll2_3_frac_val_s
+{
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+/* Union definition of register */
+union ipa_gcc_hwio_def_gcc_rpmh_ddrmc_perf10_gpll2_3_frac_val_u
+{
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+
+/*===========================================================================*/
+/*!
+  @brief Bit Field definition of register: GCC_RPMH_DDRMC_PERF11_GPLL2_3_FRAC_VAL
+*/
+/*===========================================================================*/
+/* Structure definition of register */
+struct ipa_gcc_hwio_def_gcc_rpmh_ddrmc_perf11_gpll2_3_frac_val_s
+{
+  u32 pll_frac_val : 16;
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+};
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+/* Union definition of register */
+union ipa_gcc_hwio_def_gcc_rpmh_ddrmc_perf11_gpll2_3_frac_val_u
+{
+  struct ipa_gcc_hwio_def_gcc_rpmh_ddrmc_perf11_gpll2_3_frac_val_s def;
+  u32 value;
+};
+
+/*===========================================================================*/
+/*!
+  @brief Bit Field definition of register: GCC_RPMH_DDRMC_PERF12_GPLL2_3_FRAC_VAL
+*/
+/*===========================================================================*/
+/* Structure definition of register */
+struct ipa_gcc_hwio_def_gcc_rpmh_ddrmc_perf12_gpll2_3_frac_val_s
+{
+  u32 pll_frac_val : 16;
+  u32 reserved0 : 16;
+};
+
+/* Union definition of register */
+union ipa_gcc_hwio_def_gcc_rpmh_ddrmc_perf12_gpll2_3_frac_val_u
+{
+  struct ipa_gcc_hwio_def_gcc_rpmh_ddrmc_perf12_gpll2_3_frac_val_s def;
+  u32 value;
+};
+
+/*===========================================================================*/
+/*!
+  @brief Bit Field definition of register: GCC_RPMH_DDRMC_PERF13_GPLL2_3_FRAC_VAL
+*/
+/*===========================================================================*/
+/* Structure definition of register */
+struct ipa_gcc_hwio_def_gcc_rpmh_ddrmc_perf13_gpll2_3_frac_val_s
+{
+  u32 pll_frac_val : 16;
+  u32 reserved0 : 16;
+};
+
+/* Union definition of register */
+union ipa_gcc_hwio_def_gcc_rpmh_ddrmc_perf13_gpll2_3_frac_val_u
+{
+  struct ipa_gcc_hwio_def_gcc_rpmh_ddrmc_perf13_gpll2_3_frac_val_s def;
+  u32 value;
+};
+
+/*===========================================================================*/
+/*!
+  @brief Bit Field definition of register: GCC_RPMH_DDRMC_PERF14_GPLL2_3_FRAC_VAL
+*/
+/*===========================================================================*/
+/* Structure definition of register */
+struct ipa_gcc_hwio_def_gcc_rpmh_ddrmc_perf14_gpll2_3_frac_val_s
+{
+  u32 pll_frac_val : 16;
+  u32 reserved0 : 16;
+};
+
+/* Union definition of register */
+union ipa_gcc_hwio_def_gcc_rpmh_ddrmc_perf14_gpll2_3_frac_val_u
+{
+  struct ipa_gcc_hwio_def_gcc_rpmh_ddrmc_perf14_gpll2_3_frac_val_s def;
+  u32 value;
+};
+
+/*===========================================================================*/
+/*!
+  @brief Bit Field definition of register: GCC_RPMH_DDRMC_PERF15_GPLL2_3_FRAC_VAL
+*/
+/*===========================================================================*/
+/* Structure definition of register */
+struct ipa_gcc_hwio_def_gcc_rpmh_ddrmc_perf15_gpll2_3_frac_val_s
+{
+  u32 pll_frac_val : 16;
+  u32 reserved0 : 16;
+};
+
+/* Union definition of register */
+union ipa_gcc_hwio_def_gcc_rpmh_ddrmc_perf15_gpll2_3_frac_val_u
+{
+  struct ipa_gcc_hwio_def_gcc_rpmh_ddrmc_perf15_gpll2_3_frac_val_s def;
+  u32 value;
+};
+
+/*===========================================================================*/
+/*!
+  @brief Bit Field definition of register: GCC_RPMH_DDRMC_FAKE_SWITCH_DEBUG
+*/
+/*===========================================================================*/
+/* Structure definition of register */
+struct ipa_gcc_hwio_def_gcc_rpmh_ddrmc_fake_switch_debug_s
+{
+  u32 pll_toggle_en : 1;
+  u32 rcg_toggle_en : 1;
+  u32 reserved0 : 30;
+};
+
+/* Union definition of register */
+union ipa_gcc_hwio_def_gcc_rpmh_ddrmc_fake_switch_debug_u
+{
+  struct ipa_gcc_hwio_def_gcc_rpmh_ddrmc_fake_switch_debug_s def;
+  u32 value;
+};
+
+/*===========================================================================*/
+/*!
+  @brief Bit Field definition of register: GCC_RPMH_DDRMC_SWITCH_STATUS
+*/
+/*===========================================================================*/
+/* Structure definition of register */
+struct ipa_gcc_hwio_def_gcc_rpmh_ddrmc_switch_status_s
+{
+  u32 rpmh_ddrmc_clock_switch_fsm_state : 5;
+  u32 rpmh_ddrmc_clock_switch_fsm_pll_toggle_fsm_state : 1;
+  u32 rpmh_ddrmc_clock_switch_fsm_rcg_toggle_fsm_state : 1;
+  u32 reserved0 : 25;
+};
+
+/* Union definition of register */
+union ipa_gcc_hwio_def_gcc_rpmh_ddrmc_switch_status_u
+{
+  struct ipa_gcc_hwio_def_gcc_rpmh_ddrmc_switch_status_s def;
+  u32 value;
+};
+
+
+#endif /* __IPA_GCC_HWIO_DEF_H__ */

drivers/platform/msm/ipa/ipa_v3/dump/ipa5.0/ipa_hw_common_ex.h

@@ -0,0 +1,649 @@
+/* SPDX-License-Identifier: GPL-2.0-only */
+/*
+ * Copyright (c) 2021, The Linux Foundation. All rights reserved.
+ */
+#if !defined(_IPA_HW_COMMON_EX_H_)
+#define _IPA_HW_COMMON_EX_H_
+
+/* VLVL defs are available for 854 */
+#define FEATURE_VLVL_DEFS                            true
+
+#define FEATURE_IPA_HW_VERSION_4_5                   true
+
+/* Important Platform Specific Values : IRQ_NUM, IRQ_CNT, BCR */
+#define IPA_HW_BAM_IRQ_NUM                           639
+
+/* Q6 IRQ number for IPA. */
+#define IPA_HW_IRQ_NUM                               640
+
+/* Total number of different interrupts that can be enabled */
+#define IPA_HW_IRQ_CNT_TOTAL                         23
+
+/* IPAv4 spare reg value */
+#define IPA_HW_SPARE_1_REG_VAL                       0xC0000005
+
+/* Whether to allow setting step mode on IPA when we crash or not */
+#define IPA_CFG_HW_IS_STEP_MODE_ALLOWED              (false)
+
+/* GSI MHI related definitions */
+#define IPA_HW_GSI_MHI_CONSUMER_CHANNEL_NUM          0x0
+#define IPA_HW_GSI_MHI_PRODUCER_CHANNEL_NUM          0x1
+
+#define IPA_HW_GSI_MHI_CONSUMER_EP_NUM               0x1
+#define IPA_HW_GSI_MHI_PRODUCER_EP_NUM               0x11
+
+/* IPA ZIP WA related Macros */
+#define IPA_HW_DCMP_SRC_PIPE                         0x8
+#define IPA_HW_DCMP_DEST_PIPE                        0x4
+#define IPA_HW_ACK_MNGR_MASK                         0x1D
+#define IPA_HW_DCMP_SRC_GRP                          0x5
+
+/* IPA Clock resource name */
+#define IPA_CLK_RESOURCE_NAME                        "/clk/pcnoc"
+
+/* IPA Clock Bus Client name */
+#define IPA_CLK_BUS_CLIENT_NAME                      "IPA_PCNOC_BUS_CLIENT"
+
+/* HPS Sequences */
+#define IPA_HW_PKT_PROCESS_HPS_DMA                      0x0
+#define IPA_HW_PKT_PROCESS_HPS_DMA_DECIPH_CIPHE         0x1
+#define IPA_HW_PKT_PROCESS_HPS_PKT_PRS_NO_DECIPH_UCP    0x2
+#define IPA_HW_PKT_PROCESS_HPS_PKT_PRS_DECIPH_UCP       0x3
+#define IPA_HW_PKT_PROCESS_HPS_2_PKT_PRS_NO_DECIPH      0x4
+#define IPA_HW_PKT_PROCESS_HPS_2_PKT_PRS_DECIPH         0x5
+#define IPA_HW_PKT_PROCESS_HPS_PKT_PRS_NO_DECIPH_NO_UCP 0x6
+#define IPA_HW_PKT_PROCESS_HPS_PKT_PRS_DECIPH_NO_UCP    0x7
+#define IPA_HW_PKT_PROCESS_HPS_DMA_PARSER               0x8
+#define IPA_HW_PKT_PROCESS_HPS_DMA_DECIPH_PARSER        0x9
+#define IPA_HW_PKT_PROCESS_HPS_2_PKT_PRS_UCP_TWICE_NO_DECIPH  0xA
+#define IPA_HW_PKT_PROCESS_HPS_2_PKT_PRS_UCP_TWICE_DECIPH     0xB
+#define IPA_HW_PKT_PROCESS_HPS_3_PKT_PRS_UCP_TWICE_NO_DECIPH  0xC
+#define IPA_HW_PKT_PROCESS_HPS_3_PKT_PRS_UCP_TWICE_DECIPH     0xD
+
+/* DPS Sequences */
+#define IPA_HW_PKT_PROCESS_DPS_DMA                      0x0
+#define IPA_HW_PKT_PROCESS_DPS_DMA_WITH_DECIPH          0x1
+#define IPA_HW_PKT_PROCESS_DPS_DMA_WITH_DECOMP          0x2
+#define IPA_HW_PKT_PROCESS_DPS_DMA_WITH_CIPH            0x3
+
+/* Src RSRC GRP config */
+#define IPA_HW_SRC_RSRC_GRP_01_RSRC_TYPE_0           0x0B040803
+#define IPA_HW_SRC_RSRC_GRP_01_RSRC_TYPE_1           0x0C0C0909
+#define IPA_HW_SRC_RSRC_GRP_01_RSRC_TYPE_2           0x0E0E0909
+#define IPA_HW_SRC_RSRC_GRP_01_RSRC_TYPE_3           0x3F003F00
+#define IPA_HW_SRC_RSRC_GRP_01_RSRC_TYPE_4           0x10101616
+
+#define IPA_HW_SRC_RSRC_GRP_23_RSRC_TYPE_0           0x01010101
+#define IPA_HW_SRC_RSRC_GRP_23_RSRC_TYPE_1           0x02020202
+#define IPA_HW_SRC_RSRC_GRP_23_RSRC_TYPE_2           0x04040404
+#define IPA_HW_SRC_RSRC_GRP_23_RSRC_TYPE_3           0x3F003F00
+#define IPA_HW_SRC_RSRC_GRP_23_RSRC_TYPE_4           0x02020606
+
+#define IPA_HW_SRC_RSRC_GRP_45_RSRC_TYPE_0           0x00000000
+#define IPA_HW_SRC_RSRC_GRP_45_RSRC_TYPE_1           0x00000000
+#define IPA_HW_SRC_RSRC_GRP_45_RSRC_TYPE_2           0x00000000
+#define IPA_HW_SRC_RSRC_GRP_45_RSRC_TYPE_3           0x00003F00
+#define IPA_HW_SRC_RSRC_GRP_45_RSRC_TYPE_4           0x00000000
+
+/* Dest RSRC GRP config */
+#define IPA_HW_DST_RSRC_GRP_01_RSRC_TYPE_0           0x05051010
+#define IPA_HW_DST_RSRC_GRP_01_RSRC_TYPE_1           0x3F013F02
+
+#define IPA_HW_DST_RSRC_GRP_23_RSRC_TYPE_0           0x02020202
+#define IPA_HW_DST_RSRC_GRP_23_RSRC_TYPE_1           0x02010201
+
+#define IPA_HW_DST_RSRC_GRP_45_RSRC_TYPE_0           0x00000000
+#define IPA_HW_DST_RSRC_GRP_45_RSRC_TYPE_1           0x00000200
+
+#define IPA_HW_RX_HPS_CLIENTS_MIN_DEPTH_0            0x03030303
+#define IPA_HW_RX_HPS_CLIENTS_MAX_DEPTH_0            0x03030303
+
+#define IPA_HW_RSRP_GRP_0                            0x0
+#define IPA_HW_RSRP_GRP_1                            0x1
+#define IPA_HW_RSRP_GRP_2                            0x2
+#define IPA_HW_RSRP_GRP_3                            0x3
+
+#define IPA_HW_PCIE_SRC_RSRP_GRP                     IPA_HW_RSRP_GRP_0
+#define IPA_HW_PCIE_DEST_RSRP_GRP                    IPA_HW_RSRP_GRP_0
+
+#define IPA_HW_DDR_SRC_RSRP_GRP                      IPA_HW_RSRP_GRP_1
+#define IPA_HW_DDR_DEST_RSRP_GRP                     IPA_HW_RSRP_GRP_1
+
+#define IPA_HW_DMA_SRC_RSRP_GRP                      IPA_HW_RSRP_GRP_2
+#define IPA_HW_DMA_DEST_RSRP_GRP                     IPA_HW_RSRP_GRP_2
+
+#define IPA_HW_SRC_RSRP_TYPE_MAX 0x05
+#define IPA_HW_DST_RSRP_TYPE_MAX 0x03
+
+#define GSI_HW_QSB_LOG_MISC_MAX 0x4
+
+/* IPA Clock Bus Client name */
+#define IPA_CLK_BUS_CLIENT_NAME                      "IPA_PCNOC_BUS_CLIENT"
+
+/* Is IPA decompression feature enabled */
+#define IPA_HW_IS_DECOMPRESSION_ENABLED              (1)
+
+/* Whether to allow setting step mode on IPA when we crash or not */
+#define IPA_HW_IS_STEP_MODE_ALLOWED                  (true)
+
+/* Max number of virtual pipes for UL QBAP provided by HW */
+#define IPA_HW_MAX_VP_NUM                             (32)
+
+/*
+ * HW specific clock vote freq values in KHz
+ * (BIMC/SNOC/PCNOC/IPA/Q6 CPU)
+ */
+enum ipa_hw_clk_freq_e {
+	/* BIMC */
+	IPA_HW_CLK_FREQ_BIMC_PEAK       = 518400,
+	IPA_HW_CLK_FREQ_BIMC_NOM_PLUS   = 404200,
+	IPA_HW_CLK_FREQ_BIMC_NOM        = 404200,
+	IPA_HW_CLK_FREQ_BIMC_SVS        = 100000,
+
+	/* PCNOC */
+	IPA_HW_CLK_FREQ_PCNOC_PEAK      = 133330,
+	IPA_HW_CLK_FREQ_PCNOC_NOM_PLUS  = 100000,
+	IPA_HW_CLK_FREQ_PCNOC_NOM       = 100000,
+	IPA_HW_CLK_FREQ_PCNOC_SVS       = 50000,
+
+	/*IPA_HW_CLK_SNOC*/
+	IPA_HW_CLK_FREQ_SNOC_PEAK       = 200000,
+	IPA_HW_CLK_FREQ_SNOC_NOM_PLUS   = 150000,
+	IPA_HW_CLK_FREQ_SNOC_NOM        = 150000,
+	IPA_HW_CLK_FREQ_SNOC_SVS        = 85000,
+	IPA_HW_CLK_FREQ_SNOC_SVS_2      = 50000,
+
+	/* IPA */
+	IPA_HW_CLK_FREQ_IPA_PEAK        = 600000,
+	IPA_HW_CLK_FREQ_IPA_NOM_PLUS    = 500000,
+	IPA_HW_CLK_FREQ_IPA_NOM         = 500000,
+	IPA_HW_CLK_FREQ_IPA_SVS         = 250000,
+	IPA_HW_CLK_FREQ_IPA_SVS_2       = 150000,
+
+	/* Q6 CPU */
+	IPA_HW_CLK_FREQ_Q6_PEAK         = 729600,
+	IPA_HW_CLK_FREQ_Q6_NOM_PLUS     = 729600,
+	IPA_HW_CLK_FREQ_Q6_NOM          = 729600,
+	IPA_HW_CLK_FREQ_Q6_SVS          = 729600,
+};
+
+enum ipa_hw_qtimer_gran_e {
+	IPA_HW_QTIMER_GRAN_0 = 0, /* granularity 0 is 10us */
+	IPA_HW_QTIMER_GRAN_1 = 1, /* granularity 1 is 100us */
+	IPA_HW_QTIMER_GRAN_MAX,
+};
+
+/* Pipe ID of all the IPA pipes */
+enum ipa_hw_pipe_id_e {
+	IPA_HW_PIPE_ID_0,
+	IPA_HW_PIPE_ID_1,
+	IPA_HW_PIPE_ID_2,
+	IPA_HW_PIPE_ID_3,
+	IPA_HW_PIPE_ID_4,
+	IPA_HW_PIPE_ID_5,
+	IPA_HW_PIPE_ID_6,
+	IPA_HW_PIPE_ID_7,
+	IPA_HW_PIPE_ID_8,
+	IPA_HW_PIPE_ID_9,
+	IPA_HW_PIPE_ID_10,
+	IPA_HW_PIPE_ID_11,
+	IPA_HW_PIPE_ID_12,
+	IPA_HW_PIPE_ID_13,
+	IPA_HW_PIPE_ID_14,
+	IPA_HW_PIPE_ID_15,
+	IPA_HW_PIPE_ID_16,
+	IPA_HW_PIPE_ID_17,
+	IPA_HW_PIPE_ID_18,
+	IPA_HW_PIPE_ID_19,
+	IPA_HW_PIPE_ID_20,
+	IPA_HW_PIPE_ID_21,
+	IPA_HW_PIPE_ID_22,
+	IPA_HW_PIPE_ID_23,
+	IPA_HW_PIPE_ID_24,
+	IPA_HW_PIPE_ID_25,
+	IPA_HW_PIPE_ID_26,
+	IPA_HW_PIPE_ID_27,
+	IPA_HW_PIPE_ID_28,
+	IPA_HW_PIPE_ID_29,
+	IPA_HW_PIPE_ID_30,
+	IPA_HW_PIPE_ID_31,
+	IPA_HW_PIPE_ID_32,
+	IPA_HW_PIPE_ID_33,
+	IPA_HW_PIPE_ID_34,
+	IPA_HW_PIPE_ID_35,
+	IPA_HW_PIPE_ID_MAX
+};
+
+/* Pipe ID's of System Bam Endpoints between Q6 & IPA */
+enum ipa_hw_q6_pipe_id_e {
+	/* Pipes used by IPA Q6 driver */
+	IPA_HW_Q6_DL_CONSUMER_PIPE_ID           = IPA_HW_PIPE_ID_5,
+	IPA_HW_Q6_CTL_CONSUMER_PIPE_ID          = IPA_HW_PIPE_ID_6,
+	IPA_HW_Q6_DL_NLO_CONSUMER_PIPE_ID       = IPA_HW_PIPE_ID_8,
+
+	IPA_HW_Q6_UL_ACC_ACK_PRODUCER_PIPE_ID   = IPA_HW_PIPE_ID_20,
+	IPA_HW_Q6_UL_PRODUCER_PIPE_ID           = IPA_HW_PIPE_ID_21,
+	IPA_HW_Q6_DL_PRODUCER_PIPE_ID           = IPA_HW_PIPE_ID_17,
+	IPA_HW_Q6_QBAP_STATUS_PRODUCER_PIPE_ID  = IPA_HW_PIPE_ID_18,
+	IPA_HW_Q6_UL_ACC_DATA_PRODUCER_PIPE_ID  = IPA_HW_PIPE_ID_19,
+
+	IPA_HW_Q6_UL_ACK_PRODUCER_PIPE_ID  =
+	  IPA_HW_Q6_UL_ACC_ACK_PRODUCER_PIPE_ID,
+	IPA_HW_Q6_UL_DATA_PRODUCER_PIPE_ID =
+	  IPA_HW_Q6_UL_ACC_DATA_PRODUCER_PIPE_ID,
+
+	IPA_HW_Q6_DMA_ASYNC_CONSUMER_PIPE_ID    = IPA_HW_PIPE_ID_4,
+	IPA_HW_Q6_DMA_ASYNC_PRODUCER_PIPE_ID    = IPA_HW_PIPE_ID_29,
+
+	/* Test Simulator Pipes */
+	IPA_HW_Q6_SIM_UL_CONSUMER_PIPE_0_ID     = IPA_HW_PIPE_ID_0,
+	IPA_HW_Q6_SIM_UL_CONSUMER_PIPE_1_ID     = IPA_HW_PIPE_ID_1,
+
+	/* GSI UT channel SW->IPA */
+	IPA_HW_Q6_GSI_UT_CONSUMER_PIPE_1_ID     = IPA_HW_PIPE_ID_3,
+	/* GSI UT channel SW->IPA */
+	IPA_HW_Q6_GSI_UT_CONSUMER_PIPE_2_ID     = IPA_HW_PIPE_ID_10,
+
+	IPA_HW_Q6_SIM_UL_CONSUMER_PIPE_2_ID     = IPA_HW_PIPE_ID_7,
+
+	/* GSI UT channel IPA->SW */
+	IPA_HW_Q6_DIAG_CONSUMER_PIPE_ID         = IPA_HW_PIPE_ID_9,
+
+	IPA_HW_Q6_SIM_DL_PRODUCER_PIPE_0_ID     = IPA_HW_PIPE_ID_23,
+	IPA_HW_Q6_SIM_DL_PRODUCER_PIPE_1_ID     = IPA_HW_PIPE_ID_24,
+
+	IPA_HW_Q6_SIM_DL_PRODUCER_PIPE_2_ID     = IPA_HW_PIPE_ID_25,
+
+	/* GSI UT channel IPA->SW */
+	IPA_HW_Q6_GSI_UT_PRODUCER_PIPE_1_ID     = IPA_HW_PIPE_ID_26,
+
+	/* GSI UT channel IPA->SW */
+	IPA_HW_Q6_GSI_UT_PRODUCER_PIPE_2_ID     = IPA_HW_PIPE_ID_27,
+	IPA_HW_Q6_PIPE_ID_MAX                   = IPA_HW_PIPE_ID_MAX,
+};
+
+enum ipa_hw_q6_pipe_ch_id_e {
+	/* Channels used by IPA Q6 driver */
+	IPA_HW_Q6_DL_CONSUMER_PIPE_CH_ID                = 0,
+	IPA_HW_Q6_CTL_CONSUMER_PIPE_CH_ID               = 1,
+	IPA_HW_Q6_DL_NLO_CONSUMER_PIPE_CH_ID            = 2,
+	IPA_HW_Q6_UL_ACC_PATH_ACK_PRODUCER_PIPE_CH_ID   = 6,
+	IPA_HW_Q6_UL_PRODUCER_PIPE_CH_ID                = 7,
+	IPA_HW_Q6_DL_PRODUCER_PIPE_CH_ID                = 3,
+	IPA_HW_Q6_UL_ACC_PATH_DATA_PRODUCER_PIPE_CH_ID  = 5,
+	IPA_HW_Q6_QBAP_STATUS_PRODUCER_PIPE_CH_ID       = 4,
+
+	IPA_HW_Q6_DMA_ASYNC_CONSUMER_PIPE_CH_ID         = 8,
+	IPA_HW_Q6_DMA_ASYNC_PRODUCER_PIPE_CH_ID         = 9,
+	/* CH_ID 8 and 9 are Q6 SPARE CONSUMERs */
+
+	/* Test Simulator Channels */
+	IPA_HW_Q6_SIM_UL_CONSUMER_PIPE_0_CH_ID     = 10,
+	IPA_HW_Q6_SIM_DL_PRODUCER_PIPE_0_CH_ID     = 11,
+	IPA_HW_Q6_SIM_UL_CONSUMER_PIPE_1_CH_ID     = 12,
+	IPA_HW_Q6_SIM_DL_PRODUCER_PIPE_1_CH_ID     = 13,
+	IPA_HW_Q6_SIM_UL_CONSUMER_PIPE_2_CH_ID     = 14,
+	IPA_HW_Q6_SIM_DL_PRODUCER_PIPE_2_CH_ID     = 15,
+	/* GSI UT channel SW->IPA */
+	IPA_HW_Q6_GSI_UT_CONSUMER_PIPE_1_CH_ID     = 16,
+	/* GSI UT channel IPA->SW */
+	IPA_HW_Q6_GSI_UT_PRODUCER_PIPE_1_CH_ID     = 17,
+	/* GSI UT channel SW->IPA */
+	IPA_HW_Q6_GSI_UT_CONSUMER_PIPE_2_CH_ID     = 18,
+	/* GSI UT channel IPA->SW */
+	IPA_HW_Q6_GSI_UT_PRODUCER_PIPE_2_CH_ID     = 19,
+};
+
+/* System Bam Endpoints between Q6 & IPA */
+enum ipa_hw_q6_pipe_e {
+	/* DL Pipe IPA->Q6 */
+	IPA_HW_Q6_DL_PRODUCER_PIPE = 0,
+	/* UL Pipe IPA->Q6 */
+	IPA_HW_Q6_UL_PRODUCER_PIPE = 1,
+	/* DL Pipe Q6->IPA */
+	IPA_HW_Q6_DL_CONSUMER_PIPE = 2,
+	/* CTL Pipe Q6->IPA */
+	IPA_HW_Q6_CTL_CONSUMER_PIPE = 3,
+	/*  Q6 -> IPA,  DL NLO  */
+	IPA_HW_Q6_DL_NLO_CONSUMER_PIPE = 4,
+	/* DMA ASYNC CONSUMER */
+	IPA_HW_Q6_DMA_ASYNC_CONSUMER_PIPE = 5,
+	/* DMA ASYNC PRODUCER */
+	IPA_HW_Q6_DMA_ASYNC_PRODUCER_PIPE = 6,
+	/* UL Acc Path Data Pipe IPA->Q6 */
+	IPA_HW_Q6_UL_ACC_DATA_PRODUCER_PIPE = 7,
+	/* UL Acc Path ACK Pipe IPA->Q6 */
+	IPA_HW_Q6_UL_ACC_ACK_PRODUCER_PIPE = 8,
+	/* UL Acc Path QBAP status Pipe IPA->Q6 */
+	IPA_HW_Q6_QBAP_STATUS_PRODUCER_PIPE = 9,
+	/* Diag status pipe IPA->Q6 */
+	/* Used only when FEATURE_IPA_TEST_PER_SIM is ON */
+	/* SIM Pipe IPA->Sim */
+	IPA_HW_Q6_SIM_DL_PRODUCER_PIPE_0 = 10,
+	/* SIM Pipe Sim->IPA */
+	IPA_HW_Q6_SIM_DL_PRODUCER_PIPE_1 = 11,
+	/* SIM Pipe Sim->IPA */
+	IPA_HW_Q6_SIM_DL_PRODUCER_PIPE_2 = 12,
+	/* SIM Pipe Sim->IPA */
+	IPA_HW_Q6_SIM_UL_CONSUMER_PIPE_0 = 13,
+	/* SIM B2B PROD Pipe  */
+	IPA_HW_Q6_SIM_UL_CONSUMER_PIPE_1 = 14,
+	/* SIM Pipe IPA->Sim */
+	IPA_HW_Q6_SIM_UL_CONSUMER_PIPE_2 = 15,
+	/* End FEATURE_IPA_TEST_PER_SIM */
+	/* GSI UT channel SW->IPA */
+	IPA_HW_Q6_GSI_UT_CONSUMER_PIPE_1 = 16,
+	/* GSI UT channel IPA->SW */
+	IPA_HW_Q6_GSI_UT_PRODUCER_PIPE_1 = 17,
+	/* GSI UT channel SW->IPA */
+	IPA_HW_Q6_GSI_UT_CONSUMER_PIPE_2 = 18,
+	/* GSI UT channel IPA->SW */
+	IPA_HW_Q6_GSI_UT_PRODUCER_PIPE_2 = 19,
+
+	IPA_HW_Q6_PIPE_TOTAL
+};
+
+/* System Bam Endpoints between Q6 & IPA */
+enum ipa_hw_q6_gsi_ev_e { /* In Sdx24 0..11 */
+	/* DL Pipe IPA->Q6 */
+	IPA_HW_Q6_DL_PRODUCER_PIPE_GSI_EV = 0,
+	/* UL Pipe IPA->Q6 */
+	IPA_HW_Q6_UL_PRODUCER_PIPE_GSI_EV = 1,
+	/* DL Pipe Q6->IPA */
+	//IPA_HW_Q6_DL_CONSUMER_PIPE_GSI_EV = 2,
+	/* CTL Pipe Q6->IPA */
+	//IPA_HW_Q6_CTL_CONSUMER_PIPE_GSI_EV = 3,
+	/*  Q6 -> IPA,  LTE DL Optimized path */
+	//IPA_HW_Q6_LTE_DL_CONSUMER_PIPE_GSI_EV = 4,
+	/* LWA DL(Wifi to Q6) */
+	//IPA_HW_Q6_LWA_DL_PRODUCER_PIPE_GSI_EV = 5,
+	/* Diag status pipe IPA->Q6 */
+	//IPA_HW_Q6_DIAG_STATUS_PRODUCER_PIPE_GSI_EV = 6,
+	/* Used only when FEATURE_IPA_TEST_PER_SIM is ON */
+	/* SIM Pipe IPA->Sim */
+	IPA_HW_Q6_SIM_DL_PRODUCER_PIPE_0_GSI_EV = 2,
+	/* SIM Pipe Sim->IPA */
+	IPA_HW_Q6_SIM_DL_PRODUCER_PIPE_1_GSI_EV = 3,
+	/* SIM Pipe Sim->IPA */
+	IPA_HW_Q6_SIM_DL_PRODUCER_PIPE_2_GSI_EV = 4,
+	/* SIM Pipe Sim->IPA */
+	IPA_HW_Q6_SIM_1_GSI_EV = 5,
+	IPA_HW_Q6_SIM_2_GSI_EV = 6,
+	IPA_HW_Q6_SIM_3_GSI_EV = 7,
+	IPA_HW_Q6_SIM_4_GSI_EV = 8,
+
+	IPA_HW_Q6_PIPE_GSI_EV_TOTAL
+};
+
+/*
+ * All the IRQ's supported by the IPA HW. Use this enum to set IRQ_EN
+ * register and read IRQ_STTS register
+ */
+enum ipa_hw_irq_e {
+	IPA_HW_IRQ_GSI_HWP                     = (1 << 25),
+	IPA_HW_IRQ_GSI_IPA_IF_TLV_RCVD         = (1 << 24),
+	IPA_HW_IRQ_GSI_EE_IRQ                  = (1 << 23),
+	IPA_HW_IRQ_DCMP_ERR                    = (1 << 22),
+	IPA_HW_IRQ_HWP_ERR                     = (1 << 21),
+	IPA_HW_IRQ_RED_MARKER_ABOVE            = (1 << 20),
+	IPA_HW_IRQ_YELLOW_MARKER_ABOVE         = (1 << 19),
+	IPA_HW_IRQ_RED_MARKER_BELOW            = (1 << 18),
+	IPA_HW_IRQ_YELLOW_MARKER_BELOW         = (1 << 17),
+	IPA_HW_IRQ_BAM_IDLE_IRQ                = (1 << 16),
+	IPA_HW_IRQ_TX_HOLB_DROP                = (1 << 15),
+	IPA_HW_IRQ_TX_SUSPEND                  = (1 << 14),
+	IPA_HW_IRQ_PROC_ERR                    = (1 << 13),
+	IPA_HW_IRQ_STEP_MODE                   = (1 << 12),
+	IPA_HW_IRQ_TX_ERR                      = (1 << 11),
+	IPA_HW_IRQ_DEAGGR_ERR                  = (1 << 10),
+	IPA_HW_IRQ_RX_ERR                      = (1 << 9),
+	IPA_HW_IRQ_PROC_TO_HW_ACK_Q_NOT_EMPTY  = (1 << 8),
+	IPA_HW_IRQ_HWP_RX_CMD_Q_NOT_FULL       = (1 << 7),
+	IPA_HW_IRQ_HWP_IN_Q_NOT_EMPTY          = (1 << 6),
+	IPA_HW_IRQ_HWP_IRQ_3                   = (1 << 5),
+	IPA_HW_IRQ_HWP_IRQ_2                   = (1 << 4),
+	IPA_HW_IRQ_HWP_IRQ_1                   = (1 << 3),
+	IPA_HW_IRQ_HWP_IRQ_0                   = (1 << 2),
+	IPA_HW_IRQ_EOT_COAL                    = (1 << 1),
+	IPA_HW_IRQ_BAD_SNOC_ACCESS             = (1 << 0),
+	IPA_HW_IRQ_NONE                        = 0,
+	IPA_HW_IRQ_ALL                         = 0xFFFFFFFF
+};
+
+/*
+ * All the IRQ sources supported by the IPA HW. Use this enum to set
+ * IRQ_SRCS register
+ */
+enum ipa_hw_irq_srcs_e {
+	IPA_HW_IRQ_SRCS_PIPE_0  = (1 << IPA_HW_PIPE_ID_0),
+	IPA_HW_IRQ_SRCS_PIPE_1  = (1 << IPA_HW_PIPE_ID_1),
+	IPA_HW_IRQ_SRCS_PIPE_2  = (1 << IPA_HW_PIPE_ID_2),
+	IPA_HW_IRQ_SRCS_PIPE_3  = (1 << IPA_HW_PIPE_ID_3),
+	IPA_HW_IRQ_SRCS_PIPE_4  = (1 << IPA_HW_PIPE_ID_4),
+	IPA_HW_IRQ_SRCS_PIPE_5  = (1 << IPA_HW_PIPE_ID_5),
+	IPA_HW_IRQ_SRCS_PIPE_6  = (1 << IPA_HW_PIPE_ID_6),
+	IPA_HW_IRQ_SRCS_PIPE_7  = (1 << IPA_HW_PIPE_ID_7),
+	IPA_HW_IRQ_SRCS_PIPE_8  = (1 << IPA_HW_PIPE_ID_8),
+	IPA_HW_IRQ_SRCS_PIPE_9  = (1 << IPA_HW_PIPE_ID_9),
+	IPA_HW_IRQ_SRCS_PIPE_10 = (1 << IPA_HW_PIPE_ID_10),
+	IPA_HW_IRQ_SRCS_PIPE_11 = (1 << IPA_HW_PIPE_ID_11),
+	IPA_HW_IRQ_SRCS_PIPE_12 = (1 << IPA_HW_PIPE_ID_12),
+	IPA_HW_IRQ_SRCS_PIPE_13 = (1 << IPA_HW_PIPE_ID_13),
+	IPA_HW_IRQ_SRCS_PIPE_14 = (1 << IPA_HW_PIPE_ID_14),
+	IPA_HW_IRQ_SRCS_PIPE_15 = (1 << IPA_HW_PIPE_ID_15),
+	IPA_HW_IRQ_SRCS_PIPE_16 = (1 << IPA_HW_PIPE_ID_16),
+	IPA_HW_IRQ_SRCS_PIPE_17 = (1 << IPA_HW_PIPE_ID_17),
+	IPA_HW_IRQ_SRCS_PIPE_18 = (1 << IPA_HW_PIPE_ID_18),
+	IPA_HW_IRQ_SRCS_PIPE_19 = (1 << IPA_HW_PIPE_ID_19),
+	IPA_HW_IRQ_SRCS_PIPE_20 = (1 << IPA_HW_PIPE_ID_20),
+	IPA_HW_IRQ_SRCS_PIPE_21 = (1 << IPA_HW_PIPE_ID_21),
+	IPA_HW_IRQ_SRCS_PIPE_22 = (1 << IPA_HW_PIPE_ID_22),
+	IPA_HW_IRQ_SRCS_NONE    = 0,
+	IPA_HW_IRQ_SRCS_ALL     = 0xFFFFFFFF,
+};
+
+/*
+ * Total number of channel contexts that need to be saved for APPS
+ */
+#define IPA_HW_REG_SAVE_GSI_NUM_CH_CNTXT_A7          20
+
+/*
+ * Total number of channel contexts that need to be saved for UC
+ */
+#define IPA_HW_REG_SAVE_GSI_NUM_CH_CNTXT_UC          2
+
+ /*
+ * Total number of channel contexts that need to be saved for Q6
+ */
+#define IPA_HW_REG_SAVE_GSI_NUM_CH_CNTXT_Q6          11
+
+/*
+ * Total number of event ring contexts that need to be saved for APPS
+ */
+#define IPA_HW_REG_SAVE_GSI_NUM_EVT_CNTXT_A7         27
+
+/*
+ * Total number of event ring contexts that need to be saved for UC
+ */
+#define IPA_HW_REG_SAVE_GSI_NUM_EVT_CNTXT_UC         2
+
+/*
+ * Total number of endpoints for which ipa_reg_save.pipes[endp_number]
+ * are not saved by default (only if ipa_cfg.gen.full_reg_trace =
+ * true) There is no extra endpoints in Stingray
+ */
+#define IPA_HW_REG_SAVE_NUM_ENDP_EXTRA               0
+
+/*
+ * Total number of endpoints for which ipa_reg_save.pipes[endp_number]
+ * are always saved
+ */
+#define IPA_HW_REG_SAVE_NUM_ACTIVE_PIPES             IPA_HW_PIPE_ID_MAX
+
+/*
+ * SHRAM Bytes per ch
+ */
+#define IPA_REG_SAVE_BYTES_PER_CHNL_SHRAM         12
+
+/*
+ * Total number of rx splt cmdq's see:
+ * ipa_rx_splt_cmdq_n_cmd[IPA_RX_SPLT_CMDQ_MAX]
+ */
+#define IPA_RX_SPLT_CMDQ_MAX 4
+
+/*
+ * Although not necessary for the numbers below, the use of round_up
+ * is so that future developers know that these particular constants
+ * have to be a multiple of four bytes, because the IPA memory reads
+ * that they drive are always 32 bits...
+ */
+#define IPA_IU_ADDR   0x000A0000
+#define IPA_IU_SIZE   round_up(40704, sizeof(u32))
+
+#define IPA_SRAM_ADDR 0x00050000
+#define IPA_SRAM_SIZE round_up(19232, sizeof(u32))
+
+#define IPA_MBOX_ADDR 0x000C2000
+#define IPA_MBOX_SIZE round_up(256, sizeof(u32))
+
+#define IPA_HRAM_ADDR 0x00060000
+#define IPA_HRAM_SIZE round_up(47536, sizeof(u32))
+
+#define IPA_SEQ_ADDR  0x00081000
+#define IPA_SEQ_SIZE  round_up(768, sizeof(u32))
+
+#define IPA_GSI_ADDR  0x00006000
+#define IPA_GSI_SIZE  round_up(5376, sizeof(u32))
+
+/*
+ * Macro to define a particular register cfg entry for all pipe
+ * indexed register
+ */
+#define IPA_REG_SAVE_CFG_ENTRY_PIPE_ENDP(reg_name, var_name)	\
+	{ GEN_1xVECTOR_REG_OFST(reg_name, 0), \
+		(u32 *)&ipa_reg_save.ipa.pipes[0].endp.var_name, \
+		GEN_REG_ATTR(reg_name) }, \
+	{ GEN_1xVECTOR_REG_OFST(reg_name, 1), \
+		(u32 *)&ipa_reg_save.ipa.pipes[1].endp.var_name, \
+		GEN_REG_ATTR(reg_name) }, \
+	{ GEN_1xVECTOR_REG_OFST(reg_name, 2), \
+		(u32 *)&ipa_reg_save.ipa.pipes[2].endp.var_name, \
+		GEN_REG_ATTR(reg_name) }, \
+	{ GEN_1xVECTOR_REG_OFST(reg_name, 3), \
+		(u32 *)&ipa_reg_save.ipa.pipes[3].endp.var_name, \
+		GEN_REG_ATTR(reg_name) }, \
+	{ GEN_1xVECTOR_REG_OFST(reg_name, 4), \
+		(u32 *)&ipa_reg_save.ipa.pipes[4].endp.var_name, \
+		GEN_REG_ATTR(reg_name) }, \
+	{ GEN_1xVECTOR_REG_OFST(reg_name, 5), \
+		(u32 *)&ipa_reg_save.ipa.pipes[5].endp.var_name, \
+		GEN_REG_ATTR(reg_name) }, \
+	{ GEN_1xVECTOR_REG_OFST(reg_name, 6), \
+		(u32 *)&ipa_reg_save.ipa.pipes[6].endp.var_name, \
+		GEN_REG_ATTR(reg_name) }, \
+	{ GEN_1xVECTOR_REG_OFST(reg_name, 7), \
+		(u32 *)&ipa_reg_save.ipa.pipes[7].endp.var_name, \
+		GEN_REG_ATTR(reg_name) }, \
+	{ GEN_1xVECTOR_REG_OFST(reg_name, 8), \
+		(u32 *)&ipa_reg_save.ipa.pipes[8].endp.var_name, \
+		GEN_REG_ATTR(reg_name) }, \
+	{ GEN_1xVECTOR_REG_OFST(reg_name, 9), \
+		(u32 *)&ipa_reg_save.ipa.pipes[9].endp.var_name, \
+		GEN_REG_ATTR(reg_name) }, \
+	{ GEN_1xVECTOR_REG_OFST(reg_name, 10), \
+		(u32 *)&ipa_reg_save.ipa.pipes[10].endp.var_name, \
+		GEN_REG_ATTR(reg_name) }, \
+	{ GEN_1xVECTOR_REG_OFST(reg_name, 11), \
+		(u32 *)&ipa_reg_save.ipa.pipes[11].endp.var_name, \
+		GEN_REG_ATTR(reg_name) }, \
+	{ GEN_1xVECTOR_REG_OFST(reg_name, 12), \
+		(u32 *)&ipa_reg_save.ipa.pipes[12].endp.var_name, \
+		GEN_REG_ATTR(reg_name) }, \
+	{ GEN_1xVECTOR_REG_OFST(reg_name, 13), \
+		(u32 *)&ipa_reg_save.ipa.pipes[13].endp.var_name, \
+		GEN_REG_ATTR(reg_name) }, \
+	{ GEN_1xVECTOR_REG_OFST(reg_name, 14), \
+		(u32 *)&ipa_reg_save.ipa.pipes[14].endp.var_name, \
+		GEN_REG_ATTR(reg_name) }, \
+	{ GEN_1xVECTOR_REG_OFST(reg_name, 15), \
+		(u32 *)&ipa_reg_save.ipa.pipes[15].endp.var_name, \
+		GEN_REG_ATTR(reg_name) }, \
+	{ GEN_1xVECTOR_REG_OFST(reg_name, 16), \
+		(u32 *)&ipa_reg_save.ipa.pipes[16].endp.var_name, \
+		GEN_REG_ATTR(reg_name) }, \
+	{ GEN_1xVECTOR_REG_OFST(reg_name, 17), \
+		(u32 *)&ipa_reg_save.ipa.pipes[17].endp.var_name, \
+		GEN_REG_ATTR(reg_name) }, \
+	{ GEN_1xVECTOR_REG_OFST(reg_name, 18), \
+		(u32 *)&ipa_reg_save.ipa.pipes[18].endp.var_name, \
+		GEN_REG_ATTR(reg_name) }, \
+	{ GEN_1xVECTOR_REG_OFST(reg_name, 19), \
+		(u32 *)&ipa_reg_save.ipa.pipes[19].endp.var_name, \
+		GEN_REG_ATTR(reg_name) }, \
+	{ GEN_1xVECTOR_REG_OFST(reg_name, 20), \
+		(u32 *)&ipa_reg_save.ipa.pipes[20].endp.var_name, \
+		GEN_REG_ATTR(reg_name) }, \
+	{ GEN_1xVECTOR_REG_OFST(reg_name, 21), \
+		(u32 *)&ipa_reg_save.ipa.pipes[21].endp.var_name, \
+		GEN_REG_ATTR(reg_name) }, \
+	{ GEN_1xVECTOR_REG_OFST(reg_name, 22), \
+		(u32 *)&ipa_reg_save.ipa.pipes[22].endp.var_name, \
+		GEN_REG_ATTR(reg_name) }, \
+	{ GEN_1xVECTOR_REG_OFST(reg_name, 23), \
+		(u32 *)&ipa_reg_save.ipa.pipes[23].endp.var_name, \
+		GEN_REG_ATTR(reg_name) }, \
+	{ GEN_1xVECTOR_REG_OFST(reg_name, 24), \
+		(u32 *)&ipa_reg_save.ipa.pipes[24].endp.var_name, \
+		GEN_REG_ATTR(reg_name) }, \
+	{ GEN_1xVECTOR_REG_OFST(reg_name, 25), \
+		(u32 *)&ipa_reg_save.ipa.pipes[25].endp.var_name, \
+		GEN_REG_ATTR(reg_name) }, \
+	{ GEN_1xVECTOR_REG_OFST(reg_name, 26), \
+		(u32 *)&ipa_reg_save.ipa.pipes[26].endp.var_name, \
+		GEN_REG_ATTR(reg_name) }, \
+	{ GEN_1xVECTOR_REG_OFST(reg_name, 27), \
+		(u32 *)&ipa_reg_save.ipa.pipes[27].endp.var_name, \
+		GEN_REG_ATTR(reg_name) }, \
+	{ GEN_1xVECTOR_REG_OFST(reg_name, 28), \
+		(u32 *)&ipa_reg_save.ipa.pipes[28].endp.var_name, \
+		GEN_REG_ATTR(reg_name) }, \
+	{ GEN_1xVECTOR_REG_OFST(reg_name, 29), \
+		(u32 *)&ipa_reg_save.ipa.pipes[29].endp.var_name, \
+		GEN_REG_ATTR(reg_name) }, \
+	{ GEN_1xVECTOR_REG_OFST(reg_name, 30), \
+		(u32 *)&ipa_reg_save.ipa.pipes[30].endp.var_name, \
+		GEN_REG_ATTR(reg_name) }, \
+	{ GEN_1xVECTOR_REG_OFST(reg_name, 31), \
+		(u32 *)&ipa_reg_save.ipa.pipes[31].endp.var_name, \
+		GEN_REG_ATTR(reg_name) }, \
+	{ GEN_1xVECTOR_REG_OFST(reg_name, 32), \
+		(u32 *)&ipa_reg_save.ipa.pipes[32].endp.var_name, \
+		GEN_REG_ATTR(reg_name) }, \
+	{ GEN_1xVECTOR_REG_OFST(reg_name, 33), \
+		(u32 *)&ipa_reg_save.ipa.pipes[33].endp.var_name, \
+		GEN_REG_ATTR(reg_name) }, \
+	{ GEN_1xVECTOR_REG_OFST(reg_name, 34), \
+		(u32 *)&ipa_reg_save.ipa.pipes[34].endp.var_name, \
+		GEN_REG_ATTR(reg_name) }, \
+	{ GEN_1xVECTOR_REG_OFST(reg_name, 35), \
+		(u32 *)&ipa_reg_save.ipa.pipes[35].endp.var_name, \
+		GEN_REG_ATTR(reg_name) }
+
+/*
+ * Macro to define a particular register cfg entry for the remaining
+ * pipe indexed register.  In Stingray case we don't have extra
+ * endpoints so it is intentially empty
+ */
+#define IPA_HW_REG_SAVE_CFG_ENTRY_PIPE_ENDP_EXTRA(REG_NAME, VAR_NAME)  \
+	{ 0, 0 }
+
+/*
+ * Macro to set the active flag for all active pipe indexed register
+ * In Stingray case we don't have extra endpoints so it is intentially
+ * empty
+ */
+#define IPA_HW_REG_SAVE_CFG_ENTRY_PIPE_ENDP_EXTRA_ACTIVE()  \
+	do { \
+	} while (0)
+
+#endif /* #if !defined(_IPA_HW_COMMON_EX_H_) */

drivers/platform/msm/ipa/ipa_v3/dump/ipa5.0/ipa_hwio.h

@@ -0,0 +1,16822 @@
+/* SPDX-License-Identifier: GPL-2.0-only */
+/*
+ * Copyright (c) 2021, The Linux Foundation. All rights reserved.
+ */
+
+#ifndef __IPA_HWIO_H__
+#define __IPA_HWIO_H__
+/**
+  @file ipa_hwio.h
+  @brief Auto-generated HWIO interface include file.
+
+  This file contains HWIO register definitions for the following modules:
+    IPA.*
+
+  'Include' filters applied: <none>
+  'Exclude' filters applied: RESERVED DUMMY
+
+  Attribute definitions for the HWIO_*_ATTR macros are as follows:
+    0x0: Command register
+    0x1: Read-Only
+    0x2: Write-Only
+    0x3: Read/Write
+*/
+
+/*----------------------------------------------------------------------------
+ * MODULE: IPA_UC_IPA_UC
+ *--------------------------------------------------------------------------*/
+
+#define IPA_UC_IPA_UC_REG_BASE (IPA_0_IPA_WRAPPER_BASE      + 0x001a0000)
+#define IPA_UC_IPA_UC_REG_BASE_PHYS (IPA_0_IPA_WRAPPER_BASE_PHYS + 0x001a0000)
+#define IPA_UC_IPA_UC_REG_BASE_OFFS 0x001a0000
+
+/*----------------------------------------------------------------------------
+ * MODULE: IPA_UC_IPA_UC_RAM
+ *--------------------------------------------------------------------------*/
+
+#define IPA_UC_IPA_UC_RAM_REG_BASE                      (IPA_0_IPA_WRAPPER_BASE      + 0x001a0000)
+#define IPA_UC_IPA_UC_RAM_REG_BASE_PHYS                 (IPA_0_IPA_WRAPPER_BASE_PHYS + 0x001a0000)
+#define IPA_UC_IPA_UC_RAM_REG_BASE_OFFS                 0x001a0000
+
+#define HWIO_IPA_UC_IRAM_START_ADDR                     (IPA_UC_IPA_UC_RAM_REG_BASE      + 0x00000000)
+#define HWIO_IPA_UC_IRAM_START_PHYS                     (IPA_UC_IPA_UC_RAM_REG_BASE_PHYS + 0x00000000)
+#define HWIO_IPA_UC_IRAM_START_OFFS                     (IPA_UC_IPA_UC_RAM_REG_BASE_OFFS + 0x00000000)
+#define HWIO_IPA_UC_IRAM_START_RMSK                     0xffffffff
+#define HWIO_IPA_UC_IRAM_START_ATTR                            0x3
+#define HWIO_IPA_UC_IRAM_START_IN          \
+        in_dword_masked(HWIO_IPA_UC_IRAM_START_ADDR, HWIO_IPA_UC_IRAM_START_RMSK)
+#define HWIO_IPA_UC_IRAM_START_INM(m)      \
+        in_dword_masked(HWIO_IPA_UC_IRAM_START_ADDR, m)
+#define HWIO_IPA_UC_IRAM_START_OUT(v)      \
+        out_dword(HWIO_IPA_UC_IRAM_START_ADDR,v)
+#define HWIO_IPA_UC_IRAM_START_OUTM(m,v) \
+        out_dword_masked_ns(HWIO_IPA_UC_IRAM_START_ADDR,m,v,HWIO_IPA_UC_IRAM_START_IN)
+#define HWIO_IPA_UC_IRAM_START_DATA_BMSK                0xffffffff
+#define HWIO_IPA_UC_IRAM_START_DATA_SHFT                       0x0
+
+#define HWIO_IPA_UC_DRAM_START_ADDR                     (IPA_UC_IPA_UC_RAM_REG_BASE      + 0x00008000)
+#define HWIO_IPA_UC_DRAM_START_PHYS                     (IPA_UC_IPA_UC_RAM_REG_BASE_PHYS + 0x00008000)
+#define HWIO_IPA_UC_DRAM_START_OFFS                     (IPA_UC_IPA_UC_RAM_REG_BASE_OFFS + 0x00008000)
+#define HWIO_IPA_UC_DRAM_START_RMSK                     0xffffffff
+#define HWIO_IPA_UC_DRAM_START_ATTR                            0x3
+#define HWIO_IPA_UC_DRAM_START_IN          \
+        in_dword_masked(HWIO_IPA_UC_DRAM_START_ADDR, HWIO_IPA_UC_DRAM_START_RMSK)
+#define HWIO_IPA_UC_DRAM_START_INM(m)      \
+        in_dword_masked(HWIO_IPA_UC_DRAM_START_ADDR, m)
+#define HWIO_IPA_UC_DRAM_START_OUT(v)      \
+        out_dword(HWIO_IPA_UC_DRAM_START_ADDR,v)
+#define HWIO_IPA_UC_DRAM_START_OUTM(m,v) \
+        out_dword_masked_ns(HWIO_IPA_UC_DRAM_START_ADDR,m,v,HWIO_IPA_UC_DRAM_START_IN)
+#define HWIO_IPA_UC_DRAM_START_DATA_BMSK                0xffffffff
+#define HWIO_IPA_UC_DRAM_START_DATA_SHFT                       0x0
+
+/*----------------------------------------------------------------------------
+ * MODULE: IPA_UC_IPA_UC_PER
+ *--------------------------------------------------------------------------*/
+
+#define IPA_UC_IPA_UC_PER_REG_BASE                                                       (IPA_0_IPA_WRAPPER_BASE      + 0x001c0000)
+#define IPA_UC_IPA_UC_PER_REG_BASE_PHYS                                                  (IPA_0_IPA_WRAPPER_BASE_PHYS + 0x001c0000)
+#define IPA_UC_IPA_UC_PER_REG_BASE_OFFS                                                  0x001c0000
+
+#define HWIO_IPA_UC_STATUS_ADDR                                                          (IPA_UC_IPA_UC_PER_REG_BASE      + 0x00000000)
+#define HWIO_IPA_UC_STATUS_PHYS                                                          (IPA_UC_IPA_UC_PER_REG_BASE_PHYS + 0x00000000)
+#define HWIO_IPA_UC_STATUS_OFFS                                                          (IPA_UC_IPA_UC_PER_REG_BASE_OFFS + 0x00000000)
+#define HWIO_IPA_UC_STATUS_RMSK                                                                 0xf
+#define HWIO_IPA_UC_STATUS_ATTR                                                                 0x1
+#define HWIO_IPA_UC_STATUS_IN          \
+        in_dword_masked(HWIO_IPA_UC_STATUS_ADDR, HWIO_IPA_UC_STATUS_RMSK)
+#define HWIO_IPA_UC_STATUS_INM(m)      \
+        in_dword_masked(HWIO_IPA_UC_STATUS_ADDR, m)
+#define HWIO_IPA_UC_STATUS_UC_ENABLE_BMSK                                                       0x8
+#define HWIO_IPA_UC_STATUS_UC_ENABLE_SHFT                                                       0x3
+#define HWIO_IPA_UC_STATUS_LOCKUP_BMSK                                                          0x4
+#define HWIO_IPA_UC_STATUS_LOCKUP_SHFT                                                          0x2
+#define HWIO_IPA_UC_STATUS_SLEEP_BMSK                                                           0x2
+#define HWIO_IPA_UC_STATUS_SLEEP_SHFT                                                           0x1
+#define HWIO_IPA_UC_STATUS_SLEEPDEEP_BMSK                                                       0x1
+#define HWIO_IPA_UC_STATUS_SLEEPDEEP_SHFT                                                       0x0
+
+#define HWIO_IPA_UC_CONTROL_ADDR                                                         (IPA_UC_IPA_UC_PER_REG_BASE      + 0x00000004)
+#define HWIO_IPA_UC_CONTROL_PHYS                                                         (IPA_UC_IPA_UC_PER_REG_BASE_PHYS + 0x00000004)
+#define HWIO_IPA_UC_CONTROL_OFFS                                                         (IPA_UC_IPA_UC_PER_REG_BASE_OFFS + 0x00000004)
+#define HWIO_IPA_UC_CONTROL_RMSK                                                          0x9000ffe
+#define HWIO_IPA_UC_CONTROL_ATTR                                                                0x3
+#define HWIO_IPA_UC_CONTROL_IN          \
+        in_dword_masked(HWIO_IPA_UC_CONTROL_ADDR, HWIO_IPA_UC_CONTROL_RMSK)
+#define HWIO_IPA_UC_CONTROL_INM(m)      \
+        in_dword_masked(HWIO_IPA_UC_CONTROL_ADDR, m)
+#define HWIO_IPA_UC_CONTROL_OUT(v)      \
+        out_dword(HWIO_IPA_UC_CONTROL_ADDR,v)
+#define HWIO_IPA_UC_CONTROL_OUTM(m,v) \
+        out_dword_masked_ns(HWIO_IPA_UC_CONTROL_ADDR,m,v,HWIO_IPA_UC_CONTROL_IN)
+#define HWIO_IPA_UC_CONTROL_UC_RAM_RD_CLI_CACHE_DIS_BMSK                                  0x8000000
+#define HWIO_IPA_UC_CONTROL_UC_RAM_RD_CLI_CACHE_DIS_SHFT                                       0x1b
+#define HWIO_IPA_UC_CONTROL_WARMBOOT_DIS_BMSK                                             0x1000000
+#define HWIO_IPA_UC_CONTROL_WARMBOOT_DIS_SHFT                                                  0x18
+#define HWIO_IPA_UC_CONTROL_MBOX_DIS_BMSK                                                     0xff0
+#define HWIO_IPA_UC_CONTROL_MBOX_DIS_SHFT                                                       0x4
+#define HWIO_IPA_UC_CONTROL_UC_CLOCK_GATING_DIS_BMSK                                            0x8
+#define HWIO_IPA_UC_CONTROL_UC_CLOCK_GATING_DIS_SHFT                                            0x3
+#define HWIO_IPA_UC_CONTROL_QMB_SNOC_BYPASS_DIS_BMSK                                            0x4
+#define HWIO_IPA_UC_CONTROL_QMB_SNOC_BYPASS_DIS_SHFT                                            0x2
+#define HWIO_IPA_UC_CONTROL_UC_DSMODE_BMSK                                                      0x2
+#define HWIO_IPA_UC_CONTROL_UC_DSMODE_SHFT                                                      0x1
+
+#define HWIO_IPA_UC_SYS_BUS_ATTRIB_ADDR                                                  (IPA_UC_IPA_UC_PER_REG_BASE      + 0x00000010)
+#define HWIO_IPA_UC_SYS_BUS_ATTRIB_PHYS                                                  (IPA_UC_IPA_UC_PER_REG_BASE_PHYS + 0x00000010)
+#define HWIO_IPA_UC_SYS_BUS_ATTRIB_OFFS                                                  (IPA_UC_IPA_UC_PER_REG_BASE_OFFS + 0x00000010)
+#define HWIO_IPA_UC_SYS_BUS_ATTRIB_RMSK                                                      0x1117
+#define HWIO_IPA_UC_SYS_BUS_ATTRIB_ATTR                                                         0x3
+#define HWIO_IPA_UC_SYS_BUS_ATTRIB_IN          \
+        in_dword_masked(HWIO_IPA_UC_SYS_BUS_ATTRIB_ADDR, HWIO_IPA_UC_SYS_BUS_ATTRIB_RMSK)
+#define HWIO_IPA_UC_SYS_BUS_ATTRIB_INM(m)      \
+        in_dword_masked(HWIO_IPA_UC_SYS_BUS_ATTRIB_ADDR, m)
+#define HWIO_IPA_UC_SYS_BUS_ATTRIB_OUT(v)      \
+        out_dword(HWIO_IPA_UC_SYS_BUS_ATTRIB_ADDR,v)
+#define HWIO_IPA_UC_SYS_BUS_ATTRIB_OUTM(m,v) \
+        out_dword_masked_ns(HWIO_IPA_UC_SYS_BUS_ATTRIB_ADDR,m,v,HWIO_IPA_UC_SYS_BUS_ATTRIB_IN)
+#define HWIO_IPA_UC_SYS_BUS_ATTRIB_SHARED_BMSK                                               0x1000
+#define HWIO_IPA_UC_SYS_BUS_ATTRIB_SHARED_SHFT                                                  0xc
+#define HWIO_IPA_UC_SYS_BUS_ATTRIB_INNERSHARED_BMSK                                           0x100
+#define HWIO_IPA_UC_SYS_BUS_ATTRIB_INNERSHARED_SHFT                                             0x8
+#define HWIO_IPA_UC_SYS_BUS_ATTRIB_NOALLOCATE_BMSK                                             0x10
+#define HWIO_IPA_UC_SYS_BUS_ATTRIB_NOALLOCATE_SHFT                                              0x4
+#define HWIO_IPA_UC_SYS_BUS_ATTRIB_MEMTYPE_BMSK                                                 0x7
+#define HWIO_IPA_UC_SYS_BUS_ATTRIB_MEMTYPE_SHFT                                                 0x0
+#define HWIO_IPA_UC_SYS_BUS_ATTRIB_MEMTYPE_STRONGLY_ORDERED_FVAL                                0x0
+#define HWIO_IPA_UC_SYS_BUS_ATTRIB_MEMTYPE_DEVICE_FVAL                                          0x1
+#define HWIO_IPA_UC_SYS_BUS_ATTRIB_MEMTYPE_NON_CACHEABLE_FVAL                                   0x2
+#define HWIO_IPA_UC_SYS_BUS_ATTRIB_MEMTYPE_COPYBACK_WRITEALLOCATE_FVAL                          0x3
+#define HWIO_IPA_UC_SYS_BUS_ATTRIB_MEMTYPE_WRITETHROUGH_NOALLOCATE_FVAL                         0x6
+#define HWIO_IPA_UC_SYS_BUS_ATTRIB_MEMTYPE_COPYBACK_NOALLOCATE_FVAL                             0x7
+
+#define HWIO_IPA_UC_PEND_IRQ_ADDR                                                        (IPA_UC_IPA_UC_PER_REG_BASE      + 0x00000014)
+#define HWIO_IPA_UC_PEND_IRQ_PHYS                                                        (IPA_UC_IPA_UC_PER_REG_BASE_PHYS + 0x00000014)
+#define HWIO_IPA_UC_PEND_IRQ_OFFS                                                        (IPA_UC_IPA_UC_PER_REG_BASE_OFFS + 0x00000014)
+#define HWIO_IPA_UC_PEND_IRQ_RMSK                                                        0xffffffff
+#define HWIO_IPA_UC_PEND_IRQ_ATTR                                                               0x1
+#define HWIO_IPA_UC_PEND_IRQ_IN          \
+        in_dword_masked(HWIO_IPA_UC_PEND_IRQ_ADDR, HWIO_IPA_UC_PEND_IRQ_RMSK)
+#define HWIO_IPA_UC_PEND_IRQ_INM(m)      \
+        in_dword_masked(HWIO_IPA_UC_PEND_IRQ_ADDR, m)
+#define HWIO_IPA_UC_PEND_IRQ_PEND_IRQ_BMSK                                               0xffffffff
+#define HWIO_IPA_UC_PEND_IRQ_PEND_IRQ_SHFT                                                      0x0
+
+#define HWIO_IPA_UC_TRACE_BUFFER_ADDR                                                    (IPA_UC_IPA_UC_PER_REG_BASE      + 0x00000018)
+#define HWIO_IPA_UC_TRACE_BUFFER_PHYS                                                    (IPA_UC_IPA_UC_PER_REG_BASE_PHYS + 0x00000018)
+#define HWIO_IPA_UC_TRACE_BUFFER_OFFS                                                    (IPA_UC_IPA_UC_PER_REG_BASE_OFFS + 0x00000018)
+#define HWIO_IPA_UC_TRACE_BUFFER_RMSK                                                    0xffffffff
+#define HWIO_IPA_UC_TRACE_BUFFER_ATTR                                                           0x1
+#define HWIO_IPA_UC_TRACE_BUFFER_IN          \
+        in_dword_masked(HWIO_IPA_UC_TRACE_BUFFER_ADDR, HWIO_IPA_UC_TRACE_BUFFER_RMSK)
+#define HWIO_IPA_UC_TRACE_BUFFER_INM(m)      \
+        in_dword_masked(HWIO_IPA_UC_TRACE_BUFFER_ADDR, m)
+#define HWIO_IPA_UC_TRACE_BUFFER_TRACE_BUFFER_BMSK                                       0xffffffff
+#define HWIO_IPA_UC_TRACE_BUFFER_TRACE_BUFFER_SHFT                                              0x0
+
+#define HWIO_IPA_UC_PC_ADDR                                                              (IPA_UC_IPA_UC_PER_REG_BASE      + 0x0000001c)
+#define HWIO_IPA_UC_PC_PHYS                                                              (IPA_UC_IPA_UC_PER_REG_BASE_PHYS + 0x0000001c)
+#define HWIO_IPA_UC_PC_OFFS                                                              (IPA_UC_IPA_UC_PER_REG_BASE_OFFS + 0x0000001c)
+#define HWIO_IPA_UC_PC_RMSK                                                              0xffffffff
+#define HWIO_IPA_UC_PC_ATTR                                                                     0x1
+#define HWIO_IPA_UC_PC_IN          \
+        in_dword_masked(HWIO_IPA_UC_PC_ADDR, HWIO_IPA_UC_PC_RMSK)
+#define HWIO_IPA_UC_PC_INM(m)      \
+        in_dword_masked(HWIO_IPA_UC_PC_ADDR, m)
+#define HWIO_IPA_UC_PC_PC_BMSK                                                           0xffffffff
+#define HWIO_IPA_UC_PC_PC_SHFT                                                                  0x0
+
+#define HWIO_IPA_UC_VUIC_INT_ADDRESS_LSB_ADDR                                            (IPA_UC_IPA_UC_PER_REG_BASE      + 0x00000024)
+#define HWIO_IPA_UC_VUIC_INT_ADDRESS_LSB_PHYS                                            (IPA_UC_IPA_UC_PER_REG_BASE_PHYS + 0x00000024)
+#define HWIO_IPA_UC_VUIC_INT_ADDRESS_LSB_OFFS                                            (IPA_UC_IPA_UC_PER_REG_BASE_OFFS + 0x00000024)
+#define HWIO_IPA_UC_VUIC_INT_ADDRESS_LSB_RMSK                                            0xffffffff
+#define HWIO_IPA_UC_VUIC_INT_ADDRESS_LSB_ATTR                                                   0x1
+#define HWIO_IPA_UC_VUIC_INT_ADDRESS_LSB_IN          \
+        in_dword_masked(HWIO_IPA_UC_VUIC_INT_ADDRESS_LSB_ADDR, HWIO_IPA_UC_VUIC_INT_ADDRESS_LSB_RMSK)
+#define HWIO_IPA_UC_VUIC_INT_ADDRESS_LSB_INM(m)      \
+        in_dword_masked(HWIO_IPA_UC_VUIC_INT_ADDRESS_LSB_ADDR, m)
+#define HWIO_IPA_UC_VUIC_INT_ADDRESS_LSB_ADDRRESS_BMSK                                   0xffffffff
+#define HWIO_IPA_UC_VUIC_INT_ADDRESS_LSB_ADDRRESS_SHFT                                          0x0
+
+#define HWIO_IPA_UC_VUIC_INT_ADDRESS_MSB_ADDR                                            (IPA_UC_IPA_UC_PER_REG_BASE      + 0x00000028)
+#define HWIO_IPA_UC_VUIC_INT_ADDRESS_MSB_PHYS                                            (IPA_UC_IPA_UC_PER_REG_BASE_PHYS + 0x00000028)
+#define HWIO_IPA_UC_VUIC_INT_ADDRESS_MSB_OFFS                                            (IPA_UC_IPA_UC_PER_REG_BASE_OFFS + 0x00000028)
+#define HWIO_IPA_UC_VUIC_INT_ADDRESS_MSB_RMSK                                                 0x1ff
+#define HWIO_IPA_UC_VUIC_INT_ADDRESS_MSB_ATTR                                                   0x1
+#define HWIO_IPA_UC_VUIC_INT_ADDRESS_MSB_IN          \
+        in_dword_masked(HWIO_IPA_UC_VUIC_INT_ADDRESS_MSB_ADDR, HWIO_IPA_UC_VUIC_INT_ADDRESS_MSB_RMSK)
+#define HWIO_IPA_UC_VUIC_INT_ADDRESS_MSB_INM(m)      \
+        in_dword_masked(HWIO_IPA_UC_VUIC_INT_ADDRESS_MSB_ADDR, m)
+#define HWIO_IPA_UC_VUIC_INT_ADDRESS_MSB_ADDRRESS_BMSK                                        0x1ff
+#define HWIO_IPA_UC_VUIC_INT_ADDRESS_MSB_ADDRRESS_SHFT                                          0x0
+
+#define HWIO_IPA_UC_QMB_SYS_ADDR_ADDR                                                    (IPA_UC_IPA_UC_PER_REG_BASE      + 0x00000100)
+#define HWIO_IPA_UC_QMB_SYS_ADDR_PHYS                                                    (IPA_UC_IPA_UC_PER_REG_BASE_PHYS + 0x00000100)
+#define HWIO_IPA_UC_QMB_SYS_ADDR_OFFS                                                    (IPA_UC_IPA_UC_PER_REG_BASE_OFFS + 0x00000100)
+#define HWIO_IPA_UC_QMB_SYS_ADDR_RMSK                                                    0xffffffff
+#define HWIO_IPA_UC_QMB_SYS_ADDR_ATTR                                                           0x3
+#define HWIO_IPA_UC_QMB_SYS_ADDR_IN          \
+        in_dword_masked(HWIO_IPA_UC_QMB_SYS_ADDR_ADDR, HWIO_IPA_UC_QMB_SYS_ADDR_RMSK)
+#define HWIO_IPA_UC_QMB_SYS_ADDR_INM(m)      \
+        in_dword_masked(HWIO_IPA_UC_QMB_SYS_ADDR_ADDR, m)
+#define HWIO_IPA_UC_QMB_SYS_ADDR_OUT(v)      \
+        out_dword(HWIO_IPA_UC_QMB_SYS_ADDR_ADDR,v)
+#define HWIO_IPA_UC_QMB_SYS_ADDR_OUTM(m,v) \
+        out_dword_masked_ns(HWIO_IPA_UC_QMB_SYS_ADDR_ADDR,m,v,HWIO_IPA_UC_QMB_SYS_ADDR_IN)
+#define HWIO_IPA_UC_QMB_SYS_ADDR_ADDR_BMSK                                               0xffffffff
+#define HWIO_IPA_UC_QMB_SYS_ADDR_ADDR_SHFT                                                      0x0
+
+#define HWIO_IPA_UC_QMB_SYS_ADDR_MSB_ADDR                                                (IPA_UC_IPA_UC_PER_REG_BASE      + 0x00000104)
+#define HWIO_IPA_UC_QMB_SYS_ADDR_MSB_PHYS                                                (IPA_UC_IPA_UC_PER_REG_BASE_PHYS + 0x00000104)
+#define HWIO_IPA_UC_QMB_SYS_ADDR_MSB_OFFS                                                (IPA_UC_IPA_UC_PER_REG_BASE_OFFS + 0x00000104)
+#define HWIO_IPA_UC_QMB_SYS_ADDR_MSB_RMSK                                                0xffffffff
+#define HWIO_IPA_UC_QMB_SYS_ADDR_MSB_ATTR                                                       0x3
+#define HWIO_IPA_UC_QMB_SYS_ADDR_MSB_IN          \
+        in_dword_masked(HWIO_IPA_UC_QMB_SYS_ADDR_MSB_ADDR, HWIO_IPA_UC_QMB_SYS_ADDR_MSB_RMSK)
+#define HWIO_IPA_UC_QMB_SYS_ADDR_MSB_INM(m)      \
+        in_dword_masked(HWIO_IPA_UC_QMB_SYS_ADDR_MSB_ADDR, m)
+#define HWIO_IPA_UC_QMB_SYS_ADDR_MSB_OUT(v)      \
+        out_dword(HWIO_IPA_UC_QMB_SYS_ADDR_MSB_ADDR,v)
+#define HWIO_IPA_UC_QMB_SYS_ADDR_MSB_OUTM(m,v) \
+        out_dword_masked_ns(HWIO_IPA_UC_QMB_SYS_ADDR_MSB_ADDR,m,v,HWIO_IPA_UC_QMB_SYS_ADDR_MSB_IN)
+#define HWIO_IPA_UC_QMB_SYS_ADDR_MSB_ADDR_MSB_BMSK                                       0xffffffff
+#define HWIO_IPA_UC_QMB_SYS_ADDR_MSB_ADDR_MSB_SHFT                                              0x0
+
+#define HWIO_IPA_UC_QMB_LOCAL_ADDR_ADDR                                                  (IPA_UC_IPA_UC_PER_REG_BASE      + 0x00000108)
+#define HWIO_IPA_UC_QMB_LOCAL_ADDR_PHYS                                                  (IPA_UC_IPA_UC_PER_REG_BASE_PHYS + 0x00000108)
+#define HWIO_IPA_UC_QMB_LOCAL_ADDR_OFFS                                                  (IPA_UC_IPA_UC_PER_REG_BASE_OFFS + 0x00000108)
+#define HWIO_IPA_UC_QMB_LOCAL_ADDR_RMSK                                                     0x3ffff
+#define HWIO_IPA_UC_QMB_LOCAL_ADDR_ATTR                                                         0x3
+#define HWIO_IPA_UC_QMB_LOCAL_ADDR_IN          \
+        in_dword_masked(HWIO_IPA_UC_QMB_LOCAL_ADDR_ADDR, HWIO_IPA_UC_QMB_LOCAL_ADDR_RMSK)
+#define HWIO_IPA_UC_QMB_LOCAL_ADDR_INM(m)      \
+        in_dword_masked(HWIO_IPA_UC_QMB_LOCAL_ADDR_ADDR, m)
+#define HWIO_IPA_UC_QMB_LOCAL_ADDR_OUT(v)      \
+        out_dword(HWIO_IPA_UC_QMB_LOCAL_ADDR_ADDR,v)
+#define HWIO_IPA_UC_QMB_LOCAL_ADDR_OUTM(m,v) \
+        out_dword_masked_ns(HWIO_IPA_UC_QMB_LOCAL_ADDR_ADDR,m,v,HWIO_IPA_UC_QMB_LOCAL_ADDR_IN)
+#define HWIO_IPA_UC_QMB_LOCAL_ADDR_ADDR_BMSK                                                0x3ffff
+#define HWIO_IPA_UC_QMB_LOCAL_ADDR_ADDR_SHFT                                                    0x0
+
+#define HWIO_IPA_UC_QMB_LENGTH_ADDR                                                      (IPA_UC_IPA_UC_PER_REG_BASE      + 0x0000010c)
+#define HWIO_IPA_UC_QMB_LENGTH_PHYS                                                      (IPA_UC_IPA_UC_PER_REG_BASE_PHYS + 0x0000010c)
+#define HWIO_IPA_UC_QMB_LENGTH_OFFS                                                      (IPA_UC_IPA_UC_PER_REG_BASE_OFFS + 0x0000010c)
+#define HWIO_IPA_UC_QMB_LENGTH_RMSK                                                          0xffff
+#define HWIO_IPA_UC_QMB_LENGTH_ATTR                                                             0x3
+#define HWIO_IPA_UC_QMB_LENGTH_IN          \
+        in_dword_masked(HWIO_IPA_UC_QMB_LENGTH_ADDR, HWIO_IPA_UC_QMB_LENGTH_RMSK)
+#define HWIO_IPA_UC_QMB_LENGTH_INM(m)      \
+        in_dword_masked(HWIO_IPA_UC_QMB_LENGTH_ADDR, m)
+#define HWIO_IPA_UC_QMB_LENGTH_OUT(v)      \
+        out_dword(HWIO_IPA_UC_QMB_LENGTH_ADDR,v)
+#define HWIO_IPA_UC_QMB_LENGTH_OUTM(m,v) \
+        out_dword_masked_ns(HWIO_IPA_UC_QMB_LENGTH_ADDR,m,v,HWIO_IPA_UC_QMB_LENGTH_IN)
+#define HWIO_IPA_UC_QMB_LENGTH_LENGTH_BMSK                                                   0xffff
+#define HWIO_IPA_UC_QMB_LENGTH_LENGTH_SHFT                                                      0x0
+
+#define HWIO_IPA_UC_QMB_TRIGGER_ADDR                                                     (IPA_UC_IPA_UC_PER_REG_BASE      + 0x00000110)
+#define HWIO_IPA_UC_QMB_TRIGGER_PHYS                                                     (IPA_UC_IPA_UC_PER_REG_BASE_PHYS + 0x00000110)
+#define HWIO_IPA_UC_QMB_TRIGGER_OFFS                                                     (IPA_UC_IPA_UC_PER_REG_BASE_OFFS + 0x00000110)
+#define HWIO_IPA_UC_QMB_TRIGGER_RMSK                                                     0xffffffff
+#define HWIO_IPA_UC_QMB_TRIGGER_ATTR                                                            0x2
+#define HWIO_IPA_UC_QMB_TRIGGER_OUT(v)      \
+        out_dword(HWIO_IPA_UC_QMB_TRIGGER_ADDR,v)
+#define HWIO_IPA_UC_QMB_TRIGGER_RSV_BMSK                                                 0xffffffff
+#define HWIO_IPA_UC_QMB_TRIGGER_RSV_SHFT                                                        0x0
+
+#define HWIO_IPA_UC_QMB_COMMAND_ATTR_ADDR                                                (IPA_UC_IPA_UC_PER_REG_BASE      + 0x00000114)
+#define HWIO_IPA_UC_QMB_COMMAND_ATTR_PHYS                                                (IPA_UC_IPA_UC_PER_REG_BASE_PHYS + 0x00000114)
+#define HWIO_IPA_UC_QMB_COMMAND_ATTR_OFFS                                                (IPA_UC_IPA_UC_PER_REG_BASE_OFFS + 0x00000114)
+#define HWIO_IPA_UC_QMB_COMMAND_ATTR_RMSK                                                 0x7ff003f
+#define HWIO_IPA_UC_QMB_COMMAND_ATTR_ATTR                                                       0x3
+#define HWIO_IPA_UC_QMB_COMMAND_ATTR_IN          \
+        in_dword_masked(HWIO_IPA_UC_QMB_COMMAND_ATTR_ADDR, HWIO_IPA_UC_QMB_COMMAND_ATTR_RMSK)
+#define HWIO_IPA_UC_QMB_COMMAND_ATTR_INM(m)      \
+        in_dword_masked(HWIO_IPA_UC_QMB_COMMAND_ATTR_ADDR, m)
+#define HWIO_IPA_UC_QMB_COMMAND_ATTR_OUT(v)      \
+        out_dword(HWIO_IPA_UC_QMB_COMMAND_ATTR_ADDR,v)
+#define HWIO_IPA_UC_QMB_COMMAND_ATTR_OUTM(m,v) \
+        out_dword_masked_ns(HWIO_IPA_UC_QMB_COMMAND_ATTR_ADDR,m,v,HWIO_IPA_UC_QMB_COMMAND_ATTR_IN)
+#define HWIO_IPA_UC_QMB_COMMAND_ATTR_USER_BMSK                                            0x7ff0000
+#define HWIO_IPA_UC_QMB_COMMAND_ATTR_USER_SHFT                                                 0x10
+#define HWIO_IPA_UC_QMB_COMMAND_ATTR_QUEUE_NUMBER_BMSK                                         0x20
+#define HWIO_IPA_UC_QMB_COMMAND_ATTR_QUEUE_NUMBER_SHFT                                          0x5
+#define HWIO_IPA_UC_QMB_COMMAND_ATTR_INTERRUPT_ON_COMPLETION_BMSK                              0x10
+#define HWIO_IPA_UC_QMB_COMMAND_ATTR_INTERRUPT_ON_COMPLETION_SHFT                               0x4
+#define HWIO_IPA_UC_QMB_COMMAND_ATTR_SYNC_BMSK                                                  0x8
+#define HWIO_IPA_UC_QMB_COMMAND_ATTR_SYNC_SHFT                                                  0x3
+#define HWIO_IPA_UC_QMB_COMMAND_ATTR_WAIT_FOR_RESPONSE_MODE_BMSK                                0x4
+#define HWIO_IPA_UC_QMB_COMMAND_ATTR_WAIT_FOR_RESPONSE_MODE_SHFT                                0x2
+#define HWIO_IPA_UC_QMB_COMMAND_ATTR_INORDER_BMSK                                               0x2
+#define HWIO_IPA_UC_QMB_COMMAND_ATTR_INORDER_SHFT                                               0x1
+#define HWIO_IPA_UC_QMB_COMMAND_ATTR_DIRECTION_BMSK                                             0x1
+#define HWIO_IPA_UC_QMB_COMMAND_ATTR_DIRECTION_SHFT                                             0x0
+
+#define HWIO_IPA_UC_QMB_COMMAND_UCTAG_ADDR                                               (IPA_UC_IPA_UC_PER_REG_BASE      + 0x00000118)
+#define HWIO_IPA_UC_QMB_COMMAND_UCTAG_PHYS                                               (IPA_UC_IPA_UC_PER_REG_BASE_PHYS + 0x00000118)
+#define HWIO_IPA_UC_QMB_COMMAND_UCTAG_OFFS                                               (IPA_UC_IPA_UC_PER_REG_BASE_OFFS + 0x00000118)
+#define HWIO_IPA_UC_QMB_COMMAND_UCTAG_RMSK                                                  0x3ffff
+#define HWIO_IPA_UC_QMB_COMMAND_UCTAG_ATTR                                                      0x3
+#define HWIO_IPA_UC_QMB_COMMAND_UCTAG_IN          \
+        in_dword_masked(HWIO_IPA_UC_QMB_COMMAND_UCTAG_ADDR, HWIO_IPA_UC_QMB_COMMAND_UCTAG_RMSK)
+#define HWIO_IPA_UC_QMB_COMMAND_UCTAG_INM(m)      \
+        in_dword_masked(HWIO_IPA_UC_QMB_COMMAND_UCTAG_ADDR, m)
+#define HWIO_IPA_UC_QMB_COMMAND_UCTAG_OUT(v)      \
+        out_dword(HWIO_IPA_UC_QMB_COMMAND_UCTAG_ADDR,v)
+#define HWIO_IPA_UC_QMB_COMMAND_UCTAG_OUTM(m,v) \
+        out_dword_masked_ns(HWIO_IPA_UC_QMB_COMMAND_UCTAG_ADDR,m,v,HWIO_IPA_UC_QMB_COMMAND_UCTAG_IN)
+#define HWIO_IPA_UC_QMB_COMMAND_UCTAG_UCTAG_BMSK                                            0x3ffff
+#define HWIO_IPA_UC_QMB_COMMAND_UCTAG_UCTAG_SHFT                                                0x0
+
+#define HWIO_IPA_UC_QMB_COMPLETED_FIFO_n_ADDR(n)                                         (IPA_UC_IPA_UC_PER_REG_BASE      + 0x0000011c + 0x4 * (n))
+#define HWIO_IPA_UC_QMB_COMPLETED_FIFO_n_PHYS(n)                                         (IPA_UC_IPA_UC_PER_REG_BASE_PHYS + 0x0000011c + 0x4 * (n))
+#define HWIO_IPA_UC_QMB_COMPLETED_FIFO_n_OFFS(n)                                         (IPA_UC_IPA_UC_PER_REG_BASE_OFFS + 0x0000011c + 0x4 * (n))
+#define HWIO_IPA_UC_QMB_COMPLETED_FIFO_n_RMSK                                            0xc7ffffff
+#define HWIO_IPA_UC_QMB_COMPLETED_FIFO_n_MAXn                                                     1
+#define HWIO_IPA_UC_QMB_COMPLETED_FIFO_n_ATTR                                                   0x1
+#define HWIO_IPA_UC_QMB_COMPLETED_FIFO_n_INI(n)        \
+        in_dword_masked(HWIO_IPA_UC_QMB_COMPLETED_FIFO_n_ADDR(n), HWIO_IPA_UC_QMB_COMPLETED_FIFO_n_RMSK)
+#define HWIO_IPA_UC_QMB_COMPLETED_FIFO_n_INMI(n,mask)    \
+        in_dword_masked(HWIO_IPA_UC_QMB_COMPLETED_FIFO_n_ADDR(n), mask)
+#define HWIO_IPA_UC_QMB_COMPLETED_FIFO_n_FULL_BMSK                                       0x80000000
+#define HWIO_IPA_UC_QMB_COMPLETED_FIFO_n_FULL_SHFT                                             0x1f
+#define HWIO_IPA_UC_QMB_COMPLETED_FIFO_n_EMPTY_BMSK                                      0x40000000
+#define HWIO_IPA_UC_QMB_COMPLETED_FIFO_n_EMPTY_SHFT                                            0x1e
+#define HWIO_IPA_UC_QMB_COMPLETED_FIFO_n_ERROR_BMSK                                       0x4000000
+#define HWIO_IPA_UC_QMB_COMPLETED_FIFO_n_ERROR_SHFT                                            0x1a
+#define HWIO_IPA_UC_QMB_COMPLETED_FIFO_n_FIFO_CNT_BMSK                                    0x3c00000
+#define HWIO_IPA_UC_QMB_COMPLETED_FIFO_n_FIFO_CNT_SHFT                                         0x16
+#define HWIO_IPA_UC_QMB_COMPLETED_FIFO_n_FIFO_SIZE_BMSK                                    0x3c0000
+#define HWIO_IPA_UC_QMB_COMPLETED_FIFO_n_FIFO_SIZE_SHFT                                        0x12
+#define HWIO_IPA_UC_QMB_COMPLETED_FIFO_n_UCTAG_BMSK                                         0x3ffff
+#define HWIO_IPA_UC_QMB_COMPLETED_FIFO_n_UCTAG_SHFT                                             0x0
+
+#define HWIO_IPA_UC_QMB_COMPLETED_FIFO_PEEK_n_ADDR(n)                                    (IPA_UC_IPA_UC_PER_REG_BASE      + 0x0000012c + 0x4 * (n))
+#define HWIO_IPA_UC_QMB_COMPLETED_FIFO_PEEK_n_PHYS(n)                                    (IPA_UC_IPA_UC_PER_REG_BASE_PHYS + 0x0000012c + 0x4 * (n))
+#define HWIO_IPA_UC_QMB_COMPLETED_FIFO_PEEK_n_OFFS(n)                                    (IPA_UC_IPA_UC_PER_REG_BASE_OFFS + 0x0000012c + 0x4 * (n))
+#define HWIO_IPA_UC_QMB_COMPLETED_FIFO_PEEK_n_RMSK                                       0xc7ffffff
+#define HWIO_IPA_UC_QMB_COMPLETED_FIFO_PEEK_n_MAXn                                                1
+#define HWIO_IPA_UC_QMB_COMPLETED_FIFO_PEEK_n_ATTR                                              0x1
+#define HWIO_IPA_UC_QMB_COMPLETED_FIFO_PEEK_n_INI(n)        \
+        in_dword_masked(HWIO_IPA_UC_QMB_COMPLETED_FIFO_PEEK_n_ADDR(n), HWIO_IPA_UC_QMB_COMPLETED_FIFO_PEEK_n_RMSK)
+#define HWIO_IPA_UC_QMB_COMPLETED_FIFO_PEEK_n_INMI(n,mask)    \
+        in_dword_masked(HWIO_IPA_UC_QMB_COMPLETED_FIFO_PEEK_n_ADDR(n), mask)
+#define HWIO_IPA_UC_QMB_COMPLETED_FIFO_PEEK_n_FULL_BMSK                                  0x80000000
+#define HWIO_IPA_UC_QMB_COMPLETED_FIFO_PEEK_n_FULL_SHFT                                        0x1f
+#define HWIO_IPA_UC_QMB_COMPLETED_FIFO_PEEK_n_EMPTY_BMSK                                 0x40000000
+#define HWIO_IPA_UC_QMB_COMPLETED_FIFO_PEEK_n_EMPTY_SHFT                                       0x1e
+#define HWIO_IPA_UC_QMB_COMPLETED_FIFO_PEEK_n_ERROR_BMSK                                  0x4000000
+#define HWIO_IPA_UC_QMB_COMPLETED_FIFO_PEEK_n_ERROR_SHFT                                       0x1a
+#define HWIO_IPA_UC_QMB_COMPLETED_FIFO_PEEK_n_FIFO_CNT_BMSK                               0x3c00000
+#define HWIO_IPA_UC_QMB_COMPLETED_FIFO_PEEK_n_FIFO_CNT_SHFT                                    0x16
+#define HWIO_IPA_UC_QMB_COMPLETED_FIFO_PEEK_n_FIFO_SIZE_BMSK                               0x3c0000
+#define HWIO_IPA_UC_QMB_COMPLETED_FIFO_PEEK_n_FIFO_SIZE_SHFT                                   0x12
+#define HWIO_IPA_UC_QMB_COMPLETED_FIFO_PEEK_n_UCTAG_BMSK                                    0x3ffff
+#define HWIO_IPA_UC_QMB_COMPLETED_FIFO_PEEK_n_UCTAG_SHFT                                        0x0
+
+#define HWIO_IPA_UC_QMB_CMD_FIFO_STATUS_n_ADDR(n)                                        (IPA_UC_IPA_UC_PER_REG_BASE      + 0x0000013c + 0x4 * (n))
+#define HWIO_IPA_UC_QMB_CMD_FIFO_STATUS_n_PHYS(n)                                        (IPA_UC_IPA_UC_PER_REG_BASE_PHYS + 0x0000013c + 0x4 * (n))
+#define HWIO_IPA_UC_QMB_CMD_FIFO_STATUS_n_OFFS(n)                                        (IPA_UC_IPA_UC_PER_REG_BASE_OFFS + 0x0000013c + 0x4 * (n))
+#define HWIO_IPA_UC_QMB_CMD_FIFO_STATUS_n_RMSK                                              0x300ff
+#define HWIO_IPA_UC_QMB_CMD_FIFO_STATUS_n_MAXn                                                    1
+#define HWIO_IPA_UC_QMB_CMD_FIFO_STATUS_n_ATTR                                                  0x1
+#define HWIO_IPA_UC_QMB_CMD_FIFO_STATUS_n_INI(n)        \
+        in_dword_masked(HWIO_IPA_UC_QMB_CMD_FIFO_STATUS_n_ADDR(n), HWIO_IPA_UC_QMB_CMD_FIFO_STATUS_n_RMSK)
+#define HWIO_IPA_UC_QMB_CMD_FIFO_STATUS_n_INMI(n,mask)    \
+        in_dword_masked(HWIO_IPA_UC_QMB_CMD_FIFO_STATUS_n_ADDR(n), mask)
+#define HWIO_IPA_UC_QMB_CMD_FIFO_STATUS_n_FULL_BMSK                                         0x20000
+#define HWIO_IPA_UC_QMB_CMD_FIFO_STATUS_n_FULL_SHFT                                            0x11
+#define HWIO_IPA_UC_QMB_CMD_FIFO_STATUS_n_EMPTY_BMSK                                        0x10000
+#define HWIO_IPA_UC_QMB_CMD_FIFO_STATUS_n_EMPTY_SHFT                                           0x10
+#define HWIO_IPA_UC_QMB_CMD_FIFO_STATUS_n_FIFO_CNT_BMSK                                        0xf0
+#define HWIO_IPA_UC_QMB_CMD_FIFO_STATUS_n_FIFO_CNT_SHFT                                         0x4
+#define HWIO_IPA_UC_QMB_CMD_FIFO_STATUS_n_FIFO_SIZE_BMSK                                        0xf
+#define HWIO_IPA_UC_QMB_CMD_FIFO_STATUS_n_FIFO_SIZE_SHFT                                        0x0
+
+#define HWIO_IPA_UC_QMB_SYNC_STATUS_ADDR                                                 (IPA_UC_IPA_UC_PER_REG_BASE      + 0x00000150)
+#define HWIO_IPA_UC_QMB_SYNC_STATUS_PHYS                                                 (IPA_UC_IPA_UC_PER_REG_BASE_PHYS + 0x00000150)
+#define HWIO_IPA_UC_QMB_SYNC_STATUS_OFFS                                                 (IPA_UC_IPA_UC_PER_REG_BASE_OFFS + 0x00000150)
+#define HWIO_IPA_UC_QMB_SYNC_STATUS_RMSK                                                    0x10001
+#define HWIO_IPA_UC_QMB_SYNC_STATUS_ATTR                                                        0x1
+#define HWIO_IPA_UC_QMB_SYNC_STATUS_IN          \
+        in_dword_masked(HWIO_IPA_UC_QMB_SYNC_STATUS_ADDR, HWIO_IPA_UC_QMB_SYNC_STATUS_RMSK)
+#define HWIO_IPA_UC_QMB_SYNC_STATUS_INM(m)      \
+        in_dword_masked(HWIO_IPA_UC_QMB_SYNC_STATUS_ADDR, m)
+#define HWIO_IPA_UC_QMB_SYNC_STATUS_ERROR_QUEUE_1_BMSK                                      0x10000
+#define HWIO_IPA_UC_QMB_SYNC_STATUS_ERROR_QUEUE_1_SHFT                                         0x10
+#define HWIO_IPA_UC_QMB_SYNC_STATUS_ERROR_QUEUE_0_BMSK                                          0x1
+#define HWIO_IPA_UC_QMB_SYNC_STATUS_ERROR_QUEUE_0_SHFT                                          0x0
+
+#define HWIO_IPA_UC_QMB_BUS_ATTRIB_ADDR                                                  (IPA_UC_IPA_UC_PER_REG_BASE      + 0x00000154)
+#define HWIO_IPA_UC_QMB_BUS_ATTRIB_PHYS                                                  (IPA_UC_IPA_UC_PER_REG_BASE_PHYS + 0x00000154)
+#define HWIO_IPA_UC_QMB_BUS_ATTRIB_OFFS                                                  (IPA_UC_IPA_UC_PER_REG_BASE_OFFS + 0x00000154)
+#define HWIO_IPA_UC_QMB_BUS_ATTRIB_RMSK                                                      0x1117
+#define HWIO_IPA_UC_QMB_BUS_ATTRIB_ATTR                                                         0x3
+#define HWIO_IPA_UC_QMB_BUS_ATTRIB_IN          \
+        in_dword_masked(HWIO_IPA_UC_QMB_BUS_ATTRIB_ADDR, HWIO_IPA_UC_QMB_BUS_ATTRIB_RMSK)
+#define HWIO_IPA_UC_QMB_BUS_ATTRIB_INM(m)      \
+        in_dword_masked(HWIO_IPA_UC_QMB_BUS_ATTRIB_ADDR, m)
+#define HWIO_IPA_UC_QMB_BUS_ATTRIB_OUT(v)      \
+        out_dword(HWIO_IPA_UC_QMB_BUS_ATTRIB_ADDR,v)
+#define HWIO_IPA_UC_QMB_BUS_ATTRIB_OUTM(m,v) \
+        out_dword_masked_ns(HWIO_IPA_UC_QMB_BUS_ATTRIB_ADDR,m,v,HWIO_IPA_UC_QMB_BUS_ATTRIB_IN)
+#define HWIO_IPA_UC_QMB_BUS_ATTRIB_SHARED_BMSK                                               0x1000
+#define HWIO_IPA_UC_QMB_BUS_ATTRIB_SHARED_SHFT                                                  0xc
+#define HWIO_IPA_UC_QMB_BUS_ATTRIB_INNERSHARED_BMSK                                           0x100
+#define HWIO_IPA_UC_QMB_BUS_ATTRIB_INNERSHARED_SHFT                                             0x8
+#define HWIO_IPA_UC_QMB_BUS_ATTRIB_NOALLOCATE_BMSK                                             0x10
+#define HWIO_IPA_UC_QMB_BUS_ATTRIB_NOALLOCATE_SHFT                                              0x4
+#define HWIO_IPA_UC_QMB_BUS_ATTRIB_MEMTYPE_BMSK                                                 0x7
+#define HWIO_IPA_UC_QMB_BUS_ATTRIB_MEMTYPE_SHFT                                                 0x0
+#define HWIO_IPA_UC_QMB_BUS_ATTRIB_MEMTYPE_STRONGLY_ORDERED_FVAL                                0x0
+#define HWIO_IPA_UC_QMB_BUS_ATTRIB_MEMTYPE_DEVICE_FVAL                                          0x1
+#define HWIO_IPA_UC_QMB_BUS_ATTRIB_MEMTYPE_NON_CACHEABLE_FVAL                                   0x2
+#define HWIO_IPA_UC_QMB_BUS_ATTRIB_MEMTYPE_COPYBACK_WRITEALLOCATE_FVAL                          0x3
+#define HWIO_IPA_UC_QMB_BUS_ATTRIB_MEMTYPE_WRITETHROUGH_NOALLOCATE_FVAL                         0x6
+#define HWIO_IPA_UC_QMB_BUS_ATTRIB_MEMTYPE_COPYBACK_NOALLOCATE_FVAL                             0x7
+
+#define HWIO_IPA_UC_QMB_OUTSTANDING_CFG_ADDR                                             (IPA_UC_IPA_UC_PER_REG_BASE      + 0x00000158)
+#define HWIO_IPA_UC_QMB_OUTSTANDING_CFG_PHYS                                             (IPA_UC_IPA_UC_PER_REG_BASE_PHYS + 0x00000158)
+#define HWIO_IPA_UC_QMB_OUTSTANDING_CFG_OFFS                                             (IPA_UC_IPA_UC_PER_REG_BASE_OFFS + 0x00000158)
+#define HWIO_IPA_UC_QMB_OUTSTANDING_CFG_RMSK                                               0xffffff
+#define HWIO_IPA_UC_QMB_OUTSTANDING_CFG_ATTR                                                    0x3
+#define HWIO_IPA_UC_QMB_OUTSTANDING_CFG_IN          \
+        in_dword_masked(HWIO_IPA_UC_QMB_OUTSTANDING_CFG_ADDR, HWIO_IPA_UC_QMB_OUTSTANDING_CFG_RMSK)
+#define HWIO_IPA_UC_QMB_OUTSTANDING_CFG_INM(m)      \
+        in_dword_masked(HWIO_IPA_UC_QMB_OUTSTANDING_CFG_ADDR, m)
+#define HWIO_IPA_UC_QMB_OUTSTANDING_CFG_OUT(v)      \
+        out_dword(HWIO_IPA_UC_QMB_OUTSTANDING_CFG_ADDR,v)
+#define HWIO_IPA_UC_QMB_OUTSTANDING_CFG_OUTM(m,v) \
+        out_dword_masked_ns(HWIO_IPA_UC_QMB_OUTSTANDING_CFG_ADDR,m,v,HWIO_IPA_UC_QMB_OUTSTANDING_CFG_IN)
+#define HWIO_IPA_UC_QMB_OUTSTANDING_CFG_MAX_OT_WR_BMSK                                     0xff0000
+#define HWIO_IPA_UC_QMB_OUTSTANDING_CFG_MAX_OT_WR_SHFT                                         0x10
+#define HWIO_IPA_UC_QMB_OUTSTANDING_CFG_MAX_OT_RD_BMSK                                       0xff00
+#define HWIO_IPA_UC_QMB_OUTSTANDING_CFG_MAX_OT_RD_SHFT                                          0x8
+#define HWIO_IPA_UC_QMB_OUTSTANDING_CFG_MAX_OT_OVERALL_BMSK                                    0xff
+#define HWIO_IPA_UC_QMB_OUTSTANDING_CFG_MAX_OT_OVERALL_SHFT                                     0x0
+
+#define HWIO_IPA_UC_QMB_OUTSTANDING_STATUS_ADDR                                          (IPA_UC_IPA_UC_PER_REG_BASE      + 0x0000015c)
+#define HWIO_IPA_UC_QMB_OUTSTANDING_STATUS_PHYS                                          (IPA_UC_IPA_UC_PER_REG_BASE_PHYS + 0x0000015c)
+#define HWIO_IPA_UC_QMB_OUTSTANDING_STATUS_OFFS                                          (IPA_UC_IPA_UC_PER_REG_BASE_OFFS + 0x0000015c)
+#define HWIO_IPA_UC_QMB_OUTSTANDING_STATUS_RMSK                                            0xffffff
+#define HWIO_IPA_UC_QMB_OUTSTANDING_STATUS_ATTR                                                 0x1
+#define HWIO_IPA_UC_QMB_OUTSTANDING_STATUS_IN          \
+        in_dword_masked(HWIO_IPA_UC_QMB_OUTSTANDING_STATUS_ADDR, HWIO_IPA_UC_QMB_OUTSTANDING_STATUS_RMSK)
+#define HWIO_IPA_UC_QMB_OUTSTANDING_STATUS_INM(m)      \
+        in_dword_masked(HWIO_IPA_UC_QMB_OUTSTANDING_STATUS_ADDR, m)
+#define HWIO_IPA_UC_QMB_OUTSTANDING_STATUS_CURRENT_OT_WR_BMSK                              0xff0000
+#define HWIO_IPA_UC_QMB_OUTSTANDING_STATUS_CURRENT_OT_WR_SHFT                                  0x10
+#define HWIO_IPA_UC_QMB_OUTSTANDING_STATUS_CURRENT_OT_RD_BMSK                                0xff00
+#define HWIO_IPA_UC_QMB_OUTSTANDING_STATUS_CURRENT_OT_RD_SHFT                                   0x8
+#define HWIO_IPA_UC_QMB_OUTSTANDING_STATUS_CURRENT_OT_OVERALL_BMSK                             0xff
+#define HWIO_IPA_UC_QMB_OUTSTANDING_STATUS_CURRENT_OT_OVERALL_SHFT                              0x0
+
+#define HWIO_IPA_UC_QMB_COMP_FIFO_INT_EN_ADDR                                            (IPA_UC_IPA_UC_PER_REG_BASE      + 0x00000160)
+#define HWIO_IPA_UC_QMB_COMP_FIFO_INT_EN_PHYS                                            (IPA_UC_IPA_UC_PER_REG_BASE_PHYS + 0x00000160)
+#define HWIO_IPA_UC_QMB_COMP_FIFO_INT_EN_OFFS                                            (IPA_UC_IPA_UC_PER_REG_BASE_OFFS + 0x00000160)
+#define HWIO_IPA_UC_QMB_COMP_FIFO_INT_EN_RMSK                                               0x70007
+#define HWIO_IPA_UC_QMB_COMP_FIFO_INT_EN_ATTR                                                   0x3
+#define HWIO_IPA_UC_QMB_COMP_FIFO_INT_EN_IN          \
+        in_dword_masked(HWIO_IPA_UC_QMB_COMP_FIFO_INT_EN_ADDR, HWIO_IPA_UC_QMB_COMP_FIFO_INT_EN_RMSK)
+#define HWIO_IPA_UC_QMB_COMP_FIFO_INT_EN_INM(m)      \
+        in_dword_masked(HWIO_IPA_UC_QMB_COMP_FIFO_INT_EN_ADDR, m)
+#define HWIO_IPA_UC_QMB_COMP_FIFO_INT_EN_OUT(v)      \
+        out_dword(HWIO_IPA_UC_QMB_COMP_FIFO_INT_EN_ADDR,v)
+#define HWIO_IPA_UC_QMB_COMP_FIFO_INT_EN_OUTM(m,v) \
+        out_dword_masked_ns(HWIO_IPA_UC_QMB_COMP_FIFO_INT_EN_ADDR,m,v,HWIO_IPA_UC_QMB_COMP_FIFO_INT_EN_IN)
+#define HWIO_IPA_UC_QMB_COMP_FIFO_INT_EN_COMP_FIFO_1_IOC_CMD_BMSK                           0x40000
+#define HWIO_IPA_UC_QMB_COMP_FIFO_INT_EN_COMP_FIFO_1_IOC_CMD_SHFT                              0x12
+#define HWIO_IPA_UC_QMB_COMP_FIFO_INT_EN_COMP_FIFO_1_FULL_BMSK                              0x20000
+#define HWIO_IPA_UC_QMB_COMP_FIFO_INT_EN_COMP_FIFO_1_FULL_SHFT                                 0x11
+#define HWIO_IPA_UC_QMB_COMP_FIFO_INT_EN_COMP_FIFO_1_NOT_EMPTY_BMSK                         0x10000
+#define HWIO_IPA_UC_QMB_COMP_FIFO_INT_EN_COMP_FIFO_1_NOT_EMPTY_SHFT                            0x10
+#define HWIO_IPA_UC_QMB_COMP_FIFO_INT_EN_COMP_FIFO_0_IOC_CMD_BMSK                               0x4
+#define HWIO_IPA_UC_QMB_COMP_FIFO_INT_EN_COMP_FIFO_0_IOC_CMD_SHFT                               0x2
+#define HWIO_IPA_UC_QMB_COMP_FIFO_INT_EN_COMP_FIFO_0_FULL_BMSK                                  0x2
+#define HWIO_IPA_UC_QMB_COMP_FIFO_INT_EN_COMP_FIFO_0_FULL_SHFT                                  0x1
+#define HWIO_IPA_UC_QMB_COMP_FIFO_INT_EN_COMP_FIFO_0_NOT_EMPTY_BMSK                             0x1
+#define HWIO_IPA_UC_QMB_COMP_FIFO_INT_EN_COMP_FIFO_0_NOT_EMPTY_SHFT                             0x0
+
+#define HWIO_IPA_UC_QMB_COMP_FIFO_INT_CLR_ADDR                                           (IPA_UC_IPA_UC_PER_REG_BASE      + 0x00000164)
+#define HWIO_IPA_UC_QMB_COMP_FIFO_INT_CLR_PHYS                                           (IPA_UC_IPA_UC_PER_REG_BASE_PHYS + 0x00000164)
+#define HWIO_IPA_UC_QMB_COMP_FIFO_INT_CLR_OFFS                                           (IPA_UC_IPA_UC_PER_REG_BASE_OFFS + 0x00000164)
+#define HWIO_IPA_UC_QMB_COMP_FIFO_INT_CLR_RMSK                                              0x70007
+#define HWIO_IPA_UC_QMB_COMP_FIFO_INT_CLR_ATTR                                                  0x2
+#define HWIO_IPA_UC_QMB_COMP_FIFO_INT_CLR_OUT(v)      \
+        out_dword(HWIO_IPA_UC_QMB_COMP_FIFO_INT_CLR_ADDR,v)
+#define HWIO_IPA_UC_QMB_COMP_FIFO_INT_CLR_COMP_FIFO_1_IOC_CMD_BMSK                          0x40000
+#define HWIO_IPA_UC_QMB_COMP_FIFO_INT_CLR_COMP_FIFO_1_IOC_CMD_SHFT                             0x12
+#define HWIO_IPA_UC_QMB_COMP_FIFO_INT_CLR_COMP_FIFO_1_FULL_BMSK                             0x20000
+#define HWIO_IPA_UC_QMB_COMP_FIFO_INT_CLR_COMP_FIFO_1_FULL_SHFT                                0x11
+#define HWIO_IPA_UC_QMB_COMP_FIFO_INT_CLR_COMP_FIFO_1_NOT_EMPTY_BMSK                        0x10000
+#define HWIO_IPA_UC_QMB_COMP_FIFO_INT_CLR_COMP_FIFO_1_NOT_EMPTY_SHFT                           0x10
+#define HWIO_IPA_UC_QMB_COMP_FIFO_INT_CLR_COMP_FIFO_0_IOC_CMD_BMSK                              0x4
+#define HWIO_IPA_UC_QMB_COMP_FIFO_INT_CLR_COMP_FIFO_0_IOC_CMD_SHFT                              0x2
+#define HWIO_IPA_UC_QMB_COMP_FIFO_INT_CLR_COMP_FIFO_0_FULL_BMSK                                 0x2
+#define HWIO_IPA_UC_QMB_COMP_FIFO_INT_CLR_COMP_FIFO_0_FULL_SHFT                                 0x1
+#define HWIO_IPA_UC_QMB_COMP_FIFO_INT_CLR_COMP_FIFO_0_NOT_EMPTY_BMSK                            0x1
+#define HWIO_IPA_UC_QMB_COMP_FIFO_INT_CLR_COMP_FIFO_0_NOT_EMPTY_SHFT                            0x0
+
+#define HWIO_IPA_UC_QMB_COMP_FIFO_INT_STTS_ADDR                                          (IPA_UC_IPA_UC_PER_REG_BASE      + 0x00000168)
+#define HWIO_IPA_UC_QMB_COMP_FIFO_INT_STTS_PHYS                                          (IPA_UC_IPA_UC_PER_REG_BASE_PHYS + 0x00000168)
+#define HWIO_IPA_UC_QMB_COMP_FIFO_INT_STTS_OFFS                                          (IPA_UC_IPA_UC_PER_REG_BASE_OFFS + 0x00000168)
+#define HWIO_IPA_UC_QMB_COMP_FIFO_INT_STTS_RMSK                                             0x70007
+#define HWIO_IPA_UC_QMB_COMP_FIFO_INT_STTS_ATTR                                                 0x1
+#define HWIO_IPA_UC_QMB_COMP_FIFO_INT_STTS_IN          \
+        in_dword_masked(HWIO_IPA_UC_QMB_COMP_FIFO_INT_STTS_ADDR, HWIO_IPA_UC_QMB_COMP_FIFO_INT_STTS_RMSK)
+#define HWIO_IPA_UC_QMB_COMP_FIFO_INT_STTS_INM(m)      \
+        in_dword_masked(HWIO_IPA_UC_QMB_COMP_FIFO_INT_STTS_ADDR, m)
+#define HWIO_IPA_UC_QMB_COMP_FIFO_INT_STTS_COMP_FIFO_1_IOC_CMD_BMSK                         0x40000
+#define HWIO_IPA_UC_QMB_COMP_FIFO_INT_STTS_COMP_FIFO_1_IOC_CMD_SHFT                            0x12
+#define HWIO_IPA_UC_QMB_COMP_FIFO_INT_STTS_COMP_FIFO_1_FULL_BMSK                            0x20000
+#define HWIO_IPA_UC_QMB_COMP_FIFO_INT_STTS_COMP_FIFO_1_FULL_SHFT                               0x11
+#define HWIO_IPA_UC_QMB_COMP_FIFO_INT_STTS_COMP_FIFO_1_NOT_EMPTY_BMSK                       0x10000
+#define HWIO_IPA_UC_QMB_COMP_FIFO_INT_STTS_COMP_FIFO_1_NOT_EMPTY_SHFT                          0x10
+#define HWIO_IPA_UC_QMB_COMP_FIFO_INT_STTS_COMP_FIFO_0_IOC_CMD_BMSK                             0x4
+#define HWIO_IPA_UC_QMB_COMP_FIFO_INT_STTS_COMP_FIFO_0_IOC_CMD_SHFT                             0x2
+#define HWIO_IPA_UC_QMB_COMP_FIFO_INT_STTS_COMP_FIFO_0_FULL_BMSK                                0x2
+#define HWIO_IPA_UC_QMB_COMP_FIFO_INT_STTS_COMP_FIFO_0_FULL_SHFT                                0x1
+#define HWIO_IPA_UC_QMB_COMP_FIFO_INT_STTS_COMP_FIFO_0_NOT_EMPTY_BMSK                           0x1
+#define HWIO_IPA_UC_QMB_COMP_FIFO_INT_STTS_COMP_FIFO_0_NOT_EMPTY_SHFT                           0x0
+
+#define HWIO_IPA_UC_QMB_SYNC_COMPLETE_INT_EN_ADDR                                        (IPA_UC_IPA_UC_PER_REG_BASE      + 0x0000016c)
+#define HWIO_IPA_UC_QMB_SYNC_COMPLETE_INT_EN_PHYS                                        (IPA_UC_IPA_UC_PER_REG_BASE_PHYS + 0x0000016c)
+#define HWIO_IPA_UC_QMB_SYNC_COMPLETE_INT_EN_OFFS                                        (IPA_UC_IPA_UC_PER_REG_BASE_OFFS + 0x0000016c)
+#define HWIO_IPA_UC_QMB_SYNC_COMPLETE_INT_EN_RMSK                                               0x3
+#define HWIO_IPA_UC_QMB_SYNC_COMPLETE_INT_EN_ATTR                                               0x3
+#define HWIO_IPA_UC_QMB_SYNC_COMPLETE_INT_EN_IN          \
+        in_dword_masked(HWIO_IPA_UC_QMB_SYNC_COMPLETE_INT_EN_ADDR, HWIO_IPA_UC_QMB_SYNC_COMPLETE_INT_EN_RMSK)
+#define HWIO_IPA_UC_QMB_SYNC_COMPLETE_INT_EN_INM(m)      \
+        in_dword_masked(HWIO_IPA_UC_QMB_SYNC_COMPLETE_INT_EN_ADDR, m)
+#define HWIO_IPA_UC_QMB_SYNC_COMPLETE_INT_EN_OUT(v)      \
+        out_dword(HWIO_IPA_UC_QMB_SYNC_COMPLETE_INT_EN_ADDR,v)
+#define HWIO_IPA_UC_QMB_SYNC_COMPLETE_INT_EN_OUTM(m,v) \
+        out_dword_masked_ns(HWIO_IPA_UC_QMB_SYNC_COMPLETE_INT_EN_ADDR,m,v,HWIO_IPA_UC_QMB_SYNC_COMPLETE_INT_EN_IN)
+#define HWIO_IPA_UC_QMB_SYNC_COMPLETE_INT_EN_SYNC_COMPLETED_1_BMSK                              0x2
+#define HWIO_IPA_UC_QMB_SYNC_COMPLETE_INT_EN_SYNC_COMPLETED_1_SHFT                              0x1
+#define HWIO_IPA_UC_QMB_SYNC_COMPLETE_INT_EN_SYNC_COMPLETED_0_BMSK                              0x1
+#define HWIO_IPA_UC_QMB_SYNC_COMPLETE_INT_EN_SYNC_COMPLETED_0_SHFT                              0x0
+
+#define HWIO_IPA_UC_QMB_SYNC_COMPLETE_INT_CLR_ADDR                                       (IPA_UC_IPA_UC_PER_REG_BASE      + 0x00000170)
+#define HWIO_IPA_UC_QMB_SYNC_COMPLETE_INT_CLR_PHYS                                       (IPA_UC_IPA_UC_PER_REG_BASE_PHYS + 0x00000170)
+#define HWIO_IPA_UC_QMB_SYNC_COMPLETE_INT_CLR_OFFS                                       (IPA_UC_IPA_UC_PER_REG_BASE_OFFS + 0x00000170)
+#define HWIO_IPA_UC_QMB_SYNC_COMPLETE_INT_CLR_RMSK                                              0x3
+#define HWIO_IPA_UC_QMB_SYNC_COMPLETE_INT_CLR_ATTR                                              0x2
+#define HWIO_IPA_UC_QMB_SYNC_COMPLETE_INT_CLR_OUT(v)      \
+        out_dword(HWIO_IPA_UC_QMB_SYNC_COMPLETE_INT_CLR_ADDR,v)
+#define HWIO_IPA_UC_QMB_SYNC_COMPLETE_INT_CLR_SYNC_COMPLETED_1_BMSK                             0x2
+#define HWIO_IPA_UC_QMB_SYNC_COMPLETE_INT_CLR_SYNC_COMPLETED_1_SHFT                             0x1
+#define HWIO_IPA_UC_QMB_SYNC_COMPLETE_INT_CLR_SYNC_COMPLETED_0_BMSK                             0x1
+#define HWIO_IPA_UC_QMB_SYNC_COMPLETE_INT_CLR_SYNC_COMPLETED_0_SHFT                             0x0
+
+#define HWIO_IPA_UC_QMB_SYNC_COMPLETE_INT_STTS_ADDR                                      (IPA_UC_IPA_UC_PER_REG_BASE      + 0x00000174)
+#define HWIO_IPA_UC_QMB_SYNC_COMPLETE_INT_STTS_PHYS                                      (IPA_UC_IPA_UC_PER_REG_BASE_PHYS + 0x00000174)
+#define HWIO_IPA_UC_QMB_SYNC_COMPLETE_INT_STTS_OFFS                                      (IPA_UC_IPA_UC_PER_REG_BASE_OFFS + 0x00000174)
+#define HWIO_IPA_UC_QMB_SYNC_COMPLETE_INT_STTS_RMSK                                             0x3
+#define HWIO_IPA_UC_QMB_SYNC_COMPLETE_INT_STTS_ATTR                                             0x1
+#define HWIO_IPA_UC_QMB_SYNC_COMPLETE_INT_STTS_IN          \
+        in_dword_masked(HWIO_IPA_UC_QMB_SYNC_COMPLETE_INT_STTS_ADDR, HWIO_IPA_UC_QMB_SYNC_COMPLETE_INT_STTS_RMSK)
+#define HWIO_IPA_UC_QMB_SYNC_COMPLETE_INT_STTS_INM(m)      \
+        in_dword_masked(HWIO_IPA_UC_QMB_SYNC_COMPLETE_INT_STTS_ADDR, m)
+#define HWIO_IPA_UC_QMB_SYNC_COMPLETE_INT_STTS_SYNC_COMPLETED_1_BMSK                            0x2
+#define HWIO_IPA_UC_QMB_SYNC_COMPLETE_INT_STTS_SYNC_COMPLETED_1_SHFT                            0x1
+#define HWIO_IPA_UC_QMB_SYNC_COMPLETE_INT_STTS_SYNC_COMPLETED_0_BMSK                            0x1
+#define HWIO_IPA_UC_QMB_SYNC_COMPLETE_INT_STTS_SYNC_COMPLETED_0_SHFT                            0x0
+
+#define HWIO_IPA_UC_MBOX_INT_STTS_n_ADDR(n)                                              (IPA_UC_IPA_UC_PER_REG_BASE      + 0x00000200 + 0x10 * (n))
+#define HWIO_IPA_UC_MBOX_INT_STTS_n_PHYS(n)                                              (IPA_UC_IPA_UC_PER_REG_BASE_PHYS + 0x00000200 + 0x10 * (n))
+#define HWIO_IPA_UC_MBOX_INT_STTS_n_OFFS(n)                                              (IPA_UC_IPA_UC_PER_REG_BASE_OFFS + 0x00000200 + 0x10 * (n))
+#define HWIO_IPA_UC_MBOX_INT_STTS_n_RMSK                                                     0xffff
+#define HWIO_IPA_UC_MBOX_INT_STTS_n_MAXn                                                          7
+#define HWIO_IPA_UC_MBOX_INT_STTS_n_ATTR                                                        0x1
+#define HWIO_IPA_UC_MBOX_INT_STTS_n_INI(n)        \
+        in_dword_masked(HWIO_IPA_UC_MBOX_INT_STTS_n_ADDR(n), HWIO_IPA_UC_MBOX_INT_STTS_n_RMSK)
+#define HWIO_IPA_UC_MBOX_INT_STTS_n_INMI(n,mask)    \
+        in_dword_masked(HWIO_IPA_UC_MBOX_INT_STTS_n_ADDR(n), mask)
+#define HWIO_IPA_UC_MBOX_INT_STTS_n_IRQ_STATUS_BMSK                                          0xffff
+#define HWIO_IPA_UC_MBOX_INT_STTS_n_IRQ_STATUS_SHFT                                             0x0
+
+#define HWIO_IPA_UC_MBOX_INT_EN_n_ADDR(n)                                                (IPA_UC_IPA_UC_PER_REG_BASE      + 0x00000204 + 0x10 * (n))
+#define HWIO_IPA_UC_MBOX_INT_EN_n_PHYS(n)                                                (IPA_UC_IPA_UC_PER_REG_BASE_PHYS + 0x00000204 + 0x10 * (n))
+#define HWIO_IPA_UC_MBOX_INT_EN_n_OFFS(n)                                                (IPA_UC_IPA_UC_PER_REG_BASE_OFFS + 0x00000204 + 0x10 * (n))
+#define HWIO_IPA_UC_MBOX_INT_EN_n_RMSK                                                       0xffff
+#define HWIO_IPA_UC_MBOX_INT_EN_n_MAXn                                                            7
+#define HWIO_IPA_UC_MBOX_INT_EN_n_ATTR                                                          0x3
+#define HWIO_IPA_UC_MBOX_INT_EN_n_INI(n)        \
+        in_dword_masked(HWIO_IPA_UC_MBOX_INT_EN_n_ADDR(n), HWIO_IPA_UC_MBOX_INT_EN_n_RMSK)
+#define HWIO_IPA_UC_MBOX_INT_EN_n_INMI(n,mask)    \
+        in_dword_masked(HWIO_IPA_UC_MBOX_INT_EN_n_ADDR(n), mask)
+#define HWIO_IPA_UC_MBOX_INT_EN_n_OUTI(n,val)    \
+        out_dword(HWIO_IPA_UC_MBOX_INT_EN_n_ADDR(n),val)
+#define HWIO_IPA_UC_MBOX_INT_EN_n_OUTMI(n,mask,val) \
+        out_dword_masked_ns(HWIO_IPA_UC_MBOX_INT_EN_n_ADDR(n),mask,val,HWIO_IPA_UC_MBOX_INT_EN_n_INI(n))
+#define HWIO_IPA_UC_MBOX_INT_EN_n_IRQ_EN_BMSK                                                0xffff
+#define HWIO_IPA_UC_MBOX_INT_EN_n_IRQ_EN_SHFT                                                   0x0
+
+#define HWIO_IPA_UC_MBOX_INT_CLR_n_ADDR(n)                                               (IPA_UC_IPA_UC_PER_REG_BASE      + 0x00000208 + 0x10 * (n))
+#define HWIO_IPA_UC_MBOX_INT_CLR_n_PHYS(n)                                               (IPA_UC_IPA_UC_PER_REG_BASE_PHYS + 0x00000208 + 0x10 * (n))
+#define HWIO_IPA_UC_MBOX_INT_CLR_n_OFFS(n)                                               (IPA_UC_IPA_UC_PER_REG_BASE_OFFS + 0x00000208 + 0x10 * (n))
+#define HWIO_IPA_UC_MBOX_INT_CLR_n_RMSK                                                      0xffff
+#define HWIO_IPA_UC_MBOX_INT_CLR_n_MAXn                                                           7
+#define HWIO_IPA_UC_MBOX_INT_CLR_n_ATTR                                                         0x0
+#define HWIO_IPA_UC_MBOX_INT_CLR_n_OUTI(n,val)    \
+        out_dword(HWIO_IPA_UC_MBOX_INT_CLR_n_ADDR(n),val)
+#define HWIO_IPA_UC_MBOX_INT_CLR_n_IRQ_CLR_BMSK                                              0xffff
+#define HWIO_IPA_UC_MBOX_INT_CLR_n_IRQ_CLR_SHFT                                                 0x0
+
+#define HWIO_IPA_UC_IPA_INT_STTS_n_ADDR(n)                                               (IPA_UC_IPA_UC_PER_REG_BASE      + 0x00000300 + 0x10 * (n))
+#define HWIO_IPA_UC_IPA_INT_STTS_n_PHYS(n)                                               (IPA_UC_IPA_UC_PER_REG_BASE_PHYS + 0x00000300 + 0x10 * (n))
+#define HWIO_IPA_UC_IPA_INT_STTS_n_OFFS(n)                                               (IPA_UC_IPA_UC_PER_REG_BASE_OFFS + 0x00000300 + 0x10 * (n))
+#define HWIO_IPA_UC_IPA_INT_STTS_n_RMSK                                                         0xf
+#define HWIO_IPA_UC_IPA_INT_STTS_n_MAXn                                                           3
+#define HWIO_IPA_UC_IPA_INT_STTS_n_ATTR                                                         0x1
+#define HWIO_IPA_UC_IPA_INT_STTS_n_INI(n)        \
+        in_dword_masked(HWIO_IPA_UC_IPA_INT_STTS_n_ADDR(n), HWIO_IPA_UC_IPA_INT_STTS_n_RMSK)
+#define HWIO_IPA_UC_IPA_INT_STTS_n_INMI(n,mask)    \
+        in_dword_masked(HWIO_IPA_UC_IPA_INT_STTS_n_ADDR(n), mask)
+#define HWIO_IPA_UC_IPA_INT_STTS_n_IRQ_STATUS_BMSK                                              0xf
+#define HWIO_IPA_UC_IPA_INT_STTS_n_IRQ_STATUS_SHFT                                              0x0
+
+#define HWIO_IPA_UC_IPA_INT_EN_n_ADDR(n)                                                 (IPA_UC_IPA_UC_PER_REG_BASE      + 0x00000304 + 0x10 * (n))
+#define HWIO_IPA_UC_IPA_INT_EN_n_PHYS(n)                                                 (IPA_UC_IPA_UC_PER_REG_BASE_PHYS + 0x00000304 + 0x10 * (n))
+#define HWIO_IPA_UC_IPA_INT_EN_n_OFFS(n)                                                 (IPA_UC_IPA_UC_PER_REG_BASE_OFFS + 0x00000304 + 0x10 * (n))
+#define HWIO_IPA_UC_IPA_INT_EN_n_RMSK                                                           0xf
+#define HWIO_IPA_UC_IPA_INT_EN_n_MAXn                                                             3
+#define HWIO_IPA_UC_IPA_INT_EN_n_ATTR                                                           0x3
+#define HWIO_IPA_UC_IPA_INT_EN_n_INI(n)        \
+        in_dword_masked(HWIO_IPA_UC_IPA_INT_EN_n_ADDR(n), HWIO_IPA_UC_IPA_INT_EN_n_RMSK)
+#define HWIO_IPA_UC_IPA_INT_EN_n_INMI(n,mask)    \
+        in_dword_masked(HWIO_IPA_UC_IPA_INT_EN_n_ADDR(n), mask)
+#define HWIO_IPA_UC_IPA_INT_EN_n_OUTI(n,val)    \
+        out_dword(HWIO_IPA_UC_IPA_INT_EN_n_ADDR(n),val)
+#define HWIO_IPA_UC_IPA_INT_EN_n_OUTMI(n,mask,val) \
+        out_dword_masked_ns(HWIO_IPA_UC_IPA_INT_EN_n_ADDR(n),mask,val,HWIO_IPA_UC_IPA_INT_EN_n_INI(n))
+#define HWIO_IPA_UC_IPA_INT_EN_n_IRQ_EN_BMSK                                                    0xf
+#define HWIO_IPA_UC_IPA_INT_EN_n_IRQ_EN_SHFT                                                    0x0
+
+#define HWIO_IPA_UC_IPA_INT_CLR_n_ADDR(n)                                                (IPA_UC_IPA_UC_PER_REG_BASE      + 0x00000308 + 0x10 * (n))
+#define HWIO_IPA_UC_IPA_INT_CLR_n_PHYS(n)                                                (IPA_UC_IPA_UC_PER_REG_BASE_PHYS + 0x00000308 + 0x10 * (n))
+#define HWIO_IPA_UC_IPA_INT_CLR_n_OFFS(n)                                                (IPA_UC_IPA_UC_PER_REG_BASE_OFFS + 0x00000308 + 0x10 * (n))
+#define HWIO_IPA_UC_IPA_INT_CLR_n_RMSK                                                          0xf
+#define HWIO_IPA_UC_IPA_INT_CLR_n_MAXn                                                            3
+#define HWIO_IPA_UC_IPA_INT_CLR_n_ATTR                                                          0x0
+#define HWIO_IPA_UC_IPA_INT_CLR_n_OUTI(n,val)    \
+        out_dword(HWIO_IPA_UC_IPA_INT_CLR_n_ADDR(n),val)
+#define HWIO_IPA_UC_IPA_INT_CLR_n_IRQ_CLR_BMSK                                                  0xf
+#define HWIO_IPA_UC_IPA_INT_CLR_n_IRQ_CLR_SHFT                                                  0x0
+
+#define HWIO_IPA_UC_HWEV_INT_STTS_ADDR                                                   (IPA_UC_IPA_UC_PER_REG_BASE      + 0x00000400)
+#define HWIO_IPA_UC_HWEV_INT_STTS_PHYS                                                   (IPA_UC_IPA_UC_PER_REG_BASE_PHYS + 0x00000400)
+#define HWIO_IPA_UC_HWEV_INT_STTS_OFFS                                                   (IPA_UC_IPA_UC_PER_REG_BASE_OFFS + 0x00000400)
+#define HWIO_IPA_UC_HWEV_INT_STTS_RMSK                                                   0xffffffff
+#define HWIO_IPA_UC_HWEV_INT_STTS_ATTR                                                          0x1
+#define HWIO_IPA_UC_HWEV_INT_STTS_IN          \
+        in_dword_masked(HWIO_IPA_UC_HWEV_INT_STTS_ADDR, HWIO_IPA_UC_HWEV_INT_STTS_RMSK)
+#define HWIO_IPA_UC_HWEV_INT_STTS_INM(m)      \
+        in_dword_masked(HWIO_IPA_UC_HWEV_INT_STTS_ADDR, m)
+#define HWIO_IPA_UC_HWEV_INT_STTS_IRQ_STATUS_BMSK                                        0xffffffff
+#define HWIO_IPA_UC_HWEV_INT_STTS_IRQ_STATUS_SHFT                                               0x0
+
+#define HWIO_IPA_UC_HWEV_INT_EN_ADDR                                                     (IPA_UC_IPA_UC_PER_REG_BASE      + 0x00000404)
+#define HWIO_IPA_UC_HWEV_INT_EN_PHYS                                                     (IPA_UC_IPA_UC_PER_REG_BASE_PHYS + 0x00000404)
+#define HWIO_IPA_UC_HWEV_INT_EN_OFFS                                                     (IPA_UC_IPA_UC_PER_REG_BASE_OFFS + 0x00000404)
+#define HWIO_IPA_UC_HWEV_INT_EN_RMSK                                                     0xffffffff
+#define HWIO_IPA_UC_HWEV_INT_EN_ATTR                                                            0x3
+#define HWIO_IPA_UC_HWEV_INT_EN_IN          \
+        in_dword_masked(HWIO_IPA_UC_HWEV_INT_EN_ADDR, HWIO_IPA_UC_HWEV_INT_EN_RMSK)
+#define HWIO_IPA_UC_HWEV_INT_EN_INM(m)      \
+        in_dword_masked(HWIO_IPA_UC_HWEV_INT_EN_ADDR, m)
+#define HWIO_IPA_UC_HWEV_INT_EN_OUT(v)      \
+        out_dword(HWIO_IPA_UC_HWEV_INT_EN_ADDR,v)
+#define HWIO_IPA_UC_HWEV_INT_EN_OUTM(m,v) \
+        out_dword_masked_ns(HWIO_IPA_UC_HWEV_INT_EN_ADDR,m,v,HWIO_IPA_UC_HWEV_INT_EN_IN)
+#define HWIO_IPA_UC_HWEV_INT_EN_IRQ_EN_BMSK                                              0xffffffff
+#define HWIO_IPA_UC_HWEV_INT_EN_IRQ_EN_SHFT                                                     0x0
+
+#define HWIO_IPA_UC_HWEV_INT_CLR_ADDR                                                    (IPA_UC_IPA_UC_PER_REG_BASE      + 0x00000408)
+#define HWIO_IPA_UC_HWEV_INT_CLR_PHYS                                                    (IPA_UC_IPA_UC_PER_REG_BASE_PHYS + 0x00000408)
+#define HWIO_IPA_UC_HWEV_INT_CLR_OFFS                                                    (IPA_UC_IPA_UC_PER_REG_BASE_OFFS + 0x00000408)
+#define HWIO_IPA_UC_HWEV_INT_CLR_RMSK                                                    0xffffffff
+#define HWIO_IPA_UC_HWEV_INT_CLR_ATTR                                                           0x0
+#define HWIO_IPA_UC_HWEV_INT_CLR_OUT(v)      \
+        out_dword(HWIO_IPA_UC_HWEV_INT_CLR_ADDR,v)
+#define HWIO_IPA_UC_HWEV_INT_CLR_IRQ_CLR_BMSK                                            0xffffffff
+#define HWIO_IPA_UC_HWEV_INT_CLR_IRQ_CLR_SHFT                                                   0x0
+
+#define HWIO_IPA_UC_SWEV_INT_STTS_ADDR                                                   (IPA_UC_IPA_UC_PER_REG_BASE      + 0x00000410)
+#define HWIO_IPA_UC_SWEV_INT_STTS_PHYS                                                   (IPA_UC_IPA_UC_PER_REG_BASE_PHYS + 0x00000410)
+#define HWIO_IPA_UC_SWEV_INT_STTS_OFFS                                                   (IPA_UC_IPA_UC_PER_REG_BASE_OFFS + 0x00000410)
+#define HWIO_IPA_UC_SWEV_INT_STTS_RMSK                                                   0xffffffff
+#define HWIO_IPA_UC_SWEV_INT_STTS_ATTR                                                          0x1
+#define HWIO_IPA_UC_SWEV_INT_STTS_IN          \
+        in_dword_masked(HWIO_IPA_UC_SWEV_INT_STTS_ADDR, HWIO_IPA_UC_SWEV_INT_STTS_RMSK)
+#define HWIO_IPA_UC_SWEV_INT_STTS_INM(m)      \
+        in_dword_masked(HWIO_IPA_UC_SWEV_INT_STTS_ADDR, m)
+#define HWIO_IPA_UC_SWEV_INT_STTS_IRQ_STATUS_BMSK                                        0xffffffff
+#define HWIO_IPA_UC_SWEV_INT_STTS_IRQ_STATUS_SHFT                                               0x0
+
+#define HWIO_IPA_UC_SWEV_INT_EN_ADDR                                                     (IPA_UC_IPA_UC_PER_REG_BASE      + 0x00000414)
+#define HWIO_IPA_UC_SWEV_INT_EN_PHYS                                                     (IPA_UC_IPA_UC_PER_REG_BASE_PHYS + 0x00000414)
+#define HWIO_IPA_UC_SWEV_INT_EN_OFFS                                                     (IPA_UC_IPA_UC_PER_REG_BASE_OFFS + 0x00000414)
+#define HWIO_IPA_UC_SWEV_INT_EN_RMSK                                                     0xffffffff
+#define HWIO_IPA_UC_SWEV_INT_EN_ATTR                                                            0x3
+#define HWIO_IPA_UC_SWEV_INT_EN_IN          \
+        in_dword_masked(HWIO_IPA_UC_SWEV_INT_EN_ADDR, HWIO_IPA_UC_SWEV_INT_EN_RMSK)
+#define HWIO_IPA_UC_SWEV_INT_EN_INM(m)      \
+        in_dword_masked(HWIO_IPA_UC_SWEV_INT_EN_ADDR, m)
+#define HWIO_IPA_UC_SWEV_INT_EN_OUT(v)      \
+        out_dword(HWIO_IPA_UC_SWEV_INT_EN_ADDR,v)
+#define HWIO_IPA_UC_SWEV_INT_EN_OUTM(m,v) \
+        out_dword_masked_ns(HWIO_IPA_UC_SWEV_INT_EN_ADDR,m,v,HWIO_IPA_UC_SWEV_INT_EN_IN)
+#define HWIO_IPA_UC_SWEV_INT_EN_IRQ_EN_BMSK                                              0xffffffff
+#define HWIO_IPA_UC_SWEV_INT_EN_IRQ_EN_SHFT                                                     0x0
+
+#define HWIO_IPA_UC_SWEV_INT_CLR_ADDR                                                    (IPA_UC_IPA_UC_PER_REG_BASE      + 0x00000418)
+#define HWIO_IPA_UC_SWEV_INT_CLR_PHYS                                                    (IPA_UC_IPA_UC_PER_REG_BASE_PHYS + 0x00000418)
+#define HWIO_IPA_UC_SWEV_INT_CLR_OFFS                                                    (IPA_UC_IPA_UC_PER_REG_BASE_OFFS + 0x00000418)
+#define HWIO_IPA_UC_SWEV_INT_CLR_RMSK                                                    0xffffffff
+#define HWIO_IPA_UC_SWEV_INT_CLR_ATTR                                                           0x0
+#define HWIO_IPA_UC_SWEV_INT_CLR_OUT(v)      \
+        out_dword(HWIO_IPA_UC_SWEV_INT_CLR_ADDR,v)
+#define HWIO_IPA_UC_SWEV_INT_CLR_IRQ_CLR_BMSK                                            0xffffffff
+#define HWIO_IPA_UC_SWEV_INT_CLR_IRQ_CLR_SHFT                                                   0x0
+
+#define HWIO_IPA_UC_VUIC_INT_STTS_ADDR                                                   (IPA_UC_IPA_UC_PER_REG_BASE      + 0x0000041c)
+#define HWIO_IPA_UC_VUIC_INT_STTS_PHYS                                                   (IPA_UC_IPA_UC_PER_REG_BASE_PHYS + 0x0000041c)
+#define HWIO_IPA_UC_VUIC_INT_STTS_OFFS                                                   (IPA_UC_IPA_UC_PER_REG_BASE_OFFS + 0x0000041c)
+#define HWIO_IPA_UC_VUIC_INT_STTS_RMSK                                                          0x1
+#define HWIO_IPA_UC_VUIC_INT_STTS_ATTR                                                          0x1
+#define HWIO_IPA_UC_VUIC_INT_STTS_IN          \
+        in_dword_masked(HWIO_IPA_UC_VUIC_INT_STTS_ADDR, HWIO_IPA_UC_VUIC_INT_STTS_RMSK)
+#define HWIO_IPA_UC_VUIC_INT_STTS_INM(m)      \
+        in_dword_masked(HWIO_IPA_UC_VUIC_INT_STTS_ADDR, m)
+#define HWIO_IPA_UC_VUIC_INT_STTS_IRQ_STATUS_BMSK                                               0x1
+#define HWIO_IPA_UC_VUIC_INT_STTS_IRQ_STATUS_SHFT                                               0x0
+
+#define HWIO_IPA_UC_VUIC_INT_CLR_ADDR                                                    (IPA_UC_IPA_UC_PER_REG_BASE      + 0x00000420)
+#define HWIO_IPA_UC_VUIC_INT_CLR_PHYS                                                    (IPA_UC_IPA_UC_PER_REG_BASE_PHYS + 0x00000420)
+#define HWIO_IPA_UC_VUIC_INT_CLR_OFFS                                                    (IPA_UC_IPA_UC_PER_REG_BASE_OFFS + 0x00000420)
+#define HWIO_IPA_UC_VUIC_INT_CLR_RMSK                                                           0x1
+#define HWIO_IPA_UC_VUIC_INT_CLR_ATTR                                                           0x0
+#define HWIO_IPA_UC_VUIC_INT_CLR_OUT(v)      \
+        out_dword(HWIO_IPA_UC_VUIC_INT_CLR_ADDR,v)
+#define HWIO_IPA_UC_VUIC_INT_CLR_IRQ_CLR_BMSK                                                   0x1
+#define HWIO_IPA_UC_VUIC_INT_CLR_IRQ_CLR_SHFT                                                   0x0
+
+#define HWIO_IPA_UC_TIMER_CTRL_n_ADDR(n)                                                 (IPA_UC_IPA_UC_PER_REG_BASE      + 0x00000500 + 0x10 * (n))
+#define HWIO_IPA_UC_TIMER_CTRL_n_PHYS(n)                                                 (IPA_UC_IPA_UC_PER_REG_BASE_PHYS + 0x00000500 + 0x10 * (n))
+#define HWIO_IPA_UC_TIMER_CTRL_n_OFFS(n)                                                 (IPA_UC_IPA_UC_PER_REG_BASE_OFFS + 0x00000500 + 0x10 * (n))
+#define HWIO_IPA_UC_TIMER_CTRL_n_RMSK                                                    0xc17fffff
+#define HWIO_IPA_UC_TIMER_CTRL_n_MAXn                                                             3
+#define HWIO_IPA_UC_TIMER_CTRL_n_ATTR                                                           0x3
+#define HWIO_IPA_UC_TIMER_CTRL_n_INI(n)        \
+        in_dword_masked(HWIO_IPA_UC_TIMER_CTRL_n_ADDR(n), HWIO_IPA_UC_TIMER_CTRL_n_RMSK)
+#define HWIO_IPA_UC_TIMER_CTRL_n_INMI(n,mask)    \
+        in_dword_masked(HWIO_IPA_UC_TIMER_CTRL_n_ADDR(n), mask)
+#define HWIO_IPA_UC_TIMER_CTRL_n_OUTI(n,val)    \
+        out_dword(HWIO_IPA_UC_TIMER_CTRL_n_ADDR(n),val)
+#define HWIO_IPA_UC_TIMER_CTRL_n_OUTMI(n,mask,val) \
+        out_dword_masked_ns(HWIO_IPA_UC_TIMER_CTRL_n_ADDR(n),mask,val,HWIO_IPA_UC_TIMER_CTRL_n_INI(n))
+#define HWIO_IPA_UC_TIMER_CTRL_n_GRAN_SEL_BMSK                                           0xc0000000
+#define HWIO_IPA_UC_TIMER_CTRL_n_GRAN_SEL_SHFT                                                 0x1e
+#define HWIO_IPA_UC_TIMER_CTRL_n_RETRIG_BMSK                                              0x1000000
+#define HWIO_IPA_UC_TIMER_CTRL_n_RETRIG_SHFT                                                   0x18
+#define HWIO_IPA_UC_TIMER_CTRL_n_RETRIG_ONE_SHOT_FVAL                                           0x0
+#define HWIO_IPA_UC_TIMER_CTRL_n_RETRIG_RETRIG_FVAL                                             0x1
+#define HWIO_IPA_UC_TIMER_CTRL_n_EVENT_SEL_BMSK                                            0x7f0000
+#define HWIO_IPA_UC_TIMER_CTRL_n_EVENT_SEL_SHFT                                                0x10
+#define HWIO_IPA_UC_TIMER_CTRL_n_COUNT_BMSK                                                  0xffff
+#define HWIO_IPA_UC_TIMER_CTRL_n_COUNT_SHFT                                                     0x0
+
+#define HWIO_IPA_UC_TIMER_STATUS_n_ADDR(n)                                               (IPA_UC_IPA_UC_PER_REG_BASE      + 0x00000508 + 0x10 * (n))
+#define HWIO_IPA_UC_TIMER_STATUS_n_PHYS(n)                                               (IPA_UC_IPA_UC_PER_REG_BASE_PHYS + 0x00000508 + 0x10 * (n))
+#define HWIO_IPA_UC_TIMER_STATUS_n_OFFS(n)                                               (IPA_UC_IPA_UC_PER_REG_BASE_OFFS + 0x00000508 + 0x10 * (n))
+#define HWIO_IPA_UC_TIMER_STATUS_n_RMSK                                                   0x100ffff
+#define HWIO_IPA_UC_TIMER_STATUS_n_MAXn                                                           3
+#define HWIO_IPA_UC_TIMER_STATUS_n_ATTR                                                         0x1
+#define HWIO_IPA_UC_TIMER_STATUS_n_INI(n)        \
+        in_dword_masked(HWIO_IPA_UC_TIMER_STATUS_n_ADDR(n), HWIO_IPA_UC_TIMER_STATUS_n_RMSK)
+#define HWIO_IPA_UC_TIMER_STATUS_n_INMI(n,mask)    \
+        in_dword_masked(HWIO_IPA_UC_TIMER_STATUS_n_ADDR(n), mask)
+#define HWIO_IPA_UC_TIMER_STATUS_n_ACTIVE_BMSK                                            0x1000000
+#define HWIO_IPA_UC_TIMER_STATUS_n_ACTIVE_SHFT                                                 0x18
+#define HWIO_IPA_UC_TIMER_STATUS_n_COUNT_BMSK                                                0xffff
+#define HWIO_IPA_UC_TIMER_STATUS_n_COUNT_SHFT                                                   0x0
+
+#define HWIO_IPA_UC_EVENTS_ADDR                                                          (IPA_UC_IPA_UC_PER_REG_BASE      + 0x00000600)
+#define HWIO_IPA_UC_EVENTS_PHYS                                                          (IPA_UC_IPA_UC_PER_REG_BASE_PHYS + 0x00000600)
+#define HWIO_IPA_UC_EVENTS_OFFS                                                          (IPA_UC_IPA_UC_PER_REG_BASE_OFFS + 0x00000600)
+#define HWIO_IPA_UC_EVENTS_RMSK                                                          0xffffffff
+#define HWIO_IPA_UC_EVENTS_ATTR                                                                 0x2
+#define HWIO_IPA_UC_EVENTS_OUT(v)      \
+        out_dword(HWIO_IPA_UC_EVENTS_ADDR,v)
+#define HWIO_IPA_UC_EVENTS_EVENTS_BMSK                                                   0xffffffff
+#define HWIO_IPA_UC_EVENTS_EVENTS_SHFT                                                          0x0
+
+#define HWIO_IPA_UC_VUIC_BUS_ADDR_TRANSLATE_EN_ADDR                                      (IPA_UC_IPA_UC_PER_REG_BASE      + 0x00000710)
+#define HWIO_IPA_UC_VUIC_BUS_ADDR_TRANSLATE_EN_PHYS                                      (IPA_UC_IPA_UC_PER_REG_BASE_PHYS + 0x00000710)
+#define HWIO_IPA_UC_VUIC_BUS_ADDR_TRANSLATE_EN_OFFS                                      (IPA_UC_IPA_UC_PER_REG_BASE_OFFS + 0x00000710)
+#define HWIO_IPA_UC_VUIC_BUS_ADDR_TRANSLATE_EN_RMSK                                             0x3
+#define HWIO_IPA_UC_VUIC_BUS_ADDR_TRANSLATE_EN_ATTR                                             0x3
+#define HWIO_IPA_UC_VUIC_BUS_ADDR_TRANSLATE_EN_IN          \
+        in_dword_masked(HWIO_IPA_UC_VUIC_BUS_ADDR_TRANSLATE_EN_ADDR, HWIO_IPA_UC_VUIC_BUS_ADDR_TRANSLATE_EN_RMSK)
+#define HWIO_IPA_UC_VUIC_BUS_ADDR_TRANSLATE_EN_INM(m)      \
+        in_dword_masked(HWIO_IPA_UC_VUIC_BUS_ADDR_TRANSLATE_EN_ADDR, m)
+#define HWIO_IPA_UC_VUIC_BUS_ADDR_TRANSLATE_EN_OUT(v)      \
+        out_dword(HWIO_IPA_UC_VUIC_BUS_ADDR_TRANSLATE_EN_ADDR,v)
+#define HWIO_IPA_UC_VUIC_BUS_ADDR_TRANSLATE_EN_OUTM(m,v) \
+        out_dword_masked_ns(HWIO_IPA_UC_VUIC_BUS_ADDR_TRANSLATE_EN_ADDR,m,v,HWIO_IPA_UC_VUIC_BUS_ADDR_TRANSLATE_EN_IN)
+#define HWIO_IPA_UC_VUIC_BUS_ADDR_TRANSLATE_EN_DIRECT_ADDR_TRANSLATE_BMSK                       0x2
+#define HWIO_IPA_UC_VUIC_BUS_ADDR_TRANSLATE_EN_DIRECT_ADDR_TRANSLATE_SHFT                       0x1
+#define HWIO_IPA_UC_VUIC_BUS_ADDR_TRANSLATE_EN_QMB_ADDR_TRANSLATE_BMSK                          0x1
+#define HWIO_IPA_UC_VUIC_BUS_ADDR_TRANSLATE_EN_QMB_ADDR_TRANSLATE_SHFT                          0x0
+
+#define HWIO_IPA_UC_SYS_ADDR_MSB_ADDR                                                    (IPA_UC_IPA_UC_PER_REG_BASE      + 0x00000714)
+#define HWIO_IPA_UC_SYS_ADDR_MSB_PHYS                                                    (IPA_UC_IPA_UC_PER_REG_BASE_PHYS + 0x00000714)
+#define HWIO_IPA_UC_SYS_ADDR_MSB_OFFS                                                    (IPA_UC_IPA_UC_PER_REG_BASE_OFFS + 0x00000714)
+#define HWIO_IPA_UC_SYS_ADDR_MSB_RMSK                                                    0xffffffff
+#define HWIO_IPA_UC_SYS_ADDR_MSB_ATTR                                                           0x3
+#define HWIO_IPA_UC_SYS_ADDR_MSB_IN          \
+        in_dword_masked(HWIO_IPA_UC_SYS_ADDR_MSB_ADDR, HWIO_IPA_UC_SYS_ADDR_MSB_RMSK)
+#define HWIO_IPA_UC_SYS_ADDR_MSB_INM(m)      \
+        in_dword_masked(HWIO_IPA_UC_SYS_ADDR_MSB_ADDR, m)
+#define HWIO_IPA_UC_SYS_ADDR_MSB_OUT(v)      \
+        out_dword(HWIO_IPA_UC_SYS_ADDR_MSB_ADDR,v)
+#define HWIO_IPA_UC_SYS_ADDR_MSB_OUTM(m,v) \
+        out_dword_masked_ns(HWIO_IPA_UC_SYS_ADDR_MSB_ADDR,m,v,HWIO_IPA_UC_SYS_ADDR_MSB_IN)
+#define HWIO_IPA_UC_SYS_ADDR_MSB_SYS_ADDR_MSB_BMSK                                       0xffffffff
+#define HWIO_IPA_UC_SYS_ADDR_MSB_SYS_ADDR_MSB_SHFT                                              0x0
+
+#define HWIO_IPA_UC_PC_RESTORE_WR_ADDR                                                   (IPA_UC_IPA_UC_PER_REG_BASE      + 0x00000718)
+#define HWIO_IPA_UC_PC_RESTORE_WR_PHYS                                                   (IPA_UC_IPA_UC_PER_REG_BASE_PHYS + 0x00000718)
+#define HWIO_IPA_UC_PC_RESTORE_WR_OFFS                                                   (IPA_UC_IPA_UC_PER_REG_BASE_OFFS + 0x00000718)
+#define HWIO_IPA_UC_PC_RESTORE_WR_RMSK                                                          0xf
+#define HWIO_IPA_UC_PC_RESTORE_WR_ATTR                                                          0x2
+#define HWIO_IPA_UC_PC_RESTORE_WR_OUT(v)      \
+        out_dword(HWIO_IPA_UC_PC_RESTORE_WR_ADDR,v)
+#define HWIO_IPA_UC_PC_RESTORE_WR_CLEAR_IPA_RESTORE_ACK_BMSK                                    0x8
+#define HWIO_IPA_UC_PC_RESTORE_WR_CLEAR_IPA_RESTORE_ACK_SHFT                                    0x3
+#define HWIO_IPA_UC_PC_RESTORE_WR_SET_IPA_RESTORE_ACK_BMSK                                      0x4
+#define HWIO_IPA_UC_PC_RESTORE_WR_SET_IPA_RESTORE_ACK_SHFT                                      0x2
+#define HWIO_IPA_UC_PC_RESTORE_WR_CLEAR_IPA_PC_ACK_BMSK                                         0x2
+#define HWIO_IPA_UC_PC_RESTORE_WR_CLEAR_IPA_PC_ACK_SHFT                                         0x1
+#define HWIO_IPA_UC_PC_RESTORE_WR_SET_IPA_PC_ACK_BMSK                                           0x1
+#define HWIO_IPA_UC_PC_RESTORE_WR_SET_IPA_PC_ACK_SHFT                                           0x0
+
+#define HWIO_IPA_UC_PC_RESTORE_RD_ADDR                                                   (IPA_UC_IPA_UC_PER_REG_BASE      + 0x0000071c)
+#define HWIO_IPA_UC_PC_RESTORE_RD_PHYS                                                   (IPA_UC_IPA_UC_PER_REG_BASE_PHYS + 0x0000071c)
+#define HWIO_IPA_UC_PC_RESTORE_RD_OFFS                                                   (IPA_UC_IPA_UC_PER_REG_BASE_OFFS + 0x0000071c)
+#define HWIO_IPA_UC_PC_RESTORE_RD_RMSK                                                          0xf
+#define HWIO_IPA_UC_PC_RESTORE_RD_ATTR                                                          0x1
+#define HWIO_IPA_UC_PC_RESTORE_RD_IN          \
+        in_dword_masked(HWIO_IPA_UC_PC_RESTORE_RD_ADDR, HWIO_IPA_UC_PC_RESTORE_RD_RMSK)
+#define HWIO_IPA_UC_PC_RESTORE_RD_INM(m)      \
+        in_dword_masked(HWIO_IPA_UC_PC_RESTORE_RD_ADDR, m)
+#define HWIO_IPA_UC_PC_RESTORE_RD_IPA_RESTORE_ACK_BMSK                                          0x8
+#define HWIO_IPA_UC_PC_RESTORE_RD_IPA_RESTORE_ACK_SHFT                                          0x3
+#define HWIO_IPA_UC_PC_RESTORE_RD_IPA_RESTORE_REQ_BMSK                                          0x4
+#define HWIO_IPA_UC_PC_RESTORE_RD_IPA_RESTORE_REQ_SHFT                                          0x2
+#define HWIO_IPA_UC_PC_RESTORE_RD_IPA_PC_ACK_BMSK                                               0x2
+#define HWIO_IPA_UC_PC_RESTORE_RD_IPA_PC_ACK_SHFT                                               0x1
+#define HWIO_IPA_UC_PC_RESTORE_RD_IPA_PC_REQ_BMSK                                               0x1
+#define HWIO_IPA_UC_PC_RESTORE_RD_IPA_PC_REQ_SHFT                                               0x0
+
+#define HWIO_IPA_UC_CNT_GLOBAL_ADDR                                                      (IPA_UC_IPA_UC_PER_REG_BASE      + 0x00000800)
+#define HWIO_IPA_UC_CNT_GLOBAL_PHYS                                                      (IPA_UC_IPA_UC_PER_REG_BASE_PHYS + 0x00000800)
+#define HWIO_IPA_UC_CNT_GLOBAL_OFFS                                                      (IPA_UC_IPA_UC_PER_REG_BASE_OFFS + 0x00000800)
+#define HWIO_IPA_UC_CNT_GLOBAL_RMSK                                                      0x80000003
+#define HWIO_IPA_UC_CNT_GLOBAL_ATTR                                                             0x0
+#define HWIO_IPA_UC_CNT_GLOBAL_IN          \
+        in_dword_masked(HWIO_IPA_UC_CNT_GLOBAL_ADDR, HWIO_IPA_UC_CNT_GLOBAL_RMSK)
+#define HWIO_IPA_UC_CNT_GLOBAL_INM(m)      \
+        in_dword_masked(HWIO_IPA_UC_CNT_GLOBAL_ADDR, m)
+#define HWIO_IPA_UC_CNT_GLOBAL_OUT(v)      \
+        out_dword(HWIO_IPA_UC_CNT_GLOBAL_ADDR,v)
+#define HWIO_IPA_UC_CNT_GLOBAL_OUTM(m,v) \
+        out_dword_masked_ns(HWIO_IPA_UC_CNT_GLOBAL_ADDR,m,v,HWIO_IPA_UC_CNT_GLOBAL_IN)
+#define HWIO_IPA_UC_CNT_GLOBAL_CLEAR_ALL_BMSK                                            0x80000000
+#define HWIO_IPA_UC_CNT_GLOBAL_CLEAR_ALL_SHFT                                                  0x1f
+#define HWIO_IPA_UC_CNT_GLOBAL_COUNT_CGC_OPEN_BMSK                                              0x2
+#define HWIO_IPA_UC_CNT_GLOBAL_COUNT_CGC_OPEN_SHFT                                              0x1
+#define HWIO_IPA_UC_CNT_GLOBAL_COUNT_EN_BMSK                                                    0x1
+#define HWIO_IPA_UC_CNT_GLOBAL_COUNT_EN_SHFT                                                    0x0
+
+#define HWIO_IPA_UC_CNT_CTL_ADDR                                                         (IPA_UC_IPA_UC_PER_REG_BASE      + 0x00000804)
+#define HWIO_IPA_UC_CNT_CTL_PHYS                                                         (IPA_UC_IPA_UC_PER_REG_BASE_PHYS + 0x00000804)
+#define HWIO_IPA_UC_CNT_CTL_OFFS                                                         (IPA_UC_IPA_UC_PER_REG_BASE_OFFS + 0x00000804)
+#define HWIO_IPA_UC_CNT_CTL_RMSK                                                            0xff755
+#define HWIO_IPA_UC_CNT_CTL_ATTR                                                                0x0
+#define HWIO_IPA_UC_CNT_CTL_IN          \
+        in_dword_masked(HWIO_IPA_UC_CNT_CTL_ADDR, HWIO_IPA_UC_CNT_CTL_RMSK)
+#define HWIO_IPA_UC_CNT_CTL_INM(m)      \
+        in_dword_masked(HWIO_IPA_UC_CNT_CTL_ADDR, m)
+#define HWIO_IPA_UC_CNT_CTL_OUT(v)      \
+        out_dword(HWIO_IPA_UC_CNT_CTL_ADDR,v)
+#define HWIO_IPA_UC_CNT_CTL_OUTM(m,v) \
+        out_dword_masked_ns(HWIO_IPA_UC_CNT_CTL_ADDR,m,v,HWIO_IPA_UC_CNT_CTL_IN)
+#define HWIO_IPA_UC_CNT_CTL_DRAM_CNT_CLR_BMSK                                               0x80000
+#define HWIO_IPA_UC_CNT_CTL_DRAM_CNT_CLR_SHFT                                                  0x13
+#define HWIO_IPA_UC_CNT_CTL_DRAM_CLR_AFTER_RD_BMSK                                          0x40000
+#define HWIO_IPA_UC_CNT_CTL_DRAM_CLR_AFTER_RD_SHFT                                             0x12
+#define HWIO_IPA_UC_CNT_CTL_DRAM_WR_CNT_EN_BMSK                                             0x20000
+#define HWIO_IPA_UC_CNT_CTL_DRAM_WR_CNT_EN_SHFT                                                0x11
+#define HWIO_IPA_UC_CNT_CTL_DRAM_RD_CNT_EN_BMSK                                             0x10000
+#define HWIO_IPA_UC_CNT_CTL_DRAM_RD_CNT_EN_SHFT                                                0x10
+#define HWIO_IPA_UC_CNT_CTL_VUIC_CNT_CLR_BMSK                                                0x8000
+#define HWIO_IPA_UC_CNT_CTL_VUIC_CNT_CLR_SHFT                                                   0xf
+#define HWIO_IPA_UC_CNT_CTL_VUIC_CLR_AFTER_RD_BMSK                                           0x4000
+#define HWIO_IPA_UC_CNT_CTL_VUIC_CLR_AFTER_RD_SHFT                                              0xe
+#define HWIO_IPA_UC_CNT_CTL_VUIC_WR_CNT_EN_BMSK                                              0x2000
+#define HWIO_IPA_UC_CNT_CTL_VUIC_WR_CNT_EN_SHFT                                                 0xd
+#define HWIO_IPA_UC_CNT_CTL_VUIC_RD_CNT_EN_BMSK                                              0x1000
+#define HWIO_IPA_UC_CNT_CTL_VUIC_RD_CNT_EN_SHFT                                                 0xc
+#define HWIO_IPA_UC_CNT_CTL_INST_CNT_CLR_BMSK                                                 0x400
+#define HWIO_IPA_UC_CNT_CTL_INST_CNT_CLR_SHFT                                                   0xa
+#define HWIO_IPA_UC_CNT_CTL_INST_CLR_AFTER_RD_BMSK                                            0x200
+#define HWIO_IPA_UC_CNT_CTL_INST_CLR_AFTER_RD_SHFT                                              0x9
+#define HWIO_IPA_UC_CNT_CTL_INST_CNT_EN_BMSK                                                  0x100
+#define HWIO_IPA_UC_CNT_CTL_INST_CNT_EN_SHFT                                                    0x8
+#define HWIO_IPA_UC_CNT_CTL_IDLE_CNT_CLR_BMSK                                                  0x40
+#define HWIO_IPA_UC_CNT_CTL_IDLE_CNT_CLR_SHFT                                                   0x6
+#define HWIO_IPA_UC_CNT_CTL_IDLE_CNT_EN_BMSK                                                   0x10
+#define HWIO_IPA_UC_CNT_CTL_IDLE_CNT_EN_SHFT                                                    0x4
+#define HWIO_IPA_UC_CNT_CTL_CYCLE_CNT_CLR_BMSK                                                  0x4
+#define HWIO_IPA_UC_CNT_CTL_CYCLE_CNT_CLR_SHFT                                                  0x2
+#define HWIO_IPA_UC_CNT_CTL_CYCLE_CNT_EN_BMSK                                                   0x1
+#define HWIO_IPA_UC_CNT_CTL_CYCLE_CNT_EN_SHFT                                                   0x0
+
+#define HWIO_IPA_UC_CNT_CLK_CYCLE_ADDR                                                   (IPA_UC_IPA_UC_PER_REG_BASE      + 0x00000808)
+#define HWIO_IPA_UC_CNT_CLK_CYCLE_PHYS                                                   (IPA_UC_IPA_UC_PER_REG_BASE_PHYS + 0x00000808)
+#define HWIO_IPA_UC_CNT_CLK_CYCLE_OFFS                                                   (IPA_UC_IPA_UC_PER_REG_BASE_OFFS + 0x00000808)
+#define HWIO_IPA_UC_CNT_CLK_CYCLE_RMSK                                                   0xffffffff
+#define HWIO_IPA_UC_CNT_CLK_CYCLE_ATTR                                                          0x1
+#define HWIO_IPA_UC_CNT_CLK_CYCLE_IN          \
+        in_dword_masked(HWIO_IPA_UC_CNT_CLK_CYCLE_ADDR, HWIO_IPA_UC_CNT_CLK_CYCLE_RMSK)
+#define HWIO_IPA_UC_CNT_CLK_CYCLE_INM(m)      \
+        in_dword_masked(HWIO_IPA_UC_CNT_CLK_CYCLE_ADDR, m)
+#define HWIO_IPA_UC_CNT_CLK_CYCLE_COUNTER_BMSK                                           0xffffffff
+#define HWIO_IPA_UC_CNT_CLK_CYCLE_COUNTER_SHFT                                                  0x0
+
+#define HWIO_IPA_UC_CNT_CLK_CYCLE_MSB_ADDR                                               (IPA_UC_IPA_UC_PER_REG_BASE      + 0x0000080c)
+#define HWIO_IPA_UC_CNT_CLK_CYCLE_MSB_PHYS                                               (IPA_UC_IPA_UC_PER_REG_BASE_PHYS + 0x0000080c)
+#define HWIO_IPA_UC_CNT_CLK_CYCLE_MSB_OFFS                                               (IPA_UC_IPA_UC_PER_REG_BASE_OFFS + 0x0000080c)
+#define HWIO_IPA_UC_CNT_CLK_CYCLE_MSB_RMSK                                                     0xff
+#define HWIO_IPA_UC_CNT_CLK_CYCLE_MSB_ATTR                                                      0x1
+#define HWIO_IPA_UC_CNT_CLK_CYCLE_MSB_IN          \
+        in_dword_masked(HWIO_IPA_UC_CNT_CLK_CYCLE_MSB_ADDR, HWIO_IPA_UC_CNT_CLK_CYCLE_MSB_RMSK)
+#define HWIO_IPA_UC_CNT_CLK_CYCLE_MSB_INM(m)      \
+        in_dword_masked(HWIO_IPA_UC_CNT_CLK_CYCLE_MSB_ADDR, m)
+#define HWIO_IPA_UC_CNT_CLK_CYCLE_MSB_COUNTER_BMSK                                             0xff
+#define HWIO_IPA_UC_CNT_CLK_CYCLE_MSB_COUNTER_SHFT                                              0x0
+
+#define HWIO_IPA_UC_CNT_IDLE_ADDR                                                        (IPA_UC_IPA_UC_PER_REG_BASE      + 0x00000810)
+#define HWIO_IPA_UC_CNT_IDLE_PHYS                                                        (IPA_UC_IPA_UC_PER_REG_BASE_PHYS + 0x00000810)
+#define HWIO_IPA_UC_CNT_IDLE_OFFS                                                        (IPA_UC_IPA_UC_PER_REG_BASE_OFFS + 0x00000810)
+#define HWIO_IPA_UC_CNT_IDLE_RMSK                                                        0xffffffff
+#define HWIO_IPA_UC_CNT_IDLE_ATTR                                                               0x1
+#define HWIO_IPA_UC_CNT_IDLE_IN          \
+        in_dword_masked(HWIO_IPA_UC_CNT_IDLE_ADDR, HWIO_IPA_UC_CNT_IDLE_RMSK)
+#define HWIO_IPA_UC_CNT_IDLE_INM(m)      \
+        in_dword_masked(HWIO_IPA_UC_CNT_IDLE_ADDR, m)
+#define HWIO_IPA_UC_CNT_IDLE_COUNTER_BMSK                                                0xffffffff
+#define HWIO_IPA_UC_CNT_IDLE_COUNTER_SHFT                                                       0x0
+
+#define HWIO_IPA_UC_CNT_IDLE_MSB_ADDR                                                    (IPA_UC_IPA_UC_PER_REG_BASE      + 0x00000814)
+#define HWIO_IPA_UC_CNT_IDLE_MSB_PHYS                                                    (IPA_UC_IPA_UC_PER_REG_BASE_PHYS + 0x00000814)
+#define HWIO_IPA_UC_CNT_IDLE_MSB_OFFS                                                    (IPA_UC_IPA_UC_PER_REG_BASE_OFFS + 0x00000814)
+#define HWIO_IPA_UC_CNT_IDLE_MSB_RMSK                                                          0xff
+#define HWIO_IPA_UC_CNT_IDLE_MSB_ATTR                                                           0x1
+#define HWIO_IPA_UC_CNT_IDLE_MSB_IN          \
+        in_dword_masked(HWIO_IPA_UC_CNT_IDLE_MSB_ADDR, HWIO_IPA_UC_CNT_IDLE_MSB_RMSK)
+#define HWIO_IPA_UC_CNT_IDLE_MSB_INM(m)      \
+        in_dword_masked(HWIO_IPA_UC_CNT_IDLE_MSB_ADDR, m)
+#define HWIO_IPA_UC_CNT_IDLE_MSB_COUNTER_BMSK                                                  0xff
+#define HWIO_IPA_UC_CNT_IDLE_MSB_COUNTER_SHFT                                                   0x0
+
+#define HWIO_IPA_UC_CNT_INST_ADDR                                                        (IPA_UC_IPA_UC_PER_REG_BASE      + 0x00000818)
+#define HWIO_IPA_UC_CNT_INST_PHYS                                                        (IPA_UC_IPA_UC_PER_REG_BASE_PHYS + 0x00000818)
+#define HWIO_IPA_UC_CNT_INST_OFFS                                                        (IPA_UC_IPA_UC_PER_REG_BASE_OFFS + 0x00000818)
+#define HWIO_IPA_UC_CNT_INST_RMSK                                                        0xffffffff
+#define HWIO_IPA_UC_CNT_INST_ATTR                                                               0x1
+#define HWIO_IPA_UC_CNT_INST_IN          \
+        in_dword_masked(HWIO_IPA_UC_CNT_INST_ADDR, HWIO_IPA_UC_CNT_INST_RMSK)
+#define HWIO_IPA_UC_CNT_INST_INM(m)      \
+        in_dword_masked(HWIO_IPA_UC_CNT_INST_ADDR, m)
+#define HWIO_IPA_UC_CNT_INST_COUNTER_BMSK                                                0xffffffff
+#define HWIO_IPA_UC_CNT_INST_COUNTER_SHFT                                                       0x0
+
+#define HWIO_IPA_UC_CNT_DRAM_ADDR                                                        (IPA_UC_IPA_UC_PER_REG_BASE      + 0x0000081c)
+#define HWIO_IPA_UC_CNT_DRAM_PHYS                                                        (IPA_UC_IPA_UC_PER_REG_BASE_PHYS + 0x0000081c)
+#define HWIO_IPA_UC_CNT_DRAM_OFFS                                                        (IPA_UC_IPA_UC_PER_REG_BASE_OFFS + 0x0000081c)
+#define HWIO_IPA_UC_CNT_DRAM_RMSK                                                        0xffffffff
+#define HWIO_IPA_UC_CNT_DRAM_ATTR                                                               0x1
+#define HWIO_IPA_UC_CNT_DRAM_IN          \
+        in_dword_masked(HWIO_IPA_UC_CNT_DRAM_ADDR, HWIO_IPA_UC_CNT_DRAM_RMSK)
+#define HWIO_IPA_UC_CNT_DRAM_INM(m)      \
+        in_dword_masked(HWIO_IPA_UC_CNT_DRAM_ADDR, m)
+#define HWIO_IPA_UC_CNT_DRAM_COUNTER_BMSK                                                0xffffffff
+#define HWIO_IPA_UC_CNT_DRAM_COUNTER_SHFT                                                       0x0
+
+#define HWIO_IPA_UC_CNT_VUIC_ADDR                                                        (IPA_UC_IPA_UC_PER_REG_BASE      + 0x00000820)
+#define HWIO_IPA_UC_CNT_VUIC_PHYS                                                        (IPA_UC_IPA_UC_PER_REG_BASE_PHYS + 0x00000820)
+#define HWIO_IPA_UC_CNT_VUIC_OFFS                                                        (IPA_UC_IPA_UC_PER_REG_BASE_OFFS + 0x00000820)
+#define HWIO_IPA_UC_CNT_VUIC_RMSK                                                        0xffffffff
+#define HWIO_IPA_UC_CNT_VUIC_ATTR                                                               0x1
+#define HWIO_IPA_UC_CNT_VUIC_IN          \
+        in_dword_masked(HWIO_IPA_UC_CNT_VUIC_ADDR, HWIO_IPA_UC_CNT_VUIC_RMSK)
+#define HWIO_IPA_UC_CNT_VUIC_INM(m)      \
+        in_dword_masked(HWIO_IPA_UC_CNT_VUIC_ADDR, m)
+#define HWIO_IPA_UC_CNT_VUIC_COUNTER_BMSK                                                0xffffffff
+#define HWIO_IPA_UC_CNT_VUIC_COUNTER_SHFT                                                       0x0
+
+#define HWIO_IPA_UC_SPARE_ADDR                                                           (IPA_UC_IPA_UC_PER_REG_BASE      + 0x00001ffc)
+#define HWIO_IPA_UC_SPARE_PHYS                                                           (IPA_UC_IPA_UC_PER_REG_BASE_PHYS + 0x00001ffc)
+#define HWIO_IPA_UC_SPARE_OFFS                                                           (IPA_UC_IPA_UC_PER_REG_BASE_OFFS + 0x00001ffc)
+#define HWIO_IPA_UC_SPARE_RMSK                                                           0xffffffff
+#define HWIO_IPA_UC_SPARE_ATTR                                                                  0x3
+#define HWIO_IPA_UC_SPARE_IN          \
+        in_dword_masked(HWIO_IPA_UC_SPARE_ADDR, HWIO_IPA_UC_SPARE_RMSK)
+#define HWIO_IPA_UC_SPARE_INM(m)      \
+        in_dword_masked(HWIO_IPA_UC_SPARE_ADDR, m)
+#define HWIO_IPA_UC_SPARE_OUT(v)      \
+        out_dword(HWIO_IPA_UC_SPARE_ADDR,v)
+#define HWIO_IPA_UC_SPARE_OUTM(m,v) \
+        out_dword_masked_ns(HWIO_IPA_UC_SPARE_ADDR,m,v,HWIO_IPA_UC_SPARE_IN)
+#define HWIO_IPA_UC_SPARE_SPARE_BMSK                                                     0xffffffff
+#define HWIO_IPA_UC_SPARE_SPARE_SHFT                                                            0x0
+
+/*----------------------------------------------------------------------------
+ * MODULE: IPA_UC_IPA_UC_MBOX
+ *--------------------------------------------------------------------------*/
+
+#define IPA_UC_IPA_UC_MBOX_REG_BASE                      (IPA_0_IPA_WRAPPER_BASE      + 0x001c2000)
+#define IPA_UC_IPA_UC_MBOX_REG_BASE_PHYS                 (IPA_0_IPA_WRAPPER_BASE_PHYS + 0x001c2000)
+#define IPA_UC_IPA_UC_MBOX_REG_BASE_OFFS                 0x001c2000
+
+#define HWIO_IPA_UC_MAILBOX_m_n_ADDR(m,n)                (IPA_UC_IPA_UC_MBOX_REG_BASE      + 0x00000000 + 0x80 * (m) + 0x4 * (n))
+#define HWIO_IPA_UC_MAILBOX_m_n_PHYS(m,n)                (IPA_UC_IPA_UC_MBOX_REG_BASE_PHYS + 0x00000000 + 0x80 * (m) + 0x4 * (n))
+#define HWIO_IPA_UC_MAILBOX_m_n_OFFS(m,n)                (IPA_UC_IPA_UC_MBOX_REG_BASE_OFFS + 0x00000000 + 0x80 * (m) + 0x4 * (n))
+#define HWIO_IPA_UC_MAILBOX_m_n_RMSK                     0xffffffff
+#define HWIO_IPA_UC_MAILBOX_m_n_MAXm                              3
+#define HWIO_IPA_UC_MAILBOX_m_n_MAXn                             31
+#define HWIO_IPA_UC_MAILBOX_m_n_ATTR                            0x3
+#define HWIO_IPA_UC_MAILBOX_m_n_INI2(m,n)        \
+        in_dword_masked(HWIO_IPA_UC_MAILBOX_m_n_ADDR(m,n), HWIO_IPA_UC_MAILBOX_m_n_RMSK)
+#define HWIO_IPA_UC_MAILBOX_m_n_INMI2(m,n,mask)    \
+        in_dword_masked(HWIO_IPA_UC_MAILBOX_m_n_ADDR(m,n), mask)
+#define HWIO_IPA_UC_MAILBOX_m_n_OUTI2(m,n,val)    \
+        out_dword(HWIO_IPA_UC_MAILBOX_m_n_ADDR(m,n),val)
+#define HWIO_IPA_UC_MAILBOX_m_n_OUTMI2(m,n,mask,val) \
+        out_dword_masked_ns(HWIO_IPA_UC_MAILBOX_m_n_ADDR(m,n),mask,val,HWIO_IPA_UC_MAILBOX_m_n_INI2(m,n))
+#define HWIO_IPA_UC_MAILBOX_m_n_DATA_BMSK                0xffffffff
+#define HWIO_IPA_UC_MAILBOX_m_n_DATA_SHFT                       0x0
+
+/*----------------------------------------------------------------------------
+ * MODULE: IPA_RAM
+ *--------------------------------------------------------------------------*/
+
+#define IPA_RAM_REG_BASE                                                   (IPA_0_IPA_WRAPPER_BASE      + 0x00150000)
+#define IPA_RAM_REG_BASE_PHYS                                              (IPA_0_IPA_WRAPPER_BASE_PHYS + 0x00150000)
+#define IPA_RAM_REG_BASE_OFFS                                              0x00150000
+
+#define HWIO_IPA_SW_AREA_RAM_DIRECT_ACCESS_n_ADDR(n)                       (IPA_RAM_REG_BASE      + 0x00000000 + 0x4 * (n))
+#define HWIO_IPA_SW_AREA_RAM_DIRECT_ACCESS_n_PHYS(n)                       (IPA_RAM_REG_BASE_PHYS + 0x00000000 + 0x4 * (n))
+#define HWIO_IPA_SW_AREA_RAM_DIRECT_ACCESS_n_OFFS(n)                       (IPA_RAM_REG_BASE_OFFS + 0x00000000 + 0x4 * (n))
+#define HWIO_IPA_SW_AREA_RAM_DIRECT_ACCESS_n_RMSK                          0xffffffff
+#define HWIO_IPA_SW_AREA_RAM_DIRECT_ACCESS_n_MAXn                                5119
+#define HWIO_IPA_SW_AREA_RAM_DIRECT_ACCESS_n_ATTR                                 0x3
+#define HWIO_IPA_SW_AREA_RAM_DIRECT_ACCESS_n_INI(n)        \
+        in_dword_masked(HWIO_IPA_SW_AREA_RAM_DIRECT_ACCESS_n_ADDR(n), HWIO_IPA_SW_AREA_RAM_DIRECT_ACCESS_n_RMSK)
+#define HWIO_IPA_SW_AREA_RAM_DIRECT_ACCESS_n_INMI(n,mask)    \
+        in_dword_masked(HWIO_IPA_SW_AREA_RAM_DIRECT_ACCESS_n_ADDR(n), mask)
+#define HWIO_IPA_SW_AREA_RAM_DIRECT_ACCESS_n_OUTI(n,val)    \
+        out_dword(HWIO_IPA_SW_AREA_RAM_DIRECT_ACCESS_n_ADDR(n),val)
+#define HWIO_IPA_SW_AREA_RAM_DIRECT_ACCESS_n_OUTMI(n,mask,val) \
+        out_dword_masked_ns(HWIO_IPA_SW_AREA_RAM_DIRECT_ACCESS_n_ADDR(n),mask,val,HWIO_IPA_SW_AREA_RAM_DIRECT_ACCESS_n_INI(n))
+#define HWIO_IPA_SW_AREA_RAM_DIRECT_ACCESS_n_DATA_WORD_BMSK                0xffffffff
+#define HWIO_IPA_SW_AREA_RAM_DIRECT_ACCESS_n_DATA_WORD_SHFT                       0x0
+
+#define HWIO_IPA_HW_AREA_RAM_DIRECT_ACCESS_n_ADDR(n)                       (IPA_RAM_REG_BASE      + 0x00010000 + 0x4 * (n))
+#define HWIO_IPA_HW_AREA_RAM_DIRECT_ACCESS_n_PHYS(n)                       (IPA_RAM_REG_BASE_PHYS + 0x00010000 + 0x4 * (n))
+#define HWIO_IPA_HW_AREA_RAM_DIRECT_ACCESS_n_OFFS(n)                       (IPA_RAM_REG_BASE_OFFS + 0x00010000 + 0x4 * (n))
+#define HWIO_IPA_HW_AREA_RAM_DIRECT_ACCESS_n_RMSK                          0xffffffff
+#define HWIO_IPA_HW_AREA_RAM_DIRECT_ACCESS_n_MAXn                               10051
+#define HWIO_IPA_HW_AREA_RAM_DIRECT_ACCESS_n_ATTR                                 0x3
+#define HWIO_IPA_HW_AREA_RAM_DIRECT_ACCESS_n_INI(n)        \
+        in_dword_masked(HWIO_IPA_HW_AREA_RAM_DIRECT_ACCESS_n_ADDR(n), HWIO_IPA_HW_AREA_RAM_DIRECT_ACCESS_n_RMSK)
+#define HWIO_IPA_HW_AREA_RAM_DIRECT_ACCESS_n_INMI(n,mask)    \
+        in_dword_masked(HWIO_IPA_HW_AREA_RAM_DIRECT_ACCESS_n_ADDR(n), mask)
+#define HWIO_IPA_HW_AREA_RAM_DIRECT_ACCESS_n_OUTI(n,val)    \
+        out_dword(HWIO_IPA_HW_AREA_RAM_DIRECT_ACCESS_n_ADDR(n),val)
+#define HWIO_IPA_HW_AREA_RAM_DIRECT_ACCESS_n_OUTMI(n,mask,val) \
+        out_dword_masked_ns(HWIO_IPA_HW_AREA_RAM_DIRECT_ACCESS_n_ADDR(n),mask,val,HWIO_IPA_HW_AREA_RAM_DIRECT_ACCESS_n_INI(n))
+#define HWIO_IPA_HW_AREA_RAM_DIRECT_ACCESS_n_DATA_WORD_BMSK                0xffffffff
+#define HWIO_IPA_HW_AREA_RAM_DIRECT_ACCESS_n_DATA_WORD_SHFT                       0x0
+
+/*----------------------------------------------------------------------------
+ * MODULE: IPA_EE
+ *--------------------------------------------------------------------------*/
+
+#define IPA_EE_REG_BASE                                                                             (IPA_0_IPA_WRAPPER_BASE      + 0x0014c000)
+#define IPA_EE_REG_BASE_PHYS                                                                        (IPA_0_IPA_WRAPPER_BASE_PHYS + 0x0014c000)
+#define IPA_EE_REG_BASE_OFFS                                                                        0x0014c000
+
+#define HWIO_IPA_IRQ_STTS_EE_n_ADDR(n)                                                              (IPA_EE_REG_BASE      + 0x00000008 + 0x1000 * (n))
+#define HWIO_IPA_IRQ_STTS_EE_n_PHYS(n)                                                              (IPA_EE_REG_BASE_PHYS + 0x00000008 + 0x1000 * (n))
+#define HWIO_IPA_IRQ_STTS_EE_n_OFFS(n)                                                              (IPA_EE_REG_BASE_OFFS + 0x00000008 + 0x1000 * (n))
+#define HWIO_IPA_IRQ_STTS_EE_n_RMSK                                                                 0x3fbffffd
+#define HWIO_IPA_IRQ_STTS_EE_n_MAXn                                                                          3
+#define HWIO_IPA_IRQ_STTS_EE_n_ATTR                                                                        0x1
+#define HWIO_IPA_IRQ_STTS_EE_n_INI(n)        \
+        in_dword_masked(HWIO_IPA_IRQ_STTS_EE_n_ADDR(n), HWIO_IPA_IRQ_STTS_EE_n_RMSK)
+#define HWIO_IPA_IRQ_STTS_EE_n_INMI(n,mask)    \
+        in_dword_masked(HWIO_IPA_IRQ_STTS_EE_n_ADDR(n), mask)
+#define HWIO_IPA_IRQ_STTS_EE_n_DRBIP_IMM_CMD_NO_FLSH_HZRD_IRQ_BMSK                                  0x20000000
+#define HWIO_IPA_IRQ_STTS_EE_n_DRBIP_IMM_CMD_NO_FLSH_HZRD_IRQ_SHFT                                        0x1d
+#define HWIO_IPA_IRQ_STTS_EE_n_DRBIP_DATA_SCTR_CFG_ERROR_IRQ_BMSK                                   0x10000000
+#define HWIO_IPA_IRQ_STTS_EE_n_DRBIP_DATA_SCTR_CFG_ERROR_IRQ_SHFT                                         0x1c
+#define HWIO_IPA_IRQ_STTS_EE_n_DRBIP_PKT_EXCEED_MAX_SIZE_IRQ_BMSK                                    0x8000000
+#define HWIO_IPA_IRQ_STTS_EE_n_DRBIP_PKT_EXCEED_MAX_SIZE_IRQ_SHFT                                         0x1b
+#define HWIO_IPA_IRQ_STTS_EE_n_TLV_LEN_MIN_DSM_IRQ_BMSK                                              0x4000000
+#define HWIO_IPA_IRQ_STTS_EE_n_TLV_LEN_MIN_DSM_IRQ_SHFT                                                   0x1a
+#define HWIO_IPA_IRQ_STTS_EE_n_GSI_UC_IRQ_BMSK                                                       0x2000000
+#define HWIO_IPA_IRQ_STTS_EE_n_GSI_UC_IRQ_SHFT                                                            0x19
+#define HWIO_IPA_IRQ_STTS_EE_n_GSI_IPA_IF_TLV_RCVD_IRQ_BMSK                                          0x1000000
+#define HWIO_IPA_IRQ_STTS_EE_n_GSI_IPA_IF_TLV_RCVD_IRQ_SHFT                                               0x18
+#define HWIO_IPA_IRQ_STTS_EE_n_GSI_EE_IRQ_BMSK                                                        0x800000
+#define HWIO_IPA_IRQ_STTS_EE_n_GSI_EE_IRQ_SHFT                                                            0x17
+#define HWIO_IPA_IRQ_STTS_EE_n_UCP_IRQ_BMSK                                                           0x200000
+#define HWIO_IPA_IRQ_STTS_EE_n_UCP_IRQ_SHFT                                                               0x15
+#define HWIO_IPA_IRQ_STTS_EE_n_PIPE_RED_MARKER_ABOVE_IRQ_BMSK                                         0x100000
+#define HWIO_IPA_IRQ_STTS_EE_n_PIPE_RED_MARKER_ABOVE_IRQ_SHFT                                             0x14
+#define HWIO_IPA_IRQ_STTS_EE_n_PIPE_YELLOW_MARKER_ABOVE_IRQ_BMSK                                       0x80000
+#define HWIO_IPA_IRQ_STTS_EE_n_PIPE_YELLOW_MARKER_ABOVE_IRQ_SHFT                                          0x13
+#define HWIO_IPA_IRQ_STTS_EE_n_PIPE_RED_MARKER_BELOW_IRQ_BMSK                                          0x40000
+#define HWIO_IPA_IRQ_STTS_EE_n_PIPE_RED_MARKER_BELOW_IRQ_SHFT                                             0x12
+#define HWIO_IPA_IRQ_STTS_EE_n_PIPE_YELLOW_MARKER_BELOW_IRQ_BMSK                                       0x20000
+#define HWIO_IPA_IRQ_STTS_EE_n_PIPE_YELLOW_MARKER_BELOW_IRQ_SHFT                                          0x11
+#define HWIO_IPA_IRQ_STTS_EE_n_BAM_GSI_IDLE_IRQ_BMSK                                                   0x10000
+#define HWIO_IPA_IRQ_STTS_EE_n_BAM_GSI_IDLE_IRQ_SHFT                                                      0x10
+#define HWIO_IPA_IRQ_STTS_EE_n_TX_HOLB_DROP_IRQ_BMSK                                                    0x8000
+#define HWIO_IPA_IRQ_STTS_EE_n_TX_HOLB_DROP_IRQ_SHFT                                                       0xf
+#define HWIO_IPA_IRQ_STTS_EE_n_TX_SUSPEND_IRQ_BMSK                                                      0x4000
+#define HWIO_IPA_IRQ_STTS_EE_n_TX_SUSPEND_IRQ_SHFT                                                         0xe
+#define HWIO_IPA_IRQ_STTS_EE_n_PROC_ERR_IRQ_BMSK                                                        0x2000
+#define HWIO_IPA_IRQ_STTS_EE_n_PROC_ERR_IRQ_SHFT                                                           0xd
+#define HWIO_IPA_IRQ_STTS_EE_n_STEP_MODE_IRQ_BMSK                                                       0x1000
+#define HWIO_IPA_IRQ_STTS_EE_n_STEP_MODE_IRQ_SHFT                                                          0xc
+#define HWIO_IPA_IRQ_STTS_EE_n_TX_ERR_IRQ_BMSK                                                           0x800
+#define HWIO_IPA_IRQ_STTS_EE_n_TX_ERR_IRQ_SHFT                                                             0xb
+#define HWIO_IPA_IRQ_STTS_EE_n_DEAGGR_ERR_IRQ_BMSK                                                       0x400
+#define HWIO_IPA_IRQ_STTS_EE_n_DEAGGR_ERR_IRQ_SHFT                                                         0xa
+#define HWIO_IPA_IRQ_STTS_EE_n_RX_ERR_IRQ_BMSK                                                           0x200
+#define HWIO_IPA_IRQ_STTS_EE_n_RX_ERR_IRQ_SHFT                                                             0x9
+#define HWIO_IPA_IRQ_STTS_EE_n_PROC_TO_UC_ACK_Q_NOT_EMPTY_IRQ_BMSK                                       0x100
+#define HWIO_IPA_IRQ_STTS_EE_n_PROC_TO_UC_ACK_Q_NOT_EMPTY_IRQ_SHFT                                         0x8
+#define HWIO_IPA_IRQ_STTS_EE_n_UC_RX_CMD_Q_NOT_FULL_IRQ_BMSK                                              0x80
+#define HWIO_IPA_IRQ_STTS_EE_n_UC_RX_CMD_Q_NOT_FULL_IRQ_SHFT                                               0x7
+#define HWIO_IPA_IRQ_STTS_EE_n_UC_IN_Q_NOT_EMPTY_IRQ_BMSK                                                 0x40
+#define HWIO_IPA_IRQ_STTS_EE_n_UC_IN_Q_NOT_EMPTY_IRQ_SHFT                                                  0x6
+#define HWIO_IPA_IRQ_STTS_EE_n_UC_IRQ_3_BMSK                                                              0x20
+#define HWIO_IPA_IRQ_STTS_EE_n_UC_IRQ_3_SHFT                                                               0x5
+#define HWIO_IPA_IRQ_STTS_EE_n_UC_IRQ_2_BMSK                                                              0x10
+#define HWIO_IPA_IRQ_STTS_EE_n_UC_IRQ_2_SHFT                                                               0x4
+#define HWIO_IPA_IRQ_STTS_EE_n_UC_IRQ_1_BMSK                                                               0x8
+#define HWIO_IPA_IRQ_STTS_EE_n_UC_IRQ_1_SHFT                                                               0x3
+#define HWIO_IPA_IRQ_STTS_EE_n_UC_IRQ_0_BMSK                                                               0x4
+#define HWIO_IPA_IRQ_STTS_EE_n_UC_IRQ_0_SHFT                                                               0x2
+#define HWIO_IPA_IRQ_STTS_EE_n_BAD_SNOC_ACCESS_IRQ_BMSK                                                    0x1
+#define HWIO_IPA_IRQ_STTS_EE_n_BAD_SNOC_ACCESS_IRQ_SHFT                                                    0x0
+
+#define HWIO_IPA_IRQ_EN_EE_n_ADDR(n)                                                                (IPA_EE_REG_BASE      + 0x0000000c + 0x1000 * (n))
+#define HWIO_IPA_IRQ_EN_EE_n_PHYS(n)                                                                (IPA_EE_REG_BASE_PHYS + 0x0000000c + 0x1000 * (n))
+#define HWIO_IPA_IRQ_EN_EE_n_OFFS(n)                                                                (IPA_EE_REG_BASE_OFFS + 0x0000000c + 0x1000 * (n))
+#define HWIO_IPA_IRQ_EN_EE_n_RMSK                                                                   0x3fbffffd
+#define HWIO_IPA_IRQ_EN_EE_n_MAXn                                                                            3
+#define HWIO_IPA_IRQ_EN_EE_n_ATTR                                                                          0x3
+#define HWIO_IPA_IRQ_EN_EE_n_INI(n)        \
+        in_dword_masked(HWIO_IPA_IRQ_EN_EE_n_ADDR(n), HWIO_IPA_IRQ_EN_EE_n_RMSK)
+#define HWIO_IPA_IRQ_EN_EE_n_INMI(n,mask)    \
+        in_dword_masked(HWIO_IPA_IRQ_EN_EE_n_ADDR(n), mask)
+#define HWIO_IPA_IRQ_EN_EE_n_OUTI(n,val)    \
+        out_dword(HWIO_IPA_IRQ_EN_EE_n_ADDR(n),val)
+#define HWIO_IPA_IRQ_EN_EE_n_OUTMI(n,mask,val) \
+        out_dword_masked_ns(HWIO_IPA_IRQ_EN_EE_n_ADDR(n),mask,val,HWIO_IPA_IRQ_EN_EE_n_INI(n))
+#define HWIO_IPA_IRQ_EN_EE_n_DRBIP_IMM_CMD_NO_FLSH_HZRD_IRQ_EN_BMSK                                 0x20000000
+#define HWIO_IPA_IRQ_EN_EE_n_DRBIP_IMM_CMD_NO_FLSH_HZRD_IRQ_EN_SHFT                                       0x1d
+#define HWIO_IPA_IRQ_EN_EE_n_DRBIP_DATA_SCTR_CFG_ERROR_IRQ_EN_BMSK                                  0x10000000
+#define HWIO_IPA_IRQ_EN_EE_n_DRBIP_DATA_SCTR_CFG_ERROR_IRQ_EN_SHFT                                        0x1c
+#define HWIO_IPA_IRQ_EN_EE_n_DRBIP_PKT_EXCEED_MAX_SIZE_IRQ_EN_BMSK                                   0x8000000
+#define HWIO_IPA_IRQ_EN_EE_n_DRBIP_PKT_EXCEED_MAX_SIZE_IRQ_EN_SHFT                                        0x1b
+#define HWIO_IPA_IRQ_EN_EE_n_TLV_LEN_MIN_DSM_IRQ_EN_BMSK                                             0x4000000
+#define HWIO_IPA_IRQ_EN_EE_n_TLV_LEN_MIN_DSM_IRQ_EN_SHFT                                                  0x1a
+#define HWIO_IPA_IRQ_EN_EE_n_GSI_UC_IRQ_EN_BMSK                                                      0x2000000
+#define HWIO_IPA_IRQ_EN_EE_n_GSI_UC_IRQ_EN_SHFT                                                           0x19
+#define HWIO_IPA_IRQ_EN_EE_n_GSI_IPA_IF_TLV_RCVD_IRQ_EN_BMSK                                         0x1000000
+#define HWIO_IPA_IRQ_EN_EE_n_GSI_IPA_IF_TLV_RCVD_IRQ_EN_SHFT                                              0x18
+#define HWIO_IPA_IRQ_EN_EE_n_GSI_EE_IRQ_EN_BMSK                                                       0x800000
+#define HWIO_IPA_IRQ_EN_EE_n_GSI_EE_IRQ_EN_SHFT                                                           0x17
+#define HWIO_IPA_IRQ_EN_EE_n_UCP_IRQ_EN_BMSK                                                          0x200000
+#define HWIO_IPA_IRQ_EN_EE_n_UCP_IRQ_EN_SHFT                                                              0x15
+#define HWIO_IPA_IRQ_EN_EE_n_PIPE_RED_MARKER_ABOVE_IRQ_EN_BMSK                                        0x100000
+#define HWIO_IPA_IRQ_EN_EE_n_PIPE_RED_MARKER_ABOVE_IRQ_EN_SHFT                                            0x14
+#define HWIO_IPA_IRQ_EN_EE_n_PIPE_YELLOW_MARKER_ABOVE_IRQ_EN_BMSK                                      0x80000
+#define HWIO_IPA_IRQ_EN_EE_n_PIPE_YELLOW_MARKER_ABOVE_IRQ_EN_SHFT                                         0x13
+#define HWIO_IPA_IRQ_EN_EE_n_PIPE_RED_MARKER_BELOW_IRQ_EN_BMSK                                         0x40000
+#define HWIO_IPA_IRQ_EN_EE_n_PIPE_RED_MARKER_BELOW_IRQ_EN_SHFT                                            0x12
+#define HWIO_IPA_IRQ_EN_EE_n_PIPE_YELLOW_MARKER_BELOW_IRQ_EN_BMSK                                      0x20000
+#define HWIO_IPA_IRQ_EN_EE_n_PIPE_YELLOW_MARKER_BELOW_IRQ_EN_SHFT                                         0x11
+#define HWIO_IPA_IRQ_EN_EE_n_BAM_GSI_IDLE_IRQ_EN_BMSK                                                  0x10000
+#define HWIO_IPA_IRQ_EN_EE_n_BAM_GSI_IDLE_IRQ_EN_SHFT                                                     0x10
+#define HWIO_IPA_IRQ_EN_EE_n_TX_HOLB_DROP_IRQ_EN_BMSK                                                   0x8000
+#define HWIO_IPA_IRQ_EN_EE_n_TX_HOLB_DROP_IRQ_EN_SHFT                                                      0xf
+#define HWIO_IPA_IRQ_EN_EE_n_TX_SUSPEND_IRQ_EN_BMSK                                                     0x4000
+#define HWIO_IPA_IRQ_EN_EE_n_TX_SUSPEND_IRQ_EN_SHFT                                                        0xe
+#define HWIO_IPA_IRQ_EN_EE_n_PROC_ERR_IRQ_EN_BMSK                                                       0x2000
+#define HWIO_IPA_IRQ_EN_EE_n_PROC_ERR_IRQ_EN_SHFT                                                          0xd
+#define HWIO_IPA_IRQ_EN_EE_n_STEP_MODE_IRQ_EN_BMSK                                                      0x1000
+#define HWIO_IPA_IRQ_EN_EE_n_STEP_MODE_IRQ_EN_SHFT                                                         0xc
+#define HWIO_IPA_IRQ_EN_EE_n_TX_ERR_IRQ_EN_BMSK                                                          0x800
+#define HWIO_IPA_IRQ_EN_EE_n_TX_ERR_IRQ_EN_SHFT                                                            0xb
+#define HWIO_IPA_IRQ_EN_EE_n_DEAGGR_ERR_IRQ_EN_BMSK                                                      0x400
+#define HWIO_IPA_IRQ_EN_EE_n_DEAGGR_ERR_IRQ_EN_SHFT                                                        0xa
+#define HWIO_IPA_IRQ_EN_EE_n_RX_ERR_IRQ_EN_BMSK                                                          0x200
+#define HWIO_IPA_IRQ_EN_EE_n_RX_ERR_IRQ_EN_SHFT                                                            0x9
+#define HWIO_IPA_IRQ_EN_EE_n_PROC_TO_UC_ACK_Q_NOT_EMPTY_IRQ_EN_BMSK                                      0x100
+#define HWIO_IPA_IRQ_EN_EE_n_PROC_TO_UC_ACK_Q_NOT_EMPTY_IRQ_EN_SHFT                                        0x8
+#define HWIO_IPA_IRQ_EN_EE_n_UC_RX_CMD_Q_NOT_FULL_IRQ_EN_BMSK                                             0x80
+#define HWIO_IPA_IRQ_EN_EE_n_UC_RX_CMD_Q_NOT_FULL_IRQ_EN_SHFT                                              0x7
+#define HWIO_IPA_IRQ_EN_EE_n_UC_IN_Q_NOT_EMPTY_IRQ_EN_BMSK                                                0x40
+#define HWIO_IPA_IRQ_EN_EE_n_UC_IN_Q_NOT_EMPTY_IRQ_EN_SHFT                                                 0x6
+#define HWIO_IPA_IRQ_EN_EE_n_UC_IRQ_3_IRQ_EN_BMSK                                                         0x20
+#define HWIO_IPA_IRQ_EN_EE_n_UC_IRQ_3_IRQ_EN_SHFT                                                          0x5
+#define HWIO_IPA_IRQ_EN_EE_n_UC_IRQ_2_IRQ_EN_BMSK                                                         0x10
+#define HWIO_IPA_IRQ_EN_EE_n_UC_IRQ_2_IRQ_EN_SHFT                                                          0x4
+#define HWIO_IPA_IRQ_EN_EE_n_UC_IRQ_1_IRQ_EN_BMSK                                                          0x8
+#define HWIO_IPA_IRQ_EN_EE_n_UC_IRQ_1_IRQ_EN_SHFT                                                          0x3
+#define HWIO_IPA_IRQ_EN_EE_n_UC_IRQ_0_IRQ_EN_BMSK                                                          0x4
+#define HWIO_IPA_IRQ_EN_EE_n_UC_IRQ_0_IRQ_EN_SHFT                                                          0x2
+#define HWIO_IPA_IRQ_EN_EE_n_BAD_SNOC_ACCESS_IRQ_EN_BMSK                                                   0x1
+#define HWIO_IPA_IRQ_EN_EE_n_BAD_SNOC_ACCESS_IRQ_EN_SHFT                                                   0x0
+
+#define HWIO_IPA_IRQ_CLR_EE_n_ADDR(n)                                                               (IPA_EE_REG_BASE      + 0x00000010 + 0x1000 * (n))
+#define HWIO_IPA_IRQ_CLR_EE_n_PHYS(n)                                                               (IPA_EE_REG_BASE_PHYS + 0x00000010 + 0x1000 * (n))
+#define HWIO_IPA_IRQ_CLR_EE_n_OFFS(n)                                                               (IPA_EE_REG_BASE_OFFS + 0x00000010 + 0x1000 * (n))
+#define HWIO_IPA_IRQ_CLR_EE_n_RMSK                                                                  0x3fbffffd
+#define HWIO_IPA_IRQ_CLR_EE_n_MAXn                                                                           3
+#define HWIO_IPA_IRQ_CLR_EE_n_ATTR                                                                         0x2
+#define HWIO_IPA_IRQ_CLR_EE_n_OUTI(n,val)    \
+        out_dword(HWIO_IPA_IRQ_CLR_EE_n_ADDR(n),val)
+#define HWIO_IPA_IRQ_CLR_EE_n_DRBIP_IMM_CMD_NO_FLSH_HZRD_IRQ_CLR_BMSK                               0x20000000
+#define HWIO_IPA_IRQ_CLR_EE_n_DRBIP_IMM_CMD_NO_FLSH_HZRD_IRQ_CLR_SHFT                                     0x1d
+#define HWIO_IPA_IRQ_CLR_EE_n_DRBIP_DATA_SCTR_CFG_ERROR_IRQ_CLR_BMSK                                0x10000000
+#define HWIO_IPA_IRQ_CLR_EE_n_DRBIP_DATA_SCTR_CFG_ERROR_IRQ_CLR_SHFT                                      0x1c
+#define HWIO_IPA_IRQ_CLR_EE_n_DRBIP_PKT_EXCEED_MAX_SIZE_IRQ_CLR_BMSK                                 0x8000000
+#define HWIO_IPA_IRQ_CLR_EE_n_DRBIP_PKT_EXCEED_MAX_SIZE_IRQ_CLR_SHFT                                      0x1b
+#define HWIO_IPA_IRQ_CLR_EE_n_TLV_LEN_MIN_DSM_IRQ_CLR_BMSK                                           0x4000000
+#define HWIO_IPA_IRQ_CLR_EE_n_TLV_LEN_MIN_DSM_IRQ_CLR_SHFT                                                0x1a
+#define HWIO_IPA_IRQ_CLR_EE_n_GSI_UC_IRQ_CLR_BMSK                                                    0x2000000
+#define HWIO_IPA_IRQ_CLR_EE_n_GSI_UC_IRQ_CLR_SHFT                                                         0x19
+#define HWIO_IPA_IRQ_CLR_EE_n_GSI_IPA_IF_TLV_RCVD_IRQ_CLR_BMSK                                       0x1000000
+#define HWIO_IPA_IRQ_CLR_EE_n_GSI_IPA_IF_TLV_RCVD_IRQ_CLR_SHFT                                            0x18
+#define HWIO_IPA_IRQ_CLR_EE_n_GSI_EE_IRQ_CLR_BMSK                                                     0x800000
+#define HWIO_IPA_IRQ_CLR_EE_n_GSI_EE_IRQ_CLR_SHFT                                                         0x17
+#define HWIO_IPA_IRQ_CLR_EE_n_UCP_IRQ_CLR_BMSK                                                        0x200000
+#define HWIO_IPA_IRQ_CLR_EE_n_UCP_IRQ_CLR_SHFT                                                            0x15
+#define HWIO_IPA_IRQ_CLR_EE_n_PIPE_RED_MARKER_ABOVE_IRQ_CLR_BMSK                                      0x100000
+#define HWIO_IPA_IRQ_CLR_EE_n_PIPE_RED_MARKER_ABOVE_IRQ_CLR_SHFT                                          0x14
+#define HWIO_IPA_IRQ_CLR_EE_n_PIPE_YELLOW_MARKER_ABOVE_IRQ_CLR_BMSK                                    0x80000
+#define HWIO_IPA_IRQ_CLR_EE_n_PIPE_YELLOW_MARKER_ABOVE_IRQ_CLR_SHFT                                       0x13
+#define HWIO_IPA_IRQ_CLR_EE_n_PIPE_RED_MARKER_BELOW_IRQ_CLR_BMSK                                       0x40000
+#define HWIO_IPA_IRQ_CLR_EE_n_PIPE_RED_MARKER_BELOW_IRQ_CLR_SHFT                                          0x12
+#define HWIO_IPA_IRQ_CLR_EE_n_PIPE_YELLOW_MARKER_BELOW_IRQ_CLR_BMSK                                    0x20000
+#define HWIO_IPA_IRQ_CLR_EE_n_PIPE_YELLOW_MARKER_BELOW_IRQ_CLR_SHFT                                       0x11
+#define HWIO_IPA_IRQ_CLR_EE_n_BAM_GSI_IDLE_IRQ_CLR_BMSK                                                0x10000
+#define HWIO_IPA_IRQ_CLR_EE_n_BAM_GSI_IDLE_IRQ_CLR_SHFT                                                   0x10
+#define HWIO_IPA_IRQ_CLR_EE_n_TX_HOLB_DROP_IRQ_CLR_BMSK                                                 0x8000
+#define HWIO_IPA_IRQ_CLR_EE_n_TX_HOLB_DROP_IRQ_CLR_SHFT                                                    0xf
+#define HWIO_IPA_IRQ_CLR_EE_n_TX_SUSPEND_IRQ_CLR_BMSK                                                   0x4000
+#define HWIO_IPA_IRQ_CLR_EE_n_TX_SUSPEND_IRQ_CLR_SHFT                                                      0xe
+#define HWIO_IPA_IRQ_CLR_EE_n_PROC_ERR_IRQ_CLR_BMSK                                                     0x2000
+#define HWIO_IPA_IRQ_CLR_EE_n_PROC_ERR_IRQ_CLR_SHFT                                                        0xd
+#define HWIO_IPA_IRQ_CLR_EE_n_STEP_MODE_IRQ_CLR_BMSK                                                    0x1000
+#define HWIO_IPA_IRQ_CLR_EE_n_STEP_MODE_IRQ_CLR_SHFT                                                       0xc
+#define HWIO_IPA_IRQ_CLR_EE_n_TX_ERR_IRQ_CLR_BMSK                                                        0x800
+#define HWIO_IPA_IRQ_CLR_EE_n_TX_ERR_IRQ_CLR_SHFT                                                          0xb
+#define HWIO_IPA_IRQ_CLR_EE_n_DEAGGR_ERR_IRQ_CLR_BMSK                                                    0x400
+#define HWIO_IPA_IRQ_CLR_EE_n_DEAGGR_ERR_IRQ_CLR_SHFT                                                      0xa
+#define HWIO_IPA_IRQ_CLR_EE_n_RX_ERR_IRQ_CLR_BMSK                                                        0x200
+#define HWIO_IPA_IRQ_CLR_EE_n_RX_ERR_IRQ_CLR_SHFT                                                          0x9
+#define HWIO_IPA_IRQ_CLR_EE_n_PROC_TO_UC_ACK_Q_NOT_EMPTY_IRQ_CLR_BMSK                                    0x100
+#define HWIO_IPA_IRQ_CLR_EE_n_PROC_TO_UC_ACK_Q_NOT_EMPTY_IRQ_CLR_SHFT                                      0x8
+#define HWIO_IPA_IRQ_CLR_EE_n_UC_RX_CMD_Q_NOT_FULL_IRQ_CLR_BMSK                                           0x80
+#define HWIO_IPA_IRQ_CLR_EE_n_UC_RX_CMD_Q_NOT_FULL_IRQ_CLR_SHFT                                            0x7
+#define HWIO_IPA_IRQ_CLR_EE_n_UC_IN_Q_NOT_EMPTY_IRQ_CLR_BMSK                                              0x40
+#define HWIO_IPA_IRQ_CLR_EE_n_UC_IN_Q_NOT_EMPTY_IRQ_CLR_SHFT                                               0x6
+#define HWIO_IPA_IRQ_CLR_EE_n_UC_IRQ_3_CLR_BMSK                                                           0x20
+#define HWIO_IPA_IRQ_CLR_EE_n_UC_IRQ_3_CLR_SHFT                                                            0x5
+#define HWIO_IPA_IRQ_CLR_EE_n_UC_IRQ_2_CLR_BMSK                                                           0x10
+#define HWIO_IPA_IRQ_CLR_EE_n_UC_IRQ_2_CLR_SHFT                                                            0x4
+#define HWIO_IPA_IRQ_CLR_EE_n_UC_IRQ_1_CLR_BMSK                                                            0x8
+#define HWIO_IPA_IRQ_CLR_EE_n_UC_IRQ_1_CLR_SHFT                                                            0x3
+#define HWIO_IPA_IRQ_CLR_EE_n_UC_IRQ_0_CLR_BMSK                                                            0x4
+#define HWIO_IPA_IRQ_CLR_EE_n_UC_IRQ_0_CLR_SHFT                                                            0x2
+#define HWIO_IPA_IRQ_CLR_EE_n_BAD_SNOC_ACCESS_IRQ_CLR_BMSK                                                 0x1
+#define HWIO_IPA_IRQ_CLR_EE_n_BAD_SNOC_ACCESS_IRQ_CLR_SHFT                                                 0x0
+
+#define HWIO_IPA_SNOC_FEC_EE_n_ADDR(n)                                                              (IPA_EE_REG_BASE      + 0x00000018 + 0x1000 * (n))
+#define HWIO_IPA_SNOC_FEC_EE_n_PHYS(n)                                                              (IPA_EE_REG_BASE_PHYS + 0x00000018 + 0x1000 * (n))
+#define HWIO_IPA_SNOC_FEC_EE_n_OFFS(n)                                                              (IPA_EE_REG_BASE_OFFS + 0x00000018 + 0x1000 * (n))
+#define HWIO_IPA_SNOC_FEC_EE_n_RMSK                                                                 0xb001ffff
+#define HWIO_IPA_SNOC_FEC_EE_n_MAXn                                                                          3
+#define HWIO_IPA_SNOC_FEC_EE_n_ATTR                                                                        0x3
+#define HWIO_IPA_SNOC_FEC_EE_n_INI(n)        \
+        in_dword_masked(HWIO_IPA_SNOC_FEC_EE_n_ADDR(n), HWIO_IPA_SNOC_FEC_EE_n_RMSK)
+#define HWIO_IPA_SNOC_FEC_EE_n_INMI(n,mask)    \
+        in_dword_masked(HWIO_IPA_SNOC_FEC_EE_n_ADDR(n), mask)
+#define HWIO_IPA_SNOC_FEC_EE_n_OUTI(n,val)    \
+        out_dword(HWIO_IPA_SNOC_FEC_EE_n_ADDR(n),val)
+#define HWIO_IPA_SNOC_FEC_EE_n_OUTMI(n,mask,val) \
+        out_dword_masked_ns(HWIO_IPA_SNOC_FEC_EE_n_ADDR(n),mask,val,HWIO_IPA_SNOC_FEC_EE_n_INI(n))
+#define HWIO_IPA_SNOC_FEC_EE_n_DIRECTION_BMSK                                                       0x80000000
+#define HWIO_IPA_SNOC_FEC_EE_n_DIRECTION_SHFT                                                             0x1f
+#define HWIO_IPA_SNOC_FEC_EE_n_CLEAR_BMSK                                                           0x20000000
+#define HWIO_IPA_SNOC_FEC_EE_n_CLEAR_SHFT                                                                 0x1d
+#define HWIO_IPA_SNOC_FEC_EE_n_VALID_BMSK                                                           0x10000000
+#define HWIO_IPA_SNOC_FEC_EE_n_VALID_SHFT                                                                 0x1c
+#define HWIO_IPA_SNOC_FEC_EE_n_TID_BMSK                                                                0x1f000
+#define HWIO_IPA_SNOC_FEC_EE_n_TID_SHFT                                                                    0xc
+#define HWIO_IPA_SNOC_FEC_EE_n_NOC_MASTER_BMSK                                                           0xe00
+#define HWIO_IPA_SNOC_FEC_EE_n_NOC_MASTER_SHFT                                                             0x9
+#define HWIO_IPA_SNOC_FEC_EE_n_NOC_PORT_BMSK                                                             0x100
+#define HWIO_IPA_SNOC_FEC_EE_n_NOC_PORT_SHFT                                                               0x8
+#define HWIO_IPA_SNOC_FEC_EE_n_CLIENT_BMSK                                                                0xff
+#define HWIO_IPA_SNOC_FEC_EE_n_CLIENT_SHFT                                                                 0x0
+
+#define HWIO_IPA_IRQ_EE_UC_n_ADDR(n)                                                                (IPA_EE_REG_BASE      + 0x0000001c + 0x1000 * (n))
+#define HWIO_IPA_IRQ_EE_UC_n_PHYS(n)                                                                (IPA_EE_REG_BASE_PHYS + 0x0000001c + 0x1000 * (n))
+#define HWIO_IPA_IRQ_EE_UC_n_OFFS(n)                                                                (IPA_EE_REG_BASE_OFFS + 0x0000001c + 0x1000 * (n))
+#define HWIO_IPA_IRQ_EE_UC_n_RMSK                                                                          0x1
+#define HWIO_IPA_IRQ_EE_UC_n_MAXn                                                                            3
+#define HWIO_IPA_IRQ_EE_UC_n_ATTR                                                                          0x2
+#define HWIO_IPA_IRQ_EE_UC_n_OUTI(n,val)    \
+        out_dword(HWIO_IPA_IRQ_EE_UC_n_ADDR(n),val)
+#define HWIO_IPA_IRQ_EE_UC_n_INTR_BMSK                                                                     0x1
+#define HWIO_IPA_IRQ_EE_UC_n_INTR_SHFT                                                                     0x0
+
+#define HWIO_IPA_FEC_ADDR_EE_n_ADDR(n)                                                              (IPA_EE_REG_BASE      + 0x00000020 + 0x1000 * (n))
+#define HWIO_IPA_FEC_ADDR_EE_n_PHYS(n)                                                              (IPA_EE_REG_BASE_PHYS + 0x00000020 + 0x1000 * (n))
+#define HWIO_IPA_FEC_ADDR_EE_n_OFFS(n)                                                              (IPA_EE_REG_BASE_OFFS + 0x00000020 + 0x1000 * (n))
+#define HWIO_IPA_FEC_ADDR_EE_n_RMSK                                                                 0xffffffff
+#define HWIO_IPA_FEC_ADDR_EE_n_MAXn                                                                          3
+#define HWIO_IPA_FEC_ADDR_EE_n_ATTR                                                                        0x1
+#define HWIO_IPA_FEC_ADDR_EE_n_INI(n)        \
+        in_dword_masked(HWIO_IPA_FEC_ADDR_EE_n_ADDR(n), HWIO_IPA_FEC_ADDR_EE_n_RMSK)
+#define HWIO_IPA_FEC_ADDR_EE_n_INMI(n,mask)    \
+        in_dword_masked(HWIO_IPA_FEC_ADDR_EE_n_ADDR(n), mask)
+#define HWIO_IPA_FEC_ADDR_EE_n_ADDR_BMSK                                                            0xffffffff
+#define HWIO_IPA_FEC_ADDR_EE_n_ADDR_SHFT                                                                   0x0
+
+#define HWIO_IPA_FEC_ADDR_MSB_EE_n_ADDR(n)                                                          (IPA_EE_REG_BASE      + 0x00000024 + 0x1000 * (n))
+#define HWIO_IPA_FEC_ADDR_MSB_EE_n_PHYS(n)                                                          (IPA_EE_REG_BASE_PHYS + 0x00000024 + 0x1000 * (n))
+#define HWIO_IPA_FEC_ADDR_MSB_EE_n_OFFS(n)                                                          (IPA_EE_REG_BASE_OFFS + 0x00000024 + 0x1000 * (n))
+#define HWIO_IPA_FEC_ADDR_MSB_EE_n_RMSK                                                             0xffffffff
+#define HWIO_IPA_FEC_ADDR_MSB_EE_n_MAXn                                                                      3
+#define HWIO_IPA_FEC_ADDR_MSB_EE_n_ATTR                                                                    0x1
+#define HWIO_IPA_FEC_ADDR_MSB_EE_n_INI(n)        \
+        in_dword_masked(HWIO_IPA_FEC_ADDR_MSB_EE_n_ADDR(n), HWIO_IPA_FEC_ADDR_MSB_EE_n_RMSK)
+#define HWIO_IPA_FEC_ADDR_MSB_EE_n_INMI(n,mask)    \
+        in_dword_masked(HWIO_IPA_FEC_ADDR_MSB_EE_n_ADDR(n), mask)
+#define HWIO_IPA_FEC_ADDR_MSB_EE_n_ADDR_BMSK                                                        0xffffffff
+#define HWIO_IPA_FEC_ADDR_MSB_EE_n_ADDR_SHFT                                                               0x0
+
+#define HWIO_IPA_FEC_ATTR_EE_n_ADDR(n)                                                              (IPA_EE_REG_BASE      + 0x00000028 + 0x1000 * (n))
+#define HWIO_IPA_FEC_ATTR_EE_n_PHYS(n)                                                              (IPA_EE_REG_BASE_PHYS + 0x00000028 + 0x1000 * (n))
+#define HWIO_IPA_FEC_ATTR_EE_n_OFFS(n)                                                              (IPA_EE_REG_BASE_OFFS + 0x00000028 + 0x1000 * (n))
+#define HWIO_IPA_FEC_ATTR_EE_n_RMSK                                                                 0xffffffff
+#define HWIO_IPA_FEC_ATTR_EE_n_MAXn                                                                          3
+#define HWIO_IPA_FEC_ATTR_EE_n_ATTR                                                                        0x1
+#define HWIO_IPA_FEC_ATTR_EE_n_INI(n)        \
+        in_dword_masked(HWIO_IPA_FEC_ATTR_EE_n_ADDR(n), HWIO_IPA_FEC_ATTR_EE_n_RMSK)
+#define HWIO_IPA_FEC_ATTR_EE_n_INMI(n,mask)    \
+        in_dword_masked(HWIO_IPA_FEC_ATTR_EE_n_ADDR(n), mask)
+#define HWIO_IPA_FEC_ATTR_EE_n_ERROR_INFO_BMSK                                                      0xffffffc0
+#define HWIO_IPA_FEC_ATTR_EE_n_ERROR_INFO_SHFT                                                             0x6
+#define HWIO_IPA_FEC_ATTR_EE_n_OPCODE_BMSK                                                                0x3f
+#define HWIO_IPA_FEC_ATTR_EE_n_OPCODE_SHFT                                                                 0x0
+
+#define HWIO_IPA_DRBIP_FEC_INFO_EE_n_ADDR(n)                                                        (IPA_EE_REG_BASE      + 0x00000060 + 0x1000 * (n))
+#define HWIO_IPA_DRBIP_FEC_INFO_EE_n_PHYS(n)                                                        (IPA_EE_REG_BASE_PHYS + 0x00000060 + 0x1000 * (n))
+#define HWIO_IPA_DRBIP_FEC_INFO_EE_n_OFFS(n)                                                        (IPA_EE_REG_BASE_OFFS + 0x00000060 + 0x1000 * (n))
+#define HWIO_IPA_DRBIP_FEC_INFO_EE_n_RMSK                                                           0xffffffff
+#define HWIO_IPA_DRBIP_FEC_INFO_EE_n_MAXn                                                                    3
+#define HWIO_IPA_DRBIP_FEC_INFO_EE_n_ATTR                                                                  0x1
+#define HWIO_IPA_DRBIP_FEC_INFO_EE_n_INI(n)        \
+        in_dword_masked(HWIO_IPA_DRBIP_FEC_INFO_EE_n_ADDR(n), HWIO_IPA_DRBIP_FEC_INFO_EE_n_RMSK)
+#define HWIO_IPA_DRBIP_FEC_INFO_EE_n_INMI(n,mask)    \
+        in_dword_masked(HWIO_IPA_DRBIP_FEC_INFO_EE_n_ADDR(n), mask)
+#define HWIO_IPA_DRBIP_FEC_INFO_EE_n_AVAIL_DATA_SECTORS_BMSK                                        0xff000000
+#define HWIO_IPA_DRBIP_FEC_INFO_EE_n_AVAIL_DATA_SECTORS_SHFT                                              0x18
+#define HWIO_IPA_DRBIP_FEC_INFO_EE_n_REQUIRED_DATA_SECTORS_BMSK                                       0xff0000
+#define HWIO_IPA_DRBIP_FEC_INFO_EE_n_REQUIRED_DATA_SECTORS_SHFT                                           0x10
+#define HWIO_IPA_DRBIP_FEC_INFO_EE_n_SRC_PIPE_BMSK                                                      0xff00
+#define HWIO_IPA_DRBIP_FEC_INFO_EE_n_SRC_PIPE_SHFT                                                         0x8
+#define HWIO_IPA_DRBIP_FEC_INFO_EE_n_SRC_GRP_BMSK                                                         0xf0
+#define HWIO_IPA_DRBIP_FEC_INFO_EE_n_SRC_GRP_SHFT                                                          0x4
+#define HWIO_IPA_DRBIP_FEC_INFO_EE_n_ERROR_CODE_BMSK                                                       0xf
+#define HWIO_IPA_DRBIP_FEC_INFO_EE_n_ERROR_CODE_SHFT                                                       0x0
+
+#define HWIO_IPA_DRBIP_FEC_INFO_EXT_EE_n_ADDR(n)                                                    (IPA_EE_REG_BASE      + 0x00000064 + 0x1000 * (n))
+#define HWIO_IPA_DRBIP_FEC_INFO_EXT_EE_n_PHYS(n)                                                    (IPA_EE_REG_BASE_PHYS + 0x00000064 + 0x1000 * (n))
+#define HWIO_IPA_DRBIP_FEC_INFO_EXT_EE_n_OFFS(n)                                                    (IPA_EE_REG_BASE_OFFS + 0x00000064 + 0x1000 * (n))
+#define HWIO_IPA_DRBIP_FEC_INFO_EXT_EE_n_RMSK                                                         0xffffff
+#define HWIO_IPA_DRBIP_FEC_INFO_EXT_EE_n_MAXn                                                                3
+#define HWIO_IPA_DRBIP_FEC_INFO_EXT_EE_n_ATTR                                                              0x1
+#define HWIO_IPA_DRBIP_FEC_INFO_EXT_EE_n_INI(n)        \
+        in_dword_masked(HWIO_IPA_DRBIP_FEC_INFO_EXT_EE_n_ADDR(n), HWIO_IPA_DRBIP_FEC_INFO_EXT_EE_n_RMSK)
+#define HWIO_IPA_DRBIP_FEC_INFO_EXT_EE_n_INMI(n,mask)    \
+        in_dword_masked(HWIO_IPA_DRBIP_FEC_INFO_EXT_EE_n_ADDR(n), mask)
+#define HWIO_IPA_DRBIP_FEC_INFO_EXT_EE_n_OPOCODE_BMSK                                                 0xff0000
+#define HWIO_IPA_DRBIP_FEC_INFO_EXT_EE_n_OPOCODE_SHFT                                                     0x10
+#define HWIO_IPA_DRBIP_FEC_INFO_EXT_EE_n_SIZE_BMSK                                                      0xffff
+#define HWIO_IPA_DRBIP_FEC_INFO_EXT_EE_n_SIZE_SHFT                                                         0x0
+
+#define HWIO_IPA_SUSPEND_IRQ_INFO_EE_n_REG_k_ADDR(n,k)                                              (IPA_EE_REG_BASE      + 0x00000030 + 0x1000 * (n) + 0x4 * (k))
+#define HWIO_IPA_SUSPEND_IRQ_INFO_EE_n_REG_k_PHYS(n,k)                                              (IPA_EE_REG_BASE_PHYS + 0x00000030 + 0x1000 * (n) + 0x4 * (k))
+#define HWIO_IPA_SUSPEND_IRQ_INFO_EE_n_REG_k_OFFS(n,k)                                              (IPA_EE_REG_BASE_OFFS + 0x00000030 + 0x1000 * (n) + 0x4 * (k))
+#define HWIO_IPA_SUSPEND_IRQ_INFO_EE_n_REG_k_RMSK                                                   0xffffffff
+#define HWIO_IPA_SUSPEND_IRQ_INFO_EE_n_REG_k_MAXn                                                            3
+#define HWIO_IPA_SUSPEND_IRQ_INFO_EE_n_REG_k_MAXk                                                            1
+#define HWIO_IPA_SUSPEND_IRQ_INFO_EE_n_REG_k_ATTR                                                          0x1
+#define HWIO_IPA_SUSPEND_IRQ_INFO_EE_n_REG_k_INI2(n,k)        \
+        in_dword_masked(HWIO_IPA_SUSPEND_IRQ_INFO_EE_n_REG_k_ADDR(n,k), HWIO_IPA_SUSPEND_IRQ_INFO_EE_n_REG_k_RMSK)
+#define HWIO_IPA_SUSPEND_IRQ_INFO_EE_n_REG_k_INMI2(n,k,mask)    \
+        in_dword_masked(HWIO_IPA_SUSPEND_IRQ_INFO_EE_n_REG_k_ADDR(n,k), mask)
+#define HWIO_IPA_SUSPEND_IRQ_INFO_EE_n_REG_k_ENDPOINTS_BMSK                                         0xffffffff
+#define HWIO_IPA_SUSPEND_IRQ_INFO_EE_n_REG_k_ENDPOINTS_SHFT                                                0x0
+
+#define HWIO_IPA_SUSPEND_IRQ_EN_EE_n_REG_k_ADDR(n,k)                                                (IPA_EE_REG_BASE      + 0x00000050 + 0x1000 * (n) + 0x4 * (k))
+#define HWIO_IPA_SUSPEND_IRQ_EN_EE_n_REG_k_PHYS(n,k)                                                (IPA_EE_REG_BASE_PHYS + 0x00000050 + 0x1000 * (n) + 0x4 * (k))
+#define HWIO_IPA_SUSPEND_IRQ_EN_EE_n_REG_k_OFFS(n,k)                                                (IPA_EE_REG_BASE_OFFS + 0x00000050 + 0x1000 * (n) + 0x4 * (k))
+#define HWIO_IPA_SUSPEND_IRQ_EN_EE_n_REG_k_RMSK                                                     0xffffffff
+#define HWIO_IPA_SUSPEND_IRQ_EN_EE_n_REG_k_MAXn                                                              3
+#define HWIO_IPA_SUSPEND_IRQ_EN_EE_n_REG_k_MAXk                                                              1
+#define HWIO_IPA_SUSPEND_IRQ_EN_EE_n_REG_k_ATTR                                                            0x3
+#define HWIO_IPA_SUSPEND_IRQ_EN_EE_n_REG_k_INI2(n,k)        \
+        in_dword_masked(HWIO_IPA_SUSPEND_IRQ_EN_EE_n_REG_k_ADDR(n,k), HWIO_IPA_SUSPEND_IRQ_EN_EE_n_REG_k_RMSK)
+#define HWIO_IPA_SUSPEND_IRQ_EN_EE_n_REG_k_INMI2(n,k,mask)    \
+        in_dword_masked(HWIO_IPA_SUSPEND_IRQ_EN_EE_n_REG_k_ADDR(n,k), mask)
+#define HWIO_IPA_SUSPEND_IRQ_EN_EE_n_REG_k_OUTI2(n,k,val)    \
+        out_dword(HWIO_IPA_SUSPEND_IRQ_EN_EE_n_REG_k_ADDR(n,k),val)
+#define HWIO_IPA_SUSPEND_IRQ_EN_EE_n_REG_k_OUTMI2(n,k,mask,val) \
+        out_dword_masked_ns(HWIO_IPA_SUSPEND_IRQ_EN_EE_n_REG_k_ADDR(n,k),mask,val,HWIO_IPA_SUSPEND_IRQ_EN_EE_n_REG_k_INI2(n,k))
+#define HWIO_IPA_SUSPEND_IRQ_EN_EE_n_REG_k_ENDPOINTS_BMSK                                           0xffffffff
+#define HWIO_IPA_SUSPEND_IRQ_EN_EE_n_REG_k_ENDPOINTS_SHFT                                                  0x0
+
+#define HWIO_IPA_SUSPEND_IRQ_CLR_EE_n_REG_k_ADDR(n,k)                                               (IPA_EE_REG_BASE      + 0x00000070 + 0x1000 * (n) + 0x4 * (k))
+#define HWIO_IPA_SUSPEND_IRQ_CLR_EE_n_REG_k_PHYS(n,k)                                               (IPA_EE_REG_BASE_PHYS + 0x00000070 + 0x1000 * (n) + 0x4 * (k))
+#define HWIO_IPA_SUSPEND_IRQ_CLR_EE_n_REG_k_OFFS(n,k)                                               (IPA_EE_REG_BASE_OFFS + 0x00000070 + 0x1000 * (n) + 0x4 * (k))
+#define HWIO_IPA_SUSPEND_IRQ_CLR_EE_n_REG_k_RMSK                                                    0xffffffff
+#define HWIO_IPA_SUSPEND_IRQ_CLR_EE_n_REG_k_MAXn                                                             3
+#define HWIO_IPA_SUSPEND_IRQ_CLR_EE_n_REG_k_MAXk                                                             1
+#define HWIO_IPA_SUSPEND_IRQ_CLR_EE_n_REG_k_ATTR                                                           0x2
+#define HWIO_IPA_SUSPEND_IRQ_CLR_EE_n_REG_k_OUTI2(n,k,val)    \
+        out_dword(HWIO_IPA_SUSPEND_IRQ_CLR_EE_n_REG_k_ADDR(n,k),val)
+#define HWIO_IPA_SUSPEND_IRQ_CLR_EE_n_REG_k_ENDPOINTS_BMSK                                          0xffffffff
+#define HWIO_IPA_SUSPEND_IRQ_CLR_EE_n_REG_k_ENDPOINTS_SHFT                                                 0x0
+
+#define HWIO_IPA_HOLB_DROP_IRQ_INFO_EE_n_REG_k_ADDR(n,k)                                            (IPA_EE_REG_BASE      + 0x00000090 + 0x1000 * (n) + 0x4 * (k))
+#define HWIO_IPA_HOLB_DROP_IRQ_INFO_EE_n_REG_k_PHYS(n,k)                                            (IPA_EE_REG_BASE_PHYS + 0x00000090 + 0x1000 * (n) + 0x4 * (k))
+#define HWIO_IPA_HOLB_DROP_IRQ_INFO_EE_n_REG_k_OFFS(n,k)                                            (IPA_EE_REG_BASE_OFFS + 0x00000090 + 0x1000 * (n) + 0x4 * (k))
+#define HWIO_IPA_HOLB_DROP_IRQ_INFO_EE_n_REG_k_RMSK                                                 0xffffffff
+#define HWIO_IPA_HOLB_DROP_IRQ_INFO_EE_n_REG_k_MAXn                                                          3
+#define HWIO_IPA_HOLB_DROP_IRQ_INFO_EE_n_REG_k_MAXk                                                          1
+#define HWIO_IPA_HOLB_DROP_IRQ_INFO_EE_n_REG_k_ATTR                                                        0x1
+#define HWIO_IPA_HOLB_DROP_IRQ_INFO_EE_n_REG_k_INI2(n,k)        \
+        in_dword_masked(HWIO_IPA_HOLB_DROP_IRQ_INFO_EE_n_REG_k_ADDR(n,k), HWIO_IPA_HOLB_DROP_IRQ_INFO_EE_n_REG_k_RMSK)
+#define HWIO_IPA_HOLB_DROP_IRQ_INFO_EE_n_REG_k_INMI2(n,k,mask)    \
+        in_dword_masked(HWIO_IPA_HOLB_DROP_IRQ_INFO_EE_n_REG_k_ADDR(n,k), mask)
+#define HWIO_IPA_HOLB_DROP_IRQ_INFO_EE_n_REG_k_ENDPOINTS_BMSK                                       0xffffffff
+#define HWIO_IPA_HOLB_DROP_IRQ_INFO_EE_n_REG_k_ENDPOINTS_SHFT                                              0x0
+
+#define HWIO_IPA_HOLB_DROP_IRQ_EN_EE_n_REG_k_ADDR(n,k)                                              (IPA_EE_REG_BASE      + 0x000000b0 + 0x1000 * (n) + 0x4 * (k))
+#define HWIO_IPA_HOLB_DROP_IRQ_EN_EE_n_REG_k_PHYS(n,k)                                              (IPA_EE_REG_BASE_PHYS + 0x000000b0 + 0x1000 * (n) + 0x4 * (k))
+#define HWIO_IPA_HOLB_DROP_IRQ_EN_EE_n_REG_k_OFFS(n,k)                                              (IPA_EE_REG_BASE_OFFS + 0x000000b0 + 0x1000 * (n) + 0x4 * (k))
+#define HWIO_IPA_HOLB_DROP_IRQ_EN_EE_n_REG_k_RMSK                                                   0xffffffff
+#define HWIO_IPA_HOLB_DROP_IRQ_EN_EE_n_REG_k_MAXn                                                            3
+#define HWIO_IPA_HOLB_DROP_IRQ_EN_EE_n_REG_k_MAXk                                                            1
+#define HWIO_IPA_HOLB_DROP_IRQ_EN_EE_n_REG_k_ATTR                                                          0x3
+#define HWIO_IPA_HOLB_DROP_IRQ_EN_EE_n_REG_k_INI2(n,k)        \
+        in_dword_masked(HWIO_IPA_HOLB_DROP_IRQ_EN_EE_n_REG_k_ADDR(n,k), HWIO_IPA_HOLB_DROP_IRQ_EN_EE_n_REG_k_RMSK)
+#define HWIO_IPA_HOLB_DROP_IRQ_EN_EE_n_REG_k_INMI2(n,k,mask)    \
+        in_dword_masked(HWIO_IPA_HOLB_DROP_IRQ_EN_EE_n_REG_k_ADDR(n,k), mask)
+#define HWIO_IPA_HOLB_DROP_IRQ_EN_EE_n_REG_k_OUTI2(n,k,val)    \
+        out_dword(HWIO_IPA_HOLB_DROP_IRQ_EN_EE_n_REG_k_ADDR(n,k),val)
+#define HWIO_IPA_HOLB_DROP_IRQ_EN_EE_n_REG_k_OUTMI2(n,k,mask,val) \
+        out_dword_masked_ns(HWIO_IPA_HOLB_DROP_IRQ_EN_EE_n_REG_k_ADDR(n,k),mask,val,HWIO_IPA_HOLB_DROP_IRQ_EN_EE_n_REG_k_INI2(n,k))
+#define HWIO_IPA_HOLB_DROP_IRQ_EN_EE_n_REG_k_ENDPOINTS_BMSK                                         0xffffffff
+#define HWIO_IPA_HOLB_DROP_IRQ_EN_EE_n_REG_k_ENDPOINTS_SHFT                                                0x0
+
+#define HWIO_IPA_HOLB_DROP_IRQ_CLR_EE_n_REG_k_ADDR(n,k)                                             (IPA_EE_REG_BASE      + 0x000000c0 + 0x1000 * (n) + 0x4 * (k))
+#define HWIO_IPA_HOLB_DROP_IRQ_CLR_EE_n_REG_k_PHYS(n,k)                                             (IPA_EE_REG_BASE_PHYS + 0x000000c0 + 0x1000 * (n) + 0x4 * (k))
+#define HWIO_IPA_HOLB_DROP_IRQ_CLR_EE_n_REG_k_OFFS(n,k)                                             (IPA_EE_REG_BASE_OFFS + 0x000000c0 + 0x1000 * (n) + 0x4 * (k))
+#define HWIO_IPA_HOLB_DROP_IRQ_CLR_EE_n_REG_k_RMSK                                                  0xffffffff
+#define HWIO_IPA_HOLB_DROP_IRQ_CLR_EE_n_REG_k_MAXn                                                           3
+#define HWIO_IPA_HOLB_DROP_IRQ_CLR_EE_n_REG_k_MAXk                                                           1
+#define HWIO_IPA_HOLB_DROP_IRQ_CLR_EE_n_REG_k_ATTR                                                         0x2
+#define HWIO_IPA_HOLB_DROP_IRQ_CLR_EE_n_REG_k_OUTI2(n,k,val)    \
+        out_dword(HWIO_IPA_HOLB_DROP_IRQ_CLR_EE_n_REG_k_ADDR(n,k),val)
+#define HWIO_IPA_HOLB_DROP_IRQ_CLR_EE_n_REG_k_ENDPOINTS_BMSK                                        0xffffffff
+#define HWIO_IPA_HOLB_DROP_IRQ_CLR_EE_n_REG_k_ENDPOINTS_SHFT                                               0x0
+
+#define HWIO_IPA_MODEM_BEARER_INIT_VALUES_0_ADDR                                                    (IPA_EE_REG_BASE      + 0x00001100)
+#define HWIO_IPA_MODEM_BEARER_INIT_VALUES_0_PHYS                                                    (IPA_EE_REG_BASE_PHYS + 0x00001100)
+#define HWIO_IPA_MODEM_BEARER_INIT_VALUES_0_OFFS                                                    (IPA_EE_REG_BASE_OFFS + 0x00001100)
+#define HWIO_IPA_MODEM_BEARER_INIT_VALUES_0_RMSK                                                    0xff1ff0ff
+#define HWIO_IPA_MODEM_BEARER_INIT_VALUES_0_ATTR                                                           0x1
+#define HWIO_IPA_MODEM_BEARER_INIT_VALUES_0_IN          \
+        in_dword_masked(HWIO_IPA_MODEM_BEARER_INIT_VALUES_0_ADDR, HWIO_IPA_MODEM_BEARER_INIT_VALUES_0_RMSK)
+#define HWIO_IPA_MODEM_BEARER_INIT_VALUES_0_INM(m)      \
+        in_dword_masked(HWIO_IPA_MODEM_BEARER_INIT_VALUES_0_ADDR, m)
+#define HWIO_IPA_MODEM_BEARER_INIT_VALUES_0_MODEM_BEARER_INIT_BEARER_BMSK                           0xff000000
+#define HWIO_IPA_MODEM_BEARER_INIT_VALUES_0_MODEM_BEARER_INIT_BEARER_SHFT                                 0x18
+#define HWIO_IPA_MODEM_BEARER_INIT_VALUES_0_MODEM_BEARER_INIT_CPHR_KEY_INDX_BMSK                      0x1f0000
+#define HWIO_IPA_MODEM_BEARER_INIT_VALUES_0_MODEM_BEARER_INIT_CPHR_KEY_INDX_SHFT                          0x10
+#define HWIO_IPA_MODEM_BEARER_INIT_VALUES_0_MODEM_BEARER_INIT_CPHR_ALGORITHM_BMSK                       0xf000
+#define HWIO_IPA_MODEM_BEARER_INIT_VALUES_0_MODEM_BEARER_INIT_CPHR_ALGORITHM_SHFT                          0xc
+#define HWIO_IPA_MODEM_BEARER_INIT_VALUES_0_MODEM_BEARER_INIT_L2_HDR_SIZE_BMSK                            0xff
+#define HWIO_IPA_MODEM_BEARER_INIT_VALUES_0_MODEM_BEARER_INIT_L2_HDR_SIZE_SHFT                             0x0
+
+#define HWIO_IPA_MODEM_BEARER_INIT_VALUES_1_ADDR                                                    (IPA_EE_REG_BASE      + 0x00001104)
+#define HWIO_IPA_MODEM_BEARER_INIT_VALUES_1_PHYS                                                    (IPA_EE_REG_BASE_PHYS + 0x00001104)
+#define HWIO_IPA_MODEM_BEARER_INIT_VALUES_1_OFFS                                                    (IPA_EE_REG_BASE_OFFS + 0x00001104)
+#define HWIO_IPA_MODEM_BEARER_INIT_VALUES_1_RMSK                                                    0xffffffff
+#define HWIO_IPA_MODEM_BEARER_INIT_VALUES_1_ATTR                                                           0x1
+#define HWIO_IPA_MODEM_BEARER_INIT_VALUES_1_IN          \
+        in_dword_masked(HWIO_IPA_MODEM_BEARER_INIT_VALUES_1_ADDR, HWIO_IPA_MODEM_BEARER_INIT_VALUES_1_RMSK)
+#define HWIO_IPA_MODEM_BEARER_INIT_VALUES_1_INM(m)      \
+        in_dword_masked(HWIO_IPA_MODEM_BEARER_INIT_VALUES_1_ADDR, m)
+#define HWIO_IPA_MODEM_BEARER_INIT_VALUES_1_MODEM_BEARER_INIT_BEARER_SEL_BMSK                       0x80000000
+#define HWIO_IPA_MODEM_BEARER_INIT_VALUES_1_MODEM_BEARER_INIT_BEARER_SEL_SHFT                             0x1f
+#define HWIO_IPA_MODEM_BEARER_INIT_VALUES_1_MODEM_BEARER_INIT_DIRECTION_BMSK                        0x40000000
+#define HWIO_IPA_MODEM_BEARER_INIT_VALUES_1_MODEM_BEARER_INIT_DIRECTION_SHFT                              0x1e
+#define HWIO_IPA_MODEM_BEARER_INIT_VALUES_1_MODEM_BEARER_INIT_CPHR_OFST_START_BMSK                  0x3fff0000
+#define HWIO_IPA_MODEM_BEARER_INIT_VALUES_1_MODEM_BEARER_INIT_CPHR_OFST_START_SHFT                        0x10
+#define HWIO_IPA_MODEM_BEARER_INIT_VALUES_1_MODEM_BEARER_INIT_CPHR_OFST_KEYSTRM_BMSK                    0xffff
+#define HWIO_IPA_MODEM_BEARER_INIT_VALUES_1_MODEM_BEARER_INIT_CPHR_OFST_KEYSTRM_SHFT                       0x0
+
+#define HWIO_IPA_MODEM_BEARER_INIT_VALUES_2_ADDR                                                    (IPA_EE_REG_BASE      + 0x00001108)
+#define HWIO_IPA_MODEM_BEARER_INIT_VALUES_2_PHYS                                                    (IPA_EE_REG_BASE_PHYS + 0x00001108)
+#define HWIO_IPA_MODEM_BEARER_INIT_VALUES_2_OFFS                                                    (IPA_EE_REG_BASE_OFFS + 0x00001108)
+#define HWIO_IPA_MODEM_BEARER_INIT_VALUES_2_RMSK                                                        0x31ff
+#define HWIO_IPA_MODEM_BEARER_INIT_VALUES_2_ATTR                                                           0x1
+#define HWIO_IPA_MODEM_BEARER_INIT_VALUES_2_IN          \
+        in_dword_masked(HWIO_IPA_MODEM_BEARER_INIT_VALUES_2_ADDR, HWIO_IPA_MODEM_BEARER_INIT_VALUES_2_RMSK)
+#define HWIO_IPA_MODEM_BEARER_INIT_VALUES_2_INM(m)      \
+        in_dword_masked(HWIO_IPA_MODEM_BEARER_INIT_VALUES_2_ADDR, m)
+#define HWIO_IPA_MODEM_BEARER_INIT_VALUES_2_MODEM_BEARER_INIT_IP_MACI_SIZE_BMSK                         0x3000
+#define HWIO_IPA_MODEM_BEARER_INIT_VALUES_2_MODEM_BEARER_INIT_IP_MACI_SIZE_SHFT                            0xc
+#define HWIO_IPA_MODEM_BEARER_INIT_VALUES_2_MODEM_BEARER_INIT_IP_KEY_INDX_BMSK                           0x1f0
+#define HWIO_IPA_MODEM_BEARER_INIT_VALUES_2_MODEM_BEARER_INIT_IP_KEY_INDX_SHFT                             0x4
+#define HWIO_IPA_MODEM_BEARER_INIT_VALUES_2_MODEM_BEARER_INIT_IP_ALGORITHM_BMSK                            0xf
+#define HWIO_IPA_MODEM_BEARER_INIT_VALUES_2_MODEM_BEARER_INIT_IP_ALGORITHM_SHFT                            0x0
+
+#define HWIO_IPA_MODEM_BEARER_CONFIG_VALUES_0_ADDR                                                  (IPA_EE_REG_BASE      + 0x0000110c)
+#define HWIO_IPA_MODEM_BEARER_CONFIG_VALUES_0_PHYS                                                  (IPA_EE_REG_BASE_PHYS + 0x0000110c)
+#define HWIO_IPA_MODEM_BEARER_CONFIG_VALUES_0_OFFS                                                  (IPA_EE_REG_BASE_OFFS + 0x0000110c)
+#define HWIO_IPA_MODEM_BEARER_CONFIG_VALUES_0_RMSK                                                  0xffffffff
+#define HWIO_IPA_MODEM_BEARER_CONFIG_VALUES_0_ATTR                                                         0x1
+#define HWIO_IPA_MODEM_BEARER_CONFIG_VALUES_0_IN          \
+        in_dword_masked(HWIO_IPA_MODEM_BEARER_CONFIG_VALUES_0_ADDR, HWIO_IPA_MODEM_BEARER_CONFIG_VALUES_0_RMSK)
+#define HWIO_IPA_MODEM_BEARER_CONFIG_VALUES_0_INM(m)      \
+        in_dword_masked(HWIO_IPA_MODEM_BEARER_CONFIG_VALUES_0_ADDR, m)
+#define HWIO_IPA_MODEM_BEARER_CONFIG_VALUES_0_MODEM_BEARER_CONFIG_COUNT_F_BMSK                      0xffffffff
+#define HWIO_IPA_MODEM_BEARER_CONFIG_VALUES_0_MODEM_BEARER_CONFIG_COUNT_F_SHFT                             0x0
+
+#define HWIO_IPA_MODEM_BEARER_CONFIG_VALUES_1_ADDR                                                  (IPA_EE_REG_BASE      + 0x00001110)
+#define HWIO_IPA_MODEM_BEARER_CONFIG_VALUES_1_PHYS                                                  (IPA_EE_REG_BASE_PHYS + 0x00001110)
+#define HWIO_IPA_MODEM_BEARER_CONFIG_VALUES_1_OFFS                                                  (IPA_EE_REG_BASE_OFFS + 0x00001110)
+#define HWIO_IPA_MODEM_BEARER_CONFIG_VALUES_1_RMSK                                                      0xffff
+#define HWIO_IPA_MODEM_BEARER_CONFIG_VALUES_1_ATTR                                                         0x1
+#define HWIO_IPA_MODEM_BEARER_CONFIG_VALUES_1_IN          \
+        in_dword_masked(HWIO_IPA_MODEM_BEARER_CONFIG_VALUES_1_ADDR, HWIO_IPA_MODEM_BEARER_CONFIG_VALUES_1_RMSK)
+#define HWIO_IPA_MODEM_BEARER_CONFIG_VALUES_1_INM(m)      \
+        in_dword_masked(HWIO_IPA_MODEM_BEARER_CONFIG_VALUES_1_ADDR, m)
+#define HWIO_IPA_MODEM_BEARER_CONFIG_VALUES_1_MODEM_BEARER_CONFIG_SIZE_F_BMSK                           0xffff
+#define HWIO_IPA_MODEM_BEARER_CONFIG_VALUES_1_MODEM_BEARER_CONFIG_SIZE_F_SHFT                              0x0
+
+#define HWIO_IPA_SECURED_PIPES_n_ADDR(n)                                                            (IPA_EE_REG_BASE      + 0x00001120 + 0x4 * (n))
+#define HWIO_IPA_SECURED_PIPES_n_PHYS(n)                                                            (IPA_EE_REG_BASE_PHYS + 0x00001120 + 0x4 * (n))
+#define HWIO_IPA_SECURED_PIPES_n_OFFS(n)                                                            (IPA_EE_REG_BASE_OFFS + 0x00001120 + 0x4 * (n))
+#define HWIO_IPA_SECURED_PIPES_n_RMSK                                                               0xffffffff
+#define HWIO_IPA_SECURED_PIPES_n_MAXn                                                                        1
+#define HWIO_IPA_SECURED_PIPES_n_ATTR                                                                      0x3
+#define HWIO_IPA_SECURED_PIPES_n_INI(n)        \
+        in_dword_masked(HWIO_IPA_SECURED_PIPES_n_ADDR(n), HWIO_IPA_SECURED_PIPES_n_RMSK)
+#define HWIO_IPA_SECURED_PIPES_n_INMI(n,mask)    \
+        in_dword_masked(HWIO_IPA_SECURED_PIPES_n_ADDR(n), mask)
+#define HWIO_IPA_SECURED_PIPES_n_OUTI(n,val)    \
+        out_dword(HWIO_IPA_SECURED_PIPES_n_ADDR(n),val)
+#define HWIO_IPA_SECURED_PIPES_n_OUTMI(n,mask,val) \
+        out_dword_masked_ns(HWIO_IPA_SECURED_PIPES_n_ADDR(n),mask,val,HWIO_IPA_SECURED_PIPES_n_INI(n))
+#define HWIO_IPA_SECURED_PIPES_n_ENDPOINTS_BMSK                                                     0xffffffff
+#define HWIO_IPA_SECURED_PIPES_n_ENDPOINTS_SHFT                                                            0x0
+
+#define HWIO_IPA_MODEM_BEARER_INIT_VALUES_CFG_ADDR                                                  (IPA_EE_REG_BASE      + 0x00001140)
+#define HWIO_IPA_MODEM_BEARER_INIT_VALUES_CFG_PHYS                                                  (IPA_EE_REG_BASE_PHYS + 0x00001140)
+#define HWIO_IPA_MODEM_BEARER_INIT_VALUES_CFG_OFFS                                                  (IPA_EE_REG_BASE_OFFS + 0x00001140)
+#define HWIO_IPA_MODEM_BEARER_INIT_VALUES_CFG_RMSK                                                         0x3
+#define HWIO_IPA_MODEM_BEARER_INIT_VALUES_CFG_ATTR                                                         0x3
+#define HWIO_IPA_MODEM_BEARER_INIT_VALUES_CFG_IN          \
+        in_dword_masked(HWIO_IPA_MODEM_BEARER_INIT_VALUES_CFG_ADDR, HWIO_IPA_MODEM_BEARER_INIT_VALUES_CFG_RMSK)
+#define HWIO_IPA_MODEM_BEARER_INIT_VALUES_CFG_INM(m)      \
+        in_dword_masked(HWIO_IPA_MODEM_BEARER_INIT_VALUES_CFG_ADDR, m)
+#define HWIO_IPA_MODEM_BEARER_INIT_VALUES_CFG_OUT(v)      \
+        out_dword(HWIO_IPA_MODEM_BEARER_INIT_VALUES_CFG_ADDR,v)
+#define HWIO_IPA_MODEM_BEARER_INIT_VALUES_CFG_OUTM(m,v) \
+        out_dword_masked_ns(HWIO_IPA_MODEM_BEARER_INIT_VALUES_CFG_ADDR,m,v,HWIO_IPA_MODEM_BEARER_INIT_VALUES_CFG_IN)
+#define HWIO_IPA_MODEM_BEARER_INIT_VALUES_CFG_BEARER_CONTEXT_INDEX_SEL_BMSK                                0x3
+#define HWIO_IPA_MODEM_BEARER_INIT_VALUES_CFG_BEARER_CONTEXT_INDEX_SEL_SHFT                                0x0
+
+#define HWIO_IPA_UC_REGS_INSIDE_IPA__CONTROL_ADDR                                                   (IPA_EE_REG_BASE      + 0x00001200)
+#define HWIO_IPA_UC_REGS_INSIDE_IPA__CONTROL_PHYS                                                   (IPA_EE_REG_BASE_PHYS + 0x00001200)
+#define HWIO_IPA_UC_REGS_INSIDE_IPA__CONTROL_OFFS                                                   (IPA_EE_REG_BASE_OFFS + 0x00001200)
+#define HWIO_IPA_UC_REGS_INSIDE_IPA__CONTROL_RMSK                                                          0x1
+#define HWIO_IPA_UC_REGS_INSIDE_IPA__CONTROL_ATTR                                                          0x3
+#define HWIO_IPA_UC_REGS_INSIDE_IPA__CONTROL_IN          \
+        in_dword_masked(HWIO_IPA_UC_REGS_INSIDE_IPA__CONTROL_ADDR, HWIO_IPA_UC_REGS_INSIDE_IPA__CONTROL_RMSK)
+#define HWIO_IPA_UC_REGS_INSIDE_IPA__CONTROL_INM(m)      \
+        in_dword_masked(HWIO_IPA_UC_REGS_INSIDE_IPA__CONTROL_ADDR, m)
+#define HWIO_IPA_UC_REGS_INSIDE_IPA__CONTROL_OUT(v)      \
+        out_dword(HWIO_IPA_UC_REGS_INSIDE_IPA__CONTROL_ADDR,v)
+#define HWIO_IPA_UC_REGS_INSIDE_IPA__CONTROL_OUTM(m,v) \
+        out_dword_masked_ns(HWIO_IPA_UC_REGS_INSIDE_IPA__CONTROL_ADDR,m,v,HWIO_IPA_UC_REGS_INSIDE_IPA__CONTROL_IN)
+#define HWIO_IPA_UC_REGS_INSIDE_IPA__CONTROL_UC_ENABLE_BMSK                                                0x1
+#define HWIO_IPA_UC_REGS_INSIDE_IPA__CONTROL_UC_ENABLE_SHFT                                                0x0
+
+#define HWIO_IPA_UC_REGS_INSIDE_IPA__NMI_ADDR                                                       (IPA_EE_REG_BASE      + 0x00001204)
+#define HWIO_IPA_UC_REGS_INSIDE_IPA__NMI_PHYS                                                       (IPA_EE_REG_BASE_PHYS + 0x00001204)
+#define HWIO_IPA_UC_REGS_INSIDE_IPA__NMI_OFFS                                                       (IPA_EE_REG_BASE_OFFS + 0x00001204)
+#define HWIO_IPA_UC_REGS_INSIDE_IPA__NMI_RMSK                                                              0x1
+#define HWIO_IPA_UC_REGS_INSIDE_IPA__NMI_ATTR                                                              0x2
+#define HWIO_IPA_UC_REGS_INSIDE_IPA__NMI_OUT(v)      \
+        out_dword(HWIO_IPA_UC_REGS_INSIDE_IPA__NMI_ADDR,v)
+#define HWIO_IPA_UC_REGS_INSIDE_IPA__NMI_PULSE_BMSK                                                        0x1
+#define HWIO_IPA_UC_REGS_INSIDE_IPA__NMI_PULSE_SHFT                                                        0x0
+
+#define HWIO_IPA_DRBIP_CFG_ADDR                                                                     (IPA_EE_REG_BASE      + 0x00001400)
+#define HWIO_IPA_DRBIP_CFG_PHYS                                                                     (IPA_EE_REG_BASE_PHYS + 0x00001400)
+#define HWIO_IPA_DRBIP_CFG_OFFS                                                                     (IPA_EE_REG_BASE_OFFS + 0x00001400)
+#define HWIO_IPA_DRBIP_CFG_RMSK                                                                            0x1
+#define HWIO_IPA_DRBIP_CFG_ATTR                                                                            0x3
+#define HWIO_IPA_DRBIP_CFG_IN          \
+        in_dword_masked(HWIO_IPA_DRBIP_CFG_ADDR, HWIO_IPA_DRBIP_CFG_RMSK)
+#define HWIO_IPA_DRBIP_CFG_INM(m)      \
+        in_dword_masked(HWIO_IPA_DRBIP_CFG_ADDR, m)
+#define HWIO_IPA_DRBIP_CFG_OUT(v)      \
+        out_dword(HWIO_IPA_DRBIP_CFG_ADDR,v)
+#define HWIO_IPA_DRBIP_CFG_OUTM(m,v) \
+        out_dword_masked_ns(HWIO_IPA_DRBIP_CFG_ADDR,m,v,HWIO_IPA_DRBIP_CFG_IN)
+#define HWIO_IPA_DRBIP_CFG_OPERATION_MODE_BMSK                                                             0x1
+#define HWIO_IPA_DRBIP_CFG_OPERATION_MODE_SHFT                                                             0x0
+
+#define HWIO_IPA_SET_UC_IRQ_EE_n_ADDR(n)                                                            (IPA_EE_REG_BASE      + 0x000020e0 + 0x4 * (n))
+#define HWIO_IPA_SET_UC_IRQ_EE_n_PHYS(n)                                                            (IPA_EE_REG_BASE_PHYS + 0x000020e0 + 0x4 * (n))
+#define HWIO_IPA_SET_UC_IRQ_EE_n_OFFS(n)                                                            (IPA_EE_REG_BASE_OFFS + 0x000020e0 + 0x4 * (n))
+#define HWIO_IPA_SET_UC_IRQ_EE_n_RMSK                                                                      0xf
+#define HWIO_IPA_SET_UC_IRQ_EE_n_MAXn                                                                        3
+#define HWIO_IPA_SET_UC_IRQ_EE_n_ATTR                                                                      0x2
+#define HWIO_IPA_SET_UC_IRQ_EE_n_OUTI(n,val)    \
+        out_dword(HWIO_IPA_SET_UC_IRQ_EE_n_ADDR(n),val)
+#define HWIO_IPA_SET_UC_IRQ_EE_n_SET_UC_IRQ_3_BMSK                                                         0x8
+#define HWIO_IPA_SET_UC_IRQ_EE_n_SET_UC_IRQ_3_SHFT                                                         0x3
+#define HWIO_IPA_SET_UC_IRQ_EE_n_SET_UC_IRQ_2_BMSK                                                         0x4
+#define HWIO_IPA_SET_UC_IRQ_EE_n_SET_UC_IRQ_2_SHFT                                                         0x2
+#define HWIO_IPA_SET_UC_IRQ_EE_n_SET_UC_IRQ_1_BMSK                                                         0x2
+#define HWIO_IPA_SET_UC_IRQ_EE_n_SET_UC_IRQ_1_SHFT                                                         0x1
+#define HWIO_IPA_SET_UC_IRQ_EE_n_SET_UC_IRQ_0_BMSK                                                         0x1
+#define HWIO_IPA_SET_UC_IRQ_EE_n_SET_UC_IRQ_0_SHFT                                                         0x0
+
+#define HWIO_IPA_SET_UC_IRQ_ALL_EES_ADDR                                                            (IPA_EE_REG_BASE      + 0x000020f0)
+#define HWIO_IPA_SET_UC_IRQ_ALL_EES_PHYS                                                            (IPA_EE_REG_BASE_PHYS + 0x000020f0)
+#define HWIO_IPA_SET_UC_IRQ_ALL_EES_OFFS                                                            (IPA_EE_REG_BASE_OFFS + 0x000020f0)
+#define HWIO_IPA_SET_UC_IRQ_ALL_EES_RMSK                                                                   0xf
+#define HWIO_IPA_SET_UC_IRQ_ALL_EES_ATTR                                                                   0x2
+#define HWIO_IPA_SET_UC_IRQ_ALL_EES_OUT(v)      \
+        out_dword(HWIO_IPA_SET_UC_IRQ_ALL_EES_ADDR,v)
+#define HWIO_IPA_SET_UC_IRQ_ALL_EES_SET_UC_IRQ_3_BMSK                                                      0x8
+#define HWIO_IPA_SET_UC_IRQ_ALL_EES_SET_UC_IRQ_3_SHFT                                                      0x3
+#define HWIO_IPA_SET_UC_IRQ_ALL_EES_SET_UC_IRQ_2_BMSK                                                      0x4
+#define HWIO_IPA_SET_UC_IRQ_ALL_EES_SET_UC_IRQ_2_SHFT                                                      0x2
+#define HWIO_IPA_SET_UC_IRQ_ALL_EES_SET_UC_IRQ_1_BMSK                                                      0x2
+#define HWIO_IPA_SET_UC_IRQ_ALL_EES_SET_UC_IRQ_1_SHFT                                                      0x1
+#define HWIO_IPA_SET_UC_IRQ_ALL_EES_SET_UC_IRQ_0_BMSK                                                      0x1
+#define HWIO_IPA_SET_UC_IRQ_ALL_EES_SET_UC_IRQ_0_SHFT                                                      0x0
+
+#define HWIO_IPA_UCP_RESUME_ADDR                                                                    (IPA_EE_REG_BASE      + 0x000030e0)
+#define HWIO_IPA_UCP_RESUME_PHYS                                                                    (IPA_EE_REG_BASE_PHYS + 0x000030e0)
+#define HWIO_IPA_UCP_RESUME_OFFS                                                                    (IPA_EE_REG_BASE_OFFS + 0x000030e0)
+#define HWIO_IPA_UCP_RESUME_RMSK                                                                      0x19ff36
+#define HWIO_IPA_UCP_RESUME_ATTR                                                                           0x2
+#define HWIO_IPA_UCP_RESUME_OUT(v)      \
+        out_dword(HWIO_IPA_UCP_RESUME_ADDR,v)
+#define HWIO_IPA_UCP_RESUME_IPA_UCP_RESUME_METADATA_OVERRIDE_BMSK                                     0x100000
+#define HWIO_IPA_UCP_RESUME_IPA_UCP_RESUME_METADATA_OVERRIDE_SHFT                                         0x14
+#define HWIO_IPA_UCP_RESUME_IPA_UCP_RESUME_NEXT_PKT_PARSER_DIS_BMSK                                    0x80000
+#define HWIO_IPA_UCP_RESUME_IPA_UCP_RESUME_NEXT_PKT_PARSER_DIS_SHFT                                       0x13
+#define HWIO_IPA_UCP_RESUME_IPA_UCP_RESUME_EXCEPTION_BMSK                                              0x10000
+#define HWIO_IPA_UCP_RESUME_IPA_UCP_RESUME_EXCEPTION_SHFT                                                 0x10
+#define HWIO_IPA_UCP_RESUME_IPA_UCP_RESUME_DEST_PIPE_VALUE_BMSK                                         0xff00
+#define HWIO_IPA_UCP_RESUME_IPA_UCP_RESUME_DEST_PIPE_VALUE_SHFT                                            0x8
+#define HWIO_IPA_UCP_RESUME_IPA_UCP_RESUME_TPORT_CHECKSUM_FIX_EN_BMSK                                     0x20
+#define HWIO_IPA_UCP_RESUME_IPA_UCP_RESUME_TPORT_CHECKSUM_FIX_EN_SHFT                                      0x5
+#define HWIO_IPA_UCP_RESUME_IPA_UCP_RESUME_IP_CHECKSUM_FIX_EN_BMSK                                        0x10
+#define HWIO_IPA_UCP_RESUME_IPA_UCP_RESUME_IP_CHECKSUM_FIX_EN_SHFT                                         0x4
+#define HWIO_IPA_UCP_RESUME_IPA_UCP_RESUME_DEST_PIPE_OVERRIDE_BMSK                                         0x4
+#define HWIO_IPA_UCP_RESUME_IPA_UCP_RESUME_DEST_PIPE_OVERRIDE_SHFT                                         0x2
+#define HWIO_IPA_UCP_RESUME_IPA_UCP_RESUME_NEXT_ROUND_EN_BMSK                                              0x2
+#define HWIO_IPA_UCP_RESUME_IPA_UCP_RESUME_NEXT_ROUND_EN_SHFT                                              0x1
+
+#define HWIO_IPA_UCP_RESUME_METADATA_ADDR                                                           (IPA_EE_REG_BASE      + 0x000030e4)
+#define HWIO_IPA_UCP_RESUME_METADATA_PHYS                                                           (IPA_EE_REG_BASE_PHYS + 0x000030e4)
+#define HWIO_IPA_UCP_RESUME_METADATA_OFFS                                                           (IPA_EE_REG_BASE_OFFS + 0x000030e4)
+#define HWIO_IPA_UCP_RESUME_METADATA_RMSK                                                           0xffffffff
+#define HWIO_IPA_UCP_RESUME_METADATA_ATTR                                                                  0x3
+#define HWIO_IPA_UCP_RESUME_METADATA_IN          \
+        in_dword_masked(HWIO_IPA_UCP_RESUME_METADATA_ADDR, HWIO_IPA_UCP_RESUME_METADATA_RMSK)
+#define HWIO_IPA_UCP_RESUME_METADATA_INM(m)      \
+        in_dword_masked(HWIO_IPA_UCP_RESUME_METADATA_ADDR, m)
+#define HWIO_IPA_UCP_RESUME_METADATA_OUT(v)      \
+        out_dword(HWIO_IPA_UCP_RESUME_METADATA_ADDR,v)
+#define HWIO_IPA_UCP_RESUME_METADATA_OUTM(m,v) \
+        out_dword_masked_ns(HWIO_IPA_UCP_RESUME_METADATA_ADDR,m,v,HWIO_IPA_UCP_RESUME_METADATA_IN)
+#define HWIO_IPA_UCP_RESUME_METADATA_METADATA_BMSK                                                  0xffffffff
+#define HWIO_IPA_UCP_RESUME_METADATA_METADATA_SHFT                                                         0x0
+
+#define HWIO_IPA_PROC_UCP_CFG_ADDR                                                                  (IPA_EE_REG_BASE      + 0x000030e8)
+#define HWIO_IPA_PROC_UCP_CFG_PHYS                                                                  (IPA_EE_REG_BASE_PHYS + 0x000030e8)
+#define HWIO_IPA_PROC_UCP_CFG_OFFS                                                                  (IPA_EE_REG_BASE_OFFS + 0x000030e8)
+#define HWIO_IPA_PROC_UCP_CFG_RMSK                                                                         0x1
+#define HWIO_IPA_PROC_UCP_CFG_ATTR                                                                         0x3
+#define HWIO_IPA_PROC_UCP_CFG_IN          \
+        in_dword_masked(HWIO_IPA_PROC_UCP_CFG_ADDR, HWIO_IPA_PROC_UCP_CFG_RMSK)
+#define HWIO_IPA_PROC_UCP_CFG_INM(m)      \
+        in_dword_masked(HWIO_IPA_PROC_UCP_CFG_ADDR, m)
+#define HWIO_IPA_PROC_UCP_CFG_OUT(v)      \
+        out_dword(HWIO_IPA_PROC_UCP_CFG_ADDR,v)
+#define HWIO_IPA_PROC_UCP_CFG_OUTM(m,v) \
+        out_dword_masked_ns(HWIO_IPA_PROC_UCP_CFG_ADDR,m,v,HWIO_IPA_PROC_UCP_CFG_IN)
+#define HWIO_IPA_PROC_UCP_CFG_IPA_UCP_IRQ_SW_EVENTS_UC_MUX_EN_BMSK                                         0x1
+#define HWIO_IPA_PROC_UCP_CFG_IPA_UCP_IRQ_SW_EVENTS_UC_MUX_EN_SHFT                                         0x0
+
+#define HWIO_IPA_UC_PKT_PROCESS_BASE_ADDR_0_ADDR                                                    (IPA_EE_REG_BASE      + 0x000030ec)
+#define HWIO_IPA_UC_PKT_PROCESS_BASE_ADDR_0_PHYS                                                    (IPA_EE_REG_BASE_PHYS + 0x000030ec)
+#define HWIO_IPA_UC_PKT_PROCESS_BASE_ADDR_0_OFFS                                                    (IPA_EE_REG_BASE_OFFS + 0x000030ec)
+#define HWIO_IPA_UC_PKT_PROCESS_BASE_ADDR_0_RMSK                                                       0x3ffff
+#define HWIO_IPA_UC_PKT_PROCESS_BASE_ADDR_0_ATTR                                                           0x3
+#define HWIO_IPA_UC_PKT_PROCESS_BASE_ADDR_0_IN          \
+        in_dword_masked(HWIO_IPA_UC_PKT_PROCESS_BASE_ADDR_0_ADDR, HWIO_IPA_UC_PKT_PROCESS_BASE_ADDR_0_RMSK)
+#define HWIO_IPA_UC_PKT_PROCESS_BASE_ADDR_0_INM(m)      \
+        in_dword_masked(HWIO_IPA_UC_PKT_PROCESS_BASE_ADDR_0_ADDR, m)
+#define HWIO_IPA_UC_PKT_PROCESS_BASE_ADDR_0_OUT(v)      \
+        out_dword(HWIO_IPA_UC_PKT_PROCESS_BASE_ADDR_0_ADDR,v)
+#define HWIO_IPA_UC_PKT_PROCESS_BASE_ADDR_0_OUTM(m,v) \
+        out_dword_masked_ns(HWIO_IPA_UC_PKT_PROCESS_BASE_ADDR_0_ADDR,m,v,HWIO_IPA_UC_PKT_PROCESS_BASE_ADDR_0_IN)
+#define HWIO_IPA_UC_PKT_PROCESS_BASE_ADDR_0_IPA_UC_PKT_PROCESS_CONTEXT_BASE_BMSK                       0x3ffff
+#define HWIO_IPA_UC_PKT_PROCESS_BASE_ADDR_0_IPA_UC_PKT_PROCESS_CONTEXT_BASE_SHFT                           0x0
+
+#define HWIO_IPA_UC_PKT_PROCESS_BASE_ADDR_1_ADDR                                                    (IPA_EE_REG_BASE      + 0x000030f0)
+#define HWIO_IPA_UC_PKT_PROCESS_BASE_ADDR_1_PHYS                                                    (IPA_EE_REG_BASE_PHYS + 0x000030f0)
+#define HWIO_IPA_UC_PKT_PROCESS_BASE_ADDR_1_OFFS                                                    (IPA_EE_REG_BASE_OFFS + 0x000030f0)
+#define HWIO_IPA_UC_PKT_PROCESS_BASE_ADDR_1_RMSK                                                       0x3ffff
+#define HWIO_IPA_UC_PKT_PROCESS_BASE_ADDR_1_ATTR                                                           0x3
+#define HWIO_IPA_UC_PKT_PROCESS_BASE_ADDR_1_IN          \
+        in_dword_masked(HWIO_IPA_UC_PKT_PROCESS_BASE_ADDR_1_ADDR, HWIO_IPA_UC_PKT_PROCESS_BASE_ADDR_1_RMSK)
+#define HWIO_IPA_UC_PKT_PROCESS_BASE_ADDR_1_INM(m)      \
+        in_dword_masked(HWIO_IPA_UC_PKT_PROCESS_BASE_ADDR_1_ADDR, m)
+#define HWIO_IPA_UC_PKT_PROCESS_BASE_ADDR_1_OUT(v)      \
+        out_dword(HWIO_IPA_UC_PKT_PROCESS_BASE_ADDR_1_ADDR,v)
+#define HWIO_IPA_UC_PKT_PROCESS_BASE_ADDR_1_OUTM(m,v) \
+        out_dword_masked_ns(HWIO_IPA_UC_PKT_PROCESS_BASE_ADDR_1_ADDR,m,v,HWIO_IPA_UC_PKT_PROCESS_BASE_ADDR_1_IN)
+#define HWIO_IPA_UC_PKT_PROCESS_BASE_ADDR_1_IPA_UC_PKT_PROCESS_PKT_BASE_BMSK                           0x3ffff
+#define HWIO_IPA_UC_PKT_PROCESS_BASE_ADDR_1_IPA_UC_PKT_PROCESS_PKT_BASE_SHFT                               0x0
+
+#define HWIO_IPA_UC_PKT_PROCESS_BASE_ADDR_2_ADDR                                                    (IPA_EE_REG_BASE      + 0x000030f4)
+#define HWIO_IPA_UC_PKT_PROCESS_BASE_ADDR_2_PHYS                                                    (IPA_EE_REG_BASE_PHYS + 0x000030f4)
+#define HWIO_IPA_UC_PKT_PROCESS_BASE_ADDR_2_OFFS                                                    (IPA_EE_REG_BASE_OFFS + 0x000030f4)
+#define HWIO_IPA_UC_PKT_PROCESS_BASE_ADDR_2_RMSK                                                       0x3ffff
+#define HWIO_IPA_UC_PKT_PROCESS_BASE_ADDR_2_ATTR                                                           0x3
+#define HWIO_IPA_UC_PKT_PROCESS_BASE_ADDR_2_IN          \
+        in_dword_masked(HWIO_IPA_UC_PKT_PROCESS_BASE_ADDR_2_ADDR, HWIO_IPA_UC_PKT_PROCESS_BASE_ADDR_2_RMSK)
+#define HWIO_IPA_UC_PKT_PROCESS_BASE_ADDR_2_INM(m)      \
+        in_dword_masked(HWIO_IPA_UC_PKT_PROCESS_BASE_ADDR_2_ADDR, m)
+#define HWIO_IPA_UC_PKT_PROCESS_BASE_ADDR_2_OUT(v)      \
+        out_dword(HWIO_IPA_UC_PKT_PROCESS_BASE_ADDR_2_ADDR,v)
+#define HWIO_IPA_UC_PKT_PROCESS_BASE_ADDR_2_OUTM(m,v) \
+        out_dword_masked_ns(HWIO_IPA_UC_PKT_PROCESS_BASE_ADDR_2_ADDR,m,v,HWIO_IPA_UC_PKT_PROCESS_BASE_ADDR_2_IN)
+#define HWIO_IPA_UC_PKT_PROCESS_BASE_ADDR_2_IPA_UC_PKT_PROCESS_HDR_BASE_BMSK                           0x3ffff
+#define HWIO_IPA_UC_PKT_PROCESS_BASE_ADDR_2_IPA_UC_PKT_PROCESS_HDR_BASE_SHFT                               0x0
+
+/*----------------------------------------------------------------------------
+ * MODULE: IPA_DEBUG
+ *--------------------------------------------------------------------------*/
+
+#define IPA_DEBUG_REG_BASE                                                                   (IPA_0_IPA_WRAPPER_BASE      + 0x00148000)
+#define IPA_DEBUG_REG_BASE_PHYS                                                              (IPA_0_IPA_WRAPPER_BASE_PHYS + 0x00148000)
+#define IPA_DEBUG_REG_BASE_OFFS                                                              0x00148000
+
+#define HWIO_IPA_RSRC_MNGR_SW_ACCESS_ALLOC_CFG_ADDR                                          (IPA_DEBUG_REG_BASE      + 0x00000000)
+#define HWIO_IPA_RSRC_MNGR_SW_ACCESS_ALLOC_CFG_PHYS                                          (IPA_DEBUG_REG_BASE_PHYS + 0x00000000)
+#define HWIO_IPA_RSRC_MNGR_SW_ACCESS_ALLOC_CFG_OFFS                                          (IPA_DEBUG_REG_BASE_OFFS + 0x00000000)
+#define HWIO_IPA_RSRC_MNGR_SW_ACCESS_ALLOC_CFG_RMSK                                           0xf3f3f77
+#define HWIO_IPA_RSRC_MNGR_SW_ACCESS_ALLOC_CFG_ATTR                                                 0x3
+#define HWIO_IPA_RSRC_MNGR_SW_ACCESS_ALLOC_CFG_IN          \
+        in_dword_masked(HWIO_IPA_RSRC_MNGR_SW_ACCESS_ALLOC_CFG_ADDR, HWIO_IPA_RSRC_MNGR_SW_ACCESS_ALLOC_CFG_RMSK)
+#define HWIO_IPA_RSRC_MNGR_SW_ACCESS_ALLOC_CFG_INM(m)      \
+        in_dword_masked(HWIO_IPA_RSRC_MNGR_SW_ACCESS_ALLOC_CFG_ADDR, m)
+#define HWIO_IPA_RSRC_MNGR_SW_ACCESS_ALLOC_CFG_OUT(v)      \
+        out_dword(HWIO_IPA_RSRC_MNGR_SW_ACCESS_ALLOC_CFG_ADDR,v)
+#define HWIO_IPA_RSRC_MNGR_SW_ACCESS_ALLOC_CFG_OUTM(m,v) \
+        out_dword_masked_ns(HWIO_IPA_RSRC_MNGR_SW_ACCESS_ALLOC_CFG_ADDR,m,v,HWIO_IPA_RSRC_MNGR_SW_ACCESS_ALLOC_CFG_IN)
+#define HWIO_IPA_RSRC_MNGR_SW_ACCESS_ALLOC_CFG_ALLOC_LIST_TYPE_BMSK                           0xc000000
+#define HWIO_IPA_RSRC_MNGR_SW_ACCESS_ALLOC_CFG_ALLOC_LIST_TYPE_SHFT                                0x1a
+#define HWIO_IPA_RSRC_MNGR_SW_ACCESS_ALLOC_CFG_ALLOC_HOLD_BMSK                                0x1000000
+#define HWIO_IPA_RSRC_MNGR_SW_ACCESS_ALLOC_CFG_ALLOC_HOLD_SHFT                                     0x18
+#define HWIO_IPA_RSRC_MNGR_SW_ACCESS_ALLOC_CFG_ALLOC_LIST_ID_BMSK                              0x3f0000
+#define HWIO_IPA_RSRC_MNGR_SW_ACCESS_ALLOC_CFG_ALLOC_LIST_ID_SHFT                                  0x10
+#define HWIO_IPA_RSRC_MNGR_SW_ACCESS_ALLOC_CFG_ALLOC_RSRC_ID_CURR_BMSK                           0x3f00
+#define HWIO_IPA_RSRC_MNGR_SW_ACCESS_ALLOC_CFG_ALLOC_RSRC_ID_CURR_SHFT                              0x8
+#define HWIO_IPA_RSRC_MNGR_SW_ACCESS_ALLOC_CFG_ALLOC_RSRC_GRP_BMSK                                 0x70
+#define HWIO_IPA_RSRC_MNGR_SW_ACCESS_ALLOC_CFG_ALLOC_RSRC_GRP_SHFT                                  0x4
+#define HWIO_IPA_RSRC_MNGR_SW_ACCESS_ALLOC_CFG_ALLOC_RSRC_TYPE_BMSK                                 0x7
+#define HWIO_IPA_RSRC_MNGR_SW_ACCESS_ALLOC_CFG_ALLOC_RSRC_TYPE_SHFT                                 0x0
+
+#define HWIO_IPA_RSRC_MNGR_SW_ACCESS_SRCH_CFG_ADDR                                           (IPA_DEBUG_REG_BASE      + 0x00000004)
+#define HWIO_IPA_RSRC_MNGR_SW_ACCESS_SRCH_CFG_PHYS                                           (IPA_DEBUG_REG_BASE_PHYS + 0x00000004)
+#define HWIO_IPA_RSRC_MNGR_SW_ACCESS_SRCH_CFG_OFFS                                           (IPA_DEBUG_REG_BASE_OFFS + 0x00000004)
+#define HWIO_IPA_RSRC_MNGR_SW_ACCESS_SRCH_CFG_RMSK                                              0xff7f7
+#define HWIO_IPA_RSRC_MNGR_SW_ACCESS_SRCH_CFG_ATTR                                                  0x3
+#define HWIO_IPA_RSRC_MNGR_SW_ACCESS_SRCH_CFG_IN          \
+        in_dword_masked(HWIO_IPA_RSRC_MNGR_SW_ACCESS_SRCH_CFG_ADDR, HWIO_IPA_RSRC_MNGR_SW_ACCESS_SRCH_CFG_RMSK)
+#define HWIO_IPA_RSRC_MNGR_SW_ACCESS_SRCH_CFG_INM(m)      \
+        in_dword_masked(HWIO_IPA_RSRC_MNGR_SW_ACCESS_SRCH_CFG_ADDR, m)
+#define HWIO_IPA_RSRC_MNGR_SW_ACCESS_SRCH_CFG_OUT(v)      \
+        out_dword(HWIO_IPA_RSRC_MNGR_SW_ACCESS_SRCH_CFG_ADDR,v)
+#define HWIO_IPA_RSRC_MNGR_SW_ACCESS_SRCH_CFG_OUTM(m,v) \
+        out_dword_masked_ns(HWIO_IPA_RSRC_MNGR_SW_ACCESS_SRCH_CFG_ADDR,m,v,HWIO_IPA_RSRC_MNGR_SW_ACCESS_SRCH_CFG_IN)
+#define HWIO_IPA_RSRC_MNGR_SW_ACCESS_SRCH_CFG_SRCH_LIST_TYPE_BMSK                               0xc0000
+#define HWIO_IPA_RSRC_MNGR_SW_ACCESS_SRCH_CFG_SRCH_LIST_TYPE_SHFT                                  0x12
+#define HWIO_IPA_RSRC_MNGR_SW_ACCESS_SRCH_CFG_SRCH_LIST_ID_BMSK                                 0x3f000
+#define HWIO_IPA_RSRC_MNGR_SW_ACCESS_SRCH_CFG_SRCH_LIST_ID_SHFT                                     0xc
+#define HWIO_IPA_RSRC_MNGR_SW_ACCESS_SRCH_CFG_SRCH_RSRC_CNT_BMSK                                  0x7f0
+#define HWIO_IPA_RSRC_MNGR_SW_ACCESS_SRCH_CFG_SRCH_RSRC_CNT_SHFT                                    0x4
+#define HWIO_IPA_RSRC_MNGR_SW_ACCESS_SRCH_CFG_SRCH_RSRC_TYPE_BMSK                                   0x7
+#define HWIO_IPA_RSRC_MNGR_SW_ACCESS_SRCH_CFG_SRCH_RSRC_TYPE_SHFT                                   0x0
+
+#define HWIO_IPA_RSRC_MNGR_SW_ACCESS_REL_CFG_ADDR                                            (IPA_DEBUG_REG_BASE      + 0x00000008)
+#define HWIO_IPA_RSRC_MNGR_SW_ACCESS_REL_CFG_PHYS                                            (IPA_DEBUG_REG_BASE_PHYS + 0x00000008)
+#define HWIO_IPA_RSRC_MNGR_SW_ACCESS_REL_CFG_OFFS                                            (IPA_DEBUG_REG_BASE_OFFS + 0x00000008)
+#define HWIO_IPA_RSRC_MNGR_SW_ACCESS_REL_CFG_RMSK                                              0xff3f77
+#define HWIO_IPA_RSRC_MNGR_SW_ACCESS_REL_CFG_ATTR                                                   0x3
+#define HWIO_IPA_RSRC_MNGR_SW_ACCESS_REL_CFG_IN          \
+        in_dword_masked(HWIO_IPA_RSRC_MNGR_SW_ACCESS_REL_CFG_ADDR, HWIO_IPA_RSRC_MNGR_SW_ACCESS_REL_CFG_RMSK)
+#define HWIO_IPA_RSRC_MNGR_SW_ACCESS_REL_CFG_INM(m)      \
+        in_dword_masked(HWIO_IPA_RSRC_MNGR_SW_ACCESS_REL_CFG_ADDR, m)
+#define HWIO_IPA_RSRC_MNGR_SW_ACCESS_REL_CFG_OUT(v)      \
+        out_dword(HWIO_IPA_RSRC_MNGR_SW_ACCESS_REL_CFG_ADDR,v)
+#define HWIO_IPA_RSRC_MNGR_SW_ACCESS_REL_CFG_OUTM(m,v) \
+        out_dword_masked_ns(HWIO_IPA_RSRC_MNGR_SW_ACCESS_REL_CFG_ADDR,m,v,HWIO_IPA_RSRC_MNGR_SW_ACCESS_REL_CFG_IN)
+#define HWIO_IPA_RSRC_MNGR_SW_ACCESS_REL_CFG_REL_LIST_TYPE_BMSK                                0xc00000
+#define HWIO_IPA_RSRC_MNGR_SW_ACCESS_REL_CFG_REL_LIST_TYPE_SHFT                                    0x16
+#define HWIO_IPA_RSRC_MNGR_SW_ACCESS_REL_CFG_REL_LIST_ID_BMSK                                  0x3f0000
+#define HWIO_IPA_RSRC_MNGR_SW_ACCESS_REL_CFG_REL_LIST_ID_SHFT                                      0x10
+#define HWIO_IPA_RSRC_MNGR_SW_ACCESS_REL_CFG_REL_RSRC_ID_BMSK                                    0x3f00
+#define HWIO_IPA_RSRC_MNGR_SW_ACCESS_REL_CFG_REL_RSRC_ID_SHFT                                       0x8
+#define HWIO_IPA_RSRC_MNGR_SW_ACCESS_REL_CFG_REL_RSRC_GRP_BMSK                                     0x70
+#define HWIO_IPA_RSRC_MNGR_SW_ACCESS_REL_CFG_REL_RSRC_GRP_SHFT                                      0x4
+#define HWIO_IPA_RSRC_MNGR_SW_ACCESS_REL_CFG_REL_RSRC_TYPE_BMSK                                     0x7
+#define HWIO_IPA_RSRC_MNGR_SW_ACCESS_REL_CFG_REL_RSRC_TYPE_SHFT                                     0x0
+
+#define HWIO_IPA_RSRC_MNGR_SW_ACCESS_RSRV_CFG_ADDR                                           (IPA_DEBUG_REG_BASE      + 0x0000000c)
+#define HWIO_IPA_RSRC_MNGR_SW_ACCESS_RSRV_CFG_PHYS                                           (IPA_DEBUG_REG_BASE_PHYS + 0x0000000c)
+#define HWIO_IPA_RSRC_MNGR_SW_ACCESS_RSRV_CFG_OFFS                                           (IPA_DEBUG_REG_BASE_OFFS + 0x0000000c)
+#define HWIO_IPA_RSRC_MNGR_SW_ACCESS_RSRV_CFG_RMSK                                               0x3f77
+#define HWIO_IPA_RSRC_MNGR_SW_ACCESS_RSRV_CFG_ATTR                                                  0x3
+#define HWIO_IPA_RSRC_MNGR_SW_ACCESS_RSRV_CFG_IN          \
+        in_dword_masked(HWIO_IPA_RSRC_MNGR_SW_ACCESS_RSRV_CFG_ADDR, HWIO_IPA_RSRC_MNGR_SW_ACCESS_RSRV_CFG_RMSK)
+#define HWIO_IPA_RSRC_MNGR_SW_ACCESS_RSRV_CFG_INM(m)      \
+        in_dword_masked(HWIO_IPA_RSRC_MNGR_SW_ACCESS_RSRV_CFG_ADDR, m)
+#define HWIO_IPA_RSRC_MNGR_SW_ACCESS_RSRV_CFG_OUT(v)      \
+        out_dword(HWIO_IPA_RSRC_MNGR_SW_ACCESS_RSRV_CFG_ADDR,v)
+#define HWIO_IPA_RSRC_MNGR_SW_ACCESS_RSRV_CFG_OUTM(m,v) \
+        out_dword_masked_ns(HWIO_IPA_RSRC_MNGR_SW_ACCESS_RSRV_CFG_ADDR,m,v,HWIO_IPA_RSRC_MNGR_SW_ACCESS_RSRV_CFG_IN)
+#define HWIO_IPA_RSRC_MNGR_SW_ACCESS_RSRV_CFG_RSRV_RSRC_AMOUNT_BMSK                              0x3f00
+#define HWIO_IPA_RSRC_MNGR_SW_ACCESS_RSRV_CFG_RSRV_RSRC_AMOUNT_SHFT                                 0x8
+#define HWIO_IPA_RSRC_MNGR_SW_ACCESS_RSRV_CFG_RSRV_RSRC_GRP_BMSK                                   0x70
+#define HWIO_IPA_RSRC_MNGR_SW_ACCESS_RSRV_CFG_RSRV_RSRC_GRP_SHFT                                    0x4
+#define HWIO_IPA_RSRC_MNGR_SW_ACCESS_RSRV_CFG_RSRV_RSRC_TYPE_BMSK                                   0x7
+#define HWIO_IPA_RSRC_MNGR_SW_ACCESS_RSRV_CFG_RSRV_RSRC_TYPE_SHFT                                   0x0
+
+#define HWIO_IPA_RSRC_MNGR_SW_ACCESS_CMD_ADDR                                                (IPA_DEBUG_REG_BASE      + 0x00000010)
+#define HWIO_IPA_RSRC_MNGR_SW_ACCESS_CMD_PHYS                                                (IPA_DEBUG_REG_BASE_PHYS + 0x00000010)
+#define HWIO_IPA_RSRC_MNGR_SW_ACCESS_CMD_OFFS                                                (IPA_DEBUG_REG_BASE_OFFS + 0x00000010)
+#define HWIO_IPA_RSRC_MNGR_SW_ACCESS_CMD_RMSK                                                       0xf
+#define HWIO_IPA_RSRC_MNGR_SW_ACCESS_CMD_ATTR                                                       0x2
+#define HWIO_IPA_RSRC_MNGR_SW_ACCESS_CMD_OUT(v)      \
+        out_dword(HWIO_IPA_RSRC_MNGR_SW_ACCESS_CMD_ADDR,v)
+#define HWIO_IPA_RSRC_MNGR_SW_ACCESS_CMD_RSRV_VALID_BMSK                                            0x8
+#define HWIO_IPA_RSRC_MNGR_SW_ACCESS_CMD_RSRV_VALID_SHFT                                            0x3
+#define HWIO_IPA_RSRC_MNGR_SW_ACCESS_CMD_REL_VALID_BMSK                                             0x4
+#define HWIO_IPA_RSRC_MNGR_SW_ACCESS_CMD_REL_VALID_SHFT                                             0x2
+#define HWIO_IPA_RSRC_MNGR_SW_ACCESS_CMD_SRCH_VALID_BMSK                                            0x2
+#define HWIO_IPA_RSRC_MNGR_SW_ACCESS_CMD_SRCH_VALID_SHFT                                            0x1
+#define HWIO_IPA_RSRC_MNGR_SW_ACCESS_CMD_ALLOC_VALID_BMSK                                           0x1
+#define HWIO_IPA_RSRC_MNGR_SW_ACCESS_CMD_ALLOC_VALID_SHFT                                           0x0
+
+#define HWIO_IPA_RSRC_MNGR_SW_ACCESS_STATUS_ADDR                                             (IPA_DEBUG_REG_BASE      + 0x00000014)
+#define HWIO_IPA_RSRC_MNGR_SW_ACCESS_STATUS_PHYS                                             (IPA_DEBUG_REG_BASE_PHYS + 0x00000014)
+#define HWIO_IPA_RSRC_MNGR_SW_ACCESS_STATUS_OFFS                                             (IPA_DEBUG_REG_BASE_OFFS + 0x00000014)
+#define HWIO_IPA_RSRC_MNGR_SW_ACCESS_STATUS_RMSK                                                0x3f3ff
+#define HWIO_IPA_RSRC_MNGR_SW_ACCESS_STATUS_ATTR                                                    0x1
+#define HWIO_IPA_RSRC_MNGR_SW_ACCESS_STATUS_IN          \
+        in_dword_masked(HWIO_IPA_RSRC_MNGR_SW_ACCESS_STATUS_ADDR, HWIO_IPA_RSRC_MNGR_SW_ACCESS_STATUS_RMSK)
+#define HWIO_IPA_RSRC_MNGR_SW_ACCESS_STATUS_INM(m)      \
+        in_dword_masked(HWIO_IPA_RSRC_MNGR_SW_ACCESS_STATUS_ADDR, m)
+#define HWIO_IPA_RSRC_MNGR_SW_ACCESS_STATUS_SRCH_RSRC_ID_NEXT_BMSK                              0x3f000
+#define HWIO_IPA_RSRC_MNGR_SW_ACCESS_STATUS_SRCH_RSRC_ID_NEXT_SHFT                                  0xc
+#define HWIO_IPA_RSRC_MNGR_SW_ACCESS_STATUS_ALLOC_RSRC_ID_NEXT_BMSK                               0x3f0
+#define HWIO_IPA_RSRC_MNGR_SW_ACCESS_STATUS_ALLOC_RSRC_ID_NEXT_SHFT                                 0x4
+#define HWIO_IPA_RSRC_MNGR_SW_ACCESS_STATUS_RSRV_READY_BMSK                                         0x8
+#define HWIO_IPA_RSRC_MNGR_SW_ACCESS_STATUS_RSRV_READY_SHFT                                         0x3
+#define HWIO_IPA_RSRC_MNGR_SW_ACCESS_STATUS_REL_READY_BMSK                                          0x4
+#define HWIO_IPA_RSRC_MNGR_SW_ACCESS_STATUS_REL_READY_SHFT                                          0x2
+#define HWIO_IPA_RSRC_MNGR_SW_ACCESS_STATUS_SRCH_READY_BMSK                                         0x2
+#define HWIO_IPA_RSRC_MNGR_SW_ACCESS_STATUS_SRCH_READY_SHFT                                         0x1
+#define HWIO_IPA_RSRC_MNGR_SW_ACCESS_STATUS_ALLOC_READY_BMSK                                        0x1
+#define HWIO_IPA_RSRC_MNGR_SW_ACCESS_STATUS_ALLOC_READY_SHFT                                        0x0
+
+#define HWIO_IPA_RSRC_MNGR_DB_CFG_ADDR                                                       (IPA_DEBUG_REG_BASE      + 0x00000018)
+#define HWIO_IPA_RSRC_MNGR_DB_CFG_PHYS                                                       (IPA_DEBUG_REG_BASE_PHYS + 0x00000018)
+#define HWIO_IPA_RSRC_MNGR_DB_CFG_OFFS                                                       (IPA_DEBUG_REG_BASE_OFFS + 0x00000018)
+#define HWIO_IPA_RSRC_MNGR_DB_CFG_RMSK                                                           0x3f77
+#define HWIO_IPA_RSRC_MNGR_DB_CFG_ATTR                                                              0x3
+#define HWIO_IPA_RSRC_MNGR_DB_CFG_IN          \
+        in_dword_masked(HWIO_IPA_RSRC_MNGR_DB_CFG_ADDR, HWIO_IPA_RSRC_MNGR_DB_CFG_RMSK, HWIO_IPA_RSRC_MNGR_DB_CFG_ATTR)
+#define HWIO_IPA_RSRC_MNGR_DB_CFG_INM(m)      \
+        in_dword_masked(HWIO_IPA_RSRC_MNGR_DB_CFG_ADDR, m, HWIO_IPA_RSRC_MNGR_DB_CFG_ATTR)
+#define HWIO_IPA_RSRC_MNGR_DB_CFG_OUT(v)      \
+        out_dword(HWIO_IPA_RSRC_MNGR_DB_CFG_ADDR,v, HWIO_IPA_RSRC_MNGR_DB_CFG_ATTR)
+#define HWIO_IPA_RSRC_MNGR_DB_CFG_OUTM(m,v) \
+        out_dword_masked_ns(HWIO_IPA_RSRC_MNGR_DB_CFG_ADDR,m,v,HWIO_IPA_RSRC_MNGR_DB_CFG_IN)
+#define HWIO_IPA_RSRC_MNGR_DB_CFG_RSRC_ID_SEL_BMSK                                               0x3f00
+#define HWIO_IPA_RSRC_MNGR_DB_CFG_RSRC_ID_SEL_SHFT                                                  0x8
+#define HWIO_IPA_RSRC_MNGR_DB_CFG_RSRC_TYPE_SEL_BMSK                                               0x70
+#define HWIO_IPA_RSRC_MNGR_DB_CFG_RSRC_TYPE_SEL_SHFT                                                0x4
+#define HWIO_IPA_RSRC_MNGR_DB_CFG_RSRC_GRP_SEL_BMSK                                                 0x7
+#define HWIO_IPA_RSRC_MNGR_DB_CFG_RSRC_GRP_SEL_SHFT                                                 0x0
+
+#define HWIO_IPA_RSRC_MNGR_DB_RSRC_READ_ADDR                                                 (IPA_DEBUG_REG_BASE      + 0x0000001c)
+#define HWIO_IPA_RSRC_MNGR_DB_RSRC_READ_PHYS                                                 (IPA_DEBUG_REG_BASE_PHYS + 0x0000001c)
+#define HWIO_IPA_RSRC_MNGR_DB_RSRC_READ_OFFS                                                 (IPA_DEBUG_REG_BASE_OFFS + 0x0000001c)
+#define HWIO_IPA_RSRC_MNGR_DB_RSRC_READ_RMSK                                                      0x3f3
+#define HWIO_IPA_RSRC_MNGR_DB_RSRC_READ_ATTR                                                        0x1
+#define HWIO_IPA_RSRC_MNGR_DB_RSRC_READ_IN          \
+        in_dword_masked(HWIO_IPA_RSRC_MNGR_DB_RSRC_READ_ADDR, HWIO_IPA_RSRC_MNGR_DB_RSRC_READ_RMSK, HWIO_IPA_RSRC_MNGR_DB_RSRC_READ_ATTR)
+#define HWIO_IPA_RSRC_MNGR_DB_RSRC_READ_INM(m)      \
+        in_dword_masked(HWIO_IPA_RSRC_MNGR_DB_RSRC_READ_ADDR, m, HWIO_IPA_RSRC_MNGR_DB_RSRC_READ_ATTR)
+#define HWIO_IPA_RSRC_MNGR_DB_RSRC_READ_RSRC_NEXT_INDEX_BMSK                                      0x3f0
+#define HWIO_IPA_RSRC_MNGR_DB_RSRC_READ_RSRC_NEXT_INDEX_SHFT                                        0x4
+#define HWIO_IPA_RSRC_MNGR_DB_RSRC_READ_RSRC_NEXT_VALID_BMSK                                        0x2
+#define HWIO_IPA_RSRC_MNGR_DB_RSRC_READ_RSRC_NEXT_VALID_SHFT                                        0x1
+#define HWIO_IPA_RSRC_MNGR_DB_RSRC_READ_RSRC_OCCUPIED_BMSK                                          0x1
+#define HWIO_IPA_RSRC_MNGR_DB_RSRC_READ_RSRC_OCCUPIED_SHFT                                          0x0
+
+#define HWIO_IPA_RSRC_MNGR_DB_LIST_READ_ADDR                                                 (IPA_DEBUG_REG_BASE      + 0x00000020)
+#define HWIO_IPA_RSRC_MNGR_DB_LIST_READ_PHYS                                                 (IPA_DEBUG_REG_BASE_PHYS + 0x00000020)
+#define HWIO_IPA_RSRC_MNGR_DB_LIST_READ_OFFS                                                 (IPA_DEBUG_REG_BASE_OFFS + 0x00000020)
+#define HWIO_IPA_RSRC_MNGR_DB_LIST_READ_RMSK                                                  0x7f7f3f3
+#define HWIO_IPA_RSRC_MNGR_DB_LIST_READ_ATTR                                                        0x1
+#define HWIO_IPA_RSRC_MNGR_DB_LIST_READ_IN          \
+        in_dword_masked(HWIO_IPA_RSRC_MNGR_DB_LIST_READ_ADDR, HWIO_IPA_RSRC_MNGR_DB_LIST_READ_RMSK, HWIO_IPA_RSRC_MNGR_DB_LIST_READ_ATTR)
+#define HWIO_IPA_RSRC_MNGR_DB_LIST_READ_INM(m)      \
+        in_dword_masked(HWIO_IPA_RSRC_MNGR_DB_LIST_READ_ADDR, m, HWIO_IPA_RSRC_MNGR_DB_LIST_READ_ATTR)
+#define HWIO_IPA_RSRC_MNGR_DB_LIST_READ_RSRC_LIST_ENTRY_CNT_BMSK                              0x7f00000
+#define HWIO_IPA_RSRC_MNGR_DB_LIST_READ_RSRC_LIST_ENTRY_CNT_SHFT                                   0x14
+#define HWIO_IPA_RSRC_MNGR_DB_LIST_READ_RSRC_LIST_HEAD_CNT_BMSK                                 0x7f000
+#define HWIO_IPA_RSRC_MNGR_DB_LIST_READ_RSRC_LIST_HEAD_CNT_SHFT                                     0xc
+#define HWIO_IPA_RSRC_MNGR_DB_LIST_READ_RSRC_LIST_HEAD_RSRC_BMSK                                  0x3f0
+#define HWIO_IPA_RSRC_MNGR_DB_LIST_READ_RSRC_LIST_HEAD_RSRC_SHFT                                    0x4
+#define HWIO_IPA_RSRC_MNGR_DB_LIST_READ_RSRC_LIST_HOLD_BMSK                                         0x2
+#define HWIO_IPA_RSRC_MNGR_DB_LIST_READ_RSRC_LIST_HOLD_SHFT                                         0x1
+#define HWIO_IPA_RSRC_MNGR_DB_LIST_READ_RSRC_LIST_VALID_BMSK                                        0x1
+#define HWIO_IPA_RSRC_MNGR_DB_LIST_READ_RSRC_LIST_VALID_SHFT                                        0x0
+
+#define HWIO_IPA_RSRC_MNGR_CONTEXTS_ADDR                                                     (IPA_DEBUG_REG_BASE      + 0x00000024)
+#define HWIO_IPA_RSRC_MNGR_CONTEXTS_PHYS                                                     (IPA_DEBUG_REG_BASE_PHYS + 0x00000024)
+#define HWIO_IPA_RSRC_MNGR_CONTEXTS_OFFS                                                     (IPA_DEBUG_REG_BASE_OFFS + 0x00000024)
+#define HWIO_IPA_RSRC_MNGR_CONTEXTS_RMSK                                                         0xffff
+#define HWIO_IPA_RSRC_MNGR_CONTEXTS_ATTR                                                            0x1
+#define HWIO_IPA_RSRC_MNGR_CONTEXTS_IN          \
+        in_dword_masked(HWIO_IPA_RSRC_MNGR_CONTEXTS_ADDR, HWIO_IPA_RSRC_MNGR_CONTEXTS_RMSK)
+#define HWIO_IPA_RSRC_MNGR_CONTEXTS_INM(m)      \
+        in_dword_masked(HWIO_IPA_RSRC_MNGR_CONTEXTS_ADDR, m)
+#define HWIO_IPA_RSRC_MNGR_CONTEXTS_RSRC_OCCUPIED_CONTEXTS_BITMAP_BMSK                           0xffff
+#define HWIO_IPA_RSRC_MNGR_CONTEXTS_RSRC_OCCUPIED_CONTEXTS_BITMAP_SHFT                              0x0
+
+#define HWIO_IPA_BRESP_DB_CFG_ADDR                                                           (IPA_DEBUG_REG_BASE      + 0x00000028)
+#define HWIO_IPA_BRESP_DB_CFG_PHYS                                                           (IPA_DEBUG_REG_BASE_PHYS + 0x00000028)
+#define HWIO_IPA_BRESP_DB_CFG_OFFS                                                           (IPA_DEBUG_REG_BASE_OFFS + 0x00000028)
+#define HWIO_IPA_BRESP_DB_CFG_RMSK                                                                0x7ff
+#define HWIO_IPA_BRESP_DB_CFG_ATTR                                                                  0x3
+#define HWIO_IPA_BRESP_DB_CFG_IN          \
+        in_dword_masked(HWIO_IPA_BRESP_DB_CFG_ADDR, HWIO_IPA_BRESP_DB_CFG_RMSK)
+#define HWIO_IPA_BRESP_DB_CFG_INM(m)      \
+        in_dword_masked(HWIO_IPA_BRESP_DB_CFG_ADDR, m)
+#define HWIO_IPA_BRESP_DB_CFG_OUT(v)      \
+        out_dword(HWIO_IPA_BRESP_DB_CFG_ADDR,v)
+#define HWIO_IPA_BRESP_DB_CFG_OUTM(m,v) \
+        out_dword_masked_ns(HWIO_IPA_BRESP_DB_CFG_ADDR,m,v,HWIO_IPA_BRESP_DB_CFG_IN)
+#define HWIO_IPA_BRESP_DB_CFG_SEL_PIPE_BMSK                                                       0x7f8
+#define HWIO_IPA_BRESP_DB_CFG_SEL_PIPE_SHFT                                                         0x3
+#define HWIO_IPA_BRESP_DB_CFG_SEL_ENTRY_BMSK                                                        0x7
+#define HWIO_IPA_BRESP_DB_CFG_SEL_ENTRY_SHFT                                                        0x0
+
+#define HWIO_IPA_BRESP_DB_DATA_ADDR                                                          (IPA_DEBUG_REG_BASE      + 0x0000002c)
+#define HWIO_IPA_BRESP_DB_DATA_PHYS                                                          (IPA_DEBUG_REG_BASE_PHYS + 0x0000002c)
+#define HWIO_IPA_BRESP_DB_DATA_OFFS                                                          (IPA_DEBUG_REG_BASE_OFFS + 0x0000002c)
+#define HWIO_IPA_BRESP_DB_DATA_RMSK                                                          0xffffffff
+#define HWIO_IPA_BRESP_DB_DATA_ATTR                                                                 0x1
+#define HWIO_IPA_BRESP_DB_DATA_IN          \
+        in_dword_masked(HWIO_IPA_BRESP_DB_DATA_ADDR, HWIO_IPA_BRESP_DB_DATA_RMSK)
+#define HWIO_IPA_BRESP_DB_DATA_INM(m)      \
+        in_dword_masked(HWIO_IPA_BRESP_DB_DATA_ADDR, m)
+#define HWIO_IPA_BRESP_DB_DATA_DATA_BMSK                                                     0xffffffff
+#define HWIO_IPA_BRESP_DB_DATA_DATA_SHFT                                                            0x0
+
+#define HWIO_IPA_SNOC_MONITORING_CFG_ADDR                                                    (IPA_DEBUG_REG_BASE      + 0x00000030)
+#define HWIO_IPA_SNOC_MONITORING_CFG_PHYS                                                    (IPA_DEBUG_REG_BASE_PHYS + 0x00000030)
+#define HWIO_IPA_SNOC_MONITORING_CFG_OFFS                                                    (IPA_DEBUG_REG_BASE_OFFS + 0x00000030)
+#define HWIO_IPA_SNOC_MONITORING_CFG_RMSK                                                           0x1
+#define HWIO_IPA_SNOC_MONITORING_CFG_ATTR                                                           0x3
+#define HWIO_IPA_SNOC_MONITORING_CFG_IN          \
+        in_dword_masked(HWIO_IPA_SNOC_MONITORING_CFG_ADDR, HWIO_IPA_SNOC_MONITORING_CFG_RMSK)
+#define HWIO_IPA_SNOC_MONITORING_CFG_INM(m)      \
+        in_dword_masked(HWIO_IPA_SNOC_MONITORING_CFG_ADDR, m)
+#define HWIO_IPA_SNOC_MONITORING_CFG_OUT(v)      \
+        out_dword(HWIO_IPA_SNOC_MONITORING_CFG_ADDR,v)
+#define HWIO_IPA_SNOC_MONITORING_CFG_OUTM(m,v) \
+        out_dword_masked_ns(HWIO_IPA_SNOC_MONITORING_CFG_ADDR,m,v,HWIO_IPA_SNOC_MONITORING_CFG_IN)
+#define HWIO_IPA_SNOC_MONITORING_CFG_ENABLE_BMSK                                                    0x1
+#define HWIO_IPA_SNOC_MONITORING_CFG_ENABLE_SHFT                                                    0x0
+
+#define HWIO_IPA_PCIE_SNOC_MONITOR_CNT_ADDR                                                  (IPA_DEBUG_REG_BASE      + 0x00000034)
+#define HWIO_IPA_PCIE_SNOC_MONITOR_CNT_PHYS                                                  (IPA_DEBUG_REG_BASE_PHYS + 0x00000034)
+#define HWIO_IPA_PCIE_SNOC_MONITOR_CNT_OFFS                                                  (IPA_DEBUG_REG_BASE_OFFS + 0x00000034)
+#define HWIO_IPA_PCIE_SNOC_MONITOR_CNT_RMSK                                                  0x1f7df7df
+#define HWIO_IPA_PCIE_SNOC_MONITOR_CNT_ATTR                                                         0x1
+#define HWIO_IPA_PCIE_SNOC_MONITOR_CNT_IN          \
+        in_dword_masked(HWIO_IPA_PCIE_SNOC_MONITOR_CNT_ADDR, HWIO_IPA_PCIE_SNOC_MONITOR_CNT_RMSK)
+#define HWIO_IPA_PCIE_SNOC_MONITOR_CNT_INM(m)      \
+        in_dword_masked(HWIO_IPA_PCIE_SNOC_MONITOR_CNT_ADDR, m)
+#define HWIO_IPA_PCIE_SNOC_MONITOR_CNT_B_VALUE_BMSK                                          0x1f000000
+#define HWIO_IPA_PCIE_SNOC_MONITOR_CNT_B_VALUE_SHFT                                                0x18
+#define HWIO_IPA_PCIE_SNOC_MONITOR_CNT_W_VALUE_BMSK                                            0x7c0000
+#define HWIO_IPA_PCIE_SNOC_MONITOR_CNT_W_VALUE_SHFT                                                0x12
+#define HWIO_IPA_PCIE_SNOC_MONITOR_CNT_R_VALUE_BMSK                                             0x1f000
+#define HWIO_IPA_PCIE_SNOC_MONITOR_CNT_R_VALUE_SHFT                                                 0xc
+#define HWIO_IPA_PCIE_SNOC_MONITOR_CNT_AW_VALUE_BMSK                                              0x7c0
+#define HWIO_IPA_PCIE_SNOC_MONITOR_CNT_AW_VALUE_SHFT                                                0x6
+#define HWIO_IPA_PCIE_SNOC_MONITOR_CNT_AR_VALUE_BMSK                                               0x1f
+#define HWIO_IPA_PCIE_SNOC_MONITOR_CNT_AR_VALUE_SHFT                                                0x0
+
+#define HWIO_IPA_DDR_SNOC_MONITOR_CNT_ADDR                                                   (IPA_DEBUG_REG_BASE      + 0x00000038)
+#define HWIO_IPA_DDR_SNOC_MONITOR_CNT_PHYS                                                   (IPA_DEBUG_REG_BASE_PHYS + 0x00000038)
+#define HWIO_IPA_DDR_SNOC_MONITOR_CNT_OFFS                                                   (IPA_DEBUG_REG_BASE_OFFS + 0x00000038)
+#define HWIO_IPA_DDR_SNOC_MONITOR_CNT_RMSK                                                   0x1f7df7df
+#define HWIO_IPA_DDR_SNOC_MONITOR_CNT_ATTR                                                          0x1
+#define HWIO_IPA_DDR_SNOC_MONITOR_CNT_IN          \
+        in_dword_masked(HWIO_IPA_DDR_SNOC_MONITOR_CNT_ADDR, HWIO_IPA_DDR_SNOC_MONITOR_CNT_RMSK)
+#define HWIO_IPA_DDR_SNOC_MONITOR_CNT_INM(m)      \
+        in_dword_masked(HWIO_IPA_DDR_SNOC_MONITOR_CNT_ADDR, m)
+#define HWIO_IPA_DDR_SNOC_MONITOR_CNT_B_VALUE_BMSK                                           0x1f000000
+#define HWIO_IPA_DDR_SNOC_MONITOR_CNT_B_VALUE_SHFT                                                 0x18
+#define HWIO_IPA_DDR_SNOC_MONITOR_CNT_W_VALUE_BMSK                                             0x7c0000
+#define HWIO_IPA_DDR_SNOC_MONITOR_CNT_W_VALUE_SHFT                                                 0x12
+#define HWIO_IPA_DDR_SNOC_MONITOR_CNT_R_VALUE_BMSK                                              0x1f000
+#define HWIO_IPA_DDR_SNOC_MONITOR_CNT_R_VALUE_SHFT                                                  0xc
+#define HWIO_IPA_DDR_SNOC_MONITOR_CNT_AW_VALUE_BMSK                                               0x7c0
+#define HWIO_IPA_DDR_SNOC_MONITOR_CNT_AW_VALUE_SHFT                                                 0x6
+#define HWIO_IPA_DDR_SNOC_MONITOR_CNT_AR_VALUE_BMSK                                                0x1f
+#define HWIO_IPA_DDR_SNOC_MONITOR_CNT_AR_VALUE_SHFT                                                 0x0
+
+#define HWIO_IPA_GSI_SNOC_MONITOR_CNT_ADDR                                                   (IPA_DEBUG_REG_BASE      + 0x0000003c)
+#define HWIO_IPA_GSI_SNOC_MONITOR_CNT_PHYS                                                   (IPA_DEBUG_REG_BASE_PHYS + 0x0000003c)
+#define HWIO_IPA_GSI_SNOC_MONITOR_CNT_OFFS                                                   (IPA_DEBUG_REG_BASE_OFFS + 0x0000003c)
+#define HWIO_IPA_GSI_SNOC_MONITOR_CNT_RMSK                                                   0x1f7df7df
+#define HWIO_IPA_GSI_SNOC_MONITOR_CNT_ATTR                                                          0x1
+#define HWIO_IPA_GSI_SNOC_MONITOR_CNT_IN          \
+        in_dword_masked(HWIO_IPA_GSI_SNOC_MONITOR_CNT_ADDR, HWIO_IPA_GSI_SNOC_MONITOR_CNT_RMSK)
+#define HWIO_IPA_GSI_SNOC_MONITOR_CNT_INM(m)      \
+        in_dword_masked(HWIO_IPA_GSI_SNOC_MONITOR_CNT_ADDR, m)
+#define HWIO_IPA_GSI_SNOC_MONITOR_CNT_B_VALUE_BMSK                                           0x1f000000
+#define HWIO_IPA_GSI_SNOC_MONITOR_CNT_B_VALUE_SHFT                                                 0x18
+#define HWIO_IPA_GSI_SNOC_MONITOR_CNT_W_VALUE_BMSK                                             0x7c0000
+#define HWIO_IPA_GSI_SNOC_MONITOR_CNT_W_VALUE_SHFT                                                 0x12
+#define HWIO_IPA_GSI_SNOC_MONITOR_CNT_R_VALUE_BMSK                                              0x1f000
+#define HWIO_IPA_GSI_SNOC_MONITOR_CNT_R_VALUE_SHFT                                                  0xc
+#define HWIO_IPA_GSI_SNOC_MONITOR_CNT_AW_VALUE_BMSK                                               0x7c0
+#define HWIO_IPA_GSI_SNOC_MONITOR_CNT_AW_VALUE_SHFT                                                 0x6
+#define HWIO_IPA_GSI_SNOC_MONITOR_CNT_AR_VALUE_BMSK                                                0x1f
+#define HWIO_IPA_GSI_SNOC_MONITOR_CNT_AR_VALUE_SHFT                                                 0x0
+
+#define HWIO_IPA_DEBUG_DATA_ADDR                                                             (IPA_DEBUG_REG_BASE      + 0x00000040)
+#define HWIO_IPA_DEBUG_DATA_PHYS                                                             (IPA_DEBUG_REG_BASE_PHYS + 0x00000040)
+#define HWIO_IPA_DEBUG_DATA_OFFS                                                             (IPA_DEBUG_REG_BASE_OFFS + 0x00000040)
+#define HWIO_IPA_DEBUG_DATA_RMSK                                                             0xffffffff
+#define HWIO_IPA_DEBUG_DATA_ATTR                                                                    0x1
+#define HWIO_IPA_DEBUG_DATA_IN          \
+        in_dword_masked(HWIO_IPA_DEBUG_DATA_ADDR, HWIO_IPA_DEBUG_DATA_RMSK, HWIO_IPA_DEBUG_DATA_ATTR)
+#define HWIO_IPA_DEBUG_DATA_INM(m)      \
+        in_dword_masked(HWIO_IPA_DEBUG_DATA_ADDR, m, HWIO_IPA_DEBUG_DATA_ATTR)
+#define HWIO_IPA_DEBUG_DATA_DEBUG_DATA_BMSK                                                  0xffffffff
+#define HWIO_IPA_DEBUG_DATA_DEBUG_DATA_SHFT                                                         0x0
+
+#define HWIO_IPA_TESTBUS_SEL_ADDR                                                            (IPA_DEBUG_REG_BASE      + 0x0000004c)
+#define HWIO_IPA_TESTBUS_SEL_PHYS                                                            (IPA_DEBUG_REG_BASE_PHYS + 0x0000004c)
+#define HWIO_IPA_TESTBUS_SEL_OFFS                                                            (IPA_DEBUG_REG_BASE_OFFS + 0x0000004c)
+#define HWIO_IPA_TESTBUS_SEL_RMSK                                                               0xffff1
+#define HWIO_IPA_TESTBUS_SEL_ATTR                                                                   0x3
+#define HWIO_IPA_TESTBUS_SEL_IN          \
+        in_dword_masked(HWIO_IPA_TESTBUS_SEL_ADDR, HWIO_IPA_TESTBUS_SEL_RMSK, HWIO_IPA_TESTBUS_SEL_ATTR)
+#define HWIO_IPA_TESTBUS_SEL_INM(m)      \
+        in_dword_masked(HWIO_IPA_TESTBUS_SEL_ADDR, m, HWIO_IPA_TESTBUS_SEL_ATTR)
+#define HWIO_IPA_TESTBUS_SEL_OUT(v)      \
+        out_dword(HWIO_IPA_TESTBUS_SEL_ADDR,v, HWIO_IPA_TESTBUS_SEL_ATTR)
+#define HWIO_IPA_TESTBUS_SEL_OUTM(m,v) \
+        out_dword_masked_ns(HWIO_IPA_TESTBUS_SEL_ADDR,m,v,HWIO_IPA_TESTBUS_SEL_IN)
+#define HWIO_IPA_TESTBUS_SEL_INTERNAL_BLOCK_SELECT_BMSK                                         0xff000
+#define HWIO_IPA_TESTBUS_SEL_INTERNAL_BLOCK_SELECT_SHFT                                             0xc
+#define HWIO_IPA_TESTBUS_SEL_EXTERNAL_BLOCK_SELECT_BMSK                                           0xff0
+#define HWIO_IPA_TESTBUS_SEL_EXTERNAL_BLOCK_SELECT_SHFT                                             0x4
+#define HWIO_IPA_TESTBUS_SEL_TESTBUS_EN_BMSK                                                        0x1
+#define HWIO_IPA_TESTBUS_SEL_TESTBUS_EN_SHFT                                                        0x0
+
+#define HWIO_IPA_STEP_MODE_BREAKPOINTS_ADDR                                                  (IPA_DEBUG_REG_BASE      + 0x00000050)
+#define HWIO_IPA_STEP_MODE_BREAKPOINTS_PHYS                                                  (IPA_DEBUG_REG_BASE_PHYS + 0x00000050)
+#define HWIO_IPA_STEP_MODE_BREAKPOINTS_OFFS                                                  (IPA_DEBUG_REG_BASE_OFFS + 0x00000050)
+#define HWIO_IPA_STEP_MODE_BREAKPOINTS_RMSK                                                  0xffffffff
+#define HWIO_IPA_STEP_MODE_BREAKPOINTS_ATTR                                                         0x3
+#define HWIO_IPA_STEP_MODE_BREAKPOINTS_IN          \
+        in_dword_masked(HWIO_IPA_STEP_MODE_BREAKPOINTS_ADDR, HWIO_IPA_STEP_MODE_BREAKPOINTS_RMSK)
+#define HWIO_IPA_STEP_MODE_BREAKPOINTS_INM(m)      \
+        in_dword_masked(HWIO_IPA_STEP_MODE_BREAKPOINTS_ADDR, m)
+#define HWIO_IPA_STEP_MODE_BREAKPOINTS_OUT(v)      \
+        out_dword(HWIO_IPA_STEP_MODE_BREAKPOINTS_ADDR,v)
+#define HWIO_IPA_STEP_MODE_BREAKPOINTS_OUTM(m,v) \
+        out_dword_masked_ns(HWIO_IPA_STEP_MODE_BREAKPOINTS_ADDR,m,v,HWIO_IPA_STEP_MODE_BREAKPOINTS_IN)
+#define HWIO_IPA_STEP_MODE_BREAKPOINTS_HW_EN_BMSK                                            0xffffffff
+#define HWIO_IPA_STEP_MODE_BREAKPOINTS_HW_EN_SHFT                                                   0x0
+
+#define HWIO_IPA_STEP_MODE_STATUS_ADDR                                                       (IPA_DEBUG_REG_BASE      + 0x00000054)
+#define HWIO_IPA_STEP_MODE_STATUS_PHYS                                                       (IPA_DEBUG_REG_BASE_PHYS + 0x00000054)
+#define HWIO_IPA_STEP_MODE_STATUS_OFFS                                                       (IPA_DEBUG_REG_BASE_OFFS + 0x00000054)
+#define HWIO_IPA_STEP_MODE_STATUS_RMSK                                                       0xffffffff
+#define HWIO_IPA_STEP_MODE_STATUS_ATTR                                                              0x1
+#define HWIO_IPA_STEP_MODE_STATUS_IN          \
+        in_dword_masked(HWIO_IPA_STEP_MODE_STATUS_ADDR, HWIO_IPA_STEP_MODE_STATUS_RMSK)
+#define HWIO_IPA_STEP_MODE_STATUS_INM(m)      \
+        in_dword_masked(HWIO_IPA_STEP_MODE_STATUS_ADDR, m)
+#define HWIO_IPA_STEP_MODE_STATUS_HW_EN_BMSK                                                 0xffffffff
+#define HWIO_IPA_STEP_MODE_STATUS_HW_EN_SHFT                                                        0x0
+
+#define HWIO_IPA_STEP_MODE_GO_ADDR                                                           (IPA_DEBUG_REG_BASE      + 0x00000058)
+#define HWIO_IPA_STEP_MODE_GO_PHYS                                                           (IPA_DEBUG_REG_BASE_PHYS + 0x00000058)
+#define HWIO_IPA_STEP_MODE_GO_OFFS                                                           (IPA_DEBUG_REG_BASE_OFFS + 0x00000058)
+#define HWIO_IPA_STEP_MODE_GO_RMSK                                                           0xffffffff
+#define HWIO_IPA_STEP_MODE_GO_ATTR                                                                  0x2
+#define HWIO_IPA_STEP_MODE_GO_OUT(v)      \
+        out_dword(HWIO_IPA_STEP_MODE_GO_ADDR,v)
+#define HWIO_IPA_STEP_MODE_GO_HW_EN_BMSK                                                     0xffffffff
+#define HWIO_IPA_STEP_MODE_GO_HW_EN_SHFT                                                            0x0
+
+#define HWIO_IPA_HW_EVENTS_CFG_ADDR                                                          (IPA_DEBUG_REG_BASE      + 0x0000005c)
+#define HWIO_IPA_HW_EVENTS_CFG_PHYS                                                          (IPA_DEBUG_REG_BASE_PHYS + 0x0000005c)
+#define HWIO_IPA_HW_EVENTS_CFG_OFFS                                                          (IPA_DEBUG_REG_BASE_OFFS + 0x0000005c)
+#define HWIO_IPA_HW_EVENTS_CFG_RMSK                                                               0xfff
+#define HWIO_IPA_HW_EVENTS_CFG_ATTR                                                                 0x3
+#define HWIO_IPA_HW_EVENTS_CFG_IN          \
+        in_dword_masked(HWIO_IPA_HW_EVENTS_CFG_ADDR, HWIO_IPA_HW_EVENTS_CFG_RMSK)
+#define HWIO_IPA_HW_EVENTS_CFG_INM(m)      \
+        in_dword_masked(HWIO_IPA_HW_EVENTS_CFG_ADDR, m)
+#define HWIO_IPA_HW_EVENTS_CFG_OUT(v)      \
+        out_dword(HWIO_IPA_HW_EVENTS_CFG_ADDR,v)
+#define HWIO_IPA_HW_EVENTS_CFG_OUTM(m,v) \
+        out_dword_masked_ns(HWIO_IPA_HW_EVENTS_CFG_ADDR,m,v,HWIO_IPA_HW_EVENTS_CFG_IN)
+#define HWIO_IPA_HW_EVENTS_CFG_RX_EVENTS_PIPE_SELECT_BMSK                                         0xff0
+#define HWIO_IPA_HW_EVENTS_CFG_RX_EVENTS_PIPE_SELECT_SHFT                                           0x4
+#define HWIO_IPA_HW_EVENTS_CFG_HW_EVENTS_SELECT_BMSK                                                0xf
+#define HWIO_IPA_HW_EVENTS_CFG_HW_EVENTS_SELECT_SHFT                                                0x0
+
+#define HWIO_IPA_LOG_ADDR                                                                    (IPA_DEBUG_REG_BASE      + 0x00000060)
+#define HWIO_IPA_LOG_PHYS                                                                    (IPA_DEBUG_REG_BASE_PHYS + 0x00000060)
+#define HWIO_IPA_LOG_OFFS                                                                    (IPA_DEBUG_REG_BASE_OFFS + 0x00000060)
+#define HWIO_IPA_LOG_RMSK                                                                      0x3ffff2
+#define HWIO_IPA_LOG_ATTR                                                                           0x3
+#define HWIO_IPA_LOG_IN          \
+        in_dword_masked(HWIO_IPA_LOG_ADDR, HWIO_IPA_LOG_RMSK)
+#define HWIO_IPA_LOG_INM(m)      \
+        in_dword_masked(HWIO_IPA_LOG_ADDR, m)
+#define HWIO_IPA_LOG_OUT(v)      \
+        out_dword(HWIO_IPA_LOG_ADDR,v)
+#define HWIO_IPA_LOG_OUTM(m,v) \
+        out_dword_masked_ns(HWIO_IPA_LOG_ADDR,m,v,HWIO_IPA_LOG_IN)
+#define HWIO_IPA_LOG_LOG_DPL_L2_REMOVE_EN_BMSK                                                 0x200000
+#define HWIO_IPA_LOG_LOG_DPL_L2_REMOVE_EN_SHFT                                                     0x15
+#define HWIO_IPA_LOG_LOG_REDUCTION_EN_BMSK                                                     0x100000
+#define HWIO_IPA_LOG_LOG_REDUCTION_EN_SHFT                                                         0x14
+#define HWIO_IPA_LOG_LOG_LENGTH_BMSK                                                            0xff000
+#define HWIO_IPA_LOG_LOG_LENGTH_SHFT                                                                0xc
+#define HWIO_IPA_LOG_LOG_PIPE_BMSK                                                                0xff0
+#define HWIO_IPA_LOG_LOG_PIPE_SHFT                                                                  0x4
+#define HWIO_IPA_LOG_LOG_EN_BMSK                                                                    0x2
+#define HWIO_IPA_LOG_LOG_EN_SHFT                                                                    0x1
+
+#define HWIO_IPA_LOG_BUF_HW_CMD_ADDR_ADDR                                                    (IPA_DEBUG_REG_BASE      + 0x00000064)
+#define HWIO_IPA_LOG_BUF_HW_CMD_ADDR_PHYS                                                    (IPA_DEBUG_REG_BASE_PHYS + 0x00000064)
+#define HWIO_IPA_LOG_BUF_HW_CMD_ADDR_OFFS                                                    (IPA_DEBUG_REG_BASE_OFFS + 0x00000064)
+#define HWIO_IPA_LOG_BUF_HW_CMD_ADDR_RMSK                                                    0xffffffff
+#define HWIO_IPA_LOG_BUF_HW_CMD_ADDR_ATTR                                                           0x3
+#define HWIO_IPA_LOG_BUF_HW_CMD_ADDR_IN          \
+        in_dword_masked(HWIO_IPA_LOG_BUF_HW_CMD_ADDR_ADDR, HWIO_IPA_LOG_BUF_HW_CMD_ADDR_RMSK)
+#define HWIO_IPA_LOG_BUF_HW_CMD_ADDR_INM(m)      \
+        in_dword_masked(HWIO_IPA_LOG_BUF_HW_CMD_ADDR_ADDR, m)
+#define HWIO_IPA_LOG_BUF_HW_CMD_ADDR_OUT(v)      \
+        out_dword(HWIO_IPA_LOG_BUF_HW_CMD_ADDR_ADDR,v)
+#define HWIO_IPA_LOG_BUF_HW_CMD_ADDR_OUTM(m,v) \
+        out_dword_masked_ns(HWIO_IPA_LOG_BUF_HW_CMD_ADDR_ADDR,m,v,HWIO_IPA_LOG_BUF_HW_CMD_ADDR_IN)
+#define HWIO_IPA_LOG_BUF_HW_CMD_ADDR_START_ADDR_BMSK                                         0xffffffff
+#define HWIO_IPA_LOG_BUF_HW_CMD_ADDR_START_ADDR_SHFT                                                0x0
+
+#define HWIO_IPA_LOG_BUF_HW_CMD_ADDR_MSB_ADDR                                                (IPA_DEBUG_REG_BASE      + 0x00000068)
+#define HWIO_IPA_LOG_BUF_HW_CMD_ADDR_MSB_PHYS                                                (IPA_DEBUG_REG_BASE_PHYS + 0x00000068)
+#define HWIO_IPA_LOG_BUF_HW_CMD_ADDR_MSB_OFFS                                                (IPA_DEBUG_REG_BASE_OFFS + 0x00000068)
+#define HWIO_IPA_LOG_BUF_HW_CMD_ADDR_MSB_RMSK                                                0xffffffff
+#define HWIO_IPA_LOG_BUF_HW_CMD_ADDR_MSB_ATTR                                                       0x3
+#define HWIO_IPA_LOG_BUF_HW_CMD_ADDR_MSB_IN          \
+        in_dword_masked(HWIO_IPA_LOG_BUF_HW_CMD_ADDR_MSB_ADDR, HWIO_IPA_LOG_BUF_HW_CMD_ADDR_MSB_RMSK)
+#define HWIO_IPA_LOG_BUF_HW_CMD_ADDR_MSB_INM(m)      \
+        in_dword_masked(HWIO_IPA_LOG_BUF_HW_CMD_ADDR_MSB_ADDR, m)
+#define HWIO_IPA_LOG_BUF_HW_CMD_ADDR_MSB_OUT(v)      \
+        out_dword(HWIO_IPA_LOG_BUF_HW_CMD_ADDR_MSB_ADDR,v)
+#define HWIO_IPA_LOG_BUF_HW_CMD_ADDR_MSB_OUTM(m,v) \
+        out_dword_masked_ns(HWIO_IPA_LOG_BUF_HW_CMD_ADDR_MSB_ADDR,m,v,HWIO_IPA_LOG_BUF_HW_CMD_ADDR_MSB_IN)
+#define HWIO_IPA_LOG_BUF_HW_CMD_ADDR_MSB_START_ADDR_BMSK                                     0xffffffff
+#define HWIO_IPA_LOG_BUF_HW_CMD_ADDR_MSB_START_ADDR_SHFT                                            0x0
+
+#define HWIO_IPA_LOG_BUF_HW_CMD_WRITE_PTR_ADDR                                               (IPA_DEBUG_REG_BASE      + 0x0000006c)
+#define HWIO_IPA_LOG_BUF_HW_CMD_WRITE_PTR_PHYS                                               (IPA_DEBUG_REG_BASE_PHYS + 0x0000006c)
+#define HWIO_IPA_LOG_BUF_HW_CMD_WRITE_PTR_OFFS                                               (IPA_DEBUG_REG_BASE_OFFS + 0x0000006c)
+#define HWIO_IPA_LOG_BUF_HW_CMD_WRITE_PTR_RMSK                                               0xffffffff
+#define HWIO_IPA_LOG_BUF_HW_CMD_WRITE_PTR_ATTR                                                      0x1
+#define HWIO_IPA_LOG_BUF_HW_CMD_WRITE_PTR_IN          \
+        in_dword_masked(HWIO_IPA_LOG_BUF_HW_CMD_WRITE_PTR_ADDR, HWIO_IPA_LOG_BUF_HW_CMD_WRITE_PTR_RMSK)
+#define HWIO_IPA_LOG_BUF_HW_CMD_WRITE_PTR_INM(m)      \
+        in_dword_masked(HWIO_IPA_LOG_BUF_HW_CMD_WRITE_PTR_ADDR, m)
+#define HWIO_IPA_LOG_BUF_HW_CMD_WRITE_PTR_WRITR_ADDR_BMSK                                    0xffffffff
+#define HWIO_IPA_LOG_BUF_HW_CMD_WRITE_PTR_WRITR_ADDR_SHFT                                           0x0
+
+#define HWIO_IPA_LOG_BUF_HW_CMD_WRITE_PTR_MSB_ADDR                                           (IPA_DEBUG_REG_BASE      + 0x00000070)
+#define HWIO_IPA_LOG_BUF_HW_CMD_WRITE_PTR_MSB_PHYS                                           (IPA_DEBUG_REG_BASE_PHYS + 0x00000070)
+#define HWIO_IPA_LOG_BUF_HW_CMD_WRITE_PTR_MSB_OFFS                                           (IPA_DEBUG_REG_BASE_OFFS + 0x00000070)
+#define HWIO_IPA_LOG_BUF_HW_CMD_WRITE_PTR_MSB_RMSK                                           0xffffffff
+#define HWIO_IPA_LOG_BUF_HW_CMD_WRITE_PTR_MSB_ATTR                                                  0x1
+#define HWIO_IPA_LOG_BUF_HW_CMD_WRITE_PTR_MSB_IN          \
+        in_dword_masked(HWIO_IPA_LOG_BUF_HW_CMD_WRITE_PTR_MSB_ADDR, HWIO_IPA_LOG_BUF_HW_CMD_WRITE_PTR_MSB_RMSK)
+#define HWIO_IPA_LOG_BUF_HW_CMD_WRITE_PTR_MSB_INM(m)      \
+        in_dword_masked(HWIO_IPA_LOG_BUF_HW_CMD_WRITE_PTR_MSB_ADDR, m)
+#define HWIO_IPA_LOG_BUF_HW_CMD_WRITE_PTR_MSB_WRITR_ADDR_BMSK                                0xffffffff
+#define HWIO_IPA_LOG_BUF_HW_CMD_WRITE_PTR_MSB_WRITR_ADDR_SHFT                                       0x0
+
+#define HWIO_IPA_LOG_BUF_HW_CMD_CFG_ADDR                                                     (IPA_DEBUG_REG_BASE      + 0x00000074)
+#define HWIO_IPA_LOG_BUF_HW_CMD_CFG_PHYS                                                     (IPA_DEBUG_REG_BASE_PHYS + 0x00000074)
+#define HWIO_IPA_LOG_BUF_HW_CMD_CFG_OFFS                                                     (IPA_DEBUG_REG_BASE_OFFS + 0x00000074)
+#define HWIO_IPA_LOG_BUF_HW_CMD_CFG_RMSK                                                        0x7ffff
+#define HWIO_IPA_LOG_BUF_HW_CMD_CFG_ATTR                                                            0x3
+#define HWIO_IPA_LOG_BUF_HW_CMD_CFG_IN          \
+        in_dword_masked(HWIO_IPA_LOG_BUF_HW_CMD_CFG_ADDR, HWIO_IPA_LOG_BUF_HW_CMD_CFG_RMSK)
+#define HWIO_IPA_LOG_BUF_HW_CMD_CFG_INM(m)      \
+        in_dword_masked(HWIO_IPA_LOG_BUF_HW_CMD_CFG_ADDR, m)
+#define HWIO_IPA_LOG_BUF_HW_CMD_CFG_OUT(v)      \
+        out_dword(HWIO_IPA_LOG_BUF_HW_CMD_CFG_ADDR,v)
+#define HWIO_IPA_LOG_BUF_HW_CMD_CFG_OUTM(m,v) \
+        out_dword_masked_ns(HWIO_IPA_LOG_BUF_HW_CMD_CFG_ADDR,m,v,HWIO_IPA_LOG_BUF_HW_CMD_CFG_IN)
+#define HWIO_IPA_LOG_BUF_HW_CMD_CFG_TPDM_ENABLE_BMSK                                            0x40000
+#define HWIO_IPA_LOG_BUF_HW_CMD_CFG_TPDM_ENABLE_SHFT                                               0x12
+#define HWIO_IPA_LOG_BUF_HW_CMD_CFG_SKIP_DDR_DMA_BMSK                                           0x20000
+#define HWIO_IPA_LOG_BUF_HW_CMD_CFG_SKIP_DDR_DMA_SHFT                                              0x11
+#define HWIO_IPA_LOG_BUF_HW_CMD_CFG_ENABLE_BMSK                                                 0x10000
+#define HWIO_IPA_LOG_BUF_HW_CMD_CFG_ENABLE_SHFT                                                    0x10
+#define HWIO_IPA_LOG_BUF_HW_CMD_CFG_SIZE_BMSK                                                    0xffff
+#define HWIO_IPA_LOG_BUF_HW_CMD_CFG_SIZE_SHFT                                                       0x0
+
+#define HWIO_IPA_LOG_BUF_HW_CMD_RAM_PTR_ADDR                                                 (IPA_DEBUG_REG_BASE      + 0x00000078)
+#define HWIO_IPA_LOG_BUF_HW_CMD_RAM_PTR_PHYS                                                 (IPA_DEBUG_REG_BASE_PHYS + 0x00000078)
+#define HWIO_IPA_LOG_BUF_HW_CMD_RAM_PTR_OFFS                                                 (IPA_DEBUG_REG_BASE_OFFS + 0x00000078)
+#define HWIO_IPA_LOG_BUF_HW_CMD_RAM_PTR_RMSK                                                 0xffff3fff
+#define HWIO_IPA_LOG_BUF_HW_CMD_RAM_PTR_ATTR                                                        0x1
+#define HWIO_IPA_LOG_BUF_HW_CMD_RAM_PTR_IN          \
+        in_dword_masked(HWIO_IPA_LOG_BUF_HW_CMD_RAM_PTR_ADDR, HWIO_IPA_LOG_BUF_HW_CMD_RAM_PTR_RMSK)
+#define HWIO_IPA_LOG_BUF_HW_CMD_RAM_PTR_INM(m)      \
+        in_dword_masked(HWIO_IPA_LOG_BUF_HW_CMD_RAM_PTR_ADDR, m)
+#define HWIO_IPA_LOG_BUF_HW_CMD_RAM_PTR_SKIP_DDR_WRAP_HAPPENED_BMSK                          0x80000000
+#define HWIO_IPA_LOG_BUF_HW_CMD_RAM_PTR_SKIP_DDR_WRAP_HAPPENED_SHFT                                0x1f
+#define HWIO_IPA_LOG_BUF_HW_CMD_RAM_PTR_FULL_BMSK                                            0x40000000
+#define HWIO_IPA_LOG_BUF_HW_CMD_RAM_PTR_FULL_SHFT                                                  0x1e
+#define HWIO_IPA_LOG_BUF_HW_CMD_RAM_PTR_WRITE_PTR_BMSK                                       0x3fff0000
+#define HWIO_IPA_LOG_BUF_HW_CMD_RAM_PTR_WRITE_PTR_SHFT                                             0x10
+#define HWIO_IPA_LOG_BUF_HW_CMD_RAM_PTR_READ_PTR_BMSK                                            0x3fff
+#define HWIO_IPA_LOG_BUF_HW_CMD_RAM_PTR_READ_PTR_SHFT                                               0x0
+
+#define HWIO_IPA_LOG_BUF_HW_CMD_NOC_MASTER_SEL_ADDR                                          (IPA_DEBUG_REG_BASE      + 0x00000080)
+#define HWIO_IPA_LOG_BUF_HW_CMD_NOC_MASTER_SEL_PHYS                                          (IPA_DEBUG_REG_BASE_PHYS + 0x00000080)
+#define HWIO_IPA_LOG_BUF_HW_CMD_NOC_MASTER_SEL_OFFS                                          (IPA_DEBUG_REG_BASE_OFFS + 0x00000080)
+#define HWIO_IPA_LOG_BUF_HW_CMD_NOC_MASTER_SEL_RMSK                                               0x3ff
+#define HWIO_IPA_LOG_BUF_HW_CMD_NOC_MASTER_SEL_ATTR                                                 0x3
+#define HWIO_IPA_LOG_BUF_HW_CMD_NOC_MASTER_SEL_IN          \
+        in_dword_masked(HWIO_IPA_LOG_BUF_HW_CMD_NOC_MASTER_SEL_ADDR, HWIO_IPA_LOG_BUF_HW_CMD_NOC_MASTER_SEL_RMSK)
+#define HWIO_IPA_LOG_BUF_HW_CMD_NOC_MASTER_SEL_INM(m)      \
+        in_dword_masked(HWIO_IPA_LOG_BUF_HW_CMD_NOC_MASTER_SEL_ADDR, m)
+#define HWIO_IPA_LOG_BUF_HW_CMD_NOC_MASTER_SEL_OUT(v)      \
+        out_dword(HWIO_IPA_LOG_BUF_HW_CMD_NOC_MASTER_SEL_ADDR,v)
+#define HWIO_IPA_LOG_BUF_HW_CMD_NOC_MASTER_SEL_OUTM(m,v) \
+        out_dword_masked_ns(HWIO_IPA_LOG_BUF_HW_CMD_NOC_MASTER_SEL_ADDR,m,v,HWIO_IPA_LOG_BUF_HW_CMD_NOC_MASTER_SEL_IN)
+#define HWIO_IPA_LOG_BUF_HW_CMD_NOC_MASTER_SEL_UC_RESP_EN_BMSK                                    0x200
+#define HWIO_IPA_LOG_BUF_HW_CMD_NOC_MASTER_SEL_UC_RESP_EN_SHFT                                      0x9
+#define HWIO_IPA_LOG_BUF_HW_CMD_NOC_MASTER_SEL_GSI_RESP_EN_BMSK                                   0x100
+#define HWIO_IPA_LOG_BUF_HW_CMD_NOC_MASTER_SEL_GSI_RESP_EN_SHFT                                     0x8
+#define HWIO_IPA_LOG_BUF_HW_CMD_NOC_MASTER_SEL_QMB_RESP_EN_BMSK                                    0x80
+#define HWIO_IPA_LOG_BUF_HW_CMD_NOC_MASTER_SEL_QMB_RESP_EN_SHFT                                     0x7
+#define HWIO_IPA_LOG_BUF_HW_CMD_NOC_MASTER_SEL_UC_WR_EN_BMSK                                       0x40
+#define HWIO_IPA_LOG_BUF_HW_CMD_NOC_MASTER_SEL_UC_WR_EN_SHFT                                        0x6
+#define HWIO_IPA_LOG_BUF_HW_CMD_NOC_MASTER_SEL_UC_RD_EN_BMSK                                       0x20
+#define HWIO_IPA_LOG_BUF_HW_CMD_NOC_MASTER_SEL_UC_RD_EN_SHFT                                        0x5
+#define HWIO_IPA_LOG_BUF_HW_CMD_NOC_MASTER_SEL_GSI_WR_EN_BMSK                                      0x10
+#define HWIO_IPA_LOG_BUF_HW_CMD_NOC_MASTER_SEL_GSI_WR_EN_SHFT                                       0x4
+#define HWIO_IPA_LOG_BUF_HW_CMD_NOC_MASTER_SEL_GSI_RD_EN_BMSK                                       0x8
+#define HWIO_IPA_LOG_BUF_HW_CMD_NOC_MASTER_SEL_GSI_RD_EN_SHFT                                       0x3
+#define HWIO_IPA_LOG_BUF_HW_CMD_NOC_MASTER_SEL_QMB_WR_EN_BMSK                                       0x4
+#define HWIO_IPA_LOG_BUF_HW_CMD_NOC_MASTER_SEL_QMB_WR_EN_SHFT                                       0x2
+#define HWIO_IPA_LOG_BUF_HW_CMD_NOC_MASTER_SEL_QMB_RD_EN_BMSK                                       0x2
+#define HWIO_IPA_LOG_BUF_HW_CMD_NOC_MASTER_SEL_QMB_RD_EN_SHFT                                       0x1
+#define HWIO_IPA_LOG_BUF_HW_CMD_NOC_MASTER_SEL_NOC_PORT_SEL_BMSK                                    0x1
+#define HWIO_IPA_LOG_BUF_HW_CMD_NOC_MASTER_SEL_NOC_PORT_SEL_SHFT                                    0x0
+
+#define HWIO_IPA_STEP_MODE_HFETCHER_ADDR_LSB_ADDR                                            (IPA_DEBUG_REG_BASE      + 0x00000084)
+#define HWIO_IPA_STEP_MODE_HFETCHER_ADDR_LSB_PHYS                                            (IPA_DEBUG_REG_BASE_PHYS + 0x00000084)
+#define HWIO_IPA_STEP_MODE_HFETCHER_ADDR_LSB_OFFS                                            (IPA_DEBUG_REG_BASE_OFFS + 0x00000084)
+#define HWIO_IPA_STEP_MODE_HFETCHER_ADDR_LSB_RMSK                                            0xffffffff
+#define HWIO_IPA_STEP_MODE_HFETCHER_ADDR_LSB_ATTR                                                   0x3
+#define HWIO_IPA_STEP_MODE_HFETCHER_ADDR_LSB_IN          \
+        in_dword_masked(HWIO_IPA_STEP_MODE_HFETCHER_ADDR_LSB_ADDR, HWIO_IPA_STEP_MODE_HFETCHER_ADDR_LSB_RMSK)
+#define HWIO_IPA_STEP_MODE_HFETCHER_ADDR_LSB_INM(m)      \
+        in_dword_masked(HWIO_IPA_STEP_MODE_HFETCHER_ADDR_LSB_ADDR, m)
+#define HWIO_IPA_STEP_MODE_HFETCHER_ADDR_LSB_OUT(v)      \
+        out_dword(HWIO_IPA_STEP_MODE_HFETCHER_ADDR_LSB_ADDR,v)
+#define HWIO_IPA_STEP_MODE_HFETCHER_ADDR_LSB_OUTM(m,v) \
+        out_dword_masked_ns(HWIO_IPA_STEP_MODE_HFETCHER_ADDR_LSB_ADDR,m,v,HWIO_IPA_STEP_MODE_HFETCHER_ADDR_LSB_IN)
+#define HWIO_IPA_STEP_MODE_HFETCHER_ADDR_LSB_ADDR_LSB_BMSK                                   0xffffffff
+#define HWIO_IPA_STEP_MODE_HFETCHER_ADDR_LSB_ADDR_LSB_SHFT                                          0x0
+
+#define HWIO_IPA_STEP_MODE_HFETCHER_ADDR_MSB_ADDR                                            (IPA_DEBUG_REG_BASE      + 0x00000088)
+#define HWIO_IPA_STEP_MODE_HFETCHER_ADDR_MSB_PHYS                                            (IPA_DEBUG_REG_BASE_PHYS + 0x00000088)
+#define HWIO_IPA_STEP_MODE_HFETCHER_ADDR_MSB_OFFS                                            (IPA_DEBUG_REG_BASE_OFFS + 0x00000088)
+#define HWIO_IPA_STEP_MODE_HFETCHER_ADDR_MSB_RMSK                                            0xffffffff
+#define HWIO_IPA_STEP_MODE_HFETCHER_ADDR_MSB_ATTR                                                   0x3
+#define HWIO_IPA_STEP_MODE_HFETCHER_ADDR_MSB_IN          \
+        in_dword_masked(HWIO_IPA_STEP_MODE_HFETCHER_ADDR_MSB_ADDR, HWIO_IPA_STEP_MODE_HFETCHER_ADDR_MSB_RMSK)
+#define HWIO_IPA_STEP_MODE_HFETCHER_ADDR_MSB_INM(m)      \
+        in_dword_masked(HWIO_IPA_STEP_MODE_HFETCHER_ADDR_MSB_ADDR, m)
+#define HWIO_IPA_STEP_MODE_HFETCHER_ADDR_MSB_OUT(v)      \
+        out_dword(HWIO_IPA_STEP_MODE_HFETCHER_ADDR_MSB_ADDR,v)
+#define HWIO_IPA_STEP_MODE_HFETCHER_ADDR_MSB_OUTM(m,v) \
+        out_dword_masked_ns(HWIO_IPA_STEP_MODE_HFETCHER_ADDR_MSB_ADDR,m,v,HWIO_IPA_STEP_MODE_HFETCHER_ADDR_MSB_IN)
+#define HWIO_IPA_STEP_MODE_HFETCHER_ADDR_MSB_ADDR_MSB_BMSK                                   0xffffffff
+#define HWIO_IPA_STEP_MODE_HFETCHER_ADDR_MSB_ADDR_MSB_SHFT                                          0x0
+
+#define HWIO_IPA_STEP_MODE_HFETCHER_ADDR_RESULT_ADDR                                         (IPA_DEBUG_REG_BASE      + 0x0000008c)
+#define HWIO_IPA_STEP_MODE_HFETCHER_ADDR_RESULT_PHYS                                         (IPA_DEBUG_REG_BASE_PHYS + 0x0000008c)
+#define HWIO_IPA_STEP_MODE_HFETCHER_ADDR_RESULT_OFFS                                         (IPA_DEBUG_REG_BASE_OFFS + 0x0000008c)
+#define HWIO_IPA_STEP_MODE_HFETCHER_ADDR_RESULT_RMSK                                           0x7fffff
+#define HWIO_IPA_STEP_MODE_HFETCHER_ADDR_RESULT_ATTR                                                0x1
+#define HWIO_IPA_STEP_MODE_HFETCHER_ADDR_RESULT_IN          \
+        in_dword_masked(HWIO_IPA_STEP_MODE_HFETCHER_ADDR_RESULT_ADDR, HWIO_IPA_STEP_MODE_HFETCHER_ADDR_RESULT_RMSK)
+#define HWIO_IPA_STEP_MODE_HFETCHER_ADDR_RESULT_INM(m)      \
+        in_dword_masked(HWIO_IPA_STEP_MODE_HFETCHER_ADDR_RESULT_ADDR, m)
+#define HWIO_IPA_STEP_MODE_HFETCHER_ADDR_RESULT_TYPE_F_BMSK                                    0x400000
+#define HWIO_IPA_STEP_MODE_HFETCHER_ADDR_RESULT_TYPE_F_SHFT                                        0x16
+#define HWIO_IPA_STEP_MODE_HFETCHER_ADDR_RESULT_OPCODE_F_BMSK                                  0x300000
+#define HWIO_IPA_STEP_MODE_HFETCHER_ADDR_RESULT_OPCODE_F_SHFT                                      0x14
+#define HWIO_IPA_STEP_MODE_HFETCHER_ADDR_RESULT_SRC_PIPE_F_BMSK                                 0xff000
+#define HWIO_IPA_STEP_MODE_HFETCHER_ADDR_RESULT_SRC_PIPE_F_SHFT                                     0xc
+#define HWIO_IPA_STEP_MODE_HFETCHER_ADDR_RESULT_SRC_ID_F_BMSK                                     0xff0
+#define HWIO_IPA_STEP_MODE_HFETCHER_ADDR_RESULT_SRC_ID_F_SHFT                                       0x4
+#define HWIO_IPA_STEP_MODE_HFETCHER_ADDR_RESULT_CTX_ID_F_BMSK                                       0xf
+#define HWIO_IPA_STEP_MODE_HFETCHER_ADDR_RESULT_CTX_ID_F_SHFT                                       0x0
+
+#define HWIO_IPA_STEP_MODE_HSEQ_BREAKPOINT_ADDR                                              (IPA_DEBUG_REG_BASE      + 0x00000090)
+#define HWIO_IPA_STEP_MODE_HSEQ_BREAKPOINT_PHYS                                              (IPA_DEBUG_REG_BASE_PHYS + 0x00000090)
+#define HWIO_IPA_STEP_MODE_HSEQ_BREAKPOINT_OFFS                                              (IPA_DEBUG_REG_BASE_OFFS + 0x00000090)
+#define HWIO_IPA_STEP_MODE_HSEQ_BREAKPOINT_RMSK                                              0x1fffffff
+#define HWIO_IPA_STEP_MODE_HSEQ_BREAKPOINT_ATTR                                                     0x3
+#define HWIO_IPA_STEP_MODE_HSEQ_BREAKPOINT_IN          \
+        in_dword_masked(HWIO_IPA_STEP_MODE_HSEQ_BREAKPOINT_ADDR, HWIO_IPA_STEP_MODE_HSEQ_BREAKPOINT_RMSK)
+#define HWIO_IPA_STEP_MODE_HSEQ_BREAKPOINT_INM(m)      \
+        in_dword_masked(HWIO_IPA_STEP_MODE_HSEQ_BREAKPOINT_ADDR, m)
+#define HWIO_IPA_STEP_MODE_HSEQ_BREAKPOINT_OUT(v)      \
+        out_dword(HWIO_IPA_STEP_MODE_HSEQ_BREAKPOINT_ADDR,v)
+#define HWIO_IPA_STEP_MODE_HSEQ_BREAKPOINT_OUTM(m,v) \
+        out_dword_masked_ns(HWIO_IPA_STEP_MODE_HSEQ_BREAKPOINT_ADDR,m,v,HWIO_IPA_STEP_MODE_HSEQ_BREAKPOINT_IN)
+#define HWIO_IPA_STEP_MODE_HSEQ_BREAKPOINT_ACL_ID_F_BMSK                                     0x1f800000
+#define HWIO_IPA_STEP_MODE_HSEQ_BREAKPOINT_ACL_ID_F_SHFT                                           0x17
+#define HWIO_IPA_STEP_MODE_HSEQ_BREAKPOINT_TYPE_F_BMSK                                         0x400000
+#define HWIO_IPA_STEP_MODE_HSEQ_BREAKPOINT_TYPE_F_SHFT                                             0x16
+#define HWIO_IPA_STEP_MODE_HSEQ_BREAKPOINT_OPCODE_F_BMSK                                       0x300000
+#define HWIO_IPA_STEP_MODE_HSEQ_BREAKPOINT_OPCODE_F_SHFT                                           0x14
+#define HWIO_IPA_STEP_MODE_HSEQ_BREAKPOINT_SRC_PIPE_F_BMSK                                      0xff000
+#define HWIO_IPA_STEP_MODE_HSEQ_BREAKPOINT_SRC_PIPE_F_SHFT                                          0xc
+#define HWIO_IPA_STEP_MODE_HSEQ_BREAKPOINT_SRC_ID_F_BMSK                                          0xff0
+#define HWIO_IPA_STEP_MODE_HSEQ_BREAKPOINT_SRC_ID_F_SHFT                                            0x4
+#define HWIO_IPA_STEP_MODE_HSEQ_BREAKPOINT_CTX_ID_F_BMSK                                            0xf
+#define HWIO_IPA_STEP_MODE_HSEQ_BREAKPOINT_CTX_ID_F_SHFT                                            0x0
+
+#define HWIO_IPA_STEP_MODE_HSEQ_BREAKPOINT_1_ADDR                                            (IPA_DEBUG_REG_BASE      + 0x00000094)
+#define HWIO_IPA_STEP_MODE_HSEQ_BREAKPOINT_1_PHYS                                            (IPA_DEBUG_REG_BASE_PHYS + 0x00000094)
+#define HWIO_IPA_STEP_MODE_HSEQ_BREAKPOINT_1_OFFS                                            (IPA_DEBUG_REG_BASE_OFFS + 0x00000094)
+#define HWIO_IPA_STEP_MODE_HSEQ_BREAKPOINT_1_RMSK                                                  0x3f
+#define HWIO_IPA_STEP_MODE_HSEQ_BREAKPOINT_1_ATTR                                                   0x3
+#define HWIO_IPA_STEP_MODE_HSEQ_BREAKPOINT_1_IN          \
+        in_dword_masked(HWIO_IPA_STEP_MODE_HSEQ_BREAKPOINT_1_ADDR, HWIO_IPA_STEP_MODE_HSEQ_BREAKPOINT_1_RMSK)
+#define HWIO_IPA_STEP_MODE_HSEQ_BREAKPOINT_1_INM(m)      \
+        in_dword_masked(HWIO_IPA_STEP_MODE_HSEQ_BREAKPOINT_1_ADDR, m)
+#define HWIO_IPA_STEP_MODE_HSEQ_BREAKPOINT_1_OUT(v)      \
+        out_dword(HWIO_IPA_STEP_MODE_HSEQ_BREAKPOINT_1_ADDR,v)
+#define HWIO_IPA_STEP_MODE_HSEQ_BREAKPOINT_1_OUTM(m,v) \
+        out_dword_masked_ns(HWIO_IPA_STEP_MODE_HSEQ_BREAKPOINT_1_ADDR,m,v,HWIO_IPA_STEP_MODE_HSEQ_BREAKPOINT_1_IN)
+#define HWIO_IPA_STEP_MODE_HSEQ_BREAKPOINT_1_ACL_ID_V_BMSK                                         0x20
+#define HWIO_IPA_STEP_MODE_HSEQ_BREAKPOINT_1_ACL_ID_V_SHFT                                          0x5
+#define HWIO_IPA_STEP_MODE_HSEQ_BREAKPOINT_1_TYPE_V_BMSK                                           0x10
+#define HWIO_IPA_STEP_MODE_HSEQ_BREAKPOINT_1_TYPE_V_SHFT                                            0x4
+#define HWIO_IPA_STEP_MODE_HSEQ_BREAKPOINT_1_OPCODE_V_BMSK                                          0x8
+#define HWIO_IPA_STEP_MODE_HSEQ_BREAKPOINT_1_OPCODE_V_SHFT                                          0x3
+#define HWIO_IPA_STEP_MODE_HSEQ_BREAKPOINT_1_SRC_PIPE_V_BMSK                                        0x4
+#define HWIO_IPA_STEP_MODE_HSEQ_BREAKPOINT_1_SRC_PIPE_V_SHFT                                        0x2
+#define HWIO_IPA_STEP_MODE_HSEQ_BREAKPOINT_1_SRC_ID_V_BMSK                                          0x2
+#define HWIO_IPA_STEP_MODE_HSEQ_BREAKPOINT_1_SRC_ID_V_SHFT                                          0x1
+#define HWIO_IPA_STEP_MODE_HSEQ_BREAKPOINT_1_CTX_ID_V_BMSK                                          0x1
+#define HWIO_IPA_STEP_MODE_HSEQ_BREAKPOINT_1_CTX_ID_V_SHFT                                          0x0
+
+#define HWIO_IPA_STEP_MODE_HSEQ_STATUS_ADDR                                                  (IPA_DEBUG_REG_BASE      + 0x00000098)
+#define HWIO_IPA_STEP_MODE_HSEQ_STATUS_PHYS                                                  (IPA_DEBUG_REG_BASE_PHYS + 0x00000098)
+#define HWIO_IPA_STEP_MODE_HSEQ_STATUS_OFFS                                                  (IPA_DEBUG_REG_BASE_OFFS + 0x00000098)
+#define HWIO_IPA_STEP_MODE_HSEQ_STATUS_RMSK                                                  0x1fffffff
+#define HWIO_IPA_STEP_MODE_HSEQ_STATUS_ATTR                                                         0x1
+#define HWIO_IPA_STEP_MODE_HSEQ_STATUS_IN          \
+        in_dword_masked(HWIO_IPA_STEP_MODE_HSEQ_STATUS_ADDR, HWIO_IPA_STEP_MODE_HSEQ_STATUS_RMSK)
+#define HWIO_IPA_STEP_MODE_HSEQ_STATUS_INM(m)      \
+        in_dword_masked(HWIO_IPA_STEP_MODE_HSEQ_STATUS_ADDR, m)
+#define HWIO_IPA_STEP_MODE_HSEQ_STATUS_ACL_ID_F_BMSK                                         0x1f800000
+#define HWIO_IPA_STEP_MODE_HSEQ_STATUS_ACL_ID_F_SHFT                                               0x17
+#define HWIO_IPA_STEP_MODE_HSEQ_STATUS_TYPE_F_BMSK                                             0x400000
+#define HWIO_IPA_STEP_MODE_HSEQ_STATUS_TYPE_F_SHFT                                                 0x16
+#define HWIO_IPA_STEP_MODE_HSEQ_STATUS_OPCODE_F_BMSK                                           0x300000
+#define HWIO_IPA_STEP_MODE_HSEQ_STATUS_OPCODE_F_SHFT                                               0x14
+#define HWIO_IPA_STEP_MODE_HSEQ_STATUS_SRC_PIPE_F_BMSK                                          0xff000
+#define HWIO_IPA_STEP_MODE_HSEQ_STATUS_SRC_PIPE_F_SHFT                                              0xc
+#define HWIO_IPA_STEP_MODE_HSEQ_STATUS_SRC_ID_F_BMSK                                              0xff0
+#define HWIO_IPA_STEP_MODE_HSEQ_STATUS_SRC_ID_F_SHFT                                                0x4
+#define HWIO_IPA_STEP_MODE_HSEQ_STATUS_CTX_ID_F_BMSK                                                0xf
+#define HWIO_IPA_STEP_MODE_HSEQ_STATUS_CTX_ID_F_SHFT                                                0x0
+
+#define HWIO_IPA_STEP_MODE_DSEQ_BREAKPOINT_ADDR                                              (IPA_DEBUG_REG_BASE      + 0x0000009c)
+#define HWIO_IPA_STEP_MODE_DSEQ_BREAKPOINT_PHYS                                              (IPA_DEBUG_REG_BASE_PHYS + 0x0000009c)
+#define HWIO_IPA_STEP_MODE_DSEQ_BREAKPOINT_OFFS                                              (IPA_DEBUG_REG_BASE_OFFS + 0x0000009c)
+#define HWIO_IPA_STEP_MODE_DSEQ_BREAKPOINT_RMSK                                              0x1fffffff
+#define HWIO_IPA_STEP_MODE_DSEQ_BREAKPOINT_ATTR                                                     0x3
+#define HWIO_IPA_STEP_MODE_DSEQ_BREAKPOINT_IN          \
+        in_dword_masked(HWIO_IPA_STEP_MODE_DSEQ_BREAKPOINT_ADDR, HWIO_IPA_STEP_MODE_DSEQ_BREAKPOINT_RMSK)
+#define HWIO_IPA_STEP_MODE_DSEQ_BREAKPOINT_INM(m)      \
+        in_dword_masked(HWIO_IPA_STEP_MODE_DSEQ_BREAKPOINT_ADDR, m)
+#define HWIO_IPA_STEP_MODE_DSEQ_BREAKPOINT_OUT(v)      \
+        out_dword(HWIO_IPA_STEP_MODE_DSEQ_BREAKPOINT_ADDR,v)
+#define HWIO_IPA_STEP_MODE_DSEQ_BREAKPOINT_OUTM(m,v) \
+        out_dword_masked_ns(HWIO_IPA_STEP_MODE_DSEQ_BREAKPOINT_ADDR,m,v,HWIO_IPA_STEP_MODE_DSEQ_BREAKPOINT_IN)
+#define HWIO_IPA_STEP_MODE_DSEQ_BREAKPOINT_ACL_ID_F_BMSK                                     0x1f800000
+#define HWIO_IPA_STEP_MODE_DSEQ_BREAKPOINT_ACL_ID_F_SHFT                                           0x17
+#define HWIO_IPA_STEP_MODE_DSEQ_BREAKPOINT_TYPE_F_BMSK                                         0x400000
+#define HWIO_IPA_STEP_MODE_DSEQ_BREAKPOINT_TYPE_F_SHFT                                             0x16
+#define HWIO_IPA_STEP_MODE_DSEQ_BREAKPOINT_OPCODE_F_BMSK                                       0x300000
+#define HWIO_IPA_STEP_MODE_DSEQ_BREAKPOINT_OPCODE_F_SHFT                                           0x14
+#define HWIO_IPA_STEP_MODE_DSEQ_BREAKPOINT_SRC_PIPE_F_BMSK                                      0xff000
+#define HWIO_IPA_STEP_MODE_DSEQ_BREAKPOINT_SRC_PIPE_F_SHFT                                          0xc
+#define HWIO_IPA_STEP_MODE_DSEQ_BREAKPOINT_SRC_ID_F_BMSK                                          0xff0
+#define HWIO_IPA_STEP_MODE_DSEQ_BREAKPOINT_SRC_ID_F_SHFT                                            0x4
+#define HWIO_IPA_STEP_MODE_DSEQ_BREAKPOINT_CTX_ID_F_BMSK                                            0xf
+#define HWIO_IPA_STEP_MODE_DSEQ_BREAKPOINT_CTX_ID_F_SHFT                                            0x0
+
+#define HWIO_IPA_STEP_MODE_DSEQ_BREAKPOINT_1_ADDR                                            (IPA_DEBUG_REG_BASE      + 0x00000100)
+#define HWIO_IPA_STEP_MODE_DSEQ_BREAKPOINT_1_PHYS                                            (IPA_DEBUG_REG_BASE_PHYS + 0x00000100)
+#define HWIO_IPA_STEP_MODE_DSEQ_BREAKPOINT_1_OFFS                                            (IPA_DEBUG_REG_BASE_OFFS + 0x00000100)
+#define HWIO_IPA_STEP_MODE_DSEQ_BREAKPOINT_1_RMSK                                                  0x3f
+#define HWIO_IPA_STEP_MODE_DSEQ_BREAKPOINT_1_ATTR                                                   0x3
+#define HWIO_IPA_STEP_MODE_DSEQ_BREAKPOINT_1_IN          \
+        in_dword_masked(HWIO_IPA_STEP_MODE_DSEQ_BREAKPOINT_1_ADDR, HWIO_IPA_STEP_MODE_DSEQ_BREAKPOINT_1_RMSK)
+#define HWIO_IPA_STEP_MODE_DSEQ_BREAKPOINT_1_INM(m)      \
+        in_dword_masked(HWIO_IPA_STEP_MODE_DSEQ_BREAKPOINT_1_ADDR, m)
+#define HWIO_IPA_STEP_MODE_DSEQ_BREAKPOINT_1_OUT(v)      \
+        out_dword(HWIO_IPA_STEP_MODE_DSEQ_BREAKPOINT_1_ADDR,v)
+#define HWIO_IPA_STEP_MODE_DSEQ_BREAKPOINT_1_OUTM(m,v) \
+        out_dword_masked_ns(HWIO_IPA_STEP_MODE_DSEQ_BREAKPOINT_1_ADDR,m,v,HWIO_IPA_STEP_MODE_DSEQ_BREAKPOINT_1_IN)
+#define HWIO_IPA_STEP_MODE_DSEQ_BREAKPOINT_1_ACL_ID_V_BMSK                                         0x20
+#define HWIO_IPA_STEP_MODE_DSEQ_BREAKPOINT_1_ACL_ID_V_SHFT                                          0x5
+#define HWIO_IPA_STEP_MODE_DSEQ_BREAKPOINT_1_TYPE_V_BMSK                                           0x10
+#define HWIO_IPA_STEP_MODE_DSEQ_BREAKPOINT_1_TYPE_V_SHFT                                            0x4
+#define HWIO_IPA_STEP_MODE_DSEQ_BREAKPOINT_1_OPCODE_V_BMSK                                          0x8
+#define HWIO_IPA_STEP_MODE_DSEQ_BREAKPOINT_1_OPCODE_V_SHFT                                          0x3
+#define HWIO_IPA_STEP_MODE_DSEQ_BREAKPOINT_1_SRC_PIPE_V_BMSK                                        0x4
+#define HWIO_IPA_STEP_MODE_DSEQ_BREAKPOINT_1_SRC_PIPE_V_SHFT                                        0x2
+#define HWIO_IPA_STEP_MODE_DSEQ_BREAKPOINT_1_SRC_ID_V_BMSK                                          0x2
+#define HWIO_IPA_STEP_MODE_DSEQ_BREAKPOINT_1_SRC_ID_V_SHFT                                          0x1
+#define HWIO_IPA_STEP_MODE_DSEQ_BREAKPOINT_1_CTX_ID_V_BMSK                                          0x1
+#define HWIO_IPA_STEP_MODE_DSEQ_BREAKPOINT_1_CTX_ID_V_SHFT                                          0x0
+
+#define HWIO_IPA_STEP_MODE_DSEQ_STATUS_ADDR                                                  (IPA_DEBUG_REG_BASE      + 0x00000104)
+#define HWIO_IPA_STEP_MODE_DSEQ_STATUS_PHYS                                                  (IPA_DEBUG_REG_BASE_PHYS + 0x00000104)
+#define HWIO_IPA_STEP_MODE_DSEQ_STATUS_OFFS                                                  (IPA_DEBUG_REG_BASE_OFFS + 0x00000104)
+#define HWIO_IPA_STEP_MODE_DSEQ_STATUS_RMSK                                                  0x1fffffff
+#define HWIO_IPA_STEP_MODE_DSEQ_STATUS_ATTR                                                         0x1
+#define HWIO_IPA_STEP_MODE_DSEQ_STATUS_IN          \
+        in_dword_masked(HWIO_IPA_STEP_MODE_DSEQ_STATUS_ADDR, HWIO_IPA_STEP_MODE_DSEQ_STATUS_RMSK)
+#define HWIO_IPA_STEP_MODE_DSEQ_STATUS_INM(m)      \
+        in_dword_masked(HWIO_IPA_STEP_MODE_DSEQ_STATUS_ADDR, m)
+#define HWIO_IPA_STEP_MODE_DSEQ_STATUS_ACL_ID_F_BMSK                                         0x1f800000
+#define HWIO_IPA_STEP_MODE_DSEQ_STATUS_ACL_ID_F_SHFT                                               0x17
+#define HWIO_IPA_STEP_MODE_DSEQ_STATUS_TYPE_F_BMSK                                             0x400000
+#define HWIO_IPA_STEP_MODE_DSEQ_STATUS_TYPE_F_SHFT                                                 0x16
+#define HWIO_IPA_STEP_MODE_DSEQ_STATUS_OPCODE_F_BMSK                                           0x300000
+#define HWIO_IPA_STEP_MODE_DSEQ_STATUS_OPCODE_F_SHFT                                               0x14
+#define HWIO_IPA_STEP_MODE_DSEQ_STATUS_SRC_PIPE_F_BMSK                                          0xff000
+#define HWIO_IPA_STEP_MODE_DSEQ_STATUS_SRC_PIPE_F_SHFT                                              0xc
+#define HWIO_IPA_STEP_MODE_DSEQ_STATUS_SRC_ID_F_BMSK                                              0xff0
+#define HWIO_IPA_STEP_MODE_DSEQ_STATUS_SRC_ID_F_SHFT                                                0x4
+#define HWIO_IPA_STEP_MODE_DSEQ_STATUS_CTX_ID_F_BMSK                                                0xf
+#define HWIO_IPA_STEP_MODE_DSEQ_STATUS_CTX_ID_F_SHFT                                                0x0
+
+#define HWIO_IPA_RX_ACKQ_CMD_ADDR                                                            (IPA_DEBUG_REG_BASE      + 0x00000158)
+#define HWIO_IPA_RX_ACKQ_CMD_PHYS                                                            (IPA_DEBUG_REG_BASE_PHYS + 0x00000158)
+#define HWIO_IPA_RX_ACKQ_CMD_OFFS                                                            (IPA_DEBUG_REG_BASE_OFFS + 0x00000158)
+#define HWIO_IPA_RX_ACKQ_CMD_RMSK                                                                   0xf
+#define HWIO_IPA_RX_ACKQ_CMD_ATTR                                                                   0x2
+#define HWIO_IPA_RX_ACKQ_CMD_OUT(v)      \
+        out_dword(HWIO_IPA_RX_ACKQ_CMD_ADDR,v)
+#define HWIO_IPA_RX_ACKQ_CMD_RELEASE_WR_CMD_BMSK                                                    0x8
+#define HWIO_IPA_RX_ACKQ_CMD_RELEASE_WR_CMD_SHFT                                                    0x3
+#define HWIO_IPA_RX_ACKQ_CMD_RELEASE_RD_CMD_BMSK                                                    0x4
+#define HWIO_IPA_RX_ACKQ_CMD_RELEASE_RD_CMD_SHFT                                                    0x2
+#define HWIO_IPA_RX_ACKQ_CMD_POP_CMD_BMSK                                                           0x2
+#define HWIO_IPA_RX_ACKQ_CMD_POP_CMD_SHFT                                                           0x1
+#define HWIO_IPA_RX_ACKQ_CMD_WRITE_CMD_BMSK                                                         0x1
+#define HWIO_IPA_RX_ACKQ_CMD_WRITE_CMD_SHFT                                                         0x0
+
+#define HWIO_IPA_RX_ACKQ_CFG_ADDR                                                            (IPA_DEBUG_REG_BASE      + 0x0000015c)
+#define HWIO_IPA_RX_ACKQ_CFG_PHYS                                                            (IPA_DEBUG_REG_BASE_PHYS + 0x0000015c)
+#define HWIO_IPA_RX_ACKQ_CFG_OFFS                                                            (IPA_DEBUG_REG_BASE_OFFS + 0x0000015c)
+#define HWIO_IPA_RX_ACKQ_CFG_RMSK                                                                   0x3
+#define HWIO_IPA_RX_ACKQ_CFG_ATTR                                                                   0x3
+#define HWIO_IPA_RX_ACKQ_CFG_IN          \
+        in_dword_masked(HWIO_IPA_RX_ACKQ_CFG_ADDR, HWIO_IPA_RX_ACKQ_CFG_RMSK)
+#define HWIO_IPA_RX_ACKQ_CFG_INM(m)      \
+        in_dword_masked(HWIO_IPA_RX_ACKQ_CFG_ADDR, m)
+#define HWIO_IPA_RX_ACKQ_CFG_OUT(v)      \
+        out_dword(HWIO_IPA_RX_ACKQ_CFG_ADDR,v)
+#define HWIO_IPA_RX_ACKQ_CFG_OUTM(m,v) \
+        out_dword_masked_ns(HWIO_IPA_RX_ACKQ_CFG_ADDR,m,v,HWIO_IPA_RX_ACKQ_CFG_IN)
+#define HWIO_IPA_RX_ACKQ_CFG_BLOCK_WR_BMSK                                                          0x2
+#define HWIO_IPA_RX_ACKQ_CFG_BLOCK_WR_SHFT                                                          0x1
+#define HWIO_IPA_RX_ACKQ_CFG_BLOCK_RD_REQ_BMSK                                                      0x1
+#define HWIO_IPA_RX_ACKQ_CFG_BLOCK_RD_REQ_SHFT                                                      0x0
+
+#define HWIO_IPA_RX_ACKQ_DATA_WR_0_ADDR                                                      (IPA_DEBUG_REG_BASE      + 0x00000160)
+#define HWIO_IPA_RX_ACKQ_DATA_WR_0_PHYS                                                      (IPA_DEBUG_REG_BASE_PHYS + 0x00000160)
+#define HWIO_IPA_RX_ACKQ_DATA_WR_0_OFFS                                                      (IPA_DEBUG_REG_BASE_OFFS + 0x00000160)
+#define HWIO_IPA_RX_ACKQ_DATA_WR_0_RMSK                                                       0x1ffffff
+#define HWIO_IPA_RX_ACKQ_DATA_WR_0_ATTR                                                             0x3
+#define HWIO_IPA_RX_ACKQ_DATA_WR_0_IN          \
+        in_dword_masked(HWIO_IPA_RX_ACKQ_DATA_WR_0_ADDR, HWIO_IPA_RX_ACKQ_DATA_WR_0_RMSK)
+#define HWIO_IPA_RX_ACKQ_DATA_WR_0_INM(m)      \
+        in_dword_masked(HWIO_IPA_RX_ACKQ_DATA_WR_0_ADDR, m)
+#define HWIO_IPA_RX_ACKQ_DATA_WR_0_OUT(v)      \
+        out_dword(HWIO_IPA_RX_ACKQ_DATA_WR_0_ADDR,v)
+#define HWIO_IPA_RX_ACKQ_DATA_WR_0_OUTM(m,v) \
+        out_dword_masked_ns(HWIO_IPA_RX_ACKQ_DATA_WR_0_ADDR,m,v,HWIO_IPA_RX_ACKQ_DATA_WR_0_IN)
+#define HWIO_IPA_RX_ACKQ_DATA_WR_0_ACK_VALUE1_TYPE_BMSK                                       0x1000000
+#define HWIO_IPA_RX_ACKQ_DATA_WR_0_ACK_VALUE1_TYPE_SHFT                                            0x18
+#define HWIO_IPA_RX_ACKQ_DATA_WR_0_ACK_VALUE2_BMSK                                             0xff0000
+#define HWIO_IPA_RX_ACKQ_DATA_WR_0_ACK_VALUE2_SHFT                                                 0x10
+#define HWIO_IPA_RX_ACKQ_DATA_WR_0_ACK_VALUE1_BMSK                                               0xffff
+#define HWIO_IPA_RX_ACKQ_DATA_WR_0_ACK_VALUE1_SHFT                                                  0x0
+
+#define HWIO_IPA_RX_ACKQ_DATA_RD_0_ADDR                                                      (IPA_DEBUG_REG_BASE      + 0x00000164)
+#define HWIO_IPA_RX_ACKQ_DATA_RD_0_PHYS                                                      (IPA_DEBUG_REG_BASE_PHYS + 0x00000164)
+#define HWIO_IPA_RX_ACKQ_DATA_RD_0_OFFS                                                      (IPA_DEBUG_REG_BASE_OFFS + 0x00000164)
+#define HWIO_IPA_RX_ACKQ_DATA_RD_0_RMSK                                                       0x1ffffff
+#define HWIO_IPA_RX_ACKQ_DATA_RD_0_ATTR                                                             0x1
+#define HWIO_IPA_RX_ACKQ_DATA_RD_0_IN          \
+        in_dword_masked(HWIO_IPA_RX_ACKQ_DATA_RD_0_ADDR, HWIO_IPA_RX_ACKQ_DATA_RD_0_RMSK)
+#define HWIO_IPA_RX_ACKQ_DATA_RD_0_INM(m)      \
+        in_dword_masked(HWIO_IPA_RX_ACKQ_DATA_RD_0_ADDR, m)
+#define HWIO_IPA_RX_ACKQ_DATA_RD_0_ACK_VALUE1_TYPE_BMSK                                       0x1000000
+#define HWIO_IPA_RX_ACKQ_DATA_RD_0_ACK_VALUE1_TYPE_SHFT                                            0x18
+#define HWIO_IPA_RX_ACKQ_DATA_RD_0_ACK_VALUE2_BMSK                                             0xff0000
+#define HWIO_IPA_RX_ACKQ_DATA_RD_0_ACK_VALUE2_SHFT                                                 0x10
+#define HWIO_IPA_RX_ACKQ_DATA_RD_0_ACK_VALUE1_BMSK                                               0xffff
+#define HWIO_IPA_RX_ACKQ_DATA_RD_0_ACK_VALUE1_SHFT                                                  0x0
+
+#define HWIO_IPA_RX_ACKQ_STATUS_ADDR                                                         (IPA_DEBUG_REG_BASE      + 0x00000168)
+#define HWIO_IPA_RX_ACKQ_STATUS_PHYS                                                         (IPA_DEBUG_REG_BASE_PHYS + 0x00000168)
+#define HWIO_IPA_RX_ACKQ_STATUS_OFFS                                                         (IPA_DEBUG_REG_BASE_OFFS + 0x00000168)
+#define HWIO_IPA_RX_ACKQ_STATUS_RMSK                                                             0x1ff7
+#define HWIO_IPA_RX_ACKQ_STATUS_ATTR                                                                0x1
+#define HWIO_IPA_RX_ACKQ_STATUS_IN          \
+        in_dword_masked(HWIO_IPA_RX_ACKQ_STATUS_ADDR, HWIO_IPA_RX_ACKQ_STATUS_RMSK)
+#define HWIO_IPA_RX_ACKQ_STATUS_INM(m)      \
+        in_dword_masked(HWIO_IPA_RX_ACKQ_STATUS_ADDR, m)
+#define HWIO_IPA_RX_ACKQ_STATUS_BLOCK_RD_ACK_BMSK                                                0x1000
+#define HWIO_IPA_RX_ACKQ_STATUS_BLOCK_RD_ACK_SHFT                                                   0xc
+#define HWIO_IPA_RX_ACKQ_STATUS_ACKQ_DEPTH_BMSK                                                   0xf00
+#define HWIO_IPA_RX_ACKQ_STATUS_ACKQ_DEPTH_SHFT                                                     0x8
+#define HWIO_IPA_RX_ACKQ_STATUS_ACKQ_COUNT_BMSK                                                    0xf0
+#define HWIO_IPA_RX_ACKQ_STATUS_ACKQ_COUNT_SHFT                                                     0x4
+#define HWIO_IPA_RX_ACKQ_STATUS_ACKQ_FULL_BMSK                                                      0x4
+#define HWIO_IPA_RX_ACKQ_STATUS_ACKQ_FULL_SHFT                                                      0x2
+#define HWIO_IPA_RX_ACKQ_STATUS_ACKQ_EMPTY_BMSK                                                     0x2
+#define HWIO_IPA_RX_ACKQ_STATUS_ACKQ_EMPTY_SHFT                                                     0x1
+#define HWIO_IPA_RX_ACKQ_STATUS_STATUS_BMSK                                                         0x1
+#define HWIO_IPA_RX_ACKQ_STATUS_STATUS_SHFT                                                         0x0
+
+#define HWIO_IPA_UC_ACKQ_CMD_ADDR                                                            (IPA_DEBUG_REG_BASE      + 0x0000016c)
+#define HWIO_IPA_UC_ACKQ_CMD_PHYS                                                            (IPA_DEBUG_REG_BASE_PHYS + 0x0000016c)
+#define HWIO_IPA_UC_ACKQ_CMD_OFFS                                                            (IPA_DEBUG_REG_BASE_OFFS + 0x0000016c)
+#define HWIO_IPA_UC_ACKQ_CMD_RMSK                                                                   0xf
+#define HWIO_IPA_UC_ACKQ_CMD_ATTR                                                                   0x2
+#define HWIO_IPA_UC_ACKQ_CMD_OUT(v)      \
+        out_dword(HWIO_IPA_UC_ACKQ_CMD_ADDR,v)
+#define HWIO_IPA_UC_ACKQ_CMD_RELEASE_WR_CMD_BMSK                                                    0x8
+#define HWIO_IPA_UC_ACKQ_CMD_RELEASE_WR_CMD_SHFT                                                    0x3
+#define HWIO_IPA_UC_ACKQ_CMD_RELEASE_RD_CMD_BMSK                                                    0x4
+#define HWIO_IPA_UC_ACKQ_CMD_RELEASE_RD_CMD_SHFT                                                    0x2
+#define HWIO_IPA_UC_ACKQ_CMD_POP_CMD_BMSK                                                           0x2
+#define HWIO_IPA_UC_ACKQ_CMD_POP_CMD_SHFT                                                           0x1
+#define HWIO_IPA_UC_ACKQ_CMD_WRITE_CMD_BMSK                                                         0x1
+#define HWIO_IPA_UC_ACKQ_CMD_WRITE_CMD_SHFT                                                         0x0
+
+#define HWIO_IPA_UC_ACKQ_CFG_ADDR                                                            (IPA_DEBUG_REG_BASE      + 0x00000170)
+#define HWIO_IPA_UC_ACKQ_CFG_PHYS                                                            (IPA_DEBUG_REG_BASE_PHYS + 0x00000170)
+#define HWIO_IPA_UC_ACKQ_CFG_OFFS                                                            (IPA_DEBUG_REG_BASE_OFFS + 0x00000170)
+#define HWIO_IPA_UC_ACKQ_CFG_RMSK                                                                   0x3
+#define HWIO_IPA_UC_ACKQ_CFG_ATTR                                                                   0x3
+#define HWIO_IPA_UC_ACKQ_CFG_IN          \
+        in_dword_masked(HWIO_IPA_UC_ACKQ_CFG_ADDR, HWIO_IPA_UC_ACKQ_CFG_RMSK)
+#define HWIO_IPA_UC_ACKQ_CFG_INM(m)      \
+        in_dword_masked(HWIO_IPA_UC_ACKQ_CFG_ADDR, m)
+#define HWIO_IPA_UC_ACKQ_CFG_OUT(v)      \
+        out_dword(HWIO_IPA_UC_ACKQ_CFG_ADDR,v)
+#define HWIO_IPA_UC_ACKQ_CFG_OUTM(m,v) \
+        out_dword_masked_ns(HWIO_IPA_UC_ACKQ_CFG_ADDR,m,v,HWIO_IPA_UC_ACKQ_CFG_IN)
+#define HWIO_IPA_UC_ACKQ_CFG_BLOCK_WR_BMSK                                                          0x2
+#define HWIO_IPA_UC_ACKQ_CFG_BLOCK_WR_SHFT                                                          0x1
+#define HWIO_IPA_UC_ACKQ_CFG_BLOCK_RD_BMSK                                                          0x1
+#define HWIO_IPA_UC_ACKQ_CFG_BLOCK_RD_SHFT                                                          0x0
+
+#define HWIO_IPA_UC_ACKQ_DATA_WR_0_ADDR                                                      (IPA_DEBUG_REG_BASE      + 0x00000174)
+#define HWIO_IPA_UC_ACKQ_DATA_WR_0_PHYS                                                      (IPA_DEBUG_REG_BASE_PHYS + 0x00000174)
+#define HWIO_IPA_UC_ACKQ_DATA_WR_0_OFFS                                                      (IPA_DEBUG_REG_BASE_OFFS + 0x00000174)
+#define HWIO_IPA_UC_ACKQ_DATA_WR_0_RMSK                                                       0x1ffffff
+#define HWIO_IPA_UC_ACKQ_DATA_WR_0_ATTR                                                             0x3
+#define HWIO_IPA_UC_ACKQ_DATA_WR_0_IN          \
+        in_dword_masked(HWIO_IPA_UC_ACKQ_DATA_WR_0_ADDR, HWIO_IPA_UC_ACKQ_DATA_WR_0_RMSK)
+#define HWIO_IPA_UC_ACKQ_DATA_WR_0_INM(m)      \
+        in_dword_masked(HWIO_IPA_UC_ACKQ_DATA_WR_0_ADDR, m)
+#define HWIO_IPA_UC_ACKQ_DATA_WR_0_OUT(v)      \
+        out_dword(HWIO_IPA_UC_ACKQ_DATA_WR_0_ADDR,v)
+#define HWIO_IPA_UC_ACKQ_DATA_WR_0_OUTM(m,v) \
+        out_dword_masked_ns(HWIO_IPA_UC_ACKQ_DATA_WR_0_ADDR,m,v,HWIO_IPA_UC_ACKQ_DATA_WR_0_IN)
+#define HWIO_IPA_UC_ACKQ_DATA_WR_0_ACK_VALUE1_TYPE_BMSK                                       0x1000000
+#define HWIO_IPA_UC_ACKQ_DATA_WR_0_ACK_VALUE1_TYPE_SHFT                                            0x18
+#define HWIO_IPA_UC_ACKQ_DATA_WR_0_ACK_VALUE2_BMSK                                             0xff0000
+#define HWIO_IPA_UC_ACKQ_DATA_WR_0_ACK_VALUE2_SHFT                                                 0x10
+#define HWIO_IPA_UC_ACKQ_DATA_WR_0_ACK_VALUE1_BMSK                                               0xffff
+#define HWIO_IPA_UC_ACKQ_DATA_WR_0_ACK_VALUE1_SHFT                                                  0x0
+
+#define HWIO_IPA_UC_ACKQ_DATA_RD_0_ADDR                                                      (IPA_DEBUG_REG_BASE      + 0x00000178)
+#define HWIO_IPA_UC_ACKQ_DATA_RD_0_PHYS                                                      (IPA_DEBUG_REG_BASE_PHYS + 0x00000178)
+#define HWIO_IPA_UC_ACKQ_DATA_RD_0_OFFS                                                      (IPA_DEBUG_REG_BASE_OFFS + 0x00000178)
+#define HWIO_IPA_UC_ACKQ_DATA_RD_0_RMSK                                                       0x1ffffff
+#define HWIO_IPA_UC_ACKQ_DATA_RD_0_ATTR                                                             0x1
+#define HWIO_IPA_UC_ACKQ_DATA_RD_0_IN          \
+        in_dword_masked(HWIO_IPA_UC_ACKQ_DATA_RD_0_ADDR, HWIO_IPA_UC_ACKQ_DATA_RD_0_RMSK)
+#define HWIO_IPA_UC_ACKQ_DATA_RD_0_INM(m)      \
+        in_dword_masked(HWIO_IPA_UC_ACKQ_DATA_RD_0_ADDR, m)
+#define HWIO_IPA_UC_ACKQ_DATA_RD_0_ACK_VALUE1_TYPE_BMSK                                       0x1000000
+#define HWIO_IPA_UC_ACKQ_DATA_RD_0_ACK_VALUE1_TYPE_SHFT                                            0x18
+#define HWIO_IPA_UC_ACKQ_DATA_RD_0_ACK_VALUE2_BMSK                                             0xff0000
+#define HWIO_IPA_UC_ACKQ_DATA_RD_0_ACK_VALUE2_SHFT                                                 0x10
+#define HWIO_IPA_UC_ACKQ_DATA_RD_0_ACK_VALUE1_BMSK                                               0xffff
+#define HWIO_IPA_UC_ACKQ_DATA_RD_0_ACK_VALUE1_SHFT                                                  0x0
+
+#define HWIO_IPA_UC_ACKQ_STATUS_ADDR                                                         (IPA_DEBUG_REG_BASE      + 0x0000017c)
+#define HWIO_IPA_UC_ACKQ_STATUS_PHYS                                                         (IPA_DEBUG_REG_BASE_PHYS + 0x0000017c)
+#define HWIO_IPA_UC_ACKQ_STATUS_OFFS                                                         (IPA_DEBUG_REG_BASE_OFFS + 0x0000017c)
+#define HWIO_IPA_UC_ACKQ_STATUS_RMSK                                                            0x1f1f7
+#define HWIO_IPA_UC_ACKQ_STATUS_ATTR                                                                0x1
+#define HWIO_IPA_UC_ACKQ_STATUS_IN          \
+        in_dword_masked(HWIO_IPA_UC_ACKQ_STATUS_ADDR, HWIO_IPA_UC_ACKQ_STATUS_RMSK)
+#define HWIO_IPA_UC_ACKQ_STATUS_INM(m)      \
+        in_dword_masked(HWIO_IPA_UC_ACKQ_STATUS_ADDR, m)
+#define HWIO_IPA_UC_ACKQ_STATUS_ACKQ_DEPTH_BMSK                                                 0x1f000
+#define HWIO_IPA_UC_ACKQ_STATUS_ACKQ_DEPTH_SHFT                                                     0xc
+#define HWIO_IPA_UC_ACKQ_STATUS_ACKQ_COUNT_BMSK                                                   0x1f0
+#define HWIO_IPA_UC_ACKQ_STATUS_ACKQ_COUNT_SHFT                                                     0x4
+#define HWIO_IPA_UC_ACKQ_STATUS_ACKQ_FULL_BMSK                                                      0x4
+#define HWIO_IPA_UC_ACKQ_STATUS_ACKQ_FULL_SHFT                                                      0x2
+#define HWIO_IPA_UC_ACKQ_STATUS_ACKQ_EMPTY_BMSK                                                     0x2
+#define HWIO_IPA_UC_ACKQ_STATUS_ACKQ_EMPTY_SHFT                                                     0x1
+#define HWIO_IPA_UC_ACKQ_STATUS_STATUS_BMSK                                                         0x1
+#define HWIO_IPA_UC_ACKQ_STATUS_STATUS_SHFT                                                         0x0
+
+#define HWIO_IPA_RX_SPLT_CMDQ_CMD_n_ADDR(n)                                                  (IPA_DEBUG_REG_BASE      + 0x00000180 + 0x2C * (n))
+#define HWIO_IPA_RX_SPLT_CMDQ_CMD_n_PHYS(n)                                                  (IPA_DEBUG_REG_BASE_PHYS + 0x00000180 + 0x2C * (n))
+#define HWIO_IPA_RX_SPLT_CMDQ_CMD_n_OFFS(n)                                                  (IPA_DEBUG_REG_BASE_OFFS + 0x00000180 + 0x2C * (n))
+#define HWIO_IPA_RX_SPLT_CMDQ_CMD_n_RMSK                                                           0x7f
+#define HWIO_IPA_RX_SPLT_CMDQ_CMD_n_MAXn                                                              4
+#define HWIO_IPA_RX_SPLT_CMDQ_CMD_n_ATTR                                                            0x2
+#define HWIO_IPA_RX_SPLT_CMDQ_CMD_n_OUTI(n,val)    \
+        out_dword(HWIO_IPA_RX_SPLT_CMDQ_CMD_n_ADDR(n),val)
+#define HWIO_IPA_RX_SPLT_CMDQ_CMD_n_RELEASE_RD_PKT_ENHANCED_BMSK                                   0x40
+#define HWIO_IPA_RX_SPLT_CMDQ_CMD_n_RELEASE_RD_PKT_ENHANCED_SHFT                                    0x6
+#define HWIO_IPA_RX_SPLT_CMDQ_CMD_n_RELEASE_WR_PKT_BMSK                                            0x20
+#define HWIO_IPA_RX_SPLT_CMDQ_CMD_n_RELEASE_WR_PKT_SHFT                                             0x5
+#define HWIO_IPA_RX_SPLT_CMDQ_CMD_n_RELEASE_RD_PKT_BMSK                                            0x10
+#define HWIO_IPA_RX_SPLT_CMDQ_CMD_n_RELEASE_RD_PKT_SHFT                                             0x4
+#define HWIO_IPA_RX_SPLT_CMDQ_CMD_n_RELEASE_WR_CMD_BMSK                                             0x8
+#define HWIO_IPA_RX_SPLT_CMDQ_CMD_n_RELEASE_WR_CMD_SHFT                                             0x3
+#define HWIO_IPA_RX_SPLT_CMDQ_CMD_n_RELEASE_RD_CMD_BMSK                                             0x4
+#define HWIO_IPA_RX_SPLT_CMDQ_CMD_n_RELEASE_RD_CMD_SHFT                                             0x2
+#define HWIO_IPA_RX_SPLT_CMDQ_CMD_n_POP_CMD_BMSK                                                    0x2
+#define HWIO_IPA_RX_SPLT_CMDQ_CMD_n_POP_CMD_SHFT                                                    0x1
+#define HWIO_IPA_RX_SPLT_CMDQ_CMD_n_WRITE_CMD_BMSK                                                  0x1
+#define HWIO_IPA_RX_SPLT_CMDQ_CMD_n_WRITE_CMD_SHFT                                                  0x0
+
+#define HWIO_IPA_RX_SPLT_CMDQ_CFG_n_ADDR(n)                                                  (IPA_DEBUG_REG_BASE      + 0x00000184 + 0x2C * (n))
+#define HWIO_IPA_RX_SPLT_CMDQ_CFG_n_PHYS(n)                                                  (IPA_DEBUG_REG_BASE_PHYS + 0x00000184 + 0x2C * (n))
+#define HWIO_IPA_RX_SPLT_CMDQ_CFG_n_OFFS(n)                                                  (IPA_DEBUG_REG_BASE_OFFS + 0x00000184 + 0x2C * (n))
+#define HWIO_IPA_RX_SPLT_CMDQ_CFG_n_RMSK                                                            0x3
+#define HWIO_IPA_RX_SPLT_CMDQ_CFG_n_MAXn                                                              4
+#define HWIO_IPA_RX_SPLT_CMDQ_CFG_n_ATTR                                                            0x3
+#define HWIO_IPA_RX_SPLT_CMDQ_CFG_n_INI(n)        \
+        in_dword_masked(HWIO_IPA_RX_SPLT_CMDQ_CFG_n_ADDR(n), HWIO_IPA_RX_SPLT_CMDQ_CFG_n_RMSK)
+#define HWIO_IPA_RX_SPLT_CMDQ_CFG_n_INMI(n,mask)    \
+        in_dword_masked(HWIO_IPA_RX_SPLT_CMDQ_CFG_n_ADDR(n), mask)
+#define HWIO_IPA_RX_SPLT_CMDQ_CFG_n_OUTI(n,val)    \
+        out_dword(HWIO_IPA_RX_SPLT_CMDQ_CFG_n_ADDR(n),val)
+#define HWIO_IPA_RX_SPLT_CMDQ_CFG_n_OUTMI(n,mask,val) \
+        out_dword_masked_ns(HWIO_IPA_RX_SPLT_CMDQ_CFG_n_ADDR(n),mask,val,HWIO_IPA_RX_SPLT_CMDQ_CFG_n_INI(n))
+#define HWIO_IPA_RX_SPLT_CMDQ_CFG_n_BLOCK_WR_BMSK                                                   0x2
+#define HWIO_IPA_RX_SPLT_CMDQ_CFG_n_BLOCK_WR_SHFT                                                   0x1
+#define HWIO_IPA_RX_SPLT_CMDQ_CFG_n_BLOCK_RD_BMSK                                                   0x1
+#define HWIO_IPA_RX_SPLT_CMDQ_CFG_n_BLOCK_RD_SHFT                                                   0x0
+
+#define HWIO_IPA_RX_SPLT_CMDQ_DATA_WR_0_n_ADDR(n)                                            (IPA_DEBUG_REG_BASE      + 0x00000188 + 0x2C * (n))
+#define HWIO_IPA_RX_SPLT_CMDQ_DATA_WR_0_n_PHYS(n)                                            (IPA_DEBUG_REG_BASE_PHYS + 0x00000188 + 0x2C * (n))
+#define HWIO_IPA_RX_SPLT_CMDQ_DATA_WR_0_n_OFFS(n)                                            (IPA_DEBUG_REG_BASE_OFFS + 0x00000188 + 0x2C * (n))
+#define HWIO_IPA_RX_SPLT_CMDQ_DATA_WR_0_n_RMSK                                               0xffffffff
+#define HWIO_IPA_RX_SPLT_CMDQ_DATA_WR_0_n_MAXn                                                        4
+#define HWIO_IPA_RX_SPLT_CMDQ_DATA_WR_0_n_ATTR                                                      0x3
+#define HWIO_IPA_RX_SPLT_CMDQ_DATA_WR_0_n_INI(n)        \
+        in_dword_masked(HWIO_IPA_RX_SPLT_CMDQ_DATA_WR_0_n_ADDR(n), HWIO_IPA_RX_SPLT_CMDQ_DATA_WR_0_n_RMSK)
+#define HWIO_IPA_RX_SPLT_CMDQ_DATA_WR_0_n_INMI(n,mask)    \
+        in_dword_masked(HWIO_IPA_RX_SPLT_CMDQ_DATA_WR_0_n_ADDR(n), mask)
+#define HWIO_IPA_RX_SPLT_CMDQ_DATA_WR_0_n_OUTI(n,val)    \
+        out_dword(HWIO_IPA_RX_SPLT_CMDQ_DATA_WR_0_n_ADDR(n),val)
+#define HWIO_IPA_RX_SPLT_CMDQ_DATA_WR_0_n_OUTMI(n,mask,val) \
+        out_dword_masked_ns(HWIO_IPA_RX_SPLT_CMDQ_DATA_WR_0_n_ADDR(n),mask,val,HWIO_IPA_RX_SPLT_CMDQ_DATA_WR_0_n_INI(n))
+#define HWIO_IPA_RX_SPLT_CMDQ_DATA_WR_0_n_CMDQ_SRC_LEN_F_BMSK                                0xffff0000
+#define HWIO_IPA_RX_SPLT_CMDQ_DATA_WR_0_n_CMDQ_SRC_LEN_F_SHFT                                      0x10
+#define HWIO_IPA_RX_SPLT_CMDQ_DATA_WR_0_n_CMDQ_PACKET_LEN_F_BMSK                                 0xffff
+#define HWIO_IPA_RX_SPLT_CMDQ_DATA_WR_0_n_CMDQ_PACKET_LEN_F_SHFT                                    0x0
+
+#define HWIO_IPA_RX_SPLT_CMDQ_DATA_WR_1_n_ADDR(n)                                            (IPA_DEBUG_REG_BASE      + 0x0000018c + 0x2C * (n))
+#define HWIO_IPA_RX_SPLT_CMDQ_DATA_WR_1_n_PHYS(n)                                            (IPA_DEBUG_REG_BASE_PHYS + 0x0000018c + 0x2C * (n))
+#define HWIO_IPA_RX_SPLT_CMDQ_DATA_WR_1_n_OFFS(n)                                            (IPA_DEBUG_REG_BASE_OFFS + 0x0000018c + 0x2C * (n))
+#define HWIO_IPA_RX_SPLT_CMDQ_DATA_WR_1_n_RMSK                                               0xffffffff
+#define HWIO_IPA_RX_SPLT_CMDQ_DATA_WR_1_n_MAXn                                                        4
+#define HWIO_IPA_RX_SPLT_CMDQ_DATA_WR_1_n_ATTR                                                      0x3
+#define HWIO_IPA_RX_SPLT_CMDQ_DATA_WR_1_n_INI(n)        \
+        in_dword_masked(HWIO_IPA_RX_SPLT_CMDQ_DATA_WR_1_n_ADDR(n), HWIO_IPA_RX_SPLT_CMDQ_DATA_WR_1_n_RMSK)
+#define HWIO_IPA_RX_SPLT_CMDQ_DATA_WR_1_n_INMI(n,mask)    \
+        in_dword_masked(HWIO_IPA_RX_SPLT_CMDQ_DATA_WR_1_n_ADDR(n), mask)
+#define HWIO_IPA_RX_SPLT_CMDQ_DATA_WR_1_n_OUTI(n,val)    \
+        out_dword(HWIO_IPA_RX_SPLT_CMDQ_DATA_WR_1_n_ADDR(n),val)
+#define HWIO_IPA_RX_SPLT_CMDQ_DATA_WR_1_n_OUTMI(n,mask,val) \
+        out_dword_masked_ns(HWIO_IPA_RX_SPLT_CMDQ_DATA_WR_1_n_ADDR(n),mask,val,HWIO_IPA_RX_SPLT_CMDQ_DATA_WR_1_n_INI(n))
+#define HWIO_IPA_RX_SPLT_CMDQ_DATA_WR_1_n_CMDQ_METADATA_F_BMSK                               0xff000000
+#define HWIO_IPA_RX_SPLT_CMDQ_DATA_WR_1_n_CMDQ_METADATA_F_SHFT                                     0x18
+#define HWIO_IPA_RX_SPLT_CMDQ_DATA_WR_1_n_CMDQ_OPCODE_F_BMSK                                   0xff0000
+#define HWIO_IPA_RX_SPLT_CMDQ_DATA_WR_1_n_CMDQ_OPCODE_F_SHFT                                       0x10
+#define HWIO_IPA_RX_SPLT_CMDQ_DATA_WR_1_n_CMDQ_FLAGS_F_BMSK                                      0xfc00
+#define HWIO_IPA_RX_SPLT_CMDQ_DATA_WR_1_n_CMDQ_FLAGS_F_SHFT                                         0xa
+#define HWIO_IPA_RX_SPLT_CMDQ_DATA_WR_1_n_CMDQ_ORDER_F_BMSK                                       0x300
+#define HWIO_IPA_RX_SPLT_CMDQ_DATA_WR_1_n_CMDQ_ORDER_F_SHFT                                         0x8
+#define HWIO_IPA_RX_SPLT_CMDQ_DATA_WR_1_n_CMDQ_SRC_PIPE_F_BMSK                                     0xff
+#define HWIO_IPA_RX_SPLT_CMDQ_DATA_WR_1_n_CMDQ_SRC_PIPE_F_SHFT                                      0x0
+
+#define HWIO_IPA_RX_SPLT_CMDQ_DATA_WR_2_n_ADDR(n)                                            (IPA_DEBUG_REG_BASE      + 0x00000190 + 0x2C * (n))
+#define HWIO_IPA_RX_SPLT_CMDQ_DATA_WR_2_n_PHYS(n)                                            (IPA_DEBUG_REG_BASE_PHYS + 0x00000190 + 0x2C * (n))
+#define HWIO_IPA_RX_SPLT_CMDQ_DATA_WR_2_n_OFFS(n)                                            (IPA_DEBUG_REG_BASE_OFFS + 0x00000190 + 0x2C * (n))
+#define HWIO_IPA_RX_SPLT_CMDQ_DATA_WR_2_n_RMSK                                               0xffffffff
+#define HWIO_IPA_RX_SPLT_CMDQ_DATA_WR_2_n_MAXn                                                        4
+#define HWIO_IPA_RX_SPLT_CMDQ_DATA_WR_2_n_ATTR                                                      0x3
+#define HWIO_IPA_RX_SPLT_CMDQ_DATA_WR_2_n_INI(n)        \
+        in_dword_masked(HWIO_IPA_RX_SPLT_CMDQ_DATA_WR_2_n_ADDR(n), HWIO_IPA_RX_SPLT_CMDQ_DATA_WR_2_n_RMSK)
+#define HWIO_IPA_RX_SPLT_CMDQ_DATA_WR_2_n_INMI(n,mask)    \
+        in_dword_masked(HWIO_IPA_RX_SPLT_CMDQ_DATA_WR_2_n_ADDR(n), mask)
+#define HWIO_IPA_RX_SPLT_CMDQ_DATA_WR_2_n_OUTI(n,val)    \
+        out_dword(HWIO_IPA_RX_SPLT_CMDQ_DATA_WR_2_n_ADDR(n),val)
+#define HWIO_IPA_RX_SPLT_CMDQ_DATA_WR_2_n_OUTMI(n,mask,val) \
+        out_dword_masked_ns(HWIO_IPA_RX_SPLT_CMDQ_DATA_WR_2_n_ADDR(n),mask,val,HWIO_IPA_RX_SPLT_CMDQ_DATA_WR_2_n_INI(n))
+#define HWIO_IPA_RX_SPLT_CMDQ_DATA_WR_2_n_CMDQ_ADDR_LSB_F_BMSK                               0xffffffff
+#define HWIO_IPA_RX_SPLT_CMDQ_DATA_WR_2_n_CMDQ_ADDR_LSB_F_SHFT                                      0x0
+
+#define HWIO_IPA_RX_SPLT_CMDQ_DATA_WR_3_n_ADDR(n)                                            (IPA_DEBUG_REG_BASE      + 0x00000194 + 0x2C * (n))
+#define HWIO_IPA_RX_SPLT_CMDQ_DATA_WR_3_n_PHYS(n)                                            (IPA_DEBUG_REG_BASE_PHYS + 0x00000194 + 0x2C * (n))
+#define HWIO_IPA_RX_SPLT_CMDQ_DATA_WR_3_n_OFFS(n)                                            (IPA_DEBUG_REG_BASE_OFFS + 0x00000194 + 0x2C * (n))
+#define HWIO_IPA_RX_SPLT_CMDQ_DATA_WR_3_n_RMSK                                               0xffffffff
+#define HWIO_IPA_RX_SPLT_CMDQ_DATA_WR_3_n_MAXn                                                        4
+#define HWIO_IPA_RX_SPLT_CMDQ_DATA_WR_3_n_ATTR                                                      0x3
+#define HWIO_IPA_RX_SPLT_CMDQ_DATA_WR_3_n_INI(n)        \
+        in_dword_masked(HWIO_IPA_RX_SPLT_CMDQ_DATA_WR_3_n_ADDR(n), HWIO_IPA_RX_SPLT_CMDQ_DATA_WR_3_n_RMSK)
+#define HWIO_IPA_RX_SPLT_CMDQ_DATA_WR_3_n_INMI(n,mask)    \
+        in_dword_masked(HWIO_IPA_RX_SPLT_CMDQ_DATA_WR_3_n_ADDR(n), mask)
+#define HWIO_IPA_RX_SPLT_CMDQ_DATA_WR_3_n_OUTI(n,val)    \
+        out_dword(HWIO_IPA_RX_SPLT_CMDQ_DATA_WR_3_n_ADDR(n),val)
+#define HWIO_IPA_RX_SPLT_CMDQ_DATA_WR_3_n_OUTMI(n,mask,val) \
+        out_dword_masked_ns(HWIO_IPA_RX_SPLT_CMDQ_DATA_WR_3_n_ADDR(n),mask,val,HWIO_IPA_RX_SPLT_CMDQ_DATA_WR_3_n_INI(n))
+#define HWIO_IPA_RX_SPLT_CMDQ_DATA_WR_3_n_CMDQ_ADDR_MSB_F_BMSK                               0xffffffff
+#define HWIO_IPA_RX_SPLT_CMDQ_DATA_WR_3_n_CMDQ_ADDR_MSB_F_SHFT                                      0x0
+
+#define HWIO_IPA_RX_SPLT_CMDQ_DATA_RD_0_n_ADDR(n)                                            (IPA_DEBUG_REG_BASE      + 0x00000198 + 0x2C * (n))
+#define HWIO_IPA_RX_SPLT_CMDQ_DATA_RD_0_n_PHYS(n)                                            (IPA_DEBUG_REG_BASE_PHYS + 0x00000198 + 0x2C * (n))
+#define HWIO_IPA_RX_SPLT_CMDQ_DATA_RD_0_n_OFFS(n)                                            (IPA_DEBUG_REG_BASE_OFFS + 0x00000198 + 0x2C * (n))
+#define HWIO_IPA_RX_SPLT_CMDQ_DATA_RD_0_n_RMSK                                               0xffffffff
+#define HWIO_IPA_RX_SPLT_CMDQ_DATA_RD_0_n_MAXn                                                        4
+#define HWIO_IPA_RX_SPLT_CMDQ_DATA_RD_0_n_ATTR                                                      0x1
+#define HWIO_IPA_RX_SPLT_CMDQ_DATA_RD_0_n_INI(n)        \
+        in_dword_masked(HWIO_IPA_RX_SPLT_CMDQ_DATA_RD_0_n_ADDR(n), HWIO_IPA_RX_SPLT_CMDQ_DATA_RD_0_n_RMSK)
+#define HWIO_IPA_RX_SPLT_CMDQ_DATA_RD_0_n_INMI(n,mask)    \
+        in_dword_masked(HWIO_IPA_RX_SPLT_CMDQ_DATA_RD_0_n_ADDR(n), mask)
+#define HWIO_IPA_RX_SPLT_CMDQ_DATA_RD_0_n_CMDQ_SRC_LEN_F_BMSK                                0xffff0000
+#define HWIO_IPA_RX_SPLT_CMDQ_DATA_RD_0_n_CMDQ_SRC_LEN_F_SHFT                                      0x10
+#define HWIO_IPA_RX_SPLT_CMDQ_DATA_RD_0_n_CMDQ_PACKET_LEN_F_BMSK                                 0xffff
+#define HWIO_IPA_RX_SPLT_CMDQ_DATA_RD_0_n_CMDQ_PACKET_LEN_F_SHFT                                    0x0
+
+#define HWIO_IPA_RX_SPLT_CMDQ_DATA_RD_1_n_ADDR(n)                                            (IPA_DEBUG_REG_BASE      + 0x0000019c + 0x2C * (n))
+#define HWIO_IPA_RX_SPLT_CMDQ_DATA_RD_1_n_PHYS(n)                                            (IPA_DEBUG_REG_BASE_PHYS + 0x0000019c + 0x2C * (n))
+#define HWIO_IPA_RX_SPLT_CMDQ_DATA_RD_1_n_OFFS(n)                                            (IPA_DEBUG_REG_BASE_OFFS + 0x0000019c + 0x2C * (n))
+#define HWIO_IPA_RX_SPLT_CMDQ_DATA_RD_1_n_RMSK                                               0xffffffff
+#define HWIO_IPA_RX_SPLT_CMDQ_DATA_RD_1_n_MAXn                                                        4
+#define HWIO_IPA_RX_SPLT_CMDQ_DATA_RD_1_n_ATTR                                                      0x1
+#define HWIO_IPA_RX_SPLT_CMDQ_DATA_RD_1_n_INI(n)        \
+        in_dword_masked(HWIO_IPA_RX_SPLT_CMDQ_DATA_RD_1_n_ADDR(n), HWIO_IPA_RX_SPLT_CMDQ_DATA_RD_1_n_RMSK)
+#define HWIO_IPA_RX_SPLT_CMDQ_DATA_RD_1_n_INMI(n,mask)    \
+        in_dword_masked(HWIO_IPA_RX_SPLT_CMDQ_DATA_RD_1_n_ADDR(n), mask)
+#define HWIO_IPA_RX_SPLT_CMDQ_DATA_RD_1_n_CMDQ_METADATA_F_BMSK                               0xff000000
+#define HWIO_IPA_RX_SPLT_CMDQ_DATA_RD_1_n_CMDQ_METADATA_F_SHFT                                     0x18
+#define HWIO_IPA_RX_SPLT_CMDQ_DATA_RD_1_n_CMDQ_OPCODE_F_BMSK                                   0xff0000
+#define HWIO_IPA_RX_SPLT_CMDQ_DATA_RD_1_n_CMDQ_OPCODE_F_SHFT                                       0x10
+#define HWIO_IPA_RX_SPLT_CMDQ_DATA_RD_1_n_CMDQ_FLAGS_F_BMSK                                      0xfc00
+#define HWIO_IPA_RX_SPLT_CMDQ_DATA_RD_1_n_CMDQ_FLAGS_F_SHFT                                         0xa
+#define HWIO_IPA_RX_SPLT_CMDQ_DATA_RD_1_n_CMDQ_ORDER_F_BMSK                                       0x300
+#define HWIO_IPA_RX_SPLT_CMDQ_DATA_RD_1_n_CMDQ_ORDER_F_SHFT                                         0x8
+#define HWIO_IPA_RX_SPLT_CMDQ_DATA_RD_1_n_CMDQ_SRC_PIPE_F_BMSK                                     0xff
+#define HWIO_IPA_RX_SPLT_CMDQ_DATA_RD_1_n_CMDQ_SRC_PIPE_F_SHFT                                      0x0
+
+#define HWIO_IPA_RX_SPLT_CMDQ_DATA_RD_2_n_ADDR(n)                                            (IPA_DEBUG_REG_BASE      + 0x000001a0 + 0x2C * (n))
+#define HWIO_IPA_RX_SPLT_CMDQ_DATA_RD_2_n_PHYS(n)                                            (IPA_DEBUG_REG_BASE_PHYS + 0x000001a0 + 0x2C * (n))
+#define HWIO_IPA_RX_SPLT_CMDQ_DATA_RD_2_n_OFFS(n)                                            (IPA_DEBUG_REG_BASE_OFFS + 0x000001a0 + 0x2C * (n))
+#define HWIO_IPA_RX_SPLT_CMDQ_DATA_RD_2_n_RMSK                                               0xffffffff
+#define HWIO_IPA_RX_SPLT_CMDQ_DATA_RD_2_n_MAXn                                                        4
+#define HWIO_IPA_RX_SPLT_CMDQ_DATA_RD_2_n_ATTR                                                      0x1
+#define HWIO_IPA_RX_SPLT_CMDQ_DATA_RD_2_n_INI(n)        \
+        in_dword_masked(HWIO_IPA_RX_SPLT_CMDQ_DATA_RD_2_n_ADDR(n), HWIO_IPA_RX_SPLT_CMDQ_DATA_RD_2_n_RMSK)
+#define HWIO_IPA_RX_SPLT_CMDQ_DATA_RD_2_n_INMI(n,mask)    \
+        in_dword_masked(HWIO_IPA_RX_SPLT_CMDQ_DATA_RD_2_n_ADDR(n), mask)
+#define HWIO_IPA_RX_SPLT_CMDQ_DATA_RD_2_n_CMDQ_ADDR_LSB_F_BMSK                               0xffffffff
+#define HWIO_IPA_RX_SPLT_CMDQ_DATA_RD_2_n_CMDQ_ADDR_LSB_F_SHFT                                      0x0
+
+#define HWIO_IPA_RX_SPLT_CMDQ_DATA_RD_3_n_ADDR(n)                                            (IPA_DEBUG_REG_BASE      + 0x000001a4 + 0x2C * (n))
+#define HWIO_IPA_RX_SPLT_CMDQ_DATA_RD_3_n_PHYS(n)                                            (IPA_DEBUG_REG_BASE_PHYS + 0x000001a4 + 0x2C * (n))
+#define HWIO_IPA_RX_SPLT_CMDQ_DATA_RD_3_n_OFFS(n)                                            (IPA_DEBUG_REG_BASE_OFFS + 0x000001a4 + 0x2C * (n))
+#define HWIO_IPA_RX_SPLT_CMDQ_DATA_RD_3_n_RMSK                                               0xffffffff
+#define HWIO_IPA_RX_SPLT_CMDQ_DATA_RD_3_n_MAXn                                                        4
+#define HWIO_IPA_RX_SPLT_CMDQ_DATA_RD_3_n_ATTR                                                      0x1
+#define HWIO_IPA_RX_SPLT_CMDQ_DATA_RD_3_n_INI(n)        \
+        in_dword_masked(HWIO_IPA_RX_SPLT_CMDQ_DATA_RD_3_n_ADDR(n), HWIO_IPA_RX_SPLT_CMDQ_DATA_RD_3_n_RMSK)
+#define HWIO_IPA_RX_SPLT_CMDQ_DATA_RD_3_n_INMI(n,mask)    \
+        in_dword_masked(HWIO_IPA_RX_SPLT_CMDQ_DATA_RD_3_n_ADDR(n), mask)
+#define HWIO_IPA_RX_SPLT_CMDQ_DATA_RD_3_n_CMDQ_ADDR_MSB_F_BMSK                               0xffffffff
+#define HWIO_IPA_RX_SPLT_CMDQ_DATA_RD_3_n_CMDQ_ADDR_MSB_F_SHFT                                      0x0
+
+#define HWIO_IPA_RX_SPLT_CMDQ_STATUS_n_ADDR(n)                                               (IPA_DEBUG_REG_BASE      + 0x000001a8 + 0x2C * (n))
+#define HWIO_IPA_RX_SPLT_CMDQ_STATUS_n_PHYS(n)                                               (IPA_DEBUG_REG_BASE_PHYS + 0x000001a8 + 0x2C * (n))
+#define HWIO_IPA_RX_SPLT_CMDQ_STATUS_n_OFFS(n)                                               (IPA_DEBUG_REG_BASE_OFFS + 0x000001a8 + 0x2C * (n))
+#define HWIO_IPA_RX_SPLT_CMDQ_STATUS_n_RMSK                                                        0x7f
+#define HWIO_IPA_RX_SPLT_CMDQ_STATUS_n_MAXn                                                           4
+#define HWIO_IPA_RX_SPLT_CMDQ_STATUS_n_ATTR                                                         0x1
+#define HWIO_IPA_RX_SPLT_CMDQ_STATUS_n_INI(n)        \
+        in_dword_masked(HWIO_IPA_RX_SPLT_CMDQ_STATUS_n_ADDR(n), HWIO_IPA_RX_SPLT_CMDQ_STATUS_n_RMSK)
+#define HWIO_IPA_RX_SPLT_CMDQ_STATUS_n_INMI(n,mask)    \
+        in_dword_masked(HWIO_IPA_RX_SPLT_CMDQ_STATUS_n_ADDR(n), mask)
+#define HWIO_IPA_RX_SPLT_CMDQ_STATUS_n_CMDQ_DEPTH_BMSK                                             0x60
+#define HWIO_IPA_RX_SPLT_CMDQ_STATUS_n_CMDQ_DEPTH_SHFT                                              0x5
+#define HWIO_IPA_RX_SPLT_CMDQ_STATUS_n_CMDQ_COUNT_BMSK                                             0x18
+#define HWIO_IPA_RX_SPLT_CMDQ_STATUS_n_CMDQ_COUNT_SHFT                                              0x3
+#define HWIO_IPA_RX_SPLT_CMDQ_STATUS_n_CMDQ_FULL_BMSK                                               0x4
+#define HWIO_IPA_RX_SPLT_CMDQ_STATUS_n_CMDQ_FULL_SHFT                                               0x2
+#define HWIO_IPA_RX_SPLT_CMDQ_STATUS_n_CMDQ_EMPTY_BMSK                                              0x2
+#define HWIO_IPA_RX_SPLT_CMDQ_STATUS_n_CMDQ_EMPTY_SHFT                                              0x1
+#define HWIO_IPA_RX_SPLT_CMDQ_STATUS_n_STATUS_BMSK                                                  0x1
+#define HWIO_IPA_RX_SPLT_CMDQ_STATUS_n_STATUS_SHFT                                                  0x0
+
+#define HWIO_IPA_TX_COMMANDER_CMDQ_CMD_ADDR                                                  (IPA_DEBUG_REG_BASE      + 0x0000025c)
+#define HWIO_IPA_TX_COMMANDER_CMDQ_CMD_PHYS                                                  (IPA_DEBUG_REG_BASE_PHYS + 0x0000025c)
+#define HWIO_IPA_TX_COMMANDER_CMDQ_CMD_OFFS                                                  (IPA_DEBUG_REG_BASE_OFFS + 0x0000025c)
+#define HWIO_IPA_TX_COMMANDER_CMDQ_CMD_RMSK                                                        0x17
+#define HWIO_IPA_TX_COMMANDER_CMDQ_CMD_ATTR                                                         0x2
+#define HWIO_IPA_TX_COMMANDER_CMDQ_CMD_OUT(v)      \
+        out_dword(HWIO_IPA_TX_COMMANDER_CMDQ_CMD_ADDR,v)
+#define HWIO_IPA_TX_COMMANDER_CMDQ_CMD_RELEASE_WR_PKT_BMSK                                         0x10
+#define HWIO_IPA_TX_COMMANDER_CMDQ_CMD_RELEASE_WR_PKT_SHFT                                          0x4
+#define HWIO_IPA_TX_COMMANDER_CMDQ_CMD_RELEASE_WR_CMD_BMSK                                          0x4
+#define HWIO_IPA_TX_COMMANDER_CMDQ_CMD_RELEASE_WR_CMD_SHFT                                          0x2
+#define HWIO_IPA_TX_COMMANDER_CMDQ_CMD_POP_CMD_BMSK                                                 0x2
+#define HWIO_IPA_TX_COMMANDER_CMDQ_CMD_POP_CMD_SHFT                                                 0x1
+#define HWIO_IPA_TX_COMMANDER_CMDQ_CMD_WRITE_CMD_BMSK                                               0x1
+#define HWIO_IPA_TX_COMMANDER_CMDQ_CMD_WRITE_CMD_SHFT                                               0x0
+
+#define HWIO_IPA_TX_COMMANDER_CMDQ_CFG_ADDR                                                  (IPA_DEBUG_REG_BASE      + 0x00000260)
+#define HWIO_IPA_TX_COMMANDER_CMDQ_CFG_PHYS                                                  (IPA_DEBUG_REG_BASE_PHYS + 0x00000260)
+#define HWIO_IPA_TX_COMMANDER_CMDQ_CFG_OFFS                                                  (IPA_DEBUG_REG_BASE_OFFS + 0x00000260)
+#define HWIO_IPA_TX_COMMANDER_CMDQ_CFG_RMSK                                                        0x11
+#define HWIO_IPA_TX_COMMANDER_CMDQ_CFG_ATTR                                                         0x3
+#define HWIO_IPA_TX_COMMANDER_CMDQ_CFG_IN          \
+        in_dword_masked(HWIO_IPA_TX_COMMANDER_CMDQ_CFG_ADDR, HWIO_IPA_TX_COMMANDER_CMDQ_CFG_RMSK)
+#define HWIO_IPA_TX_COMMANDER_CMDQ_CFG_INM(m)      \
+        in_dword_masked(HWIO_IPA_TX_COMMANDER_CMDQ_CFG_ADDR, m)
+#define HWIO_IPA_TX_COMMANDER_CMDQ_CFG_OUT(v)      \
+        out_dword(HWIO_IPA_TX_COMMANDER_CMDQ_CFG_ADDR,v)
+#define HWIO_IPA_TX_COMMANDER_CMDQ_CFG_OUTM(m,v) \
+        out_dword_masked_ns(HWIO_IPA_TX_COMMANDER_CMDQ_CFG_ADDR,m,v,HWIO_IPA_TX_COMMANDER_CMDQ_CFG_IN)
+#define HWIO_IPA_TX_COMMANDER_CMDQ_CFG_TX_SELECT_BMSK                                              0x10
+#define HWIO_IPA_TX_COMMANDER_CMDQ_CFG_TX_SELECT_SHFT                                               0x4
+#define HWIO_IPA_TX_COMMANDER_CMDQ_CFG_BLOCK_WR_BMSK                                                0x1
+#define HWIO_IPA_TX_COMMANDER_CMDQ_CFG_BLOCK_WR_SHFT                                                0x0
+
+#define HWIO_IPA_TX_COMMANDER_CMDQ_DATA_WR_0_ADDR                                            (IPA_DEBUG_REG_BASE      + 0x00000264)
+#define HWIO_IPA_TX_COMMANDER_CMDQ_DATA_WR_0_PHYS                                            (IPA_DEBUG_REG_BASE_PHYS + 0x00000264)
+#define HWIO_IPA_TX_COMMANDER_CMDQ_DATA_WR_0_OFFS                                            (IPA_DEBUG_REG_BASE_OFFS + 0x00000264)
+#define HWIO_IPA_TX_COMMANDER_CMDQ_DATA_WR_0_RMSK                                            0xffffffff
+#define HWIO_IPA_TX_COMMANDER_CMDQ_DATA_WR_0_ATTR                                                   0x3
+#define HWIO_IPA_TX_COMMANDER_CMDQ_DATA_WR_0_IN          \
+        in_dword_masked(HWIO_IPA_TX_COMMANDER_CMDQ_DATA_WR_0_ADDR, HWIO_IPA_TX_COMMANDER_CMDQ_DATA_WR_0_RMSK)
+#define HWIO_IPA_TX_COMMANDER_CMDQ_DATA_WR_0_INM(m)      \
+        in_dword_masked(HWIO_IPA_TX_COMMANDER_CMDQ_DATA_WR_0_ADDR, m)
+#define HWIO_IPA_TX_COMMANDER_CMDQ_DATA_WR_0_OUT(v)      \
+        out_dword(HWIO_IPA_TX_COMMANDER_CMDQ_DATA_WR_0_ADDR,v)
+#define HWIO_IPA_TX_COMMANDER_CMDQ_DATA_WR_0_OUTM(m,v) \
+        out_dword_masked_ns(HWIO_IPA_TX_COMMANDER_CMDQ_DATA_WR_0_ADDR,m,v,HWIO_IPA_TX_COMMANDER_CMDQ_DATA_WR_0_IN)
+#define HWIO_IPA_TX_COMMANDER_CMDQ_DATA_WR_0_CMDQ_DEST_LEN_F_BMSK                            0xffff0000
+#define HWIO_IPA_TX_COMMANDER_CMDQ_DATA_WR_0_CMDQ_DEST_LEN_F_SHFT                                  0x10
+#define HWIO_IPA_TX_COMMANDER_CMDQ_DATA_WR_0_CMDQ_PACKET_LEN_F_BMSK                              0xffff
+#define HWIO_IPA_TX_COMMANDER_CMDQ_DATA_WR_0_CMDQ_PACKET_LEN_F_SHFT                                 0x0
+
+#define HWIO_IPA_TX_COMMANDER_CMDQ_DATA_WR_1_ADDR                                            (IPA_DEBUG_REG_BASE      + 0x00000268)
+#define HWIO_IPA_TX_COMMANDER_CMDQ_DATA_WR_1_PHYS                                            (IPA_DEBUG_REG_BASE_PHYS + 0x00000268)
+#define HWIO_IPA_TX_COMMANDER_CMDQ_DATA_WR_1_OFFS                                            (IPA_DEBUG_REG_BASE_OFFS + 0x00000268)
+#define HWIO_IPA_TX_COMMANDER_CMDQ_DATA_WR_1_RMSK                                            0xffffffff
+#define HWIO_IPA_TX_COMMANDER_CMDQ_DATA_WR_1_ATTR                                                   0x3
+#define HWIO_IPA_TX_COMMANDER_CMDQ_DATA_WR_1_IN          \
+        in_dword_masked(HWIO_IPA_TX_COMMANDER_CMDQ_DATA_WR_1_ADDR, HWIO_IPA_TX_COMMANDER_CMDQ_DATA_WR_1_RMSK)
+#define HWIO_IPA_TX_COMMANDER_CMDQ_DATA_WR_1_INM(m)      \
+        in_dword_masked(HWIO_IPA_TX_COMMANDER_CMDQ_DATA_WR_1_ADDR, m)
+#define HWIO_IPA_TX_COMMANDER_CMDQ_DATA_WR_1_OUT(v)      \
+        out_dword(HWIO_IPA_TX_COMMANDER_CMDQ_DATA_WR_1_ADDR,v)
+#define HWIO_IPA_TX_COMMANDER_CMDQ_DATA_WR_1_OUTM(m,v) \
+        out_dword_masked_ns(HWIO_IPA_TX_COMMANDER_CMDQ_DATA_WR_1_ADDR,m,v,HWIO_IPA_TX_COMMANDER_CMDQ_DATA_WR_1_IN)
+#define HWIO_IPA_TX_COMMANDER_CMDQ_DATA_WR_1_CMDQ_RSRC_ARG_F_BMSK                            0xff000000
+#define HWIO_IPA_TX_COMMANDER_CMDQ_DATA_WR_1_CMDQ_RSRC_ARG_F_SHFT                                  0x18
+#define HWIO_IPA_TX_COMMANDER_CMDQ_DATA_WR_1_CMDQ_RSRC_TYPE_F_BMSK                             0xff0000
+#define HWIO_IPA_TX_COMMANDER_CMDQ_DATA_WR_1_CMDQ_RSRC_TYPE_F_SHFT                                 0x10
+#define HWIO_IPA_TX_COMMANDER_CMDQ_DATA_WR_1_CMDQ_FLAGS_F_BMSK                                   0xfc00
+#define HWIO_IPA_TX_COMMANDER_CMDQ_DATA_WR_1_CMDQ_FLAGS_F_SHFT                                      0xa
+#define HWIO_IPA_TX_COMMANDER_CMDQ_DATA_WR_1_CMDQ_ORDER_F_BMSK                                    0x300
+#define HWIO_IPA_TX_COMMANDER_CMDQ_DATA_WR_1_CMDQ_ORDER_F_SHFT                                      0x8
+#define HWIO_IPA_TX_COMMANDER_CMDQ_DATA_WR_1_CMDQ_DEST_PIPE_F_BMSK                                 0xff
+#define HWIO_IPA_TX_COMMANDER_CMDQ_DATA_WR_1_CMDQ_DEST_PIPE_F_SHFT                                  0x0
+
+#define HWIO_IPA_TX_COMMANDER_CMDQ_DATA_WR_2_ADDR                                            (IPA_DEBUG_REG_BASE      + 0x0000026c)
+#define HWIO_IPA_TX_COMMANDER_CMDQ_DATA_WR_2_PHYS                                            (IPA_DEBUG_REG_BASE_PHYS + 0x0000026c)
+#define HWIO_IPA_TX_COMMANDER_CMDQ_DATA_WR_2_OFFS                                            (IPA_DEBUG_REG_BASE_OFFS + 0x0000026c)
+#define HWIO_IPA_TX_COMMANDER_CMDQ_DATA_WR_2_RMSK                                            0xffffffff
+#define HWIO_IPA_TX_COMMANDER_CMDQ_DATA_WR_2_ATTR                                                   0x3
+#define HWIO_IPA_TX_COMMANDER_CMDQ_DATA_WR_2_IN          \
+        in_dword_masked(HWIO_IPA_TX_COMMANDER_CMDQ_DATA_WR_2_ADDR, HWIO_IPA_TX_COMMANDER_CMDQ_DATA_WR_2_RMSK)
+#define HWIO_IPA_TX_COMMANDER_CMDQ_DATA_WR_2_INM(m)      \
+        in_dword_masked(HWIO_IPA_TX_COMMANDER_CMDQ_DATA_WR_2_ADDR, m)
+#define HWIO_IPA_TX_COMMANDER_CMDQ_DATA_WR_2_OUT(v)      \
+        out_dword(HWIO_IPA_TX_COMMANDER_CMDQ_DATA_WR_2_ADDR,v)
+#define HWIO_IPA_TX_COMMANDER_CMDQ_DATA_WR_2_OUTM(m,v) \
+        out_dword_masked_ns(HWIO_IPA_TX_COMMANDER_CMDQ_DATA_WR_2_ADDR,m,v,HWIO_IPA_TX_COMMANDER_CMDQ_DATA_WR_2_IN)
+#define HWIO_IPA_TX_COMMANDER_CMDQ_DATA_WR_2_CMDQ_ADDR_F_BMSK                                0xffffffff
+#define HWIO_IPA_TX_COMMANDER_CMDQ_DATA_WR_2_CMDQ_ADDR_F_SHFT                                       0x0
+
+#define HWIO_IPA_TX_COMMANDER_CMDQ_DATA_RD_0_ADDR                                            (IPA_DEBUG_REG_BASE      + 0x00000270)
+#define HWIO_IPA_TX_COMMANDER_CMDQ_DATA_RD_0_PHYS                                            (IPA_DEBUG_REG_BASE_PHYS + 0x00000270)
+#define HWIO_IPA_TX_COMMANDER_CMDQ_DATA_RD_0_OFFS                                            (IPA_DEBUG_REG_BASE_OFFS + 0x00000270)
+#define HWIO_IPA_TX_COMMANDER_CMDQ_DATA_RD_0_RMSK                                            0xffffffff
+#define HWIO_IPA_TX_COMMANDER_CMDQ_DATA_RD_0_ATTR                                                   0x1
+#define HWIO_IPA_TX_COMMANDER_CMDQ_DATA_RD_0_IN          \
+        in_dword_masked(HWIO_IPA_TX_COMMANDER_CMDQ_DATA_RD_0_ADDR, HWIO_IPA_TX_COMMANDER_CMDQ_DATA_RD_0_RMSK)
+#define HWIO_IPA_TX_COMMANDER_CMDQ_DATA_RD_0_INM(m)      \
+        in_dword_masked(HWIO_IPA_TX_COMMANDER_CMDQ_DATA_RD_0_ADDR, m)
+#define HWIO_IPA_TX_COMMANDER_CMDQ_DATA_RD_0_CMDQ_DEST_LEN_F_BMSK                            0xffff0000
+#define HWIO_IPA_TX_COMMANDER_CMDQ_DATA_RD_0_CMDQ_DEST_LEN_F_SHFT                                  0x10
+#define HWIO_IPA_TX_COMMANDER_CMDQ_DATA_RD_0_CMDQ_PACKET_LEN_F_BMSK                              0xffff
+#define HWIO_IPA_TX_COMMANDER_CMDQ_DATA_RD_0_CMDQ_PACKET_LEN_F_SHFT                                 0x0
+
+#define HWIO_IPA_TX_COMMANDER_CMDQ_DATA_RD_1_ADDR                                            (IPA_DEBUG_REG_BASE      + 0x00000274)
+#define HWIO_IPA_TX_COMMANDER_CMDQ_DATA_RD_1_PHYS                                            (IPA_DEBUG_REG_BASE_PHYS + 0x00000274)
+#define HWIO_IPA_TX_COMMANDER_CMDQ_DATA_RD_1_OFFS                                            (IPA_DEBUG_REG_BASE_OFFS + 0x00000274)
+#define HWIO_IPA_TX_COMMANDER_CMDQ_DATA_RD_1_RMSK                                            0xffffffff
+#define HWIO_IPA_TX_COMMANDER_CMDQ_DATA_RD_1_ATTR                                                   0x1
+#define HWIO_IPA_TX_COMMANDER_CMDQ_DATA_RD_1_IN          \
+        in_dword_masked(HWIO_IPA_TX_COMMANDER_CMDQ_DATA_RD_1_ADDR, HWIO_IPA_TX_COMMANDER_CMDQ_DATA_RD_1_RMSK)
+#define HWIO_IPA_TX_COMMANDER_CMDQ_DATA_RD_1_INM(m)      \
+        in_dword_masked(HWIO_IPA_TX_COMMANDER_CMDQ_DATA_RD_1_ADDR, m)
+#define HWIO_IPA_TX_COMMANDER_CMDQ_DATA_RD_1_CMDQ_RSRC_ARG_F_BMSK                            0xff000000
+#define HWIO_IPA_TX_COMMANDER_CMDQ_DATA_RD_1_CMDQ_RSRC_ARG_F_SHFT                                  0x18
+#define HWIO_IPA_TX_COMMANDER_CMDQ_DATA_RD_1_CMDQ_RSRC_TYPE_F_BMSK                             0xff0000
+#define HWIO_IPA_TX_COMMANDER_CMDQ_DATA_RD_1_CMDQ_RSRC_TYPE_F_SHFT                                 0x10
+#define HWIO_IPA_TX_COMMANDER_CMDQ_DATA_RD_1_CMDQ_FLAGS_F_BMSK                                   0xfc00
+#define HWIO_IPA_TX_COMMANDER_CMDQ_DATA_RD_1_CMDQ_FLAGS_F_SHFT                                      0xa
+#define HWIO_IPA_TX_COMMANDER_CMDQ_DATA_RD_1_CMDQ_ORDER_F_BMSK                                    0x300
+#define HWIO_IPA_TX_COMMANDER_CMDQ_DATA_RD_1_CMDQ_ORDER_F_SHFT                                      0x8
+#define HWIO_IPA_TX_COMMANDER_CMDQ_DATA_RD_1_CMDQ_DEST_PIPE_F_BMSK                                 0xff
+#define HWIO_IPA_TX_COMMANDER_CMDQ_DATA_RD_1_CMDQ_DEST_PIPE_F_SHFT                                  0x0
+
+#define HWIO_IPA_TX_COMMANDER_CMDQ_DATA_RD_2_ADDR                                            (IPA_DEBUG_REG_BASE      + 0x00000278)
+#define HWIO_IPA_TX_COMMANDER_CMDQ_DATA_RD_2_PHYS                                            (IPA_DEBUG_REG_BASE_PHYS + 0x00000278)
+#define HWIO_IPA_TX_COMMANDER_CMDQ_DATA_RD_2_OFFS                                            (IPA_DEBUG_REG_BASE_OFFS + 0x00000278)
+#define HWIO_IPA_TX_COMMANDER_CMDQ_DATA_RD_2_RMSK                                            0xffffffff
+#define HWIO_IPA_TX_COMMANDER_CMDQ_DATA_RD_2_ATTR                                                   0x1
+#define HWIO_IPA_TX_COMMANDER_CMDQ_DATA_RD_2_IN          \
+        in_dword_masked(HWIO_IPA_TX_COMMANDER_CMDQ_DATA_RD_2_ADDR, HWIO_IPA_TX_COMMANDER_CMDQ_DATA_RD_2_RMSK)
+#define HWIO_IPA_TX_COMMANDER_CMDQ_DATA_RD_2_INM(m)      \
+        in_dword_masked(HWIO_IPA_TX_COMMANDER_CMDQ_DATA_RD_2_ADDR, m)
+#define HWIO_IPA_TX_COMMANDER_CMDQ_DATA_RD_2_CMDQ_ADDR_F_BMSK                                0xffffffff
+#define HWIO_IPA_TX_COMMANDER_CMDQ_DATA_RD_2_CMDQ_ADDR_F_SHFT                                       0x0
+
+#define HWIO_IPA_TX_COMMANDER_CMDQ_STATUS_ADDR                                               (IPA_DEBUG_REG_BASE      + 0x0000027c)
+#define HWIO_IPA_TX_COMMANDER_CMDQ_STATUS_PHYS                                               (IPA_DEBUG_REG_BASE_PHYS + 0x0000027c)
+#define HWIO_IPA_TX_COMMANDER_CMDQ_STATUS_OFFS                                               (IPA_DEBUG_REG_BASE_OFFS + 0x0000027c)
+#define HWIO_IPA_TX_COMMANDER_CMDQ_STATUS_RMSK                                                      0x7
+#define HWIO_IPA_TX_COMMANDER_CMDQ_STATUS_ATTR                                                      0x1
+#define HWIO_IPA_TX_COMMANDER_CMDQ_STATUS_IN          \
+        in_dword_masked(HWIO_IPA_TX_COMMANDER_CMDQ_STATUS_ADDR, HWIO_IPA_TX_COMMANDER_CMDQ_STATUS_RMSK)
+#define HWIO_IPA_TX_COMMANDER_CMDQ_STATUS_INM(m)      \
+        in_dword_masked(HWIO_IPA_TX_COMMANDER_CMDQ_STATUS_ADDR, m)
+#define HWIO_IPA_TX_COMMANDER_CMDQ_STATUS_CMDQ_FULL_BMSK                                            0x4
+#define HWIO_IPA_TX_COMMANDER_CMDQ_STATUS_CMDQ_FULL_SHFT                                            0x2
+#define HWIO_IPA_TX_COMMANDER_CMDQ_STATUS_CMDQ_EMPTY_BMSK                                           0x2
+#define HWIO_IPA_TX_COMMANDER_CMDQ_STATUS_CMDQ_EMPTY_SHFT                                           0x1
+#define HWIO_IPA_TX_COMMANDER_CMDQ_STATUS_STATUS_BMSK                                               0x1
+#define HWIO_IPA_TX_COMMANDER_CMDQ_STATUS_STATUS_SHFT                                               0x0
+
+#define HWIO_IPA_RX_HPS_CMDQ_CMD_ADDR                                                        (IPA_DEBUG_REG_BASE      + 0x00000280)
+#define HWIO_IPA_RX_HPS_CMDQ_CMD_PHYS                                                        (IPA_DEBUG_REG_BASE_PHYS + 0x00000280)
+#define HWIO_IPA_RX_HPS_CMDQ_CMD_OFFS                                                        (IPA_DEBUG_REG_BASE_OFFS + 0x00000280)
+#define HWIO_IPA_RX_HPS_CMDQ_CMD_RMSK                                                              0x3f
+#define HWIO_IPA_RX_HPS_CMDQ_CMD_ATTR                                                               0x3
+#define HWIO_IPA_RX_HPS_CMDQ_CMD_IN          \
+        in_dword_masked(HWIO_IPA_RX_HPS_CMDQ_CMD_ADDR, HWIO_IPA_RX_HPS_CMDQ_CMD_RMSK)
+#define HWIO_IPA_RX_HPS_CMDQ_CMD_INM(m)      \
+        in_dword_masked(HWIO_IPA_RX_HPS_CMDQ_CMD_ADDR, m)
+#define HWIO_IPA_RX_HPS_CMDQ_CMD_OUT(v)      \
+        out_dword(HWIO_IPA_RX_HPS_CMDQ_CMD_ADDR,v)
+#define HWIO_IPA_RX_HPS_CMDQ_CMD_OUTM(m,v) \
+        out_dword_masked_ns(HWIO_IPA_RX_HPS_CMDQ_CMD_ADDR,m,v,HWIO_IPA_RX_HPS_CMDQ_CMD_IN)
+#define HWIO_IPA_RX_HPS_CMDQ_CMD_RD_REQ_BMSK                                                       0x20
+#define HWIO_IPA_RX_HPS_CMDQ_CMD_RD_REQ_SHFT                                                        0x5
+#define HWIO_IPA_RX_HPS_CMDQ_CMD_CMD_CLIENT_BMSK                                                   0x1c
+#define HWIO_IPA_RX_HPS_CMDQ_CMD_CMD_CLIENT_SHFT                                                    0x2
+#define HWIO_IPA_RX_HPS_CMDQ_CMD_POP_CMD_BMSK                                                       0x2
+#define HWIO_IPA_RX_HPS_CMDQ_CMD_POP_CMD_SHFT                                                       0x1
+#define HWIO_IPA_RX_HPS_CMDQ_CMD_WRITE_CMD_BMSK                                                     0x1
+#define HWIO_IPA_RX_HPS_CMDQ_CMD_WRITE_CMD_SHFT                                                     0x0
+
+#define HWIO_IPA_RX_HPS_CMDQ_RELEASE_WR_ADDR                                                 (IPA_DEBUG_REG_BASE      + 0x00000284)
+#define HWIO_IPA_RX_HPS_CMDQ_RELEASE_WR_PHYS                                                 (IPA_DEBUG_REG_BASE_PHYS + 0x00000284)
+#define HWIO_IPA_RX_HPS_CMDQ_RELEASE_WR_OFFS                                                 (IPA_DEBUG_REG_BASE_OFFS + 0x00000284)
+#define HWIO_IPA_RX_HPS_CMDQ_RELEASE_WR_RMSK                                                       0x3f
+#define HWIO_IPA_RX_HPS_CMDQ_RELEASE_WR_ATTR                                                        0x2
+#define HWIO_IPA_RX_HPS_CMDQ_RELEASE_WR_OUT(v)      \
+        out_dword(HWIO_IPA_RX_HPS_CMDQ_RELEASE_WR_ADDR,v)
+#define HWIO_IPA_RX_HPS_CMDQ_RELEASE_WR_RELEASE_WR_CMD_BMSK                                        0x3f
+#define HWIO_IPA_RX_HPS_CMDQ_RELEASE_WR_RELEASE_WR_CMD_SHFT                                         0x0
+
+#define HWIO_IPA_RX_HPS_CMDQ_RELEASE_RD_ADDR                                                 (IPA_DEBUG_REG_BASE      + 0x00000288)
+#define HWIO_IPA_RX_HPS_CMDQ_RELEASE_RD_PHYS                                                 (IPA_DEBUG_REG_BASE_PHYS + 0x00000288)
+#define HWIO_IPA_RX_HPS_CMDQ_RELEASE_RD_OFFS                                                 (IPA_DEBUG_REG_BASE_OFFS + 0x00000288)
+#define HWIO_IPA_RX_HPS_CMDQ_RELEASE_RD_RMSK                                                       0x3f
+#define HWIO_IPA_RX_HPS_CMDQ_RELEASE_RD_ATTR                                                        0x2
+#define HWIO_IPA_RX_HPS_CMDQ_RELEASE_RD_OUT(v)      \
+        out_dword(HWIO_IPA_RX_HPS_CMDQ_RELEASE_RD_ADDR,v)
+#define HWIO_IPA_RX_HPS_CMDQ_RELEASE_RD_RELEASE_RD_CMD_BMSK                                        0x3f
+#define HWIO_IPA_RX_HPS_CMDQ_RELEASE_RD_RELEASE_RD_CMD_SHFT                                         0x0
+
+#define HWIO_IPA_RX_HPS_CMDQ_CFG_WR_ADDR                                                     (IPA_DEBUG_REG_BASE      + 0x0000028c)
+#define HWIO_IPA_RX_HPS_CMDQ_CFG_WR_PHYS                                                     (IPA_DEBUG_REG_BASE_PHYS + 0x0000028c)
+#define HWIO_IPA_RX_HPS_CMDQ_CFG_WR_OFFS                                                     (IPA_DEBUG_REG_BASE_OFFS + 0x0000028c)
+#define HWIO_IPA_RX_HPS_CMDQ_CFG_WR_RMSK                                                           0x3f
+#define HWIO_IPA_RX_HPS_CMDQ_CFG_WR_ATTR                                                            0x3
+#define HWIO_IPA_RX_HPS_CMDQ_CFG_WR_IN          \
+        in_dword_masked(HWIO_IPA_RX_HPS_CMDQ_CFG_WR_ADDR, HWIO_IPA_RX_HPS_CMDQ_CFG_WR_RMSK)
+#define HWIO_IPA_RX_HPS_CMDQ_CFG_WR_INM(m)      \
+        in_dword_masked(HWIO_IPA_RX_HPS_CMDQ_CFG_WR_ADDR, m)
+#define HWIO_IPA_RX_HPS_CMDQ_CFG_WR_OUT(v)      \
+        out_dword(HWIO_IPA_RX_HPS_CMDQ_CFG_WR_ADDR,v)
+#define HWIO_IPA_RX_HPS_CMDQ_CFG_WR_OUTM(m,v) \
+        out_dword_masked_ns(HWIO_IPA_RX_HPS_CMDQ_CFG_WR_ADDR,m,v,HWIO_IPA_RX_HPS_CMDQ_CFG_WR_IN)
+#define HWIO_IPA_RX_HPS_CMDQ_CFG_WR_BLOCK_WR_BMSK                                                  0x3f
+#define HWIO_IPA_RX_HPS_CMDQ_CFG_WR_BLOCK_WR_SHFT                                                   0x0
+
+#define HWIO_IPA_RX_HPS_CMDQ_CFG_RD_ADDR                                                     (IPA_DEBUG_REG_BASE      + 0x00000290)
+#define HWIO_IPA_RX_HPS_CMDQ_CFG_RD_PHYS                                                     (IPA_DEBUG_REG_BASE_PHYS + 0x00000290)
+#define HWIO_IPA_RX_HPS_CMDQ_CFG_RD_OFFS                                                     (IPA_DEBUG_REG_BASE_OFFS + 0x00000290)
+#define HWIO_IPA_RX_HPS_CMDQ_CFG_RD_RMSK                                                           0x3f
+#define HWIO_IPA_RX_HPS_CMDQ_CFG_RD_ATTR                                                            0x3
+#define HWIO_IPA_RX_HPS_CMDQ_CFG_RD_IN          \
+        in_dword_masked(HWIO_IPA_RX_HPS_CMDQ_CFG_RD_ADDR, HWIO_IPA_RX_HPS_CMDQ_CFG_RD_RMSK)
+#define HWIO_IPA_RX_HPS_CMDQ_CFG_RD_INM(m)      \
+        in_dword_masked(HWIO_IPA_RX_HPS_CMDQ_CFG_RD_ADDR, m)
+#define HWIO_IPA_RX_HPS_CMDQ_CFG_RD_OUT(v)      \
+        out_dword(HWIO_IPA_RX_HPS_CMDQ_CFG_RD_ADDR,v)
+#define HWIO_IPA_RX_HPS_CMDQ_CFG_RD_OUTM(m,v) \
+        out_dword_masked_ns(HWIO_IPA_RX_HPS_CMDQ_CFG_RD_ADDR,m,v,HWIO_IPA_RX_HPS_CMDQ_CFG_RD_IN)
+#define HWIO_IPA_RX_HPS_CMDQ_CFG_RD_BLOCK_RD_BMSK                                                  0x3f
+#define HWIO_IPA_RX_HPS_CMDQ_CFG_RD_BLOCK_RD_SHFT                                                   0x0
+
+#define HWIO_IPA_RX_HPS_CMDQ_DATA_WR_0_ADDR                                                  (IPA_DEBUG_REG_BASE      + 0x00000294)
+#define HWIO_IPA_RX_HPS_CMDQ_DATA_WR_0_PHYS                                                  (IPA_DEBUG_REG_BASE_PHYS + 0x00000294)
+#define HWIO_IPA_RX_HPS_CMDQ_DATA_WR_0_OFFS                                                  (IPA_DEBUG_REG_BASE_OFFS + 0x00000294)
+#define HWIO_IPA_RX_HPS_CMDQ_DATA_WR_0_RMSK                                                  0xffffffff
+#define HWIO_IPA_RX_HPS_CMDQ_DATA_WR_0_ATTR                                                         0x3
+#define HWIO_IPA_RX_HPS_CMDQ_DATA_WR_0_IN          \
+        in_dword_masked(HWIO_IPA_RX_HPS_CMDQ_DATA_WR_0_ADDR, HWIO_IPA_RX_HPS_CMDQ_DATA_WR_0_RMSK)
+#define HWIO_IPA_RX_HPS_CMDQ_DATA_WR_0_INM(m)      \
+        in_dword_masked(HWIO_IPA_RX_HPS_CMDQ_DATA_WR_0_ADDR, m)
+#define HWIO_IPA_RX_HPS_CMDQ_DATA_WR_0_OUT(v)      \
+        out_dword(HWIO_IPA_RX_HPS_CMDQ_DATA_WR_0_ADDR,v)
+#define HWIO_IPA_RX_HPS_CMDQ_DATA_WR_0_OUTM(m,v) \
+        out_dword_masked_ns(HWIO_IPA_RX_HPS_CMDQ_DATA_WR_0_ADDR,m,v,HWIO_IPA_RX_HPS_CMDQ_DATA_WR_0_IN)
+#define HWIO_IPA_RX_HPS_CMDQ_DATA_WR_0_CMDQ_DEST_LEN_F_BMSK                                  0xffff0000
+#define HWIO_IPA_RX_HPS_CMDQ_DATA_WR_0_CMDQ_DEST_LEN_F_SHFT                                        0x10
+#define HWIO_IPA_RX_HPS_CMDQ_DATA_WR_0_CMDQ_PACKET_LEN_F_BMSK                                    0xffff
+#define HWIO_IPA_RX_HPS_CMDQ_DATA_WR_0_CMDQ_PACKET_LEN_F_SHFT                                       0x0
+
+#define HWIO_IPA_RX_HPS_CMDQ_DATA_WR_1_ADDR                                                  (IPA_DEBUG_REG_BASE      + 0x00000298)
+#define HWIO_IPA_RX_HPS_CMDQ_DATA_WR_1_PHYS                                                  (IPA_DEBUG_REG_BASE_PHYS + 0x00000298)
+#define HWIO_IPA_RX_HPS_CMDQ_DATA_WR_1_OFFS                                                  (IPA_DEBUG_REG_BASE_OFFS + 0x00000298)
+#define HWIO_IPA_RX_HPS_CMDQ_DATA_WR_1_RMSK                                                  0xffffffff
+#define HWIO_IPA_RX_HPS_CMDQ_DATA_WR_1_ATTR                                                         0x3
+#define HWIO_IPA_RX_HPS_CMDQ_DATA_WR_1_IN          \
+        in_dword_masked(HWIO_IPA_RX_HPS_CMDQ_DATA_WR_1_ADDR, HWIO_IPA_RX_HPS_CMDQ_DATA_WR_1_RMSK)
+#define HWIO_IPA_RX_HPS_CMDQ_DATA_WR_1_INM(m)      \
+        in_dword_masked(HWIO_IPA_RX_HPS_CMDQ_DATA_WR_1_ADDR, m)
+#define HWIO_IPA_RX_HPS_CMDQ_DATA_WR_1_OUT(v)      \
+        out_dword(HWIO_IPA_RX_HPS_CMDQ_DATA_WR_1_ADDR,v)
+#define HWIO_IPA_RX_HPS_CMDQ_DATA_WR_1_OUTM(m,v) \
+        out_dword_masked_ns(HWIO_IPA_RX_HPS_CMDQ_DATA_WR_1_ADDR,m,v,HWIO_IPA_RX_HPS_CMDQ_DATA_WR_1_IN)
+#define HWIO_IPA_RX_HPS_CMDQ_DATA_WR_1_CMDQ_METADATA_F_BMSK                                  0xff000000
+#define HWIO_IPA_RX_HPS_CMDQ_DATA_WR_1_CMDQ_METADATA_F_SHFT                                        0x18
+#define HWIO_IPA_RX_HPS_CMDQ_DATA_WR_1_CMDQ_OPCODE_F_BMSK                                      0xff0000
+#define HWIO_IPA_RX_HPS_CMDQ_DATA_WR_1_CMDQ_OPCODE_F_SHFT                                          0x10
+#define HWIO_IPA_RX_HPS_CMDQ_DATA_WR_1_CMDQ_FLAGS_F_BMSK                                         0xfc00
+#define HWIO_IPA_RX_HPS_CMDQ_DATA_WR_1_CMDQ_FLAGS_F_SHFT                                            0xa
+#define HWIO_IPA_RX_HPS_CMDQ_DATA_WR_1_CMDQ_ORDER_F_BMSK                                          0x300
+#define HWIO_IPA_RX_HPS_CMDQ_DATA_WR_1_CMDQ_ORDER_F_SHFT                                            0x8
+#define HWIO_IPA_RX_HPS_CMDQ_DATA_WR_1_CMDQ_SRC_PIPE_F_BMSK                                        0xff
+#define HWIO_IPA_RX_HPS_CMDQ_DATA_WR_1_CMDQ_SRC_PIPE_F_SHFT                                         0x0
+
+#define HWIO_IPA_RX_HPS_CMDQ_DATA_WR_2_ADDR                                                  (IPA_DEBUG_REG_BASE      + 0x0000029c)
+#define HWIO_IPA_RX_HPS_CMDQ_DATA_WR_2_PHYS                                                  (IPA_DEBUG_REG_BASE_PHYS + 0x0000029c)
+#define HWIO_IPA_RX_HPS_CMDQ_DATA_WR_2_OFFS                                                  (IPA_DEBUG_REG_BASE_OFFS + 0x0000029c)
+#define HWIO_IPA_RX_HPS_CMDQ_DATA_WR_2_RMSK                                                  0xffffffff
+#define HWIO_IPA_RX_HPS_CMDQ_DATA_WR_2_ATTR                                                         0x3
+#define HWIO_IPA_RX_HPS_CMDQ_DATA_WR_2_IN          \
+        in_dword_masked(HWIO_IPA_RX_HPS_CMDQ_DATA_WR_2_ADDR, HWIO_IPA_RX_HPS_CMDQ_DATA_WR_2_RMSK)
+#define HWIO_IPA_RX_HPS_CMDQ_DATA_WR_2_INM(m)      \
+        in_dword_masked(HWIO_IPA_RX_HPS_CMDQ_DATA_WR_2_ADDR, m)
+#define HWIO_IPA_RX_HPS_CMDQ_DATA_WR_2_OUT(v)      \
+        out_dword(HWIO_IPA_RX_HPS_CMDQ_DATA_WR_2_ADDR,v)
+#define HWIO_IPA_RX_HPS_CMDQ_DATA_WR_2_OUTM(m,v) \
+        out_dword_masked_ns(HWIO_IPA_RX_HPS_CMDQ_DATA_WR_2_ADDR,m,v,HWIO_IPA_RX_HPS_CMDQ_DATA_WR_2_IN)
+#define HWIO_IPA_RX_HPS_CMDQ_DATA_WR_2_CMDQ_ADDR_LSB_F_BMSK                                  0xffffffff
+#define HWIO_IPA_RX_HPS_CMDQ_DATA_WR_2_CMDQ_ADDR_LSB_F_SHFT                                         0x0
+
+#define HWIO_IPA_RX_HPS_CMDQ_DATA_WR_3_ADDR                                                  (IPA_DEBUG_REG_BASE      + 0x000002a0)
+#define HWIO_IPA_RX_HPS_CMDQ_DATA_WR_3_PHYS                                                  (IPA_DEBUG_REG_BASE_PHYS + 0x000002a0)
+#define HWIO_IPA_RX_HPS_CMDQ_DATA_WR_3_OFFS                                                  (IPA_DEBUG_REG_BASE_OFFS + 0x000002a0)
+#define HWIO_IPA_RX_HPS_CMDQ_DATA_WR_3_RMSK                                                  0xffffffff
+#define HWIO_IPA_RX_HPS_CMDQ_DATA_WR_3_ATTR                                                         0x3
+#define HWIO_IPA_RX_HPS_CMDQ_DATA_WR_3_IN          \
+        in_dword_masked(HWIO_IPA_RX_HPS_CMDQ_DATA_WR_3_ADDR, HWIO_IPA_RX_HPS_CMDQ_DATA_WR_3_RMSK)
+#define HWIO_IPA_RX_HPS_CMDQ_DATA_WR_3_INM(m)      \
+        in_dword_masked(HWIO_IPA_RX_HPS_CMDQ_DATA_WR_3_ADDR, m)
+#define HWIO_IPA_RX_HPS_CMDQ_DATA_WR_3_OUT(v)      \
+        out_dword(HWIO_IPA_RX_HPS_CMDQ_DATA_WR_3_ADDR,v)
+#define HWIO_IPA_RX_HPS_CMDQ_DATA_WR_3_OUTM(m,v) \
+        out_dword_masked_ns(HWIO_IPA_RX_HPS_CMDQ_DATA_WR_3_ADDR,m,v,HWIO_IPA_RX_HPS_CMDQ_DATA_WR_3_IN)
+#define HWIO_IPA_RX_HPS_CMDQ_DATA_WR_3_CMDQ_ADDR_MSB_F_BMSK                                  0xffffffff
+#define HWIO_IPA_RX_HPS_CMDQ_DATA_WR_3_CMDQ_ADDR_MSB_F_SHFT                                         0x0
+
+#define HWIO_IPA_RX_HPS_CMDQ_DATA_RD_0_ADDR                                                  (IPA_DEBUG_REG_BASE      + 0x000002a4)
+#define HWIO_IPA_RX_HPS_CMDQ_DATA_RD_0_PHYS                                                  (IPA_DEBUG_REG_BASE_PHYS + 0x000002a4)
+#define HWIO_IPA_RX_HPS_CMDQ_DATA_RD_0_OFFS                                                  (IPA_DEBUG_REG_BASE_OFFS + 0x000002a4)
+#define HWIO_IPA_RX_HPS_CMDQ_DATA_RD_0_RMSK                                                  0xffffffff
+#define HWIO_IPA_RX_HPS_CMDQ_DATA_RD_0_ATTR                                                         0x1
+#define HWIO_IPA_RX_HPS_CMDQ_DATA_RD_0_IN          \
+        in_dword_masked(HWIO_IPA_RX_HPS_CMDQ_DATA_RD_0_ADDR, HWIO_IPA_RX_HPS_CMDQ_DATA_RD_0_RMSK, HWIO_IPA_RX_HPS_CMDQ_DATA_RD_0_ATTR)
+#define HWIO_IPA_RX_HPS_CMDQ_DATA_RD_0_INM(m)      \
+        in_dword_masked(HWIO_IPA_RX_HPS_CMDQ_DATA_RD_0_ADDR, m, HWIO_IPA_RX_HPS_CMDQ_DATA_RD_0_ATTR)
+#define HWIO_IPA_RX_HPS_CMDQ_DATA_RD_0_CMDQ_DEST_LEN_F_BMSK                                  0xffff0000
+#define HWIO_IPA_RX_HPS_CMDQ_DATA_RD_0_CMDQ_DEST_LEN_F_SHFT                                        0x10
+#define HWIO_IPA_RX_HPS_CMDQ_DATA_RD_0_CMDQ_PACKET_LEN_F_BMSK                                    0xffff
+#define HWIO_IPA_RX_HPS_CMDQ_DATA_RD_0_CMDQ_PACKET_LEN_F_SHFT                                       0x0
+
+#define HWIO_IPA_RX_HPS_CMDQ_DATA_RD_1_ADDR                                                  (IPA_DEBUG_REG_BASE      + 0x000002a8)
+#define HWIO_IPA_RX_HPS_CMDQ_DATA_RD_1_PHYS                                                  (IPA_DEBUG_REG_BASE_PHYS + 0x000002a8)
+#define HWIO_IPA_RX_HPS_CMDQ_DATA_RD_1_OFFS                                                  (IPA_DEBUG_REG_BASE_OFFS + 0x000002a8)
+#define HWIO_IPA_RX_HPS_CMDQ_DATA_RD_1_RMSK                                                  0xffffffff
+#define HWIO_IPA_RX_HPS_CMDQ_DATA_RD_1_ATTR                                                         0x1
+#define HWIO_IPA_RX_HPS_CMDQ_DATA_RD_1_IN          \
+        in_dword_masked(HWIO_IPA_RX_HPS_CMDQ_DATA_RD_1_ADDR, HWIO_IPA_RX_HPS_CMDQ_DATA_RD_1_RMSK, HWIO_IPA_RX_HPS_CMDQ_DATA_RD_1_ATTR)
+#define HWIO_IPA_RX_HPS_CMDQ_DATA_RD_1_INM(m)      \
+        in_dword_masked(HWIO_IPA_RX_HPS_CMDQ_DATA_RD_1_ADDR, m, HWIO_IPA_RX_HPS_CMDQ_DATA_RD_1_ATTR)
+#define HWIO_IPA_RX_HPS_CMDQ_DATA_RD_1_CMDQ_METADATA_F_BMSK                                  0xff000000
+#define HWIO_IPA_RX_HPS_CMDQ_DATA_RD_1_CMDQ_METADATA_F_SHFT                                        0x18
+#define HWIO_IPA_RX_HPS_CMDQ_DATA_RD_1_CMDQ_OPCODE_F_BMSK                                      0xff0000
+#define HWIO_IPA_RX_HPS_CMDQ_DATA_RD_1_CMDQ_OPCODE_F_SHFT                                          0x10
+#define HWIO_IPA_RX_HPS_CMDQ_DATA_RD_1_CMDQ_FLAGS_F_BMSK                                         0xfc00
+#define HWIO_IPA_RX_HPS_CMDQ_DATA_RD_1_CMDQ_FLAGS_F_SHFT                                            0xa
+#define HWIO_IPA_RX_HPS_CMDQ_DATA_RD_1_CMDQ_ORDER_F_BMSK                                          0x300
+#define HWIO_IPA_RX_HPS_CMDQ_DATA_RD_1_CMDQ_ORDER_F_SHFT                                            0x8
+#define HWIO_IPA_RX_HPS_CMDQ_DATA_RD_1_CMDQ_SRC_PIPE_F_BMSK                                        0xff
+#define HWIO_IPA_RX_HPS_CMDQ_DATA_RD_1_CMDQ_SRC_PIPE_F_SHFT                                         0x0
+
+#define HWIO_IPA_RX_HPS_CMDQ_DATA_RD_2_ADDR                                                  (IPA_DEBUG_REG_BASE      + 0x000002ac)
+#define HWIO_IPA_RX_HPS_CMDQ_DATA_RD_2_PHYS                                                  (IPA_DEBUG_REG_BASE_PHYS + 0x000002ac)
+#define HWIO_IPA_RX_HPS_CMDQ_DATA_RD_2_OFFS                                                  (IPA_DEBUG_REG_BASE_OFFS + 0x000002ac)
+#define HWIO_IPA_RX_HPS_CMDQ_DATA_RD_2_RMSK                                                  0xffffffff
+#define HWIO_IPA_RX_HPS_CMDQ_DATA_RD_2_ATTR                                                         0x1
+#define HWIO_IPA_RX_HPS_CMDQ_DATA_RD_2_IN          \
+        in_dword_masked(HWIO_IPA_RX_HPS_CMDQ_DATA_RD_2_ADDR, HWIO_IPA_RX_HPS_CMDQ_DATA_RD_2_RMSK, HWIO_IPA_RX_HPS_CMDQ_DATA_RD_2_ATTR)
+#define HWIO_IPA_RX_HPS_CMDQ_DATA_RD_2_INM(m)      \
+        in_dword_masked(HWIO_IPA_RX_HPS_CMDQ_DATA_RD_2_ADDR, m, HWIO_IPA_RX_HPS_CMDQ_DATA_RD_2_ATTR)
+#define HWIO_IPA_RX_HPS_CMDQ_DATA_RD_2_CMDQ_ADDR_LSB_F_BMSK                                  0xffffffff
+#define HWIO_IPA_RX_HPS_CMDQ_DATA_RD_2_CMDQ_ADDR_LSB_F_SHFT                                         0x0
+
+#define HWIO_IPA_RX_HPS_CMDQ_DATA_RD_3_ADDR                                                  (IPA_DEBUG_REG_BASE      + 0x000002b0)
+#define HWIO_IPA_RX_HPS_CMDQ_DATA_RD_3_PHYS                                                  (IPA_DEBUG_REG_BASE_PHYS + 0x000002b0)
+#define HWIO_IPA_RX_HPS_CMDQ_DATA_RD_3_OFFS                                                  (IPA_DEBUG_REG_BASE_OFFS + 0x000002b0)
+#define HWIO_IPA_RX_HPS_CMDQ_DATA_RD_3_RMSK                                                  0xffffffff
+#define HWIO_IPA_RX_HPS_CMDQ_DATA_RD_3_ATTR                                                         0x1
+#define HWIO_IPA_RX_HPS_CMDQ_DATA_RD_3_IN          \
+        in_dword_masked(HWIO_IPA_RX_HPS_CMDQ_DATA_RD_3_ADDR, HWIO_IPA_RX_HPS_CMDQ_DATA_RD_3_RMSK, HWIO_IPA_RX_HPS_CMDQ_DATA_RD_3_ATTR)
+#define HWIO_IPA_RX_HPS_CMDQ_DATA_RD_3_INM(m)      \
+        in_dword_masked(HWIO_IPA_RX_HPS_CMDQ_DATA_RD_3_ADDR, m, HWIO_IPA_RX_HPS_CMDQ_DATA_RD_3_ATTR)
+#define HWIO_IPA_RX_HPS_CMDQ_DATA_RD_3_CMDQ_ADDR_MSB_F_BMSK                                  0xffffffff
+#define HWIO_IPA_RX_HPS_CMDQ_DATA_RD_3_CMDQ_ADDR_MSB_F_SHFT                                         0x0
+
+#define HWIO_IPA_RX_HPS_CMDQ_STATUS_ADDR                                                     (IPA_DEBUG_REG_BASE      + 0x000002b4)
+#define HWIO_IPA_RX_HPS_CMDQ_STATUS_PHYS                                                     (IPA_DEBUG_REG_BASE_PHYS + 0x000002b4)
+#define HWIO_IPA_RX_HPS_CMDQ_STATUS_OFFS                                                     (IPA_DEBUG_REG_BASE_OFFS + 0x000002b4)
+#define HWIO_IPA_RX_HPS_CMDQ_STATUS_RMSK                                                          0x1ff
+#define HWIO_IPA_RX_HPS_CMDQ_STATUS_ATTR                                                            0x1
+#define HWIO_IPA_RX_HPS_CMDQ_STATUS_IN          \
+        in_dword_masked(HWIO_IPA_RX_HPS_CMDQ_STATUS_ADDR, HWIO_IPA_RX_HPS_CMDQ_STATUS_RMSK, HWIO_IPA_RX_HPS_CMDQ_STATUS_ATTR)
+#define HWIO_IPA_RX_HPS_CMDQ_STATUS_INM(m)      \
+        in_dword_masked(HWIO_IPA_RX_HPS_CMDQ_STATUS_ADDR, m, HWIO_IPA_RX_HPS_CMDQ_STATUS_ATTR)
+#define HWIO_IPA_RX_HPS_CMDQ_STATUS_CMDQ_DEPTH_BMSK                                               0x1fc
+#define HWIO_IPA_RX_HPS_CMDQ_STATUS_CMDQ_DEPTH_SHFT                                                 0x2
+#define HWIO_IPA_RX_HPS_CMDQ_STATUS_CMDQ_FULL_BMSK                                                  0x2
+#define HWIO_IPA_RX_HPS_CMDQ_STATUS_CMDQ_FULL_SHFT                                                  0x1
+#define HWIO_IPA_RX_HPS_CMDQ_STATUS_STATUS_BMSK                                                     0x1
+#define HWIO_IPA_RX_HPS_CMDQ_STATUS_STATUS_SHFT                                                     0x0
+
+#define HWIO_IPA_RX_HPS_CMDQ_STATUS_EMPTY_ADDR                                               (IPA_DEBUG_REG_BASE      + 0x000002b8)
+#define HWIO_IPA_RX_HPS_CMDQ_STATUS_EMPTY_PHYS                                               (IPA_DEBUG_REG_BASE_PHYS + 0x000002b8)
+#define HWIO_IPA_RX_HPS_CMDQ_STATUS_EMPTY_OFFS                                               (IPA_DEBUG_REG_BASE_OFFS + 0x000002b8)
+#define HWIO_IPA_RX_HPS_CMDQ_STATUS_EMPTY_RMSK                                                     0x3f
+#define HWIO_IPA_RX_HPS_CMDQ_STATUS_EMPTY_ATTR                                                      0x1
+#define HWIO_IPA_RX_HPS_CMDQ_STATUS_EMPTY_IN          \
+        in_dword_masked(HWIO_IPA_RX_HPS_CMDQ_STATUS_EMPTY_ADDR, HWIO_IPA_RX_HPS_CMDQ_STATUS_EMPTY_RMSK)
+#define HWIO_IPA_RX_HPS_CMDQ_STATUS_EMPTY_INM(m)      \
+        in_dword_masked(HWIO_IPA_RX_HPS_CMDQ_STATUS_EMPTY_ADDR, m)
+#define HWIO_IPA_RX_HPS_CMDQ_STATUS_EMPTY_CMDQ_EMPTY_BMSK                                          0x3f
+#define HWIO_IPA_RX_HPS_CMDQ_STATUS_EMPTY_CMDQ_EMPTY_SHFT                                           0x0
+
+#define HWIO_IPA_RX_HPS_SNP_ADDR                                                             (IPA_DEBUG_REG_BASE      + 0x000002bc)
+#define HWIO_IPA_RX_HPS_SNP_PHYS                                                             (IPA_DEBUG_REG_BASE_PHYS + 0x000002bc)
+#define HWIO_IPA_RX_HPS_SNP_OFFS                                                             (IPA_DEBUG_REG_BASE_OFFS + 0x000002bc)
+#define HWIO_IPA_RX_HPS_SNP_RMSK                                                                 0xffff
+#define HWIO_IPA_RX_HPS_SNP_ATTR                                                                    0x3
+#define HWIO_IPA_RX_HPS_SNP_IN          \
+        in_dword_masked(HWIO_IPA_RX_HPS_SNP_ADDR, HWIO_IPA_RX_HPS_SNP_RMSK)
+#define HWIO_IPA_RX_HPS_SNP_INM(m)      \
+        in_dword_masked(HWIO_IPA_RX_HPS_SNP_ADDR, m)
+#define HWIO_IPA_RX_HPS_SNP_OUT(v)      \
+        out_dword(HWIO_IPA_RX_HPS_SNP_ADDR,v)
+#define HWIO_IPA_RX_HPS_SNP_OUTM(m,v) \
+        out_dword_masked_ns(HWIO_IPA_RX_HPS_SNP_ADDR,m,v,HWIO_IPA_RX_HPS_SNP_IN)
+#define HWIO_IPA_RX_HPS_SNP_SNP_ADDR_BMSK                                                        0xf000
+#define HWIO_IPA_RX_HPS_SNP_SNP_ADDR_SHFT                                                           0xc
+#define HWIO_IPA_RX_HPS_SNP_SNP_HEAD_BMSK                                                         0xf00
+#define HWIO_IPA_RX_HPS_SNP_SNP_HEAD_SHFT                                                           0x8
+#define HWIO_IPA_RX_HPS_SNP_SNP_NEXT_BMSK                                                          0xf0
+#define HWIO_IPA_RX_HPS_SNP_SNP_NEXT_SHFT                                                           0x4
+#define HWIO_IPA_RX_HPS_SNP_SNP_NEXT_IS_VALID_BMSK                                                  0x8
+#define HWIO_IPA_RX_HPS_SNP_SNP_NEXT_IS_VALID_SHFT                                                  0x3
+#define HWIO_IPA_RX_HPS_SNP_SNP_VALID_BMSK                                                          0x4
+#define HWIO_IPA_RX_HPS_SNP_SNP_VALID_SHFT                                                          0x2
+#define HWIO_IPA_RX_HPS_SNP_SNP_WRITE_BMSK                                                          0x2
+#define HWIO_IPA_RX_HPS_SNP_SNP_WRITE_SHFT                                                          0x1
+#define HWIO_IPA_RX_HPS_SNP_SNP_LAST_BMSK                                                           0x1
+#define HWIO_IPA_RX_HPS_SNP_SNP_LAST_SHFT                                                           0x0
+
+#define HWIO_IPA_RX_HPS_CMDQ_COUNT_ADDR                                                      (IPA_DEBUG_REG_BASE      + 0x000002c0)
+#define HWIO_IPA_RX_HPS_CMDQ_COUNT_PHYS                                                      (IPA_DEBUG_REG_BASE_PHYS + 0x000002c0)
+#define HWIO_IPA_RX_HPS_CMDQ_COUNT_OFFS                                                      (IPA_DEBUG_REG_BASE_OFFS + 0x000002c0)
+#define HWIO_IPA_RX_HPS_CMDQ_COUNT_RMSK                                                            0x7f
+#define HWIO_IPA_RX_HPS_CMDQ_COUNT_ATTR                                                             0x1
+#define HWIO_IPA_RX_HPS_CMDQ_COUNT_IN          \
+        in_dword_masked(HWIO_IPA_RX_HPS_CMDQ_COUNT_ADDR, HWIO_IPA_RX_HPS_CMDQ_COUNT_RMSK, HWIO_IPA_RX_HPS_CMDQ_COUNT_ATTR)
+#define HWIO_IPA_RX_HPS_CMDQ_COUNT_INM(m)      \
+        in_dword_masked(HWIO_IPA_RX_HPS_CMDQ_COUNT_ADDR, m, HWIO_IPA_RX_HPS_CMDQ_COUNT_ATTR)
+#define HWIO_IPA_RX_HPS_CMDQ_COUNT_FIFO_COUNT_BMSK                                                 0x7f
+#define HWIO_IPA_RX_HPS_CMDQ_COUNT_FIFO_COUNT_SHFT                                                  0x0
+
+#define HWIO_IPA_RX_HPS_CLIENTS_MIN_DEPTH_0_ADDR                                             (IPA_DEBUG_REG_BASE      + 0x000002c4)
+#define HWIO_IPA_RX_HPS_CLIENTS_MIN_DEPTH_0_PHYS                                             (IPA_DEBUG_REG_BASE_PHYS + 0x000002c4)
+#define HWIO_IPA_RX_HPS_CLIENTS_MIN_DEPTH_0_OFFS                                             (IPA_DEBUG_REG_BASE_OFFS + 0x000002c4)
+#define HWIO_IPA_RX_HPS_CLIENTS_MIN_DEPTH_0_RMSK                                             0xff0f0f0f
+#define HWIO_IPA_RX_HPS_CLIENTS_MIN_DEPTH_0_ATTR                                                    0x3
+#define HWIO_IPA_RX_HPS_CLIENTS_MIN_DEPTH_0_IN          \
+        in_dword_masked(HWIO_IPA_RX_HPS_CLIENTS_MIN_DEPTH_0_ADDR, HWIO_IPA_RX_HPS_CLIENTS_MIN_DEPTH_0_RMSK)
+#define HWIO_IPA_RX_HPS_CLIENTS_MIN_DEPTH_0_INM(m)      \
+        in_dword_masked(HWIO_IPA_RX_HPS_CLIENTS_MIN_DEPTH_0_ADDR, m)
+#define HWIO_IPA_RX_HPS_CLIENTS_MIN_DEPTH_0_OUT(v)      \
+        out_dword(HWIO_IPA_RX_HPS_CLIENTS_MIN_DEPTH_0_ADDR,v)
+#define HWIO_IPA_RX_HPS_CLIENTS_MIN_DEPTH_0_OUTM(m,v) \
+        out_dword_masked_ns(HWIO_IPA_RX_HPS_CLIENTS_MIN_DEPTH_0_ADDR,m,v,HWIO_IPA_RX_HPS_CLIENTS_MIN_DEPTH_0_IN)
+#define HWIO_IPA_RX_HPS_CLIENTS_MIN_DEPTH_0_CLIENT_4_MIN_DEPTH_BMSK                          0xf0000000
+#define HWIO_IPA_RX_HPS_CLIENTS_MIN_DEPTH_0_CLIENT_4_MIN_DEPTH_SHFT                                0x1c
+#define HWIO_IPA_RX_HPS_CLIENTS_MIN_DEPTH_0_CLIENT_3_MIN_DEPTH_BMSK                           0xf000000
+#define HWIO_IPA_RX_HPS_CLIENTS_MIN_DEPTH_0_CLIENT_3_MIN_DEPTH_SHFT                                0x18
+#define HWIO_IPA_RX_HPS_CLIENTS_MIN_DEPTH_0_CLIENT_2_MIN_DEPTH_BMSK                             0xf0000
+#define HWIO_IPA_RX_HPS_CLIENTS_MIN_DEPTH_0_CLIENT_2_MIN_DEPTH_SHFT                                0x10
+#define HWIO_IPA_RX_HPS_CLIENTS_MIN_DEPTH_0_CLIENT_1_MIN_DEPTH_BMSK                               0xf00
+#define HWIO_IPA_RX_HPS_CLIENTS_MIN_DEPTH_0_CLIENT_1_MIN_DEPTH_SHFT                                 0x8
+#define HWIO_IPA_RX_HPS_CLIENTS_MIN_DEPTH_0_CLIENT_0_MIN_DEPTH_BMSK                                 0xf
+#define HWIO_IPA_RX_HPS_CLIENTS_MIN_DEPTH_0_CLIENT_0_MIN_DEPTH_SHFT                                 0x0
+
+#define HWIO_IPA_RX_HPS_CLIENTS_MIN_DEPTH_1_ADDR                                             (IPA_DEBUG_REG_BASE      + 0x000002c8)
+#define HWIO_IPA_RX_HPS_CLIENTS_MIN_DEPTH_1_PHYS                                             (IPA_DEBUG_REG_BASE_PHYS + 0x000002c8)
+#define HWIO_IPA_RX_HPS_CLIENTS_MIN_DEPTH_1_OFFS                                             (IPA_DEBUG_REG_BASE_OFFS + 0x000002c8)
+#define HWIO_IPA_RX_HPS_CLIENTS_MIN_DEPTH_1_RMSK                                             0xff0f0f0f
+#define HWIO_IPA_RX_HPS_CLIENTS_MIN_DEPTH_1_ATTR                                                    0x3
+#define HWIO_IPA_RX_HPS_CLIENTS_MIN_DEPTH_1_IN          \
+        in_dword_masked(HWIO_IPA_RX_HPS_CLIENTS_MIN_DEPTH_1_ADDR, HWIO_IPA_RX_HPS_CLIENTS_MIN_DEPTH_1_RMSK)
+#define HWIO_IPA_RX_HPS_CLIENTS_MIN_DEPTH_1_INM(m)      \
+        in_dword_masked(HWIO_IPA_RX_HPS_CLIENTS_MIN_DEPTH_1_ADDR, m)
+#define HWIO_IPA_RX_HPS_CLIENTS_MIN_DEPTH_1_OUT(v)      \
+        out_dword(HWIO_IPA_RX_HPS_CLIENTS_MIN_DEPTH_1_ADDR,v)
+#define HWIO_IPA_RX_HPS_CLIENTS_MIN_DEPTH_1_OUTM(m,v) \
+        out_dword_masked_ns(HWIO_IPA_RX_HPS_CLIENTS_MIN_DEPTH_1_ADDR,m,v,HWIO_IPA_RX_HPS_CLIENTS_MIN_DEPTH_1_IN)
+#define HWIO_IPA_RX_HPS_CLIENTS_MIN_DEPTH_1_CLIENT_9_MIN_DEPTH_BMSK                          0xf0000000
+#define HWIO_IPA_RX_HPS_CLIENTS_MIN_DEPTH_1_CLIENT_9_MIN_DEPTH_SHFT                                0x1c
+#define HWIO_IPA_RX_HPS_CLIENTS_MIN_DEPTH_1_CLIENT_8_MIN_DEPTH_BMSK                           0xf000000
+#define HWIO_IPA_RX_HPS_CLIENTS_MIN_DEPTH_1_CLIENT_8_MIN_DEPTH_SHFT                                0x18
+#define HWIO_IPA_RX_HPS_CLIENTS_MIN_DEPTH_1_CLIENT_7_MIN_DEPTH_BMSK                             0xf0000
+#define HWIO_IPA_RX_HPS_CLIENTS_MIN_DEPTH_1_CLIENT_7_MIN_DEPTH_SHFT                                0x10
+#define HWIO_IPA_RX_HPS_CLIENTS_MIN_DEPTH_1_CLIENT_6_MIN_DEPTH_BMSK                               0xf00
+#define HWIO_IPA_RX_HPS_CLIENTS_MIN_DEPTH_1_CLIENT_6_MIN_DEPTH_SHFT                                 0x8
+#define HWIO_IPA_RX_HPS_CLIENTS_MIN_DEPTH_1_CLIENT_5_MIN_DEPTH_BMSK                                 0xf
+#define HWIO_IPA_RX_HPS_CLIENTS_MIN_DEPTH_1_CLIENT_5_MIN_DEPTH_SHFT                                 0x0
+
+#define HWIO_IPA_RX_HPS_CLIENTS_MAX_DEPTH_0_ADDR                                             (IPA_DEBUG_REG_BASE      + 0x000002cc)
+#define HWIO_IPA_RX_HPS_CLIENTS_MAX_DEPTH_0_PHYS                                             (IPA_DEBUG_REG_BASE_PHYS + 0x000002cc)
+#define HWIO_IPA_RX_HPS_CLIENTS_MAX_DEPTH_0_OFFS                                             (IPA_DEBUG_REG_BASE_OFFS + 0x000002cc)
+#define HWIO_IPA_RX_HPS_CLIENTS_MAX_DEPTH_0_RMSK                                             0xff0f0f0f
+#define HWIO_IPA_RX_HPS_CLIENTS_MAX_DEPTH_0_ATTR                                                    0x3
+#define HWIO_IPA_RX_HPS_CLIENTS_MAX_DEPTH_0_IN          \
+        in_dword_masked(HWIO_IPA_RX_HPS_CLIENTS_MAX_DEPTH_0_ADDR, HWIO_IPA_RX_HPS_CLIENTS_MAX_DEPTH_0_RMSK)
+#define HWIO_IPA_RX_HPS_CLIENTS_MAX_DEPTH_0_INM(m)      \
+        in_dword_masked(HWIO_IPA_RX_HPS_CLIENTS_MAX_DEPTH_0_ADDR, m)
+#define HWIO_IPA_RX_HPS_CLIENTS_MAX_DEPTH_0_OUT(v)      \
+        out_dword(HWIO_IPA_RX_HPS_CLIENTS_MAX_DEPTH_0_ADDR,v)
+#define HWIO_IPA_RX_HPS_CLIENTS_MAX_DEPTH_0_OUTM(m,v) \
+        out_dword_masked_ns(HWIO_IPA_RX_HPS_CLIENTS_MAX_DEPTH_0_ADDR,m,v,HWIO_IPA_RX_HPS_CLIENTS_MAX_DEPTH_0_IN)
+#define HWIO_IPA_RX_HPS_CLIENTS_MAX_DEPTH_0_CLIENT_4_MAX_DEPTH_BMSK                          0xf0000000
+#define HWIO_IPA_RX_HPS_CLIENTS_MAX_DEPTH_0_CLIENT_4_MAX_DEPTH_SHFT                                0x1c
+#define HWIO_IPA_RX_HPS_CLIENTS_MAX_DEPTH_0_CLIENT_3_MAX_DEPTH_BMSK                           0xf000000
+#define HWIO_IPA_RX_HPS_CLIENTS_MAX_DEPTH_0_CLIENT_3_MAX_DEPTH_SHFT                                0x18
+#define HWIO_IPA_RX_HPS_CLIENTS_MAX_DEPTH_0_CLIENT_2_MAX_DEPTH_BMSK                             0xf0000
+#define HWIO_IPA_RX_HPS_CLIENTS_MAX_DEPTH_0_CLIENT_2_MAX_DEPTH_SHFT                                0x10
+#define HWIO_IPA_RX_HPS_CLIENTS_MAX_DEPTH_0_CLIENT_1_MAX_DEPTH_BMSK                               0xf00
+#define HWIO_IPA_RX_HPS_CLIENTS_MAX_DEPTH_0_CLIENT_1_MAX_DEPTH_SHFT                                 0x8
+#define HWIO_IPA_RX_HPS_CLIENTS_MAX_DEPTH_0_CLIENT_0_MAX_DEPTH_BMSK                                 0xf
+#define HWIO_IPA_RX_HPS_CLIENTS_MAX_DEPTH_0_CLIENT_0_MAX_DEPTH_SHFT                                 0x0
+
+#define HWIO_IPA_RX_HPS_CLIENTS_MAX_DEPTH_1_ADDR                                             (IPA_DEBUG_REG_BASE      + 0x000002d0)
+#define HWIO_IPA_RX_HPS_CLIENTS_MAX_DEPTH_1_PHYS                                             (IPA_DEBUG_REG_BASE_PHYS + 0x000002d0)
+#define HWIO_IPA_RX_HPS_CLIENTS_MAX_DEPTH_1_OFFS                                             (IPA_DEBUG_REG_BASE_OFFS + 0x000002d0)
+#define HWIO_IPA_RX_HPS_CLIENTS_MAX_DEPTH_1_RMSK                                             0xff0f0f0f
+#define HWIO_IPA_RX_HPS_CLIENTS_MAX_DEPTH_1_ATTR                                                    0x3
+#define HWIO_IPA_RX_HPS_CLIENTS_MAX_DEPTH_1_IN          \
+        in_dword_masked(HWIO_IPA_RX_HPS_CLIENTS_MAX_DEPTH_1_ADDR, HWIO_IPA_RX_HPS_CLIENTS_MAX_DEPTH_1_RMSK)
+#define HWIO_IPA_RX_HPS_CLIENTS_MAX_DEPTH_1_INM(m)      \
+        in_dword_masked(HWIO_IPA_RX_HPS_CLIENTS_MAX_DEPTH_1_ADDR, m)
+#define HWIO_IPA_RX_HPS_CLIENTS_MAX_DEPTH_1_OUT(v)      \
+        out_dword(HWIO_IPA_RX_HPS_CLIENTS_MAX_DEPTH_1_ADDR,v)
+#define HWIO_IPA_RX_HPS_CLIENTS_MAX_DEPTH_1_OUTM(m,v) \
+        out_dword_masked_ns(HWIO_IPA_RX_HPS_CLIENTS_MAX_DEPTH_1_ADDR,m,v,HWIO_IPA_RX_HPS_CLIENTS_MAX_DEPTH_1_IN)
+#define HWIO_IPA_RX_HPS_CLIENTS_MAX_DEPTH_1_CLIENT_9_MAX_DEPTH_BMSK                          0xf0000000
+#define HWIO_IPA_RX_HPS_CLIENTS_MAX_DEPTH_1_CLIENT_9_MAX_DEPTH_SHFT                                0x1c
+#define HWIO_IPA_RX_HPS_CLIENTS_MAX_DEPTH_1_CLIENT_8_MAX_DEPTH_BMSK                           0xf000000
+#define HWIO_IPA_RX_HPS_CLIENTS_MAX_DEPTH_1_CLIENT_8_MAX_DEPTH_SHFT                                0x18
+#define HWIO_IPA_RX_HPS_CLIENTS_MAX_DEPTH_1_CLIENT_7_MAX_DEPTH_BMSK                             0xf0000
+#define HWIO_IPA_RX_HPS_CLIENTS_MAX_DEPTH_1_CLIENT_7_MAX_DEPTH_SHFT                                0x10
+#define HWIO_IPA_RX_HPS_CLIENTS_MAX_DEPTH_1_CLIENT_6_MAX_DEPTH_BMSK                               0xf00
+#define HWIO_IPA_RX_HPS_CLIENTS_MAX_DEPTH_1_CLIENT_6_MAX_DEPTH_SHFT                                 0x8
+#define HWIO_IPA_RX_HPS_CLIENTS_MAX_DEPTH_1_CLIENT_5_MAX_DEPTH_BMSK                                 0xf
+#define HWIO_IPA_RX_HPS_CLIENTS_MAX_DEPTH_1_CLIENT_5_MAX_DEPTH_SHFT                                 0x0
+
+#define HWIO_IPA_HPS_DPS_CMDQ_CMD_ADDR                                                       (IPA_DEBUG_REG_BASE      + 0x000002e0)
+#define HWIO_IPA_HPS_DPS_CMDQ_CMD_PHYS                                                       (IPA_DEBUG_REG_BASE_PHYS + 0x000002e0)
+#define HWIO_IPA_HPS_DPS_CMDQ_CMD_OFFS                                                       (IPA_DEBUG_REG_BASE_OFFS + 0x000002e0)
+#define HWIO_IPA_HPS_DPS_CMDQ_CMD_RMSK                                                            0xff7
+#define HWIO_IPA_HPS_DPS_CMDQ_CMD_ATTR                                                              0x3
+#define HWIO_IPA_HPS_DPS_CMDQ_CMD_IN          \
+        in_dword_masked(HWIO_IPA_HPS_DPS_CMDQ_CMD_ADDR, HWIO_IPA_HPS_DPS_CMDQ_CMD_RMSK)
+#define HWIO_IPA_HPS_DPS_CMDQ_CMD_INM(m)      \
+        in_dword_masked(HWIO_IPA_HPS_DPS_CMDQ_CMD_ADDR, m)
+#define HWIO_IPA_HPS_DPS_CMDQ_CMD_OUT(v)      \
+        out_dword(HWIO_IPA_HPS_DPS_CMDQ_CMD_ADDR,v)
+#define HWIO_IPA_HPS_DPS_CMDQ_CMD_OUTM(m,v) \
+        out_dword_masked_ns(HWIO_IPA_HPS_DPS_CMDQ_CMD_ADDR,m,v,HWIO_IPA_HPS_DPS_CMDQ_CMD_IN)
+#define HWIO_IPA_HPS_DPS_CMDQ_CMD_CMD_CLIENT_BMSK                                                 0xff0
+#define HWIO_IPA_HPS_DPS_CMDQ_CMD_CMD_CLIENT_SHFT                                                   0x4
+#define HWIO_IPA_HPS_DPS_CMDQ_CMD_RD_REQ_BMSK                                                       0x4
+#define HWIO_IPA_HPS_DPS_CMDQ_CMD_RD_REQ_SHFT                                                       0x2
+#define HWIO_IPA_HPS_DPS_CMDQ_CMD_POP_CMD_BMSK                                                      0x2
+#define HWIO_IPA_HPS_DPS_CMDQ_CMD_POP_CMD_SHFT                                                      0x1
+#define HWIO_IPA_HPS_DPS_CMDQ_CMD_WRITE_CMD_BMSK                                                    0x1
+#define HWIO_IPA_HPS_DPS_CMDQ_CMD_WRITE_CMD_SHFT                                                    0x0
+
+#define HWIO_IPA_HPS_DPS_CMDQ_DATA_WR_0_ADDR                                                 (IPA_DEBUG_REG_BASE      + 0x000002e4)
+#define HWIO_IPA_HPS_DPS_CMDQ_DATA_WR_0_PHYS                                                 (IPA_DEBUG_REG_BASE_PHYS + 0x000002e4)
+#define HWIO_IPA_HPS_DPS_CMDQ_DATA_WR_0_OFFS                                                 (IPA_DEBUG_REG_BASE_OFFS + 0x000002e4)
+#define HWIO_IPA_HPS_DPS_CMDQ_DATA_WR_0_RMSK                                                   0xffffff
+#define HWIO_IPA_HPS_DPS_CMDQ_DATA_WR_0_ATTR                                                        0x3
+#define HWIO_IPA_HPS_DPS_CMDQ_DATA_WR_0_IN          \
+        in_dword_masked(HWIO_IPA_HPS_DPS_CMDQ_DATA_WR_0_ADDR, HWIO_IPA_HPS_DPS_CMDQ_DATA_WR_0_RMSK)
+#define HWIO_IPA_HPS_DPS_CMDQ_DATA_WR_0_INM(m)      \
+        in_dword_masked(HWIO_IPA_HPS_DPS_CMDQ_DATA_WR_0_ADDR, m)
+#define HWIO_IPA_HPS_DPS_CMDQ_DATA_WR_0_OUT(v)      \
+        out_dword(HWIO_IPA_HPS_DPS_CMDQ_DATA_WR_0_ADDR,v)
+#define HWIO_IPA_HPS_DPS_CMDQ_DATA_WR_0_OUTM(m,v) \
+        out_dword_masked_ns(HWIO_IPA_HPS_DPS_CMDQ_DATA_WR_0_ADDR,m,v,HWIO_IPA_HPS_DPS_CMDQ_DATA_WR_0_IN)
+#define HWIO_IPA_HPS_DPS_CMDQ_DATA_WR_0_CMDQ_VIRT_COD_F_BMSK                                   0x800000
+#define HWIO_IPA_HPS_DPS_CMDQ_DATA_WR_0_CMDQ_VIRT_COD_F_SHFT                                       0x17
+#define HWIO_IPA_HPS_DPS_CMDQ_DATA_WR_0_CMDQ_TYPE_F_BMSK                                       0x400000
+#define HWIO_IPA_HPS_DPS_CMDQ_DATA_WR_0_CMDQ_TYPE_F_SHFT                                           0x16
+#define HWIO_IPA_HPS_DPS_CMDQ_DATA_WR_0_CMDQ_OPCODE_F_BMSK                                     0x300000
+#define HWIO_IPA_HPS_DPS_CMDQ_DATA_WR_0_CMDQ_OPCODE_F_SHFT                                         0x14
+#define HWIO_IPA_HPS_DPS_CMDQ_DATA_WR_0_CMDQ_SRC_PIPE_F_BMSK                                    0xff000
+#define HWIO_IPA_HPS_DPS_CMDQ_DATA_WR_0_CMDQ_SRC_PIPE_F_SHFT                                        0xc
+#define HWIO_IPA_HPS_DPS_CMDQ_DATA_WR_0_CMDQ_SRC_ID_F_BMSK                                        0xff0
+#define HWIO_IPA_HPS_DPS_CMDQ_DATA_WR_0_CMDQ_SRC_ID_F_SHFT                                          0x4
+#define HWIO_IPA_HPS_DPS_CMDQ_DATA_WR_0_CMDQ_CTX_ID_F_BMSK                                          0xf
+#define HWIO_IPA_HPS_DPS_CMDQ_DATA_WR_0_CMDQ_CTX_ID_F_SHFT                                          0x0
+
+#define HWIO_IPA_HPS_DPS_CMDQ_DATA_RD_0_ADDR                                                 (IPA_DEBUG_REG_BASE      + 0x000002e8)
+#define HWIO_IPA_HPS_DPS_CMDQ_DATA_RD_0_PHYS                                                 (IPA_DEBUG_REG_BASE_PHYS + 0x000002e8)
+#define HWIO_IPA_HPS_DPS_CMDQ_DATA_RD_0_OFFS                                                 (IPA_DEBUG_REG_BASE_OFFS + 0x000002e8)
+#define HWIO_IPA_HPS_DPS_CMDQ_DATA_RD_0_RMSK                                                   0xffffff
+#define HWIO_IPA_HPS_DPS_CMDQ_DATA_RD_0_ATTR                                                        0x1
+#define HWIO_IPA_HPS_DPS_CMDQ_DATA_RD_0_IN          \
+        in_dword_masked(HWIO_IPA_HPS_DPS_CMDQ_DATA_RD_0_ADDR, HWIO_IPA_HPS_DPS_CMDQ_DATA_RD_0_RMSK, HWIO_IPA_HPS_DPS_CMDQ_DATA_RD_0_ATTR)
+#define HWIO_IPA_HPS_DPS_CMDQ_DATA_RD_0_INM(m)      \
+        in_dword_masked(HWIO_IPA_HPS_DPS_CMDQ_DATA_RD_0_ADDR, m, HWIO_IPA_HPS_DPS_CMDQ_DATA_RD_0_ATTR)
+#define HWIO_IPA_HPS_DPS_CMDQ_DATA_RD_0_CMDQ_VIRT_COD_F_BMSK                                   0x800000
+#define HWIO_IPA_HPS_DPS_CMDQ_DATA_RD_0_CMDQ_VIRT_COD_F_SHFT                                       0x17
+#define HWIO_IPA_HPS_DPS_CMDQ_DATA_RD_0_CMDQ_TYPE_F_BMSK                                       0x400000
+#define HWIO_IPA_HPS_DPS_CMDQ_DATA_RD_0_CMDQ_TYPE_F_SHFT                                           0x16
+#define HWIO_IPA_HPS_DPS_CMDQ_DATA_RD_0_CMDQ_OPCODE_F_BMSK                                     0x300000
+#define HWIO_IPA_HPS_DPS_CMDQ_DATA_RD_0_CMDQ_OPCODE_F_SHFT                                         0x14
+#define HWIO_IPA_HPS_DPS_CMDQ_DATA_RD_0_CMDQ_SRC_PIPE_F_BMSK                                    0xff000
+#define HWIO_IPA_HPS_DPS_CMDQ_DATA_RD_0_CMDQ_SRC_PIPE_F_SHFT                                        0xc
+#define HWIO_IPA_HPS_DPS_CMDQ_DATA_RD_0_CMDQ_SRC_ID_F_BMSK                                        0xff0
+#define HWIO_IPA_HPS_DPS_CMDQ_DATA_RD_0_CMDQ_SRC_ID_F_SHFT                                          0x4
+#define HWIO_IPA_HPS_DPS_CMDQ_DATA_RD_0_CMDQ_CTX_ID_F_BMSK                                          0xf
+#define HWIO_IPA_HPS_DPS_CMDQ_DATA_RD_0_CMDQ_CTX_ID_F_SHFT                                          0x0
+
+#define HWIO_IPA_HPS_DPS_CMDQ_STATUS_ADDR                                                    (IPA_DEBUG_REG_BASE      + 0x000002ec)
+#define HWIO_IPA_HPS_DPS_CMDQ_STATUS_PHYS                                                    (IPA_DEBUG_REG_BASE_PHYS + 0x000002ec)
+#define HWIO_IPA_HPS_DPS_CMDQ_STATUS_OFFS                                                    (IPA_DEBUG_REG_BASE_OFFS + 0x000002ec)
+#define HWIO_IPA_HPS_DPS_CMDQ_STATUS_RMSK                                                         0xff3
+#define HWIO_IPA_HPS_DPS_CMDQ_STATUS_ATTR                                                           0x1
+#define HWIO_IPA_HPS_DPS_CMDQ_STATUS_IN          \
+        in_dword_masked(HWIO_IPA_HPS_DPS_CMDQ_STATUS_ADDR, HWIO_IPA_HPS_DPS_CMDQ_STATUS_RMSK, HWIO_IPA_HPS_DPS_CMDQ_STATUS_ATTR)
+#define HWIO_IPA_HPS_DPS_CMDQ_STATUS_INM(m)      \
+        in_dword_masked(HWIO_IPA_HPS_DPS_CMDQ_STATUS_ADDR, m, HWIO_IPA_HPS_DPS_CMDQ_STATUS_ATTR)
+#define HWIO_IPA_HPS_DPS_CMDQ_STATUS_CMDQ_DEPTH_BMSK                                              0xff0
+#define HWIO_IPA_HPS_DPS_CMDQ_STATUS_CMDQ_DEPTH_SHFT                                                0x4
+#define HWIO_IPA_HPS_DPS_CMDQ_STATUS_CMDQ_FULL_BMSK                                                 0x2
+#define HWIO_IPA_HPS_DPS_CMDQ_STATUS_CMDQ_FULL_SHFT                                                 0x1
+#define HWIO_IPA_HPS_DPS_CMDQ_STATUS_STATUS_BMSK                                                    0x1
+#define HWIO_IPA_HPS_DPS_CMDQ_STATUS_STATUS_SHFT                                                    0x0
+
+#define HWIO_IPA_HPS_DPS_SNP_ADDR                                                            (IPA_DEBUG_REG_BASE      + 0x000002f0)
+#define HWIO_IPA_HPS_DPS_SNP_PHYS                                                            (IPA_DEBUG_REG_BASE_PHYS + 0x000002f0)
+#define HWIO_IPA_HPS_DPS_SNP_OFFS                                                            (IPA_DEBUG_REG_BASE_OFFS + 0x000002f0)
+#define HWIO_IPA_HPS_DPS_SNP_RMSK                                                             0xfffffff
+#define HWIO_IPA_HPS_DPS_SNP_ATTR                                                                   0x3
+#define HWIO_IPA_HPS_DPS_SNP_IN          \
+        in_dword_masked(HWIO_IPA_HPS_DPS_SNP_ADDR, HWIO_IPA_HPS_DPS_SNP_RMSK)
+#define HWIO_IPA_HPS_DPS_SNP_INM(m)      \
+        in_dword_masked(HWIO_IPA_HPS_DPS_SNP_ADDR, m)
+#define HWIO_IPA_HPS_DPS_SNP_OUT(v)      \
+        out_dword(HWIO_IPA_HPS_DPS_SNP_ADDR,v)
+#define HWIO_IPA_HPS_DPS_SNP_OUTM(m,v) \
+        out_dword_masked_ns(HWIO_IPA_HPS_DPS_SNP_ADDR,m,v,HWIO_IPA_HPS_DPS_SNP_IN)
+#define HWIO_IPA_HPS_DPS_SNP_SNP_ADDR_BMSK                                                    0xff00000
+#define HWIO_IPA_HPS_DPS_SNP_SNP_ADDR_SHFT                                                         0x14
+#define HWIO_IPA_HPS_DPS_SNP_SNP_HEAD_BMSK                                                      0xff000
+#define HWIO_IPA_HPS_DPS_SNP_SNP_HEAD_SHFT                                                          0xc
+#define HWIO_IPA_HPS_DPS_SNP_SNP_NEXT_BMSK                                                        0xff0
+#define HWIO_IPA_HPS_DPS_SNP_SNP_NEXT_SHFT                                                          0x4
+#define HWIO_IPA_HPS_DPS_SNP_SNP_NEXT_IS_VALID_BMSK                                                 0x8
+#define HWIO_IPA_HPS_DPS_SNP_SNP_NEXT_IS_VALID_SHFT                                                 0x3
+#define HWIO_IPA_HPS_DPS_SNP_SNP_VALID_BMSK                                                         0x4
+#define HWIO_IPA_HPS_DPS_SNP_SNP_VALID_SHFT                                                         0x2
+#define HWIO_IPA_HPS_DPS_SNP_SNP_WRITE_BMSK                                                         0x2
+#define HWIO_IPA_HPS_DPS_SNP_SNP_WRITE_SHFT                                                         0x1
+#define HWIO_IPA_HPS_DPS_SNP_SNP_LAST_BMSK                                                          0x1
+#define HWIO_IPA_HPS_DPS_SNP_SNP_LAST_SHFT                                                          0x0
+
+#define HWIO_IPA_HPS_DPS_CMDQ_COUNT_ADDR                                                     (IPA_DEBUG_REG_BASE      + 0x000002f4)
+#define HWIO_IPA_HPS_DPS_CMDQ_COUNT_PHYS                                                     (IPA_DEBUG_REG_BASE_PHYS + 0x000002f4)
+#define HWIO_IPA_HPS_DPS_CMDQ_COUNT_OFFS                                                     (IPA_DEBUG_REG_BASE_OFFS + 0x000002f4)
+#define HWIO_IPA_HPS_DPS_CMDQ_COUNT_RMSK                                                           0xff
+#define HWIO_IPA_HPS_DPS_CMDQ_COUNT_ATTR                                                            0x1
+#define HWIO_IPA_HPS_DPS_CMDQ_COUNT_IN          \
+        in_dword_masked(HWIO_IPA_HPS_DPS_CMDQ_COUNT_ADDR, HWIO_IPA_HPS_DPS_CMDQ_COUNT_RMSK, HWIO_IPA_HPS_DPS_CMDQ_COUNT_ATTR)
+#define HWIO_IPA_HPS_DPS_CMDQ_COUNT_INM(m)      \
+        in_dword_masked(HWIO_IPA_HPS_DPS_CMDQ_COUNT_ADDR, m, HWIO_IPA_HPS_DPS_CMDQ_COUNT_ATTR)
+#define HWIO_IPA_HPS_DPS_CMDQ_COUNT_FIFO_COUNT_BMSK                                                0xff
+#define HWIO_IPA_HPS_DPS_CMDQ_COUNT_FIFO_COUNT_SHFT                                                 0x0
+
+#define HWIO_IPA_HPS_DPS_CMDQ_RELEASE_WR_n_ADDR(n)                                           (IPA_DEBUG_REG_BASE      + 0x00000300 + 0x4 * (n))
+#define HWIO_IPA_HPS_DPS_CMDQ_RELEASE_WR_n_PHYS(n)                                           (IPA_DEBUG_REG_BASE_PHYS + 0x00000300 + 0x4 * (n))
+#define HWIO_IPA_HPS_DPS_CMDQ_RELEASE_WR_n_OFFS(n)                                           (IPA_DEBUG_REG_BASE_OFFS + 0x00000300 + 0x4 * (n))
+#define HWIO_IPA_HPS_DPS_CMDQ_RELEASE_WR_n_RMSK                                              0xffffffff
+#define HWIO_IPA_HPS_DPS_CMDQ_RELEASE_WR_n_MAXn                                                       1
+#define HWIO_IPA_HPS_DPS_CMDQ_RELEASE_WR_n_ATTR                                                     0x2
+#define HWIO_IPA_HPS_DPS_CMDQ_RELEASE_WR_n_OUTI(n,val)    \
+        out_dword(HWIO_IPA_HPS_DPS_CMDQ_RELEASE_WR_n_ADDR(n),val)
+#define HWIO_IPA_HPS_DPS_CMDQ_RELEASE_WR_n_RELEASE_WR_CMD_BMSK                               0xffffffff
+#define HWIO_IPA_HPS_DPS_CMDQ_RELEASE_WR_n_RELEASE_WR_CMD_SHFT                                      0x0
+
+#define HWIO_IPA_HPS_DPS_CMDQ_RELEASE_RD_n_ADDR(n)                                           (IPA_DEBUG_REG_BASE      + 0x00000320 + 0x4 * (n))
+#define HWIO_IPA_HPS_DPS_CMDQ_RELEASE_RD_n_PHYS(n)                                           (IPA_DEBUG_REG_BASE_PHYS + 0x00000320 + 0x4 * (n))
+#define HWIO_IPA_HPS_DPS_CMDQ_RELEASE_RD_n_OFFS(n)                                           (IPA_DEBUG_REG_BASE_OFFS + 0x00000320 + 0x4 * (n))
+#define HWIO_IPA_HPS_DPS_CMDQ_RELEASE_RD_n_RMSK                                              0xffffffff
+#define HWIO_IPA_HPS_DPS_CMDQ_RELEASE_RD_n_MAXn                                                       1
+#define HWIO_IPA_HPS_DPS_CMDQ_RELEASE_RD_n_ATTR                                                     0x2
+#define HWIO_IPA_HPS_DPS_CMDQ_RELEASE_RD_n_OUTI(n,val)    \
+        out_dword(HWIO_IPA_HPS_DPS_CMDQ_RELEASE_RD_n_ADDR(n),val)
+#define HWIO_IPA_HPS_DPS_CMDQ_RELEASE_RD_n_RELEASE_RD_CMD_BMSK                               0xffffffff
+#define HWIO_IPA_HPS_DPS_CMDQ_RELEASE_RD_n_RELEASE_RD_CMD_SHFT                                      0x0
+
+#define HWIO_IPA_HPS_DPS_CMDQ_CFG_WR_n_ADDR(n)                                               (IPA_DEBUG_REG_BASE      + 0x00000340 + 0x4 * (n))
+#define HWIO_IPA_HPS_DPS_CMDQ_CFG_WR_n_PHYS(n)                                               (IPA_DEBUG_REG_BASE_PHYS + 0x00000340 + 0x4 * (n))
+#define HWIO_IPA_HPS_DPS_CMDQ_CFG_WR_n_OFFS(n)                                               (IPA_DEBUG_REG_BASE_OFFS + 0x00000340 + 0x4 * (n))
+#define HWIO_IPA_HPS_DPS_CMDQ_CFG_WR_n_RMSK                                                  0xffffffff
+#define HWIO_IPA_HPS_DPS_CMDQ_CFG_WR_n_MAXn                                                           1
+#define HWIO_IPA_HPS_DPS_CMDQ_CFG_WR_n_ATTR                                                         0x3
+#define HWIO_IPA_HPS_DPS_CMDQ_CFG_WR_n_INI(n)        \
+        in_dword_masked(HWIO_IPA_HPS_DPS_CMDQ_CFG_WR_n_ADDR(n), HWIO_IPA_HPS_DPS_CMDQ_CFG_WR_n_RMSK)
+#define HWIO_IPA_HPS_DPS_CMDQ_CFG_WR_n_INMI(n,mask)    \
+        in_dword_masked(HWIO_IPA_HPS_DPS_CMDQ_CFG_WR_n_ADDR(n), mask)
+#define HWIO_IPA_HPS_DPS_CMDQ_CFG_WR_n_OUTI(n,val)    \
+        out_dword(HWIO_IPA_HPS_DPS_CMDQ_CFG_WR_n_ADDR(n),val)
+#define HWIO_IPA_HPS_DPS_CMDQ_CFG_WR_n_OUTMI(n,mask,val) \
+        out_dword_masked_ns(HWIO_IPA_HPS_DPS_CMDQ_CFG_WR_n_ADDR(n),mask,val,HWIO_IPA_HPS_DPS_CMDQ_CFG_WR_n_INI(n))
+#define HWIO_IPA_HPS_DPS_CMDQ_CFG_WR_n_BLOCK_WR_BMSK                                         0xffffffff
+#define HWIO_IPA_HPS_DPS_CMDQ_CFG_WR_n_BLOCK_WR_SHFT                                                0x0
+
+#define HWIO_IPA_HPS_DPS_CMDQ_CFG_RD_n_ADDR(n)                                               (IPA_DEBUG_REG_BASE      + 0x00000360 + 0x4 * (n))
+#define HWIO_IPA_HPS_DPS_CMDQ_CFG_RD_n_PHYS(n)                                               (IPA_DEBUG_REG_BASE_PHYS + 0x00000360 + 0x4 * (n))
+#define HWIO_IPA_HPS_DPS_CMDQ_CFG_RD_n_OFFS(n)                                               (IPA_DEBUG_REG_BASE_OFFS + 0x00000360 + 0x4 * (n))
+#define HWIO_IPA_HPS_DPS_CMDQ_CFG_RD_n_RMSK                                                  0xffffffff
+#define HWIO_IPA_HPS_DPS_CMDQ_CFG_RD_n_MAXn                                                           1
+#define HWIO_IPA_HPS_DPS_CMDQ_CFG_RD_n_ATTR                                                         0x3
+#define HWIO_IPA_HPS_DPS_CMDQ_CFG_RD_n_INI(n)        \
+        in_dword_masked(HWIO_IPA_HPS_DPS_CMDQ_CFG_RD_n_ADDR(n), HWIO_IPA_HPS_DPS_CMDQ_CFG_RD_n_RMSK)
+#define HWIO_IPA_HPS_DPS_CMDQ_CFG_RD_n_INMI(n,mask)    \
+        in_dword_masked(HWIO_IPA_HPS_DPS_CMDQ_CFG_RD_n_ADDR(n), mask)
+#define HWIO_IPA_HPS_DPS_CMDQ_CFG_RD_n_OUTI(n,val)    \
+        out_dword(HWIO_IPA_HPS_DPS_CMDQ_CFG_RD_n_ADDR(n),val)
+#define HWIO_IPA_HPS_DPS_CMDQ_CFG_RD_n_OUTMI(n,mask,val) \
+        out_dword_masked_ns(HWIO_IPA_HPS_DPS_CMDQ_CFG_RD_n_ADDR(n),mask,val,HWIO_IPA_HPS_DPS_CMDQ_CFG_RD_n_INI(n))
+#define HWIO_IPA_HPS_DPS_CMDQ_CFG_RD_n_BLOCK_RD_BMSK                                         0xffffffff
+#define HWIO_IPA_HPS_DPS_CMDQ_CFG_RD_n_BLOCK_RD_SHFT                                                0x0
+
+#define HWIO_IPA_HPS_DPS_CMDQ_STATUS_EMPTY_n_ADDR(n)                                         (IPA_DEBUG_REG_BASE      + 0x00000380 + 0x4 * (n))
+#define HWIO_IPA_HPS_DPS_CMDQ_STATUS_EMPTY_n_PHYS(n)                                         (IPA_DEBUG_REG_BASE_PHYS + 0x00000380 + 0x4 * (n))
+#define HWIO_IPA_HPS_DPS_CMDQ_STATUS_EMPTY_n_OFFS(n)                                         (IPA_DEBUG_REG_BASE_OFFS + 0x00000380 + 0x4 * (n))
+#define HWIO_IPA_HPS_DPS_CMDQ_STATUS_EMPTY_n_RMSK                                            0xffffffff
+#define HWIO_IPA_HPS_DPS_CMDQ_STATUS_EMPTY_n_MAXn                                                     1
+#define HWIO_IPA_HPS_DPS_CMDQ_STATUS_EMPTY_n_ATTR                                                   0x1
+#define HWIO_IPA_HPS_DPS_CMDQ_STATUS_EMPTY_n_INI(n)        \
+        in_dword_masked(HWIO_IPA_HPS_DPS_CMDQ_STATUS_EMPTY_n_ADDR(n), HWIO_IPA_HPS_DPS_CMDQ_STATUS_EMPTY_n_RMSK)
+#define HWIO_IPA_HPS_DPS_CMDQ_STATUS_EMPTY_n_INMI(n,mask)    \
+        in_dword_masked(HWIO_IPA_HPS_DPS_CMDQ_STATUS_EMPTY_n_ADDR(n), mask)
+#define HWIO_IPA_HPS_DPS_CMDQ_STATUS_EMPTY_n_CMDQ_EMPTY_BMSK                                 0xffffffff
+#define HWIO_IPA_HPS_DPS_CMDQ_STATUS_EMPTY_n_CMDQ_EMPTY_SHFT                                        0x0
+
+#define HWIO_IPA_DPS_TX_CMDQ_CMD_ADDR                                                        (IPA_DEBUG_REG_BASE      + 0x00000400)
+#define HWIO_IPA_DPS_TX_CMDQ_CMD_PHYS                                                        (IPA_DEBUG_REG_BASE_PHYS + 0x00000400)
+#define HWIO_IPA_DPS_TX_CMDQ_CMD_OFFS                                                        (IPA_DEBUG_REG_BASE_OFFS + 0x00000400)
+#define HWIO_IPA_DPS_TX_CMDQ_CMD_RMSK                                                              0x7f
+#define HWIO_IPA_DPS_TX_CMDQ_CMD_ATTR                                                               0x3
+#define HWIO_IPA_DPS_TX_CMDQ_CMD_IN          \
+        in_dword_masked(HWIO_IPA_DPS_TX_CMDQ_CMD_ADDR, HWIO_IPA_DPS_TX_CMDQ_CMD_RMSK)
+#define HWIO_IPA_DPS_TX_CMDQ_CMD_INM(m)      \
+        in_dword_masked(HWIO_IPA_DPS_TX_CMDQ_CMD_ADDR, m)
+#define HWIO_IPA_DPS_TX_CMDQ_CMD_OUT(v)      \
+        out_dword(HWIO_IPA_DPS_TX_CMDQ_CMD_ADDR,v)
+#define HWIO_IPA_DPS_TX_CMDQ_CMD_OUTM(m,v) \
+        out_dword_masked_ns(HWIO_IPA_DPS_TX_CMDQ_CMD_ADDR,m,v,HWIO_IPA_DPS_TX_CMDQ_CMD_IN)
+#define HWIO_IPA_DPS_TX_CMDQ_CMD_CMD_CLIENT_BMSK                                                   0x78
+#define HWIO_IPA_DPS_TX_CMDQ_CMD_CMD_CLIENT_SHFT                                                    0x3
+#define HWIO_IPA_DPS_TX_CMDQ_CMD_RD_REQ_BMSK                                                        0x4
+#define HWIO_IPA_DPS_TX_CMDQ_CMD_RD_REQ_SHFT                                                        0x2
+#define HWIO_IPA_DPS_TX_CMDQ_CMD_POP_CMD_BMSK                                                       0x2
+#define HWIO_IPA_DPS_TX_CMDQ_CMD_POP_CMD_SHFT                                                       0x1
+#define HWIO_IPA_DPS_TX_CMDQ_CMD_WRITE_CMD_BMSK                                                     0x1
+#define HWIO_IPA_DPS_TX_CMDQ_CMD_WRITE_CMD_SHFT                                                     0x0
+
+#define HWIO_IPA_DPS_TX_CMDQ_RELEASE_WR_ADDR                                                 (IPA_DEBUG_REG_BASE      + 0x00000404)
+#define HWIO_IPA_DPS_TX_CMDQ_RELEASE_WR_PHYS                                                 (IPA_DEBUG_REG_BASE_PHYS + 0x00000404)
+#define HWIO_IPA_DPS_TX_CMDQ_RELEASE_WR_OFFS                                                 (IPA_DEBUG_REG_BASE_OFFS + 0x00000404)
+#define HWIO_IPA_DPS_TX_CMDQ_RELEASE_WR_RMSK                                                      0xfff
+#define HWIO_IPA_DPS_TX_CMDQ_RELEASE_WR_ATTR                                                        0x2
+#define HWIO_IPA_DPS_TX_CMDQ_RELEASE_WR_OUT(v)      \
+        out_dword(HWIO_IPA_DPS_TX_CMDQ_RELEASE_WR_ADDR,v)
+#define HWIO_IPA_DPS_TX_CMDQ_RELEASE_WR_RELEASE_WR_CMD_BMSK                                       0xfff
+#define HWIO_IPA_DPS_TX_CMDQ_RELEASE_WR_RELEASE_WR_CMD_SHFT                                         0x0
+
+#define HWIO_IPA_DPS_TX_CMDQ_RELEASE_RD_ADDR                                                 (IPA_DEBUG_REG_BASE      + 0x00000408)
+#define HWIO_IPA_DPS_TX_CMDQ_RELEASE_RD_PHYS                                                 (IPA_DEBUG_REG_BASE_PHYS + 0x00000408)
+#define HWIO_IPA_DPS_TX_CMDQ_RELEASE_RD_OFFS                                                 (IPA_DEBUG_REG_BASE_OFFS + 0x00000408)
+#define HWIO_IPA_DPS_TX_CMDQ_RELEASE_RD_RMSK                                                      0xfff
+#define HWIO_IPA_DPS_TX_CMDQ_RELEASE_RD_ATTR                                                        0x2
+#define HWIO_IPA_DPS_TX_CMDQ_RELEASE_RD_OUT(v)      \
+        out_dword(HWIO_IPA_DPS_TX_CMDQ_RELEASE_RD_ADDR,v)
+#define HWIO_IPA_DPS_TX_CMDQ_RELEASE_RD_RELEASE_RD_CMD_BMSK                                       0xfff
+#define HWIO_IPA_DPS_TX_CMDQ_RELEASE_RD_RELEASE_RD_CMD_SHFT                                         0x0
+
+#define HWIO_IPA_DPS_TX_CMDQ_CFG_WR_ADDR                                                     (IPA_DEBUG_REG_BASE      + 0x0000040c)
+#define HWIO_IPA_DPS_TX_CMDQ_CFG_WR_PHYS                                                     (IPA_DEBUG_REG_BASE_PHYS + 0x0000040c)
+#define HWIO_IPA_DPS_TX_CMDQ_CFG_WR_OFFS                                                     (IPA_DEBUG_REG_BASE_OFFS + 0x0000040c)
+#define HWIO_IPA_DPS_TX_CMDQ_CFG_WR_RMSK                                                          0xfff
+#define HWIO_IPA_DPS_TX_CMDQ_CFG_WR_ATTR                                                            0x3
+#define HWIO_IPA_DPS_TX_CMDQ_CFG_WR_IN          \
+        in_dword_masked(HWIO_IPA_DPS_TX_CMDQ_CFG_WR_ADDR, HWIO_IPA_DPS_TX_CMDQ_CFG_WR_RMSK)
+#define HWIO_IPA_DPS_TX_CMDQ_CFG_WR_INM(m)      \
+        in_dword_masked(HWIO_IPA_DPS_TX_CMDQ_CFG_WR_ADDR, m)
+#define HWIO_IPA_DPS_TX_CMDQ_CFG_WR_OUT(v)      \
+        out_dword(HWIO_IPA_DPS_TX_CMDQ_CFG_WR_ADDR,v)
+#define HWIO_IPA_DPS_TX_CMDQ_CFG_WR_OUTM(m,v) \
+        out_dword_masked_ns(HWIO_IPA_DPS_TX_CMDQ_CFG_WR_ADDR,m,v,HWIO_IPA_DPS_TX_CMDQ_CFG_WR_IN)
+#define HWIO_IPA_DPS_TX_CMDQ_CFG_WR_BLOCK_WR_BMSK                                                 0xfff
+#define HWIO_IPA_DPS_TX_CMDQ_CFG_WR_BLOCK_WR_SHFT                                                   0x0
+
+#define HWIO_IPA_DPS_TX_CMDQ_CFG_RD_ADDR                                                     (IPA_DEBUG_REG_BASE      + 0x00000410)
+#define HWIO_IPA_DPS_TX_CMDQ_CFG_RD_PHYS                                                     (IPA_DEBUG_REG_BASE_PHYS + 0x00000410)
+#define HWIO_IPA_DPS_TX_CMDQ_CFG_RD_OFFS                                                     (IPA_DEBUG_REG_BASE_OFFS + 0x00000410)
+#define HWIO_IPA_DPS_TX_CMDQ_CFG_RD_RMSK                                                          0xfff
+#define HWIO_IPA_DPS_TX_CMDQ_CFG_RD_ATTR                                                            0x3
+#define HWIO_IPA_DPS_TX_CMDQ_CFG_RD_IN          \
+        in_dword_masked(HWIO_IPA_DPS_TX_CMDQ_CFG_RD_ADDR, HWIO_IPA_DPS_TX_CMDQ_CFG_RD_RMSK)
+#define HWIO_IPA_DPS_TX_CMDQ_CFG_RD_INM(m)      \
+        in_dword_masked(HWIO_IPA_DPS_TX_CMDQ_CFG_RD_ADDR, m)
+#define HWIO_IPA_DPS_TX_CMDQ_CFG_RD_OUT(v)      \
+        out_dword(HWIO_IPA_DPS_TX_CMDQ_CFG_RD_ADDR,v)
+#define HWIO_IPA_DPS_TX_CMDQ_CFG_RD_OUTM(m,v) \
+        out_dword_masked_ns(HWIO_IPA_DPS_TX_CMDQ_CFG_RD_ADDR,m,v,HWIO_IPA_DPS_TX_CMDQ_CFG_RD_IN)
+#define HWIO_IPA_DPS_TX_CMDQ_CFG_RD_BLOCK_RD_BMSK                                                 0xfff
+#define HWIO_IPA_DPS_TX_CMDQ_CFG_RD_BLOCK_RD_SHFT                                                   0x0
+
+#define HWIO_IPA_DPS_TX_CMDQ_DATA_WR_0_ADDR                                                  (IPA_DEBUG_REG_BASE      + 0x00000414)
+#define HWIO_IPA_DPS_TX_CMDQ_DATA_WR_0_PHYS                                                  (IPA_DEBUG_REG_BASE_PHYS + 0x00000414)
+#define HWIO_IPA_DPS_TX_CMDQ_DATA_WR_0_OFFS                                                  (IPA_DEBUG_REG_BASE_OFFS + 0x00000414)
+#define HWIO_IPA_DPS_TX_CMDQ_DATA_WR_0_RMSK                                                   0x7ffffff
+#define HWIO_IPA_DPS_TX_CMDQ_DATA_WR_0_ATTR                                                         0x3
+#define HWIO_IPA_DPS_TX_CMDQ_DATA_WR_0_IN          \
+        in_dword_masked(HWIO_IPA_DPS_TX_CMDQ_DATA_WR_0_ADDR, HWIO_IPA_DPS_TX_CMDQ_DATA_WR_0_RMSK)
+#define HWIO_IPA_DPS_TX_CMDQ_DATA_WR_0_INM(m)      \
+        in_dword_masked(HWIO_IPA_DPS_TX_CMDQ_DATA_WR_0_ADDR, m)
+#define HWIO_IPA_DPS_TX_CMDQ_DATA_WR_0_OUT(v)      \
+        out_dword(HWIO_IPA_DPS_TX_CMDQ_DATA_WR_0_ADDR,v)
+#define HWIO_IPA_DPS_TX_CMDQ_DATA_WR_0_OUTM(m,v) \
+        out_dword_masked_ns(HWIO_IPA_DPS_TX_CMDQ_DATA_WR_0_ADDR,m,v,HWIO_IPA_DPS_TX_CMDQ_DATA_WR_0_IN)
+#define HWIO_IPA_DPS_TX_CMDQ_DATA_WR_0_SEG_CTX_ID_F_BMSK                                      0x6000000
+#define HWIO_IPA_DPS_TX_CMDQ_DATA_WR_0_SEG_CTX_ID_F_SHFT                                           0x19
+#define HWIO_IPA_DPS_TX_CMDQ_DATA_WR_0_SEG_VALID_F_BMSK                                       0x1000000
+#define HWIO_IPA_DPS_TX_CMDQ_DATA_WR_0_SEG_VALID_F_SHFT                                            0x18
+#define HWIO_IPA_DPS_TX_CMDQ_DATA_WR_0_CMDQ_VIRT_COD_F_BMSK                                    0x800000
+#define HWIO_IPA_DPS_TX_CMDQ_DATA_WR_0_CMDQ_VIRT_COD_F_SHFT                                        0x17
+#define HWIO_IPA_DPS_TX_CMDQ_DATA_WR_0_CMDQ_TYPE_F_BMSK                                        0x400000
+#define HWIO_IPA_DPS_TX_CMDQ_DATA_WR_0_CMDQ_TYPE_F_SHFT                                            0x16
+#define HWIO_IPA_DPS_TX_CMDQ_DATA_WR_0_CMDQ_OPCODE_F_BMSK                                      0x300000
+#define HWIO_IPA_DPS_TX_CMDQ_DATA_WR_0_CMDQ_OPCODE_F_SHFT                                          0x14
+#define HWIO_IPA_DPS_TX_CMDQ_DATA_WR_0_CMDQ_SRC_PIPE_F_BMSK                                     0xff000
+#define HWIO_IPA_DPS_TX_CMDQ_DATA_WR_0_CMDQ_SRC_PIPE_F_SHFT                                         0xc
+#define HWIO_IPA_DPS_TX_CMDQ_DATA_WR_0_CMDQ_SRC_ID_F_BMSK                                         0xff0
+#define HWIO_IPA_DPS_TX_CMDQ_DATA_WR_0_CMDQ_SRC_ID_F_SHFT                                           0x4
+#define HWIO_IPA_DPS_TX_CMDQ_DATA_WR_0_CMDQ_CTX_ID_F_BMSK                                           0xf
+#define HWIO_IPA_DPS_TX_CMDQ_DATA_WR_0_CMDQ_CTX_ID_F_SHFT                                           0x0
+
+#define HWIO_IPA_DPS_TX_CMDQ_DATA_RD_0_ADDR                                                  (IPA_DEBUG_REG_BASE      + 0x00000418)
+#define HWIO_IPA_DPS_TX_CMDQ_DATA_RD_0_PHYS                                                  (IPA_DEBUG_REG_BASE_PHYS + 0x00000418)
+#define HWIO_IPA_DPS_TX_CMDQ_DATA_RD_0_OFFS                                                  (IPA_DEBUG_REG_BASE_OFFS + 0x00000418)
+#define HWIO_IPA_DPS_TX_CMDQ_DATA_RD_0_RMSK                                                   0x7ffffff
+#define HWIO_IPA_DPS_TX_CMDQ_DATA_RD_0_ATTR                                                         0x1
+#define HWIO_IPA_DPS_TX_CMDQ_DATA_RD_0_IN          \
+        in_dword_masked(HWIO_IPA_DPS_TX_CMDQ_DATA_RD_0_ADDR, HWIO_IPA_DPS_TX_CMDQ_DATA_RD_0_RMSK, HWIO_IPA_DPS_TX_CMDQ_DATA_RD_0_ATTR)
+#define HWIO_IPA_DPS_TX_CMDQ_DATA_RD_0_INM(m)      \
+        in_dword_masked(HWIO_IPA_DPS_TX_CMDQ_DATA_RD_0_ADDR, m, HWIO_IPA_DPS_TX_CMDQ_DATA_RD_0_ATTR)
+#define HWIO_IPA_DPS_TX_CMDQ_DATA_RD_0_SEG_CTX_ID_F_BMSK                                      0x6000000
+#define HWIO_IPA_DPS_TX_CMDQ_DATA_RD_0_SEG_CTX_ID_F_SHFT                                           0x19
+#define HWIO_IPA_DPS_TX_CMDQ_DATA_RD_0_SEG_VALID_F_BMSK                                       0x1000000
+#define HWIO_IPA_DPS_TX_CMDQ_DATA_RD_0_SEG_VALID_F_SHFT                                            0x18
+#define HWIO_IPA_DPS_TX_CMDQ_DATA_RD_0_CMDQ_VIRT_COD_F_BMSK                                    0x800000
+#define HWIO_IPA_DPS_TX_CMDQ_DATA_RD_0_CMDQ_VIRT_COD_F_SHFT                                        0x17
+#define HWIO_IPA_DPS_TX_CMDQ_DATA_RD_0_CMDQ_TYPE_F_BMSK                                        0x400000
+#define HWIO_IPA_DPS_TX_CMDQ_DATA_RD_0_CMDQ_TYPE_F_SHFT                                            0x16
+#define HWIO_IPA_DPS_TX_CMDQ_DATA_RD_0_CMDQ_OPCODE_F_BMSK                                      0x300000
+#define HWIO_IPA_DPS_TX_CMDQ_DATA_RD_0_CMDQ_OPCODE_F_SHFT                                          0x14
+#define HWIO_IPA_DPS_TX_CMDQ_DATA_RD_0_CMDQ_SRC_PIPE_F_BMSK                                     0xff000
+#define HWIO_IPA_DPS_TX_CMDQ_DATA_RD_0_CMDQ_SRC_PIPE_F_SHFT                                         0xc
+#define HWIO_IPA_DPS_TX_CMDQ_DATA_RD_0_CMDQ_SRC_ID_F_BMSK                                         0xff0
+#define HWIO_IPA_DPS_TX_CMDQ_DATA_RD_0_CMDQ_SRC_ID_F_SHFT                                           0x4
+#define HWIO_IPA_DPS_TX_CMDQ_DATA_RD_0_CMDQ_CTX_ID_F_BMSK                                           0xf
+#define HWIO_IPA_DPS_TX_CMDQ_DATA_RD_0_CMDQ_CTX_ID_F_SHFT                                           0x0
+
+#define HWIO_IPA_DPS_TX_CMDQ_STATUS_ADDR                                                     (IPA_DEBUG_REG_BASE      + 0x0000041c)
+#define HWIO_IPA_DPS_TX_CMDQ_STATUS_PHYS                                                     (IPA_DEBUG_REG_BASE_PHYS + 0x0000041c)
+#define HWIO_IPA_DPS_TX_CMDQ_STATUS_OFFS                                                     (IPA_DEBUG_REG_BASE_OFFS + 0x0000041c)
+#define HWIO_IPA_DPS_TX_CMDQ_STATUS_RMSK                                                          0xff3
+#define HWIO_IPA_DPS_TX_CMDQ_STATUS_ATTR                                                            0x1
+#define HWIO_IPA_DPS_TX_CMDQ_STATUS_IN          \
+        in_dword_masked(HWIO_IPA_DPS_TX_CMDQ_STATUS_ADDR, HWIO_IPA_DPS_TX_CMDQ_STATUS_RMSK, HWIO_IPA_DPS_TX_CMDQ_STATUS_ATTR)
+#define HWIO_IPA_DPS_TX_CMDQ_STATUS_INM(m)      \
+        in_dword_masked(HWIO_IPA_DPS_TX_CMDQ_STATUS_ADDR, m, HWIO_IPA_DPS_TX_CMDQ_STATUS_ATTR)
+#define HWIO_IPA_DPS_TX_CMDQ_STATUS_CMDQ_DEPTH_BMSK                                               0xff0
+#define HWIO_IPA_DPS_TX_CMDQ_STATUS_CMDQ_DEPTH_SHFT                                                 0x4
+#define HWIO_IPA_DPS_TX_CMDQ_STATUS_CMDQ_FULL_BMSK                                                  0x2
+#define HWIO_IPA_DPS_TX_CMDQ_STATUS_CMDQ_FULL_SHFT                                                  0x1
+#define HWIO_IPA_DPS_TX_CMDQ_STATUS_STATUS_BMSK                                                     0x1
+#define HWIO_IPA_DPS_TX_CMDQ_STATUS_STATUS_SHFT                                                     0x0
+
+#define HWIO_IPA_DPS_TX_CMDQ_STATUS_EMPTY_ADDR                                               (IPA_DEBUG_REG_BASE      + 0x00000420)
+#define HWIO_IPA_DPS_TX_CMDQ_STATUS_EMPTY_PHYS                                               (IPA_DEBUG_REG_BASE_PHYS + 0x00000420)
+#define HWIO_IPA_DPS_TX_CMDQ_STATUS_EMPTY_OFFS                                               (IPA_DEBUG_REG_BASE_OFFS + 0x00000420)
+#define HWIO_IPA_DPS_TX_CMDQ_STATUS_EMPTY_RMSK                                                    0xfff
+#define HWIO_IPA_DPS_TX_CMDQ_STATUS_EMPTY_ATTR                                                      0x1
+#define HWIO_IPA_DPS_TX_CMDQ_STATUS_EMPTY_IN          \
+        in_dword_masked(HWIO_IPA_DPS_TX_CMDQ_STATUS_EMPTY_ADDR, HWIO_IPA_DPS_TX_CMDQ_STATUS_EMPTY_RMSK)
+#define HWIO_IPA_DPS_TX_CMDQ_STATUS_EMPTY_INM(m)      \
+        in_dword_masked(HWIO_IPA_DPS_TX_CMDQ_STATUS_EMPTY_ADDR, m)
+#define HWIO_IPA_DPS_TX_CMDQ_STATUS_EMPTY_CMDQ_EMPTY_BMSK                                         0xfff
+#define HWIO_IPA_DPS_TX_CMDQ_STATUS_EMPTY_CMDQ_EMPTY_SHFT                                           0x0
+
+#define HWIO_IPA_DPS_TX_SNP_ADDR                                                             (IPA_DEBUG_REG_BASE      + 0x00000424)
+#define HWIO_IPA_DPS_TX_SNP_PHYS                                                             (IPA_DEBUG_REG_BASE_PHYS + 0x00000424)
+#define HWIO_IPA_DPS_TX_SNP_OFFS                                                             (IPA_DEBUG_REG_BASE_OFFS + 0x00000424)
+#define HWIO_IPA_DPS_TX_SNP_RMSK                                                              0xfffffff
+#define HWIO_IPA_DPS_TX_SNP_ATTR                                                                    0x3
+#define HWIO_IPA_DPS_TX_SNP_IN          \
+        in_dword_masked(HWIO_IPA_DPS_TX_SNP_ADDR, HWIO_IPA_DPS_TX_SNP_RMSK)
+#define HWIO_IPA_DPS_TX_SNP_INM(m)      \
+        in_dword_masked(HWIO_IPA_DPS_TX_SNP_ADDR, m)
+#define HWIO_IPA_DPS_TX_SNP_OUT(v)      \
+        out_dword(HWIO_IPA_DPS_TX_SNP_ADDR,v)
+#define HWIO_IPA_DPS_TX_SNP_OUTM(m,v) \
+        out_dword_masked_ns(HWIO_IPA_DPS_TX_SNP_ADDR,m,v,HWIO_IPA_DPS_TX_SNP_IN)
+#define HWIO_IPA_DPS_TX_SNP_SNP_ADDR_BMSK                                                     0xff00000
+#define HWIO_IPA_DPS_TX_SNP_SNP_ADDR_SHFT                                                          0x14
+#define HWIO_IPA_DPS_TX_SNP_SNP_HEAD_BMSK                                                       0xff000
+#define HWIO_IPA_DPS_TX_SNP_SNP_HEAD_SHFT                                                           0xc
+#define HWIO_IPA_DPS_TX_SNP_SNP_NEXT_BMSK                                                         0xff0
+#define HWIO_IPA_DPS_TX_SNP_SNP_NEXT_SHFT                                                           0x4
+#define HWIO_IPA_DPS_TX_SNP_SNP_NEXT_IS_VALID_BMSK                                                  0x8
+#define HWIO_IPA_DPS_TX_SNP_SNP_NEXT_IS_VALID_SHFT                                                  0x3
+#define HWIO_IPA_DPS_TX_SNP_SNP_VALID_BMSK                                                          0x4
+#define HWIO_IPA_DPS_TX_SNP_SNP_VALID_SHFT                                                          0x2
+#define HWIO_IPA_DPS_TX_SNP_SNP_WRITE_BMSK                                                          0x2
+#define HWIO_IPA_DPS_TX_SNP_SNP_WRITE_SHFT                                                          0x1
+#define HWIO_IPA_DPS_TX_SNP_SNP_LAST_BMSK                                                           0x1
+#define HWIO_IPA_DPS_TX_SNP_SNP_LAST_SHFT                                                           0x0
+
+#define HWIO_IPA_DPS_TX_CMDQ_COUNT_ADDR                                                      (IPA_DEBUG_REG_BASE      + 0x00000428)
+#define HWIO_IPA_DPS_TX_CMDQ_COUNT_PHYS                                                      (IPA_DEBUG_REG_BASE_PHYS + 0x00000428)
+#define HWIO_IPA_DPS_TX_CMDQ_COUNT_OFFS                                                      (IPA_DEBUG_REG_BASE_OFFS + 0x00000428)
+#define HWIO_IPA_DPS_TX_CMDQ_COUNT_RMSK                                                            0x7f
+#define HWIO_IPA_DPS_TX_CMDQ_COUNT_ATTR                                                             0x1
+#define HWIO_IPA_DPS_TX_CMDQ_COUNT_IN          \
+        in_dword_masked(HWIO_IPA_DPS_TX_CMDQ_COUNT_ADDR, HWIO_IPA_DPS_TX_CMDQ_COUNT_RMSK, HWIO_IPA_DPS_TX_CMDQ_COUNT_ATTR)
+#define HWIO_IPA_DPS_TX_CMDQ_COUNT_INM(m)      \
+        in_dword_masked(HWIO_IPA_DPS_TX_CMDQ_COUNT_ADDR, m, HWIO_IPA_DPS_TX_CMDQ_COUNT_ATTR)
+#define HWIO_IPA_DPS_TX_CMDQ_COUNT_FIFO_COUNT_BMSK                                                 0x7f
+#define HWIO_IPA_DPS_TX_CMDQ_COUNT_FIFO_COUNT_SHFT                                                  0x0
+
+#define HWIO_IPA_LOG_BUF_HW_SNIF_EL_EN_ADDR                                                  (IPA_DEBUG_REG_BASE      + 0x0000042c)
+#define HWIO_IPA_LOG_BUF_HW_SNIF_EL_EN_PHYS                                                  (IPA_DEBUG_REG_BASE_PHYS + 0x0000042c)
+#define HWIO_IPA_LOG_BUF_HW_SNIF_EL_EN_OFFS                                                  (IPA_DEBUG_REG_BASE_OFFS + 0x0000042c)
+#define HWIO_IPA_LOG_BUF_HW_SNIF_EL_EN_RMSK                                                         0x7
+#define HWIO_IPA_LOG_BUF_HW_SNIF_EL_EN_ATTR                                                         0x3
+#define HWIO_IPA_LOG_BUF_HW_SNIF_EL_EN_IN          \
+        in_dword_masked(HWIO_IPA_LOG_BUF_HW_SNIF_EL_EN_ADDR, HWIO_IPA_LOG_BUF_HW_SNIF_EL_EN_RMSK)
+#define HWIO_IPA_LOG_BUF_HW_SNIF_EL_EN_INM(m)      \
+        in_dword_masked(HWIO_IPA_LOG_BUF_HW_SNIF_EL_EN_ADDR, m)
+#define HWIO_IPA_LOG_BUF_HW_SNIF_EL_EN_OUT(v)      \
+        out_dword(HWIO_IPA_LOG_BUF_HW_SNIF_EL_EN_ADDR,v)
+#define HWIO_IPA_LOG_BUF_HW_SNIF_EL_EN_OUTM(m,v) \
+        out_dword_masked_ns(HWIO_IPA_LOG_BUF_HW_SNIF_EL_EN_ADDR,m,v,HWIO_IPA_LOG_BUF_HW_SNIF_EL_EN_IN)
+#define HWIO_IPA_LOG_BUF_HW_SNIF_EL_EN_BITMAP_BMSK                                                  0x7
+#define HWIO_IPA_LOG_BUF_HW_SNIF_EL_EN_BITMAP_SHFT                                                  0x0
+
+#define HWIO_IPA_LOG_BUF_HW_SNIF_EL_WR_N_RD_SEL_ADDR                                         (IPA_DEBUG_REG_BASE      + 0x00000430)
+#define HWIO_IPA_LOG_BUF_HW_SNIF_EL_WR_N_RD_SEL_PHYS                                         (IPA_DEBUG_REG_BASE_PHYS + 0x00000430)
+#define HWIO_IPA_LOG_BUF_HW_SNIF_EL_WR_N_RD_SEL_OFFS                                         (IPA_DEBUG_REG_BASE_OFFS + 0x00000430)
+#define HWIO_IPA_LOG_BUF_HW_SNIF_EL_WR_N_RD_SEL_RMSK                                                0x7
+#define HWIO_IPA_LOG_BUF_HW_SNIF_EL_WR_N_RD_SEL_ATTR                                                0x3
+#define HWIO_IPA_LOG_BUF_HW_SNIF_EL_WR_N_RD_SEL_IN          \
+        in_dword_masked(HWIO_IPA_LOG_BUF_HW_SNIF_EL_WR_N_RD_SEL_ADDR, HWIO_IPA_LOG_BUF_HW_SNIF_EL_WR_N_RD_SEL_RMSK)
+#define HWIO_IPA_LOG_BUF_HW_SNIF_EL_WR_N_RD_SEL_INM(m)      \
+        in_dword_masked(HWIO_IPA_LOG_BUF_HW_SNIF_EL_WR_N_RD_SEL_ADDR, m)
+#define HWIO_IPA_LOG_BUF_HW_SNIF_EL_WR_N_RD_SEL_OUT(v)      \
+        out_dword(HWIO_IPA_LOG_BUF_HW_SNIF_EL_WR_N_RD_SEL_ADDR,v)
+#define HWIO_IPA_LOG_BUF_HW_SNIF_EL_WR_N_RD_SEL_OUTM(m,v) \
+        out_dword_masked_ns(HWIO_IPA_LOG_BUF_HW_SNIF_EL_WR_N_RD_SEL_ADDR,m,v,HWIO_IPA_LOG_BUF_HW_SNIF_EL_WR_N_RD_SEL_IN)
+#define HWIO_IPA_LOG_BUF_HW_SNIF_EL_WR_N_RD_SEL_BITMAP_BMSK                                         0x7
+#define HWIO_IPA_LOG_BUF_HW_SNIF_EL_WR_N_RD_SEL_BITMAP_SHFT                                         0x0
+
+#define HWIO_IPA_LOG_BUF_HW_SNIF_EL_CLI_MUX_ADDR                                             (IPA_DEBUG_REG_BASE      + 0x00000434)
+#define HWIO_IPA_LOG_BUF_HW_SNIF_EL_CLI_MUX_PHYS                                             (IPA_DEBUG_REG_BASE_PHYS + 0x00000434)
+#define HWIO_IPA_LOG_BUF_HW_SNIF_EL_CLI_MUX_OFFS                                             (IPA_DEBUG_REG_BASE_OFFS + 0x00000434)
+#define HWIO_IPA_LOG_BUF_HW_SNIF_EL_CLI_MUX_RMSK                                                 0x7fff
+#define HWIO_IPA_LOG_BUF_HW_SNIF_EL_CLI_MUX_ATTR                                                    0x3
+#define HWIO_IPA_LOG_BUF_HW_SNIF_EL_CLI_MUX_IN          \
+        in_dword_masked(HWIO_IPA_LOG_BUF_HW_SNIF_EL_CLI_MUX_ADDR, HWIO_IPA_LOG_BUF_HW_SNIF_EL_CLI_MUX_RMSK)
+#define HWIO_IPA_LOG_BUF_HW_SNIF_EL_CLI_MUX_INM(m)      \
+        in_dword_masked(HWIO_IPA_LOG_BUF_HW_SNIF_EL_CLI_MUX_ADDR, m)
+#define HWIO_IPA_LOG_BUF_HW_SNIF_EL_CLI_MUX_OUT(v)      \
+        out_dword(HWIO_IPA_LOG_BUF_HW_SNIF_EL_CLI_MUX_ADDR,v)
+#define HWIO_IPA_LOG_BUF_HW_SNIF_EL_CLI_MUX_OUTM(m,v) \
+        out_dword_masked_ns(HWIO_IPA_LOG_BUF_HW_SNIF_EL_CLI_MUX_ADDR,m,v,HWIO_IPA_LOG_BUF_HW_SNIF_EL_CLI_MUX_IN)
+#define HWIO_IPA_LOG_BUF_HW_SNIF_EL_CLI_MUX_ALL_CLI_MUX_CONCAT_BMSK                              0x7fff
+#define HWIO_IPA_LOG_BUF_HW_SNIF_EL_CLI_MUX_ALL_CLI_MUX_CONCAT_SHFT                                 0x0
+
+#define HWIO_IPA_LOG_BUF_HW_SNIF_EL_COMP_VAL_0_CLI_n_ADDR(n)                                 (IPA_DEBUG_REG_BASE      + 0x00000438 + 0x10 * (n))
+#define HWIO_IPA_LOG_BUF_HW_SNIF_EL_COMP_VAL_0_CLI_n_PHYS(n)                                 (IPA_DEBUG_REG_BASE_PHYS + 0x00000438 + 0x10 * (n))
+#define HWIO_IPA_LOG_BUF_HW_SNIF_EL_COMP_VAL_0_CLI_n_OFFS(n)                                 (IPA_DEBUG_REG_BASE_OFFS + 0x00000438 + 0x10 * (n))
+#define HWIO_IPA_LOG_BUF_HW_SNIF_EL_COMP_VAL_0_CLI_n_RMSK                                    0xffffffff
+#define HWIO_IPA_LOG_BUF_HW_SNIF_EL_COMP_VAL_0_CLI_n_MAXn                                             2
+#define HWIO_IPA_LOG_BUF_HW_SNIF_EL_COMP_VAL_0_CLI_n_ATTR                                           0x3
+#define HWIO_IPA_LOG_BUF_HW_SNIF_EL_COMP_VAL_0_CLI_n_INI(n)        \
+        in_dword_masked(HWIO_IPA_LOG_BUF_HW_SNIF_EL_COMP_VAL_0_CLI_n_ADDR(n), HWIO_IPA_LOG_BUF_HW_SNIF_EL_COMP_VAL_0_CLI_n_RMSK)
+#define HWIO_IPA_LOG_BUF_HW_SNIF_EL_COMP_VAL_0_CLI_n_INMI(n,mask)    \
+        in_dword_masked(HWIO_IPA_LOG_BUF_HW_SNIF_EL_COMP_VAL_0_CLI_n_ADDR(n), mask)
+#define HWIO_IPA_LOG_BUF_HW_SNIF_EL_COMP_VAL_0_CLI_n_OUTI(n,val)    \
+        out_dword(HWIO_IPA_LOG_BUF_HW_SNIF_EL_COMP_VAL_0_CLI_n_ADDR(n),val)
+#define HWIO_IPA_LOG_BUF_HW_SNIF_EL_COMP_VAL_0_CLI_n_OUTMI(n,mask,val) \
+        out_dword_masked_ns(HWIO_IPA_LOG_BUF_HW_SNIF_EL_COMP_VAL_0_CLI_n_ADDR(n),mask,val,HWIO_IPA_LOG_BUF_HW_SNIF_EL_COMP_VAL_0_CLI_n_INI(n))
+#define HWIO_IPA_LOG_BUF_HW_SNIF_EL_COMP_VAL_0_CLI_n_VALUE_BMSK                              0xffffffff
+#define HWIO_IPA_LOG_BUF_HW_SNIF_EL_COMP_VAL_0_CLI_n_VALUE_SHFT                                     0x0
+
+#define HWIO_IPA_LOG_BUF_HW_SNIF_EL_COMP_VAL_1_CLI_n_ADDR(n)                                 (IPA_DEBUG_REG_BASE      + 0x0000043c + 0x10 * (n))
+#define HWIO_IPA_LOG_BUF_HW_SNIF_EL_COMP_VAL_1_CLI_n_PHYS(n)                                 (IPA_DEBUG_REG_BASE_PHYS + 0x0000043c + 0x10 * (n))
+#define HWIO_IPA_LOG_BUF_HW_SNIF_EL_COMP_VAL_1_CLI_n_OFFS(n)                                 (IPA_DEBUG_REG_BASE_OFFS + 0x0000043c + 0x10 * (n))
+#define HWIO_IPA_LOG_BUF_HW_SNIF_EL_COMP_VAL_1_CLI_n_RMSK                                    0xffffffff
+#define HWIO_IPA_LOG_BUF_HW_SNIF_EL_COMP_VAL_1_CLI_n_MAXn                                             2
+#define HWIO_IPA_LOG_BUF_HW_SNIF_EL_COMP_VAL_1_CLI_n_ATTR                                           0x3
+#define HWIO_IPA_LOG_BUF_HW_SNIF_EL_COMP_VAL_1_CLI_n_INI(n)        \
+        in_dword_masked(HWIO_IPA_LOG_BUF_HW_SNIF_EL_COMP_VAL_1_CLI_n_ADDR(n), HWIO_IPA_LOG_BUF_HW_SNIF_EL_COMP_VAL_1_CLI_n_RMSK)
+#define HWIO_IPA_LOG_BUF_HW_SNIF_EL_COMP_VAL_1_CLI_n_INMI(n,mask)    \
+        in_dword_masked(HWIO_IPA_LOG_BUF_HW_SNIF_EL_COMP_VAL_1_CLI_n_ADDR(n), mask)
+#define HWIO_IPA_LOG_BUF_HW_SNIF_EL_COMP_VAL_1_CLI_n_OUTI(n,val)    \
+        out_dword(HWIO_IPA_LOG_BUF_HW_SNIF_EL_COMP_VAL_1_CLI_n_ADDR(n),val)
+#define HWIO_IPA_LOG_BUF_HW_SNIF_EL_COMP_VAL_1_CLI_n_OUTMI(n,mask,val) \
+        out_dword_masked_ns(HWIO_IPA_LOG_BUF_HW_SNIF_EL_COMP_VAL_1_CLI_n_ADDR(n),mask,val,HWIO_IPA_LOG_BUF_HW_SNIF_EL_COMP_VAL_1_CLI_n_INI(n))
+#define HWIO_IPA_LOG_BUF_HW_SNIF_EL_COMP_VAL_1_CLI_n_VALUE_BMSK                              0xffffffff
+#define HWIO_IPA_LOG_BUF_HW_SNIF_EL_COMP_VAL_1_CLI_n_VALUE_SHFT                                     0x0
+
+#define HWIO_IPA_LOG_BUF_HW_SNIF_EL_COMP_VAL_2_CLI_n_ADDR(n)                                 (IPA_DEBUG_REG_BASE      + 0x00000440 + 0x10 * (n))
+#define HWIO_IPA_LOG_BUF_HW_SNIF_EL_COMP_VAL_2_CLI_n_PHYS(n)                                 (IPA_DEBUG_REG_BASE_PHYS + 0x00000440 + 0x10 * (n))
+#define HWIO_IPA_LOG_BUF_HW_SNIF_EL_COMP_VAL_2_CLI_n_OFFS(n)                                 (IPA_DEBUG_REG_BASE_OFFS + 0x00000440 + 0x10 * (n))
+#define HWIO_IPA_LOG_BUF_HW_SNIF_EL_COMP_VAL_2_CLI_n_RMSK                                    0xffffffff
+#define HWIO_IPA_LOG_BUF_HW_SNIF_EL_COMP_VAL_2_CLI_n_MAXn                                             2
+#define HWIO_IPA_LOG_BUF_HW_SNIF_EL_COMP_VAL_2_CLI_n_ATTR                                           0x3
+#define HWIO_IPA_LOG_BUF_HW_SNIF_EL_COMP_VAL_2_CLI_n_INI(n)        \
+        in_dword_masked(HWIO_IPA_LOG_BUF_HW_SNIF_EL_COMP_VAL_2_CLI_n_ADDR(n), HWIO_IPA_LOG_BUF_HW_SNIF_EL_COMP_VAL_2_CLI_n_RMSK)
+#define HWIO_IPA_LOG_BUF_HW_SNIF_EL_COMP_VAL_2_CLI_n_INMI(n,mask)    \
+        in_dword_masked(HWIO_IPA_LOG_BUF_HW_SNIF_EL_COMP_VAL_2_CLI_n_ADDR(n), mask)
+#define HWIO_IPA_LOG_BUF_HW_SNIF_EL_COMP_VAL_2_CLI_n_OUTI(n,val)    \
+        out_dword(HWIO_IPA_LOG_BUF_HW_SNIF_EL_COMP_VAL_2_CLI_n_ADDR(n),val)
+#define HWIO_IPA_LOG_BUF_HW_SNIF_EL_COMP_VAL_2_CLI_n_OUTMI(n,mask,val) \
+        out_dword_masked_ns(HWIO_IPA_LOG_BUF_HW_SNIF_EL_COMP_VAL_2_CLI_n_ADDR(n),mask,val,HWIO_IPA_LOG_BUF_HW_SNIF_EL_COMP_VAL_2_CLI_n_INI(n))
+#define HWIO_IPA_LOG_BUF_HW_SNIF_EL_COMP_VAL_2_CLI_n_VALUE_BMSK                              0xffffffff
+#define HWIO_IPA_LOG_BUF_HW_SNIF_EL_COMP_VAL_2_CLI_n_VALUE_SHFT                                     0x0
+
+#define HWIO_IPA_LOG_BUF_HW_SNIF_EL_COMP_VAL_3_CLI_n_ADDR(n)                                 (IPA_DEBUG_REG_BASE      + 0x00000444 + 0x10 * (n))
+#define HWIO_IPA_LOG_BUF_HW_SNIF_EL_COMP_VAL_3_CLI_n_PHYS(n)                                 (IPA_DEBUG_REG_BASE_PHYS + 0x00000444 + 0x10 * (n))
+#define HWIO_IPA_LOG_BUF_HW_SNIF_EL_COMP_VAL_3_CLI_n_OFFS(n)                                 (IPA_DEBUG_REG_BASE_OFFS + 0x00000444 + 0x10 * (n))
+#define HWIO_IPA_LOG_BUF_HW_SNIF_EL_COMP_VAL_3_CLI_n_RMSK                                    0xffffffff
+#define HWIO_IPA_LOG_BUF_HW_SNIF_EL_COMP_VAL_3_CLI_n_MAXn                                             2
+#define HWIO_IPA_LOG_BUF_HW_SNIF_EL_COMP_VAL_3_CLI_n_ATTR                                           0x3
+#define HWIO_IPA_LOG_BUF_HW_SNIF_EL_COMP_VAL_3_CLI_n_INI(n)        \
+        in_dword_masked(HWIO_IPA_LOG_BUF_HW_SNIF_EL_COMP_VAL_3_CLI_n_ADDR(n), HWIO_IPA_LOG_BUF_HW_SNIF_EL_COMP_VAL_3_CLI_n_RMSK)
+#define HWIO_IPA_LOG_BUF_HW_SNIF_EL_COMP_VAL_3_CLI_n_INMI(n,mask)    \
+        in_dword_masked(HWIO_IPA_LOG_BUF_HW_SNIF_EL_COMP_VAL_3_CLI_n_ADDR(n), mask)
+#define HWIO_IPA_LOG_BUF_HW_SNIF_EL_COMP_VAL_3_CLI_n_OUTI(n,val)    \
+        out_dword(HWIO_IPA_LOG_BUF_HW_SNIF_EL_COMP_VAL_3_CLI_n_ADDR(n),val)
+#define HWIO_IPA_LOG_BUF_HW_SNIF_EL_COMP_VAL_3_CLI_n_OUTMI(n,mask,val) \
+        out_dword_masked_ns(HWIO_IPA_LOG_BUF_HW_SNIF_EL_COMP_VAL_3_CLI_n_ADDR(n),mask,val,HWIO_IPA_LOG_BUF_HW_SNIF_EL_COMP_VAL_3_CLI_n_INI(n))
+#define HWIO_IPA_LOG_BUF_HW_SNIF_EL_COMP_VAL_3_CLI_n_VALUE_BMSK                              0xffffffff
+#define HWIO_IPA_LOG_BUF_HW_SNIF_EL_COMP_VAL_3_CLI_n_VALUE_SHFT                                     0x0
+
+#define HWIO_IPA_LOG_BUF_HW_SNIF_EL_MASK_VAL_0_CLI_n_ADDR(n)                                 (IPA_DEBUG_REG_BASE      + 0x00000468 + 0x10 * (n))
+#define HWIO_IPA_LOG_BUF_HW_SNIF_EL_MASK_VAL_0_CLI_n_PHYS(n)                                 (IPA_DEBUG_REG_BASE_PHYS + 0x00000468 + 0x10 * (n))
+#define HWIO_IPA_LOG_BUF_HW_SNIF_EL_MASK_VAL_0_CLI_n_OFFS(n)                                 (IPA_DEBUG_REG_BASE_OFFS + 0x00000468 + 0x10 * (n))
+#define HWIO_IPA_LOG_BUF_HW_SNIF_EL_MASK_VAL_0_CLI_n_RMSK                                    0xffffffff
+#define HWIO_IPA_LOG_BUF_HW_SNIF_EL_MASK_VAL_0_CLI_n_MAXn                                             2
+#define HWIO_IPA_LOG_BUF_HW_SNIF_EL_MASK_VAL_0_CLI_n_ATTR                                           0x3
+#define HWIO_IPA_LOG_BUF_HW_SNIF_EL_MASK_VAL_0_CLI_n_INI(n)        \
+        in_dword_masked(HWIO_IPA_LOG_BUF_HW_SNIF_EL_MASK_VAL_0_CLI_n_ADDR(n), HWIO_IPA_LOG_BUF_HW_SNIF_EL_MASK_VAL_0_CLI_n_RMSK)
+#define HWIO_IPA_LOG_BUF_HW_SNIF_EL_MASK_VAL_0_CLI_n_INMI(n,mask)    \
+        in_dword_masked(HWIO_IPA_LOG_BUF_HW_SNIF_EL_MASK_VAL_0_CLI_n_ADDR(n), mask)
+#define HWIO_IPA_LOG_BUF_HW_SNIF_EL_MASK_VAL_0_CLI_n_OUTI(n,val)    \
+        out_dword(HWIO_IPA_LOG_BUF_HW_SNIF_EL_MASK_VAL_0_CLI_n_ADDR(n),val)
+#define HWIO_IPA_LOG_BUF_HW_SNIF_EL_MASK_VAL_0_CLI_n_OUTMI(n,mask,val) \
+        out_dword_masked_ns(HWIO_IPA_LOG_BUF_HW_SNIF_EL_MASK_VAL_0_CLI_n_ADDR(n),mask,val,HWIO_IPA_LOG_BUF_HW_SNIF_EL_MASK_VAL_0_CLI_n_INI(n))
+#define HWIO_IPA_LOG_BUF_HW_SNIF_EL_MASK_VAL_0_CLI_n_VALUE_BMSK                              0xffffffff
+#define HWIO_IPA_LOG_BUF_HW_SNIF_EL_MASK_VAL_0_CLI_n_VALUE_SHFT                                     0x0
+
+#define HWIO_IPA_LOG_BUF_HW_SNIF_EL_MASK_VAL_1_CLI_n_ADDR(n)                                 (IPA_DEBUG_REG_BASE      + 0x0000046c + 0x10 * (n))
+#define HWIO_IPA_LOG_BUF_HW_SNIF_EL_MASK_VAL_1_CLI_n_PHYS(n)                                 (IPA_DEBUG_REG_BASE_PHYS + 0x0000046c + 0x10 * (n))
+#define HWIO_IPA_LOG_BUF_HW_SNIF_EL_MASK_VAL_1_CLI_n_OFFS(n)                                 (IPA_DEBUG_REG_BASE_OFFS + 0x0000046c + 0x10 * (n))
+#define HWIO_IPA_LOG_BUF_HW_SNIF_EL_MASK_VAL_1_CLI_n_RMSK                                    0xffffffff
+#define HWIO_IPA_LOG_BUF_HW_SNIF_EL_MASK_VAL_1_CLI_n_MAXn                                             2
+#define HWIO_IPA_LOG_BUF_HW_SNIF_EL_MASK_VAL_1_CLI_n_ATTR                                           0x3
+#define HWIO_IPA_LOG_BUF_HW_SNIF_EL_MASK_VAL_1_CLI_n_INI(n)        \
+        in_dword_masked(HWIO_IPA_LOG_BUF_HW_SNIF_EL_MASK_VAL_1_CLI_n_ADDR(n), HWIO_IPA_LOG_BUF_HW_SNIF_EL_MASK_VAL_1_CLI_n_RMSK)
+#define HWIO_IPA_LOG_BUF_HW_SNIF_EL_MASK_VAL_1_CLI_n_INMI(n,mask)    \
+        in_dword_masked(HWIO_IPA_LOG_BUF_HW_SNIF_EL_MASK_VAL_1_CLI_n_ADDR(n), mask)
+#define HWIO_IPA_LOG_BUF_HW_SNIF_EL_MASK_VAL_1_CLI_n_OUTI(n,val)    \
+        out_dword(HWIO_IPA_LOG_BUF_HW_SNIF_EL_MASK_VAL_1_CLI_n_ADDR(n),val)
+#define HWIO_IPA_LOG_BUF_HW_SNIF_EL_MASK_VAL_1_CLI_n_OUTMI(n,mask,val) \
+        out_dword_masked_ns(HWIO_IPA_LOG_BUF_HW_SNIF_EL_MASK_VAL_1_CLI_n_ADDR(n),mask,val,HWIO_IPA_LOG_BUF_HW_SNIF_EL_MASK_VAL_1_CLI_n_INI(n))
+#define HWIO_IPA_LOG_BUF_HW_SNIF_EL_MASK_VAL_1_CLI_n_VALUE_BMSK                              0xffffffff
+#define HWIO_IPA_LOG_BUF_HW_SNIF_EL_MASK_VAL_1_CLI_n_VALUE_SHFT                                     0x0
+
+#define HWIO_IPA_LOG_BUF_HW_SNIF_EL_MASK_VAL_2_CLI_n_ADDR(n)                                 (IPA_DEBUG_REG_BASE      + 0x00000470 + 0x10 * (n))
+#define HWIO_IPA_LOG_BUF_HW_SNIF_EL_MASK_VAL_2_CLI_n_PHYS(n)                                 (IPA_DEBUG_REG_BASE_PHYS + 0x00000470 + 0x10 * (n))
+#define HWIO_IPA_LOG_BUF_HW_SNIF_EL_MASK_VAL_2_CLI_n_OFFS(n)                                 (IPA_DEBUG_REG_BASE_OFFS + 0x00000470 + 0x10 * (n))
+#define HWIO_IPA_LOG_BUF_HW_SNIF_EL_MASK_VAL_2_CLI_n_RMSK                                    0xffffffff
+#define HWIO_IPA_LOG_BUF_HW_SNIF_EL_MASK_VAL_2_CLI_n_MAXn                                             2
+#define HWIO_IPA_LOG_BUF_HW_SNIF_EL_MASK_VAL_2_CLI_n_ATTR                                           0x3
+#define HWIO_IPA_LOG_BUF_HW_SNIF_EL_MASK_VAL_2_CLI_n_INI(n)        \
+        in_dword_masked(HWIO_IPA_LOG_BUF_HW_SNIF_EL_MASK_VAL_2_CLI_n_ADDR(n), HWIO_IPA_LOG_BUF_HW_SNIF_EL_MASK_VAL_2_CLI_n_RMSK)
+#define HWIO_IPA_LOG_BUF_HW_SNIF_EL_MASK_VAL_2_CLI_n_INMI(n,mask)    \
+        in_dword_masked(HWIO_IPA_LOG_BUF_HW_SNIF_EL_MASK_VAL_2_CLI_n_ADDR(n), mask)
+#define HWIO_IPA_LOG_BUF_HW_SNIF_EL_MASK_VAL_2_CLI_n_OUTI(n,val)    \
+        out_dword(HWIO_IPA_LOG_BUF_HW_SNIF_EL_MASK_VAL_2_CLI_n_ADDR(n),val)
+#define HWIO_IPA_LOG_BUF_HW_SNIF_EL_MASK_VAL_2_CLI_n_OUTMI(n,mask,val) \
+        out_dword_masked_ns(HWIO_IPA_LOG_BUF_HW_SNIF_EL_MASK_VAL_2_CLI_n_ADDR(n),mask,val,HWIO_IPA_LOG_BUF_HW_SNIF_EL_MASK_VAL_2_CLI_n_INI(n))
+#define HWIO_IPA_LOG_BUF_HW_SNIF_EL_MASK_VAL_2_CLI_n_VALUE_BMSK                              0xffffffff
+#define HWIO_IPA_LOG_BUF_HW_SNIF_EL_MASK_VAL_2_CLI_n_VALUE_SHFT                                     0x0
+
+#define HWIO_IPA_LOG_BUF_HW_SNIF_EL_MASK_VAL_3_CLI_n_ADDR(n)                                 (IPA_DEBUG_REG_BASE      + 0x00000474 + 0x10 * (n))
+#define HWIO_IPA_LOG_BUF_HW_SNIF_EL_MASK_VAL_3_CLI_n_PHYS(n)                                 (IPA_DEBUG_REG_BASE_PHYS + 0x00000474 + 0x10 * (n))
+#define HWIO_IPA_LOG_BUF_HW_SNIF_EL_MASK_VAL_3_CLI_n_OFFS(n)                                 (IPA_DEBUG_REG_BASE_OFFS + 0x00000474 + 0x10 * (n))
+#define HWIO_IPA_LOG_BUF_HW_SNIF_EL_MASK_VAL_3_CLI_n_RMSK                                    0xffffffff
+#define HWIO_IPA_LOG_BUF_HW_SNIF_EL_MASK_VAL_3_CLI_n_MAXn                                             2
+#define HWIO_IPA_LOG_BUF_HW_SNIF_EL_MASK_VAL_3_CLI_n_ATTR                                           0x3
+#define HWIO_IPA_LOG_BUF_HW_SNIF_EL_MASK_VAL_3_CLI_n_INI(n)        \
+        in_dword_masked(HWIO_IPA_LOG_BUF_HW_SNIF_EL_MASK_VAL_3_CLI_n_ADDR(n), HWIO_IPA_LOG_BUF_HW_SNIF_EL_MASK_VAL_3_CLI_n_RMSK)
+#define HWIO_IPA_LOG_BUF_HW_SNIF_EL_MASK_VAL_3_CLI_n_INMI(n,mask)    \
+        in_dword_masked(HWIO_IPA_LOG_BUF_HW_SNIF_EL_MASK_VAL_3_CLI_n_ADDR(n), mask)
+#define HWIO_IPA_LOG_BUF_HW_SNIF_EL_MASK_VAL_3_CLI_n_OUTI(n,val)    \
+        out_dword(HWIO_IPA_LOG_BUF_HW_SNIF_EL_MASK_VAL_3_CLI_n_ADDR(n),val)
+#define HWIO_IPA_LOG_BUF_HW_SNIF_EL_MASK_VAL_3_CLI_n_OUTMI(n,mask,val) \
+        out_dword_masked_ns(HWIO_IPA_LOG_BUF_HW_SNIF_EL_MASK_VAL_3_CLI_n_ADDR(n),mask,val,HWIO_IPA_LOG_BUF_HW_SNIF_EL_MASK_VAL_3_CLI_n_INI(n))
+#define HWIO_IPA_LOG_BUF_HW_SNIF_EL_MASK_VAL_3_CLI_n_VALUE_BMSK                              0xffffffff
+#define HWIO_IPA_LOG_BUF_HW_SNIF_EL_MASK_VAL_3_CLI_n_VALUE_SHFT                                     0x0
+
+#define HWIO_IPA_LOG_BUF_HW_SNIF_LEGACY_RX_ADDR                                              (IPA_DEBUG_REG_BASE      + 0x00000498)
+#define HWIO_IPA_LOG_BUF_HW_SNIF_LEGACY_RX_PHYS                                              (IPA_DEBUG_REG_BASE_PHYS + 0x00000498)
+#define HWIO_IPA_LOG_BUF_HW_SNIF_LEGACY_RX_OFFS                                              (IPA_DEBUG_REG_BASE_OFFS + 0x00000498)
+#define HWIO_IPA_LOG_BUF_HW_SNIF_LEGACY_RX_RMSK                                                     0x7
+#define HWIO_IPA_LOG_BUF_HW_SNIF_LEGACY_RX_ATTR                                                     0x3
+#define HWIO_IPA_LOG_BUF_HW_SNIF_LEGACY_RX_IN          \
+        in_dword_masked(HWIO_IPA_LOG_BUF_HW_SNIF_LEGACY_RX_ADDR, HWIO_IPA_LOG_BUF_HW_SNIF_LEGACY_RX_RMSK)
+#define HWIO_IPA_LOG_BUF_HW_SNIF_LEGACY_RX_INM(m)      \
+        in_dword_masked(HWIO_IPA_LOG_BUF_HW_SNIF_LEGACY_RX_ADDR, m)
+#define HWIO_IPA_LOG_BUF_HW_SNIF_LEGACY_RX_OUT(v)      \
+        out_dword(HWIO_IPA_LOG_BUF_HW_SNIF_LEGACY_RX_ADDR,v)
+#define HWIO_IPA_LOG_BUF_HW_SNIF_LEGACY_RX_OUTM(m,v) \
+        out_dword_masked_ns(HWIO_IPA_LOG_BUF_HW_SNIF_LEGACY_RX_ADDR,m,v,HWIO_IPA_LOG_BUF_HW_SNIF_LEGACY_RX_IN)
+#define HWIO_IPA_LOG_BUF_HW_SNIF_LEGACY_RX_SRC_GROUP_SEL_BMSK                                       0x7
+#define HWIO_IPA_LOG_BUF_HW_SNIF_LEGACY_RX_SRC_GROUP_SEL_SHFT                                       0x0
+
+#define HWIO_IPA_ACKMNGR_CMDQ_CMD_ADDR                                                       (IPA_DEBUG_REG_BASE      + 0x000004a0)
+#define HWIO_IPA_ACKMNGR_CMDQ_CMD_PHYS                                                       (IPA_DEBUG_REG_BASE_PHYS + 0x000004a0)
+#define HWIO_IPA_ACKMNGR_CMDQ_CMD_OFFS                                                       (IPA_DEBUG_REG_BASE_OFFS + 0x000004a0)
+#define HWIO_IPA_ACKMNGR_CMDQ_CMD_RMSK                                                            0x7ff
+#define HWIO_IPA_ACKMNGR_CMDQ_CMD_ATTR                                                              0x3
+#define HWIO_IPA_ACKMNGR_CMDQ_CMD_IN          \
+        in_dword_masked(HWIO_IPA_ACKMNGR_CMDQ_CMD_ADDR, HWIO_IPA_ACKMNGR_CMDQ_CMD_RMSK)
+#define HWIO_IPA_ACKMNGR_CMDQ_CMD_INM(m)      \
+        in_dword_masked(HWIO_IPA_ACKMNGR_CMDQ_CMD_ADDR, m)
+#define HWIO_IPA_ACKMNGR_CMDQ_CMD_OUT(v)      \
+        out_dword(HWIO_IPA_ACKMNGR_CMDQ_CMD_ADDR,v)
+#define HWIO_IPA_ACKMNGR_CMDQ_CMD_OUTM(m,v) \
+        out_dword_masked_ns(HWIO_IPA_ACKMNGR_CMDQ_CMD_ADDR,m,v,HWIO_IPA_ACKMNGR_CMDQ_CMD_IN)
+#define HWIO_IPA_ACKMNGR_CMDQ_CMD_RD_REQ_BMSK                                                     0x400
+#define HWIO_IPA_ACKMNGR_CMDQ_CMD_RD_REQ_SHFT                                                       0xa
+#define HWIO_IPA_ACKMNGR_CMDQ_CMD_CMD_CLIENT_BMSK                                                 0x3fc
+#define HWIO_IPA_ACKMNGR_CMDQ_CMD_CMD_CLIENT_SHFT                                                   0x2
+#define HWIO_IPA_ACKMNGR_CMDQ_CMD_POP_CMD_BMSK                                                      0x2
+#define HWIO_IPA_ACKMNGR_CMDQ_CMD_POP_CMD_SHFT                                                      0x1
+#define HWIO_IPA_ACKMNGR_CMDQ_CMD_WRITE_CMD_BMSK                                                    0x1
+#define HWIO_IPA_ACKMNGR_CMDQ_CMD_WRITE_CMD_SHFT                                                    0x0
+
+#define HWIO_IPA_ACKMNGR_CMDQ_DATA_RD_ADDR                                                   (IPA_DEBUG_REG_BASE      + 0x000004b8)
+#define HWIO_IPA_ACKMNGR_CMDQ_DATA_RD_PHYS                                                   (IPA_DEBUG_REG_BASE_PHYS + 0x000004b8)
+#define HWIO_IPA_ACKMNGR_CMDQ_DATA_RD_OFFS                                                   (IPA_DEBUG_REG_BASE_OFFS + 0x000004b8)
+#define HWIO_IPA_ACKMNGR_CMDQ_DATA_RD_RMSK                                                    0xfffffff
+#define HWIO_IPA_ACKMNGR_CMDQ_DATA_RD_ATTR                                                          0x1
+#define HWIO_IPA_ACKMNGR_CMDQ_DATA_RD_IN          \
+        in_dword_masked(HWIO_IPA_ACKMNGR_CMDQ_DATA_RD_ADDR, HWIO_IPA_ACKMNGR_CMDQ_DATA_RD_RMSK, HWIO_IPA_ACKMNGR_CMDQ_DATA_RD_ATTR)
+#define HWIO_IPA_ACKMNGR_CMDQ_DATA_RD_INM(m)      \
+        in_dword_masked(HWIO_IPA_ACKMNGR_CMDQ_DATA_RD_ADDR, m, HWIO_IPA_ACKMNGR_CMDQ_DATA_RD_ATTR)
+#define HWIO_IPA_ACKMNGR_CMDQ_DATA_RD_CMDQ_ERROR_BMSK                                         0x8000000
+#define HWIO_IPA_ACKMNGR_CMDQ_DATA_RD_CMDQ_ERROR_SHFT                                              0x1b
+#define HWIO_IPA_ACKMNGR_CMDQ_DATA_RD_CMDQ_SRC_ID_VALID_BMSK                                  0x4000000
+#define HWIO_IPA_ACKMNGR_CMDQ_DATA_RD_CMDQ_SRC_ID_VALID_SHFT                                       0x1a
+#define HWIO_IPA_ACKMNGR_CMDQ_DATA_RD_CMDQ_SENT_BMSK                                          0x2000000
+#define HWIO_IPA_ACKMNGR_CMDQ_DATA_RD_CMDQ_SENT_SHFT                                               0x19
+#define HWIO_IPA_ACKMNGR_CMDQ_DATA_RD_CMDQ_ORIGIN_BMSK                                        0x1000000
+#define HWIO_IPA_ACKMNGR_CMDQ_DATA_RD_CMDQ_ORIGIN_SHFT                                             0x18
+#define HWIO_IPA_ACKMNGR_CMDQ_DATA_RD_CMDQ_LENGTH_BMSK                                         0xffff00
+#define HWIO_IPA_ACKMNGR_CMDQ_DATA_RD_CMDQ_LENGTH_SHFT                                              0x8
+#define HWIO_IPA_ACKMNGR_CMDQ_DATA_RD_CMDQ_SRC_ID_BMSK                                             0xff
+#define HWIO_IPA_ACKMNGR_CMDQ_DATA_RD_CMDQ_SRC_ID_SHFT                                              0x0
+
+#define HWIO_IPA_ACKMNGR_CMDQ_STATUS_ADDR                                                    (IPA_DEBUG_REG_BASE      + 0x000004bc)
+#define HWIO_IPA_ACKMNGR_CMDQ_STATUS_PHYS                                                    (IPA_DEBUG_REG_BASE_PHYS + 0x000004bc)
+#define HWIO_IPA_ACKMNGR_CMDQ_STATUS_OFFS                                                    (IPA_DEBUG_REG_BASE_OFFS + 0x000004bc)
+#define HWIO_IPA_ACKMNGR_CMDQ_STATUS_RMSK                                                         0x1ff
+#define HWIO_IPA_ACKMNGR_CMDQ_STATUS_ATTR                                                           0x1
+#define HWIO_IPA_ACKMNGR_CMDQ_STATUS_IN          \
+        in_dword_masked(HWIO_IPA_ACKMNGR_CMDQ_STATUS_ADDR, HWIO_IPA_ACKMNGR_CMDQ_STATUS_RMSK, HWIO_IPA_ACKMNGR_CMDQ_STATUS_ATTR)
+#define HWIO_IPA_ACKMNGR_CMDQ_STATUS_INM(m)      \
+        in_dword_masked(HWIO_IPA_ACKMNGR_CMDQ_STATUS_ADDR, m, HWIO_IPA_ACKMNGR_CMDQ_STATUS_ATTR)
+#define HWIO_IPA_ACKMNGR_CMDQ_STATUS_CMDQ_DEPTH_BMSK                                              0x1fc
+#define HWIO_IPA_ACKMNGR_CMDQ_STATUS_CMDQ_DEPTH_SHFT                                                0x2
+#define HWIO_IPA_ACKMNGR_CMDQ_STATUS_CMDQ_FULL_BMSK                                                 0x2
+#define HWIO_IPA_ACKMNGR_CMDQ_STATUS_CMDQ_FULL_SHFT                                                 0x1
+#define HWIO_IPA_ACKMNGR_CMDQ_STATUS_STATUS_BMSK                                                    0x1
+#define HWIO_IPA_ACKMNGR_CMDQ_STATUS_STATUS_SHFT                                                    0x0
+
+#define HWIO_IPA_ACKMNGR_CMDQ_STATUS_EMPTY_n_ADDR(n)                                         (IPA_DEBUG_REG_BASE      + 0x000004c0 + 0x4 * (n))
+#define HWIO_IPA_ACKMNGR_CMDQ_STATUS_EMPTY_n_PHYS(n)                                         (IPA_DEBUG_REG_BASE_PHYS + 0x000004c0 + 0x4 * (n))
+#define HWIO_IPA_ACKMNGR_CMDQ_STATUS_EMPTY_n_OFFS(n)                                         (IPA_DEBUG_REG_BASE_OFFS + 0x000004c0 + 0x4 * (n))
+#define HWIO_IPA_ACKMNGR_CMDQ_STATUS_EMPTY_n_RMSK                                            0xffffffff
+#define HWIO_IPA_ACKMNGR_CMDQ_STATUS_EMPTY_n_MAXn                                                     1
+#define HWIO_IPA_ACKMNGR_CMDQ_STATUS_EMPTY_n_ATTR                                                   0x1
+#define HWIO_IPA_ACKMNGR_CMDQ_STATUS_EMPTY_n_INI(n)        \
+        in_dword_masked(HWIO_IPA_ACKMNGR_CMDQ_STATUS_EMPTY_n_ADDR(n), HWIO_IPA_ACKMNGR_CMDQ_STATUS_EMPTY_n_RMSK)
+#define HWIO_IPA_ACKMNGR_CMDQ_STATUS_EMPTY_n_INMI(n,mask)    \
+        in_dword_masked(HWIO_IPA_ACKMNGR_CMDQ_STATUS_EMPTY_n_ADDR(n), mask)
+#define HWIO_IPA_ACKMNGR_CMDQ_STATUS_EMPTY_n_CMDQ_EMPTY_BMSK                                 0xffffffff
+#define HWIO_IPA_ACKMNGR_CMDQ_STATUS_EMPTY_n_CMDQ_EMPTY_SHFT                                        0x0
+
+#define HWIO_IPA_ACKMNGR_CMDQ_COUNT_ADDR                                                     (IPA_DEBUG_REG_BASE      + 0x000004e0)
+#define HWIO_IPA_ACKMNGR_CMDQ_COUNT_PHYS                                                     (IPA_DEBUG_REG_BASE_PHYS + 0x000004e0)
+#define HWIO_IPA_ACKMNGR_CMDQ_COUNT_OFFS                                                     (IPA_DEBUG_REG_BASE_OFFS + 0x000004e0)
+#define HWIO_IPA_ACKMNGR_CMDQ_COUNT_RMSK                                                           0x7f
+#define HWIO_IPA_ACKMNGR_CMDQ_COUNT_ATTR                                                            0x1
+#define HWIO_IPA_ACKMNGR_CMDQ_COUNT_IN          \
+        in_dword_masked(HWIO_IPA_ACKMNGR_CMDQ_COUNT_ADDR, HWIO_IPA_ACKMNGR_CMDQ_COUNT_RMSK, HWIO_IPA_ACKMNGR_CMDQ_COUNT_ATTR)
+#define HWIO_IPA_ACKMNGR_CMDQ_COUNT_INM(m)      \
+        in_dword_masked(HWIO_IPA_ACKMNGR_CMDQ_COUNT_ADDR, m, HWIO_IPA_ACKMNGR_CMDQ_COUNT_ATTR)
+#define HWIO_IPA_ACKMNGR_CMDQ_COUNT_FIFO_COUNT_BMSK                                                0x7f
+#define HWIO_IPA_ACKMNGR_CMDQ_COUNT_FIFO_COUNT_SHFT                                                 0x0
+
+#define HWIO_IPA_GSI_FIFO_STATUS_CTRL_ADDR                                                   (IPA_DEBUG_REG_BASE      + 0x000004e4)
+#define HWIO_IPA_GSI_FIFO_STATUS_CTRL_PHYS                                                   (IPA_DEBUG_REG_BASE_PHYS + 0x000004e4)
+#define HWIO_IPA_GSI_FIFO_STATUS_CTRL_OFFS                                                   (IPA_DEBUG_REG_BASE_OFFS + 0x000004e4)
+#define HWIO_IPA_GSI_FIFO_STATUS_CTRL_RMSK                                                         0x3f
+#define HWIO_IPA_GSI_FIFO_STATUS_CTRL_ATTR                                                          0x3
+#define HWIO_IPA_GSI_FIFO_STATUS_CTRL_IN          \
+        in_dword_masked(HWIO_IPA_GSI_FIFO_STATUS_CTRL_ADDR, HWIO_IPA_GSI_FIFO_STATUS_CTRL_RMSK, HWIO_IPA_GSI_FIFO_STATUS_CTRL_ATTR)
+#define HWIO_IPA_GSI_FIFO_STATUS_CTRL_INM(m)      \
+        in_dword_masked(HWIO_IPA_GSI_FIFO_STATUS_CTRL_ADDR, m, HWIO_IPA_GSI_FIFO_STATUS_CTRL_ATTR)
+#define HWIO_IPA_GSI_FIFO_STATUS_CTRL_OUT(v)      \
+        out_dword(HWIO_IPA_GSI_FIFO_STATUS_CTRL_ADDR,v, HWIO_IPA_GSI_FIFO_STATUS_CTRL_ATTR)
+#define HWIO_IPA_GSI_FIFO_STATUS_CTRL_OUTM(m,v) \
+        out_dword_masked_ns(HWIO_IPA_GSI_FIFO_STATUS_CTRL_ADDR,m,v,HWIO_IPA_GSI_FIFO_STATUS_CTRL_IN)
+#define HWIO_IPA_GSI_FIFO_STATUS_CTRL_IPA_GSI_FIFO_STATUS_EN_BMSK                                  0x20
+#define HWIO_IPA_GSI_FIFO_STATUS_CTRL_IPA_GSI_FIFO_STATUS_EN_SHFT                                   0x5
+#define HWIO_IPA_GSI_FIFO_STATUS_CTRL_IPA_GSI_FIFO_STATUS_PORT_SEL_BMSK                            0x1f
+#define HWIO_IPA_GSI_FIFO_STATUS_CTRL_IPA_GSI_FIFO_STATUS_PORT_SEL_SHFT                             0x0
+
+#define HWIO_IPA_GSI_TLV_FIFO_STATUS_ADDR                                                    (IPA_DEBUG_REG_BASE      + 0x000004e8)
+#define HWIO_IPA_GSI_TLV_FIFO_STATUS_PHYS                                                    (IPA_DEBUG_REG_BASE_PHYS + 0x000004e8)
+#define HWIO_IPA_GSI_TLV_FIFO_STATUS_OFFS                                                    (IPA_DEBUG_REG_BASE_OFFS + 0x000004e8)
+#define HWIO_IPA_GSI_TLV_FIFO_STATUS_RMSK                                                    0x7fffffff
+#define HWIO_IPA_GSI_TLV_FIFO_STATUS_ATTR                                                           0x1
+#define HWIO_IPA_GSI_TLV_FIFO_STATUS_IN          \
+        in_dword_masked(HWIO_IPA_GSI_TLV_FIFO_STATUS_ADDR, HWIO_IPA_GSI_TLV_FIFO_STATUS_RMSK, HWIO_IPA_GSI_TLV_FIFO_STATUS_ATTR)
+#define HWIO_IPA_GSI_TLV_FIFO_STATUS_INM(m)      \
+        in_dword_masked(HWIO_IPA_GSI_TLV_FIFO_STATUS_ADDR, m, HWIO_IPA_GSI_TLV_FIFO_STATUS_ATTR)
+#define HWIO_IPA_GSI_TLV_FIFO_STATUS_FIFO_HEAD_IS_BUBBLE_BMSK                                0x40000000
+#define HWIO_IPA_GSI_TLV_FIFO_STATUS_FIFO_HEAD_IS_BUBBLE_SHFT                                      0x1e
+#define HWIO_IPA_GSI_TLV_FIFO_STATUS_FIFO_FULL_PUB_BMSK                                      0x20000000
+#define HWIO_IPA_GSI_TLV_FIFO_STATUS_FIFO_FULL_PUB_SHFT                                            0x1d
+#define HWIO_IPA_GSI_TLV_FIFO_STATUS_FIFO_ALMOST_FULL_PUB_BMSK                               0x10000000
+#define HWIO_IPA_GSI_TLV_FIFO_STATUS_FIFO_ALMOST_FULL_PUB_SHFT                                     0x1c
+#define HWIO_IPA_GSI_TLV_FIFO_STATUS_FIFO_FULL_BMSK                                           0x8000000
+#define HWIO_IPA_GSI_TLV_FIFO_STATUS_FIFO_FULL_SHFT                                                0x1b
+#define HWIO_IPA_GSI_TLV_FIFO_STATUS_FIFO_ALMOST_FULL_BMSK                                    0x4000000
+#define HWIO_IPA_GSI_TLV_FIFO_STATUS_FIFO_ALMOST_FULL_SHFT                                         0x1a
+#define HWIO_IPA_GSI_TLV_FIFO_STATUS_FIFO_EMPTY_PUB_BMSK                                      0x2000000
+#define HWIO_IPA_GSI_TLV_FIFO_STATUS_FIFO_EMPTY_PUB_SHFT                                           0x19
+#define HWIO_IPA_GSI_TLV_FIFO_STATUS_FIFO_EMPTY_BMSK                                          0x1000000
+#define HWIO_IPA_GSI_TLV_FIFO_STATUS_FIFO_EMPTY_SHFT                                               0x18
+#define HWIO_IPA_GSI_TLV_FIFO_STATUS_FIFO_RD_PUB_PTR_BMSK                                      0xff0000
+#define HWIO_IPA_GSI_TLV_FIFO_STATUS_FIFO_RD_PUB_PTR_SHFT                                          0x10
+#define HWIO_IPA_GSI_TLV_FIFO_STATUS_FIFO_RD_PTR_BMSK                                            0xff00
+#define HWIO_IPA_GSI_TLV_FIFO_STATUS_FIFO_RD_PTR_SHFT                                               0x8
+#define HWIO_IPA_GSI_TLV_FIFO_STATUS_FIFO_WR_PTR_BMSK                                              0xff
+#define HWIO_IPA_GSI_TLV_FIFO_STATUS_FIFO_WR_PTR_SHFT                                               0x0
+
+#define HWIO_IPA_GSI_AOS_FIFO_STATUS_ADDR                                                    (IPA_DEBUG_REG_BASE      + 0x000004ec)
+#define HWIO_IPA_GSI_AOS_FIFO_STATUS_PHYS                                                    (IPA_DEBUG_REG_BASE_PHYS + 0x000004ec)
+#define HWIO_IPA_GSI_AOS_FIFO_STATUS_OFFS                                                    (IPA_DEBUG_REG_BASE_OFFS + 0x000004ec)
+#define HWIO_IPA_GSI_AOS_FIFO_STATUS_RMSK                                                    0x7fffffff
+#define HWIO_IPA_GSI_AOS_FIFO_STATUS_ATTR                                                           0x1
+#define HWIO_IPA_GSI_AOS_FIFO_STATUS_IN          \
+        in_dword_masked(HWIO_IPA_GSI_AOS_FIFO_STATUS_ADDR, HWIO_IPA_GSI_AOS_FIFO_STATUS_RMSK, HWIO_IPA_GSI_AOS_FIFO_STATUS_ATTR)
+#define HWIO_IPA_GSI_AOS_FIFO_STATUS_INM(m)      \
+        in_dword_masked(HWIO_IPA_GSI_AOS_FIFO_STATUS_ADDR, m, HWIO_IPA_GSI_AOS_FIFO_STATUS_ATTR)
+#define HWIO_IPA_GSI_AOS_FIFO_STATUS_FIFO_HEAD_IS_BUBBLE_BMSK                                0x40000000
+#define HWIO_IPA_GSI_AOS_FIFO_STATUS_FIFO_HEAD_IS_BUBBLE_SHFT                                      0x1e
+#define HWIO_IPA_GSI_AOS_FIFO_STATUS_FIFO_FULL_PUB_BMSK                                      0x20000000
+#define HWIO_IPA_GSI_AOS_FIFO_STATUS_FIFO_FULL_PUB_SHFT                                            0x1d
+#define HWIO_IPA_GSI_AOS_FIFO_STATUS_FIFO_ALMOST_FULL_PUB_BMSK                               0x10000000
+#define HWIO_IPA_GSI_AOS_FIFO_STATUS_FIFO_ALMOST_FULL_PUB_SHFT                                     0x1c
+#define HWIO_IPA_GSI_AOS_FIFO_STATUS_FIFO_FULL_BMSK                                           0x8000000
+#define HWIO_IPA_GSI_AOS_FIFO_STATUS_FIFO_FULL_SHFT                                                0x1b
+#define HWIO_IPA_GSI_AOS_FIFO_STATUS_FIFO_ALMOST_FULL_BMSK                                    0x4000000
+#define HWIO_IPA_GSI_AOS_FIFO_STATUS_FIFO_ALMOST_FULL_SHFT                                         0x1a
+#define HWIO_IPA_GSI_AOS_FIFO_STATUS_FIFO_EMPTY_PUB_BMSK                                      0x2000000
+#define HWIO_IPA_GSI_AOS_FIFO_STATUS_FIFO_EMPTY_PUB_SHFT                                           0x19
+#define HWIO_IPA_GSI_AOS_FIFO_STATUS_FIFO_EMPTY_BMSK                                          0x1000000
+#define HWIO_IPA_GSI_AOS_FIFO_STATUS_FIFO_EMPTY_SHFT                                               0x18
+#define HWIO_IPA_GSI_AOS_FIFO_STATUS_FIFO_RD_PUB_PTR_BMSK                                      0xff0000
+#define HWIO_IPA_GSI_AOS_FIFO_STATUS_FIFO_RD_PUB_PTR_SHFT                                          0x10
+#define HWIO_IPA_GSI_AOS_FIFO_STATUS_FIFO_RD_PTR_BMSK                                            0xff00
+#define HWIO_IPA_GSI_AOS_FIFO_STATUS_FIFO_RD_PTR_SHFT                                               0x8
+#define HWIO_IPA_GSI_AOS_FIFO_STATUS_FIFO_WR_PTR_BMSK                                              0xff
+#define HWIO_IPA_GSI_AOS_FIFO_STATUS_FIFO_WR_PTR_SHFT                                               0x0
+
+#define HWIO_IPA_ENDP_GSI_CONS_BYTES_TLV_ADDR                                                (IPA_DEBUG_REG_BASE      + 0x000004f0)
+#define HWIO_IPA_ENDP_GSI_CONS_BYTES_TLV_PHYS                                                (IPA_DEBUG_REG_BASE_PHYS + 0x000004f0)
+#define HWIO_IPA_ENDP_GSI_CONS_BYTES_TLV_OFFS                                                (IPA_DEBUG_REG_BASE_OFFS + 0x000004f0)
+#define HWIO_IPA_ENDP_GSI_CONS_BYTES_TLV_RMSK                                                    0xffff
+#define HWIO_IPA_ENDP_GSI_CONS_BYTES_TLV_ATTR                                                       0x1
+#define HWIO_IPA_ENDP_GSI_CONS_BYTES_TLV_IN          \
+        in_dword_masked(HWIO_IPA_ENDP_GSI_CONS_BYTES_TLV_ADDR, HWIO_IPA_ENDP_GSI_CONS_BYTES_TLV_RMSK)
+#define HWIO_IPA_ENDP_GSI_CONS_BYTES_TLV_INM(m)      \
+        in_dword_masked(HWIO_IPA_ENDP_GSI_CONS_BYTES_TLV_ADDR, m)
+#define HWIO_IPA_ENDP_GSI_CONS_BYTES_TLV_CONS_BYTES_BMSK                                         0xffff
+#define HWIO_IPA_ENDP_GSI_CONS_BYTES_TLV_CONS_BYTES_SHFT                                            0x0
+
+#define HWIO_IPA_ENDP_GSI_CONS_BYTES_AOS_ADDR                                                (IPA_DEBUG_REG_BASE      + 0x000004f4)
+#define HWIO_IPA_ENDP_GSI_CONS_BYTES_AOS_PHYS                                                (IPA_DEBUG_REG_BASE_PHYS + 0x000004f4)
+#define HWIO_IPA_ENDP_GSI_CONS_BYTES_AOS_OFFS                                                (IPA_DEBUG_REG_BASE_OFFS + 0x000004f4)
+#define HWIO_IPA_ENDP_GSI_CONS_BYTES_AOS_RMSK                                                    0xffff
+#define HWIO_IPA_ENDP_GSI_CONS_BYTES_AOS_ATTR                                                       0x1
+#define HWIO_IPA_ENDP_GSI_CONS_BYTES_AOS_IN          \
+        in_dword_masked(HWIO_IPA_ENDP_GSI_CONS_BYTES_AOS_ADDR, HWIO_IPA_ENDP_GSI_CONS_BYTES_AOS_RMSK)
+#define HWIO_IPA_ENDP_GSI_CONS_BYTES_AOS_INM(m)      \
+        in_dword_masked(HWIO_IPA_ENDP_GSI_CONS_BYTES_AOS_ADDR, m)
+#define HWIO_IPA_ENDP_GSI_CONS_BYTES_AOS_CONS_BYTES_BMSK                                         0xffff
+#define HWIO_IPA_ENDP_GSI_CONS_BYTES_AOS_CONS_BYTES_SHFT                                            0x0
+
+#define HWIO_IPA_LOG_BUF_HW_GEN_RAM_OFFSET_ADDR                                              (IPA_DEBUG_REG_BASE      + 0x000004f8)
+#define HWIO_IPA_LOG_BUF_HW_GEN_RAM_OFFSET_PHYS                                              (IPA_DEBUG_REG_BASE_PHYS + 0x000004f8)
+#define HWIO_IPA_LOG_BUF_HW_GEN_RAM_OFFSET_OFFS                                              (IPA_DEBUG_REG_BASE_OFFS + 0x000004f8)
+#define HWIO_IPA_LOG_BUF_HW_GEN_RAM_OFFSET_RMSK                                              0x80f7ffff
+#define HWIO_IPA_LOG_BUF_HW_GEN_RAM_OFFSET_ATTR                                                     0x3
+#define HWIO_IPA_LOG_BUF_HW_GEN_RAM_OFFSET_IN          \
+        in_dword_masked(HWIO_IPA_LOG_BUF_HW_GEN_RAM_OFFSET_ADDR, HWIO_IPA_LOG_BUF_HW_GEN_RAM_OFFSET_RMSK)
+#define HWIO_IPA_LOG_BUF_HW_GEN_RAM_OFFSET_INM(m)      \
+        in_dword_masked(HWIO_IPA_LOG_BUF_HW_GEN_RAM_OFFSET_ADDR, m)
+#define HWIO_IPA_LOG_BUF_HW_GEN_RAM_OFFSET_OUT(v)      \
+        out_dword(HWIO_IPA_LOG_BUF_HW_GEN_RAM_OFFSET_ADDR,v)
+#define HWIO_IPA_LOG_BUF_HW_GEN_RAM_OFFSET_OUTM(m,v) \
+        out_dword_masked_ns(HWIO_IPA_LOG_BUF_HW_GEN_RAM_OFFSET_ADDR,m,v,HWIO_IPA_LOG_BUF_HW_GEN_RAM_OFFSET_IN)
+#define HWIO_IPA_LOG_BUF_HW_GEN_RAM_OFFSET_ENABLE_BMSK                                       0x80000000
+#define HWIO_IPA_LOG_BUF_HW_GEN_RAM_OFFSET_ENABLE_SHFT                                             0x1f
+#define HWIO_IPA_LOG_BUF_HW_GEN_RAM_OFFSET_RAM_REGION_SIZE_BMSK                                0xf00000
+#define HWIO_IPA_LOG_BUF_HW_GEN_RAM_OFFSET_RAM_REGION_SIZE_SHFT                                    0x14
+#define HWIO_IPA_LOG_BUF_HW_GEN_RAM_OFFSET_RAM_REGION_BADDR_BMSK                                0x7ffff
+#define HWIO_IPA_LOG_BUF_HW_GEN_RAM_OFFSET_RAM_REGION_BADDR_SHFT                                    0x0
+
+#define HWIO_IPA_UC_RX_HND_CMDQ_CMD_ADDR                                                     (IPA_DEBUG_REG_BASE      + 0x00000538)
+#define HWIO_IPA_UC_RX_HND_CMDQ_CMD_PHYS                                                     (IPA_DEBUG_REG_BASE_PHYS + 0x00000538)
+#define HWIO_IPA_UC_RX_HND_CMDQ_CMD_OFFS                                                     (IPA_DEBUG_REG_BASE_OFFS + 0x00000538)
+#define HWIO_IPA_UC_RX_HND_CMDQ_CMD_RMSK                                                           0x7f
+#define HWIO_IPA_UC_RX_HND_CMDQ_CMD_ATTR                                                            0x2
+#define HWIO_IPA_UC_RX_HND_CMDQ_CMD_OUT(v)      \
+        out_dword(HWIO_IPA_UC_RX_HND_CMDQ_CMD_ADDR,v)
+#define HWIO_IPA_UC_RX_HND_CMDQ_CMD_RELEASE_RD_PKT_ENHANCED_BMSK                                   0x40
+#define HWIO_IPA_UC_RX_HND_CMDQ_CMD_RELEASE_RD_PKT_ENHANCED_SHFT                                    0x6
+#define HWIO_IPA_UC_RX_HND_CMDQ_CMD_RELEASE_WR_PKT_BMSK                                            0x20
+#define HWIO_IPA_UC_RX_HND_CMDQ_CMD_RELEASE_WR_PKT_SHFT                                             0x5
+#define HWIO_IPA_UC_RX_HND_CMDQ_CMD_RELEASE_RD_PKT_BMSK                                            0x10
+#define HWIO_IPA_UC_RX_HND_CMDQ_CMD_RELEASE_RD_PKT_SHFT                                             0x4
+#define HWIO_IPA_UC_RX_HND_CMDQ_CMD_RELEASE_WR_CMD_BMSK                                             0x8
+#define HWIO_IPA_UC_RX_HND_CMDQ_CMD_RELEASE_WR_CMD_SHFT                                             0x3
+#define HWIO_IPA_UC_RX_HND_CMDQ_CMD_RELEASE_RD_CMD_BMSK                                             0x4
+#define HWIO_IPA_UC_RX_HND_CMDQ_CMD_RELEASE_RD_CMD_SHFT                                             0x2
+#define HWIO_IPA_UC_RX_HND_CMDQ_CMD_POP_CMD_BMSK                                                    0x2
+#define HWIO_IPA_UC_RX_HND_CMDQ_CMD_POP_CMD_SHFT                                                    0x1
+#define HWIO_IPA_UC_RX_HND_CMDQ_CMD_WRITE_CMD_BMSK                                                  0x1
+#define HWIO_IPA_UC_RX_HND_CMDQ_CMD_WRITE_CMD_SHFT                                                  0x0
+
+#define HWIO_IPA_UC_RX_HND_CMDQ_CFG_ADDR                                                     (IPA_DEBUG_REG_BASE      + 0x0000053c)
+#define HWIO_IPA_UC_RX_HND_CMDQ_CFG_PHYS                                                     (IPA_DEBUG_REG_BASE_PHYS + 0x0000053c)
+#define HWIO_IPA_UC_RX_HND_CMDQ_CFG_OFFS                                                     (IPA_DEBUG_REG_BASE_OFFS + 0x0000053c)
+#define HWIO_IPA_UC_RX_HND_CMDQ_CFG_RMSK                                                            0x3
+#define HWIO_IPA_UC_RX_HND_CMDQ_CFG_ATTR                                                            0x3
+#define HWIO_IPA_UC_RX_HND_CMDQ_CFG_IN          \
+        in_dword_masked(HWIO_IPA_UC_RX_HND_CMDQ_CFG_ADDR, HWIO_IPA_UC_RX_HND_CMDQ_CFG_RMSK)
+#define HWIO_IPA_UC_RX_HND_CMDQ_CFG_INM(m)      \
+        in_dword_masked(HWIO_IPA_UC_RX_HND_CMDQ_CFG_ADDR, m)
+#define HWIO_IPA_UC_RX_HND_CMDQ_CFG_OUT(v)      \
+        out_dword(HWIO_IPA_UC_RX_HND_CMDQ_CFG_ADDR,v)
+#define HWIO_IPA_UC_RX_HND_CMDQ_CFG_OUTM(m,v) \
+        out_dword_masked_ns(HWIO_IPA_UC_RX_HND_CMDQ_CFG_ADDR,m,v,HWIO_IPA_UC_RX_HND_CMDQ_CFG_IN)
+#define HWIO_IPA_UC_RX_HND_CMDQ_CFG_BLOCK_WR_BMSK                                                   0x2
+#define HWIO_IPA_UC_RX_HND_CMDQ_CFG_BLOCK_WR_SHFT                                                   0x1
+#define HWIO_IPA_UC_RX_HND_CMDQ_CFG_BLOCK_RD_BMSK                                                   0x1
+#define HWIO_IPA_UC_RX_HND_CMDQ_CFG_BLOCK_RD_SHFT                                                   0x0
+
+#define HWIO_IPA_UC_RX_HND_CMDQ_DATA_WR_0_ADDR                                               (IPA_DEBUG_REG_BASE      + 0x00000540)
+#define HWIO_IPA_UC_RX_HND_CMDQ_DATA_WR_0_PHYS                                               (IPA_DEBUG_REG_BASE_PHYS + 0x00000540)
+#define HWIO_IPA_UC_RX_HND_CMDQ_DATA_WR_0_OFFS                                               (IPA_DEBUG_REG_BASE_OFFS + 0x00000540)
+#define HWIO_IPA_UC_RX_HND_CMDQ_DATA_WR_0_RMSK                                               0xffffffff
+#define HWIO_IPA_UC_RX_HND_CMDQ_DATA_WR_0_ATTR                                                      0x3
+#define HWIO_IPA_UC_RX_HND_CMDQ_DATA_WR_0_IN          \
+        in_dword_masked(HWIO_IPA_UC_RX_HND_CMDQ_DATA_WR_0_ADDR, HWIO_IPA_UC_RX_HND_CMDQ_DATA_WR_0_RMSK)
+#define HWIO_IPA_UC_RX_HND_CMDQ_DATA_WR_0_INM(m)      \
+        in_dword_masked(HWIO_IPA_UC_RX_HND_CMDQ_DATA_WR_0_ADDR, m)
+#define HWIO_IPA_UC_RX_HND_CMDQ_DATA_WR_0_OUT(v)      \
+        out_dword(HWIO_IPA_UC_RX_HND_CMDQ_DATA_WR_0_ADDR,v)
+#define HWIO_IPA_UC_RX_HND_CMDQ_DATA_WR_0_OUTM(m,v) \
+        out_dword_masked_ns(HWIO_IPA_UC_RX_HND_CMDQ_DATA_WR_0_ADDR,m,v,HWIO_IPA_UC_RX_HND_CMDQ_DATA_WR_0_IN)
+#define HWIO_IPA_UC_RX_HND_CMDQ_DATA_WR_0_CMDQ_SRC_LEN_F_BMSK                                0xffff0000
+#define HWIO_IPA_UC_RX_HND_CMDQ_DATA_WR_0_CMDQ_SRC_LEN_F_SHFT                                      0x10
+#define HWIO_IPA_UC_RX_HND_CMDQ_DATA_WR_0_CMDQ_PACKET_LEN_F_BMSK                                 0xffff
+#define HWIO_IPA_UC_RX_HND_CMDQ_DATA_WR_0_CMDQ_PACKET_LEN_F_SHFT                                    0x0
+
+#define HWIO_IPA_UC_RX_HND_CMDQ_DATA_WR_1_ADDR                                               (IPA_DEBUG_REG_BASE      + 0x00000544)
+#define HWIO_IPA_UC_RX_HND_CMDQ_DATA_WR_1_PHYS                                               (IPA_DEBUG_REG_BASE_PHYS + 0x00000544)
+#define HWIO_IPA_UC_RX_HND_CMDQ_DATA_WR_1_OFFS                                               (IPA_DEBUG_REG_BASE_OFFS + 0x00000544)
+#define HWIO_IPA_UC_RX_HND_CMDQ_DATA_WR_1_RMSK                                               0xffffffff
+#define HWIO_IPA_UC_RX_HND_CMDQ_DATA_WR_1_ATTR                                                      0x3
+#define HWIO_IPA_UC_RX_HND_CMDQ_DATA_WR_1_IN          \
+        in_dword_masked(HWIO_IPA_UC_RX_HND_CMDQ_DATA_WR_1_ADDR, HWIO_IPA_UC_RX_HND_CMDQ_DATA_WR_1_RMSK)
+#define HWIO_IPA_UC_RX_HND_CMDQ_DATA_WR_1_INM(m)      \
+        in_dword_masked(HWIO_IPA_UC_RX_HND_CMDQ_DATA_WR_1_ADDR, m)
+#define HWIO_IPA_UC_RX_HND_CMDQ_DATA_WR_1_OUT(v)      \
+        out_dword(HWIO_IPA_UC_RX_HND_CMDQ_DATA_WR_1_ADDR,v)
+#define HWIO_IPA_UC_RX_HND_CMDQ_DATA_WR_1_OUTM(m,v) \
+        out_dword_masked_ns(HWIO_IPA_UC_RX_HND_CMDQ_DATA_WR_1_ADDR,m,v,HWIO_IPA_UC_RX_HND_CMDQ_DATA_WR_1_IN)
+#define HWIO_IPA_UC_RX_HND_CMDQ_DATA_WR_1_CMDQ_METADATA_F_BMSK                               0xff000000
+#define HWIO_IPA_UC_RX_HND_CMDQ_DATA_WR_1_CMDQ_METADATA_F_SHFT                                     0x18
+#define HWIO_IPA_UC_RX_HND_CMDQ_DATA_WR_1_CMDQ_OPCODE_F_BMSK                                   0xff0000
+#define HWIO_IPA_UC_RX_HND_CMDQ_DATA_WR_1_CMDQ_OPCODE_F_SHFT                                       0x10
+#define HWIO_IPA_UC_RX_HND_CMDQ_DATA_WR_1_CMDQ_FLAGS_F_BMSK                                      0xfc00
+#define HWIO_IPA_UC_RX_HND_CMDQ_DATA_WR_1_CMDQ_FLAGS_F_SHFT                                         0xa
+#define HWIO_IPA_UC_RX_HND_CMDQ_DATA_WR_1_CMDQ_ORDER_F_BMSK                                       0x300
+#define HWIO_IPA_UC_RX_HND_CMDQ_DATA_WR_1_CMDQ_ORDER_F_SHFT                                         0x8
+#define HWIO_IPA_UC_RX_HND_CMDQ_DATA_WR_1_CMDQ_SRC_PIPE_F_BMSK                                     0xff
+#define HWIO_IPA_UC_RX_HND_CMDQ_DATA_WR_1_CMDQ_SRC_PIPE_F_SHFT                                      0x0
+
+#define HWIO_IPA_UC_RX_HND_CMDQ_DATA_WR_2_ADDR                                               (IPA_DEBUG_REG_BASE      + 0x00000548)
+#define HWIO_IPA_UC_RX_HND_CMDQ_DATA_WR_2_PHYS                                               (IPA_DEBUG_REG_BASE_PHYS + 0x00000548)
+#define HWIO_IPA_UC_RX_HND_CMDQ_DATA_WR_2_OFFS                                               (IPA_DEBUG_REG_BASE_OFFS + 0x00000548)
+#define HWIO_IPA_UC_RX_HND_CMDQ_DATA_WR_2_RMSK                                               0xffffffff
+#define HWIO_IPA_UC_RX_HND_CMDQ_DATA_WR_2_ATTR                                                      0x3
+#define HWIO_IPA_UC_RX_HND_CMDQ_DATA_WR_2_IN          \
+        in_dword_masked(HWIO_IPA_UC_RX_HND_CMDQ_DATA_WR_2_ADDR, HWIO_IPA_UC_RX_HND_CMDQ_DATA_WR_2_RMSK)
+#define HWIO_IPA_UC_RX_HND_CMDQ_DATA_WR_2_INM(m)      \
+        in_dword_masked(HWIO_IPA_UC_RX_HND_CMDQ_DATA_WR_2_ADDR, m)
+#define HWIO_IPA_UC_RX_HND_CMDQ_DATA_WR_2_OUT(v)      \
+        out_dword(HWIO_IPA_UC_RX_HND_CMDQ_DATA_WR_2_ADDR,v)
+#define HWIO_IPA_UC_RX_HND_CMDQ_DATA_WR_2_OUTM(m,v) \
+        out_dword_masked_ns(HWIO_IPA_UC_RX_HND_CMDQ_DATA_WR_2_ADDR,m,v,HWIO_IPA_UC_RX_HND_CMDQ_DATA_WR_2_IN)
+#define HWIO_IPA_UC_RX_HND_CMDQ_DATA_WR_2_CMDQ_ADDR_LSB_F_BMSK                               0xffffffff
+#define HWIO_IPA_UC_RX_HND_CMDQ_DATA_WR_2_CMDQ_ADDR_LSB_F_SHFT                                      0x0
+
+#define HWIO_IPA_UC_RX_HND_CMDQ_DATA_WR_3_ADDR                                               (IPA_DEBUG_REG_BASE      + 0x0000054c)
+#define HWIO_IPA_UC_RX_HND_CMDQ_DATA_WR_3_PHYS                                               (IPA_DEBUG_REG_BASE_PHYS + 0x0000054c)
+#define HWIO_IPA_UC_RX_HND_CMDQ_DATA_WR_3_OFFS                                               (IPA_DEBUG_REG_BASE_OFFS + 0x0000054c)
+#define HWIO_IPA_UC_RX_HND_CMDQ_DATA_WR_3_RMSK                                               0xffffffff
+#define HWIO_IPA_UC_RX_HND_CMDQ_DATA_WR_3_ATTR                                                      0x3
+#define HWIO_IPA_UC_RX_HND_CMDQ_DATA_WR_3_IN          \
+        in_dword_masked(HWIO_IPA_UC_RX_HND_CMDQ_DATA_WR_3_ADDR, HWIO_IPA_UC_RX_HND_CMDQ_DATA_WR_3_RMSK)
+#define HWIO_IPA_UC_RX_HND_CMDQ_DATA_WR_3_INM(m)      \
+        in_dword_masked(HWIO_IPA_UC_RX_HND_CMDQ_DATA_WR_3_ADDR, m)
+#define HWIO_IPA_UC_RX_HND_CMDQ_DATA_WR_3_OUT(v)      \
+        out_dword(HWIO_IPA_UC_RX_HND_CMDQ_DATA_WR_3_ADDR,v)
+#define HWIO_IPA_UC_RX_HND_CMDQ_DATA_WR_3_OUTM(m,v) \
+        out_dword_masked_ns(HWIO_IPA_UC_RX_HND_CMDQ_DATA_WR_3_ADDR,m,v,HWIO_IPA_UC_RX_HND_CMDQ_DATA_WR_3_IN)
+#define HWIO_IPA_UC_RX_HND_CMDQ_DATA_WR_3_CMDQ_ADDR_MSB_F_BMSK                               0xffffffff
+#define HWIO_IPA_UC_RX_HND_CMDQ_DATA_WR_3_CMDQ_ADDR_MSB_F_SHFT                                      0x0
+
+#define HWIO_IPA_UC_RX_HND_CMDQ_DATA_RD_0_ADDR                                               (IPA_DEBUG_REG_BASE      + 0x00000550)
+#define HWIO_IPA_UC_RX_HND_CMDQ_DATA_RD_0_PHYS                                               (IPA_DEBUG_REG_BASE_PHYS + 0x00000550)
+#define HWIO_IPA_UC_RX_HND_CMDQ_DATA_RD_0_OFFS                                               (IPA_DEBUG_REG_BASE_OFFS + 0x00000550)
+#define HWIO_IPA_UC_RX_HND_CMDQ_DATA_RD_0_RMSK                                               0xffffffff
+#define HWIO_IPA_UC_RX_HND_CMDQ_DATA_RD_0_ATTR                                                      0x1
+#define HWIO_IPA_UC_RX_HND_CMDQ_DATA_RD_0_IN          \
+        in_dword_masked(HWIO_IPA_UC_RX_HND_CMDQ_DATA_RD_0_ADDR, HWIO_IPA_UC_RX_HND_CMDQ_DATA_RD_0_RMSK)
+#define HWIO_IPA_UC_RX_HND_CMDQ_DATA_RD_0_INM(m)      \
+        in_dword_masked(HWIO_IPA_UC_RX_HND_CMDQ_DATA_RD_0_ADDR, m)
+#define HWIO_IPA_UC_RX_HND_CMDQ_DATA_RD_0_CMDQ_SRC_LEN_F_BMSK                                0xffff0000
+#define HWIO_IPA_UC_RX_HND_CMDQ_DATA_RD_0_CMDQ_SRC_LEN_F_SHFT                                      0x10
+#define HWIO_IPA_UC_RX_HND_CMDQ_DATA_RD_0_CMDQ_PACKET_LEN_F_BMSK                                 0xffff
+#define HWIO_IPA_UC_RX_HND_CMDQ_DATA_RD_0_CMDQ_PACKET_LEN_F_SHFT                                    0x0
+
+#define HWIO_IPA_UC_RX_HND_CMDQ_DATA_RD_1_ADDR                                               (IPA_DEBUG_REG_BASE      + 0x00000554)
+#define HWIO_IPA_UC_RX_HND_CMDQ_DATA_RD_1_PHYS                                               (IPA_DEBUG_REG_BASE_PHYS + 0x00000554)
+#define HWIO_IPA_UC_RX_HND_CMDQ_DATA_RD_1_OFFS                                               (IPA_DEBUG_REG_BASE_OFFS + 0x00000554)
+#define HWIO_IPA_UC_RX_HND_CMDQ_DATA_RD_1_RMSK                                               0xffffffff
+#define HWIO_IPA_UC_RX_HND_CMDQ_DATA_RD_1_ATTR                                                      0x1
+#define HWIO_IPA_UC_RX_HND_CMDQ_DATA_RD_1_IN          \
+        in_dword_masked(HWIO_IPA_UC_RX_HND_CMDQ_DATA_RD_1_ADDR, HWIO_IPA_UC_RX_HND_CMDQ_DATA_RD_1_RMSK)
+#define HWIO_IPA_UC_RX_HND_CMDQ_DATA_RD_1_INM(m)      \
+        in_dword_masked(HWIO_IPA_UC_RX_HND_CMDQ_DATA_RD_1_ADDR, m)
+#define HWIO_IPA_UC_RX_HND_CMDQ_DATA_RD_1_CMDQ_METADATA_F_BMSK                               0xff000000
+#define HWIO_IPA_UC_RX_HND_CMDQ_DATA_RD_1_CMDQ_METADATA_F_SHFT                                     0x18
+#define HWIO_IPA_UC_RX_HND_CMDQ_DATA_RD_1_CMDQ_OPCODE_F_BMSK                                   0xff0000
+#define HWIO_IPA_UC_RX_HND_CMDQ_DATA_RD_1_CMDQ_OPCODE_F_SHFT                                       0x10
+#define HWIO_IPA_UC_RX_HND_CMDQ_DATA_RD_1_CMDQ_FLAGS_F_BMSK                                      0xfc00
+#define HWIO_IPA_UC_RX_HND_CMDQ_DATA_RD_1_CMDQ_FLAGS_F_SHFT                                         0xa
+#define HWIO_IPA_UC_RX_HND_CMDQ_DATA_RD_1_CMDQ_ORDER_F_BMSK                                       0x300
+#define HWIO_IPA_UC_RX_HND_CMDQ_DATA_RD_1_CMDQ_ORDER_F_SHFT                                         0x8
+#define HWIO_IPA_UC_RX_HND_CMDQ_DATA_RD_1_CMDQ_SRC_PIPE_F_BMSK                                     0xff
+#define HWIO_IPA_UC_RX_HND_CMDQ_DATA_RD_1_CMDQ_SRC_PIPE_F_SHFT                                      0x0
+
+#define HWIO_IPA_UC_RX_HND_CMDQ_DATA_RD_2_ADDR                                               (IPA_DEBUG_REG_BASE      + 0x00000558)
+#define HWIO_IPA_UC_RX_HND_CMDQ_DATA_RD_2_PHYS                                               (IPA_DEBUG_REG_BASE_PHYS + 0x00000558)
+#define HWIO_IPA_UC_RX_HND_CMDQ_DATA_RD_2_OFFS                                               (IPA_DEBUG_REG_BASE_OFFS + 0x00000558)
+#define HWIO_IPA_UC_RX_HND_CMDQ_DATA_RD_2_RMSK                                               0xffffffff
+#define HWIO_IPA_UC_RX_HND_CMDQ_DATA_RD_2_ATTR                                                      0x1
+#define HWIO_IPA_UC_RX_HND_CMDQ_DATA_RD_2_IN          \
+        in_dword_masked(HWIO_IPA_UC_RX_HND_CMDQ_DATA_RD_2_ADDR, HWIO_IPA_UC_RX_HND_CMDQ_DATA_RD_2_RMSK)
+#define HWIO_IPA_UC_RX_HND_CMDQ_DATA_RD_2_INM(m)      \
+        in_dword_masked(HWIO_IPA_UC_RX_HND_CMDQ_DATA_RD_2_ADDR, m)
+#define HWIO_IPA_UC_RX_HND_CMDQ_DATA_RD_2_CMDQ_ADDR_LSB_F_BMSK                               0xffffffff
+#define HWIO_IPA_UC_RX_HND_CMDQ_DATA_RD_2_CMDQ_ADDR_LSB_F_SHFT                                      0x0
+
+#define HWIO_IPA_UC_RX_HND_CMDQ_DATA_RD_3_ADDR                                               (IPA_DEBUG_REG_BASE      + 0x0000055c)
+#define HWIO_IPA_UC_RX_HND_CMDQ_DATA_RD_3_PHYS                                               (IPA_DEBUG_REG_BASE_PHYS + 0x0000055c)
+#define HWIO_IPA_UC_RX_HND_CMDQ_DATA_RD_3_OFFS                                               (IPA_DEBUG_REG_BASE_OFFS + 0x0000055c)
+#define HWIO_IPA_UC_RX_HND_CMDQ_DATA_RD_3_RMSK                                               0xffffffff
+#define HWIO_IPA_UC_RX_HND_CMDQ_DATA_RD_3_ATTR                                                      0x1
+#define HWIO_IPA_UC_RX_HND_CMDQ_DATA_RD_3_IN          \
+        in_dword_masked(HWIO_IPA_UC_RX_HND_CMDQ_DATA_RD_3_ADDR, HWIO_IPA_UC_RX_HND_CMDQ_DATA_RD_3_RMSK)
+#define HWIO_IPA_UC_RX_HND_CMDQ_DATA_RD_3_INM(m)      \
+        in_dword_masked(HWIO_IPA_UC_RX_HND_CMDQ_DATA_RD_3_ADDR, m)
+#define HWIO_IPA_UC_RX_HND_CMDQ_DATA_RD_3_CMDQ_ADDR_MSB_F_BMSK                               0xffffffff
+#define HWIO_IPA_UC_RX_HND_CMDQ_DATA_RD_3_CMDQ_ADDR_MSB_F_SHFT                                      0x0
+
+#define HWIO_IPA_UC_RX_HND_CMDQ_STATUS_ADDR                                                  (IPA_DEBUG_REG_BASE      + 0x00000560)
+#define HWIO_IPA_UC_RX_HND_CMDQ_STATUS_PHYS                                                  (IPA_DEBUG_REG_BASE_PHYS + 0x00000560)
+#define HWIO_IPA_UC_RX_HND_CMDQ_STATUS_OFFS                                                  (IPA_DEBUG_REG_BASE_OFFS + 0x00000560)
+#define HWIO_IPA_UC_RX_HND_CMDQ_STATUS_RMSK                                                       0x7ff
+#define HWIO_IPA_UC_RX_HND_CMDQ_STATUS_ATTR                                                         0x1
+#define HWIO_IPA_UC_RX_HND_CMDQ_STATUS_IN          \
+        in_dword_masked(HWIO_IPA_UC_RX_HND_CMDQ_STATUS_ADDR, HWIO_IPA_UC_RX_HND_CMDQ_STATUS_RMSK)
+#define HWIO_IPA_UC_RX_HND_CMDQ_STATUS_INM(m)      \
+        in_dword_masked(HWIO_IPA_UC_RX_HND_CMDQ_STATUS_ADDR, m)
+#define HWIO_IPA_UC_RX_HND_CMDQ_STATUS_CMDQ_DEPTH_BMSK                                            0x780
+#define HWIO_IPA_UC_RX_HND_CMDQ_STATUS_CMDQ_DEPTH_SHFT                                              0x7
+#define HWIO_IPA_UC_RX_HND_CMDQ_STATUS_CMDQ_COUNT_BMSK                                             0x78
+#define HWIO_IPA_UC_RX_HND_CMDQ_STATUS_CMDQ_COUNT_SHFT                                              0x3
+#define HWIO_IPA_UC_RX_HND_CMDQ_STATUS_CMDQ_FULL_BMSK                                               0x4
+#define HWIO_IPA_UC_RX_HND_CMDQ_STATUS_CMDQ_FULL_SHFT                                               0x2
+#define HWIO_IPA_UC_RX_HND_CMDQ_STATUS_CMDQ_EMPTY_BMSK                                              0x2
+#define HWIO_IPA_UC_RX_HND_CMDQ_STATUS_CMDQ_EMPTY_SHFT                                              0x1
+#define HWIO_IPA_UC_RX_HND_CMDQ_STATUS_STATUS_BMSK                                                  0x1
+#define HWIO_IPA_UC_RX_HND_CMDQ_STATUS_STATUS_SHFT                                                  0x0
+
+#define HWIO_IPA_RAM_HW_FIRST_ADDR                                                           (IPA_DEBUG_REG_BASE      + 0x00000564)
+#define HWIO_IPA_RAM_HW_FIRST_PHYS                                                           (IPA_DEBUG_REG_BASE_PHYS + 0x00000564)
+#define HWIO_IPA_RAM_HW_FIRST_OFFS                                                           (IPA_DEBUG_REG_BASE_OFFS + 0x00000564)
+#define HWIO_IPA_RAM_HW_FIRST_RMSK                                                           0xffffffff
+#define HWIO_IPA_RAM_HW_FIRST_ATTR                                                                  0x1
+#define HWIO_IPA_RAM_HW_FIRST_IN          \
+        in_dword_masked(HWIO_IPA_RAM_HW_FIRST_ADDR, HWIO_IPA_RAM_HW_FIRST_RMSK)
+#define HWIO_IPA_RAM_HW_FIRST_INM(m)      \
+        in_dword_masked(HWIO_IPA_RAM_HW_FIRST_ADDR, m)
+#define HWIO_IPA_RAM_HW_FIRST_ADDRESS_BMSK                                                   0xffffffff
+#define HWIO_IPA_RAM_HW_FIRST_ADDRESS_SHFT                                                          0x0
+
+#define HWIO_IPA_RAM_HW_LAST_ADDR                                                            (IPA_DEBUG_REG_BASE      + 0x00000568)
+#define HWIO_IPA_RAM_HW_LAST_PHYS                                                            (IPA_DEBUG_REG_BASE_PHYS + 0x00000568)
+#define HWIO_IPA_RAM_HW_LAST_OFFS                                                            (IPA_DEBUG_REG_BASE_OFFS + 0x00000568)
+#define HWIO_IPA_RAM_HW_LAST_RMSK                                                            0xffffffff
+#define HWIO_IPA_RAM_HW_LAST_ATTR                                                                   0x1
+#define HWIO_IPA_RAM_HW_LAST_IN          \
+        in_dword_masked(HWIO_IPA_RAM_HW_LAST_ADDR, HWIO_IPA_RAM_HW_LAST_RMSK)
+#define HWIO_IPA_RAM_HW_LAST_INM(m)      \
+        in_dword_masked(HWIO_IPA_RAM_HW_LAST_ADDR, m)
+#define HWIO_IPA_RAM_HW_LAST_ADDRESS_BMSK                                                    0xffffffff
+#define HWIO_IPA_RAM_HW_LAST_ADDRESS_SHFT                                                           0x0
+
+#define HWIO_IPA_RAM_FRAG_FRST_BASE_ADDR_ADDR                                                (IPA_DEBUG_REG_BASE      + 0x00000570)
+#define HWIO_IPA_RAM_FRAG_FRST_BASE_ADDR_PHYS                                                (IPA_DEBUG_REG_BASE_PHYS + 0x00000570)
+#define HWIO_IPA_RAM_FRAG_FRST_BASE_ADDR_OFFS                                                (IPA_DEBUG_REG_BASE_OFFS + 0x00000570)
+#define HWIO_IPA_RAM_FRAG_FRST_BASE_ADDR_RMSK                                                0xffffffff
+#define HWIO_IPA_RAM_FRAG_FRST_BASE_ADDR_ATTR                                                       0x1
+#define HWIO_IPA_RAM_FRAG_FRST_BASE_ADDR_IN          \
+        in_dword_masked(HWIO_IPA_RAM_FRAG_FRST_BASE_ADDR_ADDR, HWIO_IPA_RAM_FRAG_FRST_BASE_ADDR_RMSK)
+#define HWIO_IPA_RAM_FRAG_FRST_BASE_ADDR_INM(m)      \
+        in_dword_masked(HWIO_IPA_RAM_FRAG_FRST_BASE_ADDR_ADDR, m)
+#define HWIO_IPA_RAM_FRAG_FRST_BASE_ADDR_ADDRESS_BMSK                                        0xffffffff
+#define HWIO_IPA_RAM_FRAG_FRST_BASE_ADDR_ADDRESS_SHFT                                               0x0
+
+#define HWIO_IPA_RAM_FRAG_SCND_BASE_ADDR_ADDR                                                (IPA_DEBUG_REG_BASE      + 0x00000574)
+#define HWIO_IPA_RAM_FRAG_SCND_BASE_ADDR_PHYS                                                (IPA_DEBUG_REG_BASE_PHYS + 0x00000574)
+#define HWIO_IPA_RAM_FRAG_SCND_BASE_ADDR_OFFS                                                (IPA_DEBUG_REG_BASE_OFFS + 0x00000574)
+#define HWIO_IPA_RAM_FRAG_SCND_BASE_ADDR_RMSK                                                0xffffffff
+#define HWIO_IPA_RAM_FRAG_SCND_BASE_ADDR_ATTR                                                       0x1
+#define HWIO_IPA_RAM_FRAG_SCND_BASE_ADDR_IN          \
+        in_dword_masked(HWIO_IPA_RAM_FRAG_SCND_BASE_ADDR_ADDR, HWIO_IPA_RAM_FRAG_SCND_BASE_ADDR_RMSK)
+#define HWIO_IPA_RAM_FRAG_SCND_BASE_ADDR_INM(m)      \
+        in_dword_masked(HWIO_IPA_RAM_FRAG_SCND_BASE_ADDR_ADDR, m)
+#define HWIO_IPA_RAM_FRAG_SCND_BASE_ADDR_ADDRESS_BMSK                                        0xffffffff
+#define HWIO_IPA_RAM_FRAG_SCND_BASE_ADDR_ADDRESS_SHFT                                               0x0
+
+#define HWIO_IPA_RAM_GSI_TLV_BASE_ADDR_ADDR                                                  (IPA_DEBUG_REG_BASE      + 0x00000578)
+#define HWIO_IPA_RAM_GSI_TLV_BASE_ADDR_PHYS                                                  (IPA_DEBUG_REG_BASE_PHYS + 0x00000578)
+#define HWIO_IPA_RAM_GSI_TLV_BASE_ADDR_OFFS                                                  (IPA_DEBUG_REG_BASE_OFFS + 0x00000578)
+#define HWIO_IPA_RAM_GSI_TLV_BASE_ADDR_RMSK                                                  0xffffffff
+#define HWIO_IPA_RAM_GSI_TLV_BASE_ADDR_ATTR                                                         0x1
+#define HWIO_IPA_RAM_GSI_TLV_BASE_ADDR_IN          \
+        in_dword_masked(HWIO_IPA_RAM_GSI_TLV_BASE_ADDR_ADDR, HWIO_IPA_RAM_GSI_TLV_BASE_ADDR_RMSK)
+#define HWIO_IPA_RAM_GSI_TLV_BASE_ADDR_INM(m)      \
+        in_dword_masked(HWIO_IPA_RAM_GSI_TLV_BASE_ADDR_ADDR, m)
+#define HWIO_IPA_RAM_GSI_TLV_BASE_ADDR_ADDRESS_BMSK                                          0xffffffff
+#define HWIO_IPA_RAM_GSI_TLV_BASE_ADDR_ADDRESS_SHFT                                                 0x0
+
+#define HWIO_IPA_RAM_DCPH_KEYS_FIRST_ADDR                                                    (IPA_DEBUG_REG_BASE      + 0x0000057c)
+#define HWIO_IPA_RAM_DCPH_KEYS_FIRST_PHYS                                                    (IPA_DEBUG_REG_BASE_PHYS + 0x0000057c)
+#define HWIO_IPA_RAM_DCPH_KEYS_FIRST_OFFS                                                    (IPA_DEBUG_REG_BASE_OFFS + 0x0000057c)
+#define HWIO_IPA_RAM_DCPH_KEYS_FIRST_RMSK                                                    0xffffffff
+#define HWIO_IPA_RAM_DCPH_KEYS_FIRST_ATTR                                                           0x1
+#define HWIO_IPA_RAM_DCPH_KEYS_FIRST_IN          \
+        in_dword_masked(HWIO_IPA_RAM_DCPH_KEYS_FIRST_ADDR, HWIO_IPA_RAM_DCPH_KEYS_FIRST_RMSK)
+#define HWIO_IPA_RAM_DCPH_KEYS_FIRST_INM(m)      \
+        in_dword_masked(HWIO_IPA_RAM_DCPH_KEYS_FIRST_ADDR, m)
+#define HWIO_IPA_RAM_DCPH_KEYS_FIRST_ADDRESS_BMSK                                            0xffffffff
+#define HWIO_IPA_RAM_DCPH_KEYS_FIRST_ADDRESS_SHFT                                                   0x0
+
+#define HWIO_IPA_RAM_DCPH_KEYS_LAST_ADDR                                                     (IPA_DEBUG_REG_BASE      + 0x00000580)
+#define HWIO_IPA_RAM_DCPH_KEYS_LAST_PHYS                                                     (IPA_DEBUG_REG_BASE_PHYS + 0x00000580)
+#define HWIO_IPA_RAM_DCPH_KEYS_LAST_OFFS                                                     (IPA_DEBUG_REG_BASE_OFFS + 0x00000580)
+#define HWIO_IPA_RAM_DCPH_KEYS_LAST_RMSK                                                     0xffffffff
+#define HWIO_IPA_RAM_DCPH_KEYS_LAST_ATTR                                                            0x1
+#define HWIO_IPA_RAM_DCPH_KEYS_LAST_IN          \
+        in_dword_masked(HWIO_IPA_RAM_DCPH_KEYS_LAST_ADDR, HWIO_IPA_RAM_DCPH_KEYS_LAST_RMSK)
+#define HWIO_IPA_RAM_DCPH_KEYS_LAST_INM(m)      \
+        in_dword_masked(HWIO_IPA_RAM_DCPH_KEYS_LAST_ADDR, m)
+#define HWIO_IPA_RAM_DCPH_KEYS_LAST_ADDRESS_BMSK                                             0xffffffff
+#define HWIO_IPA_RAM_DCPH_KEYS_LAST_ADDRESS_SHFT                                                    0x0
+
+#define HWIO_IPA_DPS_SEQUENCER_FIRST_ADDR                                                    (IPA_DEBUG_REG_BASE      + 0x00000584)
+#define HWIO_IPA_DPS_SEQUENCER_FIRST_PHYS                                                    (IPA_DEBUG_REG_BASE_PHYS + 0x00000584)
+#define HWIO_IPA_DPS_SEQUENCER_FIRST_OFFS                                                    (IPA_DEBUG_REG_BASE_OFFS + 0x00000584)
+#define HWIO_IPA_DPS_SEQUENCER_FIRST_RMSK                                                    0xffffffff
+#define HWIO_IPA_DPS_SEQUENCER_FIRST_ATTR                                                           0x1
+#define HWIO_IPA_DPS_SEQUENCER_FIRST_IN          \
+        in_dword_masked(HWIO_IPA_DPS_SEQUENCER_FIRST_ADDR, HWIO_IPA_DPS_SEQUENCER_FIRST_RMSK)
+#define HWIO_IPA_DPS_SEQUENCER_FIRST_INM(m)      \
+        in_dword_masked(HWIO_IPA_DPS_SEQUENCER_FIRST_ADDR, m)
+#define HWIO_IPA_DPS_SEQUENCER_FIRST_ADDRESS_BMSK                                            0xffffffff
+#define HWIO_IPA_DPS_SEQUENCER_FIRST_ADDRESS_SHFT                                                   0x0
+
+#define HWIO_IPA_DPS_SEQUENCER_LAST_ADDR                                                     (IPA_DEBUG_REG_BASE      + 0x00000588)
+#define HWIO_IPA_DPS_SEQUENCER_LAST_PHYS                                                     (IPA_DEBUG_REG_BASE_PHYS + 0x00000588)
+#define HWIO_IPA_DPS_SEQUENCER_LAST_OFFS                                                     (IPA_DEBUG_REG_BASE_OFFS + 0x00000588)
+#define HWIO_IPA_DPS_SEQUENCER_LAST_RMSK                                                     0xffffffff
+#define HWIO_IPA_DPS_SEQUENCER_LAST_ATTR                                                            0x1
+#define HWIO_IPA_DPS_SEQUENCER_LAST_IN          \
+        in_dword_masked(HWIO_IPA_DPS_SEQUENCER_LAST_ADDR, HWIO_IPA_DPS_SEQUENCER_LAST_RMSK)
+#define HWIO_IPA_DPS_SEQUENCER_LAST_INM(m)      \
+        in_dword_masked(HWIO_IPA_DPS_SEQUENCER_LAST_ADDR, m)
+#define HWIO_IPA_DPS_SEQUENCER_LAST_ADDRESS_BMSK                                             0xffffffff
+#define HWIO_IPA_DPS_SEQUENCER_LAST_ADDRESS_SHFT                                                    0x0
+
+#define HWIO_IPA_HPS_SEQUENCER_FIRST_ADDR                                                    (IPA_DEBUG_REG_BASE      + 0x0000058c)
+#define HWIO_IPA_HPS_SEQUENCER_FIRST_PHYS                                                    (IPA_DEBUG_REG_BASE_PHYS + 0x0000058c)
+#define HWIO_IPA_HPS_SEQUENCER_FIRST_OFFS                                                    (IPA_DEBUG_REG_BASE_OFFS + 0x0000058c)
+#define HWIO_IPA_HPS_SEQUENCER_FIRST_RMSK                                                    0xffffffff
+#define HWIO_IPA_HPS_SEQUENCER_FIRST_ATTR                                                           0x1
+#define HWIO_IPA_HPS_SEQUENCER_FIRST_IN          \
+        in_dword_masked(HWIO_IPA_HPS_SEQUENCER_FIRST_ADDR, HWIO_IPA_HPS_SEQUENCER_FIRST_RMSK)
+#define HWIO_IPA_HPS_SEQUENCER_FIRST_INM(m)      \
+        in_dword_masked(HWIO_IPA_HPS_SEQUENCER_FIRST_ADDR, m)
+#define HWIO_IPA_HPS_SEQUENCER_FIRST_ADDRESS_BMSK                                            0xffffffff
+#define HWIO_IPA_HPS_SEQUENCER_FIRST_ADDRESS_SHFT                                                   0x0
+
+#define HWIO_IPA_HPS_SEQUENCER_LAST_ADDR                                                     (IPA_DEBUG_REG_BASE      + 0x00000590)
+#define HWIO_IPA_HPS_SEQUENCER_LAST_PHYS                                                     (IPA_DEBUG_REG_BASE_PHYS + 0x00000590)
+#define HWIO_IPA_HPS_SEQUENCER_LAST_OFFS                                                     (IPA_DEBUG_REG_BASE_OFFS + 0x00000590)
+#define HWIO_IPA_HPS_SEQUENCER_LAST_RMSK                                                     0xffffffff
+#define HWIO_IPA_HPS_SEQUENCER_LAST_ATTR                                                            0x1
+#define HWIO_IPA_HPS_SEQUENCER_LAST_IN          \
+        in_dword_masked(HWIO_IPA_HPS_SEQUENCER_LAST_ADDR, HWIO_IPA_HPS_SEQUENCER_LAST_RMSK)
+#define HWIO_IPA_HPS_SEQUENCER_LAST_INM(m)      \
+        in_dword_masked(HWIO_IPA_HPS_SEQUENCER_LAST_ADDR, m)
+#define HWIO_IPA_HPS_SEQUENCER_LAST_ADDRESS_BMSK                                             0xffffffff
+#define HWIO_IPA_HPS_SEQUENCER_LAST_ADDRESS_SHFT                                                    0x0
+
+#define HWIO_IPA_RAM_PKT_CTX_BASE_ADDR_ADDR                                                  (IPA_DEBUG_REG_BASE      + 0x00000594)
+#define HWIO_IPA_RAM_PKT_CTX_BASE_ADDR_PHYS                                                  (IPA_DEBUG_REG_BASE_PHYS + 0x00000594)
+#define HWIO_IPA_RAM_PKT_CTX_BASE_ADDR_OFFS                                                  (IPA_DEBUG_REG_BASE_OFFS + 0x00000594)
+#define HWIO_IPA_RAM_PKT_CTX_BASE_ADDR_RMSK                                                  0xffffffff
+#define HWIO_IPA_RAM_PKT_CTX_BASE_ADDR_ATTR                                                         0x1
+#define HWIO_IPA_RAM_PKT_CTX_BASE_ADDR_IN          \
+        in_dword_masked(HWIO_IPA_RAM_PKT_CTX_BASE_ADDR_ADDR, HWIO_IPA_RAM_PKT_CTX_BASE_ADDR_RMSK)
+#define HWIO_IPA_RAM_PKT_CTX_BASE_ADDR_INM(m)      \
+        in_dword_masked(HWIO_IPA_RAM_PKT_CTX_BASE_ADDR_ADDR, m)
+#define HWIO_IPA_RAM_PKT_CTX_BASE_ADDR_ADDRESS_BMSK                                          0xffffffff
+#define HWIO_IPA_RAM_PKT_CTX_BASE_ADDR_ADDRESS_SHFT                                                 0x0
+
+#define HWIO_IPA_RAM_SW_AREA_BASE_ADDR_ADDR                                                  (IPA_DEBUG_REG_BASE      + 0x00000598)
+#define HWIO_IPA_RAM_SW_AREA_BASE_ADDR_PHYS                                                  (IPA_DEBUG_REG_BASE_PHYS + 0x00000598)
+#define HWIO_IPA_RAM_SW_AREA_BASE_ADDR_OFFS                                                  (IPA_DEBUG_REG_BASE_OFFS + 0x00000598)
+#define HWIO_IPA_RAM_SW_AREA_BASE_ADDR_RMSK                                                  0xffffffff
+#define HWIO_IPA_RAM_SW_AREA_BASE_ADDR_ATTR                                                         0x1
+#define HWIO_IPA_RAM_SW_AREA_BASE_ADDR_IN          \
+        in_dword_masked(HWIO_IPA_RAM_SW_AREA_BASE_ADDR_ADDR, HWIO_IPA_RAM_SW_AREA_BASE_ADDR_RMSK)
+#define HWIO_IPA_RAM_SW_AREA_BASE_ADDR_INM(m)      \
+        in_dword_masked(HWIO_IPA_RAM_SW_AREA_BASE_ADDR_ADDR, m)
+#define HWIO_IPA_RAM_SW_AREA_BASE_ADDR_ADDRESS_BMSK                                          0xffffffff
+#define HWIO_IPA_RAM_SW_AREA_BASE_ADDR_ADDRESS_SHFT                                                 0x0
+
+#define HWIO_IPA_RAM_HDRI_TYPE1_BASE_ADDR_ADDR                                               (IPA_DEBUG_REG_BASE      + 0x0000059c)
+#define HWIO_IPA_RAM_HDRI_TYPE1_BASE_ADDR_PHYS                                               (IPA_DEBUG_REG_BASE_PHYS + 0x0000059c)
+#define HWIO_IPA_RAM_HDRI_TYPE1_BASE_ADDR_OFFS                                               (IPA_DEBUG_REG_BASE_OFFS + 0x0000059c)
+#define HWIO_IPA_RAM_HDRI_TYPE1_BASE_ADDR_RMSK                                               0xffffffff
+#define HWIO_IPA_RAM_HDRI_TYPE1_BASE_ADDR_ATTR                                                      0x1
+#define HWIO_IPA_RAM_HDRI_TYPE1_BASE_ADDR_IN          \
+        in_dword_masked(HWIO_IPA_RAM_HDRI_TYPE1_BASE_ADDR_ADDR, HWIO_IPA_RAM_HDRI_TYPE1_BASE_ADDR_RMSK)
+#define HWIO_IPA_RAM_HDRI_TYPE1_BASE_ADDR_INM(m)      \
+        in_dword_masked(HWIO_IPA_RAM_HDRI_TYPE1_BASE_ADDR_ADDR, m)
+#define HWIO_IPA_RAM_HDRI_TYPE1_BASE_ADDR_ADDRESS_BMSK                                       0xffffffff
+#define HWIO_IPA_RAM_HDRI_TYPE1_BASE_ADDR_ADDRESS_SHFT                                              0x0
+
+#define HWIO_IPA_RAM_AGGR_NLO_COUNTERS_BASE_ADDR_ADDR                                        (IPA_DEBUG_REG_BASE      + 0x000005a0)
+#define HWIO_IPA_RAM_AGGR_NLO_COUNTERS_BASE_ADDR_PHYS                                        (IPA_DEBUG_REG_BASE_PHYS + 0x000005a0)
+#define HWIO_IPA_RAM_AGGR_NLO_COUNTERS_BASE_ADDR_OFFS                                        (IPA_DEBUG_REG_BASE_OFFS + 0x000005a0)
+#define HWIO_IPA_RAM_AGGR_NLO_COUNTERS_BASE_ADDR_RMSK                                        0xffffffff
+#define HWIO_IPA_RAM_AGGR_NLO_COUNTERS_BASE_ADDR_ATTR                                               0x1
+#define HWIO_IPA_RAM_AGGR_NLO_COUNTERS_BASE_ADDR_IN          \
+        in_dword_masked(HWIO_IPA_RAM_AGGR_NLO_COUNTERS_BASE_ADDR_ADDR, HWIO_IPA_RAM_AGGR_NLO_COUNTERS_BASE_ADDR_RMSK)
+#define HWIO_IPA_RAM_AGGR_NLO_COUNTERS_BASE_ADDR_INM(m)      \
+        in_dword_masked(HWIO_IPA_RAM_AGGR_NLO_COUNTERS_BASE_ADDR_ADDR, m)
+#define HWIO_IPA_RAM_AGGR_NLO_COUNTERS_BASE_ADDR_ADDRESS_BMSK                                0xffffffff
+#define HWIO_IPA_RAM_AGGR_NLO_COUNTERS_BASE_ADDR_ADDRESS_SHFT                                       0x0
+
+#define HWIO_IPA_RAM_NLO_VP_CACHE_BASE_ADDR_ADDR                                             (IPA_DEBUG_REG_BASE      + 0x000005a4)
+#define HWIO_IPA_RAM_NLO_VP_CACHE_BASE_ADDR_PHYS                                             (IPA_DEBUG_REG_BASE_PHYS + 0x000005a4)
+#define HWIO_IPA_RAM_NLO_VP_CACHE_BASE_ADDR_OFFS                                             (IPA_DEBUG_REG_BASE_OFFS + 0x000005a4)
+#define HWIO_IPA_RAM_NLO_VP_CACHE_BASE_ADDR_RMSK                                             0xffffffff
+#define HWIO_IPA_RAM_NLO_VP_CACHE_BASE_ADDR_ATTR                                                    0x1
+#define HWIO_IPA_RAM_NLO_VP_CACHE_BASE_ADDR_IN          \
+        in_dword_masked(HWIO_IPA_RAM_NLO_VP_CACHE_BASE_ADDR_ADDR, HWIO_IPA_RAM_NLO_VP_CACHE_BASE_ADDR_RMSK)
+#define HWIO_IPA_RAM_NLO_VP_CACHE_BASE_ADDR_INM(m)      \
+        in_dword_masked(HWIO_IPA_RAM_NLO_VP_CACHE_BASE_ADDR_ADDR, m)
+#define HWIO_IPA_RAM_NLO_VP_CACHE_BASE_ADDR_ADDRESS_BMSK                                     0xffffffff
+#define HWIO_IPA_RAM_NLO_VP_CACHE_BASE_ADDR_ADDRESS_SHFT                                            0x0
+
+#define HWIO_IPA_RAM_COAL_VP_CACHE_BASE_ADDR_ADDR                                            (IPA_DEBUG_REG_BASE      + 0x000005a8)
+#define HWIO_IPA_RAM_COAL_VP_CACHE_BASE_ADDR_PHYS                                            (IPA_DEBUG_REG_BASE_PHYS + 0x000005a8)
+#define HWIO_IPA_RAM_COAL_VP_CACHE_BASE_ADDR_OFFS                                            (IPA_DEBUG_REG_BASE_OFFS + 0x000005a8)
+#define HWIO_IPA_RAM_COAL_VP_CACHE_BASE_ADDR_RMSK                                            0xffffffff
+#define HWIO_IPA_RAM_COAL_VP_CACHE_BASE_ADDR_ATTR                                                   0x1
+#define HWIO_IPA_RAM_COAL_VP_CACHE_BASE_ADDR_IN          \
+        in_dword_masked(HWIO_IPA_RAM_COAL_VP_CACHE_BASE_ADDR_ADDR, HWIO_IPA_RAM_COAL_VP_CACHE_BASE_ADDR_RMSK)
+#define HWIO_IPA_RAM_COAL_VP_CACHE_BASE_ADDR_INM(m)      \
+        in_dword_masked(HWIO_IPA_RAM_COAL_VP_CACHE_BASE_ADDR_ADDR, m)
+#define HWIO_IPA_RAM_COAL_VP_CACHE_BASE_ADDR_ADDRESS_BMSK                                    0xffffffff
+#define HWIO_IPA_RAM_COAL_VP_CACHE_BASE_ADDR_ADDRESS_SHFT                                           0x0
+
+#define HWIO_IPA_RAM_COAL_VP_FIFO_BASE_ADDR_ADDR                                             (IPA_DEBUG_REG_BASE      + 0x000005ac)
+#define HWIO_IPA_RAM_COAL_VP_FIFO_BASE_ADDR_PHYS                                             (IPA_DEBUG_REG_BASE_PHYS + 0x000005ac)
+#define HWIO_IPA_RAM_COAL_VP_FIFO_BASE_ADDR_OFFS                                             (IPA_DEBUG_REG_BASE_OFFS + 0x000005ac)
+#define HWIO_IPA_RAM_COAL_VP_FIFO_BASE_ADDR_RMSK                                             0xffffffff
+#define HWIO_IPA_RAM_COAL_VP_FIFO_BASE_ADDR_ATTR                                                    0x1
+#define HWIO_IPA_RAM_COAL_VP_FIFO_BASE_ADDR_IN          \
+        in_dword_masked(HWIO_IPA_RAM_COAL_VP_FIFO_BASE_ADDR_ADDR, HWIO_IPA_RAM_COAL_VP_FIFO_BASE_ADDR_RMSK)
+#define HWIO_IPA_RAM_COAL_VP_FIFO_BASE_ADDR_INM(m)      \
+        in_dword_masked(HWIO_IPA_RAM_COAL_VP_FIFO_BASE_ADDR_ADDR, m)
+#define HWIO_IPA_RAM_COAL_VP_FIFO_BASE_ADDR_ADDRESS_BMSK                                     0xffffffff
+#define HWIO_IPA_RAM_COAL_VP_FIFO_BASE_ADDR_ADDRESS_SHFT                                            0x0
+
+#define HWIO_IPA_RAM_AGGR_BASE_ADDR_ADDR                                                     (IPA_DEBUG_REG_BASE      + 0x000005b4)
+#define HWIO_IPA_RAM_AGGR_BASE_ADDR_PHYS                                                     (IPA_DEBUG_REG_BASE_PHYS + 0x000005b4)
+#define HWIO_IPA_RAM_AGGR_BASE_ADDR_OFFS                                                     (IPA_DEBUG_REG_BASE_OFFS + 0x000005b4)
+#define HWIO_IPA_RAM_AGGR_BASE_ADDR_RMSK                                                     0xffffffff
+#define HWIO_IPA_RAM_AGGR_BASE_ADDR_ATTR                                                            0x1
+#define HWIO_IPA_RAM_AGGR_BASE_ADDR_IN          \
+        in_dword_masked(HWIO_IPA_RAM_AGGR_BASE_ADDR_ADDR, HWIO_IPA_RAM_AGGR_BASE_ADDR_RMSK)
+#define HWIO_IPA_RAM_AGGR_BASE_ADDR_INM(m)      \
+        in_dword_masked(HWIO_IPA_RAM_AGGR_BASE_ADDR_ADDR, m)
+#define HWIO_IPA_RAM_AGGR_BASE_ADDR_ADDRESS_BMSK                                             0xffffffff
+#define HWIO_IPA_RAM_AGGR_BASE_ADDR_ADDRESS_SHFT                                                    0x0
+
+#define HWIO_IPA_RAM_TX_COUNTERS_BASE_ADDR_ADDR                                              (IPA_DEBUG_REG_BASE      + 0x000005b8)
+#define HWIO_IPA_RAM_TX_COUNTERS_BASE_ADDR_PHYS                                              (IPA_DEBUG_REG_BASE_PHYS + 0x000005b8)
+#define HWIO_IPA_RAM_TX_COUNTERS_BASE_ADDR_OFFS                                              (IPA_DEBUG_REG_BASE_OFFS + 0x000005b8)
+#define HWIO_IPA_RAM_TX_COUNTERS_BASE_ADDR_RMSK                                              0xffffffff
+#define HWIO_IPA_RAM_TX_COUNTERS_BASE_ADDR_ATTR                                                     0x1
+#define HWIO_IPA_RAM_TX_COUNTERS_BASE_ADDR_IN          \
+        in_dword_masked(HWIO_IPA_RAM_TX_COUNTERS_BASE_ADDR_ADDR, HWIO_IPA_RAM_TX_COUNTERS_BASE_ADDR_RMSK)
+#define HWIO_IPA_RAM_TX_COUNTERS_BASE_ADDR_INM(m)      \
+        in_dword_masked(HWIO_IPA_RAM_TX_COUNTERS_BASE_ADDR_ADDR, m)
+#define HWIO_IPA_RAM_TX_COUNTERS_BASE_ADDR_ADDRESS_BMSK                                      0xffffffff
+#define HWIO_IPA_RAM_TX_COUNTERS_BASE_ADDR_ADDRESS_SHFT                                             0x0
+
+#define HWIO_IPA_RAM_DPL_FIFO_BASE_ADDR_ADDR                                                 (IPA_DEBUG_REG_BASE      + 0x000005bc)
+#define HWIO_IPA_RAM_DPL_FIFO_BASE_ADDR_PHYS                                                 (IPA_DEBUG_REG_BASE_PHYS + 0x000005bc)
+#define HWIO_IPA_RAM_DPL_FIFO_BASE_ADDR_OFFS                                                 (IPA_DEBUG_REG_BASE_OFFS + 0x000005bc)
+#define HWIO_IPA_RAM_DPL_FIFO_BASE_ADDR_RMSK                                                 0xffffffff
+#define HWIO_IPA_RAM_DPL_FIFO_BASE_ADDR_ATTR                                                        0x1
+#define HWIO_IPA_RAM_DPL_FIFO_BASE_ADDR_IN          \
+        in_dword_masked(HWIO_IPA_RAM_DPL_FIFO_BASE_ADDR_ADDR, HWIO_IPA_RAM_DPL_FIFO_BASE_ADDR_RMSK)
+#define HWIO_IPA_RAM_DPL_FIFO_BASE_ADDR_INM(m)      \
+        in_dword_masked(HWIO_IPA_RAM_DPL_FIFO_BASE_ADDR_ADDR, m)
+#define HWIO_IPA_RAM_DPL_FIFO_BASE_ADDR_ADDRESS_BMSK                                         0xffffffff
+#define HWIO_IPA_RAM_DPL_FIFO_BASE_ADDR_ADDRESS_SHFT                                                0x0
+
+#define HWIO_IPA_RAM_COAL_MASTER_VP_CTX_BASE_ADDR_ADDR                                       (IPA_DEBUG_REG_BASE      + 0x000005c0)
+#define HWIO_IPA_RAM_COAL_MASTER_VP_CTX_BASE_ADDR_PHYS                                       (IPA_DEBUG_REG_BASE_PHYS + 0x000005c0)
+#define HWIO_IPA_RAM_COAL_MASTER_VP_CTX_BASE_ADDR_OFFS                                       (IPA_DEBUG_REG_BASE_OFFS + 0x000005c0)
+#define HWIO_IPA_RAM_COAL_MASTER_VP_CTX_BASE_ADDR_RMSK                                       0xffffffff
+#define HWIO_IPA_RAM_COAL_MASTER_VP_CTX_BASE_ADDR_ATTR                                              0x1
+#define HWIO_IPA_RAM_COAL_MASTER_VP_CTX_BASE_ADDR_IN          \
+        in_dword_masked(HWIO_IPA_RAM_COAL_MASTER_VP_CTX_BASE_ADDR_ADDR, HWIO_IPA_RAM_COAL_MASTER_VP_CTX_BASE_ADDR_RMSK)
+#define HWIO_IPA_RAM_COAL_MASTER_VP_CTX_BASE_ADDR_INM(m)      \
+        in_dword_masked(HWIO_IPA_RAM_COAL_MASTER_VP_CTX_BASE_ADDR_ADDR, m)
+#define HWIO_IPA_RAM_COAL_MASTER_VP_CTX_BASE_ADDR_ADDRESS_BMSK                               0xffffffff
+#define HWIO_IPA_RAM_COAL_MASTER_VP_CTX_BASE_ADDR_ADDRESS_SHFT                                      0x0
+
+#define HWIO_IPA_RAM_COAL_MASTER_VP_AGGR_BASE_ADDR_ADDR                                      (IPA_DEBUG_REG_BASE      + 0x000005c4)
+#define HWIO_IPA_RAM_COAL_MASTER_VP_AGGR_BASE_ADDR_PHYS                                      (IPA_DEBUG_REG_BASE_PHYS + 0x000005c4)
+#define HWIO_IPA_RAM_COAL_MASTER_VP_AGGR_BASE_ADDR_OFFS                                      (IPA_DEBUG_REG_BASE_OFFS + 0x000005c4)
+#define HWIO_IPA_RAM_COAL_MASTER_VP_AGGR_BASE_ADDR_RMSK                                      0xffffffff
+#define HWIO_IPA_RAM_COAL_MASTER_VP_AGGR_BASE_ADDR_ATTR                                             0x1
+#define HWIO_IPA_RAM_COAL_MASTER_VP_AGGR_BASE_ADDR_IN          \
+        in_dword_masked(HWIO_IPA_RAM_COAL_MASTER_VP_AGGR_BASE_ADDR_ADDR, HWIO_IPA_RAM_COAL_MASTER_VP_AGGR_BASE_ADDR_RMSK)
+#define HWIO_IPA_RAM_COAL_MASTER_VP_AGGR_BASE_ADDR_INM(m)      \
+        in_dword_masked(HWIO_IPA_RAM_COAL_MASTER_VP_AGGR_BASE_ADDR_ADDR, m)
+#define HWIO_IPA_RAM_COAL_MASTER_VP_AGGR_BASE_ADDR_ADDRESS_BMSK                              0xffffffff
+#define HWIO_IPA_RAM_COAL_MASTER_VP_AGGR_BASE_ADDR_ADDRESS_SHFT                                     0x0
+
+#define HWIO_IPA_RAM_COAL_SLAVE_VP_CTX_BASE_ADDR_ADDR                                        (IPA_DEBUG_REG_BASE      + 0x000005c8)
+#define HWIO_IPA_RAM_COAL_SLAVE_VP_CTX_BASE_ADDR_PHYS                                        (IPA_DEBUG_REG_BASE_PHYS + 0x000005c8)
+#define HWIO_IPA_RAM_COAL_SLAVE_VP_CTX_BASE_ADDR_OFFS                                        (IPA_DEBUG_REG_BASE_OFFS + 0x000005c8)
+#define HWIO_IPA_RAM_COAL_SLAVE_VP_CTX_BASE_ADDR_RMSK                                        0xffffffff
+#define HWIO_IPA_RAM_COAL_SLAVE_VP_CTX_BASE_ADDR_ATTR                                               0x1
+#define HWIO_IPA_RAM_COAL_SLAVE_VP_CTX_BASE_ADDR_IN          \
+        in_dword_masked(HWIO_IPA_RAM_COAL_SLAVE_VP_CTX_BASE_ADDR_ADDR, HWIO_IPA_RAM_COAL_SLAVE_VP_CTX_BASE_ADDR_RMSK)
+#define HWIO_IPA_RAM_COAL_SLAVE_VP_CTX_BASE_ADDR_INM(m)      \
+        in_dword_masked(HWIO_IPA_RAM_COAL_SLAVE_VP_CTX_BASE_ADDR_ADDR, m)
+#define HWIO_IPA_RAM_COAL_SLAVE_VP_CTX_BASE_ADDR_ADDRESS_BMSK                                0xffffffff
+#define HWIO_IPA_RAM_COAL_SLAVE_VP_CTX_BASE_ADDR_ADDRESS_SHFT                                       0x0
+
+#define HWIO_IPA_RAM_UL_NLO_AGGR_BASE_ADDR_ADDR                                              (IPA_DEBUG_REG_BASE      + 0x000005cc)
+#define HWIO_IPA_RAM_UL_NLO_AGGR_BASE_ADDR_PHYS                                              (IPA_DEBUG_REG_BASE_PHYS + 0x000005cc)
+#define HWIO_IPA_RAM_UL_NLO_AGGR_BASE_ADDR_OFFS                                              (IPA_DEBUG_REG_BASE_OFFS + 0x000005cc)
+#define HWIO_IPA_RAM_UL_NLO_AGGR_BASE_ADDR_RMSK                                              0xffffffff
+#define HWIO_IPA_RAM_UL_NLO_AGGR_BASE_ADDR_ATTR                                                     0x1
+#define HWIO_IPA_RAM_UL_NLO_AGGR_BASE_ADDR_IN          \
+        in_dword_masked(HWIO_IPA_RAM_UL_NLO_AGGR_BASE_ADDR_ADDR, HWIO_IPA_RAM_UL_NLO_AGGR_BASE_ADDR_RMSK)
+#define HWIO_IPA_RAM_UL_NLO_AGGR_BASE_ADDR_INM(m)      \
+        in_dword_masked(HWIO_IPA_RAM_UL_NLO_AGGR_BASE_ADDR_ADDR, m)
+#define HWIO_IPA_RAM_UL_NLO_AGGR_BASE_ADDR_ADDRESS_BMSK                                      0xffffffff
+#define HWIO_IPA_RAM_UL_NLO_AGGR_BASE_ADDR_ADDRESS_SHFT                                             0x0
+
+#define HWIO_IPA_RAM_UC_IRAM_ADDR_BASE_ADDR_ADDR                                             (IPA_DEBUG_REG_BASE      + 0x000005d0)
+#define HWIO_IPA_RAM_UC_IRAM_ADDR_BASE_ADDR_PHYS                                             (IPA_DEBUG_REG_BASE_PHYS + 0x000005d0)
+#define HWIO_IPA_RAM_UC_IRAM_ADDR_BASE_ADDR_OFFS                                             (IPA_DEBUG_REG_BASE_OFFS + 0x000005d0)
+#define HWIO_IPA_RAM_UC_IRAM_ADDR_BASE_ADDR_RMSK                                             0xffffffff
+#define HWIO_IPA_RAM_UC_IRAM_ADDR_BASE_ADDR_ATTR                                                    0x1
+#define HWIO_IPA_RAM_UC_IRAM_ADDR_BASE_ADDR_IN          \
+        in_dword_masked(HWIO_IPA_RAM_UC_IRAM_ADDR_BASE_ADDR_ADDR, HWIO_IPA_RAM_UC_IRAM_ADDR_BASE_ADDR_RMSK)
+#define HWIO_IPA_RAM_UC_IRAM_ADDR_BASE_ADDR_INM(m)      \
+        in_dword_masked(HWIO_IPA_RAM_UC_IRAM_ADDR_BASE_ADDR_ADDR, m)
+#define HWIO_IPA_RAM_UC_IRAM_ADDR_BASE_ADDR_ADDRESS_BMSK                                     0xffffffff
+#define HWIO_IPA_RAM_UC_IRAM_ADDR_BASE_ADDR_ADDRESS_SHFT                                            0x0
+
+#define HWIO_IPA_RAM_SNIFFER_HW_BASE_ADDR_ADDR                                               (IPA_DEBUG_REG_BASE      + 0x000005d4)
+#define HWIO_IPA_RAM_SNIFFER_HW_BASE_ADDR_PHYS                                               (IPA_DEBUG_REG_BASE_PHYS + 0x000005d4)
+#define HWIO_IPA_RAM_SNIFFER_HW_BASE_ADDR_OFFS                                               (IPA_DEBUG_REG_BASE_OFFS + 0x000005d4)
+#define HWIO_IPA_RAM_SNIFFER_HW_BASE_ADDR_RMSK                                               0xffffffff
+#define HWIO_IPA_RAM_SNIFFER_HW_BASE_ADDR_ATTR                                                      0x1
+#define HWIO_IPA_RAM_SNIFFER_HW_BASE_ADDR_IN          \
+        in_dword_masked(HWIO_IPA_RAM_SNIFFER_HW_BASE_ADDR_ADDR, HWIO_IPA_RAM_SNIFFER_HW_BASE_ADDR_RMSK)
+#define HWIO_IPA_RAM_SNIFFER_HW_BASE_ADDR_INM(m)      \
+        in_dword_masked(HWIO_IPA_RAM_SNIFFER_HW_BASE_ADDR_ADDR, m)
+#define HWIO_IPA_RAM_SNIFFER_HW_BASE_ADDR_ADDRESS_BMSK                                       0xffffffff
+#define HWIO_IPA_RAM_SNIFFER_HW_BASE_ADDR_ADDRESS_SHFT                                              0x0
+
+#define HWIO_IPA_RAM_FILTER_ROUTER_CACHE_BASE_ADDR_ADDR                                      (IPA_DEBUG_REG_BASE      + 0x000005d8)
+#define HWIO_IPA_RAM_FILTER_ROUTER_CACHE_BASE_ADDR_PHYS                                      (IPA_DEBUG_REG_BASE_PHYS + 0x000005d8)
+#define HWIO_IPA_RAM_FILTER_ROUTER_CACHE_BASE_ADDR_OFFS                                      (IPA_DEBUG_REG_BASE_OFFS + 0x000005d8)
+#define HWIO_IPA_RAM_FILTER_ROUTER_CACHE_BASE_ADDR_RMSK                                      0xffffffff
+#define HWIO_IPA_RAM_FILTER_ROUTER_CACHE_BASE_ADDR_ATTR                                             0x1
+#define HWIO_IPA_RAM_FILTER_ROUTER_CACHE_BASE_ADDR_IN          \
+        in_dword_masked(HWIO_IPA_RAM_FILTER_ROUTER_CACHE_BASE_ADDR_ADDR, HWIO_IPA_RAM_FILTER_ROUTER_CACHE_BASE_ADDR_RMSK)
+#define HWIO_IPA_RAM_FILTER_ROUTER_CACHE_BASE_ADDR_INM(m)      \
+        in_dword_masked(HWIO_IPA_RAM_FILTER_ROUTER_CACHE_BASE_ADDR_ADDR, m)
+#define HWIO_IPA_RAM_FILTER_ROUTER_CACHE_BASE_ADDR_ADDRESS_BMSK                              0xffffffff
+#define HWIO_IPA_RAM_FILTER_ROUTER_CACHE_BASE_ADDR_ADDRESS_SHFT                                     0x0
+
+#define HWIO_IPA_SPARE_REG_1_ADDR                                                            (IPA_DEBUG_REG_BASE      + 0x000005dc)
+#define HWIO_IPA_SPARE_REG_1_PHYS                                                            (IPA_DEBUG_REG_BASE_PHYS + 0x000005dc)
+#define HWIO_IPA_SPARE_REG_1_OFFS                                                            (IPA_DEBUG_REG_BASE_OFFS + 0x000005dc)
+#define HWIO_IPA_SPARE_REG_1_RMSK                                                                0xffff
+#define HWIO_IPA_SPARE_REG_1_ATTR                                                                   0x3
+#define HWIO_IPA_SPARE_REG_1_IN          \
+        in_dword_masked(HWIO_IPA_SPARE_REG_1_ADDR, HWIO_IPA_SPARE_REG_1_RMSK)
+#define HWIO_IPA_SPARE_REG_1_INM(m)      \
+        in_dword_masked(HWIO_IPA_SPARE_REG_1_ADDR, m)
+#define HWIO_IPA_SPARE_REG_1_OUT(v)      \
+        out_dword(HWIO_IPA_SPARE_REG_1_ADDR,v)
+#define HWIO_IPA_SPARE_REG_1_OUTM(m,v) \
+        out_dword_masked_ns(HWIO_IPA_SPARE_REG_1_ADDR,m,v,HWIO_IPA_SPARE_REG_1_IN)
+#define HWIO_IPA_SPARE_REG_1_SPARE_BITS_BMSK                                                     0xffff
+#define HWIO_IPA_SPARE_REG_1_SPARE_BITS_SHFT                                                        0x0
+
+#define HWIO_IPA_HPS_UC2SEQ_PUSH_ADDR                                                        (IPA_DEBUG_REG_BASE      + 0x000005e0)
+#define HWIO_IPA_HPS_UC2SEQ_PUSH_PHYS                                                        (IPA_DEBUG_REG_BASE_PHYS + 0x000005e0)
+#define HWIO_IPA_HPS_UC2SEQ_PUSH_OFFS                                                        (IPA_DEBUG_REG_BASE_OFFS + 0x000005e0)
+#define HWIO_IPA_HPS_UC2SEQ_PUSH_RMSK                                                        0xc03fffff
+#define HWIO_IPA_HPS_UC2SEQ_PUSH_ATTR                                                               0x2
+#define HWIO_IPA_HPS_UC2SEQ_PUSH_OUT(v)      \
+        out_dword(HWIO_IPA_HPS_UC2SEQ_PUSH_ADDR,v)
+#define HWIO_IPA_HPS_UC2SEQ_PUSH_TYPE_BMSK                                                   0x80000000
+#define HWIO_IPA_HPS_UC2SEQ_PUSH_TYPE_SHFT                                                         0x1f
+#define HWIO_IPA_HPS_UC2SEQ_PUSH_VIRT_OPCODE_BMSK                                            0x40000000
+#define HWIO_IPA_HPS_UC2SEQ_PUSH_VIRT_OPCODE_SHFT                                                  0x1e
+#define HWIO_IPA_HPS_UC2SEQ_PUSH_CTX_ID_BMSK                                                   0x3c0000
+#define HWIO_IPA_HPS_UC2SEQ_PUSH_CTX_ID_SHFT                                                       0x12
+#define HWIO_IPA_HPS_UC2SEQ_PUSH_SRC_ID_BMSK                                                    0x3fc00
+#define HWIO_IPA_HPS_UC2SEQ_PUSH_SRC_ID_SHFT                                                        0xa
+#define HWIO_IPA_HPS_UC2SEQ_PUSH_SRC_FLAGS_BMSK                                                   0x300
+#define HWIO_IPA_HPS_UC2SEQ_PUSH_SRC_FLAGS_SHFT                                                     0x8
+#define HWIO_IPA_HPS_UC2SEQ_PUSH_SRC_PIPE_BMSK                                                     0xff
+#define HWIO_IPA_HPS_UC2SEQ_PUSH_SRC_PIPE_SHFT                                                      0x0
+
+#define HWIO_IPA_HPS_UC2SEQ_STATUS_ADDR                                                      (IPA_DEBUG_REG_BASE      + 0x000005e4)
+#define HWIO_IPA_HPS_UC2SEQ_STATUS_PHYS                                                      (IPA_DEBUG_REG_BASE_PHYS + 0x000005e4)
+#define HWIO_IPA_HPS_UC2SEQ_STATUS_OFFS                                                      (IPA_DEBUG_REG_BASE_OFFS + 0x000005e4)
+#define HWIO_IPA_HPS_UC2SEQ_STATUS_RMSK                                                             0xf
+#define HWIO_IPA_HPS_UC2SEQ_STATUS_ATTR                                                             0x1
+#define HWIO_IPA_HPS_UC2SEQ_STATUS_IN          \
+        in_dword_masked(HWIO_IPA_HPS_UC2SEQ_STATUS_ADDR, HWIO_IPA_HPS_UC2SEQ_STATUS_RMSK)
+#define HWIO_IPA_HPS_UC2SEQ_STATUS_INM(m)      \
+        in_dword_masked(HWIO_IPA_HPS_UC2SEQ_STATUS_ADDR, m)
+#define HWIO_IPA_HPS_UC2SEQ_STATUS_FILL_LEVEL_BMSK                                                  0xf
+#define HWIO_IPA_HPS_UC2SEQ_STATUS_FILL_LEVEL_SHFT                                                  0x0
+
+#define HWIO_IPA_HPS_SEQ2UC_RD_ADDR                                                          (IPA_DEBUG_REG_BASE      + 0x000005e8)
+#define HWIO_IPA_HPS_SEQ2UC_RD_PHYS                                                          (IPA_DEBUG_REG_BASE_PHYS + 0x000005e8)
+#define HWIO_IPA_HPS_SEQ2UC_RD_OFFS                                                          (IPA_DEBUG_REG_BASE_OFFS + 0x000005e8)
+#define HWIO_IPA_HPS_SEQ2UC_RD_RMSK                                                          0x803fffff
+#define HWIO_IPA_HPS_SEQ2UC_RD_ATTR                                                                 0x1
+#define HWIO_IPA_HPS_SEQ2UC_RD_IN          \
+        in_dword_masked(HWIO_IPA_HPS_SEQ2UC_RD_ADDR, HWIO_IPA_HPS_SEQ2UC_RD_RMSK)
+#define HWIO_IPA_HPS_SEQ2UC_RD_INM(m)      \
+        in_dword_masked(HWIO_IPA_HPS_SEQ2UC_RD_ADDR, m)
+#define HWIO_IPA_HPS_SEQ2UC_RD_TYPE_BMSK                                                     0x80000000
+#define HWIO_IPA_HPS_SEQ2UC_RD_TYPE_SHFT                                                           0x1f
+#define HWIO_IPA_HPS_SEQ2UC_RD_CTX_ID_BMSK                                                     0x3c0000
+#define HWIO_IPA_HPS_SEQ2UC_RD_CTX_ID_SHFT                                                         0x12
+#define HWIO_IPA_HPS_SEQ2UC_RD_SRC_ID_BMSK                                                      0x3fc00
+#define HWIO_IPA_HPS_SEQ2UC_RD_SRC_ID_SHFT                                                          0xa
+#define HWIO_IPA_HPS_SEQ2UC_RD_SRC_FLAGS_BMSK                                                     0x300
+#define HWIO_IPA_HPS_SEQ2UC_RD_SRC_FLAGS_SHFT                                                       0x8
+#define HWIO_IPA_HPS_SEQ2UC_RD_SRC_PIPE_BMSK                                                       0xff
+#define HWIO_IPA_HPS_SEQ2UC_RD_SRC_PIPE_SHFT                                                        0x0
+
+#define HWIO_IPA_HPS_SEQ2UC_STATUS_ADDR                                                      (IPA_DEBUG_REG_BASE      + 0x000005ec)
+#define HWIO_IPA_HPS_SEQ2UC_STATUS_PHYS                                                      (IPA_DEBUG_REG_BASE_PHYS + 0x000005ec)
+#define HWIO_IPA_HPS_SEQ2UC_STATUS_OFFS                                                      (IPA_DEBUG_REG_BASE_OFFS + 0x000005ec)
+#define HWIO_IPA_HPS_SEQ2UC_STATUS_RMSK                                                             0xf
+#define HWIO_IPA_HPS_SEQ2UC_STATUS_ATTR                                                             0x1
+#define HWIO_IPA_HPS_SEQ2UC_STATUS_IN          \
+        in_dword_masked(HWIO_IPA_HPS_SEQ2UC_STATUS_ADDR, HWIO_IPA_HPS_SEQ2UC_STATUS_RMSK)
+#define HWIO_IPA_HPS_SEQ2UC_STATUS_INM(m)      \
+        in_dword_masked(HWIO_IPA_HPS_SEQ2UC_STATUS_ADDR, m)
+#define HWIO_IPA_HPS_SEQ2UC_STATUS_FILL_LEVEL_BMSK                                                  0xf
+#define HWIO_IPA_HPS_SEQ2UC_STATUS_FILL_LEVEL_SHFT                                                  0x0
+
+#define HWIO_IPA_HPS_SEQ2UC_CMD_ADDR                                                         (IPA_DEBUG_REG_BASE      + 0x000005f0)
+#define HWIO_IPA_HPS_SEQ2UC_CMD_PHYS                                                         (IPA_DEBUG_REG_BASE_PHYS + 0x000005f0)
+#define HWIO_IPA_HPS_SEQ2UC_CMD_OFFS                                                         (IPA_DEBUG_REG_BASE_OFFS + 0x000005f0)
+#define HWIO_IPA_HPS_SEQ2UC_CMD_RMSK                                                                0x1
+#define HWIO_IPA_HPS_SEQ2UC_CMD_ATTR                                                                0x2
+#define HWIO_IPA_HPS_SEQ2UC_CMD_OUT(v)      \
+        out_dword(HWIO_IPA_HPS_SEQ2UC_CMD_ADDR,v)
+#define HWIO_IPA_HPS_SEQ2UC_CMD_POP_BMSK                                                            0x1
+#define HWIO_IPA_HPS_SEQ2UC_CMD_POP_SHFT                                                            0x0
+
+#define HWIO_IPA_DPS_UC2SEQ_PUSH_ADDR                                                        (IPA_DEBUG_REG_BASE      + 0x000005f4)
+#define HWIO_IPA_DPS_UC2SEQ_PUSH_PHYS                                                        (IPA_DEBUG_REG_BASE_PHYS + 0x000005f4)
+#define HWIO_IPA_DPS_UC2SEQ_PUSH_OFFS                                                        (IPA_DEBUG_REG_BASE_OFFS + 0x000005f4)
+#define HWIO_IPA_DPS_UC2SEQ_PUSH_RMSK                                                        0xbfffffff
+#define HWIO_IPA_DPS_UC2SEQ_PUSH_ATTR                                                               0x2
+#define HWIO_IPA_DPS_UC2SEQ_PUSH_OUT(v)      \
+        out_dword(HWIO_IPA_DPS_UC2SEQ_PUSH_ADDR,v)
+#define HWIO_IPA_DPS_UC2SEQ_PUSH_TYPE_BMSK                                                   0x80000000
+#define HWIO_IPA_DPS_UC2SEQ_PUSH_TYPE_SHFT                                                         0x1f
+#define HWIO_IPA_DPS_UC2SEQ_PUSH_DEST_PIPE_BMSK                                              0x3fc00000
+#define HWIO_IPA_DPS_UC2SEQ_PUSH_DEST_PIPE_SHFT                                                    0x16
+#define HWIO_IPA_DPS_UC2SEQ_PUSH_CTX_ID_BMSK                                                   0x3c0000
+#define HWIO_IPA_DPS_UC2SEQ_PUSH_CTX_ID_SHFT                                                       0x12
+#define HWIO_IPA_DPS_UC2SEQ_PUSH_SRC_ID_BMSK                                                    0x3fc00
+#define HWIO_IPA_DPS_UC2SEQ_PUSH_SRC_ID_SHFT                                                        0xa
+#define HWIO_IPA_DPS_UC2SEQ_PUSH_SRC_FLAGS_BMSK                                                   0x300
+#define HWIO_IPA_DPS_UC2SEQ_PUSH_SRC_FLAGS_SHFT                                                     0x8
+#define HWIO_IPA_DPS_UC2SEQ_PUSH_SRC_PIPE_BMSK                                                     0xff
+#define HWIO_IPA_DPS_UC2SEQ_PUSH_SRC_PIPE_SHFT                                                      0x0
+
+#define HWIO_IPA_DPS_UC2SEQ_STATUS_ADDR                                                      (IPA_DEBUG_REG_BASE      + 0x000005f8)
+#define HWIO_IPA_DPS_UC2SEQ_STATUS_PHYS                                                      (IPA_DEBUG_REG_BASE_PHYS + 0x000005f8)
+#define HWIO_IPA_DPS_UC2SEQ_STATUS_OFFS                                                      (IPA_DEBUG_REG_BASE_OFFS + 0x000005f8)
+#define HWIO_IPA_DPS_UC2SEQ_STATUS_RMSK                                                             0xf
+#define HWIO_IPA_DPS_UC2SEQ_STATUS_ATTR                                                             0x1
+#define HWIO_IPA_DPS_UC2SEQ_STATUS_IN          \
+        in_dword_masked(HWIO_IPA_DPS_UC2SEQ_STATUS_ADDR, HWIO_IPA_DPS_UC2SEQ_STATUS_RMSK)
+#define HWIO_IPA_DPS_UC2SEQ_STATUS_INM(m)      \
+        in_dword_masked(HWIO_IPA_DPS_UC2SEQ_STATUS_ADDR, m)
+#define HWIO_IPA_DPS_UC2SEQ_STATUS_FILL_LEVEL_BMSK                                                  0xf
+#define HWIO_IPA_DPS_UC2SEQ_STATUS_FILL_LEVEL_SHFT                                                  0x0
+
+#define HWIO_IPA_DPS_SEQ2UC_RD_ADDR                                                          (IPA_DEBUG_REG_BASE      + 0x000005fc)
+#define HWIO_IPA_DPS_SEQ2UC_RD_PHYS                                                          (IPA_DEBUG_REG_BASE_PHYS + 0x000005fc)
+#define HWIO_IPA_DPS_SEQ2UC_RD_OFFS                                                          (IPA_DEBUG_REG_BASE_OFFS + 0x000005fc)
+#define HWIO_IPA_DPS_SEQ2UC_RD_RMSK                                                          0xbfffffff
+#define HWIO_IPA_DPS_SEQ2UC_RD_ATTR                                                                 0x1
+#define HWIO_IPA_DPS_SEQ2UC_RD_IN          \
+        in_dword_masked(HWIO_IPA_DPS_SEQ2UC_RD_ADDR, HWIO_IPA_DPS_SEQ2UC_RD_RMSK)
+#define HWIO_IPA_DPS_SEQ2UC_RD_INM(m)      \
+        in_dword_masked(HWIO_IPA_DPS_SEQ2UC_RD_ADDR, m)
+#define HWIO_IPA_DPS_SEQ2UC_RD_TYPE_BMSK                                                     0x80000000
+#define HWIO_IPA_DPS_SEQ2UC_RD_TYPE_SHFT                                                           0x1f
+#define HWIO_IPA_DPS_SEQ2UC_RD_DEST_PIPE_BMSK                                                0x3fc00000
+#define HWIO_IPA_DPS_SEQ2UC_RD_DEST_PIPE_SHFT                                                      0x16
+#define HWIO_IPA_DPS_SEQ2UC_RD_CTX_ID_BMSK                                                     0x3c0000
+#define HWIO_IPA_DPS_SEQ2UC_RD_CTX_ID_SHFT                                                         0x12
+#define HWIO_IPA_DPS_SEQ2UC_RD_SRC_ID_BMSK                                                      0x3fc00
+#define HWIO_IPA_DPS_SEQ2UC_RD_SRC_ID_SHFT                                                          0xa
+#define HWIO_IPA_DPS_SEQ2UC_RD_SRC_FLAGS_BMSK                                                     0x300
+#define HWIO_IPA_DPS_SEQ2UC_RD_SRC_FLAGS_SHFT                                                       0x8
+#define HWIO_IPA_DPS_SEQ2UC_RD_SRC_PIPE_BMSK                                                       0xff
+#define HWIO_IPA_DPS_SEQ2UC_RD_SRC_PIPE_SHFT                                                        0x0
+
+#define HWIO_IPA_DPS_SEQ2UC_STATUS_ADDR                                                      (IPA_DEBUG_REG_BASE      + 0x00000600)
+#define HWIO_IPA_DPS_SEQ2UC_STATUS_PHYS                                                      (IPA_DEBUG_REG_BASE_PHYS + 0x00000600)
+#define HWIO_IPA_DPS_SEQ2UC_STATUS_OFFS                                                      (IPA_DEBUG_REG_BASE_OFFS + 0x00000600)
+#define HWIO_IPA_DPS_SEQ2UC_STATUS_RMSK                                                             0xf
+#define HWIO_IPA_DPS_SEQ2UC_STATUS_ATTR                                                             0x1
+#define HWIO_IPA_DPS_SEQ2UC_STATUS_IN          \
+        in_dword_masked(HWIO_IPA_DPS_SEQ2UC_STATUS_ADDR, HWIO_IPA_DPS_SEQ2UC_STATUS_RMSK)
+#define HWIO_IPA_DPS_SEQ2UC_STATUS_INM(m)      \
+        in_dword_masked(HWIO_IPA_DPS_SEQ2UC_STATUS_ADDR, m)
+#define HWIO_IPA_DPS_SEQ2UC_STATUS_FILL_LEVEL_BMSK                                                  0xf
+#define HWIO_IPA_DPS_SEQ2UC_STATUS_FILL_LEVEL_SHFT                                                  0x0
+
+#define HWIO_IPA_DPS_SEQ2UC_CMD_ADDR                                                         (IPA_DEBUG_REG_BASE      + 0x00000604)
+#define HWIO_IPA_DPS_SEQ2UC_CMD_PHYS                                                         (IPA_DEBUG_REG_BASE_PHYS + 0x00000604)
+#define HWIO_IPA_DPS_SEQ2UC_CMD_OFFS                                                         (IPA_DEBUG_REG_BASE_OFFS + 0x00000604)
+#define HWIO_IPA_DPS_SEQ2UC_CMD_RMSK                                                                0x1
+#define HWIO_IPA_DPS_SEQ2UC_CMD_ATTR                                                                0x2
+#define HWIO_IPA_DPS_SEQ2UC_CMD_OUT(v)      \
+        out_dword(HWIO_IPA_DPS_SEQ2UC_CMD_ADDR,v)
+#define HWIO_IPA_DPS_SEQ2UC_CMD_POP_BMSK                                                            0x1
+#define HWIO_IPA_DPS_SEQ2UC_CMD_POP_SHFT                                                            0x0
+
+#define HWIO_IPA_NTF_TX_CMDQ_CMD_ADDR                                                        (IPA_DEBUG_REG_BASE      + 0x00000608)
+#define HWIO_IPA_NTF_TX_CMDQ_CMD_PHYS                                                        (IPA_DEBUG_REG_BASE_PHYS + 0x00000608)
+#define HWIO_IPA_NTF_TX_CMDQ_CMD_OFFS                                                        (IPA_DEBUG_REG_BASE_OFFS + 0x00000608)
+#define HWIO_IPA_NTF_TX_CMDQ_CMD_RMSK                                                             0xff7
+#define HWIO_IPA_NTF_TX_CMDQ_CMD_ATTR                                                               0x3
+#define HWIO_IPA_NTF_TX_CMDQ_CMD_IN          \
+        in_dword_masked(HWIO_IPA_NTF_TX_CMDQ_CMD_ADDR, HWIO_IPA_NTF_TX_CMDQ_CMD_RMSK)
+#define HWIO_IPA_NTF_TX_CMDQ_CMD_INM(m)      \
+        in_dword_masked(HWIO_IPA_NTF_TX_CMDQ_CMD_ADDR, m)
+#define HWIO_IPA_NTF_TX_CMDQ_CMD_OUT(v)      \
+        out_dword(HWIO_IPA_NTF_TX_CMDQ_CMD_ADDR,v)
+#define HWIO_IPA_NTF_TX_CMDQ_CMD_OUTM(m,v) \
+        out_dword_masked_ns(HWIO_IPA_NTF_TX_CMDQ_CMD_ADDR,m,v,HWIO_IPA_NTF_TX_CMDQ_CMD_IN)
+#define HWIO_IPA_NTF_TX_CMDQ_CMD_CMD_CLIENT_BMSK                                                  0xff0
+#define HWIO_IPA_NTF_TX_CMDQ_CMD_CMD_CLIENT_SHFT                                                    0x4
+#define HWIO_IPA_NTF_TX_CMDQ_CMD_RD_REQ_BMSK                                                        0x4
+#define HWIO_IPA_NTF_TX_CMDQ_CMD_RD_REQ_SHFT                                                        0x2
+#define HWIO_IPA_NTF_TX_CMDQ_CMD_POP_CMD_BMSK                                                       0x2
+#define HWIO_IPA_NTF_TX_CMDQ_CMD_POP_CMD_SHFT                                                       0x1
+#define HWIO_IPA_NTF_TX_CMDQ_CMD_WRITE_CMD_BMSK                                                     0x1
+#define HWIO_IPA_NTF_TX_CMDQ_CMD_WRITE_CMD_SHFT                                                     0x0
+
+#define HWIO_IPA_NTF_TX_CMDQ_DATA_WR_0_ADDR                                                  (IPA_DEBUG_REG_BASE      + 0x0000060c)
+#define HWIO_IPA_NTF_TX_CMDQ_DATA_WR_0_PHYS                                                  (IPA_DEBUG_REG_BASE_PHYS + 0x0000060c)
+#define HWIO_IPA_NTF_TX_CMDQ_DATA_WR_0_OFFS                                                  (IPA_DEBUG_REG_BASE_OFFS + 0x0000060c)
+#define HWIO_IPA_NTF_TX_CMDQ_DATA_WR_0_RMSK                                                   0x7ffffff
+#define HWIO_IPA_NTF_TX_CMDQ_DATA_WR_0_ATTR                                                         0x3
+#define HWIO_IPA_NTF_TX_CMDQ_DATA_WR_0_IN          \
+        in_dword_masked(HWIO_IPA_NTF_TX_CMDQ_DATA_WR_0_ADDR, HWIO_IPA_NTF_TX_CMDQ_DATA_WR_0_RMSK)
+#define HWIO_IPA_NTF_TX_CMDQ_DATA_WR_0_INM(m)      \
+        in_dword_masked(HWIO_IPA_NTF_TX_CMDQ_DATA_WR_0_ADDR, m)
+#define HWIO_IPA_NTF_TX_CMDQ_DATA_WR_0_OUT(v)      \
+        out_dword(HWIO_IPA_NTF_TX_CMDQ_DATA_WR_0_ADDR,v)
+#define HWIO_IPA_NTF_TX_CMDQ_DATA_WR_0_OUTM(m,v) \
+        out_dword_masked_ns(HWIO_IPA_NTF_TX_CMDQ_DATA_WR_0_ADDR,m,v,HWIO_IPA_NTF_TX_CMDQ_DATA_WR_0_IN)
+#define HWIO_IPA_NTF_TX_CMDQ_DATA_WR_0_SEG_CTX_ID_F_BMSK                                      0x6000000
+#define HWIO_IPA_NTF_TX_CMDQ_DATA_WR_0_SEG_CTX_ID_F_SHFT                                           0x19
+#define HWIO_IPA_NTF_TX_CMDQ_DATA_WR_0_SEG_VALID_F_BMSK                                       0x1000000
+#define HWIO_IPA_NTF_TX_CMDQ_DATA_WR_0_SEG_VALID_F_SHFT                                            0x18
+#define HWIO_IPA_NTF_TX_CMDQ_DATA_WR_0_CMDQ_VIRT_COD_F_BMSK                                    0x800000
+#define HWIO_IPA_NTF_TX_CMDQ_DATA_WR_0_CMDQ_VIRT_COD_F_SHFT                                        0x17
+#define HWIO_IPA_NTF_TX_CMDQ_DATA_WR_0_CMDQ_TYPE_F_BMSK                                        0x400000
+#define HWIO_IPA_NTF_TX_CMDQ_DATA_WR_0_CMDQ_TYPE_F_SHFT                                            0x16
+#define HWIO_IPA_NTF_TX_CMDQ_DATA_WR_0_CMDQ_OPCODE_F_BMSK                                      0x300000
+#define HWIO_IPA_NTF_TX_CMDQ_DATA_WR_0_CMDQ_OPCODE_F_SHFT                                          0x14
+#define HWIO_IPA_NTF_TX_CMDQ_DATA_WR_0_CMDQ_SRC_PIPE_F_BMSK                                     0xff000
+#define HWIO_IPA_NTF_TX_CMDQ_DATA_WR_0_CMDQ_SRC_PIPE_F_SHFT                                         0xc
+#define HWIO_IPA_NTF_TX_CMDQ_DATA_WR_0_CMDQ_SRC_ID_F_BMSK                                         0xff0
+#define HWIO_IPA_NTF_TX_CMDQ_DATA_WR_0_CMDQ_SRC_ID_F_SHFT                                           0x4
+#define HWIO_IPA_NTF_TX_CMDQ_DATA_WR_0_CMDQ_CTX_ID_F_BMSK                                           0xf
+#define HWIO_IPA_NTF_TX_CMDQ_DATA_WR_0_CMDQ_CTX_ID_F_SHFT                                           0x0
+
+#define HWIO_IPA_NTF_TX_CMDQ_DATA_RD_0_ADDR                                                  (IPA_DEBUG_REG_BASE      + 0x00000610)
+#define HWIO_IPA_NTF_TX_CMDQ_DATA_RD_0_PHYS                                                  (IPA_DEBUG_REG_BASE_PHYS + 0x00000610)
+#define HWIO_IPA_NTF_TX_CMDQ_DATA_RD_0_OFFS                                                  (IPA_DEBUG_REG_BASE_OFFS + 0x00000610)
+#define HWIO_IPA_NTF_TX_CMDQ_DATA_RD_0_RMSK                                                   0x7ffffff
+#define HWIO_IPA_NTF_TX_CMDQ_DATA_RD_0_ATTR                                                         0x1
+#define HWIO_IPA_NTF_TX_CMDQ_DATA_RD_0_IN          \
+        in_dword_masked(HWIO_IPA_NTF_TX_CMDQ_DATA_RD_0_ADDR, HWIO_IPA_NTF_TX_CMDQ_DATA_RD_0_RMSK, HWIO_IPA_NTF_TX_CMDQ_DATA_RD_0_ATTR)
+#define HWIO_IPA_NTF_TX_CMDQ_DATA_RD_0_INM(m)      \
+        in_dword_masked(HWIO_IPA_NTF_TX_CMDQ_DATA_RD_0_ADDR, m, HWIO_IPA_NTF_TX_CMDQ_DATA_RD_0_ATTR)
+#define HWIO_IPA_NTF_TX_CMDQ_DATA_RD_0_SEG_CTX_ID_F_BMSK                                      0x6000000
+#define HWIO_IPA_NTF_TX_CMDQ_DATA_RD_0_SEG_CTX_ID_F_SHFT                                           0x19
+#define HWIO_IPA_NTF_TX_CMDQ_DATA_RD_0_SEG_VALID_F_BMSK                                       0x1000000
+#define HWIO_IPA_NTF_TX_CMDQ_DATA_RD_0_SEG_VALID_F_SHFT                                            0x18
+#define HWIO_IPA_NTF_TX_CMDQ_DATA_RD_0_CMDQ_VIRT_COD_F_BMSK                                    0x800000
+#define HWIO_IPA_NTF_TX_CMDQ_DATA_RD_0_CMDQ_VIRT_COD_F_SHFT                                        0x17
+#define HWIO_IPA_NTF_TX_CMDQ_DATA_RD_0_CMDQ_TYPE_F_BMSK                                        0x400000
+#define HWIO_IPA_NTF_TX_CMDQ_DATA_RD_0_CMDQ_TYPE_F_SHFT                                            0x16
+#define HWIO_IPA_NTF_TX_CMDQ_DATA_RD_0_CMDQ_OPCODE_F_BMSK                                      0x300000
+#define HWIO_IPA_NTF_TX_CMDQ_DATA_RD_0_CMDQ_OPCODE_F_SHFT                                          0x14
+#define HWIO_IPA_NTF_TX_CMDQ_DATA_RD_0_CMDQ_SRC_PIPE_F_BMSK                                     0xff000
+#define HWIO_IPA_NTF_TX_CMDQ_DATA_RD_0_CMDQ_SRC_PIPE_F_SHFT                                         0xc
+#define HWIO_IPA_NTF_TX_CMDQ_DATA_RD_0_CMDQ_SRC_ID_F_BMSK                                         0xff0
+#define HWIO_IPA_NTF_TX_CMDQ_DATA_RD_0_CMDQ_SRC_ID_F_SHFT                                           0x4
+#define HWIO_IPA_NTF_TX_CMDQ_DATA_RD_0_CMDQ_CTX_ID_F_BMSK                                           0xf
+#define HWIO_IPA_NTF_TX_CMDQ_DATA_RD_0_CMDQ_CTX_ID_F_SHFT                                           0x0
+
+#define HWIO_IPA_NTF_TX_CMDQ_STATUS_ADDR                                                     (IPA_DEBUG_REG_BASE      + 0x00000614)
+#define HWIO_IPA_NTF_TX_CMDQ_STATUS_PHYS                                                     (IPA_DEBUG_REG_BASE_PHYS + 0x00000614)
+#define HWIO_IPA_NTF_TX_CMDQ_STATUS_OFFS                                                     (IPA_DEBUG_REG_BASE_OFFS + 0x00000614)
+#define HWIO_IPA_NTF_TX_CMDQ_STATUS_RMSK                                                          0x1ff
+#define HWIO_IPA_NTF_TX_CMDQ_STATUS_ATTR                                                            0x1
+#define HWIO_IPA_NTF_TX_CMDQ_STATUS_IN          \
+        in_dword_masked(HWIO_IPA_NTF_TX_CMDQ_STATUS_ADDR, HWIO_IPA_NTF_TX_CMDQ_STATUS_RMSK, HWIO_IPA_NTF_TX_CMDQ_STATUS_ATTR)
+#define HWIO_IPA_NTF_TX_CMDQ_STATUS_INM(m)      \
+        in_dword_masked(HWIO_IPA_NTF_TX_CMDQ_STATUS_ADDR, m, HWIO_IPA_NTF_TX_CMDQ_STATUS_ATTR)
+#define HWIO_IPA_NTF_TX_CMDQ_STATUS_CMDQ_DEPTH_BMSK                                               0x1fc
+#define HWIO_IPA_NTF_TX_CMDQ_STATUS_CMDQ_DEPTH_SHFT                                                 0x2
+#define HWIO_IPA_NTF_TX_CMDQ_STATUS_CMDQ_FULL_BMSK                                                  0x2
+#define HWIO_IPA_NTF_TX_CMDQ_STATUS_CMDQ_FULL_SHFT                                                  0x1
+#define HWIO_IPA_NTF_TX_CMDQ_STATUS_STATUS_BMSK                                                     0x1
+#define HWIO_IPA_NTF_TX_CMDQ_STATUS_STATUS_SHFT                                                     0x0
+
+#define HWIO_IPA_NTF_TX_SNP_ADDR                                                             (IPA_DEBUG_REG_BASE      + 0x0000061c)
+#define HWIO_IPA_NTF_TX_SNP_PHYS                                                             (IPA_DEBUG_REG_BASE_PHYS + 0x0000061c)
+#define HWIO_IPA_NTF_TX_SNP_OFFS                                                             (IPA_DEBUG_REG_BASE_OFFS + 0x0000061c)
+#define HWIO_IPA_NTF_TX_SNP_RMSK                                                              0xfffffff
+#define HWIO_IPA_NTF_TX_SNP_ATTR                                                                    0x3
+#define HWIO_IPA_NTF_TX_SNP_IN          \
+        in_dword_masked(HWIO_IPA_NTF_TX_SNP_ADDR, HWIO_IPA_NTF_TX_SNP_RMSK)
+#define HWIO_IPA_NTF_TX_SNP_INM(m)      \
+        in_dword_masked(HWIO_IPA_NTF_TX_SNP_ADDR, m)
+#define HWIO_IPA_NTF_TX_SNP_OUT(v)      \
+        out_dword(HWIO_IPA_NTF_TX_SNP_ADDR,v)
+#define HWIO_IPA_NTF_TX_SNP_OUTM(m,v) \
+        out_dword_masked_ns(HWIO_IPA_NTF_TX_SNP_ADDR,m,v,HWIO_IPA_NTF_TX_SNP_IN)
+#define HWIO_IPA_NTF_TX_SNP_SNP_ADDR_BMSK                                                     0xff00000
+#define HWIO_IPA_NTF_TX_SNP_SNP_ADDR_SHFT                                                          0x14
+#define HWIO_IPA_NTF_TX_SNP_SNP_HEAD_BMSK                                                       0xff000
+#define HWIO_IPA_NTF_TX_SNP_SNP_HEAD_SHFT                                                           0xc
+#define HWIO_IPA_NTF_TX_SNP_SNP_NEXT_BMSK                                                         0xff0
+#define HWIO_IPA_NTF_TX_SNP_SNP_NEXT_SHFT                                                           0x4
+#define HWIO_IPA_NTF_TX_SNP_SNP_NEXT_IS_VALID_BMSK                                                  0x8
+#define HWIO_IPA_NTF_TX_SNP_SNP_NEXT_IS_VALID_SHFT                                                  0x3
+#define HWIO_IPA_NTF_TX_SNP_SNP_VALID_BMSK                                                          0x4
+#define HWIO_IPA_NTF_TX_SNP_SNP_VALID_SHFT                                                          0x2
+#define HWIO_IPA_NTF_TX_SNP_SNP_WRITE_BMSK                                                          0x2
+#define HWIO_IPA_NTF_TX_SNP_SNP_WRITE_SHFT                                                          0x1
+#define HWIO_IPA_NTF_TX_SNP_SNP_LAST_BMSK                                                           0x1
+#define HWIO_IPA_NTF_TX_SNP_SNP_LAST_SHFT                                                           0x0
+
+#define HWIO_IPA_NTF_TX_CMDQ_COUNT_ADDR                                                      (IPA_DEBUG_REG_BASE      + 0x00000620)
+#define HWIO_IPA_NTF_TX_CMDQ_COUNT_PHYS                                                      (IPA_DEBUG_REG_BASE_PHYS + 0x00000620)
+#define HWIO_IPA_NTF_TX_CMDQ_COUNT_OFFS                                                      (IPA_DEBUG_REG_BASE_OFFS + 0x00000620)
+#define HWIO_IPA_NTF_TX_CMDQ_COUNT_RMSK                                                            0x7f
+#define HWIO_IPA_NTF_TX_CMDQ_COUNT_ATTR                                                             0x1
+#define HWIO_IPA_NTF_TX_CMDQ_COUNT_IN          \
+        in_dword_masked(HWIO_IPA_NTF_TX_CMDQ_COUNT_ADDR, HWIO_IPA_NTF_TX_CMDQ_COUNT_RMSK, HWIO_IPA_NTF_TX_CMDQ_COUNT_ATTR)
+#define HWIO_IPA_NTF_TX_CMDQ_COUNT_INM(m)      \
+        in_dword_masked(HWIO_IPA_NTF_TX_CMDQ_COUNT_ADDR, m, HWIO_IPA_NTF_TX_CMDQ_COUNT_ATTR)
+#define HWIO_IPA_NTF_TX_CMDQ_COUNT_FIFO_COUNT_BMSK                                                 0x7f
+#define HWIO_IPA_NTF_TX_CMDQ_COUNT_FIFO_COUNT_SHFT                                                  0x0
+
+#define HWIO_IPA_PROD_ACKMNGR_CMDQ_CMD_ADDR                                                  (IPA_DEBUG_REG_BASE      + 0x00000624)
+#define HWIO_IPA_PROD_ACKMNGR_CMDQ_CMD_PHYS                                                  (IPA_DEBUG_REG_BASE_PHYS + 0x00000624)
+#define HWIO_IPA_PROD_ACKMNGR_CMDQ_CMD_OFFS                                                  (IPA_DEBUG_REG_BASE_OFFS + 0x00000624)
+#define HWIO_IPA_PROD_ACKMNGR_CMDQ_CMD_RMSK                                                       0x7ff
+#define HWIO_IPA_PROD_ACKMNGR_CMDQ_CMD_ATTR                                                         0x3
+#define HWIO_IPA_PROD_ACKMNGR_CMDQ_CMD_IN          \
+        in_dword_masked(HWIO_IPA_PROD_ACKMNGR_CMDQ_CMD_ADDR, HWIO_IPA_PROD_ACKMNGR_CMDQ_CMD_RMSK)
+#define HWIO_IPA_PROD_ACKMNGR_CMDQ_CMD_INM(m)      \
+        in_dword_masked(HWIO_IPA_PROD_ACKMNGR_CMDQ_CMD_ADDR, m)
+#define HWIO_IPA_PROD_ACKMNGR_CMDQ_CMD_OUT(v)      \
+        out_dword(HWIO_IPA_PROD_ACKMNGR_CMDQ_CMD_ADDR,v)
+#define HWIO_IPA_PROD_ACKMNGR_CMDQ_CMD_OUTM(m,v) \
+        out_dword_masked_ns(HWIO_IPA_PROD_ACKMNGR_CMDQ_CMD_ADDR,m,v,HWIO_IPA_PROD_ACKMNGR_CMDQ_CMD_IN)
+#define HWIO_IPA_PROD_ACKMNGR_CMDQ_CMD_RD_REQ_BMSK                                                0x400
+#define HWIO_IPA_PROD_ACKMNGR_CMDQ_CMD_RD_REQ_SHFT                                                  0xa
+#define HWIO_IPA_PROD_ACKMNGR_CMDQ_CMD_CMD_CLIENT_BMSK                                            0x3fc
+#define HWIO_IPA_PROD_ACKMNGR_CMDQ_CMD_CMD_CLIENT_SHFT                                              0x2
+#define HWIO_IPA_PROD_ACKMNGR_CMDQ_CMD_POP_CMD_BMSK                                                 0x2
+#define HWIO_IPA_PROD_ACKMNGR_CMDQ_CMD_POP_CMD_SHFT                                                 0x1
+#define HWIO_IPA_PROD_ACKMNGR_CMDQ_CMD_WRITE_CMD_BMSK                                               0x1
+#define HWIO_IPA_PROD_ACKMNGR_CMDQ_CMD_WRITE_CMD_SHFT                                               0x0
+
+#define HWIO_IPA_PROD_ACKMNGR_CMDQ_DATA_RD_ADDR                                              (IPA_DEBUG_REG_BASE      + 0x00000628)
+#define HWIO_IPA_PROD_ACKMNGR_CMDQ_DATA_RD_PHYS                                              (IPA_DEBUG_REG_BASE_PHYS + 0x00000628)
+#define HWIO_IPA_PROD_ACKMNGR_CMDQ_DATA_RD_OFFS                                              (IPA_DEBUG_REG_BASE_OFFS + 0x00000628)
+#define HWIO_IPA_PROD_ACKMNGR_CMDQ_DATA_RD_RMSK                                              0xffffffff
+#define HWIO_IPA_PROD_ACKMNGR_CMDQ_DATA_RD_ATTR                                                     0x3
+#define HWIO_IPA_PROD_ACKMNGR_CMDQ_DATA_RD_IN          \
+        in_dword_masked(HWIO_IPA_PROD_ACKMNGR_CMDQ_DATA_RD_ADDR, HWIO_IPA_PROD_ACKMNGR_CMDQ_DATA_RD_RMSK, HWIO_IPA_PROD_ACKMNGR_CMDQ_DATA_RD_ATTR)
+#define HWIO_IPA_PROD_ACKMNGR_CMDQ_DATA_RD_INM(m)      \
+        in_dword_masked(HWIO_IPA_PROD_ACKMNGR_CMDQ_DATA_RD_ADDR, m, HWIO_IPA_PROD_ACKMNGR_CMDQ_DATA_RD_ATTR)
+#define HWIO_IPA_PROD_ACKMNGR_CMDQ_DATA_RD_OUT(v)      \
+        out_dword(HWIO_IPA_PROD_ACKMNGR_CMDQ_DATA_RD_ADDR,v)
+#define HWIO_IPA_PROD_ACKMNGR_CMDQ_DATA_RD_OUTM(m,v) \
+        out_dword_masked_ns(HWIO_IPA_PROD_ACKMNGR_CMDQ_DATA_RD_ADDR,m,v,HWIO_IPA_PROD_ACKMNGR_CMDQ_DATA_RD_IN)
+#define HWIO_IPA_PROD_ACKMNGR_CMDQ_DATA_RD_CMDQ_USERDATA_BMSK                                0xf8000000
+#define HWIO_IPA_PROD_ACKMNGR_CMDQ_DATA_RD_CMDQ_USERDATA_SHFT                                      0x1b
+#define HWIO_IPA_PROD_ACKMNGR_CMDQ_DATA_RD_CMDQ_SRC_ID_VALID_BMSK                             0x4000000
+#define HWIO_IPA_PROD_ACKMNGR_CMDQ_DATA_RD_CMDQ_SRC_ID_VALID_SHFT                                  0x1a
+#define HWIO_IPA_PROD_ACKMNGR_CMDQ_DATA_RD_CMDQ_SENT_BMSK                                     0x2000000
+#define HWIO_IPA_PROD_ACKMNGR_CMDQ_DATA_RD_CMDQ_SENT_SHFT                                          0x19
+#define HWIO_IPA_PROD_ACKMNGR_CMDQ_DATA_RD_CMDQ_ORIGIN_BMSK                                   0x1000000
+#define HWIO_IPA_PROD_ACKMNGR_CMDQ_DATA_RD_CMDQ_ORIGIN_SHFT                                        0x18
+#define HWIO_IPA_PROD_ACKMNGR_CMDQ_DATA_RD_CMDQ_LENGTH_BMSK                                    0xffff00
+#define HWIO_IPA_PROD_ACKMNGR_CMDQ_DATA_RD_CMDQ_LENGTH_SHFT                                         0x8
+#define HWIO_IPA_PROD_ACKMNGR_CMDQ_DATA_RD_CMDQ_SRC_ID_BMSK                                        0xff
+#define HWIO_IPA_PROD_ACKMNGR_CMDQ_DATA_RD_CMDQ_SRC_ID_SHFT                                         0x0
+
+#define HWIO_IPA_PROD_ACKMNGR_CMDQ_DATA_RD_1_ADDR                                            (IPA_DEBUG_REG_BASE      + 0x0000062c)
+#define HWIO_IPA_PROD_ACKMNGR_CMDQ_DATA_RD_1_PHYS                                            (IPA_DEBUG_REG_BASE_PHYS + 0x0000062c)
+#define HWIO_IPA_PROD_ACKMNGR_CMDQ_DATA_RD_1_OFFS                                            (IPA_DEBUG_REG_BASE_OFFS + 0x0000062c)
+#define HWIO_IPA_PROD_ACKMNGR_CMDQ_DATA_RD_1_RMSK                                                   0x1
+#define HWIO_IPA_PROD_ACKMNGR_CMDQ_DATA_RD_1_ATTR                                                   0x1
+#define HWIO_IPA_PROD_ACKMNGR_CMDQ_DATA_RD_1_IN          \
+        in_dword_masked(HWIO_IPA_PROD_ACKMNGR_CMDQ_DATA_RD_1_ADDR, HWIO_IPA_PROD_ACKMNGR_CMDQ_DATA_RD_1_RMSK)
+#define HWIO_IPA_PROD_ACKMNGR_CMDQ_DATA_RD_1_INM(m)      \
+        in_dword_masked(HWIO_IPA_PROD_ACKMNGR_CMDQ_DATA_RD_1_ADDR, m)
+#define HWIO_IPA_PROD_ACKMNGR_CMDQ_DATA_RD_1_CMDQ_FNR_AGGR_FC_BMSK                                  0x1
+#define HWIO_IPA_PROD_ACKMNGR_CMDQ_DATA_RD_1_CMDQ_FNR_AGGR_FC_SHFT                                  0x0
+
+#define HWIO_IPA_PROD_ACKMNGR_CMDQ_STATUS_EMPTY_n_ADDR(n)                                    (IPA_DEBUG_REG_BASE      + 0x00000630 + 0x4 * (n))
+#define HWIO_IPA_PROD_ACKMNGR_CMDQ_STATUS_EMPTY_n_PHYS(n)                                    (IPA_DEBUG_REG_BASE_PHYS + 0x00000630 + 0x4 * (n))
+#define HWIO_IPA_PROD_ACKMNGR_CMDQ_STATUS_EMPTY_n_OFFS(n)                                    (IPA_DEBUG_REG_BASE_OFFS + 0x00000630 + 0x4 * (n))
+#define HWIO_IPA_PROD_ACKMNGR_CMDQ_STATUS_EMPTY_n_RMSK                                       0xffffffff
+#define HWIO_IPA_PROD_ACKMNGR_CMDQ_STATUS_EMPTY_n_MAXn                                                1
+#define HWIO_IPA_PROD_ACKMNGR_CMDQ_STATUS_EMPTY_n_ATTR                                              0x1
+#define HWIO_IPA_PROD_ACKMNGR_CMDQ_STATUS_EMPTY_n_INI(n)        \
+        in_dword_masked(HWIO_IPA_PROD_ACKMNGR_CMDQ_STATUS_EMPTY_n_ADDR(n), HWIO_IPA_PROD_ACKMNGR_CMDQ_STATUS_EMPTY_n_RMSK)
+#define HWIO_IPA_PROD_ACKMNGR_CMDQ_STATUS_EMPTY_n_INMI(n,mask)    \
+        in_dword_masked(HWIO_IPA_PROD_ACKMNGR_CMDQ_STATUS_EMPTY_n_ADDR(n), mask)
+#define HWIO_IPA_PROD_ACKMNGR_CMDQ_STATUS_EMPTY_n_CMDQ_EMPTY_BMSK                            0xffffffff
+#define HWIO_IPA_PROD_ACKMNGR_CMDQ_STATUS_EMPTY_n_CMDQ_EMPTY_SHFT                                   0x0
+
+#define HWIO_IPA_PROD_ACKMNGR_CMDQ_STATUS_ADDR                                               (IPA_DEBUG_REG_BASE      + 0x00000650)
+#define HWIO_IPA_PROD_ACKMNGR_CMDQ_STATUS_PHYS                                               (IPA_DEBUG_REG_BASE_PHYS + 0x00000650)
+#define HWIO_IPA_PROD_ACKMNGR_CMDQ_STATUS_OFFS                                               (IPA_DEBUG_REG_BASE_OFFS + 0x00000650)
+#define HWIO_IPA_PROD_ACKMNGR_CMDQ_STATUS_RMSK                                                    0x1ff
+#define HWIO_IPA_PROD_ACKMNGR_CMDQ_STATUS_ATTR                                                      0x1
+#define HWIO_IPA_PROD_ACKMNGR_CMDQ_STATUS_IN          \
+        in_dword_masked(HWIO_IPA_PROD_ACKMNGR_CMDQ_STATUS_ADDR, HWIO_IPA_PROD_ACKMNGR_CMDQ_STATUS_RMSK, HWIO_IPA_PROD_ACKMNGR_CMDQ_STATUS_ATTR)
+#define HWIO_IPA_PROD_ACKMNGR_CMDQ_STATUS_INM(m)      \
+        in_dword_masked(HWIO_IPA_PROD_ACKMNGR_CMDQ_STATUS_ADDR, m, HWIO_IPA_PROD_ACKMNGR_CMDQ_STATUS_ATTR)
+#define HWIO_IPA_PROD_ACKMNGR_CMDQ_STATUS_CMDQ_DEPTH_BMSK                                         0x1fc
+#define HWIO_IPA_PROD_ACKMNGR_CMDQ_STATUS_CMDQ_DEPTH_SHFT                                           0x2
+#define HWIO_IPA_PROD_ACKMNGR_CMDQ_STATUS_CMDQ_FULL_BMSK                                            0x2
+#define HWIO_IPA_PROD_ACKMNGR_CMDQ_STATUS_CMDQ_FULL_SHFT                                            0x1
+#define HWIO_IPA_PROD_ACKMNGR_CMDQ_STATUS_STATUS_BMSK                                               0x1
+#define HWIO_IPA_PROD_ACKMNGR_CMDQ_STATUS_STATUS_SHFT                                               0x0
+
+#define HWIO_IPA_PROD_ACKMNGR_CMDQ_COUNT_ADDR                                                (IPA_DEBUG_REG_BASE      + 0x00000654)
+#define HWIO_IPA_PROD_ACKMNGR_CMDQ_COUNT_PHYS                                                (IPA_DEBUG_REG_BASE_PHYS + 0x00000654)
+#define HWIO_IPA_PROD_ACKMNGR_CMDQ_COUNT_OFFS                                                (IPA_DEBUG_REG_BASE_OFFS + 0x00000654)
+#define HWIO_IPA_PROD_ACKMNGR_CMDQ_COUNT_RMSK                                                      0x7f
+#define HWIO_IPA_PROD_ACKMNGR_CMDQ_COUNT_ATTR                                                       0x1
+#define HWIO_IPA_PROD_ACKMNGR_CMDQ_COUNT_IN          \
+        in_dword_masked(HWIO_IPA_PROD_ACKMNGR_CMDQ_COUNT_ADDR, HWIO_IPA_PROD_ACKMNGR_CMDQ_COUNT_RMSK, HWIO_IPA_PROD_ACKMNGR_CMDQ_COUNT_ATTR)
+#define HWIO_IPA_PROD_ACKMNGR_CMDQ_COUNT_INM(m)      \
+        in_dword_masked(HWIO_IPA_PROD_ACKMNGR_CMDQ_COUNT_ADDR, m, HWIO_IPA_PROD_ACKMNGR_CMDQ_COUNT_ATTR)
+#define HWIO_IPA_PROD_ACKMNGR_CMDQ_COUNT_FIFO_COUNT_BMSK                                           0x7f
+#define HWIO_IPA_PROD_ACKMNGR_CMDQ_COUNT_FIFO_COUNT_SHFT                                            0x0
+
+#define HWIO_IPA_ACKMNGR_SW_ACCESS_ACKINJ_CFG_ADDR                                           (IPA_DEBUG_REG_BASE      + 0x00000658)
+#define HWIO_IPA_ACKMNGR_SW_ACCESS_ACKINJ_CFG_PHYS                                           (IPA_DEBUG_REG_BASE_PHYS + 0x00000658)
+#define HWIO_IPA_ACKMNGR_SW_ACCESS_ACKINJ_CFG_OFFS                                           (IPA_DEBUG_REG_BASE_OFFS + 0x00000658)
+#define HWIO_IPA_ACKMNGR_SW_ACCESS_ACKINJ_CFG_RMSK                                           0xffffffe0
+#define HWIO_IPA_ACKMNGR_SW_ACCESS_ACKINJ_CFG_ATTR                                                  0x3
+#define HWIO_IPA_ACKMNGR_SW_ACCESS_ACKINJ_CFG_IN          \
+        in_dword_masked(HWIO_IPA_ACKMNGR_SW_ACCESS_ACKINJ_CFG_ADDR, HWIO_IPA_ACKMNGR_SW_ACCESS_ACKINJ_CFG_RMSK)
+#define HWIO_IPA_ACKMNGR_SW_ACCESS_ACKINJ_CFG_INM(m)      \
+        in_dword_masked(HWIO_IPA_ACKMNGR_SW_ACCESS_ACKINJ_CFG_ADDR, m)
+#define HWIO_IPA_ACKMNGR_SW_ACCESS_ACKINJ_CFG_OUT(v)      \
+        out_dword(HWIO_IPA_ACKMNGR_SW_ACCESS_ACKINJ_CFG_ADDR,v)
+#define HWIO_IPA_ACKMNGR_SW_ACCESS_ACKINJ_CFG_OUTM(m,v) \
+        out_dword_masked_ns(HWIO_IPA_ACKMNGR_SW_ACCESS_ACKINJ_CFG_ADDR,m,v,HWIO_IPA_ACKMNGR_SW_ACCESS_ACKINJ_CFG_IN)
+#define HWIO_IPA_ACKMNGR_SW_ACCESS_ACKINJ_CFG_ACKINJ_LENGTH_BMSK                             0xffff0000
+#define HWIO_IPA_ACKMNGR_SW_ACCESS_ACKINJ_CFG_ACKINJ_LENGTH_SHFT                                   0x10
+#define HWIO_IPA_ACKMNGR_SW_ACCESS_ACKINJ_CFG_ACKINJ_SRC_ID_BMSK                                 0xff00
+#define HWIO_IPA_ACKMNGR_SW_ACCESS_ACKINJ_CFG_ACKINJ_SRC_ID_SHFT                                    0x8
+#define HWIO_IPA_ACKMNGR_SW_ACCESS_ACKINJ_CFG_ACKINJ_SENT_BMSK                                     0x80
+#define HWIO_IPA_ACKMNGR_SW_ACCESS_ACKINJ_CFG_ACKINJ_SENT_SHFT                                      0x7
+#define HWIO_IPA_ACKMNGR_SW_ACCESS_ACKINJ_CFG_ACKINJ_ORIGIN_BMSK                                   0x40
+#define HWIO_IPA_ACKMNGR_SW_ACCESS_ACKINJ_CFG_ACKINJ_ORIGIN_SHFT                                    0x6
+#define HWIO_IPA_ACKMNGR_SW_ACCESS_ACKINJ_CFG_ACKINJ_SRC_ID_VALID_BMSK                             0x20
+#define HWIO_IPA_ACKMNGR_SW_ACCESS_ACKINJ_CFG_ACKINJ_SRC_ID_VALID_SHFT                              0x5
+
+#define HWIO_IPA_ACKMNGR_SW_ACCESS_ACKINJ_PIPE_ADDR                                          (IPA_DEBUG_REG_BASE      + 0x0000065c)
+#define HWIO_IPA_ACKMNGR_SW_ACCESS_ACKINJ_PIPE_PHYS                                          (IPA_DEBUG_REG_BASE_PHYS + 0x0000065c)
+#define HWIO_IPA_ACKMNGR_SW_ACCESS_ACKINJ_PIPE_OFFS                                          (IPA_DEBUG_REG_BASE_OFFS + 0x0000065c)
+#define HWIO_IPA_ACKMNGR_SW_ACCESS_ACKINJ_PIPE_RMSK                                              0xffff
+#define HWIO_IPA_ACKMNGR_SW_ACCESS_ACKINJ_PIPE_ATTR                                                 0x3
+#define HWIO_IPA_ACKMNGR_SW_ACCESS_ACKINJ_PIPE_IN          \
+        in_dword_masked(HWIO_IPA_ACKMNGR_SW_ACCESS_ACKINJ_PIPE_ADDR, HWIO_IPA_ACKMNGR_SW_ACCESS_ACKINJ_PIPE_RMSK)
+#define HWIO_IPA_ACKMNGR_SW_ACCESS_ACKINJ_PIPE_INM(m)      \
+        in_dword_masked(HWIO_IPA_ACKMNGR_SW_ACCESS_ACKINJ_PIPE_ADDR, m)
+#define HWIO_IPA_ACKMNGR_SW_ACCESS_ACKINJ_PIPE_OUT(v)      \
+        out_dword(HWIO_IPA_ACKMNGR_SW_ACCESS_ACKINJ_PIPE_ADDR,v)
+#define HWIO_IPA_ACKMNGR_SW_ACCESS_ACKINJ_PIPE_OUTM(m,v) \
+        out_dword_masked_ns(HWIO_IPA_ACKMNGR_SW_ACCESS_ACKINJ_PIPE_ADDR,m,v,HWIO_IPA_ACKMNGR_SW_ACCESS_ACKINJ_PIPE_IN)
+#define HWIO_IPA_ACKMNGR_SW_ACCESS_ACKINJ_PIPE_PROD_ACKINJ_SRC_PIPE_BMSK                         0xff00
+#define HWIO_IPA_ACKMNGR_SW_ACCESS_ACKINJ_PIPE_PROD_ACKINJ_SRC_PIPE_SHFT                            0x8
+#define HWIO_IPA_ACKMNGR_SW_ACCESS_ACKINJ_PIPE_CONS_ACKINJ_SRC_PIPE_BMSK                           0xff
+#define HWIO_IPA_ACKMNGR_SW_ACCESS_ACKINJ_PIPE_CONS_ACKINJ_SRC_PIPE_SHFT                            0x0
+
+#define HWIO_IPA_ACKMNGR_SW_ACCESS_ACKUPD_CFG_ADDR                                           (IPA_DEBUG_REG_BASE      + 0x00000660)
+#define HWIO_IPA_ACKMNGR_SW_ACCESS_ACKUPD_CFG_PHYS                                           (IPA_DEBUG_REG_BASE_PHYS + 0x00000660)
+#define HWIO_IPA_ACKMNGR_SW_ACCESS_ACKUPD_CFG_OFFS                                           (IPA_DEBUG_REG_BASE_OFFS + 0x00000660)
+#define HWIO_IPA_ACKMNGR_SW_ACCESS_ACKUPD_CFG_RMSK                                              0x1ffff
+#define HWIO_IPA_ACKMNGR_SW_ACCESS_ACKUPD_CFG_ATTR                                                  0x3
+#define HWIO_IPA_ACKMNGR_SW_ACCESS_ACKUPD_CFG_IN          \
+        in_dword_masked(HWIO_IPA_ACKMNGR_SW_ACCESS_ACKUPD_CFG_ADDR, HWIO_IPA_ACKMNGR_SW_ACCESS_ACKUPD_CFG_RMSK)
+#define HWIO_IPA_ACKMNGR_SW_ACCESS_ACKUPD_CFG_INM(m)      \
+        in_dword_masked(HWIO_IPA_ACKMNGR_SW_ACCESS_ACKUPD_CFG_ADDR, m)
+#define HWIO_IPA_ACKMNGR_SW_ACCESS_ACKUPD_CFG_OUT(v)      \
+        out_dword(HWIO_IPA_ACKMNGR_SW_ACCESS_ACKUPD_CFG_ADDR,v)
+#define HWIO_IPA_ACKMNGR_SW_ACCESS_ACKUPD_CFG_OUTM(m,v) \
+        out_dword_masked_ns(HWIO_IPA_ACKMNGR_SW_ACCESS_ACKUPD_CFG_ADDR,m,v,HWIO_IPA_ACKMNGR_SW_ACCESS_ACKUPD_CFG_IN)
+#define HWIO_IPA_ACKMNGR_SW_ACCESS_ACKUPD_CFG_ACKUPD_ERROR_BMSK                                 0x10000
+#define HWIO_IPA_ACKMNGR_SW_ACCESS_ACKUPD_CFG_ACKUPD_ERROR_SHFT                                    0x10
+#define HWIO_IPA_ACKMNGR_SW_ACCESS_ACKUPD_CFG_ACKUPD_SRC_ID_BMSK                                 0xff00
+#define HWIO_IPA_ACKMNGR_SW_ACCESS_ACKUPD_CFG_ACKUPD_SRC_ID_SHFT                                    0x8
+#define HWIO_IPA_ACKMNGR_SW_ACCESS_ACKUPD_CFG_ACKUPD_SRC_PIPE_BMSK                                 0xff
+#define HWIO_IPA_ACKMNGR_SW_ACCESS_ACKUPD_CFG_ACKUPD_SRC_PIPE_SHFT                                  0x0
+
+#define HWIO_IPA_ACKMNGR_SW_ACCESS_CMD_ADDR                                                  (IPA_DEBUG_REG_BASE      + 0x00000664)
+#define HWIO_IPA_ACKMNGR_SW_ACCESS_CMD_PHYS                                                  (IPA_DEBUG_REG_BASE_PHYS + 0x00000664)
+#define HWIO_IPA_ACKMNGR_SW_ACCESS_CMD_OFFS                                                  (IPA_DEBUG_REG_BASE_OFFS + 0x00000664)
+#define HWIO_IPA_ACKMNGR_SW_ACCESS_CMD_RMSK                                                         0x3
+#define HWIO_IPA_ACKMNGR_SW_ACCESS_CMD_ATTR                                                         0x2
+#define HWIO_IPA_ACKMNGR_SW_ACCESS_CMD_OUT(v)      \
+        out_dword(HWIO_IPA_ACKMNGR_SW_ACCESS_CMD_ADDR,v)
+#define HWIO_IPA_ACKMNGR_SW_ACCESS_CMD_ACKUPD_VALID_BMSK                                            0x2
+#define HWIO_IPA_ACKMNGR_SW_ACCESS_CMD_ACKUPD_VALID_SHFT                                            0x1
+#define HWIO_IPA_ACKMNGR_SW_ACCESS_CMD_ACKINJ_VALID_BMSK                                            0x1
+#define HWIO_IPA_ACKMNGR_SW_ACCESS_CMD_ACKINJ_VALID_SHFT                                            0x0
+
+#define HWIO_IPA_ACKMNGR_SW_ACCESS_STATUS_ADDR                                               (IPA_DEBUG_REG_BASE      + 0x00000668)
+#define HWIO_IPA_ACKMNGR_SW_ACCESS_STATUS_PHYS                                               (IPA_DEBUG_REG_BASE_PHYS + 0x00000668)
+#define HWIO_IPA_ACKMNGR_SW_ACCESS_STATUS_OFFS                                               (IPA_DEBUG_REG_BASE_OFFS + 0x00000668)
+#define HWIO_IPA_ACKMNGR_SW_ACCESS_STATUS_RMSK                                                      0x3
+#define HWIO_IPA_ACKMNGR_SW_ACCESS_STATUS_ATTR                                                      0x1
+#define HWIO_IPA_ACKMNGR_SW_ACCESS_STATUS_IN          \
+        in_dword_masked(HWIO_IPA_ACKMNGR_SW_ACCESS_STATUS_ADDR, HWIO_IPA_ACKMNGR_SW_ACCESS_STATUS_RMSK)
+#define HWIO_IPA_ACKMNGR_SW_ACCESS_STATUS_INM(m)      \
+        in_dword_masked(HWIO_IPA_ACKMNGR_SW_ACCESS_STATUS_ADDR, m)
+#define HWIO_IPA_ACKMNGR_SW_ACCESS_STATUS_ACKUPD_READY_BMSK                                         0x2
+#define HWIO_IPA_ACKMNGR_SW_ACCESS_STATUS_ACKUPD_READY_SHFT                                         0x1
+#define HWIO_IPA_ACKMNGR_SW_ACCESS_STATUS_ACKINJ_READY_BMSK                                         0x1
+#define HWIO_IPA_ACKMNGR_SW_ACCESS_STATUS_ACKINJ_READY_SHFT                                         0x0
+
+#define HWIO_IPA_PROD_ACKMNGR_SW_ACCESS_ACKINJ_CFG_ADDR                                      (IPA_DEBUG_REG_BASE      + 0x0000066c)
+#define HWIO_IPA_PROD_ACKMNGR_SW_ACCESS_ACKINJ_CFG_PHYS                                      (IPA_DEBUG_REG_BASE_PHYS + 0x0000066c)
+#define HWIO_IPA_PROD_ACKMNGR_SW_ACCESS_ACKINJ_CFG_OFFS                                      (IPA_DEBUG_REG_BASE_OFFS + 0x0000066c)
+#define HWIO_IPA_PROD_ACKMNGR_SW_ACCESS_ACKINJ_CFG_RMSK                                      0xffffffe0
+#define HWIO_IPA_PROD_ACKMNGR_SW_ACCESS_ACKINJ_CFG_ATTR                                             0x3
+#define HWIO_IPA_PROD_ACKMNGR_SW_ACCESS_ACKINJ_CFG_IN          \
+        in_dword_masked(HWIO_IPA_PROD_ACKMNGR_SW_ACCESS_ACKINJ_CFG_ADDR, HWIO_IPA_PROD_ACKMNGR_SW_ACCESS_ACKINJ_CFG_RMSK)
+#define HWIO_IPA_PROD_ACKMNGR_SW_ACCESS_ACKINJ_CFG_INM(m)      \
+        in_dword_masked(HWIO_IPA_PROD_ACKMNGR_SW_ACCESS_ACKINJ_CFG_ADDR, m)
+#define HWIO_IPA_PROD_ACKMNGR_SW_ACCESS_ACKINJ_CFG_OUT(v)      \
+        out_dword(HWIO_IPA_PROD_ACKMNGR_SW_ACCESS_ACKINJ_CFG_ADDR,v)
+#define HWIO_IPA_PROD_ACKMNGR_SW_ACCESS_ACKINJ_CFG_OUTM(m,v) \
+        out_dword_masked_ns(HWIO_IPA_PROD_ACKMNGR_SW_ACCESS_ACKINJ_CFG_ADDR,m,v,HWIO_IPA_PROD_ACKMNGR_SW_ACCESS_ACKINJ_CFG_IN)
+#define HWIO_IPA_PROD_ACKMNGR_SW_ACCESS_ACKINJ_CFG_ACKINJ_LENGTH_BMSK                        0xffff0000
+#define HWIO_IPA_PROD_ACKMNGR_SW_ACCESS_ACKINJ_CFG_ACKINJ_LENGTH_SHFT                              0x10
+#define HWIO_IPA_PROD_ACKMNGR_SW_ACCESS_ACKINJ_CFG_ACKINJ_SRC_ID_BMSK                            0xff00
+#define HWIO_IPA_PROD_ACKMNGR_SW_ACCESS_ACKINJ_CFG_ACKINJ_SRC_ID_SHFT                               0x8
+#define HWIO_IPA_PROD_ACKMNGR_SW_ACCESS_ACKINJ_CFG_ACKINJ_SENT_BMSK                                0x80
+#define HWIO_IPA_PROD_ACKMNGR_SW_ACCESS_ACKINJ_CFG_ACKINJ_SENT_SHFT                                 0x7
+#define HWIO_IPA_PROD_ACKMNGR_SW_ACCESS_ACKINJ_CFG_ACKINJ_ORIGIN_BMSK                              0x40
+#define HWIO_IPA_PROD_ACKMNGR_SW_ACCESS_ACKINJ_CFG_ACKINJ_ORIGIN_SHFT                               0x6
+#define HWIO_IPA_PROD_ACKMNGR_SW_ACCESS_ACKINJ_CFG_ACKINJ_SRC_ID_VALID_BMSK                        0x20
+#define HWIO_IPA_PROD_ACKMNGR_SW_ACCESS_ACKINJ_CFG_ACKINJ_SRC_ID_VALID_SHFT                         0x5
+
+#define HWIO_IPA_PROD_ACKMNGR_SW_ACCESS_ACKUPD_CFG_ADDR                                      (IPA_DEBUG_REG_BASE      + 0x00000670)
+#define HWIO_IPA_PROD_ACKMNGR_SW_ACCESS_ACKUPD_CFG_PHYS                                      (IPA_DEBUG_REG_BASE_PHYS + 0x00000670)
+#define HWIO_IPA_PROD_ACKMNGR_SW_ACCESS_ACKUPD_CFG_OFFS                                      (IPA_DEBUG_REG_BASE_OFFS + 0x00000670)
+#define HWIO_IPA_PROD_ACKMNGR_SW_ACCESS_ACKUPD_CFG_RMSK                                          0xffff
+#define HWIO_IPA_PROD_ACKMNGR_SW_ACCESS_ACKUPD_CFG_ATTR                                             0x3
+#define HWIO_IPA_PROD_ACKMNGR_SW_ACCESS_ACKUPD_CFG_IN          \
+        in_dword_masked(HWIO_IPA_PROD_ACKMNGR_SW_ACCESS_ACKUPD_CFG_ADDR, HWIO_IPA_PROD_ACKMNGR_SW_ACCESS_ACKUPD_CFG_RMSK)
+#define HWIO_IPA_PROD_ACKMNGR_SW_ACCESS_ACKUPD_CFG_INM(m)      \
+        in_dword_masked(HWIO_IPA_PROD_ACKMNGR_SW_ACCESS_ACKUPD_CFG_ADDR, m)
+#define HWIO_IPA_PROD_ACKMNGR_SW_ACCESS_ACKUPD_CFG_OUT(v)      \
+        out_dword(HWIO_IPA_PROD_ACKMNGR_SW_ACCESS_ACKUPD_CFG_ADDR,v)
+#define HWIO_IPA_PROD_ACKMNGR_SW_ACCESS_ACKUPD_CFG_OUTM(m,v) \
+        out_dword_masked_ns(HWIO_IPA_PROD_ACKMNGR_SW_ACCESS_ACKUPD_CFG_ADDR,m,v,HWIO_IPA_PROD_ACKMNGR_SW_ACCESS_ACKUPD_CFG_IN)
+#define HWIO_IPA_PROD_ACKMNGR_SW_ACCESS_ACKUPD_CFG_ACKUPD_SRC_ID_BMSK                            0xff00
+#define HWIO_IPA_PROD_ACKMNGR_SW_ACCESS_ACKUPD_CFG_ACKUPD_SRC_ID_SHFT                               0x8
+#define HWIO_IPA_PROD_ACKMNGR_SW_ACCESS_ACKUPD_CFG_ACKUPD_SRC_PIPE_BMSK                            0xff
+#define HWIO_IPA_PROD_ACKMNGR_SW_ACCESS_ACKUPD_CFG_ACKUPD_SRC_PIPE_SHFT                             0x0
+
+#define HWIO_IPA_PROD_ACKMNGR_SW_ACCESS_CMD_ADDR                                             (IPA_DEBUG_REG_BASE      + 0x00000674)
+#define HWIO_IPA_PROD_ACKMNGR_SW_ACCESS_CMD_PHYS                                             (IPA_DEBUG_REG_BASE_PHYS + 0x00000674)
+#define HWIO_IPA_PROD_ACKMNGR_SW_ACCESS_CMD_OFFS                                             (IPA_DEBUG_REG_BASE_OFFS + 0x00000674)
+#define HWIO_IPA_PROD_ACKMNGR_SW_ACCESS_CMD_RMSK                                                    0x3
+#define HWIO_IPA_PROD_ACKMNGR_SW_ACCESS_CMD_ATTR                                                    0x2
+#define HWIO_IPA_PROD_ACKMNGR_SW_ACCESS_CMD_OUT(v)      \
+        out_dword(HWIO_IPA_PROD_ACKMNGR_SW_ACCESS_CMD_ADDR,v)
+#define HWIO_IPA_PROD_ACKMNGR_SW_ACCESS_CMD_ACKUPD_VALID_BMSK                                       0x2
+#define HWIO_IPA_PROD_ACKMNGR_SW_ACCESS_CMD_ACKUPD_VALID_SHFT                                       0x1
+#define HWIO_IPA_PROD_ACKMNGR_SW_ACCESS_CMD_ACKINJ_VALID_BMSK                                       0x1
+#define HWIO_IPA_PROD_ACKMNGR_SW_ACCESS_CMD_ACKINJ_VALID_SHFT                                       0x0
+
+#define HWIO_IPA_PROD_ACKMNGR_SW_ACCESS_STATUS_ADDR                                          (IPA_DEBUG_REG_BASE      + 0x00000678)
+#define HWIO_IPA_PROD_ACKMNGR_SW_ACCESS_STATUS_PHYS                                          (IPA_DEBUG_REG_BASE_PHYS + 0x00000678)
+#define HWIO_IPA_PROD_ACKMNGR_SW_ACCESS_STATUS_OFFS                                          (IPA_DEBUG_REG_BASE_OFFS + 0x00000678)
+#define HWIO_IPA_PROD_ACKMNGR_SW_ACCESS_STATUS_RMSK                                                 0x3
+#define HWIO_IPA_PROD_ACKMNGR_SW_ACCESS_STATUS_ATTR                                                 0x1
+#define HWIO_IPA_PROD_ACKMNGR_SW_ACCESS_STATUS_IN          \
+        in_dword_masked(HWIO_IPA_PROD_ACKMNGR_SW_ACCESS_STATUS_ADDR, HWIO_IPA_PROD_ACKMNGR_SW_ACCESS_STATUS_RMSK)
+#define HWIO_IPA_PROD_ACKMNGR_SW_ACCESS_STATUS_INM(m)      \
+        in_dword_masked(HWIO_IPA_PROD_ACKMNGR_SW_ACCESS_STATUS_ADDR, m)
+#define HWIO_IPA_PROD_ACKMNGR_SW_ACCESS_STATUS_ACKUPD_READY_BMSK                                    0x2
+#define HWIO_IPA_PROD_ACKMNGR_SW_ACCESS_STATUS_ACKUPD_READY_SHFT                                    0x1
+#define HWIO_IPA_PROD_ACKMNGR_SW_ACCESS_STATUS_ACKINJ_READY_BMSK                                    0x1
+#define HWIO_IPA_PROD_ACKMNGR_SW_ACCESS_STATUS_ACKINJ_READY_SHFT                                    0x0
+
+#define HWIO_IPA_PROD_ACKMNGR_SW_ACCESS_ACKINJ_CFG1_ADDR                                     (IPA_DEBUG_REG_BASE      + 0x0000067c)
+#define HWIO_IPA_PROD_ACKMNGR_SW_ACCESS_ACKINJ_CFG1_PHYS                                     (IPA_DEBUG_REG_BASE_PHYS + 0x0000067c)
+#define HWIO_IPA_PROD_ACKMNGR_SW_ACCESS_ACKINJ_CFG1_OFFS                                     (IPA_DEBUG_REG_BASE_OFFS + 0x0000067c)
+#define HWIO_IPA_PROD_ACKMNGR_SW_ACCESS_ACKINJ_CFG1_RMSK                                           0x3f
+#define HWIO_IPA_PROD_ACKMNGR_SW_ACCESS_ACKINJ_CFG1_ATTR                                            0x3
+#define HWIO_IPA_PROD_ACKMNGR_SW_ACCESS_ACKINJ_CFG1_IN          \
+        in_dword_masked(HWIO_IPA_PROD_ACKMNGR_SW_ACCESS_ACKINJ_CFG1_ADDR, HWIO_IPA_PROD_ACKMNGR_SW_ACCESS_ACKINJ_CFG1_RMSK)
+#define HWIO_IPA_PROD_ACKMNGR_SW_ACCESS_ACKINJ_CFG1_INM(m)      \
+        in_dword_masked(HWIO_IPA_PROD_ACKMNGR_SW_ACCESS_ACKINJ_CFG1_ADDR, m)
+#define HWIO_IPA_PROD_ACKMNGR_SW_ACCESS_ACKINJ_CFG1_OUT(v)      \
+        out_dword(HWIO_IPA_PROD_ACKMNGR_SW_ACCESS_ACKINJ_CFG1_ADDR,v)
+#define HWIO_IPA_PROD_ACKMNGR_SW_ACCESS_ACKINJ_CFG1_OUTM(m,v) \
+        out_dword_masked_ns(HWIO_IPA_PROD_ACKMNGR_SW_ACCESS_ACKINJ_CFG1_ADDR,m,v,HWIO_IPA_PROD_ACKMNGR_SW_ACCESS_ACKINJ_CFG1_IN)
+#define HWIO_IPA_PROD_ACKMNGR_SW_ACCESS_ACKINJ_CFG1_ACKINJ_USERDATA_BMSK                           0x3f
+#define HWIO_IPA_PROD_ACKMNGR_SW_ACCESS_ACKINJ_CFG1_ACKINJ_USERDATA_SHFT                            0x0
+
+#define HWIO_IPA_NTF_TX_CMDQ_RELEASE_WR_n_ADDR(n)                                            (IPA_DEBUG_REG_BASE      + 0x00000680 + 0x4 * (n))
+#define HWIO_IPA_NTF_TX_CMDQ_RELEASE_WR_n_PHYS(n)                                            (IPA_DEBUG_REG_BASE_PHYS + 0x00000680 + 0x4 * (n))
+#define HWIO_IPA_NTF_TX_CMDQ_RELEASE_WR_n_OFFS(n)                                            (IPA_DEBUG_REG_BASE_OFFS + 0x00000680 + 0x4 * (n))
+#define HWIO_IPA_NTF_TX_CMDQ_RELEASE_WR_n_RMSK                                               0xffffffff
+#define HWIO_IPA_NTF_TX_CMDQ_RELEASE_WR_n_MAXn                                                        1
+#define HWIO_IPA_NTF_TX_CMDQ_RELEASE_WR_n_ATTR                                                      0x2
+#define HWIO_IPA_NTF_TX_CMDQ_RELEASE_WR_n_OUTI(n,val)    \
+        out_dword(HWIO_IPA_NTF_TX_CMDQ_RELEASE_WR_n_ADDR(n),val)
+#define HWIO_IPA_NTF_TX_CMDQ_RELEASE_WR_n_RELEASE_WR_CMD_BMSK                                0xffffffff
+#define HWIO_IPA_NTF_TX_CMDQ_RELEASE_WR_n_RELEASE_WR_CMD_SHFT                                       0x0
+
+#define HWIO_IPA_NTF_TX_CMDQ_RELEASE_RD_n_ADDR(n)                                            (IPA_DEBUG_REG_BASE      + 0x000006a0 + 0x4 * (n))
+#define HWIO_IPA_NTF_TX_CMDQ_RELEASE_RD_n_PHYS(n)                                            (IPA_DEBUG_REG_BASE_PHYS + 0x000006a0 + 0x4 * (n))
+#define HWIO_IPA_NTF_TX_CMDQ_RELEASE_RD_n_OFFS(n)                                            (IPA_DEBUG_REG_BASE_OFFS + 0x000006a0 + 0x4 * (n))
+#define HWIO_IPA_NTF_TX_CMDQ_RELEASE_RD_n_RMSK                                               0xffffffff
+#define HWIO_IPA_NTF_TX_CMDQ_RELEASE_RD_n_MAXn                                                        1
+#define HWIO_IPA_NTF_TX_CMDQ_RELEASE_RD_n_ATTR                                                      0x2
+#define HWIO_IPA_NTF_TX_CMDQ_RELEASE_RD_n_OUTI(n,val)    \
+        out_dword(HWIO_IPA_NTF_TX_CMDQ_RELEASE_RD_n_ADDR(n),val)
+#define HWIO_IPA_NTF_TX_CMDQ_RELEASE_RD_n_RELEASE_RD_CMD_BMSK                                0xffffffff
+#define HWIO_IPA_NTF_TX_CMDQ_RELEASE_RD_n_RELEASE_RD_CMD_SHFT                                       0x0
+
+#define HWIO_IPA_NTF_TX_CMDQ_CFG_WR_n_ADDR(n)                                                (IPA_DEBUG_REG_BASE      + 0x000006c0 + 0x4 * (n))
+#define HWIO_IPA_NTF_TX_CMDQ_CFG_WR_n_PHYS(n)                                                (IPA_DEBUG_REG_BASE_PHYS + 0x000006c0 + 0x4 * (n))
+#define HWIO_IPA_NTF_TX_CMDQ_CFG_WR_n_OFFS(n)                                                (IPA_DEBUG_REG_BASE_OFFS + 0x000006c0 + 0x4 * (n))
+#define HWIO_IPA_NTF_TX_CMDQ_CFG_WR_n_RMSK                                                   0xffffffff
+#define HWIO_IPA_NTF_TX_CMDQ_CFG_WR_n_MAXn                                                            1
+#define HWIO_IPA_NTF_TX_CMDQ_CFG_WR_n_ATTR                                                          0x3
+#define HWIO_IPA_NTF_TX_CMDQ_CFG_WR_n_INI(n)        \
+        in_dword_masked(HWIO_IPA_NTF_TX_CMDQ_CFG_WR_n_ADDR(n), HWIO_IPA_NTF_TX_CMDQ_CFG_WR_n_RMSK)
+#define HWIO_IPA_NTF_TX_CMDQ_CFG_WR_n_INMI(n,mask)    \
+        in_dword_masked(HWIO_IPA_NTF_TX_CMDQ_CFG_WR_n_ADDR(n), mask)
+#define HWIO_IPA_NTF_TX_CMDQ_CFG_WR_n_OUTI(n,val)    \
+        out_dword(HWIO_IPA_NTF_TX_CMDQ_CFG_WR_n_ADDR(n),val)
+#define HWIO_IPA_NTF_TX_CMDQ_CFG_WR_n_OUTMI(n,mask,val) \
+        out_dword_masked_ns(HWIO_IPA_NTF_TX_CMDQ_CFG_WR_n_ADDR(n),mask,val,HWIO_IPA_NTF_TX_CMDQ_CFG_WR_n_INI(n))
+#define HWIO_IPA_NTF_TX_CMDQ_CFG_WR_n_BLOCK_WR_BMSK                                          0xffffffff
+#define HWIO_IPA_NTF_TX_CMDQ_CFG_WR_n_BLOCK_WR_SHFT                                                 0x0
+
+#define HWIO_IPA_NTF_TX_CMDQ_CFG_RD_n_ADDR(n)                                                (IPA_DEBUG_REG_BASE      + 0x000006e0 + 0x4 * (n))
+#define HWIO_IPA_NTF_TX_CMDQ_CFG_RD_n_PHYS(n)                                                (IPA_DEBUG_REG_BASE_PHYS + 0x000006e0 + 0x4 * (n))
+#define HWIO_IPA_NTF_TX_CMDQ_CFG_RD_n_OFFS(n)                                                (IPA_DEBUG_REG_BASE_OFFS + 0x000006e0 + 0x4 * (n))
+#define HWIO_IPA_NTF_TX_CMDQ_CFG_RD_n_RMSK                                                   0xffffffff
+#define HWIO_IPA_NTF_TX_CMDQ_CFG_RD_n_MAXn                                                            1
+#define HWIO_IPA_NTF_TX_CMDQ_CFG_RD_n_ATTR                                                          0x3
+#define HWIO_IPA_NTF_TX_CMDQ_CFG_RD_n_INI(n)        \
+        in_dword_masked(HWIO_IPA_NTF_TX_CMDQ_CFG_RD_n_ADDR(n), HWIO_IPA_NTF_TX_CMDQ_CFG_RD_n_RMSK)
+#define HWIO_IPA_NTF_TX_CMDQ_CFG_RD_n_INMI(n,mask)    \
+        in_dword_masked(HWIO_IPA_NTF_TX_CMDQ_CFG_RD_n_ADDR(n), mask)
+#define HWIO_IPA_NTF_TX_CMDQ_CFG_RD_n_OUTI(n,val)    \
+        out_dword(HWIO_IPA_NTF_TX_CMDQ_CFG_RD_n_ADDR(n),val)
+#define HWIO_IPA_NTF_TX_CMDQ_CFG_RD_n_OUTMI(n,mask,val) \
+        out_dword_masked_ns(HWIO_IPA_NTF_TX_CMDQ_CFG_RD_n_ADDR(n),mask,val,HWIO_IPA_NTF_TX_CMDQ_CFG_RD_n_INI(n))
+#define HWIO_IPA_NTF_TX_CMDQ_CFG_RD_n_BLOCK_RD_BMSK                                          0xffffffff
+#define HWIO_IPA_NTF_TX_CMDQ_CFG_RD_n_BLOCK_RD_SHFT                                                 0x0
+
+#define HWIO_IPA_NTF_TX_CMDQ_STATUS_EMPTY_n_ADDR(n)                                          (IPA_DEBUG_REG_BASE      + 0x00000700 + 0x4 * (n))
+#define HWIO_IPA_NTF_TX_CMDQ_STATUS_EMPTY_n_PHYS(n)                                          (IPA_DEBUG_REG_BASE_PHYS + 0x00000700 + 0x4 * (n))
+#define HWIO_IPA_NTF_TX_CMDQ_STATUS_EMPTY_n_OFFS(n)                                          (IPA_DEBUG_REG_BASE_OFFS + 0x00000700 + 0x4 * (n))
+#define HWIO_IPA_NTF_TX_CMDQ_STATUS_EMPTY_n_RMSK                                             0xffffffff
+#define HWIO_IPA_NTF_TX_CMDQ_STATUS_EMPTY_n_MAXn                                                      1
+#define HWIO_IPA_NTF_TX_CMDQ_STATUS_EMPTY_n_ATTR                                                    0x1
+#define HWIO_IPA_NTF_TX_CMDQ_STATUS_EMPTY_n_INI(n)        \
+        in_dword_masked(HWIO_IPA_NTF_TX_CMDQ_STATUS_EMPTY_n_ADDR(n), HWIO_IPA_NTF_TX_CMDQ_STATUS_EMPTY_n_RMSK)
+#define HWIO_IPA_NTF_TX_CMDQ_STATUS_EMPTY_n_INMI(n,mask)    \
+        in_dword_masked(HWIO_IPA_NTF_TX_CMDQ_STATUS_EMPTY_n_ADDR(n), mask)
+#define HWIO_IPA_NTF_TX_CMDQ_STATUS_EMPTY_n_CMDQ_EMPTY_BMSK                                  0xffffffff
+#define HWIO_IPA_NTF_TX_CMDQ_STATUS_EMPTY_n_CMDQ_EMPTY_SHFT                                         0x0
+
+#define HWIO_IPA_BASE_ADDR_ADDR                                                              (IPA_DEBUG_REG_BASE      + 0x00000720)
+#define HWIO_IPA_BASE_ADDR_PHYS                                                              (IPA_DEBUG_REG_BASE_PHYS + 0x00000720)
+#define HWIO_IPA_BASE_ADDR_OFFS                                                              (IPA_DEBUG_REG_BASE_OFFS + 0x00000720)
+#define HWIO_IPA_BASE_ADDR_RMSK                                                              0xffffffff
+#define HWIO_IPA_BASE_ADDR_ATTR                                                                     0x3
+#define HWIO_IPA_BASE_ADDR_IN          \
+        in_dword_masked(HWIO_IPA_BASE_ADDR_ADDR, HWIO_IPA_BASE_ADDR_RMSK)
+#define HWIO_IPA_BASE_ADDR_INM(m)      \
+        in_dword_masked(HWIO_IPA_BASE_ADDR_ADDR, m)
+#define HWIO_IPA_BASE_ADDR_OUT(v)      \
+        out_dword(HWIO_IPA_BASE_ADDR_ADDR,v)
+#define HWIO_IPA_BASE_ADDR_OUTM(m,v) \
+        out_dword_masked_ns(HWIO_IPA_BASE_ADDR_ADDR,m,v,HWIO_IPA_BASE_ADDR_IN)
+#define HWIO_IPA_BASE_ADDR_BASE_BMSK                                                         0xffe00000
+#define HWIO_IPA_BASE_ADDR_BASE_SHFT                                                               0x15
+#define HWIO_IPA_BASE_ADDR_ZERO_BMSK                                                           0x1fffff
+#define HWIO_IPA_BASE_ADDR_ZERO_SHFT                                                                0x0
+
+#define HWIO_IPA_BASE_ADDR_MSB_ADDR                                                          (IPA_DEBUG_REG_BASE      + 0x00000724)
+#define HWIO_IPA_BASE_ADDR_MSB_PHYS                                                          (IPA_DEBUG_REG_BASE_PHYS + 0x00000724)
+#define HWIO_IPA_BASE_ADDR_MSB_OFFS                                                          (IPA_DEBUG_REG_BASE_OFFS + 0x00000724)
+#define HWIO_IPA_BASE_ADDR_MSB_RMSK                                                          0xffffffff
+#define HWIO_IPA_BASE_ADDR_MSB_ATTR                                                                 0x3
+#define HWIO_IPA_BASE_ADDR_MSB_IN          \
+        in_dword_masked(HWIO_IPA_BASE_ADDR_MSB_ADDR, HWIO_IPA_BASE_ADDR_MSB_RMSK)
+#define HWIO_IPA_BASE_ADDR_MSB_INM(m)      \
+        in_dword_masked(HWIO_IPA_BASE_ADDR_MSB_ADDR, m)
+#define HWIO_IPA_BASE_ADDR_MSB_OUT(v)      \
+        out_dword(HWIO_IPA_BASE_ADDR_MSB_ADDR,v)
+#define HWIO_IPA_BASE_ADDR_MSB_OUTM(m,v) \
+        out_dword_masked_ns(HWIO_IPA_BASE_ADDR_MSB_ADDR,m,v,HWIO_IPA_BASE_ADDR_MSB_IN)
+#define HWIO_IPA_BASE_ADDR_MSB_BASE_MSB_BMSK                                                 0xffffffff
+#define HWIO_IPA_BASE_ADDR_MSB_BASE_MSB_SHFT                                                        0x0
+
+#define HWIO_IPA_ENDP_GSI_CFG1_n_ADDR(n)                                                     (IPA_DEBUG_REG_BASE      + 0x00000800 + 0x4 * (n))
+#define HWIO_IPA_ENDP_GSI_CFG1_n_PHYS(n)                                                     (IPA_DEBUG_REG_BASE_PHYS + 0x00000800 + 0x4 * (n))
+#define HWIO_IPA_ENDP_GSI_CFG1_n_OFFS(n)                                                     (IPA_DEBUG_REG_BASE_OFFS + 0x00000800 + 0x4 * (n))
+#define HWIO_IPA_ENDP_GSI_CFG1_n_RMSK                                                        0x80010000
+#define HWIO_IPA_ENDP_GSI_CFG1_n_MAXn                                                                35
+#define HWIO_IPA_ENDP_GSI_CFG1_n_ATTR                                                               0x3
+#define HWIO_IPA_ENDP_GSI_CFG1_n_INI(n)        \
+        in_dword_masked(HWIO_IPA_ENDP_GSI_CFG1_n_ADDR(n), HWIO_IPA_ENDP_GSI_CFG1_n_RMSK)
+#define HWIO_IPA_ENDP_GSI_CFG1_n_INMI(n,mask)    \
+        in_dword_masked(HWIO_IPA_ENDP_GSI_CFG1_n_ADDR(n), mask)
+#define HWIO_IPA_ENDP_GSI_CFG1_n_OUTI(n,val)    \
+        out_dword(HWIO_IPA_ENDP_GSI_CFG1_n_ADDR(n),val)
+#define HWIO_IPA_ENDP_GSI_CFG1_n_OUTMI(n,mask,val) \
+        out_dword_masked_ns(HWIO_IPA_ENDP_GSI_CFG1_n_ADDR(n),mask,val,HWIO_IPA_ENDP_GSI_CFG1_n_INI(n))
+#define HWIO_IPA_ENDP_GSI_CFG1_n_INIT_ENDP_BMSK                                              0x80000000
+#define HWIO_IPA_ENDP_GSI_CFG1_n_INIT_ENDP_SHFT                                                    0x1f
+#define HWIO_IPA_ENDP_GSI_CFG1_n_ENDP_EN_BMSK                                                   0x10000
+#define HWIO_IPA_ENDP_GSI_CFG1_n_ENDP_EN_SHFT                                                      0x10
+
+#define HWIO_IPA_GSI_IPA_IF_TLV_OUT_GENERATOR_1_ADDR                                         (IPA_DEBUG_REG_BASE      + 0x00000c00)
+#define HWIO_IPA_GSI_IPA_IF_TLV_OUT_GENERATOR_1_PHYS                                         (IPA_DEBUG_REG_BASE_PHYS + 0x00000c00)
+#define HWIO_IPA_GSI_IPA_IF_TLV_OUT_GENERATOR_1_OFFS                                         (IPA_DEBUG_REG_BASE_OFFS + 0x00000c00)
+#define HWIO_IPA_GSI_IPA_IF_TLV_OUT_GENERATOR_1_RMSK                                         0xffffffff
+#define HWIO_IPA_GSI_IPA_IF_TLV_OUT_GENERATOR_1_ATTR                                                0x3
+#define HWIO_IPA_GSI_IPA_IF_TLV_OUT_GENERATOR_1_IN          \
+        in_dword_masked(HWIO_IPA_GSI_IPA_IF_TLV_OUT_GENERATOR_1_ADDR, HWIO_IPA_GSI_IPA_IF_TLV_OUT_GENERATOR_1_RMSK)
+#define HWIO_IPA_GSI_IPA_IF_TLV_OUT_GENERATOR_1_INM(m)      \
+        in_dword_masked(HWIO_IPA_GSI_IPA_IF_TLV_OUT_GENERATOR_1_ADDR, m)
+#define HWIO_IPA_GSI_IPA_IF_TLV_OUT_GENERATOR_1_OUT(v)      \
+        out_dword(HWIO_IPA_GSI_IPA_IF_TLV_OUT_GENERATOR_1_ADDR,v)
+#define HWIO_IPA_GSI_IPA_IF_TLV_OUT_GENERATOR_1_OUTM(m,v) \
+        out_dword_masked_ns(HWIO_IPA_GSI_IPA_IF_TLV_OUT_GENERATOR_1_ADDR,m,v,HWIO_IPA_GSI_IPA_IF_TLV_OUT_GENERATOR_1_IN)
+#define HWIO_IPA_GSI_IPA_IF_TLV_OUT_GENERATOR_1_GEN_TLV_OUT_ADDR_LSB_BMSK                    0xffffffff
+#define HWIO_IPA_GSI_IPA_IF_TLV_OUT_GENERATOR_1_GEN_TLV_OUT_ADDR_LSB_SHFT                           0x0
+
+#define HWIO_IPA_GSI_IPA_IF_TLV_OUT_GENERATOR_2_ADDR                                         (IPA_DEBUG_REG_BASE      + 0x00000c04)
+#define HWIO_IPA_GSI_IPA_IF_TLV_OUT_GENERATOR_2_PHYS                                         (IPA_DEBUG_REG_BASE_PHYS + 0x00000c04)
+#define HWIO_IPA_GSI_IPA_IF_TLV_OUT_GENERATOR_2_OFFS                                         (IPA_DEBUG_REG_BASE_OFFS + 0x00000c04)
+#define HWIO_IPA_GSI_IPA_IF_TLV_OUT_GENERATOR_2_RMSK                                         0xffffffff
+#define HWIO_IPA_GSI_IPA_IF_TLV_OUT_GENERATOR_2_ATTR                                                0x3
+#define HWIO_IPA_GSI_IPA_IF_TLV_OUT_GENERATOR_2_IN          \
+        in_dword_masked(HWIO_IPA_GSI_IPA_IF_TLV_OUT_GENERATOR_2_ADDR, HWIO_IPA_GSI_IPA_IF_TLV_OUT_GENERATOR_2_RMSK)
+#define HWIO_IPA_GSI_IPA_IF_TLV_OUT_GENERATOR_2_INM(m)      \
+        in_dword_masked(HWIO_IPA_GSI_IPA_IF_TLV_OUT_GENERATOR_2_ADDR, m)
+#define HWIO_IPA_GSI_IPA_IF_TLV_OUT_GENERATOR_2_OUT(v)      \
+        out_dword(HWIO_IPA_GSI_IPA_IF_TLV_OUT_GENERATOR_2_ADDR,v)
+#define HWIO_IPA_GSI_IPA_IF_TLV_OUT_GENERATOR_2_OUTM(m,v) \
+        out_dword_masked_ns(HWIO_IPA_GSI_IPA_IF_TLV_OUT_GENERATOR_2_ADDR,m,v,HWIO_IPA_GSI_IPA_IF_TLV_OUT_GENERATOR_2_IN)
+#define HWIO_IPA_GSI_IPA_IF_TLV_OUT_GENERATOR_2_GEN_TLV_OUT_EE_BMSK                          0xf0000000
+#define HWIO_IPA_GSI_IPA_IF_TLV_OUT_GENERATOR_2_GEN_TLV_OUT_EE_SHFT                                0x1c
+#define HWIO_IPA_GSI_IPA_IF_TLV_OUT_GENERATOR_2_GEN_TLV_OUT_ROUTINE_BMSK                      0xf000000
+#define HWIO_IPA_GSI_IPA_IF_TLV_OUT_GENERATOR_2_GEN_TLV_OUT_ROUTINE_SHFT                           0x18
+#define HWIO_IPA_GSI_IPA_IF_TLV_OUT_GENERATOR_2_GEN_TLV_OUT_LENGTH_BMSK                        0xffff00
+#define HWIO_IPA_GSI_IPA_IF_TLV_OUT_GENERATOR_2_GEN_TLV_OUT_LENGTH_SHFT                             0x8
+#define HWIO_IPA_GSI_IPA_IF_TLV_OUT_GENERATOR_2_GEN_TLV_OUT_ADDR_MSB_BMSK                          0xff
+#define HWIO_IPA_GSI_IPA_IF_TLV_OUT_GENERATOR_2_GEN_TLV_OUT_ADDR_MSB_SHFT                           0x0
+
+#define HWIO_IPA_GSI_IPA_IF_TLV_OUT_GENERATOR_3_ADDR                                         (IPA_DEBUG_REG_BASE      + 0x00000c08)
+#define HWIO_IPA_GSI_IPA_IF_TLV_OUT_GENERATOR_3_PHYS                                         (IPA_DEBUG_REG_BASE_PHYS + 0x00000c08)
+#define HWIO_IPA_GSI_IPA_IF_TLV_OUT_GENERATOR_3_OFFS                                         (IPA_DEBUG_REG_BASE_OFFS + 0x00000c08)
+#define HWIO_IPA_GSI_IPA_IF_TLV_OUT_GENERATOR_3_RMSK                                         0xffff3fff
+#define HWIO_IPA_GSI_IPA_IF_TLV_OUT_GENERATOR_3_ATTR                                                0x3
+#define HWIO_IPA_GSI_IPA_IF_TLV_OUT_GENERATOR_3_IN          \
+        in_dword_masked(HWIO_IPA_GSI_IPA_IF_TLV_OUT_GENERATOR_3_ADDR, HWIO_IPA_GSI_IPA_IF_TLV_OUT_GENERATOR_3_RMSK)
+#define HWIO_IPA_GSI_IPA_IF_TLV_OUT_GENERATOR_3_INM(m)      \
+        in_dword_masked(HWIO_IPA_GSI_IPA_IF_TLV_OUT_GENERATOR_3_ADDR, m)
+#define HWIO_IPA_GSI_IPA_IF_TLV_OUT_GENERATOR_3_OUT(v)      \
+        out_dword(HWIO_IPA_GSI_IPA_IF_TLV_OUT_GENERATOR_3_ADDR,v)
+#define HWIO_IPA_GSI_IPA_IF_TLV_OUT_GENERATOR_3_OUTM(m,v) \
+        out_dword_masked_ns(HWIO_IPA_GSI_IPA_IF_TLV_OUT_GENERATOR_3_ADDR,m,v,HWIO_IPA_GSI_IPA_IF_TLV_OUT_GENERATOR_3_IN)
+#define HWIO_IPA_GSI_IPA_IF_TLV_OUT_GENERATOR_3_GEN_TLV_OUT_USER_DATA_BMSK                   0xfffe0000
+#define HWIO_IPA_GSI_IPA_IF_TLV_OUT_GENERATOR_3_GEN_TLV_OUT_USER_DATA_SHFT                         0x11
+#define HWIO_IPA_GSI_IPA_IF_TLV_OUT_GENERATOR_3_GEN_TLV_OUT_CHAIN_BMSK                          0x10000
+#define HWIO_IPA_GSI_IPA_IF_TLV_OUT_GENERATOR_3_GEN_TLV_OUT_CHAIN_SHFT                             0x10
+#define HWIO_IPA_GSI_IPA_IF_TLV_OUT_GENERATOR_3_GEN_TLV_OUT_TOP_ADDR_BIT_BMSK                    0x2000
+#define HWIO_IPA_GSI_IPA_IF_TLV_OUT_GENERATOR_3_GEN_TLV_OUT_TOP_ADDR_BIT_SHFT                       0xd
+#define HWIO_IPA_GSI_IPA_IF_TLV_OUT_GENERATOR_3_GEN_TLV_OUT_DIRECTION_BMSK                       0x1000
+#define HWIO_IPA_GSI_IPA_IF_TLV_OUT_GENERATOR_3_GEN_TLV_OUT_DIRECTION_SHFT                          0xc
+#define HWIO_IPA_GSI_IPA_IF_TLV_OUT_GENERATOR_3_GEN_TLV_OUT_TYPE_BMSK                             0xf00
+#define HWIO_IPA_GSI_IPA_IF_TLV_OUT_GENERATOR_3_GEN_TLV_OUT_TYPE_SHFT                               0x8
+#define HWIO_IPA_GSI_IPA_IF_TLV_OUT_GENERATOR_3_GEN_TLV_OUT_CHID_BMSK                              0xff
+#define HWIO_IPA_GSI_IPA_IF_TLV_OUT_GENERATOR_3_GEN_TLV_OUT_CHID_SHFT                               0x0
+
+#define HWIO_IPA_GSI_IPA_IF_TLV_OUT_GENERATOR_CTRL_ADDR                                      (IPA_DEBUG_REG_BASE      + 0x00000c0c)
+#define HWIO_IPA_GSI_IPA_IF_TLV_OUT_GENERATOR_CTRL_PHYS                                      (IPA_DEBUG_REG_BASE_PHYS + 0x00000c0c)
+#define HWIO_IPA_GSI_IPA_IF_TLV_OUT_GENERATOR_CTRL_OFFS                                      (IPA_DEBUG_REG_BASE_OFFS + 0x00000c0c)
+#define HWIO_IPA_GSI_IPA_IF_TLV_OUT_GENERATOR_CTRL_RMSK                                        0x1100f1
+#define HWIO_IPA_GSI_IPA_IF_TLV_OUT_GENERATOR_CTRL_ATTR                                             0x3
+#define HWIO_IPA_GSI_IPA_IF_TLV_OUT_GENERATOR_CTRL_IN          \
+        in_dword_masked(HWIO_IPA_GSI_IPA_IF_TLV_OUT_GENERATOR_CTRL_ADDR, HWIO_IPA_GSI_IPA_IF_TLV_OUT_GENERATOR_CTRL_RMSK)
+#define HWIO_IPA_GSI_IPA_IF_TLV_OUT_GENERATOR_CTRL_INM(m)      \
+        in_dword_masked(HWIO_IPA_GSI_IPA_IF_TLV_OUT_GENERATOR_CTRL_ADDR, m)
+#define HWIO_IPA_GSI_IPA_IF_TLV_OUT_GENERATOR_CTRL_OUT(v)      \
+        out_dword(HWIO_IPA_GSI_IPA_IF_TLV_OUT_GENERATOR_CTRL_ADDR,v)
+#define HWIO_IPA_GSI_IPA_IF_TLV_OUT_GENERATOR_CTRL_OUTM(m,v) \
+        out_dword_masked_ns(HWIO_IPA_GSI_IPA_IF_TLV_OUT_GENERATOR_CTRL_ADDR,m,v,HWIO_IPA_GSI_IPA_IF_TLV_OUT_GENERATOR_CTRL_IN)
+#define HWIO_IPA_GSI_IPA_IF_TLV_OUT_GENERATOR_CTRL_GEN_TLV_OUT_EN_BMSK                         0x100000
+#define HWIO_IPA_GSI_IPA_IF_TLV_OUT_GENERATOR_CTRL_GEN_TLV_OUT_EN_SHFT                             0x14
+#define HWIO_IPA_GSI_IPA_IF_TLV_OUT_GENERATOR_CTRL_GEN_TLV_OUT_ACTIVATE_BMSK                    0x10000
+#define HWIO_IPA_GSI_IPA_IF_TLV_OUT_GENERATOR_CTRL_GEN_TLV_OUT_ACTIVATE_SHFT                       0x10
+#define HWIO_IPA_GSI_IPA_IF_TLV_OUT_GENERATOR_CTRL_GEN_TLV_OUT_STATUS_BMSK                         0xf0
+#define HWIO_IPA_GSI_IPA_IF_TLV_OUT_GENERATOR_CTRL_GEN_TLV_OUT_STATUS_SHFT                          0x4
+#define HWIO_IPA_GSI_IPA_IF_TLV_OUT_GENERATOR_CTRL_GEN_TLV_OUT_RDY_BMSK                             0x1
+#define HWIO_IPA_GSI_IPA_IF_TLV_OUT_GENERATOR_CTRL_GEN_TLV_OUT_RDY_SHFT                             0x0
+
+#define HWIO_IPA_GSI_IPA_IF_TLV_IN_RDY_ADDR                                                  (IPA_DEBUG_REG_BASE      + 0x00000d10)
+#define HWIO_IPA_GSI_IPA_IF_TLV_IN_RDY_PHYS                                                  (IPA_DEBUG_REG_BASE_PHYS + 0x00000d10)
+#define HWIO_IPA_GSI_IPA_IF_TLV_IN_RDY_OFFS                                                  (IPA_DEBUG_REG_BASE_OFFS + 0x00000d10)
+#define HWIO_IPA_GSI_IPA_IF_TLV_IN_RDY_RMSK                                                         0x1
+#define HWIO_IPA_GSI_IPA_IF_TLV_IN_RDY_ATTR                                                         0x3
+#define HWIO_IPA_GSI_IPA_IF_TLV_IN_RDY_IN          \
+        in_dword_masked(HWIO_IPA_GSI_IPA_IF_TLV_IN_RDY_ADDR, HWIO_IPA_GSI_IPA_IF_TLV_IN_RDY_RMSK)
+#define HWIO_IPA_GSI_IPA_IF_TLV_IN_RDY_INM(m)      \
+        in_dword_masked(HWIO_IPA_GSI_IPA_IF_TLV_IN_RDY_ADDR, m)
+#define HWIO_IPA_GSI_IPA_IF_TLV_IN_RDY_OUT(v)      \
+        out_dword(HWIO_IPA_GSI_IPA_IF_TLV_IN_RDY_ADDR,v)
+#define HWIO_IPA_GSI_IPA_IF_TLV_IN_RDY_OUTM(m,v) \
+        out_dword_masked_ns(HWIO_IPA_GSI_IPA_IF_TLV_IN_RDY_ADDR,m,v,HWIO_IPA_GSI_IPA_IF_TLV_IN_RDY_IN)
+#define HWIO_IPA_GSI_IPA_IF_TLV_IN_RDY_GEN_TLV_IN_RDY_BMSK                                          0x1
+#define HWIO_IPA_GSI_IPA_IF_TLV_IN_RDY_GEN_TLV_IN_RDY_SHFT                                          0x0
+
+#define HWIO_IPA_GSI_IPA_IF_TLV_IN_DATA_1_ADDR                                               (IPA_DEBUG_REG_BASE      + 0x00000d14)
+#define HWIO_IPA_GSI_IPA_IF_TLV_IN_DATA_1_PHYS                                               (IPA_DEBUG_REG_BASE_PHYS + 0x00000d14)
+#define HWIO_IPA_GSI_IPA_IF_TLV_IN_DATA_1_OFFS                                               (IPA_DEBUG_REG_BASE_OFFS + 0x00000d14)
+#define HWIO_IPA_GSI_IPA_IF_TLV_IN_DATA_1_RMSK                                               0xffffffff
+#define HWIO_IPA_GSI_IPA_IF_TLV_IN_DATA_1_ATTR                                                      0x1
+#define HWIO_IPA_GSI_IPA_IF_TLV_IN_DATA_1_IN          \
+        in_dword_masked(HWIO_IPA_GSI_IPA_IF_TLV_IN_DATA_1_ADDR, HWIO_IPA_GSI_IPA_IF_TLV_IN_DATA_1_RMSK)
+#define HWIO_IPA_GSI_IPA_IF_TLV_IN_DATA_1_INM(m)      \
+        in_dword_masked(HWIO_IPA_GSI_IPA_IF_TLV_IN_DATA_1_ADDR, m)
+#define HWIO_IPA_GSI_IPA_IF_TLV_IN_DATA_1_GEN_TLV_IN_LENGTH_BMSK                             0xffff0000
+#define HWIO_IPA_GSI_IPA_IF_TLV_IN_DATA_1_GEN_TLV_IN_LENGTH_SHFT                                   0x10
+#define HWIO_IPA_GSI_IPA_IF_TLV_IN_DATA_1_GEN_TLV_IN_USER_DATA_BMSK                              0xffff
+#define HWIO_IPA_GSI_IPA_IF_TLV_IN_DATA_1_GEN_TLV_IN_USER_DATA_SHFT                                 0x0
+
+#define HWIO_IPA_GSI_IPA_IF_TLV_IN_DATA_2_ADDR                                               (IPA_DEBUG_REG_BASE      + 0x00000d18)
+#define HWIO_IPA_GSI_IPA_IF_TLV_IN_DATA_2_PHYS                                               (IPA_DEBUG_REG_BASE_PHYS + 0x00000d18)
+#define HWIO_IPA_GSI_IPA_IF_TLV_IN_DATA_2_OFFS                                               (IPA_DEBUG_REG_BASE_OFFS + 0x00000d18)
+#define HWIO_IPA_GSI_IPA_IF_TLV_IN_DATA_2_RMSK                                               0xf00ffff1
+#define HWIO_IPA_GSI_IPA_IF_TLV_IN_DATA_2_ATTR                                                      0x3
+#define HWIO_IPA_GSI_IPA_IF_TLV_IN_DATA_2_IN          \
+        in_dword_masked(HWIO_IPA_GSI_IPA_IF_TLV_IN_DATA_2_ADDR, HWIO_IPA_GSI_IPA_IF_TLV_IN_DATA_2_RMSK)
+#define HWIO_IPA_GSI_IPA_IF_TLV_IN_DATA_2_INM(m)      \
+        in_dword_masked(HWIO_IPA_GSI_IPA_IF_TLV_IN_DATA_2_ADDR, m)
+#define HWIO_IPA_GSI_IPA_IF_TLV_IN_DATA_2_OUT(v)      \
+        out_dword(HWIO_IPA_GSI_IPA_IF_TLV_IN_DATA_2_ADDR,v)
+#define HWIO_IPA_GSI_IPA_IF_TLV_IN_DATA_2_OUTM(m,v) \
+        out_dword_masked_ns(HWIO_IPA_GSI_IPA_IF_TLV_IN_DATA_2_ADDR,m,v,HWIO_IPA_GSI_IPA_IF_TLV_IN_DATA_2_IN)
+#define HWIO_IPA_GSI_IPA_IF_TLV_IN_DATA_2_GEN_TLV_IN_ROUTINE_BMSK                            0xf0000000
+#define HWIO_IPA_GSI_IPA_IF_TLV_IN_DATA_2_GEN_TLV_IN_ROUTINE_SHFT                                  0x1c
+#define HWIO_IPA_GSI_IPA_IF_TLV_IN_DATA_2_GEN_TLV_IN_STATUS_BMSK                                0xf0000
+#define HWIO_IPA_GSI_IPA_IF_TLV_IN_DATA_2_GEN_TLV_IN_STATUS_SHFT                                   0x10
+#define HWIO_IPA_GSI_IPA_IF_TLV_IN_DATA_2_GEN_TLV_IN_CHID_BMSK                                   0xff00
+#define HWIO_IPA_GSI_IPA_IF_TLV_IN_DATA_2_GEN_TLV_IN_CHID_SHFT                                      0x8
+#define HWIO_IPA_GSI_IPA_IF_TLV_IN_DATA_2_GEN_TLV_IN_EE_BMSK                                       0xf0
+#define HWIO_IPA_GSI_IPA_IF_TLV_IN_DATA_2_GEN_TLV_IN_EE_SHFT                                        0x4
+#define HWIO_IPA_GSI_IPA_IF_TLV_IN_DATA_2_GEN_TLV_IN_EOT_BMSK                                       0x1
+#define HWIO_IPA_GSI_IPA_IF_TLV_IN_DATA_2_GEN_TLV_IN_EOT_SHFT                                       0x0
+
+#define HWIO_IPA_ENDP_GSI_CFG_TLV_n_ADDR(n)                                                  (IPA_DEBUG_REG_BASE      + 0x00001000 + 0x4 * (n))
+#define HWIO_IPA_ENDP_GSI_CFG_TLV_n_PHYS(n)                                                  (IPA_DEBUG_REG_BASE_PHYS + 0x00001000 + 0x4 * (n))
+#define HWIO_IPA_ENDP_GSI_CFG_TLV_n_OFFS(n)                                                  (IPA_DEBUG_REG_BASE_OFFS + 0x00001000 + 0x4 * (n))
+#define HWIO_IPA_ENDP_GSI_CFG_TLV_n_RMSK                                                       0xffffff
+#define HWIO_IPA_ENDP_GSI_CFG_TLV_n_MAXn                                                             35
+#define HWIO_IPA_ENDP_GSI_CFG_TLV_n_ATTR                                                            0x3
+#define HWIO_IPA_ENDP_GSI_CFG_TLV_n_INI(n)        \
+        in_dword_masked(HWIO_IPA_ENDP_GSI_CFG_TLV_n_ADDR(n), HWIO_IPA_ENDP_GSI_CFG_TLV_n_RMSK)
+#define HWIO_IPA_ENDP_GSI_CFG_TLV_n_INMI(n,mask)    \
+        in_dword_masked(HWIO_IPA_ENDP_GSI_CFG_TLV_n_ADDR(n), mask)
+#define HWIO_IPA_ENDP_GSI_CFG_TLV_n_OUTI(n,val)    \
+        out_dword(HWIO_IPA_ENDP_GSI_CFG_TLV_n_ADDR(n),val)
+#define HWIO_IPA_ENDP_GSI_CFG_TLV_n_OUTMI(n,mask,val) \
+        out_dword_masked_ns(HWIO_IPA_ENDP_GSI_CFG_TLV_n_ADDR(n),mask,val,HWIO_IPA_ENDP_GSI_CFG_TLV_n_INI(n))
+#define HWIO_IPA_ENDP_GSI_CFG_TLV_n_FIFO_SIZE_BMSK                                             0xff0000
+#define HWIO_IPA_ENDP_GSI_CFG_TLV_n_FIFO_SIZE_SHFT                                                 0x10
+#define HWIO_IPA_ENDP_GSI_CFG_TLV_n_FIFO_BASE_ADDR_BMSK                                          0xffff
+#define HWIO_IPA_ENDP_GSI_CFG_TLV_n_FIFO_BASE_ADDR_SHFT                                             0x0
+
+#define HWIO_IPA_ENDP_GSI_CFG_AOS_n_ADDR(n)                                                  (IPA_DEBUG_REG_BASE      + 0x00001400 + 0x4 * (n))
+#define HWIO_IPA_ENDP_GSI_CFG_AOS_n_PHYS(n)                                                  (IPA_DEBUG_REG_BASE_PHYS + 0x00001400 + 0x4 * (n))
+#define HWIO_IPA_ENDP_GSI_CFG_AOS_n_OFFS(n)                                                  (IPA_DEBUG_REG_BASE_OFFS + 0x00001400 + 0x4 * (n))
+#define HWIO_IPA_ENDP_GSI_CFG_AOS_n_RMSK                                                       0xffffff
+#define HWIO_IPA_ENDP_GSI_CFG_AOS_n_MAXn                                                             35
+#define HWIO_IPA_ENDP_GSI_CFG_AOS_n_ATTR                                                            0x3
+#define HWIO_IPA_ENDP_GSI_CFG_AOS_n_INI(n)        \
+        in_dword_masked(HWIO_IPA_ENDP_GSI_CFG_AOS_n_ADDR(n), HWIO_IPA_ENDP_GSI_CFG_AOS_n_RMSK)
+#define HWIO_IPA_ENDP_GSI_CFG_AOS_n_INMI(n,mask)    \
+        in_dword_masked(HWIO_IPA_ENDP_GSI_CFG_AOS_n_ADDR(n), mask)
+#define HWIO_IPA_ENDP_GSI_CFG_AOS_n_OUTI(n,val)    \
+        out_dword(HWIO_IPA_ENDP_GSI_CFG_AOS_n_ADDR(n),val)
+#define HWIO_IPA_ENDP_GSI_CFG_AOS_n_OUTMI(n,mask,val) \
+        out_dword_masked_ns(HWIO_IPA_ENDP_GSI_CFG_AOS_n_ADDR(n),mask,val,HWIO_IPA_ENDP_GSI_CFG_AOS_n_INI(n))
+#define HWIO_IPA_ENDP_GSI_CFG_AOS_n_FIFO_SIZE_BMSK                                             0xff0000
+#define HWIO_IPA_ENDP_GSI_CFG_AOS_n_FIFO_SIZE_SHFT                                                 0x10
+#define HWIO_IPA_ENDP_GSI_CFG_AOS_n_FIFO_BASE_ADDR_BMSK                                          0xffff
+#define HWIO_IPA_ENDP_GSI_CFG_AOS_n_FIFO_BASE_ADDR_SHFT                                             0x0
+
+#define HWIO_IPA_COAL_VP_AOS_FIFO_n_ADDR(n)                                                  (IPA_DEBUG_REG_BASE      + 0x00001800 + 0x4 * (n))
+#define HWIO_IPA_COAL_VP_AOS_FIFO_n_PHYS(n)                                                  (IPA_DEBUG_REG_BASE_PHYS + 0x00001800 + 0x4 * (n))
+#define HWIO_IPA_COAL_VP_AOS_FIFO_n_OFFS(n)                                                  (IPA_DEBUG_REG_BASE_OFFS + 0x00001800 + 0x4 * (n))
+#define HWIO_IPA_COAL_VP_AOS_FIFO_n_RMSK                                                       0xffffff
+#define HWIO_IPA_COAL_VP_AOS_FIFO_n_MAXn                                                              3
+#define HWIO_IPA_COAL_VP_AOS_FIFO_n_ATTR                                                            0x3
+#define HWIO_IPA_COAL_VP_AOS_FIFO_n_INI(n)        \
+        in_dword_masked(HWIO_IPA_COAL_VP_AOS_FIFO_n_ADDR(n), HWIO_IPA_COAL_VP_AOS_FIFO_n_RMSK)
+#define HWIO_IPA_COAL_VP_AOS_FIFO_n_INMI(n,mask)    \
+        in_dword_masked(HWIO_IPA_COAL_VP_AOS_FIFO_n_ADDR(n), mask)
+#define HWIO_IPA_COAL_VP_AOS_FIFO_n_OUTI(n,val)    \
+        out_dword(HWIO_IPA_COAL_VP_AOS_FIFO_n_ADDR(n),val)
+#define HWIO_IPA_COAL_VP_AOS_FIFO_n_OUTMI(n,mask,val) \
+        out_dword_masked_ns(HWIO_IPA_COAL_VP_AOS_FIFO_n_ADDR(n),mask,val,HWIO_IPA_COAL_VP_AOS_FIFO_n_INI(n))
+#define HWIO_IPA_COAL_VP_AOS_FIFO_n_FIFO_SIZE_BMSK                                             0xff0000
+#define HWIO_IPA_COAL_VP_AOS_FIFO_n_FIFO_SIZE_SHFT                                                 0x10
+#define HWIO_IPA_COAL_VP_AOS_FIFO_n_FIFO_BASE_ADDR_BMSK                                          0xffff
+#define HWIO_IPA_COAL_VP_AOS_FIFO_n_FIFO_BASE_ADDR_SHFT                                             0x0
+
+#define HWIO_IPA_QMB_DEBUG_CTRL_ADDR                                                         (IPA_DEBUG_REG_BASE      + 0x00001d40)
+#define HWIO_IPA_QMB_DEBUG_CTRL_PHYS                                                         (IPA_DEBUG_REG_BASE_PHYS + 0x00001d40)
+#define HWIO_IPA_QMB_DEBUG_CTRL_OFFS                                                         (IPA_DEBUG_REG_BASE_OFFS + 0x00001d40)
+#define HWIO_IPA_QMB_DEBUG_CTRL_RMSK                                                                0x1
+#define HWIO_IPA_QMB_DEBUG_CTRL_ATTR                                                                0x3
+#define HWIO_IPA_QMB_DEBUG_CTRL_IN          \
+        in_dword_masked(HWIO_IPA_QMB_DEBUG_CTRL_ADDR, HWIO_IPA_QMB_DEBUG_CTRL_RMSK)
+#define HWIO_IPA_QMB_DEBUG_CTRL_INM(m)      \
+        in_dword_masked(HWIO_IPA_QMB_DEBUG_CTRL_ADDR, m)
+#define HWIO_IPA_QMB_DEBUG_CTRL_OUT(v)      \
+        out_dword(HWIO_IPA_QMB_DEBUG_CTRL_ADDR,v)
+#define HWIO_IPA_QMB_DEBUG_CTRL_OUTM(m,v) \
+        out_dword_masked_ns(HWIO_IPA_QMB_DEBUG_CTRL_ADDR,m,v,HWIO_IPA_QMB_DEBUG_CTRL_IN)
+#define HWIO_IPA_QMB_DEBUG_CTRL_RAM_SLAVEWAY_ACCESS_PROTECTION_DISABLE_BMSK                         0x1
+#define HWIO_IPA_QMB_DEBUG_CTRL_RAM_SLAVEWAY_ACCESS_PROTECTION_DISABLE_SHFT                         0x0
+
+#define HWIO_IPA_CTXH_CTRL_ADDR                                                              (IPA_DEBUG_REG_BASE      + 0x00001e50)
+#define HWIO_IPA_CTXH_CTRL_PHYS                                                              (IPA_DEBUG_REG_BASE_PHYS + 0x00001e50)
+#define HWIO_IPA_CTXH_CTRL_OFFS                                                              (IPA_DEBUG_REG_BASE_OFFS + 0x00001e50)
+#define HWIO_IPA_CTXH_CTRL_RMSK                                                              0xe000000f
+#define HWIO_IPA_CTXH_CTRL_ATTR                                                                     0x3
+#define HWIO_IPA_CTXH_CTRL_IN          \
+        in_dword_masked(HWIO_IPA_CTXH_CTRL_ADDR, HWIO_IPA_CTXH_CTRL_RMSK)
+#define HWIO_IPA_CTXH_CTRL_INM(m)      \
+        in_dword_masked(HWIO_IPA_CTXH_CTRL_ADDR, m)
+#define HWIO_IPA_CTXH_CTRL_OUT(v)      \
+        out_dword(HWIO_IPA_CTXH_CTRL_ADDR,v)
+#define HWIO_IPA_CTXH_CTRL_OUTM(m,v) \
+        out_dword_masked_ns(HWIO_IPA_CTXH_CTRL_ADDR,m,v,HWIO_IPA_CTXH_CTRL_IN)
+#define HWIO_IPA_CTXH_CTRL_CTXH_LOCK_BMSK                                                    0x80000000
+#define HWIO_IPA_CTXH_CTRL_CTXH_LOCK_SHFT                                                          0x1f
+#define HWIO_IPA_CTXH_CTRL_CTXH_LOCK_ACTIVE_BMSK                                             0x40000000
+#define HWIO_IPA_CTXH_CTRL_CTXH_LOCK_ACTIVE_SHFT                                                   0x1e
+#define HWIO_IPA_CTXH_CTRL_CTXH_WR_BLOCK_ON_NOC_ERR_BMSK                                     0x20000000
+#define HWIO_IPA_CTXH_CTRL_CTXH_WR_BLOCK_ON_NOC_ERR_SHFT                                           0x1d
+#define HWIO_IPA_CTXH_CTRL_CTXH_LOCK_ID_BMSK                                                        0xf
+#define HWIO_IPA_CTXH_CTRL_CTXH_LOCK_ID_SHFT                                                        0x0
+
+#define HWIO_IPA_CTX_ID_m_CTX_NUM_n_ADDR(m,n)                                                (IPA_DEBUG_REG_BASE      + 0x00002000 + 0x100 * (m) + 0x4 * (n))
+#define HWIO_IPA_CTX_ID_m_CTX_NUM_n_PHYS(m,n)                                                (IPA_DEBUG_REG_BASE_PHYS + 0x00002000 + 0x100 * (m) + 0x4 * (n))
+#define HWIO_IPA_CTX_ID_m_CTX_NUM_n_OFFS(m,n)                                                (IPA_DEBUG_REG_BASE_OFFS + 0x00002000 + 0x100 * (m) + 0x4 * (n))
+#define HWIO_IPA_CTX_ID_m_CTX_NUM_n_RMSK                                                     0xffffffff
+#define HWIO_IPA_CTX_ID_m_CTX_NUM_n_MAXm                                                             15
+#define HWIO_IPA_CTX_ID_m_CTX_NUM_n_MAXn                                                             63
+#define HWIO_IPA_CTX_ID_m_CTX_NUM_n_ATTR                                                            0x3
+#define HWIO_IPA_CTX_ID_m_CTX_NUM_n_INI2(m,n)        \
+        in_dword_masked(HWIO_IPA_CTX_ID_m_CTX_NUM_n_ADDR(m,n), HWIO_IPA_CTX_ID_m_CTX_NUM_n_RMSK)
+#define HWIO_IPA_CTX_ID_m_CTX_NUM_n_INMI2(m,n,mask)    \
+        in_dword_masked(HWIO_IPA_CTX_ID_m_CTX_NUM_n_ADDR(m,n), mask)
+#define HWIO_IPA_CTX_ID_m_CTX_NUM_n_OUTI2(m,n,val)    \
+        out_dword(HWIO_IPA_CTX_ID_m_CTX_NUM_n_ADDR(m,n),val)
+#define HWIO_IPA_CTX_ID_m_CTX_NUM_n_OUTMI2(m,n,mask,val) \
+        out_dword_masked_ns(HWIO_IPA_CTX_ID_m_CTX_NUM_n_ADDR(m,n),mask,val,HWIO_IPA_CTX_ID_m_CTX_NUM_n_INI2(m,n))
+#define HWIO_IPA_CTX_ID_m_CTX_NUM_n_IPA_CTXH_DATA_BMSK                                       0xffffffff
+#define HWIO_IPA_CTX_ID_m_CTX_NUM_n_IPA_CTXH_DATA_SHFT                                              0x0
+
+/*----------------------------------------------------------------------------
+ * MODULE: IPA_CFG
+ *--------------------------------------------------------------------------*/
+
+#define IPA_CFG_REG_BASE                                                                                          (IPA_0_IPA_WRAPPER_BASE      + 0x00140000)
+#define IPA_CFG_REG_BASE_PHYS                                                                                     (IPA_0_IPA_WRAPPER_BASE_PHYS + 0x00140000)
+#define IPA_CFG_REG_BASE_OFFS                                                                                     0x00140000
+
+#define HWIO_IPA_FLAVOR_0_ADDR                                                                                    (IPA_CFG_REG_BASE      + 0x00000000)
+#define HWIO_IPA_FLAVOR_0_PHYS                                                                                    (IPA_CFG_REG_BASE_PHYS + 0x00000000)
+#define HWIO_IPA_FLAVOR_0_OFFS                                                                                    (IPA_CFG_REG_BASE_OFFS + 0x00000000)
+#define HWIO_IPA_FLAVOR_0_RMSK                                                                                    0xffffffff
+#define HWIO_IPA_FLAVOR_0_ATTR                                                                                           0x1
+#define HWIO_IPA_FLAVOR_0_IN          \
+        in_dword_masked(HWIO_IPA_FLAVOR_0_ADDR, HWIO_IPA_FLAVOR_0_RMSK)
+#define HWIO_IPA_FLAVOR_0_INM(m)      \
+        in_dword_masked(HWIO_IPA_FLAVOR_0_ADDR, m)
+#define HWIO_IPA_FLAVOR_0_IPA_PROD_LOWEST_BMSK                                                                    0xff000000
+#define HWIO_IPA_FLAVOR_0_IPA_PROD_LOWEST_SHFT                                                                          0x18
+#define HWIO_IPA_FLAVOR_0_IPA_PROD_PIPES_BMSK                                                                       0xff0000
+#define HWIO_IPA_FLAVOR_0_IPA_PROD_PIPES_SHFT                                                                           0x10
+#define HWIO_IPA_FLAVOR_0_IPA_CONS_PIPES_BMSK                                                                         0xff00
+#define HWIO_IPA_FLAVOR_0_IPA_CONS_PIPES_SHFT                                                                            0x8
+#define HWIO_IPA_FLAVOR_0_IPA_PIPES_BMSK                                                                                0xff
+#define HWIO_IPA_FLAVOR_0_IPA_PIPES_SHFT                                                                                 0x0
+
+#define HWIO_IPA_FLAVOR_1_ADDR                                                                                    (IPA_CFG_REG_BASE      + 0x00000004)
+#define HWIO_IPA_FLAVOR_1_PHYS                                                                                    (IPA_CFG_REG_BASE_PHYS + 0x00000004)
+#define HWIO_IPA_FLAVOR_1_OFFS                                                                                    (IPA_CFG_REG_BASE_OFFS + 0x00000004)
+#define HWIO_IPA_FLAVOR_1_RMSK                                                                                    0x1fffdf3f
+#define HWIO_IPA_FLAVOR_1_ATTR                                                                                           0x1
+#define HWIO_IPA_FLAVOR_1_IN          \
+        in_dword_masked(HWIO_IPA_FLAVOR_1_ADDR, HWIO_IPA_FLAVOR_1_RMSK)
+#define HWIO_IPA_FLAVOR_1_INM(m)      \
+        in_dword_masked(HWIO_IPA_FLAVOR_1_ADDR, m)
+#define HWIO_IPA_FLAVOR_1_D_DCPH_ENGINE_NUM_BMSK                                                                  0x18000000
+#define HWIO_IPA_FLAVOR_1_D_DCPH_ENGINE_NUM_SHFT                                                                        0x1b
+#define HWIO_IPA_FLAVOR_1_PCIE_PATH_EN_BMSK                                                                        0x4000000
+#define HWIO_IPA_FLAVOR_1_PCIE_PATH_EN_SHFT                                                                             0x1a
+#define HWIO_IPA_FLAVOR_1_GSI_SLAVEWAY_EN_BMSK                                                                     0x2000000
+#define HWIO_IPA_FLAVOR_1_GSI_SLAVEWAY_EN_SHFT                                                                          0x19
+#define HWIO_IPA_FLAVOR_1_RX_UC_HANDLER_EN_BMSK                                                                    0x1000000
+#define HWIO_IPA_FLAVOR_1_RX_UC_HANDLER_EN_SHFT                                                                         0x18
+#define HWIO_IPA_FLAVOR_1_DUAL_TX_EN_BMSK                                                                           0x800000
+#define HWIO_IPA_FLAVOR_1_DUAL_TX_EN_SHFT                                                                               0x17
+#define HWIO_IPA_FLAVOR_1_QMB1_EN_BMSK                                                                              0x400000
+#define HWIO_IPA_FLAVOR_1_QMB1_EN_SHFT                                                                                  0x16
+#define HWIO_IPA_FLAVOR_1_QMB1_SLAVEWAY_EN_BMSK                                                                     0x200000
+#define HWIO_IPA_FLAVOR_1_QMB1_SLAVEWAY_EN_SHFT                                                                         0x15
+#define HWIO_IPA_FLAVOR_1_QMB0_SLAVEWAY_EN_BMSK                                                                     0x100000
+#define HWIO_IPA_FLAVOR_1_QMB0_SLAVEWAY_EN_SHFT                                                                         0x14
+#define HWIO_IPA_FLAVOR_1_DPL_EN_BMSK                                                                                0x80000
+#define HWIO_IPA_FLAVOR_1_DPL_EN_SHFT                                                                                   0x13
+#define HWIO_IPA_FLAVOR_1_CPR_EN_BMSK                                                                                0x40000
+#define HWIO_IPA_FLAVOR_1_CPR_EN_SHFT                                                                                   0x12
+#define HWIO_IPA_FLAVOR_1_UC_EN_BMSK                                                                                 0x20000
+#define HWIO_IPA_FLAVOR_1_UC_EN_SHFT                                                                                    0x11
+#define HWIO_IPA_FLAVOR_1_VMIDMT_EN_BMSK                                                                             0x10000
+#define HWIO_IPA_FLAVOR_1_VMIDMT_EN_SHFT                                                                                0x10
+#define HWIO_IPA_FLAVOR_1_NAT_ACL_EN_BMSK                                                                             0x8000
+#define HWIO_IPA_FLAVOR_1_NAT_ACL_EN_SHFT                                                                                0xf
+#define HWIO_IPA_FLAVOR_1_FILTER_ROUTER_CACHE_GEN_BMSK                                                                0x4000
+#define HWIO_IPA_FLAVOR_1_FILTER_ROUTER_CACHE_GEN_SHFT                                                                   0xe
+#define HWIO_IPA_FLAVOR_1_H_DCPH_EN_BMSK                                                                              0x1000
+#define HWIO_IPA_FLAVOR_1_H_DCPH_EN_SHFT                                                                                 0xc
+#define HWIO_IPA_FLAVOR_1_D_DCPH_EN_BMSK                                                                               0x800
+#define HWIO_IPA_FLAVOR_1_D_DCPH_EN_SHFT                                                                                 0xb
+#define HWIO_IPA_FLAVOR_1_D_DCPH_2_EN_BMSK                                                                             0x400
+#define HWIO_IPA_FLAVOR_1_D_DCPH_2_EN_SHFT                                                                               0xa
+#define HWIO_IPA_FLAVOR_1_UCP_EN_BMSK                                                                                  0x200
+#define HWIO_IPA_FLAVOR_1_UCP_EN_SHFT                                                                                    0x9
+#define HWIO_IPA_FLAVOR_1_MBIM_DEAGG_EN_BMSK                                                                           0x100
+#define HWIO_IPA_FLAVOR_1_MBIM_DEAGG_EN_SHFT                                                                             0x8
+#define HWIO_IPA_FLAVOR_1_CTX_N_BMSK                                                                                    0x3f
+#define HWIO_IPA_FLAVOR_1_CTX_N_SHFT                                                                                     0x0
+
+#define HWIO_IPA_FLAVOR_2_ADDR                                                                                    (IPA_CFG_REG_BASE      + 0x00000008)
+#define HWIO_IPA_FLAVOR_2_PHYS                                                                                    (IPA_CFG_REG_BASE_PHYS + 0x00000008)
+#define HWIO_IPA_FLAVOR_2_OFFS                                                                                    (IPA_CFG_REG_BASE_OFFS + 0x00000008)
+#define HWIO_IPA_FLAVOR_2_RMSK                                                                                    0x3f3f3f3f
+#define HWIO_IPA_FLAVOR_2_ATTR                                                                                           0x1
+#define HWIO_IPA_FLAVOR_2_IN          \
+        in_dword_masked(HWIO_IPA_FLAVOR_2_ADDR, HWIO_IPA_FLAVOR_2_RMSK)
+#define HWIO_IPA_FLAVOR_2_INM(m)      \
+        in_dword_masked(HWIO_IPA_FLAVOR_2_ADDR, m)
+#define HWIO_IPA_FLAVOR_2_QMB1_OUTST_RD_BMSK                                                                      0x3f000000
+#define HWIO_IPA_FLAVOR_2_QMB1_OUTST_RD_SHFT                                                                            0x18
+#define HWIO_IPA_FLAVOR_2_QMB1_OUTST_WR_BMSK                                                                        0x3f0000
+#define HWIO_IPA_FLAVOR_2_QMB1_OUTST_WR_SHFT                                                                            0x10
+#define HWIO_IPA_FLAVOR_2_QMB0_OUTST_RD_BMSK                                                                          0x3f00
+#define HWIO_IPA_FLAVOR_2_QMB0_OUTST_RD_SHFT                                                                             0x8
+#define HWIO_IPA_FLAVOR_2_QMB0_OUTST_WR_BMSK                                                                            0x3f
+#define HWIO_IPA_FLAVOR_2_QMB0_OUTST_WR_SHFT                                                                             0x0
+
+#define HWIO_IPA_FLAVOR_3_ADDR                                                                                    (IPA_CFG_REG_BASE      + 0x0000000c)
+#define HWIO_IPA_FLAVOR_3_PHYS                                                                                    (IPA_CFG_REG_BASE_PHYS + 0x0000000c)
+#define HWIO_IPA_FLAVOR_3_OFFS                                                                                    (IPA_CFG_REG_BASE_OFFS + 0x0000000c)
+#define HWIO_IPA_FLAVOR_3_RMSK                                                                                     0xfffffff
+#define HWIO_IPA_FLAVOR_3_ATTR                                                                                           0x1
+#define HWIO_IPA_FLAVOR_3_IN          \
+        in_dword_masked(HWIO_IPA_FLAVOR_3_ADDR, HWIO_IPA_FLAVOR_3_RMSK)
+#define HWIO_IPA_FLAVOR_3_INM(m)      \
+        in_dword_masked(HWIO_IPA_FLAVOR_3_ADDR, m)
+#define HWIO_IPA_FLAVOR_3_RSRC_GRP_DST_NUM_DRBIP_BMSK                                                              0xf000000
+#define HWIO_IPA_FLAVOR_3_RSRC_GRP_DST_NUM_DRBIP_SHFT                                                                   0x18
+#define HWIO_IPA_FLAVOR_3_PKT_CTX_SIZE_BMSK                                                                         0xff0000
+#define HWIO_IPA_FLAVOR_3_PKT_CTX_SIZE_SHFT                                                                             0x10
+#define HWIO_IPA_FLAVOR_3_RSRC_GRP_DST_NUM_UC_BMSK                                                                    0xf000
+#define HWIO_IPA_FLAVOR_3_RSRC_GRP_DST_NUM_UC_SHFT                                                                       0xc
+#define HWIO_IPA_FLAVOR_3_RSRC_GRP_DST_NUM_WO_UC_N_DRBIP_BMSK                                                          0xf00
+#define HWIO_IPA_FLAVOR_3_RSRC_GRP_DST_NUM_WO_UC_N_DRBIP_SHFT                                                            0x8
+#define HWIO_IPA_FLAVOR_3_RSRC_GRP_SRC_NUM_UC_BMSK                                                                      0xf0
+#define HWIO_IPA_FLAVOR_3_RSRC_GRP_SRC_NUM_UC_SHFT                                                                       0x4
+#define HWIO_IPA_FLAVOR_3_RSRC_GRP_SRC_NUM_WOUT_UC_BMSK                                                                  0xf
+#define HWIO_IPA_FLAVOR_3_RSRC_GRP_SRC_NUM_WOUT_UC_SHFT                                                                  0x0
+
+#define HWIO_IPA_FLAVOR_4_ADDR                                                                                    (IPA_CFG_REG_BASE      + 0x00000010)
+#define HWIO_IPA_FLAVOR_4_PHYS                                                                                    (IPA_CFG_REG_BASE_PHYS + 0x00000010)
+#define HWIO_IPA_FLAVOR_4_OFFS                                                                                    (IPA_CFG_REG_BASE_OFFS + 0x00000010)
+#define HWIO_IPA_FLAVOR_4_RMSK                                                                                    0x30ffffff
+#define HWIO_IPA_FLAVOR_4_ATTR                                                                                           0x1
+#define HWIO_IPA_FLAVOR_4_IN          \
+        in_dword_masked(HWIO_IPA_FLAVOR_4_ADDR, HWIO_IPA_FLAVOR_4_RMSK)
+#define HWIO_IPA_FLAVOR_4_INM(m)      \
+        in_dword_masked(HWIO_IPA_FLAVOR_4_ADDR, m)
+#define HWIO_IPA_FLAVOR_4_FRAG_TABLES_NUM_BMSK                                                                    0x30000000
+#define HWIO_IPA_FLAVOR_4_FRAG_TABLES_NUM_SHFT                                                                          0x1c
+#define HWIO_IPA_FLAVOR_4_MBIM_AGG_PIPES_BMSK                                                                       0xf00000
+#define HWIO_IPA_FLAVOR_4_MBIM_AGG_PIPES_SHFT                                                                           0x14
+#define HWIO_IPA_FLAVOR_4_BEARER_INIT_CTX_NUM_BMSK                                                                   0xf0000
+#define HWIO_IPA_FLAVOR_4_BEARER_INIT_CTX_NUM_SHFT                                                                      0x10
+#define HWIO_IPA_FLAVOR_4_GENERIC_DEAGG_PIPES_BMSK                                                                    0xff00
+#define HWIO_IPA_FLAVOR_4_GENERIC_DEAGG_PIPES_SHFT                                                                       0x8
+#define HWIO_IPA_FLAVOR_4_GENERIC_AGG_PIPES_BMSK                                                                        0xff
+#define HWIO_IPA_FLAVOR_4_GENERIC_AGG_PIPES_SHFT                                                                         0x0
+
+#define HWIO_IPA_FLAVOR_5_ADDR                                                                                    (IPA_CFG_REG_BASE      + 0x00000014)
+#define HWIO_IPA_FLAVOR_5_PHYS                                                                                    (IPA_CFG_REG_BASE_PHYS + 0x00000014)
+#define HWIO_IPA_FLAVOR_5_OFFS                                                                                    (IPA_CFG_REG_BASE_OFFS + 0x00000014)
+#define HWIO_IPA_FLAVOR_5_RMSK                                                                                    0x3fff3f3f
+#define HWIO_IPA_FLAVOR_5_ATTR                                                                                           0x1
+#define HWIO_IPA_FLAVOR_5_IN          \
+        in_dword_masked(HWIO_IPA_FLAVOR_5_ADDR, HWIO_IPA_FLAVOR_5_RMSK)
+#define HWIO_IPA_FLAVOR_5_INM(m)      \
+        in_dword_masked(HWIO_IPA_FLAVOR_5_ADDR, m)
+#define HWIO_IPA_FLAVOR_5_RX_HPS_CMDQ_Q_DEPTH_BMSK                                                                0x3f000000
+#define HWIO_IPA_FLAVOR_5_RX_HPS_CMDQ_Q_DEPTH_SHFT                                                                      0x18
+#define HWIO_IPA_FLAVOR_5_GSI_NUM_EES_BMSK                                                                          0xf00000
+#define HWIO_IPA_FLAVOR_5_GSI_NUM_EES_SHFT                                                                              0x14
+#define HWIO_IPA_FLAVOR_5_IPA_NUM_EES_BMSK                                                                           0xf0000
+#define HWIO_IPA_FLAVOR_5_IPA_NUM_EES_SHFT                                                                              0x10
+#define HWIO_IPA_FLAVOR_5_PRODUCER_ACK_MNGR_DB_DEPTH_BMSK                                                             0x3f00
+#define HWIO_IPA_FLAVOR_5_PRODUCER_ACK_MNGR_DB_DEPTH_SHFT                                                                0x8
+#define HWIO_IPA_FLAVOR_5_CONSUMER_ACK_MNGR_DB_DEPTH_BMSK                                                               0x3f
+#define HWIO_IPA_FLAVOR_5_CONSUMER_ACK_MNGR_DB_DEPTH_SHFT                                                                0x0
+
+#define HWIO_IPA_FLAVOR_6_ADDR                                                                                    (IPA_CFG_REG_BASE      + 0x00000018)
+#define HWIO_IPA_FLAVOR_6_PHYS                                                                                    (IPA_CFG_REG_BASE_PHYS + 0x00000018)
+#define HWIO_IPA_FLAVOR_6_OFFS                                                                                    (IPA_CFG_REG_BASE_OFFS + 0x00000018)
+#define HWIO_IPA_FLAVOR_6_RMSK                                                                                    0x3fff3fff
+#define HWIO_IPA_FLAVOR_6_ATTR                                                                                           0x1
+#define HWIO_IPA_FLAVOR_6_IN          \
+        in_dword_masked(HWIO_IPA_FLAVOR_6_ADDR, HWIO_IPA_FLAVOR_6_RMSK)
+#define HWIO_IPA_FLAVOR_6_INM(m)      \
+        in_dword_masked(HWIO_IPA_FLAVOR_6_ADDR, m)
+#define HWIO_IPA_FLAVOR_6_DATA_SECTORS_BMSK                                                                       0x3f000000
+#define HWIO_IPA_FLAVOR_6_DATA_SECTORS_SHFT                                                                             0x18
+#define HWIO_IPA_FLAVOR_6_DATA_DESCRIPTOR_BUFFERS_BMSK                                                              0xff0000
+#define HWIO_IPA_FLAVOR_6_DATA_DESCRIPTOR_BUFFERS_SHFT                                                                  0x10
+#define HWIO_IPA_FLAVOR_6_DATA_DESCRIPTOR_LISTS_BMSK                                                                  0x3f00
+#define HWIO_IPA_FLAVOR_6_DATA_DESCRIPTOR_LISTS_SHFT                                                                     0x8
+#define HWIO_IPA_FLAVOR_6_DPS_DMAR_NUM_BMSK                                                                             0xf0
+#define HWIO_IPA_FLAVOR_6_DPS_DMAR_NUM_SHFT                                                                              0x4
+#define HWIO_IPA_FLAVOR_6_HPS_DMAR_NUM_BMSK                                                                              0xf
+#define HWIO_IPA_FLAVOR_6_HPS_DMAR_NUM_SHFT                                                                              0x0
+
+#define HWIO_IPA_FLAVOR_7_ADDR                                                                                    (IPA_CFG_REG_BASE      + 0x0000001c)
+#define HWIO_IPA_FLAVOR_7_PHYS                                                                                    (IPA_CFG_REG_BASE_PHYS + 0x0000001c)
+#define HWIO_IPA_FLAVOR_7_OFFS                                                                                    (IPA_CFG_REG_BASE_OFFS + 0x0000001c)
+#define HWIO_IPA_FLAVOR_7_RMSK                                                                                    0x3fff03ff
+#define HWIO_IPA_FLAVOR_7_ATTR                                                                                           0x1
+#define HWIO_IPA_FLAVOR_7_IN          \
+        in_dword_masked(HWIO_IPA_FLAVOR_7_ADDR, HWIO_IPA_FLAVOR_7_RMSK)
+#define HWIO_IPA_FLAVOR_7_INM(m)      \
+        in_dword_masked(HWIO_IPA_FLAVOR_7_ADDR, m)
+#define HWIO_IPA_FLAVOR_7_COAL_VP_NUM_BMSK                                                                        0x3c000000
+#define HWIO_IPA_FLAVOR_7_COAL_VP_NUM_SHFT                                                                              0x1a
+#define HWIO_IPA_FLAVOR_7_AOS_ENTRY_NUM_BMSK                                                                       0x3ff0000
+#define HWIO_IPA_FLAVOR_7_AOS_ENTRY_NUM_SHFT                                                                            0x10
+#define HWIO_IPA_FLAVOR_7_TLV_ENTRY_NUM_BMSK                                                                           0x3ff
+#define HWIO_IPA_FLAVOR_7_TLV_ENTRY_NUM_SHFT                                                                             0x0
+
+#define HWIO_IPA_FLAVOR_8_ADDR                                                                                    (IPA_CFG_REG_BASE      + 0x00000020)
+#define HWIO_IPA_FLAVOR_8_PHYS                                                                                    (IPA_CFG_REG_BASE_PHYS + 0x00000020)
+#define HWIO_IPA_FLAVOR_8_OFFS                                                                                    (IPA_CFG_REG_BASE_OFFS + 0x00000020)
+#define HWIO_IPA_FLAVOR_8_RMSK                                                                                          0xff
+#define HWIO_IPA_FLAVOR_8_ATTR                                                                                           0x1
+#define HWIO_IPA_FLAVOR_8_IN          \
+        in_dword_masked(HWIO_IPA_FLAVOR_8_ADDR, HWIO_IPA_FLAVOR_8_RMSK)
+#define HWIO_IPA_FLAVOR_8_INM(m)      \
+        in_dword_masked(HWIO_IPA_FLAVOR_8_ADDR, m)
+#define HWIO_IPA_FLAVOR_8_MULTI_DRBIP_DCPH_ENGINE_NUM_BMSK                                                              0xf0
+#define HWIO_IPA_FLAVOR_8_MULTI_DRBIP_DCPH_ENGINE_NUM_SHFT                                                               0x4
+#define HWIO_IPA_FLAVOR_8_MULTI_DRBIP_DMAR_ENGINE_NUM_BMSK                                                               0xf
+#define HWIO_IPA_FLAVOR_8_MULTI_DRBIP_DMAR_ENGINE_NUM_SHFT                                                               0x0
+
+#define HWIO_IPA_COMP_HW_VERSION_ADDR                                                                             (IPA_CFG_REG_BASE      + 0x00000024)
+#define HWIO_IPA_COMP_HW_VERSION_PHYS                                                                             (IPA_CFG_REG_BASE_PHYS + 0x00000024)
+#define HWIO_IPA_COMP_HW_VERSION_OFFS                                                                             (IPA_CFG_REG_BASE_OFFS + 0x00000024)
+#define HWIO_IPA_COMP_HW_VERSION_RMSK                                                                             0xffffffff
+#define HWIO_IPA_COMP_HW_VERSION_ATTR                                                                                    0x1
+#define HWIO_IPA_COMP_HW_VERSION_IN          \
+        in_dword_masked(HWIO_IPA_COMP_HW_VERSION_ADDR, HWIO_IPA_COMP_HW_VERSION_RMSK)
+#define HWIO_IPA_COMP_HW_VERSION_INM(m)      \
+        in_dword_masked(HWIO_IPA_COMP_HW_VERSION_ADDR, m)
+#define HWIO_IPA_COMP_HW_VERSION_MAJOR_BMSK                                                                       0xf0000000
+#define HWIO_IPA_COMP_HW_VERSION_MAJOR_SHFT                                                                             0x1c
+#define HWIO_IPA_COMP_HW_VERSION_MINOR_BMSK                                                                        0xfff0000
+#define HWIO_IPA_COMP_HW_VERSION_MINOR_SHFT                                                                             0x10
+#define HWIO_IPA_COMP_HW_VERSION_STEP_BMSK                                                                            0xffff
+#define HWIO_IPA_COMP_HW_VERSION_STEP_SHFT                                                                               0x0
+
+#define HWIO_IPA_VERSION_ADDR                                                                                     (IPA_CFG_REG_BASE      + 0x00000028)
+#define HWIO_IPA_VERSION_PHYS                                                                                     (IPA_CFG_REG_BASE_PHYS + 0x00000028)
+#define HWIO_IPA_VERSION_OFFS                                                                                     (IPA_CFG_REG_BASE_OFFS + 0x00000028)
+#define HWIO_IPA_VERSION_RMSK                                                                                     0xffffffff
+#define HWIO_IPA_VERSION_ATTR                                                                                            0x1
+#define HWIO_IPA_VERSION_IN          \
+        in_dword_masked(HWIO_IPA_VERSION_ADDR, HWIO_IPA_VERSION_RMSK)
+#define HWIO_IPA_VERSION_INM(m)      \
+        in_dword_masked(HWIO_IPA_VERSION_ADDR, m)
+#define HWIO_IPA_VERSION_IPA_R_REV_BMSK                                                                           0xffffffff
+#define HWIO_IPA_VERSION_IPA_R_REV_SHFT                                                                                  0x0
+
+#define HWIO_IPA_COMP_CFG_ADDR                                                                                    (IPA_CFG_REG_BASE      + 0x0000002c)
+#define HWIO_IPA_COMP_CFG_PHYS                                                                                    (IPA_CFG_REG_BASE_PHYS + 0x0000002c)
+#define HWIO_IPA_COMP_CFG_OFFS                                                                                    (IPA_CFG_REG_BASE_OFFS + 0x0000002c)
+#define HWIO_IPA_COMP_CFG_RMSK                                                                                    0xcffbffef
+#define HWIO_IPA_COMP_CFG_ATTR                                                                                           0x3
+#define HWIO_IPA_COMP_CFG_IN          \
+        in_dword_masked(HWIO_IPA_COMP_CFG_ADDR, HWIO_IPA_COMP_CFG_RMSK)
+#define HWIO_IPA_COMP_CFG_INM(m)      \
+        in_dword_masked(HWIO_IPA_COMP_CFG_ADDR, m)
+#define HWIO_IPA_COMP_CFG_OUT(v)      \
+        out_dword(HWIO_IPA_COMP_CFG_ADDR,v)
+#define HWIO_IPA_COMP_CFG_OUTM(m,v) \
+        out_dword_masked_ns(HWIO_IPA_COMP_CFG_ADDR,m,v,HWIO_IPA_COMP_CFG_IN)
+#define HWIO_IPA_COMP_CFG_GEN_QMB_0_DYNAMIC_ASIZE_BMSK                                                            0x80000000
+#define HWIO_IPA_COMP_CFG_GEN_QMB_0_DYNAMIC_ASIZE_SHFT                                                                  0x1f
+#define HWIO_IPA_COMP_CFG_GEN_QMB_1_DYNAMIC_ASIZE_BMSK                                                            0x40000000
+#define HWIO_IPA_COMP_CFG_GEN_QMB_1_DYNAMIC_ASIZE_SHFT                                                                  0x1e
+#define HWIO_IPA_COMP_CFG_IPA_ATOMIC_FETCHER_ARB_LOCK_DIS_BMSK                                                     0xfc00000
+#define HWIO_IPA_COMP_CFG_IPA_ATOMIC_FETCHER_ARB_LOCK_DIS_SHFT                                                          0x16
+#define HWIO_IPA_COMP_CFG_GSI_IF_OUT_OF_BUF_STOP_RESET_MASK_ENABLE_BMSK                                             0x200000
+#define HWIO_IPA_COMP_CFG_GSI_IF_OUT_OF_BUF_STOP_RESET_MASK_ENABLE_SHFT                                                 0x15
+#define HWIO_IPA_COMP_CFG_GENQMB_AOOOWR_BMSK                                                                        0x100000
+#define HWIO_IPA_COMP_CFG_GENQMB_AOOOWR_SHFT                                                                            0x14
+#define HWIO_IPA_COMP_CFG_QMB_RAM_RD_CACHE_DISABLE_BMSK                                                              0x80000
+#define HWIO_IPA_COMP_CFG_QMB_RAM_RD_CACHE_DISABLE_SHFT                                                                 0x13
+#define HWIO_IPA_COMP_CFG_IPA_FULL_FLUSH_WAIT_RSC_CLOSURE_EN_BMSK                                                    0x20000
+#define HWIO_IPA_COMP_CFG_IPA_FULL_FLUSH_WAIT_RSC_CLOSURE_EN_SHFT                                                       0x11
+#define HWIO_IPA_COMP_CFG_IPA_QMB_SELECT_BY_ADDRESS_GLOBAL_EN_BMSK                                                   0x10000
+#define HWIO_IPA_COMP_CFG_IPA_QMB_SELECT_BY_ADDRESS_GLOBAL_EN_SHFT                                                      0x10
+#define HWIO_IPA_COMP_CFG_GSI_MULTI_AXI_MASTERS_DIS_BMSK                                                              0x8000
+#define HWIO_IPA_COMP_CFG_GSI_MULTI_AXI_MASTERS_DIS_SHFT                                                                 0xf
+#define HWIO_IPA_COMP_CFG_GSI_SNOC_CNOC_LOOP_PROTECTION_DISABLE_BMSK                                                  0x4000
+#define HWIO_IPA_COMP_CFG_GSI_SNOC_CNOC_LOOP_PROTECTION_DISABLE_SHFT                                                     0xe
+#define HWIO_IPA_COMP_CFG_GEN_QMB_0_SNOC_CNOC_LOOP_PROTECTION_DISABLE_BMSK                                            0x2000
+#define HWIO_IPA_COMP_CFG_GEN_QMB_0_SNOC_CNOC_LOOP_PROTECTION_DISABLE_SHFT                                               0xd
+#define HWIO_IPA_COMP_CFG_GEN_QMB_1_MULTI_INORDER_WR_DIS_BMSK                                                         0x1000
+#define HWIO_IPA_COMP_CFG_GEN_QMB_1_MULTI_INORDER_WR_DIS_SHFT                                                            0xc
+#define HWIO_IPA_COMP_CFG_GEN_QMB_0_MULTI_INORDER_WR_DIS_BMSK                                                          0x800
+#define HWIO_IPA_COMP_CFG_GEN_QMB_0_MULTI_INORDER_WR_DIS_SHFT                                                            0xb
+#define HWIO_IPA_COMP_CFG_GEN_QMB_1_MULTI_INORDER_RD_DIS_BMSK                                                          0x400
+#define HWIO_IPA_COMP_CFG_GEN_QMB_1_MULTI_INORDER_RD_DIS_SHFT                                                            0xa
+#define HWIO_IPA_COMP_CFG_GEN_QMB_0_MULTI_INORDER_RD_DIS_BMSK                                                          0x200
+#define HWIO_IPA_COMP_CFG_GEN_QMB_0_MULTI_INORDER_RD_DIS_SHFT                                                            0x9
+#define HWIO_IPA_COMP_CFG_GSI_MULTI_INORDER_WR_DIS_BMSK                                                                0x100
+#define HWIO_IPA_COMP_CFG_GSI_MULTI_INORDER_WR_DIS_SHFT                                                                  0x8
+#define HWIO_IPA_COMP_CFG_GSI_MULTI_INORDER_RD_DIS_BMSK                                                                 0x80
+#define HWIO_IPA_COMP_CFG_GSI_MULTI_INORDER_RD_DIS_SHFT                                                                  0x7
+#define HWIO_IPA_COMP_CFG_IPA_QMB_SELECT_BY_ADDRESS_PROD_EN_BMSK                                                        0x40
+#define HWIO_IPA_COMP_CFG_IPA_QMB_SELECT_BY_ADDRESS_PROD_EN_SHFT                                                         0x6
+#define HWIO_IPA_COMP_CFG_IPA_QMB_SELECT_BY_ADDRESS_CONS_EN_BMSK                                                        0x20
+#define HWIO_IPA_COMP_CFG_IPA_QMB_SELECT_BY_ADDRESS_CONS_EN_SHFT                                                         0x5
+#define HWIO_IPA_COMP_CFG_GEN_QMB_1_SNOC_BYPASS_DIS_BMSK                                                                 0x8
+#define HWIO_IPA_COMP_CFG_GEN_QMB_1_SNOC_BYPASS_DIS_SHFT                                                                 0x3
+#define HWIO_IPA_COMP_CFG_GEN_QMB_0_SNOC_BYPASS_DIS_BMSK                                                                 0x4
+#define HWIO_IPA_COMP_CFG_GEN_QMB_0_SNOC_BYPASS_DIS_SHFT                                                                 0x2
+#define HWIO_IPA_COMP_CFG_GSI_SNOC_BYPASS_DIS_BMSK                                                                       0x2
+#define HWIO_IPA_COMP_CFG_GSI_SNOC_BYPASS_DIS_SHFT                                                                       0x1
+#define HWIO_IPA_COMP_CFG_RAM_ARB_PRIORITY_CLIENT_SAMP_FIX_DISABLE_BMSK                                                  0x1
+#define HWIO_IPA_COMP_CFG_RAM_ARB_PRIORITY_CLIENT_SAMP_FIX_DISABLE_SHFT                                                  0x0
+
+#define HWIO_IPA_CLKON_CFG_1_ADDR                                                                                 (IPA_CFG_REG_BASE      + 0x00000030)
+#define HWIO_IPA_CLKON_CFG_1_PHYS                                                                                 (IPA_CFG_REG_BASE_PHYS + 0x00000030)
+#define HWIO_IPA_CLKON_CFG_1_OFFS                                                                                 (IPA_CFG_REG_BASE_OFFS + 0x00000030)
+#define HWIO_IPA_CLKON_CFG_1_RMSK                                                                                        0x1
+#define HWIO_IPA_CLKON_CFG_1_ATTR                                                                                        0x3
+#define HWIO_IPA_CLKON_CFG_1_IN          \
+        in_dword_masked(HWIO_IPA_CLKON_CFG_1_ADDR, HWIO_IPA_CLKON_CFG_1_RMSK)
+#define HWIO_IPA_CLKON_CFG_1_INM(m)      \
+        in_dword_masked(HWIO_IPA_CLKON_CFG_1_ADDR, m)
+#define HWIO_IPA_CLKON_CFG_1_OUT(v)      \
+        out_dword(HWIO_IPA_CLKON_CFG_1_ADDR,v)
+#define HWIO_IPA_CLKON_CFG_1_OUTM(m,v) \
+        out_dword_masked_ns(HWIO_IPA_CLKON_CFG_1_ADDR,m,v,HWIO_IPA_CLKON_CFG_1_IN)
+#define HWIO_IPA_CLKON_CFG_1_CGC_OPEN_IPA_CORE_CLK_PHASE_BMSK                                                            0x1
+#define HWIO_IPA_CLKON_CFG_1_CGC_OPEN_IPA_CORE_CLK_PHASE_SHFT                                                            0x0
+
+#define HWIO_IPA_CLKON_CFG_ADDR                                                                                   (IPA_CFG_REG_BASE      + 0x00000034)
+#define HWIO_IPA_CLKON_CFG_PHYS                                                                                   (IPA_CFG_REG_BASE_PHYS + 0x00000034)
+#define HWIO_IPA_CLKON_CFG_OFFS                                                                                   (IPA_CFG_REG_BASE_OFFS + 0x00000034)
+#define HWIO_IPA_CLKON_CFG_RMSK                                                                                   0xfffdffff
+#define HWIO_IPA_CLKON_CFG_ATTR                                                                                          0x3
+#define HWIO_IPA_CLKON_CFG_IN          \
+        in_dword_masked(HWIO_IPA_CLKON_CFG_ADDR, HWIO_IPA_CLKON_CFG_RMSK)
+#define HWIO_IPA_CLKON_CFG_INM(m)      \
+        in_dword_masked(HWIO_IPA_CLKON_CFG_ADDR, m)
+#define HWIO_IPA_CLKON_CFG_OUT(v)      \
+        out_dword(HWIO_IPA_CLKON_CFG_ADDR,v)
+#define HWIO_IPA_CLKON_CFG_OUTM(m,v) \
+        out_dword_masked_ns(HWIO_IPA_CLKON_CFG_ADDR,m,v,HWIO_IPA_CLKON_CFG_IN)
+#define HWIO_IPA_CLKON_CFG_CGC_OPEN_DRBIP_BMSK                                                                    0x80000000
+#define HWIO_IPA_CLKON_CFG_CGC_OPEN_DRBIP_SHFT                                                                          0x1f
+#define HWIO_IPA_CLKON_CFG_CGC_OPEN_DPL_FIFO_BMSK                                                                 0x40000000
+#define HWIO_IPA_CLKON_CFG_CGC_OPEN_DPL_FIFO_SHFT                                                                       0x1e
+#define HWIO_IPA_CLKON_CFG_CGC_OPEN_GLOBAL_2X_CLK_BMSK                                                            0x20000000
+#define HWIO_IPA_CLKON_CFG_CGC_OPEN_GLOBAL_2X_CLK_SHFT                                                                  0x1d
+#define HWIO_IPA_CLKON_CFG_CGC_OPEN_GLOBAL_BMSK                                                                   0x10000000
+#define HWIO_IPA_CLKON_CFG_CGC_OPEN_GLOBAL_SHFT                                                                         0x1c
+#define HWIO_IPA_CLKON_CFG_CGC_OPEN_GSI_IF_BMSK                                                                    0x8000000
+#define HWIO_IPA_CLKON_CFG_CGC_OPEN_GSI_IF_SHFT                                                                         0x1b
+#define HWIO_IPA_CLKON_CFG_CGC_OPEN_WEIGHT_ARB_BMSK                                                                0x4000000
+#define HWIO_IPA_CLKON_CFG_CGC_OPEN_WEIGHT_ARB_SHFT                                                                     0x1a
+#define HWIO_IPA_CLKON_CFG_CGC_OPEN_QMB_BMSK                                                                       0x2000000
+#define HWIO_IPA_CLKON_CFG_CGC_OPEN_QMB_SHFT                                                                            0x19
+#define HWIO_IPA_CLKON_CFG_CGC_OPEN_RAM_SLAVEWAY_BMSK                                                              0x1000000
+#define HWIO_IPA_CLKON_CFG_CGC_OPEN_RAM_SLAVEWAY_SHFT                                                                   0x18
+#define HWIO_IPA_CLKON_CFG_CGC_OPEN_AGGR_WRAPPER_BMSK                                                               0x800000
+#define HWIO_IPA_CLKON_CFG_CGC_OPEN_AGGR_WRAPPER_SHFT                                                                   0x17
+#define HWIO_IPA_CLKON_CFG_CGC_OPEN_QSB2AXI_CMDQ_L_BMSK                                                             0x400000
+#define HWIO_IPA_CLKON_CFG_CGC_OPEN_QSB2AXI_CMDQ_L_SHFT                                                                 0x16
+#define HWIO_IPA_CLKON_CFG_CGC_OPEN_FNR_BMSK                                                                        0x200000
+#define HWIO_IPA_CLKON_CFG_CGC_OPEN_FNR_SHFT                                                                            0x15
+#define HWIO_IPA_CLKON_CFG_CGC_OPEN_TX_1_BMSK                                                                       0x100000
+#define HWIO_IPA_CLKON_CFG_CGC_OPEN_TX_1_SHFT                                                                           0x14
+#define HWIO_IPA_CLKON_CFG_CGC_OPEN_TX_0_BMSK                                                                        0x80000
+#define HWIO_IPA_CLKON_CFG_CGC_OPEN_TX_0_SHFT                                                                           0x13
+#define HWIO_IPA_CLKON_CFG_CGC_OPEN_NTF_TX_CMDQS_BMSK                                                                0x40000
+#define HWIO_IPA_CLKON_CFG_CGC_OPEN_NTF_TX_CMDQS_SHFT                                                                   0x12
+#define HWIO_IPA_CLKON_CFG_CGC_OPEN_H_DCPH_BMSK                                                                      0x10000
+#define HWIO_IPA_CLKON_CFG_CGC_OPEN_H_DCPH_SHFT                                                                         0x10
+#define HWIO_IPA_CLKON_CFG_CGC_OPEN_D_DCPH_BMSK                                                                       0x8000
+#define HWIO_IPA_CLKON_CFG_CGC_OPEN_D_DCPH_SHFT                                                                          0xf
+#define HWIO_IPA_CLKON_CFG_CGC_OPEN_ACK_MNGR_BMSK                                                                     0x4000
+#define HWIO_IPA_CLKON_CFG_CGC_OPEN_ACK_MNGR_SHFT                                                                        0xe
+#define HWIO_IPA_CLKON_CFG_CGC_OPEN_CTX_HANDLER_BMSK                                                                  0x2000
+#define HWIO_IPA_CLKON_CFG_CGC_OPEN_CTX_HANDLER_SHFT                                                                     0xd
+#define HWIO_IPA_CLKON_CFG_CGC_OPEN_RSRC_MNGR_BMSK                                                                    0x1000
+#define HWIO_IPA_CLKON_CFG_CGC_OPEN_RSRC_MNGR_SHFT                                                                       0xc
+#define HWIO_IPA_CLKON_CFG_CGC_OPEN_DPS_TX_CMDQS_BMSK                                                                  0x800
+#define HWIO_IPA_CLKON_CFG_CGC_OPEN_DPS_TX_CMDQS_SHFT                                                                    0xb
+#define HWIO_IPA_CLKON_CFG_CGC_OPEN_HPS_DPS_CMDQS_BMSK                                                                 0x400
+#define HWIO_IPA_CLKON_CFG_CGC_OPEN_HPS_DPS_CMDQS_SHFT                                                                   0xa
+#define HWIO_IPA_CLKON_CFG_CGC_OPEN_RX_HPS_CMDQS_BMSK                                                                  0x200
+#define HWIO_IPA_CLKON_CFG_CGC_OPEN_RX_HPS_CMDQS_SHFT                                                                    0x9
+#define HWIO_IPA_CLKON_CFG_CGC_OPEN_DPS_BMSK                                                                           0x100
+#define HWIO_IPA_CLKON_CFG_CGC_OPEN_DPS_SHFT                                                                             0x8
+#define HWIO_IPA_CLKON_CFG_CGC_OPEN_HPS_BMSK                                                                            0x80
+#define HWIO_IPA_CLKON_CFG_CGC_OPEN_HPS_SHFT                                                                             0x7
+#define HWIO_IPA_CLKON_CFG_CGC_OPEN_FTCH_DPS_BMSK                                                                       0x40
+#define HWIO_IPA_CLKON_CFG_CGC_OPEN_FTCH_DPS_SHFT                                                                        0x6
+#define HWIO_IPA_CLKON_CFG_CGC_OPEN_FTCH_HPS_BMSK                                                                       0x20
+#define HWIO_IPA_CLKON_CFG_CGC_OPEN_FTCH_HPS_SHFT                                                                        0x5
+#define HWIO_IPA_CLKON_CFG_CGC_OPEN_RAM_ARB_BMSK                                                                        0x10
+#define HWIO_IPA_CLKON_CFG_CGC_OPEN_RAM_ARB_SHFT                                                                         0x4
+#define HWIO_IPA_CLKON_CFG_CGC_OPEN_MISC_BMSK                                                                            0x8
+#define HWIO_IPA_CLKON_CFG_CGC_OPEN_MISC_SHFT                                                                            0x3
+#define HWIO_IPA_CLKON_CFG_CGC_OPEN_TX_WRAPPER_BMSK                                                                      0x4
+#define HWIO_IPA_CLKON_CFG_CGC_OPEN_TX_WRAPPER_SHFT                                                                      0x2
+#define HWIO_IPA_CLKON_CFG_CGC_OPEN_PROC_BMSK                                                                            0x2
+#define HWIO_IPA_CLKON_CFG_CGC_OPEN_PROC_SHFT                                                                            0x1
+#define HWIO_IPA_CLKON_CFG_CGC_OPEN_RX_BMSK                                                                              0x1
+#define HWIO_IPA_CLKON_CFG_CGC_OPEN_RX_SHFT                                                                              0x0
+
+#define HWIO_IPA_ROUTE_ADDR                                                                                       (IPA_CFG_REG_BASE      + 0x00000038)
+#define HWIO_IPA_ROUTE_PHYS                                                                                       (IPA_CFG_REG_BASE_PHYS + 0x00000038)
+#define HWIO_IPA_ROUTE_OFFS                                                                                       (IPA_CFG_REG_BASE_OFFS + 0x00000038)
+#define HWIO_IPA_ROUTE_RMSK                                                                                       0x1fffffff
+#define HWIO_IPA_ROUTE_ATTR                                                                                              0x3
+#define HWIO_IPA_ROUTE_IN          \
+        in_dword_masked(HWIO_IPA_ROUTE_ADDR, HWIO_IPA_ROUTE_RMSK)
+#define HWIO_IPA_ROUTE_INM(m)      \
+        in_dword_masked(HWIO_IPA_ROUTE_ADDR, m)
+#define HWIO_IPA_ROUTE_OUT(v)      \
+        out_dword(HWIO_IPA_ROUTE_ADDR,v)
+#define HWIO_IPA_ROUTE_OUTM(m,v) \
+        out_dword_masked_ns(HWIO_IPA_ROUTE_ADDR,m,v,HWIO_IPA_ROUTE_IN)
+#define HWIO_IPA_ROUTE_ROUTE_DIS_BMSK                                                                             0x10000000
+#define HWIO_IPA_ROUTE_ROUTE_DIS_SHFT                                                                                   0x1c
+#define HWIO_IPA_ROUTE_ROUTE_DEF_RETAIN_HDR_BMSK                                                                   0x8000000
+#define HWIO_IPA_ROUTE_ROUTE_DEF_RETAIN_HDR_SHFT                                                                        0x1b
+#define HWIO_IPA_ROUTE_ROUTE_DEF_HDR_TABLE_BMSK                                                                    0x4000000
+#define HWIO_IPA_ROUTE_ROUTE_DEF_HDR_TABLE_SHFT                                                                         0x1a
+#define HWIO_IPA_ROUTE_ROUTE_DEF_HDR_OFST_BMSK                                                                     0x3ff0000
+#define HWIO_IPA_ROUTE_ROUTE_DEF_HDR_OFST_SHFT                                                                          0x10
+#define HWIO_IPA_ROUTE_ROUTE_FRAG_DEF_PIPE_BMSK                                                                       0xff00
+#define HWIO_IPA_ROUTE_ROUTE_FRAG_DEF_PIPE_SHFT                                                                          0x8
+#define HWIO_IPA_ROUTE_ROUTE_DEF_PIPE_BMSK                                                                              0xff
+#define HWIO_IPA_ROUTE_ROUTE_DEF_PIPE_SHFT                                                                               0x0
+
+#define HWIO_IPA_MASTER_PRIORITY_ADDR                                                                             (IPA_CFG_REG_BASE      + 0x0000003c)
+#define HWIO_IPA_MASTER_PRIORITY_PHYS                                                                             (IPA_CFG_REG_BASE_PHYS + 0x0000003c)
+#define HWIO_IPA_MASTER_PRIORITY_OFFS                                                                             (IPA_CFG_REG_BASE_OFFS + 0x0000003c)
+#define HWIO_IPA_MASTER_PRIORITY_RMSK                                                                                    0xf
+#define HWIO_IPA_MASTER_PRIORITY_ATTR                                                                                    0x3
+#define HWIO_IPA_MASTER_PRIORITY_IN          \
+        in_dword_masked(HWIO_IPA_MASTER_PRIORITY_ADDR, HWIO_IPA_MASTER_PRIORITY_RMSK)
+#define HWIO_IPA_MASTER_PRIORITY_INM(m)      \
+        in_dword_masked(HWIO_IPA_MASTER_PRIORITY_ADDR, m)
+#define HWIO_IPA_MASTER_PRIORITY_OUT(v)      \
+        out_dword(HWIO_IPA_MASTER_PRIORITY_ADDR,v)
+#define HWIO_IPA_MASTER_PRIORITY_OUTM(m,v) \
+        out_dword_masked_ns(HWIO_IPA_MASTER_PRIORITY_ADDR,m,v,HWIO_IPA_MASTER_PRIORITY_IN)
+#define HWIO_IPA_MASTER_PRIORITY_QMB_1_RD_BMSK                                                                           0xc
+#define HWIO_IPA_MASTER_PRIORITY_QMB_1_RD_SHFT                                                                           0x2
+#define HWIO_IPA_MASTER_PRIORITY_QMB_0_RD_BMSK                                                                           0x3
+#define HWIO_IPA_MASTER_PRIORITY_QMB_0_RD_SHFT                                                                           0x0
+
+#define HWIO_IPA_SHARED_MEM_SIZE_ADDR                                                                             (IPA_CFG_REG_BASE      + 0x00000040)
+#define HWIO_IPA_SHARED_MEM_SIZE_PHYS                                                                             (IPA_CFG_REG_BASE_PHYS + 0x00000040)
+#define HWIO_IPA_SHARED_MEM_SIZE_OFFS                                                                             (IPA_CFG_REG_BASE_OFFS + 0x00000040)
+#define HWIO_IPA_SHARED_MEM_SIZE_RMSK                                                                             0xffffffff
+#define HWIO_IPA_SHARED_MEM_SIZE_ATTR                                                                                    0x1
+#define HWIO_IPA_SHARED_MEM_SIZE_IN          \
+        in_dword_masked(HWIO_IPA_SHARED_MEM_SIZE_ADDR, HWIO_IPA_SHARED_MEM_SIZE_RMSK)
+#define HWIO_IPA_SHARED_MEM_SIZE_INM(m)      \
+        in_dword_masked(HWIO_IPA_SHARED_MEM_SIZE_ADDR, m)
+#define HWIO_IPA_SHARED_MEM_SIZE_SHARED_MEM_BADDR_BMSK                                                            0xffff0000
+#define HWIO_IPA_SHARED_MEM_SIZE_SHARED_MEM_BADDR_SHFT                                                                  0x10
+#define HWIO_IPA_SHARED_MEM_SIZE_SHARED_MEM_SIZE_BMSK                                                                 0xffff
+#define HWIO_IPA_SHARED_MEM_SIZE_SHARED_MEM_SIZE_SHFT                                                                    0x0
+
+#define HWIO_IPA_NAT_TIMER_ADDR                                                                                   (IPA_CFG_REG_BASE      + 0x00000048)
+#define HWIO_IPA_NAT_TIMER_PHYS                                                                                   (IPA_CFG_REG_BASE_PHYS + 0x00000048)
+#define HWIO_IPA_NAT_TIMER_OFFS                                                                                   (IPA_CFG_REG_BASE_OFFS + 0x00000048)
+#define HWIO_IPA_NAT_TIMER_RMSK                                                                                     0xffffff
+#define HWIO_IPA_NAT_TIMER_ATTR                                                                                          0x1
+#define HWIO_IPA_NAT_TIMER_IN          \
+        in_dword_masked(HWIO_IPA_NAT_TIMER_ADDR, HWIO_IPA_NAT_TIMER_RMSK)
+#define HWIO_IPA_NAT_TIMER_INM(m)      \
+        in_dword_masked(HWIO_IPA_NAT_TIMER_ADDR, m)
+#define HWIO_IPA_NAT_TIMER_NAT_TIMER_BMSK                                                                           0xffffff
+#define HWIO_IPA_NAT_TIMER_NAT_TIMER_SHFT                                                                                0x0
+
+#define HWIO_IPA_TAG_TIMER_ADDR                                                                                   (IPA_CFG_REG_BASE      + 0x00000044)
+#define HWIO_IPA_TAG_TIMER_PHYS                                                                                   (IPA_CFG_REG_BASE_PHYS + 0x00000044)
+#define HWIO_IPA_TAG_TIMER_OFFS                                                                                   (IPA_CFG_REG_BASE_OFFS + 0x00000044)
+#define HWIO_IPA_TAG_TIMER_RMSK                                                                                     0xffffff
+#define HWIO_IPA_TAG_TIMER_ATTR                                                                                          0x1
+#define HWIO_IPA_TAG_TIMER_IN          \
+        in_dword_masked(HWIO_IPA_TAG_TIMER_ADDR, HWIO_IPA_TAG_TIMER_RMSK)
+#define HWIO_IPA_TAG_TIMER_INM(m)      \
+        in_dword_masked(HWIO_IPA_TAG_TIMER_ADDR, m)
+#define HWIO_IPA_TAG_TIMER_TAG_TIMER_BMSK                                                                           0xffffff
+#define HWIO_IPA_TAG_TIMER_TAG_TIMER_SHFT                                                                                0x0
+
+#define HWIO_IPA_FRAG_RULES_CLR_ADDR                                                                              (IPA_CFG_REG_BASE      + 0x0000004c)
+#define HWIO_IPA_FRAG_RULES_CLR_PHYS                                                                              (IPA_CFG_REG_BASE_PHYS + 0x0000004c)
+#define HWIO_IPA_FRAG_RULES_CLR_OFFS                                                                              (IPA_CFG_REG_BASE_OFFS + 0x0000004c)
+#define HWIO_IPA_FRAG_RULES_CLR_RMSK                                                                                     0x1
+#define HWIO_IPA_FRAG_RULES_CLR_ATTR                                                                                     0x2
+#define HWIO_IPA_FRAG_RULES_CLR_OUT(v)      \
+        out_dword(HWIO_IPA_FRAG_RULES_CLR_ADDR,v)
+#define HWIO_IPA_FRAG_RULES_CLR_CLR_BMSK                                                                                 0x1
+#define HWIO_IPA_FRAG_RULES_CLR_CLR_SHFT                                                                                 0x0
+
+#define HWIO_IPA_PROC_IPH_CFG_ADDR                                                                                (IPA_CFG_REG_BASE      + 0x00000050)
+#define HWIO_IPA_PROC_IPH_CFG_PHYS                                                                                (IPA_CFG_REG_BASE_PHYS + 0x00000050)
+#define HWIO_IPA_PROC_IPH_CFG_OFFS                                                                                (IPA_CFG_REG_BASE_OFFS + 0x00000050)
+#define HWIO_IPA_PROC_IPH_CFG_RMSK                                                                                 0x1ff0f00
+#define HWIO_IPA_PROC_IPH_CFG_ATTR                                                                                       0x3
+#define HWIO_IPA_PROC_IPH_CFG_IN          \
+        in_dword_masked(HWIO_IPA_PROC_IPH_CFG_ADDR, HWIO_IPA_PROC_IPH_CFG_RMSK)
+#define HWIO_IPA_PROC_IPH_CFG_INM(m)      \
+        in_dword_masked(HWIO_IPA_PROC_IPH_CFG_ADDR, m)
+#define HWIO_IPA_PROC_IPH_CFG_OUT(v)      \
+        out_dword(HWIO_IPA_PROC_IPH_CFG_ADDR,v)
+#define HWIO_IPA_PROC_IPH_CFG_OUTM(m,v) \
+        out_dword_masked_ns(HWIO_IPA_PROC_IPH_CFG_ADDR,m,v,HWIO_IPA_PROC_IPH_CFG_IN)
+#define HWIO_IPA_PROC_IPH_CFG_D_DCPH_MULTI_ENGINE_DISABLE_BMSK                                                     0x1000000
+#define HWIO_IPA_PROC_IPH_CFG_D_DCPH_MULTI_ENGINE_DISABLE_SHFT                                                          0x18
+#define HWIO_IPA_PROC_IPH_CFG_IPH_PKT_PARSER_PROTOCOL_STOP_VALUE_BMSK                                               0xff0000
+#define HWIO_IPA_PROC_IPH_CFG_IPH_PKT_PARSER_PROTOCOL_STOP_VALUE_SHFT                                                   0x10
+#define HWIO_IPA_PROC_IPH_CFG_IPH_PKT_PARSER_IHL_TO_2ND_FRAG_EN_BMSK                                                   0x800
+#define HWIO_IPA_PROC_IPH_CFG_IPH_PKT_PARSER_IHL_TO_2ND_FRAG_EN_SHFT                                                     0xb
+#define HWIO_IPA_PROC_IPH_CFG_IPH_PKT_PARSER_PROTOCOL_STOP_DEST_BMSK                                                   0x400
+#define HWIO_IPA_PROC_IPH_CFG_IPH_PKT_PARSER_PROTOCOL_STOP_DEST_SHFT                                                     0xa
+#define HWIO_IPA_PROC_IPH_CFG_IPH_PKT_PARSER_PROTOCOL_STOP_HOP_BMSK                                                    0x200
+#define HWIO_IPA_PROC_IPH_CFG_IPH_PKT_PARSER_PROTOCOL_STOP_HOP_SHFT                                                      0x9
+#define HWIO_IPA_PROC_IPH_CFG_IPH_PKT_PARSER_PROTOCOL_STOP_ENABLE_BMSK                                                 0x100
+#define HWIO_IPA_PROC_IPH_CFG_IPH_PKT_PARSER_PROTOCOL_STOP_ENABLE_SHFT                                                   0x8
+
+#define HWIO_IPA_QSB_MAX_WRITES_ADDR                                                                              (IPA_CFG_REG_BASE      + 0x00000054)
+#define HWIO_IPA_QSB_MAX_WRITES_PHYS                                                                              (IPA_CFG_REG_BASE_PHYS + 0x00000054)
+#define HWIO_IPA_QSB_MAX_WRITES_OFFS                                                                              (IPA_CFG_REG_BASE_OFFS + 0x00000054)
+#define HWIO_IPA_QSB_MAX_WRITES_RMSK                                                                                    0xff
+#define HWIO_IPA_QSB_MAX_WRITES_ATTR                                                                                     0x3
+#define HWIO_IPA_QSB_MAX_WRITES_IN          \
+        in_dword_masked(HWIO_IPA_QSB_MAX_WRITES_ADDR, HWIO_IPA_QSB_MAX_WRITES_RMSK)
+#define HWIO_IPA_QSB_MAX_WRITES_INM(m)      \
+        in_dword_masked(HWIO_IPA_QSB_MAX_WRITES_ADDR, m)
+#define HWIO_IPA_QSB_MAX_WRITES_OUT(v)      \
+        out_dword(HWIO_IPA_QSB_MAX_WRITES_ADDR,v)
+#define HWIO_IPA_QSB_MAX_WRITES_OUTM(m,v) \
+        out_dword_masked_ns(HWIO_IPA_QSB_MAX_WRITES_ADDR,m,v,HWIO_IPA_QSB_MAX_WRITES_IN)
+#define HWIO_IPA_QSB_MAX_WRITES_GEN_QMB_1_MAX_WRITES_BMSK                                                               0xf0
+#define HWIO_IPA_QSB_MAX_WRITES_GEN_QMB_1_MAX_WRITES_SHFT                                                                0x4
+#define HWIO_IPA_QSB_MAX_WRITES_GEN_QMB_0_MAX_WRITES_BMSK                                                                0xf
+#define HWIO_IPA_QSB_MAX_WRITES_GEN_QMB_0_MAX_WRITES_SHFT                                                                0x0
+
+#define HWIO_IPA_QSB_MAX_READS_ADDR                                                                               (IPA_CFG_REG_BASE      + 0x00000058)
+#define HWIO_IPA_QSB_MAX_READS_PHYS                                                                               (IPA_CFG_REG_BASE_PHYS + 0x00000058)
+#define HWIO_IPA_QSB_MAX_READS_OFFS                                                                               (IPA_CFG_REG_BASE_OFFS + 0x00000058)
+#define HWIO_IPA_QSB_MAX_READS_RMSK                                                                               0xffff00ff
+#define HWIO_IPA_QSB_MAX_READS_ATTR                                                                                      0x3
+#define HWIO_IPA_QSB_MAX_READS_IN          \
+        in_dword_masked(HWIO_IPA_QSB_MAX_READS_ADDR, HWIO_IPA_QSB_MAX_READS_RMSK)
+#define HWIO_IPA_QSB_MAX_READS_INM(m)      \
+        in_dword_masked(HWIO_IPA_QSB_MAX_READS_ADDR, m)
+#define HWIO_IPA_QSB_MAX_READS_OUT(v)      \
+        out_dword(HWIO_IPA_QSB_MAX_READS_ADDR,v)
+#define HWIO_IPA_QSB_MAX_READS_OUTM(m,v) \
+        out_dword_masked_ns(HWIO_IPA_QSB_MAX_READS_ADDR,m,v,HWIO_IPA_QSB_MAX_READS_IN)
+#define HWIO_IPA_QSB_MAX_READS_GEN_QMB_1_MAX_READ_BEATS_BMSK                                                      0xff000000
+#define HWIO_IPA_QSB_MAX_READS_GEN_QMB_1_MAX_READ_BEATS_SHFT                                                            0x18
+#define HWIO_IPA_QSB_MAX_READS_GEN_QMB_0_MAX_READ_BEATS_BMSK                                                        0xff0000
+#define HWIO_IPA_QSB_MAX_READS_GEN_QMB_0_MAX_READ_BEATS_SHFT                                                            0x10
+#define HWIO_IPA_QSB_MAX_READS_GEN_QMB_1_MAX_READS_BMSK                                                                 0xf0
+#define HWIO_IPA_QSB_MAX_READS_GEN_QMB_1_MAX_READS_SHFT                                                                  0x4
+#define HWIO_IPA_QSB_MAX_READS_GEN_QMB_0_MAX_READS_BMSK                                                                  0xf
+#define HWIO_IPA_QSB_MAX_READS_GEN_QMB_0_MAX_READS_SHFT                                                                  0x0
+
+#define HWIO_IPA_QSB_OUTSTANDING_COUNTER_ADDR                                                                     (IPA_CFG_REG_BASE      + 0x0000005c)
+#define HWIO_IPA_QSB_OUTSTANDING_COUNTER_PHYS                                                                     (IPA_CFG_REG_BASE_PHYS + 0x0000005c)
+#define HWIO_IPA_QSB_OUTSTANDING_COUNTER_OFFS                                                                     (IPA_CFG_REG_BASE_OFFS + 0x0000005c)
+#define HWIO_IPA_QSB_OUTSTANDING_COUNTER_RMSK                                                                     0x1f1f1f1f
+#define HWIO_IPA_QSB_OUTSTANDING_COUNTER_ATTR                                                                            0x1
+#define HWIO_IPA_QSB_OUTSTANDING_COUNTER_IN          \
+        in_dword_masked(HWIO_IPA_QSB_OUTSTANDING_COUNTER_ADDR, HWIO_IPA_QSB_OUTSTANDING_COUNTER_RMSK)
+#define HWIO_IPA_QSB_OUTSTANDING_COUNTER_INM(m)      \
+        in_dword_masked(HWIO_IPA_QSB_OUTSTANDING_COUNTER_ADDR, m)
+#define HWIO_IPA_QSB_OUTSTANDING_COUNTER_GEN_QMB_1_WRITES_CNT_BMSK                                                0x1f000000
+#define HWIO_IPA_QSB_OUTSTANDING_COUNTER_GEN_QMB_1_WRITES_CNT_SHFT                                                      0x18
+#define HWIO_IPA_QSB_OUTSTANDING_COUNTER_GEN_QMB_0_WRITES_CNT_BMSK                                                  0x1f0000
+#define HWIO_IPA_QSB_OUTSTANDING_COUNTER_GEN_QMB_0_WRITES_CNT_SHFT                                                      0x10
+#define HWIO_IPA_QSB_OUTSTANDING_COUNTER_GEN_QMB_1_READS_CNT_BMSK                                                     0x1f00
+#define HWIO_IPA_QSB_OUTSTANDING_COUNTER_GEN_QMB_1_READS_CNT_SHFT                                                        0x8
+#define HWIO_IPA_QSB_OUTSTANDING_COUNTER_GEN_QMB_0_READS_CNT_BMSK                                                       0x1f
+#define HWIO_IPA_QSB_OUTSTANDING_COUNTER_GEN_QMB_0_READS_CNT_SHFT                                                        0x0
+
+#define HWIO_IPA_QSB_OUTSTANDING_BEATS_COUNTER_ADDR                                                               (IPA_CFG_REG_BASE      + 0x00000060)
+#define HWIO_IPA_QSB_OUTSTANDING_BEATS_COUNTER_PHYS                                                               (IPA_CFG_REG_BASE_PHYS + 0x00000060)
+#define HWIO_IPA_QSB_OUTSTANDING_BEATS_COUNTER_OFFS                                                               (IPA_CFG_REG_BASE_OFFS + 0x00000060)
+#define HWIO_IPA_QSB_OUTSTANDING_BEATS_COUNTER_RMSK                                                                   0xffff
+#define HWIO_IPA_QSB_OUTSTANDING_BEATS_COUNTER_ATTR                                                                      0x1
+#define HWIO_IPA_QSB_OUTSTANDING_BEATS_COUNTER_IN          \
+        in_dword_masked(HWIO_IPA_QSB_OUTSTANDING_BEATS_COUNTER_ADDR, HWIO_IPA_QSB_OUTSTANDING_BEATS_COUNTER_RMSK)
+#define HWIO_IPA_QSB_OUTSTANDING_BEATS_COUNTER_INM(m)      \
+        in_dword_masked(HWIO_IPA_QSB_OUTSTANDING_BEATS_COUNTER_ADDR, m)
+#define HWIO_IPA_QSB_OUTSTANDING_BEATS_COUNTER_GEN_QMB_1_READ_BEATS_CNT_BMSK                                          0xff00
+#define HWIO_IPA_QSB_OUTSTANDING_BEATS_COUNTER_GEN_QMB_1_READ_BEATS_CNT_SHFT                                             0x8
+#define HWIO_IPA_QSB_OUTSTANDING_BEATS_COUNTER_GEN_QMB_0_READ_BEATS_CNT_BMSK                                            0xff
+#define HWIO_IPA_QSB_OUTSTANDING_BEATS_COUNTER_GEN_QMB_0_READ_BEATS_CNT_SHFT                                             0x0
+
+#define HWIO_IPA_DPL_TIMER_LSB_ADDR                                                                               (IPA_CFG_REG_BASE      + 0x00000064)
+#define HWIO_IPA_DPL_TIMER_LSB_PHYS                                                                               (IPA_CFG_REG_BASE_PHYS + 0x00000064)
+#define HWIO_IPA_DPL_TIMER_LSB_OFFS                                                                               (IPA_CFG_REG_BASE_OFFS + 0x00000064)
+#define HWIO_IPA_DPL_TIMER_LSB_RMSK                                                                               0xffffffff
+#define HWIO_IPA_DPL_TIMER_LSB_ATTR                                                                                      0x3
+#define HWIO_IPA_DPL_TIMER_LSB_IN          \
+        in_dword_masked(HWIO_IPA_DPL_TIMER_LSB_ADDR, HWIO_IPA_DPL_TIMER_LSB_RMSK)
+#define HWIO_IPA_DPL_TIMER_LSB_INM(m)      \
+        in_dword_masked(HWIO_IPA_DPL_TIMER_LSB_ADDR, m)
+#define HWIO_IPA_DPL_TIMER_LSB_OUT(v)      \
+        out_dword(HWIO_IPA_DPL_TIMER_LSB_ADDR,v)
+#define HWIO_IPA_DPL_TIMER_LSB_OUTM(m,v) \
+        out_dword_masked_ns(HWIO_IPA_DPL_TIMER_LSB_ADDR,m,v,HWIO_IPA_DPL_TIMER_LSB_IN)
+#define HWIO_IPA_DPL_TIMER_LSB_TOD_LSB_BMSK                                                                       0xffffffff
+#define HWIO_IPA_DPL_TIMER_LSB_TOD_LSB_SHFT                                                                              0x0
+
+#define HWIO_IPA_DPL_TIMER_MSB_ADDR                                                                               (IPA_CFG_REG_BASE      + 0x00000068)
+#define HWIO_IPA_DPL_TIMER_MSB_PHYS                                                                               (IPA_CFG_REG_BASE_PHYS + 0x00000068)
+#define HWIO_IPA_DPL_TIMER_MSB_OFFS                                                                               (IPA_CFG_REG_BASE_OFFS + 0x00000068)
+#define HWIO_IPA_DPL_TIMER_MSB_RMSK                                                                               0xf800ffff
+#define HWIO_IPA_DPL_TIMER_MSB_ATTR                                                                                      0x3
+#define HWIO_IPA_DPL_TIMER_MSB_IN          \
+        in_dword_masked(HWIO_IPA_DPL_TIMER_MSB_ADDR, HWIO_IPA_DPL_TIMER_MSB_RMSK)
+#define HWIO_IPA_DPL_TIMER_MSB_INM(m)      \
+        in_dword_masked(HWIO_IPA_DPL_TIMER_MSB_ADDR, m)
+#define HWIO_IPA_DPL_TIMER_MSB_OUT(v)      \
+        out_dword(HWIO_IPA_DPL_TIMER_MSB_ADDR,v)
+#define HWIO_IPA_DPL_TIMER_MSB_OUTM(m,v) \
+        out_dword_masked_ns(HWIO_IPA_DPL_TIMER_MSB_ADDR,m,v,HWIO_IPA_DPL_TIMER_MSB_IN)
+#define HWIO_IPA_DPL_TIMER_MSB_TIMER_EN_BMSK                                                                      0x80000000
+#define HWIO_IPA_DPL_TIMER_MSB_TIMER_EN_SHFT                                                                            0x1f
+#define HWIO_IPA_DPL_TIMER_MSB_GRAN_SEL_BMSK                                                                      0x78000000
+#define HWIO_IPA_DPL_TIMER_MSB_GRAN_SEL_SHFT                                                                            0x1b
+#define HWIO_IPA_DPL_TIMER_MSB_TOD_MSB_BMSK                                                                           0xffff
+#define HWIO_IPA_DPL_TIMER_MSB_TOD_MSB_SHFT                                                                              0x0
+
+#define HWIO_IPA_STATE_RX_ACTIVE_n_ADDR(n)                                                                        (IPA_CFG_REG_BASE      + 0x00000070 + 0x4 * (n))
+#define HWIO_IPA_STATE_RX_ACTIVE_n_PHYS(n)                                                                        (IPA_CFG_REG_BASE_PHYS + 0x00000070 + 0x4 * (n))
+#define HWIO_IPA_STATE_RX_ACTIVE_n_OFFS(n)                                                                        (IPA_CFG_REG_BASE_OFFS + 0x00000070 + 0x4 * (n))
+#define HWIO_IPA_STATE_RX_ACTIVE_n_RMSK                                                                           0xffffffff
+#define HWIO_IPA_STATE_RX_ACTIVE_n_MAXn                                                                                    0
+#define HWIO_IPA_STATE_RX_ACTIVE_n_ATTR                                                                                  0x1
+#define HWIO_IPA_STATE_RX_ACTIVE_n_INI(n)        \
+        in_dword_masked(HWIO_IPA_STATE_RX_ACTIVE_n_ADDR(n), HWIO_IPA_STATE_RX_ACTIVE_n_RMSK)
+#define HWIO_IPA_STATE_RX_ACTIVE_n_INMI(n,mask)    \
+        in_dword_masked(HWIO_IPA_STATE_RX_ACTIVE_n_ADDR(n), mask)
+#define HWIO_IPA_STATE_RX_ACTIVE_n_ENDPOINTS_BMSK                                                                 0xffffffff
+#define HWIO_IPA_STATE_RX_ACTIVE_n_ENDPOINTS_SHFT                                                                        0x0
+
+#define HWIO_IPA_STATE_TX_WRAPPER_ADDR                                                                            (IPA_CFG_REG_BASE      + 0x00000090)
+#define HWIO_IPA_STATE_TX_WRAPPER_PHYS                                                                            (IPA_CFG_REG_BASE_PHYS + 0x00000090)
+#define HWIO_IPA_STATE_TX_WRAPPER_OFFS                                                                            (IPA_CFG_REG_BASE_OFFS + 0x00000090)
+#define HWIO_IPA_STATE_TX_WRAPPER_RMSK                                                                            0xf00c001f
+#define HWIO_IPA_STATE_TX_WRAPPER_ATTR                                                                                   0x1
+#define HWIO_IPA_STATE_TX_WRAPPER_IN          \
+        in_dword_masked(HWIO_IPA_STATE_TX_WRAPPER_ADDR, HWIO_IPA_STATE_TX_WRAPPER_RMSK)
+#define HWIO_IPA_STATE_TX_WRAPPER_INM(m)      \
+        in_dword_masked(HWIO_IPA_STATE_TX_WRAPPER_ADDR, m)
+#define HWIO_IPA_STATE_TX_WRAPPER_COAL_SLAVE_OPEN_FRAME_BMSK                                                      0xf0000000
+#define HWIO_IPA_STATE_TX_WRAPPER_COAL_SLAVE_OPEN_FRAME_SHFT                                                            0x1c
+#define HWIO_IPA_STATE_TX_WRAPPER_COAL_SLAVE_CTX_IDLE_BMSK                                                           0x80000
+#define HWIO_IPA_STATE_TX_WRAPPER_COAL_SLAVE_CTX_IDLE_SHFT                                                              0x13
+#define HWIO_IPA_STATE_TX_WRAPPER_COAL_SLAVE_IDLE_BMSK                                                               0x40000
+#define HWIO_IPA_STATE_TX_WRAPPER_COAL_SLAVE_IDLE_SHFT                                                                  0x12
+#define HWIO_IPA_STATE_TX_WRAPPER_IPA_PROD_BRESP_EMPTY_BMSK                                                             0x10
+#define HWIO_IPA_STATE_TX_WRAPPER_IPA_PROD_BRESP_EMPTY_SHFT                                                              0x4
+#define HWIO_IPA_STATE_TX_WRAPPER_IPA_PROD_ACKMNGR_STATE_IDLE_BMSK                                                       0x8
+#define HWIO_IPA_STATE_TX_WRAPPER_IPA_PROD_ACKMNGR_STATE_IDLE_SHFT                                                       0x3
+#define HWIO_IPA_STATE_TX_WRAPPER_IPA_PROD_ACKMNGR_DB_EMPTY_BMSK                                                         0x4
+#define HWIO_IPA_STATE_TX_WRAPPER_IPA_PROD_ACKMNGR_DB_EMPTY_SHFT                                                         0x2
+#define HWIO_IPA_STATE_TX_WRAPPER_TX1_IDLE_BMSK                                                                          0x2
+#define HWIO_IPA_STATE_TX_WRAPPER_TX1_IDLE_SHFT                                                                          0x1
+#define HWIO_IPA_STATE_TX_WRAPPER_TX0_IDLE_BMSK                                                                          0x1
+#define HWIO_IPA_STATE_TX_WRAPPER_TX0_IDLE_SHFT                                                                          0x0
+
+#define HWIO_IPA_STATE_TX0_ADDR                                                                                   (IPA_CFG_REG_BASE      + 0x00000094)
+#define HWIO_IPA_STATE_TX0_PHYS                                                                                   (IPA_CFG_REG_BASE_PHYS + 0x00000094)
+#define HWIO_IPA_STATE_TX0_OFFS                                                                                   (IPA_CFG_REG_BASE_OFFS + 0x00000094)
+#define HWIO_IPA_STATE_TX0_RMSK                                                                                    0x7ffffff
+#define HWIO_IPA_STATE_TX0_ATTR                                                                                          0x1
+#define HWIO_IPA_STATE_TX0_IN          \
+        in_dword_masked(HWIO_IPA_STATE_TX0_ADDR, HWIO_IPA_STATE_TX0_RMSK)
+#define HWIO_IPA_STATE_TX0_INM(m)      \
+        in_dword_masked(HWIO_IPA_STATE_TX0_ADDR, m)
+#define HWIO_IPA_STATE_TX0_SUSPEND_REQ_EMPTY_BMSK                                                                  0x4000000
+#define HWIO_IPA_STATE_TX0_SUSPEND_REQ_EMPTY_SHFT                                                                       0x1a
+#define HWIO_IPA_STATE_TX0_CS_SNIF_IDLE_BMSK                                                                       0x2000000
+#define HWIO_IPA_STATE_TX0_CS_SNIF_IDLE_SHFT                                                                            0x19
+#define HWIO_IPA_STATE_TX0_SUSPEND_EMPTY_BMSK                                                                      0x1000000
+#define HWIO_IPA_STATE_TX0_SUSPEND_EMPTY_SHFT                                                                           0x18
+#define HWIO_IPA_STATE_TX0_RSRCREL_IDLE_BMSK                                                                        0x800000
+#define HWIO_IPA_STATE_TX0_RSRCREL_IDLE_SHFT                                                                            0x17
+#define HWIO_IPA_STATE_TX0_HOLB_MASK_IDLE_BMSK                                                                      0x400000
+#define HWIO_IPA_STATE_TX0_HOLB_MASK_IDLE_SHFT                                                                          0x16
+#define HWIO_IPA_STATE_TX0_HOLB_IDLE_BMSK                                                                           0x200000
+#define HWIO_IPA_STATE_TX0_HOLB_IDLE_SHFT                                                                               0x15
+#define HWIO_IPA_STATE_TX0_ALIGNER_EMPTY_BMSK                                                                       0x100000
+#define HWIO_IPA_STATE_TX0_ALIGNER_EMPTY_SHFT                                                                           0x14
+#define HWIO_IPA_STATE_TX0_PF_EMPTY_BMSK                                                                             0x80000
+#define HWIO_IPA_STATE_TX0_PF_EMPTY_SHFT                                                                                0x13
+#define HWIO_IPA_STATE_TX0_PF_IDLE_BMSK                                                                              0x40000
+#define HWIO_IPA_STATE_TX0_PF_IDLE_SHFT                                                                                 0x12
+#define HWIO_IPA_STATE_TX0_DMAW_LAST_OUTSD_IDLE_BMSK                                                                 0x20000
+#define HWIO_IPA_STATE_TX0_DMAW_LAST_OUTSD_IDLE_SHFT                                                                    0x11
+#define HWIO_IPA_STATE_TX0_DMAW_IDLE_BMSK                                                                            0x10000
+#define HWIO_IPA_STATE_TX0_DMAW_IDLE_SHFT                                                                               0x10
+#define HWIO_IPA_STATE_TX0_AR_IDLE_BMSK                                                                               0x8000
+#define HWIO_IPA_STATE_TX0_AR_IDLE_SHFT                                                                                  0xf
+#define HWIO_IPA_STATE_TX0_TX_CMD_BRESP_INJ_IDLE_BMSK                                                                 0x4000
+#define HWIO_IPA_STATE_TX0_TX_CMD_BRESP_INJ_IDLE_SHFT                                                                    0xe
+#define HWIO_IPA_STATE_TX0_TX_CMD_BRESP_ALOC_IDLE_BMSK                                                                0x2000
+#define HWIO_IPA_STATE_TX0_TX_CMD_BRESP_ALOC_IDLE_SHFT                                                                   0xd
+#define HWIO_IPA_STATE_TX0_TX_CMD_SNIF_IDLE_BMSK                                                                      0x1000
+#define HWIO_IPA_STATE_TX0_TX_CMD_SNIF_IDLE_SHFT                                                                         0xc
+#define HWIO_IPA_STATE_TX0_TX_CMD_TRNSEQ_IDLE_BMSK                                                                     0x800
+#define HWIO_IPA_STATE_TX0_TX_CMD_TRNSEQ_IDLE_SHFT                                                                       0xb
+#define HWIO_IPA_STATE_TX0_TX_CMD_MAIN_IDLE_BMSK                                                                       0x400
+#define HWIO_IPA_STATE_TX0_TX_CMD_MAIN_IDLE_SHFT                                                                         0xa
+#define HWIO_IPA_STATE_TX0_PA_PUB_CNT_EMPTY_BMSK                                                                       0x200
+#define HWIO_IPA_STATE_TX0_PA_PUB_CNT_EMPTY_SHFT                                                                         0x9
+#define HWIO_IPA_STATE_TX0_PA_RST_IDLE_BMSK                                                                            0x100
+#define HWIO_IPA_STATE_TX0_PA_RST_IDLE_SHFT                                                                              0x8
+#define HWIO_IPA_STATE_TX0_PA_CTX_IDLE_BMSK                                                                             0x80
+#define HWIO_IPA_STATE_TX0_PA_CTX_IDLE_SHFT                                                                              0x7
+#define HWIO_IPA_STATE_TX0_PA_IDLE_BMSK                                                                                 0x40
+#define HWIO_IPA_STATE_TX0_PA_IDLE_SHFT                                                                                  0x6
+#define HWIO_IPA_STATE_TX0_ARBIT_TYPE_BMSK                                                                              0x38
+#define HWIO_IPA_STATE_TX0_ARBIT_TYPE_SHFT                                                                               0x3
+#define HWIO_IPA_STATE_TX0_FLOPPED_ARBIT_TYPE_BMSK                                                                       0x7
+#define HWIO_IPA_STATE_TX0_FLOPPED_ARBIT_TYPE_SHFT                                                                       0x0
+
+#define HWIO_IPA_STATE_TX1_ADDR                                                                                   (IPA_CFG_REG_BASE      + 0x00000098)
+#define HWIO_IPA_STATE_TX1_PHYS                                                                                   (IPA_CFG_REG_BASE_PHYS + 0x00000098)
+#define HWIO_IPA_STATE_TX1_OFFS                                                                                   (IPA_CFG_REG_BASE_OFFS + 0x00000098)
+#define HWIO_IPA_STATE_TX1_RMSK                                                                                    0x7ffffff
+#define HWIO_IPA_STATE_TX1_ATTR                                                                                          0x1
+#define HWIO_IPA_STATE_TX1_IN          \
+        in_dword_masked(HWIO_IPA_STATE_TX1_ADDR, HWIO_IPA_STATE_TX1_RMSK)
+#define HWIO_IPA_STATE_TX1_INM(m)      \
+        in_dword_masked(HWIO_IPA_STATE_TX1_ADDR, m)
+#define HWIO_IPA_STATE_TX1_SUSPEND_REQ_EMPTY_BMSK                                                                  0x4000000
+#define HWIO_IPA_STATE_TX1_SUSPEND_REQ_EMPTY_SHFT                                                                       0x1a
+#define HWIO_IPA_STATE_TX1_CS_SNIF_IDLE_BMSK                                                                       0x2000000
+#define HWIO_IPA_STATE_TX1_CS_SNIF_IDLE_SHFT                                                                            0x19
+#define HWIO_IPA_STATE_TX1_SUSPEND_EMPTY_BMSK                                                                      0x1000000
+#define HWIO_IPA_STATE_TX1_SUSPEND_EMPTY_SHFT                                                                           0x18
+#define HWIO_IPA_STATE_TX1_RSRCREL_IDLE_BMSK                                                                        0x800000
+#define HWIO_IPA_STATE_TX1_RSRCREL_IDLE_SHFT                                                                            0x17
+#define HWIO_IPA_STATE_TX1_HOLB_MASK_IDLE_BMSK                                                                      0x400000
+#define HWIO_IPA_STATE_TX1_HOLB_MASK_IDLE_SHFT                                                                          0x16
+#define HWIO_IPA_STATE_TX1_HOLB_IDLE_BMSK                                                                           0x200000
+#define HWIO_IPA_STATE_TX1_HOLB_IDLE_SHFT                                                                               0x15
+#define HWIO_IPA_STATE_TX1_ALIGNER_EMPTY_BMSK                                                                       0x100000
+#define HWIO_IPA_STATE_TX1_ALIGNER_EMPTY_SHFT                                                                           0x14
+#define HWIO_IPA_STATE_TX1_PF_EMPTY_BMSK                                                                             0x80000
+#define HWIO_IPA_STATE_TX1_PF_EMPTY_SHFT                                                                                0x13
+#define HWIO_IPA_STATE_TX1_PF_IDLE_BMSK                                                                              0x40000
+#define HWIO_IPA_STATE_TX1_PF_IDLE_SHFT                                                                                 0x12
+#define HWIO_IPA_STATE_TX1_DMAW_LAST_OUTSD_IDLE_BMSK                                                                 0x20000
+#define HWIO_IPA_STATE_TX1_DMAW_LAST_OUTSD_IDLE_SHFT                                                                    0x11
+#define HWIO_IPA_STATE_TX1_DMAW_IDLE_BMSK                                                                            0x10000
+#define HWIO_IPA_STATE_TX1_DMAW_IDLE_SHFT                                                                               0x10
+#define HWIO_IPA_STATE_TX1_AR_IDLE_BMSK                                                                               0x8000
+#define HWIO_IPA_STATE_TX1_AR_IDLE_SHFT                                                                                  0xf
+#define HWIO_IPA_STATE_TX1_TX_CMD_BRESP_INJ_IDLE_BMSK                                                                 0x4000
+#define HWIO_IPA_STATE_TX1_TX_CMD_BRESP_INJ_IDLE_SHFT                                                                    0xe
+#define HWIO_IPA_STATE_TX1_TX_CMD_BRESP_ALOC_IDLE_BMSK                                                                0x2000
+#define HWIO_IPA_STATE_TX1_TX_CMD_BRESP_ALOC_IDLE_SHFT                                                                   0xd
+#define HWIO_IPA_STATE_TX1_TX_CMD_SNIF_IDLE_BMSK                                                                      0x1000
+#define HWIO_IPA_STATE_TX1_TX_CMD_SNIF_IDLE_SHFT                                                                         0xc
+#define HWIO_IPA_STATE_TX1_TX_CMD_TRNSEQ_IDLE_BMSK                                                                     0x800
+#define HWIO_IPA_STATE_TX1_TX_CMD_TRNSEQ_IDLE_SHFT                                                                       0xb
+#define HWIO_IPA_STATE_TX1_TX_CMD_MAIN_IDLE_BMSK                                                                       0x400
+#define HWIO_IPA_STATE_TX1_TX_CMD_MAIN_IDLE_SHFT                                                                         0xa
+#define HWIO_IPA_STATE_TX1_PA_PUB_CNT_EMPTY_BMSK                                                                       0x200
+#define HWIO_IPA_STATE_TX1_PA_PUB_CNT_EMPTY_SHFT                                                                         0x9
+#define HWIO_IPA_STATE_TX1_PA_RST_IDLE_BMSK                                                                            0x100
+#define HWIO_IPA_STATE_TX1_PA_RST_IDLE_SHFT                                                                              0x8
+#define HWIO_IPA_STATE_TX1_PA_CTX_IDLE_BMSK                                                                             0x80
+#define HWIO_IPA_STATE_TX1_PA_CTX_IDLE_SHFT                                                                              0x7
+#define HWIO_IPA_STATE_TX1_PA_IDLE_BMSK                                                                                 0x40
+#define HWIO_IPA_STATE_TX1_PA_IDLE_SHFT                                                                                  0x6
+#define HWIO_IPA_STATE_TX1_ARBIT_TYPE_BMSK                                                                              0x38
+#define HWIO_IPA_STATE_TX1_ARBIT_TYPE_SHFT                                                                               0x3
+#define HWIO_IPA_STATE_TX1_FLOPPED_ARBIT_TYPE_BMSK                                                                       0x7
+#define HWIO_IPA_STATE_TX1_FLOPPED_ARBIT_TYPE_SHFT                                                                       0x0
+
+#define HWIO_IPA_STATE_TX0_MISC_ADDR                                                                              (IPA_CFG_REG_BASE      + 0x0000009c)
+#define HWIO_IPA_STATE_TX0_MISC_PHYS                                                                              (IPA_CFG_REG_BASE_PHYS + 0x0000009c)
+#define HWIO_IPA_STATE_TX0_MISC_OFFS                                                                              (IPA_CFG_REG_BASE_OFFS + 0x0000009c)
+#define HWIO_IPA_STATE_TX0_MISC_RMSK                                                                                  0x3fff
+#define HWIO_IPA_STATE_TX0_MISC_ATTR                                                                                     0x1
+#define HWIO_IPA_STATE_TX0_MISC_IN          \
+        in_dword_masked(HWIO_IPA_STATE_TX0_MISC_ADDR, HWIO_IPA_STATE_TX0_MISC_RMSK)
+#define HWIO_IPA_STATE_TX0_MISC_INM(m)      \
+        in_dword_masked(HWIO_IPA_STATE_TX0_MISC_ADDR, m)
+#define HWIO_IPA_STATE_TX0_MISC_LAST_CMD_PIPE_BMSK                                                                    0x3fc0
+#define HWIO_IPA_STATE_TX0_MISC_LAST_CMD_PIPE_SHFT                                                                       0x6
+#define HWIO_IPA_STATE_TX0_MISC_COAL_DIRECT_DMA_BMSK                                                                    0x20
+#define HWIO_IPA_STATE_TX0_MISC_COAL_DIRECT_DMA_SHFT                                                                     0x5
+#define HWIO_IPA_STATE_TX0_MISC_NLO_DIRECT_DMA_BMSK                                                                     0x10
+#define HWIO_IPA_STATE_TX0_MISC_NLO_DIRECT_DMA_SHFT                                                                      0x4
+#define HWIO_IPA_STATE_TX0_MISC_PKT_DROP_CNT_IDLE_BMSK                                                                   0x8
+#define HWIO_IPA_STATE_TX0_MISC_PKT_DROP_CNT_IDLE_SHFT                                                                   0x3
+#define HWIO_IPA_STATE_TX0_MISC_TRNSEQ_FORCE_VALID_BMSK                                                                  0x4
+#define HWIO_IPA_STATE_TX0_MISC_TRNSEQ_FORCE_VALID_SHFT                                                                  0x2
+#define HWIO_IPA_STATE_TX0_MISC_MBIM_DIRECT_DMA_BMSK                                                                     0x2
+#define HWIO_IPA_STATE_TX0_MISC_MBIM_DIRECT_DMA_SHFT                                                                     0x1
+#define HWIO_IPA_STATE_TX0_MISC_IPA_MBIM_PKT_FMS_IDLE_BMSK                                                               0x1
+#define HWIO_IPA_STATE_TX0_MISC_IPA_MBIM_PKT_FMS_IDLE_SHFT                                                               0x0
+
+#define HWIO_IPA_STATE_TX1_MISC_ADDR                                                                              (IPA_CFG_REG_BASE      + 0x000000a0)
+#define HWIO_IPA_STATE_TX1_MISC_PHYS                                                                              (IPA_CFG_REG_BASE_PHYS + 0x000000a0)
+#define HWIO_IPA_STATE_TX1_MISC_OFFS                                                                              (IPA_CFG_REG_BASE_OFFS + 0x000000a0)
+#define HWIO_IPA_STATE_TX1_MISC_RMSK                                                                                  0x3fff
+#define HWIO_IPA_STATE_TX1_MISC_ATTR                                                                                     0x1
+#define HWIO_IPA_STATE_TX1_MISC_IN          \
+        in_dword_masked(HWIO_IPA_STATE_TX1_MISC_ADDR, HWIO_IPA_STATE_TX1_MISC_RMSK)
+#define HWIO_IPA_STATE_TX1_MISC_INM(m)      \
+        in_dword_masked(HWIO_IPA_STATE_TX1_MISC_ADDR, m)
+#define HWIO_IPA_STATE_TX1_MISC_LAST_CMD_PIPE_BMSK                                                                    0x3fc0
+#define HWIO_IPA_STATE_TX1_MISC_LAST_CMD_PIPE_SHFT                                                                       0x6
+#define HWIO_IPA_STATE_TX1_MISC_COAL_DIRECT_DMA_BMSK                                                                    0x20
+#define HWIO_IPA_STATE_TX1_MISC_COAL_DIRECT_DMA_SHFT                                                                     0x5
+#define HWIO_IPA_STATE_TX1_MISC_NLO_DIRECT_DMA_BMSK                                                                     0x10
+#define HWIO_IPA_STATE_TX1_MISC_NLO_DIRECT_DMA_SHFT                                                                      0x4
+#define HWIO_IPA_STATE_TX1_MISC_PKT_DROP_CNT_IDLE_BMSK                                                                   0x8
+#define HWIO_IPA_STATE_TX1_MISC_PKT_DROP_CNT_IDLE_SHFT                                                                   0x3
+#define HWIO_IPA_STATE_TX1_MISC_TRNSEQ_FORCE_VALID_BMSK                                                                  0x4
+#define HWIO_IPA_STATE_TX1_MISC_TRNSEQ_FORCE_VALID_SHFT                                                                  0x2
+#define HWIO_IPA_STATE_TX1_MISC_MBIM_DIRECT_DMA_BMSK                                                                     0x2
+#define HWIO_IPA_STATE_TX1_MISC_MBIM_DIRECT_DMA_SHFT                                                                     0x1
+#define HWIO_IPA_STATE_TX1_MISC_IPA_MBIM_PKT_FMS_IDLE_BMSK                                                               0x1
+#define HWIO_IPA_STATE_TX1_MISC_IPA_MBIM_PKT_FMS_IDLE_SHFT                                                               0x0
+
+#define HWIO_IPA_STATE_FETCHER_ADDR                                                                               (IPA_CFG_REG_BASE      + 0x000000a4)
+#define HWIO_IPA_STATE_FETCHER_PHYS                                                                               (IPA_CFG_REG_BASE_PHYS + 0x000000a4)
+#define HWIO_IPA_STATE_FETCHER_OFFS                                                                               (IPA_CFG_REG_BASE_OFFS + 0x000000a4)
+#define HWIO_IPA_STATE_FETCHER_RMSK                                                                                  0xfffff
+#define HWIO_IPA_STATE_FETCHER_ATTR                                                                                      0x1
+#define HWIO_IPA_STATE_FETCHER_IN          \
+        in_dword_masked(HWIO_IPA_STATE_FETCHER_ADDR, HWIO_IPA_STATE_FETCHER_RMSK)
+#define HWIO_IPA_STATE_FETCHER_INM(m)      \
+        in_dword_masked(HWIO_IPA_STATE_FETCHER_ADDR, m)
+#define HWIO_IPA_STATE_FETCHER_IPA_HPS_IMM_CMD_EXEC_STATE_IDLE_BMSK                                                  0x80000
+#define HWIO_IPA_STATE_FETCHER_IPA_HPS_IMM_CMD_EXEC_STATE_IDLE_SHFT                                                     0x13
+#define HWIO_IPA_STATE_FETCHER_IPA_HPS_DMAR_SLOT_STATE_IDLE_BMSK                                                     0x7f000
+#define HWIO_IPA_STATE_FETCHER_IPA_HPS_DMAR_SLOT_STATE_IDLE_SHFT                                                         0xc
+#define HWIO_IPA_STATE_FETCHER_IPA_HPS_DMAR_STATE_IDLE_BMSK                                                            0xfe0
+#define HWIO_IPA_STATE_FETCHER_IPA_HPS_DMAR_STATE_IDLE_SHFT                                                              0x5
+#define HWIO_IPA_STATE_FETCHER_IPA_HPS_FTCH_CMPLT_STATE_IDLE_BMSK                                                       0x10
+#define HWIO_IPA_STATE_FETCHER_IPA_HPS_FTCH_CMPLT_STATE_IDLE_SHFT                                                        0x4
+#define HWIO_IPA_STATE_FETCHER_IPA_HPS_FTCH_IMM_STATE_IDLE_BMSK                                                          0x8
+#define HWIO_IPA_STATE_FETCHER_IPA_HPS_FTCH_IMM_STATE_IDLE_SHFT                                                          0x3
+#define HWIO_IPA_STATE_FETCHER_IPA_HPS_FTCH_PKT_STATE_IDLE_BMSK                                                          0x4
+#define HWIO_IPA_STATE_FETCHER_IPA_HPS_FTCH_PKT_STATE_IDLE_SHFT                                                          0x2
+#define HWIO_IPA_STATE_FETCHER_IPA_HPS_FTCH_ALLOC_STATE_IDLE_BMSK                                                        0x2
+#define HWIO_IPA_STATE_FETCHER_IPA_HPS_FTCH_ALLOC_STATE_IDLE_SHFT                                                        0x1
+#define HWIO_IPA_STATE_FETCHER_IPA_HPS_FTCH_STATE_IDLE_BMSK                                                              0x1
+#define HWIO_IPA_STATE_FETCHER_IPA_HPS_FTCH_STATE_IDLE_SHFT                                                              0x0
+
+#define HWIO_IPA_STATE_FETCHER_MASK_0_ADDR                                                                        (IPA_CFG_REG_BASE      + 0x000000a8)
+#define HWIO_IPA_STATE_FETCHER_MASK_0_PHYS                                                                        (IPA_CFG_REG_BASE_PHYS + 0x000000a8)
+#define HWIO_IPA_STATE_FETCHER_MASK_0_OFFS                                                                        (IPA_CFG_REG_BASE_OFFS + 0x000000a8)
+#define HWIO_IPA_STATE_FETCHER_MASK_0_RMSK                                                                        0xffffffff
+#define HWIO_IPA_STATE_FETCHER_MASK_0_ATTR                                                                               0x1
+#define HWIO_IPA_STATE_FETCHER_MASK_0_IN          \
+        in_dword_masked(HWIO_IPA_STATE_FETCHER_MASK_0_ADDR, HWIO_IPA_STATE_FETCHER_MASK_0_RMSK)
+#define HWIO_IPA_STATE_FETCHER_MASK_0_INM(m)      \
+        in_dword_masked(HWIO_IPA_STATE_FETCHER_MASK_0_ADDR, m)
+#define HWIO_IPA_STATE_FETCHER_MASK_0_MASK_QUEUE_NO_RESOURCES_HPS_DMAR_BMSK                                       0xff000000
+#define HWIO_IPA_STATE_FETCHER_MASK_0_MASK_QUEUE_NO_RESOURCES_HPS_DMAR_SHFT                                             0x18
+#define HWIO_IPA_STATE_FETCHER_MASK_0_MASK_QUEUE_NO_RESOURCES_CONTEXT_BMSK                                          0xff0000
+#define HWIO_IPA_STATE_FETCHER_MASK_0_MASK_QUEUE_NO_RESOURCES_CONTEXT_SHFT                                              0x10
+#define HWIO_IPA_STATE_FETCHER_MASK_0_MASK_QUEUE_IMM_EXEC_BMSK                                                        0xff00
+#define HWIO_IPA_STATE_FETCHER_MASK_0_MASK_QUEUE_IMM_EXEC_SHFT                                                           0x8
+#define HWIO_IPA_STATE_FETCHER_MASK_0_MASK_QUEUE_DMAR_USES_QUEUE_BMSK                                                   0xff
+#define HWIO_IPA_STATE_FETCHER_MASK_0_MASK_QUEUE_DMAR_USES_QUEUE_SHFT                                                    0x0
+
+#define HWIO_IPA_STATE_DFETCHER_ADDR                                                                              (IPA_CFG_REG_BASE      + 0x000000ac)
+#define HWIO_IPA_STATE_DFETCHER_PHYS                                                                              (IPA_CFG_REG_BASE_PHYS + 0x000000ac)
+#define HWIO_IPA_STATE_DFETCHER_OFFS                                                                              (IPA_CFG_REG_BASE_OFFS + 0x000000ac)
+#define HWIO_IPA_STATE_DFETCHER_RMSK                                                                                0x7f07f3
+#define HWIO_IPA_STATE_DFETCHER_ATTR                                                                                     0x1
+#define HWIO_IPA_STATE_DFETCHER_IN          \
+        in_dword_masked(HWIO_IPA_STATE_DFETCHER_ADDR, HWIO_IPA_STATE_DFETCHER_RMSK)
+#define HWIO_IPA_STATE_DFETCHER_INM(m)      \
+        in_dword_masked(HWIO_IPA_STATE_DFETCHER_ADDR, m)
+#define HWIO_IPA_STATE_DFETCHER_IPA_DPS_DMAR_SLOT_STATE_IDLE_BMSK                                                   0x7f0000
+#define HWIO_IPA_STATE_DFETCHER_IPA_DPS_DMAR_SLOT_STATE_IDLE_SHFT                                                       0x10
+#define HWIO_IPA_STATE_DFETCHER_IPA_DPS_DMAR_STATE_IDLE_BMSK                                                           0x7f0
+#define HWIO_IPA_STATE_DFETCHER_IPA_DPS_DMAR_STATE_IDLE_SHFT                                                             0x4
+#define HWIO_IPA_STATE_DFETCHER_IPA_DPS_FTCH_CMPLT_STATE_IDLE_BMSK                                                       0x2
+#define HWIO_IPA_STATE_DFETCHER_IPA_DPS_FTCH_CMPLT_STATE_IDLE_SHFT                                                       0x1
+#define HWIO_IPA_STATE_DFETCHER_IPA_DPS_FTCH_PKT_STATE_IDLE_BMSK                                                         0x1
+#define HWIO_IPA_STATE_DFETCHER_IPA_DPS_FTCH_PKT_STATE_IDLE_SHFT                                                         0x0
+
+#define HWIO_IPA_STATE_ACL_ADDR                                                                                   (IPA_CFG_REG_BASE      + 0x000000b0)
+#define HWIO_IPA_STATE_ACL_PHYS                                                                                   (IPA_CFG_REG_BASE_PHYS + 0x000000b0)
+#define HWIO_IPA_STATE_ACL_OFFS                                                                                   (IPA_CFG_REG_BASE_OFFS + 0x000000b0)
+#define HWIO_IPA_STATE_ACL_RMSK                                                                                   0x3ffcffff
+#define HWIO_IPA_STATE_ACL_ATTR                                                                                          0x1
+#define HWIO_IPA_STATE_ACL_IN          \
+        in_dword_masked(HWIO_IPA_STATE_ACL_ADDR, HWIO_IPA_STATE_ACL_RMSK)
+#define HWIO_IPA_STATE_ACL_INM(m)      \
+        in_dword_masked(HWIO_IPA_STATE_ACL_ADDR, m)
+#define HWIO_IPA_STATE_ACL_IPA_HPS_MULTI_DRBIP_ACTIVE_BMSK                                                        0x20000000
+#define HWIO_IPA_STATE_ACL_IPA_HPS_MULTI_DRBIP_ACTIVE_SHFT                                                              0x1d
+#define HWIO_IPA_STATE_ACL_IPA_HPS_MULTI_DRBIP_EMPTY_BMSK                                                         0x10000000
+#define HWIO_IPA_STATE_ACL_IPA_HPS_MULTI_DRBIP_EMPTY_SHFT                                                               0x1c
+#define HWIO_IPA_STATE_ACL_IPA_HPS_COAL_MASTER_ACTIVE_BMSK                                                         0x8000000
+#define HWIO_IPA_STATE_ACL_IPA_HPS_COAL_MASTER_ACTIVE_SHFT                                                              0x1b
+#define HWIO_IPA_STATE_ACL_IPA_HPS_COAL_MASTER_EMPTY_BMSK                                                          0x4000000
+#define HWIO_IPA_STATE_ACL_IPA_HPS_COAL_MASTER_EMPTY_SHFT                                                               0x1a
+#define HWIO_IPA_STATE_ACL_IPA_DPS_D_DCPH_2ND_ACTIVE_BMSK                                                          0x2000000
+#define HWIO_IPA_STATE_ACL_IPA_DPS_D_DCPH_2ND_ACTIVE_SHFT                                                               0x19
+#define HWIO_IPA_STATE_ACL_IPA_DPS_D_DCPH_2ND_EMPTY_BMSK                                                           0x1000000
+#define HWIO_IPA_STATE_ACL_IPA_DPS_D_DCPH_2ND_EMPTY_SHFT                                                                0x18
+#define HWIO_IPA_STATE_ACL_IPA_DPS_SEQUENCER_IDLE_BMSK                                                              0x800000
+#define HWIO_IPA_STATE_ACL_IPA_DPS_SEQUENCER_IDLE_SHFT                                                                  0x17
+#define HWIO_IPA_STATE_ACL_IPA_HPS_SEQUENCER_IDLE_BMSK                                                              0x400000
+#define HWIO_IPA_STATE_ACL_IPA_HPS_SEQUENCER_IDLE_SHFT                                                                  0x16
+#define HWIO_IPA_STATE_ACL_IPA_DPS_D_DCPH_2_ACTIVE_BMSK                                                             0x200000
+#define HWIO_IPA_STATE_ACL_IPA_DPS_D_DCPH_2_ACTIVE_SHFT                                                                 0x15
+#define HWIO_IPA_STATE_ACL_IPA_DPS_D_DCPH_2_EMPTY_BMSK                                                              0x100000
+#define HWIO_IPA_STATE_ACL_IPA_DPS_D_DCPH_2_EMPTY_SHFT                                                                  0x14
+#define HWIO_IPA_STATE_ACL_IPA_DPS_DISPATCHER_ACTIVE_BMSK                                                            0x80000
+#define HWIO_IPA_STATE_ACL_IPA_DPS_DISPATCHER_ACTIVE_SHFT                                                               0x13
+#define HWIO_IPA_STATE_ACL_IPA_DPS_DISPATCHER_EMPTY_BMSK                                                             0x40000
+#define HWIO_IPA_STATE_ACL_IPA_DPS_DISPATCHER_EMPTY_SHFT                                                                0x12
+#define HWIO_IPA_STATE_ACL_IPA_DPS_D_DCPH_ACTIVE_BMSK                                                                 0x8000
+#define HWIO_IPA_STATE_ACL_IPA_DPS_D_DCPH_ACTIVE_SHFT                                                                    0xf
+#define HWIO_IPA_STATE_ACL_IPA_DPS_D_DCPH_EMPTY_BMSK                                                                  0x4000
+#define HWIO_IPA_STATE_ACL_IPA_DPS_D_DCPH_EMPTY_SHFT                                                                     0xe
+#define HWIO_IPA_STATE_ACL_IPA_HPS_ENQUEUER_ACTIVE_BMSK                                                               0x2000
+#define HWIO_IPA_STATE_ACL_IPA_HPS_ENQUEUER_ACTIVE_SHFT                                                                  0xd
+#define HWIO_IPA_STATE_ACL_IPA_HPS_ENQUEUER_EMPTY_BMSK                                                                0x1000
+#define HWIO_IPA_STATE_ACL_IPA_HPS_ENQUEUER_EMPTY_SHFT                                                                   0xc
+#define HWIO_IPA_STATE_ACL_IPA_HPS_UCP_ACTIVE_BMSK                                                                     0x800
+#define HWIO_IPA_STATE_ACL_IPA_HPS_UCP_ACTIVE_SHFT                                                                       0xb
+#define HWIO_IPA_STATE_ACL_IPA_HPS_UCP_EMPTY_BMSK                                                                      0x400
+#define HWIO_IPA_STATE_ACL_IPA_HPS_UCP_EMPTY_SHFT                                                                        0xa
+#define HWIO_IPA_STATE_ACL_IPA_HPS_HDRI_ACTIVE_BMSK                                                                    0x200
+#define HWIO_IPA_STATE_ACL_IPA_HPS_HDRI_ACTIVE_SHFT                                                                      0x9
+#define HWIO_IPA_STATE_ACL_IPA_HPS_HDRI_EMPTY_BMSK                                                                     0x100
+#define HWIO_IPA_STATE_ACL_IPA_HPS_HDRI_EMPTY_SHFT                                                                       0x8
+#define HWIO_IPA_STATE_ACL_IPA_HPS_ROUTER_ACTIVE_BMSK                                                                   0x80
+#define HWIO_IPA_STATE_ACL_IPA_HPS_ROUTER_ACTIVE_SHFT                                                                    0x7
+#define HWIO_IPA_STATE_ACL_IPA_HPS_ROUTER_EMPTY_BMSK                                                                    0x40
+#define HWIO_IPA_STATE_ACL_IPA_HPS_ROUTER_EMPTY_SHFT                                                                     0x6
+#define HWIO_IPA_STATE_ACL_IPA_HPS_FILTER_NAT_ACTIVE_BMSK                                                               0x20
+#define HWIO_IPA_STATE_ACL_IPA_HPS_FILTER_NAT_ACTIVE_SHFT                                                                0x5
+#define HWIO_IPA_STATE_ACL_IPA_HPS_FILTER_NAT_EMPTY_BMSK                                                                0x10
+#define HWIO_IPA_STATE_ACL_IPA_HPS_FILTER_NAT_EMPTY_SHFT                                                                 0x4
+#define HWIO_IPA_STATE_ACL_IPA_HPS_PKT_PARSER_ACTIVE_BMSK                                                                0x8
+#define HWIO_IPA_STATE_ACL_IPA_HPS_PKT_PARSER_ACTIVE_SHFT                                                                0x3
+#define HWIO_IPA_STATE_ACL_IPA_HPS_PKT_PARSER_EMPTY_BMSK                                                                 0x4
+#define HWIO_IPA_STATE_ACL_IPA_HPS_PKT_PARSER_EMPTY_SHFT                                                                 0x2
+#define HWIO_IPA_STATE_ACL_IPA_HPS_H_DCPH_ACTIVE_BMSK                                                                    0x2
+#define HWIO_IPA_STATE_ACL_IPA_HPS_H_DCPH_ACTIVE_SHFT                                                                    0x1
+#define HWIO_IPA_STATE_ACL_IPA_HPS_H_DCPH_EMPTY_BMSK                                                                     0x1
+#define HWIO_IPA_STATE_ACL_IPA_HPS_H_DCPH_EMPTY_SHFT                                                                     0x0
+
+#define HWIO_IPA_STATE_ADDR                                                                                       (IPA_CFG_REG_BASE      + 0x000000b4)
+#define HWIO_IPA_STATE_PHYS                                                                                       (IPA_CFG_REG_BASE_PHYS + 0x000000b4)
+#define HWIO_IPA_STATE_OFFS                                                                                       (IPA_CFG_REG_BASE_OFFS + 0x000000b4)
+#define HWIO_IPA_STATE_RMSK                                                                                       0xffffffff
+#define HWIO_IPA_STATE_ATTR                                                                                              0x1
+#define HWIO_IPA_STATE_IN          \
+        in_dword_masked(HWIO_IPA_STATE_ADDR, HWIO_IPA_STATE_RMSK)
+#define HWIO_IPA_STATE_INM(m)      \
+        in_dword_masked(HWIO_IPA_STATE_ADDR, m)
+#define HWIO_IPA_STATE_IPA_UC_RX_HND_CMDQ_EMPTY_BMSK                                                              0x80000000
+#define HWIO_IPA_STATE_IPA_UC_RX_HND_CMDQ_EMPTY_SHFT                                                                    0x1f
+#define HWIO_IPA_STATE_IPA_DPS_TX_EMPTY_BMSK                                                                      0x40000000
+#define HWIO_IPA_STATE_IPA_DPS_TX_EMPTY_SHFT                                                                            0x1e
+#define HWIO_IPA_STATE_IPA_HPS_DPS_EMPTY_BMSK                                                                     0x20000000
+#define HWIO_IPA_STATE_IPA_HPS_DPS_EMPTY_SHFT                                                                           0x1d
+#define HWIO_IPA_STATE_IPA_RX_HPS_EMPTY_BMSK                                                                      0x10000000
+#define HWIO_IPA_STATE_IPA_RX_HPS_EMPTY_SHFT                                                                            0x1c
+#define HWIO_IPA_STATE_IPA_RX_SPLT_CMDQ_EMPTY_BMSK                                                                 0xf800000
+#define HWIO_IPA_STATE_IPA_RX_SPLT_CMDQ_EMPTY_SHFT                                                                      0x17
+#define HWIO_IPA_STATE_IPA_TX_COMMANDER_CMDQ_EMPTY_BMSK                                                             0x400000
+#define HWIO_IPA_STATE_IPA_TX_COMMANDER_CMDQ_EMPTY_SHFT                                                                 0x16
+#define HWIO_IPA_STATE_IPA_RX_ACKQ_EMPTY_BMSK                                                                       0x200000
+#define HWIO_IPA_STATE_IPA_RX_ACKQ_EMPTY_SHFT                                                                           0x15
+#define HWIO_IPA_STATE_IPA_UC_ACKQ_EMPTY_BMSK                                                                       0x100000
+#define HWIO_IPA_STATE_IPA_UC_ACKQ_EMPTY_SHFT                                                                           0x14
+#define HWIO_IPA_STATE_IPA_TX_ACKQ_EMPTY_BMSK                                                                        0x80000
+#define HWIO_IPA_STATE_IPA_TX_ACKQ_EMPTY_SHFT                                                                           0x13
+#define HWIO_IPA_STATE_IPA_NTF_TX_EMPTY_BMSK                                                                         0x40000
+#define HWIO_IPA_STATE_IPA_NTF_TX_EMPTY_SHFT                                                                            0x12
+#define HWIO_IPA_STATE_IPA_FULL_IDLE_BMSK                                                                            0x20000
+#define HWIO_IPA_STATE_IPA_FULL_IDLE_SHFT                                                                               0x11
+#define HWIO_IPA_STATE_IPA_PROD_BRESP_IDLE_BMSK                                                                      0x10000
+#define HWIO_IPA_STATE_IPA_PROD_BRESP_IDLE_SHFT                                                                         0x10
+#define HWIO_IPA_STATE_IPA_PROD_ACKMNGR_STATE_IDLE_BMSK                                                               0x8000
+#define HWIO_IPA_STATE_IPA_PROD_ACKMNGR_STATE_IDLE_SHFT                                                                  0xf
+#define HWIO_IPA_STATE_IPA_PROD_ACKMNGR_DB_EMPTY_BMSK                                                                 0x4000
+#define HWIO_IPA_STATE_IPA_PROD_ACKMNGR_DB_EMPTY_SHFT                                                                    0xe
+#define HWIO_IPA_STATE_IPA_TX_ACKQ_FULL_BMSK                                                                          0x2000
+#define HWIO_IPA_STATE_IPA_TX_ACKQ_FULL_SHFT                                                                             0xd
+#define HWIO_IPA_STATE_IPA_ACKMNGR_STATE_IDLE_BMSK                                                                    0x1000
+#define HWIO_IPA_STATE_IPA_ACKMNGR_STATE_IDLE_SHFT                                                                       0xc
+#define HWIO_IPA_STATE_IPA_ACKMNGR_DB_EMPTY_BMSK                                                                       0x800
+#define HWIO_IPA_STATE_IPA_ACKMNGR_DB_EMPTY_SHFT                                                                         0xb
+#define HWIO_IPA_STATE_IPA_RSRC_STATE_IDLE_BMSK                                                                        0x400
+#define HWIO_IPA_STATE_IPA_RSRC_STATE_IDLE_SHFT                                                                          0xa
+#define HWIO_IPA_STATE_IPA_RSRC_MNGR_DB_EMPTY_BMSK                                                                     0x200
+#define HWIO_IPA_STATE_IPA_RSRC_MNGR_DB_EMPTY_SHFT                                                                       0x9
+#define HWIO_IPA_STATE_MBIM_AGGR_IDLE_BMSK                                                                             0x100
+#define HWIO_IPA_STATE_MBIM_AGGR_IDLE_SHFT                                                                               0x8
+#define HWIO_IPA_STATE_AGGR_IDLE_BMSK                                                                                   0x80
+#define HWIO_IPA_STATE_AGGR_IDLE_SHFT                                                                                    0x7
+#define HWIO_IPA_STATE_IPA_NOC_IDLE_BMSK                                                                                0x40
+#define HWIO_IPA_STATE_IPA_NOC_IDLE_SHFT                                                                                 0x6
+#define HWIO_IPA_STATE_IPA_STATUS_SNIFFER_IDLE_BMSK                                                                     0x20
+#define HWIO_IPA_STATE_IPA_STATUS_SNIFFER_IDLE_SHFT                                                                      0x5
+#define HWIO_IPA_STATE_BAM_GSI_IDLE_BMSK                                                                                0x10
+#define HWIO_IPA_STATE_BAM_GSI_IDLE_SHFT                                                                                 0x4
+#define HWIO_IPA_STATE_DPL_FIFO_IDLE_BMSK                                                                                0x8
+#define HWIO_IPA_STATE_DPL_FIFO_IDLE_SHFT                                                                                0x3
+#define HWIO_IPA_STATE_TX_IDLE_BMSK                                                                                      0x4
+#define HWIO_IPA_STATE_TX_IDLE_SHFT                                                                                      0x2
+#define HWIO_IPA_STATE_RX_IDLE_BMSK                                                                                      0x2
+#define HWIO_IPA_STATE_RX_IDLE_SHFT                                                                                      0x1
+#define HWIO_IPA_STATE_RX_WAIT_BMSK                                                                                      0x1
+#define HWIO_IPA_STATE_RX_WAIT_SHFT                                                                                      0x0
+
+#define HWIO_IPA_STATE_GSI_AOS_ADDR                                                                               (IPA_CFG_REG_BASE      + 0x000000b8)
+#define HWIO_IPA_STATE_GSI_AOS_PHYS                                                                               (IPA_CFG_REG_BASE_PHYS + 0x000000b8)
+#define HWIO_IPA_STATE_GSI_AOS_OFFS                                                                               (IPA_CFG_REG_BASE_OFFS + 0x000000b8)
+#define HWIO_IPA_STATE_GSI_AOS_RMSK                                                                                      0x3
+#define HWIO_IPA_STATE_GSI_AOS_ATTR                                                                                      0x1
+#define HWIO_IPA_STATE_GSI_AOS_IN          \
+        in_dword_masked(HWIO_IPA_STATE_GSI_AOS_ADDR, HWIO_IPA_STATE_GSI_AOS_RMSK)
+#define HWIO_IPA_STATE_GSI_AOS_INM(m)      \
+        in_dword_masked(HWIO_IPA_STATE_GSI_AOS_ADDR, m)
+#define HWIO_IPA_STATE_GSI_AOS_IPA_GSI_AOS_NLO_FSM_IDLE_BMSK                                                             0x2
+#define HWIO_IPA_STATE_GSI_AOS_IPA_GSI_AOS_NLO_FSM_IDLE_SHFT                                                             0x1
+#define HWIO_IPA_STATE_GSI_AOS_IPA_GSI_AOS_FSM_IDLE_BMSK                                                                 0x1
+#define HWIO_IPA_STATE_GSI_AOS_IPA_GSI_AOS_FSM_IDLE_SHFT                                                                 0x0
+
+#define HWIO_IPA_STATE_GSI_IF_ADDR                                                                                (IPA_CFG_REG_BASE      + 0x000000c0)
+#define HWIO_IPA_STATE_GSI_IF_PHYS                                                                                (IPA_CFG_REG_BASE_PHYS + 0x000000c0)
+#define HWIO_IPA_STATE_GSI_IF_OFFS                                                                                (IPA_CFG_REG_BASE_OFFS + 0x000000c0)
+#define HWIO_IPA_STATE_GSI_IF_RMSK                                                                                   0x301ff
+#define HWIO_IPA_STATE_GSI_IF_ATTR                                                                                       0x1
+#define HWIO_IPA_STATE_GSI_IF_IN          \
+        in_dword_masked(HWIO_IPA_STATE_GSI_IF_ADDR, HWIO_IPA_STATE_GSI_IF_RMSK)
+#define HWIO_IPA_STATE_GSI_IF_INM(m)      \
+        in_dword_masked(HWIO_IPA_STATE_GSI_IF_ADDR, m)
+#define HWIO_IPA_STATE_GSI_IF_IPA_GSI_SKIP_FSM_BMSK                                                                  0x30000
+#define HWIO_IPA_STATE_GSI_IF_IPA_GSI_SKIP_FSM_SHFT                                                                     0x10
+#define HWIO_IPA_STATE_GSI_IF_IPA_GSI_TOGGLE_FSM_IDLE_BMSK                                                             0x100
+#define HWIO_IPA_STATE_GSI_IF_IPA_GSI_TOGGLE_FSM_IDLE_SHFT                                                               0x8
+#define HWIO_IPA_STATE_GSI_IF_IPA_GSI_PROD_FSM_TX_1_BMSK                                                                0xf0
+#define HWIO_IPA_STATE_GSI_IF_IPA_GSI_PROD_FSM_TX_1_SHFT                                                                 0x4
+#define HWIO_IPA_STATE_GSI_IF_IPA_GSI_PROD_FSM_TX_0_BMSK                                                                 0xf
+#define HWIO_IPA_STATE_GSI_IF_IPA_GSI_PROD_FSM_TX_0_SHFT                                                                 0x0
+
+#define HWIO_IPA_STATE_GSI_IF_CONS_ADDR                                                                           (IPA_CFG_REG_BASE      + 0x000000c8)
+#define HWIO_IPA_STATE_GSI_IF_CONS_PHYS                                                                           (IPA_CFG_REG_BASE_PHYS + 0x000000c8)
+#define HWIO_IPA_STATE_GSI_IF_CONS_OFFS                                                                           (IPA_CFG_REG_BASE_OFFS + 0x000000c8)
+#define HWIO_IPA_STATE_GSI_IF_CONS_RMSK                                                                                 0xff
+#define HWIO_IPA_STATE_GSI_IF_CONS_ATTR                                                                                  0x1
+#define HWIO_IPA_STATE_GSI_IF_CONS_IN          \
+        in_dword_masked(HWIO_IPA_STATE_GSI_IF_CONS_ADDR, HWIO_IPA_STATE_GSI_IF_CONS_RMSK)
+#define HWIO_IPA_STATE_GSI_IF_CONS_INM(m)      \
+        in_dword_masked(HWIO_IPA_STATE_GSI_IF_CONS_ADDR, m)
+#define HWIO_IPA_STATE_GSI_IF_CONS_IPA_STATE_GSI_IF_CONS_CACHE_VLD_BMSK                                                 0xfe
+#define HWIO_IPA_STATE_GSI_IF_CONS_IPA_STATE_GSI_IF_CONS_CACHE_VLD_SHFT                                                  0x1
+#define HWIO_IPA_STATE_GSI_IF_CONS_IPA_STATE_GSI_IF_CONS_STATE_IDLE_BMSK                                                 0x1
+#define HWIO_IPA_STATE_GSI_IF_CONS_IPA_STATE_GSI_IF_CONS_STATE_IDLE_SHFT                                                 0x0
+
+#define HWIO_IPA_STATE_FETCHER_MASK_1_ADDR                                                                        (IPA_CFG_REG_BASE      + 0x000000cc)
+#define HWIO_IPA_STATE_FETCHER_MASK_1_PHYS                                                                        (IPA_CFG_REG_BASE_PHYS + 0x000000cc)
+#define HWIO_IPA_STATE_FETCHER_MASK_1_OFFS                                                                        (IPA_CFG_REG_BASE_OFFS + 0x000000cc)
+#define HWIO_IPA_STATE_FETCHER_MASK_1_RMSK                                                                        0xffffffff
+#define HWIO_IPA_STATE_FETCHER_MASK_1_ATTR                                                                               0x1
+#define HWIO_IPA_STATE_FETCHER_MASK_1_IN          \
+        in_dword_masked(HWIO_IPA_STATE_FETCHER_MASK_1_ADDR, HWIO_IPA_STATE_FETCHER_MASK_1_RMSK)
+#define HWIO_IPA_STATE_FETCHER_MASK_1_INM(m)      \
+        in_dword_masked(HWIO_IPA_STATE_FETCHER_MASK_1_ADDR, m)
+#define HWIO_IPA_STATE_FETCHER_MASK_1_MASK_QUEUE_NO_SPACE_DPL_FIFO_BMSK                                           0xff000000
+#define HWIO_IPA_STATE_FETCHER_MASK_1_MASK_QUEUE_NO_SPACE_DPL_FIFO_SHFT                                                 0x18
+#define HWIO_IPA_STATE_FETCHER_MASK_1_MASK_QUEUE_STEP_MODE_BMSK                                                     0xff0000
+#define HWIO_IPA_STATE_FETCHER_MASK_1_MASK_QUEUE_STEP_MODE_SHFT                                                         0x10
+#define HWIO_IPA_STATE_FETCHER_MASK_1_MASK_QUEUE_ARB_LOCK_BMSK                                                        0xff00
+#define HWIO_IPA_STATE_FETCHER_MASK_1_MASK_QUEUE_ARB_LOCK_SHFT                                                           0x8
+#define HWIO_IPA_STATE_FETCHER_MASK_1_MASK_QUEUE_NO_RESOURCES_ACK_ENTRY_BMSK                                            0xff
+#define HWIO_IPA_STATE_FETCHER_MASK_1_MASK_QUEUE_NO_RESOURCES_ACK_ENTRY_SHFT                                             0x0
+
+#define HWIO_IPA_STATE_FETCHER_MASK_2_ADDR                                                                        (IPA_CFG_REG_BASE      + 0x000000d0)
+#define HWIO_IPA_STATE_FETCHER_MASK_2_PHYS                                                                        (IPA_CFG_REG_BASE_PHYS + 0x000000d0)
+#define HWIO_IPA_STATE_FETCHER_MASK_2_OFFS                                                                        (IPA_CFG_REG_BASE_OFFS + 0x000000d0)
+#define HWIO_IPA_STATE_FETCHER_MASK_2_RMSK                                                                            0xffff
+#define HWIO_IPA_STATE_FETCHER_MASK_2_ATTR                                                                               0x1
+#define HWIO_IPA_STATE_FETCHER_MASK_2_IN          \
+        in_dword_masked(HWIO_IPA_STATE_FETCHER_MASK_2_ADDR, HWIO_IPA_STATE_FETCHER_MASK_2_RMSK)
+#define HWIO_IPA_STATE_FETCHER_MASK_2_INM(m)      \
+        in_dword_masked(HWIO_IPA_STATE_FETCHER_MASK_2_ADDR, m)
+#define HWIO_IPA_STATE_FETCHER_MASK_2_MASK_QUEUE_DRBIP_PKT_EXCEED_MAX_SIZE_BMSK                                       0xff00
+#define HWIO_IPA_STATE_FETCHER_MASK_2_MASK_QUEUE_DRBIP_PKT_EXCEED_MAX_SIZE_SHFT                                          0x8
+#define HWIO_IPA_STATE_FETCHER_MASK_2_MASK_QUEUE_DRBIP_NO_DATA_SECTORS_BMSK                                             0xff
+#define HWIO_IPA_STATE_FETCHER_MASK_2_MASK_QUEUE_DRBIP_NO_DATA_SECTORS_SHFT                                              0x0
+
+#define HWIO_IPA_STATE_DPL_FIFO_ADDR                                                                              (IPA_CFG_REG_BASE      + 0x000000d4)
+#define HWIO_IPA_STATE_DPL_FIFO_PHYS                                                                              (IPA_CFG_REG_BASE_PHYS + 0x000000d4)
+#define HWIO_IPA_STATE_DPL_FIFO_OFFS                                                                              (IPA_CFG_REG_BASE_OFFS + 0x000000d4)
+#define HWIO_IPA_STATE_DPL_FIFO_RMSK                                                                                     0x7
+#define HWIO_IPA_STATE_DPL_FIFO_ATTR                                                                                     0x1
+#define HWIO_IPA_STATE_DPL_FIFO_IN          \
+        in_dword_masked(HWIO_IPA_STATE_DPL_FIFO_ADDR, HWIO_IPA_STATE_DPL_FIFO_RMSK)
+#define HWIO_IPA_STATE_DPL_FIFO_INM(m)      \
+        in_dword_masked(HWIO_IPA_STATE_DPL_FIFO_ADDR, m)
+#define HWIO_IPA_STATE_DPL_FIFO_POP_FSM_STATE_BMSK                                                                       0x7
+#define HWIO_IPA_STATE_DPL_FIFO_POP_FSM_STATE_SHFT                                                                       0x0
+
+#define HWIO_IPA_STATE_COAL_MASTER_ADDR                                                                           (IPA_CFG_REG_BASE      + 0x000000d8)
+#define HWIO_IPA_STATE_COAL_MASTER_PHYS                                                                           (IPA_CFG_REG_BASE_PHYS + 0x000000d8)
+#define HWIO_IPA_STATE_COAL_MASTER_OFFS                                                                           (IPA_CFG_REG_BASE_OFFS + 0x000000d8)
+#define HWIO_IPA_STATE_COAL_MASTER_RMSK                                                                           0xffffffff
+#define HWIO_IPA_STATE_COAL_MASTER_ATTR                                                                                  0x1
+#define HWIO_IPA_STATE_COAL_MASTER_IN          \
+        in_dword_masked(HWIO_IPA_STATE_COAL_MASTER_ADDR, HWIO_IPA_STATE_COAL_MASTER_RMSK)
+#define HWIO_IPA_STATE_COAL_MASTER_INM(m)      \
+        in_dword_masked(HWIO_IPA_STATE_COAL_MASTER_ADDR, m)
+#define HWIO_IPA_STATE_COAL_MASTER_VP_TIMER_EXPIRED_BMSK                                                          0xf0000000
+#define HWIO_IPA_STATE_COAL_MASTER_VP_TIMER_EXPIRED_SHFT                                                                0x1c
+#define HWIO_IPA_STATE_COAL_MASTER_LRU_VP_BMSK                                                                     0xf000000
+#define HWIO_IPA_STATE_COAL_MASTER_LRU_VP_SHFT                                                                          0x18
+#define HWIO_IPA_STATE_COAL_MASTER_INIT_VP_FSM_STATE_BMSK                                                           0xf00000
+#define HWIO_IPA_STATE_COAL_MASTER_INIT_VP_FSM_STATE_SHFT                                                               0x14
+#define HWIO_IPA_STATE_COAL_MASTER_CHECK_FIT_FSM_STATE_BMSK                                                          0xf0000
+#define HWIO_IPA_STATE_COAL_MASTER_CHECK_FIT_FSM_STATE_SHFT                                                             0x10
+#define HWIO_IPA_STATE_COAL_MASTER_HASH_CALC_FSM_STATE_BMSK                                                           0xf000
+#define HWIO_IPA_STATE_COAL_MASTER_HASH_CALC_FSM_STATE_SHFT                                                              0xc
+#define HWIO_IPA_STATE_COAL_MASTER_FIND_OPEN_FSM_STATE_BMSK                                                            0xf00
+#define HWIO_IPA_STATE_COAL_MASTER_FIND_OPEN_FSM_STATE_SHFT                                                              0x8
+#define HWIO_IPA_STATE_COAL_MASTER_MAIN_FSM_STATE_BMSK                                                                  0xf0
+#define HWIO_IPA_STATE_COAL_MASTER_MAIN_FSM_STATE_SHFT                                                                   0x4
+#define HWIO_IPA_STATE_COAL_MASTER_VP_VLD_BMSK                                                                           0xf
+#define HWIO_IPA_STATE_COAL_MASTER_VP_VLD_SHFT                                                                           0x0
+
+#define HWIO_IPA_STATE_COAL_MASTER_1_ADDR                                                                         (IPA_CFG_REG_BASE      + 0x000000dc)
+#define HWIO_IPA_STATE_COAL_MASTER_1_PHYS                                                                         (IPA_CFG_REG_BASE_PHYS + 0x000000dc)
+#define HWIO_IPA_STATE_COAL_MASTER_1_OFFS                                                                         (IPA_CFG_REG_BASE_OFFS + 0x000000dc)
+#define HWIO_IPA_STATE_COAL_MASTER_1_RMSK                                                                         0x3fffffff
+#define HWIO_IPA_STATE_COAL_MASTER_1_ATTR                                                                                0x1
+#define HWIO_IPA_STATE_COAL_MASTER_1_IN          \
+        in_dword_masked(HWIO_IPA_STATE_COAL_MASTER_1_ADDR, HWIO_IPA_STATE_COAL_MASTER_1_RMSK)
+#define HWIO_IPA_STATE_COAL_MASTER_1_INM(m)      \
+        in_dword_masked(HWIO_IPA_STATE_COAL_MASTER_1_ADDR, m)
+#define HWIO_IPA_STATE_COAL_MASTER_1_ARBITER_STATE_BMSK                                                           0x3c000000
+#define HWIO_IPA_STATE_COAL_MASTER_1_ARBITER_STATE_SHFT                                                                 0x1a
+#define HWIO_IPA_STATE_COAL_MASTER_1_CHECK_FIT_FSM_STATE_BMSK                                                      0x3c00000
+#define HWIO_IPA_STATE_COAL_MASTER_1_CHECK_FIT_FSM_STATE_SHFT                                                           0x16
+#define HWIO_IPA_STATE_COAL_MASTER_1_CHECK_FIT_RD_CTX_LINE_BMSK                                                     0x3f0000
+#define HWIO_IPA_STATE_COAL_MASTER_1_CHECK_FIT_RD_CTX_LINE_SHFT                                                         0x10
+#define HWIO_IPA_STATE_COAL_MASTER_1_INIT_VP_FSM_STATE_BMSK                                                           0xf000
+#define HWIO_IPA_STATE_COAL_MASTER_1_INIT_VP_FSM_STATE_SHFT                                                              0xc
+#define HWIO_IPA_STATE_COAL_MASTER_1_INIT_VP_RD_PKT_LINE_BMSK                                                          0xfc0
+#define HWIO_IPA_STATE_COAL_MASTER_1_INIT_VP_RD_PKT_LINE_SHFT                                                            0x6
+#define HWIO_IPA_STATE_COAL_MASTER_1_INIT_VP_WR_CTX_LINE_BMSK                                                           0x3f
+#define HWIO_IPA_STATE_COAL_MASTER_1_INIT_VP_WR_CTX_LINE_SHFT                                                            0x0
+
+#define HWIO_IPA_STATE_NLO_AGGR_ADDR                                                                              (IPA_CFG_REG_BASE      + 0x000000e0)
+#define HWIO_IPA_STATE_NLO_AGGR_PHYS                                                                              (IPA_CFG_REG_BASE_PHYS + 0x000000e0)
+#define HWIO_IPA_STATE_NLO_AGGR_OFFS                                                                              (IPA_CFG_REG_BASE_OFFS + 0x000000e0)
+#define HWIO_IPA_STATE_NLO_AGGR_RMSK                                                                              0xffffffff
+#define HWIO_IPA_STATE_NLO_AGGR_ATTR                                                                                     0x1
+#define HWIO_IPA_STATE_NLO_AGGR_IN          \
+        in_dword_masked(HWIO_IPA_STATE_NLO_AGGR_ADDR, HWIO_IPA_STATE_NLO_AGGR_RMSK)
+#define HWIO_IPA_STATE_NLO_AGGR_INM(m)      \
+        in_dword_masked(HWIO_IPA_STATE_NLO_AGGR_ADDR, m)
+#define HWIO_IPA_STATE_NLO_AGGR_NLO_AGGR_STATE_BMSK                                                               0xffffffff
+#define HWIO_IPA_STATE_NLO_AGGR_NLO_AGGR_STATE_SHFT                                                                      0x0
+
+#define HWIO_IPA_STATE_CTXH_ADDR                                                                                  (IPA_CFG_REG_BASE      + 0x000000e4)
+#define HWIO_IPA_STATE_CTXH_PHYS                                                                                  (IPA_CFG_REG_BASE_PHYS + 0x000000e4)
+#define HWIO_IPA_STATE_CTXH_OFFS                                                                                  (IPA_CFG_REG_BASE_OFFS + 0x000000e4)
+#define HWIO_IPA_STATE_CTXH_RMSK                                                                                         0x3
+#define HWIO_IPA_STATE_CTXH_ATTR                                                                                         0x1
+#define HWIO_IPA_STATE_CTXH_IN          \
+        in_dword_masked(HWIO_IPA_STATE_CTXH_ADDR, HWIO_IPA_STATE_CTXH_RMSK)
+#define HWIO_IPA_STATE_CTXH_INM(m)      \
+        in_dword_masked(HWIO_IPA_STATE_CTXH_ADDR, m)
+#define HWIO_IPA_STATE_CTXH_IPA_CTXH_WR_IDLE_BMSK                                                                        0x2
+#define HWIO_IPA_STATE_CTXH_IPA_CTXH_WR_IDLE_SHFT                                                                        0x1
+#define HWIO_IPA_STATE_CTXH_IPA_CTXH_RD_IDLE_BMSK                                                                        0x1
+#define HWIO_IPA_STATE_CTXH_IPA_CTXH_RD_IDLE_SHFT                                                                        0x0
+
+#define HWIO_IPA_STATE_UC_QMB_ADDR                                                                                (IPA_CFG_REG_BASE      + 0x000000e8)
+#define HWIO_IPA_STATE_UC_QMB_PHYS                                                                                (IPA_CFG_REG_BASE_PHYS + 0x000000e8)
+#define HWIO_IPA_STATE_UC_QMB_OFFS                                                                                (IPA_CFG_REG_BASE_OFFS + 0x000000e8)
+#define HWIO_IPA_STATE_UC_QMB_RMSK                                                                                 0x1ff01ff
+#define HWIO_IPA_STATE_UC_QMB_ATTR                                                                                       0x1
+#define HWIO_IPA_STATE_UC_QMB_IN          \
+        in_dword_masked(HWIO_IPA_STATE_UC_QMB_ADDR, HWIO_IPA_STATE_UC_QMB_RMSK)
+#define HWIO_IPA_STATE_UC_QMB_INM(m)      \
+        in_dword_masked(HWIO_IPA_STATE_UC_QMB_ADDR, m)
+#define HWIO_IPA_STATE_UC_QMB_QUEUE_1_IDLE_BMSK                                                                    0x1000000
+#define HWIO_IPA_STATE_UC_QMB_QUEUE_1_IDLE_SHFT                                                                         0x18
+#define HWIO_IPA_STATE_UC_QMB_CMD_FIFO_FULL_QUEUE_1_BMSK                                                            0x800000
+#define HWIO_IPA_STATE_UC_QMB_CMD_FIFO_FULL_QUEUE_1_SHFT                                                                0x17
+#define HWIO_IPA_STATE_UC_QMB_CMD_FIFO_EMPTY_QUEUE_1_BMSK                                                           0x400000
+#define HWIO_IPA_STATE_UC_QMB_CMD_FIFO_EMPTY_QUEUE_1_SHFT                                                               0x16
+#define HWIO_IPA_STATE_UC_QMB_COMP_FIFO_FULL_QUEUE_1_BMSK                                                           0x200000
+#define HWIO_IPA_STATE_UC_QMB_COMP_FIFO_FULL_QUEUE_1_SHFT                                                               0x15
+#define HWIO_IPA_STATE_UC_QMB_COMP_FIFO_EMPTY_QUEUE_1_BMSK                                                          0x100000
+#define HWIO_IPA_STATE_UC_QMB_COMP_FIFO_EMPTY_QUEUE_1_SHFT                                                              0x14
+#define HWIO_IPA_STATE_UC_QMB_OT_TABLE_FULL_QUEUE_1_BMSK                                                             0x80000
+#define HWIO_IPA_STATE_UC_QMB_OT_TABLE_FULL_QUEUE_1_SHFT                                                                0x13
+#define HWIO_IPA_STATE_UC_QMB_OT_TABLE_EMPTY_QUEUE_1_BMSK                                                            0x40000
+#define HWIO_IPA_STATE_UC_QMB_OT_TABLE_EMPTY_QUEUE_1_SHFT                                                               0x12
+#define HWIO_IPA_STATE_UC_QMB_CTRL_FSM_STATE_QUEUE_1_BMSK                                                            0x30000
+#define HWIO_IPA_STATE_UC_QMB_CTRL_FSM_STATE_QUEUE_1_SHFT                                                               0x10
+#define HWIO_IPA_STATE_UC_QMB_QUEUE_0_IDLE_BMSK                                                                        0x100
+#define HWIO_IPA_STATE_UC_QMB_QUEUE_0_IDLE_SHFT                                                                          0x8
+#define HWIO_IPA_STATE_UC_QMB_CMD_FIFO_FULL_QUEUE_0_BMSK                                                                0x80
+#define HWIO_IPA_STATE_UC_QMB_CMD_FIFO_FULL_QUEUE_0_SHFT                                                                 0x7
+#define HWIO_IPA_STATE_UC_QMB_CMD_FIFO_EMPTY_QUEUE_0_BMSK                                                               0x40
+#define HWIO_IPA_STATE_UC_QMB_CMD_FIFO_EMPTY_QUEUE_0_SHFT                                                                0x6
+#define HWIO_IPA_STATE_UC_QMB_COMP_FIFO_FULL_QUEUE_0_BMSK                                                               0x20
+#define HWIO_IPA_STATE_UC_QMB_COMP_FIFO_FULL_QUEUE_0_SHFT                                                                0x5
+#define HWIO_IPA_STATE_UC_QMB_COMP_FIFO_EMPTY_QUEUE_0_BMSK                                                              0x10
+#define HWIO_IPA_STATE_UC_QMB_COMP_FIFO_EMPTY_QUEUE_0_SHFT                                                               0x4
+#define HWIO_IPA_STATE_UC_QMB_OT_TABLE_FULL_QUEUE_0_BMSK                                                                 0x8
+#define HWIO_IPA_STATE_UC_QMB_OT_TABLE_FULL_QUEUE_0_SHFT                                                                 0x3
+#define HWIO_IPA_STATE_UC_QMB_OT_TABLE_EMPTY_QUEUE_0_BMSK                                                                0x4
+#define HWIO_IPA_STATE_UC_QMB_OT_TABLE_EMPTY_QUEUE_0_SHFT                                                                0x2
+#define HWIO_IPA_STATE_UC_QMB_CTRL_FSM_STATE_QUEUE_0_BMSK                                                                0x3
+#define HWIO_IPA_STATE_UC_QMB_CTRL_FSM_STATE_QUEUE_0_SHFT                                                                0x0
+
+#define HWIO_IPA_STATE_DRBIP_ADDR                                                                                 (IPA_CFG_REG_BASE      + 0x000000ec)
+#define HWIO_IPA_STATE_DRBIP_PHYS                                                                                 (IPA_CFG_REG_BASE_PHYS + 0x000000ec)
+#define HWIO_IPA_STATE_DRBIP_OFFS                                                                                 (IPA_CFG_REG_BASE_OFFS + 0x000000ec)
+#define HWIO_IPA_STATE_DRBIP_RMSK                                                                                    0xf0107
+#define HWIO_IPA_STATE_DRBIP_ATTR                                                                                        0x1
+#define HWIO_IPA_STATE_DRBIP_IN          \
+        in_dword_masked(HWIO_IPA_STATE_DRBIP_ADDR, HWIO_IPA_STATE_DRBIP_RMSK)
+#define HWIO_IPA_STATE_DRBIP_INM(m)      \
+        in_dword_masked(HWIO_IPA_STATE_DRBIP_ADDR, m)
+#define HWIO_IPA_STATE_DRBIP_DRBIP_PKT_IDLE_BMSK                                                                     0xf0000
+#define HWIO_IPA_STATE_DRBIP_DRBIP_PKT_IDLE_SHFT                                                                        0x10
+#define HWIO_IPA_STATE_DRBIP_DRBIP_DCPH_IDLE_BMSK                                                                      0x100
+#define HWIO_IPA_STATE_DRBIP_DRBIP_DCPH_IDLE_SHFT                                                                        0x8
+#define HWIO_IPA_STATE_DRBIP_DRBIP_DMAR_IDLE_BMSK                                                                        0x7
+#define HWIO_IPA_STATE_DRBIP_DRBIP_DMAR_IDLE_SHFT                                                                        0x0
+
+#define HWIO_IPA_STATE_AGGR_ACTIVE_n_ADDR(n)                                                                      (IPA_CFG_REG_BASE      + 0x00000100 + 0x4 * (n))
+#define HWIO_IPA_STATE_AGGR_ACTIVE_n_PHYS(n)                                                                      (IPA_CFG_REG_BASE_PHYS + 0x00000100 + 0x4 * (n))
+#define HWIO_IPA_STATE_AGGR_ACTIVE_n_OFFS(n)                                                                      (IPA_CFG_REG_BASE_OFFS + 0x00000100 + 0x4 * (n))
+#define HWIO_IPA_STATE_AGGR_ACTIVE_n_RMSK                                                                         0xffffffff
+#define HWIO_IPA_STATE_AGGR_ACTIVE_n_MAXn                                                                                  1
+#define HWIO_IPA_STATE_AGGR_ACTIVE_n_ATTR                                                                                0x1
+#define HWIO_IPA_STATE_AGGR_ACTIVE_n_INI(n)        \
+        in_dword_masked(HWIO_IPA_STATE_AGGR_ACTIVE_n_ADDR(n), HWIO_IPA_STATE_AGGR_ACTIVE_n_RMSK)
+#define HWIO_IPA_STATE_AGGR_ACTIVE_n_INMI(n,mask)    \
+        in_dword_masked(HWIO_IPA_STATE_AGGR_ACTIVE_n_ADDR(n), mask)
+#define HWIO_IPA_STATE_AGGR_ACTIVE_n_ENDPOINTS_BMSK                                                               0xffffffff
+#define HWIO_IPA_STATE_AGGR_ACTIVE_n_ENDPOINTS_SHFT                                                                      0x0
+
+#define HWIO_IPA_STATE_GSI_TLV_FIFO_EMPTY_n_ADDR(n)                                                               (IPA_CFG_REG_BASE      + 0x00000120 + 0x4 * (n))
+#define HWIO_IPA_STATE_GSI_TLV_FIFO_EMPTY_n_PHYS(n)                                                               (IPA_CFG_REG_BASE_PHYS + 0x00000120 + 0x4 * (n))
+#define HWIO_IPA_STATE_GSI_TLV_FIFO_EMPTY_n_OFFS(n)                                                               (IPA_CFG_REG_BASE_OFFS + 0x00000120 + 0x4 * (n))
+#define HWIO_IPA_STATE_GSI_TLV_FIFO_EMPTY_n_RMSK                                                                  0xffffffff
+#define HWIO_IPA_STATE_GSI_TLV_FIFO_EMPTY_n_MAXn                                                                           1
+#define HWIO_IPA_STATE_GSI_TLV_FIFO_EMPTY_n_ATTR                                                                         0x1
+#define HWIO_IPA_STATE_GSI_TLV_FIFO_EMPTY_n_INI(n)        \
+        in_dword_masked(HWIO_IPA_STATE_GSI_TLV_FIFO_EMPTY_n_ADDR(n), HWIO_IPA_STATE_GSI_TLV_FIFO_EMPTY_n_RMSK)
+#define HWIO_IPA_STATE_GSI_TLV_FIFO_EMPTY_n_INMI(n,mask)    \
+        in_dword_masked(HWIO_IPA_STATE_GSI_TLV_FIFO_EMPTY_n_ADDR(n), mask)
+#define HWIO_IPA_STATE_GSI_TLV_FIFO_EMPTY_n_PIPE_FIFO_EMPTY_BMSK                                                  0xffffffff
+#define HWIO_IPA_STATE_GSI_TLV_FIFO_EMPTY_n_PIPE_FIFO_EMPTY_SHFT                                                         0x0
+
+#define HWIO_IPA_STATE_GSI_AOS_FIFO_EMPTY_n_ADDR(n)                                                               (IPA_CFG_REG_BASE      + 0x00000140 + 0x4 * (n))
+#define HWIO_IPA_STATE_GSI_AOS_FIFO_EMPTY_n_PHYS(n)                                                               (IPA_CFG_REG_BASE_PHYS + 0x00000140 + 0x4 * (n))
+#define HWIO_IPA_STATE_GSI_AOS_FIFO_EMPTY_n_OFFS(n)                                                               (IPA_CFG_REG_BASE_OFFS + 0x00000140 + 0x4 * (n))
+#define HWIO_IPA_STATE_GSI_AOS_FIFO_EMPTY_n_RMSK                                                                  0xffffffff
+#define HWIO_IPA_STATE_GSI_AOS_FIFO_EMPTY_n_MAXn                                                                           1
+#define HWIO_IPA_STATE_GSI_AOS_FIFO_EMPTY_n_ATTR                                                                         0x1
+#define HWIO_IPA_STATE_GSI_AOS_FIFO_EMPTY_n_INI(n)        \
+        in_dword_masked(HWIO_IPA_STATE_GSI_AOS_FIFO_EMPTY_n_ADDR(n), HWIO_IPA_STATE_GSI_AOS_FIFO_EMPTY_n_RMSK)
+#define HWIO_IPA_STATE_GSI_AOS_FIFO_EMPTY_n_INMI(n,mask)    \
+        in_dword_masked(HWIO_IPA_STATE_GSI_AOS_FIFO_EMPTY_n_ADDR(n), mask)
+#define HWIO_IPA_STATE_GSI_AOS_FIFO_EMPTY_n_PIPE_FIFO_EMPTY_BMSK                                                  0xffffffff
+#define HWIO_IPA_STATE_GSI_AOS_FIFO_EMPTY_n_PIPE_FIFO_EMPTY_SHFT                                                         0x0
+
+#define HWIO_IPA_STATE_DRBIP_DROP_STATE_n_ADDR(n)                                                                 (IPA_CFG_REG_BASE      + 0x00000160 + 0x4 * (n))
+#define HWIO_IPA_STATE_DRBIP_DROP_STATE_n_PHYS(n)                                                                 (IPA_CFG_REG_BASE_PHYS + 0x00000160 + 0x4 * (n))
+#define HWIO_IPA_STATE_DRBIP_DROP_STATE_n_OFFS(n)                                                                 (IPA_CFG_REG_BASE_OFFS + 0x00000160 + 0x4 * (n))
+#define HWIO_IPA_STATE_DRBIP_DROP_STATE_n_RMSK                                                                    0xffffffff
+#define HWIO_IPA_STATE_DRBIP_DROP_STATE_n_MAXn                                                                             1
+#define HWIO_IPA_STATE_DRBIP_DROP_STATE_n_ATTR                                                                           0x1
+#define HWIO_IPA_STATE_DRBIP_DROP_STATE_n_INI(n)        \
+        in_dword_masked(HWIO_IPA_STATE_DRBIP_DROP_STATE_n_ADDR(n), HWIO_IPA_STATE_DRBIP_DROP_STATE_n_RMSK)
+#define HWIO_IPA_STATE_DRBIP_DROP_STATE_n_INMI(n,mask)    \
+        in_dword_masked(HWIO_IPA_STATE_DRBIP_DROP_STATE_n_ADDR(n), mask)
+#define HWIO_IPA_STATE_DRBIP_DROP_STATE_n_CONSUMER_PIPE_DROP_STATE_BMSK                                           0xffffffff
+#define HWIO_IPA_STATE_DRBIP_DROP_STATE_n_CONSUMER_PIPE_DROP_STATE_SHFT                                                  0x0
+
+#define HWIO_IPA_STATE_DFETCHER_MASK_0_n_ADDR(n)                                                                  (IPA_CFG_REG_BASE      + 0x00000180 + 0x4 * (n))
+#define HWIO_IPA_STATE_DFETCHER_MASK_0_n_PHYS(n)                                                                  (IPA_CFG_REG_BASE_PHYS + 0x00000180 + 0x4 * (n))
+#define HWIO_IPA_STATE_DFETCHER_MASK_0_n_OFFS(n)                                                                  (IPA_CFG_REG_BASE_OFFS + 0x00000180 + 0x4 * (n))
+#define HWIO_IPA_STATE_DFETCHER_MASK_0_n_RMSK                                                                     0xffffffff
+#define HWIO_IPA_STATE_DFETCHER_MASK_0_n_MAXn                                                                              1
+#define HWIO_IPA_STATE_DFETCHER_MASK_0_n_ATTR                                                                            0x1
+#define HWIO_IPA_STATE_DFETCHER_MASK_0_n_INI(n)        \
+        in_dword_masked(HWIO_IPA_STATE_DFETCHER_MASK_0_n_ADDR(n), HWIO_IPA_STATE_DFETCHER_MASK_0_n_RMSK)
+#define HWIO_IPA_STATE_DFETCHER_MASK_0_n_INMI(n,mask)    \
+        in_dword_masked(HWIO_IPA_STATE_DFETCHER_MASK_0_n_ADDR(n), mask)
+#define HWIO_IPA_STATE_DFETCHER_MASK_0_n_MASK_QUEUE_DST_GRP_DMAR_OUTSTANDING_BMSK                                 0xffffffff
+#define HWIO_IPA_STATE_DFETCHER_MASK_0_n_MASK_QUEUE_DST_GRP_DMAR_OUTSTANDING_SHFT                                        0x0
+
+#define HWIO_IPA_STATE_DFETCHER_MASK_1_n_ADDR(n)                                                                  (IPA_CFG_REG_BASE      + 0x000001a0 + 0x4 * (n))
+#define HWIO_IPA_STATE_DFETCHER_MASK_1_n_PHYS(n)                                                                  (IPA_CFG_REG_BASE_PHYS + 0x000001a0 + 0x4 * (n))
+#define HWIO_IPA_STATE_DFETCHER_MASK_1_n_OFFS(n)                                                                  (IPA_CFG_REG_BASE_OFFS + 0x000001a0 + 0x4 * (n))
+#define HWIO_IPA_STATE_DFETCHER_MASK_1_n_RMSK                                                                     0xffffffff
+#define HWIO_IPA_STATE_DFETCHER_MASK_1_n_MAXn                                                                              1
+#define HWIO_IPA_STATE_DFETCHER_MASK_1_n_ATTR                                                                            0x1
+#define HWIO_IPA_STATE_DFETCHER_MASK_1_n_INI(n)        \
+        in_dword_masked(HWIO_IPA_STATE_DFETCHER_MASK_1_n_ADDR(n), HWIO_IPA_STATE_DFETCHER_MASK_1_n_RMSK)
+#define HWIO_IPA_STATE_DFETCHER_MASK_1_n_INMI(n,mask)    \
+        in_dword_masked(HWIO_IPA_STATE_DFETCHER_MASK_1_n_ADDR(n), mask)
+#define HWIO_IPA_STATE_DFETCHER_MASK_1_n_MASK_QUEUE_NO_RESOURCES_DATA_SECTORS_BMSK                                0xffffffff
+#define HWIO_IPA_STATE_DFETCHER_MASK_1_n_MASK_QUEUE_NO_RESOURCES_DATA_SECTORS_SHFT                                       0x0
+
+#define HWIO_IPA_STATE_DFETCHER_MASK_2_n_ADDR(n)                                                                  (IPA_CFG_REG_BASE      + 0x000001c0 + 0x4 * (n))
+#define HWIO_IPA_STATE_DFETCHER_MASK_2_n_PHYS(n)                                                                  (IPA_CFG_REG_BASE_PHYS + 0x000001c0 + 0x4 * (n))
+#define HWIO_IPA_STATE_DFETCHER_MASK_2_n_OFFS(n)                                                                  (IPA_CFG_REG_BASE_OFFS + 0x000001c0 + 0x4 * (n))
+#define HWIO_IPA_STATE_DFETCHER_MASK_2_n_RMSK                                                                     0xffffffff
+#define HWIO_IPA_STATE_DFETCHER_MASK_2_n_MAXn                                                                              1
+#define HWIO_IPA_STATE_DFETCHER_MASK_2_n_ATTR                                                                            0x1
+#define HWIO_IPA_STATE_DFETCHER_MASK_2_n_INI(n)        \
+        in_dword_masked(HWIO_IPA_STATE_DFETCHER_MASK_2_n_ADDR(n), HWIO_IPA_STATE_DFETCHER_MASK_2_n_RMSK)
+#define HWIO_IPA_STATE_DFETCHER_MASK_2_n_INMI(n,mask)    \
+        in_dword_masked(HWIO_IPA_STATE_DFETCHER_MASK_2_n_ADDR(n), mask)
+#define HWIO_IPA_STATE_DFETCHER_MASK_2_n_MASK_QUEUE_NO_RESOURCES_DPS_DMAR_BMSK                                    0xffffffff
+#define HWIO_IPA_STATE_DFETCHER_MASK_2_n_MASK_QUEUE_NO_RESOURCES_DPS_DMAR_SHFT                                           0x0
+
+#define HWIO_IPA_STATE_DFETCHER_MASK_3_n_ADDR(n)                                                                  (IPA_CFG_REG_BASE      + 0x000001e0 + 0x4 * (n))
+#define HWIO_IPA_STATE_DFETCHER_MASK_3_n_PHYS(n)                                                                  (IPA_CFG_REG_BASE_PHYS + 0x000001e0 + 0x4 * (n))
+#define HWIO_IPA_STATE_DFETCHER_MASK_3_n_OFFS(n)                                                                  (IPA_CFG_REG_BASE_OFFS + 0x000001e0 + 0x4 * (n))
+#define HWIO_IPA_STATE_DFETCHER_MASK_3_n_RMSK                                                                     0xffffffff
+#define HWIO_IPA_STATE_DFETCHER_MASK_3_n_MAXn                                                                              1
+#define HWIO_IPA_STATE_DFETCHER_MASK_3_n_ATTR                                                                            0x1
+#define HWIO_IPA_STATE_DFETCHER_MASK_3_n_INI(n)        \
+        in_dword_masked(HWIO_IPA_STATE_DFETCHER_MASK_3_n_ADDR(n), HWIO_IPA_STATE_DFETCHER_MASK_3_n_RMSK)
+#define HWIO_IPA_STATE_DFETCHER_MASK_3_n_INMI(n,mask)    \
+        in_dword_masked(HWIO_IPA_STATE_DFETCHER_MASK_3_n_ADDR(n), mask)
+#define HWIO_IPA_STATE_DFETCHER_MASK_3_n_MASK_QUEUE_NO_RESOURCES_SEG_CTX_BMSK                                     0xffffffff
+#define HWIO_IPA_STATE_DFETCHER_MASK_3_n_MASK_QUEUE_NO_RESOURCES_SEG_CTX_SHFT                                            0x0
+
+#define HWIO_IPA_BAM_ACTIVATED_PORTS_n_ADDR(n)                                                                    (IPA_CFG_REG_BASE      + 0x00000200 + 0x4 * (n))
+#define HWIO_IPA_BAM_ACTIVATED_PORTS_n_PHYS(n)                                                                    (IPA_CFG_REG_BASE_PHYS + 0x00000200 + 0x4 * (n))
+#define HWIO_IPA_BAM_ACTIVATED_PORTS_n_OFFS(n)                                                                    (IPA_CFG_REG_BASE_OFFS + 0x00000200 + 0x4 * (n))
+#define HWIO_IPA_BAM_ACTIVATED_PORTS_n_RMSK                                                                       0xffffffff
+#define HWIO_IPA_BAM_ACTIVATED_PORTS_n_MAXn                                                                                1
+#define HWIO_IPA_BAM_ACTIVATED_PORTS_n_ATTR                                                                              0x1
+#define HWIO_IPA_BAM_ACTIVATED_PORTS_n_INI(n)        \
+        in_dword_masked(HWIO_IPA_BAM_ACTIVATED_PORTS_n_ADDR(n), HWIO_IPA_BAM_ACTIVATED_PORTS_n_RMSK)
+#define HWIO_IPA_BAM_ACTIVATED_PORTS_n_INMI(n,mask)    \
+        in_dword_masked(HWIO_IPA_BAM_ACTIVATED_PORTS_n_ADDR(n), mask)
+#define HWIO_IPA_BAM_ACTIVATED_PORTS_n_ENDPOINTS_BMSK                                                             0xffffffff
+#define HWIO_IPA_BAM_ACTIVATED_PORTS_n_ENDPOINTS_SHFT                                                                    0x0
+
+#define HWIO_IPA_YELLOW_MARKER_BELOW_n_ADDR(n)                                                                    (IPA_CFG_REG_BASE      + 0x00000220 + 0x4 * (n))
+#define HWIO_IPA_YELLOW_MARKER_BELOW_n_PHYS(n)                                                                    (IPA_CFG_REG_BASE_PHYS + 0x00000220 + 0x4 * (n))
+#define HWIO_IPA_YELLOW_MARKER_BELOW_n_OFFS(n)                                                                    (IPA_CFG_REG_BASE_OFFS + 0x00000220 + 0x4 * (n))
+#define HWIO_IPA_YELLOW_MARKER_BELOW_n_RMSK                                                                       0xffffffff
+#define HWIO_IPA_YELLOW_MARKER_BELOW_n_MAXn                                                                                1
+#define HWIO_IPA_YELLOW_MARKER_BELOW_n_ATTR                                                                              0x1
+#define HWIO_IPA_YELLOW_MARKER_BELOW_n_INI(n)        \
+        in_dword_masked(HWIO_IPA_YELLOW_MARKER_BELOW_n_ADDR(n), HWIO_IPA_YELLOW_MARKER_BELOW_n_RMSK)
+#define HWIO_IPA_YELLOW_MARKER_BELOW_n_INMI(n,mask)    \
+        in_dword_masked(HWIO_IPA_YELLOW_MARKER_BELOW_n_ADDR(n), mask)
+#define HWIO_IPA_YELLOW_MARKER_BELOW_n_ENDPOINTS_BMSK                                                             0xffffffff
+#define HWIO_IPA_YELLOW_MARKER_BELOW_n_ENDPOINTS_SHFT                                                                    0x0
+
+#define HWIO_IPA_YELLOW_MARKER_BELOW_EN_n_ADDR(n)                                                                 (IPA_CFG_REG_BASE      + 0x00000240 + 0x4 * (n))
+#define HWIO_IPA_YELLOW_MARKER_BELOW_EN_n_PHYS(n)                                                                 (IPA_CFG_REG_BASE_PHYS + 0x00000240 + 0x4 * (n))
+#define HWIO_IPA_YELLOW_MARKER_BELOW_EN_n_OFFS(n)                                                                 (IPA_CFG_REG_BASE_OFFS + 0x00000240 + 0x4 * (n))
+#define HWIO_IPA_YELLOW_MARKER_BELOW_EN_n_RMSK                                                                    0xffffffff
+#define HWIO_IPA_YELLOW_MARKER_BELOW_EN_n_MAXn                                                                             1
+#define HWIO_IPA_YELLOW_MARKER_BELOW_EN_n_ATTR                                                                           0x3
+#define HWIO_IPA_YELLOW_MARKER_BELOW_EN_n_INI(n)        \
+        in_dword_masked(HWIO_IPA_YELLOW_MARKER_BELOW_EN_n_ADDR(n), HWIO_IPA_YELLOW_MARKER_BELOW_EN_n_RMSK)
+#define HWIO_IPA_YELLOW_MARKER_BELOW_EN_n_INMI(n,mask)    \
+        in_dword_masked(HWIO_IPA_YELLOW_MARKER_BELOW_EN_n_ADDR(n), mask)
+#define HWIO_IPA_YELLOW_MARKER_BELOW_EN_n_OUTI(n,val)    \
+        out_dword(HWIO_IPA_YELLOW_MARKER_BELOW_EN_n_ADDR(n),val)
+#define HWIO_IPA_YELLOW_MARKER_BELOW_EN_n_OUTMI(n,mask,val) \
+        out_dword_masked_ns(HWIO_IPA_YELLOW_MARKER_BELOW_EN_n_ADDR(n),mask,val,HWIO_IPA_YELLOW_MARKER_BELOW_EN_n_INI(n))
+#define HWIO_IPA_YELLOW_MARKER_BELOW_EN_n_ENDPOINTS_BMSK                                                          0xffffffff
+#define HWIO_IPA_YELLOW_MARKER_BELOW_EN_n_ENDPOINTS_SHFT                                                                 0x0
+
+#define HWIO_IPA_YELLOW_MARKER_BELOW_CLR_n_ADDR(n)                                                                (IPA_CFG_REG_BASE      + 0x00000260 + 0x4 * (n))
+#define HWIO_IPA_YELLOW_MARKER_BELOW_CLR_n_PHYS(n)                                                                (IPA_CFG_REG_BASE_PHYS + 0x00000260 + 0x4 * (n))
+#define HWIO_IPA_YELLOW_MARKER_BELOW_CLR_n_OFFS(n)                                                                (IPA_CFG_REG_BASE_OFFS + 0x00000260 + 0x4 * (n))
+#define HWIO_IPA_YELLOW_MARKER_BELOW_CLR_n_RMSK                                                                   0xffffffff
+#define HWIO_IPA_YELLOW_MARKER_BELOW_CLR_n_MAXn                                                                            1
+#define HWIO_IPA_YELLOW_MARKER_BELOW_CLR_n_ATTR                                                                          0x2
+#define HWIO_IPA_YELLOW_MARKER_BELOW_CLR_n_OUTI(n,val)    \
+        out_dword(HWIO_IPA_YELLOW_MARKER_BELOW_CLR_n_ADDR(n),val)
+#define HWIO_IPA_YELLOW_MARKER_BELOW_CLR_n_ENDPOINTS_BMSK                                                         0xffffffff
+#define HWIO_IPA_YELLOW_MARKER_BELOW_CLR_n_ENDPOINTS_SHFT                                                                0x0
+
+#define HWIO_IPA_RED_MARKER_BELOW_n_ADDR(n)                                                                       (IPA_CFG_REG_BASE      + 0x00000280 + 0x4 * (n))
+#define HWIO_IPA_RED_MARKER_BELOW_n_PHYS(n)                                                                       (IPA_CFG_REG_BASE_PHYS + 0x00000280 + 0x4 * (n))
+#define HWIO_IPA_RED_MARKER_BELOW_n_OFFS(n)                                                                       (IPA_CFG_REG_BASE_OFFS + 0x00000280 + 0x4 * (n))
+#define HWIO_IPA_RED_MARKER_BELOW_n_RMSK                                                                          0xffffffff
+#define HWIO_IPA_RED_MARKER_BELOW_n_MAXn                                                                                   1
+#define HWIO_IPA_RED_MARKER_BELOW_n_ATTR                                                                                 0x1
+#define HWIO_IPA_RED_MARKER_BELOW_n_INI(n)        \
+        in_dword_masked(HWIO_IPA_RED_MARKER_BELOW_n_ADDR(n), HWIO_IPA_RED_MARKER_BELOW_n_RMSK)
+#define HWIO_IPA_RED_MARKER_BELOW_n_INMI(n,mask)    \
+        in_dword_masked(HWIO_IPA_RED_MARKER_BELOW_n_ADDR(n), mask)
+#define HWIO_IPA_RED_MARKER_BELOW_n_ENDPOINTS_BMSK                                                                0xffffffff
+#define HWIO_IPA_RED_MARKER_BELOW_n_ENDPOINTS_SHFT                                                                       0x0
+
+#define HWIO_IPA_RED_MARKER_BELOW_EN_n_ADDR(n)                                                                    (IPA_CFG_REG_BASE      + 0x000002a0 + 0x4 * (n))
+#define HWIO_IPA_RED_MARKER_BELOW_EN_n_PHYS(n)                                                                    (IPA_CFG_REG_BASE_PHYS + 0x000002a0 + 0x4 * (n))
+#define HWIO_IPA_RED_MARKER_BELOW_EN_n_OFFS(n)                                                                    (IPA_CFG_REG_BASE_OFFS + 0x000002a0 + 0x4 * (n))
+#define HWIO_IPA_RED_MARKER_BELOW_EN_n_RMSK                                                                       0xffffffff
+#define HWIO_IPA_RED_MARKER_BELOW_EN_n_MAXn                                                                                1
+#define HWIO_IPA_RED_MARKER_BELOW_EN_n_ATTR                                                                              0x3
+#define HWIO_IPA_RED_MARKER_BELOW_EN_n_INI(n)        \
+        in_dword_masked(HWIO_IPA_RED_MARKER_BELOW_EN_n_ADDR(n), HWIO_IPA_RED_MARKER_BELOW_EN_n_RMSK)
+#define HWIO_IPA_RED_MARKER_BELOW_EN_n_INMI(n,mask)    \
+        in_dword_masked(HWIO_IPA_RED_MARKER_BELOW_EN_n_ADDR(n), mask)
+#define HWIO_IPA_RED_MARKER_BELOW_EN_n_OUTI(n,val)    \
+        out_dword(HWIO_IPA_RED_MARKER_BELOW_EN_n_ADDR(n),val)
+#define HWIO_IPA_RED_MARKER_BELOW_EN_n_OUTMI(n,mask,val) \
+        out_dword_masked_ns(HWIO_IPA_RED_MARKER_BELOW_EN_n_ADDR(n),mask,val,HWIO_IPA_RED_MARKER_BELOW_EN_n_INI(n))
+#define HWIO_IPA_RED_MARKER_BELOW_EN_n_ENDPOINTS_BMSK                                                             0xffffffff
+#define HWIO_IPA_RED_MARKER_BELOW_EN_n_ENDPOINTS_SHFT                                                                    0x0
+
+#define HWIO_IPA_RED_MARKER_BELOW_CLR_n_ADDR(n)                                                                   (IPA_CFG_REG_BASE      + 0x000002c0 + 0x4 * (n))
+#define HWIO_IPA_RED_MARKER_BELOW_CLR_n_PHYS(n)                                                                   (IPA_CFG_REG_BASE_PHYS + 0x000002c0 + 0x4 * (n))
+#define HWIO_IPA_RED_MARKER_BELOW_CLR_n_OFFS(n)                                                                   (IPA_CFG_REG_BASE_OFFS + 0x000002c0 + 0x4 * (n))
+#define HWIO_IPA_RED_MARKER_BELOW_CLR_n_RMSK                                                                      0xffffffff
+#define HWIO_IPA_RED_MARKER_BELOW_CLR_n_MAXn                                                                               1
+#define HWIO_IPA_RED_MARKER_BELOW_CLR_n_ATTR                                                                             0x2
+#define HWIO_IPA_RED_MARKER_BELOW_CLR_n_OUTI(n,val)    \
+        out_dword(HWIO_IPA_RED_MARKER_BELOW_CLR_n_ADDR(n),val)
+#define HWIO_IPA_RED_MARKER_BELOW_CLR_n_ENDPOINTS_BMSK                                                            0xffffffff
+#define HWIO_IPA_RED_MARKER_BELOW_CLR_n_ENDPOINTS_SHFT                                                                   0x0
+
+#define HWIO_IPA_YELLOW_MARKER_SHADOW_n_ADDR(n)                                                                   (IPA_CFG_REG_BASE      + 0x000002e0 + 0x4 * (n))
+#define HWIO_IPA_YELLOW_MARKER_SHADOW_n_PHYS(n)                                                                   (IPA_CFG_REG_BASE_PHYS + 0x000002e0 + 0x4 * (n))
+#define HWIO_IPA_YELLOW_MARKER_SHADOW_n_OFFS(n)                                                                   (IPA_CFG_REG_BASE_OFFS + 0x000002e0 + 0x4 * (n))
+#define HWIO_IPA_YELLOW_MARKER_SHADOW_n_RMSK                                                                      0xffffffff
+#define HWIO_IPA_YELLOW_MARKER_SHADOW_n_MAXn                                                                               1
+#define HWIO_IPA_YELLOW_MARKER_SHADOW_n_ATTR                                                                             0x1
+#define HWIO_IPA_YELLOW_MARKER_SHADOW_n_INI(n)        \
+        in_dword_masked(HWIO_IPA_YELLOW_MARKER_SHADOW_n_ADDR(n), HWIO_IPA_YELLOW_MARKER_SHADOW_n_RMSK)
+#define HWIO_IPA_YELLOW_MARKER_SHADOW_n_INMI(n,mask)    \
+        in_dword_masked(HWIO_IPA_YELLOW_MARKER_SHADOW_n_ADDR(n), mask)
+#define HWIO_IPA_YELLOW_MARKER_SHADOW_n_ENDPOINTS_BMSK                                                            0xffffffff
+#define HWIO_IPA_YELLOW_MARKER_SHADOW_n_ENDPOINTS_SHFT                                                                   0x0
+
+#define HWIO_IPA_RED_MARKER_SHADOW_n_ADDR(n)                                                                      (IPA_CFG_REG_BASE      + 0x00000300 + 0x4 * (n))
+#define HWIO_IPA_RED_MARKER_SHADOW_n_PHYS(n)                                                                      (IPA_CFG_REG_BASE_PHYS + 0x00000300 + 0x4 * (n))
+#define HWIO_IPA_RED_MARKER_SHADOW_n_OFFS(n)                                                                      (IPA_CFG_REG_BASE_OFFS + 0x00000300 + 0x4 * (n))
+#define HWIO_IPA_RED_MARKER_SHADOW_n_RMSK                                                                         0xffffffff
+#define HWIO_IPA_RED_MARKER_SHADOW_n_MAXn                                                                                  1
+#define HWIO_IPA_RED_MARKER_SHADOW_n_ATTR                                                                                0x1
+#define HWIO_IPA_RED_MARKER_SHADOW_n_INI(n)        \
+        in_dword_masked(HWIO_IPA_RED_MARKER_SHADOW_n_ADDR(n), HWIO_IPA_RED_MARKER_SHADOW_n_RMSK)
+#define HWIO_IPA_RED_MARKER_SHADOW_n_INMI(n,mask)    \
+        in_dword_masked(HWIO_IPA_RED_MARKER_SHADOW_n_ADDR(n), mask)
+#define HWIO_IPA_RED_MARKER_SHADOW_n_ENDPOINTS_BMSK                                                               0xffffffff
+#define HWIO_IPA_RED_MARKER_SHADOW_n_ENDPOINTS_SHFT                                                                      0x0
+
+#define HWIO_IPA_YELLOW_MARKER_ABOVE_n_ADDR(n)                                                                    (IPA_CFG_REG_BASE      + 0x00000320 + 0x4 * (n))
+#define HWIO_IPA_YELLOW_MARKER_ABOVE_n_PHYS(n)                                                                    (IPA_CFG_REG_BASE_PHYS + 0x00000320 + 0x4 * (n))
+#define HWIO_IPA_YELLOW_MARKER_ABOVE_n_OFFS(n)                                                                    (IPA_CFG_REG_BASE_OFFS + 0x00000320 + 0x4 * (n))
+#define HWIO_IPA_YELLOW_MARKER_ABOVE_n_RMSK                                                                       0xffffffff
+#define HWIO_IPA_YELLOW_MARKER_ABOVE_n_MAXn                                                                                1
+#define HWIO_IPA_YELLOW_MARKER_ABOVE_n_ATTR                                                                              0x1
+#define HWIO_IPA_YELLOW_MARKER_ABOVE_n_INI(n)        \
+        in_dword_masked(HWIO_IPA_YELLOW_MARKER_ABOVE_n_ADDR(n), HWIO_IPA_YELLOW_MARKER_ABOVE_n_RMSK)
+#define HWIO_IPA_YELLOW_MARKER_ABOVE_n_INMI(n,mask)    \
+        in_dword_masked(HWIO_IPA_YELLOW_MARKER_ABOVE_n_ADDR(n), mask)
+#define HWIO_IPA_YELLOW_MARKER_ABOVE_n_ENDPOINTS_BMSK                                                             0xffffffff
+#define HWIO_IPA_YELLOW_MARKER_ABOVE_n_ENDPOINTS_SHFT                                                                    0x0
+
+#define HWIO_IPA_YELLOW_MARKER_ABOVE_EN_n_ADDR(n)                                                                 (IPA_CFG_REG_BASE      + 0x00000340 + 0x4 * (n))
+#define HWIO_IPA_YELLOW_MARKER_ABOVE_EN_n_PHYS(n)                                                                 (IPA_CFG_REG_BASE_PHYS + 0x00000340 + 0x4 * (n))
+#define HWIO_IPA_YELLOW_MARKER_ABOVE_EN_n_OFFS(n)                                                                 (IPA_CFG_REG_BASE_OFFS + 0x00000340 + 0x4 * (n))
+#define HWIO_IPA_YELLOW_MARKER_ABOVE_EN_n_RMSK                                                                    0xffffffff
+#define HWIO_IPA_YELLOW_MARKER_ABOVE_EN_n_MAXn                                                                             1
+#define HWIO_IPA_YELLOW_MARKER_ABOVE_EN_n_ATTR                                                                           0x3
+#define HWIO_IPA_YELLOW_MARKER_ABOVE_EN_n_INI(n)        \
+        in_dword_masked(HWIO_IPA_YELLOW_MARKER_ABOVE_EN_n_ADDR(n), HWIO_IPA_YELLOW_MARKER_ABOVE_EN_n_RMSK)
+#define HWIO_IPA_YELLOW_MARKER_ABOVE_EN_n_INMI(n,mask)    \
+        in_dword_masked(HWIO_IPA_YELLOW_MARKER_ABOVE_EN_n_ADDR(n), mask)
+#define HWIO_IPA_YELLOW_MARKER_ABOVE_EN_n_OUTI(n,val)    \
+        out_dword(HWIO_IPA_YELLOW_MARKER_ABOVE_EN_n_ADDR(n),val)
+#define HWIO_IPA_YELLOW_MARKER_ABOVE_EN_n_OUTMI(n,mask,val) \
+        out_dword_masked_ns(HWIO_IPA_YELLOW_MARKER_ABOVE_EN_n_ADDR(n),mask,val,HWIO_IPA_YELLOW_MARKER_ABOVE_EN_n_INI(n))
+#define HWIO_IPA_YELLOW_MARKER_ABOVE_EN_n_ENDPOINTS_BMSK                                                          0xffffffff
+#define HWIO_IPA_YELLOW_MARKER_ABOVE_EN_n_ENDPOINTS_SHFT                                                                 0x0
+
+#define HWIO_IPA_YELLOW_MARKER_ABOVE_CLR_n_ADDR(n)                                                                (IPA_CFG_REG_BASE      + 0x00000360 + 0x4 * (n))
+#define HWIO_IPA_YELLOW_MARKER_ABOVE_CLR_n_PHYS(n)                                                                (IPA_CFG_REG_BASE_PHYS + 0x00000360 + 0x4 * (n))
+#define HWIO_IPA_YELLOW_MARKER_ABOVE_CLR_n_OFFS(n)                                                                (IPA_CFG_REG_BASE_OFFS + 0x00000360 + 0x4 * (n))
+#define HWIO_IPA_YELLOW_MARKER_ABOVE_CLR_n_RMSK                                                                   0xffffffff
+#define HWIO_IPA_YELLOW_MARKER_ABOVE_CLR_n_MAXn                                                                            1
+#define HWIO_IPA_YELLOW_MARKER_ABOVE_CLR_n_ATTR                                                                          0x2
+#define HWIO_IPA_YELLOW_MARKER_ABOVE_CLR_n_OUTI(n,val)    \
+        out_dword(HWIO_IPA_YELLOW_MARKER_ABOVE_CLR_n_ADDR(n),val)
+#define HWIO_IPA_YELLOW_MARKER_ABOVE_CLR_n_ENDPOINTS_BMSK                                                         0xffffffff
+#define HWIO_IPA_YELLOW_MARKER_ABOVE_CLR_n_ENDPOINTS_SHFT                                                                0x0
+
+#define HWIO_IPA_RED_MARKER_ABOVE_n_ADDR(n)                                                                       (IPA_CFG_REG_BASE      + 0x00000380 + 0x4 * (n))
+#define HWIO_IPA_RED_MARKER_ABOVE_n_PHYS(n)                                                                       (IPA_CFG_REG_BASE_PHYS + 0x00000380 + 0x4 * (n))
+#define HWIO_IPA_RED_MARKER_ABOVE_n_OFFS(n)                                                                       (IPA_CFG_REG_BASE_OFFS + 0x00000380 + 0x4 * (n))
+#define HWIO_IPA_RED_MARKER_ABOVE_n_RMSK                                                                          0xffffffff
+#define HWIO_IPA_RED_MARKER_ABOVE_n_MAXn                                                                                   1
+#define HWIO_IPA_RED_MARKER_ABOVE_n_ATTR                                                                                 0x1
+#define HWIO_IPA_RED_MARKER_ABOVE_n_INI(n)        \
+        in_dword_masked(HWIO_IPA_RED_MARKER_ABOVE_n_ADDR(n), HWIO_IPA_RED_MARKER_ABOVE_n_RMSK)
+#define HWIO_IPA_RED_MARKER_ABOVE_n_INMI(n,mask)    \
+        in_dword_masked(HWIO_IPA_RED_MARKER_ABOVE_n_ADDR(n), mask)
+#define HWIO_IPA_RED_MARKER_ABOVE_n_ENDPOINTS_BMSK                                                                0xffffffff
+#define HWIO_IPA_RED_MARKER_ABOVE_n_ENDPOINTS_SHFT                                                                       0x0
+
+#define HWIO_IPA_RED_MARKER_ABOVE_EN_n_ADDR(n)                                                                    (IPA_CFG_REG_BASE      + 0x000003a0 + 0x4 * (n))
+#define HWIO_IPA_RED_MARKER_ABOVE_EN_n_PHYS(n)                                                                    (IPA_CFG_REG_BASE_PHYS + 0x000003a0 + 0x4 * (n))
+#define HWIO_IPA_RED_MARKER_ABOVE_EN_n_OFFS(n)                                                                    (IPA_CFG_REG_BASE_OFFS + 0x000003a0 + 0x4 * (n))
+#define HWIO_IPA_RED_MARKER_ABOVE_EN_n_RMSK                                                                       0xffffffff
+#define HWIO_IPA_RED_MARKER_ABOVE_EN_n_MAXn                                                                                1
+#define HWIO_IPA_RED_MARKER_ABOVE_EN_n_ATTR                                                                              0x3
+#define HWIO_IPA_RED_MARKER_ABOVE_EN_n_INI(n)        \
+        in_dword_masked(HWIO_IPA_RED_MARKER_ABOVE_EN_n_ADDR(n), HWIO_IPA_RED_MARKER_ABOVE_EN_n_RMSK)
+#define HWIO_IPA_RED_MARKER_ABOVE_EN_n_INMI(n,mask)    \
+        in_dword_masked(HWIO_IPA_RED_MARKER_ABOVE_EN_n_ADDR(n), mask)
+#define HWIO_IPA_RED_MARKER_ABOVE_EN_n_OUTI(n,val)    \
+        out_dword(HWIO_IPA_RED_MARKER_ABOVE_EN_n_ADDR(n),val)
+#define HWIO_IPA_RED_MARKER_ABOVE_EN_n_OUTMI(n,mask,val) \
+        out_dword_masked_ns(HWIO_IPA_RED_MARKER_ABOVE_EN_n_ADDR(n),mask,val,HWIO_IPA_RED_MARKER_ABOVE_EN_n_INI(n))
+#define HWIO_IPA_RED_MARKER_ABOVE_EN_n_ENDPOINTS_BMSK                                                             0xffffffff
+#define HWIO_IPA_RED_MARKER_ABOVE_EN_n_ENDPOINTS_SHFT                                                                    0x0
+
+#define HWIO_IPA_RED_MARKER_ABOVE_CLR_n_ADDR(n)                                                                   (IPA_CFG_REG_BASE      + 0x000003c0 + 0x4 * (n))
+#define HWIO_IPA_RED_MARKER_ABOVE_CLR_n_PHYS(n)                                                                   (IPA_CFG_REG_BASE_PHYS + 0x000003c0 + 0x4 * (n))
+#define HWIO_IPA_RED_MARKER_ABOVE_CLR_n_OFFS(n)                                                                   (IPA_CFG_REG_BASE_OFFS + 0x000003c0 + 0x4 * (n))
+#define HWIO_IPA_RED_MARKER_ABOVE_CLR_n_RMSK                                                                      0xffffffff
+#define HWIO_IPA_RED_MARKER_ABOVE_CLR_n_MAXn                                                                               1
+#define HWIO_IPA_RED_MARKER_ABOVE_CLR_n_ATTR                                                                             0x2
+#define HWIO_IPA_RED_MARKER_ABOVE_CLR_n_OUTI(n,val)    \
+        out_dword(HWIO_IPA_RED_MARKER_ABOVE_CLR_n_ADDR(n),val)
+#define HWIO_IPA_RED_MARKER_ABOVE_CLR_n_ENDPOINTS_BMSK                                                            0xffffffff
+#define HWIO_IPA_RED_MARKER_ABOVE_CLR_n_ENDPOINTS_SHFT                                                                   0x0
+
+#define HWIO_IPA_FILT_ROUT_CACHE_CFG_ADDR                                                                         (IPA_CFG_REG_BASE      + 0x00000400)
+#define HWIO_IPA_FILT_ROUT_CACHE_CFG_PHYS                                                                         (IPA_CFG_REG_BASE_PHYS + 0x00000400)
+#define HWIO_IPA_FILT_ROUT_CACHE_CFG_OFFS                                                                         (IPA_CFG_REG_BASE_OFFS + 0x00000400)
+#define HWIO_IPA_FILT_ROUT_CACHE_CFG_RMSK                                                                         0xffff0111
+#define HWIO_IPA_FILT_ROUT_CACHE_CFG_ATTR                                                                                0x3
+#define HWIO_IPA_FILT_ROUT_CACHE_CFG_IN          \
+        in_dword_masked(HWIO_IPA_FILT_ROUT_CACHE_CFG_ADDR, HWIO_IPA_FILT_ROUT_CACHE_CFG_RMSK)
+#define HWIO_IPA_FILT_ROUT_CACHE_CFG_INM(m)      \
+        in_dword_masked(HWIO_IPA_FILT_ROUT_CACHE_CFG_ADDR, m)
+#define HWIO_IPA_FILT_ROUT_CACHE_CFG_OUT(v)      \
+        out_dword(HWIO_IPA_FILT_ROUT_CACHE_CFG_ADDR,v)
+#define HWIO_IPA_FILT_ROUT_CACHE_CFG_OUTM(m,v) \
+        out_dword_masked_ns(HWIO_IPA_FILT_ROUT_CACHE_CFG_ADDR,m,v,HWIO_IPA_FILT_ROUT_CACHE_CFG_IN)
+#define HWIO_IPA_FILT_ROUT_CACHE_CFG_CACHE_LRU_EVICTION_THRESHOLD_BMSK                                            0xffff0000
+#define HWIO_IPA_FILT_ROUT_CACHE_CFG_CACHE_LRU_EVICTION_THRESHOLD_SHFT                                                  0x10
+#define HWIO_IPA_FILT_ROUT_CACHE_CFG_CACHE_LOW_PRIORITY_HASHABLE_HIT_DISABLE_BMSK                                      0x100
+#define HWIO_IPA_FILT_ROUT_CACHE_CFG_CACHE_LOW_PRIORITY_HASHABLE_HIT_DISABLE_SHFT                                        0x8
+#define HWIO_IPA_FILT_ROUT_CACHE_CFG_IPA_FILTER_CACHE_EN_BMSK                                                           0x10
+#define HWIO_IPA_FILT_ROUT_CACHE_CFG_IPA_FILTER_CACHE_EN_SHFT                                                            0x4
+#define HWIO_IPA_FILT_ROUT_CACHE_CFG_IPA_ROUTER_CACHE_EN_BMSK                                                            0x1
+#define HWIO_IPA_FILT_ROUT_CACHE_CFG_IPA_ROUTER_CACHE_EN_SHFT                                                            0x0
+
+#define HWIO_IPA_FILT_ROUT_CACHE_REDUCE_CFG_ADDR                                                                  (IPA_CFG_REG_BASE      + 0x000004e0)
+#define HWIO_IPA_FILT_ROUT_CACHE_REDUCE_CFG_PHYS                                                                  (IPA_CFG_REG_BASE_PHYS + 0x000004e0)
+#define HWIO_IPA_FILT_ROUT_CACHE_REDUCE_CFG_OFFS                                                                  (IPA_CFG_REG_BASE_OFFS + 0x000004e0)
+#define HWIO_IPA_FILT_ROUT_CACHE_REDUCE_CFG_RMSK                                                                    0xffff11
+#define HWIO_IPA_FILT_ROUT_CACHE_REDUCE_CFG_ATTR                                                                         0x3
+#define HWIO_IPA_FILT_ROUT_CACHE_REDUCE_CFG_IN          \
+        in_dword_masked(HWIO_IPA_FILT_ROUT_CACHE_REDUCE_CFG_ADDR, HWIO_IPA_FILT_ROUT_CACHE_REDUCE_CFG_RMSK)
+#define HWIO_IPA_FILT_ROUT_CACHE_REDUCE_CFG_INM(m)      \
+        in_dword_masked(HWIO_IPA_FILT_ROUT_CACHE_REDUCE_CFG_ADDR, m)
+#define HWIO_IPA_FILT_ROUT_CACHE_REDUCE_CFG_OUT(v)      \
+        out_dword(HWIO_IPA_FILT_ROUT_CACHE_REDUCE_CFG_ADDR,v)
+#define HWIO_IPA_FILT_ROUT_CACHE_REDUCE_CFG_OUTM(m,v) \
+        out_dword_masked_ns(HWIO_IPA_FILT_ROUT_CACHE_REDUCE_CFG_ADDR,m,v,HWIO_IPA_FILT_ROUT_CACHE_REDUCE_CFG_IN)
+#define HWIO_IPA_FILT_ROUT_CACHE_REDUCE_CFG_IPA_FILTER_CACHE_REDUCE_LEVEL_BMSK                                      0xff0000
+#define HWIO_IPA_FILT_ROUT_CACHE_REDUCE_CFG_IPA_FILTER_CACHE_REDUCE_LEVEL_SHFT                                          0x10
+#define HWIO_IPA_FILT_ROUT_CACHE_REDUCE_CFG_IPA_ROUTER_CACHE_REDUCE_LEVEL_BMSK                                        0xff00
+#define HWIO_IPA_FILT_ROUT_CACHE_REDUCE_CFG_IPA_ROUTER_CACHE_REDUCE_LEVEL_SHFT                                           0x8
+#define HWIO_IPA_FILT_ROUT_CACHE_REDUCE_CFG_IPA_FILTER_CACHE_REDUCE_EN_BMSK                                             0x10
+#define HWIO_IPA_FILT_ROUT_CACHE_REDUCE_CFG_IPA_FILTER_CACHE_REDUCE_EN_SHFT                                              0x4
+#define HWIO_IPA_FILT_ROUT_CACHE_REDUCE_CFG_IPA_ROUTER_CACHE_REDUCE_EN_BMSK                                              0x1
+#define HWIO_IPA_FILT_ROUT_CACHE_REDUCE_CFG_IPA_ROUTER_CACHE_REDUCE_EN_SHFT                                              0x0
+
+#define HWIO_IPA_FILT_ROUT_CACHE_FLUSH_ADDR                                                                       (IPA_CFG_REG_BASE      + 0x00000404)
+#define HWIO_IPA_FILT_ROUT_CACHE_FLUSH_PHYS                                                                       (IPA_CFG_REG_BASE_PHYS + 0x00000404)
+#define HWIO_IPA_FILT_ROUT_CACHE_FLUSH_OFFS                                                                       (IPA_CFG_REG_BASE_OFFS + 0x00000404)
+#define HWIO_IPA_FILT_ROUT_CACHE_FLUSH_RMSK                                                                             0x11
+#define HWIO_IPA_FILT_ROUT_CACHE_FLUSH_ATTR                                                                              0x2
+#define HWIO_IPA_FILT_ROUT_CACHE_FLUSH_OUT(v)      \
+        out_dword(HWIO_IPA_FILT_ROUT_CACHE_FLUSH_ADDR,v)
+#define HWIO_IPA_FILT_ROUT_CACHE_FLUSH_IPA_FILTER_CACHE_FLUSH_BMSK                                                      0x10
+#define HWIO_IPA_FILT_ROUT_CACHE_FLUSH_IPA_FILTER_CACHE_FLUSH_SHFT                                                       0x4
+#define HWIO_IPA_FILT_ROUT_CACHE_FLUSH_IPA_ROUTER_CACHE_FLUSH_BMSK                                                       0x1
+#define HWIO_IPA_FILT_ROUT_CACHE_FLUSH_IPA_ROUTER_CACHE_FLUSH_SHFT                                                       0x0
+
+#define HWIO_IPA_FILT_ROUT_CFG_ADDR                                                                               (IPA_CFG_REG_BASE      + 0x00000408)
+#define HWIO_IPA_FILT_ROUT_CFG_PHYS                                                                               (IPA_CFG_REG_BASE_PHYS + 0x00000408)
+#define HWIO_IPA_FILT_ROUT_CFG_OFFS                                                                               (IPA_CFG_REG_BASE_OFFS + 0x00000408)
+#define HWIO_IPA_FILT_ROUT_CFG_RMSK                                                                                    0x111
+#define HWIO_IPA_FILT_ROUT_CFG_ATTR                                                                                      0x3
+#define HWIO_IPA_FILT_ROUT_CFG_IN          \
+        in_dword_masked(HWIO_IPA_FILT_ROUT_CFG_ADDR, HWIO_IPA_FILT_ROUT_CFG_RMSK)
+#define HWIO_IPA_FILT_ROUT_CFG_INM(m)      \
+        in_dword_masked(HWIO_IPA_FILT_ROUT_CFG_ADDR, m)
+#define HWIO_IPA_FILT_ROUT_CFG_OUT(v)      \
+        out_dword(HWIO_IPA_FILT_ROUT_CFG_ADDR,v)
+#define HWIO_IPA_FILT_ROUT_CFG_OUTM(m,v) \
+        out_dword_masked_ns(HWIO_IPA_FILT_ROUT_CFG_ADDR,m,v,HWIO_IPA_FILT_ROUT_CFG_IN)
+#define HWIO_IPA_FILT_ROUT_CFG_FILT_ROUT_DATA_CACHE_EN_BMSK                                                            0x100
+#define HWIO_IPA_FILT_ROUT_CFG_FILT_ROUT_DATA_CACHE_EN_SHFT                                                              0x8
+#define HWIO_IPA_FILT_ROUT_CFG_FILTER_PREFETCH_EN_BMSK                                                                  0x10
+#define HWIO_IPA_FILT_ROUT_CFG_FILTER_PREFETCH_EN_SHFT                                                                   0x4
+#define HWIO_IPA_FILT_ROUT_CFG_ROUTER_PREFETCH_EN_BMSK                                                                   0x1
+#define HWIO_IPA_FILT_ROUT_CFG_ROUTER_PREFETCH_EN_SHFT                                                                   0x0
+
+#define HWIO_IPA_IPV4_FILTER_INIT_VALUES_ADDR                                                                     (IPA_CFG_REG_BASE      + 0x0000040c)
+#define HWIO_IPA_IPV4_FILTER_INIT_VALUES_PHYS                                                                     (IPA_CFG_REG_BASE_PHYS + 0x0000040c)
+#define HWIO_IPA_IPV4_FILTER_INIT_VALUES_OFFS                                                                     (IPA_CFG_REG_BASE_OFFS + 0x0000040c)
+#define HWIO_IPA_IPV4_FILTER_INIT_VALUES_RMSK                                                                     0xffffffff
+#define HWIO_IPA_IPV4_FILTER_INIT_VALUES_ATTR                                                                            0x1
+#define HWIO_IPA_IPV4_FILTER_INIT_VALUES_IN          \
+        in_dword_masked(HWIO_IPA_IPV4_FILTER_INIT_VALUES_ADDR, HWIO_IPA_IPV4_FILTER_INIT_VALUES_RMSK)
+#define HWIO_IPA_IPV4_FILTER_INIT_VALUES_INM(m)      \
+        in_dword_masked(HWIO_IPA_IPV4_FILTER_INIT_VALUES_ADDR, m)
+#define HWIO_IPA_IPV4_FILTER_INIT_VALUES_IP_V4_FILTER_INIT_NON_HASHED_ADDR_BMSK                                   0xffff0000
+#define HWIO_IPA_IPV4_FILTER_INIT_VALUES_IP_V4_FILTER_INIT_NON_HASHED_ADDR_SHFT                                         0x10
+#define HWIO_IPA_IPV4_FILTER_INIT_VALUES_IP_V4_FILTER_INIT_HASHED_ADDR_BMSK                                           0xffff
+#define HWIO_IPA_IPV4_FILTER_INIT_VALUES_IP_V4_FILTER_INIT_HASHED_ADDR_SHFT                                              0x0
+
+#define HWIO_IPA_IPV6_FILTER_INIT_VALUES_ADDR                                                                     (IPA_CFG_REG_BASE      + 0x00000410)
+#define HWIO_IPA_IPV6_FILTER_INIT_VALUES_PHYS                                                                     (IPA_CFG_REG_BASE_PHYS + 0x00000410)
+#define HWIO_IPA_IPV6_FILTER_INIT_VALUES_OFFS                                                                     (IPA_CFG_REG_BASE_OFFS + 0x00000410)
+#define HWIO_IPA_IPV6_FILTER_INIT_VALUES_RMSK                                                                     0xffffffff
+#define HWIO_IPA_IPV6_FILTER_INIT_VALUES_ATTR                                                                            0x1
+#define HWIO_IPA_IPV6_FILTER_INIT_VALUES_IN          \
+        in_dword_masked(HWIO_IPA_IPV6_FILTER_INIT_VALUES_ADDR, HWIO_IPA_IPV6_FILTER_INIT_VALUES_RMSK)
+#define HWIO_IPA_IPV6_FILTER_INIT_VALUES_INM(m)      \
+        in_dword_masked(HWIO_IPA_IPV6_FILTER_INIT_VALUES_ADDR, m)
+#define HWIO_IPA_IPV6_FILTER_INIT_VALUES_IP_V6_FILTER_INIT_NON_HASHED_ADDR_BMSK                                   0xffff0000
+#define HWIO_IPA_IPV6_FILTER_INIT_VALUES_IP_V6_FILTER_INIT_NON_HASHED_ADDR_SHFT                                         0x10
+#define HWIO_IPA_IPV6_FILTER_INIT_VALUES_IP_V6_FILTER_INIT_HASHED_ADDR_BMSK                                           0xffff
+#define HWIO_IPA_IPV6_FILTER_INIT_VALUES_IP_V6_FILTER_INIT_HASHED_ADDR_SHFT                                              0x0
+
+#define HWIO_IPA_IPV4_NAT_INIT_VALUES_0_ADDR                                                                      (IPA_CFG_REG_BASE      + 0x00000414)
+#define HWIO_IPA_IPV4_NAT_INIT_VALUES_0_PHYS                                                                      (IPA_CFG_REG_BASE_PHYS + 0x00000414)
+#define HWIO_IPA_IPV4_NAT_INIT_VALUES_0_OFFS                                                                      (IPA_CFG_REG_BASE_OFFS + 0x00000414)
+#define HWIO_IPA_IPV4_NAT_INIT_VALUES_0_RMSK                                                                      0xffffffff
+#define HWIO_IPA_IPV4_NAT_INIT_VALUES_0_ATTR                                                                             0x1
+#define HWIO_IPA_IPV4_NAT_INIT_VALUES_0_IN          \
+        in_dword_masked(HWIO_IPA_IPV4_NAT_INIT_VALUES_0_ADDR, HWIO_IPA_IPV4_NAT_INIT_VALUES_0_RMSK)
+#define HWIO_IPA_IPV4_NAT_INIT_VALUES_0_INM(m)      \
+        in_dword_masked(HWIO_IPA_IPV4_NAT_INIT_VALUES_0_ADDR, m)
+#define HWIO_IPA_IPV4_NAT_INIT_VALUES_0_IP_V4_NAT_INIT_RULES_ADDR_BMSK                                            0xffffffff
+#define HWIO_IPA_IPV4_NAT_INIT_VALUES_0_IP_V4_NAT_INIT_RULES_ADDR_SHFT                                                   0x0
+
+#define HWIO_IPA_IPV4_NAT_INIT_VALUES_0_MSB_ADDR                                                                  (IPA_CFG_REG_BASE      + 0x00000418)
+#define HWIO_IPA_IPV4_NAT_INIT_VALUES_0_MSB_PHYS                                                                  (IPA_CFG_REG_BASE_PHYS + 0x00000418)
+#define HWIO_IPA_IPV4_NAT_INIT_VALUES_0_MSB_OFFS                                                                  (IPA_CFG_REG_BASE_OFFS + 0x00000418)
+#define HWIO_IPA_IPV4_NAT_INIT_VALUES_0_MSB_RMSK                                                                  0xffffffff
+#define HWIO_IPA_IPV4_NAT_INIT_VALUES_0_MSB_ATTR                                                                         0x1
+#define HWIO_IPA_IPV4_NAT_INIT_VALUES_0_MSB_IN          \
+        in_dword_masked(HWIO_IPA_IPV4_NAT_INIT_VALUES_0_MSB_ADDR, HWIO_IPA_IPV4_NAT_INIT_VALUES_0_MSB_RMSK)
+#define HWIO_IPA_IPV4_NAT_INIT_VALUES_0_MSB_INM(m)      \
+        in_dword_masked(HWIO_IPA_IPV4_NAT_INIT_VALUES_0_MSB_ADDR, m)
+#define HWIO_IPA_IPV4_NAT_INIT_VALUES_0_MSB_IP_V4_NAT_INIT_RULES_ADDR_BMSK                                        0xffffffff
+#define HWIO_IPA_IPV4_NAT_INIT_VALUES_0_MSB_IP_V4_NAT_INIT_RULES_ADDR_SHFT                                               0x0
+
+#define HWIO_IPA_IPV4_NAT_INIT_VALUES_1_ADDR                                                                      (IPA_CFG_REG_BASE      + 0x0000041c)
+#define HWIO_IPA_IPV4_NAT_INIT_VALUES_1_PHYS                                                                      (IPA_CFG_REG_BASE_PHYS + 0x0000041c)
+#define HWIO_IPA_IPV4_NAT_INIT_VALUES_1_OFFS                                                                      (IPA_CFG_REG_BASE_OFFS + 0x0000041c)
+#define HWIO_IPA_IPV4_NAT_INIT_VALUES_1_RMSK                                                                      0xffffffff
+#define HWIO_IPA_IPV4_NAT_INIT_VALUES_1_ATTR                                                                             0x1
+#define HWIO_IPA_IPV4_NAT_INIT_VALUES_1_IN          \
+        in_dword_masked(HWIO_IPA_IPV4_NAT_INIT_VALUES_1_ADDR, HWIO_IPA_IPV4_NAT_INIT_VALUES_1_RMSK)
+#define HWIO_IPA_IPV4_NAT_INIT_VALUES_1_INM(m)      \
+        in_dword_masked(HWIO_IPA_IPV4_NAT_INIT_VALUES_1_ADDR, m)
+#define HWIO_IPA_IPV4_NAT_INIT_VALUES_1_IP_V4_NAT_INIT_EXP_RULES_ADDR_BMSK                                        0xffffffff
+#define HWIO_IPA_IPV4_NAT_INIT_VALUES_1_IP_V4_NAT_INIT_EXP_RULES_ADDR_SHFT                                               0x0
+
+#define HWIO_IPA_IPV4_NAT_INIT_VALUES_1_MSB_ADDR                                                                  (IPA_CFG_REG_BASE      + 0x00000420)
+#define HWIO_IPA_IPV4_NAT_INIT_VALUES_1_MSB_PHYS                                                                  (IPA_CFG_REG_BASE_PHYS + 0x00000420)
+#define HWIO_IPA_IPV4_NAT_INIT_VALUES_1_MSB_OFFS                                                                  (IPA_CFG_REG_BASE_OFFS + 0x00000420)
+#define HWIO_IPA_IPV4_NAT_INIT_VALUES_1_MSB_RMSK                                                                  0xffffffff
+#define HWIO_IPA_IPV4_NAT_INIT_VALUES_1_MSB_ATTR                                                                         0x1
+#define HWIO_IPA_IPV4_NAT_INIT_VALUES_1_MSB_IN          \
+        in_dword_masked(HWIO_IPA_IPV4_NAT_INIT_VALUES_1_MSB_ADDR, HWIO_IPA_IPV4_NAT_INIT_VALUES_1_MSB_RMSK)
+#define HWIO_IPA_IPV4_NAT_INIT_VALUES_1_MSB_INM(m)      \
+        in_dword_masked(HWIO_IPA_IPV4_NAT_INIT_VALUES_1_MSB_ADDR, m)
+#define HWIO_IPA_IPV4_NAT_INIT_VALUES_1_MSB_IP_V4_NAT_INIT_EXP_RULES_ADDR_BMSK                                    0xffffffff
+#define HWIO_IPA_IPV4_NAT_INIT_VALUES_1_MSB_IP_V4_NAT_INIT_EXP_RULES_ADDR_SHFT                                           0x0
+
+#define HWIO_IPA_IPV4_NAT_INIT_VALUES_2_ADDR                                                                      (IPA_CFG_REG_BASE      + 0x00000424)
+#define HWIO_IPA_IPV4_NAT_INIT_VALUES_2_PHYS                                                                      (IPA_CFG_REG_BASE_PHYS + 0x00000424)
+#define HWIO_IPA_IPV4_NAT_INIT_VALUES_2_OFFS                                                                      (IPA_CFG_REG_BASE_OFFS + 0x00000424)
+#define HWIO_IPA_IPV4_NAT_INIT_VALUES_2_RMSK                                                                      0xffffffff
+#define HWIO_IPA_IPV4_NAT_INIT_VALUES_2_ATTR                                                                             0x1
+#define HWIO_IPA_IPV4_NAT_INIT_VALUES_2_IN          \
+        in_dword_masked(HWIO_IPA_IPV4_NAT_INIT_VALUES_2_ADDR, HWIO_IPA_IPV4_NAT_INIT_VALUES_2_RMSK)
+#define HWIO_IPA_IPV4_NAT_INIT_VALUES_2_INM(m)      \
+        in_dword_masked(HWIO_IPA_IPV4_NAT_INIT_VALUES_2_ADDR, m)
+#define HWIO_IPA_IPV4_NAT_INIT_VALUES_2_IP_V4_NAT_INIT_INDEX_TABLE_ADDR_BMSK                                      0xffffffff
+#define HWIO_IPA_IPV4_NAT_INIT_VALUES_2_IP_V4_NAT_INIT_INDEX_TABLE_ADDR_SHFT                                             0x0
+
+#define HWIO_IPA_IPV4_NAT_INIT_VALUES_2_MSB_ADDR                                                                  (IPA_CFG_REG_BASE      + 0x00000428)
+#define HWIO_IPA_IPV4_NAT_INIT_VALUES_2_MSB_PHYS                                                                  (IPA_CFG_REG_BASE_PHYS + 0x00000428)
+#define HWIO_IPA_IPV4_NAT_INIT_VALUES_2_MSB_OFFS                                                                  (IPA_CFG_REG_BASE_OFFS + 0x00000428)
+#define HWIO_IPA_IPV4_NAT_INIT_VALUES_2_MSB_RMSK                                                                  0xffffffff
+#define HWIO_IPA_IPV4_NAT_INIT_VALUES_2_MSB_ATTR                                                                         0x1
+#define HWIO_IPA_IPV4_NAT_INIT_VALUES_2_MSB_IN          \
+        in_dword_masked(HWIO_IPA_IPV4_NAT_INIT_VALUES_2_MSB_ADDR, HWIO_IPA_IPV4_NAT_INIT_VALUES_2_MSB_RMSK)
+#define HWIO_IPA_IPV4_NAT_INIT_VALUES_2_MSB_INM(m)      \
+        in_dword_masked(HWIO_IPA_IPV4_NAT_INIT_VALUES_2_MSB_ADDR, m)
+#define HWIO_IPA_IPV4_NAT_INIT_VALUES_2_MSB_IP_V4_NAT_INIT_INDEX_TABLE_ADDR_BMSK                                  0xffffffff
+#define HWIO_IPA_IPV4_NAT_INIT_VALUES_2_MSB_IP_V4_NAT_INIT_INDEX_TABLE_ADDR_SHFT                                         0x0
+
+#define HWIO_IPA_IPV4_NAT_INIT_VALUES_3_ADDR                                                                      (IPA_CFG_REG_BASE      + 0x0000042c)
+#define HWIO_IPA_IPV4_NAT_INIT_VALUES_3_PHYS                                                                      (IPA_CFG_REG_BASE_PHYS + 0x0000042c)
+#define HWIO_IPA_IPV4_NAT_INIT_VALUES_3_OFFS                                                                      (IPA_CFG_REG_BASE_OFFS + 0x0000042c)
+#define HWIO_IPA_IPV4_NAT_INIT_VALUES_3_RMSK                                                                      0xffffffff
+#define HWIO_IPA_IPV4_NAT_INIT_VALUES_3_ATTR                                                                             0x1
+#define HWIO_IPA_IPV4_NAT_INIT_VALUES_3_IN          \
+        in_dword_masked(HWIO_IPA_IPV4_NAT_INIT_VALUES_3_ADDR, HWIO_IPA_IPV4_NAT_INIT_VALUES_3_RMSK)
+#define HWIO_IPA_IPV4_NAT_INIT_VALUES_3_INM(m)      \
+        in_dword_masked(HWIO_IPA_IPV4_NAT_INIT_VALUES_3_ADDR, m)
+#define HWIO_IPA_IPV4_NAT_INIT_VALUES_3_IP_V4_NAT_INIT_INDEX_TABLE_EXP_ADDR_BMSK                                  0xffffffff
+#define HWIO_IPA_IPV4_NAT_INIT_VALUES_3_IP_V4_NAT_INIT_INDEX_TABLE_EXP_ADDR_SHFT                                         0x0
+
+#define HWIO_IPA_IPV4_NAT_INIT_VALUES_3_MSB_ADDR                                                                  (IPA_CFG_REG_BASE      + 0x00000430)
+#define HWIO_IPA_IPV4_NAT_INIT_VALUES_3_MSB_PHYS                                                                  (IPA_CFG_REG_BASE_PHYS + 0x00000430)
+#define HWIO_IPA_IPV4_NAT_INIT_VALUES_3_MSB_OFFS                                                                  (IPA_CFG_REG_BASE_OFFS + 0x00000430)
+#define HWIO_IPA_IPV4_NAT_INIT_VALUES_3_MSB_RMSK                                                                  0xffffffff
+#define HWIO_IPA_IPV4_NAT_INIT_VALUES_3_MSB_ATTR                                                                         0x1
+#define HWIO_IPA_IPV4_NAT_INIT_VALUES_3_MSB_IN          \
+        in_dword_masked(HWIO_IPA_IPV4_NAT_INIT_VALUES_3_MSB_ADDR, HWIO_IPA_IPV4_NAT_INIT_VALUES_3_MSB_RMSK)
+#define HWIO_IPA_IPV4_NAT_INIT_VALUES_3_MSB_INM(m)      \
+        in_dword_masked(HWIO_IPA_IPV4_NAT_INIT_VALUES_3_MSB_ADDR, m)
+#define HWIO_IPA_IPV4_NAT_INIT_VALUES_3_MSB_IP_V4_NAT_INIT_INDEX_TABLE_EXP_ADDR_BMSK                              0xffffffff
+#define HWIO_IPA_IPV4_NAT_INIT_VALUES_3_MSB_IP_V4_NAT_INIT_INDEX_TABLE_EXP_ADDR_SHFT                                     0x0
+
+#define HWIO_IPA_IPV4_NAT_INIT_VALUES_4_ADDR                                                                      (IPA_CFG_REG_BASE      + 0x00000434)
+#define HWIO_IPA_IPV4_NAT_INIT_VALUES_4_PHYS                                                                      (IPA_CFG_REG_BASE_PHYS + 0x00000434)
+#define HWIO_IPA_IPV4_NAT_INIT_VALUES_4_OFFS                                                                      (IPA_CFG_REG_BASE_OFFS + 0x00000434)
+#define HWIO_IPA_IPV4_NAT_INIT_VALUES_4_RMSK                                                                      0x3ffffff7
+#define HWIO_IPA_IPV4_NAT_INIT_VALUES_4_ATTR                                                                             0x1
+#define HWIO_IPA_IPV4_NAT_INIT_VALUES_4_IN          \
+        in_dword_masked(HWIO_IPA_IPV4_NAT_INIT_VALUES_4_ADDR, HWIO_IPA_IPV4_NAT_INIT_VALUES_4_RMSK)
+#define HWIO_IPA_IPV4_NAT_INIT_VALUES_4_INM(m)      \
+        in_dword_masked(HWIO_IPA_IPV4_NAT_INIT_VALUES_4_ADDR, m)
+#define HWIO_IPA_IPV4_NAT_INIT_VALUES_4_IP_V4_NAT_INIT_SIZE_EXP_TABLES_BMSK                                       0x3ff00000
+#define HWIO_IPA_IPV4_NAT_INIT_VALUES_4_IP_V4_NAT_INIT_SIZE_EXP_TABLES_SHFT                                             0x14
+#define HWIO_IPA_IPV4_NAT_INIT_VALUES_4_IP_V4_NAT_INIT_SIZE_BASE_TABLES_BMSK                                         0xfff00
+#define HWIO_IPA_IPV4_NAT_INIT_VALUES_4_IP_V4_NAT_INIT_SIZE_BASE_TABLES_SHFT                                             0x8
+#define HWIO_IPA_IPV4_NAT_INIT_VALUES_4_IP_V4_NAT_INIT_INDEX_TABLE_EXP_ADDR_TYPE_BMSK                                   0x80
+#define HWIO_IPA_IPV4_NAT_INIT_VALUES_4_IP_V4_NAT_INIT_INDEX_TABLE_EXP_ADDR_TYPE_SHFT                                    0x7
+#define HWIO_IPA_IPV4_NAT_INIT_VALUES_4_IP_V4_NAT_INIT_INDEX_TABLE_ADDR_TYPE_BMSK                                       0x40
+#define HWIO_IPA_IPV4_NAT_INIT_VALUES_4_IP_V4_NAT_INIT_INDEX_TABLE_ADDR_TYPE_SHFT                                        0x6
+#define HWIO_IPA_IPV4_NAT_INIT_VALUES_4_IP_V4_NAT_INIT_EXP_RULES_ADDR_TYPE_BMSK                                         0x20
+#define HWIO_IPA_IPV4_NAT_INIT_VALUES_4_IP_V4_NAT_INIT_EXP_RULES_ADDR_TYPE_SHFT                                          0x5
+#define HWIO_IPA_IPV4_NAT_INIT_VALUES_4_IP_V4_NAT_INIT_RULES_ADDR_TYPE_BMSK                                             0x10
+#define HWIO_IPA_IPV4_NAT_INIT_VALUES_4_IP_V4_NAT_INIT_RULES_ADDR_TYPE_SHFT                                              0x4
+#define HWIO_IPA_IPV4_NAT_INIT_VALUES_4_IP_V4_NAT_INIT_TABLE_INDEX_BMSK                                                  0x7
+#define HWIO_IPA_IPV4_NAT_INIT_VALUES_4_IP_V4_NAT_INIT_TABLE_INDEX_SHFT                                                  0x0
+
+#define HWIO_IPA_IPV4_NAT_INIT_VALUES_5_ADDR                                                                      (IPA_CFG_REG_BASE      + 0x00000438)
+#define HWIO_IPA_IPV4_NAT_INIT_VALUES_5_PHYS                                                                      (IPA_CFG_REG_BASE_PHYS + 0x00000438)
+#define HWIO_IPA_IPV4_NAT_INIT_VALUES_5_OFFS                                                                      (IPA_CFG_REG_BASE_OFFS + 0x00000438)
+#define HWIO_IPA_IPV4_NAT_INIT_VALUES_5_RMSK                                                                         0xfffff
+#define HWIO_IPA_IPV4_NAT_INIT_VALUES_5_ATTR                                                                             0x1
+#define HWIO_IPA_IPV4_NAT_INIT_VALUES_5_IN          \
+        in_dword_masked(HWIO_IPA_IPV4_NAT_INIT_VALUES_5_ADDR, HWIO_IPA_IPV4_NAT_INIT_VALUES_5_RMSK)
+#define HWIO_IPA_IPV4_NAT_INIT_VALUES_5_INM(m)      \
+        in_dword_masked(HWIO_IPA_IPV4_NAT_INIT_VALUES_5_ADDR, m)
+#define HWIO_IPA_IPV4_NAT_INIT_VALUES_5_IP_V4_NAT_INIT_PDN_CONFIG_TABLE_ADDR_BMSK                                    0xfffff
+#define HWIO_IPA_IPV4_NAT_INIT_VALUES_5_IP_V4_NAT_INIT_PDN_CONFIG_TABLE_ADDR_SHFT                                        0x0
+
+#define HWIO_IPA_IPV4_ROUTE_INIT_VALUES_ADDR                                                                      (IPA_CFG_REG_BASE      + 0x0000043c)
+#define HWIO_IPA_IPV4_ROUTE_INIT_VALUES_PHYS                                                                      (IPA_CFG_REG_BASE_PHYS + 0x0000043c)
+#define HWIO_IPA_IPV4_ROUTE_INIT_VALUES_OFFS                                                                      (IPA_CFG_REG_BASE_OFFS + 0x0000043c)
+#define HWIO_IPA_IPV4_ROUTE_INIT_VALUES_RMSK                                                                      0xffffffff
+#define HWIO_IPA_IPV4_ROUTE_INIT_VALUES_ATTR                                                                             0x1
+#define HWIO_IPA_IPV4_ROUTE_INIT_VALUES_IN          \
+        in_dword_masked(HWIO_IPA_IPV4_ROUTE_INIT_VALUES_ADDR, HWIO_IPA_IPV4_ROUTE_INIT_VALUES_RMSK)
+#define HWIO_IPA_IPV4_ROUTE_INIT_VALUES_INM(m)      \
+        in_dword_masked(HWIO_IPA_IPV4_ROUTE_INIT_VALUES_ADDR, m)
+#define HWIO_IPA_IPV4_ROUTE_INIT_VALUES_IP_V4_ROUTE_INIT_NON_HASHED_ADDR_BMSK                                     0xffff0000
+#define HWIO_IPA_IPV4_ROUTE_INIT_VALUES_IP_V4_ROUTE_INIT_NON_HASHED_ADDR_SHFT                                           0x10
+#define HWIO_IPA_IPV4_ROUTE_INIT_VALUES_IP_V4_ROUTE_INIT_HASHED_ADDR_BMSK                                             0xffff
+#define HWIO_IPA_IPV4_ROUTE_INIT_VALUES_IP_V4_ROUTE_INIT_HASHED_ADDR_SHFT                                                0x0
+
+#define HWIO_IPA_IPV6_ROUTE_INIT_VALUES_ADDR                                                                      (IPA_CFG_REG_BASE      + 0x00000440)
+#define HWIO_IPA_IPV6_ROUTE_INIT_VALUES_PHYS                                                                      (IPA_CFG_REG_BASE_PHYS + 0x00000440)
+#define HWIO_IPA_IPV6_ROUTE_INIT_VALUES_OFFS                                                                      (IPA_CFG_REG_BASE_OFFS + 0x00000440)
+#define HWIO_IPA_IPV6_ROUTE_INIT_VALUES_RMSK                                                                      0xffffffff
+#define HWIO_IPA_IPV6_ROUTE_INIT_VALUES_ATTR                                                                             0x1
+#define HWIO_IPA_IPV6_ROUTE_INIT_VALUES_IN          \
+        in_dword_masked(HWIO_IPA_IPV6_ROUTE_INIT_VALUES_ADDR, HWIO_IPA_IPV6_ROUTE_INIT_VALUES_RMSK)
+#define HWIO_IPA_IPV6_ROUTE_INIT_VALUES_INM(m)      \
+        in_dword_masked(HWIO_IPA_IPV6_ROUTE_INIT_VALUES_ADDR, m)
+#define HWIO_IPA_IPV6_ROUTE_INIT_VALUES_IP_V6_ROUTE_INIT_NON_HASHED_ADDR_BMSK                                     0xffff0000
+#define HWIO_IPA_IPV6_ROUTE_INIT_VALUES_IP_V6_ROUTE_INIT_NON_HASHED_ADDR_SHFT                                           0x10
+#define HWIO_IPA_IPV6_ROUTE_INIT_VALUES_IP_V6_ROUTE_INIT_HASHED_ADDR_BMSK                                             0xffff
+#define HWIO_IPA_IPV6_ROUTE_INIT_VALUES_IP_V6_ROUTE_INIT_HASHED_ADDR_SHFT                                                0x0
+
+#define HWIO_IPA_IPV6_CONN_TRACK_INIT_VALUES_0_ADDR                                                               (IPA_CFG_REG_BASE      + 0x00000444)
+#define HWIO_IPA_IPV6_CONN_TRACK_INIT_VALUES_0_PHYS                                                               (IPA_CFG_REG_BASE_PHYS + 0x00000444)
+#define HWIO_IPA_IPV6_CONN_TRACK_INIT_VALUES_0_OFFS                                                               (IPA_CFG_REG_BASE_OFFS + 0x00000444)
+#define HWIO_IPA_IPV6_CONN_TRACK_INIT_VALUES_0_RMSK                                                               0xffffffff
+#define HWIO_IPA_IPV6_CONN_TRACK_INIT_VALUES_0_ATTR                                                                      0x1
+#define HWIO_IPA_IPV6_CONN_TRACK_INIT_VALUES_0_IN          \
+        in_dword_masked(HWIO_IPA_IPV6_CONN_TRACK_INIT_VALUES_0_ADDR, HWIO_IPA_IPV6_CONN_TRACK_INIT_VALUES_0_RMSK)
+#define HWIO_IPA_IPV6_CONN_TRACK_INIT_VALUES_0_INM(m)      \
+        in_dword_masked(HWIO_IPA_IPV6_CONN_TRACK_INIT_VALUES_0_ADDR, m)
+#define HWIO_IPA_IPV6_CONN_TRACK_INIT_VALUES_0_IP_V6_CONN_TRACK_INIT_TABLE_ADDR_BMSK                              0xffffffff
+#define HWIO_IPA_IPV6_CONN_TRACK_INIT_VALUES_0_IP_V6_CONN_TRACK_INIT_TABLE_ADDR_SHFT                                     0x0
+
+#define HWIO_IPA_IPV6_CONN_TRACK_INIT_VALUES_0_MSB_ADDR                                                           (IPA_CFG_REG_BASE      + 0x00000448)
+#define HWIO_IPA_IPV6_CONN_TRACK_INIT_VALUES_0_MSB_PHYS                                                           (IPA_CFG_REG_BASE_PHYS + 0x00000448)
+#define HWIO_IPA_IPV6_CONN_TRACK_INIT_VALUES_0_MSB_OFFS                                                           (IPA_CFG_REG_BASE_OFFS + 0x00000448)
+#define HWIO_IPA_IPV6_CONN_TRACK_INIT_VALUES_0_MSB_RMSK                                                           0xffffffff
+#define HWIO_IPA_IPV6_CONN_TRACK_INIT_VALUES_0_MSB_ATTR                                                                  0x1
+#define HWIO_IPA_IPV6_CONN_TRACK_INIT_VALUES_0_MSB_IN          \
+        in_dword_masked(HWIO_IPA_IPV6_CONN_TRACK_INIT_VALUES_0_MSB_ADDR, HWIO_IPA_IPV6_CONN_TRACK_INIT_VALUES_0_MSB_RMSK)
+#define HWIO_IPA_IPV6_CONN_TRACK_INIT_VALUES_0_MSB_INM(m)      \
+        in_dword_masked(HWIO_IPA_IPV6_CONN_TRACK_INIT_VALUES_0_MSB_ADDR, m)
+#define HWIO_IPA_IPV6_CONN_TRACK_INIT_VALUES_0_MSB_IP_V6_CONN_TRACK_INIT_TABLE_ADDR_BMSK                          0xffffffff
+#define HWIO_IPA_IPV6_CONN_TRACK_INIT_VALUES_0_MSB_IP_V6_CONN_TRACK_INIT_TABLE_ADDR_SHFT                                 0x0
+
+#define HWIO_IPA_IPV6_CONN_TRACK_INIT_VALUES_1_ADDR                                                               (IPA_CFG_REG_BASE      + 0x0000044c)
+#define HWIO_IPA_IPV6_CONN_TRACK_INIT_VALUES_1_PHYS                                                               (IPA_CFG_REG_BASE_PHYS + 0x0000044c)
+#define HWIO_IPA_IPV6_CONN_TRACK_INIT_VALUES_1_OFFS                                                               (IPA_CFG_REG_BASE_OFFS + 0x0000044c)
+#define HWIO_IPA_IPV6_CONN_TRACK_INIT_VALUES_1_RMSK                                                               0xffffffff
+#define HWIO_IPA_IPV6_CONN_TRACK_INIT_VALUES_1_ATTR                                                                      0x1
+#define HWIO_IPA_IPV6_CONN_TRACK_INIT_VALUES_1_IN          \
+        in_dword_masked(HWIO_IPA_IPV6_CONN_TRACK_INIT_VALUES_1_ADDR, HWIO_IPA_IPV6_CONN_TRACK_INIT_VALUES_1_RMSK)
+#define HWIO_IPA_IPV6_CONN_TRACK_INIT_VALUES_1_INM(m)      \
+        in_dword_masked(HWIO_IPA_IPV6_CONN_TRACK_INIT_VALUES_1_ADDR, m)
+#define HWIO_IPA_IPV6_CONN_TRACK_INIT_VALUES_1_IP_V6_CONN_TRACK_INIT_EXP_TABLE_ADDR_BMSK                          0xffffffff
+#define HWIO_IPA_IPV6_CONN_TRACK_INIT_VALUES_1_IP_V6_CONN_TRACK_INIT_EXP_TABLE_ADDR_SHFT                                 0x0
+
+#define HWIO_IPA_IPV6_CONN_TRACK_INIT_VALUES_1_MSB_ADDR                                                           (IPA_CFG_REG_BASE      + 0x00000450)
+#define HWIO_IPA_IPV6_CONN_TRACK_INIT_VALUES_1_MSB_PHYS                                                           (IPA_CFG_REG_BASE_PHYS + 0x00000450)
+#define HWIO_IPA_IPV6_CONN_TRACK_INIT_VALUES_1_MSB_OFFS                                                           (IPA_CFG_REG_BASE_OFFS + 0x00000450)
+#define HWIO_IPA_IPV6_CONN_TRACK_INIT_VALUES_1_MSB_RMSK                                                           0xffffffff
+#define HWIO_IPA_IPV6_CONN_TRACK_INIT_VALUES_1_MSB_ATTR                                                                  0x1
+#define HWIO_IPA_IPV6_CONN_TRACK_INIT_VALUES_1_MSB_IN          \
+        in_dword_masked(HWIO_IPA_IPV6_CONN_TRACK_INIT_VALUES_1_MSB_ADDR, HWIO_IPA_IPV6_CONN_TRACK_INIT_VALUES_1_MSB_RMSK)
+#define HWIO_IPA_IPV6_CONN_TRACK_INIT_VALUES_1_MSB_INM(m)      \
+        in_dword_masked(HWIO_IPA_IPV6_CONN_TRACK_INIT_VALUES_1_MSB_ADDR, m)
+#define HWIO_IPA_IPV6_CONN_TRACK_INIT_VALUES_1_MSB_IP_V6_CONN_TRACK_INIT_EXP_TABLE_ADDR_BMSK                      0xffffffff
+#define HWIO_IPA_IPV6_CONN_TRACK_INIT_VALUES_1_MSB_IP_V6_CONN_TRACK_INIT_EXP_TABLE_ADDR_SHFT                             0x0
+
+#define HWIO_IPA_IPV6_CONN_TRACK_INIT_VALUES_2_ADDR                                                               (IPA_CFG_REG_BASE      + 0x00000454)
+#define HWIO_IPA_IPV6_CONN_TRACK_INIT_VALUES_2_PHYS                                                               (IPA_CFG_REG_BASE_PHYS + 0x00000454)
+#define HWIO_IPA_IPV6_CONN_TRACK_INIT_VALUES_2_OFFS                                                               (IPA_CFG_REG_BASE_OFFS + 0x00000454)
+#define HWIO_IPA_IPV6_CONN_TRACK_INIT_VALUES_2_RMSK                                                               0x3fffff37
+#define HWIO_IPA_IPV6_CONN_TRACK_INIT_VALUES_2_ATTR                                                                      0x1
+#define HWIO_IPA_IPV6_CONN_TRACK_INIT_VALUES_2_IN          \
+        in_dword_masked(HWIO_IPA_IPV6_CONN_TRACK_INIT_VALUES_2_ADDR, HWIO_IPA_IPV6_CONN_TRACK_INIT_VALUES_2_RMSK)
+#define HWIO_IPA_IPV6_CONN_TRACK_INIT_VALUES_2_INM(m)      \
+        in_dword_masked(HWIO_IPA_IPV6_CONN_TRACK_INIT_VALUES_2_ADDR, m)
+#define HWIO_IPA_IPV6_CONN_TRACK_INIT_VALUES_2_IP_V6_CONN_TRACK_INIT_SIZE_EXP_TABLES_BMSK                         0x3ff00000
+#define HWIO_IPA_IPV6_CONN_TRACK_INIT_VALUES_2_IP_V6_CONN_TRACK_INIT_SIZE_EXP_TABLES_SHFT                               0x14
+#define HWIO_IPA_IPV6_CONN_TRACK_INIT_VALUES_2_IP_V6_CONN_TRACK_INIT_SIZE_BASE_TABLES_BMSK                           0xfff00
+#define HWIO_IPA_IPV6_CONN_TRACK_INIT_VALUES_2_IP_V6_CONN_TRACK_INIT_SIZE_BASE_TABLES_SHFT                               0x8
+#define HWIO_IPA_IPV6_CONN_TRACK_INIT_VALUES_2_IP_V6_CONN_TRACK_INIT_EXP_TABLE_ADDR_TYPE_BMSK                           0x20
+#define HWIO_IPA_IPV6_CONN_TRACK_INIT_VALUES_2_IP_V6_CONN_TRACK_INIT_EXP_TABLE_ADDR_TYPE_SHFT                            0x5
+#define HWIO_IPA_IPV6_CONN_TRACK_INIT_VALUES_2_IP_V6_CONN_TRACK_INIT_TABLE_ADDR_TYPE_BMSK                               0x10
+#define HWIO_IPA_IPV6_CONN_TRACK_INIT_VALUES_2_IP_V6_CONN_TRACK_INIT_TABLE_ADDR_TYPE_SHFT                                0x4
+#define HWIO_IPA_IPV6_CONN_TRACK_INIT_VALUES_2_IP_V6_CONN_TRACK_INIT_TABLE_INDEX_BMSK                                    0x7
+#define HWIO_IPA_IPV6_CONN_TRACK_INIT_VALUES_2_IP_V6_CONN_TRACK_INIT_TABLE_INDEX_SHFT                                    0x0
+
+#define HWIO_IPA_HDR_INIT_LOCAL_VALUES_ADDR                                                                       (IPA_CFG_REG_BASE      + 0x00000458)
+#define HWIO_IPA_HDR_INIT_LOCAL_VALUES_PHYS                                                                       (IPA_CFG_REG_BASE_PHYS + 0x00000458)
+#define HWIO_IPA_HDR_INIT_LOCAL_VALUES_OFFS                                                                       (IPA_CFG_REG_BASE_OFFS + 0x00000458)
+#define HWIO_IPA_HDR_INIT_LOCAL_VALUES_RMSK                                                                        0xffff000
+#define HWIO_IPA_HDR_INIT_LOCAL_VALUES_ATTR                                                                              0x1
+#define HWIO_IPA_HDR_INIT_LOCAL_VALUES_IN          \
+        in_dword_masked(HWIO_IPA_HDR_INIT_LOCAL_VALUES_ADDR, HWIO_IPA_HDR_INIT_LOCAL_VALUES_RMSK)
+#define HWIO_IPA_HDR_INIT_LOCAL_VALUES_INM(m)      \
+        in_dword_masked(HWIO_IPA_HDR_INIT_LOCAL_VALUES_ADDR, m)
+#define HWIO_IPA_HDR_INIT_LOCAL_VALUES_HDR_INIT_LOCAL_HDR_ADDR_BMSK                                                0xffff000
+#define HWIO_IPA_HDR_INIT_LOCAL_VALUES_HDR_INIT_LOCAL_HDR_ADDR_SHFT                                                      0xc
+
+#define HWIO_IPA_HDR_INIT_SYSTEM_VALUES_ADDR                                                                      (IPA_CFG_REG_BASE      + 0x0000045c)
+#define HWIO_IPA_HDR_INIT_SYSTEM_VALUES_PHYS                                                                      (IPA_CFG_REG_BASE_PHYS + 0x0000045c)
+#define HWIO_IPA_HDR_INIT_SYSTEM_VALUES_OFFS                                                                      (IPA_CFG_REG_BASE_OFFS + 0x0000045c)
+#define HWIO_IPA_HDR_INIT_SYSTEM_VALUES_RMSK                                                                      0xffffffff
+#define HWIO_IPA_HDR_INIT_SYSTEM_VALUES_ATTR                                                                             0x1
+#define HWIO_IPA_HDR_INIT_SYSTEM_VALUES_IN          \
+        in_dword_masked(HWIO_IPA_HDR_INIT_SYSTEM_VALUES_ADDR, HWIO_IPA_HDR_INIT_SYSTEM_VALUES_RMSK)
+#define HWIO_IPA_HDR_INIT_SYSTEM_VALUES_INM(m)      \
+        in_dword_masked(HWIO_IPA_HDR_INIT_SYSTEM_VALUES_ADDR, m)
+#define HWIO_IPA_HDR_INIT_SYSTEM_VALUES_HDR_INIT_SYSTEM_HDR_TABLE_ADDR_BMSK                                       0xffffffff
+#define HWIO_IPA_HDR_INIT_SYSTEM_VALUES_HDR_INIT_SYSTEM_HDR_TABLE_ADDR_SHFT                                              0x0
+
+#define HWIO_IPA_HDR_INIT_SYSTEM_VALUES_MSB_ADDR                                                                  (IPA_CFG_REG_BASE      + 0x00000460)
+#define HWIO_IPA_HDR_INIT_SYSTEM_VALUES_MSB_PHYS                                                                  (IPA_CFG_REG_BASE_PHYS + 0x00000460)
+#define HWIO_IPA_HDR_INIT_SYSTEM_VALUES_MSB_OFFS                                                                  (IPA_CFG_REG_BASE_OFFS + 0x00000460)
+#define HWIO_IPA_HDR_INIT_SYSTEM_VALUES_MSB_RMSK                                                                  0xffffffff
+#define HWIO_IPA_HDR_INIT_SYSTEM_VALUES_MSB_ATTR                                                                         0x1
+#define HWIO_IPA_HDR_INIT_SYSTEM_VALUES_MSB_IN          \
+        in_dword_masked(HWIO_IPA_HDR_INIT_SYSTEM_VALUES_MSB_ADDR, HWIO_IPA_HDR_INIT_SYSTEM_VALUES_MSB_RMSK)
+#define HWIO_IPA_HDR_INIT_SYSTEM_VALUES_MSB_INM(m)      \
+        in_dword_masked(HWIO_IPA_HDR_INIT_SYSTEM_VALUES_MSB_ADDR, m)
+#define HWIO_IPA_HDR_INIT_SYSTEM_VALUES_MSB_HDR_INIT_SYSTEM_HDR_TABLE_ADDR_BMSK                                   0xffffffff
+#define HWIO_IPA_HDR_INIT_SYSTEM_VALUES_MSB_HDR_INIT_SYSTEM_HDR_TABLE_ADDR_SHFT                                          0x0
+
+#define HWIO_IPA_IMM_CMD_ACCESS_PIPE_VALUES_ADDR                                                                  (IPA_CFG_REG_BASE      + 0x00000464)
+#define HWIO_IPA_IMM_CMD_ACCESS_PIPE_VALUES_PHYS                                                                  (IPA_CFG_REG_BASE_PHYS + 0x00000464)
+#define HWIO_IPA_IMM_CMD_ACCESS_PIPE_VALUES_OFFS                                                                  (IPA_CFG_REG_BASE_OFFS + 0x00000464)
+#define HWIO_IPA_IMM_CMD_ACCESS_PIPE_VALUES_RMSK                                                                  0xffffffff
+#define HWIO_IPA_IMM_CMD_ACCESS_PIPE_VALUES_ATTR                                                                         0x1
+#define HWIO_IPA_IMM_CMD_ACCESS_PIPE_VALUES_IN          \
+        in_dword_masked(HWIO_IPA_IMM_CMD_ACCESS_PIPE_VALUES_ADDR, HWIO_IPA_IMM_CMD_ACCESS_PIPE_VALUES_RMSK)
+#define HWIO_IPA_IMM_CMD_ACCESS_PIPE_VALUES_INM(m)      \
+        in_dword_masked(HWIO_IPA_IMM_CMD_ACCESS_PIPE_VALUES_ADDR, m)
+#define HWIO_IPA_IMM_CMD_ACCESS_PIPE_VALUES_IMM_CMD_HDRI_PIPE_BMSK                                                0xff000000
+#define HWIO_IPA_IMM_CMD_ACCESS_PIPE_VALUES_IMM_CMD_HDRI_PIPE_SHFT                                                      0x18
+#define HWIO_IPA_IMM_CMD_ACCESS_PIPE_VALUES_IMM_CMD_CONN_TRACK_PIPE_BMSK                                            0xff0000
+#define HWIO_IPA_IMM_CMD_ACCESS_PIPE_VALUES_IMM_CMD_CONN_TRACK_PIPE_SHFT                                                0x10
+#define HWIO_IPA_IMM_CMD_ACCESS_PIPE_VALUES_IMM_CMD_NAT_PIPE_BMSK                                                     0xff00
+#define HWIO_IPA_IMM_CMD_ACCESS_PIPE_VALUES_IMM_CMD_NAT_PIPE_SHFT                                                        0x8
+#define HWIO_IPA_IMM_CMD_ACCESS_PIPE_VALUES_IMM_CMD_FILTER_ROUTER_PIPE_BMSK                                             0xff
+#define HWIO_IPA_IMM_CMD_ACCESS_PIPE_VALUES_IMM_CMD_FILTER_ROUTER_PIPE_SHFT                                              0x0
+
+#define HWIO_IPA_IMM_CMD_ACCESS_PIPE_VALUES_1_ADDR                                                                (IPA_CFG_REG_BASE      + 0x00000468)
+#define HWIO_IPA_IMM_CMD_ACCESS_PIPE_VALUES_1_PHYS                                                                (IPA_CFG_REG_BASE_PHYS + 0x00000468)
+#define HWIO_IPA_IMM_CMD_ACCESS_PIPE_VALUES_1_OFFS                                                                (IPA_CFG_REG_BASE_OFFS + 0x00000468)
+#define HWIO_IPA_IMM_CMD_ACCESS_PIPE_VALUES_1_RMSK                                                                      0xff
+#define HWIO_IPA_IMM_CMD_ACCESS_PIPE_VALUES_1_ATTR                                                                       0x1
+#define HWIO_IPA_IMM_CMD_ACCESS_PIPE_VALUES_1_IN          \
+        in_dword_masked(HWIO_IPA_IMM_CMD_ACCESS_PIPE_VALUES_1_ADDR, HWIO_IPA_IMM_CMD_ACCESS_PIPE_VALUES_1_RMSK)
+#define HWIO_IPA_IMM_CMD_ACCESS_PIPE_VALUES_1_INM(m)      \
+        in_dword_masked(HWIO_IPA_IMM_CMD_ACCESS_PIPE_VALUES_1_ADDR, m)
+#define HWIO_IPA_IMM_CMD_ACCESS_PIPE_VALUES_1_IMM_CMD_GEN_PIPE_BMSK                                                     0xff
+#define HWIO_IPA_IMM_CMD_ACCESS_PIPE_VALUES_1_IMM_CMD_GEN_PIPE_SHFT                                                      0x0
+
+#define HWIO_IPA_FRAG_VALUES_ADDR                                                                                 (IPA_CFG_REG_BASE      + 0x0000046c)
+#define HWIO_IPA_FRAG_VALUES_PHYS                                                                                 (IPA_CFG_REG_BASE_PHYS + 0x0000046c)
+#define HWIO_IPA_FRAG_VALUES_OFFS                                                                                 (IPA_CFG_REG_BASE_OFFS + 0x0000046c)
+#define HWIO_IPA_FRAG_VALUES_RMSK                                                                                  0xf00ffff
+#define HWIO_IPA_FRAG_VALUES_ATTR                                                                                        0x3
+#define HWIO_IPA_FRAG_VALUES_IN          \
+        in_dword_masked(HWIO_IPA_FRAG_VALUES_ADDR, HWIO_IPA_FRAG_VALUES_RMSK)
+#define HWIO_IPA_FRAG_VALUES_INM(m)      \
+        in_dword_masked(HWIO_IPA_FRAG_VALUES_ADDR, m)
+#define HWIO_IPA_FRAG_VALUES_OUT(v)      \
+        out_dword(HWIO_IPA_FRAG_VALUES_ADDR,v)
+#define HWIO_IPA_FRAG_VALUES_OUTM(m,v) \
+        out_dword_masked_ns(HWIO_IPA_FRAG_VALUES_ADDR,m,v,HWIO_IPA_FRAG_VALUES_IN)
+#define HWIO_IPA_FRAG_VALUES_IPA_FRAG_FAIRNESS_CNT_BMSK                                                            0xf000000
+#define HWIO_IPA_FRAG_VALUES_IPA_FRAG_FAIRNESS_CNT_SHFT                                                                 0x18
+#define HWIO_IPA_FRAG_VALUES_IPA_FRAG_RAM_LAST_ADDR_BMSK                                                              0xffff
+#define HWIO_IPA_FRAG_VALUES_IPA_FRAG_RAM_LAST_ADDR_SHFT                                                                 0x0
+
+#define HWIO_IPA_SYS_PKT_PROC_CNTXT_BASE_ADDR                                                                     (IPA_CFG_REG_BASE      + 0x00000470)
+#define HWIO_IPA_SYS_PKT_PROC_CNTXT_BASE_PHYS                                                                     (IPA_CFG_REG_BASE_PHYS + 0x00000470)
+#define HWIO_IPA_SYS_PKT_PROC_CNTXT_BASE_OFFS                                                                     (IPA_CFG_REG_BASE_OFFS + 0x00000470)
+#define HWIO_IPA_SYS_PKT_PROC_CNTXT_BASE_RMSK                                                                     0xffffffff
+#define HWIO_IPA_SYS_PKT_PROC_CNTXT_BASE_ATTR                                                                            0x3
+#define HWIO_IPA_SYS_PKT_PROC_CNTXT_BASE_IN          \
+        in_dword_masked(HWIO_IPA_SYS_PKT_PROC_CNTXT_BASE_ADDR, HWIO_IPA_SYS_PKT_PROC_CNTXT_BASE_RMSK)
+#define HWIO_IPA_SYS_PKT_PROC_CNTXT_BASE_INM(m)      \
+        in_dword_masked(HWIO_IPA_SYS_PKT_PROC_CNTXT_BASE_ADDR, m)
+#define HWIO_IPA_SYS_PKT_PROC_CNTXT_BASE_OUT(v)      \
+        out_dword(HWIO_IPA_SYS_PKT_PROC_CNTXT_BASE_ADDR,v)
+#define HWIO_IPA_SYS_PKT_PROC_CNTXT_BASE_OUTM(m,v) \
+        out_dword_masked_ns(HWIO_IPA_SYS_PKT_PROC_CNTXT_BASE_ADDR,m,v,HWIO_IPA_SYS_PKT_PROC_CNTXT_BASE_IN)
+#define HWIO_IPA_SYS_PKT_PROC_CNTXT_BASE_ADDR_BMSK                                                                0xfffffff8
+#define HWIO_IPA_SYS_PKT_PROC_CNTXT_BASE_ADDR_SHFT                                                                       0x3
+#define HWIO_IPA_SYS_PKT_PROC_CNTXT_BASE_ZERO_BMSK                                                                       0x7
+#define HWIO_IPA_SYS_PKT_PROC_CNTXT_BASE_ZERO_SHFT                                                                       0x0
+
+#define HWIO_IPA_SYS_PKT_PROC_CNTXT_BASE_MSB_ADDR                                                                 (IPA_CFG_REG_BASE      + 0x00000474)
+#define HWIO_IPA_SYS_PKT_PROC_CNTXT_BASE_MSB_PHYS                                                                 (IPA_CFG_REG_BASE_PHYS + 0x00000474)
+#define HWIO_IPA_SYS_PKT_PROC_CNTXT_BASE_MSB_OFFS                                                                 (IPA_CFG_REG_BASE_OFFS + 0x00000474)
+#define HWIO_IPA_SYS_PKT_PROC_CNTXT_BASE_MSB_RMSK                                                                 0xffffffff
+#define HWIO_IPA_SYS_PKT_PROC_CNTXT_BASE_MSB_ATTR                                                                        0x3
+#define HWIO_IPA_SYS_PKT_PROC_CNTXT_BASE_MSB_IN          \
+        in_dword_masked(HWIO_IPA_SYS_PKT_PROC_CNTXT_BASE_MSB_ADDR, HWIO_IPA_SYS_PKT_PROC_CNTXT_BASE_MSB_RMSK)
+#define HWIO_IPA_SYS_PKT_PROC_CNTXT_BASE_MSB_INM(m)      \
+        in_dword_masked(HWIO_IPA_SYS_PKT_PROC_CNTXT_BASE_MSB_ADDR, m)
+#define HWIO_IPA_SYS_PKT_PROC_CNTXT_BASE_MSB_OUT(v)      \
+        out_dword(HWIO_IPA_SYS_PKT_PROC_CNTXT_BASE_MSB_ADDR,v)
+#define HWIO_IPA_SYS_PKT_PROC_CNTXT_BASE_MSB_OUTM(m,v) \
+        out_dword_masked_ns(HWIO_IPA_SYS_PKT_PROC_CNTXT_BASE_MSB_ADDR,m,v,HWIO_IPA_SYS_PKT_PROC_CNTXT_BASE_MSB_IN)
+#define HWIO_IPA_SYS_PKT_PROC_CNTXT_BASE_MSB_ADDR_BMSK                                                            0xffffffff
+#define HWIO_IPA_SYS_PKT_PROC_CNTXT_BASE_MSB_ADDR_SHFT                                                                   0x0
+
+#define HWIO_IPA_LOCAL_PKT_PROC_CNTXT_BASE_ADDR                                                                   (IPA_CFG_REG_BASE      + 0x00000478)
+#define HWIO_IPA_LOCAL_PKT_PROC_CNTXT_BASE_PHYS                                                                   (IPA_CFG_REG_BASE_PHYS + 0x00000478)
+#define HWIO_IPA_LOCAL_PKT_PROC_CNTXT_BASE_OFFS                                                                   (IPA_CFG_REG_BASE_OFFS + 0x00000478)
+#define HWIO_IPA_LOCAL_PKT_PROC_CNTXT_BASE_RMSK                                                                      0x3ffff
+#define HWIO_IPA_LOCAL_PKT_PROC_CNTXT_BASE_ATTR                                                                          0x3
+#define HWIO_IPA_LOCAL_PKT_PROC_CNTXT_BASE_IN          \
+        in_dword_masked(HWIO_IPA_LOCAL_PKT_PROC_CNTXT_BASE_ADDR, HWIO_IPA_LOCAL_PKT_PROC_CNTXT_BASE_RMSK)
+#define HWIO_IPA_LOCAL_PKT_PROC_CNTXT_BASE_INM(m)      \
+        in_dword_masked(HWIO_IPA_LOCAL_PKT_PROC_CNTXT_BASE_ADDR, m)
+#define HWIO_IPA_LOCAL_PKT_PROC_CNTXT_BASE_OUT(v)      \
+        out_dword(HWIO_IPA_LOCAL_PKT_PROC_CNTXT_BASE_ADDR,v)
+#define HWIO_IPA_LOCAL_PKT_PROC_CNTXT_BASE_OUTM(m,v) \
+        out_dword_masked_ns(HWIO_IPA_LOCAL_PKT_PROC_CNTXT_BASE_ADDR,m,v,HWIO_IPA_LOCAL_PKT_PROC_CNTXT_BASE_IN)
+#define HWIO_IPA_LOCAL_PKT_PROC_CNTXT_BASE_ADDR_BMSK                                                                 0x3fff8
+#define HWIO_IPA_LOCAL_PKT_PROC_CNTXT_BASE_ADDR_SHFT                                                                     0x3
+#define HWIO_IPA_LOCAL_PKT_PROC_CNTXT_BASE_ZERO_BMSK                                                                     0x7
+#define HWIO_IPA_LOCAL_PKT_PROC_CNTXT_BASE_ZERO_SHFT                                                                     0x0
+
+#define HWIO_IPA_SCND_FRAG_VALUES_ADDR                                                                            (IPA_CFG_REG_BASE      + 0x00000480)
+#define HWIO_IPA_SCND_FRAG_VALUES_PHYS                                                                            (IPA_CFG_REG_BASE_PHYS + 0x00000480)
+#define HWIO_IPA_SCND_FRAG_VALUES_OFFS                                                                            (IPA_CFG_REG_BASE_OFFS + 0x00000480)
+#define HWIO_IPA_SCND_FRAG_VALUES_RMSK                                                                             0xf00ffff
+#define HWIO_IPA_SCND_FRAG_VALUES_ATTR                                                                                   0x3
+#define HWIO_IPA_SCND_FRAG_VALUES_IN          \
+        in_dword_masked(HWIO_IPA_SCND_FRAG_VALUES_ADDR, HWIO_IPA_SCND_FRAG_VALUES_RMSK)
+#define HWIO_IPA_SCND_FRAG_VALUES_INM(m)      \
+        in_dword_masked(HWIO_IPA_SCND_FRAG_VALUES_ADDR, m)
+#define HWIO_IPA_SCND_FRAG_VALUES_OUT(v)      \
+        out_dword(HWIO_IPA_SCND_FRAG_VALUES_ADDR,v)
+#define HWIO_IPA_SCND_FRAG_VALUES_OUTM(m,v) \
+        out_dword_masked_ns(HWIO_IPA_SCND_FRAG_VALUES_ADDR,m,v,HWIO_IPA_SCND_FRAG_VALUES_IN)
+#define HWIO_IPA_SCND_FRAG_VALUES_IPA_SCND_FRAG_FAIRNESS_CNT_BMSK                                                  0xf000000
+#define HWIO_IPA_SCND_FRAG_VALUES_IPA_SCND_FRAG_FAIRNESS_CNT_SHFT                                                       0x18
+#define HWIO_IPA_SCND_FRAG_VALUES_IPA_SCND_FRAG_RAM_LAST_ADDR_BMSK                                                    0xffff
+#define HWIO_IPA_SCND_FRAG_VALUES_IPA_SCND_FRAG_RAM_LAST_ADDR_SHFT                                                       0x0
+
+#define HWIO_IPA_AOS_CFG_ADDR                                                                                     (IPA_CFG_REG_BASE      + 0x00000484)
+#define HWIO_IPA_AOS_CFG_PHYS                                                                                     (IPA_CFG_REG_BASE_PHYS + 0x00000484)
+#define HWIO_IPA_AOS_CFG_OFFS                                                                                     (IPA_CFG_REG_BASE_OFFS + 0x00000484)
+#define HWIO_IPA_AOS_CFG_RMSK                                                                                            0x1
+#define HWIO_IPA_AOS_CFG_ATTR                                                                                            0x3
+#define HWIO_IPA_AOS_CFG_IN          \
+        in_dword_masked(HWIO_IPA_AOS_CFG_ADDR, HWIO_IPA_AOS_CFG_RMSK)
+#define HWIO_IPA_AOS_CFG_INM(m)      \
+        in_dword_masked(HWIO_IPA_AOS_CFG_ADDR, m)
+#define HWIO_IPA_AOS_CFG_OUT(v)      \
+        out_dword(HWIO_IPA_AOS_CFG_ADDR,v)
+#define HWIO_IPA_AOS_CFG_OUTM(m,v) \
+        out_dword_masked_ns(HWIO_IPA_AOS_CFG_ADDR,m,v,HWIO_IPA_AOS_CFG_IN)
+#define HWIO_IPA_AOS_CFG_IPA_AOS_TX_RX_PRIORITY_BMSK                                                                     0x1
+#define HWIO_IPA_AOS_CFG_IPA_AOS_TX_RX_PRIORITY_SHFT                                                                     0x0
+
+#define HWIO_IPA_TX_CFG_ADDR                                                                                      (IPA_CFG_REG_BASE      + 0x00000488)
+#define HWIO_IPA_TX_CFG_PHYS                                                                                      (IPA_CFG_REG_BASE_PHYS + 0x00000488)
+#define HWIO_IPA_TX_CFG_OFFS                                                                                      (IPA_CFG_REG_BASE_OFFS + 0x00000488)
+#define HWIO_IPA_TX_CFG_RMSK                                                                                        0x17fffc
+#define HWIO_IPA_TX_CFG_ATTR                                                                                             0x3
+#define HWIO_IPA_TX_CFG_IN          \
+        in_dword_masked(HWIO_IPA_TX_CFG_ADDR, HWIO_IPA_TX_CFG_RMSK)
+#define HWIO_IPA_TX_CFG_INM(m)      \
+        in_dword_masked(HWIO_IPA_TX_CFG_ADDR, m)
+#define HWIO_IPA_TX_CFG_OUT(v)      \
+        out_dword(HWIO_IPA_TX_CFG_ADDR,v)
+#define HWIO_IPA_TX_CFG_OUTM(m,v) \
+        out_dword_masked_ns(HWIO_IPA_TX_CFG_ADDR,m,v,HWIO_IPA_TX_CFG_IN)
+#define HWIO_IPA_TX_CFG_HOLB_STICKY_DROP_EN_BMSK                                                                    0x100000
+#define HWIO_IPA_TX_CFG_HOLB_STICKY_DROP_EN_SHFT                                                                        0x14
+#define HWIO_IPA_TX_CFG_SSPND_PA_NO_START_STATE_BMSK                                                                 0x40000
+#define HWIO_IPA_TX_CFG_SSPND_PA_NO_START_STATE_SHFT                                                                    0x12
+#define HWIO_IPA_TX_CFG_DUAL_TX_ENABLE_BMSK                                                                          0x20000
+#define HWIO_IPA_TX_CFG_DUAL_TX_ENABLE_SHFT                                                                             0x11
+#define HWIO_IPA_TX_CFG_PREFETCH_ALMOST_EMPTY_SIZE_TX1_BMSK                                                          0x1e000
+#define HWIO_IPA_TX_CFG_PREFETCH_ALMOST_EMPTY_SIZE_TX1_SHFT                                                              0xd
+#define HWIO_IPA_TX_CFG_PA_MASK_EN_BMSK                                                                               0x1000
+#define HWIO_IPA_TX_CFG_PA_MASK_EN_SHFT                                                                                  0xc
+#define HWIO_IPA_TX_CFG_DMAW_MAX_BEATS_256_DIS_BMSK                                                                    0x800
+#define HWIO_IPA_TX_CFG_DMAW_MAX_BEATS_256_DIS_SHFT                                                                      0xb
+#define HWIO_IPA_TX_CFG_DMAW_SCND_OUTSD_PRED_EN_BMSK                                                                   0x400
+#define HWIO_IPA_TX_CFG_DMAW_SCND_OUTSD_PRED_EN_SHFT                                                                     0xa
+#define HWIO_IPA_TX_CFG_DMAW_SCND_OUTSD_PRED_THRESHOLD_BMSK                                                            0x3c0
+#define HWIO_IPA_TX_CFG_DMAW_SCND_OUTSD_PRED_THRESHOLD_SHFT                                                              0x6
+#define HWIO_IPA_TX_CFG_PREFETCH_ALMOST_EMPTY_SIZE_TX0_BMSK                                                             0x3c
+#define HWIO_IPA_TX_CFG_PREFETCH_ALMOST_EMPTY_SIZE_TX0_SHFT                                                              0x2
+
+#define HWIO_IPA_NAT_UC_EXTERNAL_CFG_ADDR                                                                         (IPA_CFG_REG_BASE      + 0x0000048c)
+#define HWIO_IPA_NAT_UC_EXTERNAL_CFG_PHYS                                                                         (IPA_CFG_REG_BASE_PHYS + 0x0000048c)
+#define HWIO_IPA_NAT_UC_EXTERNAL_CFG_OFFS                                                                         (IPA_CFG_REG_BASE_OFFS + 0x0000048c)
+#define HWIO_IPA_NAT_UC_EXTERNAL_CFG_RMSK                                                                         0xffffffff
+#define HWIO_IPA_NAT_UC_EXTERNAL_CFG_ATTR                                                                                0x3
+#define HWIO_IPA_NAT_UC_EXTERNAL_CFG_IN          \
+        in_dword_masked(HWIO_IPA_NAT_UC_EXTERNAL_CFG_ADDR, HWIO_IPA_NAT_UC_EXTERNAL_CFG_RMSK)
+#define HWIO_IPA_NAT_UC_EXTERNAL_CFG_INM(m)      \
+        in_dword_masked(HWIO_IPA_NAT_UC_EXTERNAL_CFG_ADDR, m)
+#define HWIO_IPA_NAT_UC_EXTERNAL_CFG_OUT(v)      \
+        out_dword(HWIO_IPA_NAT_UC_EXTERNAL_CFG_ADDR,v)
+#define HWIO_IPA_NAT_UC_EXTERNAL_CFG_OUTM(m,v) \
+        out_dword_masked_ns(HWIO_IPA_NAT_UC_EXTERNAL_CFG_ADDR,m,v,HWIO_IPA_NAT_UC_EXTERNAL_CFG_IN)
+#define HWIO_IPA_NAT_UC_EXTERNAL_CFG_IPA_NAT_UC_EXTERNAL_TABLE_ADDR_LSB_BMSK                                      0xffffffff
+#define HWIO_IPA_NAT_UC_EXTERNAL_CFG_IPA_NAT_UC_EXTERNAL_TABLE_ADDR_LSB_SHFT                                             0x0
+
+#define HWIO_IPA_NAT_UC_LOCAL_CFG_ADDR                                                                            (IPA_CFG_REG_BASE      + 0x00000490)
+#define HWIO_IPA_NAT_UC_LOCAL_CFG_PHYS                                                                            (IPA_CFG_REG_BASE_PHYS + 0x00000490)
+#define HWIO_IPA_NAT_UC_LOCAL_CFG_OFFS                                                                            (IPA_CFG_REG_BASE_OFFS + 0x00000490)
+#define HWIO_IPA_NAT_UC_LOCAL_CFG_RMSK                                                                            0xffffffff
+#define HWIO_IPA_NAT_UC_LOCAL_CFG_ATTR                                                                                   0x3
+#define HWIO_IPA_NAT_UC_LOCAL_CFG_IN          \
+        in_dword_masked(HWIO_IPA_NAT_UC_LOCAL_CFG_ADDR, HWIO_IPA_NAT_UC_LOCAL_CFG_RMSK)
+#define HWIO_IPA_NAT_UC_LOCAL_CFG_INM(m)      \
+        in_dword_masked(HWIO_IPA_NAT_UC_LOCAL_CFG_ADDR, m)
+#define HWIO_IPA_NAT_UC_LOCAL_CFG_OUT(v)      \
+        out_dword(HWIO_IPA_NAT_UC_LOCAL_CFG_ADDR,v)
+#define HWIO_IPA_NAT_UC_LOCAL_CFG_OUTM(m,v) \
+        out_dword_masked_ns(HWIO_IPA_NAT_UC_LOCAL_CFG_ADDR,m,v,HWIO_IPA_NAT_UC_LOCAL_CFG_IN)
+#define HWIO_IPA_NAT_UC_LOCAL_CFG_IPA_NAT_UC_LOCAL_TABLE_ADDR_LSB_BMSK                                            0xffffffff
+#define HWIO_IPA_NAT_UC_LOCAL_CFG_IPA_NAT_UC_LOCAL_TABLE_ADDR_LSB_SHFT                                                   0x0
+
+#define HWIO_IPA_NAT_UC_SHARED_CFG_ADDR                                                                           (IPA_CFG_REG_BASE      + 0x00000494)
+#define HWIO_IPA_NAT_UC_SHARED_CFG_PHYS                                                                           (IPA_CFG_REG_BASE_PHYS + 0x00000494)
+#define HWIO_IPA_NAT_UC_SHARED_CFG_OFFS                                                                           (IPA_CFG_REG_BASE_OFFS + 0x00000494)
+#define HWIO_IPA_NAT_UC_SHARED_CFG_RMSK                                                                           0xffffffff
+#define HWIO_IPA_NAT_UC_SHARED_CFG_ATTR                                                                                  0x3
+#define HWIO_IPA_NAT_UC_SHARED_CFG_IN          \
+        in_dword_masked(HWIO_IPA_NAT_UC_SHARED_CFG_ADDR, HWIO_IPA_NAT_UC_SHARED_CFG_RMSK)
+#define HWIO_IPA_NAT_UC_SHARED_CFG_INM(m)      \
+        in_dword_masked(HWIO_IPA_NAT_UC_SHARED_CFG_ADDR, m)
+#define HWIO_IPA_NAT_UC_SHARED_CFG_OUT(v)      \
+        out_dword(HWIO_IPA_NAT_UC_SHARED_CFG_ADDR,v)
+#define HWIO_IPA_NAT_UC_SHARED_CFG_OUTM(m,v) \
+        out_dword_masked_ns(HWIO_IPA_NAT_UC_SHARED_CFG_ADDR,m,v,HWIO_IPA_NAT_UC_SHARED_CFG_IN)
+#define HWIO_IPA_NAT_UC_SHARED_CFG_IPA_NAT_UC_LOCAL_TABLE_ADDR_MSB_BMSK                                           0xffff0000
+#define HWIO_IPA_NAT_UC_SHARED_CFG_IPA_NAT_UC_LOCAL_TABLE_ADDR_MSB_SHFT                                                 0x10
+#define HWIO_IPA_NAT_UC_SHARED_CFG_IPA_NAT_UC_EXTERNAL_TABLE_ADDR_MSB_BMSK                                            0xffff
+#define HWIO_IPA_NAT_UC_SHARED_CFG_IPA_NAT_UC_EXTERNAL_TABLE_ADDR_MSB_SHFT                                               0x0
+
+#define HWIO_IPA_RAM_INTLV_CFG_ADDR                                                                               (IPA_CFG_REG_BASE      + 0x00000498)
+#define HWIO_IPA_RAM_INTLV_CFG_PHYS                                                                               (IPA_CFG_REG_BASE_PHYS + 0x00000498)
+#define HWIO_IPA_RAM_INTLV_CFG_OFFS                                                                               (IPA_CFG_REG_BASE_OFFS + 0x00000498)
+#define HWIO_IPA_RAM_INTLV_CFG_RMSK                                                                                   0xffff
+#define HWIO_IPA_RAM_INTLV_CFG_ATTR                                                                                      0x3
+#define HWIO_IPA_RAM_INTLV_CFG_IN          \
+        in_dword_masked(HWIO_IPA_RAM_INTLV_CFG_ADDR, HWIO_IPA_RAM_INTLV_CFG_RMSK)
+#define HWIO_IPA_RAM_INTLV_CFG_INM(m)      \
+        in_dword_masked(HWIO_IPA_RAM_INTLV_CFG_ADDR, m)
+#define HWIO_IPA_RAM_INTLV_CFG_OUT(v)      \
+        out_dword(HWIO_IPA_RAM_INTLV_CFG_ADDR,v)
+#define HWIO_IPA_RAM_INTLV_CFG_OUTM(m,v) \
+        out_dword_masked_ns(HWIO_IPA_RAM_INTLV_CFG_ADDR,m,v,HWIO_IPA_RAM_INTLV_CFG_IN)
+#define HWIO_IPA_RAM_INTLV_CFG_IPA_RAM_INTLV_CFG_BMSK                                                                 0xffff
+#define HWIO_IPA_RAM_INTLV_CFG_IPA_RAM_INTLV_CFG_SHFT                                                                    0x0
+
+#define HWIO_IPA_CONN_TRACK_UC_EXTERNAL_CFG_ADDR                                                                  (IPA_CFG_REG_BASE      + 0x0000049c)
+#define HWIO_IPA_CONN_TRACK_UC_EXTERNAL_CFG_PHYS                                                                  (IPA_CFG_REG_BASE_PHYS + 0x0000049c)
+#define HWIO_IPA_CONN_TRACK_UC_EXTERNAL_CFG_OFFS                                                                  (IPA_CFG_REG_BASE_OFFS + 0x0000049c)
+#define HWIO_IPA_CONN_TRACK_UC_EXTERNAL_CFG_RMSK                                                                  0xffffffff
+#define HWIO_IPA_CONN_TRACK_UC_EXTERNAL_CFG_ATTR                                                                         0x3
+#define HWIO_IPA_CONN_TRACK_UC_EXTERNAL_CFG_IN          \
+        in_dword_masked(HWIO_IPA_CONN_TRACK_UC_EXTERNAL_CFG_ADDR, HWIO_IPA_CONN_TRACK_UC_EXTERNAL_CFG_RMSK)
+#define HWIO_IPA_CONN_TRACK_UC_EXTERNAL_CFG_INM(m)      \
+        in_dword_masked(HWIO_IPA_CONN_TRACK_UC_EXTERNAL_CFG_ADDR, m)
+#define HWIO_IPA_CONN_TRACK_UC_EXTERNAL_CFG_OUT(v)      \
+        out_dword(HWIO_IPA_CONN_TRACK_UC_EXTERNAL_CFG_ADDR,v)
+#define HWIO_IPA_CONN_TRACK_UC_EXTERNAL_CFG_OUTM(m,v) \
+        out_dword_masked_ns(HWIO_IPA_CONN_TRACK_UC_EXTERNAL_CFG_ADDR,m,v,HWIO_IPA_CONN_TRACK_UC_EXTERNAL_CFG_IN)
+#define HWIO_IPA_CONN_TRACK_UC_EXTERNAL_CFG_IPA_CONN_TRACK_UC_EXTERNAL_TABLE_ADDR_LSB_BMSK                        0xffffffff
+#define HWIO_IPA_CONN_TRACK_UC_EXTERNAL_CFG_IPA_CONN_TRACK_UC_EXTERNAL_TABLE_ADDR_LSB_SHFT                               0x0
+
+#define HWIO_IPA_CONN_TRACK_UC_LOCAL_CFG_ADDR                                                                     (IPA_CFG_REG_BASE      + 0x000004a0)
+#define HWIO_IPA_CONN_TRACK_UC_LOCAL_CFG_PHYS                                                                     (IPA_CFG_REG_BASE_PHYS + 0x000004a0)
+#define HWIO_IPA_CONN_TRACK_UC_LOCAL_CFG_OFFS                                                                     (IPA_CFG_REG_BASE_OFFS + 0x000004a0)
+#define HWIO_IPA_CONN_TRACK_UC_LOCAL_CFG_RMSK                                                                     0xffffffff
+#define HWIO_IPA_CONN_TRACK_UC_LOCAL_CFG_ATTR                                                                            0x3
+#define HWIO_IPA_CONN_TRACK_UC_LOCAL_CFG_IN          \
+        in_dword_masked(HWIO_IPA_CONN_TRACK_UC_LOCAL_CFG_ADDR, HWIO_IPA_CONN_TRACK_UC_LOCAL_CFG_RMSK)
+#define HWIO_IPA_CONN_TRACK_UC_LOCAL_CFG_INM(m)      \
+        in_dword_masked(HWIO_IPA_CONN_TRACK_UC_LOCAL_CFG_ADDR, m)
+#define HWIO_IPA_CONN_TRACK_UC_LOCAL_CFG_OUT(v)      \
+        out_dword(HWIO_IPA_CONN_TRACK_UC_LOCAL_CFG_ADDR,v)
+#define HWIO_IPA_CONN_TRACK_UC_LOCAL_CFG_OUTM(m,v) \
+        out_dword_masked_ns(HWIO_IPA_CONN_TRACK_UC_LOCAL_CFG_ADDR,m,v,HWIO_IPA_CONN_TRACK_UC_LOCAL_CFG_IN)
+#define HWIO_IPA_CONN_TRACK_UC_LOCAL_CFG_IPA_CONN_TRACK_UC_LOCAL_TABLE_ADDR_LSB_BMSK                              0xffffffff
+#define HWIO_IPA_CONN_TRACK_UC_LOCAL_CFG_IPA_CONN_TRACK_UC_LOCAL_TABLE_ADDR_LSB_SHFT                                     0x0
+
+#define HWIO_IPA_CONN_TRACK_UC_SHARED_CFG_ADDR                                                                    (IPA_CFG_REG_BASE      + 0x000004a4)
+#define HWIO_IPA_CONN_TRACK_UC_SHARED_CFG_PHYS                                                                    (IPA_CFG_REG_BASE_PHYS + 0x000004a4)
+#define HWIO_IPA_CONN_TRACK_UC_SHARED_CFG_OFFS                                                                    (IPA_CFG_REG_BASE_OFFS + 0x000004a4)
+#define HWIO_IPA_CONN_TRACK_UC_SHARED_CFG_RMSK                                                                    0xffffffff
+#define HWIO_IPA_CONN_TRACK_UC_SHARED_CFG_ATTR                                                                           0x3
+#define HWIO_IPA_CONN_TRACK_UC_SHARED_CFG_IN          \
+        in_dword_masked(HWIO_IPA_CONN_TRACK_UC_SHARED_CFG_ADDR, HWIO_IPA_CONN_TRACK_UC_SHARED_CFG_RMSK)
+#define HWIO_IPA_CONN_TRACK_UC_SHARED_CFG_INM(m)      \
+        in_dword_masked(HWIO_IPA_CONN_TRACK_UC_SHARED_CFG_ADDR, m)
+#define HWIO_IPA_CONN_TRACK_UC_SHARED_CFG_OUT(v)      \
+        out_dword(HWIO_IPA_CONN_TRACK_UC_SHARED_CFG_ADDR,v)
+#define HWIO_IPA_CONN_TRACK_UC_SHARED_CFG_OUTM(m,v) \
+        out_dword_masked_ns(HWIO_IPA_CONN_TRACK_UC_SHARED_CFG_ADDR,m,v,HWIO_IPA_CONN_TRACK_UC_SHARED_CFG_IN)
+#define HWIO_IPA_CONN_TRACK_UC_SHARED_CFG_IPA_CONN_TRACK_UC_LOCAL_TABLE_ADDR_MSB_BMSK                             0xffff0000
+#define HWIO_IPA_CONN_TRACK_UC_SHARED_CFG_IPA_CONN_TRACK_UC_LOCAL_TABLE_ADDR_MSB_SHFT                                   0x10
+#define HWIO_IPA_CONN_TRACK_UC_SHARED_CFG_IPA_CONN_TRACK_UC_EXTERNAL_TABLE_ADDR_MSB_BMSK                              0xffff
+#define HWIO_IPA_CONN_TRACK_UC_SHARED_CFG_IPA_CONN_TRACK_UC_EXTERNAL_TABLE_ADDR_MSB_SHFT                                 0x0
+
+#define HWIO_IPA_IDLE_INDICATION_CFG_ADDR                                                                         (IPA_CFG_REG_BASE      + 0x000004a8)
+#define HWIO_IPA_IDLE_INDICATION_CFG_PHYS                                                                         (IPA_CFG_REG_BASE_PHYS + 0x000004a8)
+#define HWIO_IPA_IDLE_INDICATION_CFG_OFFS                                                                         (IPA_CFG_REG_BASE_OFFS + 0x000004a8)
+#define HWIO_IPA_IDLE_INDICATION_CFG_RMSK                                                                            0x1ffff
+#define HWIO_IPA_IDLE_INDICATION_CFG_ATTR                                                                                0x3
+#define HWIO_IPA_IDLE_INDICATION_CFG_IN          \
+        in_dword_masked(HWIO_IPA_IDLE_INDICATION_CFG_ADDR, HWIO_IPA_IDLE_INDICATION_CFG_RMSK)
+#define HWIO_IPA_IDLE_INDICATION_CFG_INM(m)      \
+        in_dword_masked(HWIO_IPA_IDLE_INDICATION_CFG_ADDR, m)
+#define HWIO_IPA_IDLE_INDICATION_CFG_OUT(v)      \
+        out_dword(HWIO_IPA_IDLE_INDICATION_CFG_ADDR,v)
+#define HWIO_IPA_IDLE_INDICATION_CFG_OUTM(m,v) \
+        out_dword_masked_ns(HWIO_IPA_IDLE_INDICATION_CFG_ADDR,m,v,HWIO_IPA_IDLE_INDICATION_CFG_IN)
+#define HWIO_IPA_IDLE_INDICATION_CFG_IDLE_INDICATION_ENABLE_BMSK                                                     0x10000
+#define HWIO_IPA_IDLE_INDICATION_CFG_IDLE_INDICATION_ENABLE_SHFT                                                        0x10
+#define HWIO_IPA_IDLE_INDICATION_CFG_ENTER_IDLE_DEBOUNCE_THRESH_BMSK                                                  0xffff
+#define HWIO_IPA_IDLE_INDICATION_CFG_ENTER_IDLE_DEBOUNCE_THRESH_SHFT                                                     0x0
+
+#define HWIO_IPA_QTIME_TIMESTAMP_CFG_ADDR                                                                         (IPA_CFG_REG_BASE      + 0x000004ac)
+#define HWIO_IPA_QTIME_TIMESTAMP_CFG_PHYS                                                                         (IPA_CFG_REG_BASE_PHYS + 0x000004ac)
+#define HWIO_IPA_QTIME_TIMESTAMP_CFG_OFFS                                                                         (IPA_CFG_REG_BASE_OFFS + 0x000004ac)
+#define HWIO_IPA_QTIME_TIMESTAMP_CFG_RMSK                                                                           0x1f1f9f
+#define HWIO_IPA_QTIME_TIMESTAMP_CFG_ATTR                                                                                0x3
+#define HWIO_IPA_QTIME_TIMESTAMP_CFG_IN          \
+        in_dword_masked(HWIO_IPA_QTIME_TIMESTAMP_CFG_ADDR, HWIO_IPA_QTIME_TIMESTAMP_CFG_RMSK)
+#define HWIO_IPA_QTIME_TIMESTAMP_CFG_INM(m)      \
+        in_dword_masked(HWIO_IPA_QTIME_TIMESTAMP_CFG_ADDR, m)
+#define HWIO_IPA_QTIME_TIMESTAMP_CFG_OUT(v)      \
+        out_dword(HWIO_IPA_QTIME_TIMESTAMP_CFG_ADDR,v)
+#define HWIO_IPA_QTIME_TIMESTAMP_CFG_OUTM(m,v) \
+        out_dword_masked_ns(HWIO_IPA_QTIME_TIMESTAMP_CFG_ADDR,m,v,HWIO_IPA_QTIME_TIMESTAMP_CFG_IN)
+#define HWIO_IPA_QTIME_TIMESTAMP_CFG_NAT_TIMESTAMP_LSB_BMSK                                                         0x1f0000
+#define HWIO_IPA_QTIME_TIMESTAMP_CFG_NAT_TIMESTAMP_LSB_SHFT                                                             0x10
+#define HWIO_IPA_QTIME_TIMESTAMP_CFG_TAG_TIMESTAMP_LSB_BMSK                                                           0x1f00
+#define HWIO_IPA_QTIME_TIMESTAMP_CFG_TAG_TIMESTAMP_LSB_SHFT                                                              0x8
+#define HWIO_IPA_QTIME_TIMESTAMP_CFG_DPL_TIMESTAMP_SEL_BMSK                                                             0x80
+#define HWIO_IPA_QTIME_TIMESTAMP_CFG_DPL_TIMESTAMP_SEL_SHFT                                                              0x7
+#define HWIO_IPA_QTIME_TIMESTAMP_CFG_DPL_TIMESTAMP_LSB_BMSK                                                             0x1f
+#define HWIO_IPA_QTIME_TIMESTAMP_CFG_DPL_TIMESTAMP_LSB_SHFT                                                              0x0
+
+#define HWIO_IPA_TIMERS_XO_CLK_DIV_CFG_ADDR                                                                       (IPA_CFG_REG_BASE      + 0x000004b0)
+#define HWIO_IPA_TIMERS_XO_CLK_DIV_CFG_PHYS                                                                       (IPA_CFG_REG_BASE_PHYS + 0x000004b0)
+#define HWIO_IPA_TIMERS_XO_CLK_DIV_CFG_OFFS                                                                       (IPA_CFG_REG_BASE_OFFS + 0x000004b0)
+#define HWIO_IPA_TIMERS_XO_CLK_DIV_CFG_RMSK                                                                       0x800001ff
+#define HWIO_IPA_TIMERS_XO_CLK_DIV_CFG_ATTR                                                                              0x3
+#define HWIO_IPA_TIMERS_XO_CLK_DIV_CFG_IN          \
+        in_dword_masked(HWIO_IPA_TIMERS_XO_CLK_DIV_CFG_ADDR, HWIO_IPA_TIMERS_XO_CLK_DIV_CFG_RMSK)
+#define HWIO_IPA_TIMERS_XO_CLK_DIV_CFG_INM(m)      \
+        in_dword_masked(HWIO_IPA_TIMERS_XO_CLK_DIV_CFG_ADDR, m)
+#define HWIO_IPA_TIMERS_XO_CLK_DIV_CFG_OUT(v)      \
+        out_dword(HWIO_IPA_TIMERS_XO_CLK_DIV_CFG_ADDR,v)
+#define HWIO_IPA_TIMERS_XO_CLK_DIV_CFG_OUTM(m,v) \
+        out_dword_masked_ns(HWIO_IPA_TIMERS_XO_CLK_DIV_CFG_ADDR,m,v,HWIO_IPA_TIMERS_XO_CLK_DIV_CFG_IN)
+#define HWIO_IPA_TIMERS_XO_CLK_DIV_CFG_ENABLE_BMSK                                                                0x80000000
+#define HWIO_IPA_TIMERS_XO_CLK_DIV_CFG_ENABLE_SHFT                                                                      0x1f
+#define HWIO_IPA_TIMERS_XO_CLK_DIV_CFG_VALUE_BMSK                                                                      0x1ff
+#define HWIO_IPA_TIMERS_XO_CLK_DIV_CFG_VALUE_SHFT                                                                        0x0
+
+#define HWIO_IPA_TIMERS_PULSE_GRAN_CFG_ADDR                                                                       (IPA_CFG_REG_BASE      + 0x000004b4)
+#define HWIO_IPA_TIMERS_PULSE_GRAN_CFG_PHYS                                                                       (IPA_CFG_REG_BASE_PHYS + 0x000004b4)
+#define HWIO_IPA_TIMERS_PULSE_GRAN_CFG_OFFS                                                                       (IPA_CFG_REG_BASE_OFFS + 0x000004b4)
+#define HWIO_IPA_TIMERS_PULSE_GRAN_CFG_RMSK                                                                            0xfff
+#define HWIO_IPA_TIMERS_PULSE_GRAN_CFG_ATTR                                                                              0x3
+#define HWIO_IPA_TIMERS_PULSE_GRAN_CFG_IN          \
+        in_dword_masked(HWIO_IPA_TIMERS_PULSE_GRAN_CFG_ADDR, HWIO_IPA_TIMERS_PULSE_GRAN_CFG_RMSK)
+#define HWIO_IPA_TIMERS_PULSE_GRAN_CFG_INM(m)      \
+        in_dword_masked(HWIO_IPA_TIMERS_PULSE_GRAN_CFG_ADDR, m)
+#define HWIO_IPA_TIMERS_PULSE_GRAN_CFG_OUT(v)      \
+        out_dword(HWIO_IPA_TIMERS_PULSE_GRAN_CFG_ADDR,v)
+#define HWIO_IPA_TIMERS_PULSE_GRAN_CFG_OUTM(m,v) \
+        out_dword_masked_ns(HWIO_IPA_TIMERS_PULSE_GRAN_CFG_ADDR,m,v,HWIO_IPA_TIMERS_PULSE_GRAN_CFG_IN)
+#define HWIO_IPA_TIMERS_PULSE_GRAN_CFG_GRAN_3_BMSK                                                                     0xe00
+#define HWIO_IPA_TIMERS_PULSE_GRAN_CFG_GRAN_3_SHFT                                                                       0x9
+#define HWIO_IPA_TIMERS_PULSE_GRAN_CFG_GRAN_2_BMSK                                                                     0x1c0
+#define HWIO_IPA_TIMERS_PULSE_GRAN_CFG_GRAN_2_SHFT                                                                       0x6
+#define HWIO_IPA_TIMERS_PULSE_GRAN_CFG_GRAN_1_BMSK                                                                      0x38
+#define HWIO_IPA_TIMERS_PULSE_GRAN_CFG_GRAN_1_SHFT                                                                       0x3
+#define HWIO_IPA_TIMERS_PULSE_GRAN_CFG_GRAN_0_BMSK                                                                       0x7
+#define HWIO_IPA_TIMERS_PULSE_GRAN_CFG_GRAN_0_SHFT                                                                       0x0
+
+#define HWIO_IPA_QTIME_SMP_ADDR                                                                                   (IPA_CFG_REG_BASE      + 0x000004b8)
+#define HWIO_IPA_QTIME_SMP_PHYS                                                                                   (IPA_CFG_REG_BASE_PHYS + 0x000004b8)
+#define HWIO_IPA_QTIME_SMP_OFFS                                                                                   (IPA_CFG_REG_BASE_OFFS + 0x000004b8)
+#define HWIO_IPA_QTIME_SMP_RMSK                                                                                          0x1
+#define HWIO_IPA_QTIME_SMP_ATTR                                                                                          0x2
+#define HWIO_IPA_QTIME_SMP_OUT(v)      \
+        out_dword(HWIO_IPA_QTIME_SMP_ADDR,v)
+#define HWIO_IPA_QTIME_SMP_PULSE_BMSK                                                                                    0x1
+#define HWIO_IPA_QTIME_SMP_PULSE_SHFT                                                                                    0x0
+
+#define HWIO_IPA_QTIME_LSB_ADDR                                                                                   (IPA_CFG_REG_BASE      + 0x000004bc)
+#define HWIO_IPA_QTIME_LSB_PHYS                                                                                   (IPA_CFG_REG_BASE_PHYS + 0x000004bc)
+#define HWIO_IPA_QTIME_LSB_OFFS                                                                                   (IPA_CFG_REG_BASE_OFFS + 0x000004bc)
+#define HWIO_IPA_QTIME_LSB_RMSK                                                                                   0xffffffff
+#define HWIO_IPA_QTIME_LSB_ATTR                                                                                          0x1
+#define HWIO_IPA_QTIME_LSB_IN          \
+        in_dword_masked(HWIO_IPA_QTIME_LSB_ADDR, HWIO_IPA_QTIME_LSB_RMSK)
+#define HWIO_IPA_QTIME_LSB_INM(m)      \
+        in_dword_masked(HWIO_IPA_QTIME_LSB_ADDR, m)
+#define HWIO_IPA_QTIME_LSB_VALUE_BMSK                                                                             0xffffffff
+#define HWIO_IPA_QTIME_LSB_VALUE_SHFT                                                                                    0x0
+
+#define HWIO_IPA_QTIME_MSB_ADDR                                                                                   (IPA_CFG_REG_BASE      + 0x000004c0)
+#define HWIO_IPA_QTIME_MSB_PHYS                                                                                   (IPA_CFG_REG_BASE_PHYS + 0x000004c0)
+#define HWIO_IPA_QTIME_MSB_OFFS                                                                                   (IPA_CFG_REG_BASE_OFFS + 0x000004c0)
+#define HWIO_IPA_QTIME_MSB_RMSK                                                                                   0xffffffff
+#define HWIO_IPA_QTIME_MSB_ATTR                                                                                          0x1
+#define HWIO_IPA_QTIME_MSB_IN          \
+        in_dword_masked(HWIO_IPA_QTIME_MSB_ADDR, HWIO_IPA_QTIME_MSB_RMSK)
+#define HWIO_IPA_QTIME_MSB_INM(m)      \
+        in_dword_masked(HWIO_IPA_QTIME_MSB_ADDR, m)
+#define HWIO_IPA_QTIME_MSB_VALUE_BMSK                                                                             0xffffffff
+#define HWIO_IPA_QTIME_MSB_VALUE_SHFT                                                                                    0x0
+
+#define HWIO_IPA_SRC_RSRC_AMOUNT_REDUCE_EN_ADDR                                                                   (IPA_CFG_REG_BASE      + 0x000004c4)
+#define HWIO_IPA_SRC_RSRC_AMOUNT_REDUCE_EN_PHYS                                                                   (IPA_CFG_REG_BASE_PHYS + 0x000004c4)
+#define HWIO_IPA_SRC_RSRC_AMOUNT_REDUCE_EN_OFFS                                                                   (IPA_CFG_REG_BASE_OFFS + 0x000004c4)
+#define HWIO_IPA_SRC_RSRC_AMOUNT_REDUCE_EN_RMSK                                                                         0xff
+#define HWIO_IPA_SRC_RSRC_AMOUNT_REDUCE_EN_ATTR                                                                          0x3
+#define HWIO_IPA_SRC_RSRC_AMOUNT_REDUCE_EN_IN          \
+        in_dword_masked(HWIO_IPA_SRC_RSRC_AMOUNT_REDUCE_EN_ADDR, HWIO_IPA_SRC_RSRC_AMOUNT_REDUCE_EN_RMSK)
+#define HWIO_IPA_SRC_RSRC_AMOUNT_REDUCE_EN_INM(m)      \
+        in_dword_masked(HWIO_IPA_SRC_RSRC_AMOUNT_REDUCE_EN_ADDR, m)
+#define HWIO_IPA_SRC_RSRC_AMOUNT_REDUCE_EN_OUT(v)      \
+        out_dword(HWIO_IPA_SRC_RSRC_AMOUNT_REDUCE_EN_ADDR,v)
+#define HWIO_IPA_SRC_RSRC_AMOUNT_REDUCE_EN_OUTM(m,v) \
+        out_dword_masked_ns(HWIO_IPA_SRC_RSRC_AMOUNT_REDUCE_EN_ADDR,m,v,HWIO_IPA_SRC_RSRC_AMOUNT_REDUCE_EN_IN)
+#define HWIO_IPA_SRC_RSRC_AMOUNT_REDUCE_EN_IPA_SRC_RSRC_AMOUNT_REDUCE_EN_BMSK                                           0xff
+#define HWIO_IPA_SRC_RSRC_AMOUNT_REDUCE_EN_IPA_SRC_RSRC_AMOUNT_REDUCE_EN_SHFT                                            0x0
+
+#define HWIO_IPA_SRC_RSRC_AMOUNT_REDUCE_VALUES_0_ADDR                                                             (IPA_CFG_REG_BASE      + 0x000004c8)
+#define HWIO_IPA_SRC_RSRC_AMOUNT_REDUCE_VALUES_0_PHYS                                                             (IPA_CFG_REG_BASE_PHYS + 0x000004c8)
+#define HWIO_IPA_SRC_RSRC_AMOUNT_REDUCE_VALUES_0_OFFS                                                             (IPA_CFG_REG_BASE_OFFS + 0x000004c8)
+#define HWIO_IPA_SRC_RSRC_AMOUNT_REDUCE_VALUES_0_RMSK                                                             0x3f3f3f3f
+#define HWIO_IPA_SRC_RSRC_AMOUNT_REDUCE_VALUES_0_ATTR                                                                    0x3
+#define HWIO_IPA_SRC_RSRC_AMOUNT_REDUCE_VALUES_0_IN          \
+        in_dword_masked(HWIO_IPA_SRC_RSRC_AMOUNT_REDUCE_VALUES_0_ADDR, HWIO_IPA_SRC_RSRC_AMOUNT_REDUCE_VALUES_0_RMSK)
+#define HWIO_IPA_SRC_RSRC_AMOUNT_REDUCE_VALUES_0_INM(m)      \
+        in_dword_masked(HWIO_IPA_SRC_RSRC_AMOUNT_REDUCE_VALUES_0_ADDR, m)
+#define HWIO_IPA_SRC_RSRC_AMOUNT_REDUCE_VALUES_0_OUT(v)      \
+        out_dword(HWIO_IPA_SRC_RSRC_AMOUNT_REDUCE_VALUES_0_ADDR,v)
+#define HWIO_IPA_SRC_RSRC_AMOUNT_REDUCE_VALUES_0_OUTM(m,v) \
+        out_dword_masked_ns(HWIO_IPA_SRC_RSRC_AMOUNT_REDUCE_VALUES_0_ADDR,m,v,HWIO_IPA_SRC_RSRC_AMOUNT_REDUCE_VALUES_0_IN)
+#define HWIO_IPA_SRC_RSRC_AMOUNT_REDUCE_VALUES_0_IPA_SRC_RSRC_AMOUNT_REDUCE_VALUE_RSRC_TYPE_3_BMSK                0x3f000000
+#define HWIO_IPA_SRC_RSRC_AMOUNT_REDUCE_VALUES_0_IPA_SRC_RSRC_AMOUNT_REDUCE_VALUE_RSRC_TYPE_3_SHFT                      0x18
+#define HWIO_IPA_SRC_RSRC_AMOUNT_REDUCE_VALUES_0_IPA_SRC_RSRC_AMOUNT_REDUCE_VALUE_RSRC_TYPE_2_BMSK                  0x3f0000
+#define HWIO_IPA_SRC_RSRC_AMOUNT_REDUCE_VALUES_0_IPA_SRC_RSRC_AMOUNT_REDUCE_VALUE_RSRC_TYPE_2_SHFT                      0x10
+#define HWIO_IPA_SRC_RSRC_AMOUNT_REDUCE_VALUES_0_IPA_SRC_RSRC_AMOUNT_REDUCE_VALUE_RSRC_TYPE_1_BMSK                    0x3f00
+#define HWIO_IPA_SRC_RSRC_AMOUNT_REDUCE_VALUES_0_IPA_SRC_RSRC_AMOUNT_REDUCE_VALUE_RSRC_TYPE_1_SHFT                       0x8
+#define HWIO_IPA_SRC_RSRC_AMOUNT_REDUCE_VALUES_0_IPA_SRC_RSRC_AMOUNT_REDUCE_VALUE_RSRC_TYPE_0_BMSK                      0x3f
+#define HWIO_IPA_SRC_RSRC_AMOUNT_REDUCE_VALUES_0_IPA_SRC_RSRC_AMOUNT_REDUCE_VALUE_RSRC_TYPE_0_SHFT                       0x0
+
+#define HWIO_IPA_SRC_RSRC_AMOUNT_REDUCE_VALUES_1_ADDR                                                             (IPA_CFG_REG_BASE      + 0x000004cc)
+#define HWIO_IPA_SRC_RSRC_AMOUNT_REDUCE_VALUES_1_PHYS                                                             (IPA_CFG_REG_BASE_PHYS + 0x000004cc)
+#define HWIO_IPA_SRC_RSRC_AMOUNT_REDUCE_VALUES_1_OFFS                                                             (IPA_CFG_REG_BASE_OFFS + 0x000004cc)
+#define HWIO_IPA_SRC_RSRC_AMOUNT_REDUCE_VALUES_1_RMSK                                                                   0x3f
+#define HWIO_IPA_SRC_RSRC_AMOUNT_REDUCE_VALUES_1_ATTR                                                                    0x3
+#define HWIO_IPA_SRC_RSRC_AMOUNT_REDUCE_VALUES_1_IN          \
+        in_dword_masked(HWIO_IPA_SRC_RSRC_AMOUNT_REDUCE_VALUES_1_ADDR, HWIO_IPA_SRC_RSRC_AMOUNT_REDUCE_VALUES_1_RMSK)
+#define HWIO_IPA_SRC_RSRC_AMOUNT_REDUCE_VALUES_1_INM(m)      \
+        in_dword_masked(HWIO_IPA_SRC_RSRC_AMOUNT_REDUCE_VALUES_1_ADDR, m)
+#define HWIO_IPA_SRC_RSRC_AMOUNT_REDUCE_VALUES_1_OUT(v)      \
+        out_dword(HWIO_IPA_SRC_RSRC_AMOUNT_REDUCE_VALUES_1_ADDR,v)
+#define HWIO_IPA_SRC_RSRC_AMOUNT_REDUCE_VALUES_1_OUTM(m,v) \
+        out_dword_masked_ns(HWIO_IPA_SRC_RSRC_AMOUNT_REDUCE_VALUES_1_ADDR,m,v,HWIO_IPA_SRC_RSRC_AMOUNT_REDUCE_VALUES_1_IN)
+#define HWIO_IPA_SRC_RSRC_AMOUNT_REDUCE_VALUES_1_IPA_SRC_RSRC_AMOUNT_REDUCE_VALUE_RSRC_TYPE_4_BMSK                      0x3f
+#define HWIO_IPA_SRC_RSRC_AMOUNT_REDUCE_VALUES_1_IPA_SRC_RSRC_AMOUNT_REDUCE_VALUE_RSRC_TYPE_4_SHFT                       0x0
+
+#define HWIO_IPA_DST_RSRC_AMOUNT_REDUCE_EN_ADDR                                                                   (IPA_CFG_REG_BASE      + 0x000004d0)
+#define HWIO_IPA_DST_RSRC_AMOUNT_REDUCE_EN_PHYS                                                                   (IPA_CFG_REG_BASE_PHYS + 0x000004d0)
+#define HWIO_IPA_DST_RSRC_AMOUNT_REDUCE_EN_OFFS                                                                   (IPA_CFG_REG_BASE_OFFS + 0x000004d0)
+#define HWIO_IPA_DST_RSRC_AMOUNT_REDUCE_EN_RMSK                                                                          0xf
+#define HWIO_IPA_DST_RSRC_AMOUNT_REDUCE_EN_ATTR                                                                          0x3
+#define HWIO_IPA_DST_RSRC_AMOUNT_REDUCE_EN_IN          \
+        in_dword_masked(HWIO_IPA_DST_RSRC_AMOUNT_REDUCE_EN_ADDR, HWIO_IPA_DST_RSRC_AMOUNT_REDUCE_EN_RMSK)
+#define HWIO_IPA_DST_RSRC_AMOUNT_REDUCE_EN_INM(m)      \
+        in_dword_masked(HWIO_IPA_DST_RSRC_AMOUNT_REDUCE_EN_ADDR, m)
+#define HWIO_IPA_DST_RSRC_AMOUNT_REDUCE_EN_OUT(v)      \
+        out_dword(HWIO_IPA_DST_RSRC_AMOUNT_REDUCE_EN_ADDR,v)
+#define HWIO_IPA_DST_RSRC_AMOUNT_REDUCE_EN_OUTM(m,v) \
+        out_dword_masked_ns(HWIO_IPA_DST_RSRC_AMOUNT_REDUCE_EN_ADDR,m,v,HWIO_IPA_DST_RSRC_AMOUNT_REDUCE_EN_IN)
+#define HWIO_IPA_DST_RSRC_AMOUNT_REDUCE_EN_IPA_DST_RSRC_AMOUNT_REDUCE_EN_BMSK                                            0xf
+#define HWIO_IPA_DST_RSRC_AMOUNT_REDUCE_EN_IPA_DST_RSRC_AMOUNT_REDUCE_EN_SHFT                                            0x0
+
+#define HWIO_IPA_DST_RSRC_AMOUNT_REDUCE_VALUES_0_ADDR                                                             (IPA_CFG_REG_BASE      + 0x000004d4)
+#define HWIO_IPA_DST_RSRC_AMOUNT_REDUCE_VALUES_0_PHYS                                                             (IPA_CFG_REG_BASE_PHYS + 0x000004d4)
+#define HWIO_IPA_DST_RSRC_AMOUNT_REDUCE_VALUES_0_OFFS                                                             (IPA_CFG_REG_BASE_OFFS + 0x000004d4)
+#define HWIO_IPA_DST_RSRC_AMOUNT_REDUCE_VALUES_0_RMSK                                                                 0x3f3f
+#define HWIO_IPA_DST_RSRC_AMOUNT_REDUCE_VALUES_0_ATTR                                                                    0x3
+#define HWIO_IPA_DST_RSRC_AMOUNT_REDUCE_VALUES_0_IN          \
+        in_dword_masked(HWIO_IPA_DST_RSRC_AMOUNT_REDUCE_VALUES_0_ADDR, HWIO_IPA_DST_RSRC_AMOUNT_REDUCE_VALUES_0_RMSK)
+#define HWIO_IPA_DST_RSRC_AMOUNT_REDUCE_VALUES_0_INM(m)      \
+        in_dword_masked(HWIO_IPA_DST_RSRC_AMOUNT_REDUCE_VALUES_0_ADDR, m)
+#define HWIO_IPA_DST_RSRC_AMOUNT_REDUCE_VALUES_0_OUT(v)      \
+        out_dword(HWIO_IPA_DST_RSRC_AMOUNT_REDUCE_VALUES_0_ADDR,v)
+#define HWIO_IPA_DST_RSRC_AMOUNT_REDUCE_VALUES_0_OUTM(m,v) \
+        out_dword_masked_ns(HWIO_IPA_DST_RSRC_AMOUNT_REDUCE_VALUES_0_ADDR,m,v,HWIO_IPA_DST_RSRC_AMOUNT_REDUCE_VALUES_0_IN)
+#define HWIO_IPA_DST_RSRC_AMOUNT_REDUCE_VALUES_0_IPA_DST_RSRC_AMOUNT_REDUCE_VALUE_RSRC_TYPE_1_BMSK                    0x3f00
+#define HWIO_IPA_DST_RSRC_AMOUNT_REDUCE_VALUES_0_IPA_DST_RSRC_AMOUNT_REDUCE_VALUE_RSRC_TYPE_1_SHFT                       0x8
+#define HWIO_IPA_DST_RSRC_AMOUNT_REDUCE_VALUES_0_IPA_DST_RSRC_AMOUNT_REDUCE_VALUE_RSRC_TYPE_0_BMSK                      0x3f
+#define HWIO_IPA_DST_RSRC_AMOUNT_REDUCE_VALUES_0_IPA_DST_RSRC_AMOUNT_REDUCE_VALUE_RSRC_TYPE_0_SHFT                       0x0
+
+#define HWIO_IPA_ATOMIC_LOCK_CFG_ADDR                                                                             (IPA_CFG_REG_BASE      + 0x000004d8)
+#define HWIO_IPA_ATOMIC_LOCK_CFG_PHYS                                                                             (IPA_CFG_REG_BASE_PHYS + 0x000004d8)
+#define HWIO_IPA_ATOMIC_LOCK_CFG_OFFS                                                                             (IPA_CFG_REG_BASE_OFFS + 0x000004d8)
+#define HWIO_IPA_ATOMIC_LOCK_CFG_RMSK                                                                                   0x3f
+#define HWIO_IPA_ATOMIC_LOCK_CFG_ATTR                                                                                    0x3
+#define HWIO_IPA_ATOMIC_LOCK_CFG_IN          \
+        in_dword_masked(HWIO_IPA_ATOMIC_LOCK_CFG_ADDR, HWIO_IPA_ATOMIC_LOCK_CFG_RMSK)
+#define HWIO_IPA_ATOMIC_LOCK_CFG_INM(m)      \
+        in_dword_masked(HWIO_IPA_ATOMIC_LOCK_CFG_ADDR, m)
+#define HWIO_IPA_ATOMIC_LOCK_CFG_OUT(v)      \
+        out_dword(HWIO_IPA_ATOMIC_LOCK_CFG_ADDR,v)
+#define HWIO_IPA_ATOMIC_LOCK_CFG_OUTM(m,v) \
+        out_dword_masked_ns(HWIO_IPA_ATOMIC_LOCK_CFG_ADDR,m,v,HWIO_IPA_ATOMIC_LOCK_CFG_IN)
+#define HWIO_IPA_ATOMIC_LOCK_CFG_GROUPS_TO_MASK_BMSK                                                                    0x3f
+#define HWIO_IPA_ATOMIC_LOCK_CFG_GROUPS_TO_MASK_SHFT                                                                     0x0
+
+#define HWIO_IPA_GENERIC_RAM_ARBITER_PRIORITY_ADDR                                                                (IPA_CFG_REG_BASE      + 0x000004dc)
+#define HWIO_IPA_GENERIC_RAM_ARBITER_PRIORITY_PHYS                                                                (IPA_CFG_REG_BASE_PHYS + 0x000004dc)
+#define HWIO_IPA_GENERIC_RAM_ARBITER_PRIORITY_OFFS                                                                (IPA_CFG_REG_BASE_OFFS + 0x000004dc)
+#define HWIO_IPA_GENERIC_RAM_ARBITER_PRIORITY_RMSK                                                                   0xffff3
+#define HWIO_IPA_GENERIC_RAM_ARBITER_PRIORITY_ATTR                                                                       0x3
+#define HWIO_IPA_GENERIC_RAM_ARBITER_PRIORITY_IN          \
+        in_dword_masked(HWIO_IPA_GENERIC_RAM_ARBITER_PRIORITY_ADDR, HWIO_IPA_GENERIC_RAM_ARBITER_PRIORITY_RMSK)
+#define HWIO_IPA_GENERIC_RAM_ARBITER_PRIORITY_INM(m)      \
+        in_dword_masked(HWIO_IPA_GENERIC_RAM_ARBITER_PRIORITY_ADDR, m)
+#define HWIO_IPA_GENERIC_RAM_ARBITER_PRIORITY_OUT(v)      \
+        out_dword(HWIO_IPA_GENERIC_RAM_ARBITER_PRIORITY_ADDR,v)
+#define HWIO_IPA_GENERIC_RAM_ARBITER_PRIORITY_OUTM(m,v) \
+        out_dword_masked_ns(HWIO_IPA_GENERIC_RAM_ARBITER_PRIORITY_ADDR,m,v,HWIO_IPA_GENERIC_RAM_ARBITER_PRIORITY_IN)
+#define HWIO_IPA_GENERIC_RAM_ARBITER_PRIORITY_WR_PRIORITY_INDEX_BMSK                                                 0xff000
+#define HWIO_IPA_GENERIC_RAM_ARBITER_PRIORITY_WR_PRIORITY_INDEX_SHFT                                                     0xc
+#define HWIO_IPA_GENERIC_RAM_ARBITER_PRIORITY_RD_PRIORITY_INDEX_BMSK                                                   0xff0
+#define HWIO_IPA_GENERIC_RAM_ARBITER_PRIORITY_RD_PRIORITY_INDEX_SHFT                                                     0x4
+#define HWIO_IPA_GENERIC_RAM_ARBITER_PRIORITY_WR_PRIORITY_VALID_BMSK                                                     0x2
+#define HWIO_IPA_GENERIC_RAM_ARBITER_PRIORITY_WR_PRIORITY_VALID_SHFT                                                     0x1
+#define HWIO_IPA_GENERIC_RAM_ARBITER_PRIORITY_RD_PRIORITY_VALID_BMSK                                                     0x1
+#define HWIO_IPA_GENERIC_RAM_ARBITER_PRIORITY_RD_PRIORITY_VALID_SHFT                                                     0x0
+
+#define HWIO_IPA_SRC_RSRC_GRP_01_RSRC_TYPE_n_ADDR(n)                                                              (IPA_CFG_REG_BASE      + 0x00000500 + 0x20 * (n))
+#define HWIO_IPA_SRC_RSRC_GRP_01_RSRC_TYPE_n_PHYS(n)                                                              (IPA_CFG_REG_BASE_PHYS + 0x00000500 + 0x20 * (n))
+#define HWIO_IPA_SRC_RSRC_GRP_01_RSRC_TYPE_n_OFFS(n)                                                              (IPA_CFG_REG_BASE_OFFS + 0x00000500 + 0x20 * (n))
+#define HWIO_IPA_SRC_RSRC_GRP_01_RSRC_TYPE_n_RMSK                                                                 0x3f3f3f3f
+#define HWIO_IPA_SRC_RSRC_GRP_01_RSRC_TYPE_n_MAXn                                                                          4
+#define HWIO_IPA_SRC_RSRC_GRP_01_RSRC_TYPE_n_ATTR                                                                        0x3
+#define HWIO_IPA_SRC_RSRC_GRP_01_RSRC_TYPE_n_INI(n)        \
+        in_dword_masked(HWIO_IPA_SRC_RSRC_GRP_01_RSRC_TYPE_n_ADDR(n), HWIO_IPA_SRC_RSRC_GRP_01_RSRC_TYPE_n_RMSK)
+#define HWIO_IPA_SRC_RSRC_GRP_01_RSRC_TYPE_n_INMI(n,mask)    \
+        in_dword_masked(HWIO_IPA_SRC_RSRC_GRP_01_RSRC_TYPE_n_ADDR(n), mask)
+#define HWIO_IPA_SRC_RSRC_GRP_01_RSRC_TYPE_n_OUTI(n,val)    \
+        out_dword(HWIO_IPA_SRC_RSRC_GRP_01_RSRC_TYPE_n_ADDR(n),val)
+#define HWIO_IPA_SRC_RSRC_GRP_01_RSRC_TYPE_n_OUTMI(n,mask,val) \
+        out_dword_masked_ns(HWIO_IPA_SRC_RSRC_GRP_01_RSRC_TYPE_n_ADDR(n),mask,val,HWIO_IPA_SRC_RSRC_GRP_01_RSRC_TYPE_n_INI(n))
+#define HWIO_IPA_SRC_RSRC_GRP_01_RSRC_TYPE_n_SRC_RSRC_GRP_1_MAX_LIMIT_BMSK                                        0x3f000000
+#define HWIO_IPA_SRC_RSRC_GRP_01_RSRC_TYPE_n_SRC_RSRC_GRP_1_MAX_LIMIT_SHFT                                              0x18
+#define HWIO_IPA_SRC_RSRC_GRP_01_RSRC_TYPE_n_SRC_RSRC_GRP_1_MIN_LIMIT_BMSK                                          0x3f0000
+#define HWIO_IPA_SRC_RSRC_GRP_01_RSRC_TYPE_n_SRC_RSRC_GRP_1_MIN_LIMIT_SHFT                                              0x10
+#define HWIO_IPA_SRC_RSRC_GRP_01_RSRC_TYPE_n_SRC_RSRC_GRP_0_MAX_LIMIT_BMSK                                            0x3f00
+#define HWIO_IPA_SRC_RSRC_GRP_01_RSRC_TYPE_n_SRC_RSRC_GRP_0_MAX_LIMIT_SHFT                                               0x8
+#define HWIO_IPA_SRC_RSRC_GRP_01_RSRC_TYPE_n_SRC_RSRC_GRP_0_MIN_LIMIT_BMSK                                              0x3f
+#define HWIO_IPA_SRC_RSRC_GRP_01_RSRC_TYPE_n_SRC_RSRC_GRP_0_MIN_LIMIT_SHFT                                               0x0
+
+#define HWIO_IPA_SRC_RSRC_GRP_23_RSRC_TYPE_n_ADDR(n)                                                              (IPA_CFG_REG_BASE      + 0x00000504 + 0x20 * (n))
+#define HWIO_IPA_SRC_RSRC_GRP_23_RSRC_TYPE_n_PHYS(n)                                                              (IPA_CFG_REG_BASE_PHYS + 0x00000504 + 0x20 * (n))
+#define HWIO_IPA_SRC_RSRC_GRP_23_RSRC_TYPE_n_OFFS(n)                                                              (IPA_CFG_REG_BASE_OFFS + 0x00000504 + 0x20 * (n))
+#define HWIO_IPA_SRC_RSRC_GRP_23_RSRC_TYPE_n_RMSK                                                                 0x3f3f3f3f
+#define HWIO_IPA_SRC_RSRC_GRP_23_RSRC_TYPE_n_MAXn                                                                          4
+#define HWIO_IPA_SRC_RSRC_GRP_23_RSRC_TYPE_n_ATTR                                                                        0x3
+#define HWIO_IPA_SRC_RSRC_GRP_23_RSRC_TYPE_n_INI(n)        \
+        in_dword_masked(HWIO_IPA_SRC_RSRC_GRP_23_RSRC_TYPE_n_ADDR(n), HWIO_IPA_SRC_RSRC_GRP_23_RSRC_TYPE_n_RMSK)
+#define HWIO_IPA_SRC_RSRC_GRP_23_RSRC_TYPE_n_INMI(n,mask)    \
+        in_dword_masked(HWIO_IPA_SRC_RSRC_GRP_23_RSRC_TYPE_n_ADDR(n), mask)
+#define HWIO_IPA_SRC_RSRC_GRP_23_RSRC_TYPE_n_OUTI(n,val)    \
+        out_dword(HWIO_IPA_SRC_RSRC_GRP_23_RSRC_TYPE_n_ADDR(n),val)
+#define HWIO_IPA_SRC_RSRC_GRP_23_RSRC_TYPE_n_OUTMI(n,mask,val) \
+        out_dword_masked_ns(HWIO_IPA_SRC_RSRC_GRP_23_RSRC_TYPE_n_ADDR(n),mask,val,HWIO_IPA_SRC_RSRC_GRP_23_RSRC_TYPE_n_INI(n))
+#define HWIO_IPA_SRC_RSRC_GRP_23_RSRC_TYPE_n_SRC_RSRC_GRP_3_MAX_LIMIT_BMSK                                        0x3f000000
+#define HWIO_IPA_SRC_RSRC_GRP_23_RSRC_TYPE_n_SRC_RSRC_GRP_3_MAX_LIMIT_SHFT                                              0x18
+#define HWIO_IPA_SRC_RSRC_GRP_23_RSRC_TYPE_n_SRC_RSRC_GRP_3_MIN_LIMIT_BMSK                                          0x3f0000
+#define HWIO_IPA_SRC_RSRC_GRP_23_RSRC_TYPE_n_SRC_RSRC_GRP_3_MIN_LIMIT_SHFT                                              0x10
+#define HWIO_IPA_SRC_RSRC_GRP_23_RSRC_TYPE_n_SRC_RSRC_GRP_2_MAX_LIMIT_BMSK                                            0x3f00
+#define HWIO_IPA_SRC_RSRC_GRP_23_RSRC_TYPE_n_SRC_RSRC_GRP_2_MAX_LIMIT_SHFT                                               0x8
+#define HWIO_IPA_SRC_RSRC_GRP_23_RSRC_TYPE_n_SRC_RSRC_GRP_2_MIN_LIMIT_BMSK                                              0x3f
+#define HWIO_IPA_SRC_RSRC_GRP_23_RSRC_TYPE_n_SRC_RSRC_GRP_2_MIN_LIMIT_SHFT                                               0x0
+
+#define HWIO_IPA_SRC_RSRC_GRP_45_RSRC_TYPE_n_ADDR(n)                                                              (IPA_CFG_REG_BASE      + 0x00000508 + 0x20 * (n))
+#define HWIO_IPA_SRC_RSRC_GRP_45_RSRC_TYPE_n_PHYS(n)                                                              (IPA_CFG_REG_BASE_PHYS + 0x00000508 + 0x20 * (n))
+#define HWIO_IPA_SRC_RSRC_GRP_45_RSRC_TYPE_n_OFFS(n)                                                              (IPA_CFG_REG_BASE_OFFS + 0x00000508 + 0x20 * (n))
+#define HWIO_IPA_SRC_RSRC_GRP_45_RSRC_TYPE_n_RMSK                                                                 0x3f3f3f3f
+#define HWIO_IPA_SRC_RSRC_GRP_45_RSRC_TYPE_n_MAXn                                                                          4
+#define HWIO_IPA_SRC_RSRC_GRP_45_RSRC_TYPE_n_ATTR                                                                        0x3
+#define HWIO_IPA_SRC_RSRC_GRP_45_RSRC_TYPE_n_INI(n)        \
+        in_dword_masked(HWIO_IPA_SRC_RSRC_GRP_45_RSRC_TYPE_n_ADDR(n), HWIO_IPA_SRC_RSRC_GRP_45_RSRC_TYPE_n_RMSK)
+#define HWIO_IPA_SRC_RSRC_GRP_45_RSRC_TYPE_n_INMI(n,mask)    \
+        in_dword_masked(HWIO_IPA_SRC_RSRC_GRP_45_RSRC_TYPE_n_ADDR(n), mask)
+#define HWIO_IPA_SRC_RSRC_GRP_45_RSRC_TYPE_n_OUTI(n,val)    \
+        out_dword(HWIO_IPA_SRC_RSRC_GRP_45_RSRC_TYPE_n_ADDR(n),val)
+#define HWIO_IPA_SRC_RSRC_GRP_45_RSRC_TYPE_n_OUTMI(n,mask,val) \
+        out_dword_masked_ns(HWIO_IPA_SRC_RSRC_GRP_45_RSRC_TYPE_n_ADDR(n),mask,val,HWIO_IPA_SRC_RSRC_GRP_45_RSRC_TYPE_n_INI(n))
+#define HWIO_IPA_SRC_RSRC_GRP_45_RSRC_TYPE_n_SRC_RSRC_GRP_5_MAX_LIMIT_BMSK                                        0x3f000000
+#define HWIO_IPA_SRC_RSRC_GRP_45_RSRC_TYPE_n_SRC_RSRC_GRP_5_MAX_LIMIT_SHFT                                              0x18
+#define HWIO_IPA_SRC_RSRC_GRP_45_RSRC_TYPE_n_SRC_RSRC_GRP_5_MIN_LIMIT_BMSK                                          0x3f0000
+#define HWIO_IPA_SRC_RSRC_GRP_45_RSRC_TYPE_n_SRC_RSRC_GRP_5_MIN_LIMIT_SHFT                                              0x10
+#define HWIO_IPA_SRC_RSRC_GRP_45_RSRC_TYPE_n_SRC_RSRC_GRP_4_MAX_LIMIT_BMSK                                            0x3f00
+#define HWIO_IPA_SRC_RSRC_GRP_45_RSRC_TYPE_n_SRC_RSRC_GRP_4_MAX_LIMIT_SHFT                                               0x8
+#define HWIO_IPA_SRC_RSRC_GRP_45_RSRC_TYPE_n_SRC_RSRC_GRP_4_MIN_LIMIT_BMSK                                              0x3f
+#define HWIO_IPA_SRC_RSRC_GRP_45_RSRC_TYPE_n_SRC_RSRC_GRP_4_MIN_LIMIT_SHFT                                               0x0
+
+#define HWIO_IPA_SRC_RSRC_GRP_67_RSRC_TYPE_n_ADDR(n)                                                              (IPA_CFG_REG_BASE      + 0x0000050c + 0x20 * (n))
+#define HWIO_IPA_SRC_RSRC_GRP_67_RSRC_TYPE_n_PHYS(n)                                                              (IPA_CFG_REG_BASE_PHYS + 0x0000050c + 0x20 * (n))
+#define HWIO_IPA_SRC_RSRC_GRP_67_RSRC_TYPE_n_OFFS(n)                                                              (IPA_CFG_REG_BASE_OFFS + 0x0000050c + 0x20 * (n))
+#define HWIO_IPA_SRC_RSRC_GRP_67_RSRC_TYPE_n_RMSK                                                                 0x3f3f3f3f
+#define HWIO_IPA_SRC_RSRC_GRP_67_RSRC_TYPE_n_MAXn                                                                          4
+#define HWIO_IPA_SRC_RSRC_GRP_67_RSRC_TYPE_n_ATTR                                                                        0x3
+#define HWIO_IPA_SRC_RSRC_GRP_67_RSRC_TYPE_n_INI(n)        \
+        in_dword_masked(HWIO_IPA_SRC_RSRC_GRP_67_RSRC_TYPE_n_ADDR(n), HWIO_IPA_SRC_RSRC_GRP_67_RSRC_TYPE_n_RMSK)
+#define HWIO_IPA_SRC_RSRC_GRP_67_RSRC_TYPE_n_INMI(n,mask)    \
+        in_dword_masked(HWIO_IPA_SRC_RSRC_GRP_67_RSRC_TYPE_n_ADDR(n), mask)
+#define HWIO_IPA_SRC_RSRC_GRP_67_RSRC_TYPE_n_OUTI(n,val)    \
+        out_dword(HWIO_IPA_SRC_RSRC_GRP_67_RSRC_TYPE_n_ADDR(n),val)
+#define HWIO_IPA_SRC_RSRC_GRP_67_RSRC_TYPE_n_OUTMI(n,mask,val) \
+        out_dword_masked_ns(HWIO_IPA_SRC_RSRC_GRP_67_RSRC_TYPE_n_ADDR(n),mask,val,HWIO_IPA_SRC_RSRC_GRP_67_RSRC_TYPE_n_INI(n))
+#define HWIO_IPA_SRC_RSRC_GRP_67_RSRC_TYPE_n_SRC_RSRC_GRP_7_MAX_LIMIT_BMSK                                        0x3f000000
+#define HWIO_IPA_SRC_RSRC_GRP_67_RSRC_TYPE_n_SRC_RSRC_GRP_7_MAX_LIMIT_SHFT                                              0x18
+#define HWIO_IPA_SRC_RSRC_GRP_67_RSRC_TYPE_n_SRC_RSRC_GRP_7_MIN_LIMIT_BMSK                                          0x3f0000
+#define HWIO_IPA_SRC_RSRC_GRP_67_RSRC_TYPE_n_SRC_RSRC_GRP_7_MIN_LIMIT_SHFT                                              0x10
+#define HWIO_IPA_SRC_RSRC_GRP_67_RSRC_TYPE_n_SRC_RSRC_GRP_6_MAX_LIMIT_BMSK                                            0x3f00
+#define HWIO_IPA_SRC_RSRC_GRP_67_RSRC_TYPE_n_SRC_RSRC_GRP_6_MAX_LIMIT_SHFT                                               0x8
+#define HWIO_IPA_SRC_RSRC_GRP_67_RSRC_TYPE_n_SRC_RSRC_GRP_6_MIN_LIMIT_BMSK                                              0x3f
+#define HWIO_IPA_SRC_RSRC_GRP_67_RSRC_TYPE_n_SRC_RSRC_GRP_6_MIN_LIMIT_SHFT                                               0x0
+
+#define HWIO_IPA_SRC_RSRC_GRP_0123_RSRC_TYPE_CNT_n_ADDR(n)                                                        (IPA_CFG_REG_BASE      + 0x00000510 + 0x20 * (n))
+#define HWIO_IPA_SRC_RSRC_GRP_0123_RSRC_TYPE_CNT_n_PHYS(n)                                                        (IPA_CFG_REG_BASE_PHYS + 0x00000510 + 0x20 * (n))
+#define HWIO_IPA_SRC_RSRC_GRP_0123_RSRC_TYPE_CNT_n_OFFS(n)                                                        (IPA_CFG_REG_BASE_OFFS + 0x00000510 + 0x20 * (n))
+#define HWIO_IPA_SRC_RSRC_GRP_0123_RSRC_TYPE_CNT_n_RMSK                                                           0x3f3f3f3f
+#define HWIO_IPA_SRC_RSRC_GRP_0123_RSRC_TYPE_CNT_n_MAXn                                                                    4
+#define HWIO_IPA_SRC_RSRC_GRP_0123_RSRC_TYPE_CNT_n_ATTR                                                                  0x1
+#define HWIO_IPA_SRC_RSRC_GRP_0123_RSRC_TYPE_CNT_n_INI(n)        \
+        in_dword_masked(HWIO_IPA_SRC_RSRC_GRP_0123_RSRC_TYPE_CNT_n_ADDR(n), HWIO_IPA_SRC_RSRC_GRP_0123_RSRC_TYPE_CNT_n_RMSK, HWIO_IPA_SRC_RSRC_GRP_0123_RSRC_TYPE_CNT_n_ATTR)
+#define HWIO_IPA_SRC_RSRC_GRP_0123_RSRC_TYPE_CNT_n_INMI(n,mask)    \
+        in_dword_masked(HWIO_IPA_SRC_RSRC_GRP_0123_RSRC_TYPE_CNT_n_ADDR(n), mask, HWIO_IPA_SRC_RSRC_GRP_0123_RSRC_TYPE_CNT_n_ATTR)
+#define HWIO_IPA_SRC_RSRC_GRP_0123_RSRC_TYPE_CNT_n_SRC_RSRC_GRP_3_CNT_BMSK                                        0x3f000000
+#define HWIO_IPA_SRC_RSRC_GRP_0123_RSRC_TYPE_CNT_n_SRC_RSRC_GRP_3_CNT_SHFT                                              0x18
+#define HWIO_IPA_SRC_RSRC_GRP_0123_RSRC_TYPE_CNT_n_SRC_RSRC_GRP_2_CNT_BMSK                                          0x3f0000
+#define HWIO_IPA_SRC_RSRC_GRP_0123_RSRC_TYPE_CNT_n_SRC_RSRC_GRP_2_CNT_SHFT                                              0x10
+#define HWIO_IPA_SRC_RSRC_GRP_0123_RSRC_TYPE_CNT_n_SRC_RSRC_GRP_1_CNT_BMSK                                            0x3f00
+#define HWIO_IPA_SRC_RSRC_GRP_0123_RSRC_TYPE_CNT_n_SRC_RSRC_GRP_1_CNT_SHFT                                               0x8
+#define HWIO_IPA_SRC_RSRC_GRP_0123_RSRC_TYPE_CNT_n_SRC_RSRC_GRP_0_CNT_BMSK                                              0x3f
+#define HWIO_IPA_SRC_RSRC_GRP_0123_RSRC_TYPE_CNT_n_SRC_RSRC_GRP_0_CNT_SHFT                                               0x0
+
+#define HWIO_IPA_SRC_RSRC_GRP_4567_RSRC_TYPE_CNT_n_ADDR(n)                                                        (IPA_CFG_REG_BASE      + 0x00000514 + 0x20 * (n))
+#define HWIO_IPA_SRC_RSRC_GRP_4567_RSRC_TYPE_CNT_n_PHYS(n)                                                        (IPA_CFG_REG_BASE_PHYS + 0x00000514 + 0x20 * (n))
+#define HWIO_IPA_SRC_RSRC_GRP_4567_RSRC_TYPE_CNT_n_OFFS(n)                                                        (IPA_CFG_REG_BASE_OFFS + 0x00000514 + 0x20 * (n))
+#define HWIO_IPA_SRC_RSRC_GRP_4567_RSRC_TYPE_CNT_n_RMSK                                                               0x3f3f
+#define HWIO_IPA_SRC_RSRC_GRP_4567_RSRC_TYPE_CNT_n_MAXn                                                                    4
+#define HWIO_IPA_SRC_RSRC_GRP_4567_RSRC_TYPE_CNT_n_ATTR                                                                  0x1
+#define HWIO_IPA_SRC_RSRC_GRP_4567_RSRC_TYPE_CNT_n_INI(n)        \
+        in_dword_masked(HWIO_IPA_SRC_RSRC_GRP_4567_RSRC_TYPE_CNT_n_ADDR(n), HWIO_IPA_SRC_RSRC_GRP_4567_RSRC_TYPE_CNT_n_RMSK)
+#define HWIO_IPA_SRC_RSRC_GRP_4567_RSRC_TYPE_CNT_n_INMI(n,mask)    \
+        in_dword_masked(HWIO_IPA_SRC_RSRC_GRP_4567_RSRC_TYPE_CNT_n_ADDR(n), mask)
+#define HWIO_IPA_SRC_RSRC_GRP_4567_RSRC_TYPE_CNT_n_SRC_RSRC_GRP_5_CNT_BMSK                                            0x3f00
+#define HWIO_IPA_SRC_RSRC_GRP_4567_RSRC_TYPE_CNT_n_SRC_RSRC_GRP_5_CNT_SHFT                                               0x8
+#define HWIO_IPA_SRC_RSRC_GRP_4567_RSRC_TYPE_CNT_n_SRC_RSRC_GRP_4_CNT_BMSK                                              0x3f
+#define HWIO_IPA_SRC_RSRC_GRP_4567_RSRC_TYPE_CNT_n_SRC_RSRC_GRP_4_CNT_SHFT                                               0x0
+
+#define HWIO_IPA_SRC_RSRC_TYPE_AMOUNT_n_ADDR(n)                                                                   (IPA_CFG_REG_BASE      + 0x00000518 + 0x20 * (n))
+#define HWIO_IPA_SRC_RSRC_TYPE_AMOUNT_n_PHYS(n)                                                                   (IPA_CFG_REG_BASE_PHYS + 0x00000518 + 0x20 * (n))
+#define HWIO_IPA_SRC_RSRC_TYPE_AMOUNT_n_OFFS(n)                                                                   (IPA_CFG_REG_BASE_OFFS + 0x00000518 + 0x20 * (n))
+#define HWIO_IPA_SRC_RSRC_TYPE_AMOUNT_n_RMSK                                                                            0x3f
+#define HWIO_IPA_SRC_RSRC_TYPE_AMOUNT_n_MAXn                                                                               4
+#define HWIO_IPA_SRC_RSRC_TYPE_AMOUNT_n_ATTR                                                                             0x1
+#define HWIO_IPA_SRC_RSRC_TYPE_AMOUNT_n_INI(n)        \
+        in_dword_masked(HWIO_IPA_SRC_RSRC_TYPE_AMOUNT_n_ADDR(n), HWIO_IPA_SRC_RSRC_TYPE_AMOUNT_n_RMSK)
+#define HWIO_IPA_SRC_RSRC_TYPE_AMOUNT_n_INMI(n,mask)    \
+        in_dword_masked(HWIO_IPA_SRC_RSRC_TYPE_AMOUNT_n_ADDR(n), mask)
+#define HWIO_IPA_SRC_RSRC_TYPE_AMOUNT_n_SRC_RSRC_TYPE_AMOUNT_BMSK                                                       0x3f
+#define HWIO_IPA_SRC_RSRC_TYPE_AMOUNT_n_SRC_RSRC_TYPE_AMOUNT_SHFT                                                        0x0
+
+#define HWIO_IPA_DST_RSRC_GRP_01_RSRC_TYPE_n_ADDR(n)                                                              (IPA_CFG_REG_BASE      + 0x00000600 + 0x20 * (n))
+#define HWIO_IPA_DST_RSRC_GRP_01_RSRC_TYPE_n_PHYS(n)                                                              (IPA_CFG_REG_BASE_PHYS + 0x00000600 + 0x20 * (n))
+#define HWIO_IPA_DST_RSRC_GRP_01_RSRC_TYPE_n_OFFS(n)                                                              (IPA_CFG_REG_BASE_OFFS + 0x00000600 + 0x20 * (n))
+#define HWIO_IPA_DST_RSRC_GRP_01_RSRC_TYPE_n_RMSK                                                                 0x3f3f3f3f
+#define HWIO_IPA_DST_RSRC_GRP_01_RSRC_TYPE_n_MAXn                                                                          2
+#define HWIO_IPA_DST_RSRC_GRP_01_RSRC_TYPE_n_ATTR                                                                        0x3
+#define HWIO_IPA_DST_RSRC_GRP_01_RSRC_TYPE_n_INI(n)        \
+        in_dword_masked(HWIO_IPA_DST_RSRC_GRP_01_RSRC_TYPE_n_ADDR(n), HWIO_IPA_DST_RSRC_GRP_01_RSRC_TYPE_n_RMSK)
+#define HWIO_IPA_DST_RSRC_GRP_01_RSRC_TYPE_n_INMI(n,mask)    \
+        in_dword_masked(HWIO_IPA_DST_RSRC_GRP_01_RSRC_TYPE_n_ADDR(n), mask)
+#define HWIO_IPA_DST_RSRC_GRP_01_RSRC_TYPE_n_OUTI(n,val)    \
+        out_dword(HWIO_IPA_DST_RSRC_GRP_01_RSRC_TYPE_n_ADDR(n),val)
+#define HWIO_IPA_DST_RSRC_GRP_01_RSRC_TYPE_n_OUTMI(n,mask,val) \
+        out_dword_masked_ns(HWIO_IPA_DST_RSRC_GRP_01_RSRC_TYPE_n_ADDR(n),mask,val,HWIO_IPA_DST_RSRC_GRP_01_RSRC_TYPE_n_INI(n))
+#define HWIO_IPA_DST_RSRC_GRP_01_RSRC_TYPE_n_DST_RSRC_GRP_1_MAX_LIMIT_BMSK                                        0x3f000000
+#define HWIO_IPA_DST_RSRC_GRP_01_RSRC_TYPE_n_DST_RSRC_GRP_1_MAX_LIMIT_SHFT                                              0x18
+#define HWIO_IPA_DST_RSRC_GRP_01_RSRC_TYPE_n_DST_RSRC_GRP_1_MIN_LIMIT_BMSK                                          0x3f0000
+#define HWIO_IPA_DST_RSRC_GRP_01_RSRC_TYPE_n_DST_RSRC_GRP_1_MIN_LIMIT_SHFT                                              0x10
+#define HWIO_IPA_DST_RSRC_GRP_01_RSRC_TYPE_n_DST_RSRC_GRP_0_MAX_LIMIT_BMSK                                            0x3f00
+#define HWIO_IPA_DST_RSRC_GRP_01_RSRC_TYPE_n_DST_RSRC_GRP_0_MAX_LIMIT_SHFT                                               0x8
+#define HWIO_IPA_DST_RSRC_GRP_01_RSRC_TYPE_n_DST_RSRC_GRP_0_MIN_LIMIT_BMSK                                              0x3f
+#define HWIO_IPA_DST_RSRC_GRP_01_RSRC_TYPE_n_DST_RSRC_GRP_0_MIN_LIMIT_SHFT                                               0x0
+
+#define HWIO_IPA_DST_RSRC_GRP_23_RSRC_TYPE_n_ADDR(n)                                                              (IPA_CFG_REG_BASE      + 0x00000604 + 0x20 * (n))
+#define HWIO_IPA_DST_RSRC_GRP_23_RSRC_TYPE_n_PHYS(n)                                                              (IPA_CFG_REG_BASE_PHYS + 0x00000604 + 0x20 * (n))
+#define HWIO_IPA_DST_RSRC_GRP_23_RSRC_TYPE_n_OFFS(n)                                                              (IPA_CFG_REG_BASE_OFFS + 0x00000604 + 0x20 * (n))
+#define HWIO_IPA_DST_RSRC_GRP_23_RSRC_TYPE_n_RMSK                                                                 0x3f3f3f3f
+#define HWIO_IPA_DST_RSRC_GRP_23_RSRC_TYPE_n_MAXn                                                                          2
+#define HWIO_IPA_DST_RSRC_GRP_23_RSRC_TYPE_n_ATTR                                                                        0x3
+#define HWIO_IPA_DST_RSRC_GRP_23_RSRC_TYPE_n_INI(n)        \
+        in_dword_masked(HWIO_IPA_DST_RSRC_GRP_23_RSRC_TYPE_n_ADDR(n), HWIO_IPA_DST_RSRC_GRP_23_RSRC_TYPE_n_RMSK)
+#define HWIO_IPA_DST_RSRC_GRP_23_RSRC_TYPE_n_INMI(n,mask)    \
+        in_dword_masked(HWIO_IPA_DST_RSRC_GRP_23_RSRC_TYPE_n_ADDR(n), mask)
+#define HWIO_IPA_DST_RSRC_GRP_23_RSRC_TYPE_n_OUTI(n,val)    \
+        out_dword(HWIO_IPA_DST_RSRC_GRP_23_RSRC_TYPE_n_ADDR(n),val)
+#define HWIO_IPA_DST_RSRC_GRP_23_RSRC_TYPE_n_OUTMI(n,mask,val) \
+        out_dword_masked_ns(HWIO_IPA_DST_RSRC_GRP_23_RSRC_TYPE_n_ADDR(n),mask,val,HWIO_IPA_DST_RSRC_GRP_23_RSRC_TYPE_n_INI(n))
+#define HWIO_IPA_DST_RSRC_GRP_23_RSRC_TYPE_n_DST_RSRC_GRP_3_MAX_LIMIT_BMSK                                        0x3f000000
+#define HWIO_IPA_DST_RSRC_GRP_23_RSRC_TYPE_n_DST_RSRC_GRP_3_MAX_LIMIT_SHFT                                              0x18
+#define HWIO_IPA_DST_RSRC_GRP_23_RSRC_TYPE_n_DST_RSRC_GRP_3_MIN_LIMIT_BMSK                                          0x3f0000
+#define HWIO_IPA_DST_RSRC_GRP_23_RSRC_TYPE_n_DST_RSRC_GRP_3_MIN_LIMIT_SHFT                                              0x10
+#define HWIO_IPA_DST_RSRC_GRP_23_RSRC_TYPE_n_DST_RSRC_GRP_2_MAX_LIMIT_BMSK                                            0x3f00
+#define HWIO_IPA_DST_RSRC_GRP_23_RSRC_TYPE_n_DST_RSRC_GRP_2_MAX_LIMIT_SHFT                                               0x8
+#define HWIO_IPA_DST_RSRC_GRP_23_RSRC_TYPE_n_DST_RSRC_GRP_2_MIN_LIMIT_BMSK                                              0x3f
+#define HWIO_IPA_DST_RSRC_GRP_23_RSRC_TYPE_n_DST_RSRC_GRP_2_MIN_LIMIT_SHFT                                               0x0
+
+#define HWIO_IPA_DST_RSRC_GRP_45_RSRC_TYPE_n_ADDR(n)                                                              (IPA_CFG_REG_BASE      + 0x00000608 + 0x20 * (n))
+#define HWIO_IPA_DST_RSRC_GRP_45_RSRC_TYPE_n_PHYS(n)                                                              (IPA_CFG_REG_BASE_PHYS + 0x00000608 + 0x20 * (n))
+#define HWIO_IPA_DST_RSRC_GRP_45_RSRC_TYPE_n_OFFS(n)                                                              (IPA_CFG_REG_BASE_OFFS + 0x00000608 + 0x20 * (n))
+#define HWIO_IPA_DST_RSRC_GRP_45_RSRC_TYPE_n_RMSK                                                                 0x3f3f3f3f
+#define HWIO_IPA_DST_RSRC_GRP_45_RSRC_TYPE_n_MAXn                                                                          2
+#define HWIO_IPA_DST_RSRC_GRP_45_RSRC_TYPE_n_ATTR                                                                        0x3
+#define HWIO_IPA_DST_RSRC_GRP_45_RSRC_TYPE_n_INI(n)        \
+        in_dword_masked(HWIO_IPA_DST_RSRC_GRP_45_RSRC_TYPE_n_ADDR(n), HWIO_IPA_DST_RSRC_GRP_45_RSRC_TYPE_n_RMSK)
+#define HWIO_IPA_DST_RSRC_GRP_45_RSRC_TYPE_n_INMI(n,mask)    \
+        in_dword_masked(HWIO_IPA_DST_RSRC_GRP_45_RSRC_TYPE_n_ADDR(n), mask)
+#define HWIO_IPA_DST_RSRC_GRP_45_RSRC_TYPE_n_OUTI(n,val)    \
+        out_dword(HWIO_IPA_DST_RSRC_GRP_45_RSRC_TYPE_n_ADDR(n),val)
+#define HWIO_IPA_DST_RSRC_GRP_45_RSRC_TYPE_n_OUTMI(n,mask,val) \
+        out_dword_masked_ns(HWIO_IPA_DST_RSRC_GRP_45_RSRC_TYPE_n_ADDR(n),mask,val,HWIO_IPA_DST_RSRC_GRP_45_RSRC_TYPE_n_INI(n))
+#define HWIO_IPA_DST_RSRC_GRP_45_RSRC_TYPE_n_DST_RSRC_GRP_5_MAX_LIMIT_BMSK                                        0x3f000000
+#define HWIO_IPA_DST_RSRC_GRP_45_RSRC_TYPE_n_DST_RSRC_GRP_5_MAX_LIMIT_SHFT                                              0x18
+#define HWIO_IPA_DST_RSRC_GRP_45_RSRC_TYPE_n_DST_RSRC_GRP_5_MIN_LIMIT_BMSK                                          0x3f0000
+#define HWIO_IPA_DST_RSRC_GRP_45_RSRC_TYPE_n_DST_RSRC_GRP_5_MIN_LIMIT_SHFT                                              0x10
+#define HWIO_IPA_DST_RSRC_GRP_45_RSRC_TYPE_n_DST_RSRC_GRP_4_MAX_LIMIT_BMSK                                            0x3f00
+#define HWIO_IPA_DST_RSRC_GRP_45_RSRC_TYPE_n_DST_RSRC_GRP_4_MAX_LIMIT_SHFT                                               0x8
+#define HWIO_IPA_DST_RSRC_GRP_45_RSRC_TYPE_n_DST_RSRC_GRP_4_MIN_LIMIT_BMSK                                              0x3f
+#define HWIO_IPA_DST_RSRC_GRP_45_RSRC_TYPE_n_DST_RSRC_GRP_4_MIN_LIMIT_SHFT                                               0x0
+
+#define HWIO_IPA_DST_RSRC_GRP_67_RSRC_TYPE_n_ADDR(n)                                                              (IPA_CFG_REG_BASE      + 0x0000060c + 0x20 * (n))
+#define HWIO_IPA_DST_RSRC_GRP_67_RSRC_TYPE_n_PHYS(n)                                                              (IPA_CFG_REG_BASE_PHYS + 0x0000060c + 0x20 * (n))
+#define HWIO_IPA_DST_RSRC_GRP_67_RSRC_TYPE_n_OFFS(n)                                                              (IPA_CFG_REG_BASE_OFFS + 0x0000060c + 0x20 * (n))
+#define HWIO_IPA_DST_RSRC_GRP_67_RSRC_TYPE_n_RMSK                                                                     0x3f3f
+#define HWIO_IPA_DST_RSRC_GRP_67_RSRC_TYPE_n_MAXn                                                                          2
+#define HWIO_IPA_DST_RSRC_GRP_67_RSRC_TYPE_n_ATTR                                                                        0x3
+#define HWIO_IPA_DST_RSRC_GRP_67_RSRC_TYPE_n_INI(n)        \
+        in_dword_masked(HWIO_IPA_DST_RSRC_GRP_67_RSRC_TYPE_n_ADDR(n), HWIO_IPA_DST_RSRC_GRP_67_RSRC_TYPE_n_RMSK)
+#define HWIO_IPA_DST_RSRC_GRP_67_RSRC_TYPE_n_INMI(n,mask)    \
+        in_dword_masked(HWIO_IPA_DST_RSRC_GRP_67_RSRC_TYPE_n_ADDR(n), mask)
+#define HWIO_IPA_DST_RSRC_GRP_67_RSRC_TYPE_n_OUTI(n,val)    \
+        out_dword(HWIO_IPA_DST_RSRC_GRP_67_RSRC_TYPE_n_ADDR(n),val)
+#define HWIO_IPA_DST_RSRC_GRP_67_RSRC_TYPE_n_OUTMI(n,mask,val) \
+        out_dword_masked_ns(HWIO_IPA_DST_RSRC_GRP_67_RSRC_TYPE_n_ADDR(n),mask,val,HWIO_IPA_DST_RSRC_GRP_67_RSRC_TYPE_n_INI(n))
+#define HWIO_IPA_DST_RSRC_GRP_67_RSRC_TYPE_n_DST_RSRC_GRP_6_MAX_LIMIT_BMSK                                            0x3f00
+#define HWIO_IPA_DST_RSRC_GRP_67_RSRC_TYPE_n_DST_RSRC_GRP_6_MAX_LIMIT_SHFT                                               0x8
+#define HWIO_IPA_DST_RSRC_GRP_67_RSRC_TYPE_n_DST_RSRC_GRP_6_MIN_LIMIT_BMSK                                              0x3f
+#define HWIO_IPA_DST_RSRC_GRP_67_RSRC_TYPE_n_DST_RSRC_GRP_6_MIN_LIMIT_SHFT                                               0x0
+
+#define HWIO_IPA_DST_RSRC_GRP_0123_RSRC_TYPE_CNT_n_ADDR(n)                                                        (IPA_CFG_REG_BASE      + 0x00000610 + 0x20 * (n))
+#define HWIO_IPA_DST_RSRC_GRP_0123_RSRC_TYPE_CNT_n_PHYS(n)                                                        (IPA_CFG_REG_BASE_PHYS + 0x00000610 + 0x20 * (n))
+#define HWIO_IPA_DST_RSRC_GRP_0123_RSRC_TYPE_CNT_n_OFFS(n)                                                        (IPA_CFG_REG_BASE_OFFS + 0x00000610 + 0x20 * (n))
+#define HWIO_IPA_DST_RSRC_GRP_0123_RSRC_TYPE_CNT_n_RMSK                                                           0x3f3f3f3f
+#define HWIO_IPA_DST_RSRC_GRP_0123_RSRC_TYPE_CNT_n_MAXn                                                                    2
+#define HWIO_IPA_DST_RSRC_GRP_0123_RSRC_TYPE_CNT_n_ATTR                                                                  0x1
+#define HWIO_IPA_DST_RSRC_GRP_0123_RSRC_TYPE_CNT_n_INI(n)        \
+        in_dword_masked(HWIO_IPA_DST_RSRC_GRP_0123_RSRC_TYPE_CNT_n_ADDR(n), HWIO_IPA_DST_RSRC_GRP_0123_RSRC_TYPE_CNT_n_RMSK, HWIO_IPA_DST_RSRC_GRP_0123_RSRC_TYPE_CNT_n_ATTR)
+#define HWIO_IPA_DST_RSRC_GRP_0123_RSRC_TYPE_CNT_n_INMI(n,mask)    \
+        in_dword_masked(HWIO_IPA_DST_RSRC_GRP_0123_RSRC_TYPE_CNT_n_ADDR(n), mask, HWIO_IPA_DST_RSRC_GRP_0123_RSRC_TYPE_CNT_n_ATTR)
+#define HWIO_IPA_DST_RSRC_GRP_0123_RSRC_TYPE_CNT_n_DST_RSRC_GRP_3_CNT_BMSK                                        0x3f000000
+#define HWIO_IPA_DST_RSRC_GRP_0123_RSRC_TYPE_CNT_n_DST_RSRC_GRP_3_CNT_SHFT                                              0x18
+#define HWIO_IPA_DST_RSRC_GRP_0123_RSRC_TYPE_CNT_n_DST_RSRC_GRP_2_CNT_BMSK                                          0x3f0000
+#define HWIO_IPA_DST_RSRC_GRP_0123_RSRC_TYPE_CNT_n_DST_RSRC_GRP_2_CNT_SHFT                                              0x10
+#define HWIO_IPA_DST_RSRC_GRP_0123_RSRC_TYPE_CNT_n_DST_RSRC_GRP_1_CNT_BMSK                                            0x3f00
+#define HWIO_IPA_DST_RSRC_GRP_0123_RSRC_TYPE_CNT_n_DST_RSRC_GRP_1_CNT_SHFT                                               0x8
+#define HWIO_IPA_DST_RSRC_GRP_0123_RSRC_TYPE_CNT_n_DST_RSRC_GRP_0_CNT_BMSK                                              0x3f
+#define HWIO_IPA_DST_RSRC_GRP_0123_RSRC_TYPE_CNT_n_DST_RSRC_GRP_0_CNT_SHFT                                               0x0
+
+#define HWIO_IPA_DST_RSRC_GRP_4567_RSRC_TYPE_CNT_n_ADDR(n)                                                        (IPA_CFG_REG_BASE      + 0x00000614 + 0x20 * (n))
+#define HWIO_IPA_DST_RSRC_GRP_4567_RSRC_TYPE_CNT_n_PHYS(n)                                                        (IPA_CFG_REG_BASE_PHYS + 0x00000614 + 0x20 * (n))
+#define HWIO_IPA_DST_RSRC_GRP_4567_RSRC_TYPE_CNT_n_OFFS(n)                                                        (IPA_CFG_REG_BASE_OFFS + 0x00000614 + 0x20 * (n))
+#define HWIO_IPA_DST_RSRC_GRP_4567_RSRC_TYPE_CNT_n_RMSK                                                             0xffffff
+#define HWIO_IPA_DST_RSRC_GRP_4567_RSRC_TYPE_CNT_n_MAXn                                                                    2
+#define HWIO_IPA_DST_RSRC_GRP_4567_RSRC_TYPE_CNT_n_ATTR                                                                  0x1
+#define HWIO_IPA_DST_RSRC_GRP_4567_RSRC_TYPE_CNT_n_INI(n)        \
+        in_dword_masked(HWIO_IPA_DST_RSRC_GRP_4567_RSRC_TYPE_CNT_n_ADDR(n), HWIO_IPA_DST_RSRC_GRP_4567_RSRC_TYPE_CNT_n_RMSK)
+#define HWIO_IPA_DST_RSRC_GRP_4567_RSRC_TYPE_CNT_n_INMI(n,mask)    \
+        in_dword_masked(HWIO_IPA_DST_RSRC_GRP_4567_RSRC_TYPE_CNT_n_ADDR(n), mask)
+#define HWIO_IPA_DST_RSRC_GRP_4567_RSRC_TYPE_CNT_n_DST_RSRC_GRP_6_CNT_BMSK                                          0xff0000
+#define HWIO_IPA_DST_RSRC_GRP_4567_RSRC_TYPE_CNT_n_DST_RSRC_GRP_6_CNT_SHFT                                              0x10
+#define HWIO_IPA_DST_RSRC_GRP_4567_RSRC_TYPE_CNT_n_DST_RSRC_GRP_5_CNT_BMSK                                            0xff00
+#define HWIO_IPA_DST_RSRC_GRP_4567_RSRC_TYPE_CNT_n_DST_RSRC_GRP_5_CNT_SHFT                                               0x8
+#define HWIO_IPA_DST_RSRC_GRP_4567_RSRC_TYPE_CNT_n_DST_RSRC_GRP_4_CNT_BMSK                                              0xff
+#define HWIO_IPA_DST_RSRC_GRP_4567_RSRC_TYPE_CNT_n_DST_RSRC_GRP_4_CNT_SHFT                                               0x0
+
+#define HWIO_IPA_DST_RSRC_TYPE_AMOUNT_n_ADDR(n)                                                                   (IPA_CFG_REG_BASE      + 0x00000618 + 0x20 * (n))
+#define HWIO_IPA_DST_RSRC_TYPE_AMOUNT_n_PHYS(n)                                                                   (IPA_CFG_REG_BASE_PHYS + 0x00000618 + 0x20 * (n))
+#define HWIO_IPA_DST_RSRC_TYPE_AMOUNT_n_OFFS(n)                                                                   (IPA_CFG_REG_BASE_OFFS + 0x00000618 + 0x20 * (n))
+#define HWIO_IPA_DST_RSRC_TYPE_AMOUNT_n_RMSK                                                                            0x3f
+#define HWIO_IPA_DST_RSRC_TYPE_AMOUNT_n_MAXn                                                                               2
+#define HWIO_IPA_DST_RSRC_TYPE_AMOUNT_n_ATTR                                                                             0x1
+#define HWIO_IPA_DST_RSRC_TYPE_AMOUNT_n_INI(n)        \
+        in_dword_masked(HWIO_IPA_DST_RSRC_TYPE_AMOUNT_n_ADDR(n), HWIO_IPA_DST_RSRC_TYPE_AMOUNT_n_RMSK)
+#define HWIO_IPA_DST_RSRC_TYPE_AMOUNT_n_INMI(n,mask)    \
+        in_dword_masked(HWIO_IPA_DST_RSRC_TYPE_AMOUNT_n_ADDR(n), mask)
+#define HWIO_IPA_DST_RSRC_TYPE_AMOUNT_n_DST_RSRC_TYPE_AMOUNT_BMSK                                                       0x3f
+#define HWIO_IPA_DST_RSRC_TYPE_AMOUNT_n_DST_RSRC_TYPE_AMOUNT_SHFT                                                        0x0
+
+#define HWIO_IPA_RX_CFG_ADDR                                                                                      (IPA_CFG_REG_BASE      + 0x00000698)
+#define HWIO_IPA_RX_CFG_PHYS                                                                                      (IPA_CFG_REG_BASE_PHYS + 0x00000698)
+#define HWIO_IPA_RX_CFG_OFFS                                                                                      (IPA_CFG_REG_BASE_OFFS + 0x00000698)
+#define HWIO_IPA_RX_CFG_RMSK                                                                                             0x3
+#define HWIO_IPA_RX_CFG_ATTR                                                                                             0x3
+#define HWIO_IPA_RX_CFG_IN          \
+        in_dword_masked(HWIO_IPA_RX_CFG_ADDR, HWIO_IPA_RX_CFG_RMSK)
+#define HWIO_IPA_RX_CFG_INM(m)      \
+        in_dword_masked(HWIO_IPA_RX_CFG_ADDR, m)
+#define HWIO_IPA_RX_CFG_OUT(v)      \
+        out_dword(HWIO_IPA_RX_CFG_ADDR,v)
+#define HWIO_IPA_RX_CFG_OUTM(m,v) \
+        out_dword_masked_ns(HWIO_IPA_RX_CFG_ADDR,m,v,HWIO_IPA_RX_CFG_IN)
+#define HWIO_IPA_RX_CFG_RX_CMDQ_SPLITTER_CMDQ_PENDING_MUX_DISABLE_BMSK                                                   0x2
+#define HWIO_IPA_RX_CFG_RX_CMDQ_SPLITTER_CMDQ_PENDING_MUX_DISABLE_SHFT                                                   0x1
+#define HWIO_IPA_RX_CFG_CMDQ_SPLIT_NOT_WAIT_DATA_DESC_PRIOR_HDR_PUSH_BMSK                                                0x1
+#define HWIO_IPA_RX_CFG_CMDQ_SPLIT_NOT_WAIT_DATA_DESC_PRIOR_HDR_PUSH_SHFT                                                0x0
+
+#define HWIO_IPA_RSRC_GRP_CFG_ADDR                                                                                (IPA_CFG_REG_BASE      + 0x000006a0)
+#define HWIO_IPA_RSRC_GRP_CFG_PHYS                                                                                (IPA_CFG_REG_BASE_PHYS + 0x000006a0)
+#define HWIO_IPA_RSRC_GRP_CFG_OFFS                                                                                (IPA_CFG_REG_BASE_OFFS + 0x000006a0)
+#define HWIO_IPA_RSRC_GRP_CFG_RMSK                                                                                0x3f1ff171
+#define HWIO_IPA_RSRC_GRP_CFG_ATTR                                                                                       0x3
+#define HWIO_IPA_RSRC_GRP_CFG_IN          \
+        in_dword_masked(HWIO_IPA_RSRC_GRP_CFG_ADDR, HWIO_IPA_RSRC_GRP_CFG_RMSK)
+#define HWIO_IPA_RSRC_GRP_CFG_INM(m)      \
+        in_dword_masked(HWIO_IPA_RSRC_GRP_CFG_ADDR, m)
+#define HWIO_IPA_RSRC_GRP_CFG_OUT(v)      \
+        out_dword(HWIO_IPA_RSRC_GRP_CFG_ADDR,v)
+#define HWIO_IPA_RSRC_GRP_CFG_OUTM(m,v) \
+        out_dword_masked_ns(HWIO_IPA_RSRC_GRP_CFG_ADDR,m,v,HWIO_IPA_RSRC_GRP_CFG_IN)
+#define HWIO_IPA_RSRC_GRP_CFG_DST_GRP_SPECIAL_INDEX_BMSK                                                          0x3f000000
+#define HWIO_IPA_RSRC_GRP_CFG_DST_GRP_SPECIAL_INDEX_SHFT                                                                0x18
+#define HWIO_IPA_RSRC_GRP_CFG_DST_GRP_SPECIAL_VALID_BMSK                                                            0x100000
+#define HWIO_IPA_RSRC_GRP_CFG_DST_GRP_SPECIAL_VALID_SHFT                                                                0x14
+#define HWIO_IPA_RSRC_GRP_CFG_DST_PIPE_SPECIAL_INDEX_BMSK                                                            0xff000
+#define HWIO_IPA_RSRC_GRP_CFG_DST_PIPE_SPECIAL_INDEX_SHFT                                                                0xc
+#define HWIO_IPA_RSRC_GRP_CFG_DST_PIPE_SPECIAL_VALID_BMSK                                                              0x100
+#define HWIO_IPA_RSRC_GRP_CFG_DST_PIPE_SPECIAL_VALID_SHFT                                                                0x8
+#define HWIO_IPA_RSRC_GRP_CFG_SRC_GRP_SPECIAL_INDEX_BMSK                                                                0x70
+#define HWIO_IPA_RSRC_GRP_CFG_SRC_GRP_SPECIAL_INDEX_SHFT                                                                 0x4
+#define HWIO_IPA_RSRC_GRP_CFG_SRC_GRP_SPECIAL_VALID_BMSK                                                                 0x1
+#define HWIO_IPA_RSRC_GRP_CFG_SRC_GRP_SPECIAL_VALID_SHFT                                                                 0x0
+
+#define HWIO_IPA_RSRC_GRP_CFG_EXT_ADDR                                                                            (IPA_CFG_REG_BASE      + 0x000006a4)
+#define HWIO_IPA_RSRC_GRP_CFG_EXT_PHYS                                                                            (IPA_CFG_REG_BASE_PHYS + 0x000006a4)
+#define HWIO_IPA_RSRC_GRP_CFG_EXT_OFFS                                                                            (IPA_CFG_REG_BASE_OFFS + 0x000006a4)
+#define HWIO_IPA_RSRC_GRP_CFG_EXT_RMSK                                                                                  0x71
+#define HWIO_IPA_RSRC_GRP_CFG_EXT_ATTR                                                                                   0x3
+#define HWIO_IPA_RSRC_GRP_CFG_EXT_IN          \
+        in_dword_masked(HWIO_IPA_RSRC_GRP_CFG_EXT_ADDR, HWIO_IPA_RSRC_GRP_CFG_EXT_RMSK)
+#define HWIO_IPA_RSRC_GRP_CFG_EXT_INM(m)      \
+        in_dword_masked(HWIO_IPA_RSRC_GRP_CFG_EXT_ADDR, m)
+#define HWIO_IPA_RSRC_GRP_CFG_EXT_OUT(v)      \
+        out_dword(HWIO_IPA_RSRC_GRP_CFG_EXT_ADDR,v)
+#define HWIO_IPA_RSRC_GRP_CFG_EXT_OUTM(m,v) \
+        out_dword_masked_ns(HWIO_IPA_RSRC_GRP_CFG_EXT_ADDR,m,v,HWIO_IPA_RSRC_GRP_CFG_EXT_IN)
+#define HWIO_IPA_RSRC_GRP_CFG_EXT_SRC_GRP_2ND_PRIORITY_SPECIAL_INDEX_BMSK                                               0x70
+#define HWIO_IPA_RSRC_GRP_CFG_EXT_SRC_GRP_2ND_PRIORITY_SPECIAL_INDEX_SHFT                                                0x4
+#define HWIO_IPA_RSRC_GRP_CFG_EXT_SRC_GRP_2ND_PRIORITY_SPECIAL_VALID_BMSK                                                0x1
+#define HWIO_IPA_RSRC_GRP_CFG_EXT_SRC_GRP_2ND_PRIORITY_SPECIAL_VALID_SHFT                                                0x0
+
+#define HWIO_IPA_AXI_CFG_ADDR                                                                                     (IPA_CFG_REG_BASE      + 0x000006ac)
+#define HWIO_IPA_AXI_CFG_PHYS                                                                                     (IPA_CFG_REG_BASE_PHYS + 0x000006ac)
+#define HWIO_IPA_AXI_CFG_OFFS                                                                                     (IPA_CFG_REG_BASE_OFFS + 0x000006ac)
+#define HWIO_IPA_AXI_CFG_RMSK                                                                                            0xf
+#define HWIO_IPA_AXI_CFG_ATTR                                                                                            0x3
+#define HWIO_IPA_AXI_CFG_IN          \
+        in_dword_masked(HWIO_IPA_AXI_CFG_ADDR, HWIO_IPA_AXI_CFG_RMSK)
+#define HWIO_IPA_AXI_CFG_INM(m)      \
+        in_dword_masked(HWIO_IPA_AXI_CFG_ADDR, m)
+#define HWIO_IPA_AXI_CFG_OUT(v)      \
+        out_dword(HWIO_IPA_AXI_CFG_ADDR,v)
+#define HWIO_IPA_AXI_CFG_OUTM(m,v) \
+        out_dword_masked_ns(HWIO_IPA_AXI_CFG_ADDR,m,v,HWIO_IPA_AXI_CFG_IN)
+#define HWIO_IPA_AXI_CFG_RELAXED_ORDERING_IPA_WR_BMSK                                                                    0x8
+#define HWIO_IPA_AXI_CFG_RELAXED_ORDERING_IPA_WR_SHFT                                                                    0x3
+#define HWIO_IPA_AXI_CFG_RELAXED_ORDERING_IPA_RD_BMSK                                                                    0x4
+#define HWIO_IPA_AXI_CFG_RELAXED_ORDERING_IPA_RD_SHFT                                                                    0x2
+#define HWIO_IPA_AXI_CFG_RELAXED_ORDERING_GSI_WR_BMSK                                                                    0x2
+#define HWIO_IPA_AXI_CFG_RELAXED_ORDERING_GSI_WR_SHFT                                                                    0x1
+#define HWIO_IPA_AXI_CFG_RELAXED_ORDERING_GSI_RD_BMSK                                                                    0x1
+#define HWIO_IPA_AXI_CFG_RELAXED_ORDERING_GSI_RD_SHFT                                                                    0x0
+
+#define HWIO_IPA_AGGR_FORCE_CLOSE_n_ADDR(n)                                                                       (IPA_CFG_REG_BASE      + 0x000006b0 + 0x4 * (n))
+#define HWIO_IPA_AGGR_FORCE_CLOSE_n_PHYS(n)                                                                       (IPA_CFG_REG_BASE_PHYS + 0x000006b0 + 0x4 * (n))
+#define HWIO_IPA_AGGR_FORCE_CLOSE_n_OFFS(n)                                                                       (IPA_CFG_REG_BASE_OFFS + 0x000006b0 + 0x4 * (n))
+#define HWIO_IPA_AGGR_FORCE_CLOSE_n_RMSK                                                                          0xffffffff
+#define HWIO_IPA_AGGR_FORCE_CLOSE_n_MAXn                                                                                   1
+#define HWIO_IPA_AGGR_FORCE_CLOSE_n_ATTR                                                                                 0x2
+#define HWIO_IPA_AGGR_FORCE_CLOSE_n_OUTI(n,val)    \
+        out_dword(HWIO_IPA_AGGR_FORCE_CLOSE_n_ADDR(n),val)
+#define HWIO_IPA_AGGR_FORCE_CLOSE_n_AGGR_FORCE_CLOSE_PIPE_BITMAP_BMSK                                             0xffffffff
+#define HWIO_IPA_AGGR_FORCE_CLOSE_n_AGGR_FORCE_CLOSE_PIPE_BITMAP_SHFT                                                    0x0
+
+#define HWIO_IPA_STAT_QUOTA_BASE_n_ADDR(n)                                                                        (IPA_CFG_REG_BASE      + 0x000006d0 + 0x4 * (n))
+#define HWIO_IPA_STAT_QUOTA_BASE_n_PHYS(n)                                                                        (IPA_CFG_REG_BASE_PHYS + 0x000006d0 + 0x4 * (n))
+#define HWIO_IPA_STAT_QUOTA_BASE_n_OFFS(n)                                                                        (IPA_CFG_REG_BASE_OFFS + 0x000006d0 + 0x4 * (n))
+#define HWIO_IPA_STAT_QUOTA_BASE_n_RMSK                                                                              0x7ffff
+#define HWIO_IPA_STAT_QUOTA_BASE_n_MAXn                                                                                    1
+#define HWIO_IPA_STAT_QUOTA_BASE_n_ATTR                                                                                  0x3
+#define HWIO_IPA_STAT_QUOTA_BASE_n_INI(n)        \
+        in_dword_masked(HWIO_IPA_STAT_QUOTA_BASE_n_ADDR(n), HWIO_IPA_STAT_QUOTA_BASE_n_RMSK)
+#define HWIO_IPA_STAT_QUOTA_BASE_n_INMI(n,mask)    \
+        in_dword_masked(HWIO_IPA_STAT_QUOTA_BASE_n_ADDR(n), mask)
+#define HWIO_IPA_STAT_QUOTA_BASE_n_OUTI(n,val)    \
+        out_dword(HWIO_IPA_STAT_QUOTA_BASE_n_ADDR(n),val)
+#define HWIO_IPA_STAT_QUOTA_BASE_n_OUTMI(n,mask,val) \
+        out_dword_masked_ns(HWIO_IPA_STAT_QUOTA_BASE_n_ADDR(n),mask,val,HWIO_IPA_STAT_QUOTA_BASE_n_INI(n))
+#define HWIO_IPA_STAT_QUOTA_BASE_n_BASE_ADDR_BMSK                                                                    0x7fff8
+#define HWIO_IPA_STAT_QUOTA_BASE_n_BASE_ADDR_SHFT                                                                        0x3
+#define HWIO_IPA_STAT_QUOTA_BASE_n_BASE_ADDR_OFFSET_BMSK                                                                 0x7
+#define HWIO_IPA_STAT_QUOTA_BASE_n_BASE_ADDR_OFFSET_SHFT                                                                 0x0
+
+#define HWIO_IPA_STAT_TETHERING_BASE_n_ADDR(n)                                                                    (IPA_CFG_REG_BASE      + 0x000006e0 + 0x4 * (n))
+#define HWIO_IPA_STAT_TETHERING_BASE_n_PHYS(n)                                                                    (IPA_CFG_REG_BASE_PHYS + 0x000006e0 + 0x4 * (n))
+#define HWIO_IPA_STAT_TETHERING_BASE_n_OFFS(n)                                                                    (IPA_CFG_REG_BASE_OFFS + 0x000006e0 + 0x4 * (n))
+#define HWIO_IPA_STAT_TETHERING_BASE_n_RMSK                                                                          0x7ffff
+#define HWIO_IPA_STAT_TETHERING_BASE_n_MAXn                                                                                1
+#define HWIO_IPA_STAT_TETHERING_BASE_n_ATTR                                                                              0x3
+#define HWIO_IPA_STAT_TETHERING_BASE_n_INI(n)        \
+        in_dword_masked(HWIO_IPA_STAT_TETHERING_BASE_n_ADDR(n), HWIO_IPA_STAT_TETHERING_BASE_n_RMSK)
+#define HWIO_IPA_STAT_TETHERING_BASE_n_INMI(n,mask)    \
+        in_dword_masked(HWIO_IPA_STAT_TETHERING_BASE_n_ADDR(n), mask)
+#define HWIO_IPA_STAT_TETHERING_BASE_n_OUTI(n,val)    \
+        out_dword(HWIO_IPA_STAT_TETHERING_BASE_n_ADDR(n),val)
+#define HWIO_IPA_STAT_TETHERING_BASE_n_OUTMI(n,mask,val) \
+        out_dword_masked_ns(HWIO_IPA_STAT_TETHERING_BASE_n_ADDR(n),mask,val,HWIO_IPA_STAT_TETHERING_BASE_n_INI(n))
+#define HWIO_IPA_STAT_TETHERING_BASE_n_BASE_ADDR_BMSK                                                                0x7fff8
+#define HWIO_IPA_STAT_TETHERING_BASE_n_BASE_ADDR_SHFT                                                                    0x3
+#define HWIO_IPA_STAT_TETHERING_BASE_n_BASE_ADDR_OFFSET_BMSK                                                             0x7
+#define HWIO_IPA_STAT_TETHERING_BASE_n_BASE_ADDR_OFFSET_SHFT                                                             0x0
+
+#define HWIO_IPA_STAT_DROP_CNT_BASE_n_ADDR(n)                                                                     (IPA_CFG_REG_BASE      + 0x000006f0 + 0x4 * (n))
+#define HWIO_IPA_STAT_DROP_CNT_BASE_n_PHYS(n)                                                                     (IPA_CFG_REG_BASE_PHYS + 0x000006f0 + 0x4 * (n))
+#define HWIO_IPA_STAT_DROP_CNT_BASE_n_OFFS(n)                                                                     (IPA_CFG_REG_BASE_OFFS + 0x000006f0 + 0x4 * (n))
+#define HWIO_IPA_STAT_DROP_CNT_BASE_n_RMSK                                                                           0x7ffff
+#define HWIO_IPA_STAT_DROP_CNT_BASE_n_MAXn                                                                                 1
+#define HWIO_IPA_STAT_DROP_CNT_BASE_n_ATTR                                                                               0x3
+#define HWIO_IPA_STAT_DROP_CNT_BASE_n_INI(n)        \
+        in_dword_masked(HWIO_IPA_STAT_DROP_CNT_BASE_n_ADDR(n), HWIO_IPA_STAT_DROP_CNT_BASE_n_RMSK)
+#define HWIO_IPA_STAT_DROP_CNT_BASE_n_INMI(n,mask)    \
+        in_dword_masked(HWIO_IPA_STAT_DROP_CNT_BASE_n_ADDR(n), mask)
+#define HWIO_IPA_STAT_DROP_CNT_BASE_n_OUTI(n,val)    \
+        out_dword(HWIO_IPA_STAT_DROP_CNT_BASE_n_ADDR(n),val)
+#define HWIO_IPA_STAT_DROP_CNT_BASE_n_OUTMI(n,mask,val) \
+        out_dword_masked_ns(HWIO_IPA_STAT_DROP_CNT_BASE_n_ADDR(n),mask,val,HWIO_IPA_STAT_DROP_CNT_BASE_n_INI(n))
+#define HWIO_IPA_STAT_DROP_CNT_BASE_n_BASE_ADDR_BMSK                                                                 0x7fff8
+#define HWIO_IPA_STAT_DROP_CNT_BASE_n_BASE_ADDR_SHFT                                                                     0x3
+#define HWIO_IPA_STAT_DROP_CNT_BASE_n_BASE_ADDR_OFFSET_BMSK                                                              0x7
+#define HWIO_IPA_STAT_DROP_CNT_BASE_n_BASE_ADDR_OFFSET_SHFT                                                              0x0
+
+#define HWIO_IPA_STAT_FILTER_IPV4_BASE_ADDR                                                                       (IPA_CFG_REG_BASE      + 0x00000700)
+#define HWIO_IPA_STAT_FILTER_IPV4_BASE_PHYS                                                                       (IPA_CFG_REG_BASE_PHYS + 0x00000700)
+#define HWIO_IPA_STAT_FILTER_IPV4_BASE_OFFS                                                                       (IPA_CFG_REG_BASE_OFFS + 0x00000700)
+#define HWIO_IPA_STAT_FILTER_IPV4_BASE_RMSK                                                                          0x7ffff
+#define HWIO_IPA_STAT_FILTER_IPV4_BASE_ATTR                                                                              0x3
+#define HWIO_IPA_STAT_FILTER_IPV4_BASE_IN          \
+        in_dword_masked(HWIO_IPA_STAT_FILTER_IPV4_BASE_ADDR, HWIO_IPA_STAT_FILTER_IPV4_BASE_RMSK)
+#define HWIO_IPA_STAT_FILTER_IPV4_BASE_INM(m)      \
+        in_dword_masked(HWIO_IPA_STAT_FILTER_IPV4_BASE_ADDR, m)
+#define HWIO_IPA_STAT_FILTER_IPV4_BASE_OUT(v)      \
+        out_dword(HWIO_IPA_STAT_FILTER_IPV4_BASE_ADDR,v)
+#define HWIO_IPA_STAT_FILTER_IPV4_BASE_OUTM(m,v) \
+        out_dword_masked_ns(HWIO_IPA_STAT_FILTER_IPV4_BASE_ADDR,m,v,HWIO_IPA_STAT_FILTER_IPV4_BASE_IN)
+#define HWIO_IPA_STAT_FILTER_IPV4_BASE_BASE_ADDR_BMSK                                                                0x7fff8
+#define HWIO_IPA_STAT_FILTER_IPV4_BASE_BASE_ADDR_SHFT                                                                    0x3
+#define HWIO_IPA_STAT_FILTER_IPV4_BASE_BASE_ADDR_OFFSET_BMSK                                                             0x7
+#define HWIO_IPA_STAT_FILTER_IPV4_BASE_BASE_ADDR_OFFSET_SHFT                                                             0x0
+
+#define HWIO_IPA_STAT_FILTER_IPV6_BASE_ADDR                                                                       (IPA_CFG_REG_BASE      + 0x00000704)
+#define HWIO_IPA_STAT_FILTER_IPV6_BASE_PHYS                                                                       (IPA_CFG_REG_BASE_PHYS + 0x00000704)
+#define HWIO_IPA_STAT_FILTER_IPV6_BASE_OFFS                                                                       (IPA_CFG_REG_BASE_OFFS + 0x00000704)
+#define HWIO_IPA_STAT_FILTER_IPV6_BASE_RMSK                                                                          0x7ffff
+#define HWIO_IPA_STAT_FILTER_IPV6_BASE_ATTR                                                                              0x3
+#define HWIO_IPA_STAT_FILTER_IPV6_BASE_IN          \
+        in_dword_masked(HWIO_IPA_STAT_FILTER_IPV6_BASE_ADDR, HWIO_IPA_STAT_FILTER_IPV6_BASE_RMSK)
+#define HWIO_IPA_STAT_FILTER_IPV6_BASE_INM(m)      \
+        in_dword_masked(HWIO_IPA_STAT_FILTER_IPV6_BASE_ADDR, m)
+#define HWIO_IPA_STAT_FILTER_IPV6_BASE_OUT(v)      \
+        out_dword(HWIO_IPA_STAT_FILTER_IPV6_BASE_ADDR,v)
+#define HWIO_IPA_STAT_FILTER_IPV6_BASE_OUTM(m,v) \
+        out_dword_masked_ns(HWIO_IPA_STAT_FILTER_IPV6_BASE_ADDR,m,v,HWIO_IPA_STAT_FILTER_IPV6_BASE_IN)
+#define HWIO_IPA_STAT_FILTER_IPV6_BASE_BASE_ADDR_BMSK                                                                0x7fff8
+#define HWIO_IPA_STAT_FILTER_IPV6_BASE_BASE_ADDR_SHFT                                                                    0x3
+#define HWIO_IPA_STAT_FILTER_IPV6_BASE_BASE_ADDR_OFFSET_BMSK                                                             0x7
+#define HWIO_IPA_STAT_FILTER_IPV6_BASE_BASE_ADDR_OFFSET_SHFT                                                             0x0
+
+#define HWIO_IPA_STAT_ROUTER_IPV4_BASE_ADDR                                                                       (IPA_CFG_REG_BASE      + 0x00000708)
+#define HWIO_IPA_STAT_ROUTER_IPV4_BASE_PHYS                                                                       (IPA_CFG_REG_BASE_PHYS + 0x00000708)
+#define HWIO_IPA_STAT_ROUTER_IPV4_BASE_OFFS                                                                       (IPA_CFG_REG_BASE_OFFS + 0x00000708)
+#define HWIO_IPA_STAT_ROUTER_IPV4_BASE_RMSK                                                                          0x7ffff
+#define HWIO_IPA_STAT_ROUTER_IPV4_BASE_ATTR                                                                              0x3
+#define HWIO_IPA_STAT_ROUTER_IPV4_BASE_IN          \
+        in_dword_masked(HWIO_IPA_STAT_ROUTER_IPV4_BASE_ADDR, HWIO_IPA_STAT_ROUTER_IPV4_BASE_RMSK)
+#define HWIO_IPA_STAT_ROUTER_IPV4_BASE_INM(m)      \
+        in_dword_masked(HWIO_IPA_STAT_ROUTER_IPV4_BASE_ADDR, m)
+#define HWIO_IPA_STAT_ROUTER_IPV4_BASE_OUT(v)      \
+        out_dword(HWIO_IPA_STAT_ROUTER_IPV4_BASE_ADDR,v)
+#define HWIO_IPA_STAT_ROUTER_IPV4_BASE_OUTM(m,v) \
+        out_dword_masked_ns(HWIO_IPA_STAT_ROUTER_IPV4_BASE_ADDR,m,v,HWIO_IPA_STAT_ROUTER_IPV4_BASE_IN)
+#define HWIO_IPA_STAT_ROUTER_IPV4_BASE_BASE_ADDR_BMSK                                                                0x7fff8
+#define HWIO_IPA_STAT_ROUTER_IPV4_BASE_BASE_ADDR_SHFT                                                                    0x3
+#define HWIO_IPA_STAT_ROUTER_IPV4_BASE_BASE_ADDR_OFFSET_BMSK                                                             0x7
+#define HWIO_IPA_STAT_ROUTER_IPV4_BASE_BASE_ADDR_OFFSET_SHFT                                                             0x0
+
+#define HWIO_IPA_STAT_ROUTER_IPV6_BASE_ADDR                                                                       (IPA_CFG_REG_BASE      + 0x0000070c)
+#define HWIO_IPA_STAT_ROUTER_IPV6_BASE_PHYS                                                                       (IPA_CFG_REG_BASE_PHYS + 0x0000070c)
+#define HWIO_IPA_STAT_ROUTER_IPV6_BASE_OFFS                                                                       (IPA_CFG_REG_BASE_OFFS + 0x0000070c)
+#define HWIO_IPA_STAT_ROUTER_IPV6_BASE_RMSK                                                                          0x7ffff
+#define HWIO_IPA_STAT_ROUTER_IPV6_BASE_ATTR                                                                              0x3
+#define HWIO_IPA_STAT_ROUTER_IPV6_BASE_IN          \
+        in_dword_masked(HWIO_IPA_STAT_ROUTER_IPV6_BASE_ADDR, HWIO_IPA_STAT_ROUTER_IPV6_BASE_RMSK)
+#define HWIO_IPA_STAT_ROUTER_IPV6_BASE_INM(m)      \
+        in_dword_masked(HWIO_IPA_STAT_ROUTER_IPV6_BASE_ADDR, m)
+#define HWIO_IPA_STAT_ROUTER_IPV6_BASE_OUT(v)      \
+        out_dword(HWIO_IPA_STAT_ROUTER_IPV6_BASE_ADDR,v)
+#define HWIO_IPA_STAT_ROUTER_IPV6_BASE_OUTM(m,v) \
+        out_dword_masked_ns(HWIO_IPA_STAT_ROUTER_IPV6_BASE_ADDR,m,v,HWIO_IPA_STAT_ROUTER_IPV6_BASE_IN)
+#define HWIO_IPA_STAT_ROUTER_IPV6_BASE_BASE_ADDR_BMSK                                                                0x7fff8
+#define HWIO_IPA_STAT_ROUTER_IPV6_BASE_BASE_ADDR_SHFT                                                                    0x3
+#define HWIO_IPA_STAT_ROUTER_IPV6_BASE_BASE_ADDR_OFFSET_BMSK                                                             0x7
+#define HWIO_IPA_STAT_ROUTER_IPV6_BASE_BASE_ADDR_OFFSET_SHFT                                                             0x0
+
+#define HWIO_IPA_STAT_QUOTA_MASK_EE_n_REG_k_ADDR(n,k)                                                             (IPA_CFG_REG_BASE      + 0x00000710 + 0x4 * (n) + 0x8 * (k))
+#define HWIO_IPA_STAT_QUOTA_MASK_EE_n_REG_k_PHYS(n,k)                                                             (IPA_CFG_REG_BASE_PHYS + 0x00000710 + 0x4 * (n) + 0x8 * (k))
+#define HWIO_IPA_STAT_QUOTA_MASK_EE_n_REG_k_OFFS(n,k)                                                             (IPA_CFG_REG_BASE_OFFS + 0x00000710 + 0x4 * (n) + 0x8 * (k))
+#define HWIO_IPA_STAT_QUOTA_MASK_EE_n_REG_k_RMSK                                                                  0xffffffff
+#define HWIO_IPA_STAT_QUOTA_MASK_EE_n_REG_k_MAXn                                                                           1
+#define HWIO_IPA_STAT_QUOTA_MASK_EE_n_REG_k_MAXk                                                                           1
+#define HWIO_IPA_STAT_QUOTA_MASK_EE_n_REG_k_ATTR                                                                         0x3
+#define HWIO_IPA_STAT_QUOTA_MASK_EE_n_REG_k_INI2(n,k)        \
+        in_dword_masked(HWIO_IPA_STAT_QUOTA_MASK_EE_n_REG_k_ADDR(n,k), HWIO_IPA_STAT_QUOTA_MASK_EE_n_REG_k_RMSK)
+#define HWIO_IPA_STAT_QUOTA_MASK_EE_n_REG_k_INMI2(n,k,mask)    \
+        in_dword_masked(HWIO_IPA_STAT_QUOTA_MASK_EE_n_REG_k_ADDR(n,k), mask)
+#define HWIO_IPA_STAT_QUOTA_MASK_EE_n_REG_k_OUTI2(n,k,val)    \
+        out_dword(HWIO_IPA_STAT_QUOTA_MASK_EE_n_REG_k_ADDR(n,k),val)
+#define HWIO_IPA_STAT_QUOTA_MASK_EE_n_REG_k_OUTMI2(n,k,mask,val) \
+        out_dword_masked_ns(HWIO_IPA_STAT_QUOTA_MASK_EE_n_REG_k_ADDR(n,k),mask,val,HWIO_IPA_STAT_QUOTA_MASK_EE_n_REG_k_INI2(n,k))
+#define HWIO_IPA_STAT_QUOTA_MASK_EE_n_REG_k_PIPE_MASK_BMSK                                                        0xffffffff
+#define HWIO_IPA_STAT_QUOTA_MASK_EE_n_REG_k_PIPE_MASK_SHFT                                                               0x0
+
+#define HWIO_IPA_STAT_TETHERING_MASK_EE_n_REG_k_ADDR(n,k)                                                         (IPA_CFG_REG_BASE      + 0x00000750 + 0x4 * (n) + 0x8 * (k))
+#define HWIO_IPA_STAT_TETHERING_MASK_EE_n_REG_k_PHYS(n,k)                                                         (IPA_CFG_REG_BASE_PHYS + 0x00000750 + 0x4 * (n) + 0x8 * (k))
+#define HWIO_IPA_STAT_TETHERING_MASK_EE_n_REG_k_OFFS(n,k)                                                         (IPA_CFG_REG_BASE_OFFS + 0x00000750 + 0x4 * (n) + 0x8 * (k))
+#define HWIO_IPA_STAT_TETHERING_MASK_EE_n_REG_k_RMSK                                                              0xffffffff
+#define HWIO_IPA_STAT_TETHERING_MASK_EE_n_REG_k_MAXn                                                                       1
+#define HWIO_IPA_STAT_TETHERING_MASK_EE_n_REG_k_MAXk                                                                       1
+#define HWIO_IPA_STAT_TETHERING_MASK_EE_n_REG_k_ATTR                                                                     0x3
+#define HWIO_IPA_STAT_TETHERING_MASK_EE_n_REG_k_INI2(n,k)        \
+        in_dword_masked(HWIO_IPA_STAT_TETHERING_MASK_EE_n_REG_k_ADDR(n,k), HWIO_IPA_STAT_TETHERING_MASK_EE_n_REG_k_RMSK)
+#define HWIO_IPA_STAT_TETHERING_MASK_EE_n_REG_k_INMI2(n,k,mask)    \
+        in_dword_masked(HWIO_IPA_STAT_TETHERING_MASK_EE_n_REG_k_ADDR(n,k), mask)
+#define HWIO_IPA_STAT_TETHERING_MASK_EE_n_REG_k_OUTI2(n,k,val)    \
+        out_dword(HWIO_IPA_STAT_TETHERING_MASK_EE_n_REG_k_ADDR(n,k),val)
+#define HWIO_IPA_STAT_TETHERING_MASK_EE_n_REG_k_OUTMI2(n,k,mask,val) \
+        out_dword_masked_ns(HWIO_IPA_STAT_TETHERING_MASK_EE_n_REG_k_ADDR(n,k),mask,val,HWIO_IPA_STAT_TETHERING_MASK_EE_n_REG_k_INI2(n,k))
+#define HWIO_IPA_STAT_TETHERING_MASK_EE_n_REG_k_PIPE_MASK_BMSK                                                    0xffffffff
+#define HWIO_IPA_STAT_TETHERING_MASK_EE_n_REG_k_PIPE_MASK_SHFT                                                           0x0
+
+#define HWIO_IPA_STAT_DROP_CNT_MASK_EE_n_REG_k_ADDR(n,k)                                                          (IPA_CFG_REG_BASE      + 0x00000790 + 0x4 * (n) + 0x8 * (k))
+#define HWIO_IPA_STAT_DROP_CNT_MASK_EE_n_REG_k_PHYS(n,k)                                                          (IPA_CFG_REG_BASE_PHYS + 0x00000790 + 0x4 * (n) + 0x8 * (k))
+#define HWIO_IPA_STAT_DROP_CNT_MASK_EE_n_REG_k_OFFS(n,k)                                                          (IPA_CFG_REG_BASE_OFFS + 0x00000790 + 0x4 * (n) + 0x8 * (k))
+#define HWIO_IPA_STAT_DROP_CNT_MASK_EE_n_REG_k_RMSK                                                               0xffffffff
+#define HWIO_IPA_STAT_DROP_CNT_MASK_EE_n_REG_k_MAXn                                                                        1
+#define HWIO_IPA_STAT_DROP_CNT_MASK_EE_n_REG_k_MAXk                                                                        1
+#define HWIO_IPA_STAT_DROP_CNT_MASK_EE_n_REG_k_ATTR                                                                      0x3
+#define HWIO_IPA_STAT_DROP_CNT_MASK_EE_n_REG_k_INI2(n,k)        \
+        in_dword_masked(HWIO_IPA_STAT_DROP_CNT_MASK_EE_n_REG_k_ADDR(n,k), HWIO_IPA_STAT_DROP_CNT_MASK_EE_n_REG_k_RMSK)
+#define HWIO_IPA_STAT_DROP_CNT_MASK_EE_n_REG_k_INMI2(n,k,mask)    \
+        in_dword_masked(HWIO_IPA_STAT_DROP_CNT_MASK_EE_n_REG_k_ADDR(n,k), mask)
+#define HWIO_IPA_STAT_DROP_CNT_MASK_EE_n_REG_k_OUTI2(n,k,val)    \
+        out_dword(HWIO_IPA_STAT_DROP_CNT_MASK_EE_n_REG_k_ADDR(n,k),val)
+#define HWIO_IPA_STAT_DROP_CNT_MASK_EE_n_REG_k_OUTMI2(n,k,mask,val) \
+        out_dword_masked_ns(HWIO_IPA_STAT_DROP_CNT_MASK_EE_n_REG_k_ADDR(n,k),mask,val,HWIO_IPA_STAT_DROP_CNT_MASK_EE_n_REG_k_INI2(n,k))
+#define HWIO_IPA_STAT_DROP_CNT_MASK_EE_n_REG_k_PIPE_MASK_BMSK                                                     0xffffffff
+#define HWIO_IPA_STAT_DROP_CNT_MASK_EE_n_REG_k_PIPE_MASK_SHFT                                                            0x0
+
+#define HWIO_IPA_NLO_PP_CFG1_ADDR                                                                                 (IPA_CFG_REG_BASE      + 0x000007d0)
+#define HWIO_IPA_NLO_PP_CFG1_PHYS                                                                                 (IPA_CFG_REG_BASE_PHYS + 0x000007d0)
+#define HWIO_IPA_NLO_PP_CFG1_OFFS                                                                                 (IPA_CFG_REG_BASE_OFFS + 0x000007d0)
+#define HWIO_IPA_NLO_PP_CFG1_RMSK                                                                                 0xffffffff
+#define HWIO_IPA_NLO_PP_CFG1_ATTR                                                                                        0x3
+#define HWIO_IPA_NLO_PP_CFG1_IN          \
+        in_dword_masked(HWIO_IPA_NLO_PP_CFG1_ADDR, HWIO_IPA_NLO_PP_CFG1_RMSK)
+#define HWIO_IPA_NLO_PP_CFG1_INM(m)      \
+        in_dword_masked(HWIO_IPA_NLO_PP_CFG1_ADDR, m)
+#define HWIO_IPA_NLO_PP_CFG1_OUT(v)      \
+        out_dword(HWIO_IPA_NLO_PP_CFG1_ADDR,v)
+#define HWIO_IPA_NLO_PP_CFG1_OUTM(m,v) \
+        out_dword_masked_ns(HWIO_IPA_NLO_PP_CFG1_ADDR,m,v,HWIO_IPA_NLO_PP_CFG1_IN)
+#define HWIO_IPA_NLO_PP_CFG1_NLO_ACK_MAX_VP_BMSK                                                                  0xff000000
+#define HWIO_IPA_NLO_PP_CFG1_NLO_ACK_MAX_VP_SHFT                                                                        0x18
+#define HWIO_IPA_NLO_PP_CFG1_NLO_STATUS_PP_BMSK                                                                     0xff0000
+#define HWIO_IPA_NLO_PP_CFG1_NLO_STATUS_PP_SHFT                                                                         0x10
+#define HWIO_IPA_NLO_PP_CFG1_NLO_DATA_PP_BMSK                                                                         0xff00
+#define HWIO_IPA_NLO_PP_CFG1_NLO_DATA_PP_SHFT                                                                            0x8
+#define HWIO_IPA_NLO_PP_CFG1_NLO_ACK_PP_BMSK                                                                            0xff
+#define HWIO_IPA_NLO_PP_CFG1_NLO_ACK_PP_SHFT                                                                             0x0
+
+#define HWIO_IPA_NLO_PP_CFG2_ADDR                                                                                 (IPA_CFG_REG_BASE      + 0x000007d4)
+#define HWIO_IPA_NLO_PP_CFG2_PHYS                                                                                 (IPA_CFG_REG_BASE_PHYS + 0x000007d4)
+#define HWIO_IPA_NLO_PP_CFG2_OFFS                                                                                 (IPA_CFG_REG_BASE_OFFS + 0x000007d4)
+#define HWIO_IPA_NLO_PP_CFG2_RMSK                                                                                    0x7ffff
+#define HWIO_IPA_NLO_PP_CFG2_ATTR                                                                                        0x3
+#define HWIO_IPA_NLO_PP_CFG2_IN          \
+        in_dword_masked(HWIO_IPA_NLO_PP_CFG2_ADDR, HWIO_IPA_NLO_PP_CFG2_RMSK)
+#define HWIO_IPA_NLO_PP_CFG2_INM(m)      \
+        in_dword_masked(HWIO_IPA_NLO_PP_CFG2_ADDR, m)
+#define HWIO_IPA_NLO_PP_CFG2_OUT(v)      \
+        out_dword(HWIO_IPA_NLO_PP_CFG2_ADDR,v)
+#define HWIO_IPA_NLO_PP_CFG2_OUTM(m,v) \
+        out_dword_masked_ns(HWIO_IPA_NLO_PP_CFG2_ADDR,m,v,HWIO_IPA_NLO_PP_CFG2_IN)
+#define HWIO_IPA_NLO_PP_CFG2_NLO_STATUS_BUFFER_MODE_BMSK                                                             0x40000
+#define HWIO_IPA_NLO_PP_CFG2_NLO_STATUS_BUFFER_MODE_SHFT                                                                0x12
+#define HWIO_IPA_NLO_PP_CFG2_NLO_DATA_BUFFER_MODE_BMSK                                                               0x20000
+#define HWIO_IPA_NLO_PP_CFG2_NLO_DATA_BUFFER_MODE_SHFT                                                                  0x11
+#define HWIO_IPA_NLO_PP_CFG2_NLO_ACK_BUFFER_MODE_BMSK                                                                0x10000
+#define HWIO_IPA_NLO_PP_CFG2_NLO_ACK_BUFFER_MODE_SHFT                                                                   0x10
+#define HWIO_IPA_NLO_PP_CFG2_NLO_DATA_CLOSE_PADD_BMSK                                                                 0xff00
+#define HWIO_IPA_NLO_PP_CFG2_NLO_DATA_CLOSE_PADD_SHFT                                                                    0x8
+#define HWIO_IPA_NLO_PP_CFG2_NLO_ACK_CLOSE_PADD_BMSK                                                                    0xff
+#define HWIO_IPA_NLO_PP_CFG2_NLO_ACK_CLOSE_PADD_SHFT                                                                     0x0
+
+#define HWIO_IPA_NLO_MIN_DSM_CFG_ADDR                                                                             (IPA_CFG_REG_BASE      + 0x000007d8)
+#define HWIO_IPA_NLO_MIN_DSM_CFG_PHYS                                                                             (IPA_CFG_REG_BASE_PHYS + 0x000007d8)
+#define HWIO_IPA_NLO_MIN_DSM_CFG_OFFS                                                                             (IPA_CFG_REG_BASE_OFFS + 0x000007d8)
+#define HWIO_IPA_NLO_MIN_DSM_CFG_RMSK                                                                             0xffffffff
+#define HWIO_IPA_NLO_MIN_DSM_CFG_ATTR                                                                                    0x3
+#define HWIO_IPA_NLO_MIN_DSM_CFG_IN          \
+        in_dword_masked(HWIO_IPA_NLO_MIN_DSM_CFG_ADDR, HWIO_IPA_NLO_MIN_DSM_CFG_RMSK)
+#define HWIO_IPA_NLO_MIN_DSM_CFG_INM(m)      \
+        in_dword_masked(HWIO_IPA_NLO_MIN_DSM_CFG_ADDR, m)
+#define HWIO_IPA_NLO_MIN_DSM_CFG_OUT(v)      \
+        out_dword(HWIO_IPA_NLO_MIN_DSM_CFG_ADDR,v)
+#define HWIO_IPA_NLO_MIN_DSM_CFG_OUTM(m,v) \
+        out_dword_masked_ns(HWIO_IPA_NLO_MIN_DSM_CFG_ADDR,m,v,HWIO_IPA_NLO_MIN_DSM_CFG_IN)
+#define HWIO_IPA_NLO_MIN_DSM_CFG_NLO_DATA_MIN_DSM_LEN_BMSK                                                        0xffff0000
+#define HWIO_IPA_NLO_MIN_DSM_CFG_NLO_DATA_MIN_DSM_LEN_SHFT                                                              0x10
+#define HWIO_IPA_NLO_MIN_DSM_CFG_NLO_ACK_MIN_DSM_LEN_BMSK                                                             0xffff
+#define HWIO_IPA_NLO_MIN_DSM_CFG_NLO_ACK_MIN_DSM_LEN_SHFT                                                                0x0
+
+#define HWIO_IPA_NLO_VP_AGGR_CFG_LSB_n_ADDR(n)                                                                    (IPA_CFG_REG_BASE      + 0x00000800 + 0x8 * (n))
+#define HWIO_IPA_NLO_VP_AGGR_CFG_LSB_n_PHYS(n)                                                                    (IPA_CFG_REG_BASE_PHYS + 0x00000800 + 0x8 * (n))
+#define HWIO_IPA_NLO_VP_AGGR_CFG_LSB_n_OFFS(n)                                                                    (IPA_CFG_REG_BASE_OFFS + 0x00000800 + 0x8 * (n))
+#define HWIO_IPA_NLO_VP_AGGR_CFG_LSB_n_RMSK                                                                          0x7ffff
+#define HWIO_IPA_NLO_VP_AGGR_CFG_LSB_n_MAXn                                                                               31
+#define HWIO_IPA_NLO_VP_AGGR_CFG_LSB_n_ATTR                                                                              0x3
+#define HWIO_IPA_NLO_VP_AGGR_CFG_LSB_n_INI(n)        \
+        in_dword_masked(HWIO_IPA_NLO_VP_AGGR_CFG_LSB_n_ADDR(n), HWIO_IPA_NLO_VP_AGGR_CFG_LSB_n_RMSK)
+#define HWIO_IPA_NLO_VP_AGGR_CFG_LSB_n_INMI(n,mask)    \
+        in_dword_masked(HWIO_IPA_NLO_VP_AGGR_CFG_LSB_n_ADDR(n), mask)
+#define HWIO_IPA_NLO_VP_AGGR_CFG_LSB_n_OUTI(n,val)    \
+        out_dword(HWIO_IPA_NLO_VP_AGGR_CFG_LSB_n_ADDR(n),val)
+#define HWIO_IPA_NLO_VP_AGGR_CFG_LSB_n_OUTMI(n,mask,val) \
+        out_dword_masked_ns(HWIO_IPA_NLO_VP_AGGR_CFG_LSB_n_ADDR(n),mask,val,HWIO_IPA_NLO_VP_AGGR_CFG_LSB_n_INI(n))
+#define HWIO_IPA_NLO_VP_AGGR_CFG_LSB_n_VP_AGGR_GRAN_SEL_BMSK                                                         0x40000
+#define HWIO_IPA_NLO_VP_AGGR_CFG_LSB_n_VP_AGGR_GRAN_SEL_SHFT                                                            0x12
+#define HWIO_IPA_NLO_VP_AGGR_CFG_LSB_n_VP_HARD_BYTE_LIMIT_EN_BMSK                                                    0x20000
+#define HWIO_IPA_NLO_VP_AGGR_CFG_LSB_n_VP_HARD_BYTE_LIMIT_EN_SHFT                                                       0x11
+#define HWIO_IPA_NLO_VP_AGGR_CFG_LSB_n_VP_BYTE_LIMIT_BMSK                                                            0x1f800
+#define HWIO_IPA_NLO_VP_AGGR_CFG_LSB_n_VP_BYTE_LIMIT_SHFT                                                                0xb
+#define HWIO_IPA_NLO_VP_AGGR_CFG_LSB_n_VP_TIME_LIMIT_BMSK                                                              0x7c0
+#define HWIO_IPA_NLO_VP_AGGR_CFG_LSB_n_VP_TIME_LIMIT_SHFT                                                                0x6
+#define HWIO_IPA_NLO_VP_AGGR_CFG_LSB_n_VP_PKT_LIMIT_BMSK                                                                0x3f
+#define HWIO_IPA_NLO_VP_AGGR_CFG_LSB_n_VP_PKT_LIMIT_SHFT                                                                 0x0
+
+#define HWIO_IPA_NLO_VP_LIMIT_CFG_n_ADDR(n)                                                                       (IPA_CFG_REG_BASE      + 0x00000804 + 0x8 * (n))
+#define HWIO_IPA_NLO_VP_LIMIT_CFG_n_PHYS(n)                                                                       (IPA_CFG_REG_BASE_PHYS + 0x00000804 + 0x8 * (n))
+#define HWIO_IPA_NLO_VP_LIMIT_CFG_n_OFFS(n)                                                                       (IPA_CFG_REG_BASE_OFFS + 0x00000804 + 0x8 * (n))
+#define HWIO_IPA_NLO_VP_LIMIT_CFG_n_RMSK                                                                          0xffffffff
+#define HWIO_IPA_NLO_VP_LIMIT_CFG_n_MAXn                                                                                  31
+#define HWIO_IPA_NLO_VP_LIMIT_CFG_n_ATTR                                                                                 0x3
+#define HWIO_IPA_NLO_VP_LIMIT_CFG_n_INI(n)        \
+        in_dword_masked(HWIO_IPA_NLO_VP_LIMIT_CFG_n_ADDR(n), HWIO_IPA_NLO_VP_LIMIT_CFG_n_RMSK)
+#define HWIO_IPA_NLO_VP_LIMIT_CFG_n_INMI(n,mask)    \
+        in_dword_masked(HWIO_IPA_NLO_VP_LIMIT_CFG_n_ADDR(n), mask)
+#define HWIO_IPA_NLO_VP_LIMIT_CFG_n_OUTI(n,val)    \
+        out_dword(HWIO_IPA_NLO_VP_LIMIT_CFG_n_ADDR(n),val)
+#define HWIO_IPA_NLO_VP_LIMIT_CFG_n_OUTMI(n,mask,val) \
+        out_dword_masked_ns(HWIO_IPA_NLO_VP_LIMIT_CFG_n_ADDR(n),mask,val,HWIO_IPA_NLO_VP_LIMIT_CFG_n_INI(n))
+#define HWIO_IPA_NLO_VP_LIMIT_CFG_n_UPPER_SIZE_BMSK                                                               0xffff0000
+#define HWIO_IPA_NLO_VP_LIMIT_CFG_n_UPPER_SIZE_SHFT                                                                     0x10
+#define HWIO_IPA_NLO_VP_LIMIT_CFG_n_LOWER_SIZE_BMSK                                                                   0xffff
+#define HWIO_IPA_NLO_VP_LIMIT_CFG_n_LOWER_SIZE_SHFT                                                                      0x0
+
+#define HWIO_IPA_NLO_VP_FLUSH_REQ_ADDR                                                                            (IPA_CFG_REG_BASE      + 0x00000900)
+#define HWIO_IPA_NLO_VP_FLUSH_REQ_PHYS                                                                            (IPA_CFG_REG_BASE_PHYS + 0x00000900)
+#define HWIO_IPA_NLO_VP_FLUSH_REQ_OFFS                                                                            (IPA_CFG_REG_BASE_OFFS + 0x00000900)
+#define HWIO_IPA_NLO_VP_FLUSH_REQ_RMSK                                                                            0x80ff00ff
+#define HWIO_IPA_NLO_VP_FLUSH_REQ_ATTR                                                                                   0x3
+#define HWIO_IPA_NLO_VP_FLUSH_REQ_IN          \
+        in_dword_masked(HWIO_IPA_NLO_VP_FLUSH_REQ_ADDR, HWIO_IPA_NLO_VP_FLUSH_REQ_RMSK)
+#define HWIO_IPA_NLO_VP_FLUSH_REQ_INM(m)      \
+        in_dword_masked(HWIO_IPA_NLO_VP_FLUSH_REQ_ADDR, m)
+#define HWIO_IPA_NLO_VP_FLUSH_REQ_OUT(v)      \
+        out_dword(HWIO_IPA_NLO_VP_FLUSH_REQ_ADDR,v)
+#define HWIO_IPA_NLO_VP_FLUSH_REQ_OUTM(m,v) \
+        out_dword_masked_ns(HWIO_IPA_NLO_VP_FLUSH_REQ_ADDR,m,v,HWIO_IPA_NLO_VP_FLUSH_REQ_IN)
+#define HWIO_IPA_NLO_VP_FLUSH_REQ_VP_FLUSH_REQ_BMSK                                                               0x80000000
+#define HWIO_IPA_NLO_VP_FLUSH_REQ_VP_FLUSH_REQ_SHFT                                                                     0x1f
+#define HWIO_IPA_NLO_VP_FLUSH_REQ_VP_FLUSH_VP_INDX_BMSK                                                             0xff0000
+#define HWIO_IPA_NLO_VP_FLUSH_REQ_VP_FLUSH_VP_INDX_SHFT                                                                 0x10
+#define HWIO_IPA_NLO_VP_FLUSH_REQ_VP_FLUSH_PP_INDX_BMSK                                                                 0xff
+#define HWIO_IPA_NLO_VP_FLUSH_REQ_VP_FLUSH_PP_INDX_SHFT                                                                  0x0
+
+#define HWIO_IPA_NLO_VP_FLUSH_COOKIE_ADDR                                                                         (IPA_CFG_REG_BASE      + 0x00000904)
+#define HWIO_IPA_NLO_VP_FLUSH_COOKIE_PHYS                                                                         (IPA_CFG_REG_BASE_PHYS + 0x00000904)
+#define HWIO_IPA_NLO_VP_FLUSH_COOKIE_OFFS                                                                         (IPA_CFG_REG_BASE_OFFS + 0x00000904)
+#define HWIO_IPA_NLO_VP_FLUSH_COOKIE_RMSK                                                                         0xffffffff
+#define HWIO_IPA_NLO_VP_FLUSH_COOKIE_ATTR                                                                                0x1
+#define HWIO_IPA_NLO_VP_FLUSH_COOKIE_IN          \
+        in_dword_masked(HWIO_IPA_NLO_VP_FLUSH_COOKIE_ADDR, HWIO_IPA_NLO_VP_FLUSH_COOKIE_RMSK)
+#define HWIO_IPA_NLO_VP_FLUSH_COOKIE_INM(m)      \
+        in_dword_masked(HWIO_IPA_NLO_VP_FLUSH_COOKIE_ADDR, m)
+#define HWIO_IPA_NLO_VP_FLUSH_COOKIE_VP_FLUSH_COOKIE_BMSK                                                         0xffffffff
+#define HWIO_IPA_NLO_VP_FLUSH_COOKIE_VP_FLUSH_COOKIE_SHFT                                                                0x0
+
+#define HWIO_IPA_NLO_VP_FLUSH_ACK_ADDR                                                                            (IPA_CFG_REG_BASE      + 0x00000908)
+#define HWIO_IPA_NLO_VP_FLUSH_ACK_PHYS                                                                            (IPA_CFG_REG_BASE_PHYS + 0x00000908)
+#define HWIO_IPA_NLO_VP_FLUSH_ACK_OFFS                                                                            (IPA_CFG_REG_BASE_OFFS + 0x00000908)
+#define HWIO_IPA_NLO_VP_FLUSH_ACK_RMSK                                                                                   0x1
+#define HWIO_IPA_NLO_VP_FLUSH_ACK_ATTR                                                                                   0x1
+#define HWIO_IPA_NLO_VP_FLUSH_ACK_IN          \
+        in_dword_masked(HWIO_IPA_NLO_VP_FLUSH_ACK_ADDR, HWIO_IPA_NLO_VP_FLUSH_ACK_RMSK)
+#define HWIO_IPA_NLO_VP_FLUSH_ACK_INM(m)      \
+        in_dword_masked(HWIO_IPA_NLO_VP_FLUSH_ACK_ADDR, m)
+#define HWIO_IPA_NLO_VP_FLUSH_ACK_VP_FLUSH_ACK_BMSK                                                                      0x1
+#define HWIO_IPA_NLO_VP_FLUSH_ACK_VP_FLUSH_ACK_SHFT                                                                      0x0
+
+#define HWIO_IPA_NLO_VP_DSM_OPEN_ADDR                                                                             (IPA_CFG_REG_BASE      + 0x0000090c)
+#define HWIO_IPA_NLO_VP_DSM_OPEN_PHYS                                                                             (IPA_CFG_REG_BASE_PHYS + 0x0000090c)
+#define HWIO_IPA_NLO_VP_DSM_OPEN_OFFS                                                                             (IPA_CFG_REG_BASE_OFFS + 0x0000090c)
+#define HWIO_IPA_NLO_VP_DSM_OPEN_RMSK                                                                             0xffffffff
+#define HWIO_IPA_NLO_VP_DSM_OPEN_ATTR                                                                                    0x1
+#define HWIO_IPA_NLO_VP_DSM_OPEN_IN          \
+        in_dword_masked(HWIO_IPA_NLO_VP_DSM_OPEN_ADDR, HWIO_IPA_NLO_VP_DSM_OPEN_RMSK)
+#define HWIO_IPA_NLO_VP_DSM_OPEN_INM(m)      \
+        in_dword_masked(HWIO_IPA_NLO_VP_DSM_OPEN_ADDR, m)
+#define HWIO_IPA_NLO_VP_DSM_OPEN_VP_DSM_OPEN_BMSK                                                                 0xffffffff
+#define HWIO_IPA_NLO_VP_DSM_OPEN_VP_DSM_OPEN_SHFT                                                                        0x0
+
+#define HWIO_IPA_NLO_VP_QBAP_OPEN_ADDR                                                                            (IPA_CFG_REG_BASE      + 0x00000910)
+#define HWIO_IPA_NLO_VP_QBAP_OPEN_PHYS                                                                            (IPA_CFG_REG_BASE_PHYS + 0x00000910)
+#define HWIO_IPA_NLO_VP_QBAP_OPEN_OFFS                                                                            (IPA_CFG_REG_BASE_OFFS + 0x00000910)
+#define HWIO_IPA_NLO_VP_QBAP_OPEN_RMSK                                                                            0xffffffff
+#define HWIO_IPA_NLO_VP_QBAP_OPEN_ATTR                                                                                   0x1
+#define HWIO_IPA_NLO_VP_QBAP_OPEN_IN          \
+        in_dword_masked(HWIO_IPA_NLO_VP_QBAP_OPEN_ADDR, HWIO_IPA_NLO_VP_QBAP_OPEN_RMSK)
+#define HWIO_IPA_NLO_VP_QBAP_OPEN_INM(m)      \
+        in_dword_masked(HWIO_IPA_NLO_VP_QBAP_OPEN_ADDR, m)
+#define HWIO_IPA_NLO_VP_QBAP_OPEN_VP_QBAP_OPEN_BMSK                                                               0xffffffff
+#define HWIO_IPA_NLO_VP_QBAP_OPEN_VP_QBAP_OPEN_SHFT                                                                      0x0
+
+#define HWIO_IPA_COAL_MASTER_CFG_ADDR                                                                             (IPA_CFG_REG_BASE      + 0x00000914)
+#define HWIO_IPA_COAL_MASTER_CFG_PHYS                                                                             (IPA_CFG_REG_BASE_PHYS + 0x00000914)
+#define HWIO_IPA_COAL_MASTER_CFG_OFFS                                                                             (IPA_CFG_REG_BASE_OFFS + 0x00000914)
+#define HWIO_IPA_COAL_MASTER_CFG_RMSK                                                                                    0x3
+#define HWIO_IPA_COAL_MASTER_CFG_ATTR                                                                                    0x3
+#define HWIO_IPA_COAL_MASTER_CFG_IN          \
+        in_dword_masked(HWIO_IPA_COAL_MASTER_CFG_ADDR, HWIO_IPA_COAL_MASTER_CFG_RMSK)
+#define HWIO_IPA_COAL_MASTER_CFG_INM(m)      \
+        in_dword_masked(HWIO_IPA_COAL_MASTER_CFG_ADDR, m)
+#define HWIO_IPA_COAL_MASTER_CFG_OUT(v)      \
+        out_dword(HWIO_IPA_COAL_MASTER_CFG_ADDR,v)
+#define HWIO_IPA_COAL_MASTER_CFG_OUTM(m,v) \
+        out_dword_masked_ns(HWIO_IPA_COAL_MASTER_CFG_ADDR,m,v,HWIO_IPA_COAL_MASTER_CFG_IN)
+#define HWIO_IPA_COAL_MASTER_CFG_COAL_ENHANCED_IPV4_ID_EN_BMSK                                                           0x2
+#define HWIO_IPA_COAL_MASTER_CFG_COAL_ENHANCED_IPV4_ID_EN_SHFT                                                           0x1
+#define HWIO_IPA_COAL_MASTER_CFG_COAL_FORCE_TO_DEFAULT_BMSK                                                              0x1
+#define HWIO_IPA_COAL_MASTER_CFG_COAL_FORCE_TO_DEFAULT_SHFT                                                              0x0
+
+#define HWIO_IPA_COAL_EVICT_LRU_ADDR                                                                              (IPA_CFG_REG_BASE      + 0x00000918)
+#define HWIO_IPA_COAL_EVICT_LRU_PHYS                                                                              (IPA_CFG_REG_BASE_PHYS + 0x00000918)
+#define HWIO_IPA_COAL_EVICT_LRU_OFFS                                                                              (IPA_CFG_REG_BASE_OFFS + 0x00000918)
+#define HWIO_IPA_COAL_EVICT_LRU_RMSK                                                                                    0x3f
+#define HWIO_IPA_COAL_EVICT_LRU_ATTR                                                                                     0x3
+#define HWIO_IPA_COAL_EVICT_LRU_IN          \
+        in_dword_masked(HWIO_IPA_COAL_EVICT_LRU_ADDR, HWIO_IPA_COAL_EVICT_LRU_RMSK)
+#define HWIO_IPA_COAL_EVICT_LRU_INM(m)      \
+        in_dword_masked(HWIO_IPA_COAL_EVICT_LRU_ADDR, m)
+#define HWIO_IPA_COAL_EVICT_LRU_OUT(v)      \
+        out_dword(HWIO_IPA_COAL_EVICT_LRU_ADDR,v)
+#define HWIO_IPA_COAL_EVICT_LRU_OUTM(m,v) \
+        out_dword_masked_ns(HWIO_IPA_COAL_EVICT_LRU_ADDR,m,v,HWIO_IPA_COAL_EVICT_LRU_IN)
+#define HWIO_IPA_COAL_EVICT_LRU_COAL_VP_LRU_THRSHLD_BMSK                                                                0x3e
+#define HWIO_IPA_COAL_EVICT_LRU_COAL_VP_LRU_THRSHLD_SHFT                                                                 0x1
+#define HWIO_IPA_COAL_EVICT_LRU_COAL_EVICTION_EN_BMSK                                                                    0x1
+#define HWIO_IPA_COAL_EVICT_LRU_COAL_EVICTION_EN_SHFT                                                                    0x0
+
+#define HWIO_IPA_COAL_QMAP_CFG_ADDR                                                                               (IPA_CFG_REG_BASE      + 0x0000091c)
+#define HWIO_IPA_COAL_QMAP_CFG_PHYS                                                                               (IPA_CFG_REG_BASE_PHYS + 0x0000091c)
+#define HWIO_IPA_COAL_QMAP_CFG_OFFS                                                                               (IPA_CFG_REG_BASE_OFFS + 0x0000091c)
+#define HWIO_IPA_COAL_QMAP_CFG_RMSK                                                                                      0x3
+#define HWIO_IPA_COAL_QMAP_CFG_ATTR                                                                                      0x3
+#define HWIO_IPA_COAL_QMAP_CFG_IN          \
+        in_dword_masked(HWIO_IPA_COAL_QMAP_CFG_ADDR, HWIO_IPA_COAL_QMAP_CFG_RMSK)
+#define HWIO_IPA_COAL_QMAP_CFG_INM(m)      \
+        in_dword_masked(HWIO_IPA_COAL_QMAP_CFG_ADDR, m)
+#define HWIO_IPA_COAL_QMAP_CFG_OUT(v)      \
+        out_dword(HWIO_IPA_COAL_QMAP_CFG_ADDR,v)
+#define HWIO_IPA_COAL_QMAP_CFG_OUTM(m,v) \
+        out_dword_masked_ns(HWIO_IPA_COAL_QMAP_CFG_ADDR,m,v,HWIO_IPA_COAL_QMAP_CFG_IN)
+#define HWIO_IPA_COAL_QMAP_CFG_MUX_ID_BYTE_SEL_BMSK                                                                      0x3
+#define HWIO_IPA_COAL_QMAP_CFG_MUX_ID_BYTE_SEL_SHFT                                                                      0x0
+
+#define HWIO_IPA_SNIFFER_QMB_SEL_ADDR                                                                             (IPA_CFG_REG_BASE      + 0x00000920)
+#define HWIO_IPA_SNIFFER_QMB_SEL_PHYS                                                                             (IPA_CFG_REG_BASE_PHYS + 0x00000920)
+#define HWIO_IPA_SNIFFER_QMB_SEL_OFFS                                                                             (IPA_CFG_REG_BASE_OFFS + 0x00000920)
+#define HWIO_IPA_SNIFFER_QMB_SEL_RMSK                                                                                    0x1
+#define HWIO_IPA_SNIFFER_QMB_SEL_ATTR                                                                                    0x3
+#define HWIO_IPA_SNIFFER_QMB_SEL_IN          \
+        in_dword_masked(HWIO_IPA_SNIFFER_QMB_SEL_ADDR, HWIO_IPA_SNIFFER_QMB_SEL_RMSK)
+#define HWIO_IPA_SNIFFER_QMB_SEL_INM(m)      \
+        in_dword_masked(HWIO_IPA_SNIFFER_QMB_SEL_ADDR, m)
+#define HWIO_IPA_SNIFFER_QMB_SEL_OUT(v)      \
+        out_dword(HWIO_IPA_SNIFFER_QMB_SEL_ADDR,v)
+#define HWIO_IPA_SNIFFER_QMB_SEL_OUTM(m,v) \
+        out_dword_masked_ns(HWIO_IPA_SNIFFER_QMB_SEL_ADDR,m,v,HWIO_IPA_SNIFFER_QMB_SEL_IN)
+#define HWIO_IPA_SNIFFER_QMB_SEL_SNIF_QMB_SEL_BMSK                                                                       0x1
+#define HWIO_IPA_SNIFFER_QMB_SEL_SNIF_QMB_SEL_SHFT                                                                       0x0
+
+#define HWIO_IPA_ULSO_CFG_IP_ID_MAX_VALUE_n_ADDR(n)                                                               (IPA_CFG_REG_BASE      + 0x00000924 + 0x4 * (n))
+#define HWIO_IPA_ULSO_CFG_IP_ID_MAX_VALUE_n_PHYS(n)                                                               (IPA_CFG_REG_BASE_PHYS + 0x00000924 + 0x4 * (n))
+#define HWIO_IPA_ULSO_CFG_IP_ID_MAX_VALUE_n_OFFS(n)                                                               (IPA_CFG_REG_BASE_OFFS + 0x00000924 + 0x4 * (n))
+#define HWIO_IPA_ULSO_CFG_IP_ID_MAX_VALUE_n_RMSK                                                                      0xffff
+#define HWIO_IPA_ULSO_CFG_IP_ID_MAX_VALUE_n_MAXn                                                                           2
+#define HWIO_IPA_ULSO_CFG_IP_ID_MAX_VALUE_n_ATTR                                                                         0x3
+#define HWIO_IPA_ULSO_CFG_IP_ID_MAX_VALUE_n_INI(n)        \
+        in_dword_masked(HWIO_IPA_ULSO_CFG_IP_ID_MAX_VALUE_n_ADDR(n), HWIO_IPA_ULSO_CFG_IP_ID_MAX_VALUE_n_RMSK)
+#define HWIO_IPA_ULSO_CFG_IP_ID_MAX_VALUE_n_INMI(n,mask)    \
+        in_dword_masked(HWIO_IPA_ULSO_CFG_IP_ID_MAX_VALUE_n_ADDR(n), mask)
+#define HWIO_IPA_ULSO_CFG_IP_ID_MAX_VALUE_n_OUTI(n,val)    \
+        out_dword(HWIO_IPA_ULSO_CFG_IP_ID_MAX_VALUE_n_ADDR(n),val)
+#define HWIO_IPA_ULSO_CFG_IP_ID_MAX_VALUE_n_OUTMI(n,mask,val) \
+        out_dword_masked_ns(HWIO_IPA_ULSO_CFG_IP_ID_MAX_VALUE_n_ADDR(n),mask,val,HWIO_IPA_ULSO_CFG_IP_ID_MAX_VALUE_n_INI(n))
+#define HWIO_IPA_ULSO_CFG_IP_ID_MAX_VALUE_n_IP_ID_MAX_VALUE_BMSK                                                      0xffff
+#define HWIO_IPA_ULSO_CFG_IP_ID_MAX_VALUE_n_IP_ID_MAX_VALUE_SHFT                                                         0x0
+
+#define HWIO_IPA_ULSO_CFG_IP_ID_MIN_VALUE_n_ADDR(n)                                                               (IPA_CFG_REG_BASE      + 0x00000934 + 0x4 * (n))
+#define HWIO_IPA_ULSO_CFG_IP_ID_MIN_VALUE_n_PHYS(n)                                                               (IPA_CFG_REG_BASE_PHYS + 0x00000934 + 0x4 * (n))
+#define HWIO_IPA_ULSO_CFG_IP_ID_MIN_VALUE_n_OFFS(n)                                                               (IPA_CFG_REG_BASE_OFFS + 0x00000934 + 0x4 * (n))
+#define HWIO_IPA_ULSO_CFG_IP_ID_MIN_VALUE_n_RMSK                                                                      0xffff
+#define HWIO_IPA_ULSO_CFG_IP_ID_MIN_VALUE_n_MAXn                                                                           2
+#define HWIO_IPA_ULSO_CFG_IP_ID_MIN_VALUE_n_ATTR                                                                         0x3
+#define HWIO_IPA_ULSO_CFG_IP_ID_MIN_VALUE_n_INI(n)        \
+        in_dword_masked(HWIO_IPA_ULSO_CFG_IP_ID_MIN_VALUE_n_ADDR(n), HWIO_IPA_ULSO_CFG_IP_ID_MIN_VALUE_n_RMSK)
+#define HWIO_IPA_ULSO_CFG_IP_ID_MIN_VALUE_n_INMI(n,mask)    \
+        in_dword_masked(HWIO_IPA_ULSO_CFG_IP_ID_MIN_VALUE_n_ADDR(n), mask)
+#define HWIO_IPA_ULSO_CFG_IP_ID_MIN_VALUE_n_OUTI(n,val)    \
+        out_dword(HWIO_IPA_ULSO_CFG_IP_ID_MIN_VALUE_n_ADDR(n),val)
+#define HWIO_IPA_ULSO_CFG_IP_ID_MIN_VALUE_n_OUTMI(n,mask,val) \
+        out_dword_masked_ns(HWIO_IPA_ULSO_CFG_IP_ID_MIN_VALUE_n_ADDR(n),mask,val,HWIO_IPA_ULSO_CFG_IP_ID_MIN_VALUE_n_INI(n))
+#define HWIO_IPA_ULSO_CFG_IP_ID_MIN_VALUE_n_IP_ID_MIN_VALUE_BMSK                                                      0xffff
+#define HWIO_IPA_ULSO_CFG_IP_ID_MIN_VALUE_n_IP_ID_MIN_VALUE_SHFT                                                         0x0
+
+#define HWIO_IPA_ENDP_INIT_CTRL_n_ADDR(n)                                                                         (IPA_CFG_REG_BASE      + 0x00001000 + 0x80 * (n))
+#define HWIO_IPA_ENDP_INIT_CTRL_n_PHYS(n)                                                                         (IPA_CFG_REG_BASE_PHYS + 0x00001000 + 0x80 * (n))
+#define HWIO_IPA_ENDP_INIT_CTRL_n_OFFS(n)                                                                         (IPA_CFG_REG_BASE_OFFS + 0x00001000 + 0x80 * (n))
+#define HWIO_IPA_ENDP_INIT_CTRL_n_RMSK                                                                                   0x2
+#define HWIO_IPA_ENDP_INIT_CTRL_n_MAXn                                                                                    35
+#define HWIO_IPA_ENDP_INIT_CTRL_n_ATTR                                                                                   0x3
+#define HWIO_IPA_ENDP_INIT_CTRL_n_INI(n)        \
+        in_dword_masked(HWIO_IPA_ENDP_INIT_CTRL_n_ADDR(n), HWIO_IPA_ENDP_INIT_CTRL_n_RMSK)
+#define HWIO_IPA_ENDP_INIT_CTRL_n_INMI(n,mask)    \
+        in_dword_masked(HWIO_IPA_ENDP_INIT_CTRL_n_ADDR(n), mask)
+#define HWIO_IPA_ENDP_INIT_CTRL_n_OUTI(n,val)    \
+        out_dword(HWIO_IPA_ENDP_INIT_CTRL_n_ADDR(n),val)
+#define HWIO_IPA_ENDP_INIT_CTRL_n_OUTMI(n,mask,val) \
+        out_dword_masked_ns(HWIO_IPA_ENDP_INIT_CTRL_n_ADDR(n),mask,val,HWIO_IPA_ENDP_INIT_CTRL_n_INI(n))
+#define HWIO_IPA_ENDP_INIT_CTRL_n_ENDP_DELAY_BMSK                                                                        0x2
+#define HWIO_IPA_ENDP_INIT_CTRL_n_ENDP_DELAY_SHFT                                                                        0x1
+
+#define HWIO_IPA_ENDP_INIT_CTRL_SCND_n_ADDR(n)                                                                    (IPA_CFG_REG_BASE      + 0x00001004 + 0x80 * (n))
+#define HWIO_IPA_ENDP_INIT_CTRL_SCND_n_PHYS(n)                                                                    (IPA_CFG_REG_BASE_PHYS + 0x00001004 + 0x80 * (n))
+#define HWIO_IPA_ENDP_INIT_CTRL_SCND_n_OFFS(n)                                                                    (IPA_CFG_REG_BASE_OFFS + 0x00001004 + 0x80 * (n))
+#define HWIO_IPA_ENDP_INIT_CTRL_SCND_n_RMSK                                                                              0x2
+#define HWIO_IPA_ENDP_INIT_CTRL_SCND_n_MAXn                                                                               35
+#define HWIO_IPA_ENDP_INIT_CTRL_SCND_n_ATTR                                                                              0x3
+#define HWIO_IPA_ENDP_INIT_CTRL_SCND_n_INI(n)        \
+        in_dword_masked(HWIO_IPA_ENDP_INIT_CTRL_SCND_n_ADDR(n), HWIO_IPA_ENDP_INIT_CTRL_SCND_n_RMSK)
+#define HWIO_IPA_ENDP_INIT_CTRL_SCND_n_INMI(n,mask)    \
+        in_dword_masked(HWIO_IPA_ENDP_INIT_CTRL_SCND_n_ADDR(n), mask)
+#define HWIO_IPA_ENDP_INIT_CTRL_SCND_n_OUTI(n,val)    \
+        out_dword(HWIO_IPA_ENDP_INIT_CTRL_SCND_n_ADDR(n),val)
+#define HWIO_IPA_ENDP_INIT_CTRL_SCND_n_OUTMI(n,mask,val) \
+        out_dword_masked_ns(HWIO_IPA_ENDP_INIT_CTRL_SCND_n_ADDR(n),mask,val,HWIO_IPA_ENDP_INIT_CTRL_SCND_n_INI(n))
+#define HWIO_IPA_ENDP_INIT_CTRL_SCND_n_ENDP_DELAY_BMSK                                                                   0x2
+#define HWIO_IPA_ENDP_INIT_CTRL_SCND_n_ENDP_DELAY_SHFT                                                                   0x1
+
+#define HWIO_IPA_ENDP_INIT_CFG_n_ADDR(n)                                                                          (IPA_CFG_REG_BASE      + 0x00001008 + 0x80 * (n))
+#define HWIO_IPA_ENDP_INIT_CFG_n_PHYS(n)                                                                          (IPA_CFG_REG_BASE_PHYS + 0x00001008 + 0x80 * (n))
+#define HWIO_IPA_ENDP_INIT_CFG_n_OFFS(n)                                                                          (IPA_CFG_REG_BASE_OFFS + 0x00001008 + 0x80 * (n))
+#define HWIO_IPA_ENDP_INIT_CFG_n_RMSK                                                                                  0x17f
+#define HWIO_IPA_ENDP_INIT_CFG_n_MAXn                                                                                     35
+#define HWIO_IPA_ENDP_INIT_CFG_n_ATTR                                                                                    0x3
+#define HWIO_IPA_ENDP_INIT_CFG_n_INI(n)        \
+        in_dword_masked(HWIO_IPA_ENDP_INIT_CFG_n_ADDR(n), HWIO_IPA_ENDP_INIT_CFG_n_RMSK)
+#define HWIO_IPA_ENDP_INIT_CFG_n_INMI(n,mask)    \
+        in_dword_masked(HWIO_IPA_ENDP_INIT_CFG_n_ADDR(n), mask)
+#define HWIO_IPA_ENDP_INIT_CFG_n_OUTI(n,val)    \
+        out_dword(HWIO_IPA_ENDP_INIT_CFG_n_ADDR(n),val)
+#define HWIO_IPA_ENDP_INIT_CFG_n_OUTMI(n,mask,val) \
+        out_dword_masked_ns(HWIO_IPA_ENDP_INIT_CFG_n_ADDR(n),mask,val,HWIO_IPA_ENDP_INIT_CFG_n_INI(n))
+#define HWIO_IPA_ENDP_INIT_CFG_n_GEN_QMB_MASTER_SEL_BMSK                                                               0x100
+#define HWIO_IPA_ENDP_INIT_CFG_n_GEN_QMB_MASTER_SEL_SHFT                                                                 0x8
+#define HWIO_IPA_ENDP_INIT_CFG_n_CS_METADATA_HDR_OFFSET_BMSK                                                            0x78
+#define HWIO_IPA_ENDP_INIT_CFG_n_CS_METADATA_HDR_OFFSET_SHFT                                                             0x3
+#define HWIO_IPA_ENDP_INIT_CFG_n_CS_OFFLOAD_EN_BMSK                                                                      0x6
+#define HWIO_IPA_ENDP_INIT_CFG_n_CS_OFFLOAD_EN_SHFT                                                                      0x1
+#define HWIO_IPA_ENDP_INIT_CFG_n_FRAG_OFFLOAD_EN_BMSK                                                                    0x1
+#define HWIO_IPA_ENDP_INIT_CFG_n_FRAG_OFFLOAD_EN_SHFT                                                                    0x0
+
+#define HWIO_IPA_ENDP_INIT_NAT_n_ADDR(n)                                                                          (IPA_CFG_REG_BASE      + 0x0000100c + 0x80 * (n))
+#define HWIO_IPA_ENDP_INIT_NAT_n_PHYS(n)                                                                          (IPA_CFG_REG_BASE_PHYS + 0x0000100c + 0x80 * (n))
+#define HWIO_IPA_ENDP_INIT_NAT_n_OFFS(n)                                                                          (IPA_CFG_REG_BASE_OFFS + 0x0000100c + 0x80 * (n))
+#define HWIO_IPA_ENDP_INIT_NAT_n_RMSK                                                                                    0x3
+#define HWIO_IPA_ENDP_INIT_NAT_n_MAXn                                                                                     15
+#define HWIO_IPA_ENDP_INIT_NAT_n_ATTR                                                                                    0x3
+#define HWIO_IPA_ENDP_INIT_NAT_n_INI(n)        \
+        in_dword_masked(HWIO_IPA_ENDP_INIT_NAT_n_ADDR(n), HWIO_IPA_ENDP_INIT_NAT_n_RMSK)
+#define HWIO_IPA_ENDP_INIT_NAT_n_INMI(n,mask)    \
+        in_dword_masked(HWIO_IPA_ENDP_INIT_NAT_n_ADDR(n), mask)
+#define HWIO_IPA_ENDP_INIT_NAT_n_OUTI(n,val)    \
+        out_dword(HWIO_IPA_ENDP_INIT_NAT_n_ADDR(n),val)
+#define HWIO_IPA_ENDP_INIT_NAT_n_OUTMI(n,mask,val) \
+        out_dword_masked_ns(HWIO_IPA_ENDP_INIT_NAT_n_ADDR(n),mask,val,HWIO_IPA_ENDP_INIT_NAT_n_INI(n))
+#define HWIO_IPA_ENDP_INIT_NAT_n_NAT_EN_BMSK                                                                             0x3
+#define HWIO_IPA_ENDP_INIT_NAT_n_NAT_EN_SHFT                                                                             0x0
+
+#define HWIO_IPA_ENDP_INIT_HDR_n_ADDR(n)                                                                          (IPA_CFG_REG_BASE      + 0x00001010 + 0x80 * (n))
+#define HWIO_IPA_ENDP_INIT_HDR_n_PHYS(n)                                                                          (IPA_CFG_REG_BASE_PHYS + 0x00001010 + 0x80 * (n))
+#define HWIO_IPA_ENDP_INIT_HDR_n_OFFS(n)                                                                          (IPA_CFG_REG_BASE_OFFS + 0x00001010 + 0x80 * (n))
+#define HWIO_IPA_ENDP_INIT_HDR_n_RMSK                                                                             0xfbffffff
+#define HWIO_IPA_ENDP_INIT_HDR_n_MAXn                                                                                     35
+#define HWIO_IPA_ENDP_INIT_HDR_n_ATTR                                                                                    0x3
+#define HWIO_IPA_ENDP_INIT_HDR_n_INI(n)        \
+        in_dword_masked(HWIO_IPA_ENDP_INIT_HDR_n_ADDR(n), HWIO_IPA_ENDP_INIT_HDR_n_RMSK)
+#define HWIO_IPA_ENDP_INIT_HDR_n_INMI(n,mask)    \
+        in_dword_masked(HWIO_IPA_ENDP_INIT_HDR_n_ADDR(n), mask)
+#define HWIO_IPA_ENDP_INIT_HDR_n_OUTI(n,val)    \
+        out_dword(HWIO_IPA_ENDP_INIT_HDR_n_ADDR(n),val)
+#define HWIO_IPA_ENDP_INIT_HDR_n_OUTMI(n,mask,val) \
+        out_dword_masked_ns(HWIO_IPA_ENDP_INIT_HDR_n_ADDR(n),mask,val,HWIO_IPA_ENDP_INIT_HDR_n_INI(n))
+#define HWIO_IPA_ENDP_INIT_HDR_n_HDR_OFST_METADATA_MSB_BMSK                                                       0xc0000000
+#define HWIO_IPA_ENDP_INIT_HDR_n_HDR_OFST_METADATA_MSB_SHFT                                                             0x1e
+#define HWIO_IPA_ENDP_INIT_HDR_n_HDR_LEN_MSB_BMSK                                                                 0x30000000
+#define HWIO_IPA_ENDP_INIT_HDR_n_HDR_LEN_MSB_SHFT                                                                       0x1c
+#define HWIO_IPA_ENDP_INIT_HDR_n_HDR_LEN_INC_DEAGG_HDR_BMSK                                                        0x8000000
+#define HWIO_IPA_ENDP_INIT_HDR_n_HDR_LEN_INC_DEAGG_HDR_SHFT                                                             0x1b
+#define HWIO_IPA_ENDP_INIT_HDR_n_HDR_OFST_PKT_SIZE_BMSK                                                            0x3f00000
+#define HWIO_IPA_ENDP_INIT_HDR_n_HDR_OFST_PKT_SIZE_SHFT                                                                 0x14
+#define HWIO_IPA_ENDP_INIT_HDR_n_HDR_OFST_PKT_SIZE_VALID_BMSK                                                        0x80000
+#define HWIO_IPA_ENDP_INIT_HDR_n_HDR_OFST_PKT_SIZE_VALID_SHFT                                                           0x13
+#define HWIO_IPA_ENDP_INIT_HDR_n_HDR_ADDITIONAL_CONST_LEN_BMSK                                                       0x7e000
+#define HWIO_IPA_ENDP_INIT_HDR_n_HDR_ADDITIONAL_CONST_LEN_SHFT                                                           0xd
+#define HWIO_IPA_ENDP_INIT_HDR_n_HDR_OFST_METADATA_BMSK                                                               0x1f80
+#define HWIO_IPA_ENDP_INIT_HDR_n_HDR_OFST_METADATA_SHFT                                                                  0x7
+#define HWIO_IPA_ENDP_INIT_HDR_n_HDR_OFST_METADATA_VALID_BMSK                                                           0x40
+#define HWIO_IPA_ENDP_INIT_HDR_n_HDR_OFST_METADATA_VALID_SHFT                                                            0x6
+#define HWIO_IPA_ENDP_INIT_HDR_n_HDR_LEN_BMSK                                                                           0x3f
+#define HWIO_IPA_ENDP_INIT_HDR_n_HDR_LEN_SHFT                                                                            0x0
+
+#define HWIO_IPA_ENDP_INIT_HDR_EXT_n_ADDR(n)                                                                      (IPA_CFG_REG_BASE      + 0x00001014 + 0x80 * (n))
+#define HWIO_IPA_ENDP_INIT_HDR_EXT_n_PHYS(n)                                                                      (IPA_CFG_REG_BASE_PHYS + 0x00001014 + 0x80 * (n))
+#define HWIO_IPA_ENDP_INIT_HDR_EXT_n_OFFS(n)                                                                      (IPA_CFG_REG_BASE_OFFS + 0x00001014 + 0x80 * (n))
+#define HWIO_IPA_ENDP_INIT_HDR_EXT_n_RMSK                                                                         0xff7f3fff
+#define HWIO_IPA_ENDP_INIT_HDR_EXT_n_MAXn                                                                                 35
+#define HWIO_IPA_ENDP_INIT_HDR_EXT_n_ATTR                                                                                0x3
+#define HWIO_IPA_ENDP_INIT_HDR_EXT_n_INI(n)        \
+        in_dword_masked(HWIO_IPA_ENDP_INIT_HDR_EXT_n_ADDR(n), HWIO_IPA_ENDP_INIT_HDR_EXT_n_RMSK)
+#define HWIO_IPA_ENDP_INIT_HDR_EXT_n_INMI(n,mask)    \
+        in_dword_masked(HWIO_IPA_ENDP_INIT_HDR_EXT_n_ADDR(n), mask)
+#define HWIO_IPA_ENDP_INIT_HDR_EXT_n_OUTI(n,val)    \
+        out_dword(HWIO_IPA_ENDP_INIT_HDR_EXT_n_ADDR(n),val)
+#define HWIO_IPA_ENDP_INIT_HDR_EXT_n_OUTMI(n,mask,val) \
+        out_dword_masked_ns(HWIO_IPA_ENDP_INIT_HDR_EXT_n_ADDR(n),mask,val,HWIO_IPA_ENDP_INIT_HDR_EXT_n_INI(n))
+#define HWIO_IPA_ENDP_INIT_HDR_EXT_n_HDR_BYTES_TO_REMOVE_BMSK                                                     0xff000000
+#define HWIO_IPA_ENDP_INIT_HDR_EXT_n_HDR_BYTES_TO_REMOVE_SHFT                                                           0x18
+#define HWIO_IPA_ENDP_INIT_HDR_EXT_n_HDR_BYTES_TO_REMOVE_VALID_BMSK                                                 0x400000
+#define HWIO_IPA_ENDP_INIT_HDR_EXT_n_HDR_BYTES_TO_REMOVE_VALID_SHFT                                                     0x16
+#define HWIO_IPA_ENDP_INIT_HDR_EXT_n_HDR_ADDITIONAL_CONST_LEN_MSB_BMSK                                              0x300000
+#define HWIO_IPA_ENDP_INIT_HDR_EXT_n_HDR_ADDITIONAL_CONST_LEN_MSB_SHFT                                                  0x14
+#define HWIO_IPA_ENDP_INIT_HDR_EXT_n_HDR_OFST_PKT_SIZE_MSB_BMSK                                                      0xc0000
+#define HWIO_IPA_ENDP_INIT_HDR_EXT_n_HDR_OFST_PKT_SIZE_MSB_SHFT                                                         0x12
+#define HWIO_IPA_ENDP_INIT_HDR_EXT_n_HDR_TOTAL_LEN_OR_PAD_OFFSET_MSB_BMSK                                            0x30000
+#define HWIO_IPA_ENDP_INIT_HDR_EXT_n_HDR_TOTAL_LEN_OR_PAD_OFFSET_MSB_SHFT                                               0x10
+#define HWIO_IPA_ENDP_INIT_HDR_EXT_n_HDR_PAD_TO_ALIGNMENT_BMSK                                                        0x3c00
+#define HWIO_IPA_ENDP_INIT_HDR_EXT_n_HDR_PAD_TO_ALIGNMENT_SHFT                                                           0xa
+#define HWIO_IPA_ENDP_INIT_HDR_EXT_n_HDR_TOTAL_LEN_OR_PAD_OFFSET_BMSK                                                  0x3f0
+#define HWIO_IPA_ENDP_INIT_HDR_EXT_n_HDR_TOTAL_LEN_OR_PAD_OFFSET_SHFT                                                    0x4
+#define HWIO_IPA_ENDP_INIT_HDR_EXT_n_HDR_PAYLOAD_LEN_INC_PADDING_BMSK                                                    0x8
+#define HWIO_IPA_ENDP_INIT_HDR_EXT_n_HDR_PAYLOAD_LEN_INC_PADDING_SHFT                                                    0x3
+#define HWIO_IPA_ENDP_INIT_HDR_EXT_n_HDR_TOTAL_LEN_OR_PAD_BMSK                                                           0x4
+#define HWIO_IPA_ENDP_INIT_HDR_EXT_n_HDR_TOTAL_LEN_OR_PAD_SHFT                                                           0x2
+#define HWIO_IPA_ENDP_INIT_HDR_EXT_n_HDR_TOTAL_LEN_OR_PAD_VALID_BMSK                                                     0x2
+#define HWIO_IPA_ENDP_INIT_HDR_EXT_n_HDR_TOTAL_LEN_OR_PAD_VALID_SHFT                                                     0x1
+#define HWIO_IPA_ENDP_INIT_HDR_EXT_n_HDR_ENDIANESS_BMSK                                                                  0x1
+#define HWIO_IPA_ENDP_INIT_HDR_EXT_n_HDR_ENDIANESS_SHFT                                                                  0x0
+
+#define HWIO_IPA_ENDP_INIT_HDR_METADATA_MASK_n_ADDR(n)                                                            (IPA_CFG_REG_BASE      + 0x00001018 + 0x80 * (n))
+#define HWIO_IPA_ENDP_INIT_HDR_METADATA_MASK_n_PHYS(n)                                                            (IPA_CFG_REG_BASE_PHYS + 0x00001018 + 0x80 * (n))
+#define HWIO_IPA_ENDP_INIT_HDR_METADATA_MASK_n_OFFS(n)                                                            (IPA_CFG_REG_BASE_OFFS + 0x00001018 + 0x80 * (n))
+#define HWIO_IPA_ENDP_INIT_HDR_METADATA_MASK_n_RMSK                                                               0xffffffff
+#define HWIO_IPA_ENDP_INIT_HDR_METADATA_MASK_n_MAXn                                                                       35
+#define HWIO_IPA_ENDP_INIT_HDR_METADATA_MASK_n_ATTR                                                                      0x3
+#define HWIO_IPA_ENDP_INIT_HDR_METADATA_MASK_n_INI(n)        \
+        in_dword_masked(HWIO_IPA_ENDP_INIT_HDR_METADATA_MASK_n_ADDR(n), HWIO_IPA_ENDP_INIT_HDR_METADATA_MASK_n_RMSK)
+#define HWIO_IPA_ENDP_INIT_HDR_METADATA_MASK_n_INMI(n,mask)    \
+        in_dword_masked(HWIO_IPA_ENDP_INIT_HDR_METADATA_MASK_n_ADDR(n), mask)
+#define HWIO_IPA_ENDP_INIT_HDR_METADATA_MASK_n_OUTI(n,val)    \
+        out_dword(HWIO_IPA_ENDP_INIT_HDR_METADATA_MASK_n_ADDR(n),val)
+#define HWIO_IPA_ENDP_INIT_HDR_METADATA_MASK_n_OUTMI(n,mask,val) \
+        out_dword_masked_ns(HWIO_IPA_ENDP_INIT_HDR_METADATA_MASK_n_ADDR(n),mask,val,HWIO_IPA_ENDP_INIT_HDR_METADATA_MASK_n_INI(n))
+#define HWIO_IPA_ENDP_INIT_HDR_METADATA_MASK_n_METADATA_MASK_BMSK                                                 0xffffffff
+#define HWIO_IPA_ENDP_INIT_HDR_METADATA_MASK_n_METADATA_MASK_SHFT                                                        0x0
+
+#define HWIO_IPA_ENDP_INIT_HDR_METADATA_n_ADDR(n)                                                                 (IPA_CFG_REG_BASE      + 0x0000101c + 0x80 * (n))
+#define HWIO_IPA_ENDP_INIT_HDR_METADATA_n_PHYS(n)                                                                 (IPA_CFG_REG_BASE_PHYS + 0x0000101c + 0x80 * (n))
+#define HWIO_IPA_ENDP_INIT_HDR_METADATA_n_OFFS(n)                                                                 (IPA_CFG_REG_BASE_OFFS + 0x0000101c + 0x80 * (n))
+#define HWIO_IPA_ENDP_INIT_HDR_METADATA_n_RMSK                                                                    0xffffffff
+#define HWIO_IPA_ENDP_INIT_HDR_METADATA_n_MAXn                                                                            15
+#define HWIO_IPA_ENDP_INIT_HDR_METADATA_n_ATTR                                                                           0x3
+#define HWIO_IPA_ENDP_INIT_HDR_METADATA_n_INI(n)        \
+        in_dword_masked(HWIO_IPA_ENDP_INIT_HDR_METADATA_n_ADDR(n), HWIO_IPA_ENDP_INIT_HDR_METADATA_n_RMSK)
+#define HWIO_IPA_ENDP_INIT_HDR_METADATA_n_INMI(n,mask)    \
+        in_dword_masked(HWIO_IPA_ENDP_INIT_HDR_METADATA_n_ADDR(n), mask)
+#define HWIO_IPA_ENDP_INIT_HDR_METADATA_n_OUTI(n,val)    \
+        out_dword(HWIO_IPA_ENDP_INIT_HDR_METADATA_n_ADDR(n),val)
+#define HWIO_IPA_ENDP_INIT_HDR_METADATA_n_OUTMI(n,mask,val) \
+        out_dword_masked_ns(HWIO_IPA_ENDP_INIT_HDR_METADATA_n_ADDR(n),mask,val,HWIO_IPA_ENDP_INIT_HDR_METADATA_n_INI(n))
+#define HWIO_IPA_ENDP_INIT_HDR_METADATA_n_METADATA_BMSK                                                           0xffffffff
+#define HWIO_IPA_ENDP_INIT_HDR_METADATA_n_METADATA_SHFT                                                                  0x0
+
+#define HWIO_IPA_ENDP_INIT_MODE_n_ADDR(n)                                                                         (IPA_CFG_REG_BASE      + 0x00001020 + 0x80 * (n))
+#define HWIO_IPA_ENDP_INIT_MODE_n_PHYS(n)                                                                         (IPA_CFG_REG_BASE_PHYS + 0x00001020 + 0x80 * (n))
+#define HWIO_IPA_ENDP_INIT_MODE_n_OFFS(n)                                                                         (IPA_CFG_REG_BASE_OFFS + 0x00001020 + 0x80 * (n))
+#define HWIO_IPA_ENDP_INIT_MODE_n_RMSK                                                                            0x7fffffff
+#define HWIO_IPA_ENDP_INIT_MODE_n_MAXn                                                                                    15
+#define HWIO_IPA_ENDP_INIT_MODE_n_ATTR                                                                                   0x3
+#define HWIO_IPA_ENDP_INIT_MODE_n_INI(n)        \
+        in_dword_masked(HWIO_IPA_ENDP_INIT_MODE_n_ADDR(n), HWIO_IPA_ENDP_INIT_MODE_n_RMSK)
+#define HWIO_IPA_ENDP_INIT_MODE_n_INMI(n,mask)    \
+        in_dword_masked(HWIO_IPA_ENDP_INIT_MODE_n_ADDR(n), mask)
+#define HWIO_IPA_ENDP_INIT_MODE_n_OUTI(n,val)    \
+        out_dword(HWIO_IPA_ENDP_INIT_MODE_n_ADDR(n),val)
+#define HWIO_IPA_ENDP_INIT_MODE_n_OUTMI(n,mask,val) \
+        out_dword_masked_ns(HWIO_IPA_ENDP_INIT_MODE_n_ADDR(n),mask,val,HWIO_IPA_ENDP_INIT_MODE_n_INI(n))
+#define HWIO_IPA_ENDP_INIT_MODE_n_DRBIP_ACL_ENABLE_BMSK                                                           0x40000000
+#define HWIO_IPA_ENDP_INIT_MODE_n_DRBIP_ACL_ENABLE_SHFT                                                                 0x1e
+#define HWIO_IPA_ENDP_INIT_MODE_n_PAD_EN_BMSK                                                                     0x20000000
+#define HWIO_IPA_ENDP_INIT_MODE_n_PAD_EN_SHFT                                                                           0x1d
+#define HWIO_IPA_ENDP_INIT_MODE_n_PIPE_REPLICATE_EN_BMSK                                                          0x10000000
+#define HWIO_IPA_ENDP_INIT_MODE_n_PIPE_REPLICATE_EN_SHFT                                                                0x1c
+#define HWIO_IPA_ENDP_INIT_MODE_n_BYTE_THRESHOLD_BMSK                                                              0xffff000
+#define HWIO_IPA_ENDP_INIT_MODE_n_BYTE_THRESHOLD_SHFT                                                                    0xc
+#define HWIO_IPA_ENDP_INIT_MODE_n_DEST_PIPE_INDEX_BMSK                                                                 0xff0
+#define HWIO_IPA_ENDP_INIT_MODE_n_DEST_PIPE_INDEX_SHFT                                                                   0x4
+#define HWIO_IPA_ENDP_INIT_MODE_n_BEARER_CNTX_ENABLE_BMSK                                                                0x8
+#define HWIO_IPA_ENDP_INIT_MODE_n_BEARER_CNTX_ENABLE_SHFT                                                                0x3
+#define HWIO_IPA_ENDP_INIT_MODE_n_MODE_BMSK                                                                              0x7
+#define HWIO_IPA_ENDP_INIT_MODE_n_MODE_SHFT                                                                              0x0
+
+#define HWIO_IPA_ENDP_INIT_AGGR_n_ADDR(n)                                                                         (IPA_CFG_REG_BASE      + 0x00001024 + 0x80 * (n))
+#define HWIO_IPA_ENDP_INIT_AGGR_n_PHYS(n)                                                                         (IPA_CFG_REG_BASE_PHYS + 0x00001024 + 0x80 * (n))
+#define HWIO_IPA_ENDP_INIT_AGGR_n_OFFS(n)                                                                         (IPA_CFG_REG_BASE_OFFS + 0x00001024 + 0x80 * (n))
+#define HWIO_IPA_ENDP_INIT_AGGR_n_RMSK                                                                             0xdfff7ff
+#define HWIO_IPA_ENDP_INIT_AGGR_n_MAXn                                                                                    35
+#define HWIO_IPA_ENDP_INIT_AGGR_n_ATTR                                                                                   0x3
+#define HWIO_IPA_ENDP_INIT_AGGR_n_INI(n)        \
+        in_dword_masked(HWIO_IPA_ENDP_INIT_AGGR_n_ADDR(n), HWIO_IPA_ENDP_INIT_AGGR_n_RMSK)
+#define HWIO_IPA_ENDP_INIT_AGGR_n_INMI(n,mask)    \
+        in_dword_masked(HWIO_IPA_ENDP_INIT_AGGR_n_ADDR(n), mask)
+#define HWIO_IPA_ENDP_INIT_AGGR_n_OUTI(n,val)    \
+        out_dword(HWIO_IPA_ENDP_INIT_AGGR_n_ADDR(n),val)
+#define HWIO_IPA_ENDP_INIT_AGGR_n_OUTMI(n,mask,val) \
+        out_dword_masked_ns(HWIO_IPA_ENDP_INIT_AGGR_n_ADDR(n),mask,val,HWIO_IPA_ENDP_INIT_AGGR_n_INI(n))
+#define HWIO_IPA_ENDP_INIT_AGGR_n_AGGR_GRAN_SEL_BMSK                                                               0x8000000
+#define HWIO_IPA_ENDP_INIT_AGGR_n_AGGR_GRAN_SEL_SHFT                                                                    0x1b
+#define HWIO_IPA_ENDP_INIT_AGGR_n_AGGR_HARD_BYTE_LIMIT_ENABLE_BMSK                                                 0x4000000
+#define HWIO_IPA_ENDP_INIT_AGGR_n_AGGR_HARD_BYTE_LIMIT_ENABLE_SHFT                                                      0x1a
+#define HWIO_IPA_ENDP_INIT_AGGR_n_AGGR_FORCE_CLOSE_BMSK                                                            0x1000000
+#define HWIO_IPA_ENDP_INIT_AGGR_n_AGGR_FORCE_CLOSE_SHFT                                                                 0x18
+#define HWIO_IPA_ENDP_INIT_AGGR_n_AGGR_SW_EOF_ACTIVE_BMSK                                                           0x800000
+#define HWIO_IPA_ENDP_INIT_AGGR_n_AGGR_SW_EOF_ACTIVE_SHFT                                                               0x17
+#define HWIO_IPA_ENDP_INIT_AGGR_n_AGGR_PKT_LIMIT_BMSK                                                               0x7e0000
+#define HWIO_IPA_ENDP_INIT_AGGR_n_AGGR_PKT_LIMIT_SHFT                                                                   0x11
+#define HWIO_IPA_ENDP_INIT_AGGR_n_AGGR_TIME_LIMIT_BMSK                                                               0x1f000
+#define HWIO_IPA_ENDP_INIT_AGGR_n_AGGR_TIME_LIMIT_SHFT                                                                   0xc
+#define HWIO_IPA_ENDP_INIT_AGGR_n_AGGR_BYTE_LIMIT_BMSK                                                                 0x7e0
+#define HWIO_IPA_ENDP_INIT_AGGR_n_AGGR_BYTE_LIMIT_SHFT                                                                   0x5
+#define HWIO_IPA_ENDP_INIT_AGGR_n_AGGR_TYPE_BMSK                                                                        0x1c
+#define HWIO_IPA_ENDP_INIT_AGGR_n_AGGR_TYPE_SHFT                                                                         0x2
+#define HWIO_IPA_ENDP_INIT_AGGR_n_AGGR_EN_BMSK                                                                           0x3
+#define HWIO_IPA_ENDP_INIT_AGGR_n_AGGR_EN_SHFT                                                                           0x0
+
+#define HWIO_IPA_ENDP_INIT_HOL_BLOCK_EN_n_ADDR(n)                                                                 (IPA_CFG_REG_BASE      + 0x0000102c + 0x80 * (n))
+#define HWIO_IPA_ENDP_INIT_HOL_BLOCK_EN_n_PHYS(n)                                                                 (IPA_CFG_REG_BASE_PHYS + 0x0000102c + 0x80 * (n))
+#define HWIO_IPA_ENDP_INIT_HOL_BLOCK_EN_n_OFFS(n)                                                                 (IPA_CFG_REG_BASE_OFFS + 0x0000102c + 0x80 * (n))
+#define HWIO_IPA_ENDP_INIT_HOL_BLOCK_EN_n_RMSK                                                                           0x1
+#define HWIO_IPA_ENDP_INIT_HOL_BLOCK_EN_n_MAXn                                                                            35
+#define HWIO_IPA_ENDP_INIT_HOL_BLOCK_EN_n_ATTR                                                                           0x3
+#define HWIO_IPA_ENDP_INIT_HOL_BLOCK_EN_n_INI(n)        \
+        in_dword_masked(HWIO_IPA_ENDP_INIT_HOL_BLOCK_EN_n_ADDR(n), HWIO_IPA_ENDP_INIT_HOL_BLOCK_EN_n_RMSK)
+#define HWIO_IPA_ENDP_INIT_HOL_BLOCK_EN_n_INMI(n,mask)    \
+        in_dword_masked(HWIO_IPA_ENDP_INIT_HOL_BLOCK_EN_n_ADDR(n), mask)
+#define HWIO_IPA_ENDP_INIT_HOL_BLOCK_EN_n_OUTI(n,val)    \
+        out_dword(HWIO_IPA_ENDP_INIT_HOL_BLOCK_EN_n_ADDR(n),val)
+#define HWIO_IPA_ENDP_INIT_HOL_BLOCK_EN_n_OUTMI(n,mask,val) \
+        out_dword_masked_ns(HWIO_IPA_ENDP_INIT_HOL_BLOCK_EN_n_ADDR(n),mask,val,HWIO_IPA_ENDP_INIT_HOL_BLOCK_EN_n_INI(n))
+#define HWIO_IPA_ENDP_INIT_HOL_BLOCK_EN_n_EN_BMSK                                                                        0x1
+#define HWIO_IPA_ENDP_INIT_HOL_BLOCK_EN_n_EN_SHFT                                                                        0x0
+
+#define HWIO_IPA_ENDP_INIT_HOL_BLOCK_TIMER_n_ADDR(n)                                                              (IPA_CFG_REG_BASE      + 0x00001030 + 0x80 * (n))
+#define HWIO_IPA_ENDP_INIT_HOL_BLOCK_TIMER_n_PHYS(n)                                                              (IPA_CFG_REG_BASE_PHYS + 0x00001030 + 0x80 * (n))
+#define HWIO_IPA_ENDP_INIT_HOL_BLOCK_TIMER_n_OFFS(n)                                                              (IPA_CFG_REG_BASE_OFFS + 0x00001030 + 0x80 * (n))
+#define HWIO_IPA_ENDP_INIT_HOL_BLOCK_TIMER_n_RMSK                                                                      0x31f
+#define HWIO_IPA_ENDP_INIT_HOL_BLOCK_TIMER_n_MAXn                                                                         35
+#define HWIO_IPA_ENDP_INIT_HOL_BLOCK_TIMER_n_ATTR                                                                        0x3
+#define HWIO_IPA_ENDP_INIT_HOL_BLOCK_TIMER_n_INI(n)        \
+        in_dword_masked(HWIO_IPA_ENDP_INIT_HOL_BLOCK_TIMER_n_ADDR(n), HWIO_IPA_ENDP_INIT_HOL_BLOCK_TIMER_n_RMSK)
+#define HWIO_IPA_ENDP_INIT_HOL_BLOCK_TIMER_n_INMI(n,mask)    \
+        in_dword_masked(HWIO_IPA_ENDP_INIT_HOL_BLOCK_TIMER_n_ADDR(n), mask)
+#define HWIO_IPA_ENDP_INIT_HOL_BLOCK_TIMER_n_OUTI(n,val)    \
+        out_dword(HWIO_IPA_ENDP_INIT_HOL_BLOCK_TIMER_n_ADDR(n),val)
+#define HWIO_IPA_ENDP_INIT_HOL_BLOCK_TIMER_n_OUTMI(n,mask,val) \
+        out_dword_masked_ns(HWIO_IPA_ENDP_INIT_HOL_BLOCK_TIMER_n_ADDR(n),mask,val,HWIO_IPA_ENDP_INIT_HOL_BLOCK_TIMER_n_INI(n))
+#define HWIO_IPA_ENDP_INIT_HOL_BLOCK_TIMER_n_GRAN_SEL_BMSK                                                             0x300
+#define HWIO_IPA_ENDP_INIT_HOL_BLOCK_TIMER_n_GRAN_SEL_SHFT                                                               0x8
+#define HWIO_IPA_ENDP_INIT_HOL_BLOCK_TIMER_n_TIME_LIMIT_BMSK                                                            0x1f
+#define HWIO_IPA_ENDP_INIT_HOL_BLOCK_TIMER_n_TIME_LIMIT_SHFT                                                             0x0
+
+#define HWIO_IPA_ENDP_INIT_DEAGGR_n_ADDR(n)                                                                       (IPA_CFG_REG_BASE      + 0x00001034 + 0x80 * (n))
+#define HWIO_IPA_ENDP_INIT_DEAGGR_n_PHYS(n)                                                                       (IPA_CFG_REG_BASE_PHYS + 0x00001034 + 0x80 * (n))
+#define HWIO_IPA_ENDP_INIT_DEAGGR_n_OFFS(n)                                                                       (IPA_CFG_REG_BASE_OFFS + 0x00001034 + 0x80 * (n))
+#define HWIO_IPA_ENDP_INIT_DEAGGR_n_RMSK                                                                          0xffff7fff
+#define HWIO_IPA_ENDP_INIT_DEAGGR_n_MAXn                                                                                  15
+#define HWIO_IPA_ENDP_INIT_DEAGGR_n_ATTR                                                                                 0x3
+#define HWIO_IPA_ENDP_INIT_DEAGGR_n_INI(n)        \
+        in_dword_masked(HWIO_IPA_ENDP_INIT_DEAGGR_n_ADDR(n), HWIO_IPA_ENDP_INIT_DEAGGR_n_RMSK)
+#define HWIO_IPA_ENDP_INIT_DEAGGR_n_INMI(n,mask)    \
+        in_dword_masked(HWIO_IPA_ENDP_INIT_DEAGGR_n_ADDR(n), mask)
+#define HWIO_IPA_ENDP_INIT_DEAGGR_n_OUTI(n,val)    \
+        out_dword(HWIO_IPA_ENDP_INIT_DEAGGR_n_ADDR(n),val)
+#define HWIO_IPA_ENDP_INIT_DEAGGR_n_OUTMI(n,mask,val) \
+        out_dword_masked_ns(HWIO_IPA_ENDP_INIT_DEAGGR_n_ADDR(n),mask,val,HWIO_IPA_ENDP_INIT_DEAGGR_n_INI(n))
+#define HWIO_IPA_ENDP_INIT_DEAGGR_n_MAX_PACKET_LEN_BMSK                                                           0xffff0000
+#define HWIO_IPA_ENDP_INIT_DEAGGR_n_MAX_PACKET_LEN_SHFT                                                                 0x10
+#define HWIO_IPA_ENDP_INIT_DEAGGR_n_IGNORE_MIN_PKT_ERR_BMSK                                                           0x4000
+#define HWIO_IPA_ENDP_INIT_DEAGGR_n_IGNORE_MIN_PKT_ERR_SHFT                                                              0xe
+#define HWIO_IPA_ENDP_INIT_DEAGGR_n_PACKET_OFFSET_LOCATION_BMSK                                                       0x3f00
+#define HWIO_IPA_ENDP_INIT_DEAGGR_n_PACKET_OFFSET_LOCATION_SHFT                                                          0x8
+#define HWIO_IPA_ENDP_INIT_DEAGGR_n_PACKET_OFFSET_VALID_BMSK                                                            0x80
+#define HWIO_IPA_ENDP_INIT_DEAGGR_n_PACKET_OFFSET_VALID_SHFT                                                             0x7
+#define HWIO_IPA_ENDP_INIT_DEAGGR_n_SYSPIPE_ERR_DETECTION_BMSK                                                          0x40
+#define HWIO_IPA_ENDP_INIT_DEAGGR_n_SYSPIPE_ERR_DETECTION_SHFT                                                           0x6
+#define HWIO_IPA_ENDP_INIT_DEAGGR_n_DEAGGR_HDR_LEN_BMSK                                                                 0x3f
+#define HWIO_IPA_ENDP_INIT_DEAGGR_n_DEAGGR_HDR_LEN_SHFT                                                                  0x0
+
+#define HWIO_IPA_ENDP_INIT_RSRC_GRP_n_ADDR(n)                                                                     (IPA_CFG_REG_BASE      + 0x00001038 + 0x80 * (n))
+#define HWIO_IPA_ENDP_INIT_RSRC_GRP_n_PHYS(n)                                                                     (IPA_CFG_REG_BASE_PHYS + 0x00001038 + 0x80 * (n))
+#define HWIO_IPA_ENDP_INIT_RSRC_GRP_n_OFFS(n)                                                                     (IPA_CFG_REG_BASE_OFFS + 0x00001038 + 0x80 * (n))
+#define HWIO_IPA_ENDP_INIT_RSRC_GRP_n_RMSK                                                                               0x7
+#define HWIO_IPA_ENDP_INIT_RSRC_GRP_n_MAXn                                                                                35
+#define HWIO_IPA_ENDP_INIT_RSRC_GRP_n_ATTR                                                                               0x3
+#define HWIO_IPA_ENDP_INIT_RSRC_GRP_n_INI(n)        \
+        in_dword_masked(HWIO_IPA_ENDP_INIT_RSRC_GRP_n_ADDR(n), HWIO_IPA_ENDP_INIT_RSRC_GRP_n_RMSK)
+#define HWIO_IPA_ENDP_INIT_RSRC_GRP_n_INMI(n,mask)    \
+        in_dword_masked(HWIO_IPA_ENDP_INIT_RSRC_GRP_n_ADDR(n), mask)
+#define HWIO_IPA_ENDP_INIT_RSRC_GRP_n_OUTI(n,val)    \
+        out_dword(HWIO_IPA_ENDP_INIT_RSRC_GRP_n_ADDR(n),val)
+#define HWIO_IPA_ENDP_INIT_RSRC_GRP_n_OUTMI(n,mask,val) \
+        out_dword_masked_ns(HWIO_IPA_ENDP_INIT_RSRC_GRP_n_ADDR(n),mask,val,HWIO_IPA_ENDP_INIT_RSRC_GRP_n_INI(n))
+#define HWIO_IPA_ENDP_INIT_RSRC_GRP_n_RSRC_GRP_BMSK                                                                      0x7
+#define HWIO_IPA_ENDP_INIT_RSRC_GRP_n_RSRC_GRP_SHFT                                                                      0x0
+
+#define HWIO_IPA_ENDP_INIT_SEQ_n_ADDR(n)                                                                          (IPA_CFG_REG_BASE      + 0x0000103c + 0x80 * (n))
+#define HWIO_IPA_ENDP_INIT_SEQ_n_PHYS(n)                                                                          (IPA_CFG_REG_BASE_PHYS + 0x0000103c + 0x80 * (n))
+#define HWIO_IPA_ENDP_INIT_SEQ_n_OFFS(n)                                                                          (IPA_CFG_REG_BASE_OFFS + 0x0000103c + 0x80 * (n))
+#define HWIO_IPA_ENDP_INIT_SEQ_n_RMSK                                                                                 0x1f1f
+#define HWIO_IPA_ENDP_INIT_SEQ_n_MAXn                                                                                     15
+#define HWIO_IPA_ENDP_INIT_SEQ_n_ATTR                                                                                    0x3
+#define HWIO_IPA_ENDP_INIT_SEQ_n_INI(n)        \
+        in_dword_masked(HWIO_IPA_ENDP_INIT_SEQ_n_ADDR(n), HWIO_IPA_ENDP_INIT_SEQ_n_RMSK)
+#define HWIO_IPA_ENDP_INIT_SEQ_n_INMI(n,mask)    \
+        in_dword_masked(HWIO_IPA_ENDP_INIT_SEQ_n_ADDR(n), mask)
+#define HWIO_IPA_ENDP_INIT_SEQ_n_OUTI(n,val)    \
+        out_dword(HWIO_IPA_ENDP_INIT_SEQ_n_ADDR(n),val)
+#define HWIO_IPA_ENDP_INIT_SEQ_n_OUTMI(n,mask,val) \
+        out_dword_masked_ns(HWIO_IPA_ENDP_INIT_SEQ_n_ADDR(n),mask,val,HWIO_IPA_ENDP_INIT_SEQ_n_INI(n))
+#define HWIO_IPA_ENDP_INIT_SEQ_n_DPS_SEQ_TYPE_BMSK                                                                    0x1f00
+#define HWIO_IPA_ENDP_INIT_SEQ_n_DPS_SEQ_TYPE_SHFT                                                                       0x8
+#define HWIO_IPA_ENDP_INIT_SEQ_n_HPS_SEQ_TYPE_BMSK                                                                      0x1f
+#define HWIO_IPA_ENDP_INIT_SEQ_n_HPS_SEQ_TYPE_SHFT                                                                       0x0
+
+#define HWIO_IPA_ENDP_STATUS_n_ADDR(n)                                                                            (IPA_CFG_REG_BASE      + 0x00001040 + 0x80 * (n))
+#define HWIO_IPA_ENDP_STATUS_n_PHYS(n)                                                                            (IPA_CFG_REG_BASE_PHYS + 0x00001040 + 0x80 * (n))
+#define HWIO_IPA_ENDP_STATUS_n_OFFS(n)                                                                            (IPA_CFG_REG_BASE_OFFS + 0x00001040 + 0x80 * (n))
+#define HWIO_IPA_ENDP_STATUS_n_RMSK                                                                                    0x3ff
+#define HWIO_IPA_ENDP_STATUS_n_MAXn                                                                                       35
+#define HWIO_IPA_ENDP_STATUS_n_ATTR                                                                                      0x3
+#define HWIO_IPA_ENDP_STATUS_n_INI(n)        \
+        in_dword_masked(HWIO_IPA_ENDP_STATUS_n_ADDR(n), HWIO_IPA_ENDP_STATUS_n_RMSK)
+#define HWIO_IPA_ENDP_STATUS_n_INMI(n,mask)    \
+        in_dword_masked(HWIO_IPA_ENDP_STATUS_n_ADDR(n), mask)
+#define HWIO_IPA_ENDP_STATUS_n_OUTI(n,val)    \
+        out_dword(HWIO_IPA_ENDP_STATUS_n_ADDR(n),val)
+#define HWIO_IPA_ENDP_STATUS_n_OUTMI(n,mask,val) \
+        out_dword_masked_ns(HWIO_IPA_ENDP_STATUS_n_ADDR(n),mask,val,HWIO_IPA_ENDP_STATUS_n_INI(n))
+#define HWIO_IPA_ENDP_STATUS_n_STATUS_PKT_SUPRESS_BMSK                                                                 0x200
+#define HWIO_IPA_ENDP_STATUS_n_STATUS_PKT_SUPRESS_SHFT                                                                   0x9
+#define HWIO_IPA_ENDP_STATUS_n_STATUS_ENDP_BMSK                                                                        0x1fe
+#define HWIO_IPA_ENDP_STATUS_n_STATUS_ENDP_SHFT                                                                          0x1
+#define HWIO_IPA_ENDP_STATUS_n_STATUS_EN_BMSK                                                                            0x1
+#define HWIO_IPA_ENDP_STATUS_n_STATUS_EN_SHFT                                                                            0x0
+
+#define HWIO_IPA_ENDP_SRC_ID_WRITE_n_ADDR(n)                                                                      (IPA_CFG_REG_BASE      + 0x00001048 + 0x80 * (n))
+#define HWIO_IPA_ENDP_SRC_ID_WRITE_n_PHYS(n)                                                                      (IPA_CFG_REG_BASE_PHYS + 0x00001048 + 0x80 * (n))
+#define HWIO_IPA_ENDP_SRC_ID_WRITE_n_OFFS(n)                                                                      (IPA_CFG_REG_BASE_OFFS + 0x00001048 + 0x80 * (n))
+#define HWIO_IPA_ENDP_SRC_ID_WRITE_n_RMSK                                                                               0xff
+#define HWIO_IPA_ENDP_SRC_ID_WRITE_n_MAXn                                                                                 15
+#define HWIO_IPA_ENDP_SRC_ID_WRITE_n_ATTR                                                                                0x2
+#define HWIO_IPA_ENDP_SRC_ID_WRITE_n_OUTI(n,val)    \
+        out_dword(HWIO_IPA_ENDP_SRC_ID_WRITE_n_ADDR(n),val)
+#define HWIO_IPA_ENDP_SRC_ID_WRITE_n_SRC_ID_WRITE_VALUE_BMSK                                                            0xff
+#define HWIO_IPA_ENDP_SRC_ID_WRITE_n_SRC_ID_WRITE_VALUE_SHFT                                                             0x0
+
+#define HWIO_IPA_ENDP_SRC_ID_READ_n_ADDR(n)                                                                       (IPA_CFG_REG_BASE      + 0x0000104c + 0x80 * (n))
+#define HWIO_IPA_ENDP_SRC_ID_READ_n_PHYS(n)                                                                       (IPA_CFG_REG_BASE_PHYS + 0x0000104c + 0x80 * (n))
+#define HWIO_IPA_ENDP_SRC_ID_READ_n_OFFS(n)                                                                       (IPA_CFG_REG_BASE_OFFS + 0x0000104c + 0x80 * (n))
+#define HWIO_IPA_ENDP_SRC_ID_READ_n_RMSK                                                                                0xff
+#define HWIO_IPA_ENDP_SRC_ID_READ_n_MAXn                                                                                  15
+#define HWIO_IPA_ENDP_SRC_ID_READ_n_ATTR                                                                                 0x1
+#define HWIO_IPA_ENDP_SRC_ID_READ_n_INI(n)        \
+        in_dword_masked(HWIO_IPA_ENDP_SRC_ID_READ_n_ADDR(n), HWIO_IPA_ENDP_SRC_ID_READ_n_RMSK)
+#define HWIO_IPA_ENDP_SRC_ID_READ_n_INMI(n,mask)    \
+        in_dword_masked(HWIO_IPA_ENDP_SRC_ID_READ_n_ADDR(n), mask)
+#define HWIO_IPA_ENDP_SRC_ID_READ_n_SRC_ID_READ_VALUE_BMSK                                                              0xff
+#define HWIO_IPA_ENDP_SRC_ID_READ_n_SRC_ID_READ_VALUE_SHFT                                                               0x0
+
+#define HWIO_IPA_ENDP_INIT_CONN_TRACK_n_ADDR(n)                                                                   (IPA_CFG_REG_BASE      + 0x00001050 + 0x80 * (n))
+#define HWIO_IPA_ENDP_INIT_CONN_TRACK_n_PHYS(n)                                                                   (IPA_CFG_REG_BASE_PHYS + 0x00001050 + 0x80 * (n))
+#define HWIO_IPA_ENDP_INIT_CONN_TRACK_n_OFFS(n)                                                                   (IPA_CFG_REG_BASE_OFFS + 0x00001050 + 0x80 * (n))
+#define HWIO_IPA_ENDP_INIT_CONN_TRACK_n_RMSK                                                                             0x1
+#define HWIO_IPA_ENDP_INIT_CONN_TRACK_n_MAXn                                                                              15
+#define HWIO_IPA_ENDP_INIT_CONN_TRACK_n_ATTR                                                                             0x3
+#define HWIO_IPA_ENDP_INIT_CONN_TRACK_n_INI(n)        \
+        in_dword_masked(HWIO_IPA_ENDP_INIT_CONN_TRACK_n_ADDR(n), HWIO_IPA_ENDP_INIT_CONN_TRACK_n_RMSK)
+#define HWIO_IPA_ENDP_INIT_CONN_TRACK_n_INMI(n,mask)    \
+        in_dword_masked(HWIO_IPA_ENDP_INIT_CONN_TRACK_n_ADDR(n), mask)
+#define HWIO_IPA_ENDP_INIT_CONN_TRACK_n_OUTI(n,val)    \
+        out_dword(HWIO_IPA_ENDP_INIT_CONN_TRACK_n_ADDR(n),val)
+#define HWIO_IPA_ENDP_INIT_CONN_TRACK_n_OUTMI(n,mask,val) \
+        out_dword_masked_ns(HWIO_IPA_ENDP_INIT_CONN_TRACK_n_ADDR(n),mask,val,HWIO_IPA_ENDP_INIT_CONN_TRACK_n_INI(n))
+#define HWIO_IPA_ENDP_INIT_CONN_TRACK_n_CONN_TRACK_EN_BMSK                                                               0x1
+#define HWIO_IPA_ENDP_INIT_CONN_TRACK_n_CONN_TRACK_EN_SHFT                                                               0x0
+
+#define HWIO_IPA_ENDP_INIT_DRBIP_CFG_n_ADDR(n)                                                                    (IPA_CFG_REG_BASE      + 0x00001054 + 0x80 * (n))
+#define HWIO_IPA_ENDP_INIT_DRBIP_CFG_n_PHYS(n)                                                                    (IPA_CFG_REG_BASE_PHYS + 0x00001054 + 0x80 * (n))
+#define HWIO_IPA_ENDP_INIT_DRBIP_CFG_n_OFFS(n)                                                                    (IPA_CFG_REG_BASE_OFFS + 0x00001054 + 0x80 * (n))
+#define HWIO_IPA_ENDP_INIT_DRBIP_CFG_n_RMSK                                                                             0x3f
+#define HWIO_IPA_ENDP_INIT_DRBIP_CFG_n_MAXn                                                                               15
+#define HWIO_IPA_ENDP_INIT_DRBIP_CFG_n_ATTR                                                                              0x3
+#define HWIO_IPA_ENDP_INIT_DRBIP_CFG_n_INI(n)        \
+        in_dword_masked(HWIO_IPA_ENDP_INIT_DRBIP_CFG_n_ADDR(n), HWIO_IPA_ENDP_INIT_DRBIP_CFG_n_RMSK)
+#define HWIO_IPA_ENDP_INIT_DRBIP_CFG_n_INMI(n,mask)    \
+        in_dword_masked(HWIO_IPA_ENDP_INIT_DRBIP_CFG_n_ADDR(n), mask)
+#define HWIO_IPA_ENDP_INIT_DRBIP_CFG_n_OUTI(n,val)    \
+        out_dword(HWIO_IPA_ENDP_INIT_DRBIP_CFG_n_ADDR(n),val)
+#define HWIO_IPA_ENDP_INIT_DRBIP_CFG_n_OUTMI(n,mask,val) \
+        out_dword_masked_ns(HWIO_IPA_ENDP_INIT_DRBIP_CFG_n_ADDR(n),mask,val,HWIO_IPA_ENDP_INIT_DRBIP_CFG_n_INI(n))
+#define HWIO_IPA_ENDP_INIT_DRBIP_CFG_n_DATA_SECTORS_FOR_IMM_CMD_BMSK                                                    0x3f
+#define HWIO_IPA_ENDP_INIT_DRBIP_CFG_n_DATA_SECTORS_FOR_IMM_CMD_SHFT                                                     0x0
+
+#define HWIO_IPA_FILTER_CACHE_CFG_n_ADDR(n)                                                                       (IPA_CFG_REG_BASE      + 0x0000105c + 0x80 * (n))
+#define HWIO_IPA_FILTER_CACHE_CFG_n_PHYS(n)                                                                       (IPA_CFG_REG_BASE_PHYS + 0x0000105c + 0x80 * (n))
+#define HWIO_IPA_FILTER_CACHE_CFG_n_OFFS(n)                                                                       (IPA_CFG_REG_BASE_OFFS + 0x0000105c + 0x80 * (n))
+#define HWIO_IPA_FILTER_CACHE_CFG_n_RMSK                                                                                0x7f
+#define HWIO_IPA_FILTER_CACHE_CFG_n_MAXn                                                                                  15
+#define HWIO_IPA_FILTER_CACHE_CFG_n_ATTR                                                                                 0x3
+#define HWIO_IPA_FILTER_CACHE_CFG_n_INI(n)        \
+        in_dword_masked(HWIO_IPA_FILTER_CACHE_CFG_n_ADDR(n), HWIO_IPA_FILTER_CACHE_CFG_n_RMSK)
+#define HWIO_IPA_FILTER_CACHE_CFG_n_INMI(n,mask)    \
+        in_dword_masked(HWIO_IPA_FILTER_CACHE_CFG_n_ADDR(n), mask)
+#define HWIO_IPA_FILTER_CACHE_CFG_n_OUTI(n,val)    \
+        out_dword(HWIO_IPA_FILTER_CACHE_CFG_n_ADDR(n),val)
+#define HWIO_IPA_FILTER_CACHE_CFG_n_OUTMI(n,mask,val) \
+        out_dword_masked_ns(HWIO_IPA_FILTER_CACHE_CFG_n_ADDR(n),mask,val,HWIO_IPA_FILTER_CACHE_CFG_n_INI(n))
+#define HWIO_IPA_FILTER_CACHE_CFG_n_FILTER_CACHE_MSK_METADATA_BMSK                                                      0x40
+#define HWIO_IPA_FILTER_CACHE_CFG_n_FILTER_CACHE_MSK_METADATA_SHFT                                                       0x6
+#define HWIO_IPA_FILTER_CACHE_CFG_n_FILTER_CACHE_MSK_PROTOCOL_BMSK                                                      0x20
+#define HWIO_IPA_FILTER_CACHE_CFG_n_FILTER_CACHE_MSK_PROTOCOL_SHFT                                                       0x5
+#define HWIO_IPA_FILTER_CACHE_CFG_n_FILTER_CACHE_MSK_DST_PORT_BMSK                                                      0x10
+#define HWIO_IPA_FILTER_CACHE_CFG_n_FILTER_CACHE_MSK_DST_PORT_SHFT                                                       0x4
+#define HWIO_IPA_FILTER_CACHE_CFG_n_FILTER_CACHE_MSK_SRC_PORT_BMSK                                                       0x8
+#define HWIO_IPA_FILTER_CACHE_CFG_n_FILTER_CACHE_MSK_SRC_PORT_SHFT                                                       0x3
+#define HWIO_IPA_FILTER_CACHE_CFG_n_FILTER_CACHE_MSK_DST_IP_ADD_BMSK                                                     0x4
+#define HWIO_IPA_FILTER_CACHE_CFG_n_FILTER_CACHE_MSK_DST_IP_ADD_SHFT                                                     0x2
+#define HWIO_IPA_FILTER_CACHE_CFG_n_FILTER_CACHE_MSK_SRC_IP_ADD_BMSK                                                     0x2
+#define HWIO_IPA_FILTER_CACHE_CFG_n_FILTER_CACHE_MSK_SRC_IP_ADD_SHFT                                                     0x1
+#define HWIO_IPA_FILTER_CACHE_CFG_n_FILTER_CACHE_MSK_SRC_ID_BMSK                                                         0x1
+#define HWIO_IPA_FILTER_CACHE_CFG_n_FILTER_CACHE_MSK_SRC_ID_SHFT                                                         0x0
+
+#define HWIO_IPA_ROUTER_CACHE_CFG_n_ADDR(n)                                                                       (IPA_CFG_REG_BASE      + 0x00001070 + 0x80 * (n))
+#define HWIO_IPA_ROUTER_CACHE_CFG_n_PHYS(n)                                                                       (IPA_CFG_REG_BASE_PHYS + 0x00001070 + 0x80 * (n))
+#define HWIO_IPA_ROUTER_CACHE_CFG_n_OFFS(n)                                                                       (IPA_CFG_REG_BASE_OFFS + 0x00001070 + 0x80 * (n))
+#define HWIO_IPA_ROUTER_CACHE_CFG_n_RMSK                                                                                0x7f
+#define HWIO_IPA_ROUTER_CACHE_CFG_n_MAXn                                                                                  35
+#define HWIO_IPA_ROUTER_CACHE_CFG_n_ATTR                                                                                 0x3
+#define HWIO_IPA_ROUTER_CACHE_CFG_n_INI(n)        \
+        in_dword_masked(HWIO_IPA_ROUTER_CACHE_CFG_n_ADDR(n), HWIO_IPA_ROUTER_CACHE_CFG_n_RMSK)
+#define HWIO_IPA_ROUTER_CACHE_CFG_n_INMI(n,mask)    \
+        in_dword_masked(HWIO_IPA_ROUTER_CACHE_CFG_n_ADDR(n), mask)
+#define HWIO_IPA_ROUTER_CACHE_CFG_n_OUTI(n,val)    \
+        out_dword(HWIO_IPA_ROUTER_CACHE_CFG_n_ADDR(n),val)
+#define HWIO_IPA_ROUTER_CACHE_CFG_n_OUTMI(n,mask,val) \
+        out_dword_masked_ns(HWIO_IPA_ROUTER_CACHE_CFG_n_ADDR(n),mask,val,HWIO_IPA_ROUTER_CACHE_CFG_n_INI(n))
+#define HWIO_IPA_ROUTER_CACHE_CFG_n_ROUTER_CACHE_MSK_METADATA_BMSK                                                      0x40
+#define HWIO_IPA_ROUTER_CACHE_CFG_n_ROUTER_CACHE_MSK_METADATA_SHFT                                                       0x6
+#define HWIO_IPA_ROUTER_CACHE_CFG_n_ROUTER_CACHE_MSK_PROTOCOL_BMSK                                                      0x20
+#define HWIO_IPA_ROUTER_CACHE_CFG_n_ROUTER_CACHE_MSK_PROTOCOL_SHFT                                                       0x5
+#define HWIO_IPA_ROUTER_CACHE_CFG_n_ROUTER_CACHE_MSK_DST_PORT_BMSK                                                      0x10
+#define HWIO_IPA_ROUTER_CACHE_CFG_n_ROUTER_CACHE_MSK_DST_PORT_SHFT                                                       0x4
+#define HWIO_IPA_ROUTER_CACHE_CFG_n_ROUTER_CACHE_MSK_SRC_PORT_BMSK                                                       0x8
+#define HWIO_IPA_ROUTER_CACHE_CFG_n_ROUTER_CACHE_MSK_SRC_PORT_SHFT                                                       0x3
+#define HWIO_IPA_ROUTER_CACHE_CFG_n_ROUTER_CACHE_MSK_DST_IP_ADD_BMSK                                                     0x4
+#define HWIO_IPA_ROUTER_CACHE_CFG_n_ROUTER_CACHE_MSK_DST_IP_ADD_SHFT                                                     0x2
+#define HWIO_IPA_ROUTER_CACHE_CFG_n_ROUTER_CACHE_MSK_SRC_IP_ADD_BMSK                                                     0x2
+#define HWIO_IPA_ROUTER_CACHE_CFG_n_ROUTER_CACHE_MSK_SRC_IP_ADD_SHFT                                                     0x1
+#define HWIO_IPA_ROUTER_CACHE_CFG_n_ROUTER_CACHE_MSK_SRC_ID_BMSK                                                         0x1
+#define HWIO_IPA_ROUTER_CACHE_CFG_n_ROUTER_CACHE_MSK_SRC_ID_SHFT                                                         0x0
+
+#define HWIO_IPA_ENDP_YELLOW_RED_MARKER_CFG_n_ADDR(n)                                                             (IPA_CFG_REG_BASE      + 0x00001060 + 0x80 * (n))
+#define HWIO_IPA_ENDP_YELLOW_RED_MARKER_CFG_n_PHYS(n)                                                             (IPA_CFG_REG_BASE_PHYS + 0x00001060 + 0x80 * (n))
+#define HWIO_IPA_ENDP_YELLOW_RED_MARKER_CFG_n_OFFS(n)                                                             (IPA_CFG_REG_BASE_OFFS + 0x00001060 + 0x80 * (n))
+#define HWIO_IPA_ENDP_YELLOW_RED_MARKER_CFG_n_RMSK                                                                0xfc00fc00
+#define HWIO_IPA_ENDP_YELLOW_RED_MARKER_CFG_n_MAXn                                                                        35
+#define HWIO_IPA_ENDP_YELLOW_RED_MARKER_CFG_n_ATTR                                                                       0x3
+#define HWIO_IPA_ENDP_YELLOW_RED_MARKER_CFG_n_INI(n)        \
+        in_dword_masked(HWIO_IPA_ENDP_YELLOW_RED_MARKER_CFG_n_ADDR(n), HWIO_IPA_ENDP_YELLOW_RED_MARKER_CFG_n_RMSK)
+#define HWIO_IPA_ENDP_YELLOW_RED_MARKER_CFG_n_INMI(n,mask)    \
+        in_dword_masked(HWIO_IPA_ENDP_YELLOW_RED_MARKER_CFG_n_ADDR(n), mask)
+#define HWIO_IPA_ENDP_YELLOW_RED_MARKER_CFG_n_OUTI(n,val)    \
+        out_dword(HWIO_IPA_ENDP_YELLOW_RED_MARKER_CFG_n_ADDR(n),val)
+#define HWIO_IPA_ENDP_YELLOW_RED_MARKER_CFG_n_OUTMI(n,mask,val) \
+        out_dword_masked_ns(HWIO_IPA_ENDP_YELLOW_RED_MARKER_CFG_n_ADDR(n),mask,val,HWIO_IPA_ENDP_YELLOW_RED_MARKER_CFG_n_INI(n))
+#define HWIO_IPA_ENDP_YELLOW_RED_MARKER_CFG_n_IPA_RED_MARKER_CFG_BMSK                                             0xfc000000
+#define HWIO_IPA_ENDP_YELLOW_RED_MARKER_CFG_n_IPA_RED_MARKER_CFG_SHFT                                                   0x1a
+#define HWIO_IPA_ENDP_YELLOW_RED_MARKER_CFG_n_IPA_YELLOW_MARKER_CFG_BMSK                                              0xfc00
+#define HWIO_IPA_ENDP_YELLOW_RED_MARKER_CFG_n_IPA_YELLOW_MARKER_CFG_SHFT                                                 0xa
+
+#define HWIO_IPA_ENDP_INIT_CTRL_STATUS_n_ADDR(n)                                                                  (IPA_CFG_REG_BASE      + 0x00001064 + 0x80 * (n))
+#define HWIO_IPA_ENDP_INIT_CTRL_STATUS_n_PHYS(n)                                                                  (IPA_CFG_REG_BASE_PHYS + 0x00001064 + 0x80 * (n))
+#define HWIO_IPA_ENDP_INIT_CTRL_STATUS_n_OFFS(n)                                                                  (IPA_CFG_REG_BASE_OFFS + 0x00001064 + 0x80 * (n))
+#define HWIO_IPA_ENDP_INIT_CTRL_STATUS_n_RMSK                                                                            0x3
+#define HWIO_IPA_ENDP_INIT_CTRL_STATUS_n_MAXn                                                                             35
+#define HWIO_IPA_ENDP_INIT_CTRL_STATUS_n_ATTR                                                                            0x1
+#define HWIO_IPA_ENDP_INIT_CTRL_STATUS_n_INI(n)        \
+        in_dword_masked(HWIO_IPA_ENDP_INIT_CTRL_STATUS_n_ADDR(n), HWIO_IPA_ENDP_INIT_CTRL_STATUS_n_RMSK)
+#define HWIO_IPA_ENDP_INIT_CTRL_STATUS_n_INMI(n,mask)    \
+        in_dword_masked(HWIO_IPA_ENDP_INIT_CTRL_STATUS_n_ADDR(n), mask)
+#define HWIO_IPA_ENDP_INIT_CTRL_STATUS_n_ENDP_DELAY_STATUS_BMSK                                                          0x2
+#define HWIO_IPA_ENDP_INIT_CTRL_STATUS_n_ENDP_DELAY_STATUS_SHFT                                                          0x1
+#define HWIO_IPA_ENDP_INIT_CTRL_STATUS_n_ENDP_SUSPEND_STATUS_BMSK                                                        0x1
+#define HWIO_IPA_ENDP_INIT_CTRL_STATUS_n_ENDP_SUSPEND_STATUS_SHFT                                                        0x0
+
+#define HWIO_IPA_ENDP_INIT_PROD_CFG_n_ADDR(n)                                                                     (IPA_CFG_REG_BASE      + 0x00001068 + 0x80 * (n))
+#define HWIO_IPA_ENDP_INIT_PROD_CFG_n_PHYS(n)                                                                     (IPA_CFG_REG_BASE_PHYS + 0x00001068 + 0x80 * (n))
+#define HWIO_IPA_ENDP_INIT_PROD_CFG_n_OFFS(n)                                                                     (IPA_CFG_REG_BASE_OFFS + 0x00001068 + 0x80 * (n))
+#define HWIO_IPA_ENDP_INIT_PROD_CFG_n_RMSK                                                                               0x1
+#define HWIO_IPA_ENDP_INIT_PROD_CFG_n_MAXn                                                                                35
+#define HWIO_IPA_ENDP_INIT_PROD_CFG_n_ATTR                                                                               0x3
+#define HWIO_IPA_ENDP_INIT_PROD_CFG_n_INI(n)        \
+        in_dword_masked(HWIO_IPA_ENDP_INIT_PROD_CFG_n_ADDR(n), HWIO_IPA_ENDP_INIT_PROD_CFG_n_RMSK)
+#define HWIO_IPA_ENDP_INIT_PROD_CFG_n_INMI(n,mask)    \
+        in_dword_masked(HWIO_IPA_ENDP_INIT_PROD_CFG_n_ADDR(n), mask)
+#define HWIO_IPA_ENDP_INIT_PROD_CFG_n_OUTI(n,val)    \
+        out_dword(HWIO_IPA_ENDP_INIT_PROD_CFG_n_ADDR(n),val)
+#define HWIO_IPA_ENDP_INIT_PROD_CFG_n_OUTMI(n,mask,val) \
+        out_dword_masked_ns(HWIO_IPA_ENDP_INIT_PROD_CFG_n_ADDR(n),mask,val,HWIO_IPA_ENDP_INIT_PROD_CFG_n_INI(n))
+#define HWIO_IPA_ENDP_INIT_PROD_CFG_n_TX_SEL_BMSK                                                                        0x1
+#define HWIO_IPA_ENDP_INIT_PROD_CFG_n_TX_SEL_SHFT                                                                        0x0
+
+#define HWIO_IPA_ENDP_INIT_ULSO_CFG_n_ADDR(n)                                                                     (IPA_CFG_REG_BASE      + 0x0000106c + 0x80 * (n))
+#define HWIO_IPA_ENDP_INIT_ULSO_CFG_n_PHYS(n)                                                                     (IPA_CFG_REG_BASE_PHYS + 0x0000106c + 0x80 * (n))
+#define HWIO_IPA_ENDP_INIT_ULSO_CFG_n_OFFS(n)                                                                     (IPA_CFG_REG_BASE_OFFS + 0x0000106c + 0x80 * (n))
+#define HWIO_IPA_ENDP_INIT_ULSO_CFG_n_RMSK                                                                               0x3
+#define HWIO_IPA_ENDP_INIT_ULSO_CFG_n_MAXn                                                                                15
+#define HWIO_IPA_ENDP_INIT_ULSO_CFG_n_ATTR                                                                               0x3
+#define HWIO_IPA_ENDP_INIT_ULSO_CFG_n_INI(n)        \
+        in_dword_masked(HWIO_IPA_ENDP_INIT_ULSO_CFG_n_ADDR(n), HWIO_IPA_ENDP_INIT_ULSO_CFG_n_RMSK)
+#define HWIO_IPA_ENDP_INIT_ULSO_CFG_n_INMI(n,mask)    \
+        in_dword_masked(HWIO_IPA_ENDP_INIT_ULSO_CFG_n_ADDR(n), mask)
+#define HWIO_IPA_ENDP_INIT_ULSO_CFG_n_OUTI(n,val)    \
+        out_dword(HWIO_IPA_ENDP_INIT_ULSO_CFG_n_ADDR(n),val)
+#define HWIO_IPA_ENDP_INIT_ULSO_CFG_n_OUTMI(n,mask,val) \
+        out_dword_masked_ns(HWIO_IPA_ENDP_INIT_ULSO_CFG_n_ADDR(n),mask,val,HWIO_IPA_ENDP_INIT_ULSO_CFG_n_INI(n))
+#define HWIO_IPA_ENDP_INIT_ULSO_CFG_n_IPV4_ID_MIN_MAX_VAL_INDEX_BMSK                                                     0x3
+#define HWIO_IPA_ENDP_INIT_ULSO_CFG_n_IPV4_ID_MIN_MAX_VAL_INDEX_SHFT                                                     0x0
+
+#define HWIO_IPA_ENDP_INIT_UCP_CFG_n_ADDR(n)                                                                      (IPA_CFG_REG_BASE      + 0x00001074 + 0x80 * (n))
+#define HWIO_IPA_ENDP_INIT_UCP_CFG_n_PHYS(n)                                                                      (IPA_CFG_REG_BASE_PHYS + 0x00001074 + 0x80 * (n))
+#define HWIO_IPA_ENDP_INIT_UCP_CFG_n_OFFS(n)                                                                      (IPA_CFG_REG_BASE_OFFS + 0x00001074 + 0x80 * (n))
+#define HWIO_IPA_ENDP_INIT_UCP_CFG_n_RMSK                                                                            0x1ffff
+#define HWIO_IPA_ENDP_INIT_UCP_CFG_n_MAXn                                                                                 15
+#define HWIO_IPA_ENDP_INIT_UCP_CFG_n_ATTR                                                                                0x3
+#define HWIO_IPA_ENDP_INIT_UCP_CFG_n_INI(n)        \
+        in_dword_masked(HWIO_IPA_ENDP_INIT_UCP_CFG_n_ADDR(n), HWIO_IPA_ENDP_INIT_UCP_CFG_n_RMSK)
+#define HWIO_IPA_ENDP_INIT_UCP_CFG_n_INMI(n,mask)    \
+        in_dword_masked(HWIO_IPA_ENDP_INIT_UCP_CFG_n_ADDR(n), mask)
+#define HWIO_IPA_ENDP_INIT_UCP_CFG_n_OUTI(n,val)    \
+        out_dword(HWIO_IPA_ENDP_INIT_UCP_CFG_n_ADDR(n),val)
+#define HWIO_IPA_ENDP_INIT_UCP_CFG_n_OUTMI(n,mask,val) \
+        out_dword_masked_ns(HWIO_IPA_ENDP_INIT_UCP_CFG_n_ADDR(n),mask,val,HWIO_IPA_ENDP_INIT_UCP_CFG_n_INI(n))
+#define HWIO_IPA_ENDP_INIT_UCP_CFG_n_UCP_TRIGGER_EN_BMSK                                                             0x10000
+#define HWIO_IPA_ENDP_INIT_UCP_CFG_n_UCP_TRIGGER_EN_SHFT                                                                0x10
+#define HWIO_IPA_ENDP_INIT_UCP_CFG_n_UCP_COMMAND_ID_BMSK                                                              0xffff
+#define HWIO_IPA_ENDP_INIT_UCP_CFG_n_UCP_COMMAND_ID_SHFT                                                                 0x0
+
+/*----------------------------------------------------------------------------
+ * MODULE: IPA_VMIDMT
+ *--------------------------------------------------------------------------*/
+
+#define IPA_VMIDMT_REG_BASE                                            (IPA_0_IPA_WRAPPER_BASE      + 0x00130000)
+#define IPA_VMIDMT_REG_BASE_PHYS                                       (IPA_0_IPA_WRAPPER_BASE_PHYS + 0x00130000)
+#define IPA_VMIDMT_REG_BASE_OFFS                                       0x00130000
+
+#define HWIO_IPA_VMIDMT_SCR0_ADDR                                      (IPA_VMIDMT_REG_BASE      + 0x00000000)
+#define HWIO_IPA_VMIDMT_SCR0_PHYS                                      (IPA_VMIDMT_REG_BASE_PHYS + 0x00000000)
+#define HWIO_IPA_VMIDMT_SCR0_OFFS                                      (IPA_VMIDMT_REG_BASE_OFFS + 0x00000000)
+#define HWIO_IPA_VMIDMT_SCR0_RMSK                                      0x3ff707f5
+#define HWIO_IPA_VMIDMT_SCR0_ATTR                                             0x3
+#define HWIO_IPA_VMIDMT_SCR0_IN          \
+        in_dword_masked(HWIO_IPA_VMIDMT_SCR0_ADDR, HWIO_IPA_VMIDMT_SCR0_RMSK)
+#define HWIO_IPA_VMIDMT_SCR0_INM(m)      \
+        in_dword_masked(HWIO_IPA_VMIDMT_SCR0_ADDR, m)
+#define HWIO_IPA_VMIDMT_SCR0_OUT(v)      \
+        out_dword(HWIO_IPA_VMIDMT_SCR0_ADDR,v)
+#define HWIO_IPA_VMIDMT_SCR0_OUTM(m,v) \
+        out_dword_masked_ns(HWIO_IPA_VMIDMT_SCR0_ADDR,m,v,HWIO_IPA_VMIDMT_SCR0_IN)
+#define HWIO_IPA_VMIDMT_SCR0_NSCFG_BMSK                                0x30000000
+#define HWIO_IPA_VMIDMT_SCR0_NSCFG_SHFT                                      0x1c
+#define HWIO_IPA_VMIDMT_SCR0_WACFG_BMSK                                 0xc000000
+#define HWIO_IPA_VMIDMT_SCR0_WACFG_SHFT                                      0x1a
+#define HWIO_IPA_VMIDMT_SCR0_RACFG_BMSK                                 0x3000000
+#define HWIO_IPA_VMIDMT_SCR0_RACFG_SHFT                                      0x18
+#define HWIO_IPA_VMIDMT_SCR0_SHCFG_BMSK                                  0xc00000
+#define HWIO_IPA_VMIDMT_SCR0_SHCFG_SHFT                                      0x16
+#define HWIO_IPA_VMIDMT_SCR0_SMCFCFG_BMSK                                0x200000
+#define HWIO_IPA_VMIDMT_SCR0_SMCFCFG_SHFT                                    0x15
+#define HWIO_IPA_VMIDMT_SCR0_MTCFG_BMSK                                  0x100000
+#define HWIO_IPA_VMIDMT_SCR0_MTCFG_SHFT                                      0x14
+#define HWIO_IPA_VMIDMT_SCR0_MEMATTR_BMSK                                 0x70000
+#define HWIO_IPA_VMIDMT_SCR0_MEMATTR_SHFT                                    0x10
+#define HWIO_IPA_VMIDMT_SCR0_USFCFG_BMSK                                    0x400
+#define HWIO_IPA_VMIDMT_SCR0_USFCFG_SHFT                                      0xa
+#define HWIO_IPA_VMIDMT_SCR0_GSE_BMSK                                       0x200
+#define HWIO_IPA_VMIDMT_SCR0_GSE_SHFT                                         0x9
+#define HWIO_IPA_VMIDMT_SCR0_STALLD_BMSK                                    0x100
+#define HWIO_IPA_VMIDMT_SCR0_STALLD_SHFT                                      0x8
+#define HWIO_IPA_VMIDMT_SCR0_TRANSIENTCFG_BMSK                               0xc0
+#define HWIO_IPA_VMIDMT_SCR0_TRANSIENTCFG_SHFT                                0x6
+#define HWIO_IPA_VMIDMT_SCR0_GCFGFIE_BMSK                                    0x20
+#define HWIO_IPA_VMIDMT_SCR0_GCFGFIE_SHFT                                     0x5
+#define HWIO_IPA_VMIDMT_SCR0_GCFGERE_BMSK                                    0x10
+#define HWIO_IPA_VMIDMT_SCR0_GCFGERE_SHFT                                     0x4
+#define HWIO_IPA_VMIDMT_SCR0_GFIE_BMSK                                        0x4
+#define HWIO_IPA_VMIDMT_SCR0_GFIE_SHFT                                        0x2
+#define HWIO_IPA_VMIDMT_SCR0_CLIENTPD_BMSK                                    0x1
+#define HWIO_IPA_VMIDMT_SCR0_CLIENTPD_SHFT                                    0x0
+
+#define HWIO_IPA_VMIDMT_SCR1_ADDR                                      (IPA_VMIDMT_REG_BASE      + 0x00000004)
+#define HWIO_IPA_VMIDMT_SCR1_PHYS                                      (IPA_VMIDMT_REG_BASE_PHYS + 0x00000004)
+#define HWIO_IPA_VMIDMT_SCR1_OFFS                                      (IPA_VMIDMT_REG_BASE_OFFS + 0x00000004)
+#define HWIO_IPA_VMIDMT_SCR1_RMSK                                       0x1003f00
+#define HWIO_IPA_VMIDMT_SCR1_ATTR                                             0x3
+#define HWIO_IPA_VMIDMT_SCR1_IN          \
+        in_dword_masked(HWIO_IPA_VMIDMT_SCR1_ADDR, HWIO_IPA_VMIDMT_SCR1_RMSK)
+#define HWIO_IPA_VMIDMT_SCR1_INM(m)      \
+        in_dword_masked(HWIO_IPA_VMIDMT_SCR1_ADDR, m)
+#define HWIO_IPA_VMIDMT_SCR1_OUT(v)      \
+        out_dword(HWIO_IPA_VMIDMT_SCR1_ADDR,v)
+#define HWIO_IPA_VMIDMT_SCR1_OUTM(m,v) \
+        out_dword_masked_ns(HWIO_IPA_VMIDMT_SCR1_ADDR,m,v,HWIO_IPA_VMIDMT_SCR1_IN)
+#define HWIO_IPA_VMIDMT_SCR1_GASRAE_BMSK                                0x1000000
+#define HWIO_IPA_VMIDMT_SCR1_GASRAE_SHFT                                     0x18
+#define HWIO_IPA_VMIDMT_SCR1_NSNUMSMRGO_BMSK                               0x3f00
+#define HWIO_IPA_VMIDMT_SCR1_NSNUMSMRGO_SHFT                                  0x8
+
+#define HWIO_IPA_VMIDMT_SCR2_ADDR                                      (IPA_VMIDMT_REG_BASE      + 0x00000008)
+#define HWIO_IPA_VMIDMT_SCR2_PHYS                                      (IPA_VMIDMT_REG_BASE_PHYS + 0x00000008)
+#define HWIO_IPA_VMIDMT_SCR2_OFFS                                      (IPA_VMIDMT_REG_BASE_OFFS + 0x00000008)
+#define HWIO_IPA_VMIDMT_SCR2_RMSK                                            0x1f
+#define HWIO_IPA_VMIDMT_SCR2_ATTR                                             0x3
+#define HWIO_IPA_VMIDMT_SCR2_IN          \
+        in_dword_masked(HWIO_IPA_VMIDMT_SCR2_ADDR, HWIO_IPA_VMIDMT_SCR2_RMSK)
+#define HWIO_IPA_VMIDMT_SCR2_INM(m)      \
+        in_dword_masked(HWIO_IPA_VMIDMT_SCR2_ADDR, m)
+#define HWIO_IPA_VMIDMT_SCR2_OUT(v)      \
+        out_dword(HWIO_IPA_VMIDMT_SCR2_ADDR,v)
+#define HWIO_IPA_VMIDMT_SCR2_OUTM(m,v) \
+        out_dword_masked_ns(HWIO_IPA_VMIDMT_SCR2_ADDR,m,v,HWIO_IPA_VMIDMT_SCR2_IN)
+#define HWIO_IPA_VMIDMT_SCR2_BPVMID_BMSK                                     0x1f
+#define HWIO_IPA_VMIDMT_SCR2_BPVMID_SHFT                                      0x0
+
+#define HWIO_IPA_VMIDMT_SACR_ADDR                                      (IPA_VMIDMT_REG_BASE      + 0x00000010)
+#define HWIO_IPA_VMIDMT_SACR_PHYS                                      (IPA_VMIDMT_REG_BASE_PHYS + 0x00000010)
+#define HWIO_IPA_VMIDMT_SACR_OFFS                                      (IPA_VMIDMT_REG_BASE_OFFS + 0x00000010)
+#define HWIO_IPA_VMIDMT_SACR_RMSK                                      0x70000013
+#define HWIO_IPA_VMIDMT_SACR_ATTR                                             0x3
+#define HWIO_IPA_VMIDMT_SACR_IN          \
+        in_dword_masked(HWIO_IPA_VMIDMT_SACR_ADDR, HWIO_IPA_VMIDMT_SACR_RMSK)
+#define HWIO_IPA_VMIDMT_SACR_INM(m)      \
+        in_dword_masked(HWIO_IPA_VMIDMT_SACR_ADDR, m)
+#define HWIO_IPA_VMIDMT_SACR_OUT(v)      \
+        out_dword(HWIO_IPA_VMIDMT_SACR_ADDR,v)
+#define HWIO_IPA_VMIDMT_SACR_OUTM(m,v) \
+        out_dword_masked_ns(HWIO_IPA_VMIDMT_SACR_ADDR,m,v,HWIO_IPA_VMIDMT_SACR_IN)
+#define HWIO_IPA_VMIDMT_SACR_BPRCNSH_BMSK                              0x40000000
+#define HWIO_IPA_VMIDMT_SACR_BPRCNSH_SHFT                                    0x1e
+#define HWIO_IPA_VMIDMT_SACR_BPRCISH_BMSK                              0x20000000
+#define HWIO_IPA_VMIDMT_SACR_BPRCISH_SHFT                                    0x1d
+#define HWIO_IPA_VMIDMT_SACR_BPRCOSH_BMSK                              0x10000000
+#define HWIO_IPA_VMIDMT_SACR_BPRCOSH_SHFT                                    0x1c
+#define HWIO_IPA_VMIDMT_SACR_BPREQPRIORITYCFG_BMSK                           0x10
+#define HWIO_IPA_VMIDMT_SACR_BPREQPRIORITYCFG_SHFT                            0x4
+#define HWIO_IPA_VMIDMT_SACR_BPREQPRIORITY_BMSK                               0x3
+#define HWIO_IPA_VMIDMT_SACR_BPREQPRIORITY_SHFT                               0x0
+
+#define HWIO_IPA_VMIDMT_SIDR0_ADDR                                     (IPA_VMIDMT_REG_BASE      + 0x00000020)
+#define HWIO_IPA_VMIDMT_SIDR0_PHYS                                     (IPA_VMIDMT_REG_BASE_PHYS + 0x00000020)
+#define HWIO_IPA_VMIDMT_SIDR0_OFFS                                     (IPA_VMIDMT_REG_BASE_OFFS + 0x00000020)
+#define HWIO_IPA_VMIDMT_SIDR0_RMSK                                     0x88001eff
+#define HWIO_IPA_VMIDMT_SIDR0_ATTR                                            0x1
+#define HWIO_IPA_VMIDMT_SIDR0_IN          \
+        in_dword_masked(HWIO_IPA_VMIDMT_SIDR0_ADDR, HWIO_IPA_VMIDMT_SIDR0_RMSK)
+#define HWIO_IPA_VMIDMT_SIDR0_INM(m)      \
+        in_dword_masked(HWIO_IPA_VMIDMT_SIDR0_ADDR, m)
+#define HWIO_IPA_VMIDMT_SIDR0_SES_BMSK                                 0x80000000
+#define HWIO_IPA_VMIDMT_SIDR0_SES_SHFT                                       0x1f
+#define HWIO_IPA_VMIDMT_SIDR0_SMS_BMSK                                  0x8000000
+#define HWIO_IPA_VMIDMT_SIDR0_SMS_SHFT                                       0x1b
+#define HWIO_IPA_VMIDMT_SIDR0_NUMSIDB_BMSK                                 0x1e00
+#define HWIO_IPA_VMIDMT_SIDR0_NUMSIDB_SHFT                                    0x9
+#define HWIO_IPA_VMIDMT_SIDR0_NUMSMRG_BMSK                                   0xff
+#define HWIO_IPA_VMIDMT_SIDR0_NUMSMRG_SHFT                                    0x0
+
+#define HWIO_IPA_VMIDMT_SIDR1_ADDR                                     (IPA_VMIDMT_REG_BASE      + 0x00000024)
+#define HWIO_IPA_VMIDMT_SIDR1_PHYS                                     (IPA_VMIDMT_REG_BASE_PHYS + 0x00000024)
+#define HWIO_IPA_VMIDMT_SIDR1_OFFS                                     (IPA_VMIDMT_REG_BASE_OFFS + 0x00000024)
+#define HWIO_IPA_VMIDMT_SIDR1_RMSK                                         0x9f00
+#define HWIO_IPA_VMIDMT_SIDR1_ATTR                                            0x1
+#define HWIO_IPA_VMIDMT_SIDR1_IN          \
+        in_dword_masked(HWIO_IPA_VMIDMT_SIDR1_ADDR, HWIO_IPA_VMIDMT_SIDR1_RMSK)
+#define HWIO_IPA_VMIDMT_SIDR1_INM(m)      \
+        in_dword_masked(HWIO_IPA_VMIDMT_SIDR1_ADDR, m)
+#define HWIO_IPA_VMIDMT_SIDR1_SMCD_BMSK                                    0x8000
+#define HWIO_IPA_VMIDMT_SIDR1_SMCD_SHFT                                       0xf
+#define HWIO_IPA_VMIDMT_SIDR1_SSDTP_BMSK                                   0x1000
+#define HWIO_IPA_VMIDMT_SIDR1_SSDTP_SHFT                                      0xc
+#define HWIO_IPA_VMIDMT_SIDR1_NUMSSDNDX_BMSK                                0xf00
+#define HWIO_IPA_VMIDMT_SIDR1_NUMSSDNDX_SHFT                                  0x8
+
+#define HWIO_IPA_VMIDMT_SIDR2_ADDR                                     (IPA_VMIDMT_REG_BASE      + 0x00000028)
+#define HWIO_IPA_VMIDMT_SIDR2_PHYS                                     (IPA_VMIDMT_REG_BASE_PHYS + 0x00000028)
+#define HWIO_IPA_VMIDMT_SIDR2_OFFS                                     (IPA_VMIDMT_REG_BASE_OFFS + 0x00000028)
+#define HWIO_IPA_VMIDMT_SIDR2_RMSK                                           0xff
+#define HWIO_IPA_VMIDMT_SIDR2_ATTR                                            0x1
+#define HWIO_IPA_VMIDMT_SIDR2_IN          \
+        in_dword_masked(HWIO_IPA_VMIDMT_SIDR2_ADDR, HWIO_IPA_VMIDMT_SIDR2_RMSK)
+#define HWIO_IPA_VMIDMT_SIDR2_INM(m)      \
+        in_dword_masked(HWIO_IPA_VMIDMT_SIDR2_ADDR, m)
+#define HWIO_IPA_VMIDMT_SIDR2_OAS_BMSK                                       0xf0
+#define HWIO_IPA_VMIDMT_SIDR2_OAS_SHFT                                        0x4
+#define HWIO_IPA_VMIDMT_SIDR2_IAS_BMSK                                        0xf
+#define HWIO_IPA_VMIDMT_SIDR2_IAS_SHFT                                        0x0
+
+#define HWIO_IPA_VMIDMT_SIDR4_ADDR                                     (IPA_VMIDMT_REG_BASE      + 0x00000030)
+#define HWIO_IPA_VMIDMT_SIDR4_PHYS                                     (IPA_VMIDMT_REG_BASE_PHYS + 0x00000030)
+#define HWIO_IPA_VMIDMT_SIDR4_OFFS                                     (IPA_VMIDMT_REG_BASE_OFFS + 0x00000030)
+#define HWIO_IPA_VMIDMT_SIDR4_RMSK                                     0xffffffff
+#define HWIO_IPA_VMIDMT_SIDR4_ATTR                                            0x1
+#define HWIO_IPA_VMIDMT_SIDR4_IN          \
+        in_dword_masked(HWIO_IPA_VMIDMT_SIDR4_ADDR, HWIO_IPA_VMIDMT_SIDR4_RMSK)
+#define HWIO_IPA_VMIDMT_SIDR4_INM(m)      \
+        in_dword_masked(HWIO_IPA_VMIDMT_SIDR4_ADDR, m)
+#define HWIO_IPA_VMIDMT_SIDR4_MAJOR_BMSK                               0xf0000000
+#define HWIO_IPA_VMIDMT_SIDR4_MAJOR_SHFT                                     0x1c
+#define HWIO_IPA_VMIDMT_SIDR4_MINOR_BMSK                                0xfff0000
+#define HWIO_IPA_VMIDMT_SIDR4_MINOR_SHFT                                     0x10
+#define HWIO_IPA_VMIDMT_SIDR4_STEP_BMSK                                    0xffff
+#define HWIO_IPA_VMIDMT_SIDR4_STEP_SHFT                                       0x0
+
+#define HWIO_IPA_VMIDMT_SIDR5_ADDR                                     (IPA_VMIDMT_REG_BASE      + 0x00000034)
+#define HWIO_IPA_VMIDMT_SIDR5_PHYS                                     (IPA_VMIDMT_REG_BASE_PHYS + 0x00000034)
+#define HWIO_IPA_VMIDMT_SIDR5_OFFS                                     (IPA_VMIDMT_REG_BASE_OFFS + 0x00000034)
+#define HWIO_IPA_VMIDMT_SIDR5_RMSK                                       0xff03ff
+#define HWIO_IPA_VMIDMT_SIDR5_ATTR                                            0x1
+#define HWIO_IPA_VMIDMT_SIDR5_IN          \
+        in_dword_masked(HWIO_IPA_VMIDMT_SIDR5_ADDR, HWIO_IPA_VMIDMT_SIDR5_RMSK)
+#define HWIO_IPA_VMIDMT_SIDR5_INM(m)      \
+        in_dword_masked(HWIO_IPA_VMIDMT_SIDR5_ADDR, m)
+#define HWIO_IPA_VMIDMT_SIDR5_NUMMSDRB_BMSK                              0xff0000
+#define HWIO_IPA_VMIDMT_SIDR5_NUMMSDRB_SHFT                                  0x10
+#define HWIO_IPA_VMIDMT_SIDR5_MSAE_BMSK                                     0x200
+#define HWIO_IPA_VMIDMT_SIDR5_MSAE_SHFT                                       0x9
+#define HWIO_IPA_VMIDMT_SIDR5_QRIBE_BMSK                                    0x100
+#define HWIO_IPA_VMIDMT_SIDR5_QRIBE_SHFT                                      0x8
+#define HWIO_IPA_VMIDMT_SIDR5_NVMID_BMSK                                     0xff
+#define HWIO_IPA_VMIDMT_SIDR5_NVMID_SHFT                                      0x0
+
+#define HWIO_IPA_VMIDMT_SIDR7_ADDR                                     (IPA_VMIDMT_REG_BASE      + 0x0000003c)
+#define HWIO_IPA_VMIDMT_SIDR7_PHYS                                     (IPA_VMIDMT_REG_BASE_PHYS + 0x0000003c)
+#define HWIO_IPA_VMIDMT_SIDR7_OFFS                                     (IPA_VMIDMT_REG_BASE_OFFS + 0x0000003c)
+#define HWIO_IPA_VMIDMT_SIDR7_RMSK                                           0xff
+#define HWIO_IPA_VMIDMT_SIDR7_ATTR                                            0x1
+#define HWIO_IPA_VMIDMT_SIDR7_IN          \
+        in_dword_masked(HWIO_IPA_VMIDMT_SIDR7_ADDR, HWIO_IPA_VMIDMT_SIDR7_RMSK)
+#define HWIO_IPA_VMIDMT_SIDR7_INM(m)      \
+        in_dword_masked(HWIO_IPA_VMIDMT_SIDR7_ADDR, m)
+#define HWIO_IPA_VMIDMT_SIDR7_MAJOR_BMSK                                     0xf0
+#define HWIO_IPA_VMIDMT_SIDR7_MAJOR_SHFT                                      0x4
+#define HWIO_IPA_VMIDMT_SIDR7_MINOR_BMSK                                      0xf
+#define HWIO_IPA_VMIDMT_SIDR7_MINOR_SHFT                                      0x0
+
+#define HWIO_IPA_VMIDMT_SGFAR0_ADDR                                    (IPA_VMIDMT_REG_BASE      + 0x00000040)
+#define HWIO_IPA_VMIDMT_SGFAR0_PHYS                                    (IPA_VMIDMT_REG_BASE_PHYS + 0x00000040)
+#define HWIO_IPA_VMIDMT_SGFAR0_OFFS                                    (IPA_VMIDMT_REG_BASE_OFFS + 0x00000040)
+#define HWIO_IPA_VMIDMT_SGFAR0_RMSK                                    0xffffffff
+#define HWIO_IPA_VMIDMT_SGFAR0_ATTR                                           0x1
+#define HWIO_IPA_VMIDMT_SGFAR0_IN          \
+        in_dword_masked(HWIO_IPA_VMIDMT_SGFAR0_ADDR, HWIO_IPA_VMIDMT_SGFAR0_RMSK)
+#define HWIO_IPA_VMIDMT_SGFAR0_INM(m)      \
+        in_dword_masked(HWIO_IPA_VMIDMT_SGFAR0_ADDR, m)
+#define HWIO_IPA_VMIDMT_SGFAR0_SGFEA0_BMSK                             0xffffffff
+#define HWIO_IPA_VMIDMT_SGFAR0_SGFEA0_SHFT                                    0x0
+
+#define HWIO_IPA_VMIDMT_SGFAR1_ADDR                                    (IPA_VMIDMT_REG_BASE      + 0x00000044)
+#define HWIO_IPA_VMIDMT_SGFAR1_PHYS                                    (IPA_VMIDMT_REG_BASE_PHYS + 0x00000044)
+#define HWIO_IPA_VMIDMT_SGFAR1_OFFS                                    (IPA_VMIDMT_REG_BASE_OFFS + 0x00000044)
+#define HWIO_IPA_VMIDMT_SGFAR1_RMSK                                          0xff
+#define HWIO_IPA_VMIDMT_SGFAR1_ATTR                                           0x1
+#define HWIO_IPA_VMIDMT_SGFAR1_IN          \
+        in_dword_masked(HWIO_IPA_VMIDMT_SGFAR1_ADDR, HWIO_IPA_VMIDMT_SGFAR1_RMSK)
+#define HWIO_IPA_VMIDMT_SGFAR1_INM(m)      \
+        in_dword_masked(HWIO_IPA_VMIDMT_SGFAR1_ADDR, m)
+#define HWIO_IPA_VMIDMT_SGFAR1_SGFEA1_BMSK                                   0xff
+#define HWIO_IPA_VMIDMT_SGFAR1_SGFEA1_SHFT                                    0x0
+
+#define HWIO_IPA_VMIDMT_SGFSR_ADDR                                     (IPA_VMIDMT_REG_BASE      + 0x00000048)
+#define HWIO_IPA_VMIDMT_SGFSR_PHYS                                     (IPA_VMIDMT_REG_BASE_PHYS + 0x00000048)
+#define HWIO_IPA_VMIDMT_SGFSR_OFFS                                     (IPA_VMIDMT_REG_BASE_OFFS + 0x00000048)
+#define HWIO_IPA_VMIDMT_SGFSR_RMSK                                     0xc0000026
+#define HWIO_IPA_VMIDMT_SGFSR_ATTR                                            0x3
+#define HWIO_IPA_VMIDMT_SGFSR_IN          \
+        in_dword_masked(HWIO_IPA_VMIDMT_SGFSR_ADDR, HWIO_IPA_VMIDMT_SGFSR_RMSK)
+#define HWIO_IPA_VMIDMT_SGFSR_INM(m)      \
+        in_dword_masked(HWIO_IPA_VMIDMT_SGFSR_ADDR, m)
+#define HWIO_IPA_VMIDMT_SGFSR_OUT(v)      \
+        out_dword(HWIO_IPA_VMIDMT_SGFSR_ADDR,v)
+#define HWIO_IPA_VMIDMT_SGFSR_OUTM(m,v) \
+        out_dword_masked_ns(HWIO_IPA_VMIDMT_SGFSR_ADDR,m,v,HWIO_IPA_VMIDMT_SGFSR_IN)
+#define HWIO_IPA_VMIDMT_SGFSR_MULTI_CLIENT_BMSK                        0x80000000
+#define HWIO_IPA_VMIDMT_SGFSR_MULTI_CLIENT_SHFT                              0x1f
+#define HWIO_IPA_VMIDMT_SGFSR_MULTI_CFG_BMSK                           0x40000000
+#define HWIO_IPA_VMIDMT_SGFSR_MULTI_CFG_SHFT                                 0x1e
+#define HWIO_IPA_VMIDMT_SGFSR_CAF_BMSK                                       0x20
+#define HWIO_IPA_VMIDMT_SGFSR_CAF_SHFT                                        0x5
+#define HWIO_IPA_VMIDMT_SGFSR_SMCF_BMSK                                       0x4
+#define HWIO_IPA_VMIDMT_SGFSR_SMCF_SHFT                                       0x2
+#define HWIO_IPA_VMIDMT_SGFSR_USF_BMSK                                        0x2
+#define HWIO_IPA_VMIDMT_SGFSR_USF_SHFT                                        0x1
+
+#define HWIO_IPA_VMIDMT_SGFSRRESTORE_ADDR                              (IPA_VMIDMT_REG_BASE      + 0x0000004c)
+#define HWIO_IPA_VMIDMT_SGFSRRESTORE_PHYS                              (IPA_VMIDMT_REG_BASE_PHYS + 0x0000004c)
+#define HWIO_IPA_VMIDMT_SGFSRRESTORE_OFFS                              (IPA_VMIDMT_REG_BASE_OFFS + 0x0000004c)
+#define HWIO_IPA_VMIDMT_SGFSRRESTORE_RMSK                              0xc0000026
+#define HWIO_IPA_VMIDMT_SGFSRRESTORE_ATTR                                     0x3
+#define HWIO_IPA_VMIDMT_SGFSRRESTORE_IN          \
+        in_dword_masked(HWIO_IPA_VMIDMT_SGFSRRESTORE_ADDR, HWIO_IPA_VMIDMT_SGFSRRESTORE_RMSK)
+#define HWIO_IPA_VMIDMT_SGFSRRESTORE_INM(m)      \
+        in_dword_masked(HWIO_IPA_VMIDMT_SGFSRRESTORE_ADDR, m)
+#define HWIO_IPA_VMIDMT_SGFSRRESTORE_OUT(v)      \
+        out_dword(HWIO_IPA_VMIDMT_SGFSRRESTORE_ADDR,v)
+#define HWIO_IPA_VMIDMT_SGFSRRESTORE_OUTM(m,v) \
+        out_dword_masked_ns(HWIO_IPA_VMIDMT_SGFSRRESTORE_ADDR,m,v,HWIO_IPA_VMIDMT_SGFSRRESTORE_IN)
+#define HWIO_IPA_VMIDMT_SGFSRRESTORE_MULTI_CLIENT_BMSK                 0x80000000
+#define HWIO_IPA_VMIDMT_SGFSRRESTORE_MULTI_CLIENT_SHFT                       0x1f
+#define HWIO_IPA_VMIDMT_SGFSRRESTORE_MULTI_CFG_BMSK                    0x40000000
+#define HWIO_IPA_VMIDMT_SGFSRRESTORE_MULTI_CFG_SHFT                          0x1e
+#define HWIO_IPA_VMIDMT_SGFSRRESTORE_CAF_BMSK                                0x20
+#define HWIO_IPA_VMIDMT_SGFSRRESTORE_CAF_SHFT                                 0x5
+#define HWIO_IPA_VMIDMT_SGFSRRESTORE_SMCF_BMSK                                0x4
+#define HWIO_IPA_VMIDMT_SGFSRRESTORE_SMCF_SHFT                                0x2
+#define HWIO_IPA_VMIDMT_SGFSRRESTORE_USF_BMSK                                 0x2
+#define HWIO_IPA_VMIDMT_SGFSRRESTORE_USF_SHFT                                 0x1
+
+#define HWIO_IPA_VMIDMT_SGFSYNDR0_ADDR                                 (IPA_VMIDMT_REG_BASE      + 0x00000050)
+#define HWIO_IPA_VMIDMT_SGFSYNDR0_PHYS                                 (IPA_VMIDMT_REG_BASE_PHYS + 0x00000050)
+#define HWIO_IPA_VMIDMT_SGFSYNDR0_OFFS                                 (IPA_VMIDMT_REG_BASE_OFFS + 0x00000050)
+#define HWIO_IPA_VMIDMT_SGFSYNDR0_RMSK                                      0x132
+#define HWIO_IPA_VMIDMT_SGFSYNDR0_ATTR                                        0x1
+#define HWIO_IPA_VMIDMT_SGFSYNDR0_IN          \
+        in_dword_masked(HWIO_IPA_VMIDMT_SGFSYNDR0_ADDR, HWIO_IPA_VMIDMT_SGFSYNDR0_RMSK)
+#define HWIO_IPA_VMIDMT_SGFSYNDR0_INM(m)      \
+        in_dword_masked(HWIO_IPA_VMIDMT_SGFSYNDR0_ADDR, m)
+#define HWIO_IPA_VMIDMT_SGFSYNDR0_MSSSELFAUTH_BMSK                          0x100
+#define HWIO_IPA_VMIDMT_SGFSYNDR0_MSSSELFAUTH_SHFT                            0x8
+#define HWIO_IPA_VMIDMT_SGFSYNDR0_NSATTR_BMSK                                0x20
+#define HWIO_IPA_VMIDMT_SGFSYNDR0_NSATTR_SHFT                                 0x5
+#define HWIO_IPA_VMIDMT_SGFSYNDR0_NSSTATE_BMSK                               0x10
+#define HWIO_IPA_VMIDMT_SGFSYNDR0_NSSTATE_SHFT                                0x4
+#define HWIO_IPA_VMIDMT_SGFSYNDR0_WNR_BMSK                                    0x2
+#define HWIO_IPA_VMIDMT_SGFSYNDR0_WNR_SHFT                                    0x1
+
+#define HWIO_IPA_VMIDMT_SGFSYNDR1_ADDR                                 (IPA_VMIDMT_REG_BASE      + 0x00000054)
+#define HWIO_IPA_VMIDMT_SGFSYNDR1_PHYS                                 (IPA_VMIDMT_REG_BASE_PHYS + 0x00000054)
+#define HWIO_IPA_VMIDMT_SGFSYNDR1_OFFS                                 (IPA_VMIDMT_REG_BASE_OFFS + 0x00000054)
+#define HWIO_IPA_VMIDMT_SGFSYNDR1_RMSK                                 0x7fff00ff
+#define HWIO_IPA_VMIDMT_SGFSYNDR1_ATTR                                        0x1
+#define HWIO_IPA_VMIDMT_SGFSYNDR1_IN          \
+        in_dword_masked(HWIO_IPA_VMIDMT_SGFSYNDR1_ADDR, HWIO_IPA_VMIDMT_SGFSYNDR1_RMSK)
+#define HWIO_IPA_VMIDMT_SGFSYNDR1_INM(m)      \
+        in_dword_masked(HWIO_IPA_VMIDMT_SGFSYNDR1_ADDR, m)
+#define HWIO_IPA_VMIDMT_SGFSYNDR1_MSDINDEX_BMSK                        0x7f000000
+#define HWIO_IPA_VMIDMT_SGFSYNDR1_MSDINDEX_SHFT                              0x18
+#define HWIO_IPA_VMIDMT_SGFSYNDR1_SSDINDEX_BMSK                          0xff0000
+#define HWIO_IPA_VMIDMT_SGFSYNDR1_SSDINDEX_SHFT                              0x10
+#define HWIO_IPA_VMIDMT_SGFSYNDR1_STREAMINDEX_BMSK                           0xff
+#define HWIO_IPA_VMIDMT_SGFSYNDR1_STREAMINDEX_SHFT                            0x0
+
+#define HWIO_IPA_VMIDMT_SGFSYNDR2_ADDR                                 (IPA_VMIDMT_REG_BASE      + 0x00000058)
+#define HWIO_IPA_VMIDMT_SGFSYNDR2_PHYS                                 (IPA_VMIDMT_REG_BASE_PHYS + 0x00000058)
+#define HWIO_IPA_VMIDMT_SGFSYNDR2_OFFS                                 (IPA_VMIDMT_REG_BASE_OFFS + 0x00000058)
+#define HWIO_IPA_VMIDMT_SGFSYNDR2_RMSK                                 0x1f1fffff
+#define HWIO_IPA_VMIDMT_SGFSYNDR2_ATTR                                        0x1
+#define HWIO_IPA_VMIDMT_SGFSYNDR2_IN          \
+        in_dword_masked(HWIO_IPA_VMIDMT_SGFSYNDR2_ADDR, HWIO_IPA_VMIDMT_SGFSYNDR2_RMSK)
+#define HWIO_IPA_VMIDMT_SGFSYNDR2_INM(m)      \
+        in_dword_masked(HWIO_IPA_VMIDMT_SGFSYNDR2_ADDR, m)
+#define HWIO_IPA_VMIDMT_SGFSYNDR2_ATID_BMSK                            0x1f000000
+#define HWIO_IPA_VMIDMT_SGFSYNDR2_ATID_SHFT                                  0x18
+#define HWIO_IPA_VMIDMT_SGFSYNDR2_AVMID_BMSK                             0x1f0000
+#define HWIO_IPA_VMIDMT_SGFSYNDR2_AVMID_SHFT                                 0x10
+#define HWIO_IPA_VMIDMT_SGFSYNDR2_ABID_BMSK                                0xe000
+#define HWIO_IPA_VMIDMT_SGFSYNDR2_ABID_SHFT                                   0xd
+#define HWIO_IPA_VMIDMT_SGFSYNDR2_APID_BMSK                                0x1f00
+#define HWIO_IPA_VMIDMT_SGFSYNDR2_APID_SHFT                                   0x8
+#define HWIO_IPA_VMIDMT_SGFSYNDR2_AMID_BMSK                                  0xff
+#define HWIO_IPA_VMIDMT_SGFSYNDR2_AMID_SHFT                                   0x0
+
+#define HWIO_IPA_VMIDMT_VMIDMTSCR0_ADDR                                (IPA_VMIDMT_REG_BASE      + 0x00000090)
+#define HWIO_IPA_VMIDMT_VMIDMTSCR0_PHYS                                (IPA_VMIDMT_REG_BASE_PHYS + 0x00000090)
+#define HWIO_IPA_VMIDMT_VMIDMTSCR0_OFFS                                (IPA_VMIDMT_REG_BASE_OFFS + 0x00000090)
+#define HWIO_IPA_VMIDMT_VMIDMTSCR0_RMSK                                       0x1
+#define HWIO_IPA_VMIDMT_VMIDMTSCR0_ATTR                                       0x3
+#define HWIO_IPA_VMIDMT_VMIDMTSCR0_IN          \
+        in_dword_masked(HWIO_IPA_VMIDMT_VMIDMTSCR0_ADDR, HWIO_IPA_VMIDMT_VMIDMTSCR0_RMSK)
+#define HWIO_IPA_VMIDMT_VMIDMTSCR0_INM(m)      \
+        in_dword_masked(HWIO_IPA_VMIDMT_VMIDMTSCR0_ADDR, m)
+#define HWIO_IPA_VMIDMT_VMIDMTSCR0_OUT(v)      \
+        out_dword(HWIO_IPA_VMIDMT_VMIDMTSCR0_ADDR,v)
+#define HWIO_IPA_VMIDMT_VMIDMTSCR0_OUTM(m,v) \
+        out_dword_masked_ns(HWIO_IPA_VMIDMT_VMIDMTSCR0_ADDR,m,v,HWIO_IPA_VMIDMT_VMIDMTSCR0_IN)
+#define HWIO_IPA_VMIDMT_VMIDMTSCR0_CLKONOFFE_BMSK                             0x1
+#define HWIO_IPA_VMIDMT_VMIDMTSCR0_CLKONOFFE_SHFT                             0x0
+
+#define HWIO_IPA_VMIDMT_CR0_ADDR                                       (IPA_VMIDMT_REG_BASE      + 0x00000000)
+#define HWIO_IPA_VMIDMT_CR0_PHYS                                       (IPA_VMIDMT_REG_BASE_PHYS + 0x00000000)
+#define HWIO_IPA_VMIDMT_CR0_OFFS                                       (IPA_VMIDMT_REG_BASE_OFFS + 0x00000000)
+#define HWIO_IPA_VMIDMT_CR0_RMSK                                        0xff70ff5
+#define HWIO_IPA_VMIDMT_CR0_ATTR                                              0x3
+#define HWIO_IPA_VMIDMT_CR0_IN          \
+        in_dword_masked(HWIO_IPA_VMIDMT_CR0_ADDR, HWIO_IPA_VMIDMT_CR0_RMSK)
+#define HWIO_IPA_VMIDMT_CR0_INM(m)      \
+        in_dword_masked(HWIO_IPA_VMIDMT_CR0_ADDR, m)
+#define HWIO_IPA_VMIDMT_CR0_OUT(v)      \
+        out_dword(HWIO_IPA_VMIDMT_CR0_ADDR,v)
+#define HWIO_IPA_VMIDMT_CR0_OUTM(m,v) \
+        out_dword_masked_ns(HWIO_IPA_VMIDMT_CR0_ADDR,m,v,HWIO_IPA_VMIDMT_CR0_IN)
+#define HWIO_IPA_VMIDMT_CR0_WACFG_BMSK                                  0xc000000
+#define HWIO_IPA_VMIDMT_CR0_WACFG_SHFT                                       0x1a
+#define HWIO_IPA_VMIDMT_CR0_RACFG_BMSK                                  0x3000000
+#define HWIO_IPA_VMIDMT_CR0_RACFG_SHFT                                       0x18
+#define HWIO_IPA_VMIDMT_CR0_SHCFG_BMSK                                   0xc00000
+#define HWIO_IPA_VMIDMT_CR0_SHCFG_SHFT                                       0x16
+#define HWIO_IPA_VMIDMT_CR0_SMCFCFG_BMSK                                 0x200000
+#define HWIO_IPA_VMIDMT_CR0_SMCFCFG_SHFT                                     0x15
+#define HWIO_IPA_VMIDMT_CR0_MTCFG_BMSK                                   0x100000
+#define HWIO_IPA_VMIDMT_CR0_MTCFG_SHFT                                       0x14
+#define HWIO_IPA_VMIDMT_CR0_MEMATTR_BMSK                                  0x70000
+#define HWIO_IPA_VMIDMT_CR0_MEMATTR_SHFT                                     0x10
+#define HWIO_IPA_VMIDMT_CR0_VMIDPNE_BMSK                                    0x800
+#define HWIO_IPA_VMIDMT_CR0_VMIDPNE_SHFT                                      0xb
+#define HWIO_IPA_VMIDMT_CR0_USFCFG_BMSK                                     0x400
+#define HWIO_IPA_VMIDMT_CR0_USFCFG_SHFT                                       0xa
+#define HWIO_IPA_VMIDMT_CR0_GSE_BMSK                                        0x200
+#define HWIO_IPA_VMIDMT_CR0_GSE_SHFT                                          0x9
+#define HWIO_IPA_VMIDMT_CR0_STALLD_BMSK                                     0x100
+#define HWIO_IPA_VMIDMT_CR0_STALLD_SHFT                                       0x8
+#define HWIO_IPA_VMIDMT_CR0_TRANSIENTCFG_BMSK                                0xc0
+#define HWIO_IPA_VMIDMT_CR0_TRANSIENTCFG_SHFT                                 0x6
+#define HWIO_IPA_VMIDMT_CR0_GCFGFIE_BMSK                                     0x20
+#define HWIO_IPA_VMIDMT_CR0_GCFGFIE_SHFT                                      0x5
+#define HWIO_IPA_VMIDMT_CR0_GCFGERE_BMSK                                     0x10
+#define HWIO_IPA_VMIDMT_CR0_GCFGERE_SHFT                                      0x4
+#define HWIO_IPA_VMIDMT_CR0_GFIE_BMSK                                         0x4
+#define HWIO_IPA_VMIDMT_CR0_GFIE_SHFT                                         0x2
+#define HWIO_IPA_VMIDMT_CR0_CLIENTPD_BMSK                                     0x1
+#define HWIO_IPA_VMIDMT_CR0_CLIENTPD_SHFT                                     0x0
+
+#define HWIO_IPA_VMIDMT_CR2_ADDR                                       (IPA_VMIDMT_REG_BASE      + 0x00000008)
+#define HWIO_IPA_VMIDMT_CR2_PHYS                                       (IPA_VMIDMT_REG_BASE_PHYS + 0x00000008)
+#define HWIO_IPA_VMIDMT_CR2_OFFS                                       (IPA_VMIDMT_REG_BASE_OFFS + 0x00000008)
+#define HWIO_IPA_VMIDMT_CR2_RMSK                                             0x1f
+#define HWIO_IPA_VMIDMT_CR2_ATTR                                              0x3
+#define HWIO_IPA_VMIDMT_CR2_IN          \
+        in_dword_masked(HWIO_IPA_VMIDMT_CR2_ADDR, HWIO_IPA_VMIDMT_CR2_RMSK)
+#define HWIO_IPA_VMIDMT_CR2_INM(m)      \
+        in_dword_masked(HWIO_IPA_VMIDMT_CR2_ADDR, m)
+#define HWIO_IPA_VMIDMT_CR2_OUT(v)      \
+        out_dword(HWIO_IPA_VMIDMT_CR2_ADDR,v)
+#define HWIO_IPA_VMIDMT_CR2_OUTM(m,v) \
+        out_dword_masked_ns(HWIO_IPA_VMIDMT_CR2_ADDR,m,v,HWIO_IPA_VMIDMT_CR2_IN)
+#define HWIO_IPA_VMIDMT_CR2_BPVMID_BMSK                                      0x1f
+#define HWIO_IPA_VMIDMT_CR2_BPVMID_SHFT                                       0x0
+
+#define HWIO_IPA_VMIDMT_ACR_ADDR                                       (IPA_VMIDMT_REG_BASE      + 0x00000010)
+#define HWIO_IPA_VMIDMT_ACR_PHYS                                       (IPA_VMIDMT_REG_BASE_PHYS + 0x00000010)
+#define HWIO_IPA_VMIDMT_ACR_OFFS                                       (IPA_VMIDMT_REG_BASE_OFFS + 0x00000010)
+#define HWIO_IPA_VMIDMT_ACR_RMSK                                       0x70000013
+#define HWIO_IPA_VMIDMT_ACR_ATTR                                              0x3
+#define HWIO_IPA_VMIDMT_ACR_IN          \
+        in_dword_masked(HWIO_IPA_VMIDMT_ACR_ADDR, HWIO_IPA_VMIDMT_ACR_RMSK)
+#define HWIO_IPA_VMIDMT_ACR_INM(m)      \
+        in_dword_masked(HWIO_IPA_VMIDMT_ACR_ADDR, m)
+#define HWIO_IPA_VMIDMT_ACR_OUT(v)      \
+        out_dword(HWIO_IPA_VMIDMT_ACR_ADDR,v)
+#define HWIO_IPA_VMIDMT_ACR_OUTM(m,v) \
+        out_dword_masked_ns(HWIO_IPA_VMIDMT_ACR_ADDR,m,v,HWIO_IPA_VMIDMT_ACR_IN)
+#define HWIO_IPA_VMIDMT_ACR_BPRCNSH_BMSK                               0x40000000
+#define HWIO_IPA_VMIDMT_ACR_BPRCNSH_SHFT                                     0x1e
+#define HWIO_IPA_VMIDMT_ACR_BPRCISH_BMSK                               0x20000000
+#define HWIO_IPA_VMIDMT_ACR_BPRCISH_SHFT                                     0x1d
+#define HWIO_IPA_VMIDMT_ACR_BPRCOSH_BMSK                               0x10000000
+#define HWIO_IPA_VMIDMT_ACR_BPRCOSH_SHFT                                     0x1c
+#define HWIO_IPA_VMIDMT_ACR_BPREQPRIORITYCFG_BMSK                            0x10
+#define HWIO_IPA_VMIDMT_ACR_BPREQPRIORITYCFG_SHFT                             0x4
+#define HWIO_IPA_VMIDMT_ACR_BPREQPRIORITY_BMSK                                0x3
+#define HWIO_IPA_VMIDMT_ACR_BPREQPRIORITY_SHFT                                0x0
+
+#define HWIO_IPA_VMIDMT_IDR0_ADDR                                      (IPA_VMIDMT_REG_BASE      + 0x00000020)
+#define HWIO_IPA_VMIDMT_IDR0_PHYS                                      (IPA_VMIDMT_REG_BASE_PHYS + 0x00000020)
+#define HWIO_IPA_VMIDMT_IDR0_OFFS                                      (IPA_VMIDMT_REG_BASE_OFFS + 0x00000020)
+#define HWIO_IPA_VMIDMT_IDR0_RMSK                                       0x8001eff
+#define HWIO_IPA_VMIDMT_IDR0_ATTR                                             0x1
+#define HWIO_IPA_VMIDMT_IDR0_IN          \
+        in_dword_masked(HWIO_IPA_VMIDMT_IDR0_ADDR, HWIO_IPA_VMIDMT_IDR0_RMSK)
+#define HWIO_IPA_VMIDMT_IDR0_INM(m)      \
+        in_dword_masked(HWIO_IPA_VMIDMT_IDR0_ADDR, m)
+#define HWIO_IPA_VMIDMT_IDR0_SMS_BMSK                                   0x8000000
+#define HWIO_IPA_VMIDMT_IDR0_SMS_SHFT                                        0x1b
+#define HWIO_IPA_VMIDMT_IDR0_NUMSIDB_BMSK                                  0x1e00
+#define HWIO_IPA_VMIDMT_IDR0_NUMSIDB_SHFT                                     0x9
+#define HWIO_IPA_VMIDMT_IDR0_NUMSMRG_BMSK                                    0xff
+#define HWIO_IPA_VMIDMT_IDR0_NUMSMRG_SHFT                                     0x0
+
+#define HWIO_IPA_VMIDMT_IDR1_ADDR                                      (IPA_VMIDMT_REG_BASE      + 0x00000024)
+#define HWIO_IPA_VMIDMT_IDR1_PHYS                                      (IPA_VMIDMT_REG_BASE_PHYS + 0x00000024)
+#define HWIO_IPA_VMIDMT_IDR1_OFFS                                      (IPA_VMIDMT_REG_BASE_OFFS + 0x00000024)
+#define HWIO_IPA_VMIDMT_IDR1_RMSK                                          0x9f00
+#define HWIO_IPA_VMIDMT_IDR1_ATTR                                             0x1
+#define HWIO_IPA_VMIDMT_IDR1_IN          \
+        in_dword_masked(HWIO_IPA_VMIDMT_IDR1_ADDR, HWIO_IPA_VMIDMT_IDR1_RMSK)
+#define HWIO_IPA_VMIDMT_IDR1_INM(m)      \
+        in_dword_masked(HWIO_IPA_VMIDMT_IDR1_ADDR, m)
+#define HWIO_IPA_VMIDMT_IDR1_SMCD_BMSK                                     0x8000
+#define HWIO_IPA_VMIDMT_IDR1_SMCD_SHFT                                        0xf
+#define HWIO_IPA_VMIDMT_IDR1_SSDTP_BMSK                                    0x1000
+#define HWIO_IPA_VMIDMT_IDR1_SSDTP_SHFT                                       0xc
+#define HWIO_IPA_VMIDMT_IDR1_NUMSSDNDX_BMSK                                 0xf00
+#define HWIO_IPA_VMIDMT_IDR1_NUMSSDNDX_SHFT                                   0x8
+
+#define HWIO_IPA_VMIDMT_IDR2_ADDR                                      (IPA_VMIDMT_REG_BASE      + 0x00000028)
+#define HWIO_IPA_VMIDMT_IDR2_PHYS                                      (IPA_VMIDMT_REG_BASE_PHYS + 0x00000028)
+#define HWIO_IPA_VMIDMT_IDR2_OFFS                                      (IPA_VMIDMT_REG_BASE_OFFS + 0x00000028)
+#define HWIO_IPA_VMIDMT_IDR2_RMSK                                            0xff
+#define HWIO_IPA_VMIDMT_IDR2_ATTR                                             0x1
+#define HWIO_IPA_VMIDMT_IDR2_IN          \
+        in_dword_masked(HWIO_IPA_VMIDMT_IDR2_ADDR, HWIO_IPA_VMIDMT_IDR2_RMSK)
+#define HWIO_IPA_VMIDMT_IDR2_INM(m)      \
+        in_dword_masked(HWIO_IPA_VMIDMT_IDR2_ADDR, m)
+#define HWIO_IPA_VMIDMT_IDR2_OAS_BMSK                                        0xf0
+#define HWIO_IPA_VMIDMT_IDR2_OAS_SHFT                                         0x4
+#define HWIO_IPA_VMIDMT_IDR2_IAS_BMSK                                         0xf
+#define HWIO_IPA_VMIDMT_IDR2_IAS_SHFT                                         0x0
+
+#define HWIO_IPA_VMIDMT_IDR4_ADDR                                      (IPA_VMIDMT_REG_BASE      + 0x00000030)
+#define HWIO_IPA_VMIDMT_IDR4_PHYS                                      (IPA_VMIDMT_REG_BASE_PHYS + 0x00000030)
+#define HWIO_IPA_VMIDMT_IDR4_OFFS                                      (IPA_VMIDMT_REG_BASE_OFFS + 0x00000030)
+#define HWIO_IPA_VMIDMT_IDR4_RMSK                                      0xffffffff
+#define HWIO_IPA_VMIDMT_IDR4_ATTR                                             0x1
+#define HWIO_IPA_VMIDMT_IDR4_IN          \
+        in_dword_masked(HWIO_IPA_VMIDMT_IDR4_ADDR, HWIO_IPA_VMIDMT_IDR4_RMSK)
+#define HWIO_IPA_VMIDMT_IDR4_INM(m)      \
+        in_dword_masked(HWIO_IPA_VMIDMT_IDR4_ADDR, m)
+#define HWIO_IPA_VMIDMT_IDR4_MAJOR_BMSK                                0xf0000000
+#define HWIO_IPA_VMIDMT_IDR4_MAJOR_SHFT                                      0x1c
+#define HWIO_IPA_VMIDMT_IDR4_MINOR_BMSK                                 0xfff0000
+#define HWIO_IPA_VMIDMT_IDR4_MINOR_SHFT                                      0x10
+#define HWIO_IPA_VMIDMT_IDR4_STEP_BMSK                                     0xffff
+#define HWIO_IPA_VMIDMT_IDR4_STEP_SHFT                                        0x0
+
+#define HWIO_IPA_VMIDMT_IDR5_ADDR                                      (IPA_VMIDMT_REG_BASE      + 0x00000034)
+#define HWIO_IPA_VMIDMT_IDR5_PHYS                                      (IPA_VMIDMT_REG_BASE_PHYS + 0x00000034)
+#define HWIO_IPA_VMIDMT_IDR5_OFFS                                      (IPA_VMIDMT_REG_BASE_OFFS + 0x00000034)
+#define HWIO_IPA_VMIDMT_IDR5_RMSK                                        0xff03ff
+#define HWIO_IPA_VMIDMT_IDR5_ATTR                                             0x1
+#define HWIO_IPA_VMIDMT_IDR5_IN          \
+        in_dword_masked(HWIO_IPA_VMIDMT_IDR5_ADDR, HWIO_IPA_VMIDMT_IDR5_RMSK)
+#define HWIO_IPA_VMIDMT_IDR5_INM(m)      \
+        in_dword_masked(HWIO_IPA_VMIDMT_IDR5_ADDR, m)
+#define HWIO_IPA_VMIDMT_IDR5_NUMMSDRB_BMSK                               0xff0000
+#define HWIO_IPA_VMIDMT_IDR5_NUMMSDRB_SHFT                                   0x10
+#define HWIO_IPA_VMIDMT_IDR5_MSAE_BMSK                                      0x200
+#define HWIO_IPA_VMIDMT_IDR5_MSAE_SHFT                                        0x9
+#define HWIO_IPA_VMIDMT_IDR5_QRIBE_BMSK                                     0x100
+#define HWIO_IPA_VMIDMT_IDR5_QRIBE_SHFT                                       0x8
+#define HWIO_IPA_VMIDMT_IDR5_NVMID_BMSK                                      0xff
+#define HWIO_IPA_VMIDMT_IDR5_NVMID_SHFT                                       0x0
+
+#define HWIO_IPA_VMIDMT_IDR7_ADDR                                      (IPA_VMIDMT_REG_BASE      + 0x0000003c)
+#define HWIO_IPA_VMIDMT_IDR7_PHYS                                      (IPA_VMIDMT_REG_BASE_PHYS + 0x0000003c)
+#define HWIO_IPA_VMIDMT_IDR7_OFFS                                      (IPA_VMIDMT_REG_BASE_OFFS + 0x0000003c)
+#define HWIO_IPA_VMIDMT_IDR7_RMSK                                            0xff
+#define HWIO_IPA_VMIDMT_IDR7_ATTR                                             0x1
+#define HWIO_IPA_VMIDMT_IDR7_IN          \
+        in_dword_masked(HWIO_IPA_VMIDMT_IDR7_ADDR, HWIO_IPA_VMIDMT_IDR7_RMSK)
+#define HWIO_IPA_VMIDMT_IDR7_INM(m)      \
+        in_dword_masked(HWIO_IPA_VMIDMT_IDR7_ADDR, m)
+#define HWIO_IPA_VMIDMT_IDR7_MAJOR_BMSK                                      0xf0
+#define HWIO_IPA_VMIDMT_IDR7_MAJOR_SHFT                                       0x4
+#define HWIO_IPA_VMIDMT_IDR7_MINOR_BMSK                                       0xf
+#define HWIO_IPA_VMIDMT_IDR7_MINOR_SHFT                                       0x0
+
+#define HWIO_IPA_VMIDMT_GFAR0_ADDR                                     (IPA_VMIDMT_REG_BASE      + 0x00000040)
+#define HWIO_IPA_VMIDMT_GFAR0_PHYS                                     (IPA_VMIDMT_REG_BASE_PHYS + 0x00000040)
+#define HWIO_IPA_VMIDMT_GFAR0_OFFS                                     (IPA_VMIDMT_REG_BASE_OFFS + 0x00000040)
+#define HWIO_IPA_VMIDMT_GFAR0_RMSK                                     0xffffffff
+#define HWIO_IPA_VMIDMT_GFAR0_ATTR                                            0x1
+#define HWIO_IPA_VMIDMT_GFAR0_IN          \
+        in_dword_masked(HWIO_IPA_VMIDMT_GFAR0_ADDR, HWIO_IPA_VMIDMT_GFAR0_RMSK)
+#define HWIO_IPA_VMIDMT_GFAR0_INM(m)      \
+        in_dword_masked(HWIO_IPA_VMIDMT_GFAR0_ADDR, m)
+#define HWIO_IPA_VMIDMT_GFAR0_GFEA0_BMSK                               0xffffffff
+#define HWIO_IPA_VMIDMT_GFAR0_GFEA0_SHFT                                      0x0
+
+#define HWIO_IPA_VMIDMT_GFAR1_ADDR                                     (IPA_VMIDMT_REG_BASE      + 0x00000044)
+#define HWIO_IPA_VMIDMT_GFAR1_PHYS                                     (IPA_VMIDMT_REG_BASE_PHYS + 0x00000044)
+#define HWIO_IPA_VMIDMT_GFAR1_OFFS                                     (IPA_VMIDMT_REG_BASE_OFFS + 0x00000044)
+#define HWIO_IPA_VMIDMT_GFAR1_RMSK                                           0xff
+#define HWIO_IPA_VMIDMT_GFAR1_ATTR                                            0x1
+#define HWIO_IPA_VMIDMT_GFAR1_IN          \
+        in_dword_masked(HWIO_IPA_VMIDMT_GFAR1_ADDR, HWIO_IPA_VMIDMT_GFAR1_RMSK)
+#define HWIO_IPA_VMIDMT_GFAR1_INM(m)      \
+        in_dword_masked(HWIO_IPA_VMIDMT_GFAR1_ADDR, m)
+#define HWIO_IPA_VMIDMT_GFAR1_GFEA1_BMSK                                     0xff
+#define HWIO_IPA_VMIDMT_GFAR1_GFEA1_SHFT                                      0x0
+
+#define HWIO_IPA_VMIDMT_GFSR_ADDR                                      (IPA_VMIDMT_REG_BASE      + 0x00000048)
+#define HWIO_IPA_VMIDMT_GFSR_PHYS                                      (IPA_VMIDMT_REG_BASE_PHYS + 0x00000048)
+#define HWIO_IPA_VMIDMT_GFSR_OFFS                                      (IPA_VMIDMT_REG_BASE_OFFS + 0x00000048)
+#define HWIO_IPA_VMIDMT_GFSR_RMSK                                      0xc00000a6
+#define HWIO_IPA_VMIDMT_GFSR_ATTR                                             0x3
+#define HWIO_IPA_VMIDMT_GFSR_IN          \
+        in_dword_masked(HWIO_IPA_VMIDMT_GFSR_ADDR, HWIO_IPA_VMIDMT_GFSR_RMSK)
+#define HWIO_IPA_VMIDMT_GFSR_INM(m)      \
+        in_dword_masked(HWIO_IPA_VMIDMT_GFSR_ADDR, m)
+#define HWIO_IPA_VMIDMT_GFSR_OUT(v)      \
+        out_dword(HWIO_IPA_VMIDMT_GFSR_ADDR,v)
+#define HWIO_IPA_VMIDMT_GFSR_OUTM(m,v) \
+        out_dword_masked_ns(HWIO_IPA_VMIDMT_GFSR_ADDR,m,v,HWIO_IPA_VMIDMT_GFSR_IN)
+#define HWIO_IPA_VMIDMT_GFSR_MULTI_CLIENT_BMSK                         0x80000000
+#define HWIO_IPA_VMIDMT_GFSR_MULTI_CLIENT_SHFT                               0x1f
+#define HWIO_IPA_VMIDMT_GFSR_MULTI_CFG_BMSK                            0x40000000
+#define HWIO_IPA_VMIDMT_GFSR_MULTI_CFG_SHFT                                  0x1e
+#define HWIO_IPA_VMIDMT_GFSR_PF_BMSK                                         0x80
+#define HWIO_IPA_VMIDMT_GFSR_PF_SHFT                                          0x7
+#define HWIO_IPA_VMIDMT_GFSR_CAF_BMSK                                        0x20
+#define HWIO_IPA_VMIDMT_GFSR_CAF_SHFT                                         0x5
+#define HWIO_IPA_VMIDMT_GFSR_SMCF_BMSK                                        0x4
+#define HWIO_IPA_VMIDMT_GFSR_SMCF_SHFT                                        0x2
+#define HWIO_IPA_VMIDMT_GFSR_USF_BMSK                                         0x2
+#define HWIO_IPA_VMIDMT_GFSR_USF_SHFT                                         0x1
+
+#define HWIO_IPA_VMIDMT_GFSRRESTORE_ADDR                               (IPA_VMIDMT_REG_BASE      + 0x0000004c)
+#define HWIO_IPA_VMIDMT_GFSRRESTORE_PHYS                               (IPA_VMIDMT_REG_BASE_PHYS + 0x0000004c)
+#define HWIO_IPA_VMIDMT_GFSRRESTORE_OFFS                               (IPA_VMIDMT_REG_BASE_OFFS + 0x0000004c)
+#define HWIO_IPA_VMIDMT_GFSRRESTORE_RMSK                               0xc00000a6
+#define HWIO_IPA_VMIDMT_GFSRRESTORE_ATTR                                      0x3
+#define HWIO_IPA_VMIDMT_GFSRRESTORE_IN          \
+        in_dword_masked(HWIO_IPA_VMIDMT_GFSRRESTORE_ADDR, HWIO_IPA_VMIDMT_GFSRRESTORE_RMSK)
+#define HWIO_IPA_VMIDMT_GFSRRESTORE_INM(m)      \
+        in_dword_masked(HWIO_IPA_VMIDMT_GFSRRESTORE_ADDR, m)
+#define HWIO_IPA_VMIDMT_GFSRRESTORE_OUT(v)      \
+        out_dword(HWIO_IPA_VMIDMT_GFSRRESTORE_ADDR,v)
+#define HWIO_IPA_VMIDMT_GFSRRESTORE_OUTM(m,v) \
+        out_dword_masked_ns(HWIO_IPA_VMIDMT_GFSRRESTORE_ADDR,m,v,HWIO_IPA_VMIDMT_GFSRRESTORE_IN)
+#define HWIO_IPA_VMIDMT_GFSRRESTORE_MULTI_CLIENT_BMSK                  0x80000000
+#define HWIO_IPA_VMIDMT_GFSRRESTORE_MULTI_CLIENT_SHFT                        0x1f
+#define HWIO_IPA_VMIDMT_GFSRRESTORE_MULTI_CFG_BMSK                     0x40000000
+#define HWIO_IPA_VMIDMT_GFSRRESTORE_MULTI_CFG_SHFT                           0x1e
+#define HWIO_IPA_VMIDMT_GFSRRESTORE_PF_BMSK                                  0x80
+#define HWIO_IPA_VMIDMT_GFSRRESTORE_PF_SHFT                                   0x7
+#define HWIO_IPA_VMIDMT_GFSRRESTORE_CAF_BMSK                                 0x20
+#define HWIO_IPA_VMIDMT_GFSRRESTORE_CAF_SHFT                                  0x5
+#define HWIO_IPA_VMIDMT_GFSRRESTORE_SMCF_BMSK                                 0x4
+#define HWIO_IPA_VMIDMT_GFSRRESTORE_SMCF_SHFT                                 0x2
+#define HWIO_IPA_VMIDMT_GFSRRESTORE_USF_BMSK                                  0x2
+#define HWIO_IPA_VMIDMT_GFSRRESTORE_USF_SHFT                                  0x1
+
+#define HWIO_IPA_VMIDMT_GFSYNDR0_ADDR                                  (IPA_VMIDMT_REG_BASE      + 0x00000050)
+#define HWIO_IPA_VMIDMT_GFSYNDR0_PHYS                                  (IPA_VMIDMT_REG_BASE_PHYS + 0x00000050)
+#define HWIO_IPA_VMIDMT_GFSYNDR0_OFFS                                  (IPA_VMIDMT_REG_BASE_OFFS + 0x00000050)
+#define HWIO_IPA_VMIDMT_GFSYNDR0_RMSK                                       0x132
+#define HWIO_IPA_VMIDMT_GFSYNDR0_ATTR                                         0x1
+#define HWIO_IPA_VMIDMT_GFSYNDR0_IN          \
+        in_dword_masked(HWIO_IPA_VMIDMT_GFSYNDR0_ADDR, HWIO_IPA_VMIDMT_GFSYNDR0_RMSK)
+#define HWIO_IPA_VMIDMT_GFSYNDR0_INM(m)      \
+        in_dword_masked(HWIO_IPA_VMIDMT_GFSYNDR0_ADDR, m)
+#define HWIO_IPA_VMIDMT_GFSYNDR0_MSSSELFAUTH_BMSK                           0x100
+#define HWIO_IPA_VMIDMT_GFSYNDR0_MSSSELFAUTH_SHFT                             0x8
+#define HWIO_IPA_VMIDMT_GFSYNDR0_NSATTR_BMSK                                 0x20
+#define HWIO_IPA_VMIDMT_GFSYNDR0_NSATTR_SHFT                                  0x5
+#define HWIO_IPA_VMIDMT_GFSYNDR0_NSSTATE_BMSK                                0x10
+#define HWIO_IPA_VMIDMT_GFSYNDR0_NSSTATE_SHFT                                 0x4
+#define HWIO_IPA_VMIDMT_GFSYNDR0_WNR_BMSK                                     0x2
+#define HWIO_IPA_VMIDMT_GFSYNDR0_WNR_SHFT                                     0x1
+
+#define HWIO_IPA_VMIDMT_GFSYNDR1_ADDR                                  (IPA_VMIDMT_REG_BASE      + 0x00000054)
+#define HWIO_IPA_VMIDMT_GFSYNDR1_PHYS                                  (IPA_VMIDMT_REG_BASE_PHYS + 0x00000054)
+#define HWIO_IPA_VMIDMT_GFSYNDR1_OFFS                                  (IPA_VMIDMT_REG_BASE_OFFS + 0x00000054)
+#define HWIO_IPA_VMIDMT_GFSYNDR1_RMSK                                  0x7fff00ff
+#define HWIO_IPA_VMIDMT_GFSYNDR1_ATTR                                         0x1
+#define HWIO_IPA_VMIDMT_GFSYNDR1_IN          \
+        in_dword_masked(HWIO_IPA_VMIDMT_GFSYNDR1_ADDR, HWIO_IPA_VMIDMT_GFSYNDR1_RMSK)
+#define HWIO_IPA_VMIDMT_GFSYNDR1_INM(m)      \
+        in_dword_masked(HWIO_IPA_VMIDMT_GFSYNDR1_ADDR, m)
+#define HWIO_IPA_VMIDMT_GFSYNDR1_MSDINDEX_BMSK                         0x7f000000
+#define HWIO_IPA_VMIDMT_GFSYNDR1_MSDINDEX_SHFT                               0x18
+#define HWIO_IPA_VMIDMT_GFSYNDR1_SSDINDEX_BMSK                           0xff0000
+#define HWIO_IPA_VMIDMT_GFSYNDR1_SSDINDEX_SHFT                               0x10
+#define HWIO_IPA_VMIDMT_GFSYNDR1_STREAMINDEX_BMSK                            0xff
+#define HWIO_IPA_VMIDMT_GFSYNDR1_STREAMINDEX_SHFT                             0x0
+
+#define HWIO_IPA_VMIDMT_GFSYNDR2_ADDR                                  (IPA_VMIDMT_REG_BASE      + 0x00000058)
+#define HWIO_IPA_VMIDMT_GFSYNDR2_PHYS                                  (IPA_VMIDMT_REG_BASE_PHYS + 0x00000058)
+#define HWIO_IPA_VMIDMT_GFSYNDR2_OFFS                                  (IPA_VMIDMT_REG_BASE_OFFS + 0x00000058)
+#define HWIO_IPA_VMIDMT_GFSYNDR2_RMSK                                  0x1f1fffff
+#define HWIO_IPA_VMIDMT_GFSYNDR2_ATTR                                         0x1
+#define HWIO_IPA_VMIDMT_GFSYNDR2_IN          \
+        in_dword_masked(HWIO_IPA_VMIDMT_GFSYNDR2_ADDR, HWIO_IPA_VMIDMT_GFSYNDR2_RMSK)
+#define HWIO_IPA_VMIDMT_GFSYNDR2_INM(m)      \
+        in_dword_masked(HWIO_IPA_VMIDMT_GFSYNDR2_ADDR, m)
+#define HWIO_IPA_VMIDMT_GFSYNDR2_ATID_BMSK                             0x1f000000
+#define HWIO_IPA_VMIDMT_GFSYNDR2_ATID_SHFT                                   0x18
+#define HWIO_IPA_VMIDMT_GFSYNDR2_AVMID_BMSK                              0x1f0000
+#define HWIO_IPA_VMIDMT_GFSYNDR2_AVMID_SHFT                                  0x10
+#define HWIO_IPA_VMIDMT_GFSYNDR2_ABID_BMSK                                 0xe000
+#define HWIO_IPA_VMIDMT_GFSYNDR2_ABID_SHFT                                    0xd
+#define HWIO_IPA_VMIDMT_GFSYNDR2_APID_BMSK                                 0x1f00
+#define HWIO_IPA_VMIDMT_GFSYNDR2_APID_SHFT                                    0x8
+#define HWIO_IPA_VMIDMT_GFSYNDR2_AMID_BMSK                                   0xff
+#define HWIO_IPA_VMIDMT_GFSYNDR2_AMID_SHFT                                    0x0
+
+#define HWIO_IPA_VMIDMT_VMIDMTCR0_ADDR                                 (IPA_VMIDMT_REG_BASE      + 0x00000090)
+#define HWIO_IPA_VMIDMT_VMIDMTCR0_PHYS                                 (IPA_VMIDMT_REG_BASE_PHYS + 0x00000090)
+#define HWIO_IPA_VMIDMT_VMIDMTCR0_OFFS                                 (IPA_VMIDMT_REG_BASE_OFFS + 0x00000090)
+#define HWIO_IPA_VMIDMT_VMIDMTCR0_RMSK                                        0x1
+#define HWIO_IPA_VMIDMT_VMIDMTCR0_ATTR                                        0x3
+#define HWIO_IPA_VMIDMT_VMIDMTCR0_IN          \
+        in_dword_masked(HWIO_IPA_VMIDMT_VMIDMTCR0_ADDR, HWIO_IPA_VMIDMT_VMIDMTCR0_RMSK)
+#define HWIO_IPA_VMIDMT_VMIDMTCR0_INM(m)      \
+        in_dword_masked(HWIO_IPA_VMIDMT_VMIDMTCR0_ADDR, m)
+#define HWIO_IPA_VMIDMT_VMIDMTCR0_OUT(v)      \
+        out_dword(HWIO_IPA_VMIDMT_VMIDMTCR0_ADDR,v)
+#define HWIO_IPA_VMIDMT_VMIDMTCR0_OUTM(m,v) \
+        out_dword_masked_ns(HWIO_IPA_VMIDMT_VMIDMTCR0_ADDR,m,v,HWIO_IPA_VMIDMT_VMIDMTCR0_IN)
+#define HWIO_IPA_VMIDMT_VMIDMTCR0_CLKONOFFE_BMSK                              0x1
+#define HWIO_IPA_VMIDMT_VMIDMTCR0_CLKONOFFE_SHFT                              0x0
+
+#define HWIO_IPA_VMIDMT_VMIDMTACR_ADDR                                 (IPA_VMIDMT_REG_BASE      + 0x0000009c)
+#define HWIO_IPA_VMIDMT_VMIDMTACR_PHYS                                 (IPA_VMIDMT_REG_BASE_PHYS + 0x0000009c)
+#define HWIO_IPA_VMIDMT_VMIDMTACR_OFFS                                 (IPA_VMIDMT_REG_BASE_OFFS + 0x0000009c)
+#define HWIO_IPA_VMIDMT_VMIDMTACR_RMSK                                 0xffffffff
+#define HWIO_IPA_VMIDMT_VMIDMTACR_ATTR                                        0x3
+#define HWIO_IPA_VMIDMT_VMIDMTACR_IN          \
+        in_dword_masked(HWIO_IPA_VMIDMT_VMIDMTACR_ADDR, HWIO_IPA_VMIDMT_VMIDMTACR_RMSK)
+#define HWIO_IPA_VMIDMT_VMIDMTACR_INM(m)      \
+        in_dword_masked(HWIO_IPA_VMIDMT_VMIDMTACR_ADDR, m)
+#define HWIO_IPA_VMIDMT_VMIDMTACR_OUT(v)      \
+        out_dword(HWIO_IPA_VMIDMT_VMIDMTACR_ADDR,v)
+#define HWIO_IPA_VMIDMT_VMIDMTACR_OUTM(m,v) \
+        out_dword_masked_ns(HWIO_IPA_VMIDMT_VMIDMTACR_ADDR,m,v,HWIO_IPA_VMIDMT_VMIDMTACR_IN)
+#define HWIO_IPA_VMIDMT_VMIDMTACR_RWE_BMSK                             0xffffffff
+#define HWIO_IPA_VMIDMT_VMIDMTACR_RWE_SHFT                                    0x0
+
+#define HWIO_IPA_VMIDMT_NSCR0_ADDR                                     (IPA_VMIDMT_REG_BASE      + 0x00000400)
+#define HWIO_IPA_VMIDMT_NSCR0_PHYS                                     (IPA_VMIDMT_REG_BASE_PHYS + 0x00000400)
+#define HWIO_IPA_VMIDMT_NSCR0_OFFS                                     (IPA_VMIDMT_REG_BASE_OFFS + 0x00000400)
+#define HWIO_IPA_VMIDMT_NSCR0_RMSK                                      0xff70ff5
+#define HWIO_IPA_VMIDMT_NSCR0_ATTR                                            0x3
+#define HWIO_IPA_VMIDMT_NSCR0_IN          \
+        in_dword_masked(HWIO_IPA_VMIDMT_NSCR0_ADDR, HWIO_IPA_VMIDMT_NSCR0_RMSK)
+#define HWIO_IPA_VMIDMT_NSCR0_INM(m)      \
+        in_dword_masked(HWIO_IPA_VMIDMT_NSCR0_ADDR, m)
+#define HWIO_IPA_VMIDMT_NSCR0_OUT(v)      \
+        out_dword(HWIO_IPA_VMIDMT_NSCR0_ADDR,v)
+#define HWIO_IPA_VMIDMT_NSCR0_OUTM(m,v) \
+        out_dword_masked_ns(HWIO_IPA_VMIDMT_NSCR0_ADDR,m,v,HWIO_IPA_VMIDMT_NSCR0_IN)
+#define HWIO_IPA_VMIDMT_NSCR0_WACFG_BMSK                                0xc000000
+#define HWIO_IPA_VMIDMT_NSCR0_WACFG_SHFT                                     0x1a
+#define HWIO_IPA_VMIDMT_NSCR0_RACFG_BMSK                                0x3000000
+#define HWIO_IPA_VMIDMT_NSCR0_RACFG_SHFT                                     0x18
+#define HWIO_IPA_VMIDMT_NSCR0_SHCFG_BMSK                                 0xc00000
+#define HWIO_IPA_VMIDMT_NSCR0_SHCFG_SHFT                                     0x16
+#define HWIO_IPA_VMIDMT_NSCR0_SMCFCFG_BMSK                               0x200000
+#define HWIO_IPA_VMIDMT_NSCR0_SMCFCFG_SHFT                                   0x15
+#define HWIO_IPA_VMIDMT_NSCR0_MTCFG_BMSK                                 0x100000
+#define HWIO_IPA_VMIDMT_NSCR0_MTCFG_SHFT                                     0x14
+#define HWIO_IPA_VMIDMT_NSCR0_MEMATTR_BMSK                                0x70000
+#define HWIO_IPA_VMIDMT_NSCR0_MEMATTR_SHFT                                   0x10
+#define HWIO_IPA_VMIDMT_NSCR0_VMIDPNE_BMSK                                  0x800
+#define HWIO_IPA_VMIDMT_NSCR0_VMIDPNE_SHFT                                    0xb
+#define HWIO_IPA_VMIDMT_NSCR0_USFCFG_BMSK                                   0x400
+#define HWIO_IPA_VMIDMT_NSCR0_USFCFG_SHFT                                     0xa
+#define HWIO_IPA_VMIDMT_NSCR0_GSE_BMSK                                      0x200
+#define HWIO_IPA_VMIDMT_NSCR0_GSE_SHFT                                        0x9
+#define HWIO_IPA_VMIDMT_NSCR0_STALLD_BMSK                                   0x100
+#define HWIO_IPA_VMIDMT_NSCR0_STALLD_SHFT                                     0x8
+#define HWIO_IPA_VMIDMT_NSCR0_TRANSIENTCFG_BMSK                              0xc0
+#define HWIO_IPA_VMIDMT_NSCR0_TRANSIENTCFG_SHFT                               0x6
+#define HWIO_IPA_VMIDMT_NSCR0_GCFGFIE_BMSK                                   0x20
+#define HWIO_IPA_VMIDMT_NSCR0_GCFGFIE_SHFT                                    0x5
+#define HWIO_IPA_VMIDMT_NSCR0_GCFGERE_BMSK                                   0x10
+#define HWIO_IPA_VMIDMT_NSCR0_GCFGERE_SHFT                                    0x4
+#define HWIO_IPA_VMIDMT_NSCR0_GFIE_BMSK                                       0x4
+#define HWIO_IPA_VMIDMT_NSCR0_GFIE_SHFT                                       0x2
+#define HWIO_IPA_VMIDMT_NSCR0_CLIENTPD_BMSK                                   0x1
+#define HWIO_IPA_VMIDMT_NSCR0_CLIENTPD_SHFT                                   0x0
+
+#define HWIO_IPA_VMIDMT_NSCR2_ADDR                                     (IPA_VMIDMT_REG_BASE      + 0x00000408)
+#define HWIO_IPA_VMIDMT_NSCR2_PHYS                                     (IPA_VMIDMT_REG_BASE_PHYS + 0x00000408)
+#define HWIO_IPA_VMIDMT_NSCR2_OFFS                                     (IPA_VMIDMT_REG_BASE_OFFS + 0x00000408)
+#define HWIO_IPA_VMIDMT_NSCR2_RMSK                                           0x1f
+#define HWIO_IPA_VMIDMT_NSCR2_ATTR                                            0x3
+#define HWIO_IPA_VMIDMT_NSCR2_IN          \
+        in_dword_masked(HWIO_IPA_VMIDMT_NSCR2_ADDR, HWIO_IPA_VMIDMT_NSCR2_RMSK)
+#define HWIO_IPA_VMIDMT_NSCR2_INM(m)      \
+        in_dword_masked(HWIO_IPA_VMIDMT_NSCR2_ADDR, m)
+#define HWIO_IPA_VMIDMT_NSCR2_OUT(v)      \
+        out_dword(HWIO_IPA_VMIDMT_NSCR2_ADDR,v)
+#define HWIO_IPA_VMIDMT_NSCR2_OUTM(m,v) \
+        out_dword_masked_ns(HWIO_IPA_VMIDMT_NSCR2_ADDR,m,v,HWIO_IPA_VMIDMT_NSCR2_IN)
+#define HWIO_IPA_VMIDMT_NSCR2_BPVMID_BMSK                                    0x1f
+#define HWIO_IPA_VMIDMT_NSCR2_BPVMID_SHFT                                     0x0
+
+#define HWIO_IPA_VMIDMT_NSACR_ADDR                                     (IPA_VMIDMT_REG_BASE      + 0x00000410)
+#define HWIO_IPA_VMIDMT_NSACR_PHYS                                     (IPA_VMIDMT_REG_BASE_PHYS + 0x00000410)
+#define HWIO_IPA_VMIDMT_NSACR_OFFS                                     (IPA_VMIDMT_REG_BASE_OFFS + 0x00000410)
+#define HWIO_IPA_VMIDMT_NSACR_RMSK                                     0x70000013
+#define HWIO_IPA_VMIDMT_NSACR_ATTR                                            0x3
+#define HWIO_IPA_VMIDMT_NSACR_IN          \
+        in_dword_masked(HWIO_IPA_VMIDMT_NSACR_ADDR, HWIO_IPA_VMIDMT_NSACR_RMSK)
+#define HWIO_IPA_VMIDMT_NSACR_INM(m)      \
+        in_dword_masked(HWIO_IPA_VMIDMT_NSACR_ADDR, m)
+#define HWIO_IPA_VMIDMT_NSACR_OUT(v)      \
+        out_dword(HWIO_IPA_VMIDMT_NSACR_ADDR,v)
+#define HWIO_IPA_VMIDMT_NSACR_OUTM(m,v) \
+        out_dword_masked_ns(HWIO_IPA_VMIDMT_NSACR_ADDR,m,v,HWIO_IPA_VMIDMT_NSACR_IN)
+#define HWIO_IPA_VMIDMT_NSACR_BPRCNSH_BMSK                             0x40000000
+#define HWIO_IPA_VMIDMT_NSACR_BPRCNSH_SHFT                                   0x1e
+#define HWIO_IPA_VMIDMT_NSACR_BPRCISH_BMSK                             0x20000000
+#define HWIO_IPA_VMIDMT_NSACR_BPRCISH_SHFT                                   0x1d
+#define HWIO_IPA_VMIDMT_NSACR_BPRCOSH_BMSK                             0x10000000
+#define HWIO_IPA_VMIDMT_NSACR_BPRCOSH_SHFT                                   0x1c
+#define HWIO_IPA_VMIDMT_NSACR_BPREQPRIORITYCFG_BMSK                          0x10
+#define HWIO_IPA_VMIDMT_NSACR_BPREQPRIORITYCFG_SHFT                           0x4
+#define HWIO_IPA_VMIDMT_NSACR_BPREQPRIORITY_BMSK                              0x3
+#define HWIO_IPA_VMIDMT_NSACR_BPREQPRIORITY_SHFT                              0x0
+
+#define HWIO_IPA_VMIDMT_NSGFAR0_ADDR                                   (IPA_VMIDMT_REG_BASE      + 0x00000440)
+#define HWIO_IPA_VMIDMT_NSGFAR0_PHYS                                   (IPA_VMIDMT_REG_BASE_PHYS + 0x00000440)
+#define HWIO_IPA_VMIDMT_NSGFAR0_OFFS                                   (IPA_VMIDMT_REG_BASE_OFFS + 0x00000440)
+#define HWIO_IPA_VMIDMT_NSGFAR0_RMSK                                   0xffffffff
+#define HWIO_IPA_VMIDMT_NSGFAR0_ATTR                                          0x1
+#define HWIO_IPA_VMIDMT_NSGFAR0_IN          \
+        in_dword_masked(HWIO_IPA_VMIDMT_NSGFAR0_ADDR, HWIO_IPA_VMIDMT_NSGFAR0_RMSK)
+#define HWIO_IPA_VMIDMT_NSGFAR0_INM(m)      \
+        in_dword_masked(HWIO_IPA_VMIDMT_NSGFAR0_ADDR, m)
+#define HWIO_IPA_VMIDMT_NSGFAR0_GFEA0_BMSK                             0xffffffff
+#define HWIO_IPA_VMIDMT_NSGFAR0_GFEA0_SHFT                                    0x0
+
+#define HWIO_IPA_VMIDMT_NSGFAR1_ADDR                                   (IPA_VMIDMT_REG_BASE      + 0x00000444)
+#define HWIO_IPA_VMIDMT_NSGFAR1_PHYS                                   (IPA_VMIDMT_REG_BASE_PHYS + 0x00000444)
+#define HWIO_IPA_VMIDMT_NSGFAR1_OFFS                                   (IPA_VMIDMT_REG_BASE_OFFS + 0x00000444)
+#define HWIO_IPA_VMIDMT_NSGFAR1_RMSK                                         0xff
+#define HWIO_IPA_VMIDMT_NSGFAR1_ATTR                                          0x1
+#define HWIO_IPA_VMIDMT_NSGFAR1_IN          \
+        in_dword_masked(HWIO_IPA_VMIDMT_NSGFAR1_ADDR, HWIO_IPA_VMIDMT_NSGFAR1_RMSK)
+#define HWIO_IPA_VMIDMT_NSGFAR1_INM(m)      \
+        in_dword_masked(HWIO_IPA_VMIDMT_NSGFAR1_ADDR, m)
+#define HWIO_IPA_VMIDMT_NSGFAR1_GFEA1_BMSK                                   0xff
+#define HWIO_IPA_VMIDMT_NSGFAR1_GFEA1_SHFT                                    0x0
+
+#define HWIO_IPA_VMIDMT_NSGFSR_ADDR                                    (IPA_VMIDMT_REG_BASE      + 0x00000448)
+#define HWIO_IPA_VMIDMT_NSGFSR_PHYS                                    (IPA_VMIDMT_REG_BASE_PHYS + 0x00000448)
+#define HWIO_IPA_VMIDMT_NSGFSR_OFFS                                    (IPA_VMIDMT_REG_BASE_OFFS + 0x00000448)
+#define HWIO_IPA_VMIDMT_NSGFSR_RMSK                                    0xc00000a6
+#define HWIO_IPA_VMIDMT_NSGFSR_ATTR                                           0x3
+#define HWIO_IPA_VMIDMT_NSGFSR_IN          \
+        in_dword_masked(HWIO_IPA_VMIDMT_NSGFSR_ADDR, HWIO_IPA_VMIDMT_NSGFSR_RMSK)
+#define HWIO_IPA_VMIDMT_NSGFSR_INM(m)      \
+        in_dword_masked(HWIO_IPA_VMIDMT_NSGFSR_ADDR, m)
+#define HWIO_IPA_VMIDMT_NSGFSR_OUT(v)      \
+        out_dword(HWIO_IPA_VMIDMT_NSGFSR_ADDR,v)
+#define HWIO_IPA_VMIDMT_NSGFSR_OUTM(m,v) \
+        out_dword_masked_ns(HWIO_IPA_VMIDMT_NSGFSR_ADDR,m,v,HWIO_IPA_VMIDMT_NSGFSR_IN)
+#define HWIO_IPA_VMIDMT_NSGFSR_MULTI_CLIENT_BMSK                       0x80000000
+#define HWIO_IPA_VMIDMT_NSGFSR_MULTI_CLIENT_SHFT                             0x1f
+#define HWIO_IPA_VMIDMT_NSGFSR_MULTI_CFG_BMSK                          0x40000000
+#define HWIO_IPA_VMIDMT_NSGFSR_MULTI_CFG_SHFT                                0x1e
+#define HWIO_IPA_VMIDMT_NSGFSR_PF_BMSK                                       0x80
+#define HWIO_IPA_VMIDMT_NSGFSR_PF_SHFT                                        0x7
+#define HWIO_IPA_VMIDMT_NSGFSR_CAF_BMSK                                      0x20
+#define HWIO_IPA_VMIDMT_NSGFSR_CAF_SHFT                                       0x5
+#define HWIO_IPA_VMIDMT_NSGFSR_SMCF_BMSK                                      0x4
+#define HWIO_IPA_VMIDMT_NSGFSR_SMCF_SHFT                                      0x2
+#define HWIO_IPA_VMIDMT_NSGFSR_USF_BMSK                                       0x2
+#define HWIO_IPA_VMIDMT_NSGFSR_USF_SHFT                                       0x1
+
+#define HWIO_IPA_VMIDMT_NSGFSRRESTORE_ADDR                             (IPA_VMIDMT_REG_BASE      + 0x0000044c)
+#define HWIO_IPA_VMIDMT_NSGFSRRESTORE_PHYS                             (IPA_VMIDMT_REG_BASE_PHYS + 0x0000044c)
+#define HWIO_IPA_VMIDMT_NSGFSRRESTORE_OFFS                             (IPA_VMIDMT_REG_BASE_OFFS + 0x0000044c)
+#define HWIO_IPA_VMIDMT_NSGFSRRESTORE_RMSK                             0xc00000a6
+#define HWIO_IPA_VMIDMT_NSGFSRRESTORE_ATTR                                    0x3
+#define HWIO_IPA_VMIDMT_NSGFSRRESTORE_IN          \
+        in_dword_masked(HWIO_IPA_VMIDMT_NSGFSRRESTORE_ADDR, HWIO_IPA_VMIDMT_NSGFSRRESTORE_RMSK)
+#define HWIO_IPA_VMIDMT_NSGFSRRESTORE_INM(m)      \
+        in_dword_masked(HWIO_IPA_VMIDMT_NSGFSRRESTORE_ADDR, m)
+#define HWIO_IPA_VMIDMT_NSGFSRRESTORE_OUT(v)      \
+        out_dword(HWIO_IPA_VMIDMT_NSGFSRRESTORE_ADDR,v)
+#define HWIO_IPA_VMIDMT_NSGFSRRESTORE_OUTM(m,v) \
+        out_dword_masked_ns(HWIO_IPA_VMIDMT_NSGFSRRESTORE_ADDR,m,v,HWIO_IPA_VMIDMT_NSGFSRRESTORE_IN)
+#define HWIO_IPA_VMIDMT_NSGFSRRESTORE_MULTI_CLIENT_BMSK                0x80000000
+#define HWIO_IPA_VMIDMT_NSGFSRRESTORE_MULTI_CLIENT_SHFT                      0x1f
+#define HWIO_IPA_VMIDMT_NSGFSRRESTORE_MULTI_CFG_BMSK                   0x40000000
+#define HWIO_IPA_VMIDMT_NSGFSRRESTORE_MULTI_CFG_SHFT                         0x1e
+#define HWIO_IPA_VMIDMT_NSGFSRRESTORE_PF_BMSK                                0x80
+#define HWIO_IPA_VMIDMT_NSGFSRRESTORE_PF_SHFT                                 0x7
+#define HWIO_IPA_VMIDMT_NSGFSRRESTORE_CAF_BMSK                               0x20
+#define HWIO_IPA_VMIDMT_NSGFSRRESTORE_CAF_SHFT                                0x5
+#define HWIO_IPA_VMIDMT_NSGFSRRESTORE_SMCF_BMSK                               0x4
+#define HWIO_IPA_VMIDMT_NSGFSRRESTORE_SMCF_SHFT                               0x2
+#define HWIO_IPA_VMIDMT_NSGFSRRESTORE_USF_BMSK                                0x2
+#define HWIO_IPA_VMIDMT_NSGFSRRESTORE_USF_SHFT                                0x1
+
+#define HWIO_IPA_VMIDMT_NSGFSYNDR0_ADDR                                (IPA_VMIDMT_REG_BASE      + 0x00000450)
+#define HWIO_IPA_VMIDMT_NSGFSYNDR0_PHYS                                (IPA_VMIDMT_REG_BASE_PHYS + 0x00000450)
+#define HWIO_IPA_VMIDMT_NSGFSYNDR0_OFFS                                (IPA_VMIDMT_REG_BASE_OFFS + 0x00000450)
+#define HWIO_IPA_VMIDMT_NSGFSYNDR0_RMSK                                     0x132
+#define HWIO_IPA_VMIDMT_NSGFSYNDR0_ATTR                                       0x1
+#define HWIO_IPA_VMIDMT_NSGFSYNDR0_IN          \
+        in_dword_masked(HWIO_IPA_VMIDMT_NSGFSYNDR0_ADDR, HWIO_IPA_VMIDMT_NSGFSYNDR0_RMSK)
+#define HWIO_IPA_VMIDMT_NSGFSYNDR0_INM(m)      \
+        in_dword_masked(HWIO_IPA_VMIDMT_NSGFSYNDR0_ADDR, m)
+#define HWIO_IPA_VMIDMT_NSGFSYNDR0_MSSSELFAUTH_BMSK                         0x100
+#define HWIO_IPA_VMIDMT_NSGFSYNDR0_MSSSELFAUTH_SHFT                           0x8
+#define HWIO_IPA_VMIDMT_NSGFSYNDR0_NSATTR_BMSK                               0x20
+#define HWIO_IPA_VMIDMT_NSGFSYNDR0_NSATTR_SHFT                                0x5
+#define HWIO_IPA_VMIDMT_NSGFSYNDR0_NSSTATE_BMSK                              0x10
+#define HWIO_IPA_VMIDMT_NSGFSYNDR0_NSSTATE_SHFT                               0x4
+#define HWIO_IPA_VMIDMT_NSGFSYNDR0_WNR_BMSK                                   0x2
+#define HWIO_IPA_VMIDMT_NSGFSYNDR0_WNR_SHFT                                   0x1
+
+#define HWIO_IPA_VMIDMT_NSGFSYNDR1_ADDR                                (IPA_VMIDMT_REG_BASE      + 0x00000454)
+#define HWIO_IPA_VMIDMT_NSGFSYNDR1_PHYS                                (IPA_VMIDMT_REG_BASE_PHYS + 0x00000454)
+#define HWIO_IPA_VMIDMT_NSGFSYNDR1_OFFS                                (IPA_VMIDMT_REG_BASE_OFFS + 0x00000454)
+#define HWIO_IPA_VMIDMT_NSGFSYNDR1_RMSK                                0x7fff00ff
+#define HWIO_IPA_VMIDMT_NSGFSYNDR1_ATTR                                       0x1
+#define HWIO_IPA_VMIDMT_NSGFSYNDR1_IN          \
+        in_dword_masked(HWIO_IPA_VMIDMT_NSGFSYNDR1_ADDR, HWIO_IPA_VMIDMT_NSGFSYNDR1_RMSK)
+#define HWIO_IPA_VMIDMT_NSGFSYNDR1_INM(m)      \
+        in_dword_masked(HWIO_IPA_VMIDMT_NSGFSYNDR1_ADDR, m)
+#define HWIO_IPA_VMIDMT_NSGFSYNDR1_MSDINDEX_BMSK                       0x7f000000
+#define HWIO_IPA_VMIDMT_NSGFSYNDR1_MSDINDEX_SHFT                             0x18
+#define HWIO_IPA_VMIDMT_NSGFSYNDR1_SSDINDEX_BMSK                         0xff0000
+#define HWIO_IPA_VMIDMT_NSGFSYNDR1_SSDINDEX_SHFT                             0x10
+#define HWIO_IPA_VMIDMT_NSGFSYNDR1_STREAMINDEX_BMSK                          0xff
+#define HWIO_IPA_VMIDMT_NSGFSYNDR1_STREAMINDEX_SHFT                           0x0
+
+#define HWIO_IPA_VMIDMT_NSGFSYNDR2_ADDR                                (IPA_VMIDMT_REG_BASE      + 0x00000458)
+#define HWIO_IPA_VMIDMT_NSGFSYNDR2_PHYS                                (IPA_VMIDMT_REG_BASE_PHYS + 0x00000458)
+#define HWIO_IPA_VMIDMT_NSGFSYNDR2_OFFS                                (IPA_VMIDMT_REG_BASE_OFFS + 0x00000458)
+#define HWIO_IPA_VMIDMT_NSGFSYNDR2_RMSK                                0x1f1fffff
+#define HWIO_IPA_VMIDMT_NSGFSYNDR2_ATTR                                       0x1
+#define HWIO_IPA_VMIDMT_NSGFSYNDR2_IN          \
+        in_dword_masked(HWIO_IPA_VMIDMT_NSGFSYNDR2_ADDR, HWIO_IPA_VMIDMT_NSGFSYNDR2_RMSK)
+#define HWIO_IPA_VMIDMT_NSGFSYNDR2_INM(m)      \
+        in_dword_masked(HWIO_IPA_VMIDMT_NSGFSYNDR2_ADDR, m)
+#define HWIO_IPA_VMIDMT_NSGFSYNDR2_ATID_BMSK                           0x1f000000
+#define HWIO_IPA_VMIDMT_NSGFSYNDR2_ATID_SHFT                                 0x18
+#define HWIO_IPA_VMIDMT_NSGFSYNDR2_AVMID_BMSK                            0x1f0000
+#define HWIO_IPA_VMIDMT_NSGFSYNDR2_AVMID_SHFT                                0x10
+#define HWIO_IPA_VMIDMT_NSGFSYNDR2_ABID_BMSK                               0xe000
+#define HWIO_IPA_VMIDMT_NSGFSYNDR2_ABID_SHFT                                  0xd
+#define HWIO_IPA_VMIDMT_NSGFSYNDR2_APID_BMSK                               0x1f00
+#define HWIO_IPA_VMIDMT_NSGFSYNDR2_APID_SHFT                                  0x8
+#define HWIO_IPA_VMIDMT_NSGFSYNDR2_AMID_BMSK                                 0xff
+#define HWIO_IPA_VMIDMT_NSGFSYNDR2_AMID_SHFT                                  0x0
+
+#define HWIO_IPA_VMIDMT_NSVMIDMTCR0_ADDR                               (IPA_VMIDMT_REG_BASE      + 0x00000490)
+#define HWIO_IPA_VMIDMT_NSVMIDMTCR0_PHYS                               (IPA_VMIDMT_REG_BASE_PHYS + 0x00000490)
+#define HWIO_IPA_VMIDMT_NSVMIDMTCR0_OFFS                               (IPA_VMIDMT_REG_BASE_OFFS + 0x00000490)
+#define HWIO_IPA_VMIDMT_NSVMIDMTCR0_RMSK                                      0x1
+#define HWIO_IPA_VMIDMT_NSVMIDMTCR0_ATTR                                      0x3
+#define HWIO_IPA_VMIDMT_NSVMIDMTCR0_IN          \
+        in_dword_masked(HWIO_IPA_VMIDMT_NSVMIDMTCR0_ADDR, HWIO_IPA_VMIDMT_NSVMIDMTCR0_RMSK)
+#define HWIO_IPA_VMIDMT_NSVMIDMTCR0_INM(m)      \
+        in_dword_masked(HWIO_IPA_VMIDMT_NSVMIDMTCR0_ADDR, m)
+#define HWIO_IPA_VMIDMT_NSVMIDMTCR0_OUT(v)      \
+        out_dword(HWIO_IPA_VMIDMT_NSVMIDMTCR0_ADDR,v)
+#define HWIO_IPA_VMIDMT_NSVMIDMTCR0_OUTM(m,v) \
+        out_dword_masked_ns(HWIO_IPA_VMIDMT_NSVMIDMTCR0_ADDR,m,v,HWIO_IPA_VMIDMT_NSVMIDMTCR0_IN)
+#define HWIO_IPA_VMIDMT_NSVMIDMTCR0_CLKONOFFE_BMSK                            0x1
+#define HWIO_IPA_VMIDMT_NSVMIDMTCR0_CLKONOFFE_SHFT                            0x0
+
+#define HWIO_IPA_VMIDMT_SSDR0_ADDR                                     (IPA_VMIDMT_REG_BASE      + 0x00000080)
+#define HWIO_IPA_VMIDMT_SSDR0_PHYS                                     (IPA_VMIDMT_REG_BASE_PHYS + 0x00000080)
+#define HWIO_IPA_VMIDMT_SSDR0_OFFS                                     (IPA_VMIDMT_REG_BASE_OFFS + 0x00000080)
+#define HWIO_IPA_VMIDMT_SSDR0_RMSK                                     0xffffffff
+#define HWIO_IPA_VMIDMT_SSDR0_ATTR                                            0x3
+#define HWIO_IPA_VMIDMT_SSDR0_IN          \
+        in_dword_masked(HWIO_IPA_VMIDMT_SSDR0_ADDR, HWIO_IPA_VMIDMT_SSDR0_RMSK)
+#define HWIO_IPA_VMIDMT_SSDR0_INM(m)      \
+        in_dword_masked(HWIO_IPA_VMIDMT_SSDR0_ADDR, m)
+#define HWIO_IPA_VMIDMT_SSDR0_OUT(v)      \
+        out_dword(HWIO_IPA_VMIDMT_SSDR0_ADDR,v)
+#define HWIO_IPA_VMIDMT_SSDR0_OUTM(m,v) \
+        out_dword_masked_ns(HWIO_IPA_VMIDMT_SSDR0_ADDR,m,v,HWIO_IPA_VMIDMT_SSDR0_IN)
+#define HWIO_IPA_VMIDMT_SSDR0_RWE_BMSK                                 0xffffffff
+#define HWIO_IPA_VMIDMT_SSDR0_RWE_SHFT                                        0x0
+
+#define HWIO_IPA_VMIDMT_SSDR1_ADDR                                     (IPA_VMIDMT_REG_BASE      + 0x00000084)
+#define HWIO_IPA_VMIDMT_SSDR1_PHYS                                     (IPA_VMIDMT_REG_BASE_PHYS + 0x00000084)
+#define HWIO_IPA_VMIDMT_SSDR1_OFFS                                     (IPA_VMIDMT_REG_BASE_OFFS + 0x00000084)
+#define HWIO_IPA_VMIDMT_SSDR1_RMSK                                     0xffffffff
+#define HWIO_IPA_VMIDMT_SSDR1_ATTR                                            0x3
+#define HWIO_IPA_VMIDMT_SSDR1_IN          \
+        in_dword_masked(HWIO_IPA_VMIDMT_SSDR1_ADDR, HWIO_IPA_VMIDMT_SSDR1_RMSK)
+#define HWIO_IPA_VMIDMT_SSDR1_INM(m)      \
+        in_dword_masked(HWIO_IPA_VMIDMT_SSDR1_ADDR, m)
+#define HWIO_IPA_VMIDMT_SSDR1_OUT(v)      \
+        out_dword(HWIO_IPA_VMIDMT_SSDR1_ADDR,v)
+#define HWIO_IPA_VMIDMT_SSDR1_OUTM(m,v) \
+        out_dword_masked_ns(HWIO_IPA_VMIDMT_SSDR1_ADDR,m,v,HWIO_IPA_VMIDMT_SSDR1_IN)
+#define HWIO_IPA_VMIDMT_SSDR1_RWE_BMSK                                 0xffffffff
+#define HWIO_IPA_VMIDMT_SSDR1_RWE_SHFT                                        0x0
+
+#define HWIO_IPA_VMIDMT_SSDR2_ADDR                                     (IPA_VMIDMT_REG_BASE      + 0x00000088)
+#define HWIO_IPA_VMIDMT_SSDR2_PHYS                                     (IPA_VMIDMT_REG_BASE_PHYS + 0x00000088)
+#define HWIO_IPA_VMIDMT_SSDR2_OFFS                                     (IPA_VMIDMT_REG_BASE_OFFS + 0x00000088)
+#define HWIO_IPA_VMIDMT_SSDR2_RMSK                                     0xffffffff
+#define HWIO_IPA_VMIDMT_SSDR2_ATTR                                            0x3
+#define HWIO_IPA_VMIDMT_SSDR2_IN          \
+        in_dword_masked(HWIO_IPA_VMIDMT_SSDR2_ADDR, HWIO_IPA_VMIDMT_SSDR2_RMSK)
+#define HWIO_IPA_VMIDMT_SSDR2_INM(m)      \
+        in_dword_masked(HWIO_IPA_VMIDMT_SSDR2_ADDR, m)
+#define HWIO_IPA_VMIDMT_SSDR2_OUT(v)      \
+        out_dword(HWIO_IPA_VMIDMT_SSDR2_ADDR,v)
+#define HWIO_IPA_VMIDMT_SSDR2_OUTM(m,v) \
+        out_dword_masked_ns(HWIO_IPA_VMIDMT_SSDR2_ADDR,m,v,HWIO_IPA_VMIDMT_SSDR2_IN)
+#define HWIO_IPA_VMIDMT_SSDR2_RWE_BMSK                                 0xffffffff
+#define HWIO_IPA_VMIDMT_SSDR2_RWE_SHFT                                        0x0
+
+#define HWIO_IPA_VMIDMT_SSDR3_ADDR                                     (IPA_VMIDMT_REG_BASE      + 0x0000008c)
+#define HWIO_IPA_VMIDMT_SSDR3_PHYS                                     (IPA_VMIDMT_REG_BASE_PHYS + 0x0000008c)
+#define HWIO_IPA_VMIDMT_SSDR3_OFFS                                     (IPA_VMIDMT_REG_BASE_OFFS + 0x0000008c)
+#define HWIO_IPA_VMIDMT_SSDR3_RMSK                                     0xffffffff
+#define HWIO_IPA_VMIDMT_SSDR3_ATTR                                            0x3
+#define HWIO_IPA_VMIDMT_SSDR3_IN          \
+        in_dword_masked(HWIO_IPA_VMIDMT_SSDR3_ADDR, HWIO_IPA_VMIDMT_SSDR3_RMSK)
+#define HWIO_IPA_VMIDMT_SSDR3_INM(m)      \
+        in_dword_masked(HWIO_IPA_VMIDMT_SSDR3_ADDR, m)
+#define HWIO_IPA_VMIDMT_SSDR3_OUT(v)      \
+        out_dword(HWIO_IPA_VMIDMT_SSDR3_ADDR,v)
+#define HWIO_IPA_VMIDMT_SSDR3_OUTM(m,v) \
+        out_dword_masked_ns(HWIO_IPA_VMIDMT_SSDR3_ADDR,m,v,HWIO_IPA_VMIDMT_SSDR3_IN)
+#define HWIO_IPA_VMIDMT_SSDR3_RWE_BMSK                                 0xffffffff
+#define HWIO_IPA_VMIDMT_SSDR3_RWE_SHFT                                        0x0
+
+#define HWIO_IPA_VMIDMT_MSDR0_ADDR                                     (IPA_VMIDMT_REG_BASE      + 0x00000480)
+#define HWIO_IPA_VMIDMT_MSDR0_PHYS                                     (IPA_VMIDMT_REG_BASE_PHYS + 0x00000480)
+#define HWIO_IPA_VMIDMT_MSDR0_OFFS                                     (IPA_VMIDMT_REG_BASE_OFFS + 0x00000480)
+#define HWIO_IPA_VMIDMT_MSDR0_RMSK                                     0xffffffff
+#define HWIO_IPA_VMIDMT_MSDR0_ATTR                                            0x3
+#define HWIO_IPA_VMIDMT_MSDR0_IN          \
+        in_dword_masked(HWIO_IPA_VMIDMT_MSDR0_ADDR, HWIO_IPA_VMIDMT_MSDR0_RMSK)
+#define HWIO_IPA_VMIDMT_MSDR0_INM(m)      \
+        in_dword_masked(HWIO_IPA_VMIDMT_MSDR0_ADDR, m)
+#define HWIO_IPA_VMIDMT_MSDR0_OUT(v)      \
+        out_dword(HWIO_IPA_VMIDMT_MSDR0_ADDR,v)
+#define HWIO_IPA_VMIDMT_MSDR0_OUTM(m,v) \
+        out_dword_masked_ns(HWIO_IPA_VMIDMT_MSDR0_ADDR,m,v,HWIO_IPA_VMIDMT_MSDR0_IN)
+#define HWIO_IPA_VMIDMT_MSDR0_RWE_BMSK                                 0xffffffff
+#define HWIO_IPA_VMIDMT_MSDR0_RWE_SHFT                                        0x0
+
+#define HWIO_IPA_VMIDMT_MSDR1_ADDR                                     (IPA_VMIDMT_REG_BASE      + 0x00000484)
+#define HWIO_IPA_VMIDMT_MSDR1_PHYS                                     (IPA_VMIDMT_REG_BASE_PHYS + 0x00000484)
+#define HWIO_IPA_VMIDMT_MSDR1_OFFS                                     (IPA_VMIDMT_REG_BASE_OFFS + 0x00000484)
+#define HWIO_IPA_VMIDMT_MSDR1_RMSK                                     0xffffffff
+#define HWIO_IPA_VMIDMT_MSDR1_ATTR                                            0x3
+#define HWIO_IPA_VMIDMT_MSDR1_IN          \
+        in_dword_masked(HWIO_IPA_VMIDMT_MSDR1_ADDR, HWIO_IPA_VMIDMT_MSDR1_RMSK)
+#define HWIO_IPA_VMIDMT_MSDR1_INM(m)      \
+        in_dword_masked(HWIO_IPA_VMIDMT_MSDR1_ADDR, m)
+#define HWIO_IPA_VMIDMT_MSDR1_OUT(v)      \
+        out_dword(HWIO_IPA_VMIDMT_MSDR1_ADDR,v)
+#define HWIO_IPA_VMIDMT_MSDR1_OUTM(m,v) \
+        out_dword_masked_ns(HWIO_IPA_VMIDMT_MSDR1_ADDR,m,v,HWIO_IPA_VMIDMT_MSDR1_IN)
+#define HWIO_IPA_VMIDMT_MSDR1_RWE_BMSK                                 0xffffffff
+#define HWIO_IPA_VMIDMT_MSDR1_RWE_SHFT                                        0x0
+
+#define HWIO_IPA_VMIDMT_MSDR2_ADDR                                     (IPA_VMIDMT_REG_BASE      + 0x00000488)
+#define HWIO_IPA_VMIDMT_MSDR2_PHYS                                     (IPA_VMIDMT_REG_BASE_PHYS + 0x00000488)
+#define HWIO_IPA_VMIDMT_MSDR2_OFFS                                     (IPA_VMIDMT_REG_BASE_OFFS + 0x00000488)
+#define HWIO_IPA_VMIDMT_MSDR2_RMSK                                     0xffffffff
+#define HWIO_IPA_VMIDMT_MSDR2_ATTR                                            0x3
+#define HWIO_IPA_VMIDMT_MSDR2_IN          \
+        in_dword_masked(HWIO_IPA_VMIDMT_MSDR2_ADDR, HWIO_IPA_VMIDMT_MSDR2_RMSK)
+#define HWIO_IPA_VMIDMT_MSDR2_INM(m)      \
+        in_dword_masked(HWIO_IPA_VMIDMT_MSDR2_ADDR, m)
+#define HWIO_IPA_VMIDMT_MSDR2_OUT(v)      \
+        out_dword(HWIO_IPA_VMIDMT_MSDR2_ADDR,v)
+#define HWIO_IPA_VMIDMT_MSDR2_OUTM(m,v) \
+        out_dword_masked_ns(HWIO_IPA_VMIDMT_MSDR2_ADDR,m,v,HWIO_IPA_VMIDMT_MSDR2_IN)
+#define HWIO_IPA_VMIDMT_MSDR2_RWE_BMSK                                 0xffffffff
+#define HWIO_IPA_VMIDMT_MSDR2_RWE_SHFT                                        0x0
+
+#define HWIO_IPA_VMIDMT_MSDR3_ADDR                                     (IPA_VMIDMT_REG_BASE      + 0x0000048c)
+#define HWIO_IPA_VMIDMT_MSDR3_PHYS                                     (IPA_VMIDMT_REG_BASE_PHYS + 0x0000048c)
+#define HWIO_IPA_VMIDMT_MSDR3_OFFS                                     (IPA_VMIDMT_REG_BASE_OFFS + 0x0000048c)
+#define HWIO_IPA_VMIDMT_MSDR3_RMSK                                     0xffffffff
+#define HWIO_IPA_VMIDMT_MSDR3_ATTR                                            0x3
+#define HWIO_IPA_VMIDMT_MSDR3_IN          \
+        in_dword_masked(HWIO_IPA_VMIDMT_MSDR3_ADDR, HWIO_IPA_VMIDMT_MSDR3_RMSK)
+#define HWIO_IPA_VMIDMT_MSDR3_INM(m)      \
+        in_dword_masked(HWIO_IPA_VMIDMT_MSDR3_ADDR, m)
+#define HWIO_IPA_VMIDMT_MSDR3_OUT(v)      \
+        out_dword(HWIO_IPA_VMIDMT_MSDR3_ADDR,v)
+#define HWIO_IPA_VMIDMT_MSDR3_OUTM(m,v) \
+        out_dword_masked_ns(HWIO_IPA_VMIDMT_MSDR3_ADDR,m,v,HWIO_IPA_VMIDMT_MSDR3_IN)
+#define HWIO_IPA_VMIDMT_MSDR3_RWE_BMSK                                 0xffffffff
+#define HWIO_IPA_VMIDMT_MSDR3_RWE_SHFT                                        0x0
+
+#define HWIO_IPA_VMIDMT_MCR_ADDR                                       (IPA_VMIDMT_REG_BASE      + 0x00000494)
+#define HWIO_IPA_VMIDMT_MCR_PHYS                                       (IPA_VMIDMT_REG_BASE_PHYS + 0x00000494)
+#define HWIO_IPA_VMIDMT_MCR_OFFS                                       (IPA_VMIDMT_REG_BASE_OFFS + 0x00000494)
+#define HWIO_IPA_VMIDMT_MCR_RMSK                                              0x7
+#define HWIO_IPA_VMIDMT_MCR_ATTR                                              0x3
+#define HWIO_IPA_VMIDMT_MCR_IN          \
+        in_dword_masked(HWIO_IPA_VMIDMT_MCR_ADDR, HWIO_IPA_VMIDMT_MCR_RMSK)
+#define HWIO_IPA_VMIDMT_MCR_INM(m)      \
+        in_dword_masked(HWIO_IPA_VMIDMT_MCR_ADDR, m)
+#define HWIO_IPA_VMIDMT_MCR_OUT(v)      \
+        out_dword(HWIO_IPA_VMIDMT_MCR_ADDR,v)
+#define HWIO_IPA_VMIDMT_MCR_OUTM(m,v) \
+        out_dword_masked_ns(HWIO_IPA_VMIDMT_MCR_ADDR,m,v,HWIO_IPA_VMIDMT_MCR_IN)
+#define HWIO_IPA_VMIDMT_MCR_CLKONOFFE_BMSK                                    0x4
+#define HWIO_IPA_VMIDMT_MCR_CLKONOFFE_SHFT                                    0x2
+#define HWIO_IPA_VMIDMT_MCR_BPMSACFG_BMSK                                     0x2
+#define HWIO_IPA_VMIDMT_MCR_BPMSACFG_SHFT                                     0x1
+#define HWIO_IPA_VMIDMT_MCR_BPSMSACFG_BMSK                                    0x1
+#define HWIO_IPA_VMIDMT_MCR_BPSMSACFG_SHFT                                    0x0
+
+#define HWIO_IPA_VMIDMT_S2VRn_ADDR(n)                                  (IPA_VMIDMT_REG_BASE      + 0x00000c00 + 0x4 * (n))
+#define HWIO_IPA_VMIDMT_S2VRn_PHYS(n)                                  (IPA_VMIDMT_REG_BASE_PHYS + 0x00000c00 + 0x4 * (n))
+#define HWIO_IPA_VMIDMT_S2VRn_OFFS(n)                                  (IPA_VMIDMT_REG_BASE_OFFS + 0x00000c00 + 0x4 * (n))
+#define HWIO_IPA_VMIDMT_S2VRn_RMSK                                     0x30ff7b1f
+#define HWIO_IPA_VMIDMT_S2VRn_MAXn                                             47
+#define HWIO_IPA_VMIDMT_S2VRn_ATTR                                            0x3
+#define HWIO_IPA_VMIDMT_S2VRn_INI(n)        \
+        in_dword_masked(HWIO_IPA_VMIDMT_S2VRn_ADDR(n), HWIO_IPA_VMIDMT_S2VRn_RMSK)
+#define HWIO_IPA_VMIDMT_S2VRn_INMI(n,mask)    \
+        in_dword_masked(HWIO_IPA_VMIDMT_S2VRn_ADDR(n), mask)
+#define HWIO_IPA_VMIDMT_S2VRn_OUTI(n,val)    \
+        out_dword(HWIO_IPA_VMIDMT_S2VRn_ADDR(n),val)
+#define HWIO_IPA_VMIDMT_S2VRn_OUTMI(n,mask,val) \
+        out_dword_masked_ns(HWIO_IPA_VMIDMT_S2VRn_ADDR(n),mask,val,HWIO_IPA_VMIDMT_S2VRn_INI(n))
+#define HWIO_IPA_VMIDMT_S2VRn_TRANSIENTCFG_BMSK                        0x30000000
+#define HWIO_IPA_VMIDMT_S2VRn_TRANSIENTCFG_SHFT                              0x1c
+#define HWIO_IPA_VMIDMT_S2VRn_WACFG_BMSK                                 0xc00000
+#define HWIO_IPA_VMIDMT_S2VRn_WACFG_SHFT                                     0x16
+#define HWIO_IPA_VMIDMT_S2VRn_RACFG_BMSK                                 0x300000
+#define HWIO_IPA_VMIDMT_S2VRn_RACFG_SHFT                                     0x14
+#define HWIO_IPA_VMIDMT_S2VRn_NSCFG_BMSK                                  0xc0000
+#define HWIO_IPA_VMIDMT_S2VRn_NSCFG_SHFT                                     0x12
+#define HWIO_IPA_VMIDMT_S2VRn_TYPE_BMSK                                   0x30000
+#define HWIO_IPA_VMIDMT_S2VRn_TYPE_SHFT                                      0x10
+#define HWIO_IPA_VMIDMT_S2VRn_MEMATTR_BMSK                                 0x7000
+#define HWIO_IPA_VMIDMT_S2VRn_MEMATTR_SHFT                                    0xc
+#define HWIO_IPA_VMIDMT_S2VRn_MTCFG_BMSK                                    0x800
+#define HWIO_IPA_VMIDMT_S2VRn_MTCFG_SHFT                                      0xb
+#define HWIO_IPA_VMIDMT_S2VRn_SHCFG_BMSK                                    0x300
+#define HWIO_IPA_VMIDMT_S2VRn_SHCFG_SHFT                                      0x8
+#define HWIO_IPA_VMIDMT_S2VRn_VMID_BMSK                                      0x1f
+#define HWIO_IPA_VMIDMT_S2VRn_VMID_SHFT                                       0x0
+
+#define HWIO_IPA_VMIDMT_AS2VRn_ADDR(n)                                 (IPA_VMIDMT_REG_BASE      + 0x00000e00 + 0x4 * (n))
+#define HWIO_IPA_VMIDMT_AS2VRn_PHYS(n)                                 (IPA_VMIDMT_REG_BASE_PHYS + 0x00000e00 + 0x4 * (n))
+#define HWIO_IPA_VMIDMT_AS2VRn_OFFS(n)                                 (IPA_VMIDMT_REG_BASE_OFFS + 0x00000e00 + 0x4 * (n))
+#define HWIO_IPA_VMIDMT_AS2VRn_RMSK                                    0x70000013
+#define HWIO_IPA_VMIDMT_AS2VRn_MAXn                                            47
+#define HWIO_IPA_VMIDMT_AS2VRn_ATTR                                           0x3
+#define HWIO_IPA_VMIDMT_AS2VRn_INI(n)        \
+        in_dword_masked(HWIO_IPA_VMIDMT_AS2VRn_ADDR(n), HWIO_IPA_VMIDMT_AS2VRn_RMSK)
+#define HWIO_IPA_VMIDMT_AS2VRn_INMI(n,mask)    \
+        in_dword_masked(HWIO_IPA_VMIDMT_AS2VRn_ADDR(n), mask)
+#define HWIO_IPA_VMIDMT_AS2VRn_OUTI(n,val)    \
+        out_dword(HWIO_IPA_VMIDMT_AS2VRn_ADDR(n),val)
+#define HWIO_IPA_VMIDMT_AS2VRn_OUTMI(n,mask,val) \
+        out_dword_masked_ns(HWIO_IPA_VMIDMT_AS2VRn_ADDR(n),mask,val,HWIO_IPA_VMIDMT_AS2VRn_INI(n))
+#define HWIO_IPA_VMIDMT_AS2VRn_RCNSH_BMSK                              0x40000000
+#define HWIO_IPA_VMIDMT_AS2VRn_RCNSH_SHFT                                    0x1e
+#define HWIO_IPA_VMIDMT_AS2VRn_RCISH_BMSK                              0x20000000
+#define HWIO_IPA_VMIDMT_AS2VRn_RCISH_SHFT                                    0x1d
+#define HWIO_IPA_VMIDMT_AS2VRn_RCOSH_BMSK                              0x10000000
+#define HWIO_IPA_VMIDMT_AS2VRn_RCOSH_SHFT                                    0x1c
+#define HWIO_IPA_VMIDMT_AS2VRn_REQPRIORITYCFG_BMSK                           0x10
+#define HWIO_IPA_VMIDMT_AS2VRn_REQPRIORITYCFG_SHFT                            0x4
+#define HWIO_IPA_VMIDMT_AS2VRn_REQPRIORITY_BMSK                               0x3
+#define HWIO_IPA_VMIDMT_AS2VRn_REQPRIORITY_SHFT                               0x0
+
+#define HWIO_IPA_VMIDMT_SMRn_ADDR(n)                                   (IPA_VMIDMT_REG_BASE      + 0x00000800 + 0x4 * (n))
+#define HWIO_IPA_VMIDMT_SMRn_PHYS(n)                                   (IPA_VMIDMT_REG_BASE_PHYS + 0x00000800 + 0x4 * (n))
+#define HWIO_IPA_VMIDMT_SMRn_OFFS(n)                                   (IPA_VMIDMT_REG_BASE_OFFS + 0x00000800 + 0x4 * (n))
+#define HWIO_IPA_VMIDMT_SMRn_RMSK                                      0x80ff00ff
+#define HWIO_IPA_VMIDMT_SMRn_MAXn                                              47
+#define HWIO_IPA_VMIDMT_SMRn_ATTR                                             0x3
+#define HWIO_IPA_VMIDMT_SMRn_INI(n)        \
+        in_dword_masked(HWIO_IPA_VMIDMT_SMRn_ADDR(n), HWIO_IPA_VMIDMT_SMRn_RMSK)
+#define HWIO_IPA_VMIDMT_SMRn_INMI(n,mask)    \
+        in_dword_masked(HWIO_IPA_VMIDMT_SMRn_ADDR(n), mask)
+#define HWIO_IPA_VMIDMT_SMRn_OUTI(n,val)    \
+        out_dword(HWIO_IPA_VMIDMT_SMRn_ADDR(n),val)
+#define HWIO_IPA_VMIDMT_SMRn_OUTMI(n,mask,val) \
+        out_dword_masked_ns(HWIO_IPA_VMIDMT_SMRn_ADDR(n),mask,val,HWIO_IPA_VMIDMT_SMRn_INI(n))
+#define HWIO_IPA_VMIDMT_SMRn_VALID_BMSK                                0x80000000
+#define HWIO_IPA_VMIDMT_SMRn_VALID_SHFT                                      0x1f
+#define HWIO_IPA_VMIDMT_SMRn_MASK_BMSK                                   0xff0000
+#define HWIO_IPA_VMIDMT_SMRn_MASK_SHFT                                       0x10
+#define HWIO_IPA_VMIDMT_SMRn_ID_BMSK                                         0xff
+#define HWIO_IPA_VMIDMT_SMRn_ID_SHFT                                          0x0
+
+/*----------------------------------------------------------------------------
+ * MODULE: IPA_0_GSI_TOP
+ *--------------------------------------------------------------------------*/
+
+#define IPA_0_GSI_TOP_REG_BASE (IPA_0_IPA_WRAPPER_BASE      + 0x00000000)
+#define IPA_0_GSI_TOP_REG_BASE_PHYS (IPA_0_IPA_WRAPPER_BASE_PHYS + 0x00000000)
+#define IPA_0_GSI_TOP_REG_BASE_OFFS 0x00000000
+
+/*----------------------------------------------------------------------------
+ * MODULE: IPA_GSI_TOP_GSI
+ *--------------------------------------------------------------------------*/
+
+#define IPA_GSI_TOP_GSI_REG_BASE                                                                         (IPA_0_IPA_WRAPPER_BASE      + 0x00004000)
+#define IPA_GSI_TOP_GSI_REG_BASE_PHYS                                                                    (IPA_0_IPA_WRAPPER_BASE_PHYS + 0x00004000)
+#define IPA_GSI_TOP_GSI_REG_BASE_OFFS                                                                    0x00004000
+
+#define HWIO_IPA_GSI_TOP_GSI_CFG_ADDR                                                                    (IPA_GSI_TOP_GSI_REG_BASE      + 0x00000000)
+#define HWIO_IPA_GSI_TOP_GSI_CFG_PHYS                                                                    (IPA_GSI_TOP_GSI_REG_BASE_PHYS + 0x00000000)
+#define HWIO_IPA_GSI_TOP_GSI_CFG_OFFS                                                                    (IPA_GSI_TOP_GSI_REG_BASE_OFFS + 0x00000000)
+#define HWIO_IPA_GSI_TOP_GSI_CFG_RMSK                                                                         0xf3f
+#define HWIO_IPA_GSI_TOP_GSI_CFG_ATTR                                                                           0x3
+#define HWIO_IPA_GSI_TOP_GSI_CFG_IN          \
+        in_dword_masked(HWIO_IPA_GSI_TOP_GSI_CFG_ADDR, HWIO_IPA_GSI_TOP_GSI_CFG_RMSK)
+#define HWIO_IPA_GSI_TOP_GSI_CFG_INM(m)      \
+        in_dword_masked(HWIO_IPA_GSI_TOP_GSI_CFG_ADDR, m)
+#define HWIO_IPA_GSI_TOP_GSI_CFG_OUT(v)      \
+        out_dword(HWIO_IPA_GSI_TOP_GSI_CFG_ADDR,v)
+#define HWIO_IPA_GSI_TOP_GSI_CFG_OUTM(m,v) \
+        out_dword_masked_ns(HWIO_IPA_GSI_TOP_GSI_CFG_ADDR,m,v,HWIO_IPA_GSI_TOP_GSI_CFG_IN)
+#define HWIO_IPA_GSI_TOP_GSI_CFG_SLEEP_CLK_DIV_BMSK                                                           0xf00
+#define HWIO_IPA_GSI_TOP_GSI_CFG_SLEEP_CLK_DIV_SHFT                                                             0x8
+#define HWIO_IPA_GSI_TOP_GSI_CFG_BP_MTRIX_DISABLE_BMSK                                                         0x20
+#define HWIO_IPA_GSI_TOP_GSI_CFG_BP_MTRIX_DISABLE_SHFT                                                          0x5
+#define HWIO_IPA_GSI_TOP_GSI_CFG_GSI_PWR_CLPS_BMSK                                                             0x10
+#define HWIO_IPA_GSI_TOP_GSI_CFG_GSI_PWR_CLPS_SHFT                                                              0x4
+#define HWIO_IPA_GSI_TOP_GSI_CFG_UC_IS_MCS_BMSK                                                                 0x8
+#define HWIO_IPA_GSI_TOP_GSI_CFG_UC_IS_MCS_SHFT                                                                 0x3
+#define HWIO_IPA_GSI_TOP_GSI_CFG_DOUBLE_MCS_CLK_FREQ_BMSK                                                       0x4
+#define HWIO_IPA_GSI_TOP_GSI_CFG_DOUBLE_MCS_CLK_FREQ_SHFT                                                       0x2
+#define HWIO_IPA_GSI_TOP_GSI_CFG_MCS_ENABLE_BMSK                                                                0x2
+#define HWIO_IPA_GSI_TOP_GSI_CFG_MCS_ENABLE_SHFT                                                                0x1
+#define HWIO_IPA_GSI_TOP_GSI_CFG_GSI_ENABLE_BMSK                                                                0x1
+#define HWIO_IPA_GSI_TOP_GSI_CFG_GSI_ENABLE_SHFT                                                                0x0
+
+#define HWIO_IPA_GSI_TOP_GSI_MANAGER_MCS_CODE_VER_ADDR                                                   (IPA_GSI_TOP_GSI_REG_BASE      + 0x00000008)
+#define HWIO_IPA_GSI_TOP_GSI_MANAGER_MCS_CODE_VER_PHYS                                                   (IPA_GSI_TOP_GSI_REG_BASE_PHYS + 0x00000008)
+#define HWIO_IPA_GSI_TOP_GSI_MANAGER_MCS_CODE_VER_OFFS                                                   (IPA_GSI_TOP_GSI_REG_BASE_OFFS + 0x00000008)
+#define HWIO_IPA_GSI_TOP_GSI_MANAGER_MCS_CODE_VER_RMSK                                                   0xffffffff
+#define HWIO_IPA_GSI_TOP_GSI_MANAGER_MCS_CODE_VER_ATTR                                                          0x3
+#define HWIO_IPA_GSI_TOP_GSI_MANAGER_MCS_CODE_VER_IN          \
+        in_dword_masked(HWIO_IPA_GSI_TOP_GSI_MANAGER_MCS_CODE_VER_ADDR, HWIO_IPA_GSI_TOP_GSI_MANAGER_MCS_CODE_VER_RMSK)
+#define HWIO_IPA_GSI_TOP_GSI_MANAGER_MCS_CODE_VER_INM(m)      \
+        in_dword_masked(HWIO_IPA_GSI_TOP_GSI_MANAGER_MCS_CODE_VER_ADDR, m)
+#define HWIO_IPA_GSI_TOP_GSI_MANAGER_MCS_CODE_VER_OUT(v)      \
+        out_dword(HWIO_IPA_GSI_TOP_GSI_MANAGER_MCS_CODE_VER_ADDR,v)
+#define HWIO_IPA_GSI_TOP_GSI_MANAGER_MCS_CODE_VER_OUTM(m,v) \
+        out_dword_masked_ns(HWIO_IPA_GSI_TOP_GSI_MANAGER_MCS_CODE_VER_ADDR,m,v,HWIO_IPA_GSI_TOP_GSI_MANAGER_MCS_CODE_VER_IN)
+#define HWIO_IPA_GSI_TOP_GSI_MANAGER_MCS_CODE_VER_VER_BMSK                                               0xffffffff
+#define HWIO_IPA_GSI_TOP_GSI_MANAGER_MCS_CODE_VER_VER_SHFT                                                      0x0
+
+#define HWIO_IPA_GSI_TOP_GSI_ZEROS_ADDR                                                                  (IPA_GSI_TOP_GSI_REG_BASE      + 0x00000010)
+#define HWIO_IPA_GSI_TOP_GSI_ZEROS_PHYS                                                                  (IPA_GSI_TOP_GSI_REG_BASE_PHYS + 0x00000010)
+#define HWIO_IPA_GSI_TOP_GSI_ZEROS_OFFS                                                                  (IPA_GSI_TOP_GSI_REG_BASE_OFFS + 0x00000010)
+#define HWIO_IPA_GSI_TOP_GSI_ZEROS_RMSK                                                                  0xffffffff
+#define HWIO_IPA_GSI_TOP_GSI_ZEROS_ATTR                                                                         0x1
+#define HWIO_IPA_GSI_TOP_GSI_ZEROS_IN          \
+        in_dword_masked(HWIO_IPA_GSI_TOP_GSI_ZEROS_ADDR, HWIO_IPA_GSI_TOP_GSI_ZEROS_RMSK)
+#define HWIO_IPA_GSI_TOP_GSI_ZEROS_INM(m)      \
+        in_dword_masked(HWIO_IPA_GSI_TOP_GSI_ZEROS_ADDR, m)
+#define HWIO_IPA_GSI_TOP_GSI_ZEROS_ZEROS_BMSK                                                            0xffffffff
+#define HWIO_IPA_GSI_TOP_GSI_ZEROS_ZEROS_SHFT                                                                   0x0
+
+#define HWIO_IPA_GSI_TOP_GSI_PERIPH_BASE_ADDR_LSB_ADDR                                                   (IPA_GSI_TOP_GSI_REG_BASE      + 0x00000018)
+#define HWIO_IPA_GSI_TOP_GSI_PERIPH_BASE_ADDR_LSB_PHYS                                                   (IPA_GSI_TOP_GSI_REG_BASE_PHYS + 0x00000018)
+#define HWIO_IPA_GSI_TOP_GSI_PERIPH_BASE_ADDR_LSB_OFFS                                                   (IPA_GSI_TOP_GSI_REG_BASE_OFFS + 0x00000018)
+#define HWIO_IPA_GSI_TOP_GSI_PERIPH_BASE_ADDR_LSB_RMSK                                                   0xffffffff
+#define HWIO_IPA_GSI_TOP_GSI_PERIPH_BASE_ADDR_LSB_ATTR                                                          0x3
+#define HWIO_IPA_GSI_TOP_GSI_PERIPH_BASE_ADDR_LSB_IN          \
+        in_dword_masked(HWIO_IPA_GSI_TOP_GSI_PERIPH_BASE_ADDR_LSB_ADDR, HWIO_IPA_GSI_TOP_GSI_PERIPH_BASE_ADDR_LSB_RMSK)
+#define HWIO_IPA_GSI_TOP_GSI_PERIPH_BASE_ADDR_LSB_INM(m)      \
+        in_dword_masked(HWIO_IPA_GSI_TOP_GSI_PERIPH_BASE_ADDR_LSB_ADDR, m)
+#define HWIO_IPA_GSI_TOP_GSI_PERIPH_BASE_ADDR_LSB_OUT(v)      \
+        out_dword(HWIO_IPA_GSI_TOP_GSI_PERIPH_BASE_ADDR_LSB_ADDR,v)
+#define HWIO_IPA_GSI_TOP_GSI_PERIPH_BASE_ADDR_LSB_OUTM(m,v) \
+        out_dword_masked_ns(HWIO_IPA_GSI_TOP_GSI_PERIPH_BASE_ADDR_LSB_ADDR,m,v,HWIO_IPA_GSI_TOP_GSI_PERIPH_BASE_ADDR_LSB_IN)
+#define HWIO_IPA_GSI_TOP_GSI_PERIPH_BASE_ADDR_LSB_BASE_ADDR_BMSK                                         0xffffffff
+#define HWIO_IPA_GSI_TOP_GSI_PERIPH_BASE_ADDR_LSB_BASE_ADDR_SHFT                                                0x0
+
+#define HWIO_IPA_GSI_TOP_GSI_PERIPH_BASE_ADDR_MSB_ADDR                                                   (IPA_GSI_TOP_GSI_REG_BASE      + 0x0000001c)
+#define HWIO_IPA_GSI_TOP_GSI_PERIPH_BASE_ADDR_MSB_PHYS                                                   (IPA_GSI_TOP_GSI_REG_BASE_PHYS + 0x0000001c)
+#define HWIO_IPA_GSI_TOP_GSI_PERIPH_BASE_ADDR_MSB_OFFS                                                   (IPA_GSI_TOP_GSI_REG_BASE_OFFS + 0x0000001c)
+#define HWIO_IPA_GSI_TOP_GSI_PERIPH_BASE_ADDR_MSB_RMSK                                                   0xffffffff
+#define HWIO_IPA_GSI_TOP_GSI_PERIPH_BASE_ADDR_MSB_ATTR                                                          0x3
+#define HWIO_IPA_GSI_TOP_GSI_PERIPH_BASE_ADDR_MSB_IN          \
+        in_dword_masked(HWIO_IPA_GSI_TOP_GSI_PERIPH_BASE_ADDR_MSB_ADDR, HWIO_IPA_GSI_TOP_GSI_PERIPH_BASE_ADDR_MSB_RMSK)
+#define HWIO_IPA_GSI_TOP_GSI_PERIPH_BASE_ADDR_MSB_INM(m)      \
+        in_dword_masked(HWIO_IPA_GSI_TOP_GSI_PERIPH_BASE_ADDR_MSB_ADDR, m)
+#define HWIO_IPA_GSI_TOP_GSI_PERIPH_BASE_ADDR_MSB_OUT(v)      \
+        out_dword(HWIO_IPA_GSI_TOP_GSI_PERIPH_BASE_ADDR_MSB_ADDR,v)
+#define HWIO_IPA_GSI_TOP_GSI_PERIPH_BASE_ADDR_MSB_OUTM(m,v) \
+        out_dword_masked_ns(HWIO_IPA_GSI_TOP_GSI_PERIPH_BASE_ADDR_MSB_ADDR,m,v,HWIO_IPA_GSI_TOP_GSI_PERIPH_BASE_ADDR_MSB_IN)
+#define HWIO_IPA_GSI_TOP_GSI_PERIPH_BASE_ADDR_MSB_BASE_ADDR_BMSK                                         0xffffffff
+#define HWIO_IPA_GSI_TOP_GSI_PERIPH_BASE_ADDR_MSB_BASE_ADDR_SHFT                                                0x0
+
+#define HWIO_IPA_GSI_TOP_GSI_CGC_CTRL_ADDR                                                               (IPA_GSI_TOP_GSI_REG_BASE      + 0x00000020)
+#define HWIO_IPA_GSI_TOP_GSI_CGC_CTRL_PHYS                                                               (IPA_GSI_TOP_GSI_REG_BASE_PHYS + 0x00000020)
+#define HWIO_IPA_GSI_TOP_GSI_CGC_CTRL_OFFS                                                               (IPA_GSI_TOP_GSI_REG_BASE_OFFS + 0x00000020)
+#define HWIO_IPA_GSI_TOP_GSI_CGC_CTRL_RMSK                                                                   0xffff
+#define HWIO_IPA_GSI_TOP_GSI_CGC_CTRL_ATTR                                                                      0x3
+#define HWIO_IPA_GSI_TOP_GSI_CGC_CTRL_IN          \
+        in_dword_masked(HWIO_IPA_GSI_TOP_GSI_CGC_CTRL_ADDR, HWIO_IPA_GSI_TOP_GSI_CGC_CTRL_RMSK)
+#define HWIO_IPA_GSI_TOP_GSI_CGC_CTRL_INM(m)      \
+        in_dword_masked(HWIO_IPA_GSI_TOP_GSI_CGC_CTRL_ADDR, m)
+#define HWIO_IPA_GSI_TOP_GSI_CGC_CTRL_OUT(v)      \
+        out_dword(HWIO_IPA_GSI_TOP_GSI_CGC_CTRL_ADDR,v)
+#define HWIO_IPA_GSI_TOP_GSI_CGC_CTRL_OUTM(m,v) \
+        out_dword_masked_ns(HWIO_IPA_GSI_TOP_GSI_CGC_CTRL_ADDR,m,v,HWIO_IPA_GSI_TOP_GSI_CGC_CTRL_IN)
+#define HWIO_IPA_GSI_TOP_GSI_CGC_CTRL_REGION_16_HW_CGC_EN_BMSK                                               0x8000
+#define HWIO_IPA_GSI_TOP_GSI_CGC_CTRL_REGION_16_HW_CGC_EN_SHFT                                                  0xf
+#define HWIO_IPA_GSI_TOP_GSI_CGC_CTRL_REGION_15_HW_CGC_EN_BMSK                                               0x4000
+#define HWIO_IPA_GSI_TOP_GSI_CGC_CTRL_REGION_15_HW_CGC_EN_SHFT                                                  0xe
+#define HWIO_IPA_GSI_TOP_GSI_CGC_CTRL_REGION_14_HW_CGC_EN_BMSK                                               0x2000
+#define HWIO_IPA_GSI_TOP_GSI_CGC_CTRL_REGION_14_HW_CGC_EN_SHFT                                                  0xd
+#define HWIO_IPA_GSI_TOP_GSI_CGC_CTRL_REGION_13_HW_CGC_EN_BMSK                                               0x1000
+#define HWIO_IPA_GSI_TOP_GSI_CGC_CTRL_REGION_13_HW_CGC_EN_SHFT                                                  0xc
+#define HWIO_IPA_GSI_TOP_GSI_CGC_CTRL_REGION_12_HW_CGC_EN_BMSK                                                0x800
+#define HWIO_IPA_GSI_TOP_GSI_CGC_CTRL_REGION_12_HW_CGC_EN_SHFT                                                  0xb
+#define HWIO_IPA_GSI_TOP_GSI_CGC_CTRL_REGION_11_HW_CGC_EN_BMSK                                                0x400
+#define HWIO_IPA_GSI_TOP_GSI_CGC_CTRL_REGION_11_HW_CGC_EN_SHFT                                                  0xa
+#define HWIO_IPA_GSI_TOP_GSI_CGC_CTRL_REGION_10_HW_CGC_EN_BMSK                                                0x200
+#define HWIO_IPA_GSI_TOP_GSI_CGC_CTRL_REGION_10_HW_CGC_EN_SHFT                                                  0x9
+#define HWIO_IPA_GSI_TOP_GSI_CGC_CTRL_REGION_9_HW_CGC_EN_BMSK                                                 0x100
+#define HWIO_IPA_GSI_TOP_GSI_CGC_CTRL_REGION_9_HW_CGC_EN_SHFT                                                   0x8
+#define HWIO_IPA_GSI_TOP_GSI_CGC_CTRL_REGION_8_HW_CGC_EN_BMSK                                                  0x80
+#define HWIO_IPA_GSI_TOP_GSI_CGC_CTRL_REGION_8_HW_CGC_EN_SHFT                                                   0x7
+#define HWIO_IPA_GSI_TOP_GSI_CGC_CTRL_REGION_7_HW_CGC_EN_BMSK                                                  0x40
+#define HWIO_IPA_GSI_TOP_GSI_CGC_CTRL_REGION_7_HW_CGC_EN_SHFT                                                   0x6
+#define HWIO_IPA_GSI_TOP_GSI_CGC_CTRL_REGION_6_HW_CGC_EN_BMSK                                                  0x20
+#define HWIO_IPA_GSI_TOP_GSI_CGC_CTRL_REGION_6_HW_CGC_EN_SHFT                                                   0x5
+#define HWIO_IPA_GSI_TOP_GSI_CGC_CTRL_REGION_5_HW_CGC_EN_BMSK                                                  0x10
+#define HWIO_IPA_GSI_TOP_GSI_CGC_CTRL_REGION_5_HW_CGC_EN_SHFT                                                   0x4
+#define HWIO_IPA_GSI_TOP_GSI_CGC_CTRL_REGION_4_HW_CGC_EN_BMSK                                                   0x8
+#define HWIO_IPA_GSI_TOP_GSI_CGC_CTRL_REGION_4_HW_CGC_EN_SHFT                                                   0x3
+#define HWIO_IPA_GSI_TOP_GSI_CGC_CTRL_REGION_3_HW_CGC_EN_BMSK                                                   0x4
+#define HWIO_IPA_GSI_TOP_GSI_CGC_CTRL_REGION_3_HW_CGC_EN_SHFT                                                   0x2
+#define HWIO_IPA_GSI_TOP_GSI_CGC_CTRL_REGION_2_HW_CGC_EN_BMSK                                                   0x2
+#define HWIO_IPA_GSI_TOP_GSI_CGC_CTRL_REGION_2_HW_CGC_EN_SHFT                                                   0x1
+#define HWIO_IPA_GSI_TOP_GSI_CGC_CTRL_REGION_1_HW_CGC_EN_BMSK                                                   0x1
+#define HWIO_IPA_GSI_TOP_GSI_CGC_CTRL_REGION_1_HW_CGC_EN_SHFT                                                   0x0
+
+#define HWIO_IPA_GSI_TOP_GSI_MOQA_CFG_ADDR                                                               (IPA_GSI_TOP_GSI_REG_BASE      + 0x00000030)
+#define HWIO_IPA_GSI_TOP_GSI_MOQA_CFG_PHYS                                                               (IPA_GSI_TOP_GSI_REG_BASE_PHYS + 0x00000030)
+#define HWIO_IPA_GSI_TOP_GSI_MOQA_CFG_OFFS                                                               (IPA_GSI_TOP_GSI_REG_BASE_OFFS + 0x00000030)
+#define HWIO_IPA_GSI_TOP_GSI_MOQA_CFG_RMSK                                                                 0xffffff
+#define HWIO_IPA_GSI_TOP_GSI_MOQA_CFG_ATTR                                                                      0x3
+#define HWIO_IPA_GSI_TOP_GSI_MOQA_CFG_IN          \
+        in_dword_masked(HWIO_IPA_GSI_TOP_GSI_MOQA_CFG_ADDR, HWIO_IPA_GSI_TOP_GSI_MOQA_CFG_RMSK)
+#define HWIO_IPA_GSI_TOP_GSI_MOQA_CFG_INM(m)      \
+        in_dword_masked(HWIO_IPA_GSI_TOP_GSI_MOQA_CFG_ADDR, m)
+#define HWIO_IPA_GSI_TOP_GSI_MOQA_CFG_OUT(v)      \
+        out_dword(HWIO_IPA_GSI_TOP_GSI_MOQA_CFG_ADDR,v)
+#define HWIO_IPA_GSI_TOP_GSI_MOQA_CFG_OUTM(m,v) \
+        out_dword_masked_ns(HWIO_IPA_GSI_TOP_GSI_MOQA_CFG_ADDR,m,v,HWIO_IPA_GSI_TOP_GSI_MOQA_CFG_IN)
+#define HWIO_IPA_GSI_TOP_GSI_MOQA_CFG_CLIENT_OOWR_BMSK                                                     0xff0000
+#define HWIO_IPA_GSI_TOP_GSI_MOQA_CFG_CLIENT_OOWR_SHFT                                                         0x10
+#define HWIO_IPA_GSI_TOP_GSI_MOQA_CFG_CLIENT_OORD_BMSK                                                       0xff00
+#define HWIO_IPA_GSI_TOP_GSI_MOQA_CFG_CLIENT_OORD_SHFT                                                          0x8
+#define HWIO_IPA_GSI_TOP_GSI_MOQA_CFG_CLIENT_REQ_PRIO_BMSK                                                     0xff
+#define HWIO_IPA_GSI_TOP_GSI_MOQA_CFG_CLIENT_REQ_PRIO_SHFT                                                      0x0
+
+#define HWIO_IPA_GSI_TOP_GSI_REE_CFG_ADDR                                                                (IPA_GSI_TOP_GSI_REG_BASE      + 0x00000038)
+#define HWIO_IPA_GSI_TOP_GSI_REE_CFG_PHYS                                                                (IPA_GSI_TOP_GSI_REG_BASE_PHYS + 0x00000038)
+#define HWIO_IPA_GSI_TOP_GSI_REE_CFG_OFFS                                                                (IPA_GSI_TOP_GSI_REG_BASE_OFFS + 0x00000038)
+#define HWIO_IPA_GSI_TOP_GSI_REE_CFG_RMSK                                                                    0xff03
+#define HWIO_IPA_GSI_TOP_GSI_REE_CFG_ATTR                                                                       0x3
+#define HWIO_IPA_GSI_TOP_GSI_REE_CFG_IN          \
+        in_dword_masked(HWIO_IPA_GSI_TOP_GSI_REE_CFG_ADDR, HWIO_IPA_GSI_TOP_GSI_REE_CFG_RMSK)
+#define HWIO_IPA_GSI_TOP_GSI_REE_CFG_INM(m)      \
+        in_dword_masked(HWIO_IPA_GSI_TOP_GSI_REE_CFG_ADDR, m)
+#define HWIO_IPA_GSI_TOP_GSI_REE_CFG_OUT(v)      \
+        out_dword(HWIO_IPA_GSI_TOP_GSI_REE_CFG_ADDR,v)
+#define HWIO_IPA_GSI_TOP_GSI_REE_CFG_OUTM(m,v) \
+        out_dword_masked_ns(HWIO_IPA_GSI_TOP_GSI_REE_CFG_ADDR,m,v,HWIO_IPA_GSI_TOP_GSI_REE_CFG_IN)
+#define HWIO_IPA_GSI_TOP_GSI_REE_CFG_MAX_BURST_SIZE_BMSK                                                     0xff00
+#define HWIO_IPA_GSI_TOP_GSI_REE_CFG_MAX_BURST_SIZE_SHFT                                                        0x8
+#define HWIO_IPA_GSI_TOP_GSI_REE_CFG_CHANNEL_EMPTY_INT_ENABLE_BMSK                                              0x2
+#define HWIO_IPA_GSI_TOP_GSI_REE_CFG_CHANNEL_EMPTY_INT_ENABLE_SHFT                                              0x1
+#define HWIO_IPA_GSI_TOP_GSI_REE_CFG_MOVE_TO_ESC_CLR_MODE_TRSH_BMSK                                             0x1
+#define HWIO_IPA_GSI_TOP_GSI_REE_CFG_MOVE_TO_ESC_CLR_MODE_TRSH_SHFT                                             0x0
+
+#define HWIO_IPA_GSI_TOP_GSI_PERIPH_PENDING_k_ADDR(k)                                                    (IPA_GSI_TOP_GSI_REG_BASE      + 0x00000060 + 0x4 * (k))
+#define HWIO_IPA_GSI_TOP_GSI_PERIPH_PENDING_k_PHYS(k)                                                    (IPA_GSI_TOP_GSI_REG_BASE_PHYS + 0x00000060 + 0x4 * (k))
+#define HWIO_IPA_GSI_TOP_GSI_PERIPH_PENDING_k_OFFS(k)                                                    (IPA_GSI_TOP_GSI_REG_BASE_OFFS + 0x00000060 + 0x4 * (k))
+#define HWIO_IPA_GSI_TOP_GSI_PERIPH_PENDING_k_RMSK                                                       0xffffffff
+#define HWIO_IPA_GSI_TOP_GSI_PERIPH_PENDING_k_MAXk                                                                1
+#define HWIO_IPA_GSI_TOP_GSI_PERIPH_PENDING_k_ATTR                                                              0x1
+#define HWIO_IPA_GSI_TOP_GSI_PERIPH_PENDING_k_INI(k)        \
+        in_dword_masked(HWIO_IPA_GSI_TOP_GSI_PERIPH_PENDING_k_ADDR(k), HWIO_IPA_GSI_TOP_GSI_PERIPH_PENDING_k_RMSK)
+#define HWIO_IPA_GSI_TOP_GSI_PERIPH_PENDING_k_INMI(k,mask)    \
+        in_dword_masked(HWIO_IPA_GSI_TOP_GSI_PERIPH_PENDING_k_ADDR(k), mask)
+#define HWIO_IPA_GSI_TOP_GSI_PERIPH_PENDING_k_CHID_BIT_MAP_BMSK                                          0xffffffff
+#define HWIO_IPA_GSI_TOP_GSI_PERIPH_PENDING_k_CHID_BIT_MAP_SHFT                                                 0x0
+
+#define HWIO_IPA_GSI_TOP_GSI_MSI_CACHEATTR_ADDR                                                          (IPA_GSI_TOP_GSI_REG_BASE      + 0x00000080)
+#define HWIO_IPA_GSI_TOP_GSI_MSI_CACHEATTR_PHYS                                                          (IPA_GSI_TOP_GSI_REG_BASE_PHYS + 0x00000080)
+#define HWIO_IPA_GSI_TOP_GSI_MSI_CACHEATTR_OFFS                                                          (IPA_GSI_TOP_GSI_REG_BASE_OFFS + 0x00000080)
+#define HWIO_IPA_GSI_TOP_GSI_MSI_CACHEATTR_RMSK                                                                0x3f
+#define HWIO_IPA_GSI_TOP_GSI_MSI_CACHEATTR_ATTR                                                                 0x3
+#define HWIO_IPA_GSI_TOP_GSI_MSI_CACHEATTR_IN          \
+        in_dword_masked(HWIO_IPA_GSI_TOP_GSI_MSI_CACHEATTR_ADDR, HWIO_IPA_GSI_TOP_GSI_MSI_CACHEATTR_RMSK)
+#define HWIO_IPA_GSI_TOP_GSI_MSI_CACHEATTR_INM(m)      \
+        in_dword_masked(HWIO_IPA_GSI_TOP_GSI_MSI_CACHEATTR_ADDR, m)
+#define HWIO_IPA_GSI_TOP_GSI_MSI_CACHEATTR_OUT(v)      \
+        out_dword(HWIO_IPA_GSI_TOP_GSI_MSI_CACHEATTR_ADDR,v)
+#define HWIO_IPA_GSI_TOP_GSI_MSI_CACHEATTR_OUTM(m,v) \
+        out_dword_masked_ns(HWIO_IPA_GSI_TOP_GSI_MSI_CACHEATTR_ADDR,m,v,HWIO_IPA_GSI_TOP_GSI_MSI_CACHEATTR_IN)
+#define HWIO_IPA_GSI_TOP_GSI_MSI_CACHEATTR_AREQPRIORITY_BMSK                                                   0x30
+#define HWIO_IPA_GSI_TOP_GSI_MSI_CACHEATTR_AREQPRIORITY_SHFT                                                    0x4
+#define HWIO_IPA_GSI_TOP_GSI_MSI_CACHEATTR_ATRANSIENT_BMSK                                                      0x8
+#define HWIO_IPA_GSI_TOP_GSI_MSI_CACHEATTR_ATRANSIENT_SHFT                                                      0x3
+#define HWIO_IPA_GSI_TOP_GSI_MSI_CACHEATTR_ANOALLOCATE_BMSK                                                     0x4
+#define HWIO_IPA_GSI_TOP_GSI_MSI_CACHEATTR_ANOALLOCATE_SHFT                                                     0x2
+#define HWIO_IPA_GSI_TOP_GSI_MSI_CACHEATTR_AINNERSHARED_BMSK                                                    0x2
+#define HWIO_IPA_GSI_TOP_GSI_MSI_CACHEATTR_AINNERSHARED_SHFT                                                    0x1
+#define HWIO_IPA_GSI_TOP_GSI_MSI_CACHEATTR_ASHARED_BMSK                                                         0x1
+#define HWIO_IPA_GSI_TOP_GSI_MSI_CACHEATTR_ASHARED_SHFT                                                         0x0
+
+#define HWIO_IPA_GSI_TOP_GSI_EVENT_CACHEATTR_ADDR                                                        (IPA_GSI_TOP_GSI_REG_BASE      + 0x00000084)
+#define HWIO_IPA_GSI_TOP_GSI_EVENT_CACHEATTR_PHYS                                                        (IPA_GSI_TOP_GSI_REG_BASE_PHYS + 0x00000084)
+#define HWIO_IPA_GSI_TOP_GSI_EVENT_CACHEATTR_OFFS                                                        (IPA_GSI_TOP_GSI_REG_BASE_OFFS + 0x00000084)
+#define HWIO_IPA_GSI_TOP_GSI_EVENT_CACHEATTR_RMSK                                                              0x3f
+#define HWIO_IPA_GSI_TOP_GSI_EVENT_CACHEATTR_ATTR                                                               0x3
+#define HWIO_IPA_GSI_TOP_GSI_EVENT_CACHEATTR_IN          \
+        in_dword_masked(HWIO_IPA_GSI_TOP_GSI_EVENT_CACHEATTR_ADDR, HWIO_IPA_GSI_TOP_GSI_EVENT_CACHEATTR_RMSK)
+#define HWIO_IPA_GSI_TOP_GSI_EVENT_CACHEATTR_INM(m)      \
+        in_dword_masked(HWIO_IPA_GSI_TOP_GSI_EVENT_CACHEATTR_ADDR, m)
+#define HWIO_IPA_GSI_TOP_GSI_EVENT_CACHEATTR_OUT(v)      \
+        out_dword(HWIO_IPA_GSI_TOP_GSI_EVENT_CACHEATTR_ADDR,v)
+#define HWIO_IPA_GSI_TOP_GSI_EVENT_CACHEATTR_OUTM(m,v) \
+        out_dword_masked_ns(HWIO_IPA_GSI_TOP_GSI_EVENT_CACHEATTR_ADDR,m,v,HWIO_IPA_GSI_TOP_GSI_EVENT_CACHEATTR_IN)
+#define HWIO_IPA_GSI_TOP_GSI_EVENT_CACHEATTR_AREQPRIORITY_BMSK                                                 0x30
+#define HWIO_IPA_GSI_TOP_GSI_EVENT_CACHEATTR_AREQPRIORITY_SHFT                                                  0x4
+#define HWIO_IPA_GSI_TOP_GSI_EVENT_CACHEATTR_ATRANSIENT_BMSK                                                    0x8
+#define HWIO_IPA_GSI_TOP_GSI_EVENT_CACHEATTR_ATRANSIENT_SHFT                                                    0x3
+#define HWIO_IPA_GSI_TOP_GSI_EVENT_CACHEATTR_ANOALLOCATE_BMSK                                                   0x4
+#define HWIO_IPA_GSI_TOP_GSI_EVENT_CACHEATTR_ANOALLOCATE_SHFT                                                   0x2
+#define HWIO_IPA_GSI_TOP_GSI_EVENT_CACHEATTR_AINNERSHARED_BMSK                                                  0x2
+#define HWIO_IPA_GSI_TOP_GSI_EVENT_CACHEATTR_AINNERSHARED_SHFT                                                  0x1
+#define HWIO_IPA_GSI_TOP_GSI_EVENT_CACHEATTR_ASHARED_BMSK                                                       0x1
+#define HWIO_IPA_GSI_TOP_GSI_EVENT_CACHEATTR_ASHARED_SHFT                                                       0x0
+
+#define HWIO_IPA_GSI_TOP_GSI_DATA_CACHEATTR_ADDR                                                         (IPA_GSI_TOP_GSI_REG_BASE      + 0x00000088)
+#define HWIO_IPA_GSI_TOP_GSI_DATA_CACHEATTR_PHYS                                                         (IPA_GSI_TOP_GSI_REG_BASE_PHYS + 0x00000088)
+#define HWIO_IPA_GSI_TOP_GSI_DATA_CACHEATTR_OFFS                                                         (IPA_GSI_TOP_GSI_REG_BASE_OFFS + 0x00000088)
+#define HWIO_IPA_GSI_TOP_GSI_DATA_CACHEATTR_RMSK                                                               0x3f
+#define HWIO_IPA_GSI_TOP_GSI_DATA_CACHEATTR_ATTR                                                                0x3
+#define HWIO_IPA_GSI_TOP_GSI_DATA_CACHEATTR_IN          \
+        in_dword_masked(HWIO_IPA_GSI_TOP_GSI_DATA_CACHEATTR_ADDR, HWIO_IPA_GSI_TOP_GSI_DATA_CACHEATTR_RMSK)
+#define HWIO_IPA_GSI_TOP_GSI_DATA_CACHEATTR_INM(m)      \
+        in_dword_masked(HWIO_IPA_GSI_TOP_GSI_DATA_CACHEATTR_ADDR, m)
+#define HWIO_IPA_GSI_TOP_GSI_DATA_CACHEATTR_OUT(v)      \
+        out_dword(HWIO_IPA_GSI_TOP_GSI_DATA_CACHEATTR_ADDR,v)
+#define HWIO_IPA_GSI_TOP_GSI_DATA_CACHEATTR_OUTM(m,v) \
+        out_dword_masked_ns(HWIO_IPA_GSI_TOP_GSI_DATA_CACHEATTR_ADDR,m,v,HWIO_IPA_GSI_TOP_GSI_DATA_CACHEATTR_IN)
+#define HWIO_IPA_GSI_TOP_GSI_DATA_CACHEATTR_AREQPRIORITY_BMSK                                                  0x30
+#define HWIO_IPA_GSI_TOP_GSI_DATA_CACHEATTR_AREQPRIORITY_SHFT                                                   0x4
+#define HWIO_IPA_GSI_TOP_GSI_DATA_CACHEATTR_ATRANSIENT_BMSK                                                     0x8
+#define HWIO_IPA_GSI_TOP_GSI_DATA_CACHEATTR_ATRANSIENT_SHFT                                                     0x3
+#define HWIO_IPA_GSI_TOP_GSI_DATA_CACHEATTR_ANOALLOCATE_BMSK                                                    0x4
+#define HWIO_IPA_GSI_TOP_GSI_DATA_CACHEATTR_ANOALLOCATE_SHFT                                                    0x2
+#define HWIO_IPA_GSI_TOP_GSI_DATA_CACHEATTR_AINNERSHARED_BMSK                                                   0x2
+#define HWIO_IPA_GSI_TOP_GSI_DATA_CACHEATTR_AINNERSHARED_SHFT                                                   0x1
+#define HWIO_IPA_GSI_TOP_GSI_DATA_CACHEATTR_ASHARED_BMSK                                                        0x1
+#define HWIO_IPA_GSI_TOP_GSI_DATA_CACHEATTR_ASHARED_SHFT                                                        0x0
+
+#define HWIO_IPA_GSI_TOP_GSI_TRE_CACHEATTR_ADDR                                                          (IPA_GSI_TOP_GSI_REG_BASE      + 0x00000090)
+#define HWIO_IPA_GSI_TOP_GSI_TRE_CACHEATTR_PHYS                                                          (IPA_GSI_TOP_GSI_REG_BASE_PHYS + 0x00000090)
+#define HWIO_IPA_GSI_TOP_GSI_TRE_CACHEATTR_OFFS                                                          (IPA_GSI_TOP_GSI_REG_BASE_OFFS + 0x00000090)
+#define HWIO_IPA_GSI_TOP_GSI_TRE_CACHEATTR_RMSK                                                                0x3f
+#define HWIO_IPA_GSI_TOP_GSI_TRE_CACHEATTR_ATTR                                                                 0x3
+#define HWIO_IPA_GSI_TOP_GSI_TRE_CACHEATTR_IN          \
+        in_dword_masked(HWIO_IPA_GSI_TOP_GSI_TRE_CACHEATTR_ADDR, HWIO_IPA_GSI_TOP_GSI_TRE_CACHEATTR_RMSK)
+#define HWIO_IPA_GSI_TOP_GSI_TRE_CACHEATTR_INM(m)      \
+        in_dword_masked(HWIO_IPA_GSI_TOP_GSI_TRE_CACHEATTR_ADDR, m)
+#define HWIO_IPA_GSI_TOP_GSI_TRE_CACHEATTR_OUT(v)      \
+        out_dword(HWIO_IPA_GSI_TOP_GSI_TRE_CACHEATTR_ADDR,v)
+#define HWIO_IPA_GSI_TOP_GSI_TRE_CACHEATTR_OUTM(m,v) \
+        out_dword_masked_ns(HWIO_IPA_GSI_TOP_GSI_TRE_CACHEATTR_ADDR,m,v,HWIO_IPA_GSI_TOP_GSI_TRE_CACHEATTR_IN)
+#define HWIO_IPA_GSI_TOP_GSI_TRE_CACHEATTR_AREQPRIORITY_BMSK                                                   0x30
+#define HWIO_IPA_GSI_TOP_GSI_TRE_CACHEATTR_AREQPRIORITY_SHFT                                                    0x4
+#define HWIO_IPA_GSI_TOP_GSI_TRE_CACHEATTR_ATRANSIENT_BMSK                                                      0x8
+#define HWIO_IPA_GSI_TOP_GSI_TRE_CACHEATTR_ATRANSIENT_SHFT                                                      0x3
+#define HWIO_IPA_GSI_TOP_GSI_TRE_CACHEATTR_ANOALLOCATE_BMSK                                                     0x4
+#define HWIO_IPA_GSI_TOP_GSI_TRE_CACHEATTR_ANOALLOCATE_SHFT                                                     0x2
+#define HWIO_IPA_GSI_TOP_GSI_TRE_CACHEATTR_AINNERSHARED_BMSK                                                    0x2
+#define HWIO_IPA_GSI_TOP_GSI_TRE_CACHEATTR_AINNERSHARED_SHFT                                                    0x1
+#define HWIO_IPA_GSI_TOP_GSI_TRE_CACHEATTR_ASHARED_BMSK                                                         0x1
+#define HWIO_IPA_GSI_TOP_GSI_TRE_CACHEATTR_ASHARED_SHFT                                                         0x0
+
+#define HWIO_IPA_GSI_TOP_IC_INT_WEIGHT_REE_ADDR                                                          (IPA_GSI_TOP_GSI_REG_BASE      + 0x00000100)
+#define HWIO_IPA_GSI_TOP_IC_INT_WEIGHT_REE_PHYS                                                          (IPA_GSI_TOP_GSI_REG_BASE_PHYS + 0x00000100)
+#define HWIO_IPA_GSI_TOP_IC_INT_WEIGHT_REE_OFFS                                                          (IPA_GSI_TOP_GSI_REG_BASE_OFFS + 0x00000100)
+#define HWIO_IPA_GSI_TOP_IC_INT_WEIGHT_REE_RMSK                                                               0xfff
+#define HWIO_IPA_GSI_TOP_IC_INT_WEIGHT_REE_ATTR                                                                 0x3
+#define HWIO_IPA_GSI_TOP_IC_INT_WEIGHT_REE_IN          \
+        in_dword_masked(HWIO_IPA_GSI_TOP_IC_INT_WEIGHT_REE_ADDR, HWIO_IPA_GSI_TOP_IC_INT_WEIGHT_REE_RMSK)
+#define HWIO_IPA_GSI_TOP_IC_INT_WEIGHT_REE_INM(m)      \
+        in_dword_masked(HWIO_IPA_GSI_TOP_IC_INT_WEIGHT_REE_ADDR, m)
+#define HWIO_IPA_GSI_TOP_IC_INT_WEIGHT_REE_OUT(v)      \
+        out_dword(HWIO_IPA_GSI_TOP_IC_INT_WEIGHT_REE_ADDR,v)
+#define HWIO_IPA_GSI_TOP_IC_INT_WEIGHT_REE_OUTM(m,v) \
+        out_dword_masked_ns(HWIO_IPA_GSI_TOP_IC_INT_WEIGHT_REE_ADDR,m,v,HWIO_IPA_GSI_TOP_IC_INT_WEIGHT_REE_IN)
+#define HWIO_IPA_GSI_TOP_IC_INT_WEIGHT_REE_CH_EMPTY_INT_WEIGHT_BMSK                                           0xf00
+#define HWIO_IPA_GSI_TOP_IC_INT_WEIGHT_REE_CH_EMPTY_INT_WEIGHT_SHFT                                             0x8
+#define HWIO_IPA_GSI_TOP_IC_INT_WEIGHT_REE_NEW_RE_INT_WEIGHT_BMSK                                              0xf0
+#define HWIO_IPA_GSI_TOP_IC_INT_WEIGHT_REE_NEW_RE_INT_WEIGHT_SHFT                                               0x4
+#define HWIO_IPA_GSI_TOP_IC_INT_WEIGHT_REE_STOP_CH_COMP_INT_WEIGHT_BMSK                                         0xf
+#define HWIO_IPA_GSI_TOP_IC_INT_WEIGHT_REE_STOP_CH_COMP_INT_WEIGHT_SHFT                                         0x0
+
+#define HWIO_IPA_GSI_TOP_IC_INT_WEIGHT_EVT_ENG_ADDR                                                      (IPA_GSI_TOP_GSI_REG_BASE      + 0x00000104)
+#define HWIO_IPA_GSI_TOP_IC_INT_WEIGHT_EVT_ENG_PHYS                                                      (IPA_GSI_TOP_GSI_REG_BASE_PHYS + 0x00000104)
+#define HWIO_IPA_GSI_TOP_IC_INT_WEIGHT_EVT_ENG_OFFS                                                      (IPA_GSI_TOP_GSI_REG_BASE_OFFS + 0x00000104)
+#define HWIO_IPA_GSI_TOP_IC_INT_WEIGHT_EVT_ENG_RMSK                                                             0xf
+#define HWIO_IPA_GSI_TOP_IC_INT_WEIGHT_EVT_ENG_ATTR                                                             0x3
+#define HWIO_IPA_GSI_TOP_IC_INT_WEIGHT_EVT_ENG_IN          \
+        in_dword_masked(HWIO_IPA_GSI_TOP_IC_INT_WEIGHT_EVT_ENG_ADDR, HWIO_IPA_GSI_TOP_IC_INT_WEIGHT_EVT_ENG_RMSK)
+#define HWIO_IPA_GSI_TOP_IC_INT_WEIGHT_EVT_ENG_INM(m)      \
+        in_dword_masked(HWIO_IPA_GSI_TOP_IC_INT_WEIGHT_EVT_ENG_ADDR, m)
+#define HWIO_IPA_GSI_TOP_IC_INT_WEIGHT_EVT_ENG_OUT(v)      \
+        out_dword(HWIO_IPA_GSI_TOP_IC_INT_WEIGHT_EVT_ENG_ADDR,v)
+#define HWIO_IPA_GSI_TOP_IC_INT_WEIGHT_EVT_ENG_OUTM(m,v) \
+        out_dword_masked_ns(HWIO_IPA_GSI_TOP_IC_INT_WEIGHT_EVT_ENG_ADDR,m,v,HWIO_IPA_GSI_TOP_IC_INT_WEIGHT_EVT_ENG_IN)
+#define HWIO_IPA_GSI_TOP_IC_INT_WEIGHT_EVT_ENG_EVNT_ENG_INT_WEIGHT_BMSK                                         0xf
+#define HWIO_IPA_GSI_TOP_IC_INT_WEIGHT_EVT_ENG_EVNT_ENG_INT_WEIGHT_SHFT                                         0x0
+
+#define HWIO_IPA_GSI_TOP_IC_INT_WEIGHT_INT_ENG_ADDR                                                      (IPA_GSI_TOP_GSI_REG_BASE      + 0x00000108)
+#define HWIO_IPA_GSI_TOP_IC_INT_WEIGHT_INT_ENG_PHYS                                                      (IPA_GSI_TOP_GSI_REG_BASE_PHYS + 0x00000108)
+#define HWIO_IPA_GSI_TOP_IC_INT_WEIGHT_INT_ENG_OFFS                                                      (IPA_GSI_TOP_GSI_REG_BASE_OFFS + 0x00000108)
+#define HWIO_IPA_GSI_TOP_IC_INT_WEIGHT_INT_ENG_RMSK                                                             0xf
+#define HWIO_IPA_GSI_TOP_IC_INT_WEIGHT_INT_ENG_ATTR                                                             0x3
+#define HWIO_IPA_GSI_TOP_IC_INT_WEIGHT_INT_ENG_IN          \
+        in_dword_masked(HWIO_IPA_GSI_TOP_IC_INT_WEIGHT_INT_ENG_ADDR, HWIO_IPA_GSI_TOP_IC_INT_WEIGHT_INT_ENG_RMSK)
+#define HWIO_IPA_GSI_TOP_IC_INT_WEIGHT_INT_ENG_INM(m)      \
+        in_dword_masked(HWIO_IPA_GSI_TOP_IC_INT_WEIGHT_INT_ENG_ADDR, m)
+#define HWIO_IPA_GSI_TOP_IC_INT_WEIGHT_INT_ENG_OUT(v)      \
+        out_dword(HWIO_IPA_GSI_TOP_IC_INT_WEIGHT_INT_ENG_ADDR,v)
+#define HWIO_IPA_GSI_TOP_IC_INT_WEIGHT_INT_ENG_OUTM(m,v) \
+        out_dword_masked_ns(HWIO_IPA_GSI_TOP_IC_INT_WEIGHT_INT_ENG_ADDR,m,v,HWIO_IPA_GSI_TOP_IC_INT_WEIGHT_INT_ENG_IN)
+#define HWIO_IPA_GSI_TOP_IC_INT_WEIGHT_INT_ENG_INT_ENG_INT_WEIGHT_BMSK                                          0xf
+#define HWIO_IPA_GSI_TOP_IC_INT_WEIGHT_INT_ENG_INT_ENG_INT_WEIGHT_SHFT                                          0x0
+
+#define HWIO_IPA_GSI_TOP_IC_INT_WEIGHT_CSR_ADDR                                                          (IPA_GSI_TOP_GSI_REG_BASE      + 0x0000010c)
+#define HWIO_IPA_GSI_TOP_IC_INT_WEIGHT_CSR_PHYS                                                          (IPA_GSI_TOP_GSI_REG_BASE_PHYS + 0x0000010c)
+#define HWIO_IPA_GSI_TOP_IC_INT_WEIGHT_CSR_OFFS                                                          (IPA_GSI_TOP_GSI_REG_BASE_OFFS + 0x0000010c)
+#define HWIO_IPA_GSI_TOP_IC_INT_WEIGHT_CSR_RMSK                                                                0xff
+#define HWIO_IPA_GSI_TOP_IC_INT_WEIGHT_CSR_ATTR                                                                 0x3
+#define HWIO_IPA_GSI_TOP_IC_INT_WEIGHT_CSR_IN          \
+        in_dword_masked(HWIO_IPA_GSI_TOP_IC_INT_WEIGHT_CSR_ADDR, HWIO_IPA_GSI_TOP_IC_INT_WEIGHT_CSR_RMSK)
+#define HWIO_IPA_GSI_TOP_IC_INT_WEIGHT_CSR_INM(m)      \
+        in_dword_masked(HWIO_IPA_GSI_TOP_IC_INT_WEIGHT_CSR_ADDR, m)
+#define HWIO_IPA_GSI_TOP_IC_INT_WEIGHT_CSR_OUT(v)      \
+        out_dword(HWIO_IPA_GSI_TOP_IC_INT_WEIGHT_CSR_ADDR,v)
+#define HWIO_IPA_GSI_TOP_IC_INT_WEIGHT_CSR_OUTM(m,v) \
+        out_dword_masked_ns(HWIO_IPA_GSI_TOP_IC_INT_WEIGHT_CSR_ADDR,m,v,HWIO_IPA_GSI_TOP_IC_INT_WEIGHT_CSR_IN)
+#define HWIO_IPA_GSI_TOP_IC_INT_WEIGHT_CSR_EE_GENERIC_INT_WEIGHT_BMSK                                          0xf0
+#define HWIO_IPA_GSI_TOP_IC_INT_WEIGHT_CSR_EE_GENERIC_INT_WEIGHT_SHFT                                           0x4
+#define HWIO_IPA_GSI_TOP_IC_INT_WEIGHT_CSR_CH_CMD_INT_WEIGHT_BMSK                                               0xf
+#define HWIO_IPA_GSI_TOP_IC_INT_WEIGHT_CSR_CH_CMD_INT_WEIGHT_SHFT                                               0x0
+
+#define HWIO_IPA_GSI_TOP_IC_INT_WEIGHT_TLV_ENG_ADDR                                                      (IPA_GSI_TOP_GSI_REG_BASE      + 0x00000110)
+#define HWIO_IPA_GSI_TOP_IC_INT_WEIGHT_TLV_ENG_PHYS                                                      (IPA_GSI_TOP_GSI_REG_BASE_PHYS + 0x00000110)
+#define HWIO_IPA_GSI_TOP_IC_INT_WEIGHT_TLV_ENG_OFFS                                                      (IPA_GSI_TOP_GSI_REG_BASE_OFFS + 0x00000110)
+#define HWIO_IPA_GSI_TOP_IC_INT_WEIGHT_TLV_ENG_RMSK                                                          0xffff
+#define HWIO_IPA_GSI_TOP_IC_INT_WEIGHT_TLV_ENG_ATTR                                                             0x3
+#define HWIO_IPA_GSI_TOP_IC_INT_WEIGHT_TLV_ENG_IN          \
+        in_dword_masked(HWIO_IPA_GSI_TOP_IC_INT_WEIGHT_TLV_ENG_ADDR, HWIO_IPA_GSI_TOP_IC_INT_WEIGHT_TLV_ENG_RMSK)
+#define HWIO_IPA_GSI_TOP_IC_INT_WEIGHT_TLV_ENG_INM(m)      \
+        in_dword_masked(HWIO_IPA_GSI_TOP_IC_INT_WEIGHT_TLV_ENG_ADDR, m)
+#define HWIO_IPA_GSI_TOP_IC_INT_WEIGHT_TLV_ENG_OUT(v)      \
+        out_dword(HWIO_IPA_GSI_TOP_IC_INT_WEIGHT_TLV_ENG_ADDR,v)
+#define HWIO_IPA_GSI_TOP_IC_INT_WEIGHT_TLV_ENG_OUTM(m,v) \
+        out_dword_masked_ns(HWIO_IPA_GSI_TOP_IC_INT_WEIGHT_TLV_ENG_ADDR,m,v,HWIO_IPA_GSI_TOP_IC_INT_WEIGHT_TLV_ENG_IN)
+#define HWIO_IPA_GSI_TOP_IC_INT_WEIGHT_TLV_ENG_CH_NOT_FULL_INT_WEIGHT_BMSK                                   0xf000
+#define HWIO_IPA_GSI_TOP_IC_INT_WEIGHT_TLV_ENG_CH_NOT_FULL_INT_WEIGHT_SHFT                                      0xc
+#define HWIO_IPA_GSI_TOP_IC_INT_WEIGHT_TLV_ENG_TLV_2_INT_WEIGHT_BMSK                                          0xf00
+#define HWIO_IPA_GSI_TOP_IC_INT_WEIGHT_TLV_ENG_TLV_2_INT_WEIGHT_SHFT                                            0x8
+#define HWIO_IPA_GSI_TOP_IC_INT_WEIGHT_TLV_ENG_TLV_1_INT_WEIGHT_BMSK                                           0xf0
+#define HWIO_IPA_GSI_TOP_IC_INT_WEIGHT_TLV_ENG_TLV_1_INT_WEIGHT_SHFT                                            0x4
+#define HWIO_IPA_GSI_TOP_IC_INT_WEIGHT_TLV_ENG_TLV_0_INT_WEIGHT_BMSK                                            0xf
+#define HWIO_IPA_GSI_TOP_IC_INT_WEIGHT_TLV_ENG_TLV_0_INT_WEIGHT_SHFT                                            0x0
+
+#define HWIO_IPA_GSI_TOP_IC_INT_WEIGHT_TIMER_ENG_ADDR                                                    (IPA_GSI_TOP_GSI_REG_BASE      + 0x00000114)
+#define HWIO_IPA_GSI_TOP_IC_INT_WEIGHT_TIMER_ENG_PHYS                                                    (IPA_GSI_TOP_GSI_REG_BASE_PHYS + 0x00000114)
+#define HWIO_IPA_GSI_TOP_IC_INT_WEIGHT_TIMER_ENG_OFFS                                                    (IPA_GSI_TOP_GSI_REG_BASE_OFFS + 0x00000114)
+#define HWIO_IPA_GSI_TOP_IC_INT_WEIGHT_TIMER_ENG_RMSK                                                           0xf
+#define HWIO_IPA_GSI_TOP_IC_INT_WEIGHT_TIMER_ENG_ATTR                                                           0x3
+#define HWIO_IPA_GSI_TOP_IC_INT_WEIGHT_TIMER_ENG_IN          \
+        in_dword_masked(HWIO_IPA_GSI_TOP_IC_INT_WEIGHT_TIMER_ENG_ADDR, HWIO_IPA_GSI_TOP_IC_INT_WEIGHT_TIMER_ENG_RMSK)
+#define HWIO_IPA_GSI_TOP_IC_INT_WEIGHT_TIMER_ENG_INM(m)      \
+        in_dword_masked(HWIO_IPA_GSI_TOP_IC_INT_WEIGHT_TIMER_ENG_ADDR, m)
+#define HWIO_IPA_GSI_TOP_IC_INT_WEIGHT_TIMER_ENG_OUT(v)      \
+        out_dword(HWIO_IPA_GSI_TOP_IC_INT_WEIGHT_TIMER_ENG_ADDR,v)
+#define HWIO_IPA_GSI_TOP_IC_INT_WEIGHT_TIMER_ENG_OUTM(m,v) \
+        out_dword_masked_ns(HWIO_IPA_GSI_TOP_IC_INT_WEIGHT_TIMER_ENG_ADDR,m,v,HWIO_IPA_GSI_TOP_IC_INT_WEIGHT_TIMER_ENG_IN)
+#define HWIO_IPA_GSI_TOP_IC_INT_WEIGHT_TIMER_ENG_TIMER_INT_WEIGHT_BMSK                                          0xf
+#define HWIO_IPA_GSI_TOP_IC_INT_WEIGHT_TIMER_ENG_TIMER_INT_WEIGHT_SHFT                                          0x0
+
+#define HWIO_IPA_GSI_TOP_IC_INT_WEIGHT_DB_ENG_ADDR                                                       (IPA_GSI_TOP_GSI_REG_BASE      + 0x00000118)
+#define HWIO_IPA_GSI_TOP_IC_INT_WEIGHT_DB_ENG_PHYS                                                       (IPA_GSI_TOP_GSI_REG_BASE_PHYS + 0x00000118)
+#define HWIO_IPA_GSI_TOP_IC_INT_WEIGHT_DB_ENG_OFFS                                                       (IPA_GSI_TOP_GSI_REG_BASE_OFFS + 0x00000118)
+#define HWIO_IPA_GSI_TOP_IC_INT_WEIGHT_DB_ENG_RMSK                                                              0xf
+#define HWIO_IPA_GSI_TOP_IC_INT_WEIGHT_DB_ENG_ATTR                                                              0x3
+#define HWIO_IPA_GSI_TOP_IC_INT_WEIGHT_DB_ENG_IN          \
+        in_dword_masked(HWIO_IPA_GSI_TOP_IC_INT_WEIGHT_DB_ENG_ADDR, HWIO_IPA_GSI_TOP_IC_INT_WEIGHT_DB_ENG_RMSK)
+#define HWIO_IPA_GSI_TOP_IC_INT_WEIGHT_DB_ENG_INM(m)      \
+        in_dword_masked(HWIO_IPA_GSI_TOP_IC_INT_WEIGHT_DB_ENG_ADDR, m)
+#define HWIO_IPA_GSI_TOP_IC_INT_WEIGHT_DB_ENG_OUT(v)      \
+        out_dword(HWIO_IPA_GSI_TOP_IC_INT_WEIGHT_DB_ENG_ADDR,v)
+#define HWIO_IPA_GSI_TOP_IC_INT_WEIGHT_DB_ENG_OUTM(m,v) \
+        out_dword_masked_ns(HWIO_IPA_GSI_TOP_IC_INT_WEIGHT_DB_ENG_ADDR,m,v,HWIO_IPA_GSI_TOP_IC_INT_WEIGHT_DB_ENG_IN)
+#define HWIO_IPA_GSI_TOP_IC_INT_WEIGHT_DB_ENG_NEW_DB_INT_WEIGHT_BMSK                                            0xf
+#define HWIO_IPA_GSI_TOP_IC_INT_WEIGHT_DB_ENG_NEW_DB_INT_WEIGHT_SHFT                                            0x0
+
+#define HWIO_IPA_GSI_TOP_IC_INT_WEIGHT_RD_WR_ENG_ADDR                                                    (IPA_GSI_TOP_GSI_REG_BASE      + 0x0000011c)
+#define HWIO_IPA_GSI_TOP_IC_INT_WEIGHT_RD_WR_ENG_PHYS                                                    (IPA_GSI_TOP_GSI_REG_BASE_PHYS + 0x0000011c)
+#define HWIO_IPA_GSI_TOP_IC_INT_WEIGHT_RD_WR_ENG_OFFS                                                    (IPA_GSI_TOP_GSI_REG_BASE_OFFS + 0x0000011c)
+#define HWIO_IPA_GSI_TOP_IC_INT_WEIGHT_RD_WR_ENG_RMSK                                                          0xff
+#define HWIO_IPA_GSI_TOP_IC_INT_WEIGHT_RD_WR_ENG_ATTR                                                           0x3
+#define HWIO_IPA_GSI_TOP_IC_INT_WEIGHT_RD_WR_ENG_IN          \
+        in_dword_masked(HWIO_IPA_GSI_TOP_IC_INT_WEIGHT_RD_WR_ENG_ADDR, HWIO_IPA_GSI_TOP_IC_INT_WEIGHT_RD_WR_ENG_RMSK)
+#define HWIO_IPA_GSI_TOP_IC_INT_WEIGHT_RD_WR_ENG_INM(m)      \
+        in_dword_masked(HWIO_IPA_GSI_TOP_IC_INT_WEIGHT_RD_WR_ENG_ADDR, m)
+#define HWIO_IPA_GSI_TOP_IC_INT_WEIGHT_RD_WR_ENG_OUT(v)      \
+        out_dword(HWIO_IPA_GSI_TOP_IC_INT_WEIGHT_RD_WR_ENG_ADDR,v)
+#define HWIO_IPA_GSI_TOP_IC_INT_WEIGHT_RD_WR_ENG_OUTM(m,v) \
+        out_dword_masked_ns(HWIO_IPA_GSI_TOP_IC_INT_WEIGHT_RD_WR_ENG_ADDR,m,v,HWIO_IPA_GSI_TOP_IC_INT_WEIGHT_RD_WR_ENG_IN)
+#define HWIO_IPA_GSI_TOP_IC_INT_WEIGHT_RD_WR_ENG_WRITE_INT_WEIGHT_BMSK                                         0xf0
+#define HWIO_IPA_GSI_TOP_IC_INT_WEIGHT_RD_WR_ENG_WRITE_INT_WEIGHT_SHFT                                          0x4
+#define HWIO_IPA_GSI_TOP_IC_INT_WEIGHT_RD_WR_ENG_READ_INT_WEIGHT_BMSK                                           0xf
+#define HWIO_IPA_GSI_TOP_IC_INT_WEIGHT_RD_WR_ENG_READ_INT_WEIGHT_SHFT                                           0x0
+
+#define HWIO_IPA_GSI_TOP_IC_INT_WEIGHT_UCONTROLLER_ENG_ADDR                                              (IPA_GSI_TOP_GSI_REG_BASE      + 0x00000120)
+#define HWIO_IPA_GSI_TOP_IC_INT_WEIGHT_UCONTROLLER_ENG_PHYS                                              (IPA_GSI_TOP_GSI_REG_BASE_PHYS + 0x00000120)
+#define HWIO_IPA_GSI_TOP_IC_INT_WEIGHT_UCONTROLLER_ENG_OFFS                                              (IPA_GSI_TOP_GSI_REG_BASE_OFFS + 0x00000120)
+#define HWIO_IPA_GSI_TOP_IC_INT_WEIGHT_UCONTROLLER_ENG_RMSK                                                     0xf
+#define HWIO_IPA_GSI_TOP_IC_INT_WEIGHT_UCONTROLLER_ENG_ATTR                                                     0x3
+#define HWIO_IPA_GSI_TOP_IC_INT_WEIGHT_UCONTROLLER_ENG_IN          \
+        in_dword_masked(HWIO_IPA_GSI_TOP_IC_INT_WEIGHT_UCONTROLLER_ENG_ADDR, HWIO_IPA_GSI_TOP_IC_INT_WEIGHT_UCONTROLLER_ENG_RMSK)
+#define HWIO_IPA_GSI_TOP_IC_INT_WEIGHT_UCONTROLLER_ENG_INM(m)      \
+        in_dword_masked(HWIO_IPA_GSI_TOP_IC_INT_WEIGHT_UCONTROLLER_ENG_ADDR, m)
+#define HWIO_IPA_GSI_TOP_IC_INT_WEIGHT_UCONTROLLER_ENG_OUT(v)      \
+        out_dword(HWIO_IPA_GSI_TOP_IC_INT_WEIGHT_UCONTROLLER_ENG_ADDR,v)
+#define HWIO_IPA_GSI_TOP_IC_INT_WEIGHT_UCONTROLLER_ENG_OUTM(m,v) \
+        out_dword_masked_ns(HWIO_IPA_GSI_TOP_IC_INT_WEIGHT_UCONTROLLER_ENG_ADDR,m,v,HWIO_IPA_GSI_TOP_IC_INT_WEIGHT_UCONTROLLER_ENG_IN)
+#define HWIO_IPA_GSI_TOP_IC_INT_WEIGHT_UCONTROLLER_ENG_UCONTROLLER_GP_INT_WEIGHT_BMSK                           0xf
+#define HWIO_IPA_GSI_TOP_IC_INT_WEIGHT_UCONTROLLER_ENG_UCONTROLLER_GP_INT_WEIGHT_SHFT                           0x0
+
+#define HWIO_IPA_GSI_TOP_LOW_LATENCY_ARB_WEIGHT_ADDR                                                     (IPA_GSI_TOP_GSI_REG_BASE      + 0x00000128)
+#define HWIO_IPA_GSI_TOP_LOW_LATENCY_ARB_WEIGHT_PHYS                                                     (IPA_GSI_TOP_GSI_REG_BASE_PHYS + 0x00000128)
+#define HWIO_IPA_GSI_TOP_LOW_LATENCY_ARB_WEIGHT_OFFS                                                     (IPA_GSI_TOP_GSI_REG_BASE_OFFS + 0x00000128)
+#define HWIO_IPA_GSI_TOP_LOW_LATENCY_ARB_WEIGHT_RMSK                                                        0x13f3f
+#define HWIO_IPA_GSI_TOP_LOW_LATENCY_ARB_WEIGHT_ATTR                                                            0x3
+#define HWIO_IPA_GSI_TOP_LOW_LATENCY_ARB_WEIGHT_IN          \
+        in_dword_masked(HWIO_IPA_GSI_TOP_LOW_LATENCY_ARB_WEIGHT_ADDR, HWIO_IPA_GSI_TOP_LOW_LATENCY_ARB_WEIGHT_RMSK)
+#define HWIO_IPA_GSI_TOP_LOW_LATENCY_ARB_WEIGHT_INM(m)      \
+        in_dword_masked(HWIO_IPA_GSI_TOP_LOW_LATENCY_ARB_WEIGHT_ADDR, m)
+#define HWIO_IPA_GSI_TOP_LOW_LATENCY_ARB_WEIGHT_OUT(v)      \
+        out_dword(HWIO_IPA_GSI_TOP_LOW_LATENCY_ARB_WEIGHT_ADDR,v)
+#define HWIO_IPA_GSI_TOP_LOW_LATENCY_ARB_WEIGHT_OUTM(m,v) \
+        out_dword_masked_ns(HWIO_IPA_GSI_TOP_LOW_LATENCY_ARB_WEIGHT_ADDR,m,v,HWIO_IPA_GSI_TOP_LOW_LATENCY_ARB_WEIGHT_IN)
+#define HWIO_IPA_GSI_TOP_LOW_LATENCY_ARB_WEIGHT_LL_NON_LL_FIX_PRIORITY_BMSK                                 0x10000
+#define HWIO_IPA_GSI_TOP_LOW_LATENCY_ARB_WEIGHT_LL_NON_LL_FIX_PRIORITY_SHFT                                    0x10
+#define HWIO_IPA_GSI_TOP_LOW_LATENCY_ARB_WEIGHT_NON_LL_WEIGHT_BMSK                                           0x3f00
+#define HWIO_IPA_GSI_TOP_LOW_LATENCY_ARB_WEIGHT_NON_LL_WEIGHT_SHFT                                              0x8
+#define HWIO_IPA_GSI_TOP_LOW_LATENCY_ARB_WEIGHT_LL_WEIGHT_BMSK                                                 0x3f
+#define HWIO_IPA_GSI_TOP_LOW_LATENCY_ARB_WEIGHT_LL_WEIGHT_SHFT                                                  0x0
+
+#define HWIO_IPA_GSI_TOP_GSI_MANAGER_EE_QOS_n_ADDR(n)                                                    (IPA_GSI_TOP_GSI_REG_BASE      + 0x00000300 + 0x4 * (n))
+#define HWIO_IPA_GSI_TOP_GSI_MANAGER_EE_QOS_n_PHYS(n)                                                    (IPA_GSI_TOP_GSI_REG_BASE_PHYS + 0x00000300 + 0x4 * (n))
+#define HWIO_IPA_GSI_TOP_GSI_MANAGER_EE_QOS_n_OFFS(n)                                                    (IPA_GSI_TOP_GSI_REG_BASE_OFFS + 0x00000300 + 0x4 * (n))
+#define HWIO_IPA_GSI_TOP_GSI_MANAGER_EE_QOS_n_RMSK                                                         0xffff03
+#define HWIO_IPA_GSI_TOP_GSI_MANAGER_EE_QOS_n_MAXn                                                                2
+#define HWIO_IPA_GSI_TOP_GSI_MANAGER_EE_QOS_n_ATTR                                                              0x0
+#define HWIO_IPA_GSI_TOP_GSI_MANAGER_EE_QOS_n_INI(n)        \
+        in_dword_masked(HWIO_IPA_GSI_TOP_GSI_MANAGER_EE_QOS_n_ADDR(n), HWIO_IPA_GSI_TOP_GSI_MANAGER_EE_QOS_n_RMSK)
+#define HWIO_IPA_GSI_TOP_GSI_MANAGER_EE_QOS_n_INMI(n,mask)    \
+        in_dword_masked(HWIO_IPA_GSI_TOP_GSI_MANAGER_EE_QOS_n_ADDR(n), mask)
+#define HWIO_IPA_GSI_TOP_GSI_MANAGER_EE_QOS_n_OUTI(n,val)    \
+        out_dword(HWIO_IPA_GSI_TOP_GSI_MANAGER_EE_QOS_n_ADDR(n),val)
+#define HWIO_IPA_GSI_TOP_GSI_MANAGER_EE_QOS_n_OUTMI(n,mask,val) \
+        out_dword_masked_ns(HWIO_IPA_GSI_TOP_GSI_MANAGER_EE_QOS_n_ADDR(n),mask,val,HWIO_IPA_GSI_TOP_GSI_MANAGER_EE_QOS_n_INI(n))
+#define HWIO_IPA_GSI_TOP_GSI_MANAGER_EE_QOS_n_MAX_EV_ALLOC_BMSK                                            0xff0000
+#define HWIO_IPA_GSI_TOP_GSI_MANAGER_EE_QOS_n_MAX_EV_ALLOC_SHFT                                                0x10
+#define HWIO_IPA_GSI_TOP_GSI_MANAGER_EE_QOS_n_MAX_CH_ALLOC_BMSK                                              0xff00
+#define HWIO_IPA_GSI_TOP_GSI_MANAGER_EE_QOS_n_MAX_CH_ALLOC_SHFT                                                 0x8
+#define HWIO_IPA_GSI_TOP_GSI_MANAGER_EE_QOS_n_EE_PRIO_BMSK                                                      0x3
+#define HWIO_IPA_GSI_TOP_GSI_MANAGER_EE_QOS_n_EE_PRIO_SHFT                                                      0x0
+
+#define HWIO_IPA_GSI_TOP_GSI_SHRAM_PTR_CH_CNTXT_BASE_ADDR_ADDR                                           (IPA_GSI_TOP_GSI_REG_BASE      + 0x00000200)
+#define HWIO_IPA_GSI_TOP_GSI_SHRAM_PTR_CH_CNTXT_BASE_ADDR_PHYS                                           (IPA_GSI_TOP_GSI_REG_BASE_PHYS + 0x00000200)
+#define HWIO_IPA_GSI_TOP_GSI_SHRAM_PTR_CH_CNTXT_BASE_ADDR_OFFS                                           (IPA_GSI_TOP_GSI_REG_BASE_OFFS + 0x00000200)
+#define HWIO_IPA_GSI_TOP_GSI_SHRAM_PTR_CH_CNTXT_BASE_ADDR_RMSK                                               0xffff
+#define HWIO_IPA_GSI_TOP_GSI_SHRAM_PTR_CH_CNTXT_BASE_ADDR_ATTR                                                  0x3
+#define HWIO_IPA_GSI_TOP_GSI_SHRAM_PTR_CH_CNTXT_BASE_ADDR_IN          \
+        in_dword_masked(HWIO_IPA_GSI_TOP_GSI_SHRAM_PTR_CH_CNTXT_BASE_ADDR_ADDR, HWIO_IPA_GSI_TOP_GSI_SHRAM_PTR_CH_CNTXT_BASE_ADDR_RMSK)
+#define HWIO_IPA_GSI_TOP_GSI_SHRAM_PTR_CH_CNTXT_BASE_ADDR_INM(m)      \
+        in_dword_masked(HWIO_IPA_GSI_TOP_GSI_SHRAM_PTR_CH_CNTXT_BASE_ADDR_ADDR, m)
+#define HWIO_IPA_GSI_TOP_GSI_SHRAM_PTR_CH_CNTXT_BASE_ADDR_OUT(v)      \
+        out_dword(HWIO_IPA_GSI_TOP_GSI_SHRAM_PTR_CH_CNTXT_BASE_ADDR_ADDR,v)
+#define HWIO_IPA_GSI_TOP_GSI_SHRAM_PTR_CH_CNTXT_BASE_ADDR_OUTM(m,v) \
+        out_dword_masked_ns(HWIO_IPA_GSI_TOP_GSI_SHRAM_PTR_CH_CNTXT_BASE_ADDR_ADDR,m,v,HWIO_IPA_GSI_TOP_GSI_SHRAM_PTR_CH_CNTXT_BASE_ADDR_IN)
+#define HWIO_IPA_GSI_TOP_GSI_SHRAM_PTR_CH_CNTXT_BASE_ADDR_SHRAM_PTR_BMSK                                     0xffff
+#define HWIO_IPA_GSI_TOP_GSI_SHRAM_PTR_CH_CNTXT_BASE_ADDR_SHRAM_PTR_SHFT                                        0x0
+
+#define HWIO_IPA_GSI_TOP_GSI_SHRAM_PTR_EV_CNTXT_BASE_ADDR_ADDR                                           (IPA_GSI_TOP_GSI_REG_BASE      + 0x00000204)
+#define HWIO_IPA_GSI_TOP_GSI_SHRAM_PTR_EV_CNTXT_BASE_ADDR_PHYS                                           (IPA_GSI_TOP_GSI_REG_BASE_PHYS + 0x00000204)
+#define HWIO_IPA_GSI_TOP_GSI_SHRAM_PTR_EV_CNTXT_BASE_ADDR_OFFS                                           (IPA_GSI_TOP_GSI_REG_BASE_OFFS + 0x00000204)
+#define HWIO_IPA_GSI_TOP_GSI_SHRAM_PTR_EV_CNTXT_BASE_ADDR_RMSK                                               0xffff
+#define HWIO_IPA_GSI_TOP_GSI_SHRAM_PTR_EV_CNTXT_BASE_ADDR_ATTR                                                  0x3
+#define HWIO_IPA_GSI_TOP_GSI_SHRAM_PTR_EV_CNTXT_BASE_ADDR_IN          \
+        in_dword_masked(HWIO_IPA_GSI_TOP_GSI_SHRAM_PTR_EV_CNTXT_BASE_ADDR_ADDR, HWIO_IPA_GSI_TOP_GSI_SHRAM_PTR_EV_CNTXT_BASE_ADDR_RMSK)
+#define HWIO_IPA_GSI_TOP_GSI_SHRAM_PTR_EV_CNTXT_BASE_ADDR_INM(m)      \
+        in_dword_masked(HWIO_IPA_GSI_TOP_GSI_SHRAM_PTR_EV_CNTXT_BASE_ADDR_ADDR, m)
+#define HWIO_IPA_GSI_TOP_GSI_SHRAM_PTR_EV_CNTXT_BASE_ADDR_OUT(v)      \
+        out_dword(HWIO_IPA_GSI_TOP_GSI_SHRAM_PTR_EV_CNTXT_BASE_ADDR_ADDR,v)
+#define HWIO_IPA_GSI_TOP_GSI_SHRAM_PTR_EV_CNTXT_BASE_ADDR_OUTM(m,v) \
+        out_dword_masked_ns(HWIO_IPA_GSI_TOP_GSI_SHRAM_PTR_EV_CNTXT_BASE_ADDR_ADDR,m,v,HWIO_IPA_GSI_TOP_GSI_SHRAM_PTR_EV_CNTXT_BASE_ADDR_IN)
+#define HWIO_IPA_GSI_TOP_GSI_SHRAM_PTR_EV_CNTXT_BASE_ADDR_SHRAM_PTR_BMSK                                     0xffff
+#define HWIO_IPA_GSI_TOP_GSI_SHRAM_PTR_EV_CNTXT_BASE_ADDR_SHRAM_PTR_SHFT                                        0x0
+
+#define HWIO_IPA_GSI_TOP_GSI_SHRAM_PTR_RE_STORAGE_BASE_ADDR_ADDR                                         (IPA_GSI_TOP_GSI_REG_BASE      + 0x00000208)
+#define HWIO_IPA_GSI_TOP_GSI_SHRAM_PTR_RE_STORAGE_BASE_ADDR_PHYS                                         (IPA_GSI_TOP_GSI_REG_BASE_PHYS + 0x00000208)
+#define HWIO_IPA_GSI_TOP_GSI_SHRAM_PTR_RE_STORAGE_BASE_ADDR_OFFS                                         (IPA_GSI_TOP_GSI_REG_BASE_OFFS + 0x00000208)
+#define HWIO_IPA_GSI_TOP_GSI_SHRAM_PTR_RE_STORAGE_BASE_ADDR_RMSK                                             0xffff
+#define HWIO_IPA_GSI_TOP_GSI_SHRAM_PTR_RE_STORAGE_BASE_ADDR_ATTR                                                0x3
+#define HWIO_IPA_GSI_TOP_GSI_SHRAM_PTR_RE_STORAGE_BASE_ADDR_IN          \
+        in_dword_masked(HWIO_IPA_GSI_TOP_GSI_SHRAM_PTR_RE_STORAGE_BASE_ADDR_ADDR, HWIO_IPA_GSI_TOP_GSI_SHRAM_PTR_RE_STORAGE_BASE_ADDR_RMSK)
+#define HWIO_IPA_GSI_TOP_GSI_SHRAM_PTR_RE_STORAGE_BASE_ADDR_INM(m)      \
+        in_dword_masked(HWIO_IPA_GSI_TOP_GSI_SHRAM_PTR_RE_STORAGE_BASE_ADDR_ADDR, m)
+#define HWIO_IPA_GSI_TOP_GSI_SHRAM_PTR_RE_STORAGE_BASE_ADDR_OUT(v)      \
+        out_dword(HWIO_IPA_GSI_TOP_GSI_SHRAM_PTR_RE_STORAGE_BASE_ADDR_ADDR,v)
+#define HWIO_IPA_GSI_TOP_GSI_SHRAM_PTR_RE_STORAGE_BASE_ADDR_OUTM(m,v) \
+        out_dword_masked_ns(HWIO_IPA_GSI_TOP_GSI_SHRAM_PTR_RE_STORAGE_BASE_ADDR_ADDR,m,v,HWIO_IPA_GSI_TOP_GSI_SHRAM_PTR_RE_STORAGE_BASE_ADDR_IN)
+#define HWIO_IPA_GSI_TOP_GSI_SHRAM_PTR_RE_STORAGE_BASE_ADDR_SHRAM_PTR_BMSK                                   0xffff
+#define HWIO_IPA_GSI_TOP_GSI_SHRAM_PTR_RE_STORAGE_BASE_ADDR_SHRAM_PTR_SHFT                                      0x0
+
+#define HWIO_IPA_GSI_TOP_GSI_SHRAM_PTR_RE_ESC_BUF_BASE_ADDR_ADDR                                         (IPA_GSI_TOP_GSI_REG_BASE      + 0x0000020c)
+#define HWIO_IPA_GSI_TOP_GSI_SHRAM_PTR_RE_ESC_BUF_BASE_ADDR_PHYS                                         (IPA_GSI_TOP_GSI_REG_BASE_PHYS + 0x0000020c)
+#define HWIO_IPA_GSI_TOP_GSI_SHRAM_PTR_RE_ESC_BUF_BASE_ADDR_OFFS                                         (IPA_GSI_TOP_GSI_REG_BASE_OFFS + 0x0000020c)
+#define HWIO_IPA_GSI_TOP_GSI_SHRAM_PTR_RE_ESC_BUF_BASE_ADDR_RMSK                                             0xffff
+#define HWIO_IPA_GSI_TOP_GSI_SHRAM_PTR_RE_ESC_BUF_BASE_ADDR_ATTR                                                0x3
+#define HWIO_IPA_GSI_TOP_GSI_SHRAM_PTR_RE_ESC_BUF_BASE_ADDR_IN          \
+        in_dword_masked(HWIO_IPA_GSI_TOP_GSI_SHRAM_PTR_RE_ESC_BUF_BASE_ADDR_ADDR, HWIO_IPA_GSI_TOP_GSI_SHRAM_PTR_RE_ESC_BUF_BASE_ADDR_RMSK)
+#define HWIO_IPA_GSI_TOP_GSI_SHRAM_PTR_RE_ESC_BUF_BASE_ADDR_INM(m)      \
+        in_dword_masked(HWIO_IPA_GSI_TOP_GSI_SHRAM_PTR_RE_ESC_BUF_BASE_ADDR_ADDR, m)
+#define HWIO_IPA_GSI_TOP_GSI_SHRAM_PTR_RE_ESC_BUF_BASE_ADDR_OUT(v)      \
+        out_dword(HWIO_IPA_GSI_TOP_GSI_SHRAM_PTR_RE_ESC_BUF_BASE_ADDR_ADDR,v)
+#define HWIO_IPA_GSI_TOP_GSI_SHRAM_PTR_RE_ESC_BUF_BASE_ADDR_OUTM(m,v) \
+        out_dword_masked_ns(HWIO_IPA_GSI_TOP_GSI_SHRAM_PTR_RE_ESC_BUF_BASE_ADDR_ADDR,m,v,HWIO_IPA_GSI_TOP_GSI_SHRAM_PTR_RE_ESC_BUF_BASE_ADDR_IN)
+#define HWIO_IPA_GSI_TOP_GSI_SHRAM_PTR_RE_ESC_BUF_BASE_ADDR_SHRAM_PTR_BMSK                                   0xffff
+#define HWIO_IPA_GSI_TOP_GSI_SHRAM_PTR_RE_ESC_BUF_BASE_ADDR_SHRAM_PTR_SHFT                                      0x0
+
+#define HWIO_IPA_GSI_TOP_GSI_SHRAM_PTR_EE_SCRACH_BASE_ADDR_ADDR                                          (IPA_GSI_TOP_GSI_REG_BASE      + 0x00000240)
+#define HWIO_IPA_GSI_TOP_GSI_SHRAM_PTR_EE_SCRACH_BASE_ADDR_PHYS                                          (IPA_GSI_TOP_GSI_REG_BASE_PHYS + 0x00000240)
+#define HWIO_IPA_GSI_TOP_GSI_SHRAM_PTR_EE_SCRACH_BASE_ADDR_OFFS                                          (IPA_GSI_TOP_GSI_REG_BASE_OFFS + 0x00000240)
+#define HWIO_IPA_GSI_TOP_GSI_SHRAM_PTR_EE_SCRACH_BASE_ADDR_RMSK                                              0xffff
+#define HWIO_IPA_GSI_TOP_GSI_SHRAM_PTR_EE_SCRACH_BASE_ADDR_ATTR                                                 0x3
+#define HWIO_IPA_GSI_TOP_GSI_SHRAM_PTR_EE_SCRACH_BASE_ADDR_IN          \
+        in_dword_masked(HWIO_IPA_GSI_TOP_GSI_SHRAM_PTR_EE_SCRACH_BASE_ADDR_ADDR, HWIO_IPA_GSI_TOP_GSI_SHRAM_PTR_EE_SCRACH_BASE_ADDR_RMSK)
+#define HWIO_IPA_GSI_TOP_GSI_SHRAM_PTR_EE_SCRACH_BASE_ADDR_INM(m)      \
+        in_dword_masked(HWIO_IPA_GSI_TOP_GSI_SHRAM_PTR_EE_SCRACH_BASE_ADDR_ADDR, m)
+#define HWIO_IPA_GSI_TOP_GSI_SHRAM_PTR_EE_SCRACH_BASE_ADDR_OUT(v)      \
+        out_dword(HWIO_IPA_GSI_TOP_GSI_SHRAM_PTR_EE_SCRACH_BASE_ADDR_ADDR,v)
+#define HWIO_IPA_GSI_TOP_GSI_SHRAM_PTR_EE_SCRACH_BASE_ADDR_OUTM(m,v) \
+        out_dword_masked_ns(HWIO_IPA_GSI_TOP_GSI_SHRAM_PTR_EE_SCRACH_BASE_ADDR_ADDR,m,v,HWIO_IPA_GSI_TOP_GSI_SHRAM_PTR_EE_SCRACH_BASE_ADDR_IN)
+#define HWIO_IPA_GSI_TOP_GSI_SHRAM_PTR_EE_SCRACH_BASE_ADDR_SHRAM_PTR_BMSK                                    0xffff
+#define HWIO_IPA_GSI_TOP_GSI_SHRAM_PTR_EE_SCRACH_BASE_ADDR_SHRAM_PTR_SHFT                                       0x0
+
+#define HWIO_IPA_GSI_TOP_GSI_SHRAM_PTR_FUNC_STACK_BASE_ADDR_ADDR                                         (IPA_GSI_TOP_GSI_REG_BASE      + 0x00000244)
+#define HWIO_IPA_GSI_TOP_GSI_SHRAM_PTR_FUNC_STACK_BASE_ADDR_PHYS                                         (IPA_GSI_TOP_GSI_REG_BASE_PHYS + 0x00000244)
+#define HWIO_IPA_GSI_TOP_GSI_SHRAM_PTR_FUNC_STACK_BASE_ADDR_OFFS                                         (IPA_GSI_TOP_GSI_REG_BASE_OFFS + 0x00000244)
+#define HWIO_IPA_GSI_TOP_GSI_SHRAM_PTR_FUNC_STACK_BASE_ADDR_RMSK                                             0xffff
+#define HWIO_IPA_GSI_TOP_GSI_SHRAM_PTR_FUNC_STACK_BASE_ADDR_ATTR                                                0x3
+#define HWIO_IPA_GSI_TOP_GSI_SHRAM_PTR_FUNC_STACK_BASE_ADDR_IN          \
+        in_dword_masked(HWIO_IPA_GSI_TOP_GSI_SHRAM_PTR_FUNC_STACK_BASE_ADDR_ADDR, HWIO_IPA_GSI_TOP_GSI_SHRAM_PTR_FUNC_STACK_BASE_ADDR_RMSK)
+#define HWIO_IPA_GSI_TOP_GSI_SHRAM_PTR_FUNC_STACK_BASE_ADDR_INM(m)      \
+        in_dword_masked(HWIO_IPA_GSI_TOP_GSI_SHRAM_PTR_FUNC_STACK_BASE_ADDR_ADDR, m)
+#define HWIO_IPA_GSI_TOP_GSI_SHRAM_PTR_FUNC_STACK_BASE_ADDR_OUT(v)      \
+        out_dword(HWIO_IPA_GSI_TOP_GSI_SHRAM_PTR_FUNC_STACK_BASE_ADDR_ADDR,v)
+#define HWIO_IPA_GSI_TOP_GSI_SHRAM_PTR_FUNC_STACK_BASE_ADDR_OUTM(m,v) \
+        out_dword_masked_ns(HWIO_IPA_GSI_TOP_GSI_SHRAM_PTR_FUNC_STACK_BASE_ADDR_ADDR,m,v,HWIO_IPA_GSI_TOP_GSI_SHRAM_PTR_FUNC_STACK_BASE_ADDR_IN)
+#define HWIO_IPA_GSI_TOP_GSI_SHRAM_PTR_FUNC_STACK_BASE_ADDR_SHRAM_PTR_BMSK                                   0xffff
+#define HWIO_IPA_GSI_TOP_GSI_SHRAM_PTR_FUNC_STACK_BASE_ADDR_SHRAM_PTR_SHFT                                      0x0
+
+#define HWIO_IPA_GSI_TOP_GSI_SHRAM_PTR_MCS_SCRATCH_BASE_ADDR_ADDR                                        (IPA_GSI_TOP_GSI_REG_BASE      + 0x00000210)
+#define HWIO_IPA_GSI_TOP_GSI_SHRAM_PTR_MCS_SCRATCH_BASE_ADDR_PHYS                                        (IPA_GSI_TOP_GSI_REG_BASE_PHYS + 0x00000210)
+#define HWIO_IPA_GSI_TOP_GSI_SHRAM_PTR_MCS_SCRATCH_BASE_ADDR_OFFS                                        (IPA_GSI_TOP_GSI_REG_BASE_OFFS + 0x00000210)
+#define HWIO_IPA_GSI_TOP_GSI_SHRAM_PTR_MCS_SCRATCH_BASE_ADDR_RMSK                                            0xffff
+#define HWIO_IPA_GSI_TOP_GSI_SHRAM_PTR_MCS_SCRATCH_BASE_ADDR_ATTR                                               0x3
+#define HWIO_IPA_GSI_TOP_GSI_SHRAM_PTR_MCS_SCRATCH_BASE_ADDR_IN          \
+        in_dword_masked(HWIO_IPA_GSI_TOP_GSI_SHRAM_PTR_MCS_SCRATCH_BASE_ADDR_ADDR, HWIO_IPA_GSI_TOP_GSI_SHRAM_PTR_MCS_SCRATCH_BASE_ADDR_RMSK)
+#define HWIO_IPA_GSI_TOP_GSI_SHRAM_PTR_MCS_SCRATCH_BASE_ADDR_INM(m)      \
+        in_dword_masked(HWIO_IPA_GSI_TOP_GSI_SHRAM_PTR_MCS_SCRATCH_BASE_ADDR_ADDR, m)
+#define HWIO_IPA_GSI_TOP_GSI_SHRAM_PTR_MCS_SCRATCH_BASE_ADDR_OUT(v)      \
+        out_dword(HWIO_IPA_GSI_TOP_GSI_SHRAM_PTR_MCS_SCRATCH_BASE_ADDR_ADDR,v)
+#define HWIO_IPA_GSI_TOP_GSI_SHRAM_PTR_MCS_SCRATCH_BASE_ADDR_OUTM(m,v) \
+        out_dword_masked_ns(HWIO_IPA_GSI_TOP_GSI_SHRAM_PTR_MCS_SCRATCH_BASE_ADDR_ADDR,m,v,HWIO_IPA_GSI_TOP_GSI_SHRAM_PTR_MCS_SCRATCH_BASE_ADDR_IN)
+#define HWIO_IPA_GSI_TOP_GSI_SHRAM_PTR_MCS_SCRATCH_BASE_ADDR_SHRAM_PTR_BMSK                                  0xffff
+#define HWIO_IPA_GSI_TOP_GSI_SHRAM_PTR_MCS_SCRATCH_BASE_ADDR_SHRAM_PTR_SHFT                                     0x0
+
+#define HWIO_IPA_GSI_TOP_GSI_SHRAM_PTR_MCS_SCRATCH1_BASE_ADDR_ADDR                                       (IPA_GSI_TOP_GSI_REG_BASE      + 0x00000214)
+#define HWIO_IPA_GSI_TOP_GSI_SHRAM_PTR_MCS_SCRATCH1_BASE_ADDR_PHYS                                       (IPA_GSI_TOP_GSI_REG_BASE_PHYS + 0x00000214)
+#define HWIO_IPA_GSI_TOP_GSI_SHRAM_PTR_MCS_SCRATCH1_BASE_ADDR_OFFS                                       (IPA_GSI_TOP_GSI_REG_BASE_OFFS + 0x00000214)
+#define HWIO_IPA_GSI_TOP_GSI_SHRAM_PTR_MCS_SCRATCH1_BASE_ADDR_RMSK                                           0xffff
+#define HWIO_IPA_GSI_TOP_GSI_SHRAM_PTR_MCS_SCRATCH1_BASE_ADDR_ATTR                                              0x3
+#define HWIO_IPA_GSI_TOP_GSI_SHRAM_PTR_MCS_SCRATCH1_BASE_ADDR_IN          \
+        in_dword_masked(HWIO_IPA_GSI_TOP_GSI_SHRAM_PTR_MCS_SCRATCH1_BASE_ADDR_ADDR, HWIO_IPA_GSI_TOP_GSI_SHRAM_PTR_MCS_SCRATCH1_BASE_ADDR_RMSK)
+#define HWIO_IPA_GSI_TOP_GSI_SHRAM_PTR_MCS_SCRATCH1_BASE_ADDR_INM(m)      \
+        in_dword_masked(HWIO_IPA_GSI_TOP_GSI_SHRAM_PTR_MCS_SCRATCH1_BASE_ADDR_ADDR, m)
+#define HWIO_IPA_GSI_TOP_GSI_SHRAM_PTR_MCS_SCRATCH1_BASE_ADDR_OUT(v)      \
+        out_dword(HWIO_IPA_GSI_TOP_GSI_SHRAM_PTR_MCS_SCRATCH1_BASE_ADDR_ADDR,v)
+#define HWIO_IPA_GSI_TOP_GSI_SHRAM_PTR_MCS_SCRATCH1_BASE_ADDR_OUTM(m,v) \
+        out_dword_masked_ns(HWIO_IPA_GSI_TOP_GSI_SHRAM_PTR_MCS_SCRATCH1_BASE_ADDR_ADDR,m,v,HWIO_IPA_GSI_TOP_GSI_SHRAM_PTR_MCS_SCRATCH1_BASE_ADDR_IN)
+#define HWIO_IPA_GSI_TOP_GSI_SHRAM_PTR_MCS_SCRATCH1_BASE_ADDR_SHRAM_PTR_BMSK                                 0xffff
+#define HWIO_IPA_GSI_TOP_GSI_SHRAM_PTR_MCS_SCRATCH1_BASE_ADDR_SHRAM_PTR_SHFT                                    0x0
+
+#define HWIO_IPA_GSI_TOP_GSI_SHRAM_PTR_MCS_SCRATCH2_BASE_ADDR_ADDR                                       (IPA_GSI_TOP_GSI_REG_BASE      + 0x00000218)
+#define HWIO_IPA_GSI_TOP_GSI_SHRAM_PTR_MCS_SCRATCH2_BASE_ADDR_PHYS                                       (IPA_GSI_TOP_GSI_REG_BASE_PHYS + 0x00000218)
+#define HWIO_IPA_GSI_TOP_GSI_SHRAM_PTR_MCS_SCRATCH2_BASE_ADDR_OFFS                                       (IPA_GSI_TOP_GSI_REG_BASE_OFFS + 0x00000218)
+#define HWIO_IPA_GSI_TOP_GSI_SHRAM_PTR_MCS_SCRATCH2_BASE_ADDR_RMSK                                           0xffff
+#define HWIO_IPA_GSI_TOP_GSI_SHRAM_PTR_MCS_SCRATCH2_BASE_ADDR_ATTR                                              0x3
+#define HWIO_IPA_GSI_TOP_GSI_SHRAM_PTR_MCS_SCRATCH2_BASE_ADDR_IN          \
+        in_dword_masked(HWIO_IPA_GSI_TOP_GSI_SHRAM_PTR_MCS_SCRATCH2_BASE_ADDR_ADDR, HWIO_IPA_GSI_TOP_GSI_SHRAM_PTR_MCS_SCRATCH2_BASE_ADDR_RMSK)
+#define HWIO_IPA_GSI_TOP_GSI_SHRAM_PTR_MCS_SCRATCH2_BASE_ADDR_INM(m)      \
+        in_dword_masked(HWIO_IPA_GSI_TOP_GSI_SHRAM_PTR_MCS_SCRATCH2_BASE_ADDR_ADDR, m)
+#define HWIO_IPA_GSI_TOP_GSI_SHRAM_PTR_MCS_SCRATCH2_BASE_ADDR_OUT(v)      \
+        out_dword(HWIO_IPA_GSI_TOP_GSI_SHRAM_PTR_MCS_SCRATCH2_BASE_ADDR_ADDR,v)
+#define HWIO_IPA_GSI_TOP_GSI_SHRAM_PTR_MCS_SCRATCH2_BASE_ADDR_OUTM(m,v) \
+        out_dword_masked_ns(HWIO_IPA_GSI_TOP_GSI_SHRAM_PTR_MCS_SCRATCH2_BASE_ADDR_ADDR,m,v,HWIO_IPA_GSI_TOP_GSI_SHRAM_PTR_MCS_SCRATCH2_BASE_ADDR_IN)
+#define HWIO_IPA_GSI_TOP_GSI_SHRAM_PTR_MCS_SCRATCH2_BASE_ADDR_SHRAM_PTR_BMSK                                 0xffff
+#define HWIO_IPA_GSI_TOP_GSI_SHRAM_PTR_MCS_SCRATCH2_BASE_ADDR_SHRAM_PTR_SHFT                                    0x0
+
+#define HWIO_IPA_GSI_TOP_GSI_SHRAM_PTR_MCS_SCRATCH3_BASE_ADDR_ADDR                                       (IPA_GSI_TOP_GSI_REG_BASE      + 0x0000021c)
+#define HWIO_IPA_GSI_TOP_GSI_SHRAM_PTR_MCS_SCRATCH3_BASE_ADDR_PHYS                                       (IPA_GSI_TOP_GSI_REG_BASE_PHYS + 0x0000021c)
+#define HWIO_IPA_GSI_TOP_GSI_SHRAM_PTR_MCS_SCRATCH3_BASE_ADDR_OFFS                                       (IPA_GSI_TOP_GSI_REG_BASE_OFFS + 0x0000021c)
+#define HWIO_IPA_GSI_TOP_GSI_SHRAM_PTR_MCS_SCRATCH3_BASE_ADDR_RMSK                                           0xffff
+#define HWIO_IPA_GSI_TOP_GSI_SHRAM_PTR_MCS_SCRATCH3_BASE_ADDR_ATTR                                              0x3
+#define HWIO_IPA_GSI_TOP_GSI_SHRAM_PTR_MCS_SCRATCH3_BASE_ADDR_IN          \
+        in_dword_masked(HWIO_IPA_GSI_TOP_GSI_SHRAM_PTR_MCS_SCRATCH3_BASE_ADDR_ADDR, HWIO_IPA_GSI_TOP_GSI_SHRAM_PTR_MCS_SCRATCH3_BASE_ADDR_RMSK)
+#define HWIO_IPA_GSI_TOP_GSI_SHRAM_PTR_MCS_SCRATCH3_BASE_ADDR_INM(m)      \
+        in_dword_masked(HWIO_IPA_GSI_TOP_GSI_SHRAM_PTR_MCS_SCRATCH3_BASE_ADDR_ADDR, m)
+#define HWIO_IPA_GSI_TOP_GSI_SHRAM_PTR_MCS_SCRATCH3_BASE_ADDR_OUT(v)      \
+        out_dword(HWIO_IPA_GSI_TOP_GSI_SHRAM_PTR_MCS_SCRATCH3_BASE_ADDR_ADDR,v)
+#define HWIO_IPA_GSI_TOP_GSI_SHRAM_PTR_MCS_SCRATCH3_BASE_ADDR_OUTM(m,v) \
+        out_dword_masked_ns(HWIO_IPA_GSI_TOP_GSI_SHRAM_PTR_MCS_SCRATCH3_BASE_ADDR_ADDR,m,v,HWIO_IPA_GSI_TOP_GSI_SHRAM_PTR_MCS_SCRATCH3_BASE_ADDR_IN)
+#define HWIO_IPA_GSI_TOP_GSI_SHRAM_PTR_MCS_SCRATCH3_BASE_ADDR_SHRAM_PTR_BMSK                                 0xffff
+#define HWIO_IPA_GSI_TOP_GSI_SHRAM_PTR_MCS_SCRATCH3_BASE_ADDR_SHRAM_PTR_SHFT                                    0x0
+
+#define HWIO_IPA_GSI_TOP_GSI_SHRAM_PTR_CH_VP_TRANS_TABLE_BASE_ADDR_ADDR                                  (IPA_GSI_TOP_GSI_REG_BASE      + 0x00000254)
+#define HWIO_IPA_GSI_TOP_GSI_SHRAM_PTR_CH_VP_TRANS_TABLE_BASE_ADDR_PHYS                                  (IPA_GSI_TOP_GSI_REG_BASE_PHYS + 0x00000254)
+#define HWIO_IPA_GSI_TOP_GSI_SHRAM_PTR_CH_VP_TRANS_TABLE_BASE_ADDR_OFFS                                  (IPA_GSI_TOP_GSI_REG_BASE_OFFS + 0x00000254)
+#define HWIO_IPA_GSI_TOP_GSI_SHRAM_PTR_CH_VP_TRANS_TABLE_BASE_ADDR_RMSK                                      0xffff
+#define HWIO_IPA_GSI_TOP_GSI_SHRAM_PTR_CH_VP_TRANS_TABLE_BASE_ADDR_ATTR                                         0x3
+#define HWIO_IPA_GSI_TOP_GSI_SHRAM_PTR_CH_VP_TRANS_TABLE_BASE_ADDR_IN          \
+        in_dword_masked(HWIO_IPA_GSI_TOP_GSI_SHRAM_PTR_CH_VP_TRANS_TABLE_BASE_ADDR_ADDR, HWIO_IPA_GSI_TOP_GSI_SHRAM_PTR_CH_VP_TRANS_TABLE_BASE_ADDR_RMSK)
+#define HWIO_IPA_GSI_TOP_GSI_SHRAM_PTR_CH_VP_TRANS_TABLE_BASE_ADDR_INM(m)      \
+        in_dword_masked(HWIO_IPA_GSI_TOP_GSI_SHRAM_PTR_CH_VP_TRANS_TABLE_BASE_ADDR_ADDR, m)
+#define HWIO_IPA_GSI_TOP_GSI_SHRAM_PTR_CH_VP_TRANS_TABLE_BASE_ADDR_OUT(v)      \
+        out_dword(HWIO_IPA_GSI_TOP_GSI_SHRAM_PTR_CH_VP_TRANS_TABLE_BASE_ADDR_ADDR,v)
+#define HWIO_IPA_GSI_TOP_GSI_SHRAM_PTR_CH_VP_TRANS_TABLE_BASE_ADDR_OUTM(m,v) \
+        out_dword_masked_ns(HWIO_IPA_GSI_TOP_GSI_SHRAM_PTR_CH_VP_TRANS_TABLE_BASE_ADDR_ADDR,m,v,HWIO_IPA_GSI_TOP_GSI_SHRAM_PTR_CH_VP_TRANS_TABLE_BASE_ADDR_IN)
+#define HWIO_IPA_GSI_TOP_GSI_SHRAM_PTR_CH_VP_TRANS_TABLE_BASE_ADDR_SHRAM_PTR_BMSK                            0xffff
+#define HWIO_IPA_GSI_TOP_GSI_SHRAM_PTR_CH_VP_TRANS_TABLE_BASE_ADDR_SHRAM_PTR_SHFT                               0x0
+
+#define HWIO_IPA_GSI_TOP_GSI_SHRAM_PTR_EV_VP_TRANS_TABLE_BASE_ADDR_ADDR                                  (IPA_GSI_TOP_GSI_REG_BASE      + 0x00000258)
+#define HWIO_IPA_GSI_TOP_GSI_SHRAM_PTR_EV_VP_TRANS_TABLE_BASE_ADDR_PHYS                                  (IPA_GSI_TOP_GSI_REG_BASE_PHYS + 0x00000258)
+#define HWIO_IPA_GSI_TOP_GSI_SHRAM_PTR_EV_VP_TRANS_TABLE_BASE_ADDR_OFFS                                  (IPA_GSI_TOP_GSI_REG_BASE_OFFS + 0x00000258)
+#define HWIO_IPA_GSI_TOP_GSI_SHRAM_PTR_EV_VP_TRANS_TABLE_BASE_ADDR_RMSK                                      0xffff
+#define HWIO_IPA_GSI_TOP_GSI_SHRAM_PTR_EV_VP_TRANS_TABLE_BASE_ADDR_ATTR                                         0x3
+#define HWIO_IPA_GSI_TOP_GSI_SHRAM_PTR_EV_VP_TRANS_TABLE_BASE_ADDR_IN          \
+        in_dword_masked(HWIO_IPA_GSI_TOP_GSI_SHRAM_PTR_EV_VP_TRANS_TABLE_BASE_ADDR_ADDR, HWIO_IPA_GSI_TOP_GSI_SHRAM_PTR_EV_VP_TRANS_TABLE_BASE_ADDR_RMSK)
+#define HWIO_IPA_GSI_TOP_GSI_SHRAM_PTR_EV_VP_TRANS_TABLE_BASE_ADDR_INM(m)      \
+        in_dword_masked(HWIO_IPA_GSI_TOP_GSI_SHRAM_PTR_EV_VP_TRANS_TABLE_BASE_ADDR_ADDR, m)
+#define HWIO_IPA_GSI_TOP_GSI_SHRAM_PTR_EV_VP_TRANS_TABLE_BASE_ADDR_OUT(v)      \
+        out_dword(HWIO_IPA_GSI_TOP_GSI_SHRAM_PTR_EV_VP_TRANS_TABLE_BASE_ADDR_ADDR,v)
+#define HWIO_IPA_GSI_TOP_GSI_SHRAM_PTR_EV_VP_TRANS_TABLE_BASE_ADDR_OUTM(m,v) \
+        out_dword_masked_ns(HWIO_IPA_GSI_TOP_GSI_SHRAM_PTR_EV_VP_TRANS_TABLE_BASE_ADDR_ADDR,m,v,HWIO_IPA_GSI_TOP_GSI_SHRAM_PTR_EV_VP_TRANS_TABLE_BASE_ADDR_IN)
+#define HWIO_IPA_GSI_TOP_GSI_SHRAM_PTR_EV_VP_TRANS_TABLE_BASE_ADDR_SHRAM_PTR_BMSK                            0xffff
+#define HWIO_IPA_GSI_TOP_GSI_SHRAM_PTR_EV_VP_TRANS_TABLE_BASE_ADDR_SHRAM_PTR_SHFT                               0x0
+
+#define HWIO_IPA_GSI_TOP_GSI_SHRAM_PTR_USER_INFO_DATA_BASE_ADDR_ADDR                                     (IPA_GSI_TOP_GSI_REG_BASE      + 0x0000025c)
+#define HWIO_IPA_GSI_TOP_GSI_SHRAM_PTR_USER_INFO_DATA_BASE_ADDR_PHYS                                     (IPA_GSI_TOP_GSI_REG_BASE_PHYS + 0x0000025c)
+#define HWIO_IPA_GSI_TOP_GSI_SHRAM_PTR_USER_INFO_DATA_BASE_ADDR_OFFS                                     (IPA_GSI_TOP_GSI_REG_BASE_OFFS + 0x0000025c)
+#define HWIO_IPA_GSI_TOP_GSI_SHRAM_PTR_USER_INFO_DATA_BASE_ADDR_RMSK                                         0xffff
+#define HWIO_IPA_GSI_TOP_GSI_SHRAM_PTR_USER_INFO_DATA_BASE_ADDR_ATTR                                            0x3
+#define HWIO_IPA_GSI_TOP_GSI_SHRAM_PTR_USER_INFO_DATA_BASE_ADDR_IN          \
+        in_dword_masked(HWIO_IPA_GSI_TOP_GSI_SHRAM_PTR_USER_INFO_DATA_BASE_ADDR_ADDR, HWIO_IPA_GSI_TOP_GSI_SHRAM_PTR_USER_INFO_DATA_BASE_ADDR_RMSK)
+#define HWIO_IPA_GSI_TOP_GSI_SHRAM_PTR_USER_INFO_DATA_BASE_ADDR_INM(m)      \
+        in_dword_masked(HWIO_IPA_GSI_TOP_GSI_SHRAM_PTR_USER_INFO_DATA_BASE_ADDR_ADDR, m)
+#define HWIO_IPA_GSI_TOP_GSI_SHRAM_PTR_USER_INFO_DATA_BASE_ADDR_OUT(v)      \
+        out_dword(HWIO_IPA_GSI_TOP_GSI_SHRAM_PTR_USER_INFO_DATA_BASE_ADDR_ADDR,v)
+#define HWIO_IPA_GSI_TOP_GSI_SHRAM_PTR_USER_INFO_DATA_BASE_ADDR_OUTM(m,v) \
+        out_dword_masked_ns(HWIO_IPA_GSI_TOP_GSI_SHRAM_PTR_USER_INFO_DATA_BASE_ADDR_ADDR,m,v,HWIO_IPA_GSI_TOP_GSI_SHRAM_PTR_USER_INFO_DATA_BASE_ADDR_IN)
+#define HWIO_IPA_GSI_TOP_GSI_SHRAM_PTR_USER_INFO_DATA_BASE_ADDR_SHRAM_PTR_BMSK                               0xffff
+#define HWIO_IPA_GSI_TOP_GSI_SHRAM_PTR_USER_INFO_DATA_BASE_ADDR_SHRAM_PTR_SHFT                                  0x0
+
+#define HWIO_IPA_GSI_TOP_GSI_SHRAM_PTR_EE_CMD_FIFO_BASE_ADDR_ADDR                                        (IPA_GSI_TOP_GSI_REG_BASE      + 0x00000260)
+#define HWIO_IPA_GSI_TOP_GSI_SHRAM_PTR_EE_CMD_FIFO_BASE_ADDR_PHYS                                        (IPA_GSI_TOP_GSI_REG_BASE_PHYS + 0x00000260)
+#define HWIO_IPA_GSI_TOP_GSI_SHRAM_PTR_EE_CMD_FIFO_BASE_ADDR_OFFS                                        (IPA_GSI_TOP_GSI_REG_BASE_OFFS + 0x00000260)
+#define HWIO_IPA_GSI_TOP_GSI_SHRAM_PTR_EE_CMD_FIFO_BASE_ADDR_RMSK                                            0xffff
+#define HWIO_IPA_GSI_TOP_GSI_SHRAM_PTR_EE_CMD_FIFO_BASE_ADDR_ATTR                                               0x3
+#define HWIO_IPA_GSI_TOP_GSI_SHRAM_PTR_EE_CMD_FIFO_BASE_ADDR_IN          \
+        in_dword_masked(HWIO_IPA_GSI_TOP_GSI_SHRAM_PTR_EE_CMD_FIFO_BASE_ADDR_ADDR, HWIO_IPA_GSI_TOP_GSI_SHRAM_PTR_EE_CMD_FIFO_BASE_ADDR_RMSK)
+#define HWIO_IPA_GSI_TOP_GSI_SHRAM_PTR_EE_CMD_FIFO_BASE_ADDR_INM(m)      \
+        in_dword_masked(HWIO_IPA_GSI_TOP_GSI_SHRAM_PTR_EE_CMD_FIFO_BASE_ADDR_ADDR, m)
+#define HWIO_IPA_GSI_TOP_GSI_SHRAM_PTR_EE_CMD_FIFO_BASE_ADDR_OUT(v)      \
+        out_dword(HWIO_IPA_GSI_TOP_GSI_SHRAM_PTR_EE_CMD_FIFO_BASE_ADDR_ADDR,v)
+#define HWIO_IPA_GSI_TOP_GSI_SHRAM_PTR_EE_CMD_FIFO_BASE_ADDR_OUTM(m,v) \
+        out_dword_masked_ns(HWIO_IPA_GSI_TOP_GSI_SHRAM_PTR_EE_CMD_FIFO_BASE_ADDR_ADDR,m,v,HWIO_IPA_GSI_TOP_GSI_SHRAM_PTR_EE_CMD_FIFO_BASE_ADDR_IN)
+#define HWIO_IPA_GSI_TOP_GSI_SHRAM_PTR_EE_CMD_FIFO_BASE_ADDR_SHRAM_PTR_BMSK                                  0xffff
+#define HWIO_IPA_GSI_TOP_GSI_SHRAM_PTR_EE_CMD_FIFO_BASE_ADDR_SHRAM_PTR_SHFT                                     0x0
+
+#define HWIO_IPA_GSI_TOP_GSI_SHRAM_PTR_CH_CMD_FIFO_BASE_ADDR_ADDR                                        (IPA_GSI_TOP_GSI_REG_BASE      + 0x00000264)
+#define HWIO_IPA_GSI_TOP_GSI_SHRAM_PTR_CH_CMD_FIFO_BASE_ADDR_PHYS                                        (IPA_GSI_TOP_GSI_REG_BASE_PHYS + 0x00000264)
+#define HWIO_IPA_GSI_TOP_GSI_SHRAM_PTR_CH_CMD_FIFO_BASE_ADDR_OFFS                                        (IPA_GSI_TOP_GSI_REG_BASE_OFFS + 0x00000264)
+#define HWIO_IPA_GSI_TOP_GSI_SHRAM_PTR_CH_CMD_FIFO_BASE_ADDR_RMSK                                            0xffff
+#define HWIO_IPA_GSI_TOP_GSI_SHRAM_PTR_CH_CMD_FIFO_BASE_ADDR_ATTR                                               0x3
+#define HWIO_IPA_GSI_TOP_GSI_SHRAM_PTR_CH_CMD_FIFO_BASE_ADDR_IN          \
+        in_dword_masked(HWIO_IPA_GSI_TOP_GSI_SHRAM_PTR_CH_CMD_FIFO_BASE_ADDR_ADDR, HWIO_IPA_GSI_TOP_GSI_SHRAM_PTR_CH_CMD_FIFO_BASE_ADDR_RMSK)
+#define HWIO_IPA_GSI_TOP_GSI_SHRAM_PTR_CH_CMD_FIFO_BASE_ADDR_INM(m)      \
+        in_dword_masked(HWIO_IPA_GSI_TOP_GSI_SHRAM_PTR_CH_CMD_FIFO_BASE_ADDR_ADDR, m)
+#define HWIO_IPA_GSI_TOP_GSI_SHRAM_PTR_CH_CMD_FIFO_BASE_ADDR_OUT(v)      \
+        out_dword(HWIO_IPA_GSI_TOP_GSI_SHRAM_PTR_CH_CMD_FIFO_BASE_ADDR_ADDR,v)
+#define HWIO_IPA_GSI_TOP_GSI_SHRAM_PTR_CH_CMD_FIFO_BASE_ADDR_OUTM(m,v) \
+        out_dword_masked_ns(HWIO_IPA_GSI_TOP_GSI_SHRAM_PTR_CH_CMD_FIFO_BASE_ADDR_ADDR,m,v,HWIO_IPA_GSI_TOP_GSI_SHRAM_PTR_CH_CMD_FIFO_BASE_ADDR_IN)
+#define HWIO_IPA_GSI_TOP_GSI_SHRAM_PTR_CH_CMD_FIFO_BASE_ADDR_SHRAM_PTR_BMSK                                  0xffff
+#define HWIO_IPA_GSI_TOP_GSI_SHRAM_PTR_CH_CMD_FIFO_BASE_ADDR_SHRAM_PTR_SHFT                                     0x0
+
+#define HWIO_IPA_GSI_TOP_GSI_SHRAM_PTR_EVE_ED_STORAGE_BASE_ADDR_ADDR                                     (IPA_GSI_TOP_GSI_REG_BASE      + 0x00000268)
+#define HWIO_IPA_GSI_TOP_GSI_SHRAM_PTR_EVE_ED_STORAGE_BASE_ADDR_PHYS                                     (IPA_GSI_TOP_GSI_REG_BASE_PHYS + 0x00000268)
+#define HWIO_IPA_GSI_TOP_GSI_SHRAM_PTR_EVE_ED_STORAGE_BASE_ADDR_OFFS                                     (IPA_GSI_TOP_GSI_REG_BASE_OFFS + 0x00000268)
+#define HWIO_IPA_GSI_TOP_GSI_SHRAM_PTR_EVE_ED_STORAGE_BASE_ADDR_RMSK                                         0xffff
+#define HWIO_IPA_GSI_TOP_GSI_SHRAM_PTR_EVE_ED_STORAGE_BASE_ADDR_ATTR                                            0x3
+#define HWIO_IPA_GSI_TOP_GSI_SHRAM_PTR_EVE_ED_STORAGE_BASE_ADDR_IN          \
+        in_dword_masked(HWIO_IPA_GSI_TOP_GSI_SHRAM_PTR_EVE_ED_STORAGE_BASE_ADDR_ADDR, HWIO_IPA_GSI_TOP_GSI_SHRAM_PTR_EVE_ED_STORAGE_BASE_ADDR_RMSK)
+#define HWIO_IPA_GSI_TOP_GSI_SHRAM_PTR_EVE_ED_STORAGE_BASE_ADDR_INM(m)      \
+        in_dword_masked(HWIO_IPA_GSI_TOP_GSI_SHRAM_PTR_EVE_ED_STORAGE_BASE_ADDR_ADDR, m)
+#define HWIO_IPA_GSI_TOP_GSI_SHRAM_PTR_EVE_ED_STORAGE_BASE_ADDR_OUT(v)      \
+        out_dword(HWIO_IPA_GSI_TOP_GSI_SHRAM_PTR_EVE_ED_STORAGE_BASE_ADDR_ADDR,v)
+#define HWIO_IPA_GSI_TOP_GSI_SHRAM_PTR_EVE_ED_STORAGE_BASE_ADDR_OUTM(m,v) \
+        out_dword_masked_ns(HWIO_IPA_GSI_TOP_GSI_SHRAM_PTR_EVE_ED_STORAGE_BASE_ADDR_ADDR,m,v,HWIO_IPA_GSI_TOP_GSI_SHRAM_PTR_EVE_ED_STORAGE_BASE_ADDR_IN)
+#define HWIO_IPA_GSI_TOP_GSI_SHRAM_PTR_EVE_ED_STORAGE_BASE_ADDR_SHRAM_PTR_BMSK                               0xffff
+#define HWIO_IPA_GSI_TOP_GSI_SHRAM_PTR_EVE_ED_STORAGE_BASE_ADDR_SHRAM_PTR_SHFT                                  0x0
+
+#define HWIO_IPA_GSI_TOP_GSI_IRAM_PTR_CH_CMD_ADDR                                                        (IPA_GSI_TOP_GSI_REG_BASE      + 0x00000400)
+#define HWIO_IPA_GSI_TOP_GSI_IRAM_PTR_CH_CMD_PHYS                                                        (IPA_GSI_TOP_GSI_REG_BASE_PHYS + 0x00000400)
+#define HWIO_IPA_GSI_TOP_GSI_IRAM_PTR_CH_CMD_OFFS                                                        (IPA_GSI_TOP_GSI_REG_BASE_OFFS + 0x00000400)
+#define HWIO_IPA_GSI_TOP_GSI_IRAM_PTR_CH_CMD_RMSK                                                             0xfff
+#define HWIO_IPA_GSI_TOP_GSI_IRAM_PTR_CH_CMD_ATTR                                                               0x3
+#define HWIO_IPA_GSI_TOP_GSI_IRAM_PTR_CH_CMD_IN          \
+        in_dword_masked(HWIO_IPA_GSI_TOP_GSI_IRAM_PTR_CH_CMD_ADDR, HWIO_IPA_GSI_TOP_GSI_IRAM_PTR_CH_CMD_RMSK)
+#define HWIO_IPA_GSI_TOP_GSI_IRAM_PTR_CH_CMD_INM(m)      \
+        in_dword_masked(HWIO_IPA_GSI_TOP_GSI_IRAM_PTR_CH_CMD_ADDR, m)
+#define HWIO_IPA_GSI_TOP_GSI_IRAM_PTR_CH_CMD_OUT(v)      \
+        out_dword(HWIO_IPA_GSI_TOP_GSI_IRAM_PTR_CH_CMD_ADDR,v)
+#define HWIO_IPA_GSI_TOP_GSI_IRAM_PTR_CH_CMD_OUTM(m,v) \
+        out_dword_masked_ns(HWIO_IPA_GSI_TOP_GSI_IRAM_PTR_CH_CMD_ADDR,m,v,HWIO_IPA_GSI_TOP_GSI_IRAM_PTR_CH_CMD_IN)
+#define HWIO_IPA_GSI_TOP_GSI_IRAM_PTR_CH_CMD_IRAM_PTR_BMSK                                                    0xfff
+#define HWIO_IPA_GSI_TOP_GSI_IRAM_PTR_CH_CMD_IRAM_PTR_SHFT                                                      0x0
+
+#define HWIO_IPA_GSI_TOP_GSI_IRAM_PTR_EE_GENERIC_CMD_ADDR                                                (IPA_GSI_TOP_GSI_REG_BASE      + 0x00000404)
+#define HWIO_IPA_GSI_TOP_GSI_IRAM_PTR_EE_GENERIC_CMD_PHYS                                                (IPA_GSI_TOP_GSI_REG_BASE_PHYS + 0x00000404)
+#define HWIO_IPA_GSI_TOP_GSI_IRAM_PTR_EE_GENERIC_CMD_OFFS                                                (IPA_GSI_TOP_GSI_REG_BASE_OFFS + 0x00000404)
+#define HWIO_IPA_GSI_TOP_GSI_IRAM_PTR_EE_GENERIC_CMD_RMSK                                                     0xfff
+#define HWIO_IPA_GSI_TOP_GSI_IRAM_PTR_EE_GENERIC_CMD_ATTR                                                       0x3
+#define HWIO_IPA_GSI_TOP_GSI_IRAM_PTR_EE_GENERIC_CMD_IN          \
+        in_dword_masked(HWIO_IPA_GSI_TOP_GSI_IRAM_PTR_EE_GENERIC_CMD_ADDR, HWIO_IPA_GSI_TOP_GSI_IRAM_PTR_EE_GENERIC_CMD_RMSK)
+#define HWIO_IPA_GSI_TOP_GSI_IRAM_PTR_EE_GENERIC_CMD_INM(m)      \
+        in_dword_masked(HWIO_IPA_GSI_TOP_GSI_IRAM_PTR_EE_GENERIC_CMD_ADDR, m)
+#define HWIO_IPA_GSI_TOP_GSI_IRAM_PTR_EE_GENERIC_CMD_OUT(v)      \
+        out_dword(HWIO_IPA_GSI_TOP_GSI_IRAM_PTR_EE_GENERIC_CMD_ADDR,v)
+#define HWIO_IPA_GSI_TOP_GSI_IRAM_PTR_EE_GENERIC_CMD_OUTM(m,v) \
+        out_dword_masked_ns(HWIO_IPA_GSI_TOP_GSI_IRAM_PTR_EE_GENERIC_CMD_ADDR,m,v,HWIO_IPA_GSI_TOP_GSI_IRAM_PTR_EE_GENERIC_CMD_IN)
+#define HWIO_IPA_GSI_TOP_GSI_IRAM_PTR_EE_GENERIC_CMD_IRAM_PTR_BMSK                                            0xfff
+#define HWIO_IPA_GSI_TOP_GSI_IRAM_PTR_EE_GENERIC_CMD_IRAM_PTR_SHFT                                              0x0
+
+#define HWIO_IPA_GSI_TOP_GSI_IRAM_PTR_TLV_CH_NOT_FULL_ADDR                                               (IPA_GSI_TOP_GSI_REG_BASE      + 0x00000408)
+#define HWIO_IPA_GSI_TOP_GSI_IRAM_PTR_TLV_CH_NOT_FULL_PHYS                                               (IPA_GSI_TOP_GSI_REG_BASE_PHYS + 0x00000408)
+#define HWIO_IPA_GSI_TOP_GSI_IRAM_PTR_TLV_CH_NOT_FULL_OFFS                                               (IPA_GSI_TOP_GSI_REG_BASE_OFFS + 0x00000408)
+#define HWIO_IPA_GSI_TOP_GSI_IRAM_PTR_TLV_CH_NOT_FULL_RMSK                                                    0xfff
+#define HWIO_IPA_GSI_TOP_GSI_IRAM_PTR_TLV_CH_NOT_FULL_ATTR                                                      0x3
+#define HWIO_IPA_GSI_TOP_GSI_IRAM_PTR_TLV_CH_NOT_FULL_IN          \
+        in_dword_masked(HWIO_IPA_GSI_TOP_GSI_IRAM_PTR_TLV_CH_NOT_FULL_ADDR, HWIO_IPA_GSI_TOP_GSI_IRAM_PTR_TLV_CH_NOT_FULL_RMSK)
+#define HWIO_IPA_GSI_TOP_GSI_IRAM_PTR_TLV_CH_NOT_FULL_INM(m)      \
+        in_dword_masked(HWIO_IPA_GSI_TOP_GSI_IRAM_PTR_TLV_CH_NOT_FULL_ADDR, m)
+#define HWIO_IPA_GSI_TOP_GSI_IRAM_PTR_TLV_CH_NOT_FULL_OUT(v)      \
+        out_dword(HWIO_IPA_GSI_TOP_GSI_IRAM_PTR_TLV_CH_NOT_FULL_ADDR,v)
+#define HWIO_IPA_GSI_TOP_GSI_IRAM_PTR_TLV_CH_NOT_FULL_OUTM(m,v) \
+        out_dword_masked_ns(HWIO_IPA_GSI_TOP_GSI_IRAM_PTR_TLV_CH_NOT_FULL_ADDR,m,v,HWIO_IPA_GSI_TOP_GSI_IRAM_PTR_TLV_CH_NOT_FULL_IN)
+#define HWIO_IPA_GSI_TOP_GSI_IRAM_PTR_TLV_CH_NOT_FULL_IRAM_PTR_BMSK                                           0xfff
+#define HWIO_IPA_GSI_TOP_GSI_IRAM_PTR_TLV_CH_NOT_FULL_IRAM_PTR_SHFT                                             0x0
+
+#define HWIO_IPA_GSI_TOP_GSI_IRAM_PTR_MSI_DB_ADDR                                                        (IPA_GSI_TOP_GSI_REG_BASE      + 0x00000414)
+#define HWIO_IPA_GSI_TOP_GSI_IRAM_PTR_MSI_DB_PHYS                                                        (IPA_GSI_TOP_GSI_REG_BASE_PHYS + 0x00000414)
+#define HWIO_IPA_GSI_TOP_GSI_IRAM_PTR_MSI_DB_OFFS                                                        (IPA_GSI_TOP_GSI_REG_BASE_OFFS + 0x00000414)
+#define HWIO_IPA_GSI_TOP_GSI_IRAM_PTR_MSI_DB_RMSK                                                             0xfff
+#define HWIO_IPA_GSI_TOP_GSI_IRAM_PTR_MSI_DB_ATTR                                                               0x3
+#define HWIO_IPA_GSI_TOP_GSI_IRAM_PTR_MSI_DB_IN          \
+        in_dword_masked(HWIO_IPA_GSI_TOP_GSI_IRAM_PTR_MSI_DB_ADDR, HWIO_IPA_GSI_TOP_GSI_IRAM_PTR_MSI_DB_RMSK)
+#define HWIO_IPA_GSI_TOP_GSI_IRAM_PTR_MSI_DB_INM(m)      \
+        in_dword_masked(HWIO_IPA_GSI_TOP_GSI_IRAM_PTR_MSI_DB_ADDR, m)
+#define HWIO_IPA_GSI_TOP_GSI_IRAM_PTR_MSI_DB_OUT(v)      \
+        out_dword(HWIO_IPA_GSI_TOP_GSI_IRAM_PTR_MSI_DB_ADDR,v)
+#define HWIO_IPA_GSI_TOP_GSI_IRAM_PTR_MSI_DB_OUTM(m,v) \
+        out_dword_masked_ns(HWIO_IPA_GSI_TOP_GSI_IRAM_PTR_MSI_DB_ADDR,m,v,HWIO_IPA_GSI_TOP_GSI_IRAM_PTR_MSI_DB_IN)
+#define HWIO_IPA_GSI_TOP_GSI_IRAM_PTR_MSI_DB_IRAM_PTR_BMSK                                                    0xfff
+#define HWIO_IPA_GSI_TOP_GSI_IRAM_PTR_MSI_DB_IRAM_PTR_SHFT                                                      0x0
+
+#define HWIO_IPA_GSI_TOP_GSI_IRAM_PTR_CH_DB_ADDR                                                         (IPA_GSI_TOP_GSI_REG_BASE      + 0x00000418)
+#define HWIO_IPA_GSI_TOP_GSI_IRAM_PTR_CH_DB_PHYS                                                         (IPA_GSI_TOP_GSI_REG_BASE_PHYS + 0x00000418)
+#define HWIO_IPA_GSI_TOP_GSI_IRAM_PTR_CH_DB_OFFS                                                         (IPA_GSI_TOP_GSI_REG_BASE_OFFS + 0x00000418)
+#define HWIO_IPA_GSI_TOP_GSI_IRAM_PTR_CH_DB_RMSK                                                              0xfff
+#define HWIO_IPA_GSI_TOP_GSI_IRAM_PTR_CH_DB_ATTR                                                                0x3
+#define HWIO_IPA_GSI_TOP_GSI_IRAM_PTR_CH_DB_IN          \
+        in_dword_masked(HWIO_IPA_GSI_TOP_GSI_IRAM_PTR_CH_DB_ADDR, HWIO_IPA_GSI_TOP_GSI_IRAM_PTR_CH_DB_RMSK)
+#define HWIO_IPA_GSI_TOP_GSI_IRAM_PTR_CH_DB_INM(m)      \
+        in_dword_masked(HWIO_IPA_GSI_TOP_GSI_IRAM_PTR_CH_DB_ADDR, m)
+#define HWIO_IPA_GSI_TOP_GSI_IRAM_PTR_CH_DB_OUT(v)      \
+        out_dword(HWIO_IPA_GSI_TOP_GSI_IRAM_PTR_CH_DB_ADDR,v)
+#define HWIO_IPA_GSI_TOP_GSI_IRAM_PTR_CH_DB_OUTM(m,v) \
+        out_dword_masked_ns(HWIO_IPA_GSI_TOP_GSI_IRAM_PTR_CH_DB_ADDR,m,v,HWIO_IPA_GSI_TOP_GSI_IRAM_PTR_CH_DB_IN)
+#define HWIO_IPA_GSI_TOP_GSI_IRAM_PTR_CH_DB_IRAM_PTR_BMSK                                                     0xfff
+#define HWIO_IPA_GSI_TOP_GSI_IRAM_PTR_CH_DB_IRAM_PTR_SHFT                                                       0x0
+
+#define HWIO_IPA_GSI_TOP_GSI_IRAM_PTR_EV_DB_ADDR                                                         (IPA_GSI_TOP_GSI_REG_BASE      + 0x0000041c)
+#define HWIO_IPA_GSI_TOP_GSI_IRAM_PTR_EV_DB_PHYS                                                         (IPA_GSI_TOP_GSI_REG_BASE_PHYS + 0x0000041c)
+#define HWIO_IPA_GSI_TOP_GSI_IRAM_PTR_EV_DB_OFFS                                                         (IPA_GSI_TOP_GSI_REG_BASE_OFFS + 0x0000041c)
+#define HWIO_IPA_GSI_TOP_GSI_IRAM_PTR_EV_DB_RMSK                                                              0xfff
+#define HWIO_IPA_GSI_TOP_GSI_IRAM_PTR_EV_DB_ATTR                                                                0x3
+#define HWIO_IPA_GSI_TOP_GSI_IRAM_PTR_EV_DB_IN          \
+        in_dword_masked(HWIO_IPA_GSI_TOP_GSI_IRAM_PTR_EV_DB_ADDR, HWIO_IPA_GSI_TOP_GSI_IRAM_PTR_EV_DB_RMSK)
+#define HWIO_IPA_GSI_TOP_GSI_IRAM_PTR_EV_DB_INM(m)      \
+        in_dword_masked(HWIO_IPA_GSI_TOP_GSI_IRAM_PTR_EV_DB_ADDR, m)
+#define HWIO_IPA_GSI_TOP_GSI_IRAM_PTR_EV_DB_OUT(v)      \
+        out_dword(HWIO_IPA_GSI_TOP_GSI_IRAM_PTR_EV_DB_ADDR,v)
+#define HWIO_IPA_GSI_TOP_GSI_IRAM_PTR_EV_DB_OUTM(m,v) \
+        out_dword_masked_ns(HWIO_IPA_GSI_TOP_GSI_IRAM_PTR_EV_DB_ADDR,m,v,HWIO_IPA_GSI_TOP_GSI_IRAM_PTR_EV_DB_IN)
+#define HWIO_IPA_GSI_TOP_GSI_IRAM_PTR_EV_DB_IRAM_PTR_BMSK                                                     0xfff
+#define HWIO_IPA_GSI_TOP_GSI_IRAM_PTR_EV_DB_IRAM_PTR_SHFT                                                       0x0
+
+#define HWIO_IPA_GSI_TOP_GSI_IRAM_PTR_NEW_RE_ADDR                                                        (IPA_GSI_TOP_GSI_REG_BASE      + 0x00000420)
+#define HWIO_IPA_GSI_TOP_GSI_IRAM_PTR_NEW_RE_PHYS                                                        (IPA_GSI_TOP_GSI_REG_BASE_PHYS + 0x00000420)
+#define HWIO_IPA_GSI_TOP_GSI_IRAM_PTR_NEW_RE_OFFS                                                        (IPA_GSI_TOP_GSI_REG_BASE_OFFS + 0x00000420)
+#define HWIO_IPA_GSI_TOP_GSI_IRAM_PTR_NEW_RE_RMSK                                                             0xfff
+#define HWIO_IPA_GSI_TOP_GSI_IRAM_PTR_NEW_RE_ATTR                                                               0x3
+#define HWIO_IPA_GSI_TOP_GSI_IRAM_PTR_NEW_RE_IN          \
+        in_dword_masked(HWIO_IPA_GSI_TOP_GSI_IRAM_PTR_NEW_RE_ADDR, HWIO_IPA_GSI_TOP_GSI_IRAM_PTR_NEW_RE_RMSK)
+#define HWIO_IPA_GSI_TOP_GSI_IRAM_PTR_NEW_RE_INM(m)      \
+        in_dword_masked(HWIO_IPA_GSI_TOP_GSI_IRAM_PTR_NEW_RE_ADDR, m)
+#define HWIO_IPA_GSI_TOP_GSI_IRAM_PTR_NEW_RE_OUT(v)      \
+        out_dword(HWIO_IPA_GSI_TOP_GSI_IRAM_PTR_NEW_RE_ADDR,v)
+#define HWIO_IPA_GSI_TOP_GSI_IRAM_PTR_NEW_RE_OUTM(m,v) \
+        out_dword_masked_ns(HWIO_IPA_GSI_TOP_GSI_IRAM_PTR_NEW_RE_ADDR,m,v,HWIO_IPA_GSI_TOP_GSI_IRAM_PTR_NEW_RE_IN)
+#define HWIO_IPA_GSI_TOP_GSI_IRAM_PTR_NEW_RE_IRAM_PTR_BMSK                                                    0xfff
+#define HWIO_IPA_GSI_TOP_GSI_IRAM_PTR_NEW_RE_IRAM_PTR_SHFT                                                      0x0
+
+#define HWIO_IPA_GSI_TOP_GSI_IRAM_PTR_CH_DIS_COMP_ADDR                                                   (IPA_GSI_TOP_GSI_REG_BASE      + 0x00000424)
+#define HWIO_IPA_GSI_TOP_GSI_IRAM_PTR_CH_DIS_COMP_PHYS                                                   (IPA_GSI_TOP_GSI_REG_BASE_PHYS + 0x00000424)
+#define HWIO_IPA_GSI_TOP_GSI_IRAM_PTR_CH_DIS_COMP_OFFS                                                   (IPA_GSI_TOP_GSI_REG_BASE_OFFS + 0x00000424)
+#define HWIO_IPA_GSI_TOP_GSI_IRAM_PTR_CH_DIS_COMP_RMSK                                                        0xfff
+#define HWIO_IPA_GSI_TOP_GSI_IRAM_PTR_CH_DIS_COMP_ATTR                                                          0x3
+#define HWIO_IPA_GSI_TOP_GSI_IRAM_PTR_CH_DIS_COMP_IN          \
+        in_dword_masked(HWIO_IPA_GSI_TOP_GSI_IRAM_PTR_CH_DIS_COMP_ADDR, HWIO_IPA_GSI_TOP_GSI_IRAM_PTR_CH_DIS_COMP_RMSK)
+#define HWIO_IPA_GSI_TOP_GSI_IRAM_PTR_CH_DIS_COMP_INM(m)      \
+        in_dword_masked(HWIO_IPA_GSI_TOP_GSI_IRAM_PTR_CH_DIS_COMP_ADDR, m)
+#define HWIO_IPA_GSI_TOP_GSI_IRAM_PTR_CH_DIS_COMP_OUT(v)      \
+        out_dword(HWIO_IPA_GSI_TOP_GSI_IRAM_PTR_CH_DIS_COMP_ADDR,v)
+#define HWIO_IPA_GSI_TOP_GSI_IRAM_PTR_CH_DIS_COMP_OUTM(m,v) \
+        out_dword_masked_ns(HWIO_IPA_GSI_TOP_GSI_IRAM_PTR_CH_DIS_COMP_ADDR,m,v,HWIO_IPA_GSI_TOP_GSI_IRAM_PTR_CH_DIS_COMP_IN)
+#define HWIO_IPA_GSI_TOP_GSI_IRAM_PTR_CH_DIS_COMP_IRAM_PTR_BMSK                                               0xfff
+#define HWIO_IPA_GSI_TOP_GSI_IRAM_PTR_CH_DIS_COMP_IRAM_PTR_SHFT                                                 0x0
+
+#define HWIO_IPA_GSI_TOP_GSI_IRAM_PTR_CH_EMPTY_ADDR                                                      (IPA_GSI_TOP_GSI_REG_BASE      + 0x00000428)
+#define HWIO_IPA_GSI_TOP_GSI_IRAM_PTR_CH_EMPTY_PHYS                                                      (IPA_GSI_TOP_GSI_REG_BASE_PHYS + 0x00000428)
+#define HWIO_IPA_GSI_TOP_GSI_IRAM_PTR_CH_EMPTY_OFFS                                                      (IPA_GSI_TOP_GSI_REG_BASE_OFFS + 0x00000428)
+#define HWIO_IPA_GSI_TOP_GSI_IRAM_PTR_CH_EMPTY_RMSK                                                           0xfff
+#define HWIO_IPA_GSI_TOP_GSI_IRAM_PTR_CH_EMPTY_ATTR                                                             0x3
+#define HWIO_IPA_GSI_TOP_GSI_IRAM_PTR_CH_EMPTY_IN          \
+        in_dword_masked(HWIO_IPA_GSI_TOP_GSI_IRAM_PTR_CH_EMPTY_ADDR, HWIO_IPA_GSI_TOP_GSI_IRAM_PTR_CH_EMPTY_RMSK)
+#define HWIO_IPA_GSI_TOP_GSI_IRAM_PTR_CH_EMPTY_INM(m)      \
+        in_dword_masked(HWIO_IPA_GSI_TOP_GSI_IRAM_PTR_CH_EMPTY_ADDR, m)
+#define HWIO_IPA_GSI_TOP_GSI_IRAM_PTR_CH_EMPTY_OUT(v)      \
+        out_dword(HWIO_IPA_GSI_TOP_GSI_IRAM_PTR_CH_EMPTY_ADDR,v)
+#define HWIO_IPA_GSI_TOP_GSI_IRAM_PTR_CH_EMPTY_OUTM(m,v) \
+        out_dword_masked_ns(HWIO_IPA_GSI_TOP_GSI_IRAM_PTR_CH_EMPTY_ADDR,m,v,HWIO_IPA_GSI_TOP_GSI_IRAM_PTR_CH_EMPTY_IN)
+#define HWIO_IPA_GSI_TOP_GSI_IRAM_PTR_CH_EMPTY_IRAM_PTR_BMSK                                                  0xfff
+#define HWIO_IPA_GSI_TOP_GSI_IRAM_PTR_CH_EMPTY_IRAM_PTR_SHFT                                                    0x0
+
+#define HWIO_IPA_GSI_TOP_GSI_IRAM_PTR_EVENT_GEN_COMP_ADDR                                                (IPA_GSI_TOP_GSI_REG_BASE      + 0x0000042c)
+#define HWIO_IPA_GSI_TOP_GSI_IRAM_PTR_EVENT_GEN_COMP_PHYS                                                (IPA_GSI_TOP_GSI_REG_BASE_PHYS + 0x0000042c)
+#define HWIO_IPA_GSI_TOP_GSI_IRAM_PTR_EVENT_GEN_COMP_OFFS                                                (IPA_GSI_TOP_GSI_REG_BASE_OFFS + 0x0000042c)
+#define HWIO_IPA_GSI_TOP_GSI_IRAM_PTR_EVENT_GEN_COMP_RMSK                                                     0xfff
+#define HWIO_IPA_GSI_TOP_GSI_IRAM_PTR_EVENT_GEN_COMP_ATTR                                                       0x3
+#define HWIO_IPA_GSI_TOP_GSI_IRAM_PTR_EVENT_GEN_COMP_IN          \
+        in_dword_masked(HWIO_IPA_GSI_TOP_GSI_IRAM_PTR_EVENT_GEN_COMP_ADDR, HWIO_IPA_GSI_TOP_GSI_IRAM_PTR_EVENT_GEN_COMP_RMSK)
+#define HWIO_IPA_GSI_TOP_GSI_IRAM_PTR_EVENT_GEN_COMP_INM(m)      \
+        in_dword_masked(HWIO_IPA_GSI_TOP_GSI_IRAM_PTR_EVENT_GEN_COMP_ADDR, m)
+#define HWIO_IPA_GSI_TOP_GSI_IRAM_PTR_EVENT_GEN_COMP_OUT(v)      \
+        out_dword(HWIO_IPA_GSI_TOP_GSI_IRAM_PTR_EVENT_GEN_COMP_ADDR,v)
+#define HWIO_IPA_GSI_TOP_GSI_IRAM_PTR_EVENT_GEN_COMP_OUTM(m,v) \
+        out_dword_masked_ns(HWIO_IPA_GSI_TOP_GSI_IRAM_PTR_EVENT_GEN_COMP_ADDR,m,v,HWIO_IPA_GSI_TOP_GSI_IRAM_PTR_EVENT_GEN_COMP_IN)
+#define HWIO_IPA_GSI_TOP_GSI_IRAM_PTR_EVENT_GEN_COMP_IRAM_PTR_BMSK                                            0xfff
+#define HWIO_IPA_GSI_TOP_GSI_IRAM_PTR_EVENT_GEN_COMP_IRAM_PTR_SHFT                                              0x0
+
+#define HWIO_IPA_GSI_TOP_GSI_IRAM_PTR_PERIPH_IF_TLV_IN_0_ADDR                                            (IPA_GSI_TOP_GSI_REG_BASE      + 0x00000430)
+#define HWIO_IPA_GSI_TOP_GSI_IRAM_PTR_PERIPH_IF_TLV_IN_0_PHYS                                            (IPA_GSI_TOP_GSI_REG_BASE_PHYS + 0x00000430)
+#define HWIO_IPA_GSI_TOP_GSI_IRAM_PTR_PERIPH_IF_TLV_IN_0_OFFS                                            (IPA_GSI_TOP_GSI_REG_BASE_OFFS + 0x00000430)
+#define HWIO_IPA_GSI_TOP_GSI_IRAM_PTR_PERIPH_IF_TLV_IN_0_RMSK                                                 0xfff
+#define HWIO_IPA_GSI_TOP_GSI_IRAM_PTR_PERIPH_IF_TLV_IN_0_ATTR                                                   0x3
+#define HWIO_IPA_GSI_TOP_GSI_IRAM_PTR_PERIPH_IF_TLV_IN_0_IN          \
+        in_dword_masked(HWIO_IPA_GSI_TOP_GSI_IRAM_PTR_PERIPH_IF_TLV_IN_0_ADDR, HWIO_IPA_GSI_TOP_GSI_IRAM_PTR_PERIPH_IF_TLV_IN_0_RMSK)
+#define HWIO_IPA_GSI_TOP_GSI_IRAM_PTR_PERIPH_IF_TLV_IN_0_INM(m)      \
+        in_dword_masked(HWIO_IPA_GSI_TOP_GSI_IRAM_PTR_PERIPH_IF_TLV_IN_0_ADDR, m)
+#define HWIO_IPA_GSI_TOP_GSI_IRAM_PTR_PERIPH_IF_TLV_IN_0_OUT(v)      \
+        out_dword(HWIO_IPA_GSI_TOP_GSI_IRAM_PTR_PERIPH_IF_TLV_IN_0_ADDR,v)
+#define HWIO_IPA_GSI_TOP_GSI_IRAM_PTR_PERIPH_IF_TLV_IN_0_OUTM(m,v) \
+        out_dword_masked_ns(HWIO_IPA_GSI_TOP_GSI_IRAM_PTR_PERIPH_IF_TLV_IN_0_ADDR,m,v,HWIO_IPA_GSI_TOP_GSI_IRAM_PTR_PERIPH_IF_TLV_IN_0_IN)
+#define HWIO_IPA_GSI_TOP_GSI_IRAM_PTR_PERIPH_IF_TLV_IN_0_IRAM_PTR_BMSK                                        0xfff
+#define HWIO_IPA_GSI_TOP_GSI_IRAM_PTR_PERIPH_IF_TLV_IN_0_IRAM_PTR_SHFT                                          0x0
+
+#define HWIO_IPA_GSI_TOP_GSI_IRAM_PTR_PERIPH_IF_TLV_IN_2_ADDR                                            (IPA_GSI_TOP_GSI_REG_BASE      + 0x00000434)
+#define HWIO_IPA_GSI_TOP_GSI_IRAM_PTR_PERIPH_IF_TLV_IN_2_PHYS                                            (IPA_GSI_TOP_GSI_REG_BASE_PHYS + 0x00000434)
+#define HWIO_IPA_GSI_TOP_GSI_IRAM_PTR_PERIPH_IF_TLV_IN_2_OFFS                                            (IPA_GSI_TOP_GSI_REG_BASE_OFFS + 0x00000434)
+#define HWIO_IPA_GSI_TOP_GSI_IRAM_PTR_PERIPH_IF_TLV_IN_2_RMSK                                                 0xfff
+#define HWIO_IPA_GSI_TOP_GSI_IRAM_PTR_PERIPH_IF_TLV_IN_2_ATTR                                                   0x3
+#define HWIO_IPA_GSI_TOP_GSI_IRAM_PTR_PERIPH_IF_TLV_IN_2_IN          \
+        in_dword_masked(HWIO_IPA_GSI_TOP_GSI_IRAM_PTR_PERIPH_IF_TLV_IN_2_ADDR, HWIO_IPA_GSI_TOP_GSI_IRAM_PTR_PERIPH_IF_TLV_IN_2_RMSK)
+#define HWIO_IPA_GSI_TOP_GSI_IRAM_PTR_PERIPH_IF_TLV_IN_2_INM(m)      \
+        in_dword_masked(HWIO_IPA_GSI_TOP_GSI_IRAM_PTR_PERIPH_IF_TLV_IN_2_ADDR, m)
+#define HWIO_IPA_GSI_TOP_GSI_IRAM_PTR_PERIPH_IF_TLV_IN_2_OUT(v)      \
+        out_dword(HWIO_IPA_GSI_TOP_GSI_IRAM_PTR_PERIPH_IF_TLV_IN_2_ADDR,v)
+#define HWIO_IPA_GSI_TOP_GSI_IRAM_PTR_PERIPH_IF_TLV_IN_2_OUTM(m,v) \
+        out_dword_masked_ns(HWIO_IPA_GSI_TOP_GSI_IRAM_PTR_PERIPH_IF_TLV_IN_2_ADDR,m,v,HWIO_IPA_GSI_TOP_GSI_IRAM_PTR_PERIPH_IF_TLV_IN_2_IN)
+#define HWIO_IPA_GSI_TOP_GSI_IRAM_PTR_PERIPH_IF_TLV_IN_2_IRAM_PTR_BMSK                                        0xfff
+#define HWIO_IPA_GSI_TOP_GSI_IRAM_PTR_PERIPH_IF_TLV_IN_2_IRAM_PTR_SHFT                                          0x0
+
+#define HWIO_IPA_GSI_TOP_GSI_IRAM_PTR_PERIPH_IF_TLV_IN_1_ADDR                                            (IPA_GSI_TOP_GSI_REG_BASE      + 0x00000438)
+#define HWIO_IPA_GSI_TOP_GSI_IRAM_PTR_PERIPH_IF_TLV_IN_1_PHYS                                            (IPA_GSI_TOP_GSI_REG_BASE_PHYS + 0x00000438)
+#define HWIO_IPA_GSI_TOP_GSI_IRAM_PTR_PERIPH_IF_TLV_IN_1_OFFS                                            (IPA_GSI_TOP_GSI_REG_BASE_OFFS + 0x00000438)
+#define HWIO_IPA_GSI_TOP_GSI_IRAM_PTR_PERIPH_IF_TLV_IN_1_RMSK                                                 0xfff
+#define HWIO_IPA_GSI_TOP_GSI_IRAM_PTR_PERIPH_IF_TLV_IN_1_ATTR                                                   0x3
+#define HWIO_IPA_GSI_TOP_GSI_IRAM_PTR_PERIPH_IF_TLV_IN_1_IN          \
+        in_dword_masked(HWIO_IPA_GSI_TOP_GSI_IRAM_PTR_PERIPH_IF_TLV_IN_1_ADDR, HWIO_IPA_GSI_TOP_GSI_IRAM_PTR_PERIPH_IF_TLV_IN_1_RMSK)
+#define HWIO_IPA_GSI_TOP_GSI_IRAM_PTR_PERIPH_IF_TLV_IN_1_INM(m)      \
+        in_dword_masked(HWIO_IPA_GSI_TOP_GSI_IRAM_PTR_PERIPH_IF_TLV_IN_1_ADDR, m)
+#define HWIO_IPA_GSI_TOP_GSI_IRAM_PTR_PERIPH_IF_TLV_IN_1_OUT(v)      \
+        out_dword(HWIO_IPA_GSI_TOP_GSI_IRAM_PTR_PERIPH_IF_TLV_IN_1_ADDR,v)
+#define HWIO_IPA_GSI_TOP_GSI_IRAM_PTR_PERIPH_IF_TLV_IN_1_OUTM(m,v) \
+        out_dword_masked_ns(HWIO_IPA_GSI_TOP_GSI_IRAM_PTR_PERIPH_IF_TLV_IN_1_ADDR,m,v,HWIO_IPA_GSI_TOP_GSI_IRAM_PTR_PERIPH_IF_TLV_IN_1_IN)
+#define HWIO_IPA_GSI_TOP_GSI_IRAM_PTR_PERIPH_IF_TLV_IN_1_IRAM_PTR_BMSK                                        0xfff
+#define HWIO_IPA_GSI_TOP_GSI_IRAM_PTR_PERIPH_IF_TLV_IN_1_IRAM_PTR_SHFT                                          0x0
+
+#define HWIO_IPA_GSI_TOP_GSI_IRAM_PTR_TIMER_EXPIRED_ADDR                                                 (IPA_GSI_TOP_GSI_REG_BASE      + 0x0000043c)
+#define HWIO_IPA_GSI_TOP_GSI_IRAM_PTR_TIMER_EXPIRED_PHYS                                                 (IPA_GSI_TOP_GSI_REG_BASE_PHYS + 0x0000043c)
+#define HWIO_IPA_GSI_TOP_GSI_IRAM_PTR_TIMER_EXPIRED_OFFS                                                 (IPA_GSI_TOP_GSI_REG_BASE_OFFS + 0x0000043c)
+#define HWIO_IPA_GSI_TOP_GSI_IRAM_PTR_TIMER_EXPIRED_RMSK                                                      0xfff
+#define HWIO_IPA_GSI_TOP_GSI_IRAM_PTR_TIMER_EXPIRED_ATTR                                                        0x3
+#define HWIO_IPA_GSI_TOP_GSI_IRAM_PTR_TIMER_EXPIRED_IN          \
+        in_dword_masked(HWIO_IPA_GSI_TOP_GSI_IRAM_PTR_TIMER_EXPIRED_ADDR, HWIO_IPA_GSI_TOP_GSI_IRAM_PTR_TIMER_EXPIRED_RMSK)
+#define HWIO_IPA_GSI_TOP_GSI_IRAM_PTR_TIMER_EXPIRED_INM(m)      \
+        in_dword_masked(HWIO_IPA_GSI_TOP_GSI_IRAM_PTR_TIMER_EXPIRED_ADDR, m)
+#define HWIO_IPA_GSI_TOP_GSI_IRAM_PTR_TIMER_EXPIRED_OUT(v)      \
+        out_dword(HWIO_IPA_GSI_TOP_GSI_IRAM_PTR_TIMER_EXPIRED_ADDR,v)
+#define HWIO_IPA_GSI_TOP_GSI_IRAM_PTR_TIMER_EXPIRED_OUTM(m,v) \
+        out_dword_masked_ns(HWIO_IPA_GSI_TOP_GSI_IRAM_PTR_TIMER_EXPIRED_ADDR,m,v,HWIO_IPA_GSI_TOP_GSI_IRAM_PTR_TIMER_EXPIRED_IN)
+#define HWIO_IPA_GSI_TOP_GSI_IRAM_PTR_TIMER_EXPIRED_IRAM_PTR_BMSK                                             0xfff
+#define HWIO_IPA_GSI_TOP_GSI_IRAM_PTR_TIMER_EXPIRED_IRAM_PTR_SHFT                                               0x0
+
+#define HWIO_IPA_GSI_TOP_GSI_IRAM_PTR_WRITE_ENG_COMP_ADDR                                                (IPA_GSI_TOP_GSI_REG_BASE      + 0x00000440)
+#define HWIO_IPA_GSI_TOP_GSI_IRAM_PTR_WRITE_ENG_COMP_PHYS                                                (IPA_GSI_TOP_GSI_REG_BASE_PHYS + 0x00000440)
+#define HWIO_IPA_GSI_TOP_GSI_IRAM_PTR_WRITE_ENG_COMP_OFFS                                                (IPA_GSI_TOP_GSI_REG_BASE_OFFS + 0x00000440)
+#define HWIO_IPA_GSI_TOP_GSI_IRAM_PTR_WRITE_ENG_COMP_RMSK                                                     0xfff
+#define HWIO_IPA_GSI_TOP_GSI_IRAM_PTR_WRITE_ENG_COMP_ATTR                                                       0x3
+#define HWIO_IPA_GSI_TOP_GSI_IRAM_PTR_WRITE_ENG_COMP_IN          \
+        in_dword_masked(HWIO_IPA_GSI_TOP_GSI_IRAM_PTR_WRITE_ENG_COMP_ADDR, HWIO_IPA_GSI_TOP_GSI_IRAM_PTR_WRITE_ENG_COMP_RMSK)
+#define HWIO_IPA_GSI_TOP_GSI_IRAM_PTR_WRITE_ENG_COMP_INM(m)      \
+        in_dword_masked(HWIO_IPA_GSI_TOP_GSI_IRAM_PTR_WRITE_ENG_COMP_ADDR, m)
+#define HWIO_IPA_GSI_TOP_GSI_IRAM_PTR_WRITE_ENG_COMP_OUT(v)      \
+        out_dword(HWIO_IPA_GSI_TOP_GSI_IRAM_PTR_WRITE_ENG_COMP_ADDR,v)
+#define HWIO_IPA_GSI_TOP_GSI_IRAM_PTR_WRITE_ENG_COMP_OUTM(m,v) \
+        out_dword_masked_ns(HWIO_IPA_GSI_TOP_GSI_IRAM_PTR_WRITE_ENG_COMP_ADDR,m,v,HWIO_IPA_GSI_TOP_GSI_IRAM_PTR_WRITE_ENG_COMP_IN)
+#define HWIO_IPA_GSI_TOP_GSI_IRAM_PTR_WRITE_ENG_COMP_IRAM_PTR_BMSK                                            0xfff
+#define HWIO_IPA_GSI_TOP_GSI_IRAM_PTR_WRITE_ENG_COMP_IRAM_PTR_SHFT                                              0x0
+
+#define HWIO_IPA_GSI_TOP_GSI_IRAM_PTR_READ_ENG_COMP_ADDR                                                 (IPA_GSI_TOP_GSI_REG_BASE      + 0x00000444)
+#define HWIO_IPA_GSI_TOP_GSI_IRAM_PTR_READ_ENG_COMP_PHYS                                                 (IPA_GSI_TOP_GSI_REG_BASE_PHYS + 0x00000444)
+#define HWIO_IPA_GSI_TOP_GSI_IRAM_PTR_READ_ENG_COMP_OFFS                                                 (IPA_GSI_TOP_GSI_REG_BASE_OFFS + 0x00000444)
+#define HWIO_IPA_GSI_TOP_GSI_IRAM_PTR_READ_ENG_COMP_RMSK                                                      0xfff
+#define HWIO_IPA_GSI_TOP_GSI_IRAM_PTR_READ_ENG_COMP_ATTR                                                        0x3
+#define HWIO_IPA_GSI_TOP_GSI_IRAM_PTR_READ_ENG_COMP_IN          \
+        in_dword_masked(HWIO_IPA_GSI_TOP_GSI_IRAM_PTR_READ_ENG_COMP_ADDR, HWIO_IPA_GSI_TOP_GSI_IRAM_PTR_READ_ENG_COMP_RMSK)
+#define HWIO_IPA_GSI_TOP_GSI_IRAM_PTR_READ_ENG_COMP_INM(m)      \
+        in_dword_masked(HWIO_IPA_GSI_TOP_GSI_IRAM_PTR_READ_ENG_COMP_ADDR, m)
+#define HWIO_IPA_GSI_TOP_GSI_IRAM_PTR_READ_ENG_COMP_OUT(v)      \
+        out_dword(HWIO_IPA_GSI_TOP_GSI_IRAM_PTR_READ_ENG_COMP_ADDR,v)
+#define HWIO_IPA_GSI_TOP_GSI_IRAM_PTR_READ_ENG_COMP_OUTM(m,v) \
+        out_dword_masked_ns(HWIO_IPA_GSI_TOP_GSI_IRAM_PTR_READ_ENG_COMP_ADDR,m,v,HWIO_IPA_GSI_TOP_GSI_IRAM_PTR_READ_ENG_COMP_IN)
+#define HWIO_IPA_GSI_TOP_GSI_IRAM_PTR_READ_ENG_COMP_IRAM_PTR_BMSK                                             0xfff
+#define HWIO_IPA_GSI_TOP_GSI_IRAM_PTR_READ_ENG_COMP_IRAM_PTR_SHFT                                               0x0
+
+#define HWIO_IPA_GSI_TOP_GSI_IRAM_PTR_UC_GP_INT_ADDR                                                     (IPA_GSI_TOP_GSI_REG_BASE      + 0x00000448)
+#define HWIO_IPA_GSI_TOP_GSI_IRAM_PTR_UC_GP_INT_PHYS                                                     (IPA_GSI_TOP_GSI_REG_BASE_PHYS + 0x00000448)
+#define HWIO_IPA_GSI_TOP_GSI_IRAM_PTR_UC_GP_INT_OFFS                                                     (IPA_GSI_TOP_GSI_REG_BASE_OFFS + 0x00000448)
+#define HWIO_IPA_GSI_TOP_GSI_IRAM_PTR_UC_GP_INT_RMSK                                                          0xfff
+#define HWIO_IPA_GSI_TOP_GSI_IRAM_PTR_UC_GP_INT_ATTR                                                            0x3
+#define HWIO_IPA_GSI_TOP_GSI_IRAM_PTR_UC_GP_INT_IN          \
+        in_dword_masked(HWIO_IPA_GSI_TOP_GSI_IRAM_PTR_UC_GP_INT_ADDR, HWIO_IPA_GSI_TOP_GSI_IRAM_PTR_UC_GP_INT_RMSK)
+#define HWIO_IPA_GSI_TOP_GSI_IRAM_PTR_UC_GP_INT_INM(m)      \
+        in_dword_masked(HWIO_IPA_GSI_TOP_GSI_IRAM_PTR_UC_GP_INT_ADDR, m)
+#define HWIO_IPA_GSI_TOP_GSI_IRAM_PTR_UC_GP_INT_OUT(v)      \
+        out_dword(HWIO_IPA_GSI_TOP_GSI_IRAM_PTR_UC_GP_INT_ADDR,v)
+#define HWIO_IPA_GSI_TOP_GSI_IRAM_PTR_UC_GP_INT_OUTM(m,v) \
+        out_dword_masked_ns(HWIO_IPA_GSI_TOP_GSI_IRAM_PTR_UC_GP_INT_ADDR,m,v,HWIO_IPA_GSI_TOP_GSI_IRAM_PTR_UC_GP_INT_IN)
+#define HWIO_IPA_GSI_TOP_GSI_IRAM_PTR_UC_GP_INT_IRAM_PTR_BMSK                                                 0xfff
+#define HWIO_IPA_GSI_TOP_GSI_IRAM_PTR_UC_GP_INT_IRAM_PTR_SHFT                                                   0x0
+
+#define HWIO_IPA_GSI_TOP_GSI_IRAM_PTR_INT_MOD_STOPED_ADDR                                                (IPA_GSI_TOP_GSI_REG_BASE      + 0x0000044c)
+#define HWIO_IPA_GSI_TOP_GSI_IRAM_PTR_INT_MOD_STOPED_PHYS                                                (IPA_GSI_TOP_GSI_REG_BASE_PHYS + 0x0000044c)
+#define HWIO_IPA_GSI_TOP_GSI_IRAM_PTR_INT_MOD_STOPED_OFFS                                                (IPA_GSI_TOP_GSI_REG_BASE_OFFS + 0x0000044c)
+#define HWIO_IPA_GSI_TOP_GSI_IRAM_PTR_INT_MOD_STOPED_RMSK                                                     0xfff
+#define HWIO_IPA_GSI_TOP_GSI_IRAM_PTR_INT_MOD_STOPED_ATTR                                                       0x3
+#define HWIO_IPA_GSI_TOP_GSI_IRAM_PTR_INT_MOD_STOPED_IN          \
+        in_dword_masked(HWIO_IPA_GSI_TOP_GSI_IRAM_PTR_INT_MOD_STOPED_ADDR, HWIO_IPA_GSI_TOP_GSI_IRAM_PTR_INT_MOD_STOPED_RMSK)
+#define HWIO_IPA_GSI_TOP_GSI_IRAM_PTR_INT_MOD_STOPED_INM(m)      \
+        in_dword_masked(HWIO_IPA_GSI_TOP_GSI_IRAM_PTR_INT_MOD_STOPED_ADDR, m)
+#define HWIO_IPA_GSI_TOP_GSI_IRAM_PTR_INT_MOD_STOPED_OUT(v)      \
+        out_dword(HWIO_IPA_GSI_TOP_GSI_IRAM_PTR_INT_MOD_STOPED_ADDR,v)
+#define HWIO_IPA_GSI_TOP_GSI_IRAM_PTR_INT_MOD_STOPED_OUTM(m,v) \
+        out_dword_masked_ns(HWIO_IPA_GSI_TOP_GSI_IRAM_PTR_INT_MOD_STOPED_ADDR,m,v,HWIO_IPA_GSI_TOP_GSI_IRAM_PTR_INT_MOD_STOPED_IN)
+#define HWIO_IPA_GSI_TOP_GSI_IRAM_PTR_INT_MOD_STOPED_IRAM_PTR_BMSK                                            0xfff
+#define HWIO_IPA_GSI_TOP_GSI_IRAM_PTR_INT_MOD_STOPED_IRAM_PTR_SHFT                                              0x0
+
+#define HWIO_IPA_GSI_TOP_GSI_IRAM_PTR_INT_NOTIFY_MCS_ADDR                                                (IPA_GSI_TOP_GSI_REG_BASE      + 0x00000470)
+#define HWIO_IPA_GSI_TOP_GSI_IRAM_PTR_INT_NOTIFY_MCS_PHYS                                                (IPA_GSI_TOP_GSI_REG_BASE_PHYS + 0x00000470)
+#define HWIO_IPA_GSI_TOP_GSI_IRAM_PTR_INT_NOTIFY_MCS_OFFS                                                (IPA_GSI_TOP_GSI_REG_BASE_OFFS + 0x00000470)
+#define HWIO_IPA_GSI_TOP_GSI_IRAM_PTR_INT_NOTIFY_MCS_RMSK                                                     0xfff
+#define HWIO_IPA_GSI_TOP_GSI_IRAM_PTR_INT_NOTIFY_MCS_ATTR                                                       0x3
+#define HWIO_IPA_GSI_TOP_GSI_IRAM_PTR_INT_NOTIFY_MCS_IN          \
+        in_dword_masked(HWIO_IPA_GSI_TOP_GSI_IRAM_PTR_INT_NOTIFY_MCS_ADDR, HWIO_IPA_GSI_TOP_GSI_IRAM_PTR_INT_NOTIFY_MCS_RMSK)
+#define HWIO_IPA_GSI_TOP_GSI_IRAM_PTR_INT_NOTIFY_MCS_INM(m)      \
+        in_dword_masked(HWIO_IPA_GSI_TOP_GSI_IRAM_PTR_INT_NOTIFY_MCS_ADDR, m)
+#define HWIO_IPA_GSI_TOP_GSI_IRAM_PTR_INT_NOTIFY_MCS_OUT(v)      \
+        out_dword(HWIO_IPA_GSI_TOP_GSI_IRAM_PTR_INT_NOTIFY_MCS_ADDR,v)
+#define HWIO_IPA_GSI_TOP_GSI_IRAM_PTR_INT_NOTIFY_MCS_OUTM(m,v) \
+        out_dword_masked_ns(HWIO_IPA_GSI_TOP_GSI_IRAM_PTR_INT_NOTIFY_MCS_ADDR,m,v,HWIO_IPA_GSI_TOP_GSI_IRAM_PTR_INT_NOTIFY_MCS_IN)
+#define HWIO_IPA_GSI_TOP_GSI_IRAM_PTR_INT_NOTIFY_MCS_IRAM_PTR_BMSK                                            0xfff
+#define HWIO_IPA_GSI_TOP_GSI_IRAM_PTR_INT_NOTIFY_MCS_IRAM_PTR_SHFT                                              0x0
+
+#define HWIO_IPA_GSI_TOP_GSI_INST_RAM_n_ADDR(n)                                                          (IPA_GSI_TOP_GSI_REG_BASE      + 0x000a4000 + 0x4 * (n))
+#define HWIO_IPA_GSI_TOP_GSI_INST_RAM_n_PHYS(n)                                                          (IPA_GSI_TOP_GSI_REG_BASE_PHYS + 0x000a4000 + 0x4 * (n))
+#define HWIO_IPA_GSI_TOP_GSI_INST_RAM_n_OFFS(n)                                                          (IPA_GSI_TOP_GSI_REG_BASE_OFFS + 0x000a4000 + 0x4 * (n))
+#define HWIO_IPA_GSI_TOP_GSI_INST_RAM_n_RMSK                                                             0xffffffff
+#define HWIO_IPA_GSI_TOP_GSI_INST_RAM_n_MAXn                                                                   8255
+#define HWIO_IPA_GSI_TOP_GSI_INST_RAM_n_ATTR                                                                    0x3
+#define HWIO_IPA_GSI_TOP_GSI_INST_RAM_n_INI(n)        \
+        in_dword_masked(HWIO_IPA_GSI_TOP_GSI_INST_RAM_n_ADDR(n), HWIO_IPA_GSI_TOP_GSI_INST_RAM_n_RMSK, HWIO_IPA_GSI_TOP_GSI_INST_RAM_n_ATTR)
+#define HWIO_IPA_GSI_TOP_GSI_INST_RAM_n_INMI(n,mask)    \
+        in_dword_masked(HWIO_IPA_GSI_TOP_GSI_INST_RAM_n_ADDR(n), mask, HWIO_IPA_GSI_TOP_GSI_INST_RAM_n_ATTR)
+#define HWIO_IPA_GSI_TOP_GSI_INST_RAM_n_OUTI(n,val)    \
+        out_dword(HWIO_IPA_GSI_TOP_GSI_INST_RAM_n_ADDR(n),val)
+#define HWIO_IPA_GSI_TOP_GSI_INST_RAM_n_OUTMI(n,mask,val) \
+        out_dword_masked_ns(HWIO_IPA_GSI_TOP_GSI_INST_RAM_n_ADDR(n),mask,val,HWIO_IPA_GSI_TOP_GSI_INST_RAM_n_INI(n))
+#define HWIO_IPA_GSI_TOP_GSI_INST_RAM_n_INST_BYTE_3_BMSK                                                 0xff000000
+#define HWIO_IPA_GSI_TOP_GSI_INST_RAM_n_INST_BYTE_3_SHFT                                                       0x18
+#define HWIO_IPA_GSI_TOP_GSI_INST_RAM_n_INST_BYTE_2_BMSK                                                   0xff0000
+#define HWIO_IPA_GSI_TOP_GSI_INST_RAM_n_INST_BYTE_2_SHFT                                                       0x10
+#define HWIO_IPA_GSI_TOP_GSI_INST_RAM_n_INST_BYTE_1_BMSK                                                     0xff00
+#define HWIO_IPA_GSI_TOP_GSI_INST_RAM_n_INST_BYTE_1_SHFT                                                        0x8
+#define HWIO_IPA_GSI_TOP_GSI_INST_RAM_n_INST_BYTE_0_BMSK                                                       0xff
+#define HWIO_IPA_GSI_TOP_GSI_INST_RAM_n_INST_BYTE_0_SHFT                                                        0x0
+
+#define HWIO_IPA_GSI_TOP_GSI_SHRAM_n_ADDR(n)                                                             (IPA_GSI_TOP_GSI_REG_BASE      + 0x00002000 + 0x4 * (n))
+#define HWIO_IPA_GSI_TOP_GSI_SHRAM_n_PHYS(n)                                                             (IPA_GSI_TOP_GSI_REG_BASE_PHYS + 0x00002000 + 0x4 * (n))
+#define HWIO_IPA_GSI_TOP_GSI_SHRAM_n_OFFS(n)                                                             (IPA_GSI_TOP_GSI_REG_BASE_OFFS + 0x00002000 + 0x4 * (n))
+#define HWIO_IPA_GSI_TOP_GSI_SHRAM_n_RMSK                                                                0xffffffff
+#define HWIO_IPA_GSI_TOP_GSI_SHRAM_n_MAXn                                                                      2047
+#define HWIO_IPA_GSI_TOP_GSI_SHRAM_n_ATTR                                                                       0x3
+#define HWIO_IPA_GSI_TOP_GSI_SHRAM_n_INI(n)        \
+        in_dword_masked(HWIO_IPA_GSI_TOP_GSI_SHRAM_n_ADDR(n), HWIO_IPA_GSI_TOP_GSI_SHRAM_n_RMSK)
+#define HWIO_IPA_GSI_TOP_GSI_SHRAM_n_INMI(n,mask)    \
+        in_dword_masked(HWIO_IPA_GSI_TOP_GSI_SHRAM_n_ADDR(n), mask)
+#define HWIO_IPA_GSI_TOP_GSI_SHRAM_n_OUTI(n,val)    \
+        out_dword(HWIO_IPA_GSI_TOP_GSI_SHRAM_n_ADDR(n),val)
+#define HWIO_IPA_GSI_TOP_GSI_SHRAM_n_OUTMI(n,mask,val) \
+        out_dword_masked_ns(HWIO_IPA_GSI_TOP_GSI_SHRAM_n_ADDR(n),mask,val,HWIO_IPA_GSI_TOP_GSI_SHRAM_n_INI(n))
+#define HWIO_IPA_GSI_TOP_GSI_SHRAM_n_SHRAM_BMSK                                                          0xffffffff
+#define HWIO_IPA_GSI_TOP_GSI_SHRAM_n_SHRAM_SHFT                                                                 0x0
+
+#define HWIO_IPA_GSI_TOP_GSI_MAP_EE_n_CH_k_VP_TABLE_ADDR(n,k)                                            (IPA_GSI_TOP_GSI_REG_BASE      + 0x00009000 + 0x400 * (n) + 0x4 * (k))
+#define HWIO_IPA_GSI_TOP_GSI_MAP_EE_n_CH_k_VP_TABLE_PHYS(n,k)                                            (IPA_GSI_TOP_GSI_REG_BASE_PHYS + 0x00009000 + 0x400 * (n) + 0x4 * (k))
+#define HWIO_IPA_GSI_TOP_GSI_MAP_EE_n_CH_k_VP_TABLE_OFFS(n,k)                                            (IPA_GSI_TOP_GSI_REG_BASE_OFFS + 0x00009000 + 0x400 * (n) + 0x4 * (k))
+#define HWIO_IPA_GSI_TOP_GSI_MAP_EE_n_CH_k_VP_TABLE_RMSK                                                      0x1ff
+#define HWIO_IPA_GSI_TOP_GSI_MAP_EE_n_CH_k_VP_TABLE_MAXn                                                          2
+#define HWIO_IPA_GSI_TOP_GSI_MAP_EE_n_CH_k_VP_TABLE_MAXk                                                         27
+#define HWIO_IPA_GSI_TOP_GSI_MAP_EE_n_CH_k_VP_TABLE_ATTR                                                        0x3
+#define HWIO_IPA_GSI_TOP_GSI_MAP_EE_n_CH_k_VP_TABLE_INI2(n,k)        \
+        in_dword_masked(HWIO_IPA_GSI_TOP_GSI_MAP_EE_n_CH_k_VP_TABLE_ADDR(n,k), HWIO_IPA_GSI_TOP_GSI_MAP_EE_n_CH_k_VP_TABLE_RMSK)
+#define HWIO_IPA_GSI_TOP_GSI_MAP_EE_n_CH_k_VP_TABLE_INMI2(n,k,mask)    \
+        in_dword_masked(HWIO_IPA_GSI_TOP_GSI_MAP_EE_n_CH_k_VP_TABLE_ADDR(n,k), mask)
+#define HWIO_IPA_GSI_TOP_GSI_MAP_EE_n_CH_k_VP_TABLE_OUTI2(n,k,val)    \
+        out_dword(HWIO_IPA_GSI_TOP_GSI_MAP_EE_n_CH_k_VP_TABLE_ADDR(n,k),val)
+#define HWIO_IPA_GSI_TOP_GSI_MAP_EE_n_CH_k_VP_TABLE_OUTMI2(n,k,mask,val) \
+        out_dword_masked_ns(HWIO_IPA_GSI_TOP_GSI_MAP_EE_n_CH_k_VP_TABLE_ADDR(n,k),mask,val,HWIO_IPA_GSI_TOP_GSI_MAP_EE_n_CH_k_VP_TABLE_INI2(n,k))
+#define HWIO_IPA_GSI_TOP_GSI_MAP_EE_n_CH_k_VP_TABLE_VALID_BMSK                                                0x100
+#define HWIO_IPA_GSI_TOP_GSI_MAP_EE_n_CH_k_VP_TABLE_VALID_SHFT                                                  0x8
+#define HWIO_IPA_GSI_TOP_GSI_MAP_EE_n_CH_k_VP_TABLE_PHY_CH_BMSK                                                0xff
+#define HWIO_IPA_GSI_TOP_GSI_MAP_EE_n_CH_k_VP_TABLE_PHY_CH_SHFT                                                 0x0
+
+#define HWIO_IPA_GSI_TOP_GSI_TEST_BUS_SEL_ADDR                                                           (IPA_GSI_TOP_GSI_REG_BASE      + 0x00001000)
+#define HWIO_IPA_GSI_TOP_GSI_TEST_BUS_SEL_PHYS                                                           (IPA_GSI_TOP_GSI_REG_BASE_PHYS + 0x00001000)
+#define HWIO_IPA_GSI_TOP_GSI_TEST_BUS_SEL_OFFS                                                           (IPA_GSI_TOP_GSI_REG_BASE_OFFS + 0x00001000)
+#define HWIO_IPA_GSI_TOP_GSI_TEST_BUS_SEL_RMSK                                                              0xf00ff
+#define HWIO_IPA_GSI_TOP_GSI_TEST_BUS_SEL_ATTR                                                                  0x3
+#define HWIO_IPA_GSI_TOP_GSI_TEST_BUS_SEL_IN          \
+        in_dword_masked(HWIO_IPA_GSI_TOP_GSI_TEST_BUS_SEL_ADDR, HWIO_IPA_GSI_TOP_GSI_TEST_BUS_SEL_RMSK)
+#define HWIO_IPA_GSI_TOP_GSI_TEST_BUS_SEL_INM(m)      \
+        in_dword_masked(HWIO_IPA_GSI_TOP_GSI_TEST_BUS_SEL_ADDR, m)
+#define HWIO_IPA_GSI_TOP_GSI_TEST_BUS_SEL_OUT(v)      \
+        out_dword(HWIO_IPA_GSI_TOP_GSI_TEST_BUS_SEL_ADDR,v)
+#define HWIO_IPA_GSI_TOP_GSI_TEST_BUS_SEL_OUTM(m,v) \
+        out_dword_masked_ns(HWIO_IPA_GSI_TOP_GSI_TEST_BUS_SEL_ADDR,m,v,HWIO_IPA_GSI_TOP_GSI_TEST_BUS_SEL_IN)
+#define HWIO_IPA_GSI_TOP_GSI_TEST_BUS_SEL_GSI_HW_EVENTS_SEL_BMSK                                            0xf0000
+#define HWIO_IPA_GSI_TOP_GSI_TEST_BUS_SEL_GSI_HW_EVENTS_SEL_SHFT                                               0x10
+#define HWIO_IPA_GSI_TOP_GSI_TEST_BUS_SEL_GSI_TESTBUS_SEL_BMSK                                                 0xff
+#define HWIO_IPA_GSI_TOP_GSI_TEST_BUS_SEL_GSI_TESTBUS_SEL_SHFT                                                  0x0
+#define HWIO_IPA_GSI_TOP_GSI_TEST_BUS_SEL_GSI_TESTBUS_SEL_ZEROS_FVAL                                            0x0
+#define HWIO_IPA_GSI_TOP_GSI_TEST_BUS_SEL_GSI_TESTBUS_SEL_MCS_0_FVAL                                            0x1
+#define HWIO_IPA_GSI_TOP_GSI_TEST_BUS_SEL_GSI_TESTBUS_SEL_MCS_1_FVAL                                            0x2
+#define HWIO_IPA_GSI_TOP_GSI_TEST_BUS_SEL_GSI_TESTBUS_SEL_MCS_2_FVAL                                            0x3
+#define HWIO_IPA_GSI_TOP_GSI_TEST_BUS_SEL_GSI_TESTBUS_SEL_MCS_3_FVAL                                            0x4
+#define HWIO_IPA_GSI_TOP_GSI_TEST_BUS_SEL_GSI_TESTBUS_SEL_MCS_4_FVAL                                            0x5
+#define HWIO_IPA_GSI_TOP_GSI_TEST_BUS_SEL_GSI_TESTBUS_SEL_DB_ENG_FVAL                                           0x9
+#define HWIO_IPA_GSI_TOP_GSI_TEST_BUS_SEL_GSI_TESTBUS_SEL_REE_0_FVAL                                            0xb
+#define HWIO_IPA_GSI_TOP_GSI_TEST_BUS_SEL_GSI_TESTBUS_SEL_REE_1_FVAL                                            0xc
+#define HWIO_IPA_GSI_TOP_GSI_TEST_BUS_SEL_GSI_TESTBUS_SEL_REE_2_FVAL                                            0xd
+#define HWIO_IPA_GSI_TOP_GSI_TEST_BUS_SEL_GSI_TESTBUS_SEL_REE_3_FVAL                                            0xe
+#define HWIO_IPA_GSI_TOP_GSI_TEST_BUS_SEL_GSI_TESTBUS_SEL_REE_4_FVAL                                            0xf
+#define HWIO_IPA_GSI_TOP_GSI_TEST_BUS_SEL_GSI_TESTBUS_SEL_REE_5_FVAL                                           0x10
+#define HWIO_IPA_GSI_TOP_GSI_TEST_BUS_SEL_GSI_TESTBUS_SEL_REE_6_FVAL                                           0x11
+#define HWIO_IPA_GSI_TOP_GSI_TEST_BUS_SEL_GSI_TESTBUS_SEL_REE_7_FVAL                                           0x12
+#define HWIO_IPA_GSI_TOP_GSI_TEST_BUS_SEL_GSI_TESTBUS_SEL_EVE_0_FVAL                                           0x13
+#define HWIO_IPA_GSI_TOP_GSI_TEST_BUS_SEL_GSI_TESTBUS_SEL_EVE_1_FVAL                                           0x14
+#define HWIO_IPA_GSI_TOP_GSI_TEST_BUS_SEL_GSI_TESTBUS_SEL_EVE_2_FVAL                                           0x15
+#define HWIO_IPA_GSI_TOP_GSI_TEST_BUS_SEL_GSI_TESTBUS_SEL_EVE_3_FVAL                                           0x16
+#define HWIO_IPA_GSI_TOP_GSI_TEST_BUS_SEL_GSI_TESTBUS_SEL_EVE_4_FVAL                                           0x17
+#define HWIO_IPA_GSI_TOP_GSI_TEST_BUS_SEL_GSI_TESTBUS_SEL_EVE_5_FVAL                                           0x18
+#define HWIO_IPA_GSI_TOP_GSI_TEST_BUS_SEL_GSI_TESTBUS_SEL_IE_0_FVAL                                            0x1b
+#define HWIO_IPA_GSI_TOP_GSI_TEST_BUS_SEL_GSI_TESTBUS_SEL_IE_1_FVAL                                            0x1c
+#define HWIO_IPA_GSI_TOP_GSI_TEST_BUS_SEL_GSI_TESTBUS_SEL_IE_2_FVAL                                            0x1d
+#define HWIO_IPA_GSI_TOP_GSI_TEST_BUS_SEL_GSI_TESTBUS_SEL_IC_0_FVAL                                            0x1f
+#define HWIO_IPA_GSI_TOP_GSI_TEST_BUS_SEL_GSI_TESTBUS_SEL_IC_1_FVAL                                            0x20
+#define HWIO_IPA_GSI_TOP_GSI_TEST_BUS_SEL_GSI_TESTBUS_SEL_IC_2_FVAL                                            0x21
+#define HWIO_IPA_GSI_TOP_GSI_TEST_BUS_SEL_GSI_TESTBUS_SEL_IC_3_FVAL                                            0x22
+#define HWIO_IPA_GSI_TOP_GSI_TEST_BUS_SEL_GSI_TESTBUS_SEL_IC_4_FVAL                                            0x23
+#define HWIO_IPA_GSI_TOP_GSI_TEST_BUS_SEL_GSI_TESTBUS_SEL_MOQA_0_FVAL                                          0x27
+#define HWIO_IPA_GSI_TOP_GSI_TEST_BUS_SEL_GSI_TESTBUS_SEL_MOQA_1_FVAL                                          0x28
+#define HWIO_IPA_GSI_TOP_GSI_TEST_BUS_SEL_GSI_TESTBUS_SEL_MOQA_2_FVAL                                          0x29
+#define HWIO_IPA_GSI_TOP_GSI_TEST_BUS_SEL_GSI_TESTBUS_SEL_MOQA_3_FVAL                                          0x2a
+#define HWIO_IPA_GSI_TOP_GSI_TEST_BUS_SEL_GSI_TESTBUS_SEL_TMR_0_FVAL                                           0x2b
+#define HWIO_IPA_GSI_TOP_GSI_TEST_BUS_SEL_GSI_TESTBUS_SEL_TMR_1_FVAL                                           0x2c
+#define HWIO_IPA_GSI_TOP_GSI_TEST_BUS_SEL_GSI_TESTBUS_SEL_TMR_2_FVAL                                           0x2d
+#define HWIO_IPA_GSI_TOP_GSI_TEST_BUS_SEL_GSI_TESTBUS_SEL_TMR_3_FVAL                                           0x2e
+#define HWIO_IPA_GSI_TOP_GSI_TEST_BUS_SEL_GSI_TESTBUS_SEL_RD_WR_0_FVAL                                         0x33
+#define HWIO_IPA_GSI_TOP_GSI_TEST_BUS_SEL_GSI_TESTBUS_SEL_RD_WR_1_FVAL                                         0x34
+#define HWIO_IPA_GSI_TOP_GSI_TEST_BUS_SEL_GSI_TESTBUS_SEL_RD_WR_2_FVAL                                         0x35
+#define HWIO_IPA_GSI_TOP_GSI_TEST_BUS_SEL_GSI_TESTBUS_SEL_RD_WR_3_FVAL                                         0x36
+#define HWIO_IPA_GSI_TOP_GSI_TEST_BUS_SEL_GSI_TESTBUS_SEL_CSR_FVAL                                             0x3a
+#define HWIO_IPA_GSI_TOP_GSI_TEST_BUS_SEL_GSI_TESTBUS_SEL_SDMA_0_FVAL                                          0x3c
+#define HWIO_IPA_GSI_TOP_GSI_TEST_BUS_SEL_GSI_TESTBUS_SEL_SMDA_1_FVAL                                          0x3d
+#define HWIO_IPA_GSI_TOP_GSI_TEST_BUS_SEL_GSI_TESTBUS_SEL_CSR_1_FVAL                                           0x3e
+#define HWIO_IPA_GSI_TOP_GSI_TEST_BUS_SEL_GSI_TESTBUS_SEL_CSR_2_FVAL                                           0x3f
+#define HWIO_IPA_GSI_TOP_GSI_TEST_BUS_SEL_GSI_TESTBUS_SEL_MCS_5_FVAL                                           0x40
+#define HWIO_IPA_GSI_TOP_GSI_TEST_BUS_SEL_GSI_TESTBUS_SEL_IC_5_FVAL                                            0x41
+#define HWIO_IPA_GSI_TOP_GSI_TEST_BUS_SEL_GSI_TESTBUS_SEL_CSR_3_FVAL                                           0x42
+#define HWIO_IPA_GSI_TOP_GSI_TEST_BUS_SEL_GSI_TESTBUS_SEL_TLV_0_FVAL                                           0x43
+#define HWIO_IPA_GSI_TOP_GSI_TEST_BUS_SEL_GSI_TESTBUS_SEL_REE_8_FVAL                                           0x44
+#define HWIO_IPA_GSI_TOP_GSI_TEST_BUS_SEL_GSI_TESTBUS_SEL_IE_NOTIFY_FVAL                                       0x45
+#define HWIO_IPA_GSI_TOP_GSI_TEST_BUS_SEL_GSI_TESTBUS_SEL_DB_MSI_FVAL                                          0x46
+#define HWIO_IPA_GSI_TOP_GSI_TEST_BUS_SEL_GSI_TESTBUS_SEL_REE_9_FVAL                                           0x47
+
+#define HWIO_IPA_GSI_TOP_GSI_TEST_BUS_REG_ADDR                                                           (IPA_GSI_TOP_GSI_REG_BASE      + 0x00001008)
+#define HWIO_IPA_GSI_TOP_GSI_TEST_BUS_REG_PHYS                                                           (IPA_GSI_TOP_GSI_REG_BASE_PHYS + 0x00001008)
+#define HWIO_IPA_GSI_TOP_GSI_TEST_BUS_REG_OFFS                                                           (IPA_GSI_TOP_GSI_REG_BASE_OFFS + 0x00001008)
+#define HWIO_IPA_GSI_TOP_GSI_TEST_BUS_REG_RMSK                                                           0xffffffff
+#define HWIO_IPA_GSI_TOP_GSI_TEST_BUS_REG_ATTR                                                                  0x1
+#define HWIO_IPA_GSI_TOP_GSI_TEST_BUS_REG_IN          \
+        in_dword_masked(HWIO_IPA_GSI_TOP_GSI_TEST_BUS_REG_ADDR, HWIO_IPA_GSI_TOP_GSI_TEST_BUS_REG_RMSK)
+#define HWIO_IPA_GSI_TOP_GSI_TEST_BUS_REG_INM(m)      \
+        in_dword_masked(HWIO_IPA_GSI_TOP_GSI_TEST_BUS_REG_ADDR, m)
+#define HWIO_IPA_GSI_TOP_GSI_TEST_BUS_REG_GSI_TESTBUS_REG_BMSK                                           0xffffffff
+#define HWIO_IPA_GSI_TOP_GSI_TEST_BUS_REG_GSI_TESTBUS_REG_SHFT                                                  0x0
+
+#define HWIO_IPA_GSI_TOP_GSI_DEBUG_BUSY_REG_ADDR                                                         (IPA_GSI_TOP_GSI_REG_BASE      + 0x00001010)
+#define HWIO_IPA_GSI_TOP_GSI_DEBUG_BUSY_REG_PHYS                                                         (IPA_GSI_TOP_GSI_REG_BASE_PHYS + 0x00001010)
+#define HWIO_IPA_GSI_TOP_GSI_DEBUG_BUSY_REG_OFFS                                                         (IPA_GSI_TOP_GSI_REG_BASE_OFFS + 0x00001010)
+#define HWIO_IPA_GSI_TOP_GSI_DEBUG_BUSY_REG_RMSK                                                             0x1fff
+#define HWIO_IPA_GSI_TOP_GSI_DEBUG_BUSY_REG_ATTR                                                                0x1
+#define HWIO_IPA_GSI_TOP_GSI_DEBUG_BUSY_REG_IN          \
+        in_dword_masked(HWIO_IPA_GSI_TOP_GSI_DEBUG_BUSY_REG_ADDR, HWIO_IPA_GSI_TOP_GSI_DEBUG_BUSY_REG_RMSK)
+#define HWIO_IPA_GSI_TOP_GSI_DEBUG_BUSY_REG_INM(m)      \
+        in_dword_masked(HWIO_IPA_GSI_TOP_GSI_DEBUG_BUSY_REG_ADDR, m)
+#define HWIO_IPA_GSI_TOP_GSI_DEBUG_BUSY_REG_SDMA_BUSY_BMSK                                                   0x1000
+#define HWIO_IPA_GSI_TOP_GSI_DEBUG_BUSY_REG_SDMA_BUSY_SHFT                                                      0xc
+#define HWIO_IPA_GSI_TOP_GSI_DEBUG_BUSY_REG_IC_BUSY_BMSK                                                      0x800
+#define HWIO_IPA_GSI_TOP_GSI_DEBUG_BUSY_REG_IC_BUSY_SHFT                                                        0xb
+#define HWIO_IPA_GSI_TOP_GSI_DEBUG_BUSY_REG_UC_BUSY_BMSK                                                      0x400
+#define HWIO_IPA_GSI_TOP_GSI_DEBUG_BUSY_REG_UC_BUSY_SHFT                                                        0xa
+#define HWIO_IPA_GSI_TOP_GSI_DEBUG_BUSY_REG_DBG_CNT_BUSY_BMSK                                                 0x200
+#define HWIO_IPA_GSI_TOP_GSI_DEBUG_BUSY_REG_DBG_CNT_BUSY_SHFT                                                   0x9
+#define HWIO_IPA_GSI_TOP_GSI_DEBUG_BUSY_REG_DB_ENG_BUSY_BMSK                                                  0x100
+#define HWIO_IPA_GSI_TOP_GSI_DEBUG_BUSY_REG_DB_ENG_BUSY_SHFT                                                    0x8
+#define HWIO_IPA_GSI_TOP_GSI_DEBUG_BUSY_REG_REE_PWR_CLPS_BUSY_BMSK                                             0x80
+#define HWIO_IPA_GSI_TOP_GSI_DEBUG_BUSY_REG_REE_PWR_CLPS_BUSY_SHFT                                              0x7
+#define HWIO_IPA_GSI_TOP_GSI_DEBUG_BUSY_REG_INT_ENG_BUSY_BMSK                                                  0x40
+#define HWIO_IPA_GSI_TOP_GSI_DEBUG_BUSY_REG_INT_ENG_BUSY_SHFT                                                   0x6
+#define HWIO_IPA_GSI_TOP_GSI_DEBUG_BUSY_REG_EV_ENG_BUSY_BMSK                                                   0x20
+#define HWIO_IPA_GSI_TOP_GSI_DEBUG_BUSY_REG_EV_ENG_BUSY_SHFT                                                    0x5
+#define HWIO_IPA_GSI_TOP_GSI_DEBUG_BUSY_REG_RD_WR_BUSY_BMSK                                                    0x10
+#define HWIO_IPA_GSI_TOP_GSI_DEBUG_BUSY_REG_RD_WR_BUSY_SHFT                                                     0x4
+#define HWIO_IPA_GSI_TOP_GSI_DEBUG_BUSY_REG_TIMER_BUSY_BMSK                                                     0x8
+#define HWIO_IPA_GSI_TOP_GSI_DEBUG_BUSY_REG_TIMER_BUSY_SHFT                                                     0x3
+#define HWIO_IPA_GSI_TOP_GSI_DEBUG_BUSY_REG_MCS_BUSY_BMSK                                                       0x4
+#define HWIO_IPA_GSI_TOP_GSI_DEBUG_BUSY_REG_MCS_BUSY_SHFT                                                       0x2
+#define HWIO_IPA_GSI_TOP_GSI_DEBUG_BUSY_REG_REE_BUSY_BMSK                                                       0x2
+#define HWIO_IPA_GSI_TOP_GSI_DEBUG_BUSY_REG_REE_BUSY_SHFT                                                       0x1
+#define HWIO_IPA_GSI_TOP_GSI_DEBUG_BUSY_REG_CSR_BUSY_BMSK                                                       0x1
+#define HWIO_IPA_GSI_TOP_GSI_DEBUG_BUSY_REG_CSR_BUSY_SHFT                                                       0x0
+
+#define HWIO_IPA_GSI_TOP_GSI_DEBUG_EVENT_PENDING_k_ADDR(k)                                               (IPA_GSI_TOP_GSI_REG_BASE      + 0x00001a80 + 0x4 * (k))
+#define HWIO_IPA_GSI_TOP_GSI_DEBUG_EVENT_PENDING_k_PHYS(k)                                               (IPA_GSI_TOP_GSI_REG_BASE_PHYS + 0x00001a80 + 0x4 * (k))
+#define HWIO_IPA_GSI_TOP_GSI_DEBUG_EVENT_PENDING_k_OFFS(k)                                               (IPA_GSI_TOP_GSI_REG_BASE_OFFS + 0x00001a80 + 0x4 * (k))
+#define HWIO_IPA_GSI_TOP_GSI_DEBUG_EVENT_PENDING_k_RMSK                                                  0xffffffff
+#define HWIO_IPA_GSI_TOP_GSI_DEBUG_EVENT_PENDING_k_MAXk                                                           1
+#define HWIO_IPA_GSI_TOP_GSI_DEBUG_EVENT_PENDING_k_ATTR                                                         0x1
+#define HWIO_IPA_GSI_TOP_GSI_DEBUG_EVENT_PENDING_k_INI(k)        \
+        in_dword_masked(HWIO_IPA_GSI_TOP_GSI_DEBUG_EVENT_PENDING_k_ADDR(k), HWIO_IPA_GSI_TOP_GSI_DEBUG_EVENT_PENDING_k_RMSK)
+#define HWIO_IPA_GSI_TOP_GSI_DEBUG_EVENT_PENDING_k_INMI(k,mask)    \
+        in_dword_masked(HWIO_IPA_GSI_TOP_GSI_DEBUG_EVENT_PENDING_k_ADDR(k), mask)
+#define HWIO_IPA_GSI_TOP_GSI_DEBUG_EVENT_PENDING_k_CHID_BIT_MAP_BMSK                                     0xffffffff
+#define HWIO_IPA_GSI_TOP_GSI_DEBUG_EVENT_PENDING_k_CHID_BIT_MAP_SHFT                                            0x0
+
+#define HWIO_IPA_GSI_TOP_GSI_DEBUG_TIMER_PENDING_k_ADDR(k)                                               (IPA_GSI_TOP_GSI_REG_BASE      + 0x00001aa0 + 0x4 * (k))
+#define HWIO_IPA_GSI_TOP_GSI_DEBUG_TIMER_PENDING_k_PHYS(k)                                               (IPA_GSI_TOP_GSI_REG_BASE_PHYS + 0x00001aa0 + 0x4 * (k))
+#define HWIO_IPA_GSI_TOP_GSI_DEBUG_TIMER_PENDING_k_OFFS(k)                                               (IPA_GSI_TOP_GSI_REG_BASE_OFFS + 0x00001aa0 + 0x4 * (k))
+#define HWIO_IPA_GSI_TOP_GSI_DEBUG_TIMER_PENDING_k_RMSK                                                  0xffffffff
+#define HWIO_IPA_GSI_TOP_GSI_DEBUG_TIMER_PENDING_k_MAXk                                                           1
+#define HWIO_IPA_GSI_TOP_GSI_DEBUG_TIMER_PENDING_k_ATTR                                                         0x1
+#define HWIO_IPA_GSI_TOP_GSI_DEBUG_TIMER_PENDING_k_INI(k)        \
+        in_dword_masked(HWIO_IPA_GSI_TOP_GSI_DEBUG_TIMER_PENDING_k_ADDR(k), HWIO_IPA_GSI_TOP_GSI_DEBUG_TIMER_PENDING_k_RMSK)
+#define HWIO_IPA_GSI_TOP_GSI_DEBUG_TIMER_PENDING_k_INMI(k,mask)    \
+        in_dword_masked(HWIO_IPA_GSI_TOP_GSI_DEBUG_TIMER_PENDING_k_ADDR(k), mask)
+#define HWIO_IPA_GSI_TOP_GSI_DEBUG_TIMER_PENDING_k_CHID_BIT_MAP_BMSK                                     0xffffffff
+#define HWIO_IPA_GSI_TOP_GSI_DEBUG_TIMER_PENDING_k_CHID_BIT_MAP_SHFT                                            0x0
+
+#define HWIO_IPA_GSI_TOP_GSI_DEBUG_RD_WR_PENDING_k_ADDR(k)                                               (IPA_GSI_TOP_GSI_REG_BASE      + 0x00001ac0 + 0x4 * (k))
+#define HWIO_IPA_GSI_TOP_GSI_DEBUG_RD_WR_PENDING_k_PHYS(k)                                               (IPA_GSI_TOP_GSI_REG_BASE_PHYS + 0x00001ac0 + 0x4 * (k))
+#define HWIO_IPA_GSI_TOP_GSI_DEBUG_RD_WR_PENDING_k_OFFS(k)                                               (IPA_GSI_TOP_GSI_REG_BASE_OFFS + 0x00001ac0 + 0x4 * (k))
+#define HWIO_IPA_GSI_TOP_GSI_DEBUG_RD_WR_PENDING_k_RMSK                                                  0xffffffff
+#define HWIO_IPA_GSI_TOP_GSI_DEBUG_RD_WR_PENDING_k_MAXk                                                           1
+#define HWIO_IPA_GSI_TOP_GSI_DEBUG_RD_WR_PENDING_k_ATTR                                                         0x1
+#define HWIO_IPA_GSI_TOP_GSI_DEBUG_RD_WR_PENDING_k_INI(k)        \
+        in_dword_masked(HWIO_IPA_GSI_TOP_GSI_DEBUG_RD_WR_PENDING_k_ADDR(k), HWIO_IPA_GSI_TOP_GSI_DEBUG_RD_WR_PENDING_k_RMSK)
+#define HWIO_IPA_GSI_TOP_GSI_DEBUG_RD_WR_PENDING_k_INMI(k,mask)    \
+        in_dword_masked(HWIO_IPA_GSI_TOP_GSI_DEBUG_RD_WR_PENDING_k_ADDR(k), mask)
+#define HWIO_IPA_GSI_TOP_GSI_DEBUG_RD_WR_PENDING_k_CHID_BIT_MAP_BMSK                                     0xffffffff
+#define HWIO_IPA_GSI_TOP_GSI_DEBUG_RD_WR_PENDING_k_CHID_BIT_MAP_SHFT                                            0x0
+
+#define HWIO_IPA_GSI_TOP_GSI_SPARE_REG_1_ADDR                                                            (IPA_GSI_TOP_GSI_REG_BASE      + 0x00001030)
+#define HWIO_IPA_GSI_TOP_GSI_SPARE_REG_1_PHYS                                                            (IPA_GSI_TOP_GSI_REG_BASE_PHYS + 0x00001030)
+#define HWIO_IPA_GSI_TOP_GSI_SPARE_REG_1_OFFS                                                            (IPA_GSI_TOP_GSI_REG_BASE_OFFS + 0x00001030)
+#define HWIO_IPA_GSI_TOP_GSI_SPARE_REG_1_RMSK                                                                   0x1
+#define HWIO_IPA_GSI_TOP_GSI_SPARE_REG_1_ATTR                                                                   0x3
+#define HWIO_IPA_GSI_TOP_GSI_SPARE_REG_1_IN          \
+        in_dword_masked(HWIO_IPA_GSI_TOP_GSI_SPARE_REG_1_ADDR, HWIO_IPA_GSI_TOP_GSI_SPARE_REG_1_RMSK)
+#define HWIO_IPA_GSI_TOP_GSI_SPARE_REG_1_INM(m)      \
+        in_dword_masked(HWIO_IPA_GSI_TOP_GSI_SPARE_REG_1_ADDR, m)
+#define HWIO_IPA_GSI_TOP_GSI_SPARE_REG_1_OUT(v)      \
+        out_dword(HWIO_IPA_GSI_TOP_GSI_SPARE_REG_1_ADDR,v)
+#define HWIO_IPA_GSI_TOP_GSI_SPARE_REG_1_OUTM(m,v) \
+        out_dword_masked_ns(HWIO_IPA_GSI_TOP_GSI_SPARE_REG_1_ADDR,m,v,HWIO_IPA_GSI_TOP_GSI_SPARE_REG_1_IN)
+#define HWIO_IPA_GSI_TOP_GSI_SPARE_REG_1_FIX_IEOB_WRONG_MSK_DISABLE_BMSK                                        0x1
+#define HWIO_IPA_GSI_TOP_GSI_SPARE_REG_1_FIX_IEOB_WRONG_MSK_DISABLE_SHFT                                        0x0
+
+#define HWIO_IPA_GSI_TOP_GSI_DEBUG_PC_FROM_SW_ADDR                                                       (IPA_GSI_TOP_GSI_REG_BASE      + 0x00001040)
+#define HWIO_IPA_GSI_TOP_GSI_DEBUG_PC_FROM_SW_PHYS                                                       (IPA_GSI_TOP_GSI_REG_BASE_PHYS + 0x00001040)
+#define HWIO_IPA_GSI_TOP_GSI_DEBUG_PC_FROM_SW_OFFS                                                       (IPA_GSI_TOP_GSI_REG_BASE_OFFS + 0x00001040)
+#define HWIO_IPA_GSI_TOP_GSI_DEBUG_PC_FROM_SW_RMSK                                                            0xfff
+#define HWIO_IPA_GSI_TOP_GSI_DEBUG_PC_FROM_SW_ATTR                                                              0x3
+#define HWIO_IPA_GSI_TOP_GSI_DEBUG_PC_FROM_SW_IN          \
+        in_dword_masked(HWIO_IPA_GSI_TOP_GSI_DEBUG_PC_FROM_SW_ADDR, HWIO_IPA_GSI_TOP_GSI_DEBUG_PC_FROM_SW_RMSK)
+#define HWIO_IPA_GSI_TOP_GSI_DEBUG_PC_FROM_SW_INM(m)      \
+        in_dword_masked(HWIO_IPA_GSI_TOP_GSI_DEBUG_PC_FROM_SW_ADDR, m)
+#define HWIO_IPA_GSI_TOP_GSI_DEBUG_PC_FROM_SW_OUT(v)      \
+        out_dword(HWIO_IPA_GSI_TOP_GSI_DEBUG_PC_FROM_SW_ADDR,v)
+#define HWIO_IPA_GSI_TOP_GSI_DEBUG_PC_FROM_SW_OUTM(m,v) \
+        out_dword_masked_ns(HWIO_IPA_GSI_TOP_GSI_DEBUG_PC_FROM_SW_ADDR,m,v,HWIO_IPA_GSI_TOP_GSI_DEBUG_PC_FROM_SW_IN)
+#define HWIO_IPA_GSI_TOP_GSI_DEBUG_PC_FROM_SW_IRAM_PTR_BMSK                                                   0xfff
+#define HWIO_IPA_GSI_TOP_GSI_DEBUG_PC_FROM_SW_IRAM_PTR_SHFT                                                     0x0
+
+#define HWIO_IPA_GSI_TOP_GSI_DEBUG_SW_STALL_ADDR                                                         (IPA_GSI_TOP_GSI_REG_BASE      + 0x00001044)
+#define HWIO_IPA_GSI_TOP_GSI_DEBUG_SW_STALL_PHYS                                                         (IPA_GSI_TOP_GSI_REG_BASE_PHYS + 0x00001044)
+#define HWIO_IPA_GSI_TOP_GSI_DEBUG_SW_STALL_OFFS                                                         (IPA_GSI_TOP_GSI_REG_BASE_OFFS + 0x00001044)
+#define HWIO_IPA_GSI_TOP_GSI_DEBUG_SW_STALL_RMSK                                                                0x1
+#define HWIO_IPA_GSI_TOP_GSI_DEBUG_SW_STALL_ATTR                                                                0x3
+#define HWIO_IPA_GSI_TOP_GSI_DEBUG_SW_STALL_IN          \
+        in_dword_masked(HWIO_IPA_GSI_TOP_GSI_DEBUG_SW_STALL_ADDR, HWIO_IPA_GSI_TOP_GSI_DEBUG_SW_STALL_RMSK)
+#define HWIO_IPA_GSI_TOP_GSI_DEBUG_SW_STALL_INM(m)      \
+        in_dword_masked(HWIO_IPA_GSI_TOP_GSI_DEBUG_SW_STALL_ADDR, m)
+#define HWIO_IPA_GSI_TOP_GSI_DEBUG_SW_STALL_OUT(v)      \
+        out_dword(HWIO_IPA_GSI_TOP_GSI_DEBUG_SW_STALL_ADDR,v)
+#define HWIO_IPA_GSI_TOP_GSI_DEBUG_SW_STALL_OUTM(m,v) \
+        out_dword_masked_ns(HWIO_IPA_GSI_TOP_GSI_DEBUG_SW_STALL_ADDR,m,v,HWIO_IPA_GSI_TOP_GSI_DEBUG_SW_STALL_IN)
+#define HWIO_IPA_GSI_TOP_GSI_DEBUG_SW_STALL_MCS_STALL_BMSK                                                      0x1
+#define HWIO_IPA_GSI_TOP_GSI_DEBUG_SW_STALL_MCS_STALL_SHFT                                                      0x0
+
+#define HWIO_IPA_GSI_TOP_GSI_DEBUG_PC_FOR_DEBUG_ADDR                                                     (IPA_GSI_TOP_GSI_REG_BASE      + 0x00001048)
+#define HWIO_IPA_GSI_TOP_GSI_DEBUG_PC_FOR_DEBUG_PHYS                                                     (IPA_GSI_TOP_GSI_REG_BASE_PHYS + 0x00001048)
+#define HWIO_IPA_GSI_TOP_GSI_DEBUG_PC_FOR_DEBUG_OFFS                                                     (IPA_GSI_TOP_GSI_REG_BASE_OFFS + 0x00001048)
+#define HWIO_IPA_GSI_TOP_GSI_DEBUG_PC_FOR_DEBUG_RMSK                                                          0xfff
+#define HWIO_IPA_GSI_TOP_GSI_DEBUG_PC_FOR_DEBUG_ATTR                                                            0x1
+#define HWIO_IPA_GSI_TOP_GSI_DEBUG_PC_FOR_DEBUG_IN          \
+        in_dword_masked(HWIO_IPA_GSI_TOP_GSI_DEBUG_PC_FOR_DEBUG_ADDR, HWIO_IPA_GSI_TOP_GSI_DEBUG_PC_FOR_DEBUG_RMSK)
+#define HWIO_IPA_GSI_TOP_GSI_DEBUG_PC_FOR_DEBUG_INM(m)      \
+        in_dword_masked(HWIO_IPA_GSI_TOP_GSI_DEBUG_PC_FOR_DEBUG_ADDR, m)
+#define HWIO_IPA_GSI_TOP_GSI_DEBUG_PC_FOR_DEBUG_IRAM_PTR_BMSK                                                 0xfff
+#define HWIO_IPA_GSI_TOP_GSI_DEBUG_PC_FOR_DEBUG_IRAM_PTR_SHFT                                                   0x0
+
+#define HWIO_IPA_GSI_TOP_GSI_DEBUG_QSB_LOG_SEL_ADDR                                                      (IPA_GSI_TOP_GSI_REG_BASE      + 0x00001050)
+#define HWIO_IPA_GSI_TOP_GSI_DEBUG_QSB_LOG_SEL_PHYS                                                      (IPA_GSI_TOP_GSI_REG_BASE_PHYS + 0x00001050)
+#define HWIO_IPA_GSI_TOP_GSI_DEBUG_QSB_LOG_SEL_OFFS                                                      (IPA_GSI_TOP_GSI_REG_BASE_OFFS + 0x00001050)
+#define HWIO_IPA_GSI_TOP_GSI_DEBUG_QSB_LOG_SEL_RMSK                                                        0xffff01
+#define HWIO_IPA_GSI_TOP_GSI_DEBUG_QSB_LOG_SEL_ATTR                                                             0x3
+#define HWIO_IPA_GSI_TOP_GSI_DEBUG_QSB_LOG_SEL_IN          \
+        in_dword_masked(HWIO_IPA_GSI_TOP_GSI_DEBUG_QSB_LOG_SEL_ADDR, HWIO_IPA_GSI_TOP_GSI_DEBUG_QSB_LOG_SEL_RMSK)
+#define HWIO_IPA_GSI_TOP_GSI_DEBUG_QSB_LOG_SEL_INM(m)      \
+        in_dword_masked(HWIO_IPA_GSI_TOP_GSI_DEBUG_QSB_LOG_SEL_ADDR, m)
+#define HWIO_IPA_GSI_TOP_GSI_DEBUG_QSB_LOG_SEL_OUT(v)      \
+        out_dword(HWIO_IPA_GSI_TOP_GSI_DEBUG_QSB_LOG_SEL_ADDR,v)
+#define HWIO_IPA_GSI_TOP_GSI_DEBUG_QSB_LOG_SEL_OUTM(m,v) \
+        out_dword_masked_ns(HWIO_IPA_GSI_TOP_GSI_DEBUG_QSB_LOG_SEL_ADDR,m,v,HWIO_IPA_GSI_TOP_GSI_DEBUG_QSB_LOG_SEL_IN)
+#define HWIO_IPA_GSI_TOP_GSI_DEBUG_QSB_LOG_SEL_SEL_MID_BMSK                                                0xff0000
+#define HWIO_IPA_GSI_TOP_GSI_DEBUG_QSB_LOG_SEL_SEL_MID_SHFT                                                    0x10
+#define HWIO_IPA_GSI_TOP_GSI_DEBUG_QSB_LOG_SEL_SEL_TID_BMSK                                                  0xff00
+#define HWIO_IPA_GSI_TOP_GSI_DEBUG_QSB_LOG_SEL_SEL_TID_SHFT                                                     0x8
+#define HWIO_IPA_GSI_TOP_GSI_DEBUG_QSB_LOG_SEL_SEL_WRITE_BMSK                                                   0x1
+#define HWIO_IPA_GSI_TOP_GSI_DEBUG_QSB_LOG_SEL_SEL_WRITE_SHFT                                                   0x0
+
+#define HWIO_IPA_GSI_TOP_GSI_DEBUG_QSB_LOG_CLR_ADDR                                                      (IPA_GSI_TOP_GSI_REG_BASE      + 0x00001058)
+#define HWIO_IPA_GSI_TOP_GSI_DEBUG_QSB_LOG_CLR_PHYS                                                      (IPA_GSI_TOP_GSI_REG_BASE_PHYS + 0x00001058)
+#define HWIO_IPA_GSI_TOP_GSI_DEBUG_QSB_LOG_CLR_OFFS                                                      (IPA_GSI_TOP_GSI_REG_BASE_OFFS + 0x00001058)
+#define HWIO_IPA_GSI_TOP_GSI_DEBUG_QSB_LOG_CLR_RMSK                                                             0x1
+#define HWIO_IPA_GSI_TOP_GSI_DEBUG_QSB_LOG_CLR_ATTR                                                             0x2
+#define HWIO_IPA_GSI_TOP_GSI_DEBUG_QSB_LOG_CLR_OUT(v)      \
+        out_dword(HWIO_IPA_GSI_TOP_GSI_DEBUG_QSB_LOG_CLR_ADDR,v)
+#define HWIO_IPA_GSI_TOP_GSI_DEBUG_QSB_LOG_CLR_LOG_CLR_BMSK                                                     0x1
+#define HWIO_IPA_GSI_TOP_GSI_DEBUG_QSB_LOG_CLR_LOG_CLR_SHFT                                                     0x0
+
+#define HWIO_IPA_GSI_TOP_GSI_DEBUG_QSB_LOG_ERR_TRNS_ID_ADDR                                              (IPA_GSI_TOP_GSI_REG_BASE      + 0x00001060)
+#define HWIO_IPA_GSI_TOP_GSI_DEBUG_QSB_LOG_ERR_TRNS_ID_PHYS                                              (IPA_GSI_TOP_GSI_REG_BASE_PHYS + 0x00001060)
+#define HWIO_IPA_GSI_TOP_GSI_DEBUG_QSB_LOG_ERR_TRNS_ID_OFFS                                              (IPA_GSI_TOP_GSI_REG_BASE_OFFS + 0x00001060)
+#define HWIO_IPA_GSI_TOP_GSI_DEBUG_QSB_LOG_ERR_TRNS_ID_RMSK                                               0x1ffff01
+#define HWIO_IPA_GSI_TOP_GSI_DEBUG_QSB_LOG_ERR_TRNS_ID_ATTR                                                     0x1
+#define HWIO_IPA_GSI_TOP_GSI_DEBUG_QSB_LOG_ERR_TRNS_ID_IN          \
+        in_dword_masked(HWIO_IPA_GSI_TOP_GSI_DEBUG_QSB_LOG_ERR_TRNS_ID_ADDR, HWIO_IPA_GSI_TOP_GSI_DEBUG_QSB_LOG_ERR_TRNS_ID_RMSK)
+#define HWIO_IPA_GSI_TOP_GSI_DEBUG_QSB_LOG_ERR_TRNS_ID_INM(m)      \
+        in_dword_masked(HWIO_IPA_GSI_TOP_GSI_DEBUG_QSB_LOG_ERR_TRNS_ID_ADDR, m)
+#define HWIO_IPA_GSI_TOP_GSI_DEBUG_QSB_LOG_ERR_TRNS_ID_ERR_SAVED_BMSK                                     0x1000000
+#define HWIO_IPA_GSI_TOP_GSI_DEBUG_QSB_LOG_ERR_TRNS_ID_ERR_SAVED_SHFT                                          0x18
+#define HWIO_IPA_GSI_TOP_GSI_DEBUG_QSB_LOG_ERR_TRNS_ID_ERR_MID_BMSK                                        0xff0000
+#define HWIO_IPA_GSI_TOP_GSI_DEBUG_QSB_LOG_ERR_TRNS_ID_ERR_MID_SHFT                                            0x10
+#define HWIO_IPA_GSI_TOP_GSI_DEBUG_QSB_LOG_ERR_TRNS_ID_ERR_TID_BMSK                                          0xff00
+#define HWIO_IPA_GSI_TOP_GSI_DEBUG_QSB_LOG_ERR_TRNS_ID_ERR_TID_SHFT                                             0x8
+#define HWIO_IPA_GSI_TOP_GSI_DEBUG_QSB_LOG_ERR_TRNS_ID_ERR_WRITE_BMSK                                           0x1
+#define HWIO_IPA_GSI_TOP_GSI_DEBUG_QSB_LOG_ERR_TRNS_ID_ERR_WRITE_SHFT                                           0x0
+
+#define HWIO_IPA_GSI_TOP_GSI_DEBUG_QSB_LOG_0_ADDR                                                        (IPA_GSI_TOP_GSI_REG_BASE      + 0x00001064)
+#define HWIO_IPA_GSI_TOP_GSI_DEBUG_QSB_LOG_0_PHYS                                                        (IPA_GSI_TOP_GSI_REG_BASE_PHYS + 0x00001064)
+#define HWIO_IPA_GSI_TOP_GSI_DEBUG_QSB_LOG_0_OFFS                                                        (IPA_GSI_TOP_GSI_REG_BASE_OFFS + 0x00001064)
+#define HWIO_IPA_GSI_TOP_GSI_DEBUG_QSB_LOG_0_RMSK                                                        0xffffffff
+#define HWIO_IPA_GSI_TOP_GSI_DEBUG_QSB_LOG_0_ATTR                                                               0x1
+#define HWIO_IPA_GSI_TOP_GSI_DEBUG_QSB_LOG_0_IN          \
+        in_dword_masked(HWIO_IPA_GSI_TOP_GSI_DEBUG_QSB_LOG_0_ADDR, HWIO_IPA_GSI_TOP_GSI_DEBUG_QSB_LOG_0_RMSK)
+#define HWIO_IPA_GSI_TOP_GSI_DEBUG_QSB_LOG_0_INM(m)      \
+        in_dword_masked(HWIO_IPA_GSI_TOP_GSI_DEBUG_QSB_LOG_0_ADDR, m)
+#define HWIO_IPA_GSI_TOP_GSI_DEBUG_QSB_LOG_0_ADDR_31_0_BMSK                                              0xffffffff
+#define HWIO_IPA_GSI_TOP_GSI_DEBUG_QSB_LOG_0_ADDR_31_0_SHFT                                                     0x0
+
+#define HWIO_IPA_GSI_TOP_GSI_DEBUG_QSB_LOG_1_ADDR                                                        (IPA_GSI_TOP_GSI_REG_BASE      + 0x00001068)
+#define HWIO_IPA_GSI_TOP_GSI_DEBUG_QSB_LOG_1_PHYS                                                        (IPA_GSI_TOP_GSI_REG_BASE_PHYS + 0x00001068)
+#define HWIO_IPA_GSI_TOP_GSI_DEBUG_QSB_LOG_1_OFFS                                                        (IPA_GSI_TOP_GSI_REG_BASE_OFFS + 0x00001068)
+#define HWIO_IPA_GSI_TOP_GSI_DEBUG_QSB_LOG_1_RMSK                                                        0xfff7ffff
+#define HWIO_IPA_GSI_TOP_GSI_DEBUG_QSB_LOG_1_ATTR                                                               0x1
+#define HWIO_IPA_GSI_TOP_GSI_DEBUG_QSB_LOG_1_IN          \
+        in_dword_masked(HWIO_IPA_GSI_TOP_GSI_DEBUG_QSB_LOG_1_ADDR, HWIO_IPA_GSI_TOP_GSI_DEBUG_QSB_LOG_1_RMSK)
+#define HWIO_IPA_GSI_TOP_GSI_DEBUG_QSB_LOG_1_INM(m)      \
+        in_dword_masked(HWIO_IPA_GSI_TOP_GSI_DEBUG_QSB_LOG_1_ADDR, m)
+#define HWIO_IPA_GSI_TOP_GSI_DEBUG_QSB_LOG_1_AREQPRIORITY_BMSK                                           0xf0000000
+#define HWIO_IPA_GSI_TOP_GSI_DEBUG_QSB_LOG_1_AREQPRIORITY_SHFT                                                 0x1c
+#define HWIO_IPA_GSI_TOP_GSI_DEBUG_QSB_LOG_1_ASIZE_BMSK                                                   0xf000000
+#define HWIO_IPA_GSI_TOP_GSI_DEBUG_QSB_LOG_1_ASIZE_SHFT                                                        0x18
+#define HWIO_IPA_GSI_TOP_GSI_DEBUG_QSB_LOG_1_ALEN_BMSK                                                     0xf00000
+#define HWIO_IPA_GSI_TOP_GSI_DEBUG_QSB_LOG_1_ALEN_SHFT                                                         0x14
+#define HWIO_IPA_GSI_TOP_GSI_DEBUG_QSB_LOG_1_AOOOWR_BMSK                                                    0x40000
+#define HWIO_IPA_GSI_TOP_GSI_DEBUG_QSB_LOG_1_AOOOWR_SHFT                                                       0x12
+#define HWIO_IPA_GSI_TOP_GSI_DEBUG_QSB_LOG_1_AOOORD_BMSK                                                    0x20000
+#define HWIO_IPA_GSI_TOP_GSI_DEBUG_QSB_LOG_1_AOOORD_SHFT                                                       0x11
+#define HWIO_IPA_GSI_TOP_GSI_DEBUG_QSB_LOG_1_ATRANSIENT_BMSK                                                0x10000
+#define HWIO_IPA_GSI_TOP_GSI_DEBUG_QSB_LOG_1_ATRANSIENT_SHFT                                                   0x10
+#define HWIO_IPA_GSI_TOP_GSI_DEBUG_QSB_LOG_1_ACACHEABLE_BMSK                                                 0x8000
+#define HWIO_IPA_GSI_TOP_GSI_DEBUG_QSB_LOG_1_ACACHEABLE_SHFT                                                    0xf
+#define HWIO_IPA_GSI_TOP_GSI_DEBUG_QSB_LOG_1_ASHARED_BMSK                                                    0x4000
+#define HWIO_IPA_GSI_TOP_GSI_DEBUG_QSB_LOG_1_ASHARED_SHFT                                                       0xe
+#define HWIO_IPA_GSI_TOP_GSI_DEBUG_QSB_LOG_1_ANOALLOCATE_BMSK                                                0x2000
+#define HWIO_IPA_GSI_TOP_GSI_DEBUG_QSB_LOG_1_ANOALLOCATE_SHFT                                                   0xd
+#define HWIO_IPA_GSI_TOP_GSI_DEBUG_QSB_LOG_1_AINNERSHARED_BMSK                                               0x1000
+#define HWIO_IPA_GSI_TOP_GSI_DEBUG_QSB_LOG_1_AINNERSHARED_SHFT                                                  0xc
+#define HWIO_IPA_GSI_TOP_GSI_DEBUG_QSB_LOG_1_ADDR_43_32_BMSK                                                  0xfff
+#define HWIO_IPA_GSI_TOP_GSI_DEBUG_QSB_LOG_1_ADDR_43_32_SHFT                                                    0x0
+
+#define HWIO_IPA_GSI_TOP_GSI_DEBUG_QSB_LOG_2_ADDR                                                        (IPA_GSI_TOP_GSI_REG_BASE      + 0x0000106c)
+#define HWIO_IPA_GSI_TOP_GSI_DEBUG_QSB_LOG_2_PHYS                                                        (IPA_GSI_TOP_GSI_REG_BASE_PHYS + 0x0000106c)
+#define HWIO_IPA_GSI_TOP_GSI_DEBUG_QSB_LOG_2_OFFS                                                        (IPA_GSI_TOP_GSI_REG_BASE_OFFS + 0x0000106c)
+#define HWIO_IPA_GSI_TOP_GSI_DEBUG_QSB_LOG_2_RMSK                                                            0xffff
+#define HWIO_IPA_GSI_TOP_GSI_DEBUG_QSB_LOG_2_ATTR                                                               0x1
+#define HWIO_IPA_GSI_TOP_GSI_DEBUG_QSB_LOG_2_IN          \
+        in_dword_masked(HWIO_IPA_GSI_TOP_GSI_DEBUG_QSB_LOG_2_ADDR, HWIO_IPA_GSI_TOP_GSI_DEBUG_QSB_LOG_2_RMSK)
+#define HWIO_IPA_GSI_TOP_GSI_DEBUG_QSB_LOG_2_INM(m)      \
+        in_dword_masked(HWIO_IPA_GSI_TOP_GSI_DEBUG_QSB_LOG_2_ADDR, m)
+#define HWIO_IPA_GSI_TOP_GSI_DEBUG_QSB_LOG_2_AMEMTYPE_BMSK                                                   0xf000
+#define HWIO_IPA_GSI_TOP_GSI_DEBUG_QSB_LOG_2_AMEMTYPE_SHFT                                                      0xc
+#define HWIO_IPA_GSI_TOP_GSI_DEBUG_QSB_LOG_2_AMMUSID_BMSK                                                     0xfff
+#define HWIO_IPA_GSI_TOP_GSI_DEBUG_QSB_LOG_2_AMMUSID_SHFT                                                       0x0
+
+#define HWIO_IPA_GSI_TOP_GSI_DEBUG_QSB_LOG_LAST_MISC_IDn_ADDR(n)                                         (IPA_GSI_TOP_GSI_REG_BASE      + 0x00001070 + 0x4 * (n))
+#define HWIO_IPA_GSI_TOP_GSI_DEBUG_QSB_LOG_LAST_MISC_IDn_PHYS(n)                                         (IPA_GSI_TOP_GSI_REG_BASE_PHYS + 0x00001070 + 0x4 * (n))
+#define HWIO_IPA_GSI_TOP_GSI_DEBUG_QSB_LOG_LAST_MISC_IDn_OFFS(n)                                         (IPA_GSI_TOP_GSI_REG_BASE_OFFS + 0x00001070 + 0x4 * (n))
+#define HWIO_IPA_GSI_TOP_GSI_DEBUG_QSB_LOG_LAST_MISC_IDn_RMSK                                            0xffffffff
+#define HWIO_IPA_GSI_TOP_GSI_DEBUG_QSB_LOG_LAST_MISC_IDn_MAXn                                                     3
+#define HWIO_IPA_GSI_TOP_GSI_DEBUG_QSB_LOG_LAST_MISC_IDn_ATTR                                                   0x1
+#define HWIO_IPA_GSI_TOP_GSI_DEBUG_QSB_LOG_LAST_MISC_IDn_INI(n)        \
+        in_dword_masked(HWIO_IPA_GSI_TOP_GSI_DEBUG_QSB_LOG_LAST_MISC_IDn_ADDR(n), HWIO_IPA_GSI_TOP_GSI_DEBUG_QSB_LOG_LAST_MISC_IDn_RMSK)
+#define HWIO_IPA_GSI_TOP_GSI_DEBUG_QSB_LOG_LAST_MISC_IDn_INMI(n,mask)    \
+        in_dword_masked(HWIO_IPA_GSI_TOP_GSI_DEBUG_QSB_LOG_LAST_MISC_IDn_ADDR(n), mask)
+#define HWIO_IPA_GSI_TOP_GSI_DEBUG_QSB_LOG_LAST_MISC_IDn_MID_BMSK                                        0xf8000000
+#define HWIO_IPA_GSI_TOP_GSI_DEBUG_QSB_LOG_LAST_MISC_IDn_MID_SHFT                                              0x1b
+#define HWIO_IPA_GSI_TOP_GSI_DEBUG_QSB_LOG_LAST_MISC_IDn_TID_BMSK                                         0x7c00000
+#define HWIO_IPA_GSI_TOP_GSI_DEBUG_QSB_LOG_LAST_MISC_IDn_TID_SHFT                                              0x16
+#define HWIO_IPA_GSI_TOP_GSI_DEBUG_QSB_LOG_LAST_MISC_IDn_WRITE_BMSK                                        0x200000
+#define HWIO_IPA_GSI_TOP_GSI_DEBUG_QSB_LOG_LAST_MISC_IDn_WRITE_SHFT                                            0x15
+#define HWIO_IPA_GSI_TOP_GSI_DEBUG_QSB_LOG_LAST_MISC_IDn_ADDR_20_0_BMSK                                    0x1fffff
+#define HWIO_IPA_GSI_TOP_GSI_DEBUG_QSB_LOG_LAST_MISC_IDn_ADDR_20_0_SHFT                                         0x0
+
+#define HWIO_IPA_GSI_TOP_GSI_DEBUG_SW_RF_n_WRITE_ADDR(n)                                                 (IPA_GSI_TOP_GSI_REG_BASE      + 0x00001080 + 0x4 * (n))
+#define HWIO_IPA_GSI_TOP_GSI_DEBUG_SW_RF_n_WRITE_PHYS(n)                                                 (IPA_GSI_TOP_GSI_REG_BASE_PHYS + 0x00001080 + 0x4 * (n))
+#define HWIO_IPA_GSI_TOP_GSI_DEBUG_SW_RF_n_WRITE_OFFS(n)                                                 (IPA_GSI_TOP_GSI_REG_BASE_OFFS + 0x00001080 + 0x4 * (n))
+#define HWIO_IPA_GSI_TOP_GSI_DEBUG_SW_RF_n_WRITE_RMSK                                                    0xffffffff
+#define HWIO_IPA_GSI_TOP_GSI_DEBUG_SW_RF_n_WRITE_MAXn                                                            31
+#define HWIO_IPA_GSI_TOP_GSI_DEBUG_SW_RF_n_WRITE_ATTR                                                           0x2
+#define HWIO_IPA_GSI_TOP_GSI_DEBUG_SW_RF_n_WRITE_OUTI(n,val)    \
+        out_dword(HWIO_IPA_GSI_TOP_GSI_DEBUG_SW_RF_n_WRITE_ADDR(n),val)
+#define HWIO_IPA_GSI_TOP_GSI_DEBUG_SW_RF_n_WRITE_DATA_IN_BMSK                                            0xffffffff
+#define HWIO_IPA_GSI_TOP_GSI_DEBUG_SW_RF_n_WRITE_DATA_IN_SHFT                                                   0x0
+
+#define HWIO_IPA_GSI_TOP_GSI_DEBUG_SW_RF_n_READ_ADDR(n)                                                  (IPA_GSI_TOP_GSI_REG_BASE      + 0x00001100 + 0x4 * (n))
+#define HWIO_IPA_GSI_TOP_GSI_DEBUG_SW_RF_n_READ_PHYS(n)                                                  (IPA_GSI_TOP_GSI_REG_BASE_PHYS + 0x00001100 + 0x4 * (n))
+#define HWIO_IPA_GSI_TOP_GSI_DEBUG_SW_RF_n_READ_OFFS(n)                                                  (IPA_GSI_TOP_GSI_REG_BASE_OFFS + 0x00001100 + 0x4 * (n))
+#define HWIO_IPA_GSI_TOP_GSI_DEBUG_SW_RF_n_READ_RMSK                                                     0xffffffff
+#define HWIO_IPA_GSI_TOP_GSI_DEBUG_SW_RF_n_READ_MAXn                                                             31
+#define HWIO_IPA_GSI_TOP_GSI_DEBUG_SW_RF_n_READ_ATTR                                                            0x1
+#define HWIO_IPA_GSI_TOP_GSI_DEBUG_SW_RF_n_READ_INI(n)        \
+        in_dword_masked(HWIO_IPA_GSI_TOP_GSI_DEBUG_SW_RF_n_READ_ADDR(n), HWIO_IPA_GSI_TOP_GSI_DEBUG_SW_RF_n_READ_RMSK)
+#define HWIO_IPA_GSI_TOP_GSI_DEBUG_SW_RF_n_READ_INMI(n,mask)    \
+        in_dword_masked(HWIO_IPA_GSI_TOP_GSI_DEBUG_SW_RF_n_READ_ADDR(n), mask)
+#define HWIO_IPA_GSI_TOP_GSI_DEBUG_SW_RF_n_READ_RF_REG_BMSK                                              0xffffffff
+#define HWIO_IPA_GSI_TOP_GSI_DEBUG_SW_RF_n_READ_RF_REG_SHFT                                                     0x0
+
+#define HWIO_IPA_GSI_TOP_GSI_DEBUG_COUNTER_CFGn_ADDR(n)                                                  (IPA_GSI_TOP_GSI_REG_BASE      + 0x00001180 + 0x4 * (n))
+#define HWIO_IPA_GSI_TOP_GSI_DEBUG_COUNTER_CFGn_PHYS(n)                                                  (IPA_GSI_TOP_GSI_REG_BASE_PHYS + 0x00001180 + 0x4 * (n))
+#define HWIO_IPA_GSI_TOP_GSI_DEBUG_COUNTER_CFGn_OFFS(n)                                                  (IPA_GSI_TOP_GSI_REG_BASE_OFFS + 0x00001180 + 0x4 * (n))
+#define HWIO_IPA_GSI_TOP_GSI_DEBUG_COUNTER_CFGn_RMSK                                                       0x1fffff
+#define HWIO_IPA_GSI_TOP_GSI_DEBUG_COUNTER_CFGn_MAXn                                                              7
+#define HWIO_IPA_GSI_TOP_GSI_DEBUG_COUNTER_CFGn_ATTR                                                            0x3
+#define HWIO_IPA_GSI_TOP_GSI_DEBUG_COUNTER_CFGn_INI(n)        \
+        in_dword_masked(HWIO_IPA_GSI_TOP_GSI_DEBUG_COUNTER_CFGn_ADDR(n), HWIO_IPA_GSI_TOP_GSI_DEBUG_COUNTER_CFGn_RMSK)
+#define HWIO_IPA_GSI_TOP_GSI_DEBUG_COUNTER_CFGn_INMI(n,mask)    \
+        in_dword_masked(HWIO_IPA_GSI_TOP_GSI_DEBUG_COUNTER_CFGn_ADDR(n), mask)
+#define HWIO_IPA_GSI_TOP_GSI_DEBUG_COUNTER_CFGn_OUTI(n,val)    \
+        out_dword(HWIO_IPA_GSI_TOP_GSI_DEBUG_COUNTER_CFGn_ADDR(n),val)
+#define HWIO_IPA_GSI_TOP_GSI_DEBUG_COUNTER_CFGn_OUTMI(n,mask,val) \
+        out_dword_masked_ns(HWIO_IPA_GSI_TOP_GSI_DEBUG_COUNTER_CFGn_ADDR(n),mask,val,HWIO_IPA_GSI_TOP_GSI_DEBUG_COUNTER_CFGn_INI(n))
+#define HWIO_IPA_GSI_TOP_GSI_DEBUG_COUNTER_CFGn_CHAIN_BMSK                                                 0x100000
+#define HWIO_IPA_GSI_TOP_GSI_DEBUG_COUNTER_CFGn_CHAIN_SHFT                                                     0x14
+#define HWIO_IPA_GSI_TOP_GSI_DEBUG_COUNTER_CFGn_VIRTUAL_CHNL_BMSK                                           0xff000
+#define HWIO_IPA_GSI_TOP_GSI_DEBUG_COUNTER_CFGn_VIRTUAL_CHNL_SHFT                                               0xc
+#define HWIO_IPA_GSI_TOP_GSI_DEBUG_COUNTER_CFGn_EE_BMSK                                                       0xf00
+#define HWIO_IPA_GSI_TOP_GSI_DEBUG_COUNTER_CFGn_EE_SHFT                                                         0x8
+#define HWIO_IPA_GSI_TOP_GSI_DEBUG_COUNTER_CFGn_EVNT_TYPE_BMSK                                                 0xf8
+#define HWIO_IPA_GSI_TOP_GSI_DEBUG_COUNTER_CFGn_EVNT_TYPE_SHFT                                                  0x3
+#define HWIO_IPA_GSI_TOP_GSI_DEBUG_COUNTER_CFGn_CLR_AT_READ_BMSK                                                0x4
+#define HWIO_IPA_GSI_TOP_GSI_DEBUG_COUNTER_CFGn_CLR_AT_READ_SHFT                                                0x2
+#define HWIO_IPA_GSI_TOP_GSI_DEBUG_COUNTER_CFGn_STOP_AT_WRAP_ARND_BMSK                                          0x2
+#define HWIO_IPA_GSI_TOP_GSI_DEBUG_COUNTER_CFGn_STOP_AT_WRAP_ARND_SHFT                                          0x1
+#define HWIO_IPA_GSI_TOP_GSI_DEBUG_COUNTER_CFGn_ENABLE_BMSK                                                     0x1
+#define HWIO_IPA_GSI_TOP_GSI_DEBUG_COUNTER_CFGn_ENABLE_SHFT                                                     0x0
+
+#define HWIO_IPA_GSI_TOP_GSI_DEBUG_COUNTERn_ADDR(n)                                                      (IPA_GSI_TOP_GSI_REG_BASE      + 0x000011a0 + 0x4 * (n))
+#define HWIO_IPA_GSI_TOP_GSI_DEBUG_COUNTERn_PHYS(n)                                                      (IPA_GSI_TOP_GSI_REG_BASE_PHYS + 0x000011a0 + 0x4 * (n))
+#define HWIO_IPA_GSI_TOP_GSI_DEBUG_COUNTERn_OFFS(n)                                                      (IPA_GSI_TOP_GSI_REG_BASE_OFFS + 0x000011a0 + 0x4 * (n))
+#define HWIO_IPA_GSI_TOP_GSI_DEBUG_COUNTERn_RMSK                                                             0xffff
+#define HWIO_IPA_GSI_TOP_GSI_DEBUG_COUNTERn_MAXn                                                                  7
+#define HWIO_IPA_GSI_TOP_GSI_DEBUG_COUNTERn_ATTR                                                                0x1
+#define HWIO_IPA_GSI_TOP_GSI_DEBUG_COUNTERn_INI(n)        \
+        in_dword_masked(HWIO_IPA_GSI_TOP_GSI_DEBUG_COUNTERn_ADDR(n), HWIO_IPA_GSI_TOP_GSI_DEBUG_COUNTERn_RMSK)
+#define HWIO_IPA_GSI_TOP_GSI_DEBUG_COUNTERn_INMI(n,mask)    \
+        in_dword_masked(HWIO_IPA_GSI_TOP_GSI_DEBUG_COUNTERn_ADDR(n), mask)
+#define HWIO_IPA_GSI_TOP_GSI_DEBUG_COUNTERn_COUNTER_VALUE_BMSK                                               0xffff
+#define HWIO_IPA_GSI_TOP_GSI_DEBUG_COUNTERn_COUNTER_VALUE_SHFT                                                  0x0
+
+#define HWIO_IPA_GSI_TOP_GSI_DEBUG_SW_MSK_REG_n_SEC_k_WR_ADDR(n,k)                                       (IPA_GSI_TOP_GSI_REG_BASE      + 0x000011c0 + 0x4 * (n) + 0x24 * (k))
+#define HWIO_IPA_GSI_TOP_GSI_DEBUG_SW_MSK_REG_n_SEC_k_WR_PHYS(n,k)                                       (IPA_GSI_TOP_GSI_REG_BASE_PHYS + 0x000011c0 + 0x4 * (n) + 0x24 * (k))
+#define HWIO_IPA_GSI_TOP_GSI_DEBUG_SW_MSK_REG_n_SEC_k_WR_OFFS(n,k)                                       (IPA_GSI_TOP_GSI_REG_BASE_OFFS + 0x000011c0 + 0x4 * (n) + 0x24 * (k))
+#define HWIO_IPA_GSI_TOP_GSI_DEBUG_SW_MSK_REG_n_SEC_k_WR_RMSK                                            0xffffffff
+#define HWIO_IPA_GSI_TOP_GSI_DEBUG_SW_MSK_REG_n_SEC_k_WR_MAXn                                                     8
+#define HWIO_IPA_GSI_TOP_GSI_DEBUG_SW_MSK_REG_n_SEC_k_WR_MAXk                                                     1
+#define HWIO_IPA_GSI_TOP_GSI_DEBUG_SW_MSK_REG_n_SEC_k_WR_ATTR                                                   0x2
+#define HWIO_IPA_GSI_TOP_GSI_DEBUG_SW_MSK_REG_n_SEC_k_WR_OUTI2(n,k,val)    \
+        out_dword(HWIO_IPA_GSI_TOP_GSI_DEBUG_SW_MSK_REG_n_SEC_k_WR_ADDR(n,k),val)
+#define HWIO_IPA_GSI_TOP_GSI_DEBUG_SW_MSK_REG_n_SEC_k_WR_DATA_IN_BMSK                                    0xffffffff
+#define HWIO_IPA_GSI_TOP_GSI_DEBUG_SW_MSK_REG_n_SEC_k_WR_DATA_IN_SHFT                                           0x0
+
+#define HWIO_IPA_GSI_TOP_GSI_DEBUG_SW_MSK_REG_n_SEC_k_RD_ADDR(n,k)                                       (IPA_GSI_TOP_GSI_REG_BASE      + 0x000012e0 + 0x4 * (n) + 0x24 * (k))
+#define HWIO_IPA_GSI_TOP_GSI_DEBUG_SW_MSK_REG_n_SEC_k_RD_PHYS(n,k)                                       (IPA_GSI_TOP_GSI_REG_BASE_PHYS + 0x000012e0 + 0x4 * (n) + 0x24 * (k))
+#define HWIO_IPA_GSI_TOP_GSI_DEBUG_SW_MSK_REG_n_SEC_k_RD_OFFS(n,k)                                       (IPA_GSI_TOP_GSI_REG_BASE_OFFS + 0x000012e0 + 0x4 * (n) + 0x24 * (k))
+#define HWIO_IPA_GSI_TOP_GSI_DEBUG_SW_MSK_REG_n_SEC_k_RD_RMSK                                            0xffffffff
+#define HWIO_IPA_GSI_TOP_GSI_DEBUG_SW_MSK_REG_n_SEC_k_RD_MAXn                                                     8
+#define HWIO_IPA_GSI_TOP_GSI_DEBUG_SW_MSK_REG_n_SEC_k_RD_MAXk                                                     1
+#define HWIO_IPA_GSI_TOP_GSI_DEBUG_SW_MSK_REG_n_SEC_k_RD_ATTR                                                   0x1
+#define HWIO_IPA_GSI_TOP_GSI_DEBUG_SW_MSK_REG_n_SEC_k_RD_INI2(n,k)        \
+        in_dword_masked(HWIO_IPA_GSI_TOP_GSI_DEBUG_SW_MSK_REG_n_SEC_k_RD_ADDR(n,k), HWIO_IPA_GSI_TOP_GSI_DEBUG_SW_MSK_REG_n_SEC_k_RD_RMSK)
+#define HWIO_IPA_GSI_TOP_GSI_DEBUG_SW_MSK_REG_n_SEC_k_RD_INMI2(n,k,mask)    \
+        in_dword_masked(HWIO_IPA_GSI_TOP_GSI_DEBUG_SW_MSK_REG_n_SEC_k_RD_ADDR(n,k), mask)
+#define HWIO_IPA_GSI_TOP_GSI_DEBUG_SW_MSK_REG_n_SEC_k_RD_MSK_REG_BMSK                                    0xffffffff
+#define HWIO_IPA_GSI_TOP_GSI_DEBUG_SW_MSK_REG_n_SEC_k_RD_MSK_REG_SHFT                                           0x0
+
+#define HWIO_IPA_GSI_TOP_GSI_DEBUG_EE_n_CH_k_VP_TABLE_ADDR(n,k)                                          (IPA_GSI_TOP_GSI_REG_BASE      + 0x00001400 + 0x80 * (n) + 0x4 * (k))
+#define HWIO_IPA_GSI_TOP_GSI_DEBUG_EE_n_CH_k_VP_TABLE_PHYS(n,k)                                          (IPA_GSI_TOP_GSI_REG_BASE_PHYS + 0x00001400 + 0x80 * (n) + 0x4 * (k))
+#define HWIO_IPA_GSI_TOP_GSI_DEBUG_EE_n_CH_k_VP_TABLE_OFFS(n,k)                                          (IPA_GSI_TOP_GSI_REG_BASE_OFFS + 0x00001400 + 0x80 * (n) + 0x4 * (k))
+#define HWIO_IPA_GSI_TOP_GSI_DEBUG_EE_n_CH_k_VP_TABLE_RMSK                                                    0x1ff
+#define HWIO_IPA_GSI_TOP_GSI_DEBUG_EE_n_CH_k_VP_TABLE_MAXn                                                        3
+#define HWIO_IPA_GSI_TOP_GSI_DEBUG_EE_n_CH_k_VP_TABLE_MAXk                                                       27
+#define HWIO_IPA_GSI_TOP_GSI_DEBUG_EE_n_CH_k_VP_TABLE_ATTR                                                      0x1
+#define HWIO_IPA_GSI_TOP_GSI_DEBUG_EE_n_CH_k_VP_TABLE_INI2(n,k)        \
+        in_dword_masked(HWIO_IPA_GSI_TOP_GSI_DEBUG_EE_n_CH_k_VP_TABLE_ADDR(n,k), HWIO_IPA_GSI_TOP_GSI_DEBUG_EE_n_CH_k_VP_TABLE_RMSK)
+#define HWIO_IPA_GSI_TOP_GSI_DEBUG_EE_n_CH_k_VP_TABLE_INMI2(n,k,mask)    \
+        in_dword_masked(HWIO_IPA_GSI_TOP_GSI_DEBUG_EE_n_CH_k_VP_TABLE_ADDR(n,k), mask)
+#define HWIO_IPA_GSI_TOP_GSI_DEBUG_EE_n_CH_k_VP_TABLE_VALID_BMSK                                              0x100
+#define HWIO_IPA_GSI_TOP_GSI_DEBUG_EE_n_CH_k_VP_TABLE_VALID_SHFT                                                0x8
+#define HWIO_IPA_GSI_TOP_GSI_DEBUG_EE_n_CH_k_VP_TABLE_PHY_CH_BMSK                                              0xff
+#define HWIO_IPA_GSI_TOP_GSI_DEBUG_EE_n_CH_k_VP_TABLE_PHY_CH_SHFT                                               0x0
+
+#define HWIO_IPA_GSI_TOP_GSI_DEBUG_EE_n_EV_k_VP_TABLE_ADDR(n,k)                                          (IPA_GSI_TOP_GSI_REG_BASE      + 0x00001600 + 0x100 * (n) + 0x4 * (k))
+#define HWIO_IPA_GSI_TOP_GSI_DEBUG_EE_n_EV_k_VP_TABLE_PHYS(n,k)                                          (IPA_GSI_TOP_GSI_REG_BASE_PHYS + 0x00001600 + 0x100 * (n) + 0x4 * (k))
+#define HWIO_IPA_GSI_TOP_GSI_DEBUG_EE_n_EV_k_VP_TABLE_OFFS(n,k)                                          (IPA_GSI_TOP_GSI_REG_BASE_OFFS + 0x00001600 + 0x100 * (n) + 0x4 * (k))
+#define HWIO_IPA_GSI_TOP_GSI_DEBUG_EE_n_EV_k_VP_TABLE_RMSK                                                    0x1ff
+#define HWIO_IPA_GSI_TOP_GSI_DEBUG_EE_n_EV_k_VP_TABLE_MAXn                                                        3
+#define HWIO_IPA_GSI_TOP_GSI_DEBUG_EE_n_EV_k_VP_TABLE_MAXk                                                       26
+#define HWIO_IPA_GSI_TOP_GSI_DEBUG_EE_n_EV_k_VP_TABLE_ATTR                                                      0x1
+#define HWIO_IPA_GSI_TOP_GSI_DEBUG_EE_n_EV_k_VP_TABLE_INI2(n,k)        \
+        in_dword_masked(HWIO_IPA_GSI_TOP_GSI_DEBUG_EE_n_EV_k_VP_TABLE_ADDR(n,k), HWIO_IPA_GSI_TOP_GSI_DEBUG_EE_n_EV_k_VP_TABLE_RMSK)
+#define HWIO_IPA_GSI_TOP_GSI_DEBUG_EE_n_EV_k_VP_TABLE_INMI2(n,k,mask)    \
+        in_dword_masked(HWIO_IPA_GSI_TOP_GSI_DEBUG_EE_n_EV_k_VP_TABLE_ADDR(n,k), mask)
+#define HWIO_IPA_GSI_TOP_GSI_DEBUG_EE_n_EV_k_VP_TABLE_VALID_BMSK                                              0x100
+#define HWIO_IPA_GSI_TOP_GSI_DEBUG_EE_n_EV_k_VP_TABLE_VALID_SHFT                                                0x8
+#define HWIO_IPA_GSI_TOP_GSI_DEBUG_EE_n_EV_k_VP_TABLE_PHY_EV_CH_BMSK                                           0xff
+#define HWIO_IPA_GSI_TOP_GSI_DEBUG_EE_n_EV_k_VP_TABLE_PHY_EV_CH_SHFT                                            0x0
+
+#define HWIO_IPA_GSI_TOP_GSI_DEBUG_REE_PREFETCH_BUF_CH_ID_ADDR                                           (IPA_GSI_TOP_GSI_REG_BASE      + 0x00001a54)
+#define HWIO_IPA_GSI_TOP_GSI_DEBUG_REE_PREFETCH_BUF_CH_ID_PHYS                                           (IPA_GSI_TOP_GSI_REG_BASE_PHYS + 0x00001a54)
+#define HWIO_IPA_GSI_TOP_GSI_DEBUG_REE_PREFETCH_BUF_CH_ID_OFFS                                           (IPA_GSI_TOP_GSI_REG_BASE_OFFS + 0x00001a54)
+#define HWIO_IPA_GSI_TOP_GSI_DEBUG_REE_PREFETCH_BUF_CH_ID_RMSK                                                 0xff
+#define HWIO_IPA_GSI_TOP_GSI_DEBUG_REE_PREFETCH_BUF_CH_ID_ATTR                                                  0x3
+#define HWIO_IPA_GSI_TOP_GSI_DEBUG_REE_PREFETCH_BUF_CH_ID_IN          \
+        in_dword_masked(HWIO_IPA_GSI_TOP_GSI_DEBUG_REE_PREFETCH_BUF_CH_ID_ADDR, HWIO_IPA_GSI_TOP_GSI_DEBUG_REE_PREFETCH_BUF_CH_ID_RMSK)
+#define HWIO_IPA_GSI_TOP_GSI_DEBUG_REE_PREFETCH_BUF_CH_ID_INM(m)      \
+        in_dword_masked(HWIO_IPA_GSI_TOP_GSI_DEBUG_REE_PREFETCH_BUF_CH_ID_ADDR, m)
+#define HWIO_IPA_GSI_TOP_GSI_DEBUG_REE_PREFETCH_BUF_CH_ID_OUT(v)      \
+        out_dword(HWIO_IPA_GSI_TOP_GSI_DEBUG_REE_PREFETCH_BUF_CH_ID_ADDR,v)
+#define HWIO_IPA_GSI_TOP_GSI_DEBUG_REE_PREFETCH_BUF_CH_ID_OUTM(m,v) \
+        out_dword_masked_ns(HWIO_IPA_GSI_TOP_GSI_DEBUG_REE_PREFETCH_BUF_CH_ID_ADDR,m,v,HWIO_IPA_GSI_TOP_GSI_DEBUG_REE_PREFETCH_BUF_CH_ID_IN)
+#define HWIO_IPA_GSI_TOP_GSI_DEBUG_REE_PREFETCH_BUF_CH_ID_PREFETCH_BUF_CH_ID_BMSK                              0xff
+#define HWIO_IPA_GSI_TOP_GSI_DEBUG_REE_PREFETCH_BUF_CH_ID_PREFETCH_BUF_CH_ID_SHFT                               0x0
+
+#define HWIO_IPA_GSI_TOP_GSI_DEBUG_REE_PREFETCH_BUF_STATUS_ADDR                                          (IPA_GSI_TOP_GSI_REG_BASE      + 0x00001a58)
+#define HWIO_IPA_GSI_TOP_GSI_DEBUG_REE_PREFETCH_BUF_STATUS_PHYS                                          (IPA_GSI_TOP_GSI_REG_BASE_PHYS + 0x00001a58)
+#define HWIO_IPA_GSI_TOP_GSI_DEBUG_REE_PREFETCH_BUF_STATUS_OFFS                                          (IPA_GSI_TOP_GSI_REG_BASE_OFFS + 0x00001a58)
+#define HWIO_IPA_GSI_TOP_GSI_DEBUG_REE_PREFETCH_BUF_STATUS_RMSK                                          0xffffffff
+#define HWIO_IPA_GSI_TOP_GSI_DEBUG_REE_PREFETCH_BUF_STATUS_ATTR                                                 0x1
+#define HWIO_IPA_GSI_TOP_GSI_DEBUG_REE_PREFETCH_BUF_STATUS_IN          \
+        in_dword_masked(HWIO_IPA_GSI_TOP_GSI_DEBUG_REE_PREFETCH_BUF_STATUS_ADDR, HWIO_IPA_GSI_TOP_GSI_DEBUG_REE_PREFETCH_BUF_STATUS_RMSK)
+#define HWIO_IPA_GSI_TOP_GSI_DEBUG_REE_PREFETCH_BUF_STATUS_INM(m)      \
+        in_dword_masked(HWIO_IPA_GSI_TOP_GSI_DEBUG_REE_PREFETCH_BUF_STATUS_ADDR, m)
+#define HWIO_IPA_GSI_TOP_GSI_DEBUG_REE_PREFETCH_BUF_STATUS_PREFETCH_BUF_STATUS_BMSK                      0xffffffff
+#define HWIO_IPA_GSI_TOP_GSI_DEBUG_REE_PREFETCH_BUF_STATUS_PREFETCH_BUF_STATUS_SHFT                             0x0
+
+#define HWIO_IPA_GSI_TOP_GSI_MCS_PROFILING_BP_CNT_LSB_ADDR                                               (IPA_GSI_TOP_GSI_REG_BASE      + 0x00001a5c)
+#define HWIO_IPA_GSI_TOP_GSI_MCS_PROFILING_BP_CNT_LSB_PHYS                                               (IPA_GSI_TOP_GSI_REG_BASE_PHYS + 0x00001a5c)
+#define HWIO_IPA_GSI_TOP_GSI_MCS_PROFILING_BP_CNT_LSB_OFFS                                               (IPA_GSI_TOP_GSI_REG_BASE_OFFS + 0x00001a5c)
+#define HWIO_IPA_GSI_TOP_GSI_MCS_PROFILING_BP_CNT_LSB_RMSK                                               0xffffffff
+#define HWIO_IPA_GSI_TOP_GSI_MCS_PROFILING_BP_CNT_LSB_ATTR                                                      0x1
+#define HWIO_IPA_GSI_TOP_GSI_MCS_PROFILING_BP_CNT_LSB_IN          \
+        in_dword_masked(HWIO_IPA_GSI_TOP_GSI_MCS_PROFILING_BP_CNT_LSB_ADDR, HWIO_IPA_GSI_TOP_GSI_MCS_PROFILING_BP_CNT_LSB_RMSK)
+#define HWIO_IPA_GSI_TOP_GSI_MCS_PROFILING_BP_CNT_LSB_INM(m)      \
+        in_dword_masked(HWIO_IPA_GSI_TOP_GSI_MCS_PROFILING_BP_CNT_LSB_ADDR, m)
+#define HWIO_IPA_GSI_TOP_GSI_MCS_PROFILING_BP_CNT_LSB_BP_CNT_LSB_BMSK                                    0xffffffff
+#define HWIO_IPA_GSI_TOP_GSI_MCS_PROFILING_BP_CNT_LSB_BP_CNT_LSB_SHFT                                           0x0
+
+#define HWIO_IPA_GSI_TOP_GSI_MCS_PROFILING_BP_CNT_MSB_ADDR                                               (IPA_GSI_TOP_GSI_REG_BASE      + 0x00001a60)
+#define HWIO_IPA_GSI_TOP_GSI_MCS_PROFILING_BP_CNT_MSB_PHYS                                               (IPA_GSI_TOP_GSI_REG_BASE_PHYS + 0x00001a60)
+#define HWIO_IPA_GSI_TOP_GSI_MCS_PROFILING_BP_CNT_MSB_OFFS                                               (IPA_GSI_TOP_GSI_REG_BASE_OFFS + 0x00001a60)
+#define HWIO_IPA_GSI_TOP_GSI_MCS_PROFILING_BP_CNT_MSB_RMSK                                                      0xf
+#define HWIO_IPA_GSI_TOP_GSI_MCS_PROFILING_BP_CNT_MSB_ATTR                                                      0x1
+#define HWIO_IPA_GSI_TOP_GSI_MCS_PROFILING_BP_CNT_MSB_IN          \
+        in_dword_masked(HWIO_IPA_GSI_TOP_GSI_MCS_PROFILING_BP_CNT_MSB_ADDR, HWIO_IPA_GSI_TOP_GSI_MCS_PROFILING_BP_CNT_MSB_RMSK)
+#define HWIO_IPA_GSI_TOP_GSI_MCS_PROFILING_BP_CNT_MSB_INM(m)      \
+        in_dword_masked(HWIO_IPA_GSI_TOP_GSI_MCS_PROFILING_BP_CNT_MSB_ADDR, m)
+#define HWIO_IPA_GSI_TOP_GSI_MCS_PROFILING_BP_CNT_MSB_BP_CNT_MSB_BMSK                                           0xf
+#define HWIO_IPA_GSI_TOP_GSI_MCS_PROFILING_BP_CNT_MSB_BP_CNT_MSB_SHFT                                           0x0
+
+#define HWIO_IPA_GSI_TOP_GSI_MCS_PROFILING_BP_AND_PENDING_CNT_LSB_ADDR                                   (IPA_GSI_TOP_GSI_REG_BASE      + 0x00001a64)
+#define HWIO_IPA_GSI_TOP_GSI_MCS_PROFILING_BP_AND_PENDING_CNT_LSB_PHYS                                   (IPA_GSI_TOP_GSI_REG_BASE_PHYS + 0x00001a64)
+#define HWIO_IPA_GSI_TOP_GSI_MCS_PROFILING_BP_AND_PENDING_CNT_LSB_OFFS                                   (IPA_GSI_TOP_GSI_REG_BASE_OFFS + 0x00001a64)
+#define HWIO_IPA_GSI_TOP_GSI_MCS_PROFILING_BP_AND_PENDING_CNT_LSB_RMSK                                   0xffffffff
+#define HWIO_IPA_GSI_TOP_GSI_MCS_PROFILING_BP_AND_PENDING_CNT_LSB_ATTR                                          0x1
+#define HWIO_IPA_GSI_TOP_GSI_MCS_PROFILING_BP_AND_PENDING_CNT_LSB_IN          \
+        in_dword_masked(HWIO_IPA_GSI_TOP_GSI_MCS_PROFILING_BP_AND_PENDING_CNT_LSB_ADDR, HWIO_IPA_GSI_TOP_GSI_MCS_PROFILING_BP_AND_PENDING_CNT_LSB_RMSK)
+#define HWIO_IPA_GSI_TOP_GSI_MCS_PROFILING_BP_AND_PENDING_CNT_LSB_INM(m)      \
+        in_dword_masked(HWIO_IPA_GSI_TOP_GSI_MCS_PROFILING_BP_AND_PENDING_CNT_LSB_ADDR, m)
+#define HWIO_IPA_GSI_TOP_GSI_MCS_PROFILING_BP_AND_PENDING_CNT_LSB_BP_AND_PENDING_CNT_LSB_BMSK            0xffffffff
+#define HWIO_IPA_GSI_TOP_GSI_MCS_PROFILING_BP_AND_PENDING_CNT_LSB_BP_AND_PENDING_CNT_LSB_SHFT                   0x0
+
+#define HWIO_IPA_GSI_TOP_GSI_MCS_PROFILING_BP_AND_PENDING_CNT_MSB_ADDR                                   (IPA_GSI_TOP_GSI_REG_BASE      + 0x00001a68)
+#define HWIO_IPA_GSI_TOP_GSI_MCS_PROFILING_BP_AND_PENDING_CNT_MSB_PHYS                                   (IPA_GSI_TOP_GSI_REG_BASE_PHYS + 0x00001a68)
+#define HWIO_IPA_GSI_TOP_GSI_MCS_PROFILING_BP_AND_PENDING_CNT_MSB_OFFS                                   (IPA_GSI_TOP_GSI_REG_BASE_OFFS + 0x00001a68)
+#define HWIO_IPA_GSI_TOP_GSI_MCS_PROFILING_BP_AND_PENDING_CNT_MSB_RMSK                                          0xf
+#define HWIO_IPA_GSI_TOP_GSI_MCS_PROFILING_BP_AND_PENDING_CNT_MSB_ATTR                                          0x1
+#define HWIO_IPA_GSI_TOP_GSI_MCS_PROFILING_BP_AND_PENDING_CNT_MSB_IN          \
+        in_dword_masked(HWIO_IPA_GSI_TOP_GSI_MCS_PROFILING_BP_AND_PENDING_CNT_MSB_ADDR, HWIO_IPA_GSI_TOP_GSI_MCS_PROFILING_BP_AND_PENDING_CNT_MSB_RMSK)
+#define HWIO_IPA_GSI_TOP_GSI_MCS_PROFILING_BP_AND_PENDING_CNT_MSB_INM(m)      \
+        in_dword_masked(HWIO_IPA_GSI_TOP_GSI_MCS_PROFILING_BP_AND_PENDING_CNT_MSB_ADDR, m)
+#define HWIO_IPA_GSI_TOP_GSI_MCS_PROFILING_BP_AND_PENDING_CNT_MSB_BP_AND_PENDING_CNT_MSB_BMSK                   0xf
+#define HWIO_IPA_GSI_TOP_GSI_MCS_PROFILING_BP_AND_PENDING_CNT_MSB_BP_AND_PENDING_CNT_MSB_SHFT                   0x0
+
+#define HWIO_IPA_GSI_TOP_GSI_MCS_PROFILING_MCS_BUSY_CNT_LSB_ADDR                                         (IPA_GSI_TOP_GSI_REG_BASE      + 0x00001a6c)
+#define HWIO_IPA_GSI_TOP_GSI_MCS_PROFILING_MCS_BUSY_CNT_LSB_PHYS                                         (IPA_GSI_TOP_GSI_REG_BASE_PHYS + 0x00001a6c)
+#define HWIO_IPA_GSI_TOP_GSI_MCS_PROFILING_MCS_BUSY_CNT_LSB_OFFS                                         (IPA_GSI_TOP_GSI_REG_BASE_OFFS + 0x00001a6c)
+#define HWIO_IPA_GSI_TOP_GSI_MCS_PROFILING_MCS_BUSY_CNT_LSB_RMSK                                         0xffffffff
+#define HWIO_IPA_GSI_TOP_GSI_MCS_PROFILING_MCS_BUSY_CNT_LSB_ATTR                                                0x1
+#define HWIO_IPA_GSI_TOP_GSI_MCS_PROFILING_MCS_BUSY_CNT_LSB_IN          \
+        in_dword_masked(HWIO_IPA_GSI_TOP_GSI_MCS_PROFILING_MCS_BUSY_CNT_LSB_ADDR, HWIO_IPA_GSI_TOP_GSI_MCS_PROFILING_MCS_BUSY_CNT_LSB_RMSK)
+#define HWIO_IPA_GSI_TOP_GSI_MCS_PROFILING_MCS_BUSY_CNT_LSB_INM(m)      \
+        in_dword_masked(HWIO_IPA_GSI_TOP_GSI_MCS_PROFILING_MCS_BUSY_CNT_LSB_ADDR, m)
+#define HWIO_IPA_GSI_TOP_GSI_MCS_PROFILING_MCS_BUSY_CNT_LSB_MCS_BUSY_CNT_LSB_BMSK                        0xffffffff
+#define HWIO_IPA_GSI_TOP_GSI_MCS_PROFILING_MCS_BUSY_CNT_LSB_MCS_BUSY_CNT_LSB_SHFT                               0x0
+
+#define HWIO_IPA_GSI_TOP_GSI_MCS_PROFILING_MCS_BUSY_CNT_MSB_ADDR                                         (IPA_GSI_TOP_GSI_REG_BASE      + 0x00001a70)
+#define HWIO_IPA_GSI_TOP_GSI_MCS_PROFILING_MCS_BUSY_CNT_MSB_PHYS                                         (IPA_GSI_TOP_GSI_REG_BASE_PHYS + 0x00001a70)
+#define HWIO_IPA_GSI_TOP_GSI_MCS_PROFILING_MCS_BUSY_CNT_MSB_OFFS                                         (IPA_GSI_TOP_GSI_REG_BASE_OFFS + 0x00001a70)
+#define HWIO_IPA_GSI_TOP_GSI_MCS_PROFILING_MCS_BUSY_CNT_MSB_RMSK                                                0xf
+#define HWIO_IPA_GSI_TOP_GSI_MCS_PROFILING_MCS_BUSY_CNT_MSB_ATTR                                                0x1
+#define HWIO_IPA_GSI_TOP_GSI_MCS_PROFILING_MCS_BUSY_CNT_MSB_IN          \
+        in_dword_masked(HWIO_IPA_GSI_TOP_GSI_MCS_PROFILING_MCS_BUSY_CNT_MSB_ADDR, HWIO_IPA_GSI_TOP_GSI_MCS_PROFILING_MCS_BUSY_CNT_MSB_RMSK)
+#define HWIO_IPA_GSI_TOP_GSI_MCS_PROFILING_MCS_BUSY_CNT_MSB_INM(m)      \
+        in_dword_masked(HWIO_IPA_GSI_TOP_GSI_MCS_PROFILING_MCS_BUSY_CNT_MSB_ADDR, m)
+#define HWIO_IPA_GSI_TOP_GSI_MCS_PROFILING_MCS_BUSY_CNT_MSB_MCS_BUSY_CNT_MSB_BMSK                               0xf
+#define HWIO_IPA_GSI_TOP_GSI_MCS_PROFILING_MCS_BUSY_CNT_MSB_MCS_BUSY_CNT_MSB_SHFT                               0x0
+
+#define HWIO_IPA_GSI_TOP_GSI_MCS_PROFILING_MCS_IDLE_CNT_LSB_ADDR                                         (IPA_GSI_TOP_GSI_REG_BASE      + 0x00001a74)
+#define HWIO_IPA_GSI_TOP_GSI_MCS_PROFILING_MCS_IDLE_CNT_LSB_PHYS                                         (IPA_GSI_TOP_GSI_REG_BASE_PHYS + 0x00001a74)
+#define HWIO_IPA_GSI_TOP_GSI_MCS_PROFILING_MCS_IDLE_CNT_LSB_OFFS                                         (IPA_GSI_TOP_GSI_REG_BASE_OFFS + 0x00001a74)
+#define HWIO_IPA_GSI_TOP_GSI_MCS_PROFILING_MCS_IDLE_CNT_LSB_RMSK                                         0xffffffff
+#define HWIO_IPA_GSI_TOP_GSI_MCS_PROFILING_MCS_IDLE_CNT_LSB_ATTR                                                0x1
+#define HWIO_IPA_GSI_TOP_GSI_MCS_PROFILING_MCS_IDLE_CNT_LSB_IN          \
+        in_dword_masked(HWIO_IPA_GSI_TOP_GSI_MCS_PROFILING_MCS_IDLE_CNT_LSB_ADDR, HWIO_IPA_GSI_TOP_GSI_MCS_PROFILING_MCS_IDLE_CNT_LSB_RMSK)
+#define HWIO_IPA_GSI_TOP_GSI_MCS_PROFILING_MCS_IDLE_CNT_LSB_INM(m)      \
+        in_dword_masked(HWIO_IPA_GSI_TOP_GSI_MCS_PROFILING_MCS_IDLE_CNT_LSB_ADDR, m)
+#define HWIO_IPA_GSI_TOP_GSI_MCS_PROFILING_MCS_IDLE_CNT_LSB_MCS_IDLE_CNT_LSB_BMSK                        0xffffffff
+#define HWIO_IPA_GSI_TOP_GSI_MCS_PROFILING_MCS_IDLE_CNT_LSB_MCS_IDLE_CNT_LSB_SHFT                               0x0
+
+#define HWIO_IPA_GSI_TOP_GSI_MCS_PROFILING_MCS_IDLE_CNT_MSB_ADDR                                         (IPA_GSI_TOP_GSI_REG_BASE      + 0x00001a78)
+#define HWIO_IPA_GSI_TOP_GSI_MCS_PROFILING_MCS_IDLE_CNT_MSB_PHYS                                         (IPA_GSI_TOP_GSI_REG_BASE_PHYS + 0x00001a78)
+#define HWIO_IPA_GSI_TOP_GSI_MCS_PROFILING_MCS_IDLE_CNT_MSB_OFFS                                         (IPA_GSI_TOP_GSI_REG_BASE_OFFS + 0x00001a78)
+#define HWIO_IPA_GSI_TOP_GSI_MCS_PROFILING_MCS_IDLE_CNT_MSB_RMSK                                                0xf
+#define HWIO_IPA_GSI_TOP_GSI_MCS_PROFILING_MCS_IDLE_CNT_MSB_ATTR                                                0x1
+#define HWIO_IPA_GSI_TOP_GSI_MCS_PROFILING_MCS_IDLE_CNT_MSB_IN          \
+        in_dword_masked(HWIO_IPA_GSI_TOP_GSI_MCS_PROFILING_MCS_IDLE_CNT_MSB_ADDR, HWIO_IPA_GSI_TOP_GSI_MCS_PROFILING_MCS_IDLE_CNT_MSB_RMSK)
+#define HWIO_IPA_GSI_TOP_GSI_MCS_PROFILING_MCS_IDLE_CNT_MSB_INM(m)      \
+        in_dword_masked(HWIO_IPA_GSI_TOP_GSI_MCS_PROFILING_MCS_IDLE_CNT_MSB_ADDR, m)
+#define HWIO_IPA_GSI_TOP_GSI_MCS_PROFILING_MCS_IDLE_CNT_MSB_MCS_IDLE_CNT_MSB_BMSK                               0xf
+#define HWIO_IPA_GSI_TOP_GSI_MCS_PROFILING_MCS_IDLE_CNT_MSB_MCS_IDLE_CNT_MSB_SHFT                               0x0
+
+#define HWIO_IPA_GSI_TOP_EE_n_GSI_CH_k_CNTXT_0_ADDR(n,k)                                                 (IPA_GSI_TOP_GSI_REG_BASE      + 0x00014000 + 0x12000 * (n) + 0x80 * (k))
+#define HWIO_IPA_GSI_TOP_EE_n_GSI_CH_k_CNTXT_0_PHYS(n,k)                                                 (IPA_GSI_TOP_GSI_REG_BASE_PHYS + 0x00014000 + 0x12000 * (n) + 0x80 * (k))
+#define HWIO_IPA_GSI_TOP_EE_n_GSI_CH_k_CNTXT_0_OFFS(n,k)                                                 (IPA_GSI_TOP_GSI_REG_BASE_OFFS + 0x00014000 + 0x12000 * (n) + 0x80 * (k))
+#define HWIO_IPA_GSI_TOP_EE_n_GSI_CH_k_CNTXT_0_RMSK                                                      0xffffffff
+#define HWIO_IPA_GSI_TOP_EE_n_GSI_CH_k_CNTXT_0_MAXn                                                               2
+#define HWIO_IPA_GSI_TOP_EE_n_GSI_CH_k_CNTXT_0_MAXk                                                              27
+#define HWIO_IPA_GSI_TOP_EE_n_GSI_CH_k_CNTXT_0_ATTR                                                             0x3
+#define HWIO_IPA_GSI_TOP_EE_n_GSI_CH_k_CNTXT_0_INI2(n,k)        \
+        in_dword_masked(HWIO_IPA_GSI_TOP_EE_n_GSI_CH_k_CNTXT_0_ADDR(n,k), HWIO_IPA_GSI_TOP_EE_n_GSI_CH_k_CNTXT_0_RMSK)
+#define HWIO_IPA_GSI_TOP_EE_n_GSI_CH_k_CNTXT_0_INMI2(n,k,mask)    \
+        in_dword_masked(HWIO_IPA_GSI_TOP_EE_n_GSI_CH_k_CNTXT_0_ADDR(n,k), mask)
+#define HWIO_IPA_GSI_TOP_EE_n_GSI_CH_k_CNTXT_0_OUTI2(n,k,val)    \
+        out_dword(HWIO_IPA_GSI_TOP_EE_n_GSI_CH_k_CNTXT_0_ADDR(n,k),val)
+#define HWIO_IPA_GSI_TOP_EE_n_GSI_CH_k_CNTXT_0_OUTMI2(n,k,mask,val) \
+        out_dword_masked_ns(HWIO_IPA_GSI_TOP_EE_n_GSI_CH_k_CNTXT_0_ADDR(n,k),mask,val,HWIO_IPA_GSI_TOP_EE_n_GSI_CH_k_CNTXT_0_INI2(n,k))
+#define HWIO_IPA_GSI_TOP_EE_n_GSI_CH_k_CNTXT_0_ELEMENT_SIZE_BMSK                                         0xff000000
+#define HWIO_IPA_GSI_TOP_EE_n_GSI_CH_k_CNTXT_0_ELEMENT_SIZE_SHFT                                               0x18
+#define HWIO_IPA_GSI_TOP_EE_n_GSI_CH_k_CNTXT_0_CHSTATE_BMSK                                                0xf00000
+#define HWIO_IPA_GSI_TOP_EE_n_GSI_CH_k_CNTXT_0_CHSTATE_SHFT                                                    0x14
+#define HWIO_IPA_GSI_TOP_EE_n_GSI_CH_k_CNTXT_0_CHSTATE_NOT_ALLOCATED_FVAL                                       0x0
+#define HWIO_IPA_GSI_TOP_EE_n_GSI_CH_k_CNTXT_0_CHSTATE_ALLOCATED_FVAL                                           0x1
+#define HWIO_IPA_GSI_TOP_EE_n_GSI_CH_k_CNTXT_0_CHSTATE_STARTED_FVAL                                             0x2
+#define HWIO_IPA_GSI_TOP_EE_n_GSI_CH_k_CNTXT_0_CHSTATE_STOPED_FVAL                                              0x3
+#define HWIO_IPA_GSI_TOP_EE_n_GSI_CH_k_CNTXT_0_CHSTATE_STOP_IN_PROC_FVAL                                        0x4
+#define HWIO_IPA_GSI_TOP_EE_n_GSI_CH_k_CNTXT_0_CHSTATE_ERROR_FVAL                                               0xf
+#define HWIO_IPA_GSI_TOP_EE_n_GSI_CH_k_CNTXT_0_CHID_BMSK                                                    0xff000
+#define HWIO_IPA_GSI_TOP_EE_n_GSI_CH_k_CNTXT_0_CHID_SHFT                                                        0xc
+#define HWIO_IPA_GSI_TOP_EE_n_GSI_CH_k_CNTXT_0_EE_BMSK                                                        0xf00
+#define HWIO_IPA_GSI_TOP_EE_n_GSI_CH_k_CNTXT_0_EE_SHFT                                                          0x8
+#define HWIO_IPA_GSI_TOP_EE_n_GSI_CH_k_CNTXT_0_CHTYPE_DIR_BMSK                                                 0x80
+#define HWIO_IPA_GSI_TOP_EE_n_GSI_CH_k_CNTXT_0_CHTYPE_DIR_SHFT                                                  0x7
+#define HWIO_IPA_GSI_TOP_EE_n_GSI_CH_k_CNTXT_0_CHTYPE_DIR_INBOUND_FVAL                                          0x0
+#define HWIO_IPA_GSI_TOP_EE_n_GSI_CH_k_CNTXT_0_CHTYPE_DIR_OUTBOUND_FVAL                                         0x1
+#define HWIO_IPA_GSI_TOP_EE_n_GSI_CH_k_CNTXT_0_CHTYPE_PROTOCOL_BMSK                                            0x7f
+#define HWIO_IPA_GSI_TOP_EE_n_GSI_CH_k_CNTXT_0_CHTYPE_PROTOCOL_SHFT                                             0x0
+#define HWIO_IPA_GSI_TOP_EE_n_GSI_CH_k_CNTXT_0_CHTYPE_PROTOCOL_MHI_FVAL                                         0x0
+#define HWIO_IPA_GSI_TOP_EE_n_GSI_CH_k_CNTXT_0_CHTYPE_PROTOCOL_XHCI_FVAL                                        0x1
+#define HWIO_IPA_GSI_TOP_EE_n_GSI_CH_k_CNTXT_0_CHTYPE_PROTOCOL_GPI_FVAL                                         0x2
+#define HWIO_IPA_GSI_TOP_EE_n_GSI_CH_k_CNTXT_0_CHTYPE_PROTOCOL_XDCI_FVAL                                        0x3
+
+#define HWIO_IPA_GSI_TOP_EE_n_GSI_CH_k_CNTXT_1_ADDR(n,k)                                                 (IPA_GSI_TOP_GSI_REG_BASE      + 0x00014004 + 0x12000 * (n) + 0x80 * (k))
+#define HWIO_IPA_GSI_TOP_EE_n_GSI_CH_k_CNTXT_1_PHYS(n,k)                                                 (IPA_GSI_TOP_GSI_REG_BASE_PHYS + 0x00014004 + 0x12000 * (n) + 0x80 * (k))
+#define HWIO_IPA_GSI_TOP_EE_n_GSI_CH_k_CNTXT_1_OFFS(n,k)                                                 (IPA_GSI_TOP_GSI_REG_BASE_OFFS + 0x00014004 + 0x12000 * (n) + 0x80 * (k))
+#define HWIO_IPA_GSI_TOP_EE_n_GSI_CH_k_CNTXT_1_RMSK                                                      0xffffffff
+#define HWIO_IPA_GSI_TOP_EE_n_GSI_CH_k_CNTXT_1_MAXn                                                               2
+#define HWIO_IPA_GSI_TOP_EE_n_GSI_CH_k_CNTXT_1_MAXk                                                              27
+#define HWIO_IPA_GSI_TOP_EE_n_GSI_CH_k_CNTXT_1_ATTR                                                             0x3
+#define HWIO_IPA_GSI_TOP_EE_n_GSI_CH_k_CNTXT_1_INI2(n,k)        \
+        in_dword_masked(HWIO_IPA_GSI_TOP_EE_n_GSI_CH_k_CNTXT_1_ADDR(n,k), HWIO_IPA_GSI_TOP_EE_n_GSI_CH_k_CNTXT_1_RMSK)
+#define HWIO_IPA_GSI_TOP_EE_n_GSI_CH_k_CNTXT_1_INMI2(n,k,mask)    \
+        in_dword_masked(HWIO_IPA_GSI_TOP_EE_n_GSI_CH_k_CNTXT_1_ADDR(n,k), mask)
+#define HWIO_IPA_GSI_TOP_EE_n_GSI_CH_k_CNTXT_1_OUTI2(n,k,val)    \
+        out_dword(HWIO_IPA_GSI_TOP_EE_n_GSI_CH_k_CNTXT_1_ADDR(n,k),val)
+#define HWIO_IPA_GSI_TOP_EE_n_GSI_CH_k_CNTXT_1_OUTMI2(n,k,mask,val) \
+        out_dword_masked_ns(HWIO_IPA_GSI_TOP_EE_n_GSI_CH_k_CNTXT_1_ADDR(n,k),mask,val,HWIO_IPA_GSI_TOP_EE_n_GSI_CH_k_CNTXT_1_INI2(n,k))
+#define HWIO_IPA_GSI_TOP_EE_n_GSI_CH_k_CNTXT_1_ERINDEX_BMSK                                              0xff000000
+#define HWIO_IPA_GSI_TOP_EE_n_GSI_CH_k_CNTXT_1_ERINDEX_SHFT                                                    0x18
+#define HWIO_IPA_GSI_TOP_EE_n_GSI_CH_k_CNTXT_1_R_LENGTH_BMSK                                               0xffffff
+#define HWIO_IPA_GSI_TOP_EE_n_GSI_CH_k_CNTXT_1_R_LENGTH_SHFT                                                    0x0
+
+#define HWIO_IPA_GSI_TOP_EE_n_GSI_CH_k_CNTXT_2_ADDR(n,k)                                                 (IPA_GSI_TOP_GSI_REG_BASE      + 0x00014008 + 0x12000 * (n) + 0x80 * (k))
+#define HWIO_IPA_GSI_TOP_EE_n_GSI_CH_k_CNTXT_2_PHYS(n,k)                                                 (IPA_GSI_TOP_GSI_REG_BASE_PHYS + 0x00014008 + 0x12000 * (n) + 0x80 * (k))
+#define HWIO_IPA_GSI_TOP_EE_n_GSI_CH_k_CNTXT_2_OFFS(n,k)                                                 (IPA_GSI_TOP_GSI_REG_BASE_OFFS + 0x00014008 + 0x12000 * (n) + 0x80 * (k))
+#define HWIO_IPA_GSI_TOP_EE_n_GSI_CH_k_CNTXT_2_RMSK                                                      0xffffffff
+#define HWIO_IPA_GSI_TOP_EE_n_GSI_CH_k_CNTXT_2_MAXn                                                               2
+#define HWIO_IPA_GSI_TOP_EE_n_GSI_CH_k_CNTXT_2_MAXk                                                              27
+#define HWIO_IPA_GSI_TOP_EE_n_GSI_CH_k_CNTXT_2_ATTR                                                             0x3
+#define HWIO_IPA_GSI_TOP_EE_n_GSI_CH_k_CNTXT_2_INI2(n,k)        \
+        in_dword_masked(HWIO_IPA_GSI_TOP_EE_n_GSI_CH_k_CNTXT_2_ADDR(n,k), HWIO_IPA_GSI_TOP_EE_n_GSI_CH_k_CNTXT_2_RMSK)
+#define HWIO_IPA_GSI_TOP_EE_n_GSI_CH_k_CNTXT_2_INMI2(n,k,mask)    \
+        in_dword_masked(HWIO_IPA_GSI_TOP_EE_n_GSI_CH_k_CNTXT_2_ADDR(n,k), mask)
+#define HWIO_IPA_GSI_TOP_EE_n_GSI_CH_k_CNTXT_2_OUTI2(n,k,val)    \
+        out_dword(HWIO_IPA_GSI_TOP_EE_n_GSI_CH_k_CNTXT_2_ADDR(n,k),val)
+#define HWIO_IPA_GSI_TOP_EE_n_GSI_CH_k_CNTXT_2_OUTMI2(n,k,mask,val) \
+        out_dword_masked_ns(HWIO_IPA_GSI_TOP_EE_n_GSI_CH_k_CNTXT_2_ADDR(n,k),mask,val,HWIO_IPA_GSI_TOP_EE_n_GSI_CH_k_CNTXT_2_INI2(n,k))
+#define HWIO_IPA_GSI_TOP_EE_n_GSI_CH_k_CNTXT_2_R_BASE_ADDR_LSBS_BMSK                                     0xffffffff
+#define HWIO_IPA_GSI_TOP_EE_n_GSI_CH_k_CNTXT_2_R_BASE_ADDR_LSBS_SHFT                                            0x0
+
+#define HWIO_IPA_GSI_TOP_EE_n_GSI_CH_k_CNTXT_3_ADDR(n,k)                                                 (IPA_GSI_TOP_GSI_REG_BASE      + 0x0001400c + 0x12000 * (n) + 0x80 * (k))
+#define HWIO_IPA_GSI_TOP_EE_n_GSI_CH_k_CNTXT_3_PHYS(n,k)                                                 (IPA_GSI_TOP_GSI_REG_BASE_PHYS + 0x0001400c + 0x12000 * (n) + 0x80 * (k))
+#define HWIO_IPA_GSI_TOP_EE_n_GSI_CH_k_CNTXT_3_OFFS(n,k)                                                 (IPA_GSI_TOP_GSI_REG_BASE_OFFS + 0x0001400c + 0x12000 * (n) + 0x80 * (k))
+#define HWIO_IPA_GSI_TOP_EE_n_GSI_CH_k_CNTXT_3_RMSK                                                      0xffffffff
+#define HWIO_IPA_GSI_TOP_EE_n_GSI_CH_k_CNTXT_3_MAXn                                                               2
+#define HWIO_IPA_GSI_TOP_EE_n_GSI_CH_k_CNTXT_3_MAXk                                                              27
+#define HWIO_IPA_GSI_TOP_EE_n_GSI_CH_k_CNTXT_3_ATTR                                                             0x3
+#define HWIO_IPA_GSI_TOP_EE_n_GSI_CH_k_CNTXT_3_INI2(n,k)        \
+        in_dword_masked(HWIO_IPA_GSI_TOP_EE_n_GSI_CH_k_CNTXT_3_ADDR(n,k), HWIO_IPA_GSI_TOP_EE_n_GSI_CH_k_CNTXT_3_RMSK)
+#define HWIO_IPA_GSI_TOP_EE_n_GSI_CH_k_CNTXT_3_INMI2(n,k,mask)    \
+        in_dword_masked(HWIO_IPA_GSI_TOP_EE_n_GSI_CH_k_CNTXT_3_ADDR(n,k), mask)
+#define HWIO_IPA_GSI_TOP_EE_n_GSI_CH_k_CNTXT_3_OUTI2(n,k,val)    \
+        out_dword(HWIO_IPA_GSI_TOP_EE_n_GSI_CH_k_CNTXT_3_ADDR(n,k),val)
+#define HWIO_IPA_GSI_TOP_EE_n_GSI_CH_k_CNTXT_3_OUTMI2(n,k,mask,val) \
+        out_dword_masked_ns(HWIO_IPA_GSI_TOP_EE_n_GSI_CH_k_CNTXT_3_ADDR(n,k),mask,val,HWIO_IPA_GSI_TOP_EE_n_GSI_CH_k_CNTXT_3_INI2(n,k))
+#define HWIO_IPA_GSI_TOP_EE_n_GSI_CH_k_CNTXT_3_R_BASE_ADDR_MSBS_BMSK                                     0xffffffff
+#define HWIO_IPA_GSI_TOP_EE_n_GSI_CH_k_CNTXT_3_R_BASE_ADDR_MSBS_SHFT                                            0x0
+
+#define HWIO_IPA_GSI_TOP_EE_n_GSI_CH_k_CNTXT_4_ADDR(n,k)                                                 (IPA_GSI_TOP_GSI_REG_BASE      + 0x00014010 + 0x12000 * (n) + 0x80 * (k))
+#define HWIO_IPA_GSI_TOP_EE_n_GSI_CH_k_CNTXT_4_PHYS(n,k)                                                 (IPA_GSI_TOP_GSI_REG_BASE_PHYS + 0x00014010 + 0x12000 * (n) + 0x80 * (k))
+#define HWIO_IPA_GSI_TOP_EE_n_GSI_CH_k_CNTXT_4_OFFS(n,k)                                                 (IPA_GSI_TOP_GSI_REG_BASE_OFFS + 0x00014010 + 0x12000 * (n) + 0x80 * (k))
+#define HWIO_IPA_GSI_TOP_EE_n_GSI_CH_k_CNTXT_4_RMSK                                                      0xffffffff
+#define HWIO_IPA_GSI_TOP_EE_n_GSI_CH_k_CNTXT_4_MAXn                                                               2
+#define HWIO_IPA_GSI_TOP_EE_n_GSI_CH_k_CNTXT_4_MAXk                                                              27
+#define HWIO_IPA_GSI_TOP_EE_n_GSI_CH_k_CNTXT_4_ATTR                                                             0x3
+#define HWIO_IPA_GSI_TOP_EE_n_GSI_CH_k_CNTXT_4_INI2(n,k)        \
+        in_dword_masked(HWIO_IPA_GSI_TOP_EE_n_GSI_CH_k_CNTXT_4_ADDR(n,k), HWIO_IPA_GSI_TOP_EE_n_GSI_CH_k_CNTXT_4_RMSK)
+#define HWIO_IPA_GSI_TOP_EE_n_GSI_CH_k_CNTXT_4_INMI2(n,k,mask)    \
+        in_dword_masked(HWIO_IPA_GSI_TOP_EE_n_GSI_CH_k_CNTXT_4_ADDR(n,k), mask)
+#define HWIO_IPA_GSI_TOP_EE_n_GSI_CH_k_CNTXT_4_OUTI2(n,k,val)    \
+        out_dword(HWIO_IPA_GSI_TOP_EE_n_GSI_CH_k_CNTXT_4_ADDR(n,k),val)
+#define HWIO_IPA_GSI_TOP_EE_n_GSI_CH_k_CNTXT_4_OUTMI2(n,k,mask,val) \
+        out_dword_masked_ns(HWIO_IPA_GSI_TOP_EE_n_GSI_CH_k_CNTXT_4_ADDR(n,k),mask,val,HWIO_IPA_GSI_TOP_EE_n_GSI_CH_k_CNTXT_4_INI2(n,k))
+#define HWIO_IPA_GSI_TOP_EE_n_GSI_CH_k_CNTXT_4_READ_PTR_LSB_BMSK                                         0xffffffff
+#define HWIO_IPA_GSI_TOP_EE_n_GSI_CH_k_CNTXT_4_READ_PTR_LSB_SHFT                                                0x0
+
+#define HWIO_IPA_GSI_TOP_EE_n_GSI_CH_k_CNTXT_5_ADDR(n,k)                                                 (IPA_GSI_TOP_GSI_REG_BASE      + 0x00014014 + 0x12000 * (n) + 0x80 * (k))
+#define HWIO_IPA_GSI_TOP_EE_n_GSI_CH_k_CNTXT_5_PHYS(n,k)                                                 (IPA_GSI_TOP_GSI_REG_BASE_PHYS + 0x00014014 + 0x12000 * (n) + 0x80 * (k))
+#define HWIO_IPA_GSI_TOP_EE_n_GSI_CH_k_CNTXT_5_OFFS(n,k)                                                 (IPA_GSI_TOP_GSI_REG_BASE_OFFS + 0x00014014 + 0x12000 * (n) + 0x80 * (k))
+#define HWIO_IPA_GSI_TOP_EE_n_GSI_CH_k_CNTXT_5_RMSK                                                      0xffffffff
+#define HWIO_IPA_GSI_TOP_EE_n_GSI_CH_k_CNTXT_5_MAXn                                                               2
+#define HWIO_IPA_GSI_TOP_EE_n_GSI_CH_k_CNTXT_5_MAXk                                                              27
+#define HWIO_IPA_GSI_TOP_EE_n_GSI_CH_k_CNTXT_5_ATTR                                                             0x1
+#define HWIO_IPA_GSI_TOP_EE_n_GSI_CH_k_CNTXT_5_INI2(n,k)        \
+        in_dword_masked(HWIO_IPA_GSI_TOP_EE_n_GSI_CH_k_CNTXT_5_ADDR(n,k), HWIO_IPA_GSI_TOP_EE_n_GSI_CH_k_CNTXT_5_RMSK)
+#define HWIO_IPA_GSI_TOP_EE_n_GSI_CH_k_CNTXT_5_INMI2(n,k,mask)    \
+        in_dword_masked(HWIO_IPA_GSI_TOP_EE_n_GSI_CH_k_CNTXT_5_ADDR(n,k), mask)
+#define HWIO_IPA_GSI_TOP_EE_n_GSI_CH_k_CNTXT_5_READ_PTR_MSB_BMSK                                         0xffffffff
+#define HWIO_IPA_GSI_TOP_EE_n_GSI_CH_k_CNTXT_5_READ_PTR_MSB_SHFT                                                0x0
+
+#define HWIO_IPA_GSI_TOP_EE_n_GSI_CH_k_CNTXT_6_ADDR(n,k)                                                 (IPA_GSI_TOP_GSI_REG_BASE      + 0x00014018 + 0x12000 * (n) + 0x80 * (k))
+#define HWIO_IPA_GSI_TOP_EE_n_GSI_CH_k_CNTXT_6_PHYS(n,k)                                                 (IPA_GSI_TOP_GSI_REG_BASE_PHYS + 0x00014018 + 0x12000 * (n) + 0x80 * (k))
+#define HWIO_IPA_GSI_TOP_EE_n_GSI_CH_k_CNTXT_6_OFFS(n,k)                                                 (IPA_GSI_TOP_GSI_REG_BASE_OFFS + 0x00014018 + 0x12000 * (n) + 0x80 * (k))
+#define HWIO_IPA_GSI_TOP_EE_n_GSI_CH_k_CNTXT_6_RMSK                                                      0xffffffff
+#define HWIO_IPA_GSI_TOP_EE_n_GSI_CH_k_CNTXT_6_MAXn                                                               2
+#define HWIO_IPA_GSI_TOP_EE_n_GSI_CH_k_CNTXT_6_MAXk                                                              27
+#define HWIO_IPA_GSI_TOP_EE_n_GSI_CH_k_CNTXT_6_ATTR                                                             0x1
+#define HWIO_IPA_GSI_TOP_EE_n_GSI_CH_k_CNTXT_6_INI2(n,k)        \
+        in_dword_masked(HWIO_IPA_GSI_TOP_EE_n_GSI_CH_k_CNTXT_6_ADDR(n,k), HWIO_IPA_GSI_TOP_EE_n_GSI_CH_k_CNTXT_6_RMSK)
+#define HWIO_IPA_GSI_TOP_EE_n_GSI_CH_k_CNTXT_6_INMI2(n,k,mask)    \
+        in_dword_masked(HWIO_IPA_GSI_TOP_EE_n_GSI_CH_k_CNTXT_6_ADDR(n,k), mask)
+#define HWIO_IPA_GSI_TOP_EE_n_GSI_CH_k_CNTXT_6_WRITE_PTR_LSB_BMSK                                        0xffffffff
+#define HWIO_IPA_GSI_TOP_EE_n_GSI_CH_k_CNTXT_6_WRITE_PTR_LSB_SHFT                                               0x0
+
+#define HWIO_IPA_GSI_TOP_EE_n_GSI_CH_k_CNTXT_7_ADDR(n,k)                                                 (IPA_GSI_TOP_GSI_REG_BASE      + 0x0001401c + 0x12000 * (n) + 0x80 * (k))
+#define HWIO_IPA_GSI_TOP_EE_n_GSI_CH_k_CNTXT_7_PHYS(n,k)                                                 (IPA_GSI_TOP_GSI_REG_BASE_PHYS + 0x0001401c + 0x12000 * (n) + 0x80 * (k))
+#define HWIO_IPA_GSI_TOP_EE_n_GSI_CH_k_CNTXT_7_OFFS(n,k)                                                 (IPA_GSI_TOP_GSI_REG_BASE_OFFS + 0x0001401c + 0x12000 * (n) + 0x80 * (k))
+#define HWIO_IPA_GSI_TOP_EE_n_GSI_CH_k_CNTXT_7_RMSK                                                      0xffffffff
+#define HWIO_IPA_GSI_TOP_EE_n_GSI_CH_k_CNTXT_7_MAXn                                                               2
+#define HWIO_IPA_GSI_TOP_EE_n_GSI_CH_k_CNTXT_7_MAXk                                                              27
+#define HWIO_IPA_GSI_TOP_EE_n_GSI_CH_k_CNTXT_7_ATTR                                                             0x1
+#define HWIO_IPA_GSI_TOP_EE_n_GSI_CH_k_CNTXT_7_INI2(n,k)        \
+        in_dword_masked(HWIO_IPA_GSI_TOP_EE_n_GSI_CH_k_CNTXT_7_ADDR(n,k), HWIO_IPA_GSI_TOP_EE_n_GSI_CH_k_CNTXT_7_RMSK)
+#define HWIO_IPA_GSI_TOP_EE_n_GSI_CH_k_CNTXT_7_INMI2(n,k,mask)    \
+        in_dword_masked(HWIO_IPA_GSI_TOP_EE_n_GSI_CH_k_CNTXT_7_ADDR(n,k), mask)
+#define HWIO_IPA_GSI_TOP_EE_n_GSI_CH_k_CNTXT_7_WRITE_PTR_MSB_BMSK                                        0xffffffff
+#define HWIO_IPA_GSI_TOP_EE_n_GSI_CH_k_CNTXT_7_WRITE_PTR_MSB_SHFT                                               0x0
+
+#define HWIO_IPA_GSI_TOP_EE_n_GSI_CH_k_CNTXT_8_ADDR(n,k)                                                 (IPA_GSI_TOP_GSI_REG_BASE      + 0x00014020 + 0x12000 * (n) + 0x80 * (k))
+#define HWIO_IPA_GSI_TOP_EE_n_GSI_CH_k_CNTXT_8_PHYS(n,k)                                                 (IPA_GSI_TOP_GSI_REG_BASE_PHYS + 0x00014020 + 0x12000 * (n) + 0x80 * (k))
+#define HWIO_IPA_GSI_TOP_EE_n_GSI_CH_k_CNTXT_8_OFFS(n,k)                                                 (IPA_GSI_TOP_GSI_REG_BASE_OFFS + 0x00014020 + 0x12000 * (n) + 0x80 * (k))
+#define HWIO_IPA_GSI_TOP_EE_n_GSI_CH_k_CNTXT_8_RMSK                                                      0xffffffff
+#define HWIO_IPA_GSI_TOP_EE_n_GSI_CH_k_CNTXT_8_MAXn                                                               2
+#define HWIO_IPA_GSI_TOP_EE_n_GSI_CH_k_CNTXT_8_MAXk                                                              27
+#define HWIO_IPA_GSI_TOP_EE_n_GSI_CH_k_CNTXT_8_ATTR                                                             0x3
+#define HWIO_IPA_GSI_TOP_EE_n_GSI_CH_k_CNTXT_8_INI2(n,k)        \
+        in_dword_masked(HWIO_IPA_GSI_TOP_EE_n_GSI_CH_k_CNTXT_8_ADDR(n,k), HWIO_IPA_GSI_TOP_EE_n_GSI_CH_k_CNTXT_8_RMSK)
+#define HWIO_IPA_GSI_TOP_EE_n_GSI_CH_k_CNTXT_8_INMI2(n,k,mask)    \
+        in_dword_masked(HWIO_IPA_GSI_TOP_EE_n_GSI_CH_k_CNTXT_8_ADDR(n,k), mask)
+#define HWIO_IPA_GSI_TOP_EE_n_GSI_CH_k_CNTXT_8_OUTI2(n,k,val)    \
+        out_dword(HWIO_IPA_GSI_TOP_EE_n_GSI_CH_k_CNTXT_8_ADDR(n,k),val)
+#define HWIO_IPA_GSI_TOP_EE_n_GSI_CH_k_CNTXT_8_OUTMI2(n,k,mask,val) \
+        out_dword_masked_ns(HWIO_IPA_GSI_TOP_EE_n_GSI_CH_k_CNTXT_8_ADDR(n,k),mask,val,HWIO_IPA_GSI_TOP_EE_n_GSI_CH_k_CNTXT_8_INI2(n,k))
+#define HWIO_IPA_GSI_TOP_EE_n_GSI_CH_k_CNTXT_8_DB_MSI_DATA_BMSK                                          0xffffffff
+#define HWIO_IPA_GSI_TOP_EE_n_GSI_CH_k_CNTXT_8_DB_MSI_DATA_SHFT                                                 0x0
+
+#define HWIO_IPA_GSI_TOP_EE_n_GSI_CH_k_ELEM_SIZE_SHIFT_ADDR(n,k)                                         (IPA_GSI_TOP_GSI_REG_BASE      + 0x00014024 + 0x12000 * (n) + 0x80 * (k))
+#define HWIO_IPA_GSI_TOP_EE_n_GSI_CH_k_ELEM_SIZE_SHIFT_PHYS(n,k)                                         (IPA_GSI_TOP_GSI_REG_BASE_PHYS + 0x00014024 + 0x12000 * (n) + 0x80 * (k))
+#define HWIO_IPA_GSI_TOP_EE_n_GSI_CH_k_ELEM_SIZE_SHIFT_OFFS(n,k)                                         (IPA_GSI_TOP_GSI_REG_BASE_OFFS + 0x00014024 + 0x12000 * (n) + 0x80 * (k))
+#define HWIO_IPA_GSI_TOP_EE_n_GSI_CH_k_ELEM_SIZE_SHIFT_RMSK                                                     0xf
+#define HWIO_IPA_GSI_TOP_EE_n_GSI_CH_k_ELEM_SIZE_SHIFT_MAXn                                                       2
+#define HWIO_IPA_GSI_TOP_EE_n_GSI_CH_k_ELEM_SIZE_SHIFT_MAXk                                                      27
+#define HWIO_IPA_GSI_TOP_EE_n_GSI_CH_k_ELEM_SIZE_SHIFT_ATTR                                                     0x1
+#define HWIO_IPA_GSI_TOP_EE_n_GSI_CH_k_ELEM_SIZE_SHIFT_INI2(n,k)        \
+        in_dword_masked(HWIO_IPA_GSI_TOP_EE_n_GSI_CH_k_ELEM_SIZE_SHIFT_ADDR(n,k), HWIO_IPA_GSI_TOP_EE_n_GSI_CH_k_ELEM_SIZE_SHIFT_RMSK)
+#define HWIO_IPA_GSI_TOP_EE_n_GSI_CH_k_ELEM_SIZE_SHIFT_INMI2(n,k,mask)    \
+        in_dword_masked(HWIO_IPA_GSI_TOP_EE_n_GSI_CH_k_ELEM_SIZE_SHIFT_ADDR(n,k), mask)
+#define HWIO_IPA_GSI_TOP_EE_n_GSI_CH_k_ELEM_SIZE_SHIFT_ELEM_SIZE_SHIFT_BMSK                                     0xf
+#define HWIO_IPA_GSI_TOP_EE_n_GSI_CH_k_ELEM_SIZE_SHIFT_ELEM_SIZE_SHIFT_SHFT                                     0x0
+#define HWIO_IPA_GSI_TOP_EE_n_GSI_CH_k_ELEM_SIZE_SHIFT_ELEM_SIZE_SHIFT_TWO_FVAL                                 0x0
+#define HWIO_IPA_GSI_TOP_EE_n_GSI_CH_k_ELEM_SIZE_SHIFT_ELEM_SIZE_SHIFT_THREE_FVAL                               0x1
+#define HWIO_IPA_GSI_TOP_EE_n_GSI_CH_k_ELEM_SIZE_SHIFT_ELEM_SIZE_SHIFT_FOUR_FVAL                                0x2
+#define HWIO_IPA_GSI_TOP_EE_n_GSI_CH_k_ELEM_SIZE_SHIFT_ELEM_SIZE_SHIFT_FIVE_FVAL                                0x3
+#define HWIO_IPA_GSI_TOP_EE_n_GSI_CH_k_ELEM_SIZE_SHIFT_ELEM_SIZE_SHIFT_SIX_FVAL                                 0x4
+
+#define HWIO_IPA_GSI_TOP_EE_n_GSI_CH_k_CH_ALMST_EMPTY_THRSHOLD_ADDR(n,k)                                 (IPA_GSI_TOP_GSI_REG_BASE      + 0x00014028 + 0x12000 * (n) + 0x80 * (k))
+#define HWIO_IPA_GSI_TOP_EE_n_GSI_CH_k_CH_ALMST_EMPTY_THRSHOLD_PHYS(n,k)                                 (IPA_GSI_TOP_GSI_REG_BASE_PHYS + 0x00014028 + 0x12000 * (n) + 0x80 * (k))
+#define HWIO_IPA_GSI_TOP_EE_n_GSI_CH_k_CH_ALMST_EMPTY_THRSHOLD_OFFS(n,k)                                 (IPA_GSI_TOP_GSI_REG_BASE_OFFS + 0x00014028 + 0x12000 * (n) + 0x80 * (k))
+#define HWIO_IPA_GSI_TOP_EE_n_GSI_CH_k_CH_ALMST_EMPTY_THRSHOLD_RMSK                                          0xffff
+#define HWIO_IPA_GSI_TOP_EE_n_GSI_CH_k_CH_ALMST_EMPTY_THRSHOLD_MAXn                                               2
+#define HWIO_IPA_GSI_TOP_EE_n_GSI_CH_k_CH_ALMST_EMPTY_THRSHOLD_MAXk                                              27
+#define HWIO_IPA_GSI_TOP_EE_n_GSI_CH_k_CH_ALMST_EMPTY_THRSHOLD_ATTR                                             0x3
+#define HWIO_IPA_GSI_TOP_EE_n_GSI_CH_k_CH_ALMST_EMPTY_THRSHOLD_INI2(n,k)        \
+        in_dword_masked(HWIO_IPA_GSI_TOP_EE_n_GSI_CH_k_CH_ALMST_EMPTY_THRSHOLD_ADDR(n,k), HWIO_IPA_GSI_TOP_EE_n_GSI_CH_k_CH_ALMST_EMPTY_THRSHOLD_RMSK)
+#define HWIO_IPA_GSI_TOP_EE_n_GSI_CH_k_CH_ALMST_EMPTY_THRSHOLD_INMI2(n,k,mask)    \
+        in_dword_masked(HWIO_IPA_GSI_TOP_EE_n_GSI_CH_k_CH_ALMST_EMPTY_THRSHOLD_ADDR(n,k), mask)
+#define HWIO_IPA_GSI_TOP_EE_n_GSI_CH_k_CH_ALMST_EMPTY_THRSHOLD_OUTI2(n,k,val)    \
+        out_dword(HWIO_IPA_GSI_TOP_EE_n_GSI_CH_k_CH_ALMST_EMPTY_THRSHOLD_ADDR(n,k),val)
+#define HWIO_IPA_GSI_TOP_EE_n_GSI_CH_k_CH_ALMST_EMPTY_THRSHOLD_OUTMI2(n,k,mask,val) \
+        out_dword_masked_ns(HWIO_IPA_GSI_TOP_EE_n_GSI_CH_k_CH_ALMST_EMPTY_THRSHOLD_ADDR(n,k),mask,val,HWIO_IPA_GSI_TOP_EE_n_GSI_CH_k_CH_ALMST_EMPTY_THRSHOLD_INI2(n,k))
+#define HWIO_IPA_GSI_TOP_EE_n_GSI_CH_k_CH_ALMST_EMPTY_THRSHOLD_CH_ALMST_EMPTY_THRSHOLD_BMSK                  0xffff
+#define HWIO_IPA_GSI_TOP_EE_n_GSI_CH_k_CH_ALMST_EMPTY_THRSHOLD_CH_ALMST_EMPTY_THRSHOLD_SHFT                     0x0
+
+#define HWIO_IPA_GSI_TOP_EE_n_GSI_CH_k_RE_FETCH_READ_PTR_ADDR(n,k)                                       (IPA_GSI_TOP_GSI_REG_BASE      + 0x00014040 + 0x12000 * (n) + 0x80 * (k))
+#define HWIO_IPA_GSI_TOP_EE_n_GSI_CH_k_RE_FETCH_READ_PTR_PHYS(n,k)                                       (IPA_GSI_TOP_GSI_REG_BASE_PHYS + 0x00014040 + 0x12000 * (n) + 0x80 * (k))
+#define HWIO_IPA_GSI_TOP_EE_n_GSI_CH_k_RE_FETCH_READ_PTR_OFFS(n,k)                                       (IPA_GSI_TOP_GSI_REG_BASE_OFFS + 0x00014040 + 0x12000 * (n) + 0x80 * (k))
+#define HWIO_IPA_GSI_TOP_EE_n_GSI_CH_k_RE_FETCH_READ_PTR_RMSK                                              0xffffff
+#define HWIO_IPA_GSI_TOP_EE_n_GSI_CH_k_RE_FETCH_READ_PTR_MAXn                                                     2
+#define HWIO_IPA_GSI_TOP_EE_n_GSI_CH_k_RE_FETCH_READ_PTR_MAXk                                                    27
+#define HWIO_IPA_GSI_TOP_EE_n_GSI_CH_k_RE_FETCH_READ_PTR_ATTR                                                   0x3
+#define HWIO_IPA_GSI_TOP_EE_n_GSI_CH_k_RE_FETCH_READ_PTR_INI2(n,k)        \
+        in_dword_masked(HWIO_IPA_GSI_TOP_EE_n_GSI_CH_k_RE_FETCH_READ_PTR_ADDR(n,k), HWIO_IPA_GSI_TOP_EE_n_GSI_CH_k_RE_FETCH_READ_PTR_RMSK)
+#define HWIO_IPA_GSI_TOP_EE_n_GSI_CH_k_RE_FETCH_READ_PTR_INMI2(n,k,mask)    \
+        in_dword_masked(HWIO_IPA_GSI_TOP_EE_n_GSI_CH_k_RE_FETCH_READ_PTR_ADDR(n,k), mask)
+#define HWIO_IPA_GSI_TOP_EE_n_GSI_CH_k_RE_FETCH_READ_PTR_OUTI2(n,k,val)    \
+        out_dword(HWIO_IPA_GSI_TOP_EE_n_GSI_CH_k_RE_FETCH_READ_PTR_ADDR(n,k),val)
+#define HWIO_IPA_GSI_TOP_EE_n_GSI_CH_k_RE_FETCH_READ_PTR_OUTMI2(n,k,mask,val) \
+        out_dword_masked_ns(HWIO_IPA_GSI_TOP_EE_n_GSI_CH_k_RE_FETCH_READ_PTR_ADDR(n,k),mask,val,HWIO_IPA_GSI_TOP_EE_n_GSI_CH_k_RE_FETCH_READ_PTR_INI2(n,k))
+#define HWIO_IPA_GSI_TOP_EE_n_GSI_CH_k_RE_FETCH_READ_PTR_READ_PTR_BMSK                                     0xffffff
+#define HWIO_IPA_GSI_TOP_EE_n_GSI_CH_k_RE_FETCH_READ_PTR_READ_PTR_SHFT                                          0x0
+
+#define HWIO_IPA_GSI_TOP_EE_n_GSI_CH_k_RE_FETCH_WRITE_PTR_ADDR(n,k)                                      (IPA_GSI_TOP_GSI_REG_BASE      + 0x00014044 + 0x12000 * (n) + 0x80 * (k))
+#define HWIO_IPA_GSI_TOP_EE_n_GSI_CH_k_RE_FETCH_WRITE_PTR_PHYS(n,k)                                      (IPA_GSI_TOP_GSI_REG_BASE_PHYS + 0x00014044 + 0x12000 * (n) + 0x80 * (k))
+#define HWIO_IPA_GSI_TOP_EE_n_GSI_CH_k_RE_FETCH_WRITE_PTR_OFFS(n,k)                                      (IPA_GSI_TOP_GSI_REG_BASE_OFFS + 0x00014044 + 0x12000 * (n) + 0x80 * (k))
+#define HWIO_IPA_GSI_TOP_EE_n_GSI_CH_k_RE_FETCH_WRITE_PTR_RMSK                                             0xffffff
+#define HWIO_IPA_GSI_TOP_EE_n_GSI_CH_k_RE_FETCH_WRITE_PTR_MAXn                                                    2
+#define HWIO_IPA_GSI_TOP_EE_n_GSI_CH_k_RE_FETCH_WRITE_PTR_MAXk                                                   27
+#define HWIO_IPA_GSI_TOP_EE_n_GSI_CH_k_RE_FETCH_WRITE_PTR_ATTR                                                  0x3
+#define HWIO_IPA_GSI_TOP_EE_n_GSI_CH_k_RE_FETCH_WRITE_PTR_INI2(n,k)        \
+        in_dword_masked(HWIO_IPA_GSI_TOP_EE_n_GSI_CH_k_RE_FETCH_WRITE_PTR_ADDR(n,k), HWIO_IPA_GSI_TOP_EE_n_GSI_CH_k_RE_FETCH_WRITE_PTR_RMSK)
+#define HWIO_IPA_GSI_TOP_EE_n_GSI_CH_k_RE_FETCH_WRITE_PTR_INMI2(n,k,mask)    \
+        in_dword_masked(HWIO_IPA_GSI_TOP_EE_n_GSI_CH_k_RE_FETCH_WRITE_PTR_ADDR(n,k), mask)
+#define HWIO_IPA_GSI_TOP_EE_n_GSI_CH_k_RE_FETCH_WRITE_PTR_OUTI2(n,k,val)    \
+        out_dword(HWIO_IPA_GSI_TOP_EE_n_GSI_CH_k_RE_FETCH_WRITE_PTR_ADDR(n,k),val)
+#define HWIO_IPA_GSI_TOP_EE_n_GSI_CH_k_RE_FETCH_WRITE_PTR_OUTMI2(n,k,mask,val) \
+        out_dword_masked_ns(HWIO_IPA_GSI_TOP_EE_n_GSI_CH_k_RE_FETCH_WRITE_PTR_ADDR(n,k),mask,val,HWIO_IPA_GSI_TOP_EE_n_GSI_CH_k_RE_FETCH_WRITE_PTR_INI2(n,k))
+#define HWIO_IPA_GSI_TOP_EE_n_GSI_CH_k_RE_FETCH_WRITE_PTR_RE_INTR_DB_BMSK                                  0xffffff
+#define HWIO_IPA_GSI_TOP_EE_n_GSI_CH_k_RE_FETCH_WRITE_PTR_RE_INTR_DB_SHFT                                       0x0
+
+#define HWIO_IPA_GSI_TOP_EE_n_GSI_CH_k_QOS_ADDR(n,k)                                                     (IPA_GSI_TOP_GSI_REG_BASE      + 0x00014048 + 0x12000 * (n) + 0x80 * (k))
+#define HWIO_IPA_GSI_TOP_EE_n_GSI_CH_k_QOS_PHYS(n,k)                                                     (IPA_GSI_TOP_GSI_REG_BASE_PHYS + 0x00014048 + 0x12000 * (n) + 0x80 * (k))
+#define HWIO_IPA_GSI_TOP_EE_n_GSI_CH_k_QOS_OFFS(n,k)                                                     (IPA_GSI_TOP_GSI_REG_BASE_OFFS + 0x00014048 + 0x12000 * (n) + 0x80 * (k))
+#define HWIO_IPA_GSI_TOP_EE_n_GSI_CH_k_QOS_RMSK                                                           0x3ff3f0f
+#define HWIO_IPA_GSI_TOP_EE_n_GSI_CH_k_QOS_MAXn                                                                   2
+#define HWIO_IPA_GSI_TOP_EE_n_GSI_CH_k_QOS_MAXk                                                                  27
+#define HWIO_IPA_GSI_TOP_EE_n_GSI_CH_k_QOS_ATTR                                                                 0x3
+#define HWIO_IPA_GSI_TOP_EE_n_GSI_CH_k_QOS_INI2(n,k)        \
+        in_dword_masked(HWIO_IPA_GSI_TOP_EE_n_GSI_CH_k_QOS_ADDR(n,k), HWIO_IPA_GSI_TOP_EE_n_GSI_CH_k_QOS_RMSK)
+#define HWIO_IPA_GSI_TOP_EE_n_GSI_CH_k_QOS_INMI2(n,k,mask)    \
+        in_dword_masked(HWIO_IPA_GSI_TOP_EE_n_GSI_CH_k_QOS_ADDR(n,k), mask)
+#define HWIO_IPA_GSI_TOP_EE_n_GSI_CH_k_QOS_OUTI2(n,k,val)    \
+        out_dword(HWIO_IPA_GSI_TOP_EE_n_GSI_CH_k_QOS_ADDR(n,k),val)
+#define HWIO_IPA_GSI_TOP_EE_n_GSI_CH_k_QOS_OUTMI2(n,k,mask,val) \
+        out_dword_masked_ns(HWIO_IPA_GSI_TOP_EE_n_GSI_CH_k_QOS_ADDR(n,k),mask,val,HWIO_IPA_GSI_TOP_EE_n_GSI_CH_k_QOS_INI2(n,k))
+#define HWIO_IPA_GSI_TOP_EE_n_GSI_CH_k_QOS_LOW_LATENCY_EN_BMSK                                            0x2000000
+#define HWIO_IPA_GSI_TOP_EE_n_GSI_CH_k_QOS_LOW_LATENCY_EN_SHFT                                                 0x19
+#define HWIO_IPA_GSI_TOP_EE_n_GSI_CH_k_QOS_DB_IN_BYTES_BMSK                                               0x1000000
+#define HWIO_IPA_GSI_TOP_EE_n_GSI_CH_k_QOS_DB_IN_BYTES_SHFT                                                    0x18
+#define HWIO_IPA_GSI_TOP_EE_n_GSI_CH_k_QOS_EMPTY_LVL_THRSHOLD_BMSK                                         0xff0000
+#define HWIO_IPA_GSI_TOP_EE_n_GSI_CH_k_QOS_EMPTY_LVL_THRSHOLD_SHFT                                             0x10
+#define HWIO_IPA_GSI_TOP_EE_n_GSI_CH_k_QOS_PREFETCH_MODE_BMSK                                                0x3c00
+#define HWIO_IPA_GSI_TOP_EE_n_GSI_CH_k_QOS_PREFETCH_MODE_SHFT                                                   0xa
+#define HWIO_IPA_GSI_TOP_EE_n_GSI_CH_k_QOS_PREFETCH_MODE_USE_PREFETCH_BUFS_FVAL                                 0x0
+#define HWIO_IPA_GSI_TOP_EE_n_GSI_CH_k_QOS_PREFETCH_MODE_ESCAPE_BUF_ONLY_FVAL                                   0x1
+#define HWIO_IPA_GSI_TOP_EE_n_GSI_CH_k_QOS_PREFETCH_MODE_SMART_PRE_FETCH_FVAL                                   0x2
+#define HWIO_IPA_GSI_TOP_EE_n_GSI_CH_k_QOS_PREFETCH_MODE_FREE_PRE_FETCH_FVAL                                    0x3
+#define HWIO_IPA_GSI_TOP_EE_n_GSI_CH_k_QOS_USE_DB_ENG_BMSK                                                    0x200
+#define HWIO_IPA_GSI_TOP_EE_n_GSI_CH_k_QOS_USE_DB_ENG_SHFT                                                      0x9
+#define HWIO_IPA_GSI_TOP_EE_n_GSI_CH_k_QOS_MAX_PREFETCH_BMSK                                                  0x100
+#define HWIO_IPA_GSI_TOP_EE_n_GSI_CH_k_QOS_MAX_PREFETCH_SHFT                                                    0x8
+#define HWIO_IPA_GSI_TOP_EE_n_GSI_CH_k_QOS_MAX_PREFETCH_ONE_PREFETCH_SEG_FVAL                                   0x0
+#define HWIO_IPA_GSI_TOP_EE_n_GSI_CH_k_QOS_MAX_PREFETCH_TWO_PREFETCH_SEG_FVAL                                   0x1
+#define HWIO_IPA_GSI_TOP_EE_n_GSI_CH_k_QOS_WRR_WEIGHT_BMSK                                                      0xf
+#define HWIO_IPA_GSI_TOP_EE_n_GSI_CH_k_QOS_WRR_WEIGHT_SHFT                                                      0x0
+
+#define HWIO_IPA_GSI_TOP_EE_n_GSI_CH_k_SCRATCH_0_ADDR(n,k)                                               (IPA_GSI_TOP_GSI_REG_BASE      + 0x0001404c + 0x12000 * (n) + 0x80 * (k))
+#define HWIO_IPA_GSI_TOP_EE_n_GSI_CH_k_SCRATCH_0_PHYS(n,k)                                               (IPA_GSI_TOP_GSI_REG_BASE_PHYS + 0x0001404c + 0x12000 * (n) + 0x80 * (k))
+#define HWIO_IPA_GSI_TOP_EE_n_GSI_CH_k_SCRATCH_0_OFFS(n,k)                                               (IPA_GSI_TOP_GSI_REG_BASE_OFFS + 0x0001404c + 0x12000 * (n) + 0x80 * (k))
+#define HWIO_IPA_GSI_TOP_EE_n_GSI_CH_k_SCRATCH_0_RMSK                                                    0xffffffff
+#define HWIO_IPA_GSI_TOP_EE_n_GSI_CH_k_SCRATCH_0_MAXn                                                             2
+#define HWIO_IPA_GSI_TOP_EE_n_GSI_CH_k_SCRATCH_0_MAXk                                                            27
+#define HWIO_IPA_GSI_TOP_EE_n_GSI_CH_k_SCRATCH_0_ATTR                                                           0x3
+#define HWIO_IPA_GSI_TOP_EE_n_GSI_CH_k_SCRATCH_0_INI2(n,k)        \
+        in_dword_masked(HWIO_IPA_GSI_TOP_EE_n_GSI_CH_k_SCRATCH_0_ADDR(n,k), HWIO_IPA_GSI_TOP_EE_n_GSI_CH_k_SCRATCH_0_RMSK)
+#define HWIO_IPA_GSI_TOP_EE_n_GSI_CH_k_SCRATCH_0_INMI2(n,k,mask)    \
+        in_dword_masked(HWIO_IPA_GSI_TOP_EE_n_GSI_CH_k_SCRATCH_0_ADDR(n,k), mask)
+#define HWIO_IPA_GSI_TOP_EE_n_GSI_CH_k_SCRATCH_0_OUTI2(n,k,val)    \
+        out_dword(HWIO_IPA_GSI_TOP_EE_n_GSI_CH_k_SCRATCH_0_ADDR(n,k),val)
+#define HWIO_IPA_GSI_TOP_EE_n_GSI_CH_k_SCRATCH_0_OUTMI2(n,k,mask,val) \
+        out_dword_masked_ns(HWIO_IPA_GSI_TOP_EE_n_GSI_CH_k_SCRATCH_0_ADDR(n,k),mask,val,HWIO_IPA_GSI_TOP_EE_n_GSI_CH_k_SCRATCH_0_INI2(n,k))
+#define HWIO_IPA_GSI_TOP_EE_n_GSI_CH_k_SCRATCH_0_SCRATCH_BMSK                                            0xffffffff
+#define HWIO_IPA_GSI_TOP_EE_n_GSI_CH_k_SCRATCH_0_SCRATCH_SHFT                                                   0x0
+
+#define HWIO_IPA_GSI_TOP_EE_n_GSI_CH_k_SCRATCH_1_ADDR(n,k)                                               (IPA_GSI_TOP_GSI_REG_BASE      + 0x00014050 + 0x12000 * (n) + 0x80 * (k))
+#define HWIO_IPA_GSI_TOP_EE_n_GSI_CH_k_SCRATCH_1_PHYS(n,k)                                               (IPA_GSI_TOP_GSI_REG_BASE_PHYS + 0x00014050 + 0x12000 * (n) + 0x80 * (k))
+#define HWIO_IPA_GSI_TOP_EE_n_GSI_CH_k_SCRATCH_1_OFFS(n,k)                                               (IPA_GSI_TOP_GSI_REG_BASE_OFFS + 0x00014050 + 0x12000 * (n) + 0x80 * (k))
+#define HWIO_IPA_GSI_TOP_EE_n_GSI_CH_k_SCRATCH_1_RMSK                                                    0xffffffff
+#define HWIO_IPA_GSI_TOP_EE_n_GSI_CH_k_SCRATCH_1_MAXn                                                             2
+#define HWIO_IPA_GSI_TOP_EE_n_GSI_CH_k_SCRATCH_1_MAXk                                                            27
+#define HWIO_IPA_GSI_TOP_EE_n_GSI_CH_k_SCRATCH_1_ATTR                                                           0x3
+#define HWIO_IPA_GSI_TOP_EE_n_GSI_CH_k_SCRATCH_1_INI2(n,k)        \
+        in_dword_masked(HWIO_IPA_GSI_TOP_EE_n_GSI_CH_k_SCRATCH_1_ADDR(n,k), HWIO_IPA_GSI_TOP_EE_n_GSI_CH_k_SCRATCH_1_RMSK)
+#define HWIO_IPA_GSI_TOP_EE_n_GSI_CH_k_SCRATCH_1_INMI2(n,k,mask)    \
+        in_dword_masked(HWIO_IPA_GSI_TOP_EE_n_GSI_CH_k_SCRATCH_1_ADDR(n,k), mask)
+#define HWIO_IPA_GSI_TOP_EE_n_GSI_CH_k_SCRATCH_1_OUTI2(n,k,val)    \
+        out_dword(HWIO_IPA_GSI_TOP_EE_n_GSI_CH_k_SCRATCH_1_ADDR(n,k),val)
+#define HWIO_IPA_GSI_TOP_EE_n_GSI_CH_k_SCRATCH_1_OUTMI2(n,k,mask,val) \
+        out_dword_masked_ns(HWIO_IPA_GSI_TOP_EE_n_GSI_CH_k_SCRATCH_1_ADDR(n,k),mask,val,HWIO_IPA_GSI_TOP_EE_n_GSI_CH_k_SCRATCH_1_INI2(n,k))
+#define HWIO_IPA_GSI_TOP_EE_n_GSI_CH_k_SCRATCH_1_SCRATCH_BMSK                                            0xffffffff
+#define HWIO_IPA_GSI_TOP_EE_n_GSI_CH_k_SCRATCH_1_SCRATCH_SHFT                                                   0x0
+
+#define HWIO_IPA_GSI_TOP_EE_n_GSI_CH_k_SCRATCH_2_ADDR(n,k)                                               (IPA_GSI_TOP_GSI_REG_BASE      + 0x00014054 + 0x12000 * (n) + 0x80 * (k))
+#define HWIO_IPA_GSI_TOP_EE_n_GSI_CH_k_SCRATCH_2_PHYS(n,k)                                               (IPA_GSI_TOP_GSI_REG_BASE_PHYS + 0x00014054 + 0x12000 * (n) + 0x80 * (k))
+#define HWIO_IPA_GSI_TOP_EE_n_GSI_CH_k_SCRATCH_2_OFFS(n,k)                                               (IPA_GSI_TOP_GSI_REG_BASE_OFFS + 0x00014054 + 0x12000 * (n) + 0x80 * (k))
+#define HWIO_IPA_GSI_TOP_EE_n_GSI_CH_k_SCRATCH_2_RMSK                                                    0xffffffff
+#define HWIO_IPA_GSI_TOP_EE_n_GSI_CH_k_SCRATCH_2_MAXn                                                             2
+#define HWIO_IPA_GSI_TOP_EE_n_GSI_CH_k_SCRATCH_2_MAXk                                                            27
+#define HWIO_IPA_GSI_TOP_EE_n_GSI_CH_k_SCRATCH_2_ATTR                                                           0x3
+#define HWIO_IPA_GSI_TOP_EE_n_GSI_CH_k_SCRATCH_2_INI2(n,k)        \
+        in_dword_masked(HWIO_IPA_GSI_TOP_EE_n_GSI_CH_k_SCRATCH_2_ADDR(n,k), HWIO_IPA_GSI_TOP_EE_n_GSI_CH_k_SCRATCH_2_RMSK)
+#define HWIO_IPA_GSI_TOP_EE_n_GSI_CH_k_SCRATCH_2_INMI2(n,k,mask)    \
+        in_dword_masked(HWIO_IPA_GSI_TOP_EE_n_GSI_CH_k_SCRATCH_2_ADDR(n,k), mask)
+#define HWIO_IPA_GSI_TOP_EE_n_GSI_CH_k_SCRATCH_2_OUTI2(n,k,val)    \
+        out_dword(HWIO_IPA_GSI_TOP_EE_n_GSI_CH_k_SCRATCH_2_ADDR(n,k),val)
+#define HWIO_IPA_GSI_TOP_EE_n_GSI_CH_k_SCRATCH_2_OUTMI2(n,k,mask,val) \
+        out_dword_masked_ns(HWIO_IPA_GSI_TOP_EE_n_GSI_CH_k_SCRATCH_2_ADDR(n,k),mask,val,HWIO_IPA_GSI_TOP_EE_n_GSI_CH_k_SCRATCH_2_INI2(n,k))
+#define HWIO_IPA_GSI_TOP_EE_n_GSI_CH_k_SCRATCH_2_SCRATCH_BMSK                                            0xffffffff
+#define HWIO_IPA_GSI_TOP_EE_n_GSI_CH_k_SCRATCH_2_SCRATCH_SHFT                                                   0x0
+
+#define HWIO_IPA_GSI_TOP_EE_n_GSI_CH_k_SCRATCH_3_ADDR(n,k)                                               (IPA_GSI_TOP_GSI_REG_BASE      + 0x00014058 + 0x12000 * (n) + 0x80 * (k))
+#define HWIO_IPA_GSI_TOP_EE_n_GSI_CH_k_SCRATCH_3_PHYS(n,k)                                               (IPA_GSI_TOP_GSI_REG_BASE_PHYS + 0x00014058 + 0x12000 * (n) + 0x80 * (k))
+#define HWIO_IPA_GSI_TOP_EE_n_GSI_CH_k_SCRATCH_3_OFFS(n,k)                                               (IPA_GSI_TOP_GSI_REG_BASE_OFFS + 0x00014058 + 0x12000 * (n) + 0x80 * (k))
+#define HWIO_IPA_GSI_TOP_EE_n_GSI_CH_k_SCRATCH_3_RMSK                                                    0xffffffff
+#define HWIO_IPA_GSI_TOP_EE_n_GSI_CH_k_SCRATCH_3_MAXn                                                             2
+#define HWIO_IPA_GSI_TOP_EE_n_GSI_CH_k_SCRATCH_3_MAXk                                                            27
+#define HWIO_IPA_GSI_TOP_EE_n_GSI_CH_k_SCRATCH_3_ATTR                                                           0x3
+#define HWIO_IPA_GSI_TOP_EE_n_GSI_CH_k_SCRATCH_3_INI2(n,k)        \
+        in_dword_masked(HWIO_IPA_GSI_TOP_EE_n_GSI_CH_k_SCRATCH_3_ADDR(n,k), HWIO_IPA_GSI_TOP_EE_n_GSI_CH_k_SCRATCH_3_RMSK)
+#define HWIO_IPA_GSI_TOP_EE_n_GSI_CH_k_SCRATCH_3_INMI2(n,k,mask)    \
+        in_dword_masked(HWIO_IPA_GSI_TOP_EE_n_GSI_CH_k_SCRATCH_3_ADDR(n,k), mask)
+#define HWIO_IPA_GSI_TOP_EE_n_GSI_CH_k_SCRATCH_3_OUTI2(n,k,val)    \
+        out_dword(HWIO_IPA_GSI_TOP_EE_n_GSI_CH_k_SCRATCH_3_ADDR(n,k),val)
+#define HWIO_IPA_GSI_TOP_EE_n_GSI_CH_k_SCRATCH_3_OUTMI2(n,k,mask,val) \
+        out_dword_masked_ns(HWIO_IPA_GSI_TOP_EE_n_GSI_CH_k_SCRATCH_3_ADDR(n,k),mask,val,HWIO_IPA_GSI_TOP_EE_n_GSI_CH_k_SCRATCH_3_INI2(n,k))
+#define HWIO_IPA_GSI_TOP_EE_n_GSI_CH_k_SCRATCH_3_SCRATCH_BMSK                                            0xffffffff
+#define HWIO_IPA_GSI_TOP_EE_n_GSI_CH_k_SCRATCH_3_SCRATCH_SHFT                                                   0x0
+
+#define HWIO_IPA_GSI_TOP_EE_n_GSI_CH_k_SCRATCH_4_ADDR(n,k)                                               (IPA_GSI_TOP_GSI_REG_BASE      + 0x0001405c + 0x12000 * (n) + 0x80 * (k))
+#define HWIO_IPA_GSI_TOP_EE_n_GSI_CH_k_SCRATCH_4_PHYS(n,k)                                               (IPA_GSI_TOP_GSI_REG_BASE_PHYS + 0x0001405c + 0x12000 * (n) + 0x80 * (k))
+#define HWIO_IPA_GSI_TOP_EE_n_GSI_CH_k_SCRATCH_4_OFFS(n,k)                                               (IPA_GSI_TOP_GSI_REG_BASE_OFFS + 0x0001405c + 0x12000 * (n) + 0x80 * (k))
+#define HWIO_IPA_GSI_TOP_EE_n_GSI_CH_k_SCRATCH_4_RMSK                                                    0xffffffff
+#define HWIO_IPA_GSI_TOP_EE_n_GSI_CH_k_SCRATCH_4_MAXn                                                             2
+#define HWIO_IPA_GSI_TOP_EE_n_GSI_CH_k_SCRATCH_4_MAXk                                                            27
+#define HWIO_IPA_GSI_TOP_EE_n_GSI_CH_k_SCRATCH_4_ATTR                                                           0x3
+#define HWIO_IPA_GSI_TOP_EE_n_GSI_CH_k_SCRATCH_4_INI2(n,k)        \
+        in_dword_masked(HWIO_IPA_GSI_TOP_EE_n_GSI_CH_k_SCRATCH_4_ADDR(n,k), HWIO_IPA_GSI_TOP_EE_n_GSI_CH_k_SCRATCH_4_RMSK)
+#define HWIO_IPA_GSI_TOP_EE_n_GSI_CH_k_SCRATCH_4_INMI2(n,k,mask)    \
+        in_dword_masked(HWIO_IPA_GSI_TOP_EE_n_GSI_CH_k_SCRATCH_4_ADDR(n,k), mask)
+#define HWIO_IPA_GSI_TOP_EE_n_GSI_CH_k_SCRATCH_4_OUTI2(n,k,val)    \
+        out_dword(HWIO_IPA_GSI_TOP_EE_n_GSI_CH_k_SCRATCH_4_ADDR(n,k),val)
+#define HWIO_IPA_GSI_TOP_EE_n_GSI_CH_k_SCRATCH_4_OUTMI2(n,k,mask,val) \
+        out_dword_masked_ns(HWIO_IPA_GSI_TOP_EE_n_GSI_CH_k_SCRATCH_4_ADDR(n,k),mask,val,HWIO_IPA_GSI_TOP_EE_n_GSI_CH_k_SCRATCH_4_INI2(n,k))
+#define HWIO_IPA_GSI_TOP_EE_n_GSI_CH_k_SCRATCH_4_SCRATCH_BMSK                                            0xffffffff
+#define HWIO_IPA_GSI_TOP_EE_n_GSI_CH_k_SCRATCH_4_SCRATCH_SHFT                                                   0x0
+
+#define HWIO_IPA_GSI_TOP_EE_n_GSI_CH_k_SCRATCH_5_ADDR(n,k)                                               (IPA_GSI_TOP_GSI_REG_BASE      + 0x00014060 + 0x12000 * (n) + 0x80 * (k))
+#define HWIO_IPA_GSI_TOP_EE_n_GSI_CH_k_SCRATCH_5_PHYS(n,k)                                               (IPA_GSI_TOP_GSI_REG_BASE_PHYS + 0x00014060 + 0x12000 * (n) + 0x80 * (k))
+#define HWIO_IPA_GSI_TOP_EE_n_GSI_CH_k_SCRATCH_5_OFFS(n,k)                                               (IPA_GSI_TOP_GSI_REG_BASE_OFFS + 0x00014060 + 0x12000 * (n) + 0x80 * (k))
+#define HWIO_IPA_GSI_TOP_EE_n_GSI_CH_k_SCRATCH_5_RMSK                                                    0xffffffff
+#define HWIO_IPA_GSI_TOP_EE_n_GSI_CH_k_SCRATCH_5_MAXn                                                             2
+#define HWIO_IPA_GSI_TOP_EE_n_GSI_CH_k_SCRATCH_5_MAXk                                                            27
+#define HWIO_IPA_GSI_TOP_EE_n_GSI_CH_k_SCRATCH_5_ATTR                                                           0x3
+#define HWIO_IPA_GSI_TOP_EE_n_GSI_CH_k_SCRATCH_5_INI2(n,k)        \
+        in_dword_masked(HWIO_IPA_GSI_TOP_EE_n_GSI_CH_k_SCRATCH_5_ADDR(n,k), HWIO_IPA_GSI_TOP_EE_n_GSI_CH_k_SCRATCH_5_RMSK)
+#define HWIO_IPA_GSI_TOP_EE_n_GSI_CH_k_SCRATCH_5_INMI2(n,k,mask)    \
+        in_dword_masked(HWIO_IPA_GSI_TOP_EE_n_GSI_CH_k_SCRATCH_5_ADDR(n,k), mask)
+#define HWIO_IPA_GSI_TOP_EE_n_GSI_CH_k_SCRATCH_5_OUTI2(n,k,val)    \
+        out_dword(HWIO_IPA_GSI_TOP_EE_n_GSI_CH_k_SCRATCH_5_ADDR(n,k),val)
+#define HWIO_IPA_GSI_TOP_EE_n_GSI_CH_k_SCRATCH_5_OUTMI2(n,k,mask,val) \
+        out_dword_masked_ns(HWIO_IPA_GSI_TOP_EE_n_GSI_CH_k_SCRATCH_5_ADDR(n,k),mask,val,HWIO_IPA_GSI_TOP_EE_n_GSI_CH_k_SCRATCH_5_INI2(n,k))
+#define HWIO_IPA_GSI_TOP_EE_n_GSI_CH_k_SCRATCH_5_SCRATCH_BMSK                                            0xffffffff
+#define HWIO_IPA_GSI_TOP_EE_n_GSI_CH_k_SCRATCH_5_SCRATCH_SHFT                                                   0x0
+
+#define HWIO_IPA_GSI_TOP_EE_n_GSI_CH_k_SCRATCH_6_ADDR(n,k)                                               (IPA_GSI_TOP_GSI_REG_BASE      + 0x00014064 + 0x12000 * (n) + 0x80 * (k))
+#define HWIO_IPA_GSI_TOP_EE_n_GSI_CH_k_SCRATCH_6_PHYS(n,k)                                               (IPA_GSI_TOP_GSI_REG_BASE_PHYS + 0x00014064 + 0x12000 * (n) + 0x80 * (k))
+#define HWIO_IPA_GSI_TOP_EE_n_GSI_CH_k_SCRATCH_6_OFFS(n,k)                                               (IPA_GSI_TOP_GSI_REG_BASE_OFFS + 0x00014064 + 0x12000 * (n) + 0x80 * (k))
+#define HWIO_IPA_GSI_TOP_EE_n_GSI_CH_k_SCRATCH_6_RMSK                                                    0xffffffff
+#define HWIO_IPA_GSI_TOP_EE_n_GSI_CH_k_SCRATCH_6_MAXn                                                             2
+#define HWIO_IPA_GSI_TOP_EE_n_GSI_CH_k_SCRATCH_6_MAXk                                                            27
+#define HWIO_IPA_GSI_TOP_EE_n_GSI_CH_k_SCRATCH_6_ATTR                                                           0x3
+#define HWIO_IPA_GSI_TOP_EE_n_GSI_CH_k_SCRATCH_6_INI2(n,k)        \
+        in_dword_masked(HWIO_IPA_GSI_TOP_EE_n_GSI_CH_k_SCRATCH_6_ADDR(n,k), HWIO_IPA_GSI_TOP_EE_n_GSI_CH_k_SCRATCH_6_RMSK)
+#define HWIO_IPA_GSI_TOP_EE_n_GSI_CH_k_SCRATCH_6_INMI2(n,k,mask)    \
+        in_dword_masked(HWIO_IPA_GSI_TOP_EE_n_GSI_CH_k_SCRATCH_6_ADDR(n,k), mask)
+#define HWIO_IPA_GSI_TOP_EE_n_GSI_CH_k_SCRATCH_6_OUTI2(n,k,val)    \
+        out_dword(HWIO_IPA_GSI_TOP_EE_n_GSI_CH_k_SCRATCH_6_ADDR(n,k),val)
+#define HWIO_IPA_GSI_TOP_EE_n_GSI_CH_k_SCRATCH_6_OUTMI2(n,k,mask,val) \
+        out_dword_masked_ns(HWIO_IPA_GSI_TOP_EE_n_GSI_CH_k_SCRATCH_6_ADDR(n,k),mask,val,HWIO_IPA_GSI_TOP_EE_n_GSI_CH_k_SCRATCH_6_INI2(n,k))
+#define HWIO_IPA_GSI_TOP_EE_n_GSI_CH_k_SCRATCH_6_SCRATCH_BMSK                                            0xffffffff
+#define HWIO_IPA_GSI_TOP_EE_n_GSI_CH_k_SCRATCH_6_SCRATCH_SHFT                                                   0x0
+
+#define HWIO_IPA_GSI_TOP_EE_n_GSI_CH_k_SCRATCH_7_ADDR(n,k)                                               (IPA_GSI_TOP_GSI_REG_BASE      + 0x00014068 + 0x12000 * (n) + 0x80 * (k))
+#define HWIO_IPA_GSI_TOP_EE_n_GSI_CH_k_SCRATCH_7_PHYS(n,k)                                               (IPA_GSI_TOP_GSI_REG_BASE_PHYS + 0x00014068 + 0x12000 * (n) + 0x80 * (k))
+#define HWIO_IPA_GSI_TOP_EE_n_GSI_CH_k_SCRATCH_7_OFFS(n,k)                                               (IPA_GSI_TOP_GSI_REG_BASE_OFFS + 0x00014068 + 0x12000 * (n) + 0x80 * (k))
+#define HWIO_IPA_GSI_TOP_EE_n_GSI_CH_k_SCRATCH_7_RMSK                                                    0xffffffff
+#define HWIO_IPA_GSI_TOP_EE_n_GSI_CH_k_SCRATCH_7_MAXn                                                             2
+#define HWIO_IPA_GSI_TOP_EE_n_GSI_CH_k_SCRATCH_7_MAXk                                                            27
+#define HWIO_IPA_GSI_TOP_EE_n_GSI_CH_k_SCRATCH_7_ATTR                                                           0x3
+#define HWIO_IPA_GSI_TOP_EE_n_GSI_CH_k_SCRATCH_7_INI2(n,k)        \
+        in_dword_masked(HWIO_IPA_GSI_TOP_EE_n_GSI_CH_k_SCRATCH_7_ADDR(n,k), HWIO_IPA_GSI_TOP_EE_n_GSI_CH_k_SCRATCH_7_RMSK)
+#define HWIO_IPA_GSI_TOP_EE_n_GSI_CH_k_SCRATCH_7_INMI2(n,k,mask)    \
+        in_dword_masked(HWIO_IPA_GSI_TOP_EE_n_GSI_CH_k_SCRATCH_7_ADDR(n,k), mask)
+#define HWIO_IPA_GSI_TOP_EE_n_GSI_CH_k_SCRATCH_7_OUTI2(n,k,val)    \
+        out_dword(HWIO_IPA_GSI_TOP_EE_n_GSI_CH_k_SCRATCH_7_ADDR(n,k),val)
+#define HWIO_IPA_GSI_TOP_EE_n_GSI_CH_k_SCRATCH_7_OUTMI2(n,k,mask,val) \
+        out_dword_masked_ns(HWIO_IPA_GSI_TOP_EE_n_GSI_CH_k_SCRATCH_7_ADDR(n,k),mask,val,HWIO_IPA_GSI_TOP_EE_n_GSI_CH_k_SCRATCH_7_INI2(n,k))
+#define HWIO_IPA_GSI_TOP_EE_n_GSI_CH_k_SCRATCH_7_SCRATCH_BMSK                                            0xffffffff
+#define HWIO_IPA_GSI_TOP_EE_n_GSI_CH_k_SCRATCH_7_SCRATCH_SHFT                                                   0x0
+
+#define HWIO_IPA_GSI_TOP_EE_n_GSI_CH_k_SCRATCH_8_ADDR(n,k)                                               (IPA_GSI_TOP_GSI_REG_BASE      + 0x0001406c + 0x12000 * (n) + 0x80 * (k))
+#define HWIO_IPA_GSI_TOP_EE_n_GSI_CH_k_SCRATCH_8_PHYS(n,k)                                               (IPA_GSI_TOP_GSI_REG_BASE_PHYS + 0x0001406c + 0x12000 * (n) + 0x80 * (k))
+#define HWIO_IPA_GSI_TOP_EE_n_GSI_CH_k_SCRATCH_8_OFFS(n,k)                                               (IPA_GSI_TOP_GSI_REG_BASE_OFFS + 0x0001406c + 0x12000 * (n) + 0x80 * (k))
+#define HWIO_IPA_GSI_TOP_EE_n_GSI_CH_k_SCRATCH_8_RMSK                                                    0xffffffff
+#define HWIO_IPA_GSI_TOP_EE_n_GSI_CH_k_SCRATCH_8_MAXn                                                             2
+#define HWIO_IPA_GSI_TOP_EE_n_GSI_CH_k_SCRATCH_8_MAXk                                                            27
+#define HWIO_IPA_GSI_TOP_EE_n_GSI_CH_k_SCRATCH_8_ATTR                                                           0x3
+#define HWIO_IPA_GSI_TOP_EE_n_GSI_CH_k_SCRATCH_8_INI2(n,k)        \
+        in_dword_masked(HWIO_IPA_GSI_TOP_EE_n_GSI_CH_k_SCRATCH_8_ADDR(n,k), HWIO_IPA_GSI_TOP_EE_n_GSI_CH_k_SCRATCH_8_RMSK)
+#define HWIO_IPA_GSI_TOP_EE_n_GSI_CH_k_SCRATCH_8_INMI2(n,k,mask)    \
+        in_dword_masked(HWIO_IPA_GSI_TOP_EE_n_GSI_CH_k_SCRATCH_8_ADDR(n,k), mask)
+#define HWIO_IPA_GSI_TOP_EE_n_GSI_CH_k_SCRATCH_8_OUTI2(n,k,val)    \
+        out_dword(HWIO_IPA_GSI_TOP_EE_n_GSI_CH_k_SCRATCH_8_ADDR(n,k),val)
+#define HWIO_IPA_GSI_TOP_EE_n_GSI_CH_k_SCRATCH_8_OUTMI2(n,k,mask,val) \
+        out_dword_masked_ns(HWIO_IPA_GSI_TOP_EE_n_GSI_CH_k_SCRATCH_8_ADDR(n,k),mask,val,HWIO_IPA_GSI_TOP_EE_n_GSI_CH_k_SCRATCH_8_INI2(n,k))
+#define HWIO_IPA_GSI_TOP_EE_n_GSI_CH_k_SCRATCH_8_SCRATCH_BMSK                                            0xffffffff
+#define HWIO_IPA_GSI_TOP_EE_n_GSI_CH_k_SCRATCH_8_SCRATCH_SHFT                                                   0x0
+
+#define HWIO_IPA_GSI_TOP_EE_n_GSI_CH_k_SCRATCH_9_ADDR(n,k)                                               (IPA_GSI_TOP_GSI_REG_BASE      + 0x00014070 + 0x12000 * (n) + 0x80 * (k))
+#define HWIO_IPA_GSI_TOP_EE_n_GSI_CH_k_SCRATCH_9_PHYS(n,k)                                               (IPA_GSI_TOP_GSI_REG_BASE_PHYS + 0x00014070 + 0x12000 * (n) + 0x80 * (k))
+#define HWIO_IPA_GSI_TOP_EE_n_GSI_CH_k_SCRATCH_9_OFFS(n,k)                                               (IPA_GSI_TOP_GSI_REG_BASE_OFFS + 0x00014070 + 0x12000 * (n) + 0x80 * (k))
+#define HWIO_IPA_GSI_TOP_EE_n_GSI_CH_k_SCRATCH_9_RMSK                                                    0xffffffff
+#define HWIO_IPA_GSI_TOP_EE_n_GSI_CH_k_SCRATCH_9_MAXn                                                             2
+#define HWIO_IPA_GSI_TOP_EE_n_GSI_CH_k_SCRATCH_9_MAXk                                                            27
+#define HWIO_IPA_GSI_TOP_EE_n_GSI_CH_k_SCRATCH_9_ATTR                                                           0x3
+#define HWIO_IPA_GSI_TOP_EE_n_GSI_CH_k_SCRATCH_9_INI2(n,k)        \
+        in_dword_masked(HWIO_IPA_GSI_TOP_EE_n_GSI_CH_k_SCRATCH_9_ADDR(n,k), HWIO_IPA_GSI_TOP_EE_n_GSI_CH_k_SCRATCH_9_RMSK)
+#define HWIO_IPA_GSI_TOP_EE_n_GSI_CH_k_SCRATCH_9_INMI2(n,k,mask)    \
+        in_dword_masked(HWIO_IPA_GSI_TOP_EE_n_GSI_CH_k_SCRATCH_9_ADDR(n,k), mask)
+#define HWIO_IPA_GSI_TOP_EE_n_GSI_CH_k_SCRATCH_9_OUTI2(n,k,val)    \
+        out_dword(HWIO_IPA_GSI_TOP_EE_n_GSI_CH_k_SCRATCH_9_ADDR(n,k),val)
+#define HWIO_IPA_GSI_TOP_EE_n_GSI_CH_k_SCRATCH_9_OUTMI2(n,k,mask,val) \
+        out_dword_masked_ns(HWIO_IPA_GSI_TOP_EE_n_GSI_CH_k_SCRATCH_9_ADDR(n,k),mask,val,HWIO_IPA_GSI_TOP_EE_n_GSI_CH_k_SCRATCH_9_INI2(n,k))
+#define HWIO_IPA_GSI_TOP_EE_n_GSI_CH_k_SCRATCH_9_SCRATCH_BMSK                                            0xffffffff
+#define HWIO_IPA_GSI_TOP_EE_n_GSI_CH_k_SCRATCH_9_SCRATCH_SHFT                                                   0x0
+
+#define HWIO_IPA_GSI_TOP_EE_n_GSI_CH_k_DB_ENG_WRITE_PTR_ADDR(n,k)                                        (IPA_GSI_TOP_GSI_REG_BASE      + 0x00014074 + 0x12000 * (n) + 0x80 * (k))
+#define HWIO_IPA_GSI_TOP_EE_n_GSI_CH_k_DB_ENG_WRITE_PTR_PHYS(n,k)                                        (IPA_GSI_TOP_GSI_REG_BASE_PHYS + 0x00014074 + 0x12000 * (n) + 0x80 * (k))
+#define HWIO_IPA_GSI_TOP_EE_n_GSI_CH_k_DB_ENG_WRITE_PTR_OFFS(n,k)                                        (IPA_GSI_TOP_GSI_REG_BASE_OFFS + 0x00014074 + 0x12000 * (n) + 0x80 * (k))
+#define HWIO_IPA_GSI_TOP_EE_n_GSI_CH_k_DB_ENG_WRITE_PTR_RMSK                                                 0xffff
+#define HWIO_IPA_GSI_TOP_EE_n_GSI_CH_k_DB_ENG_WRITE_PTR_MAXn                                                      2
+#define HWIO_IPA_GSI_TOP_EE_n_GSI_CH_k_DB_ENG_WRITE_PTR_MAXk                                                     27
+#define HWIO_IPA_GSI_TOP_EE_n_GSI_CH_k_DB_ENG_WRITE_PTR_ATTR                                                    0x3
+#define HWIO_IPA_GSI_TOP_EE_n_GSI_CH_k_DB_ENG_WRITE_PTR_INI2(n,k)        \
+        in_dword_masked(HWIO_IPA_GSI_TOP_EE_n_GSI_CH_k_DB_ENG_WRITE_PTR_ADDR(n,k), HWIO_IPA_GSI_TOP_EE_n_GSI_CH_k_DB_ENG_WRITE_PTR_RMSK)
+#define HWIO_IPA_GSI_TOP_EE_n_GSI_CH_k_DB_ENG_WRITE_PTR_INMI2(n,k,mask)    \
+        in_dword_masked(HWIO_IPA_GSI_TOP_EE_n_GSI_CH_k_DB_ENG_WRITE_PTR_ADDR(n,k), mask)
+#define HWIO_IPA_GSI_TOP_EE_n_GSI_CH_k_DB_ENG_WRITE_PTR_OUTI2(n,k,val)    \
+        out_dword(HWIO_IPA_GSI_TOP_EE_n_GSI_CH_k_DB_ENG_WRITE_PTR_ADDR(n,k),val)
+#define HWIO_IPA_GSI_TOP_EE_n_GSI_CH_k_DB_ENG_WRITE_PTR_OUTMI2(n,k,mask,val) \
+        out_dword_masked_ns(HWIO_IPA_GSI_TOP_EE_n_GSI_CH_k_DB_ENG_WRITE_PTR_ADDR(n,k),mask,val,HWIO_IPA_GSI_TOP_EE_n_GSI_CH_k_DB_ENG_WRITE_PTR_INI2(n,k))
+#define HWIO_IPA_GSI_TOP_EE_n_GSI_CH_k_DB_ENG_WRITE_PTR_LAST_DB_2_MCS_BMSK                                   0xffff
+#define HWIO_IPA_GSI_TOP_EE_n_GSI_CH_k_DB_ENG_WRITE_PTR_LAST_DB_2_MCS_SHFT                                      0x0
+
+#define HWIO_IPA_GSI_TOP_EE_n_EV_CH_k_CNTXT_0_ADDR(n,k)                                                  (IPA_GSI_TOP_GSI_REG_BASE      + 0x0001c000 + 0x12000 * (n) + 0x80 * (k))
+#define HWIO_IPA_GSI_TOP_EE_n_EV_CH_k_CNTXT_0_PHYS(n,k)                                                  (IPA_GSI_TOP_GSI_REG_BASE_PHYS + 0x0001c000 + 0x12000 * (n) + 0x80 * (k))
+#define HWIO_IPA_GSI_TOP_EE_n_EV_CH_k_CNTXT_0_OFFS(n,k)                                                  (IPA_GSI_TOP_GSI_REG_BASE_OFFS + 0x0001c000 + 0x12000 * (n) + 0x80 * (k))
+#define HWIO_IPA_GSI_TOP_EE_n_EV_CH_k_CNTXT_0_RMSK                                                       0xffffffff
+#define HWIO_IPA_GSI_TOP_EE_n_EV_CH_k_CNTXT_0_MAXn                                                                2
+#define HWIO_IPA_GSI_TOP_EE_n_EV_CH_k_CNTXT_0_MAXk                                                               26
+#define HWIO_IPA_GSI_TOP_EE_n_EV_CH_k_CNTXT_0_ATTR                                                              0x3
+#define HWIO_IPA_GSI_TOP_EE_n_EV_CH_k_CNTXT_0_INI2(n,k)        \
+        in_dword_masked(HWIO_IPA_GSI_TOP_EE_n_EV_CH_k_CNTXT_0_ADDR(n,k), HWIO_IPA_GSI_TOP_EE_n_EV_CH_k_CNTXT_0_RMSK)
+#define HWIO_IPA_GSI_TOP_EE_n_EV_CH_k_CNTXT_0_INMI2(n,k,mask)    \
+        in_dword_masked(HWIO_IPA_GSI_TOP_EE_n_EV_CH_k_CNTXT_0_ADDR(n,k), mask)
+#define HWIO_IPA_GSI_TOP_EE_n_EV_CH_k_CNTXT_0_OUTI2(n,k,val)    \
+        out_dword(HWIO_IPA_GSI_TOP_EE_n_EV_CH_k_CNTXT_0_ADDR(n,k),val)
+#define HWIO_IPA_GSI_TOP_EE_n_EV_CH_k_CNTXT_0_OUTMI2(n,k,mask,val) \
+        out_dword_masked_ns(HWIO_IPA_GSI_TOP_EE_n_EV_CH_k_CNTXT_0_ADDR(n,k),mask,val,HWIO_IPA_GSI_TOP_EE_n_EV_CH_k_CNTXT_0_INI2(n,k))
+#define HWIO_IPA_GSI_TOP_EE_n_EV_CH_k_CNTXT_0_ELEMENT_SIZE_BMSK                                          0xff000000
+#define HWIO_IPA_GSI_TOP_EE_n_EV_CH_k_CNTXT_0_ELEMENT_SIZE_SHFT                                                0x18
+#define HWIO_IPA_GSI_TOP_EE_n_EV_CH_k_CNTXT_0_CHSTATE_BMSK                                                 0xf00000
+#define HWIO_IPA_GSI_TOP_EE_n_EV_CH_k_CNTXT_0_CHSTATE_SHFT                                                     0x14
+#define HWIO_IPA_GSI_TOP_EE_n_EV_CH_k_CNTXT_0_CHSTATE_NOT_ALLOCATED_FVAL                                        0x0
+#define HWIO_IPA_GSI_TOP_EE_n_EV_CH_k_CNTXT_0_CHSTATE_ALLOCATED_FVAL                                            0x1
+#define HWIO_IPA_GSI_TOP_EE_n_EV_CH_k_CNTXT_0_EE_BMSK                                                       0xf0000
+#define HWIO_IPA_GSI_TOP_EE_n_EV_CH_k_CNTXT_0_EE_SHFT                                                          0x10
+#define HWIO_IPA_GSI_TOP_EE_n_EV_CH_k_CNTXT_0_EVCHID_BMSK                                                    0xff00
+#define HWIO_IPA_GSI_TOP_EE_n_EV_CH_k_CNTXT_0_EVCHID_SHFT                                                       0x8
+#define HWIO_IPA_GSI_TOP_EE_n_EV_CH_k_CNTXT_0_INTYPE_BMSK                                                      0x80
+#define HWIO_IPA_GSI_TOP_EE_n_EV_CH_k_CNTXT_0_INTYPE_SHFT                                                       0x7
+#define HWIO_IPA_GSI_TOP_EE_n_EV_CH_k_CNTXT_0_INTYPE_MSI_FVAL                                                   0x0
+#define HWIO_IPA_GSI_TOP_EE_n_EV_CH_k_CNTXT_0_INTYPE_IRQ_FVAL                                                   0x1
+#define HWIO_IPA_GSI_TOP_EE_n_EV_CH_k_CNTXT_0_CHTYPE_BMSK                                                      0x7f
+#define HWIO_IPA_GSI_TOP_EE_n_EV_CH_k_CNTXT_0_CHTYPE_SHFT                                                       0x0
+#define HWIO_IPA_GSI_TOP_EE_n_EV_CH_k_CNTXT_0_CHTYPE_MHI_EV_FVAL                                                0x0
+#define HWIO_IPA_GSI_TOP_EE_n_EV_CH_k_CNTXT_0_CHTYPE_XHCI_EV_FVAL                                               0x1
+#define HWIO_IPA_GSI_TOP_EE_n_EV_CH_k_CNTXT_0_CHTYPE_GPI_EV_FVAL                                                0x2
+#define HWIO_IPA_GSI_TOP_EE_n_EV_CH_k_CNTXT_0_CHTYPE_XDCI_FVAL                                                  0x3
+
+#define HWIO_IPA_GSI_TOP_EE_n_EV_CH_k_CNTXT_1_ADDR(n,k)                                                  (IPA_GSI_TOP_GSI_REG_BASE      + 0x0001c004 + 0x12000 * (n) + 0x80 * (k))
+#define HWIO_IPA_GSI_TOP_EE_n_EV_CH_k_CNTXT_1_PHYS(n,k)                                                  (IPA_GSI_TOP_GSI_REG_BASE_PHYS + 0x0001c004 + 0x12000 * (n) + 0x80 * (k))
+#define HWIO_IPA_GSI_TOP_EE_n_EV_CH_k_CNTXT_1_OFFS(n,k)                                                  (IPA_GSI_TOP_GSI_REG_BASE_OFFS + 0x0001c004 + 0x12000 * (n) + 0x80 * (k))
+#define HWIO_IPA_GSI_TOP_EE_n_EV_CH_k_CNTXT_1_RMSK                                                         0xffffff
+#define HWIO_IPA_GSI_TOP_EE_n_EV_CH_k_CNTXT_1_MAXn                                                                2
+#define HWIO_IPA_GSI_TOP_EE_n_EV_CH_k_CNTXT_1_MAXk                                                               26
+#define HWIO_IPA_GSI_TOP_EE_n_EV_CH_k_CNTXT_1_ATTR                                                              0x3
+#define HWIO_IPA_GSI_TOP_EE_n_EV_CH_k_CNTXT_1_INI2(n,k)        \
+        in_dword_masked(HWIO_IPA_GSI_TOP_EE_n_EV_CH_k_CNTXT_1_ADDR(n,k), HWIO_IPA_GSI_TOP_EE_n_EV_CH_k_CNTXT_1_RMSK)
+#define HWIO_IPA_GSI_TOP_EE_n_EV_CH_k_CNTXT_1_INMI2(n,k,mask)    \
+        in_dword_masked(HWIO_IPA_GSI_TOP_EE_n_EV_CH_k_CNTXT_1_ADDR(n,k), mask)
+#define HWIO_IPA_GSI_TOP_EE_n_EV_CH_k_CNTXT_1_OUTI2(n,k,val)    \
+        out_dword(HWIO_IPA_GSI_TOP_EE_n_EV_CH_k_CNTXT_1_ADDR(n,k),val)
+#define HWIO_IPA_GSI_TOP_EE_n_EV_CH_k_CNTXT_1_OUTMI2(n,k,mask,val) \
+        out_dword_masked_ns(HWIO_IPA_GSI_TOP_EE_n_EV_CH_k_CNTXT_1_ADDR(n,k),mask,val,HWIO_IPA_GSI_TOP_EE_n_EV_CH_k_CNTXT_1_INI2(n,k))
+#define HWIO_IPA_GSI_TOP_EE_n_EV_CH_k_CNTXT_1_R_LENGTH_BMSK                                                0xffffff
+#define HWIO_IPA_GSI_TOP_EE_n_EV_CH_k_CNTXT_1_R_LENGTH_SHFT                                                     0x0
+
+#define HWIO_IPA_GSI_TOP_EE_n_EV_CH_k_CNTXT_2_ADDR(n,k)                                                  (IPA_GSI_TOP_GSI_REG_BASE      + 0x0001c008 + 0x12000 * (n) + 0x80 * (k))
+#define HWIO_IPA_GSI_TOP_EE_n_EV_CH_k_CNTXT_2_PHYS(n,k)                                                  (IPA_GSI_TOP_GSI_REG_BASE_PHYS + 0x0001c008 + 0x12000 * (n) + 0x80 * (k))
+#define HWIO_IPA_GSI_TOP_EE_n_EV_CH_k_CNTXT_2_OFFS(n,k)                                                  (IPA_GSI_TOP_GSI_REG_BASE_OFFS + 0x0001c008 + 0x12000 * (n) + 0x80 * (k))
+#define HWIO_IPA_GSI_TOP_EE_n_EV_CH_k_CNTXT_2_RMSK                                                       0xffffffff
+#define HWIO_IPA_GSI_TOP_EE_n_EV_CH_k_CNTXT_2_MAXn                                                                2
+#define HWIO_IPA_GSI_TOP_EE_n_EV_CH_k_CNTXT_2_MAXk                                                               26
+#define HWIO_IPA_GSI_TOP_EE_n_EV_CH_k_CNTXT_2_ATTR                                                              0x3
+#define HWIO_IPA_GSI_TOP_EE_n_EV_CH_k_CNTXT_2_INI2(n,k)        \
+        in_dword_masked(HWIO_IPA_GSI_TOP_EE_n_EV_CH_k_CNTXT_2_ADDR(n,k), HWIO_IPA_GSI_TOP_EE_n_EV_CH_k_CNTXT_2_RMSK)
+#define HWIO_IPA_GSI_TOP_EE_n_EV_CH_k_CNTXT_2_INMI2(n,k,mask)    \
+        in_dword_masked(HWIO_IPA_GSI_TOP_EE_n_EV_CH_k_CNTXT_2_ADDR(n,k), mask)
+#define HWIO_IPA_GSI_TOP_EE_n_EV_CH_k_CNTXT_2_OUTI2(n,k,val)    \
+        out_dword(HWIO_IPA_GSI_TOP_EE_n_EV_CH_k_CNTXT_2_ADDR(n,k),val)
+#define HWIO_IPA_GSI_TOP_EE_n_EV_CH_k_CNTXT_2_OUTMI2(n,k,mask,val) \
+        out_dword_masked_ns(HWIO_IPA_GSI_TOP_EE_n_EV_CH_k_CNTXT_2_ADDR(n,k),mask,val,HWIO_IPA_GSI_TOP_EE_n_EV_CH_k_CNTXT_2_INI2(n,k))
+#define HWIO_IPA_GSI_TOP_EE_n_EV_CH_k_CNTXT_2_R_BASE_ADDR_LSBS_BMSK                                      0xffffffff
+#define HWIO_IPA_GSI_TOP_EE_n_EV_CH_k_CNTXT_2_R_BASE_ADDR_LSBS_SHFT                                             0x0
+
+#define HWIO_IPA_GSI_TOP_EE_n_EV_CH_k_CNTXT_3_ADDR(n,k)                                                  (IPA_GSI_TOP_GSI_REG_BASE      + 0x0001c00c + 0x12000 * (n) + 0x80 * (k))
+#define HWIO_IPA_GSI_TOP_EE_n_EV_CH_k_CNTXT_3_PHYS(n,k)                                                  (IPA_GSI_TOP_GSI_REG_BASE_PHYS + 0x0001c00c + 0x12000 * (n) + 0x80 * (k))
+#define HWIO_IPA_GSI_TOP_EE_n_EV_CH_k_CNTXT_3_OFFS(n,k)                                                  (IPA_GSI_TOP_GSI_REG_BASE_OFFS + 0x0001c00c + 0x12000 * (n) + 0x80 * (k))
+#define HWIO_IPA_GSI_TOP_EE_n_EV_CH_k_CNTXT_3_RMSK                                                       0xffffffff
+#define HWIO_IPA_GSI_TOP_EE_n_EV_CH_k_CNTXT_3_MAXn                                                                2
+#define HWIO_IPA_GSI_TOP_EE_n_EV_CH_k_CNTXT_3_MAXk                                                               26
+#define HWIO_IPA_GSI_TOP_EE_n_EV_CH_k_CNTXT_3_ATTR                                                              0x3
+#define HWIO_IPA_GSI_TOP_EE_n_EV_CH_k_CNTXT_3_INI2(n,k)        \
+        in_dword_masked(HWIO_IPA_GSI_TOP_EE_n_EV_CH_k_CNTXT_3_ADDR(n,k), HWIO_IPA_GSI_TOP_EE_n_EV_CH_k_CNTXT_3_RMSK)
+#define HWIO_IPA_GSI_TOP_EE_n_EV_CH_k_CNTXT_3_INMI2(n,k,mask)    \
+        in_dword_masked(HWIO_IPA_GSI_TOP_EE_n_EV_CH_k_CNTXT_3_ADDR(n,k), mask)
+#define HWIO_IPA_GSI_TOP_EE_n_EV_CH_k_CNTXT_3_OUTI2(n,k,val)    \
+        out_dword(HWIO_IPA_GSI_TOP_EE_n_EV_CH_k_CNTXT_3_ADDR(n,k),val)
+#define HWIO_IPA_GSI_TOP_EE_n_EV_CH_k_CNTXT_3_OUTMI2(n,k,mask,val) \
+        out_dword_masked_ns(HWIO_IPA_GSI_TOP_EE_n_EV_CH_k_CNTXT_3_ADDR(n,k),mask,val,HWIO_IPA_GSI_TOP_EE_n_EV_CH_k_CNTXT_3_INI2(n,k))
+#define HWIO_IPA_GSI_TOP_EE_n_EV_CH_k_CNTXT_3_R_BASE_ADDR_MSBS_BMSK                                      0xffffffff
+#define HWIO_IPA_GSI_TOP_EE_n_EV_CH_k_CNTXT_3_R_BASE_ADDR_MSBS_SHFT                                             0x0
+
+#define HWIO_IPA_GSI_TOP_EE_n_EV_CH_k_CNTXT_4_ADDR(n,k)                                                  (IPA_GSI_TOP_GSI_REG_BASE      + 0x0001c010 + 0x12000 * (n) + 0x80 * (k))
+#define HWIO_IPA_GSI_TOP_EE_n_EV_CH_k_CNTXT_4_PHYS(n,k)                                                  (IPA_GSI_TOP_GSI_REG_BASE_PHYS + 0x0001c010 + 0x12000 * (n) + 0x80 * (k))
+#define HWIO_IPA_GSI_TOP_EE_n_EV_CH_k_CNTXT_4_OFFS(n,k)                                                  (IPA_GSI_TOP_GSI_REG_BASE_OFFS + 0x0001c010 + 0x12000 * (n) + 0x80 * (k))
+#define HWIO_IPA_GSI_TOP_EE_n_EV_CH_k_CNTXT_4_RMSK                                                       0xffffffff
+#define HWIO_IPA_GSI_TOP_EE_n_EV_CH_k_CNTXT_4_MAXn                                                                2
+#define HWIO_IPA_GSI_TOP_EE_n_EV_CH_k_CNTXT_4_MAXk                                                               26
+#define HWIO_IPA_GSI_TOP_EE_n_EV_CH_k_CNTXT_4_ATTR                                                              0x3
+#define HWIO_IPA_GSI_TOP_EE_n_EV_CH_k_CNTXT_4_INI2(n,k)        \
+        in_dword_masked(HWIO_IPA_GSI_TOP_EE_n_EV_CH_k_CNTXT_4_ADDR(n,k), HWIO_IPA_GSI_TOP_EE_n_EV_CH_k_CNTXT_4_RMSK)
+#define HWIO_IPA_GSI_TOP_EE_n_EV_CH_k_CNTXT_4_INMI2(n,k,mask)    \
+        in_dword_masked(HWIO_IPA_GSI_TOP_EE_n_EV_CH_k_CNTXT_4_ADDR(n,k), mask)
+#define HWIO_IPA_GSI_TOP_EE_n_EV_CH_k_CNTXT_4_OUTI2(n,k,val)    \
+        out_dword(HWIO_IPA_GSI_TOP_EE_n_EV_CH_k_CNTXT_4_ADDR(n,k),val)
+#define HWIO_IPA_GSI_TOP_EE_n_EV_CH_k_CNTXT_4_OUTMI2(n,k,mask,val) \
+        out_dword_masked_ns(HWIO_IPA_GSI_TOP_EE_n_EV_CH_k_CNTXT_4_ADDR(n,k),mask,val,HWIO_IPA_GSI_TOP_EE_n_EV_CH_k_CNTXT_4_INI2(n,k))
+#define HWIO_IPA_GSI_TOP_EE_n_EV_CH_k_CNTXT_4_READ_PTR_LSB_BMSK                                          0xffffffff
+#define HWIO_IPA_GSI_TOP_EE_n_EV_CH_k_CNTXT_4_READ_PTR_LSB_SHFT                                                 0x0
+
+#define HWIO_IPA_GSI_TOP_EE_n_EV_CH_k_CNTXT_5_ADDR(n,k)                                                  (IPA_GSI_TOP_GSI_REG_BASE      + 0x0001c014 + 0x12000 * (n) + 0x80 * (k))
+#define HWIO_IPA_GSI_TOP_EE_n_EV_CH_k_CNTXT_5_PHYS(n,k)                                                  (IPA_GSI_TOP_GSI_REG_BASE_PHYS + 0x0001c014 + 0x12000 * (n) + 0x80 * (k))
+#define HWIO_IPA_GSI_TOP_EE_n_EV_CH_k_CNTXT_5_OFFS(n,k)                                                  (IPA_GSI_TOP_GSI_REG_BASE_OFFS + 0x0001c014 + 0x12000 * (n) + 0x80 * (k))
+#define HWIO_IPA_GSI_TOP_EE_n_EV_CH_k_CNTXT_5_RMSK                                                       0xffffffff
+#define HWIO_IPA_GSI_TOP_EE_n_EV_CH_k_CNTXT_5_MAXn                                                                2
+#define HWIO_IPA_GSI_TOP_EE_n_EV_CH_k_CNTXT_5_MAXk                                                               26
+#define HWIO_IPA_GSI_TOP_EE_n_EV_CH_k_CNTXT_5_ATTR                                                              0x1
+#define HWIO_IPA_GSI_TOP_EE_n_EV_CH_k_CNTXT_5_INI2(n,k)        \
+        in_dword_masked(HWIO_IPA_GSI_TOP_EE_n_EV_CH_k_CNTXT_5_ADDR(n,k), HWIO_IPA_GSI_TOP_EE_n_EV_CH_k_CNTXT_5_RMSK)
+#define HWIO_IPA_GSI_TOP_EE_n_EV_CH_k_CNTXT_5_INMI2(n,k,mask)    \
+        in_dword_masked(HWIO_IPA_GSI_TOP_EE_n_EV_CH_k_CNTXT_5_ADDR(n,k), mask)
+#define HWIO_IPA_GSI_TOP_EE_n_EV_CH_k_CNTXT_5_READ_PTR_MSB_BMSK                                          0xffffffff
+#define HWIO_IPA_GSI_TOP_EE_n_EV_CH_k_CNTXT_5_READ_PTR_MSB_SHFT                                                 0x0
+
+#define HWIO_IPA_GSI_TOP_EE_n_EV_CH_k_CNTXT_6_ADDR(n,k)                                                  (IPA_GSI_TOP_GSI_REG_BASE      + 0x0001c018 + 0x12000 * (n) + 0x80 * (k))
+#define HWIO_IPA_GSI_TOP_EE_n_EV_CH_k_CNTXT_6_PHYS(n,k)                                                  (IPA_GSI_TOP_GSI_REG_BASE_PHYS + 0x0001c018 + 0x12000 * (n) + 0x80 * (k))
+#define HWIO_IPA_GSI_TOP_EE_n_EV_CH_k_CNTXT_6_OFFS(n,k)                                                  (IPA_GSI_TOP_GSI_REG_BASE_OFFS + 0x0001c018 + 0x12000 * (n) + 0x80 * (k))
+#define HWIO_IPA_GSI_TOP_EE_n_EV_CH_k_CNTXT_6_RMSK                                                       0xffffffff
+#define HWIO_IPA_GSI_TOP_EE_n_EV_CH_k_CNTXT_6_MAXn                                                                2
+#define HWIO_IPA_GSI_TOP_EE_n_EV_CH_k_CNTXT_6_MAXk                                                               26
+#define HWIO_IPA_GSI_TOP_EE_n_EV_CH_k_CNTXT_6_ATTR                                                              0x1
+#define HWIO_IPA_GSI_TOP_EE_n_EV_CH_k_CNTXT_6_INI2(n,k)        \
+        in_dword_masked(HWIO_IPA_GSI_TOP_EE_n_EV_CH_k_CNTXT_6_ADDR(n,k), HWIO_IPA_GSI_TOP_EE_n_EV_CH_k_CNTXT_6_RMSK)
+#define HWIO_IPA_GSI_TOP_EE_n_EV_CH_k_CNTXT_6_INMI2(n,k,mask)    \
+        in_dword_masked(HWIO_IPA_GSI_TOP_EE_n_EV_CH_k_CNTXT_6_ADDR(n,k), mask)
+#define HWIO_IPA_GSI_TOP_EE_n_EV_CH_k_CNTXT_6_WRITE_PTR_LSB_BMSK                                         0xffffffff
+#define HWIO_IPA_GSI_TOP_EE_n_EV_CH_k_CNTXT_6_WRITE_PTR_LSB_SHFT                                                0x0
+
+#define HWIO_IPA_GSI_TOP_EE_n_EV_CH_k_CNTXT_7_ADDR(n,k)                                                  (IPA_GSI_TOP_GSI_REG_BASE      + 0x0001c01c + 0x12000 * (n) + 0x80 * (k))
+#define HWIO_IPA_GSI_TOP_EE_n_EV_CH_k_CNTXT_7_PHYS(n,k)                                                  (IPA_GSI_TOP_GSI_REG_BASE_PHYS + 0x0001c01c + 0x12000 * (n) + 0x80 * (k))
+#define HWIO_IPA_GSI_TOP_EE_n_EV_CH_k_CNTXT_7_OFFS(n,k)                                                  (IPA_GSI_TOP_GSI_REG_BASE_OFFS + 0x0001c01c + 0x12000 * (n) + 0x80 * (k))
+#define HWIO_IPA_GSI_TOP_EE_n_EV_CH_k_CNTXT_7_RMSK                                                       0xffffffff
+#define HWIO_IPA_GSI_TOP_EE_n_EV_CH_k_CNTXT_7_MAXn                                                                2
+#define HWIO_IPA_GSI_TOP_EE_n_EV_CH_k_CNTXT_7_MAXk                                                               26
+#define HWIO_IPA_GSI_TOP_EE_n_EV_CH_k_CNTXT_7_ATTR                                                              0x1
+#define HWIO_IPA_GSI_TOP_EE_n_EV_CH_k_CNTXT_7_INI2(n,k)        \
+        in_dword_masked(HWIO_IPA_GSI_TOP_EE_n_EV_CH_k_CNTXT_7_ADDR(n,k), HWIO_IPA_GSI_TOP_EE_n_EV_CH_k_CNTXT_7_RMSK)
+#define HWIO_IPA_GSI_TOP_EE_n_EV_CH_k_CNTXT_7_INMI2(n,k,mask)    \
+        in_dword_masked(HWIO_IPA_GSI_TOP_EE_n_EV_CH_k_CNTXT_7_ADDR(n,k), mask)
+#define HWIO_IPA_GSI_TOP_EE_n_EV_CH_k_CNTXT_7_WRITE_PTR_MSB_BMSK                                         0xffffffff
+#define HWIO_IPA_GSI_TOP_EE_n_EV_CH_k_CNTXT_7_WRITE_PTR_MSB_SHFT                                                0x0
+
+#define HWIO_IPA_GSI_TOP_EE_n_EV_CH_k_CNTXT_8_ADDR(n,k)                                                  (IPA_GSI_TOP_GSI_REG_BASE      + 0x0001c020 + 0x12000 * (n) + 0x80 * (k))
+#define HWIO_IPA_GSI_TOP_EE_n_EV_CH_k_CNTXT_8_PHYS(n,k)                                                  (IPA_GSI_TOP_GSI_REG_BASE_PHYS + 0x0001c020 + 0x12000 * (n) + 0x80 * (k))
+#define HWIO_IPA_GSI_TOP_EE_n_EV_CH_k_CNTXT_8_OFFS(n,k)                                                  (IPA_GSI_TOP_GSI_REG_BASE_OFFS + 0x0001c020 + 0x12000 * (n) + 0x80 * (k))
+#define HWIO_IPA_GSI_TOP_EE_n_EV_CH_k_CNTXT_8_RMSK                                                       0xffffffff
+#define HWIO_IPA_GSI_TOP_EE_n_EV_CH_k_CNTXT_8_MAXn                                                                2
+#define HWIO_IPA_GSI_TOP_EE_n_EV_CH_k_CNTXT_8_MAXk                                                               26
+#define HWIO_IPA_GSI_TOP_EE_n_EV_CH_k_CNTXT_8_ATTR                                                              0x3
+#define HWIO_IPA_GSI_TOP_EE_n_EV_CH_k_CNTXT_8_INI2(n,k)        \
+        in_dword_masked(HWIO_IPA_GSI_TOP_EE_n_EV_CH_k_CNTXT_8_ADDR(n,k), HWIO_IPA_GSI_TOP_EE_n_EV_CH_k_CNTXT_8_RMSK)
+#define HWIO_IPA_GSI_TOP_EE_n_EV_CH_k_CNTXT_8_INMI2(n,k,mask)    \
+        in_dword_masked(HWIO_IPA_GSI_TOP_EE_n_EV_CH_k_CNTXT_8_ADDR(n,k), mask)
+#define HWIO_IPA_GSI_TOP_EE_n_EV_CH_k_CNTXT_8_OUTI2(n,k,val)    \
+        out_dword(HWIO_IPA_GSI_TOP_EE_n_EV_CH_k_CNTXT_8_ADDR(n,k),val)
+#define HWIO_IPA_GSI_TOP_EE_n_EV_CH_k_CNTXT_8_OUTMI2(n,k,mask,val) \
+        out_dword_masked_ns(HWIO_IPA_GSI_TOP_EE_n_EV_CH_k_CNTXT_8_ADDR(n,k),mask,val,HWIO_IPA_GSI_TOP_EE_n_EV_CH_k_CNTXT_8_INI2(n,k))
+#define HWIO_IPA_GSI_TOP_EE_n_EV_CH_k_CNTXT_8_INT_MOD_CNT_BMSK                                           0xff000000
+#define HWIO_IPA_GSI_TOP_EE_n_EV_CH_k_CNTXT_8_INT_MOD_CNT_SHFT                                                 0x18
+#define HWIO_IPA_GSI_TOP_EE_n_EV_CH_k_CNTXT_8_INT_MODC_BMSK                                                0xff0000
+#define HWIO_IPA_GSI_TOP_EE_n_EV_CH_k_CNTXT_8_INT_MODC_SHFT                                                    0x10
+#define HWIO_IPA_GSI_TOP_EE_n_EV_CH_k_CNTXT_8_INT_MODT_BMSK                                                  0xffff
+#define HWIO_IPA_GSI_TOP_EE_n_EV_CH_k_CNTXT_8_INT_MODT_SHFT                                                     0x0
+
+#define HWIO_IPA_GSI_TOP_EE_n_EV_CH_k_CNTXT_9_ADDR(n,k)                                                  (IPA_GSI_TOP_GSI_REG_BASE      + 0x0001c024 + 0x12000 * (n) + 0x80 * (k))
+#define HWIO_IPA_GSI_TOP_EE_n_EV_CH_k_CNTXT_9_PHYS(n,k)                                                  (IPA_GSI_TOP_GSI_REG_BASE_PHYS + 0x0001c024 + 0x12000 * (n) + 0x80 * (k))
+#define HWIO_IPA_GSI_TOP_EE_n_EV_CH_k_CNTXT_9_OFFS(n,k)                                                  (IPA_GSI_TOP_GSI_REG_BASE_OFFS + 0x0001c024 + 0x12000 * (n) + 0x80 * (k))
+#define HWIO_IPA_GSI_TOP_EE_n_EV_CH_k_CNTXT_9_RMSK                                                       0xffffffff
+#define HWIO_IPA_GSI_TOP_EE_n_EV_CH_k_CNTXT_9_MAXn                                                                2
+#define HWIO_IPA_GSI_TOP_EE_n_EV_CH_k_CNTXT_9_MAXk                                                               26
+#define HWIO_IPA_GSI_TOP_EE_n_EV_CH_k_CNTXT_9_ATTR                                                              0x3
+#define HWIO_IPA_GSI_TOP_EE_n_EV_CH_k_CNTXT_9_INI2(n,k)        \
+        in_dword_masked(HWIO_IPA_GSI_TOP_EE_n_EV_CH_k_CNTXT_9_ADDR(n,k), HWIO_IPA_GSI_TOP_EE_n_EV_CH_k_CNTXT_9_RMSK)
+#define HWIO_IPA_GSI_TOP_EE_n_EV_CH_k_CNTXT_9_INMI2(n,k,mask)    \
+        in_dword_masked(HWIO_IPA_GSI_TOP_EE_n_EV_CH_k_CNTXT_9_ADDR(n,k), mask)
+#define HWIO_IPA_GSI_TOP_EE_n_EV_CH_k_CNTXT_9_OUTI2(n,k,val)    \
+        out_dword(HWIO_IPA_GSI_TOP_EE_n_EV_CH_k_CNTXT_9_ADDR(n,k),val)
+#define HWIO_IPA_GSI_TOP_EE_n_EV_CH_k_CNTXT_9_OUTMI2(n,k,mask,val) \
+        out_dword_masked_ns(HWIO_IPA_GSI_TOP_EE_n_EV_CH_k_CNTXT_9_ADDR(n,k),mask,val,HWIO_IPA_GSI_TOP_EE_n_EV_CH_k_CNTXT_9_INI2(n,k))
+#define HWIO_IPA_GSI_TOP_EE_n_EV_CH_k_CNTXT_9_INTVEC_BMSK                                                0xffffffff
+#define HWIO_IPA_GSI_TOP_EE_n_EV_CH_k_CNTXT_9_INTVEC_SHFT                                                       0x0
+
+#define HWIO_IPA_GSI_TOP_EE_n_EV_CH_k_CNTXT_10_ADDR(n,k)                                                 (IPA_GSI_TOP_GSI_REG_BASE      + 0x0001c028 + 0x12000 * (n) + 0x80 * (k))
+#define HWIO_IPA_GSI_TOP_EE_n_EV_CH_k_CNTXT_10_PHYS(n,k)                                                 (IPA_GSI_TOP_GSI_REG_BASE_PHYS + 0x0001c028 + 0x12000 * (n) + 0x80 * (k))
+#define HWIO_IPA_GSI_TOP_EE_n_EV_CH_k_CNTXT_10_OFFS(n,k)                                                 (IPA_GSI_TOP_GSI_REG_BASE_OFFS + 0x0001c028 + 0x12000 * (n) + 0x80 * (k))
+#define HWIO_IPA_GSI_TOP_EE_n_EV_CH_k_CNTXT_10_RMSK                                                      0xffffffff
+#define HWIO_IPA_GSI_TOP_EE_n_EV_CH_k_CNTXT_10_MAXn                                                               2
+#define HWIO_IPA_GSI_TOP_EE_n_EV_CH_k_CNTXT_10_MAXk                                                              26
+#define HWIO_IPA_GSI_TOP_EE_n_EV_CH_k_CNTXT_10_ATTR                                                             0x3
+#define HWIO_IPA_GSI_TOP_EE_n_EV_CH_k_CNTXT_10_INI2(n,k)        \
+        in_dword_masked(HWIO_IPA_GSI_TOP_EE_n_EV_CH_k_CNTXT_10_ADDR(n,k), HWIO_IPA_GSI_TOP_EE_n_EV_CH_k_CNTXT_10_RMSK)
+#define HWIO_IPA_GSI_TOP_EE_n_EV_CH_k_CNTXT_10_INMI2(n,k,mask)    \
+        in_dword_masked(HWIO_IPA_GSI_TOP_EE_n_EV_CH_k_CNTXT_10_ADDR(n,k), mask)
+#define HWIO_IPA_GSI_TOP_EE_n_EV_CH_k_CNTXT_10_OUTI2(n,k,val)    \
+        out_dword(HWIO_IPA_GSI_TOP_EE_n_EV_CH_k_CNTXT_10_ADDR(n,k),val)
+#define HWIO_IPA_GSI_TOP_EE_n_EV_CH_k_CNTXT_10_OUTMI2(n,k,mask,val) \
+        out_dword_masked_ns(HWIO_IPA_GSI_TOP_EE_n_EV_CH_k_CNTXT_10_ADDR(n,k),mask,val,HWIO_IPA_GSI_TOP_EE_n_EV_CH_k_CNTXT_10_INI2(n,k))
+#define HWIO_IPA_GSI_TOP_EE_n_EV_CH_k_CNTXT_10_MSI_ADDR_LSB_BMSK                                         0xffffffff
+#define HWIO_IPA_GSI_TOP_EE_n_EV_CH_k_CNTXT_10_MSI_ADDR_LSB_SHFT                                                0x0
+
+#define HWIO_IPA_GSI_TOP_EE_n_EV_CH_k_CNTXT_11_ADDR(n,k)                                                 (IPA_GSI_TOP_GSI_REG_BASE      + 0x0001c02c + 0x12000 * (n) + 0x80 * (k))
+#define HWIO_IPA_GSI_TOP_EE_n_EV_CH_k_CNTXT_11_PHYS(n,k)                                                 (IPA_GSI_TOP_GSI_REG_BASE_PHYS + 0x0001c02c + 0x12000 * (n) + 0x80 * (k))
+#define HWIO_IPA_GSI_TOP_EE_n_EV_CH_k_CNTXT_11_OFFS(n,k)                                                 (IPA_GSI_TOP_GSI_REG_BASE_OFFS + 0x0001c02c + 0x12000 * (n) + 0x80 * (k))
+#define HWIO_IPA_GSI_TOP_EE_n_EV_CH_k_CNTXT_11_RMSK                                                      0xffffffff
+#define HWIO_IPA_GSI_TOP_EE_n_EV_CH_k_CNTXT_11_MAXn                                                               2
+#define HWIO_IPA_GSI_TOP_EE_n_EV_CH_k_CNTXT_11_MAXk                                                              26
+#define HWIO_IPA_GSI_TOP_EE_n_EV_CH_k_CNTXT_11_ATTR                                                             0x3
+#define HWIO_IPA_GSI_TOP_EE_n_EV_CH_k_CNTXT_11_INI2(n,k)        \
+        in_dword_masked(HWIO_IPA_GSI_TOP_EE_n_EV_CH_k_CNTXT_11_ADDR(n,k), HWIO_IPA_GSI_TOP_EE_n_EV_CH_k_CNTXT_11_RMSK)
+#define HWIO_IPA_GSI_TOP_EE_n_EV_CH_k_CNTXT_11_INMI2(n,k,mask)    \
+        in_dword_masked(HWIO_IPA_GSI_TOP_EE_n_EV_CH_k_CNTXT_11_ADDR(n,k), mask)
+#define HWIO_IPA_GSI_TOP_EE_n_EV_CH_k_CNTXT_11_OUTI2(n,k,val)    \
+        out_dword(HWIO_IPA_GSI_TOP_EE_n_EV_CH_k_CNTXT_11_ADDR(n,k),val)
+#define HWIO_IPA_GSI_TOP_EE_n_EV_CH_k_CNTXT_11_OUTMI2(n,k,mask,val) \
+        out_dword_masked_ns(HWIO_IPA_GSI_TOP_EE_n_EV_CH_k_CNTXT_11_ADDR(n,k),mask,val,HWIO_IPA_GSI_TOP_EE_n_EV_CH_k_CNTXT_11_INI2(n,k))
+#define HWIO_IPA_GSI_TOP_EE_n_EV_CH_k_CNTXT_11_MSI_ADDR_MSB_BMSK                                         0xffffffff
+#define HWIO_IPA_GSI_TOP_EE_n_EV_CH_k_CNTXT_11_MSI_ADDR_MSB_SHFT                                                0x0
+
+#define HWIO_IPA_GSI_TOP_EE_n_EV_CH_k_CNTXT_12_ADDR(n,k)                                                 (IPA_GSI_TOP_GSI_REG_BASE      + 0x0001c030 + 0x12000 * (n) + 0x80 * (k))
+#define HWIO_IPA_GSI_TOP_EE_n_EV_CH_k_CNTXT_12_PHYS(n,k)                                                 (IPA_GSI_TOP_GSI_REG_BASE_PHYS + 0x0001c030 + 0x12000 * (n) + 0x80 * (k))
+#define HWIO_IPA_GSI_TOP_EE_n_EV_CH_k_CNTXT_12_OFFS(n,k)                                                 (IPA_GSI_TOP_GSI_REG_BASE_OFFS + 0x0001c030 + 0x12000 * (n) + 0x80 * (k))
+#define HWIO_IPA_GSI_TOP_EE_n_EV_CH_k_CNTXT_12_RMSK                                                      0xffffffff
+#define HWIO_IPA_GSI_TOP_EE_n_EV_CH_k_CNTXT_12_MAXn                                                               2
+#define HWIO_IPA_GSI_TOP_EE_n_EV_CH_k_CNTXT_12_MAXk                                                              26
+#define HWIO_IPA_GSI_TOP_EE_n_EV_CH_k_CNTXT_12_ATTR                                                             0x3
+#define HWIO_IPA_GSI_TOP_EE_n_EV_CH_k_CNTXT_12_INI2(n,k)        \
+        in_dword_masked(HWIO_IPA_GSI_TOP_EE_n_EV_CH_k_CNTXT_12_ADDR(n,k), HWIO_IPA_GSI_TOP_EE_n_EV_CH_k_CNTXT_12_RMSK)
+#define HWIO_IPA_GSI_TOP_EE_n_EV_CH_k_CNTXT_12_INMI2(n,k,mask)    \
+        in_dword_masked(HWIO_IPA_GSI_TOP_EE_n_EV_CH_k_CNTXT_12_ADDR(n,k), mask)
+#define HWIO_IPA_GSI_TOP_EE_n_EV_CH_k_CNTXT_12_OUTI2(n,k,val)    \
+        out_dword(HWIO_IPA_GSI_TOP_EE_n_EV_CH_k_CNTXT_12_ADDR(n,k),val)
+#define HWIO_IPA_GSI_TOP_EE_n_EV_CH_k_CNTXT_12_OUTMI2(n,k,mask,val) \
+        out_dword_masked_ns(HWIO_IPA_GSI_TOP_EE_n_EV_CH_k_CNTXT_12_ADDR(n,k),mask,val,HWIO_IPA_GSI_TOP_EE_n_EV_CH_k_CNTXT_12_INI2(n,k))
+#define HWIO_IPA_GSI_TOP_EE_n_EV_CH_k_CNTXT_12_RP_UPDATE_ADDR_LSB_BMSK                                   0xffffffff
+#define HWIO_IPA_GSI_TOP_EE_n_EV_CH_k_CNTXT_12_RP_UPDATE_ADDR_LSB_SHFT                                          0x0
+
+#define HWIO_IPA_GSI_TOP_EE_n_EV_CH_k_CNTXT_13_ADDR(n,k)                                                 (IPA_GSI_TOP_GSI_REG_BASE      + 0x0001c034 + 0x12000 * (n) + 0x80 * (k))
+#define HWIO_IPA_GSI_TOP_EE_n_EV_CH_k_CNTXT_13_PHYS(n,k)                                                 (IPA_GSI_TOP_GSI_REG_BASE_PHYS + 0x0001c034 + 0x12000 * (n) + 0x80 * (k))
+#define HWIO_IPA_GSI_TOP_EE_n_EV_CH_k_CNTXT_13_OFFS(n,k)                                                 (IPA_GSI_TOP_GSI_REG_BASE_OFFS + 0x0001c034 + 0x12000 * (n) + 0x80 * (k))
+#define HWIO_IPA_GSI_TOP_EE_n_EV_CH_k_CNTXT_13_RMSK                                                      0xffffffff
+#define HWIO_IPA_GSI_TOP_EE_n_EV_CH_k_CNTXT_13_MAXn                                                               2
+#define HWIO_IPA_GSI_TOP_EE_n_EV_CH_k_CNTXT_13_MAXk                                                              26
+#define HWIO_IPA_GSI_TOP_EE_n_EV_CH_k_CNTXT_13_ATTR                                                             0x3
+#define HWIO_IPA_GSI_TOP_EE_n_EV_CH_k_CNTXT_13_INI2(n,k)        \
+        in_dword_masked(HWIO_IPA_GSI_TOP_EE_n_EV_CH_k_CNTXT_13_ADDR(n,k), HWIO_IPA_GSI_TOP_EE_n_EV_CH_k_CNTXT_13_RMSK)
+#define HWIO_IPA_GSI_TOP_EE_n_EV_CH_k_CNTXT_13_INMI2(n,k,mask)    \
+        in_dword_masked(HWIO_IPA_GSI_TOP_EE_n_EV_CH_k_CNTXT_13_ADDR(n,k), mask)
+#define HWIO_IPA_GSI_TOP_EE_n_EV_CH_k_CNTXT_13_OUTI2(n,k,val)    \
+        out_dword(HWIO_IPA_GSI_TOP_EE_n_EV_CH_k_CNTXT_13_ADDR(n,k),val)
+#define HWIO_IPA_GSI_TOP_EE_n_EV_CH_k_CNTXT_13_OUTMI2(n,k,mask,val) \
+        out_dword_masked_ns(HWIO_IPA_GSI_TOP_EE_n_EV_CH_k_CNTXT_13_ADDR(n,k),mask,val,HWIO_IPA_GSI_TOP_EE_n_EV_CH_k_CNTXT_13_INI2(n,k))
+#define HWIO_IPA_GSI_TOP_EE_n_EV_CH_k_CNTXT_13_RP_UPDATE_ADDR_MSB_BMSK                                   0xffffffff
+#define HWIO_IPA_GSI_TOP_EE_n_EV_CH_k_CNTXT_13_RP_UPDATE_ADDR_MSB_SHFT                                          0x0
+
+#define HWIO_IPA_GSI_TOP_EE_n_EV_CH_k_ELEM_SIZE_SHIFT_ADDR(n,k)                                          (IPA_GSI_TOP_GSI_REG_BASE      + 0x0001c038 + 0x12000 * (n) + 0x80 * (k))
+#define HWIO_IPA_GSI_TOP_EE_n_EV_CH_k_ELEM_SIZE_SHIFT_PHYS(n,k)                                          (IPA_GSI_TOP_GSI_REG_BASE_PHYS + 0x0001c038 + 0x12000 * (n) + 0x80 * (k))
+#define HWIO_IPA_GSI_TOP_EE_n_EV_CH_k_ELEM_SIZE_SHIFT_OFFS(n,k)                                          (IPA_GSI_TOP_GSI_REG_BASE_OFFS + 0x0001c038 + 0x12000 * (n) + 0x80 * (k))
+#define HWIO_IPA_GSI_TOP_EE_n_EV_CH_k_ELEM_SIZE_SHIFT_RMSK                                                      0xf
+#define HWIO_IPA_GSI_TOP_EE_n_EV_CH_k_ELEM_SIZE_SHIFT_MAXn                                                        2
+#define HWIO_IPA_GSI_TOP_EE_n_EV_CH_k_ELEM_SIZE_SHIFT_MAXk                                                       26
+#define HWIO_IPA_GSI_TOP_EE_n_EV_CH_k_ELEM_SIZE_SHIFT_ATTR                                                      0x1
+#define HWIO_IPA_GSI_TOP_EE_n_EV_CH_k_ELEM_SIZE_SHIFT_INI2(n,k)        \
+        in_dword_masked(HWIO_IPA_GSI_TOP_EE_n_EV_CH_k_ELEM_SIZE_SHIFT_ADDR(n,k), HWIO_IPA_GSI_TOP_EE_n_EV_CH_k_ELEM_SIZE_SHIFT_RMSK)
+#define HWIO_IPA_GSI_TOP_EE_n_EV_CH_k_ELEM_SIZE_SHIFT_INMI2(n,k,mask)    \
+        in_dword_masked(HWIO_IPA_GSI_TOP_EE_n_EV_CH_k_ELEM_SIZE_SHIFT_ADDR(n,k), mask)
+#define HWIO_IPA_GSI_TOP_EE_n_EV_CH_k_ELEM_SIZE_SHIFT_ELEM_SIZE_SHIFT_BMSK                                      0xf
+#define HWIO_IPA_GSI_TOP_EE_n_EV_CH_k_ELEM_SIZE_SHIFT_ELEM_SIZE_SHIFT_SHFT                                      0x0
+#define HWIO_IPA_GSI_TOP_EE_n_EV_CH_k_ELEM_SIZE_SHIFT_ELEM_SIZE_SHIFT_TWO_FVAL                                  0x0
+#define HWIO_IPA_GSI_TOP_EE_n_EV_CH_k_ELEM_SIZE_SHIFT_ELEM_SIZE_SHIFT_THREE_FVAL                                0x1
+#define HWIO_IPA_GSI_TOP_EE_n_EV_CH_k_ELEM_SIZE_SHIFT_ELEM_SIZE_SHIFT_FOUR_FVAL                                 0x2
+#define HWIO_IPA_GSI_TOP_EE_n_EV_CH_k_ELEM_SIZE_SHIFT_ELEM_SIZE_SHIFT_FIVE_FVAL                                 0x3
+#define HWIO_IPA_GSI_TOP_EE_n_EV_CH_k_ELEM_SIZE_SHIFT_ELEM_SIZE_SHIFT_SIX_FVAL                                  0x4
+
+#define HWIO_IPA_GSI_TOP_EE_n_EV_CH_k_SCRATCH_0_ADDR(n,k)                                                (IPA_GSI_TOP_GSI_REG_BASE      + 0x0001c048 + 0x12000 * (n) + 0x80 * (k))
+#define HWIO_IPA_GSI_TOP_EE_n_EV_CH_k_SCRATCH_0_PHYS(n,k)                                                (IPA_GSI_TOP_GSI_REG_BASE_PHYS + 0x0001c048 + 0x12000 * (n) + 0x80 * (k))
+#define HWIO_IPA_GSI_TOP_EE_n_EV_CH_k_SCRATCH_0_OFFS(n,k)                                                (IPA_GSI_TOP_GSI_REG_BASE_OFFS + 0x0001c048 + 0x12000 * (n) + 0x80 * (k))
+#define HWIO_IPA_GSI_TOP_EE_n_EV_CH_k_SCRATCH_0_RMSK                                                     0xffffffff
+#define HWIO_IPA_GSI_TOP_EE_n_EV_CH_k_SCRATCH_0_MAXn                                                              2
+#define HWIO_IPA_GSI_TOP_EE_n_EV_CH_k_SCRATCH_0_MAXk                                                             26
+#define HWIO_IPA_GSI_TOP_EE_n_EV_CH_k_SCRATCH_0_ATTR                                                            0x3
+#define HWIO_IPA_GSI_TOP_EE_n_EV_CH_k_SCRATCH_0_INI2(n,k)        \
+        in_dword_masked(HWIO_IPA_GSI_TOP_EE_n_EV_CH_k_SCRATCH_0_ADDR(n,k), HWIO_IPA_GSI_TOP_EE_n_EV_CH_k_SCRATCH_0_RMSK)
+#define HWIO_IPA_GSI_TOP_EE_n_EV_CH_k_SCRATCH_0_INMI2(n,k,mask)    \
+        in_dword_masked(HWIO_IPA_GSI_TOP_EE_n_EV_CH_k_SCRATCH_0_ADDR(n,k), mask)
+#define HWIO_IPA_GSI_TOP_EE_n_EV_CH_k_SCRATCH_0_OUTI2(n,k,val)    \
+        out_dword(HWIO_IPA_GSI_TOP_EE_n_EV_CH_k_SCRATCH_0_ADDR(n,k),val)
+#define HWIO_IPA_GSI_TOP_EE_n_EV_CH_k_SCRATCH_0_OUTMI2(n,k,mask,val) \
+        out_dword_masked_ns(HWIO_IPA_GSI_TOP_EE_n_EV_CH_k_SCRATCH_0_ADDR(n,k),mask,val,HWIO_IPA_GSI_TOP_EE_n_EV_CH_k_SCRATCH_0_INI2(n,k))
+#define HWIO_IPA_GSI_TOP_EE_n_EV_CH_k_SCRATCH_0_SCRATCH_BMSK                                             0xffffffff
+#define HWIO_IPA_GSI_TOP_EE_n_EV_CH_k_SCRATCH_0_SCRATCH_SHFT                                                    0x0
+
+#define HWIO_IPA_GSI_TOP_EE_n_EV_CH_k_SCRATCH_1_ADDR(n,k)                                                (IPA_GSI_TOP_GSI_REG_BASE      + 0x0001c04c + 0x12000 * (n) + 0x80 * (k))
+#define HWIO_IPA_GSI_TOP_EE_n_EV_CH_k_SCRATCH_1_PHYS(n,k)                                                (IPA_GSI_TOP_GSI_REG_BASE_PHYS + 0x0001c04c + 0x12000 * (n) + 0x80 * (k))
+#define HWIO_IPA_GSI_TOP_EE_n_EV_CH_k_SCRATCH_1_OFFS(n,k)                                                (IPA_GSI_TOP_GSI_REG_BASE_OFFS + 0x0001c04c + 0x12000 * (n) + 0x80 * (k))
+#define HWIO_IPA_GSI_TOP_EE_n_EV_CH_k_SCRATCH_1_RMSK                                                     0xffffffff
+#define HWIO_IPA_GSI_TOP_EE_n_EV_CH_k_SCRATCH_1_MAXn                                                              2
+#define HWIO_IPA_GSI_TOP_EE_n_EV_CH_k_SCRATCH_1_MAXk                                                             26
+#define HWIO_IPA_GSI_TOP_EE_n_EV_CH_k_SCRATCH_1_ATTR                                                            0x3
+#define HWIO_IPA_GSI_TOP_EE_n_EV_CH_k_SCRATCH_1_INI2(n,k)        \
+        in_dword_masked(HWIO_IPA_GSI_TOP_EE_n_EV_CH_k_SCRATCH_1_ADDR(n,k), HWIO_IPA_GSI_TOP_EE_n_EV_CH_k_SCRATCH_1_RMSK)
+#define HWIO_IPA_GSI_TOP_EE_n_EV_CH_k_SCRATCH_1_INMI2(n,k,mask)    \
+        in_dword_masked(HWIO_IPA_GSI_TOP_EE_n_EV_CH_k_SCRATCH_1_ADDR(n,k), mask)
+#define HWIO_IPA_GSI_TOP_EE_n_EV_CH_k_SCRATCH_1_OUTI2(n,k,val)    \
+        out_dword(HWIO_IPA_GSI_TOP_EE_n_EV_CH_k_SCRATCH_1_ADDR(n,k),val)
+#define HWIO_IPA_GSI_TOP_EE_n_EV_CH_k_SCRATCH_1_OUTMI2(n,k,mask,val) \
+        out_dword_masked_ns(HWIO_IPA_GSI_TOP_EE_n_EV_CH_k_SCRATCH_1_ADDR(n,k),mask,val,HWIO_IPA_GSI_TOP_EE_n_EV_CH_k_SCRATCH_1_INI2(n,k))
+#define HWIO_IPA_GSI_TOP_EE_n_EV_CH_k_SCRATCH_1_SCRATCH_BMSK                                             0xffffffff
+#define HWIO_IPA_GSI_TOP_EE_n_EV_CH_k_SCRATCH_1_SCRATCH_SHFT                                                    0x0
+
+#define HWIO_IPA_GSI_TOP_EE_n_EV_CH_k_SCRATCH_2_ADDR(n,k)                                                (IPA_GSI_TOP_GSI_REG_BASE      + 0x0001c050 + 0x12000 * (n) + 0x80 * (k))
+#define HWIO_IPA_GSI_TOP_EE_n_EV_CH_k_SCRATCH_2_PHYS(n,k)                                                (IPA_GSI_TOP_GSI_REG_BASE_PHYS + 0x0001c050 + 0x12000 * (n) + 0x80 * (k))
+#define HWIO_IPA_GSI_TOP_EE_n_EV_CH_k_SCRATCH_2_OFFS(n,k)                                                (IPA_GSI_TOP_GSI_REG_BASE_OFFS + 0x0001c050 + 0x12000 * (n) + 0x80 * (k))
+#define HWIO_IPA_GSI_TOP_EE_n_EV_CH_k_SCRATCH_2_RMSK                                                     0xffffffff
+#define HWIO_IPA_GSI_TOP_EE_n_EV_CH_k_SCRATCH_2_MAXn                                                              2
+#define HWIO_IPA_GSI_TOP_EE_n_EV_CH_k_SCRATCH_2_MAXk                                                             26
+#define HWIO_IPA_GSI_TOP_EE_n_EV_CH_k_SCRATCH_2_ATTR                                                            0x3
+#define HWIO_IPA_GSI_TOP_EE_n_EV_CH_k_SCRATCH_2_INI2(n,k)        \
+        in_dword_masked(HWIO_IPA_GSI_TOP_EE_n_EV_CH_k_SCRATCH_2_ADDR(n,k), HWIO_IPA_GSI_TOP_EE_n_EV_CH_k_SCRATCH_2_RMSK)
+#define HWIO_IPA_GSI_TOP_EE_n_EV_CH_k_SCRATCH_2_INMI2(n,k,mask)    \
+        in_dword_masked(HWIO_IPA_GSI_TOP_EE_n_EV_CH_k_SCRATCH_2_ADDR(n,k), mask)
+#define HWIO_IPA_GSI_TOP_EE_n_EV_CH_k_SCRATCH_2_OUTI2(n,k,val)    \
+        out_dword(HWIO_IPA_GSI_TOP_EE_n_EV_CH_k_SCRATCH_2_ADDR(n,k),val)
+#define HWIO_IPA_GSI_TOP_EE_n_EV_CH_k_SCRATCH_2_OUTMI2(n,k,mask,val) \
+        out_dword_masked_ns(HWIO_IPA_GSI_TOP_EE_n_EV_CH_k_SCRATCH_2_ADDR(n,k),mask,val,HWIO_IPA_GSI_TOP_EE_n_EV_CH_k_SCRATCH_2_INI2(n,k))
+#define HWIO_IPA_GSI_TOP_EE_n_EV_CH_k_SCRATCH_2_SCRATCH_BMSK                                             0xffffffff
+#define HWIO_IPA_GSI_TOP_EE_n_EV_CH_k_SCRATCH_2_SCRATCH_SHFT                                                    0x0
+
+#define HWIO_IPA_GSI_TOP_EE_n_GSI_CH_k_DOORBELL_0_ADDR(n,k)                                              (IPA_GSI_TOP_GSI_REG_BASE      + 0x00024000 + 0x12000 * (n) + 0x8 * (k))
+#define HWIO_IPA_GSI_TOP_EE_n_GSI_CH_k_DOORBELL_0_PHYS(n,k)                                              (IPA_GSI_TOP_GSI_REG_BASE_PHYS + 0x00024000 + 0x12000 * (n) + 0x8 * (k))
+#define HWIO_IPA_GSI_TOP_EE_n_GSI_CH_k_DOORBELL_0_OFFS(n,k)                                              (IPA_GSI_TOP_GSI_REG_BASE_OFFS + 0x00024000 + 0x12000 * (n) + 0x8 * (k))
+#define HWIO_IPA_GSI_TOP_EE_n_GSI_CH_k_DOORBELL_0_RMSK                                                   0xffffffff
+#define HWIO_IPA_GSI_TOP_EE_n_GSI_CH_k_DOORBELL_0_MAXn                                                            2
+#define HWIO_IPA_GSI_TOP_EE_n_GSI_CH_k_DOORBELL_0_MAXk                                                           27
+#define HWIO_IPA_GSI_TOP_EE_n_GSI_CH_k_DOORBELL_0_ATTR                                                          0x2
+#define HWIO_IPA_GSI_TOP_EE_n_GSI_CH_k_DOORBELL_0_OUTI2(n,k,val)    \
+        out_dword(HWIO_IPA_GSI_TOP_EE_n_GSI_CH_k_DOORBELL_0_ADDR(n,k),val)
+#define HWIO_IPA_GSI_TOP_EE_n_GSI_CH_k_DOORBELL_0_WRITE_PTR_LSB_BMSK                                     0xffffffff
+#define HWIO_IPA_GSI_TOP_EE_n_GSI_CH_k_DOORBELL_0_WRITE_PTR_LSB_SHFT                                            0x0
+
+#define HWIO_IPA_GSI_TOP_EE_n_GSI_CH_k_DOORBELL_1_ADDR(n,k)                                              (IPA_GSI_TOP_GSI_REG_BASE      + 0x00024004 + 0x12000 * (n) + 0x8 * (k))
+#define HWIO_IPA_GSI_TOP_EE_n_GSI_CH_k_DOORBELL_1_PHYS(n,k)                                              (IPA_GSI_TOP_GSI_REG_BASE_PHYS + 0x00024004 + 0x12000 * (n) + 0x8 * (k))
+#define HWIO_IPA_GSI_TOP_EE_n_GSI_CH_k_DOORBELL_1_OFFS(n,k)                                              (IPA_GSI_TOP_GSI_REG_BASE_OFFS + 0x00024004 + 0x12000 * (n) + 0x8 * (k))
+#define HWIO_IPA_GSI_TOP_EE_n_GSI_CH_k_DOORBELL_1_RMSK                                                   0xffffffff
+#define HWIO_IPA_GSI_TOP_EE_n_GSI_CH_k_DOORBELL_1_MAXn                                                            2
+#define HWIO_IPA_GSI_TOP_EE_n_GSI_CH_k_DOORBELL_1_MAXk                                                           27
+#define HWIO_IPA_GSI_TOP_EE_n_GSI_CH_k_DOORBELL_1_ATTR                                                          0x2
+#define HWIO_IPA_GSI_TOP_EE_n_GSI_CH_k_DOORBELL_1_OUTI2(n,k,val)    \
+        out_dword(HWIO_IPA_GSI_TOP_EE_n_GSI_CH_k_DOORBELL_1_ADDR(n,k),val)
+#define HWIO_IPA_GSI_TOP_EE_n_GSI_CH_k_DOORBELL_1_WRITE_PTR_MSB_BMSK                                     0xffffffff
+#define HWIO_IPA_GSI_TOP_EE_n_GSI_CH_k_DOORBELL_1_WRITE_PTR_MSB_SHFT                                            0x0
+
+#define HWIO_IPA_GSI_TOP_EE_n_EV_CH_k_DOORBELL_0_ADDR(n,k)                                               (IPA_GSI_TOP_GSI_REG_BASE      + 0x00024800 + 0x12000 * (n) + 0x8 * (k))
+#define HWIO_IPA_GSI_TOP_EE_n_EV_CH_k_DOORBELL_0_PHYS(n,k)                                               (IPA_GSI_TOP_GSI_REG_BASE_PHYS + 0x00024800 + 0x12000 * (n) + 0x8 * (k))
+#define HWIO_IPA_GSI_TOP_EE_n_EV_CH_k_DOORBELL_0_OFFS(n,k)                                               (IPA_GSI_TOP_GSI_REG_BASE_OFFS + 0x00024800 + 0x12000 * (n) + 0x8 * (k))
+#define HWIO_IPA_GSI_TOP_EE_n_EV_CH_k_DOORBELL_0_RMSK                                                    0xffffffff
+#define HWIO_IPA_GSI_TOP_EE_n_EV_CH_k_DOORBELL_0_MAXn                                                             2
+#define HWIO_IPA_GSI_TOP_EE_n_EV_CH_k_DOORBELL_0_MAXk                                                            26
+#define HWIO_IPA_GSI_TOP_EE_n_EV_CH_k_DOORBELL_0_ATTR                                                           0x2
+#define HWIO_IPA_GSI_TOP_EE_n_EV_CH_k_DOORBELL_0_OUTI2(n,k,val)    \
+        out_dword(HWIO_IPA_GSI_TOP_EE_n_EV_CH_k_DOORBELL_0_ADDR(n,k),val)
+#define HWIO_IPA_GSI_TOP_EE_n_EV_CH_k_DOORBELL_0_WRITE_PTR_LSB_BMSK                                      0xffffffff
+#define HWIO_IPA_GSI_TOP_EE_n_EV_CH_k_DOORBELL_0_WRITE_PTR_LSB_SHFT                                             0x0
+
+#define HWIO_IPA_GSI_TOP_EE_n_EV_CH_k_DOORBELL_1_ADDR(n,k)                                               (IPA_GSI_TOP_GSI_REG_BASE      + 0x00024804 + 0x12000 * (n) + 0x8 * (k))
+#define HWIO_IPA_GSI_TOP_EE_n_EV_CH_k_DOORBELL_1_PHYS(n,k)                                               (IPA_GSI_TOP_GSI_REG_BASE_PHYS + 0x00024804 + 0x12000 * (n) + 0x8 * (k))
+#define HWIO_IPA_GSI_TOP_EE_n_EV_CH_k_DOORBELL_1_OFFS(n,k)                                               (IPA_GSI_TOP_GSI_REG_BASE_OFFS + 0x00024804 + 0x12000 * (n) + 0x8 * (k))
+#define HWIO_IPA_GSI_TOP_EE_n_EV_CH_k_DOORBELL_1_RMSK                                                    0xffffffff
+#define HWIO_IPA_GSI_TOP_EE_n_EV_CH_k_DOORBELL_1_MAXn                                                             2
+#define HWIO_IPA_GSI_TOP_EE_n_EV_CH_k_DOORBELL_1_MAXk                                                            26
+#define HWIO_IPA_GSI_TOP_EE_n_EV_CH_k_DOORBELL_1_ATTR                                                           0x2
+#define HWIO_IPA_GSI_TOP_EE_n_EV_CH_k_DOORBELL_1_OUTI2(n,k,val)    \
+        out_dword(HWIO_IPA_GSI_TOP_EE_n_EV_CH_k_DOORBELL_1_ADDR(n,k),val)
+#define HWIO_IPA_GSI_TOP_EE_n_EV_CH_k_DOORBELL_1_WRITE_PTR_MSB_BMSK                                      0xffffffff
+#define HWIO_IPA_GSI_TOP_EE_n_EV_CH_k_DOORBELL_1_WRITE_PTR_MSB_SHFT                                             0x0
+
+#define HWIO_IPA_GSI_TOP_EE_n_GSI_STATUS_ADDR(n)                                                         (IPA_GSI_TOP_GSI_REG_BASE      + 0x00025000 + 0x12000 * (n))
+#define HWIO_IPA_GSI_TOP_EE_n_GSI_STATUS_PHYS(n)                                                         (IPA_GSI_TOP_GSI_REG_BASE_PHYS + 0x00025000 + 0x12000 * (n))
+#define HWIO_IPA_GSI_TOP_EE_n_GSI_STATUS_OFFS(n)                                                         (IPA_GSI_TOP_GSI_REG_BASE_OFFS + 0x00025000 + 0x12000 * (n))
+#define HWIO_IPA_GSI_TOP_EE_n_GSI_STATUS_RMSK                                                                   0x1
+#define HWIO_IPA_GSI_TOP_EE_n_GSI_STATUS_MAXn                                                                     2
+#define HWIO_IPA_GSI_TOP_EE_n_GSI_STATUS_ATTR                                                                   0x1
+#define HWIO_IPA_GSI_TOP_EE_n_GSI_STATUS_INI(n)        \
+        in_dword_masked(HWIO_IPA_GSI_TOP_EE_n_GSI_STATUS_ADDR(n), HWIO_IPA_GSI_TOP_EE_n_GSI_STATUS_RMSK)
+#define HWIO_IPA_GSI_TOP_EE_n_GSI_STATUS_INMI(n,mask)    \
+        in_dword_masked(HWIO_IPA_GSI_TOP_EE_n_GSI_STATUS_ADDR(n), mask)
+#define HWIO_IPA_GSI_TOP_EE_n_GSI_STATUS_ENABLED_BMSK                                                           0x1
+#define HWIO_IPA_GSI_TOP_EE_n_GSI_STATUS_ENABLED_SHFT                                                           0x0
+
+#define HWIO_IPA_GSI_TOP_EE_n_GSI_CH_CMD_ADDR(n)                                                         (IPA_GSI_TOP_GSI_REG_BASE      + 0x00025008 + 0x12000 * (n))
+#define HWIO_IPA_GSI_TOP_EE_n_GSI_CH_CMD_PHYS(n)                                                         (IPA_GSI_TOP_GSI_REG_BASE_PHYS + 0x00025008 + 0x12000 * (n))
+#define HWIO_IPA_GSI_TOP_EE_n_GSI_CH_CMD_OFFS(n)                                                         (IPA_GSI_TOP_GSI_REG_BASE_OFFS + 0x00025008 + 0x12000 * (n))
+#define HWIO_IPA_GSI_TOP_EE_n_GSI_CH_CMD_RMSK                                                            0xff0000ff
+#define HWIO_IPA_GSI_TOP_EE_n_GSI_CH_CMD_MAXn                                                                     2
+#define HWIO_IPA_GSI_TOP_EE_n_GSI_CH_CMD_ATTR                                                                   0x2
+#define HWIO_IPA_GSI_TOP_EE_n_GSI_CH_CMD_OUTI(n,val)    \
+        out_dword(HWIO_IPA_GSI_TOP_EE_n_GSI_CH_CMD_ADDR(n),val)
+#define HWIO_IPA_GSI_TOP_EE_n_GSI_CH_CMD_OPCODE_BMSK                                                     0xff000000
+#define HWIO_IPA_GSI_TOP_EE_n_GSI_CH_CMD_OPCODE_SHFT                                                           0x18
+#define HWIO_IPA_GSI_TOP_EE_n_GSI_CH_CMD_OPCODE_ALLOCATE_FVAL                                                   0x0
+#define HWIO_IPA_GSI_TOP_EE_n_GSI_CH_CMD_OPCODE_START_FVAL                                                      0x1
+#define HWIO_IPA_GSI_TOP_EE_n_GSI_CH_CMD_OPCODE_STOP_FVAL                                                       0x2
+#define HWIO_IPA_GSI_TOP_EE_n_GSI_CH_CMD_OPCODE_RESET_FVAL                                                      0x9
+#define HWIO_IPA_GSI_TOP_EE_n_GSI_CH_CMD_OPCODE_DE_ALLOC_FVAL                                                   0xa
+#define HWIO_IPA_GSI_TOP_EE_n_GSI_CH_CMD_OPCODE_DB_STOP_FVAL                                                    0xb
+#define HWIO_IPA_GSI_TOP_EE_n_GSI_CH_CMD_CHID_BMSK                                                             0xff
+#define HWIO_IPA_GSI_TOP_EE_n_GSI_CH_CMD_CHID_SHFT                                                              0x0
+
+#define HWIO_IPA_GSI_TOP_EE_n_EV_CH_CMD_ADDR(n)                                                          (IPA_GSI_TOP_GSI_REG_BASE      + 0x00025010 + 0x12000 * (n))
+#define HWIO_IPA_GSI_TOP_EE_n_EV_CH_CMD_PHYS(n)                                                          (IPA_GSI_TOP_GSI_REG_BASE_PHYS + 0x00025010 + 0x12000 * (n))
+#define HWIO_IPA_GSI_TOP_EE_n_EV_CH_CMD_OFFS(n)                                                          (IPA_GSI_TOP_GSI_REG_BASE_OFFS + 0x00025010 + 0x12000 * (n))
+#define HWIO_IPA_GSI_TOP_EE_n_EV_CH_CMD_RMSK                                                             0xff0000ff
+#define HWIO_IPA_GSI_TOP_EE_n_EV_CH_CMD_MAXn                                                                      2
+#define HWIO_IPA_GSI_TOP_EE_n_EV_CH_CMD_ATTR                                                                    0x2
+#define HWIO_IPA_GSI_TOP_EE_n_EV_CH_CMD_OUTI(n,val)    \
+        out_dword(HWIO_IPA_GSI_TOP_EE_n_EV_CH_CMD_ADDR(n),val)
+#define HWIO_IPA_GSI_TOP_EE_n_EV_CH_CMD_OPCODE_BMSK                                                      0xff000000
+#define HWIO_IPA_GSI_TOP_EE_n_EV_CH_CMD_OPCODE_SHFT                                                            0x18
+#define HWIO_IPA_GSI_TOP_EE_n_EV_CH_CMD_OPCODE_ALLOCATE_FVAL                                                    0x0
+#define HWIO_IPA_GSI_TOP_EE_n_EV_CH_CMD_OPCODE_RESET_FVAL                                                       0x9
+#define HWIO_IPA_GSI_TOP_EE_n_EV_CH_CMD_OPCODE_DE_ALLOC_FVAL                                                    0xa
+#define HWIO_IPA_GSI_TOP_EE_n_EV_CH_CMD_CHID_BMSK                                                              0xff
+#define HWIO_IPA_GSI_TOP_EE_n_EV_CH_CMD_CHID_SHFT                                                               0x0
+
+#define HWIO_IPA_GSI_TOP_EE_n_GSI_EE_GENERIC_CMD_ADDR(n)                                                 (IPA_GSI_TOP_GSI_REG_BASE      + 0x00025018 + 0x12000 * (n))
+#define HWIO_IPA_GSI_TOP_EE_n_GSI_EE_GENERIC_CMD_PHYS(n)                                                 (IPA_GSI_TOP_GSI_REG_BASE_PHYS + 0x00025018 + 0x12000 * (n))
+#define HWIO_IPA_GSI_TOP_EE_n_GSI_EE_GENERIC_CMD_OFFS(n)                                                 (IPA_GSI_TOP_GSI_REG_BASE_OFFS + 0x00025018 + 0x12000 * (n))
+#define HWIO_IPA_GSI_TOP_EE_n_GSI_EE_GENERIC_CMD_RMSK                                                    0xffffffff
+#define HWIO_IPA_GSI_TOP_EE_n_GSI_EE_GENERIC_CMD_MAXn                                                             2
+#define HWIO_IPA_GSI_TOP_EE_n_GSI_EE_GENERIC_CMD_ATTR                                                           0x2
+#define HWIO_IPA_GSI_TOP_EE_n_GSI_EE_GENERIC_CMD_OUTI(n,val)    \
+        out_dword(HWIO_IPA_GSI_TOP_EE_n_GSI_EE_GENERIC_CMD_ADDR(n),val)
+#define HWIO_IPA_GSI_TOP_EE_n_GSI_EE_GENERIC_CMD_OPCODE_BMSK                                             0xffffffff
+#define HWIO_IPA_GSI_TOP_EE_n_GSI_EE_GENERIC_CMD_OPCODE_SHFT                                                    0x0
+
+#define HWIO_IPA_GSI_TOP_EE_n_GSI_HW_PARAM_0_ADDR(n)                                                     (IPA_GSI_TOP_GSI_REG_BASE      + 0x00025038 + 0x12000 * (n))
+#define HWIO_IPA_GSI_TOP_EE_n_GSI_HW_PARAM_0_PHYS(n)                                                     (IPA_GSI_TOP_GSI_REG_BASE_PHYS + 0x00025038 + 0x12000 * (n))
+#define HWIO_IPA_GSI_TOP_EE_n_GSI_HW_PARAM_0_OFFS(n)                                                     (IPA_GSI_TOP_GSI_REG_BASE_OFFS + 0x00025038 + 0x12000 * (n))
+#define HWIO_IPA_GSI_TOP_EE_n_GSI_HW_PARAM_0_RMSK                                                        0xffffffff
+#define HWIO_IPA_GSI_TOP_EE_n_GSI_HW_PARAM_0_MAXn                                                                 2
+#define HWIO_IPA_GSI_TOP_EE_n_GSI_HW_PARAM_0_ATTR                                                               0x1
+#define HWIO_IPA_GSI_TOP_EE_n_GSI_HW_PARAM_0_INI(n)        \
+        in_dword_masked(HWIO_IPA_GSI_TOP_EE_n_GSI_HW_PARAM_0_ADDR(n), HWIO_IPA_GSI_TOP_EE_n_GSI_HW_PARAM_0_RMSK)
+#define HWIO_IPA_GSI_TOP_EE_n_GSI_HW_PARAM_0_INMI(n,mask)    \
+        in_dword_masked(HWIO_IPA_GSI_TOP_EE_n_GSI_HW_PARAM_0_ADDR(n), mask)
+#define HWIO_IPA_GSI_TOP_EE_n_GSI_HW_PARAM_0_USE_AXI_M_BMSK                                              0x80000000
+#define HWIO_IPA_GSI_TOP_EE_n_GSI_HW_PARAM_0_USE_AXI_M_SHFT                                                    0x1f
+#define HWIO_IPA_GSI_TOP_EE_n_GSI_HW_PARAM_0_PERIPH_SEC_GRP_BMSK                                         0x7c000000
+#define HWIO_IPA_GSI_TOP_EE_n_GSI_HW_PARAM_0_PERIPH_SEC_GRP_SHFT                                               0x1a
+#define HWIO_IPA_GSI_TOP_EE_n_GSI_HW_PARAM_0_PERIPH_CONF_ADDR_BUS_W_BMSK                                  0x3e00000
+#define HWIO_IPA_GSI_TOP_EE_n_GSI_HW_PARAM_0_PERIPH_CONF_ADDR_BUS_W_SHFT                                       0x15
+#define HWIO_IPA_GSI_TOP_EE_n_GSI_HW_PARAM_0_NUM_EES_BMSK                                                  0x1f0000
+#define HWIO_IPA_GSI_TOP_EE_n_GSI_HW_PARAM_0_NUM_EES_SHFT                                                      0x10
+#define HWIO_IPA_GSI_TOP_EE_n_GSI_HW_PARAM_0_GSI_CH_NUM_BMSK                                                 0xff00
+#define HWIO_IPA_GSI_TOP_EE_n_GSI_HW_PARAM_0_GSI_CH_NUM_SHFT                                                    0x8
+#define HWIO_IPA_GSI_TOP_EE_n_GSI_HW_PARAM_0_GSI_EV_CH_NUM_BMSK                                                0xff
+#define HWIO_IPA_GSI_TOP_EE_n_GSI_HW_PARAM_0_GSI_EV_CH_NUM_SHFT                                                 0x0
+
+#define HWIO_IPA_GSI_TOP_EE_n_GSI_HW_PARAM_1_ADDR(n)                                                     (IPA_GSI_TOP_GSI_REG_BASE      + 0x0002503c + 0x12000 * (n))
+#define HWIO_IPA_GSI_TOP_EE_n_GSI_HW_PARAM_1_PHYS(n)                                                     (IPA_GSI_TOP_GSI_REG_BASE_PHYS + 0x0002503c + 0x12000 * (n))
+#define HWIO_IPA_GSI_TOP_EE_n_GSI_HW_PARAM_1_OFFS(n)                                                     (IPA_GSI_TOP_GSI_REG_BASE_OFFS + 0x0002503c + 0x12000 * (n))
+#define HWIO_IPA_GSI_TOP_EE_n_GSI_HW_PARAM_1_RMSK                                                        0xffffffff
+#define HWIO_IPA_GSI_TOP_EE_n_GSI_HW_PARAM_1_MAXn                                                                 2
+#define HWIO_IPA_GSI_TOP_EE_n_GSI_HW_PARAM_1_ATTR                                                               0x1
+#define HWIO_IPA_GSI_TOP_EE_n_GSI_HW_PARAM_1_INI(n)        \
+        in_dword_masked(HWIO_IPA_GSI_TOP_EE_n_GSI_HW_PARAM_1_ADDR(n), HWIO_IPA_GSI_TOP_EE_n_GSI_HW_PARAM_1_RMSK)
+#define HWIO_IPA_GSI_TOP_EE_n_GSI_HW_PARAM_1_INMI(n,mask)    \
+        in_dword_masked(HWIO_IPA_GSI_TOP_EE_n_GSI_HW_PARAM_1_ADDR(n), mask)
+#define HWIO_IPA_GSI_TOP_EE_n_GSI_HW_PARAM_1_GSI_BLK_INT_ACCESS_REGION_2_EN_BMSK                         0x80000000
+#define HWIO_IPA_GSI_TOP_EE_n_GSI_HW_PARAM_1_GSI_BLK_INT_ACCESS_REGION_2_EN_SHFT                               0x1f
+#define HWIO_IPA_GSI_TOP_EE_n_GSI_HW_PARAM_1_GSI_BLK_INT_ACCESS_REGION_1_EN_BMSK                         0x40000000
+#define HWIO_IPA_GSI_TOP_EE_n_GSI_HW_PARAM_1_GSI_BLK_INT_ACCESS_REGION_1_EN_SHFT                               0x1e
+#define HWIO_IPA_GSI_TOP_EE_n_GSI_HW_PARAM_1_GSI_SIMPLE_RD_WR_BMSK                                       0x20000000
+#define HWIO_IPA_GSI_TOP_EE_n_GSI_HW_PARAM_1_GSI_SIMPLE_RD_WR_SHFT                                             0x1d
+#define HWIO_IPA_GSI_TOP_EE_n_GSI_HW_PARAM_1_GSI_ESCAPE_BUF_ONLY_BMSK                                    0x10000000
+#define HWIO_IPA_GSI_TOP_EE_n_GSI_HW_PARAM_1_GSI_ESCAPE_BUF_ONLY_SHFT                                          0x1c
+#define HWIO_IPA_GSI_TOP_EE_n_GSI_HW_PARAM_1_GSI_USE_UC_IF_BMSK                                           0x8000000
+#define HWIO_IPA_GSI_TOP_EE_n_GSI_HW_PARAM_1_GSI_USE_UC_IF_SHFT                                                0x1b
+#define HWIO_IPA_GSI_TOP_EE_n_GSI_HW_PARAM_1_GSI_USE_DB_ENG_BMSK                                          0x4000000
+#define HWIO_IPA_GSI_TOP_EE_n_GSI_HW_PARAM_1_GSI_USE_DB_ENG_SHFT                                               0x1a
+#define HWIO_IPA_GSI_TOP_EE_n_GSI_HW_PARAM_1_GSI_USE_BP_MTRIX_BMSK                                        0x2000000
+#define HWIO_IPA_GSI_TOP_EE_n_GSI_HW_PARAM_1_GSI_USE_BP_MTRIX_SHFT                                             0x19
+#define HWIO_IPA_GSI_TOP_EE_n_GSI_HW_PARAM_1_GSI_NUM_TIMERS_BMSK                                          0x1f00000
+#define HWIO_IPA_GSI_TOP_EE_n_GSI_HW_PARAM_1_GSI_NUM_TIMERS_SHFT                                               0x14
+#define HWIO_IPA_GSI_TOP_EE_n_GSI_HW_PARAM_1_GSI_USE_XPU_BMSK                                               0x80000
+#define HWIO_IPA_GSI_TOP_EE_n_GSI_HW_PARAM_1_GSI_USE_XPU_SHFT                                                  0x13
+#define HWIO_IPA_GSI_TOP_EE_n_GSI_HW_PARAM_1_GSI_QRIB_EN_BMSK                                               0x40000
+#define HWIO_IPA_GSI_TOP_EE_n_GSI_HW_PARAM_1_GSI_QRIB_EN_SHFT                                                  0x12
+#define HWIO_IPA_GSI_TOP_EE_n_GSI_HW_PARAM_1_GSI_VMIDACR_EN_BMSK                                            0x20000
+#define HWIO_IPA_GSI_TOP_EE_n_GSI_HW_PARAM_1_GSI_VMIDACR_EN_SHFT                                               0x11
+#define HWIO_IPA_GSI_TOP_EE_n_GSI_HW_PARAM_1_GSI_SEC_EN_BMSK                                                0x10000
+#define HWIO_IPA_GSI_TOP_EE_n_GSI_HW_PARAM_1_GSI_SEC_EN_SHFT                                                   0x10
+#define HWIO_IPA_GSI_TOP_EE_n_GSI_HW_PARAM_1_GSI_NONSEC_EN_BMSK                                              0xf000
+#define HWIO_IPA_GSI_TOP_EE_n_GSI_HW_PARAM_1_GSI_NONSEC_EN_SHFT                                                 0xc
+#define HWIO_IPA_GSI_TOP_EE_n_GSI_HW_PARAM_1_GSI_NUM_QAD_BMSK                                                 0xf00
+#define HWIO_IPA_GSI_TOP_EE_n_GSI_HW_PARAM_1_GSI_NUM_QAD_SHFT                                                   0x8
+#define HWIO_IPA_GSI_TOP_EE_n_GSI_HW_PARAM_1_GSI_M_DATA_BUS_W_BMSK                                             0xff
+#define HWIO_IPA_GSI_TOP_EE_n_GSI_HW_PARAM_1_GSI_M_DATA_BUS_W_SHFT                                              0x0
+
+#define HWIO_IPA_GSI_TOP_EE_n_GSI_HW_PARAM_2_ADDR(n)                                                     (IPA_GSI_TOP_GSI_REG_BASE      + 0x00025040 + 0x12000 * (n))
+#define HWIO_IPA_GSI_TOP_EE_n_GSI_HW_PARAM_2_PHYS(n)                                                     (IPA_GSI_TOP_GSI_REG_BASE_PHYS + 0x00025040 + 0x12000 * (n))
+#define HWIO_IPA_GSI_TOP_EE_n_GSI_HW_PARAM_2_OFFS(n)                                                     (IPA_GSI_TOP_GSI_REG_BASE_OFFS + 0x00025040 + 0x12000 * (n))
+#define HWIO_IPA_GSI_TOP_EE_n_GSI_HW_PARAM_2_RMSK                                                        0xffffffff
+#define HWIO_IPA_GSI_TOP_EE_n_GSI_HW_PARAM_2_MAXn                                                                 2
+#define HWIO_IPA_GSI_TOP_EE_n_GSI_HW_PARAM_2_ATTR                                                               0x1
+#define HWIO_IPA_GSI_TOP_EE_n_GSI_HW_PARAM_2_INI(n)        \
+        in_dword_masked(HWIO_IPA_GSI_TOP_EE_n_GSI_HW_PARAM_2_ADDR(n), HWIO_IPA_GSI_TOP_EE_n_GSI_HW_PARAM_2_RMSK)
+#define HWIO_IPA_GSI_TOP_EE_n_GSI_HW_PARAM_2_INMI(n,mask)    \
+        in_dword_masked(HWIO_IPA_GSI_TOP_EE_n_GSI_HW_PARAM_2_ADDR(n), mask)
+#define HWIO_IPA_GSI_TOP_EE_n_GSI_HW_PARAM_2_GSI_USE_INTER_EE_BMSK                                       0x80000000
+#define HWIO_IPA_GSI_TOP_EE_n_GSI_HW_PARAM_2_GSI_USE_INTER_EE_SHFT                                             0x1f
+#define HWIO_IPA_GSI_TOP_EE_n_GSI_HW_PARAM_2_GSI_USE_RD_WR_ENG_BMSK                                      0x40000000
+#define HWIO_IPA_GSI_TOP_EE_n_GSI_HW_PARAM_2_GSI_USE_RD_WR_ENG_SHFT                                            0x1e
+#define HWIO_IPA_GSI_TOP_EE_n_GSI_HW_PARAM_2_GSI_SDMA_N_IOVEC_BMSK                                       0x38000000
+#define HWIO_IPA_GSI_TOP_EE_n_GSI_HW_PARAM_2_GSI_SDMA_N_IOVEC_SHFT                                             0x1b
+#define HWIO_IPA_GSI_TOP_EE_n_GSI_HW_PARAM_2_GSI_SDMA_MAX_BURST_BMSK                                      0x7f80000
+#define HWIO_IPA_GSI_TOP_EE_n_GSI_HW_PARAM_2_GSI_SDMA_MAX_BURST_SHFT                                           0x13
+#define HWIO_IPA_GSI_TOP_EE_n_GSI_HW_PARAM_2_GSI_SDMA_N_INT_BMSK                                            0x70000
+#define HWIO_IPA_GSI_TOP_EE_n_GSI_HW_PARAM_2_GSI_SDMA_N_INT_SHFT                                               0x10
+#define HWIO_IPA_GSI_TOP_EE_n_GSI_HW_PARAM_2_GSI_USE_SDMA_BMSK                                               0x8000
+#define HWIO_IPA_GSI_TOP_EE_n_GSI_HW_PARAM_2_GSI_USE_SDMA_SHFT                                                  0xf
+#define HWIO_IPA_GSI_TOP_EE_n_GSI_HW_PARAM_2_GSI_CH_FULL_LOGIC_BMSK                                          0x4000
+#define HWIO_IPA_GSI_TOP_EE_n_GSI_HW_PARAM_2_GSI_CH_FULL_LOGIC_SHFT                                             0xe
+#define HWIO_IPA_GSI_TOP_EE_n_GSI_HW_PARAM_2_GSI_CH_PEND_TRANSLATE_BMSK                                      0x2000
+#define HWIO_IPA_GSI_TOP_EE_n_GSI_HW_PARAM_2_GSI_CH_PEND_TRANSLATE_SHFT                                         0xd
+#define HWIO_IPA_GSI_TOP_EE_n_GSI_HW_PARAM_2_GSI_IRAM_SIZE_BMSK                                              0x1f00
+#define HWIO_IPA_GSI_TOP_EE_n_GSI_HW_PARAM_2_GSI_IRAM_SIZE_SHFT                                                 0x8
+#define HWIO_IPA_GSI_TOP_EE_n_GSI_HW_PARAM_2_GSI_IRAM_SIZE_ONE_KB_FVAL                                          0x0
+#define HWIO_IPA_GSI_TOP_EE_n_GSI_HW_PARAM_2_GSI_IRAM_SIZE_TWO_KB_FVAL                                          0x1
+#define HWIO_IPA_GSI_TOP_EE_n_GSI_HW_PARAM_2_GSI_IRAM_SIZE_TWO_N_HALF_KB_FVAL                                   0x2
+#define HWIO_IPA_GSI_TOP_EE_n_GSI_HW_PARAM_2_GSI_IRAM_SIZE_THREE_KB_FVAL                                        0x3
+#define HWIO_IPA_GSI_TOP_EE_n_GSI_HW_PARAM_2_GSI_IRAM_SIZE_THREE_N_HALF_KB_FVAL                                 0x4
+#define HWIO_IPA_GSI_TOP_EE_n_GSI_HW_PARAM_2_GSI_IRAM_SIZE_FOUR_KB_FVAL                                         0x5
+#define HWIO_IPA_GSI_TOP_EE_n_GSI_HW_PARAM_2_GSI_NUM_CH_PER_EE_BMSK                                            0xff
+#define HWIO_IPA_GSI_TOP_EE_n_GSI_HW_PARAM_2_GSI_NUM_CH_PER_EE_SHFT                                             0x0
+
+#define HWIO_IPA_GSI_TOP_EE_n_GSI_SW_VERSION_ADDR(n)                                                     (IPA_GSI_TOP_GSI_REG_BASE      + 0x00025044 + 0x12000 * (n))
+#define HWIO_IPA_GSI_TOP_EE_n_GSI_SW_VERSION_PHYS(n)                                                     (IPA_GSI_TOP_GSI_REG_BASE_PHYS + 0x00025044 + 0x12000 * (n))
+#define HWIO_IPA_GSI_TOP_EE_n_GSI_SW_VERSION_OFFS(n)                                                     (IPA_GSI_TOP_GSI_REG_BASE_OFFS + 0x00025044 + 0x12000 * (n))
+#define HWIO_IPA_GSI_TOP_EE_n_GSI_SW_VERSION_RMSK                                                        0xffffffff
+#define HWIO_IPA_GSI_TOP_EE_n_GSI_SW_VERSION_MAXn                                                                 2
+#define HWIO_IPA_GSI_TOP_EE_n_GSI_SW_VERSION_ATTR                                                               0x1
+#define HWIO_IPA_GSI_TOP_EE_n_GSI_SW_VERSION_INI(n)        \
+        in_dword_masked(HWIO_IPA_GSI_TOP_EE_n_GSI_SW_VERSION_ADDR(n), HWIO_IPA_GSI_TOP_EE_n_GSI_SW_VERSION_RMSK)
+#define HWIO_IPA_GSI_TOP_EE_n_GSI_SW_VERSION_INMI(n,mask)    \
+        in_dword_masked(HWIO_IPA_GSI_TOP_EE_n_GSI_SW_VERSION_ADDR(n), mask)
+#define HWIO_IPA_GSI_TOP_EE_n_GSI_SW_VERSION_MAJOR_BMSK                                                  0xf0000000
+#define HWIO_IPA_GSI_TOP_EE_n_GSI_SW_VERSION_MAJOR_SHFT                                                        0x1c
+#define HWIO_IPA_GSI_TOP_EE_n_GSI_SW_VERSION_MINOR_BMSK                                                   0xfff0000
+#define HWIO_IPA_GSI_TOP_EE_n_GSI_SW_VERSION_MINOR_SHFT                                                        0x10
+#define HWIO_IPA_GSI_TOP_EE_n_GSI_SW_VERSION_STEP_BMSK                                                       0xffff
+#define HWIO_IPA_GSI_TOP_EE_n_GSI_SW_VERSION_STEP_SHFT                                                          0x0
+
+#define HWIO_IPA_GSI_TOP_EE_n_GSI_MCS_CODE_VER_ADDR(n)                                                   (IPA_GSI_TOP_GSI_REG_BASE      + 0x00025048 + 0x12000 * (n))
+#define HWIO_IPA_GSI_TOP_EE_n_GSI_MCS_CODE_VER_PHYS(n)                                                   (IPA_GSI_TOP_GSI_REG_BASE_PHYS + 0x00025048 + 0x12000 * (n))
+#define HWIO_IPA_GSI_TOP_EE_n_GSI_MCS_CODE_VER_OFFS(n)                                                   (IPA_GSI_TOP_GSI_REG_BASE_OFFS + 0x00025048 + 0x12000 * (n))
+#define HWIO_IPA_GSI_TOP_EE_n_GSI_MCS_CODE_VER_RMSK                                                      0xffffffff
+#define HWIO_IPA_GSI_TOP_EE_n_GSI_MCS_CODE_VER_MAXn                                                               2
+#define HWIO_IPA_GSI_TOP_EE_n_GSI_MCS_CODE_VER_ATTR                                                             0x1
+#define HWIO_IPA_GSI_TOP_EE_n_GSI_MCS_CODE_VER_INI(n)        \
+        in_dword_masked(HWIO_IPA_GSI_TOP_EE_n_GSI_MCS_CODE_VER_ADDR(n), HWIO_IPA_GSI_TOP_EE_n_GSI_MCS_CODE_VER_RMSK)
+#define HWIO_IPA_GSI_TOP_EE_n_GSI_MCS_CODE_VER_INMI(n,mask)    \
+        in_dword_masked(HWIO_IPA_GSI_TOP_EE_n_GSI_MCS_CODE_VER_ADDR(n), mask)
+#define HWIO_IPA_GSI_TOP_EE_n_GSI_MCS_CODE_VER_VER_BMSK                                                  0xffffffff
+#define HWIO_IPA_GSI_TOP_EE_n_GSI_MCS_CODE_VER_VER_SHFT                                                         0x0
+
+#define HWIO_IPA_GSI_TOP_EE_n_GSI_HW_PARAM_3_ADDR(n)                                                     (IPA_GSI_TOP_GSI_REG_BASE      + 0x0002504c + 0x12000 * (n))
+#define HWIO_IPA_GSI_TOP_EE_n_GSI_HW_PARAM_3_PHYS(n)                                                     (IPA_GSI_TOP_GSI_REG_BASE_PHYS + 0x0002504c + 0x12000 * (n))
+#define HWIO_IPA_GSI_TOP_EE_n_GSI_HW_PARAM_3_OFFS(n)                                                     (IPA_GSI_TOP_GSI_REG_BASE_OFFS + 0x0002504c + 0x12000 * (n))
+#define HWIO_IPA_GSI_TOP_EE_n_GSI_HW_PARAM_3_RMSK                                                        0x1fffffff
+#define HWIO_IPA_GSI_TOP_EE_n_GSI_HW_PARAM_3_MAXn                                                                 2
+#define HWIO_IPA_GSI_TOP_EE_n_GSI_HW_PARAM_3_ATTR                                                               0x1
+#define HWIO_IPA_GSI_TOP_EE_n_GSI_HW_PARAM_3_INI(n)        \
+        in_dword_masked(HWIO_IPA_GSI_TOP_EE_n_GSI_HW_PARAM_3_ADDR(n), HWIO_IPA_GSI_TOP_EE_n_GSI_HW_PARAM_3_RMSK)
+#define HWIO_IPA_GSI_TOP_EE_n_GSI_HW_PARAM_3_INMI(n,mask)    \
+        in_dword_masked(HWIO_IPA_GSI_TOP_EE_n_GSI_HW_PARAM_3_ADDR(n), mask)
+#define HWIO_IPA_GSI_TOP_EE_n_GSI_HW_PARAM_3_GSI_USE_DB_MSI_MODE_BMSK                                    0x10000000
+#define HWIO_IPA_GSI_TOP_EE_n_GSI_HW_PARAM_3_GSI_USE_DB_MSI_MODE_SHFT                                          0x1c
+#define HWIO_IPA_GSI_TOP_EE_n_GSI_HW_PARAM_3_GSI_USE_SLEEP_CLK_DIV_BMSK                                   0x8000000
+#define HWIO_IPA_GSI_TOP_EE_n_GSI_HW_PARAM_3_GSI_USE_SLEEP_CLK_DIV_SHFT                                        0x1b
+#define HWIO_IPA_GSI_TOP_EE_n_GSI_HW_PARAM_3_GSI_USE_VIR_CH_IF_BMSK                                       0x4000000
+#define HWIO_IPA_GSI_TOP_EE_n_GSI_HW_PARAM_3_GSI_USE_VIR_CH_IF_SHFT                                            0x1a
+#define HWIO_IPA_GSI_TOP_EE_n_GSI_HW_PARAM_3_GSI_USE_IROM_BMSK                                            0x2000000
+#define HWIO_IPA_GSI_TOP_EE_n_GSI_HW_PARAM_3_GSI_USE_IROM_SHFT                                                 0x19
+#define HWIO_IPA_GSI_TOP_EE_n_GSI_HW_PARAM_3_GSI_REE_MAX_BURST_LEN_BMSK                                   0x1f00000
+#define HWIO_IPA_GSI_TOP_EE_n_GSI_HW_PARAM_3_GSI_REE_MAX_BURST_LEN_SHFT                                        0x14
+#define HWIO_IPA_GSI_TOP_EE_n_GSI_HW_PARAM_3_GSI_M_ADDR_BUS_W_BMSK                                          0xff000
+#define HWIO_IPA_GSI_TOP_EE_n_GSI_HW_PARAM_3_GSI_M_ADDR_BUS_W_SHFT                                              0xc
+#define HWIO_IPA_GSI_TOP_EE_n_GSI_HW_PARAM_3_GSI_NUM_PREFETCH_BUFS_BMSK                                       0xf00
+#define HWIO_IPA_GSI_TOP_EE_n_GSI_HW_PARAM_3_GSI_NUM_PREFETCH_BUFS_SHFT                                         0x8
+#define HWIO_IPA_GSI_TOP_EE_n_GSI_HW_PARAM_3_GSI_SDMA_MAX_OS_WR_BMSK                                           0xf0
+#define HWIO_IPA_GSI_TOP_EE_n_GSI_HW_PARAM_3_GSI_SDMA_MAX_OS_WR_SHFT                                            0x4
+#define HWIO_IPA_GSI_TOP_EE_n_GSI_HW_PARAM_3_GSI_SDMA_MAX_OS_RD_BMSK                                            0xf
+#define HWIO_IPA_GSI_TOP_EE_n_GSI_HW_PARAM_3_GSI_SDMA_MAX_OS_RD_SHFT                                            0x0
+
+#define HWIO_IPA_GSI_TOP_EE_n_GSI_HW_PARAM_4_ADDR(n)                                                     (IPA_GSI_TOP_GSI_REG_BASE      + 0x00025050 + 0x12000 * (n))
+#define HWIO_IPA_GSI_TOP_EE_n_GSI_HW_PARAM_4_PHYS(n)                                                     (IPA_GSI_TOP_GSI_REG_BASE_PHYS + 0x00025050 + 0x12000 * (n))
+#define HWIO_IPA_GSI_TOP_EE_n_GSI_HW_PARAM_4_OFFS(n)                                                     (IPA_GSI_TOP_GSI_REG_BASE_OFFS + 0x00025050 + 0x12000 * (n))
+#define HWIO_IPA_GSI_TOP_EE_n_GSI_HW_PARAM_4_RMSK                                                            0xffff
+#define HWIO_IPA_GSI_TOP_EE_n_GSI_HW_PARAM_4_MAXn                                                                 2
+#define HWIO_IPA_GSI_TOP_EE_n_GSI_HW_PARAM_4_ATTR                                                               0x1
+#define HWIO_IPA_GSI_TOP_EE_n_GSI_HW_PARAM_4_INI(n)        \
+        in_dword_masked(HWIO_IPA_GSI_TOP_EE_n_GSI_HW_PARAM_4_ADDR(n), HWIO_IPA_GSI_TOP_EE_n_GSI_HW_PARAM_4_RMSK)
+#define HWIO_IPA_GSI_TOP_EE_n_GSI_HW_PARAM_4_INMI(n,mask)    \
+        in_dword_masked(HWIO_IPA_GSI_TOP_EE_n_GSI_HW_PARAM_4_ADDR(n), mask)
+#define HWIO_IPA_GSI_TOP_EE_n_GSI_HW_PARAM_4_GSI_IRAM_PROTCOL_CNT_BMSK                                       0xff00
+#define HWIO_IPA_GSI_TOP_EE_n_GSI_HW_PARAM_4_GSI_IRAM_PROTCOL_CNT_SHFT                                          0x8
+#define HWIO_IPA_GSI_TOP_EE_n_GSI_HW_PARAM_4_GSI_NUM_EV_PER_EE_BMSK                                            0xff
+#define HWIO_IPA_GSI_TOP_EE_n_GSI_HW_PARAM_4_GSI_NUM_EV_PER_EE_SHFT                                             0x0
+
+#define HWIO_IPA_GSI_TOP_EE_n_CNTXT_TYPE_IRQ_ADDR(n)                                                     (IPA_GSI_TOP_GSI_REG_BASE      + 0x00025080 + 0x12000 * (n))
+#define HWIO_IPA_GSI_TOP_EE_n_CNTXT_TYPE_IRQ_PHYS(n)                                                     (IPA_GSI_TOP_GSI_REG_BASE_PHYS + 0x00025080 + 0x12000 * (n))
+#define HWIO_IPA_GSI_TOP_EE_n_CNTXT_TYPE_IRQ_OFFS(n)                                                     (IPA_GSI_TOP_GSI_REG_BASE_OFFS + 0x00025080 + 0x12000 * (n))
+#define HWIO_IPA_GSI_TOP_EE_n_CNTXT_TYPE_IRQ_RMSK                                                              0x7f
+#define HWIO_IPA_GSI_TOP_EE_n_CNTXT_TYPE_IRQ_MAXn                                                                 2
+#define HWIO_IPA_GSI_TOP_EE_n_CNTXT_TYPE_IRQ_ATTR                                                               0x1
+#define HWIO_IPA_GSI_TOP_EE_n_CNTXT_TYPE_IRQ_INI(n)        \
+        in_dword_masked(HWIO_IPA_GSI_TOP_EE_n_CNTXT_TYPE_IRQ_ADDR(n), HWIO_IPA_GSI_TOP_EE_n_CNTXT_TYPE_IRQ_RMSK)
+#define HWIO_IPA_GSI_TOP_EE_n_CNTXT_TYPE_IRQ_INMI(n,mask)    \
+        in_dword_masked(HWIO_IPA_GSI_TOP_EE_n_CNTXT_TYPE_IRQ_ADDR(n), mask)
+#define HWIO_IPA_GSI_TOP_EE_n_CNTXT_TYPE_IRQ_GENERAL_BMSK                                                      0x40
+#define HWIO_IPA_GSI_TOP_EE_n_CNTXT_TYPE_IRQ_GENERAL_SHFT                                                       0x6
+#define HWIO_IPA_GSI_TOP_EE_n_CNTXT_TYPE_IRQ_INTER_EE_EV_CTRL_BMSK                                             0x20
+#define HWIO_IPA_GSI_TOP_EE_n_CNTXT_TYPE_IRQ_INTER_EE_EV_CTRL_SHFT                                              0x5
+#define HWIO_IPA_GSI_TOP_EE_n_CNTXT_TYPE_IRQ_INTER_EE_CH_CTRL_BMSK                                             0x10
+#define HWIO_IPA_GSI_TOP_EE_n_CNTXT_TYPE_IRQ_INTER_EE_CH_CTRL_SHFT                                              0x4
+#define HWIO_IPA_GSI_TOP_EE_n_CNTXT_TYPE_IRQ_IEOB_BMSK                                                          0x8
+#define HWIO_IPA_GSI_TOP_EE_n_CNTXT_TYPE_IRQ_IEOB_SHFT                                                          0x3
+#define HWIO_IPA_GSI_TOP_EE_n_CNTXT_TYPE_IRQ_GLOB_EE_BMSK                                                       0x4
+#define HWIO_IPA_GSI_TOP_EE_n_CNTXT_TYPE_IRQ_GLOB_EE_SHFT                                                       0x2
+#define HWIO_IPA_GSI_TOP_EE_n_CNTXT_TYPE_IRQ_EV_CTRL_BMSK                                                       0x2
+#define HWIO_IPA_GSI_TOP_EE_n_CNTXT_TYPE_IRQ_EV_CTRL_SHFT                                                       0x1
+#define HWIO_IPA_GSI_TOP_EE_n_CNTXT_TYPE_IRQ_CH_CTRL_BMSK                                                       0x1
+#define HWIO_IPA_GSI_TOP_EE_n_CNTXT_TYPE_IRQ_CH_CTRL_SHFT                                                       0x0
+
+#define HWIO_IPA_GSI_TOP_EE_n_CNTXT_TYPE_IRQ_MSK_ADDR(n)                                                 (IPA_GSI_TOP_GSI_REG_BASE      + 0x00025088 + 0x12000 * (n))
+#define HWIO_IPA_GSI_TOP_EE_n_CNTXT_TYPE_IRQ_MSK_PHYS(n)                                                 (IPA_GSI_TOP_GSI_REG_BASE_PHYS + 0x00025088 + 0x12000 * (n))
+#define HWIO_IPA_GSI_TOP_EE_n_CNTXT_TYPE_IRQ_MSK_OFFS(n)                                                 (IPA_GSI_TOP_GSI_REG_BASE_OFFS + 0x00025088 + 0x12000 * (n))
+#define HWIO_IPA_GSI_TOP_EE_n_CNTXT_TYPE_IRQ_MSK_RMSK                                                          0x7f
+#define HWIO_IPA_GSI_TOP_EE_n_CNTXT_TYPE_IRQ_MSK_MAXn                                                             2
+#define HWIO_IPA_GSI_TOP_EE_n_CNTXT_TYPE_IRQ_MSK_ATTR                                                           0x3
+#define HWIO_IPA_GSI_TOP_EE_n_CNTXT_TYPE_IRQ_MSK_INI(n)        \
+        in_dword_masked(HWIO_IPA_GSI_TOP_EE_n_CNTXT_TYPE_IRQ_MSK_ADDR(n), HWIO_IPA_GSI_TOP_EE_n_CNTXT_TYPE_IRQ_MSK_RMSK)
+#define HWIO_IPA_GSI_TOP_EE_n_CNTXT_TYPE_IRQ_MSK_INMI(n,mask)    \
+        in_dword_masked(HWIO_IPA_GSI_TOP_EE_n_CNTXT_TYPE_IRQ_MSK_ADDR(n), mask)
+#define HWIO_IPA_GSI_TOP_EE_n_CNTXT_TYPE_IRQ_MSK_OUTI(n,val)    \
+        out_dword(HWIO_IPA_GSI_TOP_EE_n_CNTXT_TYPE_IRQ_MSK_ADDR(n),val)
+#define HWIO_IPA_GSI_TOP_EE_n_CNTXT_TYPE_IRQ_MSK_OUTMI(n,mask,val) \
+        out_dword_masked_ns(HWIO_IPA_GSI_TOP_EE_n_CNTXT_TYPE_IRQ_MSK_ADDR(n),mask,val,HWIO_IPA_GSI_TOP_EE_n_CNTXT_TYPE_IRQ_MSK_INI(n))
+#define HWIO_IPA_GSI_TOP_EE_n_CNTXT_TYPE_IRQ_MSK_GENERAL_BMSK                                                  0x40
+#define HWIO_IPA_GSI_TOP_EE_n_CNTXT_TYPE_IRQ_MSK_GENERAL_SHFT                                                   0x6
+#define HWIO_IPA_GSI_TOP_EE_n_CNTXT_TYPE_IRQ_MSK_INTER_EE_EV_CTRL_BMSK                                         0x20
+#define HWIO_IPA_GSI_TOP_EE_n_CNTXT_TYPE_IRQ_MSK_INTER_EE_EV_CTRL_SHFT                                          0x5
+#define HWIO_IPA_GSI_TOP_EE_n_CNTXT_TYPE_IRQ_MSK_INTER_EE_CH_CTRL_BMSK                                         0x10
+#define HWIO_IPA_GSI_TOP_EE_n_CNTXT_TYPE_IRQ_MSK_INTER_EE_CH_CTRL_SHFT                                          0x4
+#define HWIO_IPA_GSI_TOP_EE_n_CNTXT_TYPE_IRQ_MSK_IEOB_BMSK                                                      0x8
+#define HWIO_IPA_GSI_TOP_EE_n_CNTXT_TYPE_IRQ_MSK_IEOB_SHFT                                                      0x3
+#define HWIO_IPA_GSI_TOP_EE_n_CNTXT_TYPE_IRQ_MSK_GLOB_EE_BMSK                                                   0x4
+#define HWIO_IPA_GSI_TOP_EE_n_CNTXT_TYPE_IRQ_MSK_GLOB_EE_SHFT                                                   0x2
+#define HWIO_IPA_GSI_TOP_EE_n_CNTXT_TYPE_IRQ_MSK_EV_CTRL_BMSK                                                   0x2
+#define HWIO_IPA_GSI_TOP_EE_n_CNTXT_TYPE_IRQ_MSK_EV_CTRL_SHFT                                                   0x1
+#define HWIO_IPA_GSI_TOP_EE_n_CNTXT_TYPE_IRQ_MSK_CH_CTRL_BMSK                                                   0x1
+#define HWIO_IPA_GSI_TOP_EE_n_CNTXT_TYPE_IRQ_MSK_CH_CTRL_SHFT                                                   0x0
+
+#define HWIO_IPA_GSI_TOP_EE_n_CNTXT_SRC_GSI_CH_IRQ_k_ADDR(n,k)                                           (IPA_GSI_TOP_GSI_REG_BASE      + 0x00025090 + 0x24 * (k) + 0x12000 * (n))
+#define HWIO_IPA_GSI_TOP_EE_n_CNTXT_SRC_GSI_CH_IRQ_k_PHYS(n,k)                                           (IPA_GSI_TOP_GSI_REG_BASE_PHYS + 0x00025090 + 0x24 * (k) + 0x12000 * (n))
+#define HWIO_IPA_GSI_TOP_EE_n_CNTXT_SRC_GSI_CH_IRQ_k_OFFS(n,k)                                           (IPA_GSI_TOP_GSI_REG_BASE_OFFS + 0x00025090 + 0x24 * (k) + 0x12000 * (n))
+#define HWIO_IPA_GSI_TOP_EE_n_CNTXT_SRC_GSI_CH_IRQ_k_RMSK                                                0xffffffff
+#define HWIO_IPA_GSI_TOP_EE_n_CNTXT_SRC_GSI_CH_IRQ_k_MAXn                                                         2
+#define HWIO_IPA_GSI_TOP_EE_n_CNTXT_SRC_GSI_CH_IRQ_k_MAXk                                                         0
+#define HWIO_IPA_GSI_TOP_EE_n_CNTXT_SRC_GSI_CH_IRQ_k_ATTR                                                       0x1
+#define HWIO_IPA_GSI_TOP_EE_n_CNTXT_SRC_GSI_CH_IRQ_k_INI2(n,k)        \
+        in_dword_masked(HWIO_IPA_GSI_TOP_EE_n_CNTXT_SRC_GSI_CH_IRQ_k_ADDR(n,k), HWIO_IPA_GSI_TOP_EE_n_CNTXT_SRC_GSI_CH_IRQ_k_RMSK)
+#define HWIO_IPA_GSI_TOP_EE_n_CNTXT_SRC_GSI_CH_IRQ_k_INMI2(n,k,mask)    \
+        in_dword_masked(HWIO_IPA_GSI_TOP_EE_n_CNTXT_SRC_GSI_CH_IRQ_k_ADDR(n,k), mask)
+#define HWIO_IPA_GSI_TOP_EE_n_CNTXT_SRC_GSI_CH_IRQ_k_GSI_CH_BIT_MAP_BMSK                                 0xffffffff
+#define HWIO_IPA_GSI_TOP_EE_n_CNTXT_SRC_GSI_CH_IRQ_k_GSI_CH_BIT_MAP_SHFT                                        0x0
+
+#define HWIO_IPA_GSI_TOP_EE_n_CNTXT_SRC_GSI_CH_IRQ_MSK_k_ADDR(n,k)                                       (IPA_GSI_TOP_GSI_REG_BASE      + 0x00025094 + 0x24 * (k) + 0x12000 * (n))
+#define HWIO_IPA_GSI_TOP_EE_n_CNTXT_SRC_GSI_CH_IRQ_MSK_k_PHYS(n,k)                                       (IPA_GSI_TOP_GSI_REG_BASE_PHYS + 0x00025094 + 0x24 * (k) + 0x12000 * (n))
+#define HWIO_IPA_GSI_TOP_EE_n_CNTXT_SRC_GSI_CH_IRQ_MSK_k_OFFS(n,k)                                       (IPA_GSI_TOP_GSI_REG_BASE_OFFS + 0x00025094 + 0x24 * (k) + 0x12000 * (n))
+#define HWIO_IPA_GSI_TOP_EE_n_CNTXT_SRC_GSI_CH_IRQ_MSK_k_RMSK                                            0xffffffff
+#define HWIO_IPA_GSI_TOP_EE_n_CNTXT_SRC_GSI_CH_IRQ_MSK_k_MAXn                                                     2
+#define HWIO_IPA_GSI_TOP_EE_n_CNTXT_SRC_GSI_CH_IRQ_MSK_k_MAXk                                                     0
+#define HWIO_IPA_GSI_TOP_EE_n_CNTXT_SRC_GSI_CH_IRQ_MSK_k_ATTR                                                   0x3
+#define HWIO_IPA_GSI_TOP_EE_n_CNTXT_SRC_GSI_CH_IRQ_MSK_k_INI2(n,k)        \
+        in_dword_masked(HWIO_IPA_GSI_TOP_EE_n_CNTXT_SRC_GSI_CH_IRQ_MSK_k_ADDR(n,k), HWIO_IPA_GSI_TOP_EE_n_CNTXT_SRC_GSI_CH_IRQ_MSK_k_RMSK)
+#define HWIO_IPA_GSI_TOP_EE_n_CNTXT_SRC_GSI_CH_IRQ_MSK_k_INMI2(n,k,mask)    \
+        in_dword_masked(HWIO_IPA_GSI_TOP_EE_n_CNTXT_SRC_GSI_CH_IRQ_MSK_k_ADDR(n,k), mask)
+#define HWIO_IPA_GSI_TOP_EE_n_CNTXT_SRC_GSI_CH_IRQ_MSK_k_OUTI2(n,k,val)    \
+        out_dword(HWIO_IPA_GSI_TOP_EE_n_CNTXT_SRC_GSI_CH_IRQ_MSK_k_ADDR(n,k),val)
+#define HWIO_IPA_GSI_TOP_EE_n_CNTXT_SRC_GSI_CH_IRQ_MSK_k_OUTMI2(n,k,mask,val) \
+        out_dword_masked_ns(HWIO_IPA_GSI_TOP_EE_n_CNTXT_SRC_GSI_CH_IRQ_MSK_k_ADDR(n,k),mask,val,HWIO_IPA_GSI_TOP_EE_n_CNTXT_SRC_GSI_CH_IRQ_MSK_k_INI2(n,k))
+#define HWIO_IPA_GSI_TOP_EE_n_CNTXT_SRC_GSI_CH_IRQ_MSK_k_GSI_CH_BIT_MAP_MSK_BMSK                         0xffffffff
+#define HWIO_IPA_GSI_TOP_EE_n_CNTXT_SRC_GSI_CH_IRQ_MSK_k_GSI_CH_BIT_MAP_MSK_SHFT                                0x0
+
+#define HWIO_IPA_GSI_TOP_EE_n_CNTXT_SRC_GSI_CH_IRQ_CLR_k_ADDR(n,k)                                       (IPA_GSI_TOP_GSI_REG_BASE      + 0x00025098 + 0x24 * (k) + 0x12000 * (n))
+#define HWIO_IPA_GSI_TOP_EE_n_CNTXT_SRC_GSI_CH_IRQ_CLR_k_PHYS(n,k)                                       (IPA_GSI_TOP_GSI_REG_BASE_PHYS + 0x00025098 + 0x24 * (k) + 0x12000 * (n))
+#define HWIO_IPA_GSI_TOP_EE_n_CNTXT_SRC_GSI_CH_IRQ_CLR_k_OFFS(n,k)                                       (IPA_GSI_TOP_GSI_REG_BASE_OFFS + 0x00025098 + 0x24 * (k) + 0x12000 * (n))
+#define HWIO_IPA_GSI_TOP_EE_n_CNTXT_SRC_GSI_CH_IRQ_CLR_k_RMSK                                            0xffffffff
+#define HWIO_IPA_GSI_TOP_EE_n_CNTXT_SRC_GSI_CH_IRQ_CLR_k_MAXn                                                     2
+#define HWIO_IPA_GSI_TOP_EE_n_CNTXT_SRC_GSI_CH_IRQ_CLR_k_MAXk                                                     0
+#define HWIO_IPA_GSI_TOP_EE_n_CNTXT_SRC_GSI_CH_IRQ_CLR_k_ATTR                                                   0x2
+#define HWIO_IPA_GSI_TOP_EE_n_CNTXT_SRC_GSI_CH_IRQ_CLR_k_OUTI2(n,k,val)    \
+        out_dword(HWIO_IPA_GSI_TOP_EE_n_CNTXT_SRC_GSI_CH_IRQ_CLR_k_ADDR(n,k),val)
+#define HWIO_IPA_GSI_TOP_EE_n_CNTXT_SRC_GSI_CH_IRQ_CLR_k_GSI_CH_BIT_MAP_BMSK                             0xffffffff
+#define HWIO_IPA_GSI_TOP_EE_n_CNTXT_SRC_GSI_CH_IRQ_CLR_k_GSI_CH_BIT_MAP_SHFT                                    0x0
+
+#define HWIO_IPA_GSI_TOP_EE_n_CNTXT_SRC_EV_CH_IRQ_k_ADDR(n,k)                                            (IPA_GSI_TOP_GSI_REG_BASE      + 0x0002509c + 0x24 * (k) + 0x12000 * (n))
+#define HWIO_IPA_GSI_TOP_EE_n_CNTXT_SRC_EV_CH_IRQ_k_PHYS(n,k)                                            (IPA_GSI_TOP_GSI_REG_BASE_PHYS + 0x0002509c + 0x24 * (k) + 0x12000 * (n))
+#define HWIO_IPA_GSI_TOP_EE_n_CNTXT_SRC_EV_CH_IRQ_k_OFFS(n,k)                                            (IPA_GSI_TOP_GSI_REG_BASE_OFFS + 0x0002509c + 0x24 * (k) + 0x12000 * (n))
+#define HWIO_IPA_GSI_TOP_EE_n_CNTXT_SRC_EV_CH_IRQ_k_RMSK                                                 0xffffffff
+#define HWIO_IPA_GSI_TOP_EE_n_CNTXT_SRC_EV_CH_IRQ_k_MAXn                                                          2
+#define HWIO_IPA_GSI_TOP_EE_n_CNTXT_SRC_EV_CH_IRQ_k_MAXk                                                          0
+#define HWIO_IPA_GSI_TOP_EE_n_CNTXT_SRC_EV_CH_IRQ_k_ATTR                                                        0x1
+#define HWIO_IPA_GSI_TOP_EE_n_CNTXT_SRC_EV_CH_IRQ_k_INI2(n,k)        \
+        in_dword_masked(HWIO_IPA_GSI_TOP_EE_n_CNTXT_SRC_EV_CH_IRQ_k_ADDR(n,k), HWIO_IPA_GSI_TOP_EE_n_CNTXT_SRC_EV_CH_IRQ_k_RMSK)
+#define HWIO_IPA_GSI_TOP_EE_n_CNTXT_SRC_EV_CH_IRQ_k_INMI2(n,k,mask)    \
+        in_dword_masked(HWIO_IPA_GSI_TOP_EE_n_CNTXT_SRC_EV_CH_IRQ_k_ADDR(n,k), mask)
+#define HWIO_IPA_GSI_TOP_EE_n_CNTXT_SRC_EV_CH_IRQ_k_EV_CH_BIT_MAP_BMSK                                   0xffffffff
+#define HWIO_IPA_GSI_TOP_EE_n_CNTXT_SRC_EV_CH_IRQ_k_EV_CH_BIT_MAP_SHFT                                          0x0
+
+#define HWIO_IPA_GSI_TOP_EE_n_CNTXT_SRC_EV_CH_IRQ_MSK_k_ADDR(n,k)                                        (IPA_GSI_TOP_GSI_REG_BASE      + 0x000250a0 + 0x24 * (k) + 0x12000 * (n))
+#define HWIO_IPA_GSI_TOP_EE_n_CNTXT_SRC_EV_CH_IRQ_MSK_k_PHYS(n,k)                                        (IPA_GSI_TOP_GSI_REG_BASE_PHYS + 0x000250a0 + 0x24 * (k) + 0x12000 * (n))
+#define HWIO_IPA_GSI_TOP_EE_n_CNTXT_SRC_EV_CH_IRQ_MSK_k_OFFS(n,k)                                        (IPA_GSI_TOP_GSI_REG_BASE_OFFS + 0x000250a0 + 0x24 * (k) + 0x12000 * (n))
+#define HWIO_IPA_GSI_TOP_EE_n_CNTXT_SRC_EV_CH_IRQ_MSK_k_RMSK                                             0xffffffff
+#define HWIO_IPA_GSI_TOP_EE_n_CNTXT_SRC_EV_CH_IRQ_MSK_k_MAXn                                                      2
+#define HWIO_IPA_GSI_TOP_EE_n_CNTXT_SRC_EV_CH_IRQ_MSK_k_MAXk                                                      0
+#define HWIO_IPA_GSI_TOP_EE_n_CNTXT_SRC_EV_CH_IRQ_MSK_k_ATTR                                                    0x3
+#define HWIO_IPA_GSI_TOP_EE_n_CNTXT_SRC_EV_CH_IRQ_MSK_k_INI2(n,k)        \
+        in_dword_masked(HWIO_IPA_GSI_TOP_EE_n_CNTXT_SRC_EV_CH_IRQ_MSK_k_ADDR(n,k), HWIO_IPA_GSI_TOP_EE_n_CNTXT_SRC_EV_CH_IRQ_MSK_k_RMSK)
+#define HWIO_IPA_GSI_TOP_EE_n_CNTXT_SRC_EV_CH_IRQ_MSK_k_INMI2(n,k,mask)    \
+        in_dword_masked(HWIO_IPA_GSI_TOP_EE_n_CNTXT_SRC_EV_CH_IRQ_MSK_k_ADDR(n,k), mask)
+#define HWIO_IPA_GSI_TOP_EE_n_CNTXT_SRC_EV_CH_IRQ_MSK_k_OUTI2(n,k,val)    \
+        out_dword(HWIO_IPA_GSI_TOP_EE_n_CNTXT_SRC_EV_CH_IRQ_MSK_k_ADDR(n,k),val)
+#define HWIO_IPA_GSI_TOP_EE_n_CNTXT_SRC_EV_CH_IRQ_MSK_k_OUTMI2(n,k,mask,val) \
+        out_dword_masked_ns(HWIO_IPA_GSI_TOP_EE_n_CNTXT_SRC_EV_CH_IRQ_MSK_k_ADDR(n,k),mask,val,HWIO_IPA_GSI_TOP_EE_n_CNTXT_SRC_EV_CH_IRQ_MSK_k_INI2(n,k))
+#define HWIO_IPA_GSI_TOP_EE_n_CNTXT_SRC_EV_CH_IRQ_MSK_k_EV_CH_BIT_MAP_MSK_BMSK                           0xffffffff
+#define HWIO_IPA_GSI_TOP_EE_n_CNTXT_SRC_EV_CH_IRQ_MSK_k_EV_CH_BIT_MAP_MSK_SHFT                                  0x0
+
+#define HWIO_IPA_GSI_TOP_EE_n_CNTXT_SRC_EV_CH_IRQ_CLR_k_ADDR(n,k)                                        (IPA_GSI_TOP_GSI_REG_BASE      + 0x000250a4 + 0x24 * (k) + 0x12000 * (n))
+#define HWIO_IPA_GSI_TOP_EE_n_CNTXT_SRC_EV_CH_IRQ_CLR_k_PHYS(n,k)                                        (IPA_GSI_TOP_GSI_REG_BASE_PHYS + 0x000250a4 + 0x24 * (k) + 0x12000 * (n))
+#define HWIO_IPA_GSI_TOP_EE_n_CNTXT_SRC_EV_CH_IRQ_CLR_k_OFFS(n,k)                                        (IPA_GSI_TOP_GSI_REG_BASE_OFFS + 0x000250a4 + 0x24 * (k) + 0x12000 * (n))
+#define HWIO_IPA_GSI_TOP_EE_n_CNTXT_SRC_EV_CH_IRQ_CLR_k_RMSK                                             0xffffffff
+#define HWIO_IPA_GSI_TOP_EE_n_CNTXT_SRC_EV_CH_IRQ_CLR_k_MAXn                                                      2
+#define HWIO_IPA_GSI_TOP_EE_n_CNTXT_SRC_EV_CH_IRQ_CLR_k_MAXk                                                      0
+#define HWIO_IPA_GSI_TOP_EE_n_CNTXT_SRC_EV_CH_IRQ_CLR_k_ATTR                                                    0x2
+#define HWIO_IPA_GSI_TOP_EE_n_CNTXT_SRC_EV_CH_IRQ_CLR_k_OUTI2(n,k,val)    \
+        out_dword(HWIO_IPA_GSI_TOP_EE_n_CNTXT_SRC_EV_CH_IRQ_CLR_k_ADDR(n,k),val)
+#define HWIO_IPA_GSI_TOP_EE_n_CNTXT_SRC_EV_CH_IRQ_CLR_k_EV_CH_BIT_MAP_BMSK                               0xffffffff
+#define HWIO_IPA_GSI_TOP_EE_n_CNTXT_SRC_EV_CH_IRQ_CLR_k_EV_CH_BIT_MAP_SHFT                                      0x0
+
+#define HWIO_IPA_GSI_TOP_EE_n_CNTXT_SRC_IEOB_IRQ_k_ADDR(n,k)                                             (IPA_GSI_TOP_GSI_REG_BASE      + 0x000250a8 + 0x24 * (k) + 0x12000 * (n))
+#define HWIO_IPA_GSI_TOP_EE_n_CNTXT_SRC_IEOB_IRQ_k_PHYS(n,k)                                             (IPA_GSI_TOP_GSI_REG_BASE_PHYS + 0x000250a8 + 0x24 * (k) + 0x12000 * (n))
+#define HWIO_IPA_GSI_TOP_EE_n_CNTXT_SRC_IEOB_IRQ_k_OFFS(n,k)                                             (IPA_GSI_TOP_GSI_REG_BASE_OFFS + 0x000250a8 + 0x24 * (k) + 0x12000 * (n))
+#define HWIO_IPA_GSI_TOP_EE_n_CNTXT_SRC_IEOB_IRQ_k_RMSK                                                  0xffffffff
+#define HWIO_IPA_GSI_TOP_EE_n_CNTXT_SRC_IEOB_IRQ_k_MAXn                                                           2
+#define HWIO_IPA_GSI_TOP_EE_n_CNTXT_SRC_IEOB_IRQ_k_MAXk                                                           0
+#define HWIO_IPA_GSI_TOP_EE_n_CNTXT_SRC_IEOB_IRQ_k_ATTR                                                         0x1
+#define HWIO_IPA_GSI_TOP_EE_n_CNTXT_SRC_IEOB_IRQ_k_INI2(n,k)        \
+        in_dword_masked(HWIO_IPA_GSI_TOP_EE_n_CNTXT_SRC_IEOB_IRQ_k_ADDR(n,k), HWIO_IPA_GSI_TOP_EE_n_CNTXT_SRC_IEOB_IRQ_k_RMSK)
+#define HWIO_IPA_GSI_TOP_EE_n_CNTXT_SRC_IEOB_IRQ_k_INMI2(n,k,mask)    \
+        in_dword_masked(HWIO_IPA_GSI_TOP_EE_n_CNTXT_SRC_IEOB_IRQ_k_ADDR(n,k), mask)
+#define HWIO_IPA_GSI_TOP_EE_n_CNTXT_SRC_IEOB_IRQ_k_EV_CH_BIT_MAP_BMSK                                    0xffffffff
+#define HWIO_IPA_GSI_TOP_EE_n_CNTXT_SRC_IEOB_IRQ_k_EV_CH_BIT_MAP_SHFT                                           0x0
+
+#define HWIO_IPA_GSI_TOP_EE_n_CNTXT_SRC_IEOB_IRQ_MSK_k_ADDR(n,k)                                         (IPA_GSI_TOP_GSI_REG_BASE      + 0x000250ac + 0x24 * (k) + 0x12000 * (n))
+#define HWIO_IPA_GSI_TOP_EE_n_CNTXT_SRC_IEOB_IRQ_MSK_k_PHYS(n,k)                                         (IPA_GSI_TOP_GSI_REG_BASE_PHYS + 0x000250ac + 0x24 * (k) + 0x12000 * (n))
+#define HWIO_IPA_GSI_TOP_EE_n_CNTXT_SRC_IEOB_IRQ_MSK_k_OFFS(n,k)                                         (IPA_GSI_TOP_GSI_REG_BASE_OFFS + 0x000250ac + 0x24 * (k) + 0x12000 * (n))
+#define HWIO_IPA_GSI_TOP_EE_n_CNTXT_SRC_IEOB_IRQ_MSK_k_RMSK                                              0xffffffff
+#define HWIO_IPA_GSI_TOP_EE_n_CNTXT_SRC_IEOB_IRQ_MSK_k_MAXn                                                       2
+#define HWIO_IPA_GSI_TOP_EE_n_CNTXT_SRC_IEOB_IRQ_MSK_k_MAXk                                                       0
+#define HWIO_IPA_GSI_TOP_EE_n_CNTXT_SRC_IEOB_IRQ_MSK_k_ATTR                                                     0x3
+#define HWIO_IPA_GSI_TOP_EE_n_CNTXT_SRC_IEOB_IRQ_MSK_k_INI2(n,k)        \
+        in_dword_masked(HWIO_IPA_GSI_TOP_EE_n_CNTXT_SRC_IEOB_IRQ_MSK_k_ADDR(n,k), HWIO_IPA_GSI_TOP_EE_n_CNTXT_SRC_IEOB_IRQ_MSK_k_RMSK)
+#define HWIO_IPA_GSI_TOP_EE_n_CNTXT_SRC_IEOB_IRQ_MSK_k_INMI2(n,k,mask)    \
+        in_dword_masked(HWIO_IPA_GSI_TOP_EE_n_CNTXT_SRC_IEOB_IRQ_MSK_k_ADDR(n,k), mask)
+#define HWIO_IPA_GSI_TOP_EE_n_CNTXT_SRC_IEOB_IRQ_MSK_k_OUTI2(n,k,val)    \
+        out_dword(HWIO_IPA_GSI_TOP_EE_n_CNTXT_SRC_IEOB_IRQ_MSK_k_ADDR(n,k),val)
+#define HWIO_IPA_GSI_TOP_EE_n_CNTXT_SRC_IEOB_IRQ_MSK_k_OUTMI2(n,k,mask,val) \
+        out_dword_masked_ns(HWIO_IPA_GSI_TOP_EE_n_CNTXT_SRC_IEOB_IRQ_MSK_k_ADDR(n,k),mask,val,HWIO_IPA_GSI_TOP_EE_n_CNTXT_SRC_IEOB_IRQ_MSK_k_INI2(n,k))
+#define HWIO_IPA_GSI_TOP_EE_n_CNTXT_SRC_IEOB_IRQ_MSK_k_EV_CH_BIT_MAP_MSK_BMSK                            0xffffffff
+#define HWIO_IPA_GSI_TOP_EE_n_CNTXT_SRC_IEOB_IRQ_MSK_k_EV_CH_BIT_MAP_MSK_SHFT                                   0x0
+
+#define HWIO_IPA_GSI_TOP_EE_n_CNTXT_SRC_IEOB_IRQ_CLR_k_ADDR(n,k)                                         (IPA_GSI_TOP_GSI_REG_BASE      + 0x000250b0 + 0x24 * (k) + 0x12000 * (n))
+#define HWIO_IPA_GSI_TOP_EE_n_CNTXT_SRC_IEOB_IRQ_CLR_k_PHYS(n,k)                                         (IPA_GSI_TOP_GSI_REG_BASE_PHYS + 0x000250b0 + 0x24 * (k) + 0x12000 * (n))
+#define HWIO_IPA_GSI_TOP_EE_n_CNTXT_SRC_IEOB_IRQ_CLR_k_OFFS(n,k)                                         (IPA_GSI_TOP_GSI_REG_BASE_OFFS + 0x000250b0 + 0x24 * (k) + 0x12000 * (n))
+#define HWIO_IPA_GSI_TOP_EE_n_CNTXT_SRC_IEOB_IRQ_CLR_k_RMSK                                              0xffffffff
+#define HWIO_IPA_GSI_TOP_EE_n_CNTXT_SRC_IEOB_IRQ_CLR_k_MAXn                                                       2
+#define HWIO_IPA_GSI_TOP_EE_n_CNTXT_SRC_IEOB_IRQ_CLR_k_MAXk                                                       0
+#define HWIO_IPA_GSI_TOP_EE_n_CNTXT_SRC_IEOB_IRQ_CLR_k_ATTR                                                     0x2
+#define HWIO_IPA_GSI_TOP_EE_n_CNTXT_SRC_IEOB_IRQ_CLR_k_OUTI2(n,k,val)    \
+        out_dword(HWIO_IPA_GSI_TOP_EE_n_CNTXT_SRC_IEOB_IRQ_CLR_k_ADDR(n,k),val)
+#define HWIO_IPA_GSI_TOP_EE_n_CNTXT_SRC_IEOB_IRQ_CLR_k_EV_CH_BIT_MAP_BMSK                                0xffffffff
+#define HWIO_IPA_GSI_TOP_EE_n_CNTXT_SRC_IEOB_IRQ_CLR_k_EV_CH_BIT_MAP_SHFT                                       0x0
+
+#define HWIO_IPA_GSI_TOP_EE_n_CNTXT_GLOB_IRQ_STTS_ADDR(n)                                                (IPA_GSI_TOP_GSI_REG_BASE      + 0x00025200 + 0x12000 * (n))
+#define HWIO_IPA_GSI_TOP_EE_n_CNTXT_GLOB_IRQ_STTS_PHYS(n)                                                (IPA_GSI_TOP_GSI_REG_BASE_PHYS + 0x00025200 + 0x12000 * (n))
+#define HWIO_IPA_GSI_TOP_EE_n_CNTXT_GLOB_IRQ_STTS_OFFS(n)                                                (IPA_GSI_TOP_GSI_REG_BASE_OFFS + 0x00025200 + 0x12000 * (n))
+#define HWIO_IPA_GSI_TOP_EE_n_CNTXT_GLOB_IRQ_STTS_RMSK                                                          0xf
+#define HWIO_IPA_GSI_TOP_EE_n_CNTXT_GLOB_IRQ_STTS_MAXn                                                            2
+#define HWIO_IPA_GSI_TOP_EE_n_CNTXT_GLOB_IRQ_STTS_ATTR                                                          0x1
+#define HWIO_IPA_GSI_TOP_EE_n_CNTXT_GLOB_IRQ_STTS_INI(n)        \
+        in_dword_masked(HWIO_IPA_GSI_TOP_EE_n_CNTXT_GLOB_IRQ_STTS_ADDR(n), HWIO_IPA_GSI_TOP_EE_n_CNTXT_GLOB_IRQ_STTS_RMSK)
+#define HWIO_IPA_GSI_TOP_EE_n_CNTXT_GLOB_IRQ_STTS_INMI(n,mask)    \
+        in_dword_masked(HWIO_IPA_GSI_TOP_EE_n_CNTXT_GLOB_IRQ_STTS_ADDR(n), mask)
+#define HWIO_IPA_GSI_TOP_EE_n_CNTXT_GLOB_IRQ_STTS_GP_INT3_BMSK                                                  0x8
+#define HWIO_IPA_GSI_TOP_EE_n_CNTXT_GLOB_IRQ_STTS_GP_INT3_SHFT                                                  0x3
+#define HWIO_IPA_GSI_TOP_EE_n_CNTXT_GLOB_IRQ_STTS_GP_INT2_BMSK                                                  0x4
+#define HWIO_IPA_GSI_TOP_EE_n_CNTXT_GLOB_IRQ_STTS_GP_INT2_SHFT                                                  0x2
+#define HWIO_IPA_GSI_TOP_EE_n_CNTXT_GLOB_IRQ_STTS_GP_INT1_BMSK                                                  0x2
+#define HWIO_IPA_GSI_TOP_EE_n_CNTXT_GLOB_IRQ_STTS_GP_INT1_SHFT                                                  0x1
+#define HWIO_IPA_GSI_TOP_EE_n_CNTXT_GLOB_IRQ_STTS_ERROR_INT_BMSK                                                0x1
+#define HWIO_IPA_GSI_TOP_EE_n_CNTXT_GLOB_IRQ_STTS_ERROR_INT_SHFT                                                0x0
+
+#define HWIO_IPA_GSI_TOP_EE_n_CNTXT_GLOB_IRQ_EN_ADDR(n)                                                  (IPA_GSI_TOP_GSI_REG_BASE      + 0x00025204 + 0x12000 * (n))
+#define HWIO_IPA_GSI_TOP_EE_n_CNTXT_GLOB_IRQ_EN_PHYS(n)                                                  (IPA_GSI_TOP_GSI_REG_BASE_PHYS + 0x00025204 + 0x12000 * (n))
+#define HWIO_IPA_GSI_TOP_EE_n_CNTXT_GLOB_IRQ_EN_OFFS(n)                                                  (IPA_GSI_TOP_GSI_REG_BASE_OFFS + 0x00025204 + 0x12000 * (n))
+#define HWIO_IPA_GSI_TOP_EE_n_CNTXT_GLOB_IRQ_EN_RMSK                                                            0xf
+#define HWIO_IPA_GSI_TOP_EE_n_CNTXT_GLOB_IRQ_EN_MAXn                                                              2
+#define HWIO_IPA_GSI_TOP_EE_n_CNTXT_GLOB_IRQ_EN_ATTR                                                            0x3
+#define HWIO_IPA_GSI_TOP_EE_n_CNTXT_GLOB_IRQ_EN_INI(n)        \
+        in_dword_masked(HWIO_IPA_GSI_TOP_EE_n_CNTXT_GLOB_IRQ_EN_ADDR(n), HWIO_IPA_GSI_TOP_EE_n_CNTXT_GLOB_IRQ_EN_RMSK)
+#define HWIO_IPA_GSI_TOP_EE_n_CNTXT_GLOB_IRQ_EN_INMI(n,mask)    \
+        in_dword_masked(HWIO_IPA_GSI_TOP_EE_n_CNTXT_GLOB_IRQ_EN_ADDR(n), mask)
+#define HWIO_IPA_GSI_TOP_EE_n_CNTXT_GLOB_IRQ_EN_OUTI(n,val)    \
+        out_dword(HWIO_IPA_GSI_TOP_EE_n_CNTXT_GLOB_IRQ_EN_ADDR(n),val)
+#define HWIO_IPA_GSI_TOP_EE_n_CNTXT_GLOB_IRQ_EN_OUTMI(n,mask,val) \
+        out_dword_masked_ns(HWIO_IPA_GSI_TOP_EE_n_CNTXT_GLOB_IRQ_EN_ADDR(n),mask,val,HWIO_IPA_GSI_TOP_EE_n_CNTXT_GLOB_IRQ_EN_INI(n))
+#define HWIO_IPA_GSI_TOP_EE_n_CNTXT_GLOB_IRQ_EN_GP_INT3_BMSK                                                    0x8
+#define HWIO_IPA_GSI_TOP_EE_n_CNTXT_GLOB_IRQ_EN_GP_INT3_SHFT                                                    0x3
+#define HWIO_IPA_GSI_TOP_EE_n_CNTXT_GLOB_IRQ_EN_GP_INT2_BMSK                                                    0x4
+#define HWIO_IPA_GSI_TOP_EE_n_CNTXT_GLOB_IRQ_EN_GP_INT2_SHFT                                                    0x2
+#define HWIO_IPA_GSI_TOP_EE_n_CNTXT_GLOB_IRQ_EN_GP_INT1_BMSK                                                    0x2
+#define HWIO_IPA_GSI_TOP_EE_n_CNTXT_GLOB_IRQ_EN_GP_INT1_SHFT                                                    0x1
+#define HWIO_IPA_GSI_TOP_EE_n_CNTXT_GLOB_IRQ_EN_ERROR_INT_BMSK                                                  0x1
+#define HWIO_IPA_GSI_TOP_EE_n_CNTXT_GLOB_IRQ_EN_ERROR_INT_SHFT                                                  0x0
+
+#define HWIO_IPA_GSI_TOP_EE_n_CNTXT_GLOB_IRQ_CLR_ADDR(n)                                                 (IPA_GSI_TOP_GSI_REG_BASE      + 0x00025208 + 0x12000 * (n))
+#define HWIO_IPA_GSI_TOP_EE_n_CNTXT_GLOB_IRQ_CLR_PHYS(n)                                                 (IPA_GSI_TOP_GSI_REG_BASE_PHYS + 0x00025208 + 0x12000 * (n))
+#define HWIO_IPA_GSI_TOP_EE_n_CNTXT_GLOB_IRQ_CLR_OFFS(n)                                                 (IPA_GSI_TOP_GSI_REG_BASE_OFFS + 0x00025208 + 0x12000 * (n))
+#define HWIO_IPA_GSI_TOP_EE_n_CNTXT_GLOB_IRQ_CLR_RMSK                                                           0xf
+#define HWIO_IPA_GSI_TOP_EE_n_CNTXT_GLOB_IRQ_CLR_MAXn                                                             2
+#define HWIO_IPA_GSI_TOP_EE_n_CNTXT_GLOB_IRQ_CLR_ATTR                                                           0x2
+#define HWIO_IPA_GSI_TOP_EE_n_CNTXT_GLOB_IRQ_CLR_OUTI(n,val)    \
+        out_dword(HWIO_IPA_GSI_TOP_EE_n_CNTXT_GLOB_IRQ_CLR_ADDR(n),val)
+#define HWIO_IPA_GSI_TOP_EE_n_CNTXT_GLOB_IRQ_CLR_GP_INT3_BMSK                                                   0x8
+#define HWIO_IPA_GSI_TOP_EE_n_CNTXT_GLOB_IRQ_CLR_GP_INT3_SHFT                                                   0x3
+#define HWIO_IPA_GSI_TOP_EE_n_CNTXT_GLOB_IRQ_CLR_GP_INT2_BMSK                                                   0x4
+#define HWIO_IPA_GSI_TOP_EE_n_CNTXT_GLOB_IRQ_CLR_GP_INT2_SHFT                                                   0x2
+#define HWIO_IPA_GSI_TOP_EE_n_CNTXT_GLOB_IRQ_CLR_GP_INT1_BMSK                                                   0x2
+#define HWIO_IPA_GSI_TOP_EE_n_CNTXT_GLOB_IRQ_CLR_GP_INT1_SHFT                                                   0x1
+#define HWIO_IPA_GSI_TOP_EE_n_CNTXT_GLOB_IRQ_CLR_ERROR_INT_BMSK                                                 0x1
+#define HWIO_IPA_GSI_TOP_EE_n_CNTXT_GLOB_IRQ_CLR_ERROR_INT_SHFT                                                 0x0
+
+#define HWIO_IPA_GSI_TOP_EE_n_CNTXT_GSI_IRQ_STTS_ADDR(n)                                                 (IPA_GSI_TOP_GSI_REG_BASE      + 0x0002520c + 0x12000 * (n))
+#define HWIO_IPA_GSI_TOP_EE_n_CNTXT_GSI_IRQ_STTS_PHYS(n)                                                 (IPA_GSI_TOP_GSI_REG_BASE_PHYS + 0x0002520c + 0x12000 * (n))
+#define HWIO_IPA_GSI_TOP_EE_n_CNTXT_GSI_IRQ_STTS_OFFS(n)                                                 (IPA_GSI_TOP_GSI_REG_BASE_OFFS + 0x0002520c + 0x12000 * (n))
+#define HWIO_IPA_GSI_TOP_EE_n_CNTXT_GSI_IRQ_STTS_RMSK                                                           0xf
+#define HWIO_IPA_GSI_TOP_EE_n_CNTXT_GSI_IRQ_STTS_MAXn                                                             2
+#define HWIO_IPA_GSI_TOP_EE_n_CNTXT_GSI_IRQ_STTS_ATTR                                                           0x1
+#define HWIO_IPA_GSI_TOP_EE_n_CNTXT_GSI_IRQ_STTS_INI(n)        \
+        in_dword_masked(HWIO_IPA_GSI_TOP_EE_n_CNTXT_GSI_IRQ_STTS_ADDR(n), HWIO_IPA_GSI_TOP_EE_n_CNTXT_GSI_IRQ_STTS_RMSK)
+#define HWIO_IPA_GSI_TOP_EE_n_CNTXT_GSI_IRQ_STTS_INMI(n,mask)    \
+        in_dword_masked(HWIO_IPA_GSI_TOP_EE_n_CNTXT_GSI_IRQ_STTS_ADDR(n), mask)
+#define HWIO_IPA_GSI_TOP_EE_n_CNTXT_GSI_IRQ_STTS_GSI_MCS_STACK_OVRFLOW_BMSK                                     0x8
+#define HWIO_IPA_GSI_TOP_EE_n_CNTXT_GSI_IRQ_STTS_GSI_MCS_STACK_OVRFLOW_SHFT                                     0x3
+#define HWIO_IPA_GSI_TOP_EE_n_CNTXT_GSI_IRQ_STTS_GSI_CMD_FIFO_OVRFLOW_BMSK                                      0x4
+#define HWIO_IPA_GSI_TOP_EE_n_CNTXT_GSI_IRQ_STTS_GSI_CMD_FIFO_OVRFLOW_SHFT                                      0x2
+#define HWIO_IPA_GSI_TOP_EE_n_CNTXT_GSI_IRQ_STTS_GSI_BUS_ERROR_BMSK                                             0x2
+#define HWIO_IPA_GSI_TOP_EE_n_CNTXT_GSI_IRQ_STTS_GSI_BUS_ERROR_SHFT                                             0x1
+#define HWIO_IPA_GSI_TOP_EE_n_CNTXT_GSI_IRQ_STTS_GSI_BREAK_POINT_BMSK                                           0x1
+#define HWIO_IPA_GSI_TOP_EE_n_CNTXT_GSI_IRQ_STTS_GSI_BREAK_POINT_SHFT                                           0x0
+
+#define HWIO_IPA_GSI_TOP_EE_n_CNTXT_GSI_IRQ_EN_ADDR(n)                                                   (IPA_GSI_TOP_GSI_REG_BASE      + 0x00025210 + 0x12000 * (n))
+#define HWIO_IPA_GSI_TOP_EE_n_CNTXT_GSI_IRQ_EN_PHYS(n)                                                   (IPA_GSI_TOP_GSI_REG_BASE_PHYS + 0x00025210 + 0x12000 * (n))
+#define HWIO_IPA_GSI_TOP_EE_n_CNTXT_GSI_IRQ_EN_OFFS(n)                                                   (IPA_GSI_TOP_GSI_REG_BASE_OFFS + 0x00025210 + 0x12000 * (n))
+#define HWIO_IPA_GSI_TOP_EE_n_CNTXT_GSI_IRQ_EN_RMSK                                                             0xf
+#define HWIO_IPA_GSI_TOP_EE_n_CNTXT_GSI_IRQ_EN_MAXn                                                               2
+#define HWIO_IPA_GSI_TOP_EE_n_CNTXT_GSI_IRQ_EN_ATTR                                                             0x3
+#define HWIO_IPA_GSI_TOP_EE_n_CNTXT_GSI_IRQ_EN_INI(n)        \
+        in_dword_masked(HWIO_IPA_GSI_TOP_EE_n_CNTXT_GSI_IRQ_EN_ADDR(n), HWIO_IPA_GSI_TOP_EE_n_CNTXT_GSI_IRQ_EN_RMSK)
+#define HWIO_IPA_GSI_TOP_EE_n_CNTXT_GSI_IRQ_EN_INMI(n,mask)    \
+        in_dword_masked(HWIO_IPA_GSI_TOP_EE_n_CNTXT_GSI_IRQ_EN_ADDR(n), mask)
+#define HWIO_IPA_GSI_TOP_EE_n_CNTXT_GSI_IRQ_EN_OUTI(n,val)    \
+        out_dword(HWIO_IPA_GSI_TOP_EE_n_CNTXT_GSI_IRQ_EN_ADDR(n),val)
+#define HWIO_IPA_GSI_TOP_EE_n_CNTXT_GSI_IRQ_EN_OUTMI(n,mask,val) \
+        out_dword_masked_ns(HWIO_IPA_GSI_TOP_EE_n_CNTXT_GSI_IRQ_EN_ADDR(n),mask,val,HWIO_IPA_GSI_TOP_EE_n_CNTXT_GSI_IRQ_EN_INI(n))
+#define HWIO_IPA_GSI_TOP_EE_n_CNTXT_GSI_IRQ_EN_GSI_MCS_STACK_OVRFLOW_BMSK                                       0x8
+#define HWIO_IPA_GSI_TOP_EE_n_CNTXT_GSI_IRQ_EN_GSI_MCS_STACK_OVRFLOW_SHFT                                       0x3
+#define HWIO_IPA_GSI_TOP_EE_n_CNTXT_GSI_IRQ_EN_GSI_CMD_FIFO_OVRFLOW_BMSK                                        0x4
+#define HWIO_IPA_GSI_TOP_EE_n_CNTXT_GSI_IRQ_EN_GSI_CMD_FIFO_OVRFLOW_SHFT                                        0x2
+#define HWIO_IPA_GSI_TOP_EE_n_CNTXT_GSI_IRQ_EN_GSI_BUS_ERROR_BMSK                                               0x2
+#define HWIO_IPA_GSI_TOP_EE_n_CNTXT_GSI_IRQ_EN_GSI_BUS_ERROR_SHFT                                               0x1
+#define HWIO_IPA_GSI_TOP_EE_n_CNTXT_GSI_IRQ_EN_GSI_BREAK_POINT_BMSK                                             0x1
+#define HWIO_IPA_GSI_TOP_EE_n_CNTXT_GSI_IRQ_EN_GSI_BREAK_POINT_SHFT                                             0x0
+
+#define HWIO_IPA_GSI_TOP_EE_n_CNTXT_GSI_IRQ_CLR_ADDR(n)                                                  (IPA_GSI_TOP_GSI_REG_BASE      + 0x00025214 + 0x12000 * (n))
+#define HWIO_IPA_GSI_TOP_EE_n_CNTXT_GSI_IRQ_CLR_PHYS(n)                                                  (IPA_GSI_TOP_GSI_REG_BASE_PHYS + 0x00025214 + 0x12000 * (n))
+#define HWIO_IPA_GSI_TOP_EE_n_CNTXT_GSI_IRQ_CLR_OFFS(n)                                                  (IPA_GSI_TOP_GSI_REG_BASE_OFFS + 0x00025214 + 0x12000 * (n))
+#define HWIO_IPA_GSI_TOP_EE_n_CNTXT_GSI_IRQ_CLR_RMSK                                                            0xf
+#define HWIO_IPA_GSI_TOP_EE_n_CNTXT_GSI_IRQ_CLR_MAXn                                                              2
+#define HWIO_IPA_GSI_TOP_EE_n_CNTXT_GSI_IRQ_CLR_ATTR                                                            0x2
+#define HWIO_IPA_GSI_TOP_EE_n_CNTXT_GSI_IRQ_CLR_OUTI(n,val)    \
+        out_dword(HWIO_IPA_GSI_TOP_EE_n_CNTXT_GSI_IRQ_CLR_ADDR(n),val)
+#define HWIO_IPA_GSI_TOP_EE_n_CNTXT_GSI_IRQ_CLR_GSI_MCS_STACK_OVRFLOW_BMSK                                      0x8
+#define HWIO_IPA_GSI_TOP_EE_n_CNTXT_GSI_IRQ_CLR_GSI_MCS_STACK_OVRFLOW_SHFT                                      0x3
+#define HWIO_IPA_GSI_TOP_EE_n_CNTXT_GSI_IRQ_CLR_GSI_CMD_FIFO_OVRFLOW_BMSK                                       0x4
+#define HWIO_IPA_GSI_TOP_EE_n_CNTXT_GSI_IRQ_CLR_GSI_CMD_FIFO_OVRFLOW_SHFT                                       0x2
+#define HWIO_IPA_GSI_TOP_EE_n_CNTXT_GSI_IRQ_CLR_GSI_BUS_ERROR_BMSK                                              0x2
+#define HWIO_IPA_GSI_TOP_EE_n_CNTXT_GSI_IRQ_CLR_GSI_BUS_ERROR_SHFT                                              0x1
+#define HWIO_IPA_GSI_TOP_EE_n_CNTXT_GSI_IRQ_CLR_GSI_BREAK_POINT_BMSK                                            0x1
+#define HWIO_IPA_GSI_TOP_EE_n_CNTXT_GSI_IRQ_CLR_GSI_BREAK_POINT_SHFT                                            0x0
+
+#define HWIO_IPA_GSI_TOP_EE_n_CNTXT_INTSET_ADDR(n)                                                       (IPA_GSI_TOP_GSI_REG_BASE      + 0x00025220 + 0x12000 * (n))
+#define HWIO_IPA_GSI_TOP_EE_n_CNTXT_INTSET_PHYS(n)                                                       (IPA_GSI_TOP_GSI_REG_BASE_PHYS + 0x00025220 + 0x12000 * (n))
+#define HWIO_IPA_GSI_TOP_EE_n_CNTXT_INTSET_OFFS(n)                                                       (IPA_GSI_TOP_GSI_REG_BASE_OFFS + 0x00025220 + 0x12000 * (n))
+#define HWIO_IPA_GSI_TOP_EE_n_CNTXT_INTSET_RMSK                                                                 0x1
+#define HWIO_IPA_GSI_TOP_EE_n_CNTXT_INTSET_MAXn                                                                   2
+#define HWIO_IPA_GSI_TOP_EE_n_CNTXT_INTSET_ATTR                                                                 0x3
+#define HWIO_IPA_GSI_TOP_EE_n_CNTXT_INTSET_INI(n)        \
+        in_dword_masked(HWIO_IPA_GSI_TOP_EE_n_CNTXT_INTSET_ADDR(n), HWIO_IPA_GSI_TOP_EE_n_CNTXT_INTSET_RMSK)
+#define HWIO_IPA_GSI_TOP_EE_n_CNTXT_INTSET_INMI(n,mask)    \
+        in_dword_masked(HWIO_IPA_GSI_TOP_EE_n_CNTXT_INTSET_ADDR(n), mask)
+#define HWIO_IPA_GSI_TOP_EE_n_CNTXT_INTSET_OUTI(n,val)    \
+        out_dword(HWIO_IPA_GSI_TOP_EE_n_CNTXT_INTSET_ADDR(n),val)
+#define HWIO_IPA_GSI_TOP_EE_n_CNTXT_INTSET_OUTMI(n,mask,val) \
+        out_dword_masked_ns(HWIO_IPA_GSI_TOP_EE_n_CNTXT_INTSET_ADDR(n),mask,val,HWIO_IPA_GSI_TOP_EE_n_CNTXT_INTSET_INI(n))
+#define HWIO_IPA_GSI_TOP_EE_n_CNTXT_INTSET_INTYPE_BMSK                                                          0x1
+#define HWIO_IPA_GSI_TOP_EE_n_CNTXT_INTSET_INTYPE_SHFT                                                          0x0
+#define HWIO_IPA_GSI_TOP_EE_n_CNTXT_INTSET_INTYPE_MSI_FVAL                                                      0x0
+#define HWIO_IPA_GSI_TOP_EE_n_CNTXT_INTSET_INTYPE_IRQ_FVAL                                                      0x1
+
+#define HWIO_IPA_GSI_TOP_EE_n_CNTXT_MSI_BASE_LSB_ADDR(n)                                                 (IPA_GSI_TOP_GSI_REG_BASE      + 0x00025230 + 0x12000 * (n))
+#define HWIO_IPA_GSI_TOP_EE_n_CNTXT_MSI_BASE_LSB_PHYS(n)                                                 (IPA_GSI_TOP_GSI_REG_BASE_PHYS + 0x00025230 + 0x12000 * (n))
+#define HWIO_IPA_GSI_TOP_EE_n_CNTXT_MSI_BASE_LSB_OFFS(n)                                                 (IPA_GSI_TOP_GSI_REG_BASE_OFFS + 0x00025230 + 0x12000 * (n))
+#define HWIO_IPA_GSI_TOP_EE_n_CNTXT_MSI_BASE_LSB_RMSK                                                    0xffffffff
+#define HWIO_IPA_GSI_TOP_EE_n_CNTXT_MSI_BASE_LSB_MAXn                                                             2
+#define HWIO_IPA_GSI_TOP_EE_n_CNTXT_MSI_BASE_LSB_ATTR                                                           0x3
+#define HWIO_IPA_GSI_TOP_EE_n_CNTXT_MSI_BASE_LSB_INI(n)        \
+        in_dword_masked(HWIO_IPA_GSI_TOP_EE_n_CNTXT_MSI_BASE_LSB_ADDR(n), HWIO_IPA_GSI_TOP_EE_n_CNTXT_MSI_BASE_LSB_RMSK)
+#define HWIO_IPA_GSI_TOP_EE_n_CNTXT_MSI_BASE_LSB_INMI(n,mask)    \
+        in_dword_masked(HWIO_IPA_GSI_TOP_EE_n_CNTXT_MSI_BASE_LSB_ADDR(n), mask)
+#define HWIO_IPA_GSI_TOP_EE_n_CNTXT_MSI_BASE_LSB_OUTI(n,val)    \
+        out_dword(HWIO_IPA_GSI_TOP_EE_n_CNTXT_MSI_BASE_LSB_ADDR(n),val)
+#define HWIO_IPA_GSI_TOP_EE_n_CNTXT_MSI_BASE_LSB_OUTMI(n,mask,val) \
+        out_dword_masked_ns(HWIO_IPA_GSI_TOP_EE_n_CNTXT_MSI_BASE_LSB_ADDR(n),mask,val,HWIO_IPA_GSI_TOP_EE_n_CNTXT_MSI_BASE_LSB_INI(n))
+#define HWIO_IPA_GSI_TOP_EE_n_CNTXT_MSI_BASE_LSB_MSI_ADDR_LSB_BMSK                                       0xffffffff
+#define HWIO_IPA_GSI_TOP_EE_n_CNTXT_MSI_BASE_LSB_MSI_ADDR_LSB_SHFT                                              0x0
+
+#define HWIO_IPA_GSI_TOP_EE_n_CNTXT_MSI_BASE_MSB_ADDR(n)                                                 (IPA_GSI_TOP_GSI_REG_BASE      + 0x00025234 + 0x12000 * (n))
+#define HWIO_IPA_GSI_TOP_EE_n_CNTXT_MSI_BASE_MSB_PHYS(n)                                                 (IPA_GSI_TOP_GSI_REG_BASE_PHYS + 0x00025234 + 0x12000 * (n))
+#define HWIO_IPA_GSI_TOP_EE_n_CNTXT_MSI_BASE_MSB_OFFS(n)                                                 (IPA_GSI_TOP_GSI_REG_BASE_OFFS + 0x00025234 + 0x12000 * (n))
+#define HWIO_IPA_GSI_TOP_EE_n_CNTXT_MSI_BASE_MSB_RMSK                                                    0xffffffff
+#define HWIO_IPA_GSI_TOP_EE_n_CNTXT_MSI_BASE_MSB_MAXn                                                             2
+#define HWIO_IPA_GSI_TOP_EE_n_CNTXT_MSI_BASE_MSB_ATTR                                                           0x3
+#define HWIO_IPA_GSI_TOP_EE_n_CNTXT_MSI_BASE_MSB_INI(n)        \
+        in_dword_masked(HWIO_IPA_GSI_TOP_EE_n_CNTXT_MSI_BASE_MSB_ADDR(n), HWIO_IPA_GSI_TOP_EE_n_CNTXT_MSI_BASE_MSB_RMSK)
+#define HWIO_IPA_GSI_TOP_EE_n_CNTXT_MSI_BASE_MSB_INMI(n,mask)    \
+        in_dword_masked(HWIO_IPA_GSI_TOP_EE_n_CNTXT_MSI_BASE_MSB_ADDR(n), mask)
+#define HWIO_IPA_GSI_TOP_EE_n_CNTXT_MSI_BASE_MSB_OUTI(n,val)    \
+        out_dword(HWIO_IPA_GSI_TOP_EE_n_CNTXT_MSI_BASE_MSB_ADDR(n),val)
+#define HWIO_IPA_GSI_TOP_EE_n_CNTXT_MSI_BASE_MSB_OUTMI(n,mask,val) \
+        out_dword_masked_ns(HWIO_IPA_GSI_TOP_EE_n_CNTXT_MSI_BASE_MSB_ADDR(n),mask,val,HWIO_IPA_GSI_TOP_EE_n_CNTXT_MSI_BASE_MSB_INI(n))
+#define HWIO_IPA_GSI_TOP_EE_n_CNTXT_MSI_BASE_MSB_MSI_ADDR_MSB_BMSK                                       0xffffffff
+#define HWIO_IPA_GSI_TOP_EE_n_CNTXT_MSI_BASE_MSB_MSI_ADDR_MSB_SHFT                                              0x0
+
+#define HWIO_IPA_GSI_TOP_EE_n_CNTXT_INT_VEC_ADDR(n)                                                      (IPA_GSI_TOP_GSI_REG_BASE      + 0x00025238 + 0x12000 * (n))
+#define HWIO_IPA_GSI_TOP_EE_n_CNTXT_INT_VEC_PHYS(n)                                                      (IPA_GSI_TOP_GSI_REG_BASE_PHYS + 0x00025238 + 0x12000 * (n))
+#define HWIO_IPA_GSI_TOP_EE_n_CNTXT_INT_VEC_OFFS(n)                                                      (IPA_GSI_TOP_GSI_REG_BASE_OFFS + 0x00025238 + 0x12000 * (n))
+#define HWIO_IPA_GSI_TOP_EE_n_CNTXT_INT_VEC_RMSK                                                         0xffffffff
+#define HWIO_IPA_GSI_TOP_EE_n_CNTXT_INT_VEC_MAXn                                                                  2
+#define HWIO_IPA_GSI_TOP_EE_n_CNTXT_INT_VEC_ATTR                                                                0x3
+#define HWIO_IPA_GSI_TOP_EE_n_CNTXT_INT_VEC_INI(n)        \
+        in_dword_masked(HWIO_IPA_GSI_TOP_EE_n_CNTXT_INT_VEC_ADDR(n), HWIO_IPA_GSI_TOP_EE_n_CNTXT_INT_VEC_RMSK)
+#define HWIO_IPA_GSI_TOP_EE_n_CNTXT_INT_VEC_INMI(n,mask)    \
+        in_dword_masked(HWIO_IPA_GSI_TOP_EE_n_CNTXT_INT_VEC_ADDR(n), mask)
+#define HWIO_IPA_GSI_TOP_EE_n_CNTXT_INT_VEC_OUTI(n,val)    \
+        out_dword(HWIO_IPA_GSI_TOP_EE_n_CNTXT_INT_VEC_ADDR(n),val)
+#define HWIO_IPA_GSI_TOP_EE_n_CNTXT_INT_VEC_OUTMI(n,mask,val) \
+        out_dword_masked_ns(HWIO_IPA_GSI_TOP_EE_n_CNTXT_INT_VEC_ADDR(n),mask,val,HWIO_IPA_GSI_TOP_EE_n_CNTXT_INT_VEC_INI(n))
+#define HWIO_IPA_GSI_TOP_EE_n_CNTXT_INT_VEC_INT_VEC_BMSK                                                 0xffffffff
+#define HWIO_IPA_GSI_TOP_EE_n_CNTXT_INT_VEC_INT_VEC_SHFT                                                        0x0
+
+#define HWIO_IPA_GSI_TOP_EE_n_ERROR_LOG_ADDR(n)                                                          (IPA_GSI_TOP_GSI_REG_BASE      + 0x00025240 + 0x12000 * (n))
+#define HWIO_IPA_GSI_TOP_EE_n_ERROR_LOG_PHYS(n)                                                          (IPA_GSI_TOP_GSI_REG_BASE_PHYS + 0x00025240 + 0x12000 * (n))
+#define HWIO_IPA_GSI_TOP_EE_n_ERROR_LOG_OFFS(n)                                                          (IPA_GSI_TOP_GSI_REG_BASE_OFFS + 0x00025240 + 0x12000 * (n))
+#define HWIO_IPA_GSI_TOP_EE_n_ERROR_LOG_RMSK                                                             0xffffffff
+#define HWIO_IPA_GSI_TOP_EE_n_ERROR_LOG_MAXn                                                                      2
+#define HWIO_IPA_GSI_TOP_EE_n_ERROR_LOG_ATTR                                                                    0x3
+#define HWIO_IPA_GSI_TOP_EE_n_ERROR_LOG_INI(n)        \
+        in_dword_masked(HWIO_IPA_GSI_TOP_EE_n_ERROR_LOG_ADDR(n), HWIO_IPA_GSI_TOP_EE_n_ERROR_LOG_RMSK)
+#define HWIO_IPA_GSI_TOP_EE_n_ERROR_LOG_INMI(n,mask)    \
+        in_dword_masked(HWIO_IPA_GSI_TOP_EE_n_ERROR_LOG_ADDR(n), mask)
+#define HWIO_IPA_GSI_TOP_EE_n_ERROR_LOG_OUTI(n,val)    \
+        out_dword(HWIO_IPA_GSI_TOP_EE_n_ERROR_LOG_ADDR(n),val)
+#define HWIO_IPA_GSI_TOP_EE_n_ERROR_LOG_OUTMI(n,mask,val) \
+        out_dword_masked_ns(HWIO_IPA_GSI_TOP_EE_n_ERROR_LOG_ADDR(n),mask,val,HWIO_IPA_GSI_TOP_EE_n_ERROR_LOG_INI(n))
+#define HWIO_IPA_GSI_TOP_EE_n_ERROR_LOG_ERROR_LOG_BMSK                                                   0xffffffff
+#define HWIO_IPA_GSI_TOP_EE_n_ERROR_LOG_ERROR_LOG_SHFT                                                          0x0
+
+#define HWIO_IPA_GSI_TOP_EE_n_ERROR_LOG_CLR_ADDR(n)                                                      (IPA_GSI_TOP_GSI_REG_BASE      + 0x00025244 + 0x12000 * (n))
+#define HWIO_IPA_GSI_TOP_EE_n_ERROR_LOG_CLR_PHYS(n)                                                      (IPA_GSI_TOP_GSI_REG_BASE_PHYS + 0x00025244 + 0x12000 * (n))
+#define HWIO_IPA_GSI_TOP_EE_n_ERROR_LOG_CLR_OFFS(n)                                                      (IPA_GSI_TOP_GSI_REG_BASE_OFFS + 0x00025244 + 0x12000 * (n))
+#define HWIO_IPA_GSI_TOP_EE_n_ERROR_LOG_CLR_RMSK                                                         0xffffffff
+#define HWIO_IPA_GSI_TOP_EE_n_ERROR_LOG_CLR_MAXn                                                                  2
+#define HWIO_IPA_GSI_TOP_EE_n_ERROR_LOG_CLR_ATTR                                                                0x2
+#define HWIO_IPA_GSI_TOP_EE_n_ERROR_LOG_CLR_OUTI(n,val)    \
+        out_dword(HWIO_IPA_GSI_TOP_EE_n_ERROR_LOG_CLR_ADDR(n),val)
+#define HWIO_IPA_GSI_TOP_EE_n_ERROR_LOG_CLR_ERROR_LOG_CLR_BMSK                                           0xffffffff
+#define HWIO_IPA_GSI_TOP_EE_n_ERROR_LOG_CLR_ERROR_LOG_CLR_SHFT                                                  0x0
+
+#define HWIO_IPA_GSI_TOP_EE_n_CNTXT_SCRATCH_0_ADDR(n)                                                    (IPA_GSI_TOP_GSI_REG_BASE      + 0x00025400 + 0x12000 * (n))
+#define HWIO_IPA_GSI_TOP_EE_n_CNTXT_SCRATCH_0_PHYS(n)                                                    (IPA_GSI_TOP_GSI_REG_BASE_PHYS + 0x00025400 + 0x12000 * (n))
+#define HWIO_IPA_GSI_TOP_EE_n_CNTXT_SCRATCH_0_OFFS(n)                                                    (IPA_GSI_TOP_GSI_REG_BASE_OFFS + 0x00025400 + 0x12000 * (n))
+#define HWIO_IPA_GSI_TOP_EE_n_CNTXT_SCRATCH_0_RMSK                                                       0xffffffff
+#define HWIO_IPA_GSI_TOP_EE_n_CNTXT_SCRATCH_0_MAXn                                                                2
+#define HWIO_IPA_GSI_TOP_EE_n_CNTXT_SCRATCH_0_ATTR                                                              0x3
+#define HWIO_IPA_GSI_TOP_EE_n_CNTXT_SCRATCH_0_INI(n)        \
+        in_dword_masked(HWIO_IPA_GSI_TOP_EE_n_CNTXT_SCRATCH_0_ADDR(n), HWIO_IPA_GSI_TOP_EE_n_CNTXT_SCRATCH_0_RMSK)
+#define HWIO_IPA_GSI_TOP_EE_n_CNTXT_SCRATCH_0_INMI(n,mask)    \
+        in_dword_masked(HWIO_IPA_GSI_TOP_EE_n_CNTXT_SCRATCH_0_ADDR(n), mask)
+#define HWIO_IPA_GSI_TOP_EE_n_CNTXT_SCRATCH_0_OUTI(n,val)    \
+        out_dword(HWIO_IPA_GSI_TOP_EE_n_CNTXT_SCRATCH_0_ADDR(n),val)
+#define HWIO_IPA_GSI_TOP_EE_n_CNTXT_SCRATCH_0_OUTMI(n,mask,val) \
+        out_dword_masked_ns(HWIO_IPA_GSI_TOP_EE_n_CNTXT_SCRATCH_0_ADDR(n),mask,val,HWIO_IPA_GSI_TOP_EE_n_CNTXT_SCRATCH_0_INI(n))
+#define HWIO_IPA_GSI_TOP_EE_n_CNTXT_SCRATCH_0_SCRATCH_BMSK                                               0xffffffff
+#define HWIO_IPA_GSI_TOP_EE_n_CNTXT_SCRATCH_0_SCRATCH_SHFT                                                      0x0
+
+#define HWIO_IPA_GSI_TOP_EE_n_CNTXT_SCRATCH_1_ADDR(n)                                                    (IPA_GSI_TOP_GSI_REG_BASE      + 0x00025404 + 0x12000 * (n))
+#define HWIO_IPA_GSI_TOP_EE_n_CNTXT_SCRATCH_1_PHYS(n)                                                    (IPA_GSI_TOP_GSI_REG_BASE_PHYS + 0x00025404 + 0x12000 * (n))
+#define HWIO_IPA_GSI_TOP_EE_n_CNTXT_SCRATCH_1_OFFS(n)                                                    (IPA_GSI_TOP_GSI_REG_BASE_OFFS + 0x00025404 + 0x12000 * (n))
+#define HWIO_IPA_GSI_TOP_EE_n_CNTXT_SCRATCH_1_RMSK                                                       0xffffffff
+#define HWIO_IPA_GSI_TOP_EE_n_CNTXT_SCRATCH_1_MAXn                                                                2
+#define HWIO_IPA_GSI_TOP_EE_n_CNTXT_SCRATCH_1_ATTR                                                              0x3
+#define HWIO_IPA_GSI_TOP_EE_n_CNTXT_SCRATCH_1_INI(n)        \
+        in_dword_masked(HWIO_IPA_GSI_TOP_EE_n_CNTXT_SCRATCH_1_ADDR(n), HWIO_IPA_GSI_TOP_EE_n_CNTXT_SCRATCH_1_RMSK)
+#define HWIO_IPA_GSI_TOP_EE_n_CNTXT_SCRATCH_1_INMI(n,mask)    \
+        in_dword_masked(HWIO_IPA_GSI_TOP_EE_n_CNTXT_SCRATCH_1_ADDR(n), mask)
+#define HWIO_IPA_GSI_TOP_EE_n_CNTXT_SCRATCH_1_OUTI(n,val)    \
+        out_dword(HWIO_IPA_GSI_TOP_EE_n_CNTXT_SCRATCH_1_ADDR(n),val)
+#define HWIO_IPA_GSI_TOP_EE_n_CNTXT_SCRATCH_1_OUTMI(n,mask,val) \
+        out_dword_masked_ns(HWIO_IPA_GSI_TOP_EE_n_CNTXT_SCRATCH_1_ADDR(n),mask,val,HWIO_IPA_GSI_TOP_EE_n_CNTXT_SCRATCH_1_INI(n))
+#define HWIO_IPA_GSI_TOP_EE_n_CNTXT_SCRATCH_1_SCRATCH_BMSK                                               0xffffffff
+#define HWIO_IPA_GSI_TOP_EE_n_CNTXT_SCRATCH_1_SCRATCH_SHFT                                                      0x0
+
+#define HWIO_IPA_GSI_TOP_GSI_MCS_CFG_ADDR                                                                (IPA_GSI_TOP_GSI_REG_BASE      + 0x0000b000)
+#define HWIO_IPA_GSI_TOP_GSI_MCS_CFG_PHYS                                                                (IPA_GSI_TOP_GSI_REG_BASE_PHYS + 0x0000b000)
+#define HWIO_IPA_GSI_TOP_GSI_MCS_CFG_OFFS                                                                (IPA_GSI_TOP_GSI_REG_BASE_OFFS + 0x0000b000)
+#define HWIO_IPA_GSI_TOP_GSI_MCS_CFG_RMSK                                                                       0x1
+#define HWIO_IPA_GSI_TOP_GSI_MCS_CFG_ATTR                                                                       0x3
+#define HWIO_IPA_GSI_TOP_GSI_MCS_CFG_IN          \
+        in_dword_masked(HWIO_IPA_GSI_TOP_GSI_MCS_CFG_ADDR, HWIO_IPA_GSI_TOP_GSI_MCS_CFG_RMSK)
+#define HWIO_IPA_GSI_TOP_GSI_MCS_CFG_INM(m)      \
+        in_dword_masked(HWIO_IPA_GSI_TOP_GSI_MCS_CFG_ADDR, m)
+#define HWIO_IPA_GSI_TOP_GSI_MCS_CFG_OUT(v)      \
+        out_dword(HWIO_IPA_GSI_TOP_GSI_MCS_CFG_ADDR,v)
+#define HWIO_IPA_GSI_TOP_GSI_MCS_CFG_OUTM(m,v) \
+        out_dword_masked_ns(HWIO_IPA_GSI_TOP_GSI_MCS_CFG_ADDR,m,v,HWIO_IPA_GSI_TOP_GSI_MCS_CFG_IN)
+#define HWIO_IPA_GSI_TOP_GSI_MCS_CFG_MCS_ENABLE_BMSK                                                            0x1
+#define HWIO_IPA_GSI_TOP_GSI_MCS_CFG_MCS_ENABLE_SHFT                                                            0x0
+
+#define HWIO_IPA_GSI_TOP_GSI_TZ_FW_AUTH_LOCK_ADDR                                                        (IPA_GSI_TOP_GSI_REG_BASE      + 0x0000b008)
+#define HWIO_IPA_GSI_TOP_GSI_TZ_FW_AUTH_LOCK_PHYS                                                        (IPA_GSI_TOP_GSI_REG_BASE_PHYS + 0x0000b008)
+#define HWIO_IPA_GSI_TOP_GSI_TZ_FW_AUTH_LOCK_OFFS                                                        (IPA_GSI_TOP_GSI_REG_BASE_OFFS + 0x0000b008)
+#define HWIO_IPA_GSI_TOP_GSI_TZ_FW_AUTH_LOCK_RMSK                                                               0x3
+#define HWIO_IPA_GSI_TOP_GSI_TZ_FW_AUTH_LOCK_ATTR                                                               0x3
+#define HWIO_IPA_GSI_TOP_GSI_TZ_FW_AUTH_LOCK_IN          \
+        in_dword_masked(HWIO_IPA_GSI_TOP_GSI_TZ_FW_AUTH_LOCK_ADDR, HWIO_IPA_GSI_TOP_GSI_TZ_FW_AUTH_LOCK_RMSK)
+#define HWIO_IPA_GSI_TOP_GSI_TZ_FW_AUTH_LOCK_INM(m)      \
+        in_dword_masked(HWIO_IPA_GSI_TOP_GSI_TZ_FW_AUTH_LOCK_ADDR, m)
+#define HWIO_IPA_GSI_TOP_GSI_TZ_FW_AUTH_LOCK_OUT(v)      \
+        out_dword(HWIO_IPA_GSI_TOP_GSI_TZ_FW_AUTH_LOCK_ADDR,v)
+#define HWIO_IPA_GSI_TOP_GSI_TZ_FW_AUTH_LOCK_OUTM(m,v) \
+        out_dword_masked_ns(HWIO_IPA_GSI_TOP_GSI_TZ_FW_AUTH_LOCK_ADDR,m,v,HWIO_IPA_GSI_TOP_GSI_TZ_FW_AUTH_LOCK_IN)
+#define HWIO_IPA_GSI_TOP_GSI_TZ_FW_AUTH_LOCK_DIS_DEBUG_SHRAM_WRITE_BMSK                                         0x2
+#define HWIO_IPA_GSI_TOP_GSI_TZ_FW_AUTH_LOCK_DIS_DEBUG_SHRAM_WRITE_SHFT                                         0x1
+#define HWIO_IPA_GSI_TOP_GSI_TZ_FW_AUTH_LOCK_DIS_IRAM_WRITE_BMSK                                                0x1
+#define HWIO_IPA_GSI_TOP_GSI_TZ_FW_AUTH_LOCK_DIS_IRAM_WRITE_SHFT                                                0x0
+
+#define HWIO_IPA_GSI_TOP_GSI_MSA_FW_AUTH_LOCK_ADDR                                                       (IPA_GSI_TOP_GSI_REG_BASE      + 0x0000b010)
+#define HWIO_IPA_GSI_TOP_GSI_MSA_FW_AUTH_LOCK_PHYS                                                       (IPA_GSI_TOP_GSI_REG_BASE_PHYS + 0x0000b010)
+#define HWIO_IPA_GSI_TOP_GSI_MSA_FW_AUTH_LOCK_OFFS                                                       (IPA_GSI_TOP_GSI_REG_BASE_OFFS + 0x0000b010)
+#define HWIO_IPA_GSI_TOP_GSI_MSA_FW_AUTH_LOCK_RMSK                                                              0x3
+#define HWIO_IPA_GSI_TOP_GSI_MSA_FW_AUTH_LOCK_ATTR                                                              0x3
+#define HWIO_IPA_GSI_TOP_GSI_MSA_FW_AUTH_LOCK_IN          \
+        in_dword_masked(HWIO_IPA_GSI_TOP_GSI_MSA_FW_AUTH_LOCK_ADDR, HWIO_IPA_GSI_TOP_GSI_MSA_FW_AUTH_LOCK_RMSK)
+#define HWIO_IPA_GSI_TOP_GSI_MSA_FW_AUTH_LOCK_INM(m)      \
+        in_dword_masked(HWIO_IPA_GSI_TOP_GSI_MSA_FW_AUTH_LOCK_ADDR, m)
+#define HWIO_IPA_GSI_TOP_GSI_MSA_FW_AUTH_LOCK_OUT(v)      \
+        out_dword(HWIO_IPA_GSI_TOP_GSI_MSA_FW_AUTH_LOCK_ADDR,v)
+#define HWIO_IPA_GSI_TOP_GSI_MSA_FW_AUTH_LOCK_OUTM(m,v) \
+        out_dword_masked_ns(HWIO_IPA_GSI_TOP_GSI_MSA_FW_AUTH_LOCK_ADDR,m,v,HWIO_IPA_GSI_TOP_GSI_MSA_FW_AUTH_LOCK_IN)
+#define HWIO_IPA_GSI_TOP_GSI_MSA_FW_AUTH_LOCK_DIS_DEBUG_SHRAM_WRITE_BMSK                                        0x2
+#define HWIO_IPA_GSI_TOP_GSI_MSA_FW_AUTH_LOCK_DIS_DEBUG_SHRAM_WRITE_SHFT                                        0x1
+#define HWIO_IPA_GSI_TOP_GSI_MSA_FW_AUTH_LOCK_DIS_IRAM_WRITE_BMSK                                               0x1
+#define HWIO_IPA_GSI_TOP_GSI_MSA_FW_AUTH_LOCK_DIS_IRAM_WRITE_SHFT                                               0x0
+
+#define HWIO_IPA_GSI_TOP_GSI_SP_FW_AUTH_LOCK_ADDR                                                        (IPA_GSI_TOP_GSI_REG_BASE      + 0x0000b018)
+#define HWIO_IPA_GSI_TOP_GSI_SP_FW_AUTH_LOCK_PHYS                                                        (IPA_GSI_TOP_GSI_REG_BASE_PHYS + 0x0000b018)
+#define HWIO_IPA_GSI_TOP_GSI_SP_FW_AUTH_LOCK_OFFS                                                        (IPA_GSI_TOP_GSI_REG_BASE_OFFS + 0x0000b018)
+#define HWIO_IPA_GSI_TOP_GSI_SP_FW_AUTH_LOCK_RMSK                                                               0x3
+#define HWIO_IPA_GSI_TOP_GSI_SP_FW_AUTH_LOCK_ATTR                                                               0x3
+#define HWIO_IPA_GSI_TOP_GSI_SP_FW_AUTH_LOCK_IN          \
+        in_dword_masked(HWIO_IPA_GSI_TOP_GSI_SP_FW_AUTH_LOCK_ADDR, HWIO_IPA_GSI_TOP_GSI_SP_FW_AUTH_LOCK_RMSK)
+#define HWIO_IPA_GSI_TOP_GSI_SP_FW_AUTH_LOCK_INM(m)      \
+        in_dword_masked(HWIO_IPA_GSI_TOP_GSI_SP_FW_AUTH_LOCK_ADDR, m)
+#define HWIO_IPA_GSI_TOP_GSI_SP_FW_AUTH_LOCK_OUT(v)      \
+        out_dword(HWIO_IPA_GSI_TOP_GSI_SP_FW_AUTH_LOCK_ADDR,v)
+#define HWIO_IPA_GSI_TOP_GSI_SP_FW_AUTH_LOCK_OUTM(m,v) \
+        out_dword_masked_ns(HWIO_IPA_GSI_TOP_GSI_SP_FW_AUTH_LOCK_ADDR,m,v,HWIO_IPA_GSI_TOP_GSI_SP_FW_AUTH_LOCK_IN)
+#define HWIO_IPA_GSI_TOP_GSI_SP_FW_AUTH_LOCK_DIS_DEBUG_SHRAM_WRITE_BMSK                                         0x2
+#define HWIO_IPA_GSI_TOP_GSI_SP_FW_AUTH_LOCK_DIS_DEBUG_SHRAM_WRITE_SHFT                                         0x1
+#define HWIO_IPA_GSI_TOP_GSI_SP_FW_AUTH_LOCK_DIS_IRAM_WRITE_BMSK                                                0x1
+#define HWIO_IPA_GSI_TOP_GSI_SP_FW_AUTH_LOCK_DIS_IRAM_WRITE_SHFT                                                0x0
+
+#define HWIO_IPA_GSI_TOP_INTER_EE_n_ORIGINATOR_EE_ADDR(n)                                                (IPA_GSI_TOP_GSI_REG_BASE      + 0x0000c000 + 0x1000 * (n))
+#define HWIO_IPA_GSI_TOP_INTER_EE_n_ORIGINATOR_EE_PHYS(n)                                                (IPA_GSI_TOP_GSI_REG_BASE_PHYS + 0x0000c000 + 0x1000 * (n))
+#define HWIO_IPA_GSI_TOP_INTER_EE_n_ORIGINATOR_EE_OFFS(n)                                                (IPA_GSI_TOP_GSI_REG_BASE_OFFS + 0x0000c000 + 0x1000 * (n))
+#define HWIO_IPA_GSI_TOP_INTER_EE_n_ORIGINATOR_EE_RMSK                                                          0xf
+#define HWIO_IPA_GSI_TOP_INTER_EE_n_ORIGINATOR_EE_MAXn                                                            2
+#define HWIO_IPA_GSI_TOP_INTER_EE_n_ORIGINATOR_EE_ATTR                                                          0x3
+#define HWIO_IPA_GSI_TOP_INTER_EE_n_ORIGINATOR_EE_INI(n)        \
+        in_dword_masked(HWIO_IPA_GSI_TOP_INTER_EE_n_ORIGINATOR_EE_ADDR(n), HWIO_IPA_GSI_TOP_INTER_EE_n_ORIGINATOR_EE_RMSK)
+#define HWIO_IPA_GSI_TOP_INTER_EE_n_ORIGINATOR_EE_INMI(n,mask)    \
+        in_dword_masked(HWIO_IPA_GSI_TOP_INTER_EE_n_ORIGINATOR_EE_ADDR(n), mask)
+#define HWIO_IPA_GSI_TOP_INTER_EE_n_ORIGINATOR_EE_OUTI(n,val)    \
+        out_dword(HWIO_IPA_GSI_TOP_INTER_EE_n_ORIGINATOR_EE_ADDR(n),val)
+#define HWIO_IPA_GSI_TOP_INTER_EE_n_ORIGINATOR_EE_OUTMI(n,mask,val) \
+        out_dword_masked_ns(HWIO_IPA_GSI_TOP_INTER_EE_n_ORIGINATOR_EE_ADDR(n),mask,val,HWIO_IPA_GSI_TOP_INTER_EE_n_ORIGINATOR_EE_INI(n))
+#define HWIO_IPA_GSI_TOP_INTER_EE_n_ORIGINATOR_EE_EE_NUMBER_BMSK                                                0xf
+#define HWIO_IPA_GSI_TOP_INTER_EE_n_ORIGINATOR_EE_EE_NUMBER_SHFT                                                0x0
+
+#define HWIO_IPA_GSI_TOP_INTER_EE_n_GSI_CH_CMD_ADDR(n)                                                   (IPA_GSI_TOP_GSI_REG_BASE      + 0x0000c008 + 0x1000 * (n))
+#define HWIO_IPA_GSI_TOP_INTER_EE_n_GSI_CH_CMD_PHYS(n)                                                   (IPA_GSI_TOP_GSI_REG_BASE_PHYS + 0x0000c008 + 0x1000 * (n))
+#define HWIO_IPA_GSI_TOP_INTER_EE_n_GSI_CH_CMD_OFFS(n)                                                   (IPA_GSI_TOP_GSI_REG_BASE_OFFS + 0x0000c008 + 0x1000 * (n))
+#define HWIO_IPA_GSI_TOP_INTER_EE_n_GSI_CH_CMD_RMSK                                                      0xff0000ff
+#define HWIO_IPA_GSI_TOP_INTER_EE_n_GSI_CH_CMD_MAXn                                                               2
+#define HWIO_IPA_GSI_TOP_INTER_EE_n_GSI_CH_CMD_ATTR                                                             0x2
+#define HWIO_IPA_GSI_TOP_INTER_EE_n_GSI_CH_CMD_OUTI(n,val)    \
+        out_dword(HWIO_IPA_GSI_TOP_INTER_EE_n_GSI_CH_CMD_ADDR(n),val)
+#define HWIO_IPA_GSI_TOP_INTER_EE_n_GSI_CH_CMD_OPCODE_BMSK                                               0xff000000
+#define HWIO_IPA_GSI_TOP_INTER_EE_n_GSI_CH_CMD_OPCODE_SHFT                                                     0x18
+#define HWIO_IPA_GSI_TOP_INTER_EE_n_GSI_CH_CMD_OPCODE_START_FVAL                                                0x1
+#define HWIO_IPA_GSI_TOP_INTER_EE_n_GSI_CH_CMD_OPCODE_STOP_FVAL                                                 0x2
+#define HWIO_IPA_GSI_TOP_INTER_EE_n_GSI_CH_CMD_OPCODE_RESET_FVAL                                                0x9
+#define HWIO_IPA_GSI_TOP_INTER_EE_n_GSI_CH_CMD_OPCODE_DE_ALLOC_FVAL                                             0xa
+#define HWIO_IPA_GSI_TOP_INTER_EE_n_GSI_CH_CMD_OPCODE_DB_STOP_FVAL                                              0xb
+#define HWIO_IPA_GSI_TOP_INTER_EE_n_GSI_CH_CMD_CHID_BMSK                                                       0xff
+#define HWIO_IPA_GSI_TOP_INTER_EE_n_GSI_CH_CMD_CHID_SHFT                                                        0x0
+
+#define HWIO_IPA_GSI_TOP_INTER_EE_n_EV_CH_CMD_ADDR(n)                                                    (IPA_GSI_TOP_GSI_REG_BASE      + 0x0000c010 + 0x1000 * (n))
+#define HWIO_IPA_GSI_TOP_INTER_EE_n_EV_CH_CMD_PHYS(n)                                                    (IPA_GSI_TOP_GSI_REG_BASE_PHYS + 0x0000c010 + 0x1000 * (n))
+#define HWIO_IPA_GSI_TOP_INTER_EE_n_EV_CH_CMD_OFFS(n)                                                    (IPA_GSI_TOP_GSI_REG_BASE_OFFS + 0x0000c010 + 0x1000 * (n))
+#define HWIO_IPA_GSI_TOP_INTER_EE_n_EV_CH_CMD_RMSK                                                       0xff0000ff
+#define HWIO_IPA_GSI_TOP_INTER_EE_n_EV_CH_CMD_MAXn                                                                2
+#define HWIO_IPA_GSI_TOP_INTER_EE_n_EV_CH_CMD_ATTR                                                              0x2
+#define HWIO_IPA_GSI_TOP_INTER_EE_n_EV_CH_CMD_OUTI(n,val)    \
+        out_dword(HWIO_IPA_GSI_TOP_INTER_EE_n_EV_CH_CMD_ADDR(n),val)
+#define HWIO_IPA_GSI_TOP_INTER_EE_n_EV_CH_CMD_OPCODE_BMSK                                                0xff000000
+#define HWIO_IPA_GSI_TOP_INTER_EE_n_EV_CH_CMD_OPCODE_SHFT                                                      0x18
+#define HWIO_IPA_GSI_TOP_INTER_EE_n_EV_CH_CMD_OPCODE_RESET_FVAL                                                 0x9
+#define HWIO_IPA_GSI_TOP_INTER_EE_n_EV_CH_CMD_OPCODE_DE_ALLOC_FVAL                                              0xa
+#define HWIO_IPA_GSI_TOP_INTER_EE_n_EV_CH_CMD_CHID_BMSK                                                        0xff
+#define HWIO_IPA_GSI_TOP_INTER_EE_n_EV_CH_CMD_CHID_SHFT                                                         0x0
+
+#define HWIO_IPA_GSI_TOP_INTER_EE_n_SRC_GSI_CH_IRQ_k_ADDR(n,k)                                           (IPA_GSI_TOP_GSI_REG_BASE      + 0x0000c018 + 0x18 * (k) + 0x1000 * (n))
+#define HWIO_IPA_GSI_TOP_INTER_EE_n_SRC_GSI_CH_IRQ_k_PHYS(n,k)                                           (IPA_GSI_TOP_GSI_REG_BASE_PHYS + 0x0000c018 + 0x18 * (k) + 0x1000 * (n))
+#define HWIO_IPA_GSI_TOP_INTER_EE_n_SRC_GSI_CH_IRQ_k_OFFS(n,k)                                           (IPA_GSI_TOP_GSI_REG_BASE_OFFS + 0x0000c018 + 0x18 * (k) + 0x1000 * (n))
+#define HWIO_IPA_GSI_TOP_INTER_EE_n_SRC_GSI_CH_IRQ_k_RMSK                                                0xffffffff
+#define HWIO_IPA_GSI_TOP_INTER_EE_n_SRC_GSI_CH_IRQ_k_MAXn                                                         2
+#define HWIO_IPA_GSI_TOP_INTER_EE_n_SRC_GSI_CH_IRQ_k_MAXk                                                         0
+#define HWIO_IPA_GSI_TOP_INTER_EE_n_SRC_GSI_CH_IRQ_k_ATTR                                                       0x1
+#define HWIO_IPA_GSI_TOP_INTER_EE_n_SRC_GSI_CH_IRQ_k_INI2(n,k)        \
+        in_dword_masked(HWIO_IPA_GSI_TOP_INTER_EE_n_SRC_GSI_CH_IRQ_k_ADDR(n,k), HWIO_IPA_GSI_TOP_INTER_EE_n_SRC_GSI_CH_IRQ_k_RMSK)
+#define HWIO_IPA_GSI_TOP_INTER_EE_n_SRC_GSI_CH_IRQ_k_INMI2(n,k,mask)    \
+        in_dword_masked(HWIO_IPA_GSI_TOP_INTER_EE_n_SRC_GSI_CH_IRQ_k_ADDR(n,k), mask)
+#define HWIO_IPA_GSI_TOP_INTER_EE_n_SRC_GSI_CH_IRQ_k_GSI_CH_BIT_MAP_BMSK                                 0xffffffff
+#define HWIO_IPA_GSI_TOP_INTER_EE_n_SRC_GSI_CH_IRQ_k_GSI_CH_BIT_MAP_SHFT                                        0x0
+
+#define HWIO_IPA_GSI_TOP_INTER_EE_n_SRC_GSI_CH_IRQ_MSK_k_ADDR(n,k)                                       (IPA_GSI_TOP_GSI_REG_BASE      + 0x0000c01c + 0x18 * (k) + 0x1000 * (n))
+#define HWIO_IPA_GSI_TOP_INTER_EE_n_SRC_GSI_CH_IRQ_MSK_k_PHYS(n,k)                                       (IPA_GSI_TOP_GSI_REG_BASE_PHYS + 0x0000c01c + 0x18 * (k) + 0x1000 * (n))
+#define HWIO_IPA_GSI_TOP_INTER_EE_n_SRC_GSI_CH_IRQ_MSK_k_OFFS(n,k)                                       (IPA_GSI_TOP_GSI_REG_BASE_OFFS + 0x0000c01c + 0x18 * (k) + 0x1000 * (n))
+#define HWIO_IPA_GSI_TOP_INTER_EE_n_SRC_GSI_CH_IRQ_MSK_k_RMSK                                            0xffffffff
+#define HWIO_IPA_GSI_TOP_INTER_EE_n_SRC_GSI_CH_IRQ_MSK_k_MAXn                                                     2
+#define HWIO_IPA_GSI_TOP_INTER_EE_n_SRC_GSI_CH_IRQ_MSK_k_MAXk                                                     0
+#define HWIO_IPA_GSI_TOP_INTER_EE_n_SRC_GSI_CH_IRQ_MSK_k_ATTR                                                   0x3
+#define HWIO_IPA_GSI_TOP_INTER_EE_n_SRC_GSI_CH_IRQ_MSK_k_INI2(n,k)        \
+        in_dword_masked(HWIO_IPA_GSI_TOP_INTER_EE_n_SRC_GSI_CH_IRQ_MSK_k_ADDR(n,k), HWIO_IPA_GSI_TOP_INTER_EE_n_SRC_GSI_CH_IRQ_MSK_k_RMSK)
+#define HWIO_IPA_GSI_TOP_INTER_EE_n_SRC_GSI_CH_IRQ_MSK_k_INMI2(n,k,mask)    \
+        in_dword_masked(HWIO_IPA_GSI_TOP_INTER_EE_n_SRC_GSI_CH_IRQ_MSK_k_ADDR(n,k), mask)
+#define HWIO_IPA_GSI_TOP_INTER_EE_n_SRC_GSI_CH_IRQ_MSK_k_OUTI2(n,k,val)    \
+        out_dword(HWIO_IPA_GSI_TOP_INTER_EE_n_SRC_GSI_CH_IRQ_MSK_k_ADDR(n,k),val)
+#define HWIO_IPA_GSI_TOP_INTER_EE_n_SRC_GSI_CH_IRQ_MSK_k_OUTMI2(n,k,mask,val) \
+        out_dword_masked_ns(HWIO_IPA_GSI_TOP_INTER_EE_n_SRC_GSI_CH_IRQ_MSK_k_ADDR(n,k),mask,val,HWIO_IPA_GSI_TOP_INTER_EE_n_SRC_GSI_CH_IRQ_MSK_k_INI2(n,k))
+#define HWIO_IPA_GSI_TOP_INTER_EE_n_SRC_GSI_CH_IRQ_MSK_k_GSI_CH_BIT_MAP_MSK_BMSK                         0xffffffff
+#define HWIO_IPA_GSI_TOP_INTER_EE_n_SRC_GSI_CH_IRQ_MSK_k_GSI_CH_BIT_MAP_MSK_SHFT                                0x0
+
+#define HWIO_IPA_GSI_TOP_INTER_EE_n_SRC_GSI_CH_IRQ_CLR_k_ADDR(n,k)                                       (IPA_GSI_TOP_GSI_REG_BASE      + 0x0000c020 + 0x18 * (k) + 0x1000 * (n))
+#define HWIO_IPA_GSI_TOP_INTER_EE_n_SRC_GSI_CH_IRQ_CLR_k_PHYS(n,k)                                       (IPA_GSI_TOP_GSI_REG_BASE_PHYS + 0x0000c020 + 0x18 * (k) + 0x1000 * (n))
+#define HWIO_IPA_GSI_TOP_INTER_EE_n_SRC_GSI_CH_IRQ_CLR_k_OFFS(n,k)                                       (IPA_GSI_TOP_GSI_REG_BASE_OFFS + 0x0000c020 + 0x18 * (k) + 0x1000 * (n))
+#define HWIO_IPA_GSI_TOP_INTER_EE_n_SRC_GSI_CH_IRQ_CLR_k_RMSK                                            0xffffffff
+#define HWIO_IPA_GSI_TOP_INTER_EE_n_SRC_GSI_CH_IRQ_CLR_k_MAXn                                                     2
+#define HWIO_IPA_GSI_TOP_INTER_EE_n_SRC_GSI_CH_IRQ_CLR_k_MAXk                                                     0
+#define HWIO_IPA_GSI_TOP_INTER_EE_n_SRC_GSI_CH_IRQ_CLR_k_ATTR                                                   0x2
+#define HWIO_IPA_GSI_TOP_INTER_EE_n_SRC_GSI_CH_IRQ_CLR_k_OUTI2(n,k,val)    \
+        out_dword(HWIO_IPA_GSI_TOP_INTER_EE_n_SRC_GSI_CH_IRQ_CLR_k_ADDR(n,k),val)
+#define HWIO_IPA_GSI_TOP_INTER_EE_n_SRC_GSI_CH_IRQ_CLR_k_GSI_CH_BIT_MAP_BMSK                             0xffffffff
+#define HWIO_IPA_GSI_TOP_INTER_EE_n_SRC_GSI_CH_IRQ_CLR_k_GSI_CH_BIT_MAP_SHFT                                    0x0
+
+#define HWIO_IPA_GSI_TOP_INTER_EE_n_SRC_EV_CH_IRQ_k_ADDR(n,k)                                            (IPA_GSI_TOP_GSI_REG_BASE      + 0x0000c024 + 0x18 * (k) + 0x1000 * (n))
+#define HWIO_IPA_GSI_TOP_INTER_EE_n_SRC_EV_CH_IRQ_k_PHYS(n,k)                                            (IPA_GSI_TOP_GSI_REG_BASE_PHYS + 0x0000c024 + 0x18 * (k) + 0x1000 * (n))
+#define HWIO_IPA_GSI_TOP_INTER_EE_n_SRC_EV_CH_IRQ_k_OFFS(n,k)                                            (IPA_GSI_TOP_GSI_REG_BASE_OFFS + 0x0000c024 + 0x18 * (k) + 0x1000 * (n))
+#define HWIO_IPA_GSI_TOP_INTER_EE_n_SRC_EV_CH_IRQ_k_RMSK                                                 0xffffffff
+#define HWIO_IPA_GSI_TOP_INTER_EE_n_SRC_EV_CH_IRQ_k_MAXn                                                          2
+#define HWIO_IPA_GSI_TOP_INTER_EE_n_SRC_EV_CH_IRQ_k_MAXk                                                          0
+#define HWIO_IPA_GSI_TOP_INTER_EE_n_SRC_EV_CH_IRQ_k_ATTR                                                        0x1
+#define HWIO_IPA_GSI_TOP_INTER_EE_n_SRC_EV_CH_IRQ_k_INI2(n,k)        \
+        in_dword_masked(HWIO_IPA_GSI_TOP_INTER_EE_n_SRC_EV_CH_IRQ_k_ADDR(n,k), HWIO_IPA_GSI_TOP_INTER_EE_n_SRC_EV_CH_IRQ_k_RMSK)
+#define HWIO_IPA_GSI_TOP_INTER_EE_n_SRC_EV_CH_IRQ_k_INMI2(n,k,mask)    \
+        in_dword_masked(HWIO_IPA_GSI_TOP_INTER_EE_n_SRC_EV_CH_IRQ_k_ADDR(n,k), mask)
+#define HWIO_IPA_GSI_TOP_INTER_EE_n_SRC_EV_CH_IRQ_k_EV_CH_BIT_MAP_BMSK                                   0xffffffff
+#define HWIO_IPA_GSI_TOP_INTER_EE_n_SRC_EV_CH_IRQ_k_EV_CH_BIT_MAP_SHFT                                          0x0
+
+#define HWIO_IPA_GSI_TOP_INTER_EE_n_SRC_EV_CH_IRQ_MSK_k_ADDR(n,k)                                        (IPA_GSI_TOP_GSI_REG_BASE      + 0x0000c028 + 0x18 * (k) + 0x1000 * (n))
+#define HWIO_IPA_GSI_TOP_INTER_EE_n_SRC_EV_CH_IRQ_MSK_k_PHYS(n,k)                                        (IPA_GSI_TOP_GSI_REG_BASE_PHYS + 0x0000c028 + 0x18 * (k) + 0x1000 * (n))
+#define HWIO_IPA_GSI_TOP_INTER_EE_n_SRC_EV_CH_IRQ_MSK_k_OFFS(n,k)                                        (IPA_GSI_TOP_GSI_REG_BASE_OFFS + 0x0000c028 + 0x18 * (k) + 0x1000 * (n))
+#define HWIO_IPA_GSI_TOP_INTER_EE_n_SRC_EV_CH_IRQ_MSK_k_RMSK                                             0xffffffff
+#define HWIO_IPA_GSI_TOP_INTER_EE_n_SRC_EV_CH_IRQ_MSK_k_MAXn                                                      2
+#define HWIO_IPA_GSI_TOP_INTER_EE_n_SRC_EV_CH_IRQ_MSK_k_MAXk                                                      0
+#define HWIO_IPA_GSI_TOP_INTER_EE_n_SRC_EV_CH_IRQ_MSK_k_ATTR                                                    0x3
+#define HWIO_IPA_GSI_TOP_INTER_EE_n_SRC_EV_CH_IRQ_MSK_k_INI2(n,k)        \
+        in_dword_masked(HWIO_IPA_GSI_TOP_INTER_EE_n_SRC_EV_CH_IRQ_MSK_k_ADDR(n,k), HWIO_IPA_GSI_TOP_INTER_EE_n_SRC_EV_CH_IRQ_MSK_k_RMSK)
+#define HWIO_IPA_GSI_TOP_INTER_EE_n_SRC_EV_CH_IRQ_MSK_k_INMI2(n,k,mask)    \
+        in_dword_masked(HWIO_IPA_GSI_TOP_INTER_EE_n_SRC_EV_CH_IRQ_MSK_k_ADDR(n,k), mask)
+#define HWIO_IPA_GSI_TOP_INTER_EE_n_SRC_EV_CH_IRQ_MSK_k_OUTI2(n,k,val)    \
+        out_dword(HWIO_IPA_GSI_TOP_INTER_EE_n_SRC_EV_CH_IRQ_MSK_k_ADDR(n,k),val)
+#define HWIO_IPA_GSI_TOP_INTER_EE_n_SRC_EV_CH_IRQ_MSK_k_OUTMI2(n,k,mask,val) \
+        out_dword_masked_ns(HWIO_IPA_GSI_TOP_INTER_EE_n_SRC_EV_CH_IRQ_MSK_k_ADDR(n,k),mask,val,HWIO_IPA_GSI_TOP_INTER_EE_n_SRC_EV_CH_IRQ_MSK_k_INI2(n,k))
+#define HWIO_IPA_GSI_TOP_INTER_EE_n_SRC_EV_CH_IRQ_MSK_k_EV_CH_BIT_MAP_MSK_BMSK                           0xffffffff
+#define HWIO_IPA_GSI_TOP_INTER_EE_n_SRC_EV_CH_IRQ_MSK_k_EV_CH_BIT_MAP_MSK_SHFT                                  0x0
+
+#define HWIO_IPA_GSI_TOP_INTER_EE_n_SRC_EV_CH_IRQ_CLR_k_ADDR(n,k)                                        (IPA_GSI_TOP_GSI_REG_BASE      + 0x0000c02c + 0x18 * (k) + 0x1000 * (n))
+#define HWIO_IPA_GSI_TOP_INTER_EE_n_SRC_EV_CH_IRQ_CLR_k_PHYS(n,k)                                        (IPA_GSI_TOP_GSI_REG_BASE_PHYS + 0x0000c02c + 0x18 * (k) + 0x1000 * (n))
+#define HWIO_IPA_GSI_TOP_INTER_EE_n_SRC_EV_CH_IRQ_CLR_k_OFFS(n,k)                                        (IPA_GSI_TOP_GSI_REG_BASE_OFFS + 0x0000c02c + 0x18 * (k) + 0x1000 * (n))
+#define HWIO_IPA_GSI_TOP_INTER_EE_n_SRC_EV_CH_IRQ_CLR_k_RMSK                                             0xffffffff
+#define HWIO_IPA_GSI_TOP_INTER_EE_n_SRC_EV_CH_IRQ_CLR_k_MAXn                                                      2
+#define HWIO_IPA_GSI_TOP_INTER_EE_n_SRC_EV_CH_IRQ_CLR_k_MAXk                                                      0
+#define HWIO_IPA_GSI_TOP_INTER_EE_n_SRC_EV_CH_IRQ_CLR_k_ATTR                                                    0x2
+#define HWIO_IPA_GSI_TOP_INTER_EE_n_SRC_EV_CH_IRQ_CLR_k_OUTI2(n,k,val)    \
+        out_dword(HWIO_IPA_GSI_TOP_INTER_EE_n_SRC_EV_CH_IRQ_CLR_k_ADDR(n,k),val)
+#define HWIO_IPA_GSI_TOP_INTER_EE_n_SRC_EV_CH_IRQ_CLR_k_EV_CH_BIT_MAP_BMSK                               0xffffffff
+#define HWIO_IPA_GSI_TOP_INTER_EE_n_SRC_EV_CH_IRQ_CLR_k_EV_CH_BIT_MAP_SHFT                                      0x0
+
+/*----------------------------------------------------------------------------
+ * MODULE: IPA_GSI_TOP_XPU3
+ *--------------------------------------------------------------------------*/
+
+#define IPA_GSI_TOP_XPU3_REG_BASE                                            (IPA_0_IPA_WRAPPER_BASE      + 0x00000000)
+#define IPA_GSI_TOP_XPU3_REG_BASE_PHYS                                       (IPA_0_IPA_WRAPPER_BASE_PHYS + 0x00000000)
+#define IPA_GSI_TOP_XPU3_REG_BASE_OFFS                                       0x00000000
+
+#define HWIO_IPA_GSI_TOP_XPU3_GCR0_ADDR                                      (IPA_GSI_TOP_XPU3_REG_BASE      + 0x00000000)
+#define HWIO_IPA_GSI_TOP_XPU3_GCR0_PHYS                                      (IPA_GSI_TOP_XPU3_REG_BASE_PHYS + 0x00000000)
+#define HWIO_IPA_GSI_TOP_XPU3_GCR0_OFFS                                      (IPA_GSI_TOP_XPU3_REG_BASE_OFFS + 0x00000000)
+#define HWIO_IPA_GSI_TOP_XPU3_GCR0_RMSK                                             0x3
+#define HWIO_IPA_GSI_TOP_XPU3_GCR0_ATTR                                             0x3
+#define HWIO_IPA_GSI_TOP_XPU3_GCR0_IN          \
+        in_dword_masked(HWIO_IPA_GSI_TOP_XPU3_GCR0_ADDR, HWIO_IPA_GSI_TOP_XPU3_GCR0_RMSK)
+#define HWIO_IPA_GSI_TOP_XPU3_GCR0_INM(m)      \
+        in_dword_masked(HWIO_IPA_GSI_TOP_XPU3_GCR0_ADDR, m)
+#define HWIO_IPA_GSI_TOP_XPU3_GCR0_OUT(v)      \
+        out_dword(HWIO_IPA_GSI_TOP_XPU3_GCR0_ADDR,v)
+#define HWIO_IPA_GSI_TOP_XPU3_GCR0_OUTM(m,v) \
+        out_dword_masked_ns(HWIO_IPA_GSI_TOP_XPU3_GCR0_ADDR,m,v,HWIO_IPA_GSI_TOP_XPU3_GCR0_IN)
+#define HWIO_IPA_GSI_TOP_XPU3_GCR0_AALOG_MODE_DIS_BMSK                              0x2
+#define HWIO_IPA_GSI_TOP_XPU3_GCR0_AALOG_MODE_DIS_SHFT                              0x1
+#define HWIO_IPA_GSI_TOP_XPU3_GCR0_AADEN_BMSK                                       0x1
+#define HWIO_IPA_GSI_TOP_XPU3_GCR0_AADEN_SHFT                                       0x0
+
+#define HWIO_IPA_GSI_TOP_XPU3_SCR0_ADDR                                      (IPA_GSI_TOP_XPU3_REG_BASE      + 0x00000008)
+#define HWIO_IPA_GSI_TOP_XPU3_SCR0_PHYS                                      (IPA_GSI_TOP_XPU3_REG_BASE_PHYS + 0x00000008)
+#define HWIO_IPA_GSI_TOP_XPU3_SCR0_OFFS                                      (IPA_GSI_TOP_XPU3_REG_BASE_OFFS + 0x00000008)
+#define HWIO_IPA_GSI_TOP_XPU3_SCR0_RMSK                                           0x10f
+#define HWIO_IPA_GSI_TOP_XPU3_SCR0_ATTR                                             0x3
+#define HWIO_IPA_GSI_TOP_XPU3_SCR0_IN          \
+        in_dword_masked(HWIO_IPA_GSI_TOP_XPU3_SCR0_ADDR, HWIO_IPA_GSI_TOP_XPU3_SCR0_RMSK)
+#define HWIO_IPA_GSI_TOP_XPU3_SCR0_INM(m)      \
+        in_dword_masked(HWIO_IPA_GSI_TOP_XPU3_SCR0_ADDR, m)
+#define HWIO_IPA_GSI_TOP_XPU3_SCR0_OUT(v)      \
+        out_dword(HWIO_IPA_GSI_TOP_XPU3_SCR0_ADDR,v)
+#define HWIO_IPA_GSI_TOP_XPU3_SCR0_OUTM(m,v) \
+        out_dword_masked_ns(HWIO_IPA_GSI_TOP_XPU3_SCR0_ADDR,m,v,HWIO_IPA_GSI_TOP_XPU3_SCR0_IN)
+#define HWIO_IPA_GSI_TOP_XPU3_SCR0_DYNAMIC_CLK_EN_BMSK                            0x100
+#define HWIO_IPA_GSI_TOP_XPU3_SCR0_DYNAMIC_CLK_EN_SHFT                              0x8
+#define HWIO_IPA_GSI_TOP_XPU3_SCR0_SCLEIE_BMSK                                      0x8
+#define HWIO_IPA_GSI_TOP_XPU3_SCR0_SCLEIE_SHFT                                      0x3
+#define HWIO_IPA_GSI_TOP_XPU3_SCR0_SCFGEIE_BMSK                                     0x4
+#define HWIO_IPA_GSI_TOP_XPU3_SCR0_SCFGEIE_SHFT                                     0x2
+#define HWIO_IPA_GSI_TOP_XPU3_SCR0_SCLERE_BMSK                                      0x2
+#define HWIO_IPA_GSI_TOP_XPU3_SCR0_SCLERE_SHFT                                      0x1
+#define HWIO_IPA_GSI_TOP_XPU3_SCR0_SCFGERE_BMSK                                     0x1
+#define HWIO_IPA_GSI_TOP_XPU3_SCR0_SCFGERE_SHFT                                     0x0
+
+#define HWIO_IPA_GSI_TOP_XPU3_CR0_ADDR                                       (IPA_GSI_TOP_XPU3_REG_BASE      + 0x00000010)
+#define HWIO_IPA_GSI_TOP_XPU3_CR0_PHYS                                       (IPA_GSI_TOP_XPU3_REG_BASE_PHYS + 0x00000010)
+#define HWIO_IPA_GSI_TOP_XPU3_CR0_OFFS                                       (IPA_GSI_TOP_XPU3_REG_BASE_OFFS + 0x00000010)
+#define HWIO_IPA_GSI_TOP_XPU3_CR0_RMSK                                            0x18f
+#define HWIO_IPA_GSI_TOP_XPU3_CR0_ATTR                                              0x3
+#define HWIO_IPA_GSI_TOP_XPU3_CR0_IN          \
+        in_dword_masked(HWIO_IPA_GSI_TOP_XPU3_CR0_ADDR, HWIO_IPA_GSI_TOP_XPU3_CR0_RMSK)
+#define HWIO_IPA_GSI_TOP_XPU3_CR0_INM(m)      \
+        in_dword_masked(HWIO_IPA_GSI_TOP_XPU3_CR0_ADDR, m)
+#define HWIO_IPA_GSI_TOP_XPU3_CR0_OUT(v)      \
+        out_dword(HWIO_IPA_GSI_TOP_XPU3_CR0_ADDR,v)
+#define HWIO_IPA_GSI_TOP_XPU3_CR0_OUTM(m,v) \
+        out_dword_masked_ns(HWIO_IPA_GSI_TOP_XPU3_CR0_ADDR,m,v,HWIO_IPA_GSI_TOP_XPU3_CR0_IN)
+#define HWIO_IPA_GSI_TOP_XPU3_CR0_DYNAMIC_CLK_EN_BMSK                             0x100
+#define HWIO_IPA_GSI_TOP_XPU3_CR0_DYNAMIC_CLK_EN_SHFT                               0x8
+#define HWIO_IPA_GSI_TOP_XPU3_CR0_VMIDEN_BMSK                                      0x80
+#define HWIO_IPA_GSI_TOP_XPU3_CR0_VMIDEN_SHFT                                       0x7
+#define HWIO_IPA_GSI_TOP_XPU3_CR0_CLEIE_BMSK                                        0x8
+#define HWIO_IPA_GSI_TOP_XPU3_CR0_CLEIE_SHFT                                        0x3
+#define HWIO_IPA_GSI_TOP_XPU3_CR0_CFGEIE_BMSK                                       0x4
+#define HWIO_IPA_GSI_TOP_XPU3_CR0_CFGEIE_SHFT                                       0x2
+#define HWIO_IPA_GSI_TOP_XPU3_CR0_CLERE_BMSK                                        0x2
+#define HWIO_IPA_GSI_TOP_XPU3_CR0_CLERE_SHFT                                        0x1
+#define HWIO_IPA_GSI_TOP_XPU3_CR0_CFGERE_BMSK                                       0x1
+#define HWIO_IPA_GSI_TOP_XPU3_CR0_CFGERE_SHFT                                       0x0
+
+#define HWIO_IPA_GSI_TOP_XPU3_RPU_ACR0_ADDR                                  (IPA_GSI_TOP_XPU3_REG_BASE      + 0x00000020)
+#define HWIO_IPA_GSI_TOP_XPU3_RPU_ACR0_PHYS                                  (IPA_GSI_TOP_XPU3_REG_BASE_PHYS + 0x00000020)
+#define HWIO_IPA_GSI_TOP_XPU3_RPU_ACR0_OFFS                                  (IPA_GSI_TOP_XPU3_REG_BASE_OFFS + 0x00000020)
+#define HWIO_IPA_GSI_TOP_XPU3_RPU_ACR0_RMSK                                  0xffffffff
+#define HWIO_IPA_GSI_TOP_XPU3_RPU_ACR0_ATTR                                         0x3
+#define HWIO_IPA_GSI_TOP_XPU3_RPU_ACR0_IN          \
+        in_dword_masked(HWIO_IPA_GSI_TOP_XPU3_RPU_ACR0_ADDR, HWIO_IPA_GSI_TOP_XPU3_RPU_ACR0_RMSK)
+#define HWIO_IPA_GSI_TOP_XPU3_RPU_ACR0_INM(m)      \
+        in_dword_masked(HWIO_IPA_GSI_TOP_XPU3_RPU_ACR0_ADDR, m)
+#define HWIO_IPA_GSI_TOP_XPU3_RPU_ACR0_OUT(v)      \
+        out_dword(HWIO_IPA_GSI_TOP_XPU3_RPU_ACR0_ADDR,v)
+#define HWIO_IPA_GSI_TOP_XPU3_RPU_ACR0_OUTM(m,v) \
+        out_dword_masked_ns(HWIO_IPA_GSI_TOP_XPU3_RPU_ACR0_ADDR,m,v,HWIO_IPA_GSI_TOP_XPU3_RPU_ACR0_IN)
+#define HWIO_IPA_GSI_TOP_XPU3_RPU_ACR0_SUVMID_BMSK                           0xffffffff
+#define HWIO_IPA_GSI_TOP_XPU3_RPU_ACR0_SUVMID_SHFT                                  0x0
+
+#define HWIO_IPA_GSI_TOP_XPU3_QAD0_GCR0_ADDR                                 (IPA_GSI_TOP_XPU3_REG_BASE      + 0x00000080)
+#define HWIO_IPA_GSI_TOP_XPU3_QAD0_GCR0_PHYS                                 (IPA_GSI_TOP_XPU3_REG_BASE_PHYS + 0x00000080)
+#define HWIO_IPA_GSI_TOP_XPU3_QAD0_GCR0_OFFS                                 (IPA_GSI_TOP_XPU3_REG_BASE_OFFS + 0x00000080)
+#define HWIO_IPA_GSI_TOP_XPU3_QAD0_GCR0_RMSK                                        0x3
+#define HWIO_IPA_GSI_TOP_XPU3_QAD0_GCR0_ATTR                                        0x3
+#define HWIO_IPA_GSI_TOP_XPU3_QAD0_GCR0_IN          \
+        in_dword_masked(HWIO_IPA_GSI_TOP_XPU3_QAD0_GCR0_ADDR, HWIO_IPA_GSI_TOP_XPU3_QAD0_GCR0_RMSK)
+#define HWIO_IPA_GSI_TOP_XPU3_QAD0_GCR0_INM(m)      \
+        in_dword_masked(HWIO_IPA_GSI_TOP_XPU3_QAD0_GCR0_ADDR, m)
+#define HWIO_IPA_GSI_TOP_XPU3_QAD0_GCR0_OUT(v)      \
+        out_dword(HWIO_IPA_GSI_TOP_XPU3_QAD0_GCR0_ADDR,v)
+#define HWIO_IPA_GSI_TOP_XPU3_QAD0_GCR0_OUTM(m,v) \
+        out_dword_masked_ns(HWIO_IPA_GSI_TOP_XPU3_QAD0_GCR0_ADDR,m,v,HWIO_IPA_GSI_TOP_XPU3_QAD0_GCR0_IN)
+#define HWIO_IPA_GSI_TOP_XPU3_QAD0_GCR0_QAD0LOG_MODE_DIS_BMSK                       0x2
+#define HWIO_IPA_GSI_TOP_XPU3_QAD0_GCR0_QAD0LOG_MODE_DIS_SHFT                       0x1
+#define HWIO_IPA_GSI_TOP_XPU3_QAD0_GCR0_QAD0DEN_BMSK                                0x1
+#define HWIO_IPA_GSI_TOP_XPU3_QAD0_GCR0_QAD0DEN_SHFT                                0x0
+
+#define HWIO_IPA_GSI_TOP_XPU3_QAD0_CR0_ADDR                                  (IPA_GSI_TOP_XPU3_REG_BASE      + 0x00000090)
+#define HWIO_IPA_GSI_TOP_XPU3_QAD0_CR0_PHYS                                  (IPA_GSI_TOP_XPU3_REG_BASE_PHYS + 0x00000090)
+#define HWIO_IPA_GSI_TOP_XPU3_QAD0_CR0_OFFS                                  (IPA_GSI_TOP_XPU3_REG_BASE_OFFS + 0x00000090)
+#define HWIO_IPA_GSI_TOP_XPU3_QAD0_CR0_RMSK                                       0x10f
+#define HWIO_IPA_GSI_TOP_XPU3_QAD0_CR0_ATTR                                         0x3
+#define HWIO_IPA_GSI_TOP_XPU3_QAD0_CR0_IN          \
+        in_dword_masked(HWIO_IPA_GSI_TOP_XPU3_QAD0_CR0_ADDR, HWIO_IPA_GSI_TOP_XPU3_QAD0_CR0_RMSK)
+#define HWIO_IPA_GSI_TOP_XPU3_QAD0_CR0_INM(m)      \
+        in_dword_masked(HWIO_IPA_GSI_TOP_XPU3_QAD0_CR0_ADDR, m)
+#define HWIO_IPA_GSI_TOP_XPU3_QAD0_CR0_OUT(v)      \
+        out_dword(HWIO_IPA_GSI_TOP_XPU3_QAD0_CR0_ADDR,v)
+#define HWIO_IPA_GSI_TOP_XPU3_QAD0_CR0_OUTM(m,v) \
+        out_dword_masked_ns(HWIO_IPA_GSI_TOP_XPU3_QAD0_CR0_ADDR,m,v,HWIO_IPA_GSI_TOP_XPU3_QAD0_CR0_IN)
+#define HWIO_IPA_GSI_TOP_XPU3_QAD0_CR0_DYNAMIC_CLK_EN_BMSK                        0x100
+#define HWIO_IPA_GSI_TOP_XPU3_QAD0_CR0_DYNAMIC_CLK_EN_SHFT                          0x8
+#define HWIO_IPA_GSI_TOP_XPU3_QAD0_CR0_CLEIE_BMSK                                   0x8
+#define HWIO_IPA_GSI_TOP_XPU3_QAD0_CR0_CLEIE_SHFT                                   0x3
+#define HWIO_IPA_GSI_TOP_XPU3_QAD0_CR0_CFGEIE_BMSK                                  0x4
+#define HWIO_IPA_GSI_TOP_XPU3_QAD0_CR0_CFGEIE_SHFT                                  0x2
+#define HWIO_IPA_GSI_TOP_XPU3_QAD0_CR0_CLERE_BMSK                                   0x2
+#define HWIO_IPA_GSI_TOP_XPU3_QAD0_CR0_CLERE_SHFT                                   0x1
+#define HWIO_IPA_GSI_TOP_XPU3_QAD0_CR0_CFGERE_BMSK                                  0x1
+#define HWIO_IPA_GSI_TOP_XPU3_QAD0_CR0_CFGERE_SHFT                                  0x0
+
+#define HWIO_IPA_GSI_TOP_XPU3_QAD1_GCR0_ADDR                                 (IPA_GSI_TOP_XPU3_REG_BASE      + 0x00000100)
+#define HWIO_IPA_GSI_TOP_XPU3_QAD1_GCR0_PHYS                                 (IPA_GSI_TOP_XPU3_REG_BASE_PHYS + 0x00000100)
+#define HWIO_IPA_GSI_TOP_XPU3_QAD1_GCR0_OFFS                                 (IPA_GSI_TOP_XPU3_REG_BASE_OFFS + 0x00000100)
+#define HWIO_IPA_GSI_TOP_XPU3_QAD1_GCR0_RMSK                                        0x3
+#define HWIO_IPA_GSI_TOP_XPU3_QAD1_GCR0_ATTR                                        0x3
+#define HWIO_IPA_GSI_TOP_XPU3_QAD1_GCR0_IN          \
+        in_dword_masked(HWIO_IPA_GSI_TOP_XPU3_QAD1_GCR0_ADDR, HWIO_IPA_GSI_TOP_XPU3_QAD1_GCR0_RMSK)
+#define HWIO_IPA_GSI_TOP_XPU3_QAD1_GCR0_INM(m)      \
+        in_dword_masked(HWIO_IPA_GSI_TOP_XPU3_QAD1_GCR0_ADDR, m)
+#define HWIO_IPA_GSI_TOP_XPU3_QAD1_GCR0_OUT(v)      \
+        out_dword(HWIO_IPA_GSI_TOP_XPU3_QAD1_GCR0_ADDR,v)
+#define HWIO_IPA_GSI_TOP_XPU3_QAD1_GCR0_OUTM(m,v) \
+        out_dword_masked_ns(HWIO_IPA_GSI_TOP_XPU3_QAD1_GCR0_ADDR,m,v,HWIO_IPA_GSI_TOP_XPU3_QAD1_GCR0_IN)
+#define HWIO_IPA_GSI_TOP_XPU3_QAD1_GCR0_QAD1LOG_MODE_DIS_BMSK                       0x2
+#define HWIO_IPA_GSI_TOP_XPU3_QAD1_GCR0_QAD1LOG_MODE_DIS_SHFT                       0x1
+#define HWIO_IPA_GSI_TOP_XPU3_QAD1_GCR0_QAD1DEN_BMSK                                0x1
+#define HWIO_IPA_GSI_TOP_XPU3_QAD1_GCR0_QAD1DEN_SHFT                                0x0
+
+#define HWIO_IPA_GSI_TOP_XPU3_QAD1_CR0_ADDR                                  (IPA_GSI_TOP_XPU3_REG_BASE      + 0x00000110)
+#define HWIO_IPA_GSI_TOP_XPU3_QAD1_CR0_PHYS                                  (IPA_GSI_TOP_XPU3_REG_BASE_PHYS + 0x00000110)
+#define HWIO_IPA_GSI_TOP_XPU3_QAD1_CR0_OFFS                                  (IPA_GSI_TOP_XPU3_REG_BASE_OFFS + 0x00000110)
+#define HWIO_IPA_GSI_TOP_XPU3_QAD1_CR0_RMSK                                       0x10f
+#define HWIO_IPA_GSI_TOP_XPU3_QAD1_CR0_ATTR                                         0x3
+#define HWIO_IPA_GSI_TOP_XPU3_QAD1_CR0_IN          \
+        in_dword_masked(HWIO_IPA_GSI_TOP_XPU3_QAD1_CR0_ADDR, HWIO_IPA_GSI_TOP_XPU3_QAD1_CR0_RMSK)
+#define HWIO_IPA_GSI_TOP_XPU3_QAD1_CR0_INM(m)      \
+        in_dword_masked(HWIO_IPA_GSI_TOP_XPU3_QAD1_CR0_ADDR, m)
+#define HWIO_IPA_GSI_TOP_XPU3_QAD1_CR0_OUT(v)      \
+        out_dword(HWIO_IPA_GSI_TOP_XPU3_QAD1_CR0_ADDR,v)
+#define HWIO_IPA_GSI_TOP_XPU3_QAD1_CR0_OUTM(m,v) \
+        out_dword_masked_ns(HWIO_IPA_GSI_TOP_XPU3_QAD1_CR0_ADDR,m,v,HWIO_IPA_GSI_TOP_XPU3_QAD1_CR0_IN)
+#define HWIO_IPA_GSI_TOP_XPU3_QAD1_CR0_DYNAMIC_CLK_EN_BMSK                        0x100
+#define HWIO_IPA_GSI_TOP_XPU3_QAD1_CR0_DYNAMIC_CLK_EN_SHFT                          0x8
+#define HWIO_IPA_GSI_TOP_XPU3_QAD1_CR0_CLEIE_BMSK                                   0x8
+#define HWIO_IPA_GSI_TOP_XPU3_QAD1_CR0_CLEIE_SHFT                                   0x3
+#define HWIO_IPA_GSI_TOP_XPU3_QAD1_CR0_CFGEIE_BMSK                                  0x4
+#define HWIO_IPA_GSI_TOP_XPU3_QAD1_CR0_CFGEIE_SHFT                                  0x2
+#define HWIO_IPA_GSI_TOP_XPU3_QAD1_CR0_CLERE_BMSK                                   0x2
+#define HWIO_IPA_GSI_TOP_XPU3_QAD1_CR0_CLERE_SHFT                                   0x1
+#define HWIO_IPA_GSI_TOP_XPU3_QAD1_CR0_CFGERE_BMSK                                  0x1
+#define HWIO_IPA_GSI_TOP_XPU3_QAD1_CR0_CFGERE_SHFT                                  0x0
+
+#define HWIO_IPA_GSI_TOP_XPU3_IDR3_ADDR                                      (IPA_GSI_TOP_XPU3_REG_BASE      + 0x000003ec)
+#define HWIO_IPA_GSI_TOP_XPU3_IDR3_PHYS                                      (IPA_GSI_TOP_XPU3_REG_BASE_PHYS + 0x000003ec)
+#define HWIO_IPA_GSI_TOP_XPU3_IDR3_OFFS                                      (IPA_GSI_TOP_XPU3_REG_BASE_OFFS + 0x000003ec)
+#define HWIO_IPA_GSI_TOP_XPU3_IDR3_RMSK                                           0x3ff
+#define HWIO_IPA_GSI_TOP_XPU3_IDR3_ATTR                                             0x1
+#define HWIO_IPA_GSI_TOP_XPU3_IDR3_IN          \
+        in_dword_masked(HWIO_IPA_GSI_TOP_XPU3_IDR3_ADDR, HWIO_IPA_GSI_TOP_XPU3_IDR3_RMSK)
+#define HWIO_IPA_GSI_TOP_XPU3_IDR3_INM(m)      \
+        in_dword_masked(HWIO_IPA_GSI_TOP_XPU3_IDR3_ADDR, m)
+#define HWIO_IPA_GSI_TOP_XPU3_IDR3_PT_BMSK                                        0x200
+#define HWIO_IPA_GSI_TOP_XPU3_IDR3_PT_SHFT                                          0x9
+#define HWIO_IPA_GSI_TOP_XPU3_IDR3_MV_BMSK                                        0x100
+#define HWIO_IPA_GSI_TOP_XPU3_IDR3_MV_SHFT                                          0x8
+#define HWIO_IPA_GSI_TOP_XPU3_IDR3_NVMID_BMSK                                      0xff
+#define HWIO_IPA_GSI_TOP_XPU3_IDR3_NVMID_SHFT                                       0x0
+
+#define HWIO_IPA_GSI_TOP_XPU3_IDR2_ADDR                                      (IPA_GSI_TOP_XPU3_REG_BASE      + 0x000003f0)
+#define HWIO_IPA_GSI_TOP_XPU3_IDR2_PHYS                                      (IPA_GSI_TOP_XPU3_REG_BASE_PHYS + 0x000003f0)
+#define HWIO_IPA_GSI_TOP_XPU3_IDR2_OFFS                                      (IPA_GSI_TOP_XPU3_REG_BASE_OFFS + 0x000003f0)
+#define HWIO_IPA_GSI_TOP_XPU3_IDR2_RMSK                                      0xffffff0f
+#define HWIO_IPA_GSI_TOP_XPU3_IDR2_ATTR                                             0x1
+#define HWIO_IPA_GSI_TOP_XPU3_IDR2_IN          \
+        in_dword_masked(HWIO_IPA_GSI_TOP_XPU3_IDR2_ADDR, HWIO_IPA_GSI_TOP_XPU3_IDR2_RMSK)
+#define HWIO_IPA_GSI_TOP_XPU3_IDR2_INM(m)      \
+        in_dword_masked(HWIO_IPA_GSI_TOP_XPU3_IDR2_ADDR, m)
+#define HWIO_IPA_GSI_TOP_XPU3_IDR2_NONSEC_EN_BMSK                            0xff000000
+#define HWIO_IPA_GSI_TOP_XPU3_IDR2_NONSEC_EN_SHFT                                  0x18
+#define HWIO_IPA_GSI_TOP_XPU3_IDR2_SEC_EN_BMSK                                 0xff0000
+#define HWIO_IPA_GSI_TOP_XPU3_IDR2_SEC_EN_SHFT                                     0x10
+#define HWIO_IPA_GSI_TOP_XPU3_IDR2_VMIDACR_EN_BMSK                               0xff00
+#define HWIO_IPA_GSI_TOP_XPU3_IDR2_VMIDACR_EN_SHFT                                  0x8
+#define HWIO_IPA_GSI_TOP_XPU3_IDR2_NUM_QAD_BMSK                                     0xf
+#define HWIO_IPA_GSI_TOP_XPU3_IDR2_NUM_QAD_SHFT                                     0x0
+
+#define HWIO_IPA_GSI_TOP_XPU3_IDR1_ADDR                                      (IPA_GSI_TOP_XPU3_REG_BASE      + 0x000003f4)
+#define HWIO_IPA_GSI_TOP_XPU3_IDR1_PHYS                                      (IPA_GSI_TOP_XPU3_REG_BASE_PHYS + 0x000003f4)
+#define HWIO_IPA_GSI_TOP_XPU3_IDR1_OFFS                                      (IPA_GSI_TOP_XPU3_REG_BASE_OFFS + 0x000003f4)
+#define HWIO_IPA_GSI_TOP_XPU3_IDR1_RMSK                                      0x3f3f0000
+#define HWIO_IPA_GSI_TOP_XPU3_IDR1_ATTR                                             0x1
+#define HWIO_IPA_GSI_TOP_XPU3_IDR1_IN          \
+        in_dword_masked(HWIO_IPA_GSI_TOP_XPU3_IDR1_ADDR, HWIO_IPA_GSI_TOP_XPU3_IDR1_RMSK)
+#define HWIO_IPA_GSI_TOP_XPU3_IDR1_INM(m)      \
+        in_dword_masked(HWIO_IPA_GSI_TOP_XPU3_IDR1_ADDR, m)
+#define HWIO_IPA_GSI_TOP_XPU3_IDR1_CLIENT_ADDR_WIDTH_BMSK                    0x3f000000
+#define HWIO_IPA_GSI_TOP_XPU3_IDR1_CLIENT_ADDR_WIDTH_SHFT                          0x18
+#define HWIO_IPA_GSI_TOP_XPU3_IDR1_CONFIG_ADDR_WIDTH_BMSK                      0x3f0000
+#define HWIO_IPA_GSI_TOP_XPU3_IDR1_CONFIG_ADDR_WIDTH_SHFT                          0x10
+
+#define HWIO_IPA_GSI_TOP_XPU3_IDR0_ADDR                                      (IPA_GSI_TOP_XPU3_REG_BASE      + 0x000003f8)
+#define HWIO_IPA_GSI_TOP_XPU3_IDR0_PHYS                                      (IPA_GSI_TOP_XPU3_REG_BASE_PHYS + 0x000003f8)
+#define HWIO_IPA_GSI_TOP_XPU3_IDR0_OFFS                                      (IPA_GSI_TOP_XPU3_REG_BASE_OFFS + 0x000003f8)
+#define HWIO_IPA_GSI_TOP_XPU3_IDR0_RMSK                                       0x3ff0023
+#define HWIO_IPA_GSI_TOP_XPU3_IDR0_ATTR                                             0x1
+#define HWIO_IPA_GSI_TOP_XPU3_IDR0_IN          \
+        in_dword_masked(HWIO_IPA_GSI_TOP_XPU3_IDR0_ADDR, HWIO_IPA_GSI_TOP_XPU3_IDR0_RMSK)
+#define HWIO_IPA_GSI_TOP_XPU3_IDR0_INM(m)      \
+        in_dword_masked(HWIO_IPA_GSI_TOP_XPU3_IDR0_ADDR, m)
+#define HWIO_IPA_GSI_TOP_XPU3_IDR0_NRG_BMSK                                   0x3ff0000
+#define HWIO_IPA_GSI_TOP_XPU3_IDR0_NRG_SHFT                                        0x10
+#define HWIO_IPA_GSI_TOP_XPU3_IDR0_CLIENTREQ_HALT_ACK_HW_EN_BMSK                   0x20
+#define HWIO_IPA_GSI_TOP_XPU3_IDR0_CLIENTREQ_HALT_ACK_HW_EN_SHFT                    0x5
+#define HWIO_IPA_GSI_TOP_XPU3_IDR0_XPUTYPE_BMSK                                     0x3
+#define HWIO_IPA_GSI_TOP_XPU3_IDR0_XPUTYPE_SHFT                                     0x0
+
+#define HWIO_IPA_GSI_TOP_XPU3_REV_ADDR                                       (IPA_GSI_TOP_XPU3_REG_BASE      + 0x000003fc)
+#define HWIO_IPA_GSI_TOP_XPU3_REV_PHYS                                       (IPA_GSI_TOP_XPU3_REG_BASE_PHYS + 0x000003fc)
+#define HWIO_IPA_GSI_TOP_XPU3_REV_OFFS                                       (IPA_GSI_TOP_XPU3_REG_BASE_OFFS + 0x000003fc)
+#define HWIO_IPA_GSI_TOP_XPU3_REV_RMSK                                       0xffffffff
+#define HWIO_IPA_GSI_TOP_XPU3_REV_ATTR                                              0x1
+#define HWIO_IPA_GSI_TOP_XPU3_REV_IN          \
+        in_dword_masked(HWIO_IPA_GSI_TOP_XPU3_REV_ADDR, HWIO_IPA_GSI_TOP_XPU3_REV_RMSK)
+#define HWIO_IPA_GSI_TOP_XPU3_REV_INM(m)      \
+        in_dword_masked(HWIO_IPA_GSI_TOP_XPU3_REV_ADDR, m)
+#define HWIO_IPA_GSI_TOP_XPU3_REV_MAJOR_BMSK                                 0xf0000000
+#define HWIO_IPA_GSI_TOP_XPU3_REV_MAJOR_SHFT                                       0x1c
+#define HWIO_IPA_GSI_TOP_XPU3_REV_MINOR_BMSK                                  0xfff0000
+#define HWIO_IPA_GSI_TOP_XPU3_REV_MINOR_SHFT                                       0x10
+#define HWIO_IPA_GSI_TOP_XPU3_REV_STEP_BMSK                                      0xffff
+#define HWIO_IPA_GSI_TOP_XPU3_REV_STEP_SHFT                                         0x0
+
+#define HWIO_IPA_GSI_TOP_XPU3_LOG_MODE_DIS_ADDR                              (IPA_GSI_TOP_XPU3_REG_BASE      + 0x00000400)
+#define HWIO_IPA_GSI_TOP_XPU3_LOG_MODE_DIS_PHYS                              (IPA_GSI_TOP_XPU3_REG_BASE_PHYS + 0x00000400)
+#define HWIO_IPA_GSI_TOP_XPU3_LOG_MODE_DIS_OFFS                              (IPA_GSI_TOP_XPU3_REG_BASE_OFFS + 0x00000400)
+#define HWIO_IPA_GSI_TOP_XPU3_LOG_MODE_DIS_RMSK                                     0x1
+#define HWIO_IPA_GSI_TOP_XPU3_LOG_MODE_DIS_ATTR                                     0x3
+#define HWIO_IPA_GSI_TOP_XPU3_LOG_MODE_DIS_IN          \
+        in_dword_masked(HWIO_IPA_GSI_TOP_XPU3_LOG_MODE_DIS_ADDR, HWIO_IPA_GSI_TOP_XPU3_LOG_MODE_DIS_RMSK)
+#define HWIO_IPA_GSI_TOP_XPU3_LOG_MODE_DIS_INM(m)      \
+        in_dword_masked(HWIO_IPA_GSI_TOP_XPU3_LOG_MODE_DIS_ADDR, m)
+#define HWIO_IPA_GSI_TOP_XPU3_LOG_MODE_DIS_OUT(v)      \
+        out_dword(HWIO_IPA_GSI_TOP_XPU3_LOG_MODE_DIS_ADDR,v)
+#define HWIO_IPA_GSI_TOP_XPU3_LOG_MODE_DIS_OUTM(m,v) \
+        out_dword_masked_ns(HWIO_IPA_GSI_TOP_XPU3_LOG_MODE_DIS_ADDR,m,v,HWIO_IPA_GSI_TOP_XPU3_LOG_MODE_DIS_IN)
+#define HWIO_IPA_GSI_TOP_XPU3_LOG_MODE_DIS_LOG_MODE_DIS_BMSK                        0x1
+#define HWIO_IPA_GSI_TOP_XPU3_LOG_MODE_DIS_LOG_MODE_DIS_SHFT                        0x0
+
+#define HWIO_IPA_GSI_TOP_XPU3_RGN_FREESTATUSr_ADDR(r)                        (IPA_GSI_TOP_XPU3_REG_BASE      + 0x00000500 + 0x4 * (r))
+#define HWIO_IPA_GSI_TOP_XPU3_RGN_FREESTATUSr_PHYS(r)                        (IPA_GSI_TOP_XPU3_REG_BASE_PHYS + 0x00000500 + 0x4 * (r))
+#define HWIO_IPA_GSI_TOP_XPU3_RGN_FREESTATUSr_OFFS(r)                        (IPA_GSI_TOP_XPU3_REG_BASE_OFFS + 0x00000500 + 0x4 * (r))
+#define HWIO_IPA_GSI_TOP_XPU3_RGN_FREESTATUSr_RMSK                             0x1fffff
+#define HWIO_IPA_GSI_TOP_XPU3_RGN_FREESTATUSr_MAXr                                    0
+#define HWIO_IPA_GSI_TOP_XPU3_RGN_FREESTATUSr_ATTR                                  0x1
+#define HWIO_IPA_GSI_TOP_XPU3_RGN_FREESTATUSr_INI(r)        \
+        in_dword_masked(HWIO_IPA_GSI_TOP_XPU3_RGN_FREESTATUSr_ADDR(r), HWIO_IPA_GSI_TOP_XPU3_RGN_FREESTATUSr_RMSK)
+#define HWIO_IPA_GSI_TOP_XPU3_RGN_FREESTATUSr_INMI(r,mask)    \
+        in_dword_masked(HWIO_IPA_GSI_TOP_XPU3_RGN_FREESTATUSr_ADDR(r), mask)
+#define HWIO_IPA_GSI_TOP_XPU3_RGN_FREESTATUSr_RGFREESTATUS_BMSK                0x1fffff
+#define HWIO_IPA_GSI_TOP_XPU3_RGN_FREESTATUSr_RGFREESTATUS_SHFT                     0x0
+
+#define HWIO_IPA_GSI_TOP_XPU3_SEAR0_ADDR                                     (IPA_GSI_TOP_XPU3_REG_BASE      + 0x00000800)
+#define HWIO_IPA_GSI_TOP_XPU3_SEAR0_PHYS                                     (IPA_GSI_TOP_XPU3_REG_BASE_PHYS + 0x00000800)
+#define HWIO_IPA_GSI_TOP_XPU3_SEAR0_OFFS                                     (IPA_GSI_TOP_XPU3_REG_BASE_OFFS + 0x00000800)
+#define HWIO_IPA_GSI_TOP_XPU3_SEAR0_RMSK                                     0xffffffff
+#define HWIO_IPA_GSI_TOP_XPU3_SEAR0_ATTR                                            0x1
+#define HWIO_IPA_GSI_TOP_XPU3_SEAR0_IN          \
+        in_dword_masked(HWIO_IPA_GSI_TOP_XPU3_SEAR0_ADDR, HWIO_IPA_GSI_TOP_XPU3_SEAR0_RMSK)
+#define HWIO_IPA_GSI_TOP_XPU3_SEAR0_INM(m)      \
+        in_dword_masked(HWIO_IPA_GSI_TOP_XPU3_SEAR0_ADDR, m)
+#define HWIO_IPA_GSI_TOP_XPU3_SEAR0_ADDR_31_0_BMSK                           0xffffffff
+#define HWIO_IPA_GSI_TOP_XPU3_SEAR0_ADDR_31_0_SHFT                                  0x0
+
+#define HWIO_IPA_GSI_TOP_XPU3_SESR_ADDR                                      (IPA_GSI_TOP_XPU3_REG_BASE      + 0x00000808)
+#define HWIO_IPA_GSI_TOP_XPU3_SESR_PHYS                                      (IPA_GSI_TOP_XPU3_REG_BASE_PHYS + 0x00000808)
+#define HWIO_IPA_GSI_TOP_XPU3_SESR_OFFS                                      (IPA_GSI_TOP_XPU3_REG_BASE_OFFS + 0x00000808)
+#define HWIO_IPA_GSI_TOP_XPU3_SESR_RMSK                                             0xf
+#define HWIO_IPA_GSI_TOP_XPU3_SESR_ATTR                                             0x3
+#define HWIO_IPA_GSI_TOP_XPU3_SESR_IN          \
+        in_dword_masked(HWIO_IPA_GSI_TOP_XPU3_SESR_ADDR, HWIO_IPA_GSI_TOP_XPU3_SESR_RMSK)
+#define HWIO_IPA_GSI_TOP_XPU3_SESR_INM(m)      \
+        in_dword_masked(HWIO_IPA_GSI_TOP_XPU3_SESR_ADDR, m)
+#define HWIO_IPA_GSI_TOP_XPU3_SESR_OUT(v)      \
+        out_dword(HWIO_IPA_GSI_TOP_XPU3_SESR_ADDR,v)
+#define HWIO_IPA_GSI_TOP_XPU3_SESR_OUTM(m,v) \
+        out_dword_masked_ns(HWIO_IPA_GSI_TOP_XPU3_SESR_ADDR,m,v,HWIO_IPA_GSI_TOP_XPU3_SESR_IN)
+#define HWIO_IPA_GSI_TOP_XPU3_SESR_CLMULTI_BMSK                                     0x8
+#define HWIO_IPA_GSI_TOP_XPU3_SESR_CLMULTI_SHFT                                     0x3
+#define HWIO_IPA_GSI_TOP_XPU3_SESR_CFGMULTI_BMSK                                    0x4
+#define HWIO_IPA_GSI_TOP_XPU3_SESR_CFGMULTI_SHFT                                    0x2
+#define HWIO_IPA_GSI_TOP_XPU3_SESR_CLIENT_BMSK                                      0x2
+#define HWIO_IPA_GSI_TOP_XPU3_SESR_CLIENT_SHFT                                      0x1
+#define HWIO_IPA_GSI_TOP_XPU3_SESR_CFG_BMSK                                         0x1
+#define HWIO_IPA_GSI_TOP_XPU3_SESR_CFG_SHFT                                         0x0
+
+#define HWIO_IPA_GSI_TOP_XPU3_SESRRESTORE_ADDR                               (IPA_GSI_TOP_XPU3_REG_BASE      + 0x0000080c)
+#define HWIO_IPA_GSI_TOP_XPU3_SESRRESTORE_PHYS                               (IPA_GSI_TOP_XPU3_REG_BASE_PHYS + 0x0000080c)
+#define HWIO_IPA_GSI_TOP_XPU3_SESRRESTORE_OFFS                               (IPA_GSI_TOP_XPU3_REG_BASE_OFFS + 0x0000080c)
+#define HWIO_IPA_GSI_TOP_XPU3_SESRRESTORE_RMSK                                      0xf
+#define HWIO_IPA_GSI_TOP_XPU3_SESRRESTORE_ATTR                                      0x3
+#define HWIO_IPA_GSI_TOP_XPU3_SESRRESTORE_IN          \
+        in_dword_masked(HWIO_IPA_GSI_TOP_XPU3_SESRRESTORE_ADDR, HWIO_IPA_GSI_TOP_XPU3_SESRRESTORE_RMSK)
+#define HWIO_IPA_GSI_TOP_XPU3_SESRRESTORE_INM(m)      \
+        in_dword_masked(HWIO_IPA_GSI_TOP_XPU3_SESRRESTORE_ADDR, m)
+#define HWIO_IPA_GSI_TOP_XPU3_SESRRESTORE_OUT(v)      \
+        out_dword(HWIO_IPA_GSI_TOP_XPU3_SESRRESTORE_ADDR,v)
+#define HWIO_IPA_GSI_TOP_XPU3_SESRRESTORE_OUTM(m,v) \
+        out_dword_masked_ns(HWIO_IPA_GSI_TOP_XPU3_SESRRESTORE_ADDR,m,v,HWIO_IPA_GSI_TOP_XPU3_SESRRESTORE_IN)
+#define HWIO_IPA_GSI_TOP_XPU3_SESRRESTORE_CLMULTI_BMSK                              0x8
+#define HWIO_IPA_GSI_TOP_XPU3_SESRRESTORE_CLMULTI_SHFT                              0x3
+#define HWIO_IPA_GSI_TOP_XPU3_SESRRESTORE_CFGMULTI_BMSK                             0x4
+#define HWIO_IPA_GSI_TOP_XPU3_SESRRESTORE_CFGMULTI_SHFT                             0x2
+#define HWIO_IPA_GSI_TOP_XPU3_SESRRESTORE_CLIENT_BMSK                               0x2
+#define HWIO_IPA_GSI_TOP_XPU3_SESRRESTORE_CLIENT_SHFT                               0x1
+#define HWIO_IPA_GSI_TOP_XPU3_SESRRESTORE_CFG_BMSK                                  0x1
+#define HWIO_IPA_GSI_TOP_XPU3_SESRRESTORE_CFG_SHFT                                  0x0
+
+#define HWIO_IPA_GSI_TOP_XPU3_SESYNR0_ADDR                                   (IPA_GSI_TOP_XPU3_REG_BASE      + 0x00000810)
+#define HWIO_IPA_GSI_TOP_XPU3_SESYNR0_PHYS                                   (IPA_GSI_TOP_XPU3_REG_BASE_PHYS + 0x00000810)
+#define HWIO_IPA_GSI_TOP_XPU3_SESYNR0_OFFS                                   (IPA_GSI_TOP_XPU3_REG_BASE_OFFS + 0x00000810)
+#define HWIO_IPA_GSI_TOP_XPU3_SESYNR0_RMSK                                   0x67ffff0f
+#define HWIO_IPA_GSI_TOP_XPU3_SESYNR0_ATTR                                          0x1
+#define HWIO_IPA_GSI_TOP_XPU3_SESYNR0_IN          \
+        in_dword_masked(HWIO_IPA_GSI_TOP_XPU3_SESYNR0_ADDR, HWIO_IPA_GSI_TOP_XPU3_SESYNR0_RMSK)
+#define HWIO_IPA_GSI_TOP_XPU3_SESYNR0_INM(m)      \
+        in_dword_masked(HWIO_IPA_GSI_TOP_XPU3_SESYNR0_ADDR, m)
+#define HWIO_IPA_GSI_TOP_XPU3_SESYNR0_AC_BMSK                                0x40000000
+#define HWIO_IPA_GSI_TOP_XPU3_SESYNR0_AC_SHFT                                      0x1e
+#define HWIO_IPA_GSI_TOP_XPU3_SESYNR0_BURSTLEN_BMSK                          0x20000000
+#define HWIO_IPA_GSI_TOP_XPU3_SESYNR0_BURSTLEN_SHFT                                0x1d
+#define HWIO_IPA_GSI_TOP_XPU3_SESYNR0_ASIZE_BMSK                              0x7000000
+#define HWIO_IPA_GSI_TOP_XPU3_SESYNR0_ASIZE_SHFT                                   0x18
+#define HWIO_IPA_GSI_TOP_XPU3_SESYNR0_ALEN_BMSK                                0xff0000
+#define HWIO_IPA_GSI_TOP_XPU3_SESYNR0_ALEN_SHFT                                    0x10
+#define HWIO_IPA_GSI_TOP_XPU3_SESYNR0_QAD_BMSK                                   0xff00
+#define HWIO_IPA_GSI_TOP_XPU3_SESYNR0_QAD_SHFT                                      0x8
+#define HWIO_IPA_GSI_TOP_XPU3_SESYNR0_XPRIV_BMSK                                    0x8
+#define HWIO_IPA_GSI_TOP_XPU3_SESYNR0_XPRIV_SHFT                                    0x3
+#define HWIO_IPA_GSI_TOP_XPU3_SESYNR0_XINST_BMSK                                    0x4
+#define HWIO_IPA_GSI_TOP_XPU3_SESYNR0_XINST_SHFT                                    0x2
+#define HWIO_IPA_GSI_TOP_XPU3_SESYNR0_AWRITE_BMSK                                   0x2
+#define HWIO_IPA_GSI_TOP_XPU3_SESYNR0_AWRITE_SHFT                                   0x1
+#define HWIO_IPA_GSI_TOP_XPU3_SESYNR0_XPROTNS_BMSK                                  0x1
+#define HWIO_IPA_GSI_TOP_XPU3_SESYNR0_XPROTNS_SHFT                                  0x0
+
+#define HWIO_IPA_GSI_TOP_XPU3_SESYNR1_ADDR                                   (IPA_GSI_TOP_XPU3_REG_BASE      + 0x00000814)
+#define HWIO_IPA_GSI_TOP_XPU3_SESYNR1_PHYS                                   (IPA_GSI_TOP_XPU3_REG_BASE_PHYS + 0x00000814)
+#define HWIO_IPA_GSI_TOP_XPU3_SESYNR1_OFFS                                   (IPA_GSI_TOP_XPU3_REG_BASE_OFFS + 0x00000814)
+#define HWIO_IPA_GSI_TOP_XPU3_SESYNR1_RMSK                                   0xffffffff
+#define HWIO_IPA_GSI_TOP_XPU3_SESYNR1_ATTR                                          0x1
+#define HWIO_IPA_GSI_TOP_XPU3_SESYNR1_IN          \
+        in_dword_masked(HWIO_IPA_GSI_TOP_XPU3_SESYNR1_ADDR, HWIO_IPA_GSI_TOP_XPU3_SESYNR1_RMSK)
+#define HWIO_IPA_GSI_TOP_XPU3_SESYNR1_INM(m)      \
+        in_dword_masked(HWIO_IPA_GSI_TOP_XPU3_SESYNR1_ADDR, m)
+#define HWIO_IPA_GSI_TOP_XPU3_SESYNR1_TID_BMSK                               0xff000000
+#define HWIO_IPA_GSI_TOP_XPU3_SESYNR1_TID_SHFT                                     0x18
+#define HWIO_IPA_GSI_TOP_XPU3_SESYNR1_VMID_BMSK                                0xff0000
+#define HWIO_IPA_GSI_TOP_XPU3_SESYNR1_VMID_SHFT                                    0x10
+#define HWIO_IPA_GSI_TOP_XPU3_SESYNR1_BID_BMSK                                   0xe000
+#define HWIO_IPA_GSI_TOP_XPU3_SESYNR1_BID_SHFT                                      0xd
+#define HWIO_IPA_GSI_TOP_XPU3_SESYNR1_PID_BMSK                                   0x1f00
+#define HWIO_IPA_GSI_TOP_XPU3_SESYNR1_PID_SHFT                                      0x8
+#define HWIO_IPA_GSI_TOP_XPU3_SESYNR1_MID_BMSK                                     0xff
+#define HWIO_IPA_GSI_TOP_XPU3_SESYNR1_MID_SHFT                                      0x0
+
+#define HWIO_IPA_GSI_TOP_XPU3_SESYNR2_ADDR                                   (IPA_GSI_TOP_XPU3_REG_BASE      + 0x00000818)
+#define HWIO_IPA_GSI_TOP_XPU3_SESYNR2_PHYS                                   (IPA_GSI_TOP_XPU3_REG_BASE_PHYS + 0x00000818)
+#define HWIO_IPA_GSI_TOP_XPU3_SESYNR2_OFFS                                   (IPA_GSI_TOP_XPU3_REG_BASE_OFFS + 0x00000818)
+#define HWIO_IPA_GSI_TOP_XPU3_SESYNR2_RMSK                                   0xffffff87
+#define HWIO_IPA_GSI_TOP_XPU3_SESYNR2_ATTR                                          0x1
+#define HWIO_IPA_GSI_TOP_XPU3_SESYNR2_IN          \
+        in_dword_masked(HWIO_IPA_GSI_TOP_XPU3_SESYNR2_ADDR, HWIO_IPA_GSI_TOP_XPU3_SESYNR2_RMSK)
+#define HWIO_IPA_GSI_TOP_XPU3_SESYNR2_INM(m)      \
+        in_dword_masked(HWIO_IPA_GSI_TOP_XPU3_SESYNR2_ADDR, m)
+#define HWIO_IPA_GSI_TOP_XPU3_SESYNR2_BAR_BMSK                               0xc0000000
+#define HWIO_IPA_GSI_TOP_XPU3_SESYNR2_BAR_SHFT                                     0x1e
+#define HWIO_IPA_GSI_TOP_XPU3_SESYNR2_BURST_BMSK                             0x20000000
+#define HWIO_IPA_GSI_TOP_XPU3_SESYNR2_BURST_SHFT                                   0x1d
+#define HWIO_IPA_GSI_TOP_XPU3_SESYNR2_CACHEABLE_BMSK                         0x10000000
+#define HWIO_IPA_GSI_TOP_XPU3_SESYNR2_CACHEABLE_SHFT                               0x1c
+#define HWIO_IPA_GSI_TOP_XPU3_SESYNR2_DEVICE_BMSK                             0x8000000
+#define HWIO_IPA_GSI_TOP_XPU3_SESYNR2_DEVICE_SHFT                                  0x1b
+#define HWIO_IPA_GSI_TOP_XPU3_SESYNR2_DEVICE_TYPE_BMSK                        0x6000000
+#define HWIO_IPA_GSI_TOP_XPU3_SESYNR2_DEVICE_TYPE_SHFT                             0x19
+#define HWIO_IPA_GSI_TOP_XPU3_SESYNR2_EARLYWRRESP_BMSK                        0x1000000
+#define HWIO_IPA_GSI_TOP_XPU3_SESYNR2_EARLYWRRESP_SHFT                             0x18
+#define HWIO_IPA_GSI_TOP_XPU3_SESYNR2_ERROR_BMSK                               0x800000
+#define HWIO_IPA_GSI_TOP_XPU3_SESYNR2_ERROR_SHFT                                   0x17
+#define HWIO_IPA_GSI_TOP_XPU3_SESYNR2_EXCLUSIVE_BMSK                           0x400000
+#define HWIO_IPA_GSI_TOP_XPU3_SESYNR2_EXCLUSIVE_SHFT                               0x16
+#define HWIO_IPA_GSI_TOP_XPU3_SESYNR2_FULL_BMSK                                0x200000
+#define HWIO_IPA_GSI_TOP_XPU3_SESYNR2_FULL_SHFT                                    0x15
+#define HWIO_IPA_GSI_TOP_XPU3_SESYNR2_SHARED_BMSK                              0x100000
+#define HWIO_IPA_GSI_TOP_XPU3_SESYNR2_SHARED_SHFT                                  0x14
+#define HWIO_IPA_GSI_TOP_XPU3_SESYNR2_WRITETHROUGH_BMSK                         0x80000
+#define HWIO_IPA_GSI_TOP_XPU3_SESYNR2_WRITETHROUGH_SHFT                            0x13
+#define HWIO_IPA_GSI_TOP_XPU3_SESYNR2_INNERNOALLOCATE_BMSK                      0x40000
+#define HWIO_IPA_GSI_TOP_XPU3_SESYNR2_INNERNOALLOCATE_SHFT                         0x12
+#define HWIO_IPA_GSI_TOP_XPU3_SESYNR2_INNERCACHEABLE_BMSK                       0x20000
+#define HWIO_IPA_GSI_TOP_XPU3_SESYNR2_INNERCACHEABLE_SHFT                          0x11
+#define HWIO_IPA_GSI_TOP_XPU3_SESYNR2_INNERSHARED_BMSK                          0x10000
+#define HWIO_IPA_GSI_TOP_XPU3_SESYNR2_INNERSHARED_SHFT                             0x10
+#define HWIO_IPA_GSI_TOP_XPU3_SESYNR2_INNERTRANSIENT_BMSK                        0x8000
+#define HWIO_IPA_GSI_TOP_XPU3_SESYNR2_INNERTRANSIENT_SHFT                           0xf
+#define HWIO_IPA_GSI_TOP_XPU3_SESYNR2_INNERWRITETHROUGH_BMSK                     0x4000
+#define HWIO_IPA_GSI_TOP_XPU3_SESYNR2_INNERWRITETHROUGH_SHFT                        0xe
+#define HWIO_IPA_GSI_TOP_XPU3_SESYNR2_PORTMREL_BMSK                              0x2000
+#define HWIO_IPA_GSI_TOP_XPU3_SESYNR2_PORTMREL_SHFT                                 0xd
+#define HWIO_IPA_GSI_TOP_XPU3_SESYNR2_ORDEREDRD_BMSK                             0x1000
+#define HWIO_IPA_GSI_TOP_XPU3_SESYNR2_ORDEREDRD_SHFT                                0xc
+#define HWIO_IPA_GSI_TOP_XPU3_SESYNR2_ORDEREDWR_BMSK                              0x800
+#define HWIO_IPA_GSI_TOP_XPU3_SESYNR2_ORDEREDWR_SHFT                                0xb
+#define HWIO_IPA_GSI_TOP_XPU3_SESYNR2_OOORD_BMSK                                  0x400
+#define HWIO_IPA_GSI_TOP_XPU3_SESYNR2_OOORD_SHFT                                    0xa
+#define HWIO_IPA_GSI_TOP_XPU3_SESYNR2_OOOWR_BMSK                                  0x200
+#define HWIO_IPA_GSI_TOP_XPU3_SESYNR2_OOOWR_SHFT                                    0x9
+#define HWIO_IPA_GSI_TOP_XPU3_SESYNR2_NOALLOCATE_BMSK                             0x100
+#define HWIO_IPA_GSI_TOP_XPU3_SESYNR2_NOALLOCATE_SHFT                               0x8
+#define HWIO_IPA_GSI_TOP_XPU3_SESYNR2_TRANSIENT_BMSK                               0x80
+#define HWIO_IPA_GSI_TOP_XPU3_SESYNR2_TRANSIENT_SHFT                                0x7
+#define HWIO_IPA_GSI_TOP_XPU3_SESYNR2_MEMTYPE_BMSK                                  0x7
+#define HWIO_IPA_GSI_TOP_XPU3_SESYNR2_MEMTYPE_SHFT                                  0x0
+
+#define HWIO_IPA_GSI_TOP_XPU3_SEAR1_ADDR                                     (IPA_GSI_TOP_XPU3_REG_BASE      + 0x00000804)
+#define HWIO_IPA_GSI_TOP_XPU3_SEAR1_PHYS                                     (IPA_GSI_TOP_XPU3_REG_BASE_PHYS + 0x00000804)
+#define HWIO_IPA_GSI_TOP_XPU3_SEAR1_OFFS                                     (IPA_GSI_TOP_XPU3_REG_BASE_OFFS + 0x00000804)
+#define HWIO_IPA_GSI_TOP_XPU3_SEAR1_RMSK                                     0xffffffff
+#define HWIO_IPA_GSI_TOP_XPU3_SEAR1_ATTR                                            0x1
+#define HWIO_IPA_GSI_TOP_XPU3_SEAR1_IN          \
+        in_dword_masked(HWIO_IPA_GSI_TOP_XPU3_SEAR1_ADDR, HWIO_IPA_GSI_TOP_XPU3_SEAR1_RMSK)
+#define HWIO_IPA_GSI_TOP_XPU3_SEAR1_INM(m)      \
+        in_dword_masked(HWIO_IPA_GSI_TOP_XPU3_SEAR1_ADDR, m)
+#define HWIO_IPA_GSI_TOP_XPU3_SEAR1_ADDR_63_32_BMSK                          0xffffffff
+#define HWIO_IPA_GSI_TOP_XPU3_SEAR1_ADDR_63_32_SHFT                                 0x0
+
+#define HWIO_IPA_GSI_TOP_XPU3_EAR0_ADDR                                      (IPA_GSI_TOP_XPU3_REG_BASE      + 0x00000880)
+#define HWIO_IPA_GSI_TOP_XPU3_EAR0_PHYS                                      (IPA_GSI_TOP_XPU3_REG_BASE_PHYS + 0x00000880)
+#define HWIO_IPA_GSI_TOP_XPU3_EAR0_OFFS                                      (IPA_GSI_TOP_XPU3_REG_BASE_OFFS + 0x00000880)
+#define HWIO_IPA_GSI_TOP_XPU3_EAR0_RMSK                                      0xffffffff
+#define HWIO_IPA_GSI_TOP_XPU3_EAR0_ATTR                                             0x1
+#define HWIO_IPA_GSI_TOP_XPU3_EAR0_IN          \
+        in_dword_masked(HWIO_IPA_GSI_TOP_XPU3_EAR0_ADDR, HWIO_IPA_GSI_TOP_XPU3_EAR0_RMSK)
+#define HWIO_IPA_GSI_TOP_XPU3_EAR0_INM(m)      \
+        in_dword_masked(HWIO_IPA_GSI_TOP_XPU3_EAR0_ADDR, m)
+#define HWIO_IPA_GSI_TOP_XPU3_EAR0_ADDR_31_0_BMSK                            0xffffffff
+#define HWIO_IPA_GSI_TOP_XPU3_EAR0_ADDR_31_0_SHFT                                   0x0
+
+#define HWIO_IPA_GSI_TOP_XPU3_ESR_ADDR                                       (IPA_GSI_TOP_XPU3_REG_BASE      + 0x00000888)
+#define HWIO_IPA_GSI_TOP_XPU3_ESR_PHYS                                       (IPA_GSI_TOP_XPU3_REG_BASE_PHYS + 0x00000888)
+#define HWIO_IPA_GSI_TOP_XPU3_ESR_OFFS                                       (IPA_GSI_TOP_XPU3_REG_BASE_OFFS + 0x00000888)
+#define HWIO_IPA_GSI_TOP_XPU3_ESR_RMSK                                              0xf
+#define HWIO_IPA_GSI_TOP_XPU3_ESR_ATTR                                              0x3
+#define HWIO_IPA_GSI_TOP_XPU3_ESR_IN          \
+        in_dword_masked(HWIO_IPA_GSI_TOP_XPU3_ESR_ADDR, HWIO_IPA_GSI_TOP_XPU3_ESR_RMSK)
+#define HWIO_IPA_GSI_TOP_XPU3_ESR_INM(m)      \
+        in_dword_masked(HWIO_IPA_GSI_TOP_XPU3_ESR_ADDR, m)
+#define HWIO_IPA_GSI_TOP_XPU3_ESR_OUT(v)      \
+        out_dword(HWIO_IPA_GSI_TOP_XPU3_ESR_ADDR,v)
+#define HWIO_IPA_GSI_TOP_XPU3_ESR_OUTM(m,v) \
+        out_dword_masked_ns(HWIO_IPA_GSI_TOP_XPU3_ESR_ADDR,m,v,HWIO_IPA_GSI_TOP_XPU3_ESR_IN)
+#define HWIO_IPA_GSI_TOP_XPU3_ESR_CLMULTI_BMSK                                      0x8
+#define HWIO_IPA_GSI_TOP_XPU3_ESR_CLMULTI_SHFT                                      0x3
+#define HWIO_IPA_GSI_TOP_XPU3_ESR_CFGMULTI_BMSK                                     0x4
+#define HWIO_IPA_GSI_TOP_XPU3_ESR_CFGMULTI_SHFT                                     0x2
+#define HWIO_IPA_GSI_TOP_XPU3_ESR_CLIENT_BMSK                                       0x2
+#define HWIO_IPA_GSI_TOP_XPU3_ESR_CLIENT_SHFT                                       0x1
+#define HWIO_IPA_GSI_TOP_XPU3_ESR_CFG_BMSK                                          0x1
+#define HWIO_IPA_GSI_TOP_XPU3_ESR_CFG_SHFT                                          0x0
+
+#define HWIO_IPA_GSI_TOP_XPU3_ESRRESTORE_ADDR                                (IPA_GSI_TOP_XPU3_REG_BASE      + 0x0000088c)
+#define HWIO_IPA_GSI_TOP_XPU3_ESRRESTORE_PHYS                                (IPA_GSI_TOP_XPU3_REG_BASE_PHYS + 0x0000088c)
+#define HWIO_IPA_GSI_TOP_XPU3_ESRRESTORE_OFFS                                (IPA_GSI_TOP_XPU3_REG_BASE_OFFS + 0x0000088c)
+#define HWIO_IPA_GSI_TOP_XPU3_ESRRESTORE_RMSK                                       0xf
+#define HWIO_IPA_GSI_TOP_XPU3_ESRRESTORE_ATTR                                       0x3
+#define HWIO_IPA_GSI_TOP_XPU3_ESRRESTORE_IN          \
+        in_dword_masked(HWIO_IPA_GSI_TOP_XPU3_ESRRESTORE_ADDR, HWIO_IPA_GSI_TOP_XPU3_ESRRESTORE_RMSK)
+#define HWIO_IPA_GSI_TOP_XPU3_ESRRESTORE_INM(m)      \
+        in_dword_masked(HWIO_IPA_GSI_TOP_XPU3_ESRRESTORE_ADDR, m)
+#define HWIO_IPA_GSI_TOP_XPU3_ESRRESTORE_OUT(v)      \
+        out_dword(HWIO_IPA_GSI_TOP_XPU3_ESRRESTORE_ADDR,v)
+#define HWIO_IPA_GSI_TOP_XPU3_ESRRESTORE_OUTM(m,v) \
+        out_dword_masked_ns(HWIO_IPA_GSI_TOP_XPU3_ESRRESTORE_ADDR,m,v,HWIO_IPA_GSI_TOP_XPU3_ESRRESTORE_IN)
+#define HWIO_IPA_GSI_TOP_XPU3_ESRRESTORE_CLMULTI_BMSK                               0x8
+#define HWIO_IPA_GSI_TOP_XPU3_ESRRESTORE_CLMULTI_SHFT                               0x3
+#define HWIO_IPA_GSI_TOP_XPU3_ESRRESTORE_CFGMULTI_BMSK                              0x4
+#define HWIO_IPA_GSI_TOP_XPU3_ESRRESTORE_CFGMULTI_SHFT                              0x2
+#define HWIO_IPA_GSI_TOP_XPU3_ESRRESTORE_CLIENT_BMSK                                0x2
+#define HWIO_IPA_GSI_TOP_XPU3_ESRRESTORE_CLIENT_SHFT                                0x1
+#define HWIO_IPA_GSI_TOP_XPU3_ESRRESTORE_CFG_BMSK                                   0x1
+#define HWIO_IPA_GSI_TOP_XPU3_ESRRESTORE_CFG_SHFT                                   0x0
+
+#define HWIO_IPA_GSI_TOP_XPU3_ESYNR0_ADDR                                    (IPA_GSI_TOP_XPU3_REG_BASE      + 0x00000890)
+#define HWIO_IPA_GSI_TOP_XPU3_ESYNR0_PHYS                                    (IPA_GSI_TOP_XPU3_REG_BASE_PHYS + 0x00000890)
+#define HWIO_IPA_GSI_TOP_XPU3_ESYNR0_OFFS                                    (IPA_GSI_TOP_XPU3_REG_BASE_OFFS + 0x00000890)
+#define HWIO_IPA_GSI_TOP_XPU3_ESYNR0_RMSK                                    0x67ffff0f
+#define HWIO_IPA_GSI_TOP_XPU3_ESYNR0_ATTR                                           0x1
+#define HWIO_IPA_GSI_TOP_XPU3_ESYNR0_IN          \
+        in_dword_masked(HWIO_IPA_GSI_TOP_XPU3_ESYNR0_ADDR, HWIO_IPA_GSI_TOP_XPU3_ESYNR0_RMSK)
+#define HWIO_IPA_GSI_TOP_XPU3_ESYNR0_INM(m)      \
+        in_dword_masked(HWIO_IPA_GSI_TOP_XPU3_ESYNR0_ADDR, m)
+#define HWIO_IPA_GSI_TOP_XPU3_ESYNR0_AC_BMSK                                 0x40000000
+#define HWIO_IPA_GSI_TOP_XPU3_ESYNR0_AC_SHFT                                       0x1e
+#define HWIO_IPA_GSI_TOP_XPU3_ESYNR0_BURSTLEN_BMSK                           0x20000000
+#define HWIO_IPA_GSI_TOP_XPU3_ESYNR0_BURSTLEN_SHFT                                 0x1d
+#define HWIO_IPA_GSI_TOP_XPU3_ESYNR0_ASIZE_BMSK                               0x7000000
+#define HWIO_IPA_GSI_TOP_XPU3_ESYNR0_ASIZE_SHFT                                    0x18
+#define HWIO_IPA_GSI_TOP_XPU3_ESYNR0_ALEN_BMSK                                 0xff0000
+#define HWIO_IPA_GSI_TOP_XPU3_ESYNR0_ALEN_SHFT                                     0x10
+#define HWIO_IPA_GSI_TOP_XPU3_ESYNR0_QAD_BMSK                                    0xff00
+#define HWIO_IPA_GSI_TOP_XPU3_ESYNR0_QAD_SHFT                                       0x8
+#define HWIO_IPA_GSI_TOP_XPU3_ESYNR0_XPRIV_BMSK                                     0x8
+#define HWIO_IPA_GSI_TOP_XPU3_ESYNR0_XPRIV_SHFT                                     0x3
+#define HWIO_IPA_GSI_TOP_XPU3_ESYNR0_XINST_BMSK                                     0x4
+#define HWIO_IPA_GSI_TOP_XPU3_ESYNR0_XINST_SHFT                                     0x2
+#define HWIO_IPA_GSI_TOP_XPU3_ESYNR0_AWRITE_BMSK                                    0x2
+#define HWIO_IPA_GSI_TOP_XPU3_ESYNR0_AWRITE_SHFT                                    0x1
+#define HWIO_IPA_GSI_TOP_XPU3_ESYNR0_XPROTNS_BMSK                                   0x1
+#define HWIO_IPA_GSI_TOP_XPU3_ESYNR0_XPROTNS_SHFT                                   0x0
+
+#define HWIO_IPA_GSI_TOP_XPU3_ESYNR1_ADDR                                    (IPA_GSI_TOP_XPU3_REG_BASE      + 0x00000894)
+#define HWIO_IPA_GSI_TOP_XPU3_ESYNR1_PHYS                                    (IPA_GSI_TOP_XPU3_REG_BASE_PHYS + 0x00000894)
+#define HWIO_IPA_GSI_TOP_XPU3_ESYNR1_OFFS                                    (IPA_GSI_TOP_XPU3_REG_BASE_OFFS + 0x00000894)
+#define HWIO_IPA_GSI_TOP_XPU3_ESYNR1_RMSK                                    0xffffffff
+#define HWIO_IPA_GSI_TOP_XPU3_ESYNR1_ATTR                                           0x1
+#define HWIO_IPA_GSI_TOP_XPU3_ESYNR1_IN          \
+        in_dword_masked(HWIO_IPA_GSI_TOP_XPU3_ESYNR1_ADDR, HWIO_IPA_GSI_TOP_XPU3_ESYNR1_RMSK)
+#define HWIO_IPA_GSI_TOP_XPU3_ESYNR1_INM(m)      \
+        in_dword_masked(HWIO_IPA_GSI_TOP_XPU3_ESYNR1_ADDR, m)
+#define HWIO_IPA_GSI_TOP_XPU3_ESYNR1_TID_BMSK                                0xff000000
+#define HWIO_IPA_GSI_TOP_XPU3_ESYNR1_TID_SHFT                                      0x18
+#define HWIO_IPA_GSI_TOP_XPU3_ESYNR1_VMID_BMSK                                 0xff0000
+#define HWIO_IPA_GSI_TOP_XPU3_ESYNR1_VMID_SHFT                                     0x10
+#define HWIO_IPA_GSI_TOP_XPU3_ESYNR1_BID_BMSK                                    0xe000
+#define HWIO_IPA_GSI_TOP_XPU3_ESYNR1_BID_SHFT                                       0xd
+#define HWIO_IPA_GSI_TOP_XPU3_ESYNR1_PID_BMSK                                    0x1f00
+#define HWIO_IPA_GSI_TOP_XPU3_ESYNR1_PID_SHFT                                       0x8
+#define HWIO_IPA_GSI_TOP_XPU3_ESYNR1_MID_BMSK                                      0xff
+#define HWIO_IPA_GSI_TOP_XPU3_ESYNR1_MID_SHFT                                       0x0
+
+#define HWIO_IPA_GSI_TOP_XPU3_ESYNR2_ADDR                                    (IPA_GSI_TOP_XPU3_REG_BASE      + 0x00000898)
+#define HWIO_IPA_GSI_TOP_XPU3_ESYNR2_PHYS                                    (IPA_GSI_TOP_XPU3_REG_BASE_PHYS + 0x00000898)
+#define HWIO_IPA_GSI_TOP_XPU3_ESYNR2_OFFS                                    (IPA_GSI_TOP_XPU3_REG_BASE_OFFS + 0x00000898)
+#define HWIO_IPA_GSI_TOP_XPU3_ESYNR2_RMSK                                    0xffffff87
+#define HWIO_IPA_GSI_TOP_XPU3_ESYNR2_ATTR                                           0x1
+#define HWIO_IPA_GSI_TOP_XPU3_ESYNR2_IN          \
+        in_dword_masked(HWIO_IPA_GSI_TOP_XPU3_ESYNR2_ADDR, HWIO_IPA_GSI_TOP_XPU3_ESYNR2_RMSK)
+#define HWIO_IPA_GSI_TOP_XPU3_ESYNR2_INM(m)      \
+        in_dword_masked(HWIO_IPA_GSI_TOP_XPU3_ESYNR2_ADDR, m)
+#define HWIO_IPA_GSI_TOP_XPU3_ESYNR2_BAR_BMSK                                0xc0000000
+#define HWIO_IPA_GSI_TOP_XPU3_ESYNR2_BAR_SHFT                                      0x1e
+#define HWIO_IPA_GSI_TOP_XPU3_ESYNR2_BURST_BMSK                              0x20000000
+#define HWIO_IPA_GSI_TOP_XPU3_ESYNR2_BURST_SHFT                                    0x1d
+#define HWIO_IPA_GSI_TOP_XPU3_ESYNR2_CACHEABLE_BMSK                          0x10000000
+#define HWIO_IPA_GSI_TOP_XPU3_ESYNR2_CACHEABLE_SHFT                                0x1c
+#define HWIO_IPA_GSI_TOP_XPU3_ESYNR2_DEVICE_BMSK                              0x8000000
+#define HWIO_IPA_GSI_TOP_XPU3_ESYNR2_DEVICE_SHFT                                   0x1b
+#define HWIO_IPA_GSI_TOP_XPU3_ESYNR2_DEVICE_TYPE_BMSK                         0x6000000
+#define HWIO_IPA_GSI_TOP_XPU3_ESYNR2_DEVICE_TYPE_SHFT                              0x19
+#define HWIO_IPA_GSI_TOP_XPU3_ESYNR2_EARLYWRRESP_BMSK                         0x1000000
+#define HWIO_IPA_GSI_TOP_XPU3_ESYNR2_EARLYWRRESP_SHFT                              0x18
+#define HWIO_IPA_GSI_TOP_XPU3_ESYNR2_ERROR_BMSK                                0x800000
+#define HWIO_IPA_GSI_TOP_XPU3_ESYNR2_ERROR_SHFT                                    0x17
+#define HWIO_IPA_GSI_TOP_XPU3_ESYNR2_EXCLUSIVE_BMSK                            0x400000
+#define HWIO_IPA_GSI_TOP_XPU3_ESYNR2_EXCLUSIVE_SHFT                                0x16
+#define HWIO_IPA_GSI_TOP_XPU3_ESYNR2_FULL_BMSK                                 0x200000
+#define HWIO_IPA_GSI_TOP_XPU3_ESYNR2_FULL_SHFT                                     0x15
+#define HWIO_IPA_GSI_TOP_XPU3_ESYNR2_SHARED_BMSK                               0x100000
+#define HWIO_IPA_GSI_TOP_XPU3_ESYNR2_SHARED_SHFT                                   0x14
+#define HWIO_IPA_GSI_TOP_XPU3_ESYNR2_WRITETHROUGH_BMSK                          0x80000
+#define HWIO_IPA_GSI_TOP_XPU3_ESYNR2_WRITETHROUGH_SHFT                             0x13
+#define HWIO_IPA_GSI_TOP_XPU3_ESYNR2_INNERNOALLOCATE_BMSK                       0x40000
+#define HWIO_IPA_GSI_TOP_XPU3_ESYNR2_INNERNOALLOCATE_SHFT                          0x12
+#define HWIO_IPA_GSI_TOP_XPU3_ESYNR2_INNERCACHEABLE_BMSK                        0x20000
+#define HWIO_IPA_GSI_TOP_XPU3_ESYNR2_INNERCACHEABLE_SHFT                           0x11
+#define HWIO_IPA_GSI_TOP_XPU3_ESYNR2_INNERSHARED_BMSK                           0x10000
+#define HWIO_IPA_GSI_TOP_XPU3_ESYNR2_INNERSHARED_SHFT                              0x10
+#define HWIO_IPA_GSI_TOP_XPU3_ESYNR2_INNERTRANSIENT_BMSK                         0x8000
+#define HWIO_IPA_GSI_TOP_XPU3_ESYNR2_INNERTRANSIENT_SHFT                            0xf
+#define HWIO_IPA_GSI_TOP_XPU3_ESYNR2_INNERWRITETHROUGH_BMSK                      0x4000
+#define HWIO_IPA_GSI_TOP_XPU3_ESYNR2_INNERWRITETHROUGH_SHFT                         0xe
+#define HWIO_IPA_GSI_TOP_XPU3_ESYNR2_PORTMREL_BMSK                               0x2000
+#define HWIO_IPA_GSI_TOP_XPU3_ESYNR2_PORTMREL_SHFT                                  0xd
+#define HWIO_IPA_GSI_TOP_XPU3_ESYNR2_ORDEREDRD_BMSK                              0x1000
+#define HWIO_IPA_GSI_TOP_XPU3_ESYNR2_ORDEREDRD_SHFT                                 0xc
+#define HWIO_IPA_GSI_TOP_XPU3_ESYNR2_ORDEREDWR_BMSK                               0x800
+#define HWIO_IPA_GSI_TOP_XPU3_ESYNR2_ORDEREDWR_SHFT                                 0xb
+#define HWIO_IPA_GSI_TOP_XPU3_ESYNR2_OOORD_BMSK                                   0x400
+#define HWIO_IPA_GSI_TOP_XPU3_ESYNR2_OOORD_SHFT                                     0xa
+#define HWIO_IPA_GSI_TOP_XPU3_ESYNR2_OOOWR_BMSK                                   0x200
+#define HWIO_IPA_GSI_TOP_XPU3_ESYNR2_OOOWR_SHFT                                     0x9
+#define HWIO_IPA_GSI_TOP_XPU3_ESYNR2_NOALLOCATE_BMSK                              0x100
+#define HWIO_IPA_GSI_TOP_XPU3_ESYNR2_NOALLOCATE_SHFT                                0x8
+#define HWIO_IPA_GSI_TOP_XPU3_ESYNR2_TRANSIENT_BMSK                                0x80
+#define HWIO_IPA_GSI_TOP_XPU3_ESYNR2_TRANSIENT_SHFT                                 0x7
+#define HWIO_IPA_GSI_TOP_XPU3_ESYNR2_MEMTYPE_BMSK                                   0x7
+#define HWIO_IPA_GSI_TOP_XPU3_ESYNR2_MEMTYPE_SHFT                                   0x0
+
+#define HWIO_IPA_GSI_TOP_XPU3_EAR1_ADDR                                      (IPA_GSI_TOP_XPU3_REG_BASE      + 0x00000884)
+#define HWIO_IPA_GSI_TOP_XPU3_EAR1_PHYS                                      (IPA_GSI_TOP_XPU3_REG_BASE_PHYS + 0x00000884)
+#define HWIO_IPA_GSI_TOP_XPU3_EAR1_OFFS                                      (IPA_GSI_TOP_XPU3_REG_BASE_OFFS + 0x00000884)
+#define HWIO_IPA_GSI_TOP_XPU3_EAR1_RMSK                                      0xffffffff
+#define HWIO_IPA_GSI_TOP_XPU3_EAR1_ATTR                                             0x1
+#define HWIO_IPA_GSI_TOP_XPU3_EAR1_IN          \
+        in_dword_masked(HWIO_IPA_GSI_TOP_XPU3_EAR1_ADDR, HWIO_IPA_GSI_TOP_XPU3_EAR1_RMSK)
+#define HWIO_IPA_GSI_TOP_XPU3_EAR1_INM(m)      \
+        in_dword_masked(HWIO_IPA_GSI_TOP_XPU3_EAR1_ADDR, m)
+#define HWIO_IPA_GSI_TOP_XPU3_EAR1_ADDR_63_32_BMSK                           0xffffffff
+#define HWIO_IPA_GSI_TOP_XPU3_EAR1_ADDR_63_32_SHFT                                  0x0
+
+#define HWIO_IPA_GSI_TOP_XPU3_QAD0_EAR0_ADDR                                 (IPA_GSI_TOP_XPU3_REG_BASE      + 0x00000880)
+#define HWIO_IPA_GSI_TOP_XPU3_QAD0_EAR0_PHYS                                 (IPA_GSI_TOP_XPU3_REG_BASE_PHYS + 0x00000880)
+#define HWIO_IPA_GSI_TOP_XPU3_QAD0_EAR0_OFFS                                 (IPA_GSI_TOP_XPU3_REG_BASE_OFFS + 0x00000880)
+#define HWIO_IPA_GSI_TOP_XPU3_QAD0_EAR0_RMSK                                 0xffffffff
+#define HWIO_IPA_GSI_TOP_XPU3_QAD0_EAR0_ATTR                                        0x1
+#define HWIO_IPA_GSI_TOP_XPU3_QAD0_EAR0_IN          \
+        in_dword_masked(HWIO_IPA_GSI_TOP_XPU3_QAD0_EAR0_ADDR, HWIO_IPA_GSI_TOP_XPU3_QAD0_EAR0_RMSK)
+#define HWIO_IPA_GSI_TOP_XPU3_QAD0_EAR0_INM(m)      \
+        in_dword_masked(HWIO_IPA_GSI_TOP_XPU3_QAD0_EAR0_ADDR, m)
+#define HWIO_IPA_GSI_TOP_XPU3_QAD0_EAR0_ADDR_31_0_BMSK                       0xffffffff
+#define HWIO_IPA_GSI_TOP_XPU3_QAD0_EAR0_ADDR_31_0_SHFT                              0x0
+
+#define HWIO_IPA_GSI_TOP_XPU3_QAD0_ESR_ADDR                                  (IPA_GSI_TOP_XPU3_REG_BASE      + 0x00000888)
+#define HWIO_IPA_GSI_TOP_XPU3_QAD0_ESR_PHYS                                  (IPA_GSI_TOP_XPU3_REG_BASE_PHYS + 0x00000888)
+#define HWIO_IPA_GSI_TOP_XPU3_QAD0_ESR_OFFS                                  (IPA_GSI_TOP_XPU3_REG_BASE_OFFS + 0x00000888)
+#define HWIO_IPA_GSI_TOP_XPU3_QAD0_ESR_RMSK                                         0xf
+#define HWIO_IPA_GSI_TOP_XPU3_QAD0_ESR_ATTR                                         0x3
+#define HWIO_IPA_GSI_TOP_XPU3_QAD0_ESR_IN          \
+        in_dword_masked(HWIO_IPA_GSI_TOP_XPU3_QAD0_ESR_ADDR, HWIO_IPA_GSI_TOP_XPU3_QAD0_ESR_RMSK)
+#define HWIO_IPA_GSI_TOP_XPU3_QAD0_ESR_INM(m)      \
+        in_dword_masked(HWIO_IPA_GSI_TOP_XPU3_QAD0_ESR_ADDR, m)
+#define HWIO_IPA_GSI_TOP_XPU3_QAD0_ESR_OUT(v)      \
+        out_dword(HWIO_IPA_GSI_TOP_XPU3_QAD0_ESR_ADDR,v)
+#define HWIO_IPA_GSI_TOP_XPU3_QAD0_ESR_OUTM(m,v) \
+        out_dword_masked_ns(HWIO_IPA_GSI_TOP_XPU3_QAD0_ESR_ADDR,m,v,HWIO_IPA_GSI_TOP_XPU3_QAD0_ESR_IN)
+#define HWIO_IPA_GSI_TOP_XPU3_QAD0_ESR_CLMULTI_BMSK                                 0x8
+#define HWIO_IPA_GSI_TOP_XPU3_QAD0_ESR_CLMULTI_SHFT                                 0x3
+#define HWIO_IPA_GSI_TOP_XPU3_QAD0_ESR_CFGMULTI_BMSK                                0x4
+#define HWIO_IPA_GSI_TOP_XPU3_QAD0_ESR_CFGMULTI_SHFT                                0x2
+#define HWIO_IPA_GSI_TOP_XPU3_QAD0_ESR_CLIENT_BMSK                                  0x2
+#define HWIO_IPA_GSI_TOP_XPU3_QAD0_ESR_CLIENT_SHFT                                  0x1
+#define HWIO_IPA_GSI_TOP_XPU3_QAD0_ESR_CFG_BMSK                                     0x1
+#define HWIO_IPA_GSI_TOP_XPU3_QAD0_ESR_CFG_SHFT                                     0x0
+
+#define HWIO_IPA_GSI_TOP_XPU3_QAD0_ESRRESTORE_ADDR                           (IPA_GSI_TOP_XPU3_REG_BASE      + 0x0000088c)
+#define HWIO_IPA_GSI_TOP_XPU3_QAD0_ESRRESTORE_PHYS                           (IPA_GSI_TOP_XPU3_REG_BASE_PHYS + 0x0000088c)
+#define HWIO_IPA_GSI_TOP_XPU3_QAD0_ESRRESTORE_OFFS                           (IPA_GSI_TOP_XPU3_REG_BASE_OFFS + 0x0000088c)
+#define HWIO_IPA_GSI_TOP_XPU3_QAD0_ESRRESTORE_RMSK                                  0xf
+#define HWIO_IPA_GSI_TOP_XPU3_QAD0_ESRRESTORE_ATTR                                  0x3
+#define HWIO_IPA_GSI_TOP_XPU3_QAD0_ESRRESTORE_IN          \
+        in_dword_masked(HWIO_IPA_GSI_TOP_XPU3_QAD0_ESRRESTORE_ADDR, HWIO_IPA_GSI_TOP_XPU3_QAD0_ESRRESTORE_RMSK)
+#define HWIO_IPA_GSI_TOP_XPU3_QAD0_ESRRESTORE_INM(m)      \
+        in_dword_masked(HWIO_IPA_GSI_TOP_XPU3_QAD0_ESRRESTORE_ADDR, m)
+#define HWIO_IPA_GSI_TOP_XPU3_QAD0_ESRRESTORE_OUT(v)      \
+        out_dword(HWIO_IPA_GSI_TOP_XPU3_QAD0_ESRRESTORE_ADDR,v)
+#define HWIO_IPA_GSI_TOP_XPU3_QAD0_ESRRESTORE_OUTM(m,v) \
+        out_dword_masked_ns(HWIO_IPA_GSI_TOP_XPU3_QAD0_ESRRESTORE_ADDR,m,v,HWIO_IPA_GSI_TOP_XPU3_QAD0_ESRRESTORE_IN)
+#define HWIO_IPA_GSI_TOP_XPU3_QAD0_ESRRESTORE_CLMULTI_BMSK                          0x8
+#define HWIO_IPA_GSI_TOP_XPU3_QAD0_ESRRESTORE_CLMULTI_SHFT                          0x3
+#define HWIO_IPA_GSI_TOP_XPU3_QAD0_ESRRESTORE_CFGMULTI_BMSK                         0x4
+#define HWIO_IPA_GSI_TOP_XPU3_QAD0_ESRRESTORE_CFGMULTI_SHFT                         0x2
+#define HWIO_IPA_GSI_TOP_XPU3_QAD0_ESRRESTORE_CLIENT_BMSK                           0x2
+#define HWIO_IPA_GSI_TOP_XPU3_QAD0_ESRRESTORE_CLIENT_SHFT                           0x1
+#define HWIO_IPA_GSI_TOP_XPU3_QAD0_ESRRESTORE_CFG_BMSK                              0x1
+#define HWIO_IPA_GSI_TOP_XPU3_QAD0_ESRRESTORE_CFG_SHFT                              0x0
+
+#define HWIO_IPA_GSI_TOP_XPU3_QAD0_ESYNR0_ADDR                               (IPA_GSI_TOP_XPU3_REG_BASE      + 0x00000890)
+#define HWIO_IPA_GSI_TOP_XPU3_QAD0_ESYNR0_PHYS                               (IPA_GSI_TOP_XPU3_REG_BASE_PHYS + 0x00000890)
+#define HWIO_IPA_GSI_TOP_XPU3_QAD0_ESYNR0_OFFS                               (IPA_GSI_TOP_XPU3_REG_BASE_OFFS + 0x00000890)
+#define HWIO_IPA_GSI_TOP_XPU3_QAD0_ESYNR0_RMSK                               0x67ffff0f
+#define HWIO_IPA_GSI_TOP_XPU3_QAD0_ESYNR0_ATTR                                      0x1
+#define HWIO_IPA_GSI_TOP_XPU3_QAD0_ESYNR0_IN          \
+        in_dword_masked(HWIO_IPA_GSI_TOP_XPU3_QAD0_ESYNR0_ADDR, HWIO_IPA_GSI_TOP_XPU3_QAD0_ESYNR0_RMSK)
+#define HWIO_IPA_GSI_TOP_XPU3_QAD0_ESYNR0_INM(m)      \
+        in_dword_masked(HWIO_IPA_GSI_TOP_XPU3_QAD0_ESYNR0_ADDR, m)
+#define HWIO_IPA_GSI_TOP_XPU3_QAD0_ESYNR0_AC_BMSK                            0x40000000
+#define HWIO_IPA_GSI_TOP_XPU3_QAD0_ESYNR0_AC_SHFT                                  0x1e
+#define HWIO_IPA_GSI_TOP_XPU3_QAD0_ESYNR0_BURSTLEN_BMSK                      0x20000000
+#define HWIO_IPA_GSI_TOP_XPU3_QAD0_ESYNR0_BURSTLEN_SHFT                            0x1d
+#define HWIO_IPA_GSI_TOP_XPU3_QAD0_ESYNR0_ASIZE_BMSK                          0x7000000
+#define HWIO_IPA_GSI_TOP_XPU3_QAD0_ESYNR0_ASIZE_SHFT                               0x18
+#define HWIO_IPA_GSI_TOP_XPU3_QAD0_ESYNR0_ALEN_BMSK                            0xff0000
+#define HWIO_IPA_GSI_TOP_XPU3_QAD0_ESYNR0_ALEN_SHFT                                0x10
+#define HWIO_IPA_GSI_TOP_XPU3_QAD0_ESYNR0_QAD_BMSK                               0xff00
+#define HWIO_IPA_GSI_TOP_XPU3_QAD0_ESYNR0_QAD_SHFT                                  0x8
+#define HWIO_IPA_GSI_TOP_XPU3_QAD0_ESYNR0_XPRIV_BMSK                                0x8
+#define HWIO_IPA_GSI_TOP_XPU3_QAD0_ESYNR0_XPRIV_SHFT                                0x3
+#define HWIO_IPA_GSI_TOP_XPU3_QAD0_ESYNR0_XINST_BMSK                                0x4
+#define HWIO_IPA_GSI_TOP_XPU3_QAD0_ESYNR0_XINST_SHFT                                0x2
+#define HWIO_IPA_GSI_TOP_XPU3_QAD0_ESYNR0_AWRITE_BMSK                               0x2
+#define HWIO_IPA_GSI_TOP_XPU3_QAD0_ESYNR0_AWRITE_SHFT                               0x1
+#define HWIO_IPA_GSI_TOP_XPU3_QAD0_ESYNR0_XPROTNS_BMSK                              0x1
+#define HWIO_IPA_GSI_TOP_XPU3_QAD0_ESYNR0_XPROTNS_SHFT                              0x0
+
+#define HWIO_IPA_GSI_TOP_XPU3_QAD0_ESYNR1_ADDR                               (IPA_GSI_TOP_XPU3_REG_BASE      + 0x00000894)
+#define HWIO_IPA_GSI_TOP_XPU3_QAD0_ESYNR1_PHYS                               (IPA_GSI_TOP_XPU3_REG_BASE_PHYS + 0x00000894)
+#define HWIO_IPA_GSI_TOP_XPU3_QAD0_ESYNR1_OFFS                               (IPA_GSI_TOP_XPU3_REG_BASE_OFFS + 0x00000894)
+#define HWIO_IPA_GSI_TOP_XPU3_QAD0_ESYNR1_RMSK                               0xffffffff
+#define HWIO_IPA_GSI_TOP_XPU3_QAD0_ESYNR1_ATTR                                      0x1
+#define HWIO_IPA_GSI_TOP_XPU3_QAD0_ESYNR1_IN          \
+        in_dword_masked(HWIO_IPA_GSI_TOP_XPU3_QAD0_ESYNR1_ADDR, HWIO_IPA_GSI_TOP_XPU3_QAD0_ESYNR1_RMSK)
+#define HWIO_IPA_GSI_TOP_XPU3_QAD0_ESYNR1_INM(m)      \
+        in_dword_masked(HWIO_IPA_GSI_TOP_XPU3_QAD0_ESYNR1_ADDR, m)
+#define HWIO_IPA_GSI_TOP_XPU3_QAD0_ESYNR1_TID_BMSK                           0xff000000
+#define HWIO_IPA_GSI_TOP_XPU3_QAD0_ESYNR1_TID_SHFT                                 0x18
+#define HWIO_IPA_GSI_TOP_XPU3_QAD0_ESYNR1_VMID_BMSK                            0xff0000
+#define HWIO_IPA_GSI_TOP_XPU3_QAD0_ESYNR1_VMID_SHFT                                0x10
+#define HWIO_IPA_GSI_TOP_XPU3_QAD0_ESYNR1_BID_BMSK                               0xe000
+#define HWIO_IPA_GSI_TOP_XPU3_QAD0_ESYNR1_BID_SHFT                                  0xd
+#define HWIO_IPA_GSI_TOP_XPU3_QAD0_ESYNR1_PID_BMSK                               0x1f00
+#define HWIO_IPA_GSI_TOP_XPU3_QAD0_ESYNR1_PID_SHFT                                  0x8
+#define HWIO_IPA_GSI_TOP_XPU3_QAD0_ESYNR1_MID_BMSK                                 0xff
+#define HWIO_IPA_GSI_TOP_XPU3_QAD0_ESYNR1_MID_SHFT                                  0x0
+
+#define HWIO_IPA_GSI_TOP_XPU3_QAD0_ESYNR2_ADDR                               (IPA_GSI_TOP_XPU3_REG_BASE      + 0x00000898)
+#define HWIO_IPA_GSI_TOP_XPU3_QAD0_ESYNR2_PHYS                               (IPA_GSI_TOP_XPU3_REG_BASE_PHYS + 0x00000898)
+#define HWIO_IPA_GSI_TOP_XPU3_QAD0_ESYNR2_OFFS                               (IPA_GSI_TOP_XPU3_REG_BASE_OFFS + 0x00000898)
+#define HWIO_IPA_GSI_TOP_XPU3_QAD0_ESYNR2_RMSK                               0xffffff87
+#define HWIO_IPA_GSI_TOP_XPU3_QAD0_ESYNR2_ATTR                                      0x1
+#define HWIO_IPA_GSI_TOP_XPU3_QAD0_ESYNR2_IN          \
+        in_dword_masked(HWIO_IPA_GSI_TOP_XPU3_QAD0_ESYNR2_ADDR, HWIO_IPA_GSI_TOP_XPU3_QAD0_ESYNR2_RMSK)
+#define HWIO_IPA_GSI_TOP_XPU3_QAD0_ESYNR2_INM(m)      \
+        in_dword_masked(HWIO_IPA_GSI_TOP_XPU3_QAD0_ESYNR2_ADDR, m)
+#define HWIO_IPA_GSI_TOP_XPU3_QAD0_ESYNR2_BAR_BMSK                           0xc0000000
+#define HWIO_IPA_GSI_TOP_XPU3_QAD0_ESYNR2_BAR_SHFT                                 0x1e
+#define HWIO_IPA_GSI_TOP_XPU3_QAD0_ESYNR2_BURST_BMSK                         0x20000000
+#define HWIO_IPA_GSI_TOP_XPU3_QAD0_ESYNR2_BURST_SHFT                               0x1d
+#define HWIO_IPA_GSI_TOP_XPU3_QAD0_ESYNR2_CACHEABLE_BMSK                     0x10000000
+#define HWIO_IPA_GSI_TOP_XPU3_QAD0_ESYNR2_CACHEABLE_SHFT                           0x1c
+#define HWIO_IPA_GSI_TOP_XPU3_QAD0_ESYNR2_DEVICE_BMSK                         0x8000000
+#define HWIO_IPA_GSI_TOP_XPU3_QAD0_ESYNR2_DEVICE_SHFT                              0x1b
+#define HWIO_IPA_GSI_TOP_XPU3_QAD0_ESYNR2_DEVICE_TYPE_BMSK                    0x6000000
+#define HWIO_IPA_GSI_TOP_XPU3_QAD0_ESYNR2_DEVICE_TYPE_SHFT                         0x19
+#define HWIO_IPA_GSI_TOP_XPU3_QAD0_ESYNR2_EARLYWRRESP_BMSK                    0x1000000
+#define HWIO_IPA_GSI_TOP_XPU3_QAD0_ESYNR2_EARLYWRRESP_SHFT                         0x18
+#define HWIO_IPA_GSI_TOP_XPU3_QAD0_ESYNR2_ERROR_BMSK                           0x800000
+#define HWIO_IPA_GSI_TOP_XPU3_QAD0_ESYNR2_ERROR_SHFT                               0x17
+#define HWIO_IPA_GSI_TOP_XPU3_QAD0_ESYNR2_EXCLUSIVE_BMSK                       0x400000
+#define HWIO_IPA_GSI_TOP_XPU3_QAD0_ESYNR2_EXCLUSIVE_SHFT                           0x16
+#define HWIO_IPA_GSI_TOP_XPU3_QAD0_ESYNR2_FULL_BMSK                            0x200000
+#define HWIO_IPA_GSI_TOP_XPU3_QAD0_ESYNR2_FULL_SHFT                                0x15
+#define HWIO_IPA_GSI_TOP_XPU3_QAD0_ESYNR2_SHARED_BMSK                          0x100000
+#define HWIO_IPA_GSI_TOP_XPU3_QAD0_ESYNR2_SHARED_SHFT                              0x14
+#define HWIO_IPA_GSI_TOP_XPU3_QAD0_ESYNR2_WRITETHROUGH_BMSK                     0x80000
+#define HWIO_IPA_GSI_TOP_XPU3_QAD0_ESYNR2_WRITETHROUGH_SHFT                        0x13
+#define HWIO_IPA_GSI_TOP_XPU3_QAD0_ESYNR2_INNERNOALLOCATE_BMSK                  0x40000
+#define HWIO_IPA_GSI_TOP_XPU3_QAD0_ESYNR2_INNERNOALLOCATE_SHFT                     0x12
+#define HWIO_IPA_GSI_TOP_XPU3_QAD0_ESYNR2_INNERCACHEABLE_BMSK                   0x20000
+#define HWIO_IPA_GSI_TOP_XPU3_QAD0_ESYNR2_INNERCACHEABLE_SHFT                      0x11
+#define HWIO_IPA_GSI_TOP_XPU3_QAD0_ESYNR2_INNERSHARED_BMSK                      0x10000
+#define HWIO_IPA_GSI_TOP_XPU3_QAD0_ESYNR2_INNERSHARED_SHFT                         0x10
+#define HWIO_IPA_GSI_TOP_XPU3_QAD0_ESYNR2_INNERTRANSIENT_BMSK                    0x8000
+#define HWIO_IPA_GSI_TOP_XPU3_QAD0_ESYNR2_INNERTRANSIENT_SHFT                       0xf
+#define HWIO_IPA_GSI_TOP_XPU3_QAD0_ESYNR2_INNERWRITETHROUGH_BMSK                 0x4000
+#define HWIO_IPA_GSI_TOP_XPU3_QAD0_ESYNR2_INNERWRITETHROUGH_SHFT                    0xe
+#define HWIO_IPA_GSI_TOP_XPU3_QAD0_ESYNR2_PORTMREL_BMSK                          0x2000
+#define HWIO_IPA_GSI_TOP_XPU3_QAD0_ESYNR2_PORTMREL_SHFT                             0xd
+#define HWIO_IPA_GSI_TOP_XPU3_QAD0_ESYNR2_ORDEREDRD_BMSK                         0x1000
+#define HWIO_IPA_GSI_TOP_XPU3_QAD0_ESYNR2_ORDEREDRD_SHFT                            0xc
+#define HWIO_IPA_GSI_TOP_XPU3_QAD0_ESYNR2_ORDEREDWR_BMSK                          0x800
+#define HWIO_IPA_GSI_TOP_XPU3_QAD0_ESYNR2_ORDEREDWR_SHFT                            0xb
+#define HWIO_IPA_GSI_TOP_XPU3_QAD0_ESYNR2_OOORD_BMSK                              0x400
+#define HWIO_IPA_GSI_TOP_XPU3_QAD0_ESYNR2_OOORD_SHFT                                0xa
+#define HWIO_IPA_GSI_TOP_XPU3_QAD0_ESYNR2_OOOWR_BMSK                              0x200
+#define HWIO_IPA_GSI_TOP_XPU3_QAD0_ESYNR2_OOOWR_SHFT                                0x9
+#define HWIO_IPA_GSI_TOP_XPU3_QAD0_ESYNR2_NOALLOCATE_BMSK                         0x100
+#define HWIO_IPA_GSI_TOP_XPU3_QAD0_ESYNR2_NOALLOCATE_SHFT                           0x8
+#define HWIO_IPA_GSI_TOP_XPU3_QAD0_ESYNR2_TRANSIENT_BMSK                           0x80
+#define HWIO_IPA_GSI_TOP_XPU3_QAD0_ESYNR2_TRANSIENT_SHFT                            0x7
+#define HWIO_IPA_GSI_TOP_XPU3_QAD0_ESYNR2_MEMTYPE_BMSK                              0x7
+#define HWIO_IPA_GSI_TOP_XPU3_QAD0_ESYNR2_MEMTYPE_SHFT                              0x0
+
+#define HWIO_IPA_GSI_TOP_XPU3_QAD0_EAR1_ADDR                                 (IPA_GSI_TOP_XPU3_REG_BASE      + 0x00000884)
+#define HWIO_IPA_GSI_TOP_XPU3_QAD0_EAR1_PHYS                                 (IPA_GSI_TOP_XPU3_REG_BASE_PHYS + 0x00000884)
+#define HWIO_IPA_GSI_TOP_XPU3_QAD0_EAR1_OFFS                                 (IPA_GSI_TOP_XPU3_REG_BASE_OFFS + 0x00000884)
+#define HWIO_IPA_GSI_TOP_XPU3_QAD0_EAR1_RMSK                                 0xffffffff
+#define HWIO_IPA_GSI_TOP_XPU3_QAD0_EAR1_ATTR                                        0x1
+#define HWIO_IPA_GSI_TOP_XPU3_QAD0_EAR1_IN          \
+        in_dword_masked(HWIO_IPA_GSI_TOP_XPU3_QAD0_EAR1_ADDR, HWIO_IPA_GSI_TOP_XPU3_QAD0_EAR1_RMSK)
+#define HWIO_IPA_GSI_TOP_XPU3_QAD0_EAR1_INM(m)      \
+        in_dword_masked(HWIO_IPA_GSI_TOP_XPU3_QAD0_EAR1_ADDR, m)
+#define HWIO_IPA_GSI_TOP_XPU3_QAD0_EAR1_ADDR_63_32_BMSK                      0xffffffff
+#define HWIO_IPA_GSI_TOP_XPU3_QAD0_EAR1_ADDR_63_32_SHFT                             0x0
+
+#define HWIO_IPA_GSI_TOP_XPU3_QAD1_EAR0_ADDR                                 (IPA_GSI_TOP_XPU3_REG_BASE      + 0x00000880)
+#define HWIO_IPA_GSI_TOP_XPU3_QAD1_EAR0_PHYS                                 (IPA_GSI_TOP_XPU3_REG_BASE_PHYS + 0x00000880)
+#define HWIO_IPA_GSI_TOP_XPU3_QAD1_EAR0_OFFS                                 (IPA_GSI_TOP_XPU3_REG_BASE_OFFS + 0x00000880)
+#define HWIO_IPA_GSI_TOP_XPU3_QAD1_EAR0_RMSK                                 0xffffffff
+#define HWIO_IPA_GSI_TOP_XPU3_QAD1_EAR0_ATTR                                        0x1
+#define HWIO_IPA_GSI_TOP_XPU3_QAD1_EAR0_IN          \
+        in_dword_masked(HWIO_IPA_GSI_TOP_XPU3_QAD1_EAR0_ADDR, HWIO_IPA_GSI_TOP_XPU3_QAD1_EAR0_RMSK)
+#define HWIO_IPA_GSI_TOP_XPU3_QAD1_EAR0_INM(m)      \
+        in_dword_masked(HWIO_IPA_GSI_TOP_XPU3_QAD1_EAR0_ADDR, m)
+#define HWIO_IPA_GSI_TOP_XPU3_QAD1_EAR0_ADDR_31_0_BMSK                       0xffffffff
+#define HWIO_IPA_GSI_TOP_XPU3_QAD1_EAR0_ADDR_31_0_SHFT                              0x0
+
+#define HWIO_IPA_GSI_TOP_XPU3_QAD1_ESR_ADDR                                  (IPA_GSI_TOP_XPU3_REG_BASE      + 0x00000888)
+#define HWIO_IPA_GSI_TOP_XPU3_QAD1_ESR_PHYS                                  (IPA_GSI_TOP_XPU3_REG_BASE_PHYS + 0x00000888)
+#define HWIO_IPA_GSI_TOP_XPU3_QAD1_ESR_OFFS                                  (IPA_GSI_TOP_XPU3_REG_BASE_OFFS + 0x00000888)
+#define HWIO_IPA_GSI_TOP_XPU3_QAD1_ESR_RMSK                                         0xf
+#define HWIO_IPA_GSI_TOP_XPU3_QAD1_ESR_ATTR                                         0x3
+#define HWIO_IPA_GSI_TOP_XPU3_QAD1_ESR_IN          \
+        in_dword_masked(HWIO_IPA_GSI_TOP_XPU3_QAD1_ESR_ADDR, HWIO_IPA_GSI_TOP_XPU3_QAD1_ESR_RMSK)
+#define HWIO_IPA_GSI_TOP_XPU3_QAD1_ESR_INM(m)      \
+        in_dword_masked(HWIO_IPA_GSI_TOP_XPU3_QAD1_ESR_ADDR, m)
+#define HWIO_IPA_GSI_TOP_XPU3_QAD1_ESR_OUT(v)      \
+        out_dword(HWIO_IPA_GSI_TOP_XPU3_QAD1_ESR_ADDR,v)
+#define HWIO_IPA_GSI_TOP_XPU3_QAD1_ESR_OUTM(m,v) \
+        out_dword_masked_ns(HWIO_IPA_GSI_TOP_XPU3_QAD1_ESR_ADDR,m,v,HWIO_IPA_GSI_TOP_XPU3_QAD1_ESR_IN)
+#define HWIO_IPA_GSI_TOP_XPU3_QAD1_ESR_CLMULTI_BMSK                                 0x8
+#define HWIO_IPA_GSI_TOP_XPU3_QAD1_ESR_CLMULTI_SHFT                                 0x3
+#define HWIO_IPA_GSI_TOP_XPU3_QAD1_ESR_CFGMULTI_BMSK                                0x4
+#define HWIO_IPA_GSI_TOP_XPU3_QAD1_ESR_CFGMULTI_SHFT                                0x2
+#define HWIO_IPA_GSI_TOP_XPU3_QAD1_ESR_CLIENT_BMSK                                  0x2
+#define HWIO_IPA_GSI_TOP_XPU3_QAD1_ESR_CLIENT_SHFT                                  0x1
+#define HWIO_IPA_GSI_TOP_XPU3_QAD1_ESR_CFG_BMSK                                     0x1
+#define HWIO_IPA_GSI_TOP_XPU3_QAD1_ESR_CFG_SHFT                                     0x0
+
+#define HWIO_IPA_GSI_TOP_XPU3_QAD1_ESRRESTORE_ADDR                           (IPA_GSI_TOP_XPU3_REG_BASE      + 0x0000088c)
+#define HWIO_IPA_GSI_TOP_XPU3_QAD1_ESRRESTORE_PHYS                           (IPA_GSI_TOP_XPU3_REG_BASE_PHYS + 0x0000088c)
+#define HWIO_IPA_GSI_TOP_XPU3_QAD1_ESRRESTORE_OFFS                           (IPA_GSI_TOP_XPU3_REG_BASE_OFFS + 0x0000088c)
+#define HWIO_IPA_GSI_TOP_XPU3_QAD1_ESRRESTORE_RMSK                                  0xf
+#define HWIO_IPA_GSI_TOP_XPU3_QAD1_ESRRESTORE_ATTR                                  0x3
+#define HWIO_IPA_GSI_TOP_XPU3_QAD1_ESRRESTORE_IN          \
+        in_dword_masked(HWIO_IPA_GSI_TOP_XPU3_QAD1_ESRRESTORE_ADDR, HWIO_IPA_GSI_TOP_XPU3_QAD1_ESRRESTORE_RMSK)
+#define HWIO_IPA_GSI_TOP_XPU3_QAD1_ESRRESTORE_INM(m)      \
+        in_dword_masked(HWIO_IPA_GSI_TOP_XPU3_QAD1_ESRRESTORE_ADDR, m)
+#define HWIO_IPA_GSI_TOP_XPU3_QAD1_ESRRESTORE_OUT(v)      \
+        out_dword(HWIO_IPA_GSI_TOP_XPU3_QAD1_ESRRESTORE_ADDR,v)
+#define HWIO_IPA_GSI_TOP_XPU3_QAD1_ESRRESTORE_OUTM(m,v) \
+        out_dword_masked_ns(HWIO_IPA_GSI_TOP_XPU3_QAD1_ESRRESTORE_ADDR,m,v,HWIO_IPA_GSI_TOP_XPU3_QAD1_ESRRESTORE_IN)
+#define HWIO_IPA_GSI_TOP_XPU3_QAD1_ESRRESTORE_CLMULTI_BMSK                          0x8
+#define HWIO_IPA_GSI_TOP_XPU3_QAD1_ESRRESTORE_CLMULTI_SHFT                          0x3
+#define HWIO_IPA_GSI_TOP_XPU3_QAD1_ESRRESTORE_CFGMULTI_BMSK                         0x4
+#define HWIO_IPA_GSI_TOP_XPU3_QAD1_ESRRESTORE_CFGMULTI_SHFT                         0x2
+#define HWIO_IPA_GSI_TOP_XPU3_QAD1_ESRRESTORE_CLIENT_BMSK                           0x2
+#define HWIO_IPA_GSI_TOP_XPU3_QAD1_ESRRESTORE_CLIENT_SHFT                           0x1
+#define HWIO_IPA_GSI_TOP_XPU3_QAD1_ESRRESTORE_CFG_BMSK                              0x1
+#define HWIO_IPA_GSI_TOP_XPU3_QAD1_ESRRESTORE_CFG_SHFT                              0x0
+
+#define HWIO_IPA_GSI_TOP_XPU3_QAD1_ESYNR0_ADDR                               (IPA_GSI_TOP_XPU3_REG_BASE      + 0x00000890)
+#define HWIO_IPA_GSI_TOP_XPU3_QAD1_ESYNR0_PHYS                               (IPA_GSI_TOP_XPU3_REG_BASE_PHYS + 0x00000890)
+#define HWIO_IPA_GSI_TOP_XPU3_QAD1_ESYNR0_OFFS                               (IPA_GSI_TOP_XPU3_REG_BASE_OFFS + 0x00000890)
+#define HWIO_IPA_GSI_TOP_XPU3_QAD1_ESYNR0_RMSK                               0x67ffff0f
+#define HWIO_IPA_GSI_TOP_XPU3_QAD1_ESYNR0_ATTR                                      0x1
+#define HWIO_IPA_GSI_TOP_XPU3_QAD1_ESYNR0_IN          \
+        in_dword_masked(HWIO_IPA_GSI_TOP_XPU3_QAD1_ESYNR0_ADDR, HWIO_IPA_GSI_TOP_XPU3_QAD1_ESYNR0_RMSK)
+#define HWIO_IPA_GSI_TOP_XPU3_QAD1_ESYNR0_INM(m)      \
+        in_dword_masked(HWIO_IPA_GSI_TOP_XPU3_QAD1_ESYNR0_ADDR, m)
+#define HWIO_IPA_GSI_TOP_XPU3_QAD1_ESYNR0_AC_BMSK                            0x40000000
+#define HWIO_IPA_GSI_TOP_XPU3_QAD1_ESYNR0_AC_SHFT                                  0x1e
+#define HWIO_IPA_GSI_TOP_XPU3_QAD1_ESYNR0_BURSTLEN_BMSK                      0x20000000
+#define HWIO_IPA_GSI_TOP_XPU3_QAD1_ESYNR0_BURSTLEN_SHFT                            0x1d
+#define HWIO_IPA_GSI_TOP_XPU3_QAD1_ESYNR0_ASIZE_BMSK                          0x7000000
+#define HWIO_IPA_GSI_TOP_XPU3_QAD1_ESYNR0_ASIZE_SHFT                               0x18
+#define HWIO_IPA_GSI_TOP_XPU3_QAD1_ESYNR0_ALEN_BMSK                            0xff0000
+#define HWIO_IPA_GSI_TOP_XPU3_QAD1_ESYNR0_ALEN_SHFT                                0x10
+#define HWIO_IPA_GSI_TOP_XPU3_QAD1_ESYNR0_QAD_BMSK                               0xff00
+#define HWIO_IPA_GSI_TOP_XPU3_QAD1_ESYNR0_QAD_SHFT                                  0x8
+#define HWIO_IPA_GSI_TOP_XPU3_QAD1_ESYNR0_XPRIV_BMSK                                0x8
+#define HWIO_IPA_GSI_TOP_XPU3_QAD1_ESYNR0_XPRIV_SHFT                                0x3
+#define HWIO_IPA_GSI_TOP_XPU3_QAD1_ESYNR0_XINST_BMSK                                0x4
+#define HWIO_IPA_GSI_TOP_XPU3_QAD1_ESYNR0_XINST_SHFT                                0x2
+#define HWIO_IPA_GSI_TOP_XPU3_QAD1_ESYNR0_AWRITE_BMSK                               0x2
+#define HWIO_IPA_GSI_TOP_XPU3_QAD1_ESYNR0_AWRITE_SHFT                               0x1
+#define HWIO_IPA_GSI_TOP_XPU3_QAD1_ESYNR0_XPROTNS_BMSK                              0x1
+#define HWIO_IPA_GSI_TOP_XPU3_QAD1_ESYNR0_XPROTNS_SHFT                              0x0
+
+#define HWIO_IPA_GSI_TOP_XPU3_QAD1_ESYNR1_ADDR                               (IPA_GSI_TOP_XPU3_REG_BASE      + 0x00000894)
+#define HWIO_IPA_GSI_TOP_XPU3_QAD1_ESYNR1_PHYS                               (IPA_GSI_TOP_XPU3_REG_BASE_PHYS + 0x00000894)
+#define HWIO_IPA_GSI_TOP_XPU3_QAD1_ESYNR1_OFFS                               (IPA_GSI_TOP_XPU3_REG_BASE_OFFS + 0x00000894)
+#define HWIO_IPA_GSI_TOP_XPU3_QAD1_ESYNR1_RMSK                               0xffffffff
+#define HWIO_IPA_GSI_TOP_XPU3_QAD1_ESYNR1_ATTR                                      0x1
+#define HWIO_IPA_GSI_TOP_XPU3_QAD1_ESYNR1_IN          \
+        in_dword_masked(HWIO_IPA_GSI_TOP_XPU3_QAD1_ESYNR1_ADDR, HWIO_IPA_GSI_TOP_XPU3_QAD1_ESYNR1_RMSK)
+#define HWIO_IPA_GSI_TOP_XPU3_QAD1_ESYNR1_INM(m)      \
+        in_dword_masked(HWIO_IPA_GSI_TOP_XPU3_QAD1_ESYNR1_ADDR, m)
+#define HWIO_IPA_GSI_TOP_XPU3_QAD1_ESYNR1_TID_BMSK                           0xff000000
+#define HWIO_IPA_GSI_TOP_XPU3_QAD1_ESYNR1_TID_SHFT                                 0x18
+#define HWIO_IPA_GSI_TOP_XPU3_QAD1_ESYNR1_VMID_BMSK                            0xff0000
+#define HWIO_IPA_GSI_TOP_XPU3_QAD1_ESYNR1_VMID_SHFT                                0x10
+#define HWIO_IPA_GSI_TOP_XPU3_QAD1_ESYNR1_BID_BMSK                               0xe000
+#define HWIO_IPA_GSI_TOP_XPU3_QAD1_ESYNR1_BID_SHFT                                  0xd
+#define HWIO_IPA_GSI_TOP_XPU3_QAD1_ESYNR1_PID_BMSK                               0x1f00
+#define HWIO_IPA_GSI_TOP_XPU3_QAD1_ESYNR1_PID_SHFT                                  0x8
+#define HWIO_IPA_GSI_TOP_XPU3_QAD1_ESYNR1_MID_BMSK                                 0xff
+#define HWIO_IPA_GSI_TOP_XPU3_QAD1_ESYNR1_MID_SHFT                                  0x0
+
+#define HWIO_IPA_GSI_TOP_XPU3_QAD1_ESYNR2_ADDR                               (IPA_GSI_TOP_XPU3_REG_BASE      + 0x00000898)
+#define HWIO_IPA_GSI_TOP_XPU3_QAD1_ESYNR2_PHYS                               (IPA_GSI_TOP_XPU3_REG_BASE_PHYS + 0x00000898)
+#define HWIO_IPA_GSI_TOP_XPU3_QAD1_ESYNR2_OFFS                               (IPA_GSI_TOP_XPU3_REG_BASE_OFFS + 0x00000898)
+#define HWIO_IPA_GSI_TOP_XPU3_QAD1_ESYNR2_RMSK                               0xffffff87
+#define HWIO_IPA_GSI_TOP_XPU3_QAD1_ESYNR2_ATTR                                      0x1
+#define HWIO_IPA_GSI_TOP_XPU3_QAD1_ESYNR2_IN          \
+        in_dword_masked(HWIO_IPA_GSI_TOP_XPU3_QAD1_ESYNR2_ADDR, HWIO_IPA_GSI_TOP_XPU3_QAD1_ESYNR2_RMSK)
+#define HWIO_IPA_GSI_TOP_XPU3_QAD1_ESYNR2_INM(m)      \
+        in_dword_masked(HWIO_IPA_GSI_TOP_XPU3_QAD1_ESYNR2_ADDR, m)
+#define HWIO_IPA_GSI_TOP_XPU3_QAD1_ESYNR2_BAR_BMSK                           0xc0000000
+#define HWIO_IPA_GSI_TOP_XPU3_QAD1_ESYNR2_BAR_SHFT                                 0x1e
+#define HWIO_IPA_GSI_TOP_XPU3_QAD1_ESYNR2_BURST_BMSK                         0x20000000
+#define HWIO_IPA_GSI_TOP_XPU3_QAD1_ESYNR2_BURST_SHFT                               0x1d
+#define HWIO_IPA_GSI_TOP_XPU3_QAD1_ESYNR2_CACHEABLE_BMSK                     0x10000000
+#define HWIO_IPA_GSI_TOP_XPU3_QAD1_ESYNR2_CACHEABLE_SHFT                           0x1c
+#define HWIO_IPA_GSI_TOP_XPU3_QAD1_ESYNR2_DEVICE_BMSK                         0x8000000
+#define HWIO_IPA_GSI_TOP_XPU3_QAD1_ESYNR2_DEVICE_SHFT                              0x1b
+#define HWIO_IPA_GSI_TOP_XPU3_QAD1_ESYNR2_DEVICE_TYPE_BMSK                    0x6000000
+#define HWIO_IPA_GSI_TOP_XPU3_QAD1_ESYNR2_DEVICE_TYPE_SHFT                         0x19
+#define HWIO_IPA_GSI_TOP_XPU3_QAD1_ESYNR2_EARLYWRRESP_BMSK                    0x1000000
+#define HWIO_IPA_GSI_TOP_XPU3_QAD1_ESYNR2_EARLYWRRESP_SHFT                         0x18
+#define HWIO_IPA_GSI_TOP_XPU3_QAD1_ESYNR2_ERROR_BMSK                           0x800000
+#define HWIO_IPA_GSI_TOP_XPU3_QAD1_ESYNR2_ERROR_SHFT                               0x17
+#define HWIO_IPA_GSI_TOP_XPU3_QAD1_ESYNR2_EXCLUSIVE_BMSK                       0x400000
+#define HWIO_IPA_GSI_TOP_XPU3_QAD1_ESYNR2_EXCLUSIVE_SHFT                           0x16
+#define HWIO_IPA_GSI_TOP_XPU3_QAD1_ESYNR2_FULL_BMSK                            0x200000
+#define HWIO_IPA_GSI_TOP_XPU3_QAD1_ESYNR2_FULL_SHFT                                0x15
+#define HWIO_IPA_GSI_TOP_XPU3_QAD1_ESYNR2_SHARED_BMSK                          0x100000
+#define HWIO_IPA_GSI_TOP_XPU3_QAD1_ESYNR2_SHARED_SHFT                              0x14
+#define HWIO_IPA_GSI_TOP_XPU3_QAD1_ESYNR2_WRITETHROUGH_BMSK                     0x80000
+#define HWIO_IPA_GSI_TOP_XPU3_QAD1_ESYNR2_WRITETHROUGH_SHFT                        0x13
+#define HWIO_IPA_GSI_TOP_XPU3_QAD1_ESYNR2_INNERNOALLOCATE_BMSK                  0x40000
+#define HWIO_IPA_GSI_TOP_XPU3_QAD1_ESYNR2_INNERNOALLOCATE_SHFT                     0x12
+#define HWIO_IPA_GSI_TOP_XPU3_QAD1_ESYNR2_INNERCACHEABLE_BMSK                   0x20000
+#define HWIO_IPA_GSI_TOP_XPU3_QAD1_ESYNR2_INNERCACHEABLE_SHFT                      0x11
+#define HWIO_IPA_GSI_TOP_XPU3_QAD1_ESYNR2_INNERSHARED_BMSK                      0x10000
+#define HWIO_IPA_GSI_TOP_XPU3_QAD1_ESYNR2_INNERSHARED_SHFT                         0x10
+#define HWIO_IPA_GSI_TOP_XPU3_QAD1_ESYNR2_INNERTRANSIENT_BMSK                    0x8000
+#define HWIO_IPA_GSI_TOP_XPU3_QAD1_ESYNR2_INNERTRANSIENT_SHFT                       0xf
+#define HWIO_IPA_GSI_TOP_XPU3_QAD1_ESYNR2_INNERWRITETHROUGH_BMSK                 0x4000
+#define HWIO_IPA_GSI_TOP_XPU3_QAD1_ESYNR2_INNERWRITETHROUGH_SHFT                    0xe
+#define HWIO_IPA_GSI_TOP_XPU3_QAD1_ESYNR2_PORTMREL_BMSK                          0x2000
+#define HWIO_IPA_GSI_TOP_XPU3_QAD1_ESYNR2_PORTMREL_SHFT                             0xd
+#define HWIO_IPA_GSI_TOP_XPU3_QAD1_ESYNR2_ORDEREDRD_BMSK                         0x1000
+#define HWIO_IPA_GSI_TOP_XPU3_QAD1_ESYNR2_ORDEREDRD_SHFT                            0xc
+#define HWIO_IPA_GSI_TOP_XPU3_QAD1_ESYNR2_ORDEREDWR_BMSK                          0x800
+#define HWIO_IPA_GSI_TOP_XPU3_QAD1_ESYNR2_ORDEREDWR_SHFT                            0xb
+#define HWIO_IPA_GSI_TOP_XPU3_QAD1_ESYNR2_OOORD_BMSK                              0x400
+#define HWIO_IPA_GSI_TOP_XPU3_QAD1_ESYNR2_OOORD_SHFT                                0xa
+#define HWIO_IPA_GSI_TOP_XPU3_QAD1_ESYNR2_OOOWR_BMSK                              0x200
+#define HWIO_IPA_GSI_TOP_XPU3_QAD1_ESYNR2_OOOWR_SHFT                                0x9
+#define HWIO_IPA_GSI_TOP_XPU3_QAD1_ESYNR2_NOALLOCATE_BMSK                         0x100
+#define HWIO_IPA_GSI_TOP_XPU3_QAD1_ESYNR2_NOALLOCATE_SHFT                           0x8
+#define HWIO_IPA_GSI_TOP_XPU3_QAD1_ESYNR2_TRANSIENT_BMSK                           0x80
+#define HWIO_IPA_GSI_TOP_XPU3_QAD1_ESYNR2_TRANSIENT_SHFT                            0x7
+#define HWIO_IPA_GSI_TOP_XPU3_QAD1_ESYNR2_MEMTYPE_BMSK                              0x7
+#define HWIO_IPA_GSI_TOP_XPU3_QAD1_ESYNR2_MEMTYPE_SHFT                              0x0
+
+#define HWIO_IPA_GSI_TOP_XPU3_QAD1_EAR1_ADDR                                 (IPA_GSI_TOP_XPU3_REG_BASE      + 0x00000884)
+#define HWIO_IPA_GSI_TOP_XPU3_QAD1_EAR1_PHYS                                 (IPA_GSI_TOP_XPU3_REG_BASE_PHYS + 0x00000884)
+#define HWIO_IPA_GSI_TOP_XPU3_QAD1_EAR1_OFFS                                 (IPA_GSI_TOP_XPU3_REG_BASE_OFFS + 0x00000884)
+#define HWIO_IPA_GSI_TOP_XPU3_QAD1_EAR1_RMSK                                 0xffffffff
+#define HWIO_IPA_GSI_TOP_XPU3_QAD1_EAR1_ATTR                                        0x1
+#define HWIO_IPA_GSI_TOP_XPU3_QAD1_EAR1_IN          \
+        in_dword_masked(HWIO_IPA_GSI_TOP_XPU3_QAD1_EAR1_ADDR, HWIO_IPA_GSI_TOP_XPU3_QAD1_EAR1_RMSK)
+#define HWIO_IPA_GSI_TOP_XPU3_QAD1_EAR1_INM(m)      \
+        in_dword_masked(HWIO_IPA_GSI_TOP_XPU3_QAD1_EAR1_ADDR, m)
+#define HWIO_IPA_GSI_TOP_XPU3_QAD1_EAR1_ADDR_63_32_BMSK                      0xffffffff
+#define HWIO_IPA_GSI_TOP_XPU3_QAD1_EAR1_ADDR_63_32_SHFT                             0x0
+
+#define HWIO_IPA_GSI_TOP_XPU3_RGN_OWNERSTATUSr_ADDR(r)                       (IPA_GSI_TOP_XPU3_REG_BASE      + 0x00000900 + 0x4 * (r))
+#define HWIO_IPA_GSI_TOP_XPU3_RGN_OWNERSTATUSr_PHYS(r)                       (IPA_GSI_TOP_XPU3_REG_BASE_PHYS + 0x00000900 + 0x4 * (r))
+#define HWIO_IPA_GSI_TOP_XPU3_RGN_OWNERSTATUSr_OFFS(r)                       (IPA_GSI_TOP_XPU3_REG_BASE_OFFS + 0x00000900 + 0x4 * (r))
+#define HWIO_IPA_GSI_TOP_XPU3_RGN_OWNERSTATUSr_RMSK                            0x1fffff
+#define HWIO_IPA_GSI_TOP_XPU3_RGN_OWNERSTATUSr_MAXr                                   0
+#define HWIO_IPA_GSI_TOP_XPU3_RGN_OWNERSTATUSr_ATTR                                 0x1
+#define HWIO_IPA_GSI_TOP_XPU3_RGN_OWNERSTATUSr_INI(r)        \
+        in_dword_masked(HWIO_IPA_GSI_TOP_XPU3_RGN_OWNERSTATUSr_ADDR(r), HWIO_IPA_GSI_TOP_XPU3_RGN_OWNERSTATUSr_RMSK)
+#define HWIO_IPA_GSI_TOP_XPU3_RGN_OWNERSTATUSr_INMI(r,mask)    \
+        in_dword_masked(HWIO_IPA_GSI_TOP_XPU3_RGN_OWNERSTATUSr_ADDR(r), mask)
+#define HWIO_IPA_GSI_TOP_XPU3_RGN_OWNERSTATUSr_RGOWNERSTATUS_BMSK              0x1fffff
+#define HWIO_IPA_GSI_TOP_XPU3_RGN_OWNERSTATUSr_RGOWNERSTATUS_SHFT                   0x0
+
+#define HWIO_IPA_GSI_TOP_XPU3_RGn_GCR0_ADDR(n)                               (IPA_GSI_TOP_XPU3_REG_BASE      + 0x00001000 + 0x80 * (n))
+#define HWIO_IPA_GSI_TOP_XPU3_RGn_GCR0_PHYS(n)                               (IPA_GSI_TOP_XPU3_REG_BASE_PHYS + 0x00001000 + 0x80 * (n))
+#define HWIO_IPA_GSI_TOP_XPU3_RGn_GCR0_OFFS(n)                               (IPA_GSI_TOP_XPU3_REG_BASE_OFFS + 0x00001000 + 0x80 * (n))
+#define HWIO_IPA_GSI_TOP_XPU3_RGn_GCR0_RMSK                                       0x107
+#define HWIO_IPA_GSI_TOP_XPU3_RGn_GCR0_MAXn                                          20
+#define HWIO_IPA_GSI_TOP_XPU3_RGn_GCR0_ATTR                                         0x3
+#define HWIO_IPA_GSI_TOP_XPU3_RGn_GCR0_INI(n)        \
+        in_dword_masked(HWIO_IPA_GSI_TOP_XPU3_RGn_GCR0_ADDR(n), HWIO_IPA_GSI_TOP_XPU3_RGn_GCR0_RMSK)
+#define HWIO_IPA_GSI_TOP_XPU3_RGn_GCR0_INMI(n,mask)    \
+        in_dword_masked(HWIO_IPA_GSI_TOP_XPU3_RGn_GCR0_ADDR(n), mask)
+#define HWIO_IPA_GSI_TOP_XPU3_RGn_GCR0_OUTI(n,val)    \
+        out_dword(HWIO_IPA_GSI_TOP_XPU3_RGn_GCR0_ADDR(n),val)
+#define HWIO_IPA_GSI_TOP_XPU3_RGn_GCR0_OUTMI(n,mask,val) \
+        out_dword_masked_ns(HWIO_IPA_GSI_TOP_XPU3_RGn_GCR0_ADDR(n),mask,val,HWIO_IPA_GSI_TOP_XPU3_RGn_GCR0_INI(n))
+#define HWIO_IPA_GSI_TOP_XPU3_RGn_GCR0_RG_SEC_APPS_BMSK                           0x100
+#define HWIO_IPA_GSI_TOP_XPU3_RGn_GCR0_RG_SEC_APPS_SHFT                             0x8
+#define HWIO_IPA_GSI_TOP_XPU3_RGn_GCR0_RG_OWNER_BMSK                                0x7
+#define HWIO_IPA_GSI_TOP_XPU3_RGn_GCR0_RG_OWNER_SHFT                                0x0
+
+#define HWIO_IPA_GSI_TOP_XPU3_RGn_GCR3_ADDR(n)                               (IPA_GSI_TOP_XPU3_REG_BASE      + 0x0000100c + 0x80 * (n))
+#define HWIO_IPA_GSI_TOP_XPU3_RGn_GCR3_PHYS(n)                               (IPA_GSI_TOP_XPU3_REG_BASE_PHYS + 0x0000100c + 0x80 * (n))
+#define HWIO_IPA_GSI_TOP_XPU3_RGn_GCR3_OFFS(n)                               (IPA_GSI_TOP_XPU3_REG_BASE_OFFS + 0x0000100c + 0x80 * (n))
+#define HWIO_IPA_GSI_TOP_XPU3_RGn_GCR3_RMSK                                         0x1
+#define HWIO_IPA_GSI_TOP_XPU3_RGn_GCR3_MAXn                                          20
+#define HWIO_IPA_GSI_TOP_XPU3_RGn_GCR3_ATTR                                         0x3
+#define HWIO_IPA_GSI_TOP_XPU3_RGn_GCR3_INI(n)        \
+        in_dword_masked(HWIO_IPA_GSI_TOP_XPU3_RGn_GCR3_ADDR(n), HWIO_IPA_GSI_TOP_XPU3_RGn_GCR3_RMSK)
+#define HWIO_IPA_GSI_TOP_XPU3_RGn_GCR3_INMI(n,mask)    \
+        in_dword_masked(HWIO_IPA_GSI_TOP_XPU3_RGn_GCR3_ADDR(n), mask)
+#define HWIO_IPA_GSI_TOP_XPU3_RGn_GCR3_OUTI(n,val)    \
+        out_dword(HWIO_IPA_GSI_TOP_XPU3_RGn_GCR3_ADDR(n),val)
+#define HWIO_IPA_GSI_TOP_XPU3_RGn_GCR3_OUTMI(n,mask,val) \
+        out_dword_masked_ns(HWIO_IPA_GSI_TOP_XPU3_RGn_GCR3_ADDR(n),mask,val,HWIO_IPA_GSI_TOP_XPU3_RGn_GCR3_INI(n))
+#define HWIO_IPA_GSI_TOP_XPU3_RGn_GCR3_SECURE_ACCESS_LOCK_BMSK                      0x1
+#define HWIO_IPA_GSI_TOP_XPU3_RGn_GCR3_SECURE_ACCESS_LOCK_SHFT                      0x0
+
+#define HWIO_IPA_GSI_TOP_XPU3_RGn_CR0_ADDR(n)                                (IPA_GSI_TOP_XPU3_REG_BASE      + 0x00001010 + 0x80 * (n))
+#define HWIO_IPA_GSI_TOP_XPU3_RGn_CR0_PHYS(n)                                (IPA_GSI_TOP_XPU3_REG_BASE_PHYS + 0x00001010 + 0x80 * (n))
+#define HWIO_IPA_GSI_TOP_XPU3_RGn_CR0_OFFS(n)                                (IPA_GSI_TOP_XPU3_REG_BASE_OFFS + 0x00001010 + 0x80 * (n))
+#define HWIO_IPA_GSI_TOP_XPU3_RGn_CR0_RMSK                                          0x1
+#define HWIO_IPA_GSI_TOP_XPU3_RGn_CR0_MAXn                                           20
+#define HWIO_IPA_GSI_TOP_XPU3_RGn_CR0_ATTR                                          0x3
+#define HWIO_IPA_GSI_TOP_XPU3_RGn_CR0_INI(n)        \
+        in_dword_masked(HWIO_IPA_GSI_TOP_XPU3_RGn_CR0_ADDR(n), HWIO_IPA_GSI_TOP_XPU3_RGn_CR0_RMSK)
+#define HWIO_IPA_GSI_TOP_XPU3_RGn_CR0_INMI(n,mask)    \
+        in_dword_masked(HWIO_IPA_GSI_TOP_XPU3_RGn_CR0_ADDR(n), mask)
+#define HWIO_IPA_GSI_TOP_XPU3_RGn_CR0_OUTI(n,val)    \
+        out_dword(HWIO_IPA_GSI_TOP_XPU3_RGn_CR0_ADDR(n),val)
+#define HWIO_IPA_GSI_TOP_XPU3_RGn_CR0_OUTMI(n,mask,val) \
+        out_dword_masked_ns(HWIO_IPA_GSI_TOP_XPU3_RGn_CR0_ADDR(n),mask,val,HWIO_IPA_GSI_TOP_XPU3_RGn_CR0_INI(n))
+#define HWIO_IPA_GSI_TOP_XPU3_RGn_CR0_RGSCLRDEN_APPS_BMSK                           0x1
+#define HWIO_IPA_GSI_TOP_XPU3_RGn_CR0_RGSCLRDEN_APPS_SHFT                           0x0
+
+#define HWIO_IPA_GSI_TOP_XPU3_RGn_CR1_ADDR(n)                                (IPA_GSI_TOP_XPU3_REG_BASE      + 0x00001014 + 0x80 * (n))
+#define HWIO_IPA_GSI_TOP_XPU3_RGn_CR1_PHYS(n)                                (IPA_GSI_TOP_XPU3_REG_BASE_PHYS + 0x00001014 + 0x80 * (n))
+#define HWIO_IPA_GSI_TOP_XPU3_RGn_CR1_OFFS(n)                                (IPA_GSI_TOP_XPU3_REG_BASE_OFFS + 0x00001014 + 0x80 * (n))
+#define HWIO_IPA_GSI_TOP_XPU3_RGn_CR1_RMSK                                          0x7
+#define HWIO_IPA_GSI_TOP_XPU3_RGn_CR1_MAXn                                           20
+#define HWIO_IPA_GSI_TOP_XPU3_RGn_CR1_ATTR                                          0x3
+#define HWIO_IPA_GSI_TOP_XPU3_RGn_CR1_INI(n)        \
+        in_dword_masked(HWIO_IPA_GSI_TOP_XPU3_RGn_CR1_ADDR(n), HWIO_IPA_GSI_TOP_XPU3_RGn_CR1_RMSK)
+#define HWIO_IPA_GSI_TOP_XPU3_RGn_CR1_INMI(n,mask)    \
+        in_dword_masked(HWIO_IPA_GSI_TOP_XPU3_RGn_CR1_ADDR(n), mask)
+#define HWIO_IPA_GSI_TOP_XPU3_RGn_CR1_OUTI(n,val)    \
+        out_dword(HWIO_IPA_GSI_TOP_XPU3_RGn_CR1_ADDR(n),val)
+#define HWIO_IPA_GSI_TOP_XPU3_RGn_CR1_OUTMI(n,mask,val) \
+        out_dword_masked_ns(HWIO_IPA_GSI_TOP_XPU3_RGn_CR1_ADDR(n),mask,val,HWIO_IPA_GSI_TOP_XPU3_RGn_CR1_INI(n))
+#define HWIO_IPA_GSI_TOP_XPU3_RGn_CR1_RGCLRDEN_BMSK                                 0x7
+#define HWIO_IPA_GSI_TOP_XPU3_RGn_CR1_RGCLRDEN_SHFT                                 0x0
+
+#define HWIO_IPA_GSI_TOP_XPU3_RGn_CR2_ADDR(n)                                (IPA_GSI_TOP_XPU3_REG_BASE      + 0x00001018 + 0x80 * (n))
+#define HWIO_IPA_GSI_TOP_XPU3_RGn_CR2_PHYS(n)                                (IPA_GSI_TOP_XPU3_REG_BASE_PHYS + 0x00001018 + 0x80 * (n))
+#define HWIO_IPA_GSI_TOP_XPU3_RGn_CR2_OFFS(n)                                (IPA_GSI_TOP_XPU3_REG_BASE_OFFS + 0x00001018 + 0x80 * (n))
+#define HWIO_IPA_GSI_TOP_XPU3_RGn_CR2_RMSK                                          0x1
+#define HWIO_IPA_GSI_TOP_XPU3_RGn_CR2_MAXn                                           20
+#define HWIO_IPA_GSI_TOP_XPU3_RGn_CR2_ATTR                                          0x3
+#define HWIO_IPA_GSI_TOP_XPU3_RGn_CR2_INI(n)        \
+        in_dword_masked(HWIO_IPA_GSI_TOP_XPU3_RGn_CR2_ADDR(n), HWIO_IPA_GSI_TOP_XPU3_RGn_CR2_RMSK)
+#define HWIO_IPA_GSI_TOP_XPU3_RGn_CR2_INMI(n,mask)    \
+        in_dword_masked(HWIO_IPA_GSI_TOP_XPU3_RGn_CR2_ADDR(n), mask)
+#define HWIO_IPA_GSI_TOP_XPU3_RGn_CR2_OUTI(n,val)    \
+        out_dword(HWIO_IPA_GSI_TOP_XPU3_RGn_CR2_ADDR(n),val)
+#define HWIO_IPA_GSI_TOP_XPU3_RGn_CR2_OUTMI(n,mask,val) \
+        out_dword_masked_ns(HWIO_IPA_GSI_TOP_XPU3_RGn_CR2_ADDR(n),mask,val,HWIO_IPA_GSI_TOP_XPU3_RGn_CR2_INI(n))
+#define HWIO_IPA_GSI_TOP_XPU3_RGn_CR2_RGSCLWREN_APPS_BMSK                           0x1
+#define HWIO_IPA_GSI_TOP_XPU3_RGn_CR2_RGSCLWREN_APPS_SHFT                           0x0
+
+#define HWIO_IPA_GSI_TOP_XPU3_RGn_CR3_ADDR(n)                                (IPA_GSI_TOP_XPU3_REG_BASE      + 0x0000101c + 0x80 * (n))
+#define HWIO_IPA_GSI_TOP_XPU3_RGn_CR3_PHYS(n)                                (IPA_GSI_TOP_XPU3_REG_BASE_PHYS + 0x0000101c + 0x80 * (n))
+#define HWIO_IPA_GSI_TOP_XPU3_RGn_CR3_OFFS(n)                                (IPA_GSI_TOP_XPU3_REG_BASE_OFFS + 0x0000101c + 0x80 * (n))
+#define HWIO_IPA_GSI_TOP_XPU3_RGn_CR3_RMSK                                          0x7
+#define HWIO_IPA_GSI_TOP_XPU3_RGn_CR3_MAXn                                           20
+#define HWIO_IPA_GSI_TOP_XPU3_RGn_CR3_ATTR                                          0x3
+#define HWIO_IPA_GSI_TOP_XPU3_RGn_CR3_INI(n)        \
+        in_dword_masked(HWIO_IPA_GSI_TOP_XPU3_RGn_CR3_ADDR(n), HWIO_IPA_GSI_TOP_XPU3_RGn_CR3_RMSK)
+#define HWIO_IPA_GSI_TOP_XPU3_RGn_CR3_INMI(n,mask)    \
+        in_dword_masked(HWIO_IPA_GSI_TOP_XPU3_RGn_CR3_ADDR(n), mask)
+#define HWIO_IPA_GSI_TOP_XPU3_RGn_CR3_OUTI(n,val)    \
+        out_dword(HWIO_IPA_GSI_TOP_XPU3_RGn_CR3_ADDR(n),val)
+#define HWIO_IPA_GSI_TOP_XPU3_RGn_CR3_OUTMI(n,mask,val) \
+        out_dword_masked_ns(HWIO_IPA_GSI_TOP_XPU3_RGn_CR3_ADDR(n),mask,val,HWIO_IPA_GSI_TOP_XPU3_RGn_CR3_INI(n))
+#define HWIO_IPA_GSI_TOP_XPU3_RGn_CR3_RGCLWREN_BMSK                                 0x7
+#define HWIO_IPA_GSI_TOP_XPU3_RGn_CR3_RGCLWREN_SHFT                                 0x0
+
+#define HWIO_IPA_GSI_TOP_XPU3_RGn_RACR_ADDR(n)                               (IPA_GSI_TOP_XPU3_REG_BASE      + 0x00001040 + 0x80 * (n))
+#define HWIO_IPA_GSI_TOP_XPU3_RGn_RACR_PHYS(n)                               (IPA_GSI_TOP_XPU3_REG_BASE_PHYS + 0x00001040 + 0x80 * (n))
+#define HWIO_IPA_GSI_TOP_XPU3_RGn_RACR_OFFS(n)                               (IPA_GSI_TOP_XPU3_REG_BASE_OFFS + 0x00001040 + 0x80 * (n))
+#define HWIO_IPA_GSI_TOP_XPU3_RGn_RACR_RMSK                                  0xffffffff
+#define HWIO_IPA_GSI_TOP_XPU3_RGn_RACR_MAXn                                          20
+#define HWIO_IPA_GSI_TOP_XPU3_RGn_RACR_ATTR                                         0x3
+#define HWIO_IPA_GSI_TOP_XPU3_RGn_RACR_INI(n)        \
+        in_dword_masked(HWIO_IPA_GSI_TOP_XPU3_RGn_RACR_ADDR(n), HWIO_IPA_GSI_TOP_XPU3_RGn_RACR_RMSK)
+#define HWIO_IPA_GSI_TOP_XPU3_RGn_RACR_INMI(n,mask)    \
+        in_dword_masked(HWIO_IPA_GSI_TOP_XPU3_RGn_RACR_ADDR(n), mask)
+#define HWIO_IPA_GSI_TOP_XPU3_RGn_RACR_OUTI(n,val)    \
+        out_dword(HWIO_IPA_GSI_TOP_XPU3_RGn_RACR_ADDR(n),val)
+#define HWIO_IPA_GSI_TOP_XPU3_RGn_RACR_OUTMI(n,mask,val) \
+        out_dword_masked_ns(HWIO_IPA_GSI_TOP_XPU3_RGn_RACR_ADDR(n),mask,val,HWIO_IPA_GSI_TOP_XPU3_RGn_RACR_INI(n))
+#define HWIO_IPA_GSI_TOP_XPU3_RGn_RACR_RE_BMSK                               0xffffffff
+#define HWIO_IPA_GSI_TOP_XPU3_RGn_RACR_RE_SHFT                                      0x0
+
+#define HWIO_IPA_GSI_TOP_XPU3_RGn_WACR_ADDR(n)                               (IPA_GSI_TOP_XPU3_REG_BASE      + 0x00001060 + 0x80 * (n))
+#define HWIO_IPA_GSI_TOP_XPU3_RGn_WACR_PHYS(n)                               (IPA_GSI_TOP_XPU3_REG_BASE_PHYS + 0x00001060 + 0x80 * (n))
+#define HWIO_IPA_GSI_TOP_XPU3_RGn_WACR_OFFS(n)                               (IPA_GSI_TOP_XPU3_REG_BASE_OFFS + 0x00001060 + 0x80 * (n))
+#define HWIO_IPA_GSI_TOP_XPU3_RGn_WACR_RMSK                                  0xffffffff
+#define HWIO_IPA_GSI_TOP_XPU3_RGn_WACR_MAXn                                          20
+#define HWIO_IPA_GSI_TOP_XPU3_RGn_WACR_ATTR                                         0x3
+#define HWIO_IPA_GSI_TOP_XPU3_RGn_WACR_INI(n)        \
+        in_dword_masked(HWIO_IPA_GSI_TOP_XPU3_RGn_WACR_ADDR(n), HWIO_IPA_GSI_TOP_XPU3_RGn_WACR_RMSK)
+#define HWIO_IPA_GSI_TOP_XPU3_RGn_WACR_INMI(n,mask)    \
+        in_dword_masked(HWIO_IPA_GSI_TOP_XPU3_RGn_WACR_ADDR(n), mask)
+#define HWIO_IPA_GSI_TOP_XPU3_RGn_WACR_OUTI(n,val)    \
+        out_dword(HWIO_IPA_GSI_TOP_XPU3_RGn_WACR_ADDR(n),val)
+#define HWIO_IPA_GSI_TOP_XPU3_RGn_WACR_OUTMI(n,mask,val) \
+        out_dword_masked_ns(HWIO_IPA_GSI_TOP_XPU3_RGn_WACR_ADDR(n),mask,val,HWIO_IPA_GSI_TOP_XPU3_RGn_WACR_INI(n))
+#define HWIO_IPA_GSI_TOP_XPU3_RGn_WACR_WE_BMSK                               0xffffffff
+#define HWIO_IPA_GSI_TOP_XPU3_RGn_WACR_WE_SHFT                                      0x0
+
+/*----------------------------------------------------------------------------
+ * MODULE: IPA_MS_MPU_CFG_SNOC_IPA_MS_MPU_CFG
+ *--------------------------------------------------------------------------*/
+
+#define IPA_MS_MPU_CFG_SNOC_IPA_MS_MPU_CFG_REG_BASE                             (SNOC_IPA_MS_MPU_CFG_BASE      + 0x00000000)
+#define IPA_MS_MPU_CFG_SNOC_IPA_MS_MPU_CFG_REG_BASE_PHYS                        (SNOC_IPA_MS_MPU_CFG_BASE_PHYS + 0x00000000)
+#define IPA_MS_MPU_CFG_SNOC_IPA_MS_MPU_CFG_REG_BASE_OFFS                        0x00000000
+
+#define HWIO_IPA_MS_MPU_CFG_XPU3_GCR0_ADDR                                      (IPA_MS_MPU_CFG_SNOC_IPA_MS_MPU_CFG_REG_BASE      + 0x00000000)
+#define HWIO_IPA_MS_MPU_CFG_XPU3_GCR0_PHYS                                      (IPA_MS_MPU_CFG_SNOC_IPA_MS_MPU_CFG_REG_BASE_PHYS + 0x00000000)
+#define HWIO_IPA_MS_MPU_CFG_XPU3_GCR0_OFFS                                      (IPA_MS_MPU_CFG_SNOC_IPA_MS_MPU_CFG_REG_BASE_OFFS + 0x00000000)
+#define HWIO_IPA_MS_MPU_CFG_XPU3_GCR0_RMSK                                             0x3
+#define HWIO_IPA_MS_MPU_CFG_XPU3_GCR0_ATTR                                             0x3
+#define HWIO_IPA_MS_MPU_CFG_XPU3_GCR0_IN          \
+        in_dword_masked(HWIO_IPA_MS_MPU_CFG_XPU3_GCR0_ADDR, HWIO_IPA_MS_MPU_CFG_XPU3_GCR0_RMSK)
+#define HWIO_IPA_MS_MPU_CFG_XPU3_GCR0_INM(m)      \
+        in_dword_masked(HWIO_IPA_MS_MPU_CFG_XPU3_GCR0_ADDR, m)
+#define HWIO_IPA_MS_MPU_CFG_XPU3_GCR0_OUT(v)      \
+        out_dword(HWIO_IPA_MS_MPU_CFG_XPU3_GCR0_ADDR,v)
+#define HWIO_IPA_MS_MPU_CFG_XPU3_GCR0_OUTM(m,v) \
+        out_dword_masked_ns(HWIO_IPA_MS_MPU_CFG_XPU3_GCR0_ADDR,m,v,HWIO_IPA_MS_MPU_CFG_XPU3_GCR0_IN)
+#define HWIO_IPA_MS_MPU_CFG_XPU3_GCR0_AALOG_MODE_DIS_BMSK                              0x2
+#define HWIO_IPA_MS_MPU_CFG_XPU3_GCR0_AALOG_MODE_DIS_SHFT                              0x1
+#define HWIO_IPA_MS_MPU_CFG_XPU3_GCR0_AADEN_BMSK                                       0x1
+#define HWIO_IPA_MS_MPU_CFG_XPU3_GCR0_AADEN_SHFT                                       0x0
+
+#define HWIO_IPA_MS_MPU_CFG_XPU3_SCR0_ADDR                                      (IPA_MS_MPU_CFG_SNOC_IPA_MS_MPU_CFG_REG_BASE      + 0x00000008)
+#define HWIO_IPA_MS_MPU_CFG_XPU3_SCR0_PHYS                                      (IPA_MS_MPU_CFG_SNOC_IPA_MS_MPU_CFG_REG_BASE_PHYS + 0x00000008)
+#define HWIO_IPA_MS_MPU_CFG_XPU3_SCR0_OFFS                                      (IPA_MS_MPU_CFG_SNOC_IPA_MS_MPU_CFG_REG_BASE_OFFS + 0x00000008)
+#define HWIO_IPA_MS_MPU_CFG_XPU3_SCR0_RMSK                                           0x10f
+#define HWIO_IPA_MS_MPU_CFG_XPU3_SCR0_ATTR                                             0x3
+#define HWIO_IPA_MS_MPU_CFG_XPU3_SCR0_IN          \
+        in_dword_masked(HWIO_IPA_MS_MPU_CFG_XPU3_SCR0_ADDR, HWIO_IPA_MS_MPU_CFG_XPU3_SCR0_RMSK)
+#define HWIO_IPA_MS_MPU_CFG_XPU3_SCR0_INM(m)      \
+        in_dword_masked(HWIO_IPA_MS_MPU_CFG_XPU3_SCR0_ADDR, m)
+#define HWIO_IPA_MS_MPU_CFG_XPU3_SCR0_OUT(v)      \
+        out_dword(HWIO_IPA_MS_MPU_CFG_XPU3_SCR0_ADDR,v)
+#define HWIO_IPA_MS_MPU_CFG_XPU3_SCR0_OUTM(m,v) \
+        out_dword_masked_ns(HWIO_IPA_MS_MPU_CFG_XPU3_SCR0_ADDR,m,v,HWIO_IPA_MS_MPU_CFG_XPU3_SCR0_IN)
+#define HWIO_IPA_MS_MPU_CFG_XPU3_SCR0_DYNAMIC_CLK_EN_BMSK                            0x100
+#define HWIO_IPA_MS_MPU_CFG_XPU3_SCR0_DYNAMIC_CLK_EN_SHFT                              0x8
+#define HWIO_IPA_MS_MPU_CFG_XPU3_SCR0_SCLEIE_BMSK                                      0x8
+#define HWIO_IPA_MS_MPU_CFG_XPU3_SCR0_SCLEIE_SHFT                                      0x3
+#define HWIO_IPA_MS_MPU_CFG_XPU3_SCR0_SCFGEIE_BMSK                                     0x4
+#define HWIO_IPA_MS_MPU_CFG_XPU3_SCR0_SCFGEIE_SHFT                                     0x2
+#define HWIO_IPA_MS_MPU_CFG_XPU3_SCR0_SCLERE_BMSK                                      0x2
+#define HWIO_IPA_MS_MPU_CFG_XPU3_SCR0_SCLERE_SHFT                                      0x1
+#define HWIO_IPA_MS_MPU_CFG_XPU3_SCR0_SCFGERE_BMSK                                     0x1
+#define HWIO_IPA_MS_MPU_CFG_XPU3_SCR0_SCFGERE_SHFT                                     0x0
+
+#define HWIO_IPA_MS_MPU_CFG_XPU3_CR0_ADDR                                       (IPA_MS_MPU_CFG_SNOC_IPA_MS_MPU_CFG_REG_BASE      + 0x00000010)
+#define HWIO_IPA_MS_MPU_CFG_XPU3_CR0_PHYS                                       (IPA_MS_MPU_CFG_SNOC_IPA_MS_MPU_CFG_REG_BASE_PHYS + 0x00000010)
+#define HWIO_IPA_MS_MPU_CFG_XPU3_CR0_OFFS                                       (IPA_MS_MPU_CFG_SNOC_IPA_MS_MPU_CFG_REG_BASE_OFFS + 0x00000010)
+#define HWIO_IPA_MS_MPU_CFG_XPU3_CR0_RMSK                                            0x10f
+#define HWIO_IPA_MS_MPU_CFG_XPU3_CR0_ATTR                                              0x3
+#define HWIO_IPA_MS_MPU_CFG_XPU3_CR0_IN          \
+        in_dword_masked(HWIO_IPA_MS_MPU_CFG_XPU3_CR0_ADDR, HWIO_IPA_MS_MPU_CFG_XPU3_CR0_RMSK)
+#define HWIO_IPA_MS_MPU_CFG_XPU3_CR0_INM(m)      \
+        in_dword_masked(HWIO_IPA_MS_MPU_CFG_XPU3_CR0_ADDR, m)
+#define HWIO_IPA_MS_MPU_CFG_XPU3_CR0_OUT(v)      \
+        out_dword(HWIO_IPA_MS_MPU_CFG_XPU3_CR0_ADDR,v)
+#define HWIO_IPA_MS_MPU_CFG_XPU3_CR0_OUTM(m,v) \
+        out_dword_masked_ns(HWIO_IPA_MS_MPU_CFG_XPU3_CR0_ADDR,m,v,HWIO_IPA_MS_MPU_CFG_XPU3_CR0_IN)
+#define HWIO_IPA_MS_MPU_CFG_XPU3_CR0_DYNAMIC_CLK_EN_BMSK                             0x100
+#define HWIO_IPA_MS_MPU_CFG_XPU3_CR0_DYNAMIC_CLK_EN_SHFT                               0x8
+#define HWIO_IPA_MS_MPU_CFG_XPU3_CR0_CLEIE_BMSK                                        0x8
+#define HWIO_IPA_MS_MPU_CFG_XPU3_CR0_CLEIE_SHFT                                        0x3
+#define HWIO_IPA_MS_MPU_CFG_XPU3_CR0_CFGEIE_BMSK                                       0x4
+#define HWIO_IPA_MS_MPU_CFG_XPU3_CR0_CFGEIE_SHFT                                       0x2
+#define HWIO_IPA_MS_MPU_CFG_XPU3_CR0_CLERE_BMSK                                        0x2
+#define HWIO_IPA_MS_MPU_CFG_XPU3_CR0_CLERE_SHFT                                        0x1
+#define HWIO_IPA_MS_MPU_CFG_XPU3_CR0_CFGERE_BMSK                                       0x1
+#define HWIO_IPA_MS_MPU_CFG_XPU3_CR0_CFGERE_SHFT                                       0x0
+
+#define HWIO_IPA_MS_MPU_CFG_XPU3_QAD0_GCR0_ADDR                                 (IPA_MS_MPU_CFG_SNOC_IPA_MS_MPU_CFG_REG_BASE      + 0x00000080)
+#define HWIO_IPA_MS_MPU_CFG_XPU3_QAD0_GCR0_PHYS                                 (IPA_MS_MPU_CFG_SNOC_IPA_MS_MPU_CFG_REG_BASE_PHYS + 0x00000080)
+#define HWIO_IPA_MS_MPU_CFG_XPU3_QAD0_GCR0_OFFS                                 (IPA_MS_MPU_CFG_SNOC_IPA_MS_MPU_CFG_REG_BASE_OFFS + 0x00000080)
+#define HWIO_IPA_MS_MPU_CFG_XPU3_QAD0_GCR0_RMSK                                        0x3
+#define HWIO_IPA_MS_MPU_CFG_XPU3_QAD0_GCR0_ATTR                                        0x3
+#define HWIO_IPA_MS_MPU_CFG_XPU3_QAD0_GCR0_IN          \
+        in_dword_masked(HWIO_IPA_MS_MPU_CFG_XPU3_QAD0_GCR0_ADDR, HWIO_IPA_MS_MPU_CFG_XPU3_QAD0_GCR0_RMSK)
+#define HWIO_IPA_MS_MPU_CFG_XPU3_QAD0_GCR0_INM(m)      \
+        in_dword_masked(HWIO_IPA_MS_MPU_CFG_XPU3_QAD0_GCR0_ADDR, m)
+#define HWIO_IPA_MS_MPU_CFG_XPU3_QAD0_GCR0_OUT(v)      \
+        out_dword(HWIO_IPA_MS_MPU_CFG_XPU3_QAD0_GCR0_ADDR,v)
+#define HWIO_IPA_MS_MPU_CFG_XPU3_QAD0_GCR0_OUTM(m,v) \
+        out_dword_masked_ns(HWIO_IPA_MS_MPU_CFG_XPU3_QAD0_GCR0_ADDR,m,v,HWIO_IPA_MS_MPU_CFG_XPU3_QAD0_GCR0_IN)
+#define HWIO_IPA_MS_MPU_CFG_XPU3_QAD0_GCR0_QAD0LOG_MODE_DIS_BMSK                       0x2
+#define HWIO_IPA_MS_MPU_CFG_XPU3_QAD0_GCR0_QAD0LOG_MODE_DIS_SHFT                       0x1
+#define HWIO_IPA_MS_MPU_CFG_XPU3_QAD0_GCR0_QAD0DEN_BMSK                                0x1
+#define HWIO_IPA_MS_MPU_CFG_XPU3_QAD0_GCR0_QAD0DEN_SHFT                                0x0
+
+#define HWIO_IPA_MS_MPU_CFG_XPU3_QAD0_CR0_ADDR                                  (IPA_MS_MPU_CFG_SNOC_IPA_MS_MPU_CFG_REG_BASE      + 0x00000090)
+#define HWIO_IPA_MS_MPU_CFG_XPU3_QAD0_CR0_PHYS                                  (IPA_MS_MPU_CFG_SNOC_IPA_MS_MPU_CFG_REG_BASE_PHYS + 0x00000090)
+#define HWIO_IPA_MS_MPU_CFG_XPU3_QAD0_CR0_OFFS                                  (IPA_MS_MPU_CFG_SNOC_IPA_MS_MPU_CFG_REG_BASE_OFFS + 0x00000090)
+#define HWIO_IPA_MS_MPU_CFG_XPU3_QAD0_CR0_RMSK                                       0x10f
+#define HWIO_IPA_MS_MPU_CFG_XPU3_QAD0_CR0_ATTR                                         0x3
+#define HWIO_IPA_MS_MPU_CFG_XPU3_QAD0_CR0_IN          \
+        in_dword_masked(HWIO_IPA_MS_MPU_CFG_XPU3_QAD0_CR0_ADDR, HWIO_IPA_MS_MPU_CFG_XPU3_QAD0_CR0_RMSK)
+#define HWIO_IPA_MS_MPU_CFG_XPU3_QAD0_CR0_INM(m)      \
+        in_dword_masked(HWIO_IPA_MS_MPU_CFG_XPU3_QAD0_CR0_ADDR, m)
+#define HWIO_IPA_MS_MPU_CFG_XPU3_QAD0_CR0_OUT(v)      \
+        out_dword(HWIO_IPA_MS_MPU_CFG_XPU3_QAD0_CR0_ADDR,v)
+#define HWIO_IPA_MS_MPU_CFG_XPU3_QAD0_CR0_OUTM(m,v) \
+        out_dword_masked_ns(HWIO_IPA_MS_MPU_CFG_XPU3_QAD0_CR0_ADDR,m,v,HWIO_IPA_MS_MPU_CFG_XPU3_QAD0_CR0_IN)
+#define HWIO_IPA_MS_MPU_CFG_XPU3_QAD0_CR0_DYNAMIC_CLK_EN_BMSK                        0x100
+#define HWIO_IPA_MS_MPU_CFG_XPU3_QAD0_CR0_DYNAMIC_CLK_EN_SHFT                          0x8
+#define HWIO_IPA_MS_MPU_CFG_XPU3_QAD0_CR0_CLEIE_BMSK                                   0x8
+#define HWIO_IPA_MS_MPU_CFG_XPU3_QAD0_CR0_CLEIE_SHFT                                   0x3
+#define HWIO_IPA_MS_MPU_CFG_XPU3_QAD0_CR0_CFGEIE_BMSK                                  0x4
+#define HWIO_IPA_MS_MPU_CFG_XPU3_QAD0_CR0_CFGEIE_SHFT                                  0x2
+#define HWIO_IPA_MS_MPU_CFG_XPU3_QAD0_CR0_CLERE_BMSK                                   0x2
+#define HWIO_IPA_MS_MPU_CFG_XPU3_QAD0_CR0_CLERE_SHFT                                   0x1
+#define HWIO_IPA_MS_MPU_CFG_XPU3_QAD0_CR0_CFGERE_BMSK                                  0x1
+#define HWIO_IPA_MS_MPU_CFG_XPU3_QAD0_CR0_CFGERE_SHFT                                  0x0
+
+#define HWIO_IPA_MS_MPU_CFG_XPU3_QAD1_GCR0_ADDR                                 (IPA_MS_MPU_CFG_SNOC_IPA_MS_MPU_CFG_REG_BASE      + 0x00000100)
+#define HWIO_IPA_MS_MPU_CFG_XPU3_QAD1_GCR0_PHYS                                 (IPA_MS_MPU_CFG_SNOC_IPA_MS_MPU_CFG_REG_BASE_PHYS + 0x00000100)
+#define HWIO_IPA_MS_MPU_CFG_XPU3_QAD1_GCR0_OFFS                                 (IPA_MS_MPU_CFG_SNOC_IPA_MS_MPU_CFG_REG_BASE_OFFS + 0x00000100)
+#define HWIO_IPA_MS_MPU_CFG_XPU3_QAD1_GCR0_RMSK                                        0x3
+#define HWIO_IPA_MS_MPU_CFG_XPU3_QAD1_GCR0_ATTR                                        0x3
+#define HWIO_IPA_MS_MPU_CFG_XPU3_QAD1_GCR0_IN          \
+        in_dword_masked(HWIO_IPA_MS_MPU_CFG_XPU3_QAD1_GCR0_ADDR, HWIO_IPA_MS_MPU_CFG_XPU3_QAD1_GCR0_RMSK)
+#define HWIO_IPA_MS_MPU_CFG_XPU3_QAD1_GCR0_INM(m)      \
+        in_dword_masked(HWIO_IPA_MS_MPU_CFG_XPU3_QAD1_GCR0_ADDR, m)
+#define HWIO_IPA_MS_MPU_CFG_XPU3_QAD1_GCR0_OUT(v)      \
+        out_dword(HWIO_IPA_MS_MPU_CFG_XPU3_QAD1_GCR0_ADDR,v)
+#define HWIO_IPA_MS_MPU_CFG_XPU3_QAD1_GCR0_OUTM(m,v) \
+        out_dword_masked_ns(HWIO_IPA_MS_MPU_CFG_XPU3_QAD1_GCR0_ADDR,m,v,HWIO_IPA_MS_MPU_CFG_XPU3_QAD1_GCR0_IN)
+#define HWIO_IPA_MS_MPU_CFG_XPU3_QAD1_GCR0_QAD1LOG_MODE_DIS_BMSK                       0x2
+#define HWIO_IPA_MS_MPU_CFG_XPU3_QAD1_GCR0_QAD1LOG_MODE_DIS_SHFT                       0x1
+#define HWIO_IPA_MS_MPU_CFG_XPU3_QAD1_GCR0_QAD1DEN_BMSK                                0x1
+#define HWIO_IPA_MS_MPU_CFG_XPU3_QAD1_GCR0_QAD1DEN_SHFT                                0x0
+
+#define HWIO_IPA_MS_MPU_CFG_XPU3_QAD1_CR0_ADDR                                  (IPA_MS_MPU_CFG_SNOC_IPA_MS_MPU_CFG_REG_BASE      + 0x00000110)
+#define HWIO_IPA_MS_MPU_CFG_XPU3_QAD1_CR0_PHYS                                  (IPA_MS_MPU_CFG_SNOC_IPA_MS_MPU_CFG_REG_BASE_PHYS + 0x00000110)
+#define HWIO_IPA_MS_MPU_CFG_XPU3_QAD1_CR0_OFFS                                  (IPA_MS_MPU_CFG_SNOC_IPA_MS_MPU_CFG_REG_BASE_OFFS + 0x00000110)
+#define HWIO_IPA_MS_MPU_CFG_XPU3_QAD1_CR0_RMSK                                       0x10f
+#define HWIO_IPA_MS_MPU_CFG_XPU3_QAD1_CR0_ATTR                                         0x3
+#define HWIO_IPA_MS_MPU_CFG_XPU3_QAD1_CR0_IN          \
+        in_dword_masked(HWIO_IPA_MS_MPU_CFG_XPU3_QAD1_CR0_ADDR, HWIO_IPA_MS_MPU_CFG_XPU3_QAD1_CR0_RMSK)
+#define HWIO_IPA_MS_MPU_CFG_XPU3_QAD1_CR0_INM(m)      \
+        in_dword_masked(HWIO_IPA_MS_MPU_CFG_XPU3_QAD1_CR0_ADDR, m)
+#define HWIO_IPA_MS_MPU_CFG_XPU3_QAD1_CR0_OUT(v)      \
+        out_dword(HWIO_IPA_MS_MPU_CFG_XPU3_QAD1_CR0_ADDR,v)
+#define HWIO_IPA_MS_MPU_CFG_XPU3_QAD1_CR0_OUTM(m,v) \
+        out_dword_masked_ns(HWIO_IPA_MS_MPU_CFG_XPU3_QAD1_CR0_ADDR,m,v,HWIO_IPA_MS_MPU_CFG_XPU3_QAD1_CR0_IN)
+#define HWIO_IPA_MS_MPU_CFG_XPU3_QAD1_CR0_DYNAMIC_CLK_EN_BMSK                        0x100
+#define HWIO_IPA_MS_MPU_CFG_XPU3_QAD1_CR0_DYNAMIC_CLK_EN_SHFT                          0x8
+#define HWIO_IPA_MS_MPU_CFG_XPU3_QAD1_CR0_CLEIE_BMSK                                   0x8
+#define HWIO_IPA_MS_MPU_CFG_XPU3_QAD1_CR0_CLEIE_SHFT                                   0x3
+#define HWIO_IPA_MS_MPU_CFG_XPU3_QAD1_CR0_CFGEIE_BMSK                                  0x4
+#define HWIO_IPA_MS_MPU_CFG_XPU3_QAD1_CR0_CFGEIE_SHFT                                  0x2
+#define HWIO_IPA_MS_MPU_CFG_XPU3_QAD1_CR0_CLERE_BMSK                                   0x2
+#define HWIO_IPA_MS_MPU_CFG_XPU3_QAD1_CR0_CLERE_SHFT                                   0x1
+#define HWIO_IPA_MS_MPU_CFG_XPU3_QAD1_CR0_CFGERE_BMSK                                  0x1
+#define HWIO_IPA_MS_MPU_CFG_XPU3_QAD1_CR0_CFGERE_SHFT                                  0x0
+
+#define HWIO_IPA_MS_MPU_CFG_XPU3_UMR_GCR0_ADDR                                  (IPA_MS_MPU_CFG_SNOC_IPA_MS_MPU_CFG_REG_BASE      + 0x00000300)
+#define HWIO_IPA_MS_MPU_CFG_XPU3_UMR_GCR0_PHYS                                  (IPA_MS_MPU_CFG_SNOC_IPA_MS_MPU_CFG_REG_BASE_PHYS + 0x00000300)
+#define HWIO_IPA_MS_MPU_CFG_XPU3_UMR_GCR0_OFFS                                  (IPA_MS_MPU_CFG_SNOC_IPA_MS_MPU_CFG_REG_BASE_OFFS + 0x00000300)
+#define HWIO_IPA_MS_MPU_CFG_XPU3_UMR_GCR0_RMSK                                       0x107
+#define HWIO_IPA_MS_MPU_CFG_XPU3_UMR_GCR0_ATTR                                         0x3
+#define HWIO_IPA_MS_MPU_CFG_XPU3_UMR_GCR0_IN          \
+        in_dword_masked(HWIO_IPA_MS_MPU_CFG_XPU3_UMR_GCR0_ADDR, HWIO_IPA_MS_MPU_CFG_XPU3_UMR_GCR0_RMSK)
+#define HWIO_IPA_MS_MPU_CFG_XPU3_UMR_GCR0_INM(m)      \
+        in_dword_masked(HWIO_IPA_MS_MPU_CFG_XPU3_UMR_GCR0_ADDR, m)
+#define HWIO_IPA_MS_MPU_CFG_XPU3_UMR_GCR0_OUT(v)      \
+        out_dword(HWIO_IPA_MS_MPU_CFG_XPU3_UMR_GCR0_ADDR,v)
+#define HWIO_IPA_MS_MPU_CFG_XPU3_UMR_GCR0_OUTM(m,v) \
+        out_dword_masked_ns(HWIO_IPA_MS_MPU_CFG_XPU3_UMR_GCR0_ADDR,m,v,HWIO_IPA_MS_MPU_CFG_XPU3_UMR_GCR0_IN)
+#define HWIO_IPA_MS_MPU_CFG_XPU3_UMR_GCR0_UMR_SEC_APPS_BMSK                          0x100
+#define HWIO_IPA_MS_MPU_CFG_XPU3_UMR_GCR0_UMR_SEC_APPS_SHFT                            0x8
+#define HWIO_IPA_MS_MPU_CFG_XPU3_UMR_GCR0_UMR_OWNER_BMSK                               0x7
+#define HWIO_IPA_MS_MPU_CFG_XPU3_UMR_GCR0_UMR_OWNER_SHFT                               0x0
+
+#define HWIO_IPA_MS_MPU_CFG_XPU3_UMR_GCR3_ADDR                                  (IPA_MS_MPU_CFG_SNOC_IPA_MS_MPU_CFG_REG_BASE      + 0x0000030c)
+#define HWIO_IPA_MS_MPU_CFG_XPU3_UMR_GCR3_PHYS                                  (IPA_MS_MPU_CFG_SNOC_IPA_MS_MPU_CFG_REG_BASE_PHYS + 0x0000030c)
+#define HWIO_IPA_MS_MPU_CFG_XPU3_UMR_GCR3_OFFS                                  (IPA_MS_MPU_CFG_SNOC_IPA_MS_MPU_CFG_REG_BASE_OFFS + 0x0000030c)
+#define HWIO_IPA_MS_MPU_CFG_XPU3_UMR_GCR3_RMSK                                         0x1
+#define HWIO_IPA_MS_MPU_CFG_XPU3_UMR_GCR3_ATTR                                         0x3
+#define HWIO_IPA_MS_MPU_CFG_XPU3_UMR_GCR3_IN          \
+        in_dword_masked(HWIO_IPA_MS_MPU_CFG_XPU3_UMR_GCR3_ADDR, HWIO_IPA_MS_MPU_CFG_XPU3_UMR_GCR3_RMSK)
+#define HWIO_IPA_MS_MPU_CFG_XPU3_UMR_GCR3_INM(m)      \
+        in_dword_masked(HWIO_IPA_MS_MPU_CFG_XPU3_UMR_GCR3_ADDR, m)
+#define HWIO_IPA_MS_MPU_CFG_XPU3_UMR_GCR3_OUT(v)      \
+        out_dword(HWIO_IPA_MS_MPU_CFG_XPU3_UMR_GCR3_ADDR,v)
+#define HWIO_IPA_MS_MPU_CFG_XPU3_UMR_GCR3_OUTM(m,v) \
+        out_dword_masked_ns(HWIO_IPA_MS_MPU_CFG_XPU3_UMR_GCR3_ADDR,m,v,HWIO_IPA_MS_MPU_CFG_XPU3_UMR_GCR3_IN)
+#define HWIO_IPA_MS_MPU_CFG_XPU3_UMR_GCR3_UMR_SECURE_ACCESS_LOCK_BMSK                  0x1
+#define HWIO_IPA_MS_MPU_CFG_XPU3_UMR_GCR3_UMR_SECURE_ACCESS_LOCK_SHFT                  0x0
+
+#define HWIO_IPA_MS_MPU_CFG_XPU3_UMR_CR0_ADDR                                   (IPA_MS_MPU_CFG_SNOC_IPA_MS_MPU_CFG_REG_BASE      + 0x00000310)
+#define HWIO_IPA_MS_MPU_CFG_XPU3_UMR_CR0_PHYS                                   (IPA_MS_MPU_CFG_SNOC_IPA_MS_MPU_CFG_REG_BASE_PHYS + 0x00000310)
+#define HWIO_IPA_MS_MPU_CFG_XPU3_UMR_CR0_OFFS                                   (IPA_MS_MPU_CFG_SNOC_IPA_MS_MPU_CFG_REG_BASE_OFFS + 0x00000310)
+#define HWIO_IPA_MS_MPU_CFG_XPU3_UMR_CR0_RMSK                                          0x1
+#define HWIO_IPA_MS_MPU_CFG_XPU3_UMR_CR0_ATTR                                          0x3
+#define HWIO_IPA_MS_MPU_CFG_XPU3_UMR_CR0_IN          \
+        in_dword_masked(HWIO_IPA_MS_MPU_CFG_XPU3_UMR_CR0_ADDR, HWIO_IPA_MS_MPU_CFG_XPU3_UMR_CR0_RMSK)
+#define HWIO_IPA_MS_MPU_CFG_XPU3_UMR_CR0_INM(m)      \
+        in_dword_masked(HWIO_IPA_MS_MPU_CFG_XPU3_UMR_CR0_ADDR, m)
+#define HWIO_IPA_MS_MPU_CFG_XPU3_UMR_CR0_OUT(v)      \
+        out_dword(HWIO_IPA_MS_MPU_CFG_XPU3_UMR_CR0_ADDR,v)
+#define HWIO_IPA_MS_MPU_CFG_XPU3_UMR_CR0_OUTM(m,v) \
+        out_dword_masked_ns(HWIO_IPA_MS_MPU_CFG_XPU3_UMR_CR0_ADDR,m,v,HWIO_IPA_MS_MPU_CFG_XPU3_UMR_CR0_IN)
+#define HWIO_IPA_MS_MPU_CFG_XPU3_UMR_CR0_UMRSCLRDEN_APPS_BMSK                          0x1
+#define HWIO_IPA_MS_MPU_CFG_XPU3_UMR_CR0_UMRSCLRDEN_APPS_SHFT                          0x0
+
+#define HWIO_IPA_MS_MPU_CFG_XPU3_UMR_CR1_ADDR                                   (IPA_MS_MPU_CFG_SNOC_IPA_MS_MPU_CFG_REG_BASE      + 0x00000314)
+#define HWIO_IPA_MS_MPU_CFG_XPU3_UMR_CR1_PHYS                                   (IPA_MS_MPU_CFG_SNOC_IPA_MS_MPU_CFG_REG_BASE_PHYS + 0x00000314)
+#define HWIO_IPA_MS_MPU_CFG_XPU3_UMR_CR1_OFFS                                   (IPA_MS_MPU_CFG_SNOC_IPA_MS_MPU_CFG_REG_BASE_OFFS + 0x00000314)
+#define HWIO_IPA_MS_MPU_CFG_XPU3_UMR_CR1_RMSK                                          0xf
+#define HWIO_IPA_MS_MPU_CFG_XPU3_UMR_CR1_ATTR                                          0x3
+#define HWIO_IPA_MS_MPU_CFG_XPU3_UMR_CR1_IN          \
+        in_dword_masked(HWIO_IPA_MS_MPU_CFG_XPU3_UMR_CR1_ADDR, HWIO_IPA_MS_MPU_CFG_XPU3_UMR_CR1_RMSK)
+#define HWIO_IPA_MS_MPU_CFG_XPU3_UMR_CR1_INM(m)      \
+        in_dword_masked(HWIO_IPA_MS_MPU_CFG_XPU3_UMR_CR1_ADDR, m)
+#define HWIO_IPA_MS_MPU_CFG_XPU3_UMR_CR1_OUT(v)      \
+        out_dword(HWIO_IPA_MS_MPU_CFG_XPU3_UMR_CR1_ADDR,v)
+#define HWIO_IPA_MS_MPU_CFG_XPU3_UMR_CR1_OUTM(m,v) \
+        out_dword_masked_ns(HWIO_IPA_MS_MPU_CFG_XPU3_UMR_CR1_ADDR,m,v,HWIO_IPA_MS_MPU_CFG_XPU3_UMR_CR1_IN)
+#define HWIO_IPA_MS_MPU_CFG_XPU3_UMR_CR1_ARM_QC_APPROACH_BMSK                          0x8
+#define HWIO_IPA_MS_MPU_CFG_XPU3_UMR_CR1_ARM_QC_APPROACH_SHFT                          0x3
+#define HWIO_IPA_MS_MPU_CFG_XPU3_UMR_CR1_UMRCLRDEN_BMSK                                0x7
+#define HWIO_IPA_MS_MPU_CFG_XPU3_UMR_CR1_UMRCLRDEN_SHFT                                0x0
+
+#define HWIO_IPA_MS_MPU_CFG_XPU3_UMR_CR2_ADDR                                   (IPA_MS_MPU_CFG_SNOC_IPA_MS_MPU_CFG_REG_BASE      + 0x00000318)
+#define HWIO_IPA_MS_MPU_CFG_XPU3_UMR_CR2_PHYS                                   (IPA_MS_MPU_CFG_SNOC_IPA_MS_MPU_CFG_REG_BASE_PHYS + 0x00000318)
+#define HWIO_IPA_MS_MPU_CFG_XPU3_UMR_CR2_OFFS                                   (IPA_MS_MPU_CFG_SNOC_IPA_MS_MPU_CFG_REG_BASE_OFFS + 0x00000318)
+#define HWIO_IPA_MS_MPU_CFG_XPU3_UMR_CR2_RMSK                                          0x1
+#define HWIO_IPA_MS_MPU_CFG_XPU3_UMR_CR2_ATTR                                          0x3
+#define HWIO_IPA_MS_MPU_CFG_XPU3_UMR_CR2_IN          \
+        in_dword_masked(HWIO_IPA_MS_MPU_CFG_XPU3_UMR_CR2_ADDR, HWIO_IPA_MS_MPU_CFG_XPU3_UMR_CR2_RMSK)
+#define HWIO_IPA_MS_MPU_CFG_XPU3_UMR_CR2_INM(m)      \
+        in_dword_masked(HWIO_IPA_MS_MPU_CFG_XPU3_UMR_CR2_ADDR, m)
+#define HWIO_IPA_MS_MPU_CFG_XPU3_UMR_CR2_OUT(v)      \
+        out_dword(HWIO_IPA_MS_MPU_CFG_XPU3_UMR_CR2_ADDR,v)
+#define HWIO_IPA_MS_MPU_CFG_XPU3_UMR_CR2_OUTM(m,v) \
+        out_dword_masked_ns(HWIO_IPA_MS_MPU_CFG_XPU3_UMR_CR2_ADDR,m,v,HWIO_IPA_MS_MPU_CFG_XPU3_UMR_CR2_IN)
+#define HWIO_IPA_MS_MPU_CFG_XPU3_UMR_CR2_UMRSCLWREN_APPS_BMSK                          0x1
+#define HWIO_IPA_MS_MPU_CFG_XPU3_UMR_CR2_UMRSCLWREN_APPS_SHFT                          0x0
+
+#define HWIO_IPA_MS_MPU_CFG_XPU3_UMR_CR3_ADDR                                   (IPA_MS_MPU_CFG_SNOC_IPA_MS_MPU_CFG_REG_BASE      + 0x0000031c)
+#define HWIO_IPA_MS_MPU_CFG_XPU3_UMR_CR3_PHYS                                   (IPA_MS_MPU_CFG_SNOC_IPA_MS_MPU_CFG_REG_BASE_PHYS + 0x0000031c)
+#define HWIO_IPA_MS_MPU_CFG_XPU3_UMR_CR3_OFFS                                   (IPA_MS_MPU_CFG_SNOC_IPA_MS_MPU_CFG_REG_BASE_OFFS + 0x0000031c)
+#define HWIO_IPA_MS_MPU_CFG_XPU3_UMR_CR3_RMSK                                          0x7
+#define HWIO_IPA_MS_MPU_CFG_XPU3_UMR_CR3_ATTR                                          0x3
+#define HWIO_IPA_MS_MPU_CFG_XPU3_UMR_CR3_IN          \
+        in_dword_masked(HWIO_IPA_MS_MPU_CFG_XPU3_UMR_CR3_ADDR, HWIO_IPA_MS_MPU_CFG_XPU3_UMR_CR3_RMSK)
+#define HWIO_IPA_MS_MPU_CFG_XPU3_UMR_CR3_INM(m)      \
+        in_dword_masked(HWIO_IPA_MS_MPU_CFG_XPU3_UMR_CR3_ADDR, m)
+#define HWIO_IPA_MS_MPU_CFG_XPU3_UMR_CR3_OUT(v)      \
+        out_dword(HWIO_IPA_MS_MPU_CFG_XPU3_UMR_CR3_ADDR,v)
+#define HWIO_IPA_MS_MPU_CFG_XPU3_UMR_CR3_OUTM(m,v) \
+        out_dword_masked_ns(HWIO_IPA_MS_MPU_CFG_XPU3_UMR_CR3_ADDR,m,v,HWIO_IPA_MS_MPU_CFG_XPU3_UMR_CR3_IN)
+#define HWIO_IPA_MS_MPU_CFG_XPU3_UMR_CR3_UMRCLWREN_BMSK                                0x7
+#define HWIO_IPA_MS_MPU_CFG_XPU3_UMR_CR3_UMRCLWREN_SHFT                                0x0
+
+#define HWIO_IPA_MS_MPU_CFG_XPU3_IDR3_ADDR                                      (IPA_MS_MPU_CFG_SNOC_IPA_MS_MPU_CFG_REG_BASE      + 0x000003ec)
+#define HWIO_IPA_MS_MPU_CFG_XPU3_IDR3_PHYS                                      (IPA_MS_MPU_CFG_SNOC_IPA_MS_MPU_CFG_REG_BASE_PHYS + 0x000003ec)
+#define HWIO_IPA_MS_MPU_CFG_XPU3_IDR3_OFFS                                      (IPA_MS_MPU_CFG_SNOC_IPA_MS_MPU_CFG_REG_BASE_OFFS + 0x000003ec)
+#define HWIO_IPA_MS_MPU_CFG_XPU3_IDR3_RMSK                                           0x3ff
+#define HWIO_IPA_MS_MPU_CFG_XPU3_IDR3_ATTR                                             0x1
+#define HWIO_IPA_MS_MPU_CFG_XPU3_IDR3_IN          \
+        in_dword_masked(HWIO_IPA_MS_MPU_CFG_XPU3_IDR3_ADDR, HWIO_IPA_MS_MPU_CFG_XPU3_IDR3_RMSK)
+#define HWIO_IPA_MS_MPU_CFG_XPU3_IDR3_INM(m)      \
+        in_dword_masked(HWIO_IPA_MS_MPU_CFG_XPU3_IDR3_ADDR, m)
+#define HWIO_IPA_MS_MPU_CFG_XPU3_IDR3_PT_BMSK                                        0x200
+#define HWIO_IPA_MS_MPU_CFG_XPU3_IDR3_PT_SHFT                                          0x9
+#define HWIO_IPA_MS_MPU_CFG_XPU3_IDR3_MV_BMSK                                        0x100
+#define HWIO_IPA_MS_MPU_CFG_XPU3_IDR3_MV_SHFT                                          0x8
+#define HWIO_IPA_MS_MPU_CFG_XPU3_IDR3_NVMID_BMSK                                      0xff
+#define HWIO_IPA_MS_MPU_CFG_XPU3_IDR3_NVMID_SHFT                                       0x0
+
+#define HWIO_IPA_MS_MPU_CFG_XPU3_IDR2_ADDR                                      (IPA_MS_MPU_CFG_SNOC_IPA_MS_MPU_CFG_REG_BASE      + 0x000003f0)
+#define HWIO_IPA_MS_MPU_CFG_XPU3_IDR2_PHYS                                      (IPA_MS_MPU_CFG_SNOC_IPA_MS_MPU_CFG_REG_BASE_PHYS + 0x000003f0)
+#define HWIO_IPA_MS_MPU_CFG_XPU3_IDR2_OFFS                                      (IPA_MS_MPU_CFG_SNOC_IPA_MS_MPU_CFG_REG_BASE_OFFS + 0x000003f0)
+#define HWIO_IPA_MS_MPU_CFG_XPU3_IDR2_RMSK                                      0xffffff0f
+#define HWIO_IPA_MS_MPU_CFG_XPU3_IDR2_ATTR                                             0x1
+#define HWIO_IPA_MS_MPU_CFG_XPU3_IDR2_IN          \
+        in_dword_masked(HWIO_IPA_MS_MPU_CFG_XPU3_IDR2_ADDR, HWIO_IPA_MS_MPU_CFG_XPU3_IDR2_RMSK)
+#define HWIO_IPA_MS_MPU_CFG_XPU3_IDR2_INM(m)      \
+        in_dword_masked(HWIO_IPA_MS_MPU_CFG_XPU3_IDR2_ADDR, m)
+#define HWIO_IPA_MS_MPU_CFG_XPU3_IDR2_NONSEC_EN_BMSK                            0xff000000
+#define HWIO_IPA_MS_MPU_CFG_XPU3_IDR2_NONSEC_EN_SHFT                                  0x18
+#define HWIO_IPA_MS_MPU_CFG_XPU3_IDR2_SEC_EN_BMSK                                 0xff0000
+#define HWIO_IPA_MS_MPU_CFG_XPU3_IDR2_SEC_EN_SHFT                                     0x10
+#define HWIO_IPA_MS_MPU_CFG_XPU3_IDR2_VMIDACR_EN_BMSK                               0xff00
+#define HWIO_IPA_MS_MPU_CFG_XPU3_IDR2_VMIDACR_EN_SHFT                                  0x8
+#define HWIO_IPA_MS_MPU_CFG_XPU3_IDR2_NUM_QAD_BMSK                                     0xf
+#define HWIO_IPA_MS_MPU_CFG_XPU3_IDR2_NUM_QAD_SHFT                                     0x0
+
+#define HWIO_IPA_MS_MPU_CFG_XPU3_IDR1_ADDR                                      (IPA_MS_MPU_CFG_SNOC_IPA_MS_MPU_CFG_REG_BASE      + 0x000003f4)
+#define HWIO_IPA_MS_MPU_CFG_XPU3_IDR1_PHYS                                      (IPA_MS_MPU_CFG_SNOC_IPA_MS_MPU_CFG_REG_BASE_PHYS + 0x000003f4)
+#define HWIO_IPA_MS_MPU_CFG_XPU3_IDR1_OFFS                                      (IPA_MS_MPU_CFG_SNOC_IPA_MS_MPU_CFG_REG_BASE_OFFS + 0x000003f4)
+#define HWIO_IPA_MS_MPU_CFG_XPU3_IDR1_RMSK                                      0x3f3f3f3f
+#define HWIO_IPA_MS_MPU_CFG_XPU3_IDR1_ATTR                                             0x1
+#define HWIO_IPA_MS_MPU_CFG_XPU3_IDR1_IN          \
+        in_dword_masked(HWIO_IPA_MS_MPU_CFG_XPU3_IDR1_ADDR, HWIO_IPA_MS_MPU_CFG_XPU3_IDR1_RMSK)
+#define HWIO_IPA_MS_MPU_CFG_XPU3_IDR1_INM(m)      \
+        in_dword_masked(HWIO_IPA_MS_MPU_CFG_XPU3_IDR1_ADDR, m)
+#define HWIO_IPA_MS_MPU_CFG_XPU3_IDR1_CLIENT_ADDR_WIDTH_BMSK                    0x3f000000
+#define HWIO_IPA_MS_MPU_CFG_XPU3_IDR1_CLIENT_ADDR_WIDTH_SHFT                          0x18
+#define HWIO_IPA_MS_MPU_CFG_XPU3_IDR1_CONFIG_ADDR_WIDTH_BMSK                      0x3f0000
+#define HWIO_IPA_MS_MPU_CFG_XPU3_IDR1_CONFIG_ADDR_WIDTH_SHFT                          0x10
+#define HWIO_IPA_MS_MPU_CFG_XPU3_IDR1_MSB_MPU_BMSK                                  0x3f00
+#define HWIO_IPA_MS_MPU_CFG_XPU3_IDR1_MSB_MPU_SHFT                                     0x8
+#define HWIO_IPA_MS_MPU_CFG_XPU3_IDR1_LSB_BMSK                                        0x3f
+#define HWIO_IPA_MS_MPU_CFG_XPU3_IDR1_LSB_SHFT                                         0x0
+
+#define HWIO_IPA_MS_MPU_CFG_XPU3_IDR0_ADDR                                      (IPA_MS_MPU_CFG_SNOC_IPA_MS_MPU_CFG_REG_BASE      + 0x000003f8)
+#define HWIO_IPA_MS_MPU_CFG_XPU3_IDR0_PHYS                                      (IPA_MS_MPU_CFG_SNOC_IPA_MS_MPU_CFG_REG_BASE_PHYS + 0x000003f8)
+#define HWIO_IPA_MS_MPU_CFG_XPU3_IDR0_OFFS                                      (IPA_MS_MPU_CFG_SNOC_IPA_MS_MPU_CFG_REG_BASE_OFFS + 0x000003f8)
+#define HWIO_IPA_MS_MPU_CFG_XPU3_IDR0_RMSK                                       0x3ff0073
+#define HWIO_IPA_MS_MPU_CFG_XPU3_IDR0_ATTR                                             0x1
+#define HWIO_IPA_MS_MPU_CFG_XPU3_IDR0_IN          \
+        in_dword_masked(HWIO_IPA_MS_MPU_CFG_XPU3_IDR0_ADDR, HWIO_IPA_MS_MPU_CFG_XPU3_IDR0_RMSK)
+#define HWIO_IPA_MS_MPU_CFG_XPU3_IDR0_INM(m)      \
+        in_dword_masked(HWIO_IPA_MS_MPU_CFG_XPU3_IDR0_ADDR, m)
+#define HWIO_IPA_MS_MPU_CFG_XPU3_IDR0_NRG_BMSK                                   0x3ff0000
+#define HWIO_IPA_MS_MPU_CFG_XPU3_IDR0_NRG_SHFT                                        0x10
+#define HWIO_IPA_MS_MPU_CFG_XPU3_IDR0_BLED_BMSK                                       0x40
+#define HWIO_IPA_MS_MPU_CFG_XPU3_IDR0_BLED_SHFT                                        0x6
+#define HWIO_IPA_MS_MPU_CFG_XPU3_IDR0_CLIENTREQ_HALT_ACK_HW_EN_BMSK                   0x20
+#define HWIO_IPA_MS_MPU_CFG_XPU3_IDR0_CLIENTREQ_HALT_ACK_HW_EN_SHFT                    0x5
+#define HWIO_IPA_MS_MPU_CFG_XPU3_IDR0_XPU_CLIENT_PIPELINE_EN_BMSK                     0x10
+#define HWIO_IPA_MS_MPU_CFG_XPU3_IDR0_XPU_CLIENT_PIPELINE_EN_SHFT                      0x4
+#define HWIO_IPA_MS_MPU_CFG_XPU3_IDR0_XPUTYPE_BMSK                                     0x3
+#define HWIO_IPA_MS_MPU_CFG_XPU3_IDR0_XPUTYPE_SHFT                                     0x0
+
+#define HWIO_IPA_MS_MPU_CFG_XPU3_REV_ADDR                                       (IPA_MS_MPU_CFG_SNOC_IPA_MS_MPU_CFG_REG_BASE      + 0x000003fc)
+#define HWIO_IPA_MS_MPU_CFG_XPU3_REV_PHYS                                       (IPA_MS_MPU_CFG_SNOC_IPA_MS_MPU_CFG_REG_BASE_PHYS + 0x000003fc)
+#define HWIO_IPA_MS_MPU_CFG_XPU3_REV_OFFS                                       (IPA_MS_MPU_CFG_SNOC_IPA_MS_MPU_CFG_REG_BASE_OFFS + 0x000003fc)
+#define HWIO_IPA_MS_MPU_CFG_XPU3_REV_RMSK                                       0xffffffff
+#define HWIO_IPA_MS_MPU_CFG_XPU3_REV_ATTR                                              0x1
+#define HWIO_IPA_MS_MPU_CFG_XPU3_REV_IN          \
+        in_dword_masked(HWIO_IPA_MS_MPU_CFG_XPU3_REV_ADDR, HWIO_IPA_MS_MPU_CFG_XPU3_REV_RMSK)
+#define HWIO_IPA_MS_MPU_CFG_XPU3_REV_INM(m)      \
+        in_dword_masked(HWIO_IPA_MS_MPU_CFG_XPU3_REV_ADDR, m)
+#define HWIO_IPA_MS_MPU_CFG_XPU3_REV_MAJOR_BMSK                                 0xf0000000
+#define HWIO_IPA_MS_MPU_CFG_XPU3_REV_MAJOR_SHFT                                       0x1c
+#define HWIO_IPA_MS_MPU_CFG_XPU3_REV_MINOR_BMSK                                  0xfff0000
+#define HWIO_IPA_MS_MPU_CFG_XPU3_REV_MINOR_SHFT                                       0x10
+#define HWIO_IPA_MS_MPU_CFG_XPU3_REV_STEP_BMSK                                      0xffff
+#define HWIO_IPA_MS_MPU_CFG_XPU3_REV_STEP_SHFT                                         0x0
+
+#define HWIO_IPA_MS_MPU_CFG_XPU3_LOG_MODE_DIS_ADDR                              (IPA_MS_MPU_CFG_SNOC_IPA_MS_MPU_CFG_REG_BASE      + 0x00000400)
+#define HWIO_IPA_MS_MPU_CFG_XPU3_LOG_MODE_DIS_PHYS                              (IPA_MS_MPU_CFG_SNOC_IPA_MS_MPU_CFG_REG_BASE_PHYS + 0x00000400)
+#define HWIO_IPA_MS_MPU_CFG_XPU3_LOG_MODE_DIS_OFFS                              (IPA_MS_MPU_CFG_SNOC_IPA_MS_MPU_CFG_REG_BASE_OFFS + 0x00000400)
+#define HWIO_IPA_MS_MPU_CFG_XPU3_LOG_MODE_DIS_RMSK                                     0x1
+#define HWIO_IPA_MS_MPU_CFG_XPU3_LOG_MODE_DIS_ATTR                                     0x3
+#define HWIO_IPA_MS_MPU_CFG_XPU3_LOG_MODE_DIS_IN          \
+        in_dword_masked(HWIO_IPA_MS_MPU_CFG_XPU3_LOG_MODE_DIS_ADDR, HWIO_IPA_MS_MPU_CFG_XPU3_LOG_MODE_DIS_RMSK)
+#define HWIO_IPA_MS_MPU_CFG_XPU3_LOG_MODE_DIS_INM(m)      \
+        in_dword_masked(HWIO_IPA_MS_MPU_CFG_XPU3_LOG_MODE_DIS_ADDR, m)
+#define HWIO_IPA_MS_MPU_CFG_XPU3_LOG_MODE_DIS_OUT(v)      \
+        out_dword(HWIO_IPA_MS_MPU_CFG_XPU3_LOG_MODE_DIS_ADDR,v)
+#define HWIO_IPA_MS_MPU_CFG_XPU3_LOG_MODE_DIS_OUTM(m,v) \
+        out_dword_masked_ns(HWIO_IPA_MS_MPU_CFG_XPU3_LOG_MODE_DIS_ADDR,m,v,HWIO_IPA_MS_MPU_CFG_XPU3_LOG_MODE_DIS_IN)
+#define HWIO_IPA_MS_MPU_CFG_XPU3_LOG_MODE_DIS_LOG_MODE_DIS_BMSK                        0x1
+#define HWIO_IPA_MS_MPU_CFG_XPU3_LOG_MODE_DIS_LOG_MODE_DIS_SHFT                        0x0
+
+#define HWIO_IPA_MS_MPU_CFG_XPU3_RGN_FREESTATUSr_ADDR(r)                        (IPA_MS_MPU_CFG_SNOC_IPA_MS_MPU_CFG_REG_BASE      + 0x00000500 + 0x4 * (r))
+#define HWIO_IPA_MS_MPU_CFG_XPU3_RGN_FREESTATUSr_PHYS(r)                        (IPA_MS_MPU_CFG_SNOC_IPA_MS_MPU_CFG_REG_BASE_PHYS + 0x00000500 + 0x4 * (r))
+#define HWIO_IPA_MS_MPU_CFG_XPU3_RGN_FREESTATUSr_OFFS(r)                        (IPA_MS_MPU_CFG_SNOC_IPA_MS_MPU_CFG_REG_BASE_OFFS + 0x00000500 + 0x4 * (r))
+#define HWIO_IPA_MS_MPU_CFG_XPU3_RGN_FREESTATUSr_RMSK                                0x3ff
+#define HWIO_IPA_MS_MPU_CFG_XPU3_RGN_FREESTATUSr_MAXr                                    0
+#define HWIO_IPA_MS_MPU_CFG_XPU3_RGN_FREESTATUSr_ATTR                                  0x1
+#define HWIO_IPA_MS_MPU_CFG_XPU3_RGN_FREESTATUSr_INI(r)        \
+        in_dword_masked(HWIO_IPA_MS_MPU_CFG_XPU3_RGN_FREESTATUSr_ADDR(r), HWIO_IPA_MS_MPU_CFG_XPU3_RGN_FREESTATUSr_RMSK)
+#define HWIO_IPA_MS_MPU_CFG_XPU3_RGN_FREESTATUSr_INMI(r,mask)    \
+        in_dword_masked(HWIO_IPA_MS_MPU_CFG_XPU3_RGN_FREESTATUSr_ADDR(r), mask)
+#define HWIO_IPA_MS_MPU_CFG_XPU3_RGN_FREESTATUSr_RGFREESTATUS_BMSK                   0x3ff
+#define HWIO_IPA_MS_MPU_CFG_XPU3_RGN_FREESTATUSr_RGFREESTATUS_SHFT                     0x0
+
+#define HWIO_IPA_MS_MPU_CFG_XPU3_SEAR0_ADDR                                     (IPA_MS_MPU_CFG_SNOC_IPA_MS_MPU_CFG_REG_BASE      + 0x00000800)
+#define HWIO_IPA_MS_MPU_CFG_XPU3_SEAR0_PHYS                                     (IPA_MS_MPU_CFG_SNOC_IPA_MS_MPU_CFG_REG_BASE_PHYS + 0x00000800)
+#define HWIO_IPA_MS_MPU_CFG_XPU3_SEAR0_OFFS                                     (IPA_MS_MPU_CFG_SNOC_IPA_MS_MPU_CFG_REG_BASE_OFFS + 0x00000800)
+#define HWIO_IPA_MS_MPU_CFG_XPU3_SEAR0_RMSK                                     0xffffffff
+#define HWIO_IPA_MS_MPU_CFG_XPU3_SEAR0_ATTR                                            0x1
+#define HWIO_IPA_MS_MPU_CFG_XPU3_SEAR0_IN          \
+        in_dword_masked(HWIO_IPA_MS_MPU_CFG_XPU3_SEAR0_ADDR, HWIO_IPA_MS_MPU_CFG_XPU3_SEAR0_RMSK)
+#define HWIO_IPA_MS_MPU_CFG_XPU3_SEAR0_INM(m)      \
+        in_dword_masked(HWIO_IPA_MS_MPU_CFG_XPU3_SEAR0_ADDR, m)
+#define HWIO_IPA_MS_MPU_CFG_XPU3_SEAR0_ADDR_31_0_BMSK                           0xffffffff
+#define HWIO_IPA_MS_MPU_CFG_XPU3_SEAR0_ADDR_31_0_SHFT                                  0x0
+
+#define HWIO_IPA_MS_MPU_CFG_XPU3_SESR_ADDR                                      (IPA_MS_MPU_CFG_SNOC_IPA_MS_MPU_CFG_REG_BASE      + 0x00000808)
+#define HWIO_IPA_MS_MPU_CFG_XPU3_SESR_PHYS                                      (IPA_MS_MPU_CFG_SNOC_IPA_MS_MPU_CFG_REG_BASE_PHYS + 0x00000808)
+#define HWIO_IPA_MS_MPU_CFG_XPU3_SESR_OFFS                                      (IPA_MS_MPU_CFG_SNOC_IPA_MS_MPU_CFG_REG_BASE_OFFS + 0x00000808)
+#define HWIO_IPA_MS_MPU_CFG_XPU3_SESR_RMSK                                             0xf
+#define HWIO_IPA_MS_MPU_CFG_XPU3_SESR_ATTR                                             0x3
+#define HWIO_IPA_MS_MPU_CFG_XPU3_SESR_IN          \
+        in_dword_masked(HWIO_IPA_MS_MPU_CFG_XPU3_SESR_ADDR, HWIO_IPA_MS_MPU_CFG_XPU3_SESR_RMSK)
+#define HWIO_IPA_MS_MPU_CFG_XPU3_SESR_INM(m)      \
+        in_dword_masked(HWIO_IPA_MS_MPU_CFG_XPU3_SESR_ADDR, m)
+#define HWIO_IPA_MS_MPU_CFG_XPU3_SESR_OUT(v)      \
+        out_dword(HWIO_IPA_MS_MPU_CFG_XPU3_SESR_ADDR,v)
+#define HWIO_IPA_MS_MPU_CFG_XPU3_SESR_OUTM(m,v) \
+        out_dword_masked_ns(HWIO_IPA_MS_MPU_CFG_XPU3_SESR_ADDR,m,v,HWIO_IPA_MS_MPU_CFG_XPU3_SESR_IN)
+#define HWIO_IPA_MS_MPU_CFG_XPU3_SESR_CLMULTI_BMSK                                     0x8
+#define HWIO_IPA_MS_MPU_CFG_XPU3_SESR_CLMULTI_SHFT                                     0x3
+#define HWIO_IPA_MS_MPU_CFG_XPU3_SESR_CFGMULTI_BMSK                                    0x4
+#define HWIO_IPA_MS_MPU_CFG_XPU3_SESR_CFGMULTI_SHFT                                    0x2
+#define HWIO_IPA_MS_MPU_CFG_XPU3_SESR_CLIENT_BMSK                                      0x2
+#define HWIO_IPA_MS_MPU_CFG_XPU3_SESR_CLIENT_SHFT                                      0x1
+#define HWIO_IPA_MS_MPU_CFG_XPU3_SESR_CFG_BMSK                                         0x1
+#define HWIO_IPA_MS_MPU_CFG_XPU3_SESR_CFG_SHFT                                         0x0
+
+#define HWIO_IPA_MS_MPU_CFG_XPU3_SESRRESTORE_ADDR                               (IPA_MS_MPU_CFG_SNOC_IPA_MS_MPU_CFG_REG_BASE      + 0x0000080c)
+#define HWIO_IPA_MS_MPU_CFG_XPU3_SESRRESTORE_PHYS                               (IPA_MS_MPU_CFG_SNOC_IPA_MS_MPU_CFG_REG_BASE_PHYS + 0x0000080c)
+#define HWIO_IPA_MS_MPU_CFG_XPU3_SESRRESTORE_OFFS                               (IPA_MS_MPU_CFG_SNOC_IPA_MS_MPU_CFG_REG_BASE_OFFS + 0x0000080c)
+#define HWIO_IPA_MS_MPU_CFG_XPU3_SESRRESTORE_RMSK                                      0xf
+#define HWIO_IPA_MS_MPU_CFG_XPU3_SESRRESTORE_ATTR                                      0x3
+#define HWIO_IPA_MS_MPU_CFG_XPU3_SESRRESTORE_IN          \
+        in_dword_masked(HWIO_IPA_MS_MPU_CFG_XPU3_SESRRESTORE_ADDR, HWIO_IPA_MS_MPU_CFG_XPU3_SESRRESTORE_RMSK)
+#define HWIO_IPA_MS_MPU_CFG_XPU3_SESRRESTORE_INM(m)      \
+        in_dword_masked(HWIO_IPA_MS_MPU_CFG_XPU3_SESRRESTORE_ADDR, m)
+#define HWIO_IPA_MS_MPU_CFG_XPU3_SESRRESTORE_OUT(v)      \
+        out_dword(HWIO_IPA_MS_MPU_CFG_XPU3_SESRRESTORE_ADDR,v)
+#define HWIO_IPA_MS_MPU_CFG_XPU3_SESRRESTORE_OUTM(m,v) \
+        out_dword_masked_ns(HWIO_IPA_MS_MPU_CFG_XPU3_SESRRESTORE_ADDR,m,v,HWIO_IPA_MS_MPU_CFG_XPU3_SESRRESTORE_IN)
+#define HWIO_IPA_MS_MPU_CFG_XPU3_SESRRESTORE_CLMULTI_BMSK                              0x8
+#define HWIO_IPA_MS_MPU_CFG_XPU3_SESRRESTORE_CLMULTI_SHFT                              0x3
+#define HWIO_IPA_MS_MPU_CFG_XPU3_SESRRESTORE_CFGMULTI_BMSK                             0x4
+#define HWIO_IPA_MS_MPU_CFG_XPU3_SESRRESTORE_CFGMULTI_SHFT                             0x2
+#define HWIO_IPA_MS_MPU_CFG_XPU3_SESRRESTORE_CLIENT_BMSK                               0x2
+#define HWIO_IPA_MS_MPU_CFG_XPU3_SESRRESTORE_CLIENT_SHFT                               0x1
+#define HWIO_IPA_MS_MPU_CFG_XPU3_SESRRESTORE_CFG_BMSK                                  0x1
+#define HWIO_IPA_MS_MPU_CFG_XPU3_SESRRESTORE_CFG_SHFT                                  0x0
+
+#define HWIO_IPA_MS_MPU_CFG_XPU3_SESYNR0_ADDR                                   (IPA_MS_MPU_CFG_SNOC_IPA_MS_MPU_CFG_REG_BASE      + 0x00000810)
+#define HWIO_IPA_MS_MPU_CFG_XPU3_SESYNR0_PHYS                                   (IPA_MS_MPU_CFG_SNOC_IPA_MS_MPU_CFG_REG_BASE_PHYS + 0x00000810)
+#define HWIO_IPA_MS_MPU_CFG_XPU3_SESYNR0_OFFS                                   (IPA_MS_MPU_CFG_SNOC_IPA_MS_MPU_CFG_REG_BASE_OFFS + 0x00000810)
+#define HWIO_IPA_MS_MPU_CFG_XPU3_SESYNR0_RMSK                                   0x67ffff0f
+#define HWIO_IPA_MS_MPU_CFG_XPU3_SESYNR0_ATTR                                          0x1
+#define HWIO_IPA_MS_MPU_CFG_XPU3_SESYNR0_IN          \
+        in_dword_masked(HWIO_IPA_MS_MPU_CFG_XPU3_SESYNR0_ADDR, HWIO_IPA_MS_MPU_CFG_XPU3_SESYNR0_RMSK)
+#define HWIO_IPA_MS_MPU_CFG_XPU3_SESYNR0_INM(m)      \
+        in_dword_masked(HWIO_IPA_MS_MPU_CFG_XPU3_SESYNR0_ADDR, m)
+#define HWIO_IPA_MS_MPU_CFG_XPU3_SESYNR0_AC_BMSK                                0x40000000
+#define HWIO_IPA_MS_MPU_CFG_XPU3_SESYNR0_AC_SHFT                                      0x1e
+#define HWIO_IPA_MS_MPU_CFG_XPU3_SESYNR0_BURSTLEN_BMSK                          0x20000000
+#define HWIO_IPA_MS_MPU_CFG_XPU3_SESYNR0_BURSTLEN_SHFT                                0x1d
+#define HWIO_IPA_MS_MPU_CFG_XPU3_SESYNR0_ASIZE_BMSK                              0x7000000
+#define HWIO_IPA_MS_MPU_CFG_XPU3_SESYNR0_ASIZE_SHFT                                   0x18
+#define HWIO_IPA_MS_MPU_CFG_XPU3_SESYNR0_ALEN_BMSK                                0xff0000
+#define HWIO_IPA_MS_MPU_CFG_XPU3_SESYNR0_ALEN_SHFT                                    0x10
+#define HWIO_IPA_MS_MPU_CFG_XPU3_SESYNR0_QAD_BMSK                                   0xff00
+#define HWIO_IPA_MS_MPU_CFG_XPU3_SESYNR0_QAD_SHFT                                      0x8
+#define HWIO_IPA_MS_MPU_CFG_XPU3_SESYNR0_XPRIV_BMSK                                    0x8
+#define HWIO_IPA_MS_MPU_CFG_XPU3_SESYNR0_XPRIV_SHFT                                    0x3
+#define HWIO_IPA_MS_MPU_CFG_XPU3_SESYNR0_XINST_BMSK                                    0x4
+#define HWIO_IPA_MS_MPU_CFG_XPU3_SESYNR0_XINST_SHFT                                    0x2
+#define HWIO_IPA_MS_MPU_CFG_XPU3_SESYNR0_AWRITE_BMSK                                   0x2
+#define HWIO_IPA_MS_MPU_CFG_XPU3_SESYNR0_AWRITE_SHFT                                   0x1
+#define HWIO_IPA_MS_MPU_CFG_XPU3_SESYNR0_XPROTNS_BMSK                                  0x1
+#define HWIO_IPA_MS_MPU_CFG_XPU3_SESYNR0_XPROTNS_SHFT                                  0x0
+
+#define HWIO_IPA_MS_MPU_CFG_XPU3_SESYNR1_ADDR                                   (IPA_MS_MPU_CFG_SNOC_IPA_MS_MPU_CFG_REG_BASE      + 0x00000814)
+#define HWIO_IPA_MS_MPU_CFG_XPU3_SESYNR1_PHYS                                   (IPA_MS_MPU_CFG_SNOC_IPA_MS_MPU_CFG_REG_BASE_PHYS + 0x00000814)
+#define HWIO_IPA_MS_MPU_CFG_XPU3_SESYNR1_OFFS                                   (IPA_MS_MPU_CFG_SNOC_IPA_MS_MPU_CFG_REG_BASE_OFFS + 0x00000814)
+#define HWIO_IPA_MS_MPU_CFG_XPU3_SESYNR1_RMSK                                   0xffffffff
+#define HWIO_IPA_MS_MPU_CFG_XPU3_SESYNR1_ATTR                                          0x1
+#define HWIO_IPA_MS_MPU_CFG_XPU3_SESYNR1_IN          \
+        in_dword_masked(HWIO_IPA_MS_MPU_CFG_XPU3_SESYNR1_ADDR, HWIO_IPA_MS_MPU_CFG_XPU3_SESYNR1_RMSK)
+#define HWIO_IPA_MS_MPU_CFG_XPU3_SESYNR1_INM(m)      \
+        in_dword_masked(HWIO_IPA_MS_MPU_CFG_XPU3_SESYNR1_ADDR, m)
+#define HWIO_IPA_MS_MPU_CFG_XPU3_SESYNR1_TID_BMSK                               0xff000000
+#define HWIO_IPA_MS_MPU_CFG_XPU3_SESYNR1_TID_SHFT                                     0x18
+#define HWIO_IPA_MS_MPU_CFG_XPU3_SESYNR1_VMID_BMSK                                0xff0000
+#define HWIO_IPA_MS_MPU_CFG_XPU3_SESYNR1_VMID_SHFT                                    0x10
+#define HWIO_IPA_MS_MPU_CFG_XPU3_SESYNR1_BID_BMSK                                   0xe000
+#define HWIO_IPA_MS_MPU_CFG_XPU3_SESYNR1_BID_SHFT                                      0xd
+#define HWIO_IPA_MS_MPU_CFG_XPU3_SESYNR1_PID_BMSK                                   0x1f00
+#define HWIO_IPA_MS_MPU_CFG_XPU3_SESYNR1_PID_SHFT                                      0x8
+#define HWIO_IPA_MS_MPU_CFG_XPU3_SESYNR1_MID_BMSK                                     0xff
+#define HWIO_IPA_MS_MPU_CFG_XPU3_SESYNR1_MID_SHFT                                      0x0
+
+#define HWIO_IPA_MS_MPU_CFG_XPU3_SESYNR2_ADDR                                   (IPA_MS_MPU_CFG_SNOC_IPA_MS_MPU_CFG_REG_BASE      + 0x00000818)
+#define HWIO_IPA_MS_MPU_CFG_XPU3_SESYNR2_PHYS                                   (IPA_MS_MPU_CFG_SNOC_IPA_MS_MPU_CFG_REG_BASE_PHYS + 0x00000818)
+#define HWIO_IPA_MS_MPU_CFG_XPU3_SESYNR2_OFFS                                   (IPA_MS_MPU_CFG_SNOC_IPA_MS_MPU_CFG_REG_BASE_OFFS + 0x00000818)
+#define HWIO_IPA_MS_MPU_CFG_XPU3_SESYNR2_RMSK                                   0xffffff87
+#define HWIO_IPA_MS_MPU_CFG_XPU3_SESYNR2_ATTR                                          0x1
+#define HWIO_IPA_MS_MPU_CFG_XPU3_SESYNR2_IN          \
+        in_dword_masked(HWIO_IPA_MS_MPU_CFG_XPU3_SESYNR2_ADDR, HWIO_IPA_MS_MPU_CFG_XPU3_SESYNR2_RMSK)
+#define HWIO_IPA_MS_MPU_CFG_XPU3_SESYNR2_INM(m)      \
+        in_dword_masked(HWIO_IPA_MS_MPU_CFG_XPU3_SESYNR2_ADDR, m)
+#define HWIO_IPA_MS_MPU_CFG_XPU3_SESYNR2_BAR_BMSK                               0xc0000000
+#define HWIO_IPA_MS_MPU_CFG_XPU3_SESYNR2_BAR_SHFT                                     0x1e
+#define HWIO_IPA_MS_MPU_CFG_XPU3_SESYNR2_BURST_BMSK                             0x20000000
+#define HWIO_IPA_MS_MPU_CFG_XPU3_SESYNR2_BURST_SHFT                                   0x1d
+#define HWIO_IPA_MS_MPU_CFG_XPU3_SESYNR2_CACHEABLE_BMSK                         0x10000000
+#define HWIO_IPA_MS_MPU_CFG_XPU3_SESYNR2_CACHEABLE_SHFT                               0x1c
+#define HWIO_IPA_MS_MPU_CFG_XPU3_SESYNR2_DEVICE_BMSK                             0x8000000
+#define HWIO_IPA_MS_MPU_CFG_XPU3_SESYNR2_DEVICE_SHFT                                  0x1b
+#define HWIO_IPA_MS_MPU_CFG_XPU3_SESYNR2_DEVICE_TYPE_BMSK                        0x6000000
+#define HWIO_IPA_MS_MPU_CFG_XPU3_SESYNR2_DEVICE_TYPE_SHFT                             0x19
+#define HWIO_IPA_MS_MPU_CFG_XPU3_SESYNR2_EARLYWRRESP_BMSK                        0x1000000
+#define HWIO_IPA_MS_MPU_CFG_XPU3_SESYNR2_EARLYWRRESP_SHFT                             0x18
+#define HWIO_IPA_MS_MPU_CFG_XPU3_SESYNR2_ERROR_BMSK                               0x800000
+#define HWIO_IPA_MS_MPU_CFG_XPU3_SESYNR2_ERROR_SHFT                                   0x17
+#define HWIO_IPA_MS_MPU_CFG_XPU3_SESYNR2_EXCLUSIVE_BMSK                           0x400000
+#define HWIO_IPA_MS_MPU_CFG_XPU3_SESYNR2_EXCLUSIVE_SHFT                               0x16
+#define HWIO_IPA_MS_MPU_CFG_XPU3_SESYNR2_FULL_BMSK                                0x200000
+#define HWIO_IPA_MS_MPU_CFG_XPU3_SESYNR2_FULL_SHFT                                    0x15
+#define HWIO_IPA_MS_MPU_CFG_XPU3_SESYNR2_SHARED_BMSK                              0x100000
+#define HWIO_IPA_MS_MPU_CFG_XPU3_SESYNR2_SHARED_SHFT                                  0x14
+#define HWIO_IPA_MS_MPU_CFG_XPU3_SESYNR2_WRITETHROUGH_BMSK                         0x80000
+#define HWIO_IPA_MS_MPU_CFG_XPU3_SESYNR2_WRITETHROUGH_SHFT                            0x13
+#define HWIO_IPA_MS_MPU_CFG_XPU3_SESYNR2_INNERNOALLOCATE_BMSK                      0x40000
+#define HWIO_IPA_MS_MPU_CFG_XPU3_SESYNR2_INNERNOALLOCATE_SHFT                         0x12
+#define HWIO_IPA_MS_MPU_CFG_XPU3_SESYNR2_INNERCACHEABLE_BMSK                       0x20000
+#define HWIO_IPA_MS_MPU_CFG_XPU3_SESYNR2_INNERCACHEABLE_SHFT                          0x11
+#define HWIO_IPA_MS_MPU_CFG_XPU3_SESYNR2_INNERSHARED_BMSK                          0x10000
+#define HWIO_IPA_MS_MPU_CFG_XPU3_SESYNR2_INNERSHARED_SHFT                             0x10
+#define HWIO_IPA_MS_MPU_CFG_XPU3_SESYNR2_INNERTRANSIENT_BMSK                        0x8000
+#define HWIO_IPA_MS_MPU_CFG_XPU3_SESYNR2_INNERTRANSIENT_SHFT                           0xf
+#define HWIO_IPA_MS_MPU_CFG_XPU3_SESYNR2_INNERWRITETHROUGH_BMSK                     0x4000
+#define HWIO_IPA_MS_MPU_CFG_XPU3_SESYNR2_INNERWRITETHROUGH_SHFT                        0xe
+#define HWIO_IPA_MS_MPU_CFG_XPU3_SESYNR2_PORTMREL_BMSK                              0x2000
+#define HWIO_IPA_MS_MPU_CFG_XPU3_SESYNR2_PORTMREL_SHFT                                 0xd
+#define HWIO_IPA_MS_MPU_CFG_XPU3_SESYNR2_ORDEREDRD_BMSK                             0x1000
+#define HWIO_IPA_MS_MPU_CFG_XPU3_SESYNR2_ORDEREDRD_SHFT                                0xc
+#define HWIO_IPA_MS_MPU_CFG_XPU3_SESYNR2_ORDEREDWR_BMSK                              0x800
+#define HWIO_IPA_MS_MPU_CFG_XPU3_SESYNR2_ORDEREDWR_SHFT                                0xb
+#define HWIO_IPA_MS_MPU_CFG_XPU3_SESYNR2_OOORD_BMSK                                  0x400
+#define HWIO_IPA_MS_MPU_CFG_XPU3_SESYNR2_OOORD_SHFT                                    0xa
+#define HWIO_IPA_MS_MPU_CFG_XPU3_SESYNR2_OOOWR_BMSK                                  0x200
+#define HWIO_IPA_MS_MPU_CFG_XPU3_SESYNR2_OOOWR_SHFT                                    0x9
+#define HWIO_IPA_MS_MPU_CFG_XPU3_SESYNR2_NOALLOCATE_BMSK                             0x100
+#define HWIO_IPA_MS_MPU_CFG_XPU3_SESYNR2_NOALLOCATE_SHFT                               0x8
+#define HWIO_IPA_MS_MPU_CFG_XPU3_SESYNR2_TRANSIENT_BMSK                               0x80
+#define HWIO_IPA_MS_MPU_CFG_XPU3_SESYNR2_TRANSIENT_SHFT                                0x7
+#define HWIO_IPA_MS_MPU_CFG_XPU3_SESYNR2_MEMTYPE_BMSK                                  0x7
+#define HWIO_IPA_MS_MPU_CFG_XPU3_SESYNR2_MEMTYPE_SHFT                                  0x0
+
+#define HWIO_IPA_MS_MPU_CFG_XPU3_SEAR1_ADDR                                     (IPA_MS_MPU_CFG_SNOC_IPA_MS_MPU_CFG_REG_BASE      + 0x00000804)
+#define HWIO_IPA_MS_MPU_CFG_XPU3_SEAR1_PHYS                                     (IPA_MS_MPU_CFG_SNOC_IPA_MS_MPU_CFG_REG_BASE_PHYS + 0x00000804)
+#define HWIO_IPA_MS_MPU_CFG_XPU3_SEAR1_OFFS                                     (IPA_MS_MPU_CFG_SNOC_IPA_MS_MPU_CFG_REG_BASE_OFFS + 0x00000804)
+#define HWIO_IPA_MS_MPU_CFG_XPU3_SEAR1_RMSK                                     0xffffffff
+#define HWIO_IPA_MS_MPU_CFG_XPU3_SEAR1_ATTR                                            0x1
+#define HWIO_IPA_MS_MPU_CFG_XPU3_SEAR1_IN          \
+        in_dword_masked(HWIO_IPA_MS_MPU_CFG_XPU3_SEAR1_ADDR, HWIO_IPA_MS_MPU_CFG_XPU3_SEAR1_RMSK)
+#define HWIO_IPA_MS_MPU_CFG_XPU3_SEAR1_INM(m)      \
+        in_dword_masked(HWIO_IPA_MS_MPU_CFG_XPU3_SEAR1_ADDR, m)
+#define HWIO_IPA_MS_MPU_CFG_XPU3_SEAR1_ADDR_63_32_BMSK                          0xffffffff
+#define HWIO_IPA_MS_MPU_CFG_XPU3_SEAR1_ADDR_63_32_SHFT                                 0x0
+
+#define HWIO_IPA_MS_MPU_CFG_XPU3_SESYNR3_ADDR                                   (IPA_MS_MPU_CFG_SNOC_IPA_MS_MPU_CFG_REG_BASE      + 0x0000081c)
+#define HWIO_IPA_MS_MPU_CFG_XPU3_SESYNR3_PHYS                                   (IPA_MS_MPU_CFG_SNOC_IPA_MS_MPU_CFG_REG_BASE_PHYS + 0x0000081c)
+#define HWIO_IPA_MS_MPU_CFG_XPU3_SESYNR3_OFFS                                   (IPA_MS_MPU_CFG_SNOC_IPA_MS_MPU_CFG_REG_BASE_OFFS + 0x0000081c)
+#define HWIO_IPA_MS_MPU_CFG_XPU3_SESYNR3_RMSK                                       0xffff
+#define HWIO_IPA_MS_MPU_CFG_XPU3_SESYNR3_ATTR                                          0x1
+#define HWIO_IPA_MS_MPU_CFG_XPU3_SESYNR3_IN          \
+        in_dword_masked(HWIO_IPA_MS_MPU_CFG_XPU3_SESYNR3_ADDR, HWIO_IPA_MS_MPU_CFG_XPU3_SESYNR3_RMSK)
+#define HWIO_IPA_MS_MPU_CFG_XPU3_SESYNR3_INM(m)      \
+        in_dword_masked(HWIO_IPA_MS_MPU_CFG_XPU3_SESYNR3_ADDR, m)
+#define HWIO_IPA_MS_MPU_CFG_XPU3_SESYNR3_SEC_AD_RG_MATCH_BMSK                       0xff00
+#define HWIO_IPA_MS_MPU_CFG_XPU3_SESYNR3_SEC_AD_RG_MATCH_SHFT                          0x8
+#define HWIO_IPA_MS_MPU_CFG_XPU3_SESYNR3_NONSEC_AD_RG_MATCH_BMSK                      0xff
+#define HWIO_IPA_MS_MPU_CFG_XPU3_SESYNR3_NONSEC_AD_RG_MATCH_SHFT                       0x0
+
+#define HWIO_IPA_MS_MPU_CFG_XPU3_SESYNR4_ADDR                                   (IPA_MS_MPU_CFG_SNOC_IPA_MS_MPU_CFG_REG_BASE      + 0x00000820)
+#define HWIO_IPA_MS_MPU_CFG_XPU3_SESYNR4_PHYS                                   (IPA_MS_MPU_CFG_SNOC_IPA_MS_MPU_CFG_REG_BASE_PHYS + 0x00000820)
+#define HWIO_IPA_MS_MPU_CFG_XPU3_SESYNR4_OFFS                                   (IPA_MS_MPU_CFG_SNOC_IPA_MS_MPU_CFG_REG_BASE_OFFS + 0x00000820)
+#define HWIO_IPA_MS_MPU_CFG_XPU3_SESYNR4_RMSK                                    0x3ffffff
+#define HWIO_IPA_MS_MPU_CFG_XPU3_SESYNR4_ATTR                                          0x1
+#define HWIO_IPA_MS_MPU_CFG_XPU3_SESYNR4_IN          \
+        in_dword_masked(HWIO_IPA_MS_MPU_CFG_XPU3_SESYNR4_ADDR, HWIO_IPA_MS_MPU_CFG_XPU3_SESYNR4_RMSK)
+#define HWIO_IPA_MS_MPU_CFG_XPU3_SESYNR4_INM(m)      \
+        in_dword_masked(HWIO_IPA_MS_MPU_CFG_XPU3_SESYNR4_ADDR, m)
+#define HWIO_IPA_MS_MPU_CFG_XPU3_SESYNR4_ACACHEOPTYPE_BMSK                       0x3c00000
+#define HWIO_IPA_MS_MPU_CFG_XPU3_SESYNR4_ACACHEOPTYPE_SHFT                            0x16
+#define HWIO_IPA_MS_MPU_CFG_XPU3_SESYNR4_ASID_BMSK                                0x3e0000
+#define HWIO_IPA_MS_MPU_CFG_XPU3_SESYNR4_ASID_SHFT                                    0x11
+#define HWIO_IPA_MS_MPU_CFG_XPU3_SESYNR4_ACGRANULETRANS_BMSK                       0x10000
+#define HWIO_IPA_MS_MPU_CFG_XPU3_SESYNR4_ACGRANULETRANS_SHFT                          0x10
+#define HWIO_IPA_MS_MPU_CFG_XPU3_SESYNR4_AUATTR_BMSK                                0xffff
+#define HWIO_IPA_MS_MPU_CFG_XPU3_SESYNR4_AUATTR_SHFT                                   0x0
+
+#define HWIO_IPA_MS_MPU_CFG_XPU3_RGN_START0_SSHADOW_ADDR                        (IPA_MS_MPU_CFG_SNOC_IPA_MS_MPU_CFG_REG_BASE      + 0x00000830)
+#define HWIO_IPA_MS_MPU_CFG_XPU3_RGN_START0_SSHADOW_PHYS                        (IPA_MS_MPU_CFG_SNOC_IPA_MS_MPU_CFG_REG_BASE_PHYS + 0x00000830)
+#define HWIO_IPA_MS_MPU_CFG_XPU3_RGN_START0_SSHADOW_OFFS                        (IPA_MS_MPU_CFG_SNOC_IPA_MS_MPU_CFG_REG_BASE_OFFS + 0x00000830)
+#define HWIO_IPA_MS_MPU_CFG_XPU3_RGN_START0_SSHADOW_RMSK                        0xfffff000
+#define HWIO_IPA_MS_MPU_CFG_XPU3_RGN_START0_SSHADOW_ATTR                               0x3
+#define HWIO_IPA_MS_MPU_CFG_XPU3_RGN_START0_SSHADOW_IN          \
+        in_dword_masked(HWIO_IPA_MS_MPU_CFG_XPU3_RGN_START0_SSHADOW_ADDR, HWIO_IPA_MS_MPU_CFG_XPU3_RGN_START0_SSHADOW_RMSK)
+#define HWIO_IPA_MS_MPU_CFG_XPU3_RGN_START0_SSHADOW_INM(m)      \
+        in_dword_masked(HWIO_IPA_MS_MPU_CFG_XPU3_RGN_START0_SSHADOW_ADDR, m)
+#define HWIO_IPA_MS_MPU_CFG_XPU3_RGN_START0_SSHADOW_OUT(v)      \
+        out_dword(HWIO_IPA_MS_MPU_CFG_XPU3_RGN_START0_SSHADOW_ADDR,v)
+#define HWIO_IPA_MS_MPU_CFG_XPU3_RGN_START0_SSHADOW_OUTM(m,v) \
+        out_dword_masked_ns(HWIO_IPA_MS_MPU_CFG_XPU3_RGN_START0_SSHADOW_ADDR,m,v,HWIO_IPA_MS_MPU_CFG_XPU3_RGN_START0_SSHADOW_IN)
+#define HWIO_IPA_MS_MPU_CFG_XPU3_RGN_START0_SSHADOW_ADDR_31_0_BMSK              0xfffff000
+#define HWIO_IPA_MS_MPU_CFG_XPU3_RGN_START0_SSHADOW_ADDR_31_0_SHFT                     0xc
+
+#define HWIO_IPA_MS_MPU_CFG_XPU3_RGN_END0_SSHADOW_ADDR                          (IPA_MS_MPU_CFG_SNOC_IPA_MS_MPU_CFG_REG_BASE      + 0x00000838)
+#define HWIO_IPA_MS_MPU_CFG_XPU3_RGN_END0_SSHADOW_PHYS                          (IPA_MS_MPU_CFG_SNOC_IPA_MS_MPU_CFG_REG_BASE_PHYS + 0x00000838)
+#define HWIO_IPA_MS_MPU_CFG_XPU3_RGN_END0_SSHADOW_OFFS                          (IPA_MS_MPU_CFG_SNOC_IPA_MS_MPU_CFG_REG_BASE_OFFS + 0x00000838)
+#define HWIO_IPA_MS_MPU_CFG_XPU3_RGN_END0_SSHADOW_RMSK                          0xfffff000
+#define HWIO_IPA_MS_MPU_CFG_XPU3_RGN_END0_SSHADOW_ATTR                                 0x3
+#define HWIO_IPA_MS_MPU_CFG_XPU3_RGN_END0_SSHADOW_IN          \
+        in_dword_masked(HWIO_IPA_MS_MPU_CFG_XPU3_RGN_END0_SSHADOW_ADDR, HWIO_IPA_MS_MPU_CFG_XPU3_RGN_END0_SSHADOW_RMSK)
+#define HWIO_IPA_MS_MPU_CFG_XPU3_RGN_END0_SSHADOW_INM(m)      \
+        in_dword_masked(HWIO_IPA_MS_MPU_CFG_XPU3_RGN_END0_SSHADOW_ADDR, m)
+#define HWIO_IPA_MS_MPU_CFG_XPU3_RGN_END0_SSHADOW_OUT(v)      \
+        out_dword(HWIO_IPA_MS_MPU_CFG_XPU3_RGN_END0_SSHADOW_ADDR,v)
+#define HWIO_IPA_MS_MPU_CFG_XPU3_RGN_END0_SSHADOW_OUTM(m,v) \
+        out_dword_masked_ns(HWIO_IPA_MS_MPU_CFG_XPU3_RGN_END0_SSHADOW_ADDR,m,v,HWIO_IPA_MS_MPU_CFG_XPU3_RGN_END0_SSHADOW_IN)
+#define HWIO_IPA_MS_MPU_CFG_XPU3_RGN_END0_SSHADOW_ADDR_31_0_BMSK                0xfffff000
+#define HWIO_IPA_MS_MPU_CFG_XPU3_RGN_END0_SSHADOW_ADDR_31_0_SHFT                       0xc
+
+#define HWIO_IPA_MS_MPU_CFG_XPU3_EAR0_ADDR                                      (IPA_MS_MPU_CFG_SNOC_IPA_MS_MPU_CFG_REG_BASE      + 0x00000880)
+#define HWIO_IPA_MS_MPU_CFG_XPU3_EAR0_PHYS                                      (IPA_MS_MPU_CFG_SNOC_IPA_MS_MPU_CFG_REG_BASE_PHYS + 0x00000880)
+#define HWIO_IPA_MS_MPU_CFG_XPU3_EAR0_OFFS                                      (IPA_MS_MPU_CFG_SNOC_IPA_MS_MPU_CFG_REG_BASE_OFFS + 0x00000880)
+#define HWIO_IPA_MS_MPU_CFG_XPU3_EAR0_RMSK                                      0xffffffff
+#define HWIO_IPA_MS_MPU_CFG_XPU3_EAR0_ATTR                                             0x1
+#define HWIO_IPA_MS_MPU_CFG_XPU3_EAR0_IN          \
+        in_dword_masked(HWIO_IPA_MS_MPU_CFG_XPU3_EAR0_ADDR, HWIO_IPA_MS_MPU_CFG_XPU3_EAR0_RMSK)
+#define HWIO_IPA_MS_MPU_CFG_XPU3_EAR0_INM(m)      \
+        in_dword_masked(HWIO_IPA_MS_MPU_CFG_XPU3_EAR0_ADDR, m)
+#define HWIO_IPA_MS_MPU_CFG_XPU3_EAR0_ADDR_31_0_BMSK                            0xffffffff
+#define HWIO_IPA_MS_MPU_CFG_XPU3_EAR0_ADDR_31_0_SHFT                                   0x0
+
+#define HWIO_IPA_MS_MPU_CFG_XPU3_ESR_ADDR                                       (IPA_MS_MPU_CFG_SNOC_IPA_MS_MPU_CFG_REG_BASE      + 0x00000888)
+#define HWIO_IPA_MS_MPU_CFG_XPU3_ESR_PHYS                                       (IPA_MS_MPU_CFG_SNOC_IPA_MS_MPU_CFG_REG_BASE_PHYS + 0x00000888)
+#define HWIO_IPA_MS_MPU_CFG_XPU3_ESR_OFFS                                       (IPA_MS_MPU_CFG_SNOC_IPA_MS_MPU_CFG_REG_BASE_OFFS + 0x00000888)
+#define HWIO_IPA_MS_MPU_CFG_XPU3_ESR_RMSK                                              0xf
+#define HWIO_IPA_MS_MPU_CFG_XPU3_ESR_ATTR                                              0x3
+#define HWIO_IPA_MS_MPU_CFG_XPU3_ESR_IN          \
+        in_dword_masked(HWIO_IPA_MS_MPU_CFG_XPU3_ESR_ADDR, HWIO_IPA_MS_MPU_CFG_XPU3_ESR_RMSK)
+#define HWIO_IPA_MS_MPU_CFG_XPU3_ESR_INM(m)      \
+        in_dword_masked(HWIO_IPA_MS_MPU_CFG_XPU3_ESR_ADDR, m)
+#define HWIO_IPA_MS_MPU_CFG_XPU3_ESR_OUT(v)      \
+        out_dword(HWIO_IPA_MS_MPU_CFG_XPU3_ESR_ADDR,v)
+#define HWIO_IPA_MS_MPU_CFG_XPU3_ESR_OUTM(m,v) \
+        out_dword_masked_ns(HWIO_IPA_MS_MPU_CFG_XPU3_ESR_ADDR,m,v,HWIO_IPA_MS_MPU_CFG_XPU3_ESR_IN)
+#define HWIO_IPA_MS_MPU_CFG_XPU3_ESR_CLMULTI_BMSK                                      0x8
+#define HWIO_IPA_MS_MPU_CFG_XPU3_ESR_CLMULTI_SHFT                                      0x3
+#define HWIO_IPA_MS_MPU_CFG_XPU3_ESR_CFGMULTI_BMSK                                     0x4
+#define HWIO_IPA_MS_MPU_CFG_XPU3_ESR_CFGMULTI_SHFT                                     0x2
+#define HWIO_IPA_MS_MPU_CFG_XPU3_ESR_CLIENT_BMSK                                       0x2
+#define HWIO_IPA_MS_MPU_CFG_XPU3_ESR_CLIENT_SHFT                                       0x1
+#define HWIO_IPA_MS_MPU_CFG_XPU3_ESR_CFG_BMSK                                          0x1
+#define HWIO_IPA_MS_MPU_CFG_XPU3_ESR_CFG_SHFT                                          0x0
+
+#define HWIO_IPA_MS_MPU_CFG_XPU3_ESRRESTORE_ADDR                                (IPA_MS_MPU_CFG_SNOC_IPA_MS_MPU_CFG_REG_BASE      + 0x0000088c)
+#define HWIO_IPA_MS_MPU_CFG_XPU3_ESRRESTORE_PHYS                                (IPA_MS_MPU_CFG_SNOC_IPA_MS_MPU_CFG_REG_BASE_PHYS + 0x0000088c)
+#define HWIO_IPA_MS_MPU_CFG_XPU3_ESRRESTORE_OFFS                                (IPA_MS_MPU_CFG_SNOC_IPA_MS_MPU_CFG_REG_BASE_OFFS + 0x0000088c)
+#define HWIO_IPA_MS_MPU_CFG_XPU3_ESRRESTORE_RMSK                                       0xf
+#define HWIO_IPA_MS_MPU_CFG_XPU3_ESRRESTORE_ATTR                                       0x3
+#define HWIO_IPA_MS_MPU_CFG_XPU3_ESRRESTORE_IN          \
+        in_dword_masked(HWIO_IPA_MS_MPU_CFG_XPU3_ESRRESTORE_ADDR, HWIO_IPA_MS_MPU_CFG_XPU3_ESRRESTORE_RMSK)
+#define HWIO_IPA_MS_MPU_CFG_XPU3_ESRRESTORE_INM(m)      \
+        in_dword_masked(HWIO_IPA_MS_MPU_CFG_XPU3_ESRRESTORE_ADDR, m)
+#define HWIO_IPA_MS_MPU_CFG_XPU3_ESRRESTORE_OUT(v)      \
+        out_dword(HWIO_IPA_MS_MPU_CFG_XPU3_ESRRESTORE_ADDR,v)
+#define HWIO_IPA_MS_MPU_CFG_XPU3_ESRRESTORE_OUTM(m,v) \
+        out_dword_masked_ns(HWIO_IPA_MS_MPU_CFG_XPU3_ESRRESTORE_ADDR,m,v,HWIO_IPA_MS_MPU_CFG_XPU3_ESRRESTORE_IN)
+#define HWIO_IPA_MS_MPU_CFG_XPU3_ESRRESTORE_CLMULTI_BMSK                               0x8
+#define HWIO_IPA_MS_MPU_CFG_XPU3_ESRRESTORE_CLMULTI_SHFT                               0x3
+#define HWIO_IPA_MS_MPU_CFG_XPU3_ESRRESTORE_CFGMULTI_BMSK                              0x4
+#define HWIO_IPA_MS_MPU_CFG_XPU3_ESRRESTORE_CFGMULTI_SHFT                              0x2
+#define HWIO_IPA_MS_MPU_CFG_XPU3_ESRRESTORE_CLIENT_BMSK                                0x2
+#define HWIO_IPA_MS_MPU_CFG_XPU3_ESRRESTORE_CLIENT_SHFT                                0x1
+#define HWIO_IPA_MS_MPU_CFG_XPU3_ESRRESTORE_CFG_BMSK                                   0x1
+#define HWIO_IPA_MS_MPU_CFG_XPU3_ESRRESTORE_CFG_SHFT                                   0x0
+
+#define HWIO_IPA_MS_MPU_CFG_XPU3_ESYNR0_ADDR                                    (IPA_MS_MPU_CFG_SNOC_IPA_MS_MPU_CFG_REG_BASE      + 0x00000890)
+#define HWIO_IPA_MS_MPU_CFG_XPU3_ESYNR0_PHYS                                    (IPA_MS_MPU_CFG_SNOC_IPA_MS_MPU_CFG_REG_BASE_PHYS + 0x00000890)
+#define HWIO_IPA_MS_MPU_CFG_XPU3_ESYNR0_OFFS                                    (IPA_MS_MPU_CFG_SNOC_IPA_MS_MPU_CFG_REG_BASE_OFFS + 0x00000890)
+#define HWIO_IPA_MS_MPU_CFG_XPU3_ESYNR0_RMSK                                    0x67ffff0f
+#define HWIO_IPA_MS_MPU_CFG_XPU3_ESYNR0_ATTR                                           0x1
+#define HWIO_IPA_MS_MPU_CFG_XPU3_ESYNR0_IN          \
+        in_dword_masked(HWIO_IPA_MS_MPU_CFG_XPU3_ESYNR0_ADDR, HWIO_IPA_MS_MPU_CFG_XPU3_ESYNR0_RMSK)
+#define HWIO_IPA_MS_MPU_CFG_XPU3_ESYNR0_INM(m)      \
+        in_dword_masked(HWIO_IPA_MS_MPU_CFG_XPU3_ESYNR0_ADDR, m)
+#define HWIO_IPA_MS_MPU_CFG_XPU3_ESYNR0_AC_BMSK                                 0x40000000
+#define HWIO_IPA_MS_MPU_CFG_XPU3_ESYNR0_AC_SHFT                                       0x1e
+#define HWIO_IPA_MS_MPU_CFG_XPU3_ESYNR0_BURSTLEN_BMSK                           0x20000000
+#define HWIO_IPA_MS_MPU_CFG_XPU3_ESYNR0_BURSTLEN_SHFT                                 0x1d
+#define HWIO_IPA_MS_MPU_CFG_XPU3_ESYNR0_ASIZE_BMSK                               0x7000000
+#define HWIO_IPA_MS_MPU_CFG_XPU3_ESYNR0_ASIZE_SHFT                                    0x18
+#define HWIO_IPA_MS_MPU_CFG_XPU3_ESYNR0_ALEN_BMSK                                 0xff0000
+#define HWIO_IPA_MS_MPU_CFG_XPU3_ESYNR0_ALEN_SHFT                                     0x10
+#define HWIO_IPA_MS_MPU_CFG_XPU3_ESYNR0_QAD_BMSK                                    0xff00
+#define HWIO_IPA_MS_MPU_CFG_XPU3_ESYNR0_QAD_SHFT                                       0x8
+#define HWIO_IPA_MS_MPU_CFG_XPU3_ESYNR0_XPRIV_BMSK                                     0x8
+#define HWIO_IPA_MS_MPU_CFG_XPU3_ESYNR0_XPRIV_SHFT                                     0x3
+#define HWIO_IPA_MS_MPU_CFG_XPU3_ESYNR0_XINST_BMSK                                     0x4
+#define HWIO_IPA_MS_MPU_CFG_XPU3_ESYNR0_XINST_SHFT                                     0x2
+#define HWIO_IPA_MS_MPU_CFG_XPU3_ESYNR0_AWRITE_BMSK                                    0x2
+#define HWIO_IPA_MS_MPU_CFG_XPU3_ESYNR0_AWRITE_SHFT                                    0x1
+#define HWIO_IPA_MS_MPU_CFG_XPU3_ESYNR0_XPROTNS_BMSK                                   0x1
+#define HWIO_IPA_MS_MPU_CFG_XPU3_ESYNR0_XPROTNS_SHFT                                   0x0
+
+#define HWIO_IPA_MS_MPU_CFG_XPU3_ESYNR1_ADDR                                    (IPA_MS_MPU_CFG_SNOC_IPA_MS_MPU_CFG_REG_BASE      + 0x00000894)
+#define HWIO_IPA_MS_MPU_CFG_XPU3_ESYNR1_PHYS                                    (IPA_MS_MPU_CFG_SNOC_IPA_MS_MPU_CFG_REG_BASE_PHYS + 0x00000894)
+#define HWIO_IPA_MS_MPU_CFG_XPU3_ESYNR1_OFFS                                    (IPA_MS_MPU_CFG_SNOC_IPA_MS_MPU_CFG_REG_BASE_OFFS + 0x00000894)
+#define HWIO_IPA_MS_MPU_CFG_XPU3_ESYNR1_RMSK                                    0xffffffff
+#define HWIO_IPA_MS_MPU_CFG_XPU3_ESYNR1_ATTR                                           0x1
+#define HWIO_IPA_MS_MPU_CFG_XPU3_ESYNR1_IN          \
+        in_dword_masked(HWIO_IPA_MS_MPU_CFG_XPU3_ESYNR1_ADDR, HWIO_IPA_MS_MPU_CFG_XPU3_ESYNR1_RMSK)
+#define HWIO_IPA_MS_MPU_CFG_XPU3_ESYNR1_INM(m)      \
+        in_dword_masked(HWIO_IPA_MS_MPU_CFG_XPU3_ESYNR1_ADDR, m)
+#define HWIO_IPA_MS_MPU_CFG_XPU3_ESYNR1_TID_BMSK                                0xff000000
+#define HWIO_IPA_MS_MPU_CFG_XPU3_ESYNR1_TID_SHFT                                      0x18
+#define HWIO_IPA_MS_MPU_CFG_XPU3_ESYNR1_VMID_BMSK                                 0xff0000
+#define HWIO_IPA_MS_MPU_CFG_XPU3_ESYNR1_VMID_SHFT                                     0x10
+#define HWIO_IPA_MS_MPU_CFG_XPU3_ESYNR1_BID_BMSK                                    0xe000
+#define HWIO_IPA_MS_MPU_CFG_XPU3_ESYNR1_BID_SHFT                                       0xd
+#define HWIO_IPA_MS_MPU_CFG_XPU3_ESYNR1_PID_BMSK                                    0x1f00
+#define HWIO_IPA_MS_MPU_CFG_XPU3_ESYNR1_PID_SHFT                                       0x8
+#define HWIO_IPA_MS_MPU_CFG_XPU3_ESYNR1_MID_BMSK                                      0xff
+#define HWIO_IPA_MS_MPU_CFG_XPU3_ESYNR1_MID_SHFT                                       0x0
+
+#define HWIO_IPA_MS_MPU_CFG_XPU3_ESYNR2_ADDR                                    (IPA_MS_MPU_CFG_SNOC_IPA_MS_MPU_CFG_REG_BASE      + 0x00000898)
+#define HWIO_IPA_MS_MPU_CFG_XPU3_ESYNR2_PHYS                                    (IPA_MS_MPU_CFG_SNOC_IPA_MS_MPU_CFG_REG_BASE_PHYS + 0x00000898)
+#define HWIO_IPA_MS_MPU_CFG_XPU3_ESYNR2_OFFS                                    (IPA_MS_MPU_CFG_SNOC_IPA_MS_MPU_CFG_REG_BASE_OFFS + 0x00000898)
+#define HWIO_IPA_MS_MPU_CFG_XPU3_ESYNR2_RMSK                                    0xffffff87
+#define HWIO_IPA_MS_MPU_CFG_XPU3_ESYNR2_ATTR                                           0x1
+#define HWIO_IPA_MS_MPU_CFG_XPU3_ESYNR2_IN          \
+        in_dword_masked(HWIO_IPA_MS_MPU_CFG_XPU3_ESYNR2_ADDR, HWIO_IPA_MS_MPU_CFG_XPU3_ESYNR2_RMSK)
+#define HWIO_IPA_MS_MPU_CFG_XPU3_ESYNR2_INM(m)      \
+        in_dword_masked(HWIO_IPA_MS_MPU_CFG_XPU3_ESYNR2_ADDR, m)
+#define HWIO_IPA_MS_MPU_CFG_XPU3_ESYNR2_BAR_BMSK                                0xc0000000
+#define HWIO_IPA_MS_MPU_CFG_XPU3_ESYNR2_BAR_SHFT                                      0x1e
+#define HWIO_IPA_MS_MPU_CFG_XPU3_ESYNR2_BURST_BMSK                              0x20000000
+#define HWIO_IPA_MS_MPU_CFG_XPU3_ESYNR2_BURST_SHFT                                    0x1d
+#define HWIO_IPA_MS_MPU_CFG_XPU3_ESYNR2_CACHEABLE_BMSK                          0x10000000
+#define HWIO_IPA_MS_MPU_CFG_XPU3_ESYNR2_CACHEABLE_SHFT                                0x1c
+#define HWIO_IPA_MS_MPU_CFG_XPU3_ESYNR2_DEVICE_BMSK                              0x8000000
+#define HWIO_IPA_MS_MPU_CFG_XPU3_ESYNR2_DEVICE_SHFT                                   0x1b
+#define HWIO_IPA_MS_MPU_CFG_XPU3_ESYNR2_DEVICE_TYPE_BMSK                         0x6000000
+#define HWIO_IPA_MS_MPU_CFG_XPU3_ESYNR2_DEVICE_TYPE_SHFT                              0x19
+#define HWIO_IPA_MS_MPU_CFG_XPU3_ESYNR2_EARLYWRRESP_BMSK                         0x1000000
+#define HWIO_IPA_MS_MPU_CFG_XPU3_ESYNR2_EARLYWRRESP_SHFT                              0x18
+#define HWIO_IPA_MS_MPU_CFG_XPU3_ESYNR2_ERROR_BMSK                                0x800000
+#define HWIO_IPA_MS_MPU_CFG_XPU3_ESYNR2_ERROR_SHFT                                    0x17
+#define HWIO_IPA_MS_MPU_CFG_XPU3_ESYNR2_EXCLUSIVE_BMSK                            0x400000
+#define HWIO_IPA_MS_MPU_CFG_XPU3_ESYNR2_EXCLUSIVE_SHFT                                0x16
+#define HWIO_IPA_MS_MPU_CFG_XPU3_ESYNR2_FULL_BMSK                                 0x200000
+#define HWIO_IPA_MS_MPU_CFG_XPU3_ESYNR2_FULL_SHFT                                     0x15
+#define HWIO_IPA_MS_MPU_CFG_XPU3_ESYNR2_SHARED_BMSK                               0x100000
+#define HWIO_IPA_MS_MPU_CFG_XPU3_ESYNR2_SHARED_SHFT                                   0x14
+#define HWIO_IPA_MS_MPU_CFG_XPU3_ESYNR2_WRITETHROUGH_BMSK                          0x80000
+#define HWIO_IPA_MS_MPU_CFG_XPU3_ESYNR2_WRITETHROUGH_SHFT                             0x13
+#define HWIO_IPA_MS_MPU_CFG_XPU3_ESYNR2_INNERNOALLOCATE_BMSK                       0x40000
+#define HWIO_IPA_MS_MPU_CFG_XPU3_ESYNR2_INNERNOALLOCATE_SHFT                          0x12
+#define HWIO_IPA_MS_MPU_CFG_XPU3_ESYNR2_INNERCACHEABLE_BMSK                        0x20000
+#define HWIO_IPA_MS_MPU_CFG_XPU3_ESYNR2_INNERCACHEABLE_SHFT                           0x11
+#define HWIO_IPA_MS_MPU_CFG_XPU3_ESYNR2_INNERSHARED_BMSK                           0x10000
+#define HWIO_IPA_MS_MPU_CFG_XPU3_ESYNR2_INNERSHARED_SHFT                              0x10
+#define HWIO_IPA_MS_MPU_CFG_XPU3_ESYNR2_INNERTRANSIENT_BMSK                         0x8000
+#define HWIO_IPA_MS_MPU_CFG_XPU3_ESYNR2_INNERTRANSIENT_SHFT                            0xf
+#define HWIO_IPA_MS_MPU_CFG_XPU3_ESYNR2_INNERWRITETHROUGH_BMSK                      0x4000
+#define HWIO_IPA_MS_MPU_CFG_XPU3_ESYNR2_INNERWRITETHROUGH_SHFT                         0xe
+#define HWIO_IPA_MS_MPU_CFG_XPU3_ESYNR2_PORTMREL_BMSK                               0x2000
+#define HWIO_IPA_MS_MPU_CFG_XPU3_ESYNR2_PORTMREL_SHFT                                  0xd
+#define HWIO_IPA_MS_MPU_CFG_XPU3_ESYNR2_ORDEREDRD_BMSK                              0x1000
+#define HWIO_IPA_MS_MPU_CFG_XPU3_ESYNR2_ORDEREDRD_SHFT                                 0xc
+#define HWIO_IPA_MS_MPU_CFG_XPU3_ESYNR2_ORDEREDWR_BMSK                               0x800
+#define HWIO_IPA_MS_MPU_CFG_XPU3_ESYNR2_ORDEREDWR_SHFT                                 0xb
+#define HWIO_IPA_MS_MPU_CFG_XPU3_ESYNR2_OOORD_BMSK                                   0x400
+#define HWIO_IPA_MS_MPU_CFG_XPU3_ESYNR2_OOORD_SHFT                                     0xa
+#define HWIO_IPA_MS_MPU_CFG_XPU3_ESYNR2_OOOWR_BMSK                                   0x200
+#define HWIO_IPA_MS_MPU_CFG_XPU3_ESYNR2_OOOWR_SHFT                                     0x9
+#define HWIO_IPA_MS_MPU_CFG_XPU3_ESYNR2_NOALLOCATE_BMSK                              0x100
+#define HWIO_IPA_MS_MPU_CFG_XPU3_ESYNR2_NOALLOCATE_SHFT                                0x8
+#define HWIO_IPA_MS_MPU_CFG_XPU3_ESYNR2_TRANSIENT_BMSK                                0x80
+#define HWIO_IPA_MS_MPU_CFG_XPU3_ESYNR2_TRANSIENT_SHFT                                 0x7
+#define HWIO_IPA_MS_MPU_CFG_XPU3_ESYNR2_MEMTYPE_BMSK                                   0x7
+#define HWIO_IPA_MS_MPU_CFG_XPU3_ESYNR2_MEMTYPE_SHFT                                   0x0
+
+#define HWIO_IPA_MS_MPU_CFG_XPU3_EAR1_ADDR                                      (IPA_MS_MPU_CFG_SNOC_IPA_MS_MPU_CFG_REG_BASE      + 0x00000884)
+#define HWIO_IPA_MS_MPU_CFG_XPU3_EAR1_PHYS                                      (IPA_MS_MPU_CFG_SNOC_IPA_MS_MPU_CFG_REG_BASE_PHYS + 0x00000884)
+#define HWIO_IPA_MS_MPU_CFG_XPU3_EAR1_OFFS                                      (IPA_MS_MPU_CFG_SNOC_IPA_MS_MPU_CFG_REG_BASE_OFFS + 0x00000884)
+#define HWIO_IPA_MS_MPU_CFG_XPU3_EAR1_RMSK                                      0xffffffff
+#define HWIO_IPA_MS_MPU_CFG_XPU3_EAR1_ATTR                                             0x1
+#define HWIO_IPA_MS_MPU_CFG_XPU3_EAR1_IN          \
+        in_dword_masked(HWIO_IPA_MS_MPU_CFG_XPU3_EAR1_ADDR, HWIO_IPA_MS_MPU_CFG_XPU3_EAR1_RMSK)
+#define HWIO_IPA_MS_MPU_CFG_XPU3_EAR1_INM(m)      \
+        in_dword_masked(HWIO_IPA_MS_MPU_CFG_XPU3_EAR1_ADDR, m)
+#define HWIO_IPA_MS_MPU_CFG_XPU3_EAR1_ADDR_63_32_BMSK                           0xffffffff
+#define HWIO_IPA_MS_MPU_CFG_XPU3_EAR1_ADDR_63_32_SHFT                                  0x0
+
+#define HWIO_IPA_MS_MPU_CFG_XPU3_ESYNR3_ADDR                                    (IPA_MS_MPU_CFG_SNOC_IPA_MS_MPU_CFG_REG_BASE      + 0x0000089c)
+#define HWIO_IPA_MS_MPU_CFG_XPU3_ESYNR3_PHYS                                    (IPA_MS_MPU_CFG_SNOC_IPA_MS_MPU_CFG_REG_BASE_PHYS + 0x0000089c)
+#define HWIO_IPA_MS_MPU_CFG_XPU3_ESYNR3_OFFS                                    (IPA_MS_MPU_CFG_SNOC_IPA_MS_MPU_CFG_REG_BASE_OFFS + 0x0000089c)
+#define HWIO_IPA_MS_MPU_CFG_XPU3_ESYNR3_RMSK                                        0xffff
+#define HWIO_IPA_MS_MPU_CFG_XPU3_ESYNR3_ATTR                                           0x1
+#define HWIO_IPA_MS_MPU_CFG_XPU3_ESYNR3_IN          \
+        in_dword_masked(HWIO_IPA_MS_MPU_CFG_XPU3_ESYNR3_ADDR, HWIO_IPA_MS_MPU_CFG_XPU3_ESYNR3_RMSK)
+#define HWIO_IPA_MS_MPU_CFG_XPU3_ESYNR3_INM(m)      \
+        in_dword_masked(HWIO_IPA_MS_MPU_CFG_XPU3_ESYNR3_ADDR, m)
+#define HWIO_IPA_MS_MPU_CFG_XPU3_ESYNR3_SEC_AD_RG_MATCH_BMSK                        0xff00
+#define HWIO_IPA_MS_MPU_CFG_XPU3_ESYNR3_SEC_AD_RG_MATCH_SHFT                           0x8
+#define HWIO_IPA_MS_MPU_CFG_XPU3_ESYNR3_NONSEC_AD_RG_MATCH_BMSK                       0xff
+#define HWIO_IPA_MS_MPU_CFG_XPU3_ESYNR3_NONSEC_AD_RG_MATCH_SHFT                        0x0
+
+#define HWIO_IPA_MS_MPU_CFG_XPU3_ESYNR4_ADDR                                    (IPA_MS_MPU_CFG_SNOC_IPA_MS_MPU_CFG_REG_BASE      + 0x000008a0)
+#define HWIO_IPA_MS_MPU_CFG_XPU3_ESYNR4_PHYS                                    (IPA_MS_MPU_CFG_SNOC_IPA_MS_MPU_CFG_REG_BASE_PHYS + 0x000008a0)
+#define HWIO_IPA_MS_MPU_CFG_XPU3_ESYNR4_OFFS                                    (IPA_MS_MPU_CFG_SNOC_IPA_MS_MPU_CFG_REG_BASE_OFFS + 0x000008a0)
+#define HWIO_IPA_MS_MPU_CFG_XPU3_ESYNR4_RMSK                                     0x3ffffff
+#define HWIO_IPA_MS_MPU_CFG_XPU3_ESYNR4_ATTR                                           0x1
+#define HWIO_IPA_MS_MPU_CFG_XPU3_ESYNR4_IN          \
+        in_dword_masked(HWIO_IPA_MS_MPU_CFG_XPU3_ESYNR4_ADDR, HWIO_IPA_MS_MPU_CFG_XPU3_ESYNR4_RMSK)
+#define HWIO_IPA_MS_MPU_CFG_XPU3_ESYNR4_INM(m)      \
+        in_dword_masked(HWIO_IPA_MS_MPU_CFG_XPU3_ESYNR4_ADDR, m)
+#define HWIO_IPA_MS_MPU_CFG_XPU3_ESYNR4_ACACHEOPTYPE_BMSK                        0x3c00000
+#define HWIO_IPA_MS_MPU_CFG_XPU3_ESYNR4_ACACHEOPTYPE_SHFT                             0x16
+#define HWIO_IPA_MS_MPU_CFG_XPU3_ESYNR4_ASID_BMSK                                 0x3e0000
+#define HWIO_IPA_MS_MPU_CFG_XPU3_ESYNR4_ASID_SHFT                                     0x11
+#define HWIO_IPA_MS_MPU_CFG_XPU3_ESYNR4_ACGRANULETRANS_BMSK                        0x10000
+#define HWIO_IPA_MS_MPU_CFG_XPU3_ESYNR4_ACGRANULETRANS_SHFT                           0x10
+#define HWIO_IPA_MS_MPU_CFG_XPU3_ESYNR4_AUATTR_BMSK                                 0xffff
+#define HWIO_IPA_MS_MPU_CFG_XPU3_ESYNR4_AUATTR_SHFT                                    0x0
+
+#define HWIO_IPA_MS_MPU_CFG_XPU3_RGN_START0_SHADOW_ADDR                         (IPA_MS_MPU_CFG_SNOC_IPA_MS_MPU_CFG_REG_BASE      + 0x000008b0)
+#define HWIO_IPA_MS_MPU_CFG_XPU3_RGN_START0_SHADOW_PHYS                         (IPA_MS_MPU_CFG_SNOC_IPA_MS_MPU_CFG_REG_BASE_PHYS + 0x000008b0)
+#define HWIO_IPA_MS_MPU_CFG_XPU3_RGN_START0_SHADOW_OFFS                         (IPA_MS_MPU_CFG_SNOC_IPA_MS_MPU_CFG_REG_BASE_OFFS + 0x000008b0)
+#define HWIO_IPA_MS_MPU_CFG_XPU3_RGN_START0_SHADOW_RMSK                         0xfffff000
+#define HWIO_IPA_MS_MPU_CFG_XPU3_RGN_START0_SHADOW_ATTR                                0x3
+#define HWIO_IPA_MS_MPU_CFG_XPU3_RGN_START0_SHADOW_IN          \
+        in_dword_masked(HWIO_IPA_MS_MPU_CFG_XPU3_RGN_START0_SHADOW_ADDR, HWIO_IPA_MS_MPU_CFG_XPU3_RGN_START0_SHADOW_RMSK)
+#define HWIO_IPA_MS_MPU_CFG_XPU3_RGN_START0_SHADOW_INM(m)      \
+        in_dword_masked(HWIO_IPA_MS_MPU_CFG_XPU3_RGN_START0_SHADOW_ADDR, m)
+#define HWIO_IPA_MS_MPU_CFG_XPU3_RGN_START0_SHADOW_OUT(v)      \
+        out_dword(HWIO_IPA_MS_MPU_CFG_XPU3_RGN_START0_SHADOW_ADDR,v)
+#define HWIO_IPA_MS_MPU_CFG_XPU3_RGN_START0_SHADOW_OUTM(m,v) \
+        out_dword_masked_ns(HWIO_IPA_MS_MPU_CFG_XPU3_RGN_START0_SHADOW_ADDR,m,v,HWIO_IPA_MS_MPU_CFG_XPU3_RGN_START0_SHADOW_IN)
+#define HWIO_IPA_MS_MPU_CFG_XPU3_RGN_START0_SHADOW_ADDR_31_0_BMSK               0xfffff000
+#define HWIO_IPA_MS_MPU_CFG_XPU3_RGN_START0_SHADOW_ADDR_31_0_SHFT                      0xc
+
+#define HWIO_IPA_MS_MPU_CFG_XPU3_RGN_END0_SHADOW_ADDR                           (IPA_MS_MPU_CFG_SNOC_IPA_MS_MPU_CFG_REG_BASE      + 0x000008b8)
+#define HWIO_IPA_MS_MPU_CFG_XPU3_RGN_END0_SHADOW_PHYS                           (IPA_MS_MPU_CFG_SNOC_IPA_MS_MPU_CFG_REG_BASE_PHYS + 0x000008b8)
+#define HWIO_IPA_MS_MPU_CFG_XPU3_RGN_END0_SHADOW_OFFS                           (IPA_MS_MPU_CFG_SNOC_IPA_MS_MPU_CFG_REG_BASE_OFFS + 0x000008b8)
+#define HWIO_IPA_MS_MPU_CFG_XPU3_RGN_END0_SHADOW_RMSK                           0xfffff000
+#define HWIO_IPA_MS_MPU_CFG_XPU3_RGN_END0_SHADOW_ATTR                                  0x3
+#define HWIO_IPA_MS_MPU_CFG_XPU3_RGN_END0_SHADOW_IN          \
+        in_dword_masked(HWIO_IPA_MS_MPU_CFG_XPU3_RGN_END0_SHADOW_ADDR, HWIO_IPA_MS_MPU_CFG_XPU3_RGN_END0_SHADOW_RMSK)
+#define HWIO_IPA_MS_MPU_CFG_XPU3_RGN_END0_SHADOW_INM(m)      \
+        in_dword_masked(HWIO_IPA_MS_MPU_CFG_XPU3_RGN_END0_SHADOW_ADDR, m)
+#define HWIO_IPA_MS_MPU_CFG_XPU3_RGN_END0_SHADOW_OUT(v)      \
+        out_dword(HWIO_IPA_MS_MPU_CFG_XPU3_RGN_END0_SHADOW_ADDR,v)
+#define HWIO_IPA_MS_MPU_CFG_XPU3_RGN_END0_SHADOW_OUTM(m,v) \
+        out_dword_masked_ns(HWIO_IPA_MS_MPU_CFG_XPU3_RGN_END0_SHADOW_ADDR,m,v,HWIO_IPA_MS_MPU_CFG_XPU3_RGN_END0_SHADOW_IN)
+#define HWIO_IPA_MS_MPU_CFG_XPU3_RGN_END0_SHADOW_ADDR_31_0_BMSK                 0xfffff000
+#define HWIO_IPA_MS_MPU_CFG_XPU3_RGN_END0_SHADOW_ADDR_31_0_SHFT                        0xc
+
+#define HWIO_IPA_MS_MPU_CFG_XPU3_QAD0_EAR0_ADDR                                 (IPA_MS_MPU_CFG_SNOC_IPA_MS_MPU_CFG_REG_BASE      + 0x00000880)
+#define HWIO_IPA_MS_MPU_CFG_XPU3_QAD0_EAR0_PHYS                                 (IPA_MS_MPU_CFG_SNOC_IPA_MS_MPU_CFG_REG_BASE_PHYS + 0x00000880)
+#define HWIO_IPA_MS_MPU_CFG_XPU3_QAD0_EAR0_OFFS                                 (IPA_MS_MPU_CFG_SNOC_IPA_MS_MPU_CFG_REG_BASE_OFFS + 0x00000880)
+#define HWIO_IPA_MS_MPU_CFG_XPU3_QAD0_EAR0_RMSK                                 0xffffffff
+#define HWIO_IPA_MS_MPU_CFG_XPU3_QAD0_EAR0_ATTR                                        0x1
+#define HWIO_IPA_MS_MPU_CFG_XPU3_QAD0_EAR0_IN          \
+        in_dword_masked(HWIO_IPA_MS_MPU_CFG_XPU3_QAD0_EAR0_ADDR, HWIO_IPA_MS_MPU_CFG_XPU3_QAD0_EAR0_RMSK)
+#define HWIO_IPA_MS_MPU_CFG_XPU3_QAD0_EAR0_INM(m)      \
+        in_dword_masked(HWIO_IPA_MS_MPU_CFG_XPU3_QAD0_EAR0_ADDR, m)
+#define HWIO_IPA_MS_MPU_CFG_XPU3_QAD0_EAR0_ADDR_31_0_BMSK                       0xffffffff
+#define HWIO_IPA_MS_MPU_CFG_XPU3_QAD0_EAR0_ADDR_31_0_SHFT                              0x0
+
+#define HWIO_IPA_MS_MPU_CFG_XPU3_QAD0_ESR_ADDR                                  (IPA_MS_MPU_CFG_SNOC_IPA_MS_MPU_CFG_REG_BASE      + 0x00000888)
+#define HWIO_IPA_MS_MPU_CFG_XPU3_QAD0_ESR_PHYS                                  (IPA_MS_MPU_CFG_SNOC_IPA_MS_MPU_CFG_REG_BASE_PHYS + 0x00000888)
+#define HWIO_IPA_MS_MPU_CFG_XPU3_QAD0_ESR_OFFS                                  (IPA_MS_MPU_CFG_SNOC_IPA_MS_MPU_CFG_REG_BASE_OFFS + 0x00000888)
+#define HWIO_IPA_MS_MPU_CFG_XPU3_QAD0_ESR_RMSK                                         0xf
+#define HWIO_IPA_MS_MPU_CFG_XPU3_QAD0_ESR_ATTR                                         0x3
+#define HWIO_IPA_MS_MPU_CFG_XPU3_QAD0_ESR_IN          \
+        in_dword_masked(HWIO_IPA_MS_MPU_CFG_XPU3_QAD0_ESR_ADDR, HWIO_IPA_MS_MPU_CFG_XPU3_QAD0_ESR_RMSK)
+#define HWIO_IPA_MS_MPU_CFG_XPU3_QAD0_ESR_INM(m)      \
+        in_dword_masked(HWIO_IPA_MS_MPU_CFG_XPU3_QAD0_ESR_ADDR, m)
+#define HWIO_IPA_MS_MPU_CFG_XPU3_QAD0_ESR_OUT(v)      \
+        out_dword(HWIO_IPA_MS_MPU_CFG_XPU3_QAD0_ESR_ADDR,v)
+#define HWIO_IPA_MS_MPU_CFG_XPU3_QAD0_ESR_OUTM(m,v) \
+        out_dword_masked_ns(HWIO_IPA_MS_MPU_CFG_XPU3_QAD0_ESR_ADDR,m,v,HWIO_IPA_MS_MPU_CFG_XPU3_QAD0_ESR_IN)
+#define HWIO_IPA_MS_MPU_CFG_XPU3_QAD0_ESR_CLMULTI_BMSK                                 0x8
+#define HWIO_IPA_MS_MPU_CFG_XPU3_QAD0_ESR_CLMULTI_SHFT                                 0x3
+#define HWIO_IPA_MS_MPU_CFG_XPU3_QAD0_ESR_CFGMULTI_BMSK                                0x4
+#define HWIO_IPA_MS_MPU_CFG_XPU3_QAD0_ESR_CFGMULTI_SHFT                                0x2
+#define HWIO_IPA_MS_MPU_CFG_XPU3_QAD0_ESR_CLIENT_BMSK                                  0x2
+#define HWIO_IPA_MS_MPU_CFG_XPU3_QAD0_ESR_CLIENT_SHFT                                  0x1
+#define HWIO_IPA_MS_MPU_CFG_XPU3_QAD0_ESR_CFG_BMSK                                     0x1
+#define HWIO_IPA_MS_MPU_CFG_XPU3_QAD0_ESR_CFG_SHFT                                     0x0
+
+#define HWIO_IPA_MS_MPU_CFG_XPU3_QAD0_ESRRESTORE_ADDR                           (IPA_MS_MPU_CFG_SNOC_IPA_MS_MPU_CFG_REG_BASE      + 0x0000088c)
+#define HWIO_IPA_MS_MPU_CFG_XPU3_QAD0_ESRRESTORE_PHYS                           (IPA_MS_MPU_CFG_SNOC_IPA_MS_MPU_CFG_REG_BASE_PHYS + 0x0000088c)
+#define HWIO_IPA_MS_MPU_CFG_XPU3_QAD0_ESRRESTORE_OFFS                           (IPA_MS_MPU_CFG_SNOC_IPA_MS_MPU_CFG_REG_BASE_OFFS + 0x0000088c)
+#define HWIO_IPA_MS_MPU_CFG_XPU3_QAD0_ESRRESTORE_RMSK                                  0xf
+#define HWIO_IPA_MS_MPU_CFG_XPU3_QAD0_ESRRESTORE_ATTR                                  0x3
+#define HWIO_IPA_MS_MPU_CFG_XPU3_QAD0_ESRRESTORE_IN          \
+        in_dword_masked(HWIO_IPA_MS_MPU_CFG_XPU3_QAD0_ESRRESTORE_ADDR, HWIO_IPA_MS_MPU_CFG_XPU3_QAD0_ESRRESTORE_RMSK)
+#define HWIO_IPA_MS_MPU_CFG_XPU3_QAD0_ESRRESTORE_INM(m)      \
+        in_dword_masked(HWIO_IPA_MS_MPU_CFG_XPU3_QAD0_ESRRESTORE_ADDR, m)
+#define HWIO_IPA_MS_MPU_CFG_XPU3_QAD0_ESRRESTORE_OUT(v)      \
+        out_dword(HWIO_IPA_MS_MPU_CFG_XPU3_QAD0_ESRRESTORE_ADDR,v)
+#define HWIO_IPA_MS_MPU_CFG_XPU3_QAD0_ESRRESTORE_OUTM(m,v) \
+        out_dword_masked_ns(HWIO_IPA_MS_MPU_CFG_XPU3_QAD0_ESRRESTORE_ADDR,m,v,HWIO_IPA_MS_MPU_CFG_XPU3_QAD0_ESRRESTORE_IN)
+#define HWIO_IPA_MS_MPU_CFG_XPU3_QAD0_ESRRESTORE_CLMULTI_BMSK                          0x8
+#define HWIO_IPA_MS_MPU_CFG_XPU3_QAD0_ESRRESTORE_CLMULTI_SHFT                          0x3
+#define HWIO_IPA_MS_MPU_CFG_XPU3_QAD0_ESRRESTORE_CFGMULTI_BMSK                         0x4
+#define HWIO_IPA_MS_MPU_CFG_XPU3_QAD0_ESRRESTORE_CFGMULTI_SHFT                         0x2
+#define HWIO_IPA_MS_MPU_CFG_XPU3_QAD0_ESRRESTORE_CLIENT_BMSK                           0x2
+#define HWIO_IPA_MS_MPU_CFG_XPU3_QAD0_ESRRESTORE_CLIENT_SHFT                           0x1
+#define HWIO_IPA_MS_MPU_CFG_XPU3_QAD0_ESRRESTORE_CFG_BMSK                              0x1
+#define HWIO_IPA_MS_MPU_CFG_XPU3_QAD0_ESRRESTORE_CFG_SHFT                              0x0
+
+#define HWIO_IPA_MS_MPU_CFG_XPU3_QAD0_ESYNR0_ADDR                               (IPA_MS_MPU_CFG_SNOC_IPA_MS_MPU_CFG_REG_BASE      + 0x00000890)
+#define HWIO_IPA_MS_MPU_CFG_XPU3_QAD0_ESYNR0_PHYS                               (IPA_MS_MPU_CFG_SNOC_IPA_MS_MPU_CFG_REG_BASE_PHYS + 0x00000890)
+#define HWIO_IPA_MS_MPU_CFG_XPU3_QAD0_ESYNR0_OFFS                               (IPA_MS_MPU_CFG_SNOC_IPA_MS_MPU_CFG_REG_BASE_OFFS + 0x00000890)
+#define HWIO_IPA_MS_MPU_CFG_XPU3_QAD0_ESYNR0_RMSK                               0x67ffff0f
+#define HWIO_IPA_MS_MPU_CFG_XPU3_QAD0_ESYNR0_ATTR                                      0x1
+#define HWIO_IPA_MS_MPU_CFG_XPU3_QAD0_ESYNR0_IN          \
+        in_dword_masked(HWIO_IPA_MS_MPU_CFG_XPU3_QAD0_ESYNR0_ADDR, HWIO_IPA_MS_MPU_CFG_XPU3_QAD0_ESYNR0_RMSK)
+#define HWIO_IPA_MS_MPU_CFG_XPU3_QAD0_ESYNR0_INM(m)      \
+        in_dword_masked(HWIO_IPA_MS_MPU_CFG_XPU3_QAD0_ESYNR0_ADDR, m)
+#define HWIO_IPA_MS_MPU_CFG_XPU3_QAD0_ESYNR0_AC_BMSK                            0x40000000
+#define HWIO_IPA_MS_MPU_CFG_XPU3_QAD0_ESYNR0_AC_SHFT                                  0x1e
+#define HWIO_IPA_MS_MPU_CFG_XPU3_QAD0_ESYNR0_BURSTLEN_BMSK                      0x20000000
+#define HWIO_IPA_MS_MPU_CFG_XPU3_QAD0_ESYNR0_BURSTLEN_SHFT                            0x1d
+#define HWIO_IPA_MS_MPU_CFG_XPU3_QAD0_ESYNR0_ASIZE_BMSK                          0x7000000
+#define HWIO_IPA_MS_MPU_CFG_XPU3_QAD0_ESYNR0_ASIZE_SHFT                               0x18
+#define HWIO_IPA_MS_MPU_CFG_XPU3_QAD0_ESYNR0_ALEN_BMSK                            0xff0000
+#define HWIO_IPA_MS_MPU_CFG_XPU3_QAD0_ESYNR0_ALEN_SHFT                                0x10
+#define HWIO_IPA_MS_MPU_CFG_XPU3_QAD0_ESYNR0_QAD_BMSK                               0xff00
+#define HWIO_IPA_MS_MPU_CFG_XPU3_QAD0_ESYNR0_QAD_SHFT                                  0x8
+#define HWIO_IPA_MS_MPU_CFG_XPU3_QAD0_ESYNR0_XPRIV_BMSK                                0x8
+#define HWIO_IPA_MS_MPU_CFG_XPU3_QAD0_ESYNR0_XPRIV_SHFT                                0x3
+#define HWIO_IPA_MS_MPU_CFG_XPU3_QAD0_ESYNR0_XINST_BMSK                                0x4
+#define HWIO_IPA_MS_MPU_CFG_XPU3_QAD0_ESYNR0_XINST_SHFT                                0x2
+#define HWIO_IPA_MS_MPU_CFG_XPU3_QAD0_ESYNR0_AWRITE_BMSK                               0x2
+#define HWIO_IPA_MS_MPU_CFG_XPU3_QAD0_ESYNR0_AWRITE_SHFT                               0x1
+#define HWIO_IPA_MS_MPU_CFG_XPU3_QAD0_ESYNR0_XPROTNS_BMSK                              0x1
+#define HWIO_IPA_MS_MPU_CFG_XPU3_QAD0_ESYNR0_XPROTNS_SHFT                              0x0
+
+#define HWIO_IPA_MS_MPU_CFG_XPU3_QAD0_ESYNR1_ADDR                               (IPA_MS_MPU_CFG_SNOC_IPA_MS_MPU_CFG_REG_BASE      + 0x00000894)
+#define HWIO_IPA_MS_MPU_CFG_XPU3_QAD0_ESYNR1_PHYS                               (IPA_MS_MPU_CFG_SNOC_IPA_MS_MPU_CFG_REG_BASE_PHYS + 0x00000894)
+#define HWIO_IPA_MS_MPU_CFG_XPU3_QAD0_ESYNR1_OFFS                               (IPA_MS_MPU_CFG_SNOC_IPA_MS_MPU_CFG_REG_BASE_OFFS + 0x00000894)
+#define HWIO_IPA_MS_MPU_CFG_XPU3_QAD0_ESYNR1_RMSK                               0xffffffff
+#define HWIO_IPA_MS_MPU_CFG_XPU3_QAD0_ESYNR1_ATTR                                      0x1
+#define HWIO_IPA_MS_MPU_CFG_XPU3_QAD0_ESYNR1_IN          \
+        in_dword_masked(HWIO_IPA_MS_MPU_CFG_XPU3_QAD0_ESYNR1_ADDR, HWIO_IPA_MS_MPU_CFG_XPU3_QAD0_ESYNR1_RMSK)
+#define HWIO_IPA_MS_MPU_CFG_XPU3_QAD0_ESYNR1_INM(m)      \
+        in_dword_masked(HWIO_IPA_MS_MPU_CFG_XPU3_QAD0_ESYNR1_ADDR, m)
+#define HWIO_IPA_MS_MPU_CFG_XPU3_QAD0_ESYNR1_TID_BMSK                           0xff000000
+#define HWIO_IPA_MS_MPU_CFG_XPU3_QAD0_ESYNR1_TID_SHFT                                 0x18
+#define HWIO_IPA_MS_MPU_CFG_XPU3_QAD0_ESYNR1_VMID_BMSK                            0xff0000
+#define HWIO_IPA_MS_MPU_CFG_XPU3_QAD0_ESYNR1_VMID_SHFT                                0x10
+#define HWIO_IPA_MS_MPU_CFG_XPU3_QAD0_ESYNR1_BID_BMSK                               0xe000
+#define HWIO_IPA_MS_MPU_CFG_XPU3_QAD0_ESYNR1_BID_SHFT                                  0xd
+#define HWIO_IPA_MS_MPU_CFG_XPU3_QAD0_ESYNR1_PID_BMSK                               0x1f00
+#define HWIO_IPA_MS_MPU_CFG_XPU3_QAD0_ESYNR1_PID_SHFT                                  0x8
+#define HWIO_IPA_MS_MPU_CFG_XPU3_QAD0_ESYNR1_MID_BMSK                                 0xff
+#define HWIO_IPA_MS_MPU_CFG_XPU3_QAD0_ESYNR1_MID_SHFT                                  0x0
+
+#define HWIO_IPA_MS_MPU_CFG_XPU3_QAD0_ESYNR2_ADDR                               (IPA_MS_MPU_CFG_SNOC_IPA_MS_MPU_CFG_REG_BASE      + 0x00000898)
+#define HWIO_IPA_MS_MPU_CFG_XPU3_QAD0_ESYNR2_PHYS                               (IPA_MS_MPU_CFG_SNOC_IPA_MS_MPU_CFG_REG_BASE_PHYS + 0x00000898)
+#define HWIO_IPA_MS_MPU_CFG_XPU3_QAD0_ESYNR2_OFFS                               (IPA_MS_MPU_CFG_SNOC_IPA_MS_MPU_CFG_REG_BASE_OFFS + 0x00000898)
+#define HWIO_IPA_MS_MPU_CFG_XPU3_QAD0_ESYNR2_RMSK                               0xffffff87
+#define HWIO_IPA_MS_MPU_CFG_XPU3_QAD0_ESYNR2_ATTR                                      0x1
+#define HWIO_IPA_MS_MPU_CFG_XPU3_QAD0_ESYNR2_IN          \
+        in_dword_masked(HWIO_IPA_MS_MPU_CFG_XPU3_QAD0_ESYNR2_ADDR, HWIO_IPA_MS_MPU_CFG_XPU3_QAD0_ESYNR2_RMSK)
+#define HWIO_IPA_MS_MPU_CFG_XPU3_QAD0_ESYNR2_INM(m)      \
+        in_dword_masked(HWIO_IPA_MS_MPU_CFG_XPU3_QAD0_ESYNR2_ADDR, m)
+#define HWIO_IPA_MS_MPU_CFG_XPU3_QAD0_ESYNR2_BAR_BMSK                           0xc0000000
+#define HWIO_IPA_MS_MPU_CFG_XPU3_QAD0_ESYNR2_BAR_SHFT                                 0x1e
+#define HWIO_IPA_MS_MPU_CFG_XPU3_QAD0_ESYNR2_BURST_BMSK                         0x20000000
+#define HWIO_IPA_MS_MPU_CFG_XPU3_QAD0_ESYNR2_BURST_SHFT                               0x1d
+#define HWIO_IPA_MS_MPU_CFG_XPU3_QAD0_ESYNR2_CACHEABLE_BMSK                     0x10000000
+#define HWIO_IPA_MS_MPU_CFG_XPU3_QAD0_ESYNR2_CACHEABLE_SHFT                           0x1c
+#define HWIO_IPA_MS_MPU_CFG_XPU3_QAD0_ESYNR2_DEVICE_BMSK                         0x8000000
+#define HWIO_IPA_MS_MPU_CFG_XPU3_QAD0_ESYNR2_DEVICE_SHFT                              0x1b
+#define HWIO_IPA_MS_MPU_CFG_XPU3_QAD0_ESYNR2_DEVICE_TYPE_BMSK                    0x6000000
+#define HWIO_IPA_MS_MPU_CFG_XPU3_QAD0_ESYNR2_DEVICE_TYPE_SHFT                         0x19
+#define HWIO_IPA_MS_MPU_CFG_XPU3_QAD0_ESYNR2_EARLYWRRESP_BMSK                    0x1000000
+#define HWIO_IPA_MS_MPU_CFG_XPU3_QAD0_ESYNR2_EARLYWRRESP_SHFT                         0x18
+#define HWIO_IPA_MS_MPU_CFG_XPU3_QAD0_ESYNR2_ERROR_BMSK                           0x800000
+#define HWIO_IPA_MS_MPU_CFG_XPU3_QAD0_ESYNR2_ERROR_SHFT                               0x17
+#define HWIO_IPA_MS_MPU_CFG_XPU3_QAD0_ESYNR2_EXCLUSIVE_BMSK                       0x400000
+#define HWIO_IPA_MS_MPU_CFG_XPU3_QAD0_ESYNR2_EXCLUSIVE_SHFT                           0x16
+#define HWIO_IPA_MS_MPU_CFG_XPU3_QAD0_ESYNR2_FULL_BMSK                            0x200000
+#define HWIO_IPA_MS_MPU_CFG_XPU3_QAD0_ESYNR2_FULL_SHFT                                0x15
+#define HWIO_IPA_MS_MPU_CFG_XPU3_QAD0_ESYNR2_SHARED_BMSK                          0x100000
+#define HWIO_IPA_MS_MPU_CFG_XPU3_QAD0_ESYNR2_SHARED_SHFT                              0x14
+#define HWIO_IPA_MS_MPU_CFG_XPU3_QAD0_ESYNR2_WRITETHROUGH_BMSK                     0x80000
+#define HWIO_IPA_MS_MPU_CFG_XPU3_QAD0_ESYNR2_WRITETHROUGH_SHFT                        0x13
+#define HWIO_IPA_MS_MPU_CFG_XPU3_QAD0_ESYNR2_INNERNOALLOCATE_BMSK                  0x40000
+#define HWIO_IPA_MS_MPU_CFG_XPU3_QAD0_ESYNR2_INNERNOALLOCATE_SHFT                     0x12
+#define HWIO_IPA_MS_MPU_CFG_XPU3_QAD0_ESYNR2_INNERCACHEABLE_BMSK                   0x20000
+#define HWIO_IPA_MS_MPU_CFG_XPU3_QAD0_ESYNR2_INNERCACHEABLE_SHFT                      0x11
+#define HWIO_IPA_MS_MPU_CFG_XPU3_QAD0_ESYNR2_INNERSHARED_BMSK                      0x10000
+#define HWIO_IPA_MS_MPU_CFG_XPU3_QAD0_ESYNR2_INNERSHARED_SHFT                         0x10
+#define HWIO_IPA_MS_MPU_CFG_XPU3_QAD0_ESYNR2_INNERTRANSIENT_BMSK                    0x8000
+#define HWIO_IPA_MS_MPU_CFG_XPU3_QAD0_ESYNR2_INNERTRANSIENT_SHFT                       0xf
+#define HWIO_IPA_MS_MPU_CFG_XPU3_QAD0_ESYNR2_INNERWRITETHROUGH_BMSK                 0x4000
+#define HWIO_IPA_MS_MPU_CFG_XPU3_QAD0_ESYNR2_INNERWRITETHROUGH_SHFT                    0xe
+#define HWIO_IPA_MS_MPU_CFG_XPU3_QAD0_ESYNR2_PORTMREL_BMSK                          0x2000
+#define HWIO_IPA_MS_MPU_CFG_XPU3_QAD0_ESYNR2_PORTMREL_SHFT                             0xd
+#define HWIO_IPA_MS_MPU_CFG_XPU3_QAD0_ESYNR2_ORDEREDRD_BMSK                         0x1000
+#define HWIO_IPA_MS_MPU_CFG_XPU3_QAD0_ESYNR2_ORDEREDRD_SHFT                            0xc
+#define HWIO_IPA_MS_MPU_CFG_XPU3_QAD0_ESYNR2_ORDEREDWR_BMSK                          0x800
+#define HWIO_IPA_MS_MPU_CFG_XPU3_QAD0_ESYNR2_ORDEREDWR_SHFT                            0xb
+#define HWIO_IPA_MS_MPU_CFG_XPU3_QAD0_ESYNR2_OOORD_BMSK                              0x400
+#define HWIO_IPA_MS_MPU_CFG_XPU3_QAD0_ESYNR2_OOORD_SHFT                                0xa
+#define HWIO_IPA_MS_MPU_CFG_XPU3_QAD0_ESYNR2_OOOWR_BMSK                              0x200
+#define HWIO_IPA_MS_MPU_CFG_XPU3_QAD0_ESYNR2_OOOWR_SHFT                                0x9
+#define HWIO_IPA_MS_MPU_CFG_XPU3_QAD0_ESYNR2_NOALLOCATE_BMSK                         0x100
+#define HWIO_IPA_MS_MPU_CFG_XPU3_QAD0_ESYNR2_NOALLOCATE_SHFT                           0x8
+#define HWIO_IPA_MS_MPU_CFG_XPU3_QAD0_ESYNR2_TRANSIENT_BMSK                           0x80
+#define HWIO_IPA_MS_MPU_CFG_XPU3_QAD0_ESYNR2_TRANSIENT_SHFT                            0x7
+#define HWIO_IPA_MS_MPU_CFG_XPU3_QAD0_ESYNR2_MEMTYPE_BMSK                              0x7
+#define HWIO_IPA_MS_MPU_CFG_XPU3_QAD0_ESYNR2_MEMTYPE_SHFT                              0x0
+
+#define HWIO_IPA_MS_MPU_CFG_XPU3_QAD0_EAR1_ADDR                                 (IPA_MS_MPU_CFG_SNOC_IPA_MS_MPU_CFG_REG_BASE      + 0x00000884)
+#define HWIO_IPA_MS_MPU_CFG_XPU3_QAD0_EAR1_PHYS                                 (IPA_MS_MPU_CFG_SNOC_IPA_MS_MPU_CFG_REG_BASE_PHYS + 0x00000884)
+#define HWIO_IPA_MS_MPU_CFG_XPU3_QAD0_EAR1_OFFS                                 (IPA_MS_MPU_CFG_SNOC_IPA_MS_MPU_CFG_REG_BASE_OFFS + 0x00000884)
+#define HWIO_IPA_MS_MPU_CFG_XPU3_QAD0_EAR1_RMSK                                 0xffffffff
+#define HWIO_IPA_MS_MPU_CFG_XPU3_QAD0_EAR1_ATTR                                        0x1
+#define HWIO_IPA_MS_MPU_CFG_XPU3_QAD0_EAR1_IN          \
+        in_dword_masked(HWIO_IPA_MS_MPU_CFG_XPU3_QAD0_EAR1_ADDR, HWIO_IPA_MS_MPU_CFG_XPU3_QAD0_EAR1_RMSK)
+#define HWIO_IPA_MS_MPU_CFG_XPU3_QAD0_EAR1_INM(m)      \
+        in_dword_masked(HWIO_IPA_MS_MPU_CFG_XPU3_QAD0_EAR1_ADDR, m)
+#define HWIO_IPA_MS_MPU_CFG_XPU3_QAD0_EAR1_ADDR_63_32_BMSK                      0xffffffff
+#define HWIO_IPA_MS_MPU_CFG_XPU3_QAD0_EAR1_ADDR_63_32_SHFT                             0x0
+
+#define HWIO_IPA_MS_MPU_CFG_XPU3_QAD0_ESYNR3_ADDR                               (IPA_MS_MPU_CFG_SNOC_IPA_MS_MPU_CFG_REG_BASE      + 0x0000089c)
+#define HWIO_IPA_MS_MPU_CFG_XPU3_QAD0_ESYNR3_PHYS                               (IPA_MS_MPU_CFG_SNOC_IPA_MS_MPU_CFG_REG_BASE_PHYS + 0x0000089c)
+#define HWIO_IPA_MS_MPU_CFG_XPU3_QAD0_ESYNR3_OFFS                               (IPA_MS_MPU_CFG_SNOC_IPA_MS_MPU_CFG_REG_BASE_OFFS + 0x0000089c)
+#define HWIO_IPA_MS_MPU_CFG_XPU3_QAD0_ESYNR3_RMSK                                   0xffff
+#define HWIO_IPA_MS_MPU_CFG_XPU3_QAD0_ESYNR3_ATTR                                      0x1
+#define HWIO_IPA_MS_MPU_CFG_XPU3_QAD0_ESYNR3_IN          \
+        in_dword_masked(HWIO_IPA_MS_MPU_CFG_XPU3_QAD0_ESYNR3_ADDR, HWIO_IPA_MS_MPU_CFG_XPU3_QAD0_ESYNR3_RMSK)
+#define HWIO_IPA_MS_MPU_CFG_XPU3_QAD0_ESYNR3_INM(m)      \
+        in_dword_masked(HWIO_IPA_MS_MPU_CFG_XPU3_QAD0_ESYNR3_ADDR, m)
+#define HWIO_IPA_MS_MPU_CFG_XPU3_QAD0_ESYNR3_SEC_AD_RG_MATCH_BMSK                   0xff00
+#define HWIO_IPA_MS_MPU_CFG_XPU3_QAD0_ESYNR3_SEC_AD_RG_MATCH_SHFT                      0x8
+#define HWIO_IPA_MS_MPU_CFG_XPU3_QAD0_ESYNR3_NONSEC_AD_RG_MATCH_BMSK                  0xff
+#define HWIO_IPA_MS_MPU_CFG_XPU3_QAD0_ESYNR3_NONSEC_AD_RG_MATCH_SHFT                   0x0
+
+#define HWIO_IPA_MS_MPU_CFG_XPU3_QAD0_ESYNR4_ADDR                               (IPA_MS_MPU_CFG_SNOC_IPA_MS_MPU_CFG_REG_BASE      + 0x000008a0)
+#define HWIO_IPA_MS_MPU_CFG_XPU3_QAD0_ESYNR4_PHYS                               (IPA_MS_MPU_CFG_SNOC_IPA_MS_MPU_CFG_REG_BASE_PHYS + 0x000008a0)
+#define HWIO_IPA_MS_MPU_CFG_XPU3_QAD0_ESYNR4_OFFS                               (IPA_MS_MPU_CFG_SNOC_IPA_MS_MPU_CFG_REG_BASE_OFFS + 0x000008a0)
+#define HWIO_IPA_MS_MPU_CFG_XPU3_QAD0_ESYNR4_RMSK                                0x3ffffff
+#define HWIO_IPA_MS_MPU_CFG_XPU3_QAD0_ESYNR4_ATTR                                      0x1
+#define HWIO_IPA_MS_MPU_CFG_XPU3_QAD0_ESYNR4_IN          \
+        in_dword_masked(HWIO_IPA_MS_MPU_CFG_XPU3_QAD0_ESYNR4_ADDR, HWIO_IPA_MS_MPU_CFG_XPU3_QAD0_ESYNR4_RMSK)
+#define HWIO_IPA_MS_MPU_CFG_XPU3_QAD0_ESYNR4_INM(m)      \
+        in_dword_masked(HWIO_IPA_MS_MPU_CFG_XPU3_QAD0_ESYNR4_ADDR, m)
+#define HWIO_IPA_MS_MPU_CFG_XPU3_QAD0_ESYNR4_ACACHEOPTYPE_BMSK                   0x3c00000
+#define HWIO_IPA_MS_MPU_CFG_XPU3_QAD0_ESYNR4_ACACHEOPTYPE_SHFT                        0x16
+#define HWIO_IPA_MS_MPU_CFG_XPU3_QAD0_ESYNR4_ASID_BMSK                            0x3e0000
+#define HWIO_IPA_MS_MPU_CFG_XPU3_QAD0_ESYNR4_ASID_SHFT                                0x11
+#define HWIO_IPA_MS_MPU_CFG_XPU3_QAD0_ESYNR4_ACGRANULETRANS_BMSK                   0x10000
+#define HWIO_IPA_MS_MPU_CFG_XPU3_QAD0_ESYNR4_ACGRANULETRANS_SHFT                      0x10
+#define HWIO_IPA_MS_MPU_CFG_XPU3_QAD0_ESYNR4_AUATTR_BMSK                            0xffff
+#define HWIO_IPA_MS_MPU_CFG_XPU3_QAD0_ESYNR4_AUATTR_SHFT                               0x0
+
+#define HWIO_IPA_MS_MPU_CFG_XPU3_QAD0_RGN_START0_SHADOW_ADDR                    (IPA_MS_MPU_CFG_SNOC_IPA_MS_MPU_CFG_REG_BASE      + 0x000008b0)
+#define HWIO_IPA_MS_MPU_CFG_XPU3_QAD0_RGN_START0_SHADOW_PHYS                    (IPA_MS_MPU_CFG_SNOC_IPA_MS_MPU_CFG_REG_BASE_PHYS + 0x000008b0)
+#define HWIO_IPA_MS_MPU_CFG_XPU3_QAD0_RGN_START0_SHADOW_OFFS                    (IPA_MS_MPU_CFG_SNOC_IPA_MS_MPU_CFG_REG_BASE_OFFS + 0x000008b0)
+#define HWIO_IPA_MS_MPU_CFG_XPU3_QAD0_RGN_START0_SHADOW_RMSK                    0xfffff000
+#define HWIO_IPA_MS_MPU_CFG_XPU3_QAD0_RGN_START0_SHADOW_ATTR                           0x3
+#define HWIO_IPA_MS_MPU_CFG_XPU3_QAD0_RGN_START0_SHADOW_IN          \
+        in_dword_masked(HWIO_IPA_MS_MPU_CFG_XPU3_QAD0_RGN_START0_SHADOW_ADDR, HWIO_IPA_MS_MPU_CFG_XPU3_QAD0_RGN_START0_SHADOW_RMSK)
+#define HWIO_IPA_MS_MPU_CFG_XPU3_QAD0_RGN_START0_SHADOW_INM(m)      \
+        in_dword_masked(HWIO_IPA_MS_MPU_CFG_XPU3_QAD0_RGN_START0_SHADOW_ADDR, m)
+#define HWIO_IPA_MS_MPU_CFG_XPU3_QAD0_RGN_START0_SHADOW_OUT(v)      \
+        out_dword(HWIO_IPA_MS_MPU_CFG_XPU3_QAD0_RGN_START0_SHADOW_ADDR,v)
+#define HWIO_IPA_MS_MPU_CFG_XPU3_QAD0_RGN_START0_SHADOW_OUTM(m,v) \
+        out_dword_masked_ns(HWIO_IPA_MS_MPU_CFG_XPU3_QAD0_RGN_START0_SHADOW_ADDR,m,v,HWIO_IPA_MS_MPU_CFG_XPU3_QAD0_RGN_START0_SHADOW_IN)
+#define HWIO_IPA_MS_MPU_CFG_XPU3_QAD0_RGN_START0_SHADOW_ADDR_31_0_BMSK          0xfffff000
+#define HWIO_IPA_MS_MPU_CFG_XPU3_QAD0_RGN_START0_SHADOW_ADDR_31_0_SHFT                 0xc
+
+#define HWIO_IPA_MS_MPU_CFG_XPU3_QAD0_RGN_END0_SHADOW_ADDR                      (IPA_MS_MPU_CFG_SNOC_IPA_MS_MPU_CFG_REG_BASE      + 0x000008b8)
+#define HWIO_IPA_MS_MPU_CFG_XPU3_QAD0_RGN_END0_SHADOW_PHYS                      (IPA_MS_MPU_CFG_SNOC_IPA_MS_MPU_CFG_REG_BASE_PHYS + 0x000008b8)
+#define HWIO_IPA_MS_MPU_CFG_XPU3_QAD0_RGN_END0_SHADOW_OFFS                      (IPA_MS_MPU_CFG_SNOC_IPA_MS_MPU_CFG_REG_BASE_OFFS + 0x000008b8)
+#define HWIO_IPA_MS_MPU_CFG_XPU3_QAD0_RGN_END0_SHADOW_RMSK                      0xfffff000
+#define HWIO_IPA_MS_MPU_CFG_XPU3_QAD0_RGN_END0_SHADOW_ATTR                             0x3
+#define HWIO_IPA_MS_MPU_CFG_XPU3_QAD0_RGN_END0_SHADOW_IN          \
+        in_dword_masked(HWIO_IPA_MS_MPU_CFG_XPU3_QAD0_RGN_END0_SHADOW_ADDR, HWIO_IPA_MS_MPU_CFG_XPU3_QAD0_RGN_END0_SHADOW_RMSK)
+#define HWIO_IPA_MS_MPU_CFG_XPU3_QAD0_RGN_END0_SHADOW_INM(m)      \
+        in_dword_masked(HWIO_IPA_MS_MPU_CFG_XPU3_QAD0_RGN_END0_SHADOW_ADDR, m)
+#define HWIO_IPA_MS_MPU_CFG_XPU3_QAD0_RGN_END0_SHADOW_OUT(v)      \
+        out_dword(HWIO_IPA_MS_MPU_CFG_XPU3_QAD0_RGN_END0_SHADOW_ADDR,v)
+#define HWIO_IPA_MS_MPU_CFG_XPU3_QAD0_RGN_END0_SHADOW_OUTM(m,v) \
+        out_dword_masked_ns(HWIO_IPA_MS_MPU_CFG_XPU3_QAD0_RGN_END0_SHADOW_ADDR,m,v,HWIO_IPA_MS_MPU_CFG_XPU3_QAD0_RGN_END0_SHADOW_IN)
+#define HWIO_IPA_MS_MPU_CFG_XPU3_QAD0_RGN_END0_SHADOW_ADDR_31_0_BMSK            0xfffff000
+#define HWIO_IPA_MS_MPU_CFG_XPU3_QAD0_RGN_END0_SHADOW_ADDR_31_0_SHFT                   0xc
+
+#define HWIO_IPA_MS_MPU_CFG_XPU3_QAD1_EAR0_ADDR                                 (IPA_MS_MPU_CFG_SNOC_IPA_MS_MPU_CFG_REG_BASE      + 0x00000880)
+#define HWIO_IPA_MS_MPU_CFG_XPU3_QAD1_EAR0_PHYS                                 (IPA_MS_MPU_CFG_SNOC_IPA_MS_MPU_CFG_REG_BASE_PHYS + 0x00000880)
+#define HWIO_IPA_MS_MPU_CFG_XPU3_QAD1_EAR0_OFFS                                 (IPA_MS_MPU_CFG_SNOC_IPA_MS_MPU_CFG_REG_BASE_OFFS + 0x00000880)
+#define HWIO_IPA_MS_MPU_CFG_XPU3_QAD1_EAR0_RMSK                                 0xffffffff
+#define HWIO_IPA_MS_MPU_CFG_XPU3_QAD1_EAR0_ATTR                                        0x1
+#define HWIO_IPA_MS_MPU_CFG_XPU3_QAD1_EAR0_IN          \
+        in_dword_masked(HWIO_IPA_MS_MPU_CFG_XPU3_QAD1_EAR0_ADDR, HWIO_IPA_MS_MPU_CFG_XPU3_QAD1_EAR0_RMSK)
+#define HWIO_IPA_MS_MPU_CFG_XPU3_QAD1_EAR0_INM(m)      \
+        in_dword_masked(HWIO_IPA_MS_MPU_CFG_XPU3_QAD1_EAR0_ADDR, m)
+#define HWIO_IPA_MS_MPU_CFG_XPU3_QAD1_EAR0_ADDR_31_0_BMSK                       0xffffffff
+#define HWIO_IPA_MS_MPU_CFG_XPU3_QAD1_EAR0_ADDR_31_0_SHFT                              0x0
+
+#define HWIO_IPA_MS_MPU_CFG_XPU3_QAD1_ESR_ADDR                                  (IPA_MS_MPU_CFG_SNOC_IPA_MS_MPU_CFG_REG_BASE      + 0x00000888)
+#define HWIO_IPA_MS_MPU_CFG_XPU3_QAD1_ESR_PHYS                                  (IPA_MS_MPU_CFG_SNOC_IPA_MS_MPU_CFG_REG_BASE_PHYS + 0x00000888)
+#define HWIO_IPA_MS_MPU_CFG_XPU3_QAD1_ESR_OFFS                                  (IPA_MS_MPU_CFG_SNOC_IPA_MS_MPU_CFG_REG_BASE_OFFS + 0x00000888)
+#define HWIO_IPA_MS_MPU_CFG_XPU3_QAD1_ESR_RMSK                                         0xf
+#define HWIO_IPA_MS_MPU_CFG_XPU3_QAD1_ESR_ATTR                                         0x3
+#define HWIO_IPA_MS_MPU_CFG_XPU3_QAD1_ESR_IN          \
+        in_dword_masked(HWIO_IPA_MS_MPU_CFG_XPU3_QAD1_ESR_ADDR, HWIO_IPA_MS_MPU_CFG_XPU3_QAD1_ESR_RMSK)
+#define HWIO_IPA_MS_MPU_CFG_XPU3_QAD1_ESR_INM(m)      \
+        in_dword_masked(HWIO_IPA_MS_MPU_CFG_XPU3_QAD1_ESR_ADDR, m)
+#define HWIO_IPA_MS_MPU_CFG_XPU3_QAD1_ESR_OUT(v)      \
+        out_dword(HWIO_IPA_MS_MPU_CFG_XPU3_QAD1_ESR_ADDR,v)
+#define HWIO_IPA_MS_MPU_CFG_XPU3_QAD1_ESR_OUTM(m,v) \
+        out_dword_masked_ns(HWIO_IPA_MS_MPU_CFG_XPU3_QAD1_ESR_ADDR,m,v,HWIO_IPA_MS_MPU_CFG_XPU3_QAD1_ESR_IN)
+#define HWIO_IPA_MS_MPU_CFG_XPU3_QAD1_ESR_CLMULTI_BMSK                                 0x8
+#define HWIO_IPA_MS_MPU_CFG_XPU3_QAD1_ESR_CLMULTI_SHFT                                 0x3
+#define HWIO_IPA_MS_MPU_CFG_XPU3_QAD1_ESR_CFGMULTI_BMSK                                0x4
+#define HWIO_IPA_MS_MPU_CFG_XPU3_QAD1_ESR_CFGMULTI_SHFT                                0x2
+#define HWIO_IPA_MS_MPU_CFG_XPU3_QAD1_ESR_CLIENT_BMSK                                  0x2
+#define HWIO_IPA_MS_MPU_CFG_XPU3_QAD1_ESR_CLIENT_SHFT                                  0x1
+#define HWIO_IPA_MS_MPU_CFG_XPU3_QAD1_ESR_CFG_BMSK                                     0x1
+#define HWIO_IPA_MS_MPU_CFG_XPU3_QAD1_ESR_CFG_SHFT                                     0x0
+
+#define HWIO_IPA_MS_MPU_CFG_XPU3_QAD1_ESRRESTORE_ADDR                           (IPA_MS_MPU_CFG_SNOC_IPA_MS_MPU_CFG_REG_BASE      + 0x0000088c)
+#define HWIO_IPA_MS_MPU_CFG_XPU3_QAD1_ESRRESTORE_PHYS                           (IPA_MS_MPU_CFG_SNOC_IPA_MS_MPU_CFG_REG_BASE_PHYS + 0x0000088c)
+#define HWIO_IPA_MS_MPU_CFG_XPU3_QAD1_ESRRESTORE_OFFS                           (IPA_MS_MPU_CFG_SNOC_IPA_MS_MPU_CFG_REG_BASE_OFFS + 0x0000088c)
+#define HWIO_IPA_MS_MPU_CFG_XPU3_QAD1_ESRRESTORE_RMSK                                  0xf
+#define HWIO_IPA_MS_MPU_CFG_XPU3_QAD1_ESRRESTORE_ATTR                                  0x3
+#define HWIO_IPA_MS_MPU_CFG_XPU3_QAD1_ESRRESTORE_IN          \
+        in_dword_masked(HWIO_IPA_MS_MPU_CFG_XPU3_QAD1_ESRRESTORE_ADDR, HWIO_IPA_MS_MPU_CFG_XPU3_QAD1_ESRRESTORE_RMSK)
+#define HWIO_IPA_MS_MPU_CFG_XPU3_QAD1_ESRRESTORE_INM(m)      \
+        in_dword_masked(HWIO_IPA_MS_MPU_CFG_XPU3_QAD1_ESRRESTORE_ADDR, m)
+#define HWIO_IPA_MS_MPU_CFG_XPU3_QAD1_ESRRESTORE_OUT(v)      \
+        out_dword(HWIO_IPA_MS_MPU_CFG_XPU3_QAD1_ESRRESTORE_ADDR,v)
+#define HWIO_IPA_MS_MPU_CFG_XPU3_QAD1_ESRRESTORE_OUTM(m,v) \
+        out_dword_masked_ns(HWIO_IPA_MS_MPU_CFG_XPU3_QAD1_ESRRESTORE_ADDR,m,v,HWIO_IPA_MS_MPU_CFG_XPU3_QAD1_ESRRESTORE_IN)
+#define HWIO_IPA_MS_MPU_CFG_XPU3_QAD1_ESRRESTORE_CLMULTI_BMSK                          0x8
+#define HWIO_IPA_MS_MPU_CFG_XPU3_QAD1_ESRRESTORE_CLMULTI_SHFT                          0x3
+#define HWIO_IPA_MS_MPU_CFG_XPU3_QAD1_ESRRESTORE_CFGMULTI_BMSK                         0x4
+#define HWIO_IPA_MS_MPU_CFG_XPU3_QAD1_ESRRESTORE_CFGMULTI_SHFT                         0x2
+#define HWIO_IPA_MS_MPU_CFG_XPU3_QAD1_ESRRESTORE_CLIENT_BMSK                           0x2
+#define HWIO_IPA_MS_MPU_CFG_XPU3_QAD1_ESRRESTORE_CLIENT_SHFT                           0x1
+#define HWIO_IPA_MS_MPU_CFG_XPU3_QAD1_ESRRESTORE_CFG_BMSK                              0x1
+#define HWIO_IPA_MS_MPU_CFG_XPU3_QAD1_ESRRESTORE_CFG_SHFT                              0x0
+
+#define HWIO_IPA_MS_MPU_CFG_XPU3_QAD1_ESYNR0_ADDR                               (IPA_MS_MPU_CFG_SNOC_IPA_MS_MPU_CFG_REG_BASE      + 0x00000890)
+#define HWIO_IPA_MS_MPU_CFG_XPU3_QAD1_ESYNR0_PHYS                               (IPA_MS_MPU_CFG_SNOC_IPA_MS_MPU_CFG_REG_BASE_PHYS + 0x00000890)
+#define HWIO_IPA_MS_MPU_CFG_XPU3_QAD1_ESYNR0_OFFS                               (IPA_MS_MPU_CFG_SNOC_IPA_MS_MPU_CFG_REG_BASE_OFFS + 0x00000890)
+#define HWIO_IPA_MS_MPU_CFG_XPU3_QAD1_ESYNR0_RMSK                               0x67ffff0f
+#define HWIO_IPA_MS_MPU_CFG_XPU3_QAD1_ESYNR0_ATTR                                      0x1
+#define HWIO_IPA_MS_MPU_CFG_XPU3_QAD1_ESYNR0_IN          \
+        in_dword_masked(HWIO_IPA_MS_MPU_CFG_XPU3_QAD1_ESYNR0_ADDR, HWIO_IPA_MS_MPU_CFG_XPU3_QAD1_ESYNR0_RMSK)
+#define HWIO_IPA_MS_MPU_CFG_XPU3_QAD1_ESYNR0_INM(m)      \
+        in_dword_masked(HWIO_IPA_MS_MPU_CFG_XPU3_QAD1_ESYNR0_ADDR, m)
+#define HWIO_IPA_MS_MPU_CFG_XPU3_QAD1_ESYNR0_AC_BMSK                            0x40000000
+#define HWIO_IPA_MS_MPU_CFG_XPU3_QAD1_ESYNR0_AC_SHFT                                  0x1e
+#define HWIO_IPA_MS_MPU_CFG_XPU3_QAD1_ESYNR0_BURSTLEN_BMSK                      0x20000000
+#define HWIO_IPA_MS_MPU_CFG_XPU3_QAD1_ESYNR0_BURSTLEN_SHFT                            0x1d
+#define HWIO_IPA_MS_MPU_CFG_XPU3_QAD1_ESYNR0_ASIZE_BMSK                          0x7000000
+#define HWIO_IPA_MS_MPU_CFG_XPU3_QAD1_ESYNR0_ASIZE_SHFT                               0x18
+#define HWIO_IPA_MS_MPU_CFG_XPU3_QAD1_ESYNR0_ALEN_BMSK                            0xff0000
+#define HWIO_IPA_MS_MPU_CFG_XPU3_QAD1_ESYNR0_ALEN_SHFT                                0x10
+#define HWIO_IPA_MS_MPU_CFG_XPU3_QAD1_ESYNR0_QAD_BMSK                               0xff00
+#define HWIO_IPA_MS_MPU_CFG_XPU3_QAD1_ESYNR0_QAD_SHFT                                  0x8
+#define HWIO_IPA_MS_MPU_CFG_XPU3_QAD1_ESYNR0_XPRIV_BMSK                                0x8
+#define HWIO_IPA_MS_MPU_CFG_XPU3_QAD1_ESYNR0_XPRIV_SHFT                                0x3
+#define HWIO_IPA_MS_MPU_CFG_XPU3_QAD1_ESYNR0_XINST_BMSK                                0x4
+#define HWIO_IPA_MS_MPU_CFG_XPU3_QAD1_ESYNR0_XINST_SHFT                                0x2
+#define HWIO_IPA_MS_MPU_CFG_XPU3_QAD1_ESYNR0_AWRITE_BMSK                               0x2
+#define HWIO_IPA_MS_MPU_CFG_XPU3_QAD1_ESYNR0_AWRITE_SHFT                               0x1
+#define HWIO_IPA_MS_MPU_CFG_XPU3_QAD1_ESYNR0_XPROTNS_BMSK                              0x1
+#define HWIO_IPA_MS_MPU_CFG_XPU3_QAD1_ESYNR0_XPROTNS_SHFT                              0x0
+
+#define HWIO_IPA_MS_MPU_CFG_XPU3_QAD1_ESYNR1_ADDR                               (IPA_MS_MPU_CFG_SNOC_IPA_MS_MPU_CFG_REG_BASE      + 0x00000894)
+#define HWIO_IPA_MS_MPU_CFG_XPU3_QAD1_ESYNR1_PHYS                               (IPA_MS_MPU_CFG_SNOC_IPA_MS_MPU_CFG_REG_BASE_PHYS + 0x00000894)
+#define HWIO_IPA_MS_MPU_CFG_XPU3_QAD1_ESYNR1_OFFS                               (IPA_MS_MPU_CFG_SNOC_IPA_MS_MPU_CFG_REG_BASE_OFFS + 0x00000894)
+#define HWIO_IPA_MS_MPU_CFG_XPU3_QAD1_ESYNR1_RMSK                               0xffffffff
+#define HWIO_IPA_MS_MPU_CFG_XPU3_QAD1_ESYNR1_ATTR                                      0x1
+#define HWIO_IPA_MS_MPU_CFG_XPU3_QAD1_ESYNR1_IN          \
+        in_dword_masked(HWIO_IPA_MS_MPU_CFG_XPU3_QAD1_ESYNR1_ADDR, HWIO_IPA_MS_MPU_CFG_XPU3_QAD1_ESYNR1_RMSK)
+#define HWIO_IPA_MS_MPU_CFG_XPU3_QAD1_ESYNR1_INM(m)      \
+        in_dword_masked(HWIO_IPA_MS_MPU_CFG_XPU3_QAD1_ESYNR1_ADDR, m)
+#define HWIO_IPA_MS_MPU_CFG_XPU3_QAD1_ESYNR1_TID_BMSK                           0xff000000
+#define HWIO_IPA_MS_MPU_CFG_XPU3_QAD1_ESYNR1_TID_SHFT                                 0x18
+#define HWIO_IPA_MS_MPU_CFG_XPU3_QAD1_ESYNR1_VMID_BMSK                            0xff0000
+#define HWIO_IPA_MS_MPU_CFG_XPU3_QAD1_ESYNR1_VMID_SHFT                                0x10
+#define HWIO_IPA_MS_MPU_CFG_XPU3_QAD1_ESYNR1_BID_BMSK                               0xe000
+#define HWIO_IPA_MS_MPU_CFG_XPU3_QAD1_ESYNR1_BID_SHFT                                  0xd
+#define HWIO_IPA_MS_MPU_CFG_XPU3_QAD1_ESYNR1_PID_BMSK                               0x1f00
+#define HWIO_IPA_MS_MPU_CFG_XPU3_QAD1_ESYNR1_PID_SHFT                                  0x8
+#define HWIO_IPA_MS_MPU_CFG_XPU3_QAD1_ESYNR1_MID_BMSK                                 0xff
+#define HWIO_IPA_MS_MPU_CFG_XPU3_QAD1_ESYNR1_MID_SHFT                                  0x0
+
+#define HWIO_IPA_MS_MPU_CFG_XPU3_QAD1_ESYNR2_ADDR                               (IPA_MS_MPU_CFG_SNOC_IPA_MS_MPU_CFG_REG_BASE      + 0x00000898)
+#define HWIO_IPA_MS_MPU_CFG_XPU3_QAD1_ESYNR2_PHYS                               (IPA_MS_MPU_CFG_SNOC_IPA_MS_MPU_CFG_REG_BASE_PHYS + 0x00000898)
+#define HWIO_IPA_MS_MPU_CFG_XPU3_QAD1_ESYNR2_OFFS                               (IPA_MS_MPU_CFG_SNOC_IPA_MS_MPU_CFG_REG_BASE_OFFS + 0x00000898)
+#define HWIO_IPA_MS_MPU_CFG_XPU3_QAD1_ESYNR2_RMSK                               0xffffff87
+#define HWIO_IPA_MS_MPU_CFG_XPU3_QAD1_ESYNR2_ATTR                                      0x1
+#define HWIO_IPA_MS_MPU_CFG_XPU3_QAD1_ESYNR2_IN          \
+        in_dword_masked(HWIO_IPA_MS_MPU_CFG_XPU3_QAD1_ESYNR2_ADDR, HWIO_IPA_MS_MPU_CFG_XPU3_QAD1_ESYNR2_RMSK)
+#define HWIO_IPA_MS_MPU_CFG_XPU3_QAD1_ESYNR2_INM(m)      \
+        in_dword_masked(HWIO_IPA_MS_MPU_CFG_XPU3_QAD1_ESYNR2_ADDR, m)
+#define HWIO_IPA_MS_MPU_CFG_XPU3_QAD1_ESYNR2_BAR_BMSK                           0xc0000000
+#define HWIO_IPA_MS_MPU_CFG_XPU3_QAD1_ESYNR2_BAR_SHFT                                 0x1e
+#define HWIO_IPA_MS_MPU_CFG_XPU3_QAD1_ESYNR2_BURST_BMSK                         0x20000000
+#define HWIO_IPA_MS_MPU_CFG_XPU3_QAD1_ESYNR2_BURST_SHFT                               0x1d
+#define HWIO_IPA_MS_MPU_CFG_XPU3_QAD1_ESYNR2_CACHEABLE_BMSK                     0x10000000
+#define HWIO_IPA_MS_MPU_CFG_XPU3_QAD1_ESYNR2_CACHEABLE_SHFT                           0x1c
+#define HWIO_IPA_MS_MPU_CFG_XPU3_QAD1_ESYNR2_DEVICE_BMSK                         0x8000000
+#define HWIO_IPA_MS_MPU_CFG_XPU3_QAD1_ESYNR2_DEVICE_SHFT                              0x1b
+#define HWIO_IPA_MS_MPU_CFG_XPU3_QAD1_ESYNR2_DEVICE_TYPE_BMSK                    0x6000000
+#define HWIO_IPA_MS_MPU_CFG_XPU3_QAD1_ESYNR2_DEVICE_TYPE_SHFT                         0x19
+#define HWIO_IPA_MS_MPU_CFG_XPU3_QAD1_ESYNR2_EARLYWRRESP_BMSK                    0x1000000
+#define HWIO_IPA_MS_MPU_CFG_XPU3_QAD1_ESYNR2_EARLYWRRESP_SHFT                         0x18
+#define HWIO_IPA_MS_MPU_CFG_XPU3_QAD1_ESYNR2_ERROR_BMSK                           0x800000
+#define HWIO_IPA_MS_MPU_CFG_XPU3_QAD1_ESYNR2_ERROR_SHFT                               0x17
+#define HWIO_IPA_MS_MPU_CFG_XPU3_QAD1_ESYNR2_EXCLUSIVE_BMSK                       0x400000
+#define HWIO_IPA_MS_MPU_CFG_XPU3_QAD1_ESYNR2_EXCLUSIVE_SHFT                           0x16
+#define HWIO_IPA_MS_MPU_CFG_XPU3_QAD1_ESYNR2_FULL_BMSK                            0x200000
+#define HWIO_IPA_MS_MPU_CFG_XPU3_QAD1_ESYNR2_FULL_SHFT                                0x15
+#define HWIO_IPA_MS_MPU_CFG_XPU3_QAD1_ESYNR2_SHARED_BMSK                          0x100000
+#define HWIO_IPA_MS_MPU_CFG_XPU3_QAD1_ESYNR2_SHARED_SHFT                              0x14
+#define HWIO_IPA_MS_MPU_CFG_XPU3_QAD1_ESYNR2_WRITETHROUGH_BMSK                     0x80000
+#define HWIO_IPA_MS_MPU_CFG_XPU3_QAD1_ESYNR2_WRITETHROUGH_SHFT                        0x13
+#define HWIO_IPA_MS_MPU_CFG_XPU3_QAD1_ESYNR2_INNERNOALLOCATE_BMSK                  0x40000
+#define HWIO_IPA_MS_MPU_CFG_XPU3_QAD1_ESYNR2_INNERNOALLOCATE_SHFT                     0x12
+#define HWIO_IPA_MS_MPU_CFG_XPU3_QAD1_ESYNR2_INNERCACHEABLE_BMSK                   0x20000
+#define HWIO_IPA_MS_MPU_CFG_XPU3_QAD1_ESYNR2_INNERCACHEABLE_SHFT                      0x11
+#define HWIO_IPA_MS_MPU_CFG_XPU3_QAD1_ESYNR2_INNERSHARED_BMSK                      0x10000
+#define HWIO_IPA_MS_MPU_CFG_XPU3_QAD1_ESYNR2_INNERSHARED_SHFT                         0x10
+#define HWIO_IPA_MS_MPU_CFG_XPU3_QAD1_ESYNR2_INNERTRANSIENT_BMSK                    0x8000
+#define HWIO_IPA_MS_MPU_CFG_XPU3_QAD1_ESYNR2_INNERTRANSIENT_SHFT                       0xf
+#define HWIO_IPA_MS_MPU_CFG_XPU3_QAD1_ESYNR2_INNERWRITETHROUGH_BMSK                 0x4000
+#define HWIO_IPA_MS_MPU_CFG_XPU3_QAD1_ESYNR2_INNERWRITETHROUGH_SHFT                    0xe
+#define HWIO_IPA_MS_MPU_CFG_XPU3_QAD1_ESYNR2_PORTMREL_BMSK                          0x2000
+#define HWIO_IPA_MS_MPU_CFG_XPU3_QAD1_ESYNR2_PORTMREL_SHFT                             0xd
+#define HWIO_IPA_MS_MPU_CFG_XPU3_QAD1_ESYNR2_ORDEREDRD_BMSK                         0x1000
+#define HWIO_IPA_MS_MPU_CFG_XPU3_QAD1_ESYNR2_ORDEREDRD_SHFT                            0xc
+#define HWIO_IPA_MS_MPU_CFG_XPU3_QAD1_ESYNR2_ORDEREDWR_BMSK                          0x800
+#define HWIO_IPA_MS_MPU_CFG_XPU3_QAD1_ESYNR2_ORDEREDWR_SHFT                            0xb
+#define HWIO_IPA_MS_MPU_CFG_XPU3_QAD1_ESYNR2_OOORD_BMSK                              0x400
+#define HWIO_IPA_MS_MPU_CFG_XPU3_QAD1_ESYNR2_OOORD_SHFT                                0xa
+#define HWIO_IPA_MS_MPU_CFG_XPU3_QAD1_ESYNR2_OOOWR_BMSK                              0x200
+#define HWIO_IPA_MS_MPU_CFG_XPU3_QAD1_ESYNR2_OOOWR_SHFT                                0x9
+#define HWIO_IPA_MS_MPU_CFG_XPU3_QAD1_ESYNR2_NOALLOCATE_BMSK                         0x100
+#define HWIO_IPA_MS_MPU_CFG_XPU3_QAD1_ESYNR2_NOALLOCATE_SHFT                           0x8
+#define HWIO_IPA_MS_MPU_CFG_XPU3_QAD1_ESYNR2_TRANSIENT_BMSK                           0x80
+#define HWIO_IPA_MS_MPU_CFG_XPU3_QAD1_ESYNR2_TRANSIENT_SHFT                            0x7
+#define HWIO_IPA_MS_MPU_CFG_XPU3_QAD1_ESYNR2_MEMTYPE_BMSK                              0x7
+#define HWIO_IPA_MS_MPU_CFG_XPU3_QAD1_ESYNR2_MEMTYPE_SHFT                              0x0
+
+#define HWIO_IPA_MS_MPU_CFG_XPU3_QAD1_EAR1_ADDR                                 (IPA_MS_MPU_CFG_SNOC_IPA_MS_MPU_CFG_REG_BASE      + 0x00000884)
+#define HWIO_IPA_MS_MPU_CFG_XPU3_QAD1_EAR1_PHYS                                 (IPA_MS_MPU_CFG_SNOC_IPA_MS_MPU_CFG_REG_BASE_PHYS + 0x00000884)
+#define HWIO_IPA_MS_MPU_CFG_XPU3_QAD1_EAR1_OFFS                                 (IPA_MS_MPU_CFG_SNOC_IPA_MS_MPU_CFG_REG_BASE_OFFS + 0x00000884)
+#define HWIO_IPA_MS_MPU_CFG_XPU3_QAD1_EAR1_RMSK                                 0xffffffff
+#define HWIO_IPA_MS_MPU_CFG_XPU3_QAD1_EAR1_ATTR                                        0x1
+#define HWIO_IPA_MS_MPU_CFG_XPU3_QAD1_EAR1_IN          \
+        in_dword_masked(HWIO_IPA_MS_MPU_CFG_XPU3_QAD1_EAR1_ADDR, HWIO_IPA_MS_MPU_CFG_XPU3_QAD1_EAR1_RMSK)
+#define HWIO_IPA_MS_MPU_CFG_XPU3_QAD1_EAR1_INM(m)      \
+        in_dword_masked(HWIO_IPA_MS_MPU_CFG_XPU3_QAD1_EAR1_ADDR, m)
+#define HWIO_IPA_MS_MPU_CFG_XPU3_QAD1_EAR1_ADDR_63_32_BMSK                      0xffffffff
+#define HWIO_IPA_MS_MPU_CFG_XPU3_QAD1_EAR1_ADDR_63_32_SHFT                             0x0
+
+#define HWIO_IPA_MS_MPU_CFG_XPU3_QAD1_ESYNR3_ADDR                               (IPA_MS_MPU_CFG_SNOC_IPA_MS_MPU_CFG_REG_BASE      + 0x0000089c)
+#define HWIO_IPA_MS_MPU_CFG_XPU3_QAD1_ESYNR3_PHYS                               (IPA_MS_MPU_CFG_SNOC_IPA_MS_MPU_CFG_REG_BASE_PHYS + 0x0000089c)
+#define HWIO_IPA_MS_MPU_CFG_XPU3_QAD1_ESYNR3_OFFS                               (IPA_MS_MPU_CFG_SNOC_IPA_MS_MPU_CFG_REG_BASE_OFFS + 0x0000089c)
+#define HWIO_IPA_MS_MPU_CFG_XPU3_QAD1_ESYNR3_RMSK                                   0xffff
+#define HWIO_IPA_MS_MPU_CFG_XPU3_QAD1_ESYNR3_ATTR                                      0x1
+#define HWIO_IPA_MS_MPU_CFG_XPU3_QAD1_ESYNR3_IN          \
+        in_dword_masked(HWIO_IPA_MS_MPU_CFG_XPU3_QAD1_ESYNR3_ADDR, HWIO_IPA_MS_MPU_CFG_XPU3_QAD1_ESYNR3_RMSK)
+#define HWIO_IPA_MS_MPU_CFG_XPU3_QAD1_ESYNR3_INM(m)      \
+        in_dword_masked(HWIO_IPA_MS_MPU_CFG_XPU3_QAD1_ESYNR3_ADDR, m)
+#define HWIO_IPA_MS_MPU_CFG_XPU3_QAD1_ESYNR3_SEC_AD_RG_MATCH_BMSK                   0xff00
+#define HWIO_IPA_MS_MPU_CFG_XPU3_QAD1_ESYNR3_SEC_AD_RG_MATCH_SHFT                      0x8
+#define HWIO_IPA_MS_MPU_CFG_XPU3_QAD1_ESYNR3_NONSEC_AD_RG_MATCH_BMSK                  0xff
+#define HWIO_IPA_MS_MPU_CFG_XPU3_QAD1_ESYNR3_NONSEC_AD_RG_MATCH_SHFT                   0x0
+
+#define HWIO_IPA_MS_MPU_CFG_XPU3_QAD1_ESYNR4_ADDR                               (IPA_MS_MPU_CFG_SNOC_IPA_MS_MPU_CFG_REG_BASE      + 0x000008a0)
+#define HWIO_IPA_MS_MPU_CFG_XPU3_QAD1_ESYNR4_PHYS                               (IPA_MS_MPU_CFG_SNOC_IPA_MS_MPU_CFG_REG_BASE_PHYS + 0x000008a0)
+#define HWIO_IPA_MS_MPU_CFG_XPU3_QAD1_ESYNR4_OFFS                               (IPA_MS_MPU_CFG_SNOC_IPA_MS_MPU_CFG_REG_BASE_OFFS + 0x000008a0)
+#define HWIO_IPA_MS_MPU_CFG_XPU3_QAD1_ESYNR4_RMSK                                0x3ffffff
+#define HWIO_IPA_MS_MPU_CFG_XPU3_QAD1_ESYNR4_ATTR                                      0x1
+#define HWIO_IPA_MS_MPU_CFG_XPU3_QAD1_ESYNR4_IN          \
+        in_dword_masked(HWIO_IPA_MS_MPU_CFG_XPU3_QAD1_ESYNR4_ADDR, HWIO_IPA_MS_MPU_CFG_XPU3_QAD1_ESYNR4_RMSK)
+#define HWIO_IPA_MS_MPU_CFG_XPU3_QAD1_ESYNR4_INM(m)      \
+        in_dword_masked(HWIO_IPA_MS_MPU_CFG_XPU3_QAD1_ESYNR4_ADDR, m)
+#define HWIO_IPA_MS_MPU_CFG_XPU3_QAD1_ESYNR4_ACACHEOPTYPE_BMSK                   0x3c00000
+#define HWIO_IPA_MS_MPU_CFG_XPU3_QAD1_ESYNR4_ACACHEOPTYPE_SHFT                        0x16
+#define HWIO_IPA_MS_MPU_CFG_XPU3_QAD1_ESYNR4_ASID_BMSK                            0x3e0000
+#define HWIO_IPA_MS_MPU_CFG_XPU3_QAD1_ESYNR4_ASID_SHFT                                0x11
+#define HWIO_IPA_MS_MPU_CFG_XPU3_QAD1_ESYNR4_ACGRANULETRANS_BMSK                   0x10000
+#define HWIO_IPA_MS_MPU_CFG_XPU3_QAD1_ESYNR4_ACGRANULETRANS_SHFT                      0x10
+#define HWIO_IPA_MS_MPU_CFG_XPU3_QAD1_ESYNR4_AUATTR_BMSK                            0xffff
+#define HWIO_IPA_MS_MPU_CFG_XPU3_QAD1_ESYNR4_AUATTR_SHFT                               0x0
+
+#define HWIO_IPA_MS_MPU_CFG_XPU3_QAD1_RGN_START0_SHADOW_ADDR                    (IPA_MS_MPU_CFG_SNOC_IPA_MS_MPU_CFG_REG_BASE      + 0x000008b0)
+#define HWIO_IPA_MS_MPU_CFG_XPU3_QAD1_RGN_START0_SHADOW_PHYS                    (IPA_MS_MPU_CFG_SNOC_IPA_MS_MPU_CFG_REG_BASE_PHYS + 0x000008b0)
+#define HWIO_IPA_MS_MPU_CFG_XPU3_QAD1_RGN_START0_SHADOW_OFFS                    (IPA_MS_MPU_CFG_SNOC_IPA_MS_MPU_CFG_REG_BASE_OFFS + 0x000008b0)
+#define HWIO_IPA_MS_MPU_CFG_XPU3_QAD1_RGN_START0_SHADOW_RMSK                    0xfffff000
+#define HWIO_IPA_MS_MPU_CFG_XPU3_QAD1_RGN_START0_SHADOW_ATTR                           0x3
+#define HWIO_IPA_MS_MPU_CFG_XPU3_QAD1_RGN_START0_SHADOW_IN          \
+        in_dword_masked(HWIO_IPA_MS_MPU_CFG_XPU3_QAD1_RGN_START0_SHADOW_ADDR, HWIO_IPA_MS_MPU_CFG_XPU3_QAD1_RGN_START0_SHADOW_RMSK)
+#define HWIO_IPA_MS_MPU_CFG_XPU3_QAD1_RGN_START0_SHADOW_INM(m)      \
+        in_dword_masked(HWIO_IPA_MS_MPU_CFG_XPU3_QAD1_RGN_START0_SHADOW_ADDR, m)
+#define HWIO_IPA_MS_MPU_CFG_XPU3_QAD1_RGN_START0_SHADOW_OUT(v)      \
+        out_dword(HWIO_IPA_MS_MPU_CFG_XPU3_QAD1_RGN_START0_SHADOW_ADDR,v)
+#define HWIO_IPA_MS_MPU_CFG_XPU3_QAD1_RGN_START0_SHADOW_OUTM(m,v) \
+        out_dword_masked_ns(HWIO_IPA_MS_MPU_CFG_XPU3_QAD1_RGN_START0_SHADOW_ADDR,m,v,HWIO_IPA_MS_MPU_CFG_XPU3_QAD1_RGN_START0_SHADOW_IN)
+#define HWIO_IPA_MS_MPU_CFG_XPU3_QAD1_RGN_START0_SHADOW_ADDR_31_0_BMSK          0xfffff000
+#define HWIO_IPA_MS_MPU_CFG_XPU3_QAD1_RGN_START0_SHADOW_ADDR_31_0_SHFT                 0xc
+
+#define HWIO_IPA_MS_MPU_CFG_XPU3_QAD1_RGN_END0_SHADOW_ADDR                      (IPA_MS_MPU_CFG_SNOC_IPA_MS_MPU_CFG_REG_BASE      + 0x000008b8)
+#define HWIO_IPA_MS_MPU_CFG_XPU3_QAD1_RGN_END0_SHADOW_PHYS                      (IPA_MS_MPU_CFG_SNOC_IPA_MS_MPU_CFG_REG_BASE_PHYS + 0x000008b8)
+#define HWIO_IPA_MS_MPU_CFG_XPU3_QAD1_RGN_END0_SHADOW_OFFS                      (IPA_MS_MPU_CFG_SNOC_IPA_MS_MPU_CFG_REG_BASE_OFFS + 0x000008b8)
+#define HWIO_IPA_MS_MPU_CFG_XPU3_QAD1_RGN_END0_SHADOW_RMSK                      0xfffff000
+#define HWIO_IPA_MS_MPU_CFG_XPU3_QAD1_RGN_END0_SHADOW_ATTR                             0x3
+#define HWIO_IPA_MS_MPU_CFG_XPU3_QAD1_RGN_END0_SHADOW_IN          \
+        in_dword_masked(HWIO_IPA_MS_MPU_CFG_XPU3_QAD1_RGN_END0_SHADOW_ADDR, HWIO_IPA_MS_MPU_CFG_XPU3_QAD1_RGN_END0_SHADOW_RMSK)
+#define HWIO_IPA_MS_MPU_CFG_XPU3_QAD1_RGN_END0_SHADOW_INM(m)      \
+        in_dword_masked(HWIO_IPA_MS_MPU_CFG_XPU3_QAD1_RGN_END0_SHADOW_ADDR, m)
+#define HWIO_IPA_MS_MPU_CFG_XPU3_QAD1_RGN_END0_SHADOW_OUT(v)      \
+        out_dword(HWIO_IPA_MS_MPU_CFG_XPU3_QAD1_RGN_END0_SHADOW_ADDR,v)
+#define HWIO_IPA_MS_MPU_CFG_XPU3_QAD1_RGN_END0_SHADOW_OUTM(m,v) \
+        out_dword_masked_ns(HWIO_IPA_MS_MPU_CFG_XPU3_QAD1_RGN_END0_SHADOW_ADDR,m,v,HWIO_IPA_MS_MPU_CFG_XPU3_QAD1_RGN_END0_SHADOW_IN)
+#define HWIO_IPA_MS_MPU_CFG_XPU3_QAD1_RGN_END0_SHADOW_ADDR_31_0_BMSK            0xfffff000
+#define HWIO_IPA_MS_MPU_CFG_XPU3_QAD1_RGN_END0_SHADOW_ADDR_31_0_SHFT                   0xc
+
+#define HWIO_IPA_MS_MPU_CFG_XPU3_RGN_OWNERSTATUSr_ADDR(r)                       (IPA_MS_MPU_CFG_SNOC_IPA_MS_MPU_CFG_REG_BASE      + 0x00000900 + 0x4 * (r))
+#define HWIO_IPA_MS_MPU_CFG_XPU3_RGN_OWNERSTATUSr_PHYS(r)                       (IPA_MS_MPU_CFG_SNOC_IPA_MS_MPU_CFG_REG_BASE_PHYS + 0x00000900 + 0x4 * (r))
+#define HWIO_IPA_MS_MPU_CFG_XPU3_RGN_OWNERSTATUSr_OFFS(r)                       (IPA_MS_MPU_CFG_SNOC_IPA_MS_MPU_CFG_REG_BASE_OFFS + 0x00000900 + 0x4 * (r))
+#define HWIO_IPA_MS_MPU_CFG_XPU3_RGN_OWNERSTATUSr_RMSK                               0x3ff
+#define HWIO_IPA_MS_MPU_CFG_XPU3_RGN_OWNERSTATUSr_MAXr                                   0
+#define HWIO_IPA_MS_MPU_CFG_XPU3_RGN_OWNERSTATUSr_ATTR                                 0x1
+#define HWIO_IPA_MS_MPU_CFG_XPU3_RGN_OWNERSTATUSr_INI(r)        \
+        in_dword_masked(HWIO_IPA_MS_MPU_CFG_XPU3_RGN_OWNERSTATUSr_ADDR(r), HWIO_IPA_MS_MPU_CFG_XPU3_RGN_OWNERSTATUSr_RMSK)
+#define HWIO_IPA_MS_MPU_CFG_XPU3_RGN_OWNERSTATUSr_INMI(r,mask)    \
+        in_dword_masked(HWIO_IPA_MS_MPU_CFG_XPU3_RGN_OWNERSTATUSr_ADDR(r), mask)
+#define HWIO_IPA_MS_MPU_CFG_XPU3_RGN_OWNERSTATUSr_RGOWNERSTATUS_BMSK                 0x3ff
+#define HWIO_IPA_MS_MPU_CFG_XPU3_RGN_OWNERSTATUSr_RGOWNERSTATUS_SHFT                   0x0
+
+#define HWIO_IPA_MS_MPU_CFG_XPU3_RGn_GCR0_ADDR(n)                               (IPA_MS_MPU_CFG_SNOC_IPA_MS_MPU_CFG_REG_BASE      + 0x00001000 + 0x80 * (n))
+#define HWIO_IPA_MS_MPU_CFG_XPU3_RGn_GCR0_PHYS(n)                               (IPA_MS_MPU_CFG_SNOC_IPA_MS_MPU_CFG_REG_BASE_PHYS + 0x00001000 + 0x80 * (n))
+#define HWIO_IPA_MS_MPU_CFG_XPU3_RGn_GCR0_OFFS(n)                               (IPA_MS_MPU_CFG_SNOC_IPA_MS_MPU_CFG_REG_BASE_OFFS + 0x00001000 + 0x80 * (n))
+#define HWIO_IPA_MS_MPU_CFG_XPU3_RGn_GCR0_RMSK                                       0x107
+#define HWIO_IPA_MS_MPU_CFG_XPU3_RGn_GCR0_MAXn                                           9
+#define HWIO_IPA_MS_MPU_CFG_XPU3_RGn_GCR0_ATTR                                         0x3
+#define HWIO_IPA_MS_MPU_CFG_XPU3_RGn_GCR0_INI(n)        \
+        in_dword_masked(HWIO_IPA_MS_MPU_CFG_XPU3_RGn_GCR0_ADDR(n), HWIO_IPA_MS_MPU_CFG_XPU3_RGn_GCR0_RMSK)
+#define HWIO_IPA_MS_MPU_CFG_XPU3_RGn_GCR0_INMI(n,mask)    \
+        in_dword_masked(HWIO_IPA_MS_MPU_CFG_XPU3_RGn_GCR0_ADDR(n), mask)
+#define HWIO_IPA_MS_MPU_CFG_XPU3_RGn_GCR0_OUTI(n,val)    \
+        out_dword(HWIO_IPA_MS_MPU_CFG_XPU3_RGn_GCR0_ADDR(n),val)
+#define HWIO_IPA_MS_MPU_CFG_XPU3_RGn_GCR0_OUTMI(n,mask,val) \
+        out_dword_masked_ns(HWIO_IPA_MS_MPU_CFG_XPU3_RGn_GCR0_ADDR(n),mask,val,HWIO_IPA_MS_MPU_CFG_XPU3_RGn_GCR0_INI(n))
+#define HWIO_IPA_MS_MPU_CFG_XPU3_RGn_GCR0_RG_SEC_APPS_BMSK                           0x100
+#define HWIO_IPA_MS_MPU_CFG_XPU3_RGn_GCR0_RG_SEC_APPS_SHFT                             0x8
+#define HWIO_IPA_MS_MPU_CFG_XPU3_RGn_GCR0_RG_OWNER_BMSK                                0x7
+#define HWIO_IPA_MS_MPU_CFG_XPU3_RGn_GCR0_RG_OWNER_SHFT                                0x0
+
+#define HWIO_IPA_MS_MPU_CFG_XPU3_RGn_GCR1_ADDR(n)                               (IPA_MS_MPU_CFG_SNOC_IPA_MS_MPU_CFG_REG_BASE      + 0x00001004 + 0x80 * (n))
+#define HWIO_IPA_MS_MPU_CFG_XPU3_RGn_GCR1_PHYS(n)                               (IPA_MS_MPU_CFG_SNOC_IPA_MS_MPU_CFG_REG_BASE_PHYS + 0x00001004 + 0x80 * (n))
+#define HWIO_IPA_MS_MPU_CFG_XPU3_RGn_GCR1_OFFS(n)                               (IPA_MS_MPU_CFG_SNOC_IPA_MS_MPU_CFG_REG_BASE_OFFS + 0x00001004 + 0x80 * (n))
+#define HWIO_IPA_MS_MPU_CFG_XPU3_RGn_GCR1_RMSK                                  0x80000000
+#define HWIO_IPA_MS_MPU_CFG_XPU3_RGn_GCR1_MAXn                                           9
+#define HWIO_IPA_MS_MPU_CFG_XPU3_RGn_GCR1_ATTR                                         0x3
+#define HWIO_IPA_MS_MPU_CFG_XPU3_RGn_GCR1_INI(n)        \
+        in_dword_masked(HWIO_IPA_MS_MPU_CFG_XPU3_RGn_GCR1_ADDR(n), HWIO_IPA_MS_MPU_CFG_XPU3_RGn_GCR1_RMSK)
+#define HWIO_IPA_MS_MPU_CFG_XPU3_RGn_GCR1_INMI(n,mask)    \
+        in_dword_masked(HWIO_IPA_MS_MPU_CFG_XPU3_RGn_GCR1_ADDR(n), mask)
+#define HWIO_IPA_MS_MPU_CFG_XPU3_RGn_GCR1_OUTI(n,val)    \
+        out_dword(HWIO_IPA_MS_MPU_CFG_XPU3_RGn_GCR1_ADDR(n),val)
+#define HWIO_IPA_MS_MPU_CFG_XPU3_RGn_GCR1_OUTMI(n,mask,val) \
+        out_dword_masked_ns(HWIO_IPA_MS_MPU_CFG_XPU3_RGn_GCR1_ADDR(n),mask,val,HWIO_IPA_MS_MPU_CFG_XPU3_RGn_GCR1_INI(n))
+#define HWIO_IPA_MS_MPU_CFG_XPU3_RGn_GCR1_PD_BMSK                               0x80000000
+#define HWIO_IPA_MS_MPU_CFG_XPU3_RGn_GCR1_PD_SHFT                                     0x1f
+
+#define HWIO_IPA_MS_MPU_CFG_XPU3_RGn_GCR2_ADDR(n)                               (IPA_MS_MPU_CFG_SNOC_IPA_MS_MPU_CFG_REG_BASE      + 0x00001008 + 0x80 * (n))
+#define HWIO_IPA_MS_MPU_CFG_XPU3_RGn_GCR2_PHYS(n)                               (IPA_MS_MPU_CFG_SNOC_IPA_MS_MPU_CFG_REG_BASE_PHYS + 0x00001008 + 0x80 * (n))
+#define HWIO_IPA_MS_MPU_CFG_XPU3_RGn_GCR2_OFFS(n)                               (IPA_MS_MPU_CFG_SNOC_IPA_MS_MPU_CFG_REG_BASE_OFFS + 0x00001008 + 0x80 * (n))
+#define HWIO_IPA_MS_MPU_CFG_XPU3_RGn_GCR2_RMSK                                         0x3
+#define HWIO_IPA_MS_MPU_CFG_XPU3_RGn_GCR2_MAXn                                           9
+#define HWIO_IPA_MS_MPU_CFG_XPU3_RGn_GCR2_ATTR                                         0x3
+#define HWIO_IPA_MS_MPU_CFG_XPU3_RGn_GCR2_INI(n)        \
+        in_dword_masked(HWIO_IPA_MS_MPU_CFG_XPU3_RGn_GCR2_ADDR(n), HWIO_IPA_MS_MPU_CFG_XPU3_RGn_GCR2_RMSK)
+#define HWIO_IPA_MS_MPU_CFG_XPU3_RGn_GCR2_INMI(n,mask)    \
+        in_dword_masked(HWIO_IPA_MS_MPU_CFG_XPU3_RGn_GCR2_ADDR(n), mask)
+#define HWIO_IPA_MS_MPU_CFG_XPU3_RGn_GCR2_OUTI(n,val)    \
+        out_dword(HWIO_IPA_MS_MPU_CFG_XPU3_RGn_GCR2_ADDR(n),val)
+#define HWIO_IPA_MS_MPU_CFG_XPU3_RGn_GCR2_OUTMI(n,mask,val) \
+        out_dword_masked_ns(HWIO_IPA_MS_MPU_CFG_XPU3_RGn_GCR2_ADDR(n),mask,val,HWIO_IPA_MS_MPU_CFG_XPU3_RGn_GCR2_INI(n))
+#define HWIO_IPA_MS_MPU_CFG_XPU3_RGn_GCR2_ASRC_BMSK                                    0x2
+#define HWIO_IPA_MS_MPU_CFG_XPU3_RGn_GCR2_ASRC_SHFT                                    0x1
+#define HWIO_IPA_MS_MPU_CFG_XPU3_RGn_GCR2_CSRC_BMSK                                    0x1
+#define HWIO_IPA_MS_MPU_CFG_XPU3_RGn_GCR2_CSRC_SHFT                                    0x0
+
+#define HWIO_IPA_MS_MPU_CFG_XPU3_RGn_GCR3_ADDR(n)                               (IPA_MS_MPU_CFG_SNOC_IPA_MS_MPU_CFG_REG_BASE      + 0x0000100c + 0x80 * (n))
+#define HWIO_IPA_MS_MPU_CFG_XPU3_RGn_GCR3_PHYS(n)                               (IPA_MS_MPU_CFG_SNOC_IPA_MS_MPU_CFG_REG_BASE_PHYS + 0x0000100c + 0x80 * (n))
+#define HWIO_IPA_MS_MPU_CFG_XPU3_RGn_GCR3_OFFS(n)                               (IPA_MS_MPU_CFG_SNOC_IPA_MS_MPU_CFG_REG_BASE_OFFS + 0x0000100c + 0x80 * (n))
+#define HWIO_IPA_MS_MPU_CFG_XPU3_RGn_GCR3_RMSK                                         0x1
+#define HWIO_IPA_MS_MPU_CFG_XPU3_RGn_GCR3_MAXn                                           9
+#define HWIO_IPA_MS_MPU_CFG_XPU3_RGn_GCR3_ATTR                                         0x3
+#define HWIO_IPA_MS_MPU_CFG_XPU3_RGn_GCR3_INI(n)        \
+        in_dword_masked(HWIO_IPA_MS_MPU_CFG_XPU3_RGn_GCR3_ADDR(n), HWIO_IPA_MS_MPU_CFG_XPU3_RGn_GCR3_RMSK)
+#define HWIO_IPA_MS_MPU_CFG_XPU3_RGn_GCR3_INMI(n,mask)    \
+        in_dword_masked(HWIO_IPA_MS_MPU_CFG_XPU3_RGn_GCR3_ADDR(n), mask)
+#define HWIO_IPA_MS_MPU_CFG_XPU3_RGn_GCR3_OUTI(n,val)    \
+        out_dword(HWIO_IPA_MS_MPU_CFG_XPU3_RGn_GCR3_ADDR(n),val)
+#define HWIO_IPA_MS_MPU_CFG_XPU3_RGn_GCR3_OUTMI(n,mask,val) \
+        out_dword_masked_ns(HWIO_IPA_MS_MPU_CFG_XPU3_RGn_GCR3_ADDR(n),mask,val,HWIO_IPA_MS_MPU_CFG_XPU3_RGn_GCR3_INI(n))
+#define HWIO_IPA_MS_MPU_CFG_XPU3_RGn_GCR3_SECURE_ACCESS_LOCK_BMSK                      0x1
+#define HWIO_IPA_MS_MPU_CFG_XPU3_RGn_GCR3_SECURE_ACCESS_LOCK_SHFT                      0x0
+
+#define HWIO_IPA_MS_MPU_CFG_XPU3_RGn_CR0_ADDR(n)                                (IPA_MS_MPU_CFG_SNOC_IPA_MS_MPU_CFG_REG_BASE      + 0x00001010 + 0x80 * (n))
+#define HWIO_IPA_MS_MPU_CFG_XPU3_RGn_CR0_PHYS(n)                                (IPA_MS_MPU_CFG_SNOC_IPA_MS_MPU_CFG_REG_BASE_PHYS + 0x00001010 + 0x80 * (n))
+#define HWIO_IPA_MS_MPU_CFG_XPU3_RGn_CR0_OFFS(n)                                (IPA_MS_MPU_CFG_SNOC_IPA_MS_MPU_CFG_REG_BASE_OFFS + 0x00001010 + 0x80 * (n))
+#define HWIO_IPA_MS_MPU_CFG_XPU3_RGn_CR0_RMSK                                          0x1
+#define HWIO_IPA_MS_MPU_CFG_XPU3_RGn_CR0_MAXn                                            9
+#define HWIO_IPA_MS_MPU_CFG_XPU3_RGn_CR0_ATTR                                          0x3
+#define HWIO_IPA_MS_MPU_CFG_XPU3_RGn_CR0_INI(n)        \
+        in_dword_masked(HWIO_IPA_MS_MPU_CFG_XPU3_RGn_CR0_ADDR(n), HWIO_IPA_MS_MPU_CFG_XPU3_RGn_CR0_RMSK)
+#define HWIO_IPA_MS_MPU_CFG_XPU3_RGn_CR0_INMI(n,mask)    \
+        in_dword_masked(HWIO_IPA_MS_MPU_CFG_XPU3_RGn_CR0_ADDR(n), mask)
+#define HWIO_IPA_MS_MPU_CFG_XPU3_RGn_CR0_OUTI(n,val)    \
+        out_dword(HWIO_IPA_MS_MPU_CFG_XPU3_RGn_CR0_ADDR(n),val)
+#define HWIO_IPA_MS_MPU_CFG_XPU3_RGn_CR0_OUTMI(n,mask,val) \
+        out_dword_masked_ns(HWIO_IPA_MS_MPU_CFG_XPU3_RGn_CR0_ADDR(n),mask,val,HWIO_IPA_MS_MPU_CFG_XPU3_RGn_CR0_INI(n))
+#define HWIO_IPA_MS_MPU_CFG_XPU3_RGn_CR0_RGSCLRDEN_APPS_BMSK                           0x1
+#define HWIO_IPA_MS_MPU_CFG_XPU3_RGn_CR0_RGSCLRDEN_APPS_SHFT                           0x0
+
+#define HWIO_IPA_MS_MPU_CFG_XPU3_RGn_CR1_ADDR(n)                                (IPA_MS_MPU_CFG_SNOC_IPA_MS_MPU_CFG_REG_BASE      + 0x00001014 + 0x80 * (n))
+#define HWIO_IPA_MS_MPU_CFG_XPU3_RGn_CR1_PHYS(n)                                (IPA_MS_MPU_CFG_SNOC_IPA_MS_MPU_CFG_REG_BASE_PHYS + 0x00001014 + 0x80 * (n))
+#define HWIO_IPA_MS_MPU_CFG_XPU3_RGn_CR1_OFFS(n)                                (IPA_MS_MPU_CFG_SNOC_IPA_MS_MPU_CFG_REG_BASE_OFFS + 0x00001014 + 0x80 * (n))
+#define HWIO_IPA_MS_MPU_CFG_XPU3_RGn_CR1_RMSK                                          0x7
+#define HWIO_IPA_MS_MPU_CFG_XPU3_RGn_CR1_MAXn                                            9
+#define HWIO_IPA_MS_MPU_CFG_XPU3_RGn_CR1_ATTR                                          0x3
+#define HWIO_IPA_MS_MPU_CFG_XPU3_RGn_CR1_INI(n)        \
+        in_dword_masked(HWIO_IPA_MS_MPU_CFG_XPU3_RGn_CR1_ADDR(n), HWIO_IPA_MS_MPU_CFG_XPU3_RGn_CR1_RMSK)
+#define HWIO_IPA_MS_MPU_CFG_XPU3_RGn_CR1_INMI(n,mask)    \
+        in_dword_masked(HWIO_IPA_MS_MPU_CFG_XPU3_RGn_CR1_ADDR(n), mask)
+#define HWIO_IPA_MS_MPU_CFG_XPU3_RGn_CR1_OUTI(n,val)    \
+        out_dword(HWIO_IPA_MS_MPU_CFG_XPU3_RGn_CR1_ADDR(n),val)
+#define HWIO_IPA_MS_MPU_CFG_XPU3_RGn_CR1_OUTMI(n,mask,val) \
+        out_dword_masked_ns(HWIO_IPA_MS_MPU_CFG_XPU3_RGn_CR1_ADDR(n),mask,val,HWIO_IPA_MS_MPU_CFG_XPU3_RGn_CR1_INI(n))
+#define HWIO_IPA_MS_MPU_CFG_XPU3_RGn_CR1_RGCLRDEN_BMSK                                 0x7
+#define HWIO_IPA_MS_MPU_CFG_XPU3_RGn_CR1_RGCLRDEN_SHFT                                 0x0
+
+#define HWIO_IPA_MS_MPU_CFG_XPU3_RGn_CR2_ADDR(n)                                (IPA_MS_MPU_CFG_SNOC_IPA_MS_MPU_CFG_REG_BASE      + 0x00001018 + 0x80 * (n))
+#define HWIO_IPA_MS_MPU_CFG_XPU3_RGn_CR2_PHYS(n)                                (IPA_MS_MPU_CFG_SNOC_IPA_MS_MPU_CFG_REG_BASE_PHYS + 0x00001018 + 0x80 * (n))
+#define HWIO_IPA_MS_MPU_CFG_XPU3_RGn_CR2_OFFS(n)                                (IPA_MS_MPU_CFG_SNOC_IPA_MS_MPU_CFG_REG_BASE_OFFS + 0x00001018 + 0x80 * (n))
+#define HWIO_IPA_MS_MPU_CFG_XPU3_RGn_CR2_RMSK                                          0x1
+#define HWIO_IPA_MS_MPU_CFG_XPU3_RGn_CR2_MAXn                                            9
+#define HWIO_IPA_MS_MPU_CFG_XPU3_RGn_CR2_ATTR                                          0x3
+#define HWIO_IPA_MS_MPU_CFG_XPU3_RGn_CR2_INI(n)        \
+        in_dword_masked(HWIO_IPA_MS_MPU_CFG_XPU3_RGn_CR2_ADDR(n), HWIO_IPA_MS_MPU_CFG_XPU3_RGn_CR2_RMSK)
+#define HWIO_IPA_MS_MPU_CFG_XPU3_RGn_CR2_INMI(n,mask)    \
+        in_dword_masked(HWIO_IPA_MS_MPU_CFG_XPU3_RGn_CR2_ADDR(n), mask)
+#define HWIO_IPA_MS_MPU_CFG_XPU3_RGn_CR2_OUTI(n,val)    \
+        out_dword(HWIO_IPA_MS_MPU_CFG_XPU3_RGn_CR2_ADDR(n),val)
+#define HWIO_IPA_MS_MPU_CFG_XPU3_RGn_CR2_OUTMI(n,mask,val) \
+        out_dword_masked_ns(HWIO_IPA_MS_MPU_CFG_XPU3_RGn_CR2_ADDR(n),mask,val,HWIO_IPA_MS_MPU_CFG_XPU3_RGn_CR2_INI(n))
+#define HWIO_IPA_MS_MPU_CFG_XPU3_RGn_CR2_RGSCLWREN_APPS_BMSK                           0x1
+#define HWIO_IPA_MS_MPU_CFG_XPU3_RGn_CR2_RGSCLWREN_APPS_SHFT                           0x0
+
+#define HWIO_IPA_MS_MPU_CFG_XPU3_RGn_CR3_ADDR(n)                                (IPA_MS_MPU_CFG_SNOC_IPA_MS_MPU_CFG_REG_BASE      + 0x0000101c + 0x80 * (n))
+#define HWIO_IPA_MS_MPU_CFG_XPU3_RGn_CR3_PHYS(n)                                (IPA_MS_MPU_CFG_SNOC_IPA_MS_MPU_CFG_REG_BASE_PHYS + 0x0000101c + 0x80 * (n))
+#define HWIO_IPA_MS_MPU_CFG_XPU3_RGn_CR3_OFFS(n)                                (IPA_MS_MPU_CFG_SNOC_IPA_MS_MPU_CFG_REG_BASE_OFFS + 0x0000101c + 0x80 * (n))
+#define HWIO_IPA_MS_MPU_CFG_XPU3_RGn_CR3_RMSK                                          0x7
+#define HWIO_IPA_MS_MPU_CFG_XPU3_RGn_CR3_MAXn                                            9
+#define HWIO_IPA_MS_MPU_CFG_XPU3_RGn_CR3_ATTR                                          0x3
+#define HWIO_IPA_MS_MPU_CFG_XPU3_RGn_CR3_INI(n)        \
+        in_dword_masked(HWIO_IPA_MS_MPU_CFG_XPU3_RGn_CR3_ADDR(n), HWIO_IPA_MS_MPU_CFG_XPU3_RGn_CR3_RMSK)
+#define HWIO_IPA_MS_MPU_CFG_XPU3_RGn_CR3_INMI(n,mask)    \
+        in_dword_masked(HWIO_IPA_MS_MPU_CFG_XPU3_RGn_CR3_ADDR(n), mask)
+#define HWIO_IPA_MS_MPU_CFG_XPU3_RGn_CR3_OUTI(n,val)    \
+        out_dword(HWIO_IPA_MS_MPU_CFG_XPU3_RGn_CR3_ADDR(n),val)
+#define HWIO_IPA_MS_MPU_CFG_XPU3_RGn_CR3_OUTMI(n,mask,val) \
+        out_dword_masked_ns(HWIO_IPA_MS_MPU_CFG_XPU3_RGn_CR3_ADDR(n),mask,val,HWIO_IPA_MS_MPU_CFG_XPU3_RGn_CR3_INI(n))
+#define HWIO_IPA_MS_MPU_CFG_XPU3_RGn_CR3_RGCLWREN_BMSK                                 0x7
+#define HWIO_IPA_MS_MPU_CFG_XPU3_RGn_CR3_RGCLWREN_SHFT                                 0x0
+
+#define HWIO_IPA_MS_MPU_CFG_XPU3_RGn_START0_ADDR(n)                             (IPA_MS_MPU_CFG_SNOC_IPA_MS_MPU_CFG_REG_BASE      + 0x00001030 + 0x80 * (n))
+#define HWIO_IPA_MS_MPU_CFG_XPU3_RGn_START0_PHYS(n)                             (IPA_MS_MPU_CFG_SNOC_IPA_MS_MPU_CFG_REG_BASE_PHYS + 0x00001030 + 0x80 * (n))
+#define HWIO_IPA_MS_MPU_CFG_XPU3_RGn_START0_OFFS(n)                             (IPA_MS_MPU_CFG_SNOC_IPA_MS_MPU_CFG_REG_BASE_OFFS + 0x00001030 + 0x80 * (n))
+#define HWIO_IPA_MS_MPU_CFG_XPU3_RGn_START0_RMSK                                0xfffff000
+#define HWIO_IPA_MS_MPU_CFG_XPU3_RGn_START0_MAXn                                         9
+#define HWIO_IPA_MS_MPU_CFG_XPU3_RGn_START0_ATTR                                       0x3
+#define HWIO_IPA_MS_MPU_CFG_XPU3_RGn_START0_INI(n)        \
+        in_dword_masked(HWIO_IPA_MS_MPU_CFG_XPU3_RGn_START0_ADDR(n), HWIO_IPA_MS_MPU_CFG_XPU3_RGn_START0_RMSK)
+#define HWIO_IPA_MS_MPU_CFG_XPU3_RGn_START0_INMI(n,mask)    \
+        in_dword_masked(HWIO_IPA_MS_MPU_CFG_XPU3_RGn_START0_ADDR(n), mask)
+#define HWIO_IPA_MS_MPU_CFG_XPU3_RGn_START0_OUTI(n,val)    \
+        out_dword(HWIO_IPA_MS_MPU_CFG_XPU3_RGn_START0_ADDR(n),val)
+#define HWIO_IPA_MS_MPU_CFG_XPU3_RGn_START0_OUTMI(n,mask,val) \
+        out_dword_masked_ns(HWIO_IPA_MS_MPU_CFG_XPU3_RGn_START0_ADDR(n),mask,val,HWIO_IPA_MS_MPU_CFG_XPU3_RGn_START0_INI(n))
+#define HWIO_IPA_MS_MPU_CFG_XPU3_RGn_START0_ADDR_31_0_BMSK                      0xfffff000
+#define HWIO_IPA_MS_MPU_CFG_XPU3_RGn_START0_ADDR_31_0_SHFT                             0xc
+
+#define HWIO_IPA_MS_MPU_CFG_XPU3_RGn_END0_ADDR(n)                               (IPA_MS_MPU_CFG_SNOC_IPA_MS_MPU_CFG_REG_BASE      + 0x00001038 + 0x80 * (n))
+#define HWIO_IPA_MS_MPU_CFG_XPU3_RGn_END0_PHYS(n)                               (IPA_MS_MPU_CFG_SNOC_IPA_MS_MPU_CFG_REG_BASE_PHYS + 0x00001038 + 0x80 * (n))
+#define HWIO_IPA_MS_MPU_CFG_XPU3_RGn_END0_OFFS(n)                               (IPA_MS_MPU_CFG_SNOC_IPA_MS_MPU_CFG_REG_BASE_OFFS + 0x00001038 + 0x80 * (n))
+#define HWIO_IPA_MS_MPU_CFG_XPU3_RGn_END0_RMSK                                  0xfffff000
+#define HWIO_IPA_MS_MPU_CFG_XPU3_RGn_END0_MAXn                                           9
+#define HWIO_IPA_MS_MPU_CFG_XPU3_RGn_END0_ATTR                                         0x3
+#define HWIO_IPA_MS_MPU_CFG_XPU3_RGn_END0_INI(n)        \
+        in_dword_masked(HWIO_IPA_MS_MPU_CFG_XPU3_RGn_END0_ADDR(n), HWIO_IPA_MS_MPU_CFG_XPU3_RGn_END0_RMSK)
+#define HWIO_IPA_MS_MPU_CFG_XPU3_RGn_END0_INMI(n,mask)    \
+        in_dword_masked(HWIO_IPA_MS_MPU_CFG_XPU3_RGn_END0_ADDR(n), mask)
+#define HWIO_IPA_MS_MPU_CFG_XPU3_RGn_END0_OUTI(n,val)    \
+        out_dword(HWIO_IPA_MS_MPU_CFG_XPU3_RGn_END0_ADDR(n),val)
+#define HWIO_IPA_MS_MPU_CFG_XPU3_RGn_END0_OUTMI(n,mask,val) \
+        out_dword_masked_ns(HWIO_IPA_MS_MPU_CFG_XPU3_RGn_END0_ADDR(n),mask,val,HWIO_IPA_MS_MPU_CFG_XPU3_RGn_END0_INI(n))
+#define HWIO_IPA_MS_MPU_CFG_XPU3_RGn_END0_ADDR_31_0_BMSK                        0xfffff000
+#define HWIO_IPA_MS_MPU_CFG_XPU3_RGn_END0_ADDR_31_0_SHFT                               0xc
+
+
+#endif /* __IPA_HWIO_H__ */

drivers/platform/msm/ipa/ipa_v3/dump/ipa5.0/ipa_hwio_def.h

@@ -0,0 +1,19048 @@
+/* SPDX-License-Identifier: GPL-2.0-only */
+/*
+ * Copyright (c) 2021, The Linux Foundation. All rights reserved.
+ */
+
+#ifndef __IPA_HWIO_DEF_H__
+#define __IPA_HWIO_DEF_H__
+/**
+  @file ipa_hwio.h
+  @brief Auto-generated HWIO interface include file.
+
+  This file contains HWIO register definitions for the following modules:
+    IPA.*
+
+  'Include' filters applied: <none>
+  'Exclude' filters applied: RESERVED DUMMY
+*/
+
+/*----------------------------------------------------------------------------
+ * MODULE: IPA_UC_IPA_UC
+ *--------------------------------------------------------------------------*/
+
+/*----------------------------------------------------------------------------
+ * MODULE: IPA_UC_IPA_UC_RAM
+ *--------------------------------------------------------------------------*/
+
+/*===========================================================================*/
+/*!
+  @brief Bit Field definition of register: IPA_UC_IRAM_START
+*/
+/*===========================================================================*/
+/* Structure definition of register */
+struct ipa_hwio_def_ipa_uc_iram_start_s
+{
+  u32 data : 32;
+};
+
+/* Union definition of register */
+union ipa_hwio_def_ipa_uc_iram_start_u
+{
+  struct ipa_hwio_def_ipa_uc_iram_start_s def;
+  u32 value;
+};
+
+/*===========================================================================*/
+/*!
+  @brief Bit Field definition of register: IPA_UC_DRAM_START
+*/
+/*===========================================================================*/
+/* Structure definition of register */
+struct ipa_hwio_def_ipa_uc_dram_start_s
+{
+  u32 data : 32;
+};
+
+/* Union definition of register */
+union ipa_hwio_def_ipa_uc_dram_start_u
+{
+  struct ipa_hwio_def_ipa_uc_dram_start_s def;
+  u32 value;
+};
+
+/*----------------------------------------------------------------------------
+ * MODULE: IPA_UC_IPA_UC_PER
+ *--------------------------------------------------------------------------*/
+
+/*===========================================================================*/
+/*!
+  @brief Bit Field definition of register: IPA_UC_STATUS
+*/
+/*===========================================================================*/
+/* Structure definition of register */
+struct ipa_hwio_def_ipa_uc_status_s
+{
+  u32 sleepdeep : 1;
+  u32 sleep : 1;
+  u32 lockup : 1;
+  u32 uc_enable : 1;
+  u32 reserved0 : 28;
+};
+
+/* Union definition of register */
+union ipa_hwio_def_ipa_uc_status_u
+{
+  struct ipa_hwio_def_ipa_uc_status_s def;
+  u32 value;
+};
+
+/*===========================================================================*/
+/*!
+  @brief Bit Field definition of register: IPA_UC_CONTROL
+*/
+/*===========================================================================*/
+/* Structure definition of register */
+struct ipa_hwio_def_ipa_uc_control_s
+{
+  u32 reserved0 : 1;
+  u32 uc_dsmode : 1;
+  u32 qmb_snoc_bypass_dis : 1;
+  u32 uc_clock_gating_dis : 1;
+  u32 mbox_dis : 8;
+  u32 reserved1 : 12;
+  u32 warmboot_dis : 1;
+  u32 reserved2 : 2;
+  u32 uc_ram_rd_cli_cache_dis : 1;
+  u32 reserved3 : 4;
+};
+
+/* Union definition of register */
+union ipa_hwio_def_ipa_uc_control_u
+{
+  struct ipa_hwio_def_ipa_uc_control_s def;
+  u32 value;
+};
+
+/*===========================================================================*/
+/*!
+  @brief Bit Field definition of register: IPA_UC_SYS_BUS_ATTRIB
+*/
+/*===========================================================================*/
+/* Structure definition of register */
+struct ipa_hwio_def_ipa_uc_sys_bus_attrib_s
+{
+  u32 memtype : 3;
+  u32 reserved0 : 1;
+  u32 noallocate : 1;
+  u32 reserved1 : 3;
+  u32 innershared : 1;
+  u32 reserved2 : 3;
+  u32 shared : 1;
+  u32 reserved3 : 19;
+};
+
+/* Union definition of register */
+union ipa_hwio_def_ipa_uc_sys_bus_attrib_u
+{
+  struct ipa_hwio_def_ipa_uc_sys_bus_attrib_s def;
+  u32 value;
+};
+
+/*===========================================================================*/
+/*!
+  @brief Bit Field definition of register: IPA_UC_PEND_IRQ
+*/
+/*===========================================================================*/
+/* Structure definition of register */
+struct ipa_hwio_def_ipa_uc_pend_irq_s
+{
+  u32 pend_irq : 32;
+};
+
+/* Union definition of register */
+union ipa_hwio_def_ipa_uc_pend_irq_u
+{
+  struct ipa_hwio_def_ipa_uc_pend_irq_s def;
+  u32 value;
+};
+
+/*===========================================================================*/
+/*!
+  @brief Bit Field definition of register: IPA_UC_TRACE_BUFFER
+*/
+/*===========================================================================*/
+/* Structure definition of register */
+struct ipa_hwio_def_ipa_uc_trace_buffer_s
+{
+  u32 trace_buffer : 32;
+};
+
+/* Union definition of register */
+union ipa_hwio_def_ipa_uc_trace_buffer_u
+{
+  struct ipa_hwio_def_ipa_uc_trace_buffer_s def;
+  u32 value;
+};
+
+/*===========================================================================*/
+/*!
+  @brief Bit Field definition of register: IPA_UC_PC
+*/
+/*===========================================================================*/
+/* Structure definition of register */
+struct ipa_hwio_def_ipa_uc_pc_s
+{
+  u32 pc : 32;
+};
+
+/* Union definition of register */
+union ipa_hwio_def_ipa_uc_pc_u
+{
+  struct ipa_hwio_def_ipa_uc_pc_s def;
+  u32 value;
+};
+
+/*===========================================================================*/
+/*!
+  @brief Bit Field definition of register: IPA_UC_VUIC_INT_ADDRESS_LSB
+*/
+/*===========================================================================*/
+/* Structure definition of register */
+struct ipa_hwio_def_ipa_uc_vuic_int_address_lsb_s
+{
+  u32 addrress : 32;
+};
+
+/* Union definition of register */
+union ipa_hwio_def_ipa_uc_vuic_int_address_lsb_u
+{
+  struct ipa_hwio_def_ipa_uc_vuic_int_address_lsb_s def;
+  u32 value;
+};
+
+/*===========================================================================*/
+/*!
+  @brief Bit Field definition of register: IPA_UC_VUIC_INT_ADDRESS_MSB
+*/
+/*===========================================================================*/
+/* Structure definition of register */
+struct ipa_hwio_def_ipa_uc_vuic_int_address_msb_s
+{
+  u32 addrress : 9;
+  u32 reserved0 : 23;
+};
+
+/* Union definition of register */
+union ipa_hwio_def_ipa_uc_vuic_int_address_msb_u
+{
+  struct ipa_hwio_def_ipa_uc_vuic_int_address_msb_s def;
+  u32 value;
+};
+
+/*===========================================================================*/
+/*!
+  @brief Bit Field definition of register: IPA_UC_QMB_SYS_ADDR
+*/
+/*===========================================================================*/
+/* Structure definition of register */
+struct ipa_hwio_def_ipa_uc_qmb_sys_addr_s
+{
+  u32 addr : 32;
+};
+
+/* Union definition of register */
+union ipa_hwio_def_ipa_uc_qmb_sys_addr_u
+{
+  struct ipa_hwio_def_ipa_uc_qmb_sys_addr_s def;
+  u32 value;
+};
+
+/*===========================================================================*/
+/*!
+  @brief Bit Field definition of register: IPA_UC_QMB_SYS_ADDR_MSB
+*/
+/*===========================================================================*/
+/* Structure definition of register */
+struct ipa_hwio_def_ipa_uc_qmb_sys_addr_msb_s
+{
+  u32 addr_msb : 32;
+};
+
+/* Union definition of register */
+union ipa_hwio_def_ipa_uc_qmb_sys_addr_msb_u
+{
+  struct ipa_hwio_def_ipa_uc_qmb_sys_addr_msb_s def;
+  u32 value;
+};
+
+/*===========================================================================*/
+/*!
+  @brief Bit Field definition of register: IPA_UC_QMB_LOCAL_ADDR
+*/
+/*===========================================================================*/
+/* Structure definition of register */
+struct ipa_hwio_def_ipa_uc_qmb_local_addr_s
+{
+  u32 addr : 18;
+  u32 reserved0 : 14;
+};
+
+/* Union definition of register */
+union ipa_hwio_def_ipa_uc_qmb_local_addr_u
+{
+  struct ipa_hwio_def_ipa_uc_qmb_local_addr_s def;
+  u32 value;
+};
+
+/*===========================================================================*/
+/*!
+  @brief Bit Field definition of register: IPA_UC_QMB_LENGTH
+*/
+/*===========================================================================*/
+/* Structure definition of register */
+struct ipa_hwio_def_ipa_uc_qmb_length_s
+{
+  u32 length : 16;
+  u32 reserved0 : 16;
+};
+
+/* Union definition of register */
+union ipa_hwio_def_ipa_uc_qmb_length_u
+{
+  struct ipa_hwio_def_ipa_uc_qmb_length_s def;
+  u32 value;
+};
+
+/*===========================================================================*/
+/*!
+  @brief Bit Field definition of register: IPA_UC_QMB_TRIGGER
+*/
+/*===========================================================================*/
+/* Structure definition of register */
+struct ipa_hwio_def_ipa_uc_qmb_trigger_s
+{
+  u32 rsv : 32;
+};
+
+/* Union definition of register */
+union ipa_hwio_def_ipa_uc_qmb_trigger_u
+{
+  struct ipa_hwio_def_ipa_uc_qmb_trigger_s def;
+  u32 value;
+};
+
+/*===========================================================================*/
+/*!
+  @brief Bit Field definition of register: IPA_UC_QMB_COMMAND_ATTR
+*/
+/*===========================================================================*/
+/* Structure definition of register */
+struct ipa_hwio_def_ipa_uc_qmb_command_attr_s
+{
+  u32 direction : 1;
+  u32 inorder : 1;
+  u32 wait_for_response_mode : 1;
+  u32 sync : 1;
+  u32 interrupt_on_completion : 1;
+  u32 queue_number : 1;
+  u32 reserved0 : 10;
+  u32 user : 11;
+  u32 reserved1 : 5;
+};
+
+/* Union definition of register */
+union ipa_hwio_def_ipa_uc_qmb_command_attr_u
+{
+  struct ipa_hwio_def_ipa_uc_qmb_command_attr_s def;
+  u32 value;
+};
+
+/*===========================================================================*/
+/*!
+  @brief Bit Field definition of register: IPA_UC_QMB_COMMAND_UCTAG
+*/
+/*===========================================================================*/
+/* Structure definition of register */
+struct ipa_hwio_def_ipa_uc_qmb_command_uctag_s
+{
+  u32 uctag : 18;
+  u32 reserved0 : 14;
+};
+
+/* Union definition of register */
+union ipa_hwio_def_ipa_uc_qmb_command_uctag_u
+{
+  struct ipa_hwio_def_ipa_uc_qmb_command_uctag_s def;
+  u32 value;
+};
+
+/*===========================================================================*/
+/*!
+  @brief Bit Field definition of register: IPA_UC_QMB_COMPLETED_FIFO_n
+*/
+/*===========================================================================*/
+/* Structure definition of register */
+struct ipa_hwio_def_ipa_uc_qmb_completed_fifo_n_s
+{
+  u32 uctag : 18;
+  u32 fifo_size : 4;
+  u32 fifo_cnt : 4;
+  u32 error : 1;
+  u32 reserved0 : 3;
+  u32 empty : 1;
+  u32 full : 1;
+};
+
+/* Union definition of register */
+union ipa_hwio_def_ipa_uc_qmb_completed_fifo_n_u
+{
+  struct ipa_hwio_def_ipa_uc_qmb_completed_fifo_n_s def;
+  u32 value;
+};
+
+/*===========================================================================*/
+/*!
+  @brief Bit Field definition of register: IPA_UC_QMB_COMPLETED_FIFO_PEEK_n
+*/
+/*===========================================================================*/
+/* Structure definition of register */
+struct ipa_hwio_def_ipa_uc_qmb_completed_fifo_peek_n_s
+{
+  u32 uctag : 18;
+  u32 fifo_size : 4;
+  u32 fifo_cnt : 4;
+  u32 error : 1;
+  u32 reserved0 : 3;
+  u32 empty : 1;
+  u32 full : 1;
+};
+
+/* Union definition of register */
+union ipa_hwio_def_ipa_uc_qmb_completed_fifo_peek_n_u
+{
+  struct ipa_hwio_def_ipa_uc_qmb_completed_fifo_peek_n_s def;
+  u32 value;
+};
+
+/*===========================================================================*/
+/*!
+  @brief Bit Field definition of register: IPA_UC_QMB_CMD_FIFO_STATUS_n
+*/
+/*===========================================================================*/
+/* Structure definition of register */
+struct ipa_hwio_def_ipa_uc_qmb_cmd_fifo_status_n_s
+{
+  u32 fifo_size : 4;
+  u32 fifo_cnt : 4;
+  u32 reserved0 : 8;
+  u32 empty : 1;
+  u32 full : 1;
+  u32 reserved1 : 14;
+};
+
+/* Union definition of register */
+union ipa_hwio_def_ipa_uc_qmb_cmd_fifo_status_n_u
+{
+  struct ipa_hwio_def_ipa_uc_qmb_cmd_fifo_status_n_s def;
+  u32 value;
+};
+
+/*===========================================================================*/
+/*!
+  @brief Bit Field definition of register: IPA_UC_QMB_SYNC_STATUS
+*/
+/*===========================================================================*/
+/* Structure definition of register */
+struct ipa_hwio_def_ipa_uc_qmb_sync_status_s
+{
+  u32 error_queue_0 : 1;
+  u32 reserved0 : 15;
+  u32 error_queue_1 : 1;
+  u32 reserved1 : 15;
+};
+
+/* Union definition of register */
+union ipa_hwio_def_ipa_uc_qmb_sync_status_u
+{
+  struct ipa_hwio_def_ipa_uc_qmb_sync_status_s def;
+  u32 value;
+};
+
+/*===========================================================================*/
+/*!
+  @brief Bit Field definition of register: IPA_UC_QMB_BUS_ATTRIB
+*/
+/*===========================================================================*/
+/* Structure definition of register */
+struct ipa_hwio_def_ipa_uc_qmb_bus_attrib_s
+{
+  u32 memtype : 3;
+  u32 reserved0 : 1;
+  u32 noallocate : 1;
+  u32 reserved1 : 3;
+  u32 innershared : 1;
+  u32 reserved2 : 3;
+  u32 shared : 1;
+  u32 reserved3 : 19;
+};
+
+/* Union definition of register */
+union ipa_hwio_def_ipa_uc_qmb_bus_attrib_u
+{
+  struct ipa_hwio_def_ipa_uc_qmb_bus_attrib_s def;
+  u32 value;
+};
+
+/*===========================================================================*/
+/*!
+  @brief Bit Field definition of register: IPA_UC_QMB_OUTSTANDING_CFG
+*/
+/*===========================================================================*/
+/* Structure definition of register */
+struct ipa_hwio_def_ipa_uc_qmb_outstanding_cfg_s
+{
+  u32 max_ot_overall : 8;
+  u32 max_ot_rd : 8;
+  u32 max_ot_wr : 8;
+  u32 reserved0 : 8;
+};
+
+/* Union definition of register */
+union ipa_hwio_def_ipa_uc_qmb_outstanding_cfg_u
+{
+  struct ipa_hwio_def_ipa_uc_qmb_outstanding_cfg_s def;
+  u32 value;
+};
+
+/*===========================================================================*/
+/*!
+  @brief Bit Field definition of register: IPA_UC_QMB_OUTSTANDING_STATUS
+*/
+/*===========================================================================*/
+/* Structure definition of register */
+struct ipa_hwio_def_ipa_uc_qmb_outstanding_status_s
+{
+  u32 current_ot_overall : 8;
+  u32 current_ot_rd : 8;
+  u32 current_ot_wr : 8;
+  u32 reserved0 : 8;
+};
+
+/* Union definition of register */
+union ipa_hwio_def_ipa_uc_qmb_outstanding_status_u
+{
+  struct ipa_hwio_def_ipa_uc_qmb_outstanding_status_s def;
+  u32 value;
+};
+
+/*===========================================================================*/
+/*!
+  @brief Bit Field definition of register: IPA_UC_QMB_COMP_FIFO_INT_EN
+*/
+/*===========================================================================*/
+/* Structure definition of register */
+struct ipa_hwio_def_ipa_uc_qmb_comp_fifo_int_en_s
+{
+  u32 comp_fifo_0_not_empty : 1;
+  u32 comp_fifo_0_full : 1;
+  u32 comp_fifo_0_ioc_cmd : 1;
+  u32 reserved0 : 13;
+  u32 comp_fifo_1_not_empty : 1;
+  u32 comp_fifo_1_full : 1;
+  u32 comp_fifo_1_ioc_cmd : 1;
+  u32 reserved1 : 13;
+};
+
+/* Union definition of register */
+union ipa_hwio_def_ipa_uc_qmb_comp_fifo_int_en_u
+{
+  struct ipa_hwio_def_ipa_uc_qmb_comp_fifo_int_en_s def;
+  u32 value;
+};
+
+/*===========================================================================*/
+/*!
+  @brief Bit Field definition of register: IPA_UC_QMB_COMP_FIFO_INT_CLR
+*/
+/*===========================================================================*/
+/* Structure definition of register */
+struct ipa_hwio_def_ipa_uc_qmb_comp_fifo_int_clr_s
+{
+  u32 comp_fifo_0_not_empty : 1;
+  u32 comp_fifo_0_full : 1;
+  u32 comp_fifo_0_ioc_cmd : 1;
+  u32 reserved0 : 13;
+  u32 comp_fifo_1_not_empty : 1;
+  u32 comp_fifo_1_full : 1;
+  u32 comp_fifo_1_ioc_cmd : 1;
+  u32 reserved1 : 13;
+};
+
+/* Union definition of register */
+union ipa_hwio_def_ipa_uc_qmb_comp_fifo_int_clr_u
+{
+  struct ipa_hwio_def_ipa_uc_qmb_comp_fifo_int_clr_s def;
+  u32 value;
+};
+
+/*===========================================================================*/
+/*!
+  @brief Bit Field definition of register: IPA_UC_QMB_COMP_FIFO_INT_STTS
+*/
+/*===========================================================================*/
+/* Structure definition of register */
+struct ipa_hwio_def_ipa_uc_qmb_comp_fifo_int_stts_s
+{
+  u32 comp_fifo_0_not_empty : 1;
+  u32 comp_fifo_0_full : 1;
+  u32 comp_fifo_0_ioc_cmd : 1;
+  u32 reserved0 : 13;
+  u32 comp_fifo_1_not_empty : 1;
+  u32 comp_fifo_1_full : 1;
+  u32 comp_fifo_1_ioc_cmd : 1;
+  u32 reserved1 : 13;
+};
+
+/* Union definition of register */
+union ipa_hwio_def_ipa_uc_qmb_comp_fifo_int_stts_u
+{
+  struct ipa_hwio_def_ipa_uc_qmb_comp_fifo_int_stts_s def;
+  u32 value;
+};
+
+/*===========================================================================*/
+/*!
+  @brief Bit Field definition of register: IPA_UC_QMB_SYNC_COMPLETE_INT_EN
+*/
+/*===========================================================================*/
+/* Structure definition of register */
+struct ipa_hwio_def_ipa_uc_qmb_sync_complete_int_en_s
+{
+  u32 sync_completed_0 : 1;
+  u32 sync_completed_1 : 1;
+  u32 reserved0 : 30;
+};
+
+/* Union definition of register */
+union ipa_hwio_def_ipa_uc_qmb_sync_complete_int_en_u
+{
+  struct ipa_hwio_def_ipa_uc_qmb_sync_complete_int_en_s def;
+  u32 value;
+};
+
+/*===========================================================================*/
+/*!
+  @brief Bit Field definition of register: IPA_UC_QMB_SYNC_COMPLETE_INT_CLR
+*/
+/*===========================================================================*/
+/* Structure definition of register */
+struct ipa_hwio_def_ipa_uc_qmb_sync_complete_int_clr_s
+{
+  u32 sync_completed_0 : 1;
+  u32 sync_completed_1 : 1;
+  u32 reserved0 : 30;
+};
+
+/* Union definition of register */
+union ipa_hwio_def_ipa_uc_qmb_sync_complete_int_clr_u
+{
+  struct ipa_hwio_def_ipa_uc_qmb_sync_complete_int_clr_s def;
+  u32 value;
+};
+
+/*===========================================================================*/
+/*!
+  @brief Bit Field definition of register: IPA_UC_QMB_SYNC_COMPLETE_INT_STTS
+*/
+/*===========================================================================*/
+/* Structure definition of register */
+struct ipa_hwio_def_ipa_uc_qmb_sync_complete_int_stts_s
+{
+  u32 sync_completed_0 : 1;
+  u32 sync_completed_1 : 1;
+  u32 reserved0 : 30;
+};
+
+/* Union definition of register */
+union ipa_hwio_def_ipa_uc_qmb_sync_complete_int_stts_u
+{
+  struct ipa_hwio_def_ipa_uc_qmb_sync_complete_int_stts_s def;
+  u32 value;
+};
+
+/*===========================================================================*/
+/*!
+  @brief Bit Field definition of register: IPA_UC_MBOX_INT_STTS_n
+*/
+/*===========================================================================*/
+/* Structure definition of register */
+struct ipa_hwio_def_ipa_uc_mbox_int_stts_n_s
+{
+  u32 irq_status : 16;
+  u32 reserved0 : 16;
+};
+
+/* Union definition of register */
+union ipa_hwio_def_ipa_uc_mbox_int_stts_n_u
+{
+  struct ipa_hwio_def_ipa_uc_mbox_int_stts_n_s def;
+  u32 value;
+};
+
+/*===========================================================================*/
+/*!
+  @brief Bit Field definition of register: IPA_UC_MBOX_INT_EN_n
+*/
+/*===========================================================================*/
+/* Structure definition of register */
+struct ipa_hwio_def_ipa_uc_mbox_int_en_n_s
+{
+  u32 irq_en : 16;
+  u32 reserved0 : 16;
+};
+
+/* Union definition of register */
+union ipa_hwio_def_ipa_uc_mbox_int_en_n_u
+{
+  struct ipa_hwio_def_ipa_uc_mbox_int_en_n_s def;
+  u32 value;
+};
+
+/*===========================================================================*/
+/*!
+  @brief Bit Field definition of register: IPA_UC_MBOX_INT_CLR_n
+*/
+/*===========================================================================*/
+/* Structure definition of register */
+struct ipa_hwio_def_ipa_uc_mbox_int_clr_n_s
+{
+  u32 irq_clr : 16;
+  u32 reserved0 : 16;
+};
+
+/* Union definition of register */
+union ipa_hwio_def_ipa_uc_mbox_int_clr_n_u
+{
+  struct ipa_hwio_def_ipa_uc_mbox_int_clr_n_s def;
+  u32 value;
+};
+
+/*===========================================================================*/
+/*!
+  @brief Bit Field definition of register: IPA_UC_IPA_INT_STTS_n
+*/
+/*===========================================================================*/
+/* Structure definition of register */
+struct ipa_hwio_def_ipa_uc_ipa_int_stts_n_s
+{
+  u32 irq_status : 4;
+  u32 reserved0 : 28;
+};
+
+/* Union definition of register */
+union ipa_hwio_def_ipa_uc_ipa_int_stts_n_u
+{
+  struct ipa_hwio_def_ipa_uc_ipa_int_stts_n_s def;
+  u32 value;
+};
+
+/*===========================================================================*/
+/*!
+  @brief Bit Field definition of register: IPA_UC_IPA_INT_EN_n
+*/
+/*===========================================================================*/
+/* Structure definition of register */
+struct ipa_hwio_def_ipa_uc_ipa_int_en_n_s
+{
+  u32 irq_en : 4;
+  u32 reserved0 : 28;
+};
+
+/* Union definition of register */
+union ipa_hwio_def_ipa_uc_ipa_int_en_n_u
+{
+  struct ipa_hwio_def_ipa_uc_ipa_int_en_n_s def;
+  u32 value;
+};
+
+/*===========================================================================*/
+/*!
+  @brief Bit Field definition of register: IPA_UC_IPA_INT_CLR_n
+*/
+/*===========================================================================*/
+/* Structure definition of register */
+struct ipa_hwio_def_ipa_uc_ipa_int_clr_n_s
+{
+  u32 irq_clr : 4;
+  u32 reserved0 : 28;
+};
+
+/* Union definition of register */
+union ipa_hwio_def_ipa_uc_ipa_int_clr_n_u
+{
+  struct ipa_hwio_def_ipa_uc_ipa_int_clr_n_s def;
+  u32 value;
+};
+
+/*===========================================================================*/
+/*!
+  @brief Bit Field definition of register: IPA_UC_HWEV_INT_STTS
+*/
+/*===========================================================================*/
+/* Structure definition of register */
+struct ipa_hwio_def_ipa_uc_hwev_int_stts_s
+{
+  u32 irq_status : 32;
+};
+
+/* Union definition of register */
+union ipa_hwio_def_ipa_uc_hwev_int_stts_u
+{
+  struct ipa_hwio_def_ipa_uc_hwev_int_stts_s def;
+  u32 value;
+};
+
+/*===========================================================================*/
+/*!
+  @brief Bit Field definition of register: IPA_UC_HWEV_INT_EN
+*/
+/*===========================================================================*/
+/* Structure definition of register */
+struct ipa_hwio_def_ipa_uc_hwev_int_en_s
+{
+  u32 irq_en : 32;
+};
+
+/* Union definition of register */
+union ipa_hwio_def_ipa_uc_hwev_int_en_u
+{
+  struct ipa_hwio_def_ipa_uc_hwev_int_en_s def;
+  u32 value;
+};
+
+/*===========================================================================*/
+/*!
+  @brief Bit Field definition of register: IPA_UC_HWEV_INT_CLR
+*/
+/*===========================================================================*/
+/* Structure definition of register */
+struct ipa_hwio_def_ipa_uc_hwev_int_clr_s
+{
+  u32 irq_clr : 32;
+};
+
+/* Union definition of register */
+union ipa_hwio_def_ipa_uc_hwev_int_clr_u
+{
+  struct ipa_hwio_def_ipa_uc_hwev_int_clr_s def;
+  u32 value;
+};
+
+/*===========================================================================*/
+/*!
+  @brief Bit Field definition of register: IPA_UC_SWEV_INT_STTS
+*/
+/*===========================================================================*/
+/* Structure definition of register */
+struct ipa_hwio_def_ipa_uc_swev_int_stts_s
+{
+  u32 irq_status : 32;
+};
+
+/* Union definition of register */
+union ipa_hwio_def_ipa_uc_swev_int_stts_u
+{
+  struct ipa_hwio_def_ipa_uc_swev_int_stts_s def;
+  u32 value;
+};
+
+/*===========================================================================*/
+/*!
+  @brief Bit Field definition of register: IPA_UC_SWEV_INT_EN
+*/
+/*===========================================================================*/
+/* Structure definition of register */
+struct ipa_hwio_def_ipa_uc_swev_int_en_s
+{
+  u32 irq_en : 32;
+};
+
+/* Union definition of register */
+union ipa_hwio_def_ipa_uc_swev_int_en_u
+{
+  struct ipa_hwio_def_ipa_uc_swev_int_en_s def;
+  u32 value;
+};
+
+/*===========================================================================*/
+/*!
+  @brief Bit Field definition of register: IPA_UC_SWEV_INT_CLR
+*/
+/*===========================================================================*/
+/* Structure definition of register */
+struct ipa_hwio_def_ipa_uc_swev_int_clr_s
+{
+  u32 irq_clr : 32;
+};
+
+/* Union definition of register */
+union ipa_hwio_def_ipa_uc_swev_int_clr_u
+{
+  struct ipa_hwio_def_ipa_uc_swev_int_clr_s def;
+  u32 value;
+};
+
+/*===========================================================================*/
+/*!
+  @brief Bit Field definition of register: IPA_UC_VUIC_INT_STTS
+*/
+/*===========================================================================*/
+/* Structure definition of register */
+struct ipa_hwio_def_ipa_uc_vuic_int_stts_s
+{
+  u32 irq_status : 1;
+  u32 reserved0 : 31;
+};
+
+/* Union definition of register */
+union ipa_hwio_def_ipa_uc_vuic_int_stts_u
+{
+  struct ipa_hwio_def_ipa_uc_vuic_int_stts_s def;
+  u32 value;
+};
+
+/*===========================================================================*/
+/*!
+  @brief Bit Field definition of register: IPA_UC_VUIC_INT_CLR
+*/
+/*===========================================================================*/
+/* Structure definition of register */
+struct ipa_hwio_def_ipa_uc_vuic_int_clr_s
+{
+  u32 irq_clr : 1;
+  u32 reserved0 : 31;
+};
+
+/* Union definition of register */
+union ipa_hwio_def_ipa_uc_vuic_int_clr_u
+{
+  struct ipa_hwio_def_ipa_uc_vuic_int_clr_s def;
+  u32 value;
+};
+
+/*===========================================================================*/
+/*!
+  @brief Bit Field definition of register: IPA_UC_TIMER_CTRL_n
+*/
+/*===========================================================================*/
+/* Structure definition of register */
+struct ipa_hwio_def_ipa_uc_timer_ctrl_n_s
+{
+  u32 count : 16;
+  u32 event_sel : 7;
+  u32 reserved0 : 1;
+  u32 retrig : 1;
+  u32 reserved1 : 5;
+  u32 gran_sel : 2;
+};
+
+/* Union definition of register */
+union ipa_hwio_def_ipa_uc_timer_ctrl_n_u
+{
+  struct ipa_hwio_def_ipa_uc_timer_ctrl_n_s def;
+  u32 value;
+};
+
+/*===========================================================================*/
+/*!
+  @brief Bit Field definition of register: IPA_UC_TIMER_STATUS_n
+*/
+/*===========================================================================*/
+/* Structure definition of register */
+struct ipa_hwio_def_ipa_uc_timer_status_n_s
+{
+  u32 count : 16;
+  u32 reserved0 : 8;
+  u32 active : 1;
+  u32 reserved1 : 7;
+};
+
+/* Union definition of register */
+union ipa_hwio_def_ipa_uc_timer_status_n_u
+{
+  struct ipa_hwio_def_ipa_uc_timer_status_n_s def;
+  u32 value;
+};
+
+/*===========================================================================*/
+/*!
+  @brief Bit Field definition of register: IPA_UC_EVENTS
+*/
+/*===========================================================================*/
+/* Structure definition of register */
+struct ipa_hwio_def_ipa_uc_events_s
+{
+  u32 events : 32;
+};
+
+/* Union definition of register */
+union ipa_hwio_def_ipa_uc_events_u
+{
+  struct ipa_hwio_def_ipa_uc_events_s def;
+  u32 value;
+};
+
+/*===========================================================================*/
+/*!
+  @brief Bit Field definition of register: IPA_UC_VUIC_BUS_ADDR_TRANSLATE_EN
+*/
+/*===========================================================================*/
+/* Structure definition of register */
+struct ipa_hwio_def_ipa_uc_vuic_bus_addr_translate_en_s
+{
+  u32 qmb_addr_translate : 1;
+  u32 direct_addr_translate : 1;
+  u32 reserved0 : 30;
+};
+
+/* Union definition of register */
+union ipa_hwio_def_ipa_uc_vuic_bus_addr_translate_en_u
+{
+  struct ipa_hwio_def_ipa_uc_vuic_bus_addr_translate_en_s def;
+  u32 value;
+};
+
+/*===========================================================================*/
+/*!
+  @brief Bit Field definition of register: IPA_UC_SYS_ADDR_MSB
+*/
+/*===========================================================================*/
+/* Structure definition of register */
+struct ipa_hwio_def_ipa_uc_sys_addr_msb_s
+{
+  u32 sys_addr_msb : 32;
+};
+
+/* Union definition of register */
+union ipa_hwio_def_ipa_uc_sys_addr_msb_u
+{
+  struct ipa_hwio_def_ipa_uc_sys_addr_msb_s def;
+  u32 value;
+};
+
+/*===========================================================================*/
+/*!
+  @brief Bit Field definition of register: IPA_UC_PC_RESTORE_WR
+*/
+/*===========================================================================*/
+/* Structure definition of register */
+struct ipa_hwio_def_ipa_uc_pc_restore_wr_s
+{
+  u32 set_ipa_pc_ack : 1;
+  u32 clear_ipa_pc_ack : 1;
+  u32 set_ipa_restore_ack : 1;
+  u32 clear_ipa_restore_ack : 1;
+  u32 reserved0 : 28;
+};
+
+/* Union definition of register */
+union ipa_hwio_def_ipa_uc_pc_restore_wr_u
+{
+  struct ipa_hwio_def_ipa_uc_pc_restore_wr_s def;
+  u32 value;
+};
+
+/*===========================================================================*/
+/*!
+  @brief Bit Field definition of register: IPA_UC_PC_RESTORE_RD
+*/
+/*===========================================================================*/
+/* Structure definition of register */
+struct ipa_hwio_def_ipa_uc_pc_restore_rd_s
+{
+  u32 ipa_pc_req : 1;
+  u32 ipa_pc_ack : 1;
+  u32 ipa_restore_req : 1;
+  u32 ipa_restore_ack : 1;
+  u32 reserved0 : 28;
+};
+
+/* Union definition of register */
+union ipa_hwio_def_ipa_uc_pc_restore_rd_u
+{
+  struct ipa_hwio_def_ipa_uc_pc_restore_rd_s def;
+  u32 value;
+};
+
+/*===========================================================================*/
+/*!
+  @brief Bit Field definition of register: IPA_UC_CNT_GLOBAL
+*/
+/*===========================================================================*/
+/* Structure definition of register */
+struct ipa_hwio_def_ipa_uc_cnt_global_s
+{
+  u32 count_en : 1;
+  u32 count_cgc_open : 1;
+  u32 reserved0 : 29;
+  u32 clear_all : 1;
+};
+
+/* Union definition of register */
+union ipa_hwio_def_ipa_uc_cnt_global_u
+{
+  struct ipa_hwio_def_ipa_uc_cnt_global_s def;
+  u32 value;
+};
+
+/*===========================================================================*/
+/*!
+  @brief Bit Field definition of register: IPA_UC_CNT_CTL
+*/
+/*===========================================================================*/
+/* Structure definition of register */
+struct ipa_hwio_def_ipa_uc_cnt_ctl_s
+{
+  u32 cycle_cnt_en : 1;
+  u32 reserved0 : 1;
+  u32 cycle_cnt_clr : 1;
+  u32 reserved1 : 1;
+  u32 idle_cnt_en : 1;
+  u32 reserved2 : 1;
+  u32 idle_cnt_clr : 1;
+  u32 reserved3 : 1;
+  u32 inst_cnt_en : 1;
+  u32 inst_clr_after_rd : 1;
+  u32 inst_cnt_clr : 1;
+  u32 reserved4 : 1;
+  u32 vuic_rd_cnt_en : 1;
+  u32 vuic_wr_cnt_en : 1;
+  u32 vuic_clr_after_rd : 1;
+  u32 vuic_cnt_clr : 1;
+  u32 dram_rd_cnt_en : 1;
+  u32 dram_wr_cnt_en : 1;
+  u32 dram_clr_after_rd : 1;
+  u32 dram_cnt_clr : 1;
+  u32 reserved5 : 12;
+};
+
+/* Union definition of register */
+union ipa_hwio_def_ipa_uc_cnt_ctl_u
+{
+  struct ipa_hwio_def_ipa_uc_cnt_ctl_s def;
+  u32 value;
+};
+
+/*===========================================================================*/
+/*!
+  @brief Bit Field definition of register: IPA_UC_CNT_CLK_CYCLE
+*/
+/*===========================================================================*/
+/* Structure definition of register */
+struct ipa_hwio_def_ipa_uc_cnt_clk_cycle_s
+{
+  u32 counter : 32;
+};
+
+/* Union definition of register */
+union ipa_hwio_def_ipa_uc_cnt_clk_cycle_u
+{
+  struct ipa_hwio_def_ipa_uc_cnt_clk_cycle_s def;
+  u32 value;
+};
+
+/*===========================================================================*/
+/*!
+  @brief Bit Field definition of register: IPA_UC_CNT_CLK_CYCLE_MSB
+*/
+/*===========================================================================*/
+/* Structure definition of register */
+struct ipa_hwio_def_ipa_uc_cnt_clk_cycle_msb_s
+{
+  u32 counter : 8;
+  u32 reserved0 : 24;
+};
+
+/* Union definition of register */
+union ipa_hwio_def_ipa_uc_cnt_clk_cycle_msb_u
+{
+  struct ipa_hwio_def_ipa_uc_cnt_clk_cycle_msb_s def;
+  u32 value;
+};
+
+/*===========================================================================*/
+/*!
+  @brief Bit Field definition of register: IPA_UC_CNT_IDLE
+*/
+/*===========================================================================*/
+/* Structure definition of register */
+struct ipa_hwio_def_ipa_uc_cnt_idle_s
+{
+  u32 counter : 32;
+};
+
+/* Union definition of register */
+union ipa_hwio_def_ipa_uc_cnt_idle_u
+{
+  struct ipa_hwio_def_ipa_uc_cnt_idle_s def;
+  u32 value;
+};
+
+/*===========================================================================*/
+/*!
+  @brief Bit Field definition of register: IPA_UC_CNT_IDLE_MSB
+*/
+/*===========================================================================*/
+/* Structure definition of register */
+struct ipa_hwio_def_ipa_uc_cnt_idle_msb_s
+{
+  u32 counter : 8;
+  u32 reserved0 : 24;
+};
+
+/* Union definition of register */
+union ipa_hwio_def_ipa_uc_cnt_idle_msb_u
+{
+  struct ipa_hwio_def_ipa_uc_cnt_idle_msb_s def;
+  u32 value;
+};
+
+/*===========================================================================*/
+/*!
+  @brief Bit Field definition of register: IPA_UC_CNT_INST
+*/
+/*===========================================================================*/
+/* Structure definition of register */
+struct ipa_hwio_def_ipa_uc_cnt_inst_s
+{
+  u32 counter : 32;
+};
+
+/* Union definition of register */
+union ipa_hwio_def_ipa_uc_cnt_inst_u
+{
+  struct ipa_hwio_def_ipa_uc_cnt_inst_s def;
+  u32 value;
+};
+
+/*===========================================================================*/
+/*!
+  @brief Bit Field definition of register: IPA_UC_CNT_DRAM
+*/
+/*===========================================================================*/
+/* Structure definition of register */
+struct ipa_hwio_def_ipa_uc_cnt_dram_s
+{
+  u32 counter : 32;
+};
+
+/* Union definition of register */
+union ipa_hwio_def_ipa_uc_cnt_dram_u
+{
+  struct ipa_hwio_def_ipa_uc_cnt_dram_s def;
+  u32 value;
+};
+
+/*===========================================================================*/
+/*!
+  @brief Bit Field definition of register: IPA_UC_CNT_VUIC
+*/
+/*===========================================================================*/
+/* Structure definition of register */
+struct ipa_hwio_def_ipa_uc_cnt_vuic_s
+{
+  u32 counter : 32;
+};
+
+/* Union definition of register */
+union ipa_hwio_def_ipa_uc_cnt_vuic_u
+{
+  struct ipa_hwio_def_ipa_uc_cnt_vuic_s def;
+  u32 value;
+};
+
+/*===========================================================================*/
+/*!
+  @brief Bit Field definition of register: IPA_UC_SPARE
+*/
+/*===========================================================================*/
+/* Structure definition of register */
+struct ipa_hwio_def_ipa_uc_spare_s
+{
+  u32 spare : 32;
+};
+
+/* Union definition of register */
+union ipa_hwio_def_ipa_uc_spare_u
+{
+  struct ipa_hwio_def_ipa_uc_spare_s def;
+  u32 value;
+};
+
+/*----------------------------------------------------------------------------
+ * MODULE: IPA_UC_IPA_UC_MBOX
+ *--------------------------------------------------------------------------*/
+
+/*===========================================================================*/
+/*!
+  @brief Bit Field definition of register: IPA_UC_MAILBOX_m_n
+*/
+/*===========================================================================*/
+/* Structure definition of register */
+struct ipa_hwio_def_ipa_uc_mailbox_m_n_s
+{
+  u32 data : 32;
+};
+
+/* Union definition of register */
+union ipa_hwio_def_ipa_uc_mailbox_m_n_u
+{
+  struct ipa_hwio_def_ipa_uc_mailbox_m_n_s def;
+  u32 value;
+};
+
+/*----------------------------------------------------------------------------
+ * MODULE: IPA_RAM
+ *--------------------------------------------------------------------------*/
+
+/*===========================================================================*/
+/*!
+  @brief Bit Field definition of register: IPA_SW_AREA_RAM_DIRECT_ACCESS_n
+*/
+/*===========================================================================*/
+/* Structure definition of register */
+struct ipa_hwio_def_ipa_sw_area_ram_direct_access_n_s
+{
+  u32 data_word : 32;
+};
+
+/* Union definition of register */
+union ipa_hwio_def_ipa_sw_area_ram_direct_access_n_u
+{
+  struct ipa_hwio_def_ipa_sw_area_ram_direct_access_n_s def;
+  u32 value;
+};
+
+/*===========================================================================*/
+/*!
+  @brief Bit Field definition of register: IPA_HW_AREA_RAM_DIRECT_ACCESS_n
+*/
+/*===========================================================================*/
+/* Structure definition of register */
+struct ipa_hwio_def_ipa_hw_area_ram_direct_access_n_s
+{
+  u32 data_word : 32;
+};
+
+/* Union definition of register */
+union ipa_hwio_def_ipa_hw_area_ram_direct_access_n_u
+{
+  struct ipa_hwio_def_ipa_hw_area_ram_direct_access_n_s def;
+  u32 value;
+};
+
+/*----------------------------------------------------------------------------
+ * MODULE: IPA_EE
+ *--------------------------------------------------------------------------*/
+
+/*===========================================================================*/
+/*!
+  @brief Bit Field definition of register: IPA_IRQ_STTS_EE_n
+*/
+/*===========================================================================*/
+/* Structure definition of register */
+struct ipa_hwio_def_ipa_irq_stts_ee_n_s
+{
+  u32 bad_snoc_access_irq : 1;
+  u32 reserved0 : 1;
+  u32 uc_irq_0 : 1;
+  u32 uc_irq_1 : 1;
+  u32 uc_irq_2 : 1;
+  u32 uc_irq_3 : 1;
+  u32 uc_in_q_not_empty_irq : 1;
+  u32 uc_rx_cmd_q_not_full_irq : 1;
+  u32 proc_to_uc_ack_q_not_empty_irq : 1;
+  u32 rx_err_irq : 1;
+  u32 deaggr_err_irq : 1;
+  u32 tx_err_irq : 1;
+  u32 step_mode_irq : 1;
+  u32 proc_err_irq : 1;
+  u32 tx_suspend_irq : 1;
+  u32 tx_holb_drop_irq : 1;
+  u32 bam_gsi_idle_irq : 1;
+  u32 pipe_yellow_marker_below_irq : 1;
+  u32 pipe_red_marker_below_irq : 1;
+  u32 pipe_yellow_marker_above_irq : 1;
+  u32 pipe_red_marker_above_irq : 1;
+  u32 ucp_irq : 1;
+  u32 reserved1 : 1;
+  u32 gsi_ee_irq : 1;
+  u32 gsi_ipa_if_tlv_rcvd_irq : 1;
+  u32 gsi_uc_irq : 1;
+  u32 tlv_len_min_dsm_irq : 1;
+  u32 drbip_pkt_exceed_max_size_irq : 1;
+  u32 drbip_data_sctr_cfg_error_irq : 1;
+  u32 drbip_imm_cmd_no_flsh_hzrd_irq : 1;
+  u32 reserved2 : 2;
+};
+
+/* Union definition of register */
+union ipa_hwio_def_ipa_irq_stts_ee_n_u
+{
+  struct ipa_hwio_def_ipa_irq_stts_ee_n_s def;
+  u32 value;
+};
+
+/*===========================================================================*/
+/*!
+  @brief Bit Field definition of register: IPA_IRQ_EN_EE_n
+*/
+/*===========================================================================*/
+/* Structure definition of register */
+struct ipa_hwio_def_ipa_irq_en_ee_n_s
+{
+  u32 bad_snoc_access_irq_en : 1;
+  u32 reserved0 : 1;
+  u32 uc_irq_0_irq_en : 1;
+  u32 uc_irq_1_irq_en : 1;
+  u32 uc_irq_2_irq_en : 1;
+  u32 uc_irq_3_irq_en : 1;
+  u32 uc_in_q_not_empty_irq_en : 1;
+  u32 uc_rx_cmd_q_not_full_irq_en : 1;
+  u32 proc_to_uc_ack_q_not_empty_irq_en : 1;
+  u32 rx_err_irq_en : 1;
+  u32 deaggr_err_irq_en : 1;
+  u32 tx_err_irq_en : 1;
+  u32 step_mode_irq_en : 1;
+  u32 proc_err_irq_en : 1;
+  u32 tx_suspend_irq_en : 1;
+  u32 tx_holb_drop_irq_en : 1;
+  u32 bam_gsi_idle_irq_en : 1;
+  u32 pipe_yellow_marker_below_irq_en : 1;
+  u32 pipe_red_marker_below_irq_en : 1;
+  u32 pipe_yellow_marker_above_irq_en : 1;
+  u32 pipe_red_marker_above_irq_en : 1;
+  u32 ucp_irq_en : 1;
+  u32 reserved1 : 1;
+  u32 gsi_ee_irq_en : 1;
+  u32 gsi_ipa_if_tlv_rcvd_irq_en : 1;
+  u32 gsi_uc_irq_en : 1;
+  u32 tlv_len_min_dsm_irq_en : 1;
+  u32 drbip_pkt_exceed_max_size_irq_en : 1;
+  u32 drbip_data_sctr_cfg_error_irq_en : 1;
+  u32 drbip_imm_cmd_no_flsh_hzrd_irq_en : 1;
+  u32 reserved2 : 2;
+};
+
+/* Union definition of register */
+union ipa_hwio_def_ipa_irq_en_ee_n_u
+{
+  struct ipa_hwio_def_ipa_irq_en_ee_n_s def;
+  u32 value;
+};
+
+/*===========================================================================*/
+/*!
+  @brief Bit Field definition of register: IPA_IRQ_CLR_EE_n
+*/
+/*===========================================================================*/
+/* Structure definition of register */
+struct ipa_hwio_def_ipa_irq_clr_ee_n_s
+{
+  u32 bad_snoc_access_irq_clr : 1;
+  u32 reserved0 : 1;
+  u32 uc_irq_0_clr : 1;
+  u32 uc_irq_1_clr : 1;
+  u32 uc_irq_2_clr : 1;
+  u32 uc_irq_3_clr : 1;
+  u32 uc_in_q_not_empty_irq_clr : 1;
+  u32 uc_rx_cmd_q_not_full_irq_clr : 1;
+  u32 proc_to_uc_ack_q_not_empty_irq_clr : 1;
+  u32 rx_err_irq_clr : 1;
+  u32 deaggr_err_irq_clr : 1;
+  u32 tx_err_irq_clr : 1;
+  u32 step_mode_irq_clr : 1;
+  u32 proc_err_irq_clr : 1;
+  u32 tx_suspend_irq_clr : 1;
+  u32 tx_holb_drop_irq_clr : 1;
+  u32 bam_gsi_idle_irq_clr : 1;
+  u32 pipe_yellow_marker_below_irq_clr : 1;
+  u32 pipe_red_marker_below_irq_clr : 1;
+  u32 pipe_yellow_marker_above_irq_clr : 1;
+  u32 pipe_red_marker_above_irq_clr : 1;
+  u32 ucp_irq_clr : 1;
+  u32 reserved1 : 1;
+  u32 gsi_ee_irq_clr : 1;
+  u32 gsi_ipa_if_tlv_rcvd_irq_clr : 1;
+  u32 gsi_uc_irq_clr : 1;
+  u32 tlv_len_min_dsm_irq_clr : 1;
+  u32 drbip_pkt_exceed_max_size_irq_clr : 1;
+  u32 drbip_data_sctr_cfg_error_irq_clr : 1;
+  u32 drbip_imm_cmd_no_flsh_hzrd_irq_clr : 1;
+  u32 reserved2 : 2;
+};
+
+/* Union definition of register */
+union ipa_hwio_def_ipa_irq_clr_ee_n_u
+{
+  struct ipa_hwio_def_ipa_irq_clr_ee_n_s def;
+  u32 value;
+};
+
+/*===========================================================================*/
+/*!
+  @brief Bit Field definition of register: IPA_SNOC_FEC_EE_n
+*/
+/*===========================================================================*/
+/* Structure definition of register */
+struct ipa_hwio_def_ipa_snoc_fec_ee_n_s
+{
+  u32 client : 8;
+  u32 noc_port : 1;
+  u32 noc_master : 3;
+  u32 tid : 5;
+  u32 reserved0 : 11;
+  u32 valid : 1;
+  u32 clear : 1;
+  u32 reserved1 : 1;
+  u32 direction : 1;
+};
+
+/* Union definition of register */
+union ipa_hwio_def_ipa_snoc_fec_ee_n_u
+{
+  struct ipa_hwio_def_ipa_snoc_fec_ee_n_s def;
+  u32 value;
+};
+
+/*===========================================================================*/
+/*!
+  @brief Bit Field definition of register: IPA_IRQ_EE_UC_n
+*/
+/*===========================================================================*/
+/* Structure definition of register */
+struct ipa_hwio_def_ipa_irq_ee_uc_n_s
+{
+  u32 intr : 1;
+  u32 reserved0 : 31;
+};
+
+/* Union definition of register */
+union ipa_hwio_def_ipa_irq_ee_uc_n_u
+{
+  struct ipa_hwio_def_ipa_irq_ee_uc_n_s def;
+  u32 value;
+};
+
+/*===========================================================================*/
+/*!
+  @brief Bit Field definition of register: IPA_FEC_ADDR_EE_n
+*/
+/*===========================================================================*/
+/* Structure definition of register */
+struct ipa_hwio_def_ipa_fec_addr_ee_n_s
+{
+  u32 addr : 32;
+};
+
+/* Union definition of register */
+union ipa_hwio_def_ipa_fec_addr_ee_n_u
+{
+  struct ipa_hwio_def_ipa_fec_addr_ee_n_s def;
+  u32 value;
+};
+
+/*===========================================================================*/
+/*!
+  @brief Bit Field definition of register: IPA_FEC_ADDR_MSB_EE_n
+*/
+/*===========================================================================*/
+/* Structure definition of register */
+struct ipa_hwio_def_ipa_fec_addr_msb_ee_n_s
+{
+  u32 addr : 32;
+};
+
+/* Union definition of register */
+union ipa_hwio_def_ipa_fec_addr_msb_ee_n_u
+{
+  struct ipa_hwio_def_ipa_fec_addr_msb_ee_n_s def;
+  u32 value;
+};
+
+/*===========================================================================*/
+/*!
+  @brief Bit Field definition of register: IPA_FEC_ATTR_EE_n
+*/
+/*===========================================================================*/
+/* Structure definition of register */
+struct ipa_hwio_def_ipa_fec_attr_ee_n_s
+{
+  u32 opcode : 6;
+  u32 error_info : 26;
+};
+
+/* Union definition of register */
+union ipa_hwio_def_ipa_fec_attr_ee_n_u
+{
+  struct ipa_hwio_def_ipa_fec_attr_ee_n_s def;
+  u32 value;
+};
+
+/*===========================================================================*/
+/*!
+  @brief Bit Field definition of register: IPA_DRBIP_FEC_INFO_EE_n
+*/
+/*===========================================================================*/
+/* Structure definition of register */
+struct ipa_hwio_def_ipa_drbip_fec_info_ee_n_s
+{
+  u32 error_code : 4;
+  u32 src_grp : 4;
+  u32 src_pipe : 8;
+  u32 required_data_sectors : 8;
+  u32 avail_data_sectors : 8;
+};
+
+/* Union definition of register */
+union ipa_hwio_def_ipa_drbip_fec_info_ee_n_u
+{
+  struct ipa_hwio_def_ipa_drbip_fec_info_ee_n_s def;
+  u32 value;
+};
+
+/*===========================================================================*/
+/*!
+  @brief Bit Field definition of register: IPA_DRBIP_FEC_INFO_EXT_EE_n
+*/
+/*===========================================================================*/
+/* Structure definition of register */
+struct ipa_hwio_def_ipa_drbip_fec_info_ext_ee_n_s
+{
+  u32 size : 16;
+  u32 opocode : 8;
+  u32 reserved0 : 8;
+};
+
+/* Union definition of register */
+union ipa_hwio_def_ipa_drbip_fec_info_ext_ee_n_u
+{
+  struct ipa_hwio_def_ipa_drbip_fec_info_ext_ee_n_s def;
+  u32 value;
+};
+
+/*===========================================================================*/
+/*!
+  @brief Bit Field definition of register: IPA_SUSPEND_IRQ_INFO_EE_n_REG_k
+*/
+/*===========================================================================*/
+/* Structure definition of register */
+struct ipa_hwio_def_ipa_suspend_irq_info_ee_n_reg_k_s
+{
+  u32 endpoints : 32;
+};
+
+/* Union definition of register */
+union ipa_hwio_def_ipa_suspend_irq_info_ee_n_reg_k_u
+{
+  struct ipa_hwio_def_ipa_suspend_irq_info_ee_n_reg_k_s def;
+  u32 value;
+};
+
+/*===========================================================================*/
+/*!
+  @brief Bit Field definition of register: IPA_SUSPEND_IRQ_EN_EE_n_REG_k
+*/
+/*===========================================================================*/
+/* Structure definition of register */
+struct ipa_hwio_def_ipa_suspend_irq_en_ee_n_reg_k_s
+{
+  u32 endpoints : 32;
+};
+
+/* Union definition of register */
+union ipa_hwio_def_ipa_suspend_irq_en_ee_n_reg_k_u
+{
+  struct ipa_hwio_def_ipa_suspend_irq_en_ee_n_reg_k_s def;
+  u32 value;
+};
+
+/*===========================================================================*/
+/*!
+  @brief Bit Field definition of register: IPA_SUSPEND_IRQ_CLR_EE_n_REG_k
+*/
+/*===========================================================================*/
+/* Structure definition of register */
+struct ipa_hwio_def_ipa_suspend_irq_clr_ee_n_reg_k_s
+{
+  u32 endpoints : 32;
+};
+
+/* Union definition of register */
+union ipa_hwio_def_ipa_suspend_irq_clr_ee_n_reg_k_u
+{
+  struct ipa_hwio_def_ipa_suspend_irq_clr_ee_n_reg_k_s def;
+  u32 value;
+};
+
+/*===========================================================================*/
+/*!
+  @brief Bit Field definition of register: IPA_HOLB_DROP_IRQ_INFO_EE_n_REG_k
+*/
+/*===========================================================================*/
+/* Structure definition of register */
+struct ipa_hwio_def_ipa_holb_drop_irq_info_ee_n_reg_k_s
+{
+  u32 endpoints : 32;
+};
+
+/* Union definition of register */
+union ipa_hwio_def_ipa_holb_drop_irq_info_ee_n_reg_k_u
+{
+  struct ipa_hwio_def_ipa_holb_drop_irq_info_ee_n_reg_k_s def;
+  u32 value;
+};
+
+/*===========================================================================*/
+/*!
+  @brief Bit Field definition of register: IPA_HOLB_DROP_IRQ_EN_EE_n_REG_k
+*/
+/*===========================================================================*/
+/* Structure definition of register */
+struct ipa_hwio_def_ipa_holb_drop_irq_en_ee_n_reg_k_s
+{
+  u32 endpoints : 32;
+};
+
+/* Union definition of register */
+union ipa_hwio_def_ipa_holb_drop_irq_en_ee_n_reg_k_u
+{
+  struct ipa_hwio_def_ipa_holb_drop_irq_en_ee_n_reg_k_s def;
+  u32 value;
+};
+
+/*===========================================================================*/
+/*!
+  @brief Bit Field definition of register: IPA_HOLB_DROP_IRQ_CLR_EE_n_REG_k
+*/
+/*===========================================================================*/
+/* Structure definition of register */
+struct ipa_hwio_def_ipa_holb_drop_irq_clr_ee_n_reg_k_s
+{
+  u32 endpoints : 32;
+};
+
+/* Union definition of register */
+union ipa_hwio_def_ipa_holb_drop_irq_clr_ee_n_reg_k_u
+{
+  struct ipa_hwio_def_ipa_holb_drop_irq_clr_ee_n_reg_k_s def;
+  u32 value;
+};
+
+/*===========================================================================*/
+/*!
+  @brief Bit Field definition of register: IPA_MODEM_BEARER_INIT_VALUES_0
+*/
+/*===========================================================================*/
+/* Structure definition of register */
+struct ipa_hwio_def_ipa_modem_bearer_init_values_0_s
+{
+  u32 modem_bearer_init_l2_hdr_size : 8;
+  u32 reserved0 : 4;
+  u32 modem_bearer_init_cphr_algorithm : 4;
+  u32 modem_bearer_init_cphr_key_indx : 5;
+  u32 reserved1 : 3;
+  u32 modem_bearer_init_bearer : 8;
+};
+
+/* Union definition of register */
+union ipa_hwio_def_ipa_modem_bearer_init_values_0_u
+{
+  struct ipa_hwio_def_ipa_modem_bearer_init_values_0_s def;
+  u32 value;
+};
+
+/*===========================================================================*/
+/*!
+  @brief Bit Field definition of register: IPA_MODEM_BEARER_INIT_VALUES_1
+*/
+/*===========================================================================*/
+/* Structure definition of register */
+struct ipa_hwio_def_ipa_modem_bearer_init_values_1_s
+{
+  u32 modem_bearer_init_cphr_ofst_keystrm : 16;
+  u32 modem_bearer_init_cphr_ofst_start : 14;
+  u32 modem_bearer_init_direction : 1;
+  u32 modem_bearer_init_bearer_sel : 1;
+};
+
+/* Union definition of register */
+union ipa_hwio_def_ipa_modem_bearer_init_values_1_u
+{
+  struct ipa_hwio_def_ipa_modem_bearer_init_values_1_s def;
+  u32 value;
+};
+
+/*===========================================================================*/
+/*!
+  @brief Bit Field definition of register: IPA_MODEM_BEARER_INIT_VALUES_2
+*/
+/*===========================================================================*/
+/* Structure definition of register */
+struct ipa_hwio_def_ipa_modem_bearer_init_values_2_s
+{
+  u32 modem_bearer_init_ip_algorithm : 4;
+  u32 modem_bearer_init_ip_key_indx : 5;
+  u32 reserved0 : 3;
+  u32 modem_bearer_init_ip_maci_size : 2;
+  u32 reserved1 : 18;
+};
+
+/* Union definition of register */
+union ipa_hwio_def_ipa_modem_bearer_init_values_2_u
+{
+  struct ipa_hwio_def_ipa_modem_bearer_init_values_2_s def;
+  u32 value;
+};
+
+/*===========================================================================*/
+/*!
+  @brief Bit Field definition of register: IPA_MODEM_BEARER_CONFIG_VALUES_0
+*/
+/*===========================================================================*/
+/* Structure definition of register */
+struct ipa_hwio_def_ipa_modem_bearer_config_values_0_s
+{
+  u32 modem_bearer_config_count_f : 32;
+};
+
+/* Union definition of register */
+union ipa_hwio_def_ipa_modem_bearer_config_values_0_u
+{
+  struct ipa_hwio_def_ipa_modem_bearer_config_values_0_s def;
+  u32 value;
+};
+
+/*===========================================================================*/
+/*!
+  @brief Bit Field definition of register: IPA_MODEM_BEARER_CONFIG_VALUES_1
+*/
+/*===========================================================================*/
+/* Structure definition of register */
+struct ipa_hwio_def_ipa_modem_bearer_config_values_1_s
+{
+  u32 modem_bearer_config_size_f : 16;
+  u32 reserved0 : 16;
+};
+
+/* Union definition of register */
+union ipa_hwio_def_ipa_modem_bearer_config_values_1_u
+{
+  struct ipa_hwio_def_ipa_modem_bearer_config_values_1_s def;
+  u32 value;
+};
+
+/*===========================================================================*/
+/*!
+  @brief Bit Field definition of register: IPA_SECURED_PIPES_n
+*/
+/*===========================================================================*/
+/* Structure definition of register */
+struct ipa_hwio_def_ipa_secured_pipes_n_s
+{
+  u32 endpoints : 32;
+};
+
+/* Union definition of register */
+union ipa_hwio_def_ipa_secured_pipes_n_u
+{
+  struct ipa_hwio_def_ipa_secured_pipes_n_s def;
+  u32 value;
+};
+
+/*===========================================================================*/
+/*!
+  @brief Bit Field definition of register: IPA_MODEM_BEARER_INIT_VALUES_CFG
+*/
+/*===========================================================================*/
+/* Structure definition of register */
+struct ipa_hwio_def_ipa_modem_bearer_init_values_cfg_s
+{
+  u32 bearer_context_index_sel : 2;
+  u32 reserved0 : 30;
+};
+
+/* Union definition of register */
+union ipa_hwio_def_ipa_modem_bearer_init_values_cfg_u
+{
+  struct ipa_hwio_def_ipa_modem_bearer_init_values_cfg_s def;
+  u32 value;
+};
+
+/*===========================================================================*/
+/*!
+  @brief Bit Field definition of register: IPA_UC_REGS_INSIDE_IPA__CONTROL
+*/
+/*===========================================================================*/
+/* Structure definition of register */
+struct ipa_hwio_def_ipa_uc_regs_inside_ipa__control_s
+{
+  u32 uc_enable : 1;
+  u32 reserved0 : 31;
+};
+
+/* Union definition of register */
+union ipa_hwio_def_ipa_uc_regs_inside_ipa__control_u
+{
+  struct ipa_hwio_def_ipa_uc_regs_inside_ipa__control_s def;
+  u32 value;
+};
+
+/*===========================================================================*/
+/*!
+  @brief Bit Field definition of register: IPA_UC_REGS_INSIDE_IPA__NMI
+*/
+/*===========================================================================*/
+/* Structure definition of register */
+struct ipa_hwio_def_ipa_uc_regs_inside_ipa__nmi_s
+{
+  u32 pulse : 1;
+  u32 reserved0 : 31;
+};
+
+/* Union definition of register */
+union ipa_hwio_def_ipa_uc_regs_inside_ipa__nmi_u
+{
+  struct ipa_hwio_def_ipa_uc_regs_inside_ipa__nmi_s def;
+  u32 value;
+};
+
+/*===========================================================================*/
+/*!
+  @brief Bit Field definition of register: IPA_DRBIP_CFG
+*/
+/*===========================================================================*/
+/* Structure definition of register */
+struct ipa_hwio_def_ipa_drbip_cfg_s
+{
+  u32 operation_mode : 1;
+  u32 reserved0 : 31;
+};
+
+/* Union definition of register */
+union ipa_hwio_def_ipa_drbip_cfg_u
+{
+  struct ipa_hwio_def_ipa_drbip_cfg_s def;
+  u32 value;
+};
+
+/*===========================================================================*/
+/*!
+  @brief Bit Field definition of register: IPA_SET_UC_IRQ_EE_n
+*/
+/*===========================================================================*/
+/* Structure definition of register */
+struct ipa_hwio_def_ipa_set_uc_irq_ee_n_s
+{
+  u32 set_uc_irq_0 : 1;
+  u32 set_uc_irq_1 : 1;
+  u32 set_uc_irq_2 : 1;
+  u32 set_uc_irq_3 : 1;
+  u32 reserved0 : 28;
+};
+
+/* Union definition of register */
+union ipa_hwio_def_ipa_set_uc_irq_ee_n_u
+{
+  struct ipa_hwio_def_ipa_set_uc_irq_ee_n_s def;
+  u32 value;
+};
+
+/*===========================================================================*/
+/*!
+  @brief Bit Field definition of register: IPA_SET_UC_IRQ_ALL_EES
+*/
+/*===========================================================================*/
+/* Structure definition of register */
+struct ipa_hwio_def_ipa_set_uc_irq_all_ees_s
+{
+  u32 set_uc_irq_0 : 1;
+  u32 set_uc_irq_1 : 1;
+  u32 set_uc_irq_2 : 1;
+  u32 set_uc_irq_3 : 1;
+  u32 reserved0 : 28;
+};
+
+/* Union definition of register */
+union ipa_hwio_def_ipa_set_uc_irq_all_ees_u
+{
+  struct ipa_hwio_def_ipa_set_uc_irq_all_ees_s def;
+  u32 value;
+};
+
+/*===========================================================================*/
+/*!
+  @brief Bit Field definition of register: IPA_UCP_RESUME
+*/
+/*===========================================================================*/
+/* Structure definition of register */
+struct ipa_hwio_def_ipa_ucp_resume_s
+{
+  u32 reserved0 : 1;
+  u32 next_round_en : 1;
+  u32 dest_pipe_override : 1;
+  u32 reserved1 : 1;
+  u32 ip_checksum_fix_en : 1;
+  u32 tport_checksum_fix_en : 1;
+  u32 reserved2 : 2;
+  u32 dest_pipe_value : 8;
+  u32 exception : 1;
+  u32 reserved3 : 2;
+  u32 next_pkt_parser_dis : 1;
+  u32 metadata_override : 1;
+  u32 reserved4 : 11;
+};
+
+/* Union definition of register */
+union ipa_hwio_def_ipa_ucp_resume_u
+{
+  struct ipa_hwio_def_ipa_ucp_resume_s def;
+  u32 value;
+};
+
+/*===========================================================================*/
+/*!
+  @brief Bit Field definition of register: IPA_UCP_RESUME_METADATA
+*/
+/*===========================================================================*/
+/* Structure definition of register */
+struct ipa_hwio_def_ipa_ucp_resume_metadata_s
+{
+  u32 metadata : 32;
+};
+
+/* Union definition of register */
+union ipa_hwio_def_ipa_ucp_resume_metadata_u
+{
+  struct ipa_hwio_def_ipa_ucp_resume_metadata_s def;
+  u32 value;
+};
+
+/*===========================================================================*/
+/*!
+  @brief Bit Field definition of register: IPA_PROC_UCP_CFG
+*/
+/*===========================================================================*/
+/* Structure definition of register */
+struct ipa_hwio_def_ipa_proc_ucp_cfg_s
+{
+  u32 ipa_ucp_irq_sw_events_uc_mux_en : 1;
+  u32 reserved0 : 31;
+};
+
+/* Union definition of register */
+union ipa_hwio_def_ipa_proc_ucp_cfg_u
+{
+  struct ipa_hwio_def_ipa_proc_ucp_cfg_s def;
+  u32 value;
+};
+
+/*===========================================================================*/
+/*!
+  @brief Bit Field definition of register: IPA_UC_PKT_PROCESS_BASE_ADDR_0
+*/
+/*===========================================================================*/
+/* Structure definition of register */
+struct ipa_hwio_def_ipa_uc_pkt_process_base_addr_0_s
+{
+  u32 ipa_uc_pkt_process_context_base : 18;
+  u32 reserved0 : 14;
+};
+
+/* Union definition of register */
+union ipa_hwio_def_ipa_uc_pkt_process_base_addr_0_u
+{
+  struct ipa_hwio_def_ipa_uc_pkt_process_base_addr_0_s def;
+  u32 value;
+};
+
+/*===========================================================================*/
+/*!
+  @brief Bit Field definition of register: IPA_UC_PKT_PROCESS_BASE_ADDR_1
+*/
+/*===========================================================================*/
+/* Structure definition of register */
+struct ipa_hwio_def_ipa_uc_pkt_process_base_addr_1_s
+{
+  u32 ipa_uc_pkt_process_pkt_base : 18;
+  u32 reserved0 : 14;
+};
+
+/* Union definition of register */
+union ipa_hwio_def_ipa_uc_pkt_process_base_addr_1_u
+{
+  struct ipa_hwio_def_ipa_uc_pkt_process_base_addr_1_s def;
+  u32 value;
+};
+
+/*===========================================================================*/
+/*!
+  @brief Bit Field definition of register: IPA_UC_PKT_PROCESS_BASE_ADDR_2
+*/
+/*===========================================================================*/
+/* Structure definition of register */
+struct ipa_hwio_def_ipa_uc_pkt_process_base_addr_2_s
+{
+  u32 ipa_uc_pkt_process_hdr_base : 18;
+  u32 reserved0 : 14;
+};
+
+/* Union definition of register */
+union ipa_hwio_def_ipa_uc_pkt_process_base_addr_2_u
+{
+  struct ipa_hwio_def_ipa_uc_pkt_process_base_addr_2_s def;
+  u32 value;
+};
+
+/*----------------------------------------------------------------------------
+ * MODULE: IPA_DEBUG
+ *--------------------------------------------------------------------------*/
+
+/*===========================================================================*/
+/*!
+  @brief Bit Field definition of register: IPA_RSRC_MNGR_SW_ACCESS_ALLOC_CFG
+*/
+/*===========================================================================*/
+/* Structure definition of register */
+struct ipa_hwio_def_ipa_rsrc_mngr_sw_access_alloc_cfg_s
+{
+  u32 alloc_rsrc_type : 3;
+  u32 reserved0 : 1;
+  u32 alloc_rsrc_grp : 3;
+  u32 reserved1 : 1;
+  u32 alloc_rsrc_id_curr : 6;
+  u32 reserved2 : 2;
+  u32 alloc_list_id : 6;
+  u32 reserved3 : 2;
+  u32 alloc_hold : 1;
+  u32 alloc_reserved : 1;
+  u32 alloc_list_type : 2;
+  u32 reserved4 : 4;
+};
+
+/* Union definition of register */
+union ipa_hwio_def_ipa_rsrc_mngr_sw_access_alloc_cfg_u
+{
+  struct ipa_hwio_def_ipa_rsrc_mngr_sw_access_alloc_cfg_s def;
+  u32 value;
+};
+
+/*===========================================================================*/
+/*!
+  @brief Bit Field definition of register: IPA_RSRC_MNGR_SW_ACCESS_SRCH_CFG
+*/
+/*===========================================================================*/
+/* Structure definition of register */
+struct ipa_hwio_def_ipa_rsrc_mngr_sw_access_srch_cfg_s
+{
+  u32 srch_rsrc_type : 3;
+  u32 reserved0 : 1;
+  u32 srch_rsrc_cnt : 7;
+  u32 reserved1 : 1;
+  u32 srch_list_id : 6;
+  u32 srch_list_type : 2;
+  u32 reserved2 : 12;
+};
+
+/* Union definition of register */
+union ipa_hwio_def_ipa_rsrc_mngr_sw_access_srch_cfg_u
+{
+  struct ipa_hwio_def_ipa_rsrc_mngr_sw_access_srch_cfg_s def;
+  u32 value;
+};
+
+/*===========================================================================*/
+/*!
+  @brief Bit Field definition of register: IPA_RSRC_MNGR_SW_ACCESS_REL_CFG
+*/
+/*===========================================================================*/
+/* Structure definition of register */
+struct ipa_hwio_def_ipa_rsrc_mngr_sw_access_rel_cfg_s
+{
+  u32 rel_rsrc_type : 3;
+  u32 reserved0 : 1;
+  u32 rel_rsrc_grp : 3;
+  u32 reserved1 : 1;
+  u32 rel_rsrc_id : 6;
+  u32 reserved2 : 2;
+  u32 rel_list_id : 6;
+  u32 rel_list_type : 2;
+  u32 reserved3 : 8;
+};
+
+/* Union definition of register */
+union ipa_hwio_def_ipa_rsrc_mngr_sw_access_rel_cfg_u
+{
+  struct ipa_hwio_def_ipa_rsrc_mngr_sw_access_rel_cfg_s def;
+  u32 value;
+};
+
+/*===========================================================================*/
+/*!
+  @brief Bit Field definition of register: IPA_RSRC_MNGR_SW_ACCESS_RSRV_CFG
+*/
+/*===========================================================================*/
+/* Structure definition of register */
+struct ipa_hwio_def_ipa_rsrc_mngr_sw_access_rsrv_cfg_s
+{
+  u32 rsrv_rsrc_type : 3;
+  u32 reserved0 : 1;
+  u32 rsrv_rsrc_grp : 3;
+  u32 reserved1 : 1;
+  u32 rsrv_rsrc_amount : 6;
+  u32 reserved2 : 18;
+};
+
+/* Union definition of register */
+union ipa_hwio_def_ipa_rsrc_mngr_sw_access_rsrv_cfg_u
+{
+  struct ipa_hwio_def_ipa_rsrc_mngr_sw_access_rsrv_cfg_s def;
+  u32 value;
+};
+
+/*===========================================================================*/
+/*!
+  @brief Bit Field definition of register: IPA_RSRC_MNGR_SW_ACCESS_CMD
+*/
+/*===========================================================================*/
+/* Structure definition of register */
+struct ipa_hwio_def_ipa_rsrc_mngr_sw_access_cmd_s
+{
+  u32 alloc_valid : 1;
+  u32 srch_valid : 1;
+  u32 rel_valid : 1;
+  u32 rsrv_valid : 1;
+  u32 reserved0 : 28;
+};
+
+/* Union definition of register */
+union ipa_hwio_def_ipa_rsrc_mngr_sw_access_cmd_u
+{
+  struct ipa_hwio_def_ipa_rsrc_mngr_sw_access_cmd_s def;
+  u32 value;
+};
+
+/*===========================================================================*/
+/*!
+  @brief Bit Field definition of register: IPA_RSRC_MNGR_SW_ACCESS_STATUS
+*/
+/*===========================================================================*/
+/* Structure definition of register */
+struct ipa_hwio_def_ipa_rsrc_mngr_sw_access_status_s
+{
+  u32 alloc_ready : 1;
+  u32 srch_ready : 1;
+  u32 rel_ready : 1;
+  u32 rsrv_ready : 1;
+  u32 alloc_rsrc_id_next : 6;
+  u32 reserved0 : 2;
+  u32 srch_rsrc_id_next : 6;
+  u32 reserved1 : 14;
+};
+
+/* Union definition of register */
+union ipa_hwio_def_ipa_rsrc_mngr_sw_access_status_u
+{
+  struct ipa_hwio_def_ipa_rsrc_mngr_sw_access_status_s def;
+  u32 value;
+};
+
+/*===========================================================================*/
+/*!
+  @brief Bit Field definition of register: IPA_RSRC_MNGR_DB_CFG
+*/
+/*===========================================================================*/
+/* Structure definition of register */
+struct ipa_hwio_def_ipa_rsrc_mngr_db_cfg_s
+{
+  u32 rsrc_grp_sel : 3;
+  u32 reserved0 : 1;
+  u32 rsrc_type_sel : 3;
+  u32 reserved1 : 1;
+  u32 rsrc_id_sel : 6;
+  u32 reserved2 : 18;
+};
+
+/* Union definition of register */
+union ipa_hwio_def_ipa_rsrc_mngr_db_cfg_u
+{
+  struct ipa_hwio_def_ipa_rsrc_mngr_db_cfg_s def;
+  u32 value;
+};
+
+/*===========================================================================*/
+/*!
+  @brief Bit Field definition of register: IPA_RSRC_MNGR_DB_RSRC_READ
+*/
+/*===========================================================================*/
+/* Structure definition of register */
+struct ipa_hwio_def_ipa_rsrc_mngr_db_rsrc_read_s
+{
+  u32 rsrc_occupied : 1;
+  u32 rsrc_next_valid : 1;
+  u32 reserved0 : 2;
+  u32 rsrc_next_index : 6;
+  u32 reserved1 : 22;
+};
+
+/* Union definition of register */
+union ipa_hwio_def_ipa_rsrc_mngr_db_rsrc_read_u
+{
+  struct ipa_hwio_def_ipa_rsrc_mngr_db_rsrc_read_s def;
+  u32 value;
+};
+
+/*===========================================================================*/
+/*!
+  @brief Bit Field definition of register: IPA_RSRC_MNGR_DB_LIST_READ
+*/
+/*===========================================================================*/
+/* Structure definition of register */
+struct ipa_hwio_def_ipa_rsrc_mngr_db_list_read_s
+{
+  u32 rsrc_list_valid : 1;
+  u32 rsrc_list_hold : 1;
+  u32 reserved0 : 2;
+  u32 rsrc_list_head_rsrc : 6;
+  u32 reserved1 : 2;
+  u32 rsrc_list_head_cnt : 7;
+  u32 reserved2 : 1;
+  u32 rsrc_list_entry_cnt : 7;
+  u32 reserved3 : 5;
+};
+
+/* Union definition of register */
+union ipa_hwio_def_ipa_rsrc_mngr_db_list_read_u
+{
+  struct ipa_hwio_def_ipa_rsrc_mngr_db_list_read_s def;
+  u32 value;
+};
+
+/*===========================================================================*/
+/*!
+  @brief Bit Field definition of register: IPA_RSRC_MNGR_CONTEXTS
+*/
+/*===========================================================================*/
+/* Structure definition of register */
+struct ipa_hwio_def_ipa_rsrc_mngr_contexts_s
+{
+  u32 rsrc_occupied_contexts_bitmap : 16;
+  u32 reserved0 : 16;
+};
+
+/* Union definition of register */
+union ipa_hwio_def_ipa_rsrc_mngr_contexts_u
+{
+  struct ipa_hwio_def_ipa_rsrc_mngr_contexts_s def;
+  u32 value;
+};
+
+/*===========================================================================*/
+/*!
+  @brief Bit Field definition of register: IPA_BRESP_DB_CFG
+*/
+/*===========================================================================*/
+/* Structure definition of register */
+struct ipa_hwio_def_ipa_bresp_db_cfg_s
+{
+  u32 sel_entry : 3;
+  u32 sel_pipe : 8;
+  u32 reserved0 : 21;
+};
+
+/* Union definition of register */
+union ipa_hwio_def_ipa_bresp_db_cfg_u
+{
+  struct ipa_hwio_def_ipa_bresp_db_cfg_s def;
+  u32 value;
+};
+
+/*===========================================================================*/
+/*!
+  @brief Bit Field definition of register: IPA_BRESP_DB_DATA
+*/
+/*===========================================================================*/
+/* Structure definition of register */
+struct ipa_hwio_def_ipa_bresp_db_data_s
+{
+  u32 data : 32;
+};
+
+/* Union definition of register */
+union ipa_hwio_def_ipa_bresp_db_data_u
+{
+  struct ipa_hwio_def_ipa_bresp_db_data_s def;
+  u32 value;
+};
+
+/*===========================================================================*/
+/*!
+  @brief Bit Field definition of register: IPA_SNOC_MONITORING_CFG
+*/
+/*===========================================================================*/
+/* Structure definition of register */
+struct ipa_hwio_def_ipa_snoc_monitoring_cfg_s
+{
+  u32 enable : 1;
+  u32 reserved0 : 31;
+};
+
+/* Union definition of register */
+union ipa_hwio_def_ipa_snoc_monitoring_cfg_u
+{
+  struct ipa_hwio_def_ipa_snoc_monitoring_cfg_s def;
+  u32 value;
+};
+
+/*===========================================================================*/
+/*!
+  @brief Bit Field definition of register: IPA_PCIE_SNOC_MONITOR_CNT
+*/
+/*===========================================================================*/
+/* Structure definition of register */
+struct ipa_hwio_def_ipa_pcie_snoc_monitor_cnt_s
+{
+  u32 ar_value : 5;
+  u32 reserved0 : 1;
+  u32 aw_value : 5;
+  u32 reserved1 : 1;
+  u32 r_value : 5;
+  u32 reserved2 : 1;
+  u32 w_value : 5;
+  u32 reserved3 : 1;
+  u32 b_value : 5;
+  u32 reserved4 : 3;
+};
+
+/* Union definition of register */
+union ipa_hwio_def_ipa_pcie_snoc_monitor_cnt_u
+{
+  struct ipa_hwio_def_ipa_pcie_snoc_monitor_cnt_s def;
+  u32 value;
+};
+
+/*===========================================================================*/
+/*!
+  @brief Bit Field definition of register: IPA_DDR_SNOC_MONITOR_CNT
+*/
+/*===========================================================================*/
+/* Structure definition of register */
+struct ipa_hwio_def_ipa_ddr_snoc_monitor_cnt_s
+{
+  u32 ar_value : 5;
+  u32 reserved0 : 1;
+  u32 aw_value : 5;
+  u32 reserved1 : 1;
+  u32 r_value : 5;
+  u32 reserved2 : 1;
+  u32 w_value : 5;
+  u32 reserved3 : 1;
+  u32 b_value : 5;
+  u32 reserved4 : 3;
+};
+
+/* Union definition of register */
+union ipa_hwio_def_ipa_ddr_snoc_monitor_cnt_u
+{
+  struct ipa_hwio_def_ipa_ddr_snoc_monitor_cnt_s def;
+  u32 value;
+};
+
+/*===========================================================================*/
+/*!
+  @brief Bit Field definition of register: IPA_GSI_SNOC_MONITOR_CNT
+*/
+/*===========================================================================*/
+/* Structure definition of register */
+struct ipa_hwio_def_ipa_gsi_snoc_monitor_cnt_s
+{
+  u32 ar_value : 5;
+  u32 reserved0 : 1;
+  u32 aw_value : 5;
+  u32 reserved1 : 1;
+  u32 r_value : 5;
+  u32 reserved2 : 1;
+  u32 w_value : 5;
+  u32 reserved3 : 1;
+  u32 b_value : 5;
+  u32 reserved4 : 3;
+};
+
+/* Union definition of register */
+union ipa_hwio_def_ipa_gsi_snoc_monitor_cnt_u
+{
+  struct ipa_hwio_def_ipa_gsi_snoc_monitor_cnt_s def;
+  u32 value;
+};
+
+/*===========================================================================*/
+/*!
+  @brief Bit Field definition of register: IPA_DEBUG_DATA
+*/
+/*===========================================================================*/
+/* Structure definition of register */
+struct ipa_hwio_def_ipa_debug_data_s
+{
+  u32 debug_data : 32;
+};
+
+/* Union definition of register */
+union ipa_hwio_def_ipa_debug_data_u
+{
+  struct ipa_hwio_def_ipa_debug_data_s def;
+  u32 value;
+};
+
+/*===========================================================================*/
+/*!
+  @brief Bit Field definition of register: IPA_TESTBUS_SEL
+*/
+/*===========================================================================*/
+/* Structure definition of register */
+struct ipa_hwio_def_ipa_testbus_sel_s
+{
+  u32 testbus_en : 1;
+  u32 reserved0 : 3;
+  u32 external_block_select : 8;
+  u32 internal_block_select : 8;
+  u32 reserved1 : 12;
+};
+
+/* Union definition of register */
+union ipa_hwio_def_ipa_testbus_sel_u
+{
+  struct ipa_hwio_def_ipa_testbus_sel_s def;
+  u32 value;
+};
+
+/*===========================================================================*/
+/*!
+  @brief Bit Field definition of register: IPA_STEP_MODE_BREAKPOINTS
+*/
+/*===========================================================================*/
+/* Structure definition of register */
+struct ipa_hwio_def_ipa_step_mode_breakpoints_s
+{
+  u32 hw_en : 32;
+};
+
+/* Union definition of register */
+union ipa_hwio_def_ipa_step_mode_breakpoints_u
+{
+  struct ipa_hwio_def_ipa_step_mode_breakpoints_s def;
+  u32 value;
+};
+
+/*===========================================================================*/
+/*!
+  @brief Bit Field definition of register: IPA_STEP_MODE_STATUS
+*/
+/*===========================================================================*/
+/* Structure definition of register */
+struct ipa_hwio_def_ipa_step_mode_status_s
+{
+  u32 hw_en : 32;
+};
+
+/* Union definition of register */
+union ipa_hwio_def_ipa_step_mode_status_u
+{
+  struct ipa_hwio_def_ipa_step_mode_status_s def;
+  u32 value;
+};
+
+/*===========================================================================*/
+/*!
+  @brief Bit Field definition of register: IPA_STEP_MODE_GO
+*/
+/*===========================================================================*/
+/* Structure definition of register */
+struct ipa_hwio_def_ipa_step_mode_go_s
+{
+  u32 hw_en : 32;
+};
+
+/* Union definition of register */
+union ipa_hwio_def_ipa_step_mode_go_u
+{
+  struct ipa_hwio_def_ipa_step_mode_go_s def;
+  u32 value;
+};
+
+/*===========================================================================*/
+/*!
+  @brief Bit Field definition of register: IPA_HW_EVENTS_CFG
+*/
+/*===========================================================================*/
+/* Structure definition of register */
+struct ipa_hwio_def_ipa_hw_events_cfg_s
+{
+  u32 hw_events_select : 4;
+  u32 rx_events_pipe_select : 8;
+  u32 reserved0 : 20;
+};
+
+/* Union definition of register */
+union ipa_hwio_def_ipa_hw_events_cfg_u
+{
+  struct ipa_hwio_def_ipa_hw_events_cfg_s def;
+  u32 value;
+};
+
+/*===========================================================================*/
+/*!
+  @brief Bit Field definition of register: IPA_LOG
+*/
+/*===========================================================================*/
+/* Structure definition of register */
+struct ipa_hwio_def_ipa_log_s
+{
+  u32 reserved0 : 1;
+  u32 log_en : 1;
+  u32 reserved1 : 2;
+  u32 log_pipe : 8;
+  u32 log_length : 8;
+  u32 log_reduction_en : 1;
+  u32 log_dpl_l2_remove_en : 1;
+  u32 reserved2 : 10;
+};
+
+/* Union definition of register */
+union ipa_hwio_def_ipa_log_u
+{
+  struct ipa_hwio_def_ipa_log_s def;
+  u32 value;
+};
+
+/*===========================================================================*/
+/*!
+  @brief Bit Field definition of register: IPA_LOG_BUF_HW_CMD_ADDR
+*/
+/*===========================================================================*/
+/* Structure definition of register */
+struct ipa_hwio_def_ipa_log_buf_hw_cmd_addr_s
+{
+  u32 start_addr : 32;
+};
+
+/* Union definition of register */
+union ipa_hwio_def_ipa_log_buf_hw_cmd_addr_u
+{
+  struct ipa_hwio_def_ipa_log_buf_hw_cmd_addr_s def;
+  u32 value;
+};
+
+/*===========================================================================*/
+/*!
+  @brief Bit Field definition of register: IPA_LOG_BUF_HW_CMD_ADDR_MSB
+*/
+/*===========================================================================*/
+/* Structure definition of register */
+struct ipa_hwio_def_ipa_log_buf_hw_cmd_addr_msb_s
+{
+  u32 start_addr : 32;
+};
+
+/* Union definition of register */
+union ipa_hwio_def_ipa_log_buf_hw_cmd_addr_msb_u
+{
+  struct ipa_hwio_def_ipa_log_buf_hw_cmd_addr_msb_s def;
+  u32 value;
+};
+
+/*===========================================================================*/
+/*!
+  @brief Bit Field definition of register: IPA_LOG_BUF_HW_CMD_WRITE_PTR
+*/
+/*===========================================================================*/
+/* Structure definition of register */
+struct ipa_hwio_def_ipa_log_buf_hw_cmd_write_ptr_s
+{
+  u32 writr_addr : 32;
+};
+
+/* Union definition of register */
+union ipa_hwio_def_ipa_log_buf_hw_cmd_write_ptr_u
+{
+  struct ipa_hwio_def_ipa_log_buf_hw_cmd_write_ptr_s def;
+  u32 value;
+};
+
+/*===========================================================================*/
+/*!
+  @brief Bit Field definition of register: IPA_LOG_BUF_HW_CMD_WRITE_PTR_MSB
+*/
+/*===========================================================================*/
+/* Structure definition of register */
+struct ipa_hwio_def_ipa_log_buf_hw_cmd_write_ptr_msb_s
+{
+  u32 writr_addr : 32;
+};
+
+/* Union definition of register */
+union ipa_hwio_def_ipa_log_buf_hw_cmd_write_ptr_msb_u
+{
+  struct ipa_hwio_def_ipa_log_buf_hw_cmd_write_ptr_msb_s def;
+  u32 value;
+};
+
+/*===========================================================================*/
+/*!
+  @brief Bit Field definition of register: IPA_LOG_BUF_HW_CMD_CFG
+*/
+/*===========================================================================*/
+/* Structure definition of register */
+struct ipa_hwio_def_ipa_log_buf_hw_cmd_cfg_s
+{
+  u32 size : 16;
+  u32 enable : 1;
+  u32 skip_ddr_dma : 1;
+  u32 tpdm_enable : 1;
+  u32 reserved0 : 13;
+};
+
+/* Union definition of register */
+union ipa_hwio_def_ipa_log_buf_hw_cmd_cfg_u
+{
+  struct ipa_hwio_def_ipa_log_buf_hw_cmd_cfg_s def;
+  u32 value;
+};
+
+/*===========================================================================*/
+/*!
+  @brief Bit Field definition of register: IPA_LOG_BUF_HW_CMD_RAM_PTR
+*/
+/*===========================================================================*/
+/* Structure definition of register */
+struct ipa_hwio_def_ipa_log_buf_hw_cmd_ram_ptr_s
+{
+  u32 read_ptr : 14;
+  u32 reserved0 : 2;
+  u32 write_ptr : 14;
+  u32 full : 1;
+  u32 skip_ddr_wrap_happened : 1;
+};
+
+/* Union definition of register */
+union ipa_hwio_def_ipa_log_buf_hw_cmd_ram_ptr_u
+{
+  struct ipa_hwio_def_ipa_log_buf_hw_cmd_ram_ptr_s def;
+  u32 value;
+};
+
+/*===========================================================================*/
+/*!
+  @brief Bit Field definition of register: IPA_LOG_BUF_HW_CMD_NOC_MASTER_SEL
+*/
+/*===========================================================================*/
+/* Structure definition of register */
+struct ipa_hwio_def_ipa_log_buf_hw_cmd_noc_master_sel_s
+{
+  u32 noc_port_sel : 1;
+  u32 qmb_rd_en : 1;
+  u32 qmb_wr_en : 1;
+  u32 gsi_rd_en : 1;
+  u32 gsi_wr_en : 1;
+  u32 uc_rd_en : 1;
+  u32 uc_wr_en : 1;
+  u32 qmb_resp_en : 1;
+  u32 gsi_resp_en : 1;
+  u32 uc_resp_en : 1;
+  u32 reserved0 : 22;
+};
+
+/* Union definition of register */
+union ipa_hwio_def_ipa_log_buf_hw_cmd_noc_master_sel_u
+{
+  struct ipa_hwio_def_ipa_log_buf_hw_cmd_noc_master_sel_s def;
+  u32 value;
+};
+
+/*===========================================================================*/
+/*!
+  @brief Bit Field definition of register: IPA_STEP_MODE_HFETCHER_ADDR_LSB
+*/
+/*===========================================================================*/
+/* Structure definition of register */
+struct ipa_hwio_def_ipa_step_mode_hfetcher_addr_lsb_s
+{
+  u32 addr_lsb : 32;
+};
+
+/* Union definition of register */
+union ipa_hwio_def_ipa_step_mode_hfetcher_addr_lsb_u
+{
+  struct ipa_hwio_def_ipa_step_mode_hfetcher_addr_lsb_s def;
+  u32 value;
+};
+
+/*===========================================================================*/
+/*!
+  @brief Bit Field definition of register: IPA_STEP_MODE_HFETCHER_ADDR_MSB
+*/
+/*===========================================================================*/
+/* Structure definition of register */
+struct ipa_hwio_def_ipa_step_mode_hfetcher_addr_msb_s
+{
+  u32 addr_msb : 32;
+};
+
+/* Union definition of register */
+union ipa_hwio_def_ipa_step_mode_hfetcher_addr_msb_u
+{
+  struct ipa_hwio_def_ipa_step_mode_hfetcher_addr_msb_s def;
+  u32 value;
+};
+
+/*===========================================================================*/
+/*!
+  @brief Bit Field definition of register: IPA_STEP_MODE_HFETCHER_ADDR_RESULT
+*/
+/*===========================================================================*/
+/* Structure definition of register */
+struct ipa_hwio_def_ipa_step_mode_hfetcher_addr_result_s
+{
+  u32 ctx_id_f : 4;
+  u32 src_id_f : 8;
+  u32 src_pipe_f : 8;
+  u32 opcode_f : 2;
+  u32 type_f : 1;
+  u32 reserved0 : 9;
+};
+
+/* Union definition of register */
+union ipa_hwio_def_ipa_step_mode_hfetcher_addr_result_u
+{
+  struct ipa_hwio_def_ipa_step_mode_hfetcher_addr_result_s def;
+  u32 value;
+};
+
+/*===========================================================================*/
+/*!
+  @brief Bit Field definition of register: IPA_STEP_MODE_HSEQ_BREAKPOINT
+*/
+/*===========================================================================*/
+/* Structure definition of register */
+struct ipa_hwio_def_ipa_step_mode_hseq_breakpoint_s
+{
+  u32 ctx_id_f : 4;
+  u32 src_id_f : 8;
+  u32 src_pipe_f : 8;
+  u32 opcode_f : 2;
+  u32 type_f : 1;
+  u32 acl_id_f : 6;
+  u32 reserved0 : 3;
+};
+
+/* Union definition of register */
+union ipa_hwio_def_ipa_step_mode_hseq_breakpoint_u
+{
+  struct ipa_hwio_def_ipa_step_mode_hseq_breakpoint_s def;
+  u32 value;
+};
+
+/*===========================================================================*/
+/*!
+  @brief Bit Field definition of register: IPA_STEP_MODE_HSEQ_BREAKPOINT_1
+*/
+/*===========================================================================*/
+/* Structure definition of register */
+struct ipa_hwio_def_ipa_step_mode_hseq_breakpoint_1_s
+{
+  u32 ctx_id_v : 1;
+  u32 src_id_v : 1;
+  u32 src_pipe_v : 1;
+  u32 opcode_v : 1;
+  u32 type_v : 1;
+  u32 acl_id_v : 1;
+  u32 reserved0 : 26;
+};
+
+/* Union definition of register */
+union ipa_hwio_def_ipa_step_mode_hseq_breakpoint_1_u
+{
+  struct ipa_hwio_def_ipa_step_mode_hseq_breakpoint_1_s def;
+  u32 value;
+};
+
+/*===========================================================================*/
+/*!
+  @brief Bit Field definition of register: IPA_STEP_MODE_HSEQ_STATUS
+*/
+/*===========================================================================*/
+/* Structure definition of register */
+struct ipa_hwio_def_ipa_step_mode_hseq_status_s
+{
+  u32 ctx_id_f : 4;
+  u32 src_id_f : 8;
+  u32 src_pipe_f : 8;
+  u32 opcode_f : 2;
+  u32 type_f : 1;
+  u32 acl_id_f : 6;
+  u32 reserved0 : 3;
+};
+
+/* Union definition of register */
+union ipa_hwio_def_ipa_step_mode_hseq_status_u
+{
+  struct ipa_hwio_def_ipa_step_mode_hseq_status_s def;
+  u32 value;
+};
+
+/*===========================================================================*/
+/*!
+  @brief Bit Field definition of register: IPA_STEP_MODE_DSEQ_BREAKPOINT
+*/
+/*===========================================================================*/
+/* Structure definition of register */
+struct ipa_hwio_def_ipa_step_mode_dseq_breakpoint_s
+{
+  u32 ctx_id_f : 4;
+  u32 src_id_f : 8;
+  u32 src_pipe_f : 8;
+  u32 opcode_f : 2;
+  u32 type_f : 1;
+  u32 acl_id_f : 6;
+  u32 reserved0 : 3;
+};
+
+/* Union definition of register */
+union ipa_hwio_def_ipa_step_mode_dseq_breakpoint_u
+{
+  struct ipa_hwio_def_ipa_step_mode_dseq_breakpoint_s def;
+  u32 value;
+};
+
+/*===========================================================================*/
+/*!
+  @brief Bit Field definition of register: IPA_STEP_MODE_DSEQ_BREAKPOINT_1
+*/
+/*===========================================================================*/
+/* Structure definition of register */
+struct ipa_hwio_def_ipa_step_mode_dseq_breakpoint_1_s
+{
+  u32 ctx_id_v : 1;
+  u32 src_id_v : 1;
+  u32 src_pipe_v : 1;
+  u32 opcode_v : 1;
+  u32 type_v : 1;
+  u32 acl_id_v : 1;
+  u32 reserved0 : 26;
+};
+
+/* Union definition of register */
+union ipa_hwio_def_ipa_step_mode_dseq_breakpoint_1_u
+{
+  struct ipa_hwio_def_ipa_step_mode_dseq_breakpoint_1_s def;
+  u32 value;
+};
+
+/*===========================================================================*/
+/*!
+  @brief Bit Field definition of register: IPA_STEP_MODE_DSEQ_STATUS
+*/
+/*===========================================================================*/
+/* Structure definition of register */
+struct ipa_hwio_def_ipa_step_mode_dseq_status_s
+{
+  u32 ctx_id_f : 4;
+  u32 src_id_f : 8;
+  u32 src_pipe_f : 8;
+  u32 opcode_f : 2;
+  u32 type_f : 1;
+  u32 acl_id_f : 6;
+  u32 reserved0 : 3;
+};
+
+/* Union definition of register */
+union ipa_hwio_def_ipa_step_mode_dseq_status_u
+{
+  struct ipa_hwio_def_ipa_step_mode_dseq_status_s def;
+  u32 value;
+};
+
+/*===========================================================================*/
+/*!
+  @brief Bit Field definition of register: IPA_RX_ACKQ_CMD
+*/
+/*===========================================================================*/
+/* Structure definition of register */
+struct ipa_hwio_def_ipa_rx_ackq_cmd_s
+{
+  u32 write_cmd : 1;
+  u32 pop_cmd : 1;
+  u32 release_rd_cmd : 1;
+  u32 release_wr_cmd : 1;
+  u32 reserved0 : 28;
+};
+
+/* Union definition of register */
+union ipa_hwio_def_ipa_rx_ackq_cmd_u
+{
+  struct ipa_hwio_def_ipa_rx_ackq_cmd_s def;
+  u32 value;
+};
+
+/*===========================================================================*/
+/*!
+  @brief Bit Field definition of register: IPA_RX_ACKQ_CFG
+*/
+/*===========================================================================*/
+/* Structure definition of register */
+struct ipa_hwio_def_ipa_rx_ackq_cfg_s
+{
+  u32 block_rd_req : 1;
+  u32 block_wr : 1;
+  u32 reserved0 : 30;
+};
+
+/* Union definition of register */
+union ipa_hwio_def_ipa_rx_ackq_cfg_u
+{
+  struct ipa_hwio_def_ipa_rx_ackq_cfg_s def;
+  u32 value;
+};
+
+/*===========================================================================*/
+/*!
+  @brief Bit Field definition of register: IPA_RX_ACKQ_DATA_WR_0
+*/
+/*===========================================================================*/
+/* Structure definition of register */
+struct ipa_hwio_def_ipa_rx_ackq_data_wr_0_s
+{
+  u32 ack_value1 : 16;
+  u32 ack_value2 : 8;
+  u32 ack_value1_type : 1;
+  u32 reserved0 : 7;
+};
+
+/* Union definition of register */
+union ipa_hwio_def_ipa_rx_ackq_data_wr_0_u
+{
+  struct ipa_hwio_def_ipa_rx_ackq_data_wr_0_s def;
+  u32 value;
+};
+
+/*===========================================================================*/
+/*!
+  @brief Bit Field definition of register: IPA_RX_ACKQ_DATA_RD_0
+*/
+/*===========================================================================*/
+/* Structure definition of register */
+struct ipa_hwio_def_ipa_rx_ackq_data_rd_0_s
+{
+  u32 ack_value1 : 16;
+  u32 ack_value2 : 8;
+  u32 ack_value1_type : 1;
+  u32 reserved0 : 7;
+};
+
+/* Union definition of register */
+union ipa_hwio_def_ipa_rx_ackq_data_rd_0_u
+{
+  struct ipa_hwio_def_ipa_rx_ackq_data_rd_0_s def;
+  u32 value;
+};
+
+/*===========================================================================*/
+/*!
+  @brief Bit Field definition of register: IPA_RX_ACKQ_STATUS
+*/
+/*===========================================================================*/
+/* Structure definition of register */
+struct ipa_hwio_def_ipa_rx_ackq_status_s
+{
+  u32 status : 1;
+  u32 ackq_empty : 1;
+  u32 ackq_full : 1;
+  u32 reserved0 : 1;
+  u32 ackq_count : 4;
+  u32 ackq_depth : 4;
+  u32 block_rd_ack : 1;
+  u32 reserved1 : 19;
+};
+
+/* Union definition of register */
+union ipa_hwio_def_ipa_rx_ackq_status_u
+{
+  struct ipa_hwio_def_ipa_rx_ackq_status_s def;
+  u32 value;
+};
+
+/*===========================================================================*/
+/*!
+  @brief Bit Field definition of register: IPA_UC_ACKQ_CMD
+*/
+/*===========================================================================*/
+/* Structure definition of register */
+struct ipa_hwio_def_ipa_uc_ackq_cmd_s
+{
+  u32 write_cmd : 1;
+  u32 pop_cmd : 1;
+  u32 release_rd_cmd : 1;
+  u32 release_wr_cmd : 1;
+  u32 reserved0 : 28;
+};
+
+/* Union definition of register */
+union ipa_hwio_def_ipa_uc_ackq_cmd_u
+{
+  struct ipa_hwio_def_ipa_uc_ackq_cmd_s def;
+  u32 value;
+};
+
+/*===========================================================================*/
+/*!
+  @brief Bit Field definition of register: IPA_UC_ACKQ_CFG
+*/
+/*===========================================================================*/
+/* Structure definition of register */
+struct ipa_hwio_def_ipa_uc_ackq_cfg_s
+{
+  u32 block_rd : 1;
+  u32 block_wr : 1;
+  u32 reserved0 : 30;
+};
+
+/* Union definition of register */
+union ipa_hwio_def_ipa_uc_ackq_cfg_u
+{
+  struct ipa_hwio_def_ipa_uc_ackq_cfg_s def;
+  u32 value;
+};
+
+/*===========================================================================*/
+/*!
+  @brief Bit Field definition of register: IPA_UC_ACKQ_DATA_WR_0
+*/
+/*===========================================================================*/
+/* Structure definition of register */
+struct ipa_hwio_def_ipa_uc_ackq_data_wr_0_s
+{
+  u32 ack_value1 : 16;
+  u32 ack_value2 : 8;
+  u32 ack_value1_type : 1;
+  u32 reserved0 : 7;
+};
+
+/* Union definition of register */
+union ipa_hwio_def_ipa_uc_ackq_data_wr_0_u
+{
+  struct ipa_hwio_def_ipa_uc_ackq_data_wr_0_s def;
+  u32 value;
+};
+
+/*===========================================================================*/
+/*!
+  @brief Bit Field definition of register: IPA_UC_ACKQ_DATA_RD_0
+*/
+/*===========================================================================*/
+/* Structure definition of register */
+struct ipa_hwio_def_ipa_uc_ackq_data_rd_0_s
+{
+  u32 ack_value1 : 16;
+  u32 ack_value2 : 8;
+  u32 ack_value1_type : 1;
+  u32 reserved0 : 7;
+};
+
+/* Union definition of register */
+union ipa_hwio_def_ipa_uc_ackq_data_rd_0_u
+{
+  struct ipa_hwio_def_ipa_uc_ackq_data_rd_0_s def;
+  u32 value;
+};
+
+/*===========================================================================*/
+/*!
+  @brief Bit Field definition of register: IPA_UC_ACKQ_STATUS
+*/
+/*===========================================================================*/
+/* Structure definition of register */
+struct ipa_hwio_def_ipa_uc_ackq_status_s
+{
+  u32 status : 1;
+  u32 ackq_empty : 1;
+  u32 ackq_full : 1;
+  u32 reserved0 : 1;
+  u32 ackq_count : 5;
+  u32 reserved1 : 3;
+  u32 ackq_depth : 5;
+  u32 reserved2 : 15;
+};
+
+/* Union definition of register */
+union ipa_hwio_def_ipa_uc_ackq_status_u
+{
+  struct ipa_hwio_def_ipa_uc_ackq_status_s def;
+  u32 value;
+};
+
+/*===========================================================================*/
+/*!
+  @brief Bit Field definition of register: IPA_RX_SPLT_CMDQ_CMD_n
+*/
+/*===========================================================================*/
+/* Structure definition of register */
+struct ipa_hwio_def_ipa_rx_splt_cmdq_cmd_n_s
+{
+  u32 write_cmd : 1;
+  u32 pop_cmd : 1;
+  u32 release_rd_cmd : 1;
+  u32 release_wr_cmd : 1;
+  u32 release_rd_pkt : 1;
+  u32 release_wr_pkt : 1;
+  u32 release_rd_pkt_enhanced : 1;
+  u32 reserved0 : 25;
+};
+
+/* Union definition of register */
+union ipa_hwio_def_ipa_rx_splt_cmdq_cmd_n_u
+{
+  struct ipa_hwio_def_ipa_rx_splt_cmdq_cmd_n_s def;
+  u32 value;
+};
+
+/*===========================================================================*/
+/*!
+  @brief Bit Field definition of register: IPA_RX_SPLT_CMDQ_CFG_n
+*/
+/*===========================================================================*/
+/* Structure definition of register */
+struct ipa_hwio_def_ipa_rx_splt_cmdq_cfg_n_s
+{
+  u32 block_rd : 1;
+  u32 block_wr : 1;
+  u32 reserved0 : 30;
+};
+
+/* Union definition of register */
+union ipa_hwio_def_ipa_rx_splt_cmdq_cfg_n_u
+{
+  struct ipa_hwio_def_ipa_rx_splt_cmdq_cfg_n_s def;
+  u32 value;
+};
+
+/*===========================================================================*/
+/*!
+  @brief Bit Field definition of register: IPA_RX_SPLT_CMDQ_DATA_WR_0_n
+*/
+/*===========================================================================*/
+/* Structure definition of register */
+struct ipa_hwio_def_ipa_rx_splt_cmdq_data_wr_0_n_s
+{
+  u32 cmdq_packet_len_f : 16;
+  u32 cmdq_src_len_f : 16;
+};
+
+/* Union definition of register */
+union ipa_hwio_def_ipa_rx_splt_cmdq_data_wr_0_n_u
+{
+  struct ipa_hwio_def_ipa_rx_splt_cmdq_data_wr_0_n_s def;
+  u32 value;
+};
+
+/*===========================================================================*/
+/*!
+  @brief Bit Field definition of register: IPA_RX_SPLT_CMDQ_DATA_WR_1_n
+*/
+/*===========================================================================*/
+/* Structure definition of register */
+struct ipa_hwio_def_ipa_rx_splt_cmdq_data_wr_1_n_s
+{
+  u32 cmdq_src_pipe_f : 8;
+  u32 cmdq_order_f : 2;
+  u32 cmdq_flags_f : 6;
+  u32 cmdq_opcode_f : 8;
+  u32 cmdq_metadata_f : 8;
+};
+
+/* Union definition of register */
+union ipa_hwio_def_ipa_rx_splt_cmdq_data_wr_1_n_u
+{
+  struct ipa_hwio_def_ipa_rx_splt_cmdq_data_wr_1_n_s def;
+  u32 value;
+};
+
+/*===========================================================================*/
+/*!
+  @brief Bit Field definition of register: IPA_RX_SPLT_CMDQ_DATA_WR_2_n
+*/
+/*===========================================================================*/
+/* Structure definition of register */
+struct ipa_hwio_def_ipa_rx_splt_cmdq_data_wr_2_n_s
+{
+  u32 cmdq_addr_lsb_f : 32;
+};
+
+/* Union definition of register */
+union ipa_hwio_def_ipa_rx_splt_cmdq_data_wr_2_n_u
+{
+  struct ipa_hwio_def_ipa_rx_splt_cmdq_data_wr_2_n_s def;
+  u32 value;
+};
+
+/*===========================================================================*/
+/*!
+  @brief Bit Field definition of register: IPA_RX_SPLT_CMDQ_DATA_WR_3_n
+*/
+/*===========================================================================*/
+/* Structure definition of register */
+struct ipa_hwio_def_ipa_rx_splt_cmdq_data_wr_3_n_s
+{
+  u32 cmdq_addr_msb_f : 32;
+};
+
+/* Union definition of register */
+union ipa_hwio_def_ipa_rx_splt_cmdq_data_wr_3_n_u
+{
+  struct ipa_hwio_def_ipa_rx_splt_cmdq_data_wr_3_n_s def;
+  u32 value;
+};
+
+/*===========================================================================*/
+/*!
+  @brief Bit Field definition of register: IPA_RX_SPLT_CMDQ_DATA_RD_0_n
+*/
+/*===========================================================================*/
+/* Structure definition of register */
+struct ipa_hwio_def_ipa_rx_splt_cmdq_data_rd_0_n_s
+{
+  u32 cmdq_packet_len_f : 16;
+  u32 cmdq_src_len_f : 16;
+};
+
+/* Union definition of register */
+union ipa_hwio_def_ipa_rx_splt_cmdq_data_rd_0_n_u
+{
+  struct ipa_hwio_def_ipa_rx_splt_cmdq_data_rd_0_n_s def;
+  u32 value;
+};
+
+/*===========================================================================*/
+/*!
+  @brief Bit Field definition of register: IPA_RX_SPLT_CMDQ_DATA_RD_1_n
+*/
+/*===========================================================================*/
+/* Structure definition of register */
+struct ipa_hwio_def_ipa_rx_splt_cmdq_data_rd_1_n_s
+{
+  u32 cmdq_src_pipe_f : 8;
+  u32 cmdq_order_f : 2;
+  u32 cmdq_flags_f : 6;
+  u32 cmdq_opcode_f : 8;
+  u32 cmdq_metadata_f : 8;
+};
+
+/* Union definition of register */
+union ipa_hwio_def_ipa_rx_splt_cmdq_data_rd_1_n_u
+{
+  struct ipa_hwio_def_ipa_rx_splt_cmdq_data_rd_1_n_s def;
+  u32 value;
+};
+
+/*===========================================================================*/
+/*!
+  @brief Bit Field definition of register: IPA_RX_SPLT_CMDQ_DATA_RD_2_n
+*/
+/*===========================================================================*/
+/* Structure definition of register */
+struct ipa_hwio_def_ipa_rx_splt_cmdq_data_rd_2_n_s
+{
+  u32 cmdq_addr_lsb_f : 32;
+};
+
+/* Union definition of register */
+union ipa_hwio_def_ipa_rx_splt_cmdq_data_rd_2_n_u
+{
+  struct ipa_hwio_def_ipa_rx_splt_cmdq_data_rd_2_n_s def;
+  u32 value;
+};
+
+/*===========================================================================*/
+/*!
+  @brief Bit Field definition of register: IPA_RX_SPLT_CMDQ_DATA_RD_3_n
+*/
+/*===========================================================================*/
+/* Structure definition of register */
+struct ipa_hwio_def_ipa_rx_splt_cmdq_data_rd_3_n_s
+{
+  u32 cmdq_addr_msb_f : 32;
+};
+
+/* Union definition of register */
+union ipa_hwio_def_ipa_rx_splt_cmdq_data_rd_3_n_u
+{
+  struct ipa_hwio_def_ipa_rx_splt_cmdq_data_rd_3_n_s def;
+  u32 value;
+};
+
+/*===========================================================================*/
+/*!
+  @brief Bit Field definition of register: IPA_RX_SPLT_CMDQ_STATUS_n
+*/
+/*===========================================================================*/
+/* Structure definition of register */
+struct ipa_hwio_def_ipa_rx_splt_cmdq_status_n_s
+{
+  u32 status : 1;
+  u32 cmdq_empty : 1;
+  u32 cmdq_full : 1;
+  u32 cmdq_count : 2;
+  u32 cmdq_depth : 2;
+  u32 reserved0 : 25;
+};
+
+/* Union definition of register */
+union ipa_hwio_def_ipa_rx_splt_cmdq_status_n_u
+{
+  struct ipa_hwio_def_ipa_rx_splt_cmdq_status_n_s def;
+  u32 value;
+};
+
+/*===========================================================================*/
+/*!
+  @brief Bit Field definition of register: IPA_TX_COMMANDER_CMDQ_CMD
+*/
+/*===========================================================================*/
+/* Structure definition of register */
+struct ipa_hwio_def_ipa_tx_commander_cmdq_cmd_s
+{
+  u32 write_cmd : 1;
+  u32 pop_cmd : 1;
+  u32 release_wr_cmd : 1;
+  u32 reserved0 : 1;
+  u32 release_wr_pkt : 1;
+  u32 reserved1 : 27;
+};
+
+/* Union definition of register */
+union ipa_hwio_def_ipa_tx_commander_cmdq_cmd_u
+{
+  struct ipa_hwio_def_ipa_tx_commander_cmdq_cmd_s def;
+  u32 value;
+};
+
+/*===========================================================================*/
+/*!
+  @brief Bit Field definition of register: IPA_TX_COMMANDER_CMDQ_CFG
+*/
+/*===========================================================================*/
+/* Structure definition of register */
+struct ipa_hwio_def_ipa_tx_commander_cmdq_cfg_s
+{
+  u32 block_wr : 1;
+  u32 reserved0 : 3;
+  u32 tx_select : 1;
+  u32 reserved1 : 27;
+};
+
+/* Union definition of register */
+union ipa_hwio_def_ipa_tx_commander_cmdq_cfg_u
+{
+  struct ipa_hwio_def_ipa_tx_commander_cmdq_cfg_s def;
+  u32 value;
+};
+
+/*===========================================================================*/
+/*!
+  @brief Bit Field definition of register: IPA_TX_COMMANDER_CMDQ_DATA_WR_0
+*/
+/*===========================================================================*/
+/* Structure definition of register */
+struct ipa_hwio_def_ipa_tx_commander_cmdq_data_wr_0_s
+{
+  u32 cmdq_packet_len_f : 16;
+  u32 cmdq_dest_len_f : 16;
+};
+
+/* Union definition of register */
+union ipa_hwio_def_ipa_tx_commander_cmdq_data_wr_0_u
+{
+  struct ipa_hwio_def_ipa_tx_commander_cmdq_data_wr_0_s def;
+  u32 value;
+};
+
+/*===========================================================================*/
+/*!
+  @brief Bit Field definition of register: IPA_TX_COMMANDER_CMDQ_DATA_WR_1
+*/
+/*===========================================================================*/
+/* Structure definition of register */
+struct ipa_hwio_def_ipa_tx_commander_cmdq_data_wr_1_s
+{
+  u32 cmdq_dest_pipe_f : 8;
+  u32 cmdq_order_f : 2;
+  u32 cmdq_flags_f : 6;
+  u32 cmdq_rsrc_type_f : 8;
+  u32 cmdq_rsrc_arg_f : 8;
+};
+
+/* Union definition of register */
+union ipa_hwio_def_ipa_tx_commander_cmdq_data_wr_1_u
+{
+  struct ipa_hwio_def_ipa_tx_commander_cmdq_data_wr_1_s def;
+  u32 value;
+};
+
+/*===========================================================================*/
+/*!
+  @brief Bit Field definition of register: IPA_TX_COMMANDER_CMDQ_DATA_WR_2
+*/
+/*===========================================================================*/
+/* Structure definition of register */
+struct ipa_hwio_def_ipa_tx_commander_cmdq_data_wr_2_s
+{
+  u32 cmdq_addr_f : 32;
+};
+
+/* Union definition of register */
+union ipa_hwio_def_ipa_tx_commander_cmdq_data_wr_2_u
+{
+  struct ipa_hwio_def_ipa_tx_commander_cmdq_data_wr_2_s def;
+  u32 value;
+};
+
+/*===========================================================================*/
+/*!
+  @brief Bit Field definition of register: IPA_TX_COMMANDER_CMDQ_DATA_RD_0
+*/
+/*===========================================================================*/
+/* Structure definition of register */
+struct ipa_hwio_def_ipa_tx_commander_cmdq_data_rd_0_s
+{
+  u32 cmdq_packet_len_f : 16;
+  u32 cmdq_dest_len_f : 16;
+};
+
+/* Union definition of register */
+union ipa_hwio_def_ipa_tx_commander_cmdq_data_rd_0_u
+{
+  struct ipa_hwio_def_ipa_tx_commander_cmdq_data_rd_0_s def;
+  u32 value;
+};
+
+/*===========================================================================*/
+/*!
+  @brief Bit Field definition of register: IPA_TX_COMMANDER_CMDQ_DATA_RD_1
+*/
+/*===========================================================================*/
+/* Structure definition of register */
+struct ipa_hwio_def_ipa_tx_commander_cmdq_data_rd_1_s
+{
+  u32 cmdq_dest_pipe_f : 8;
+  u32 cmdq_order_f : 2;
+  u32 cmdq_flags_f : 6;
+  u32 cmdq_rsrc_type_f : 8;
+  u32 cmdq_rsrc_arg_f : 8;
+};
+
+/* Union definition of register */
+union ipa_hwio_def_ipa_tx_commander_cmdq_data_rd_1_u
+{
+  struct ipa_hwio_def_ipa_tx_commander_cmdq_data_rd_1_s def;
+  u32 value;
+};
+
+/*===========================================================================*/
+/*!
+  @brief Bit Field definition of register: IPA_TX_COMMANDER_CMDQ_DATA_RD_2
+*/
+/*===========================================================================*/
+/* Structure definition of register */
+struct ipa_hwio_def_ipa_tx_commander_cmdq_data_rd_2_s
+{
+  u32 cmdq_addr_f : 32;
+};
+
+/* Union definition of register */
+union ipa_hwio_def_ipa_tx_commander_cmdq_data_rd_2_u
+{
+  struct ipa_hwio_def_ipa_tx_commander_cmdq_data_rd_2_s def;
+  u32 value;
+};
+
+/*===========================================================================*/
+/*!
+  @brief Bit Field definition of register: IPA_TX_COMMANDER_CMDQ_STATUS
+*/
+/*===========================================================================*/
+/* Structure definition of register */
+struct ipa_hwio_def_ipa_tx_commander_cmdq_status_s
+{
+  u32 status : 1;
+  u32 cmdq_empty : 1;
+  u32 cmdq_full : 1;
+  u32 reserved0 : 29;
+};
+
+/* Union definition of register */
+union ipa_hwio_def_ipa_tx_commander_cmdq_status_u
+{
+  struct ipa_hwio_def_ipa_tx_commander_cmdq_status_s def;
+  u32 value;
+};
+
+/*===========================================================================*/
+/*!
+  @brief Bit Field definition of register: IPA_RX_HPS_CMDQ_CMD
+*/
+/*===========================================================================*/
+/* Structure definition of register */
+struct ipa_hwio_def_ipa_rx_hps_cmdq_cmd_s
+{
+  u32 write_cmd : 1;
+  u32 pop_cmd : 1;
+  u32 cmd_client : 3;
+  u32 rd_req : 1;
+  u32 reserved0 : 26;
+};
+
+/* Union definition of register */
+union ipa_hwio_def_ipa_rx_hps_cmdq_cmd_u
+{
+  struct ipa_hwio_def_ipa_rx_hps_cmdq_cmd_s def;
+  u32 value;
+};
+
+/*===========================================================================*/
+/*!
+  @brief Bit Field definition of register: IPA_RX_HPS_CMDQ_RELEASE_WR
+*/
+/*===========================================================================*/
+/* Structure definition of register */
+struct ipa_hwio_def_ipa_rx_hps_cmdq_release_wr_s
+{
+  u32 release_wr_cmd : 6;
+  u32 reserved0 : 26;
+};
+
+/* Union definition of register */
+union ipa_hwio_def_ipa_rx_hps_cmdq_release_wr_u
+{
+  struct ipa_hwio_def_ipa_rx_hps_cmdq_release_wr_s def;
+  u32 value;
+};
+
+/*===========================================================================*/
+/*!
+  @brief Bit Field definition of register: IPA_RX_HPS_CMDQ_RELEASE_RD
+*/
+/*===========================================================================*/
+/* Structure definition of register */
+struct ipa_hwio_def_ipa_rx_hps_cmdq_release_rd_s
+{
+  u32 release_rd_cmd : 6;
+  u32 reserved0 : 26;
+};
+
+/* Union definition of register */
+union ipa_hwio_def_ipa_rx_hps_cmdq_release_rd_u
+{
+  struct ipa_hwio_def_ipa_rx_hps_cmdq_release_rd_s def;
+  u32 value;
+};
+
+/*===========================================================================*/
+/*!
+  @brief Bit Field definition of register: IPA_RX_HPS_CMDQ_CFG_WR
+*/
+/*===========================================================================*/
+/* Structure definition of register */
+struct ipa_hwio_def_ipa_rx_hps_cmdq_cfg_wr_s
+{
+  u32 block_wr : 6;
+  u32 reserved0 : 26;
+};
+
+/* Union definition of register */
+union ipa_hwio_def_ipa_rx_hps_cmdq_cfg_wr_u
+{
+  struct ipa_hwio_def_ipa_rx_hps_cmdq_cfg_wr_s def;
+  u32 value;
+};
+
+/*===========================================================================*/
+/*!
+  @brief Bit Field definition of register: IPA_RX_HPS_CMDQ_CFG_RD
+*/
+/*===========================================================================*/
+/* Structure definition of register */
+struct ipa_hwio_def_ipa_rx_hps_cmdq_cfg_rd_s
+{
+  u32 block_rd : 6;
+  u32 reserved0 : 26;
+};
+
+/* Union definition of register */
+union ipa_hwio_def_ipa_rx_hps_cmdq_cfg_rd_u
+{
+  struct ipa_hwio_def_ipa_rx_hps_cmdq_cfg_rd_s def;
+  u32 value;
+};
+
+/*===========================================================================*/
+/*!
+  @brief Bit Field definition of register: IPA_RX_HPS_CMDQ_DATA_WR_0
+*/
+/*===========================================================================*/
+/* Structure definition of register */
+struct ipa_hwio_def_ipa_rx_hps_cmdq_data_wr_0_s
+{
+  u32 cmdq_packet_len_f : 16;
+  u32 cmdq_dest_len_f : 16;
+};
+
+/* Union definition of register */
+union ipa_hwio_def_ipa_rx_hps_cmdq_data_wr_0_u
+{
+  struct ipa_hwio_def_ipa_rx_hps_cmdq_data_wr_0_s def;
+  u32 value;
+};
+
+/*===========================================================================*/
+/*!
+  @brief Bit Field definition of register: IPA_RX_HPS_CMDQ_DATA_WR_1
+*/
+/*===========================================================================*/
+/* Structure definition of register */
+struct ipa_hwio_def_ipa_rx_hps_cmdq_data_wr_1_s
+{
+  u32 cmdq_src_pipe_f : 8;
+  u32 cmdq_order_f : 2;
+  u32 cmdq_flags_f : 6;
+  u32 cmdq_opcode_f : 8;
+  u32 cmdq_metadata_f : 8;
+};
+
+/* Union definition of register */
+union ipa_hwio_def_ipa_rx_hps_cmdq_data_wr_1_u
+{
+  struct ipa_hwio_def_ipa_rx_hps_cmdq_data_wr_1_s def;
+  u32 value;
+};
+
+/*===========================================================================*/
+/*!
+  @brief Bit Field definition of register: IPA_RX_HPS_CMDQ_DATA_WR_2
+*/
+/*===========================================================================*/
+/* Structure definition of register */
+struct ipa_hwio_def_ipa_rx_hps_cmdq_data_wr_2_s
+{
+  u32 cmdq_addr_lsb_f : 32;
+};
+
+/* Union definition of register */
+union ipa_hwio_def_ipa_rx_hps_cmdq_data_wr_2_u
+{
+  struct ipa_hwio_def_ipa_rx_hps_cmdq_data_wr_2_s def;
+  u32 value;
+};
+
+/*===========================================================================*/
+/*!
+  @brief Bit Field definition of register: IPA_RX_HPS_CMDQ_DATA_WR_3
+*/
+/*===========================================================================*/
+/* Structure definition of register */
+struct ipa_hwio_def_ipa_rx_hps_cmdq_data_wr_3_s
+{
+  u32 cmdq_addr_msb_f : 32;
+};
+
+/* Union definition of register */
+union ipa_hwio_def_ipa_rx_hps_cmdq_data_wr_3_u
+{
+  struct ipa_hwio_def_ipa_rx_hps_cmdq_data_wr_3_s def;
+  u32 value;
+};
+
+/*===========================================================================*/
+/*!
+  @brief Bit Field definition of register: IPA_RX_HPS_CMDQ_DATA_RD_0
+*/
+/*===========================================================================*/
+/* Structure definition of register */
+struct ipa_hwio_def_ipa_rx_hps_cmdq_data_rd_0_s
+{
+  u32 cmdq_packet_len_f : 16;
+  u32 cmdq_dest_len_f : 16;
+};
+
+/* Union definition of register */
+union ipa_hwio_def_ipa_rx_hps_cmdq_data_rd_0_u
+{
+  struct ipa_hwio_def_ipa_rx_hps_cmdq_data_rd_0_s def;
+  u32 value;
+};
+
+/*===========================================================================*/
+/*!
+  @brief Bit Field definition of register: IPA_RX_HPS_CMDQ_DATA_RD_1
+*/
+/*===========================================================================*/
+/* Structure definition of register */
+struct ipa_hwio_def_ipa_rx_hps_cmdq_data_rd_1_s
+{
+  u32 cmdq_src_pipe_f : 8;
+  u32 cmdq_order_f : 2;
+  u32 cmdq_flags_f : 6;
+  u32 cmdq_opcode_f : 8;
+  u32 cmdq_metadata_f : 8;
+};
+
+/* Union definition of register */
+union ipa_hwio_def_ipa_rx_hps_cmdq_data_rd_1_u
+{
+  struct ipa_hwio_def_ipa_rx_hps_cmdq_data_rd_1_s def;
+  u32 value;
+};
+
+/*===========================================================================*/
+/*!
+  @brief Bit Field definition of register: IPA_RX_HPS_CMDQ_DATA_RD_2
+*/
+/*===========================================================================*/
+/* Structure definition of register */
+struct ipa_hwio_def_ipa_rx_hps_cmdq_data_rd_2_s
+{
+  u32 cmdq_addr_lsb_f : 32;
+};
+
+/* Union definition of register */
+union ipa_hwio_def_ipa_rx_hps_cmdq_data_rd_2_u
+{
+  struct ipa_hwio_def_ipa_rx_hps_cmdq_data_rd_2_s def;
+  u32 value;
+};
+
+/*===========================================================================*/
+/*!
+  @brief Bit Field definition of register: IPA_RX_HPS_CMDQ_DATA_RD_3
+*/
+/*===========================================================================*/
+/* Structure definition of register */
+struct ipa_hwio_def_ipa_rx_hps_cmdq_data_rd_3_s
+{
+  u32 cmdq_addr_msb_f : 32;
+};
+
+/* Union definition of register */
+union ipa_hwio_def_ipa_rx_hps_cmdq_data_rd_3_u
+{
+  struct ipa_hwio_def_ipa_rx_hps_cmdq_data_rd_3_s def;
+  u32 value;
+};
+
+/*===========================================================================*/
+/*!
+  @brief Bit Field definition of register: IPA_RX_HPS_CMDQ_STATUS
+*/
+/*===========================================================================*/
+/* Structure definition of register */
+struct ipa_hwio_def_ipa_rx_hps_cmdq_status_s
+{
+  u32 status : 1;
+  u32 cmdq_full : 1;
+  u32 cmdq_depth : 7;
+  u32 reserved0 : 23;
+};
+
+/* Union definition of register */
+union ipa_hwio_def_ipa_rx_hps_cmdq_status_u
+{
+  struct ipa_hwio_def_ipa_rx_hps_cmdq_status_s def;
+  u32 value;
+};
+
+/*===========================================================================*/
+/*!
+  @brief Bit Field definition of register: IPA_RX_HPS_CMDQ_STATUS_EMPTY
+*/
+/*===========================================================================*/
+/* Structure definition of register */
+struct ipa_hwio_def_ipa_rx_hps_cmdq_status_empty_s
+{
+  u32 cmdq_empty : 6;
+  u32 reserved0 : 26;
+};
+
+/* Union definition of register */
+union ipa_hwio_def_ipa_rx_hps_cmdq_status_empty_u
+{
+  struct ipa_hwio_def_ipa_rx_hps_cmdq_status_empty_s def;
+  u32 value;
+};
+
+/*===========================================================================*/
+/*!
+  @brief Bit Field definition of register: IPA_RX_HPS_SNP
+*/
+/*===========================================================================*/
+/* Structure definition of register */
+struct ipa_hwio_def_ipa_rx_hps_snp_s
+{
+  u32 snp_last : 1;
+  u32 snp_write : 1;
+  u32 snp_valid : 1;
+  u32 snp_next_is_valid : 1;
+  u32 snp_next : 4;
+  u32 snp_head : 4;
+  u32 snp_addr : 4;
+  u32 reserved0 : 16;
+};
+
+/* Union definition of register */
+union ipa_hwio_def_ipa_rx_hps_snp_u
+{
+  struct ipa_hwio_def_ipa_rx_hps_snp_s def;
+  u32 value;
+};
+
+/*===========================================================================*/
+/*!
+  @brief Bit Field definition of register: IPA_RX_HPS_CMDQ_COUNT
+*/
+/*===========================================================================*/
+/* Structure definition of register */
+struct ipa_hwio_def_ipa_rx_hps_cmdq_count_s
+{
+  u32 fifo_count : 7;
+  u32 reserved0 : 25;
+};
+
+/* Union definition of register */
+union ipa_hwio_def_ipa_rx_hps_cmdq_count_u
+{
+  struct ipa_hwio_def_ipa_rx_hps_cmdq_count_s def;
+  u32 value;
+};
+
+/*===========================================================================*/
+/*!
+  @brief Bit Field definition of register: IPA_RX_HPS_CLIENTS_MIN_DEPTH_0
+*/
+/*===========================================================================*/
+/* Structure definition of register */
+struct ipa_hwio_def_ipa_rx_hps_clients_min_depth_0_s
+{
+  u32 client_0_min_depth : 4;
+  u32 reserved0 : 4;
+  u32 client_1_min_depth : 4;
+  u32 reserved1 : 4;
+  u32 client_2_min_depth : 4;
+  u32 reserved2 : 4;
+  u32 client_3_min_depth : 4;
+  u32 client_4_min_depth : 4;
+};
+
+/* Union definition of register */
+union ipa_hwio_def_ipa_rx_hps_clients_min_depth_0_u
+{
+  struct ipa_hwio_def_ipa_rx_hps_clients_min_depth_0_s def;
+  u32 value;
+};
+
+/*===========================================================================*/
+/*!
+  @brief Bit Field definition of register: IPA_RX_HPS_CLIENTS_MIN_DEPTH_1
+*/
+/*===========================================================================*/
+/* Structure definition of register */
+struct ipa_hwio_def_ipa_rx_hps_clients_min_depth_1_s
+{
+  u32 client_5_min_depth : 4;
+  u32 reserved0 : 4;
+  u32 client_6_min_depth : 4;
+  u32 reserved1 : 4;
+  u32 client_7_min_depth : 4;
+  u32 reserved2 : 4;
+  u32 client_8_min_depth : 4;
+  u32 client_9_min_depth : 4;
+};
+
+/* Union definition of register */
+union ipa_hwio_def_ipa_rx_hps_clients_min_depth_1_u
+{
+  struct ipa_hwio_def_ipa_rx_hps_clients_min_depth_1_s def;
+  u32 value;
+};
+
+/*===========================================================================*/
+/*!
+  @brief Bit Field definition of register: IPA_RX_HPS_CLIENTS_MAX_DEPTH_0
+*/
+/*===========================================================================*/
+/* Structure definition of register */
+struct ipa_hwio_def_ipa_rx_hps_clients_max_depth_0_s
+{
+  u32 client_0_max_depth : 4;
+  u32 reserved0 : 4;
+  u32 client_1_max_depth : 4;
+  u32 reserved1 : 4;
+  u32 client_2_max_depth : 4;
+  u32 reserved2 : 4;
+  u32 client_3_max_depth : 4;
+  u32 client_4_max_depth : 4;
+};
+
+/* Union definition of register */
+union ipa_hwio_def_ipa_rx_hps_clients_max_depth_0_u
+{
+  struct ipa_hwio_def_ipa_rx_hps_clients_max_depth_0_s def;
+  u32 value;
+};
+
+/*===========================================================================*/
+/*!
+  @brief Bit Field definition of register: IPA_RX_HPS_CLIENTS_MAX_DEPTH_1
+*/
+/*===========================================================================*/
+/* Structure definition of register */
+struct ipa_hwio_def_ipa_rx_hps_clients_max_depth_1_s
+{
+  u32 client_5_max_depth : 4;
+  u32 reserved0 : 4;
+  u32 client_6_max_depth : 4;
+  u32 reserved1 : 4;
+  u32 client_7_max_depth : 4;
+  u32 reserved2 : 4;
+  u32 client_8_max_depth : 4;
+  u32 client_9_max_depth : 4;
+};
+
+/* Union definition of register */
+union ipa_hwio_def_ipa_rx_hps_clients_max_depth_1_u
+{
+  struct ipa_hwio_def_ipa_rx_hps_clients_max_depth_1_s def;
+  u32 value;
+};
+
+/*===========================================================================*/
+/*!
+  @brief Bit Field definition of register: IPA_HPS_DPS_CMDQ_CMD
+*/
+/*===========================================================================*/
+/* Structure definition of register */
+struct ipa_hwio_def_ipa_hps_dps_cmdq_cmd_s
+{
+  u32 write_cmd : 1;
+  u32 pop_cmd : 1;
+  u32 rd_req : 1;
+  u32 reserved0 : 1;
+  u32 cmd_client : 8;
+  u32 reserved1 : 20;
+};
+
+/* Union definition of register */
+union ipa_hwio_def_ipa_hps_dps_cmdq_cmd_u
+{
+  struct ipa_hwio_def_ipa_hps_dps_cmdq_cmd_s def;
+  u32 value;
+};
+
+/*===========================================================================*/
+/*!
+  @brief Bit Field definition of register: IPA_HPS_DPS_CMDQ_DATA_WR_0
+*/
+/*===========================================================================*/
+/* Structure definition of register */
+struct ipa_hwio_def_ipa_hps_dps_cmdq_data_wr_0_s
+{
+  u32 cmdq_ctx_id_f : 4;
+  u32 cmdq_src_id_f : 8;
+  u32 cmdq_src_pipe_f : 8;
+  u32 cmdq_opcode_f : 2;
+  u32 cmdq_type_f : 1;
+  u32 cmdq_virt_cod_f : 1;
+  u32 reserved0 : 8;
+};
+
+/* Union definition of register */
+union ipa_hwio_def_ipa_hps_dps_cmdq_data_wr_0_u
+{
+  struct ipa_hwio_def_ipa_hps_dps_cmdq_data_wr_0_s def;
+  u32 value;
+};
+
+/*===========================================================================*/
+/*!
+  @brief Bit Field definition of register: IPA_HPS_DPS_CMDQ_DATA_RD_0
+*/
+/*===========================================================================*/
+/* Structure definition of register */
+struct ipa_hwio_def_ipa_hps_dps_cmdq_data_rd_0_s
+{
+  u32 cmdq_ctx_id_f : 4;
+  u32 cmdq_src_id_f : 8;
+  u32 cmdq_src_pipe_f : 8;
+  u32 cmdq_opcode_f : 2;
+  u32 cmdq_type_f : 1;
+  u32 cmdq_virt_cod_f : 1;
+  u32 reserved0 : 8;
+};
+
+/* Union definition of register */
+union ipa_hwio_def_ipa_hps_dps_cmdq_data_rd_0_u
+{
+  struct ipa_hwio_def_ipa_hps_dps_cmdq_data_rd_0_s def;
+  u32 value;
+};
+
+/*===========================================================================*/
+/*!
+  @brief Bit Field definition of register: IPA_HPS_DPS_CMDQ_STATUS
+*/
+/*===========================================================================*/
+/* Structure definition of register */
+struct ipa_hwio_def_ipa_hps_dps_cmdq_status_s
+{
+  u32 status : 1;
+  u32 cmdq_full : 1;
+  u32 reserved0 : 2;
+  u32 cmdq_depth : 8;
+  u32 reserved1 : 20;
+};
+
+/* Union definition of register */
+union ipa_hwio_def_ipa_hps_dps_cmdq_status_u
+{
+  struct ipa_hwio_def_ipa_hps_dps_cmdq_status_s def;
+  u32 value;
+};
+
+/*===========================================================================*/
+/*!
+  @brief Bit Field definition of register: IPA_HPS_DPS_SNP
+*/
+/*===========================================================================*/
+/* Structure definition of register */
+struct ipa_hwio_def_ipa_hps_dps_snp_s
+{
+  u32 snp_last : 1;
+  u32 snp_write : 1;
+  u32 snp_valid : 1;
+  u32 snp_next_is_valid : 1;
+  u32 snp_next : 8;
+  u32 snp_head : 8;
+  u32 snp_addr : 8;
+  u32 reserved0 : 4;
+};
+
+/* Union definition of register */
+union ipa_hwio_def_ipa_hps_dps_snp_u
+{
+  struct ipa_hwio_def_ipa_hps_dps_snp_s def;
+  u32 value;
+};
+
+/*===========================================================================*/
+/*!
+  @brief Bit Field definition of register: IPA_HPS_DPS_CMDQ_COUNT
+*/
+/*===========================================================================*/
+/* Structure definition of register */
+struct ipa_hwio_def_ipa_hps_dps_cmdq_count_s
+{
+  u32 fifo_count : 8;
+  u32 reserved0 : 24;
+};
+
+/* Union definition of register */
+union ipa_hwio_def_ipa_hps_dps_cmdq_count_u
+{
+  struct ipa_hwio_def_ipa_hps_dps_cmdq_count_s def;
+  u32 value;
+};
+
+/*===========================================================================*/
+/*!
+  @brief Bit Field definition of register: IPA_HPS_DPS_CMDQ_RELEASE_WR_n
+*/
+/*===========================================================================*/
+/* Structure definition of register */
+struct ipa_hwio_def_ipa_hps_dps_cmdq_release_wr_n_s
+{
+  u32 release_wr_cmd : 32;
+};
+
+/* Union definition of register */
+union ipa_hwio_def_ipa_hps_dps_cmdq_release_wr_n_u
+{
+  struct ipa_hwio_def_ipa_hps_dps_cmdq_release_wr_n_s def;
+  u32 value;
+};
+
+/*===========================================================================*/
+/*!
+  @brief Bit Field definition of register: IPA_HPS_DPS_CMDQ_RELEASE_RD_n
+*/
+/*===========================================================================*/
+/* Structure definition of register */
+struct ipa_hwio_def_ipa_hps_dps_cmdq_release_rd_n_s
+{
+  u32 release_rd_cmd : 32;
+};
+
+/* Union definition of register */
+union ipa_hwio_def_ipa_hps_dps_cmdq_release_rd_n_u
+{
+  struct ipa_hwio_def_ipa_hps_dps_cmdq_release_rd_n_s def;
+  u32 value;
+};
+
+/*===========================================================================*/
+/*!
+  @brief Bit Field definition of register: IPA_HPS_DPS_CMDQ_CFG_WR_n
+*/
+/*===========================================================================*/
+/* Structure definition of register */
+struct ipa_hwio_def_ipa_hps_dps_cmdq_cfg_wr_n_s
+{
+  u32 block_wr : 32;
+};
+
+/* Union definition of register */
+union ipa_hwio_def_ipa_hps_dps_cmdq_cfg_wr_n_u
+{
+  struct ipa_hwio_def_ipa_hps_dps_cmdq_cfg_wr_n_s def;
+  u32 value;
+};
+
+/*===========================================================================*/
+/*!
+  @brief Bit Field definition of register: IPA_HPS_DPS_CMDQ_CFG_RD_n
+*/
+/*===========================================================================*/
+/* Structure definition of register */
+struct ipa_hwio_def_ipa_hps_dps_cmdq_cfg_rd_n_s
+{
+  u32 block_rd : 32;
+};
+
+/* Union definition of register */
+union ipa_hwio_def_ipa_hps_dps_cmdq_cfg_rd_n_u
+{
+  struct ipa_hwio_def_ipa_hps_dps_cmdq_cfg_rd_n_s def;
+  u32 value;
+};
+
+/*===========================================================================*/
+/*!
+  @brief Bit Field definition of register: IPA_HPS_DPS_CMDQ_STATUS_EMPTY_n
+*/
+/*===========================================================================*/
+/* Structure definition of register */
+struct ipa_hwio_def_ipa_hps_dps_cmdq_status_empty_n_s
+{
+  u32 cmdq_empty : 32;
+};
+
+/* Union definition of register */
+union ipa_hwio_def_ipa_hps_dps_cmdq_status_empty_n_u
+{
+  struct ipa_hwio_def_ipa_hps_dps_cmdq_status_empty_n_s def;
+  u32 value;
+};
+
+/*===========================================================================*/
+/*!
+  @brief Bit Field definition of register: IPA_DPS_TX_CMDQ_CMD
+*/
+/*===========================================================================*/
+/* Structure definition of register */
+struct ipa_hwio_def_ipa_dps_tx_cmdq_cmd_s
+{
+  u32 write_cmd : 1;
+  u32 pop_cmd : 1;
+  u32 rd_req : 1;
+  u32 cmd_client : 4;
+  u32 reserved0 : 25;
+};
+
+/* Union definition of register */
+union ipa_hwio_def_ipa_dps_tx_cmdq_cmd_u
+{
+  struct ipa_hwio_def_ipa_dps_tx_cmdq_cmd_s def;
+  u32 value;
+};
+
+/*===========================================================================*/
+/*!
+  @brief Bit Field definition of register: IPA_DPS_TX_CMDQ_RELEASE_WR
+*/
+/*===========================================================================*/
+/* Structure definition of register */
+struct ipa_hwio_def_ipa_dps_tx_cmdq_release_wr_s
+{
+  u32 release_wr_cmd : 12;
+  u32 reserved0 : 20;
+};
+
+/* Union definition of register */
+union ipa_hwio_def_ipa_dps_tx_cmdq_release_wr_u
+{
+  struct ipa_hwio_def_ipa_dps_tx_cmdq_release_wr_s def;
+  u32 value;
+};
+
+/*===========================================================================*/
+/*!
+  @brief Bit Field definition of register: IPA_DPS_TX_CMDQ_RELEASE_RD
+*/
+/*===========================================================================*/
+/* Structure definition of register */
+struct ipa_hwio_def_ipa_dps_tx_cmdq_release_rd_s
+{
+  u32 release_rd_cmd : 12;
+  u32 reserved0 : 20;
+};
+
+/* Union definition of register */
+union ipa_hwio_def_ipa_dps_tx_cmdq_release_rd_u
+{
+  struct ipa_hwio_def_ipa_dps_tx_cmdq_release_rd_s def;
+  u32 value;
+};
+
+/*===========================================================================*/
+/*!
+  @brief Bit Field definition of register: IPA_DPS_TX_CMDQ_CFG_WR
+*/
+/*===========================================================================*/
+/* Structure definition of register */
+struct ipa_hwio_def_ipa_dps_tx_cmdq_cfg_wr_s
+{
+  u32 block_wr : 12;
+  u32 reserved0 : 20;
+};
+
+/* Union definition of register */
+union ipa_hwio_def_ipa_dps_tx_cmdq_cfg_wr_u
+{
+  struct ipa_hwio_def_ipa_dps_tx_cmdq_cfg_wr_s def;
+  u32 value;
+};
+
+/*===========================================================================*/
+/*!
+  @brief Bit Field definition of register: IPA_DPS_TX_CMDQ_CFG_RD
+*/
+/*===========================================================================*/
+/* Structure definition of register */
+struct ipa_hwio_def_ipa_dps_tx_cmdq_cfg_rd_s
+{
+  u32 block_rd : 12;
+  u32 reserved0 : 20;
+};
+
+/* Union definition of register */
+union ipa_hwio_def_ipa_dps_tx_cmdq_cfg_rd_u
+{
+  struct ipa_hwio_def_ipa_dps_tx_cmdq_cfg_rd_s def;
+  u32 value;
+};
+
+/*===========================================================================*/
+/*!
+  @brief Bit Field definition of register: IPA_DPS_TX_CMDQ_DATA_WR_0
+*/
+/*===========================================================================*/
+/* Structure definition of register */
+struct ipa_hwio_def_ipa_dps_tx_cmdq_data_wr_0_s
+{
+  u32 cmdq_ctx_id_f : 4;
+  u32 cmdq_src_id_f : 8;
+  u32 cmdq_src_pipe_f : 8;
+  u32 cmdq_opcode_f : 2;
+  u32 cmdq_type_f : 1;
+  u32 cmdq_virt_cod_f : 1;
+  u32 seg_valid_f : 1;
+  u32 seg_ctx_id_f : 2;
+  u32 reserved0 : 5;
+};
+
+/* Union definition of register */
+union ipa_hwio_def_ipa_dps_tx_cmdq_data_wr_0_u
+{
+  struct ipa_hwio_def_ipa_dps_tx_cmdq_data_wr_0_s def;
+  u32 value;
+};
+
+/*===========================================================================*/
+/*!
+  @brief Bit Field definition of register: IPA_DPS_TX_CMDQ_DATA_RD_0
+*/
+/*===========================================================================*/
+/* Structure definition of register */
+struct ipa_hwio_def_ipa_dps_tx_cmdq_data_rd_0_s
+{
+  u32 cmdq_ctx_id_f : 4;
+  u32 cmdq_src_id_f : 8;
+  u32 cmdq_src_pipe_f : 8;
+  u32 cmdq_opcode_f : 2;
+  u32 cmdq_type_f : 1;
+  u32 cmdq_virt_cod_f : 1;
+  u32 seg_valid_f : 1;
+  u32 seg_ctx_id_f : 2;
+  u32 reserved0 : 5;
+};
+
+/* Union definition of register */
+union ipa_hwio_def_ipa_dps_tx_cmdq_data_rd_0_u
+{
+  struct ipa_hwio_def_ipa_dps_tx_cmdq_data_rd_0_s def;
+  u32 value;
+};
+
+/*===========================================================================*/
+/*!
+  @brief Bit Field definition of register: IPA_DPS_TX_CMDQ_STATUS
+*/
+/*===========================================================================*/
+/* Structure definition of register */
+struct ipa_hwio_def_ipa_dps_tx_cmdq_status_s
+{
+  u32 status : 1;
+  u32 cmdq_full : 1;
+  u32 reserved0 : 2;
+  u32 cmdq_depth : 8;
+  u32 reserved1 : 20;
+};
+
+/* Union definition of register */
+union ipa_hwio_def_ipa_dps_tx_cmdq_status_u
+{
+  struct ipa_hwio_def_ipa_dps_tx_cmdq_status_s def;
+  u32 value;
+};
+
+/*===========================================================================*/
+/*!
+  @brief Bit Field definition of register: IPA_DPS_TX_CMDQ_STATUS_EMPTY
+*/
+/*===========================================================================*/
+/* Structure definition of register */
+struct ipa_hwio_def_ipa_dps_tx_cmdq_status_empty_s
+{
+  u32 cmdq_empty : 12;
+  u32 reserved0 : 20;
+};
+
+/* Union definition of register */
+union ipa_hwio_def_ipa_dps_tx_cmdq_status_empty_u
+{
+  struct ipa_hwio_def_ipa_dps_tx_cmdq_status_empty_s def;
+  u32 value;
+};
+
+/*===========================================================================*/
+/*!
+  @brief Bit Field definition of register: IPA_DPS_TX_SNP
+*/
+/*===========================================================================*/
+/* Structure definition of register */
+struct ipa_hwio_def_ipa_dps_tx_snp_s
+{
+  u32 snp_last : 1;
+  u32 snp_write : 1;
+  u32 snp_valid : 1;
+  u32 snp_next_is_valid : 1;
+  u32 snp_next : 8;
+  u32 snp_head : 8;
+  u32 snp_addr : 8;
+  u32 reserved0 : 4;
+};
+
+/* Union definition of register */
+union ipa_hwio_def_ipa_dps_tx_snp_u
+{
+  struct ipa_hwio_def_ipa_dps_tx_snp_s def;
+  u32 value;
+};
+
+/*===========================================================================*/
+/*!
+  @brief Bit Field definition of register: IPA_DPS_TX_CMDQ_COUNT
+*/
+/*===========================================================================*/
+/* Structure definition of register */
+struct ipa_hwio_def_ipa_dps_tx_cmdq_count_s
+{
+  u32 fifo_count : 7;
+  u32 reserved0 : 25;
+};
+
+/* Union definition of register */
+union ipa_hwio_def_ipa_dps_tx_cmdq_count_u
+{
+  struct ipa_hwio_def_ipa_dps_tx_cmdq_count_s def;
+  u32 value;
+};
+
+/*===========================================================================*/
+/*!
+  @brief Bit Field definition of register: IPA_LOG_BUF_HW_SNIF_EL_EN
+*/
+/*===========================================================================*/
+/* Structure definition of register */
+struct ipa_hwio_def_ipa_log_buf_hw_snif_el_en_s
+{
+  u32 bitmap : 3;
+  u32 reserved0 : 29;
+};
+
+/* Union definition of register */
+union ipa_hwio_def_ipa_log_buf_hw_snif_el_en_u
+{
+  struct ipa_hwio_def_ipa_log_buf_hw_snif_el_en_s def;
+  u32 value;
+};
+
+/*===========================================================================*/
+/*!
+  @brief Bit Field definition of register: IPA_LOG_BUF_HW_SNIF_EL_WR_N_RD_SEL
+*/
+/*===========================================================================*/
+/* Structure definition of register */
+struct ipa_hwio_def_ipa_log_buf_hw_snif_el_wr_n_rd_sel_s
+{
+  u32 bitmap : 3;
+  u32 reserved0 : 29;
+};
+
+/* Union definition of register */
+union ipa_hwio_def_ipa_log_buf_hw_snif_el_wr_n_rd_sel_u
+{
+  struct ipa_hwio_def_ipa_log_buf_hw_snif_el_wr_n_rd_sel_s def;
+  u32 value;
+};
+
+/*===========================================================================*/
+/*!
+  @brief Bit Field definition of register: IPA_LOG_BUF_HW_SNIF_EL_CLI_MUX
+*/
+/*===========================================================================*/
+/* Structure definition of register */
+struct ipa_hwio_def_ipa_log_buf_hw_snif_el_cli_mux_s
+{
+  u32 all_cli_mux_concat : 15;
+  u32 reserved0 : 17;
+};
+
+/* Union definition of register */
+union ipa_hwio_def_ipa_log_buf_hw_snif_el_cli_mux_u
+{
+  struct ipa_hwio_def_ipa_log_buf_hw_snif_el_cli_mux_s def;
+  u32 value;
+};
+
+/*===========================================================================*/
+/*!
+  @brief Bit Field definition of register: IPA_LOG_BUF_HW_SNIF_EL_COMP_VAL_0_CLI_n
+*/
+/*===========================================================================*/
+/* Structure definition of register */
+struct ipa_hwio_def_ipa_log_buf_hw_snif_el_comp_val_0_cli_n_s
+{
+  u32 value : 32;
+};
+
+/* Union definition of register */
+union ipa_hwio_def_ipa_log_buf_hw_snif_el_comp_val_0_cli_n_u
+{
+  struct ipa_hwio_def_ipa_log_buf_hw_snif_el_comp_val_0_cli_n_s def;
+  u32 value;
+};
+
+/*===========================================================================*/
+/*!
+  @brief Bit Field definition of register: IPA_LOG_BUF_HW_SNIF_EL_COMP_VAL_1_CLI_n
+*/
+/*===========================================================================*/
+/* Structure definition of register */
+struct ipa_hwio_def_ipa_log_buf_hw_snif_el_comp_val_1_cli_n_s
+{
+  u32 value : 32;
+};
+
+/* Union definition of register */
+union ipa_hwio_def_ipa_log_buf_hw_snif_el_comp_val_1_cli_n_u
+{
+  struct ipa_hwio_def_ipa_log_buf_hw_snif_el_comp_val_1_cli_n_s def;
+  u32 value;
+};
+
+/*===========================================================================*/
+/*!
+  @brief Bit Field definition of register: IPA_LOG_BUF_HW_SNIF_EL_COMP_VAL_2_CLI_n
+*/
+/*===========================================================================*/
+/* Structure definition of register */
+struct ipa_hwio_def_ipa_log_buf_hw_snif_el_comp_val_2_cli_n_s
+{
+  u32 value : 32;
+};
+
+/* Union definition of register */
+union ipa_hwio_def_ipa_log_buf_hw_snif_el_comp_val_2_cli_n_u
+{
+  struct ipa_hwio_def_ipa_log_buf_hw_snif_el_comp_val_2_cli_n_s def;
+  u32 value;
+};
+
+/*===========================================================================*/
+/*!
+  @brief Bit Field definition of register: IPA_LOG_BUF_HW_SNIF_EL_COMP_VAL_3_CLI_n
+*/
+/*===========================================================================*/
+/* Structure definition of register */
+struct ipa_hwio_def_ipa_log_buf_hw_snif_el_comp_val_3_cli_n_s
+{
+  u32 value : 32;
+};
+
+/* Union definition of register */
+union ipa_hwio_def_ipa_log_buf_hw_snif_el_comp_val_3_cli_n_u
+{
+  struct ipa_hwio_def_ipa_log_buf_hw_snif_el_comp_val_3_cli_n_s def;
+  u32 value;
+};
+
+/*===========================================================================*/
+/*!
+  @brief Bit Field definition of register: IPA_LOG_BUF_HW_SNIF_EL_MASK_VAL_0_CLI_n
+*/
+/*===========================================================================*/
+/* Structure definition of register */
+struct ipa_hwio_def_ipa_log_buf_hw_snif_el_mask_val_0_cli_n_s
+{
+  u32 value : 32;
+};
+
+/* Union definition of register */
+union ipa_hwio_def_ipa_log_buf_hw_snif_el_mask_val_0_cli_n_u
+{
+  struct ipa_hwio_def_ipa_log_buf_hw_snif_el_mask_val_0_cli_n_s def;
+  u32 value;
+};
+
+/*===========================================================================*/
+/*!
+  @brief Bit Field definition of register: IPA_LOG_BUF_HW_SNIF_EL_MASK_VAL_1_CLI_n
+*/
+/*===========================================================================*/
+/* Structure definition of register */
+struct ipa_hwio_def_ipa_log_buf_hw_snif_el_mask_val_1_cli_n_s
+{
+  u32 value : 32;
+};
+
+/* Union definition of register */
+union ipa_hwio_def_ipa_log_buf_hw_snif_el_mask_val_1_cli_n_u
+{
+  struct ipa_hwio_def_ipa_log_buf_hw_snif_el_mask_val_1_cli_n_s def;
+  u32 value;
+};
+
+/*===========================================================================*/
+/*!
+  @brief Bit Field definition of register: IPA_LOG_BUF_HW_SNIF_EL_MASK_VAL_2_CLI_n
+*/
+/*===========================================================================*/
+/* Structure definition of register */
+struct ipa_hwio_def_ipa_log_buf_hw_snif_el_mask_val_2_cli_n_s
+{
+  u32 value : 32;
+};
+
+/* Union definition of register */
+union ipa_hwio_def_ipa_log_buf_hw_snif_el_mask_val_2_cli_n_u
+{
+  struct ipa_hwio_def_ipa_log_buf_hw_snif_el_mask_val_2_cli_n_s def;
+  u32 value;
+};
+
+/*===========================================================================*/
+/*!
+  @brief Bit Field definition of register: IPA_LOG_BUF_HW_SNIF_EL_MASK_VAL_3_CLI_n
+*/
+/*===========================================================================*/
+/* Structure definition of register */
+struct ipa_hwio_def_ipa_log_buf_hw_snif_el_mask_val_3_cli_n_s
+{
+  u32 value : 32;
+};
+
+/* Union definition of register */
+union ipa_hwio_def_ipa_log_buf_hw_snif_el_mask_val_3_cli_n_u
+{
+  struct ipa_hwio_def_ipa_log_buf_hw_snif_el_mask_val_3_cli_n_s def;
+  u32 value;
+};
+
+/*===========================================================================*/
+/*!
+  @brief Bit Field definition of register: IPA_LOG_BUF_HW_SNIF_LEGACY_RX
+*/
+/*===========================================================================*/
+/* Structure definition of register */
+struct ipa_hwio_def_ipa_log_buf_hw_snif_legacy_rx_s
+{
+  u32 src_group_sel : 3;
+  u32 reserved0 : 29;
+};
+
+/* Union definition of register */
+union ipa_hwio_def_ipa_log_buf_hw_snif_legacy_rx_u
+{
+  struct ipa_hwio_def_ipa_log_buf_hw_snif_legacy_rx_s def;
+  u32 value;
+};
+
+/*===========================================================================*/
+/*!
+  @brief Bit Field definition of register: IPA_ACKMNGR_CMDQ_CMD
+*/
+/*===========================================================================*/
+/* Structure definition of register */
+struct ipa_hwio_def_ipa_ackmngr_cmdq_cmd_s
+{
+  u32 write_cmd : 1;
+  u32 pop_cmd : 1;
+  u32 cmd_client : 8;
+  u32 rd_req : 1;
+  u32 reserved0 : 21;
+};
+
+/* Union definition of register */
+union ipa_hwio_def_ipa_ackmngr_cmdq_cmd_u
+{
+  struct ipa_hwio_def_ipa_ackmngr_cmdq_cmd_s def;
+  u32 value;
+};
+
+/*===========================================================================*/
+/*!
+  @brief Bit Field definition of register: IPA_ACKMNGR_CMDQ_DATA_RD
+*/
+/*===========================================================================*/
+/* Structure definition of register */
+struct ipa_hwio_def_ipa_ackmngr_cmdq_data_rd_s
+{
+  u32 cmdq_src_id : 8;
+  u32 cmdq_length : 16;
+  u32 cmdq_origin : 1;
+  u32 cmdq_sent : 1;
+  u32 cmdq_src_id_valid : 1;
+  u32 cmdq_error : 1;
+  u32 reserved0 : 4;
+};
+
+/* Union definition of register */
+union ipa_hwio_def_ipa_ackmngr_cmdq_data_rd_u
+{
+  struct ipa_hwio_def_ipa_ackmngr_cmdq_data_rd_s def;
+  u32 value;
+};
+
+/*===========================================================================*/
+/*!
+  @brief Bit Field definition of register: IPA_ACKMNGR_CMDQ_STATUS
+*/
+/*===========================================================================*/
+/* Structure definition of register */
+struct ipa_hwio_def_ipa_ackmngr_cmdq_status_s
+{
+  u32 status : 1;
+  u32 cmdq_full : 1;
+  u32 cmdq_depth : 7;
+  u32 reserved0 : 23;
+};
+
+/* Union definition of register */
+union ipa_hwio_def_ipa_ackmngr_cmdq_status_u
+{
+  struct ipa_hwio_def_ipa_ackmngr_cmdq_status_s def;
+  u32 value;
+};
+
+/*===========================================================================*/
+/*!
+  @brief Bit Field definition of register: IPA_ACKMNGR_CMDQ_STATUS_EMPTY_n
+*/
+/*===========================================================================*/
+/* Structure definition of register */
+struct ipa_hwio_def_ipa_ackmngr_cmdq_status_empty_n_s
+{
+  u32 cmdq_empty : 32;
+};
+
+/* Union definition of register */
+union ipa_hwio_def_ipa_ackmngr_cmdq_status_empty_n_u
+{
+  struct ipa_hwio_def_ipa_ackmngr_cmdq_status_empty_n_s def;
+  u32 value;
+};
+
+/*===========================================================================*/
+/*!
+  @brief Bit Field definition of register: IPA_ACKMNGR_CMDQ_COUNT
+*/
+/*===========================================================================*/
+/* Structure definition of register */
+struct ipa_hwio_def_ipa_ackmngr_cmdq_count_s
+{
+  u32 fifo_count : 7;
+  u32 reserved0 : 25;
+};
+
+/* Union definition of register */
+union ipa_hwio_def_ipa_ackmngr_cmdq_count_u
+{
+  struct ipa_hwio_def_ipa_ackmngr_cmdq_count_s def;
+  u32 value;
+};
+
+/*===========================================================================*/
+/*!
+  @brief Bit Field definition of register: IPA_GSI_FIFO_STATUS_CTRL
+*/
+/*===========================================================================*/
+/* Structure definition of register */
+struct ipa_hwio_def_ipa_gsi_fifo_status_ctrl_s
+{
+  u32 ipa_gsi_fifo_status_port_sel : 5;
+  u32 ipa_gsi_fifo_status_en : 1;
+  u32 reserved0 : 26;
+};
+
+/* Union definition of register */
+union ipa_hwio_def_ipa_gsi_fifo_status_ctrl_u
+{
+  struct ipa_hwio_def_ipa_gsi_fifo_status_ctrl_s def;
+  u32 value;
+};
+
+/*===========================================================================*/
+/*!
+  @brief Bit Field definition of register: IPA_GSI_TLV_FIFO_STATUS
+*/
+/*===========================================================================*/
+/* Structure definition of register */
+struct ipa_hwio_def_ipa_gsi_tlv_fifo_status_s
+{
+  u32 fifo_wr_ptr : 8;
+  u32 fifo_rd_ptr : 8;
+  u32 fifo_rd_pub_ptr : 8;
+  u32 fifo_empty : 1;
+  u32 fifo_empty_pub : 1;
+  u32 fifo_almost_full : 1;
+  u32 fifo_full : 1;
+  u32 fifo_almost_full_pub : 1;
+  u32 fifo_full_pub : 1;
+  u32 fifo_head_is_bubble : 1;
+  u32 reserved0 : 1;
+};
+
+/* Union definition of register */
+union ipa_hwio_def_ipa_gsi_tlv_fifo_status_u
+{
+  struct ipa_hwio_def_ipa_gsi_tlv_fifo_status_s def;
+  u32 value;
+};
+
+/*===========================================================================*/
+/*!
+  @brief Bit Field definition of register: IPA_GSI_AOS_FIFO_STATUS
+*/
+/*===========================================================================*/
+/* Structure definition of register */
+struct ipa_hwio_def_ipa_gsi_aos_fifo_status_s
+{
+  u32 fifo_wr_ptr : 8;
+  u32 fifo_rd_ptr : 8;
+  u32 fifo_rd_pub_ptr : 8;
+  u32 fifo_empty : 1;
+  u32 fifo_empty_pub : 1;
+  u32 fifo_almost_full : 1;
+  u32 fifo_full : 1;
+  u32 fifo_almost_full_pub : 1;
+  u32 fifo_full_pub : 1;
+  u32 fifo_head_is_bubble : 1;
+  u32 reserved0 : 1;
+};
+
+/* Union definition of register */
+union ipa_hwio_def_ipa_gsi_aos_fifo_status_u
+{
+  struct ipa_hwio_def_ipa_gsi_aos_fifo_status_s def;
+  u32 value;
+};
+
+/*===========================================================================*/
+/*!
+  @brief Bit Field definition of register: IPA_ENDP_GSI_CONS_BYTES_TLV
+*/
+/*===========================================================================*/
+/* Structure definition of register */
+struct ipa_hwio_def_ipa_endp_gsi_cons_bytes_tlv_s
+{
+  u32 cons_bytes : 16;
+  u32 reserved0 : 16;
+};
+
+/* Union definition of register */
+union ipa_hwio_def_ipa_endp_gsi_cons_bytes_tlv_u
+{
+  struct ipa_hwio_def_ipa_endp_gsi_cons_bytes_tlv_s def;
+  u32 value;
+};
+
+/*===========================================================================*/
+/*!
+  @brief Bit Field definition of register: IPA_ENDP_GSI_CONS_BYTES_AOS
+*/
+/*===========================================================================*/
+/* Structure definition of register */
+struct ipa_hwio_def_ipa_endp_gsi_cons_bytes_aos_s
+{
+  u32 cons_bytes : 16;
+  u32 reserved0 : 16;
+};
+
+/* Union definition of register */
+union ipa_hwio_def_ipa_endp_gsi_cons_bytes_aos_u
+{
+  struct ipa_hwio_def_ipa_endp_gsi_cons_bytes_aos_s def;
+  u32 value;
+};
+
+/*===========================================================================*/
+/*!
+  @brief Bit Field definition of register: IPA_LOG_BUF_HW_GEN_RAM_OFFSET
+*/
+/*===========================================================================*/
+/* Structure definition of register */
+struct ipa_hwio_def_ipa_log_buf_hw_gen_ram_offset_s
+{
+  u32 ram_region_baddr : 19;
+  u32 reserved0 : 1;
+  u32 ram_region_size : 4;
+  u32 reserved1 : 7;
+  u32 enable : 1;
+};
+
+/* Union definition of register */
+union ipa_hwio_def_ipa_log_buf_hw_gen_ram_offset_u
+{
+  struct ipa_hwio_def_ipa_log_buf_hw_gen_ram_offset_s def;
+  u32 value;
+};
+
+/*===========================================================================*/
+/*!
+  @brief Bit Field definition of register: IPA_UC_RX_HND_CMDQ_CMD
+*/
+/*===========================================================================*/
+/* Structure definition of register */
+struct ipa_hwio_def_ipa_uc_rx_hnd_cmdq_cmd_s
+{
+  u32 write_cmd : 1;
+  u32 pop_cmd : 1;
+  u32 release_rd_cmd : 1;
+  u32 release_wr_cmd : 1;
+  u32 release_rd_pkt : 1;
+  u32 release_wr_pkt : 1;
+  u32 release_rd_pkt_enhanced : 1;
+  u32 reserved0 : 25;
+};
+
+/* Union definition of register */
+union ipa_hwio_def_ipa_uc_rx_hnd_cmdq_cmd_u
+{
+  struct ipa_hwio_def_ipa_uc_rx_hnd_cmdq_cmd_s def;
+  u32 value;
+};
+
+/*===========================================================================*/
+/*!
+  @brief Bit Field definition of register: IPA_UC_RX_HND_CMDQ_CFG
+*/
+/*===========================================================================*/
+/* Structure definition of register */
+struct ipa_hwio_def_ipa_uc_rx_hnd_cmdq_cfg_s
+{
+  u32 block_rd : 1;
+  u32 block_wr : 1;
+  u32 reserved0 : 30;
+};
+
+/* Union definition of register */
+union ipa_hwio_def_ipa_uc_rx_hnd_cmdq_cfg_u
+{
+  struct ipa_hwio_def_ipa_uc_rx_hnd_cmdq_cfg_s def;
+  u32 value;
+};
+
+/*===========================================================================*/
+/*!
+  @brief Bit Field definition of register: IPA_UC_RX_HND_CMDQ_DATA_WR_0
+*/
+/*===========================================================================*/
+/* Structure definition of register */
+struct ipa_hwio_def_ipa_uc_rx_hnd_cmdq_data_wr_0_s
+{
+  u32 cmdq_packet_len_f : 16;
+  u32 cmdq_src_len_f : 16;
+};
+
+/* Union definition of register */
+union ipa_hwio_def_ipa_uc_rx_hnd_cmdq_data_wr_0_u
+{
+  struct ipa_hwio_def_ipa_uc_rx_hnd_cmdq_data_wr_0_s def;
+  u32 value;
+};
+
+/*===========================================================================*/
+/*!
+  @brief Bit Field definition of register: IPA_UC_RX_HND_CMDQ_DATA_WR_1
+*/
+/*===========================================================================*/
+/* Structure definition of register */
+struct ipa_hwio_def_ipa_uc_rx_hnd_cmdq_data_wr_1_s
+{
+  u32 cmdq_src_pipe_f : 8;
+  u32 cmdq_order_f : 2;
+  u32 cmdq_flags_f : 6;
+  u32 cmdq_opcode_f : 8;
+  u32 cmdq_metadata_f : 8;
+};
+
+/* Union definition of register */
+union ipa_hwio_def_ipa_uc_rx_hnd_cmdq_data_wr_1_u
+{
+  struct ipa_hwio_def_ipa_uc_rx_hnd_cmdq_data_wr_1_s def;
+  u32 value;
+};
+
+/*===========================================================================*/
+/*!
+  @brief Bit Field definition of register: IPA_UC_RX_HND_CMDQ_DATA_WR_2
+*/
+/*===========================================================================*/
+/* Structure definition of register */
+struct ipa_hwio_def_ipa_uc_rx_hnd_cmdq_data_wr_2_s
+{
+  u32 cmdq_addr_lsb_f : 32;
+};
+
+/* Union definition of register */
+union ipa_hwio_def_ipa_uc_rx_hnd_cmdq_data_wr_2_u
+{
+  struct ipa_hwio_def_ipa_uc_rx_hnd_cmdq_data_wr_2_s def;
+  u32 value;
+};
+
+/*===========================================================================*/
+/*!
+  @brief Bit Field definition of register: IPA_UC_RX_HND_CMDQ_DATA_WR_3
+*/
+/*===========================================================================*/
+/* Structure definition of register */
+struct ipa_hwio_def_ipa_uc_rx_hnd_cmdq_data_wr_3_s
+{
+  u32 cmdq_addr_msb_f : 32;
+};
+
+/* Union definition of register */
+union ipa_hwio_def_ipa_uc_rx_hnd_cmdq_data_wr_3_u
+{
+  struct ipa_hwio_def_ipa_uc_rx_hnd_cmdq_data_wr_3_s def;
+  u32 value;
+};
+
+/*===========================================================================*/
+/*!
+  @brief Bit Field definition of register: IPA_UC_RX_HND_CMDQ_DATA_RD_0
+*/
+/*===========================================================================*/
+/* Structure definition of register */
+struct ipa_hwio_def_ipa_uc_rx_hnd_cmdq_data_rd_0_s
+{
+  u32 cmdq_packet_len_f : 16;
+  u32 cmdq_src_len_f : 16;
+};
+
+/* Union definition of register */
+union ipa_hwio_def_ipa_uc_rx_hnd_cmdq_data_rd_0_u
+{
+  struct ipa_hwio_def_ipa_uc_rx_hnd_cmdq_data_rd_0_s def;
+  u32 value;
+};
+
+/*===========================================================================*/
+/*!
+  @brief Bit Field definition of register: IPA_UC_RX_HND_CMDQ_DATA_RD_1
+*/
+/*===========================================================================*/
+/* Structure definition of register */
+struct ipa_hwio_def_ipa_uc_rx_hnd_cmdq_data_rd_1_s
+{
+  u32 cmdq_src_pipe_f : 8;
+  u32 cmdq_order_f : 2;
+  u32 cmdq_flags_f : 6;
+  u32 cmdq_opcode_f : 8;
+  u32 cmdq_metadata_f : 8;
+};
+
+/* Union definition of register */
+union ipa_hwio_def_ipa_uc_rx_hnd_cmdq_data_rd_1_u
+{
+  struct ipa_hwio_def_ipa_uc_rx_hnd_cmdq_data_rd_1_s def;
+  u32 value;
+};
+
+/*===========================================================================*/
+/*!
+  @brief Bit Field definition of register: IPA_UC_RX_HND_CMDQ_DATA_RD_2
+*/
+/*===========================================================================*/
+/* Structure definition of register */
+struct ipa_hwio_def_ipa_uc_rx_hnd_cmdq_data_rd_2_s
+{
+  u32 cmdq_addr_lsb_f : 32;
+};
+
+/* Union definition of register */
+union ipa_hwio_def_ipa_uc_rx_hnd_cmdq_data_rd_2_u
+{
+  struct ipa_hwio_def_ipa_uc_rx_hnd_cmdq_data_rd_2_s def;
+  u32 value;
+};
+
+/*===========================================================================*/
+/*!
+  @brief Bit Field definition of register: IPA_UC_RX_HND_CMDQ_DATA_RD_3
+*/
+/*===========================================================================*/
+/* Structure definition of register */
+struct ipa_hwio_def_ipa_uc_rx_hnd_cmdq_data_rd_3_s
+{
+  u32 cmdq_addr_msb_f : 32;
+};
+
+/* Union definition of register */
+union ipa_hwio_def_ipa_uc_rx_hnd_cmdq_data_rd_3_u
+{
+  struct ipa_hwio_def_ipa_uc_rx_hnd_cmdq_data_rd_3_s def;
+  u32 value;
+};
+
+/*===========================================================================*/
+/*!
+  @brief Bit Field definition of register: IPA_UC_RX_HND_CMDQ_STATUS
+*/
+/*===========================================================================*/
+/* Structure definition of register */
+struct ipa_hwio_def_ipa_uc_rx_hnd_cmdq_status_s
+{
+  u32 status : 1;
+  u32 cmdq_empty : 1;
+  u32 cmdq_full : 1;
+  u32 cmdq_count : 4;
+  u32 cmdq_depth : 4;
+  u32 reserved0 : 21;
+};
+
+/* Union definition of register */
+union ipa_hwio_def_ipa_uc_rx_hnd_cmdq_status_u
+{
+  struct ipa_hwio_def_ipa_uc_rx_hnd_cmdq_status_s def;
+  u32 value;
+};
+
+/*===========================================================================*/
+/*!
+  @brief Bit Field definition of register: IPA_RAM_HW_FIRST
+*/
+/*===========================================================================*/
+/* Structure definition of register */
+struct ipa_hwio_def_ipa_ram_hw_first_s
+{
+  u32 address : 32;
+};
+
+/* Union definition of register */
+union ipa_hwio_def_ipa_ram_hw_first_u
+{
+  struct ipa_hwio_def_ipa_ram_hw_first_s def;
+  u32 value;
+};
+
+/*===========================================================================*/
+/*!
+  @brief Bit Field definition of register: IPA_RAM_HW_LAST
+*/
+/*===========================================================================*/
+/* Structure definition of register */
+struct ipa_hwio_def_ipa_ram_hw_last_s
+{
+  u32 address : 32;
+};
+
+/* Union definition of register */
+union ipa_hwio_def_ipa_ram_hw_last_u
+{
+  struct ipa_hwio_def_ipa_ram_hw_last_s def;
+  u32 value;
+};
+
+/*===========================================================================*/
+/*!
+  @brief Bit Field definition of register: IPA_RAM_FRAG_FRST_BASE_ADDR
+*/
+/*===========================================================================*/
+/* Structure definition of register */
+struct ipa_hwio_def_ipa_ram_frag_frst_base_addr_s
+{
+  u32 address : 32;
+};
+
+/* Union definition of register */
+union ipa_hwio_def_ipa_ram_frag_frst_base_addr_u
+{
+  struct ipa_hwio_def_ipa_ram_frag_frst_base_addr_s def;
+  u32 value;
+};
+
+/*===========================================================================*/
+/*!
+  @brief Bit Field definition of register: IPA_RAM_FRAG_SCND_BASE_ADDR
+*/
+/*===========================================================================*/
+/* Structure definition of register */
+struct ipa_hwio_def_ipa_ram_frag_scnd_base_addr_s
+{
+  u32 address : 32;
+};
+
+/* Union definition of register */
+union ipa_hwio_def_ipa_ram_frag_scnd_base_addr_u
+{
+  struct ipa_hwio_def_ipa_ram_frag_scnd_base_addr_s def;
+  u32 value;
+};
+
+/*===========================================================================*/
+/*!
+  @brief Bit Field definition of register: IPA_RAM_GSI_TLV_BASE_ADDR
+*/
+/*===========================================================================*/
+/* Structure definition of register */
+struct ipa_hwio_def_ipa_ram_gsi_tlv_base_addr_s
+{
+  u32 address : 32;
+};
+
+/* Union definition of register */
+union ipa_hwio_def_ipa_ram_gsi_tlv_base_addr_u
+{
+  struct ipa_hwio_def_ipa_ram_gsi_tlv_base_addr_s def;
+  u32 value;
+};
+
+/*===========================================================================*/
+/*!
+  @brief Bit Field definition of register: IPA_RAM_DCPH_KEYS_FIRST
+*/
+/*===========================================================================*/
+/* Structure definition of register */
+struct ipa_hwio_def_ipa_ram_dcph_keys_first_s
+{
+  u32 address : 32;
+};
+
+/* Union definition of register */
+union ipa_hwio_def_ipa_ram_dcph_keys_first_u
+{
+  struct ipa_hwio_def_ipa_ram_dcph_keys_first_s def;
+  u32 value;
+};
+
+/*===========================================================================*/
+/*!
+  @brief Bit Field definition of register: IPA_RAM_DCPH_KEYS_LAST
+*/
+/*===========================================================================*/
+/* Structure definition of register */
+struct ipa_hwio_def_ipa_ram_dcph_keys_last_s
+{
+  u32 address : 32;
+};
+
+/* Union definition of register */
+union ipa_hwio_def_ipa_ram_dcph_keys_last_u
+{
+  struct ipa_hwio_def_ipa_ram_dcph_keys_last_s def;
+  u32 value;
+};
+
+/*===========================================================================*/
+/*!
+  @brief Bit Field definition of register: IPA_DPS_SEQUENCER_FIRST
+*/
+/*===========================================================================*/
+/* Structure definition of register */
+struct ipa_hwio_def_ipa_dps_sequencer_first_s
+{
+  u32 address : 32;
+};
+
+/* Union definition of register */
+union ipa_hwio_def_ipa_dps_sequencer_first_u
+{
+  struct ipa_hwio_def_ipa_dps_sequencer_first_s def;
+  u32 value;
+};
+
+/*===========================================================================*/
+/*!
+  @brief Bit Field definition of register: IPA_DPS_SEQUENCER_LAST
+*/
+/*===========================================================================*/
+/* Structure definition of register */
+struct ipa_hwio_def_ipa_dps_sequencer_last_s
+{
+  u32 address : 32;
+};
+
+/* Union definition of register */
+union ipa_hwio_def_ipa_dps_sequencer_last_u
+{
+  struct ipa_hwio_def_ipa_dps_sequencer_last_s def;
+  u32 value;
+};
+
+/*===========================================================================*/
+/*!
+  @brief Bit Field definition of register: IPA_HPS_SEQUENCER_FIRST
+*/
+/*===========================================================================*/
+/* Structure definition of register */
+struct ipa_hwio_def_ipa_hps_sequencer_first_s
+{
+  u32 address : 32;
+};
+
+/* Union definition of register */
+union ipa_hwio_def_ipa_hps_sequencer_first_u
+{
+  struct ipa_hwio_def_ipa_hps_sequencer_first_s def;
+  u32 value;
+};
+
+/*===========================================================================*/
+/*!
+  @brief Bit Field definition of register: IPA_HPS_SEQUENCER_LAST
+*/
+/*===========================================================================*/
+/* Structure definition of register */
+struct ipa_hwio_def_ipa_hps_sequencer_last_s
+{
+  u32 address : 32;
+};
+
+/* Union definition of register */
+union ipa_hwio_def_ipa_hps_sequencer_last_u
+{
+  struct ipa_hwio_def_ipa_hps_sequencer_last_s def;
+  u32 value;
+};
+
+/*===========================================================================*/
+/*!
+  @brief Bit Field definition of register: IPA_RAM_PKT_CTX_BASE_ADDR
+*/
+/*===========================================================================*/
+/* Structure definition of register */
+struct ipa_hwio_def_ipa_ram_pkt_ctx_base_addr_s
+{
+  u32 address : 32;
+};
+
+/* Union definition of register */
+union ipa_hwio_def_ipa_ram_pkt_ctx_base_addr_u
+{
+  struct ipa_hwio_def_ipa_ram_pkt_ctx_base_addr_s def;
+  u32 value;
+};
+
+/*===========================================================================*/
+/*!
+  @brief Bit Field definition of register: IPA_RAM_SW_AREA_BASE_ADDR
+*/
+/*===========================================================================*/
+/* Structure definition of register */
+struct ipa_hwio_def_ipa_ram_sw_area_base_addr_s
+{
+  u32 address : 32;
+};
+
+/* Union definition of register */
+union ipa_hwio_def_ipa_ram_sw_area_base_addr_u
+{
+  struct ipa_hwio_def_ipa_ram_sw_area_base_addr_s def;
+  u32 value;
+};
+
+/*===========================================================================*/
+/*!
+  @brief Bit Field definition of register: IPA_RAM_HDRI_TYPE1_BASE_ADDR
+*/
+/*===========================================================================*/
+/* Structure definition of register */
+struct ipa_hwio_def_ipa_ram_hdri_type1_base_addr_s
+{
+  u32 address : 32;
+};
+
+/* Union definition of register */
+union ipa_hwio_def_ipa_ram_hdri_type1_base_addr_u
+{
+  struct ipa_hwio_def_ipa_ram_hdri_type1_base_addr_s def;
+  u32 value;
+};
+
+/*===========================================================================*/
+/*!
+  @brief Bit Field definition of register: IPA_RAM_AGGR_NLO_COUNTERS_BASE_ADDR
+*/
+/*===========================================================================*/
+/* Structure definition of register */
+struct ipa_hwio_def_ipa_ram_aggr_nlo_counters_base_addr_s
+{
+  u32 address : 32;
+};
+
+/* Union definition of register */
+union ipa_hwio_def_ipa_ram_aggr_nlo_counters_base_addr_u
+{
+  struct ipa_hwio_def_ipa_ram_aggr_nlo_counters_base_addr_s def;
+  u32 value;
+};
+
+/*===========================================================================*/
+/*!
+  @brief Bit Field definition of register: IPA_RAM_NLO_VP_CACHE_BASE_ADDR
+*/
+/*===========================================================================*/
+/* Structure definition of register */
+struct ipa_hwio_def_ipa_ram_nlo_vp_cache_base_addr_s
+{
+  u32 address : 32;
+};
+
+/* Union definition of register */
+union ipa_hwio_def_ipa_ram_nlo_vp_cache_base_addr_u
+{
+  struct ipa_hwio_def_ipa_ram_nlo_vp_cache_base_addr_s def;
+  u32 value;
+};
+
+/*===========================================================================*/
+/*!
+  @brief Bit Field definition of register: IPA_RAM_COAL_VP_CACHE_BASE_ADDR
+*/
+/*===========================================================================*/
+/* Structure definition of register */
+struct ipa_hwio_def_ipa_ram_coal_vp_cache_base_addr_s
+{
+  u32 address : 32;
+};
+
+/* Union definition of register */
+union ipa_hwio_def_ipa_ram_coal_vp_cache_base_addr_u
+{
+  struct ipa_hwio_def_ipa_ram_coal_vp_cache_base_addr_s def;
+  u32 value;
+};
+
+/*===========================================================================*/
+/*!
+  @brief Bit Field definition of register: IPA_RAM_COAL_VP_FIFO_BASE_ADDR
+*/
+/*===========================================================================*/
+/* Structure definition of register */
+struct ipa_hwio_def_ipa_ram_coal_vp_fifo_base_addr_s
+{
+  u32 address : 32;
+};
+
+/* Union definition of register */
+union ipa_hwio_def_ipa_ram_coal_vp_fifo_base_addr_u
+{
+  struct ipa_hwio_def_ipa_ram_coal_vp_fifo_base_addr_s def;
+  u32 value;
+};
+
+/*===========================================================================*/
+/*!
+  @brief Bit Field definition of register: IPA_RAM_AGGR_BASE_ADDR
+*/
+/*===========================================================================*/
+/* Structure definition of register */
+struct ipa_hwio_def_ipa_ram_aggr_base_addr_s
+{
+  u32 address : 32;
+};
+
+/* Union definition of register */
+union ipa_hwio_def_ipa_ram_aggr_base_addr_u
+{
+  struct ipa_hwio_def_ipa_ram_aggr_base_addr_s def;
+  u32 value;
+};
+
+/*===========================================================================*/
+/*!
+  @brief Bit Field definition of register: IPA_RAM_TX_COUNTERS_BASE_ADDR
+*/
+/*===========================================================================*/
+/* Structure definition of register */
+struct ipa_hwio_def_ipa_ram_tx_counters_base_addr_s
+{
+  u32 address : 32;
+};
+
+/* Union definition of register */
+union ipa_hwio_def_ipa_ram_tx_counters_base_addr_u
+{
+  struct ipa_hwio_def_ipa_ram_tx_counters_base_addr_s def;
+  u32 value;
+};
+
+/*===========================================================================*/
+/*!
+  @brief Bit Field definition of register: IPA_RAM_DPL_FIFO_BASE_ADDR
+*/
+/*===========================================================================*/
+/* Structure definition of register */
+struct ipa_hwio_def_ipa_ram_dpl_fifo_base_addr_s
+{
+  u32 address : 32;
+};
+
+/* Union definition of register */
+union ipa_hwio_def_ipa_ram_dpl_fifo_base_addr_u
+{
+  struct ipa_hwio_def_ipa_ram_dpl_fifo_base_addr_s def;
+  u32 value;
+};
+
+/*===========================================================================*/
+/*!
+  @brief Bit Field definition of register: IPA_RAM_COAL_MASTER_VP_CTX_BASE_ADDR
+*/
+/*===========================================================================*/
+/* Structure definition of register */
+struct ipa_hwio_def_ipa_ram_coal_master_vp_ctx_base_addr_s
+{
+  u32 address : 32;
+};
+
+/* Union definition of register */
+union ipa_hwio_def_ipa_ram_coal_master_vp_ctx_base_addr_u
+{
+  struct ipa_hwio_def_ipa_ram_coal_master_vp_ctx_base_addr_s def;
+  u32 value;
+};
+
+/*===========================================================================*/
+/*!
+  @brief Bit Field definition of register: IPA_RAM_COAL_MASTER_VP_AGGR_BASE_ADDR
+*/
+/*===========================================================================*/
+/* Structure definition of register */
+struct ipa_hwio_def_ipa_ram_coal_master_vp_aggr_base_addr_s
+{
+  u32 address : 32;
+};
+
+/* Union definition of register */
+union ipa_hwio_def_ipa_ram_coal_master_vp_aggr_base_addr_u
+{
+  struct ipa_hwio_def_ipa_ram_coal_master_vp_aggr_base_addr_s def;
+  u32 value;
+};
+
+/*===========================================================================*/
+/*!
+  @brief Bit Field definition of register: IPA_RAM_COAL_SLAVE_VP_CTX_BASE_ADDR
+*/
+/*===========================================================================*/
+/* Structure definition of register */
+struct ipa_hwio_def_ipa_ram_coal_slave_vp_ctx_base_addr_s
+{
+  u32 address : 32;
+};
+
+/* Union definition of register */
+union ipa_hwio_def_ipa_ram_coal_slave_vp_ctx_base_addr_u
+{
+  struct ipa_hwio_def_ipa_ram_coal_slave_vp_ctx_base_addr_s def;
+  u32 value;
+};
+
+/*===========================================================================*/
+/*!
+  @brief Bit Field definition of register: IPA_RAM_UL_NLO_AGGR_BASE_ADDR
+*/
+/*===========================================================================*/
+/* Structure definition of register */
+struct ipa_hwio_def_ipa_ram_ul_nlo_aggr_base_addr_s
+{
+  u32 address : 32;
+};
+
+/* Union definition of register */
+union ipa_hwio_def_ipa_ram_ul_nlo_aggr_base_addr_u
+{
+  struct ipa_hwio_def_ipa_ram_ul_nlo_aggr_base_addr_s def;
+  u32 value;
+};
+
+/*===========================================================================*/
+/*!
+  @brief Bit Field definition of register: IPA_RAM_UC_IRAM_ADDR_BASE_ADDR
+*/
+/*===========================================================================*/
+/* Structure definition of register */
+struct ipa_hwio_def_ipa_ram_uc_iram_addr_base_addr_s
+{
+  u32 address : 32;
+};
+
+/* Union definition of register */
+union ipa_hwio_def_ipa_ram_uc_iram_addr_base_addr_u
+{
+  struct ipa_hwio_def_ipa_ram_uc_iram_addr_base_addr_s def;
+  u32 value;
+};
+
+/*===========================================================================*/
+/*!
+  @brief Bit Field definition of register: IPA_RAM_SNIFFER_HW_BASE_ADDR
+*/
+/*===========================================================================*/
+/* Structure definition of register */
+struct ipa_hwio_def_ipa_ram_sniffer_hw_base_addr_s
+{
+  u32 address : 32;
+};
+
+/* Union definition of register */
+union ipa_hwio_def_ipa_ram_sniffer_hw_base_addr_u
+{
+  struct ipa_hwio_def_ipa_ram_sniffer_hw_base_addr_s def;
+  u32 value;
+};
+
+/*===========================================================================*/
+/*!
+  @brief Bit Field definition of register: IPA_RAM_FILTER_ROUTER_CACHE_BASE_ADDR
+*/
+/*===========================================================================*/
+/* Structure definition of register */
+struct ipa_hwio_def_ipa_ram_filter_router_cache_base_addr_s
+{
+  u32 address : 32;
+};
+
+/* Union definition of register */
+union ipa_hwio_def_ipa_ram_filter_router_cache_base_addr_u
+{
+  struct ipa_hwio_def_ipa_ram_filter_router_cache_base_addr_s def;
+  u32 value;
+};
+
+/*===========================================================================*/
+/*!
+  @brief Bit Field definition of register: IPA_SPARE_REG_1
+*/
+/*===========================================================================*/
+/* Structure definition of register */
+struct ipa_hwio_def_ipa_spare_reg_1_s
+{
+  u32 spare_bits : 16;
+  u32 reserved0 : 16;
+};
+
+/* Union definition of register */
+union ipa_hwio_def_ipa_spare_reg_1_u
+{
+  struct ipa_hwio_def_ipa_spare_reg_1_s def;
+  u32 value;
+};
+
+/*===========================================================================*/
+/*!
+  @brief Bit Field definition of register: IPA_HPS_UC2SEQ_PUSH
+*/
+/*===========================================================================*/
+/* Structure definition of register */
+struct ipa_hwio_def_ipa_hps_uc2seq_push_s
+{
+  u32 src_pipe : 8;
+  u32 src_flags : 2;
+  u32 src_id : 8;
+  u32 ctx_id : 4;
+  u32 reserved0 : 8;
+  u32 virt_opcode : 1;
+  u32 type : 1;
+};
+
+/* Union definition of register */
+union ipa_hwio_def_ipa_hps_uc2seq_push_u
+{
+  struct ipa_hwio_def_ipa_hps_uc2seq_push_s def;
+  u32 value;
+};
+
+/*===========================================================================*/
+/*!
+  @brief Bit Field definition of register: IPA_HPS_UC2SEQ_STATUS
+*/
+/*===========================================================================*/
+/* Structure definition of register */
+struct ipa_hwio_def_ipa_hps_uc2seq_status_s
+{
+  u32 fill_level : 4;
+  u32 reserved0 : 28;
+};
+
+/* Union definition of register */
+union ipa_hwio_def_ipa_hps_uc2seq_status_u
+{
+  struct ipa_hwio_def_ipa_hps_uc2seq_status_s def;
+  u32 value;
+};
+
+/*===========================================================================*/
+/*!
+  @brief Bit Field definition of register: IPA_HPS_SEQ2UC_RD
+*/
+/*===========================================================================*/
+/* Structure definition of register */
+struct ipa_hwio_def_ipa_hps_seq2uc_rd_s
+{
+  u32 src_pipe : 8;
+  u32 src_flags : 2;
+  u32 src_id : 8;
+  u32 ctx_id : 4;
+  u32 reserved0 : 9;
+  u32 type : 1;
+};
+
+/* Union definition of register */
+union ipa_hwio_def_ipa_hps_seq2uc_rd_u
+{
+  struct ipa_hwio_def_ipa_hps_seq2uc_rd_s def;
+  u32 value;
+};
+
+/*===========================================================================*/
+/*!
+  @brief Bit Field definition of register: IPA_HPS_SEQ2UC_STATUS
+*/
+/*===========================================================================*/
+/* Structure definition of register */
+struct ipa_hwio_def_ipa_hps_seq2uc_status_s
+{
+  u32 fill_level : 4;
+  u32 reserved0 : 28;
+};
+
+/* Union definition of register */
+union ipa_hwio_def_ipa_hps_seq2uc_status_u
+{
+  struct ipa_hwio_def_ipa_hps_seq2uc_status_s def;
+  u32 value;
+};
+
+/*===========================================================================*/
+/*!
+  @brief Bit Field definition of register: IPA_HPS_SEQ2UC_CMD
+*/
+/*===========================================================================*/
+/* Structure definition of register */
+struct ipa_hwio_def_ipa_hps_seq2uc_cmd_s
+{
+  u32 pop : 1;
+  u32 reserved0 : 31;
+};
+
+/* Union definition of register */
+union ipa_hwio_def_ipa_hps_seq2uc_cmd_u
+{
+  struct ipa_hwio_def_ipa_hps_seq2uc_cmd_s def;
+  u32 value;
+};
+
+/*===========================================================================*/
+/*!
+  @brief Bit Field definition of register: IPA_DPS_UC2SEQ_PUSH
+*/
+/*===========================================================================*/
+/* Structure definition of register */
+struct ipa_hwio_def_ipa_dps_uc2seq_push_s
+{
+  u32 src_pipe : 8;
+  u32 src_flags : 2;
+  u32 src_id : 8;
+  u32 ctx_id : 4;
+  u32 dest_pipe : 8;
+  u32 reserved0 : 1;
+  u32 type : 1;
+};
+
+/* Union definition of register */
+union ipa_hwio_def_ipa_dps_uc2seq_push_u
+{
+  struct ipa_hwio_def_ipa_dps_uc2seq_push_s def;
+  u32 value;
+};
+
+/*===========================================================================*/
+/*!
+  @brief Bit Field definition of register: IPA_DPS_UC2SEQ_STATUS
+*/
+/*===========================================================================*/
+/* Structure definition of register */
+struct ipa_hwio_def_ipa_dps_uc2seq_status_s
+{
+  u32 fill_level : 4;
+  u32 reserved0 : 28;
+};
+
+/* Union definition of register */
+union ipa_hwio_def_ipa_dps_uc2seq_status_u
+{
+  struct ipa_hwio_def_ipa_dps_uc2seq_status_s def;
+  u32 value;
+};
+
+/*===========================================================================*/
+/*!
+  @brief Bit Field definition of register: IPA_DPS_SEQ2UC_RD
+*/
+/*===========================================================================*/
+/* Structure definition of register */
+struct ipa_hwio_def_ipa_dps_seq2uc_rd_s
+{
+  u32 src_pipe : 8;
+  u32 src_flags : 2;
+  u32 src_id : 8;
+  u32 ctx_id : 4;
+  u32 dest_pipe : 8;
+  u32 reserved0 : 1;
+  u32 type : 1;
+};
+
+/* Union definition of register */
+union ipa_hwio_def_ipa_dps_seq2uc_rd_u
+{
+  struct ipa_hwio_def_ipa_dps_seq2uc_rd_s def;
+  u32 value;
+};
+
+/*===========================================================================*/
+/*!
+  @brief Bit Field definition of register: IPA_DPS_SEQ2UC_STATUS
+*/
+/*===========================================================================*/
+/* Structure definition of register */
+struct ipa_hwio_def_ipa_dps_seq2uc_status_s
+{
+  u32 fill_level : 4;
+  u32 reserved0 : 28;
+};
+
+/* Union definition of register */
+union ipa_hwio_def_ipa_dps_seq2uc_status_u
+{
+  struct ipa_hwio_def_ipa_dps_seq2uc_status_s def;
+  u32 value;
+};
+
+/*===========================================================================*/
+/*!
+  @brief Bit Field definition of register: IPA_DPS_SEQ2UC_CMD
+*/
+/*===========================================================================*/
+/* Structure definition of register */
+struct ipa_hwio_def_ipa_dps_seq2uc_cmd_s
+{
+  u32 pop : 1;
+  u32 reserved0 : 31;
+};
+
+/* Union definition of register */
+union ipa_hwio_def_ipa_dps_seq2uc_cmd_u
+{
+  struct ipa_hwio_def_ipa_dps_seq2uc_cmd_s def;
+  u32 value;
+};
+
+/*===========================================================================*/
+/*!
+  @brief Bit Field definition of register: IPA_NTF_TX_CMDQ_CMD
+*/
+/*===========================================================================*/
+/* Structure definition of register */
+struct ipa_hwio_def_ipa_ntf_tx_cmdq_cmd_s
+{
+  u32 write_cmd : 1;
+  u32 pop_cmd : 1;
+  u32 rd_req : 1;
+  u32 reserved0 : 1;
+  u32 cmd_client : 8;
+  u32 reserved1 : 20;
+};
+
+/* Union definition of register */
+union ipa_hwio_def_ipa_ntf_tx_cmdq_cmd_u
+{
+  struct ipa_hwio_def_ipa_ntf_tx_cmdq_cmd_s def;
+  u32 value;
+};
+
+/*===========================================================================*/
+/*!
+  @brief Bit Field definition of register: IPA_NTF_TX_CMDQ_DATA_WR_0
+*/
+/*===========================================================================*/
+/* Structure definition of register */
+struct ipa_hwio_def_ipa_ntf_tx_cmdq_data_wr_0_s
+{
+  u32 cmdq_ctx_id_f : 4;
+  u32 cmdq_src_id_f : 8;
+  u32 cmdq_src_pipe_f : 8;
+  u32 cmdq_opcode_f : 2;
+  u32 cmdq_type_f : 1;
+  u32 cmdq_virt_cod_f : 1;
+  u32 seg_valid_f : 1;
+  u32 seg_ctx_id_f : 2;
+  u32 reserved0 : 5;
+};
+
+/* Union definition of register */
+union ipa_hwio_def_ipa_ntf_tx_cmdq_data_wr_0_u
+{
+  struct ipa_hwio_def_ipa_ntf_tx_cmdq_data_wr_0_s def;
+  u32 value;
+};
+
+/*===========================================================================*/
+/*!
+  @brief Bit Field definition of register: IPA_NTF_TX_CMDQ_DATA_RD_0
+*/
+/*===========================================================================*/
+/* Structure definition of register */
+struct ipa_hwio_def_ipa_ntf_tx_cmdq_data_rd_0_s
+{
+  u32 cmdq_ctx_id_f : 4;
+  u32 cmdq_src_id_f : 8;
+  u32 cmdq_src_pipe_f : 8;
+  u32 cmdq_opcode_f : 2;
+  u32 cmdq_type_f : 1;
+  u32 cmdq_virt_cod_f : 1;
+  u32 seg_valid_f : 1;
+  u32 seg_ctx_id_f : 2;
+  u32 reserved0 : 5;
+};
+
+/* Union definition of register */
+union ipa_hwio_def_ipa_ntf_tx_cmdq_data_rd_0_u
+{
+  struct ipa_hwio_def_ipa_ntf_tx_cmdq_data_rd_0_s def;
+  u32 value;
+};
+
+/*===========================================================================*/
+/*!
+  @brief Bit Field definition of register: IPA_NTF_TX_CMDQ_STATUS
+*/
+/*===========================================================================*/
+/* Structure definition of register */
+struct ipa_hwio_def_ipa_ntf_tx_cmdq_status_s
+{
+  u32 status : 1;
+  u32 cmdq_full : 1;
+  u32 cmdq_depth : 7;
+  u32 reserved0 : 23;
+};
+
+/* Union definition of register */
+union ipa_hwio_def_ipa_ntf_tx_cmdq_status_u
+{
+  struct ipa_hwio_def_ipa_ntf_tx_cmdq_status_s def;
+  u32 value;
+};
+
+/*===========================================================================*/
+/*!
+  @brief Bit Field definition of register: IPA_NTF_TX_SNP
+*/
+/*===========================================================================*/
+/* Structure definition of register */
+struct ipa_hwio_def_ipa_ntf_tx_snp_s
+{
+  u32 snp_last : 1;
+  u32 snp_write : 1;
+  u32 snp_valid : 1;
+  u32 snp_next_is_valid : 1;
+  u32 snp_next : 8;
+  u32 snp_head : 8;
+  u32 snp_addr : 8;
+  u32 reserved0 : 4;
+};
+
+/* Union definition of register */
+union ipa_hwio_def_ipa_ntf_tx_snp_u
+{
+  struct ipa_hwio_def_ipa_ntf_tx_snp_s def;
+  u32 value;
+};
+
+/*===========================================================================*/
+/*!
+  @brief Bit Field definition of register: IPA_NTF_TX_CMDQ_COUNT
+*/
+/*===========================================================================*/
+/* Structure definition of register */
+struct ipa_hwio_def_ipa_ntf_tx_cmdq_count_s
+{
+  u32 fifo_count : 7;
+  u32 reserved0 : 25;
+};
+
+/* Union definition of register */
+union ipa_hwio_def_ipa_ntf_tx_cmdq_count_u
+{
+  struct ipa_hwio_def_ipa_ntf_tx_cmdq_count_s def;
+  u32 value;
+};
+
+/*===========================================================================*/
+/*!
+  @brief Bit Field definition of register: IPA_PROD_ACKMNGR_CMDQ_CMD
+*/
+/*===========================================================================*/
+/* Structure definition of register */
+struct ipa_hwio_def_ipa_prod_ackmngr_cmdq_cmd_s
+{
+  u32 write_cmd : 1;
+  u32 pop_cmd : 1;
+  u32 cmd_client : 8;
+  u32 rd_req : 1;
+  u32 reserved0 : 21;
+};
+
+/* Union definition of register */
+union ipa_hwio_def_ipa_prod_ackmngr_cmdq_cmd_u
+{
+  struct ipa_hwio_def_ipa_prod_ackmngr_cmdq_cmd_s def;
+  u32 value;
+};
+
+/*===========================================================================*/
+/*!
+  @brief Bit Field definition of register: IPA_PROD_ACKMNGR_CMDQ_DATA_RD
+*/
+/*===========================================================================*/
+/* Structure definition of register */
+struct ipa_hwio_def_ipa_prod_ackmngr_cmdq_data_rd_s
+{
+  u32 cmdq_src_id : 8;
+  u32 cmdq_length : 16;
+  u32 cmdq_origin : 1;
+  u32 cmdq_sent : 1;
+  u32 cmdq_src_id_valid : 1;
+  u32 cmdq_userdata : 5;
+};
+
+/* Union definition of register */
+union ipa_hwio_def_ipa_prod_ackmngr_cmdq_data_rd_u
+{
+  struct ipa_hwio_def_ipa_prod_ackmngr_cmdq_data_rd_s def;
+  u32 value;
+};
+
+/*===========================================================================*/
+/*!
+  @brief Bit Field definition of register: IPA_PROD_ACKMNGR_CMDQ_DATA_RD_1
+*/
+/*===========================================================================*/
+/* Structure definition of register */
+struct ipa_hwio_def_ipa_prod_ackmngr_cmdq_data_rd_1_s
+{
+  u32 cmdq_fnr_aggr_fc : 1;
+  u32 reserved0 : 31;
+};
+
+/* Union definition of register */
+union ipa_hwio_def_ipa_prod_ackmngr_cmdq_data_rd_1_u
+{
+  struct ipa_hwio_def_ipa_prod_ackmngr_cmdq_data_rd_1_s def;
+  u32 value;
+};
+
+/*===========================================================================*/
+/*!
+  @brief Bit Field definition of register: IPA_PROD_ACKMNGR_CMDQ_STATUS_EMPTY_n
+*/
+/*===========================================================================*/
+/* Structure definition of register */
+struct ipa_hwio_def_ipa_prod_ackmngr_cmdq_status_empty_n_s
+{
+  u32 cmdq_empty : 32;
+};
+
+/* Union definition of register */
+union ipa_hwio_def_ipa_prod_ackmngr_cmdq_status_empty_n_u
+{
+  struct ipa_hwio_def_ipa_prod_ackmngr_cmdq_status_empty_n_s def;
+  u32 value;
+};
+
+/*===========================================================================*/
+/*!
+  @brief Bit Field definition of register: IPA_PROD_ACKMNGR_CMDQ_STATUS
+*/
+/*===========================================================================*/
+/* Structure definition of register */
+struct ipa_hwio_def_ipa_prod_ackmngr_cmdq_status_s
+{
+  u32 status : 1;
+  u32 cmdq_full : 1;
+  u32 cmdq_depth : 7;
+  u32 reserved0 : 23;
+};
+
+/* Union definition of register */
+union ipa_hwio_def_ipa_prod_ackmngr_cmdq_status_u
+{
+  struct ipa_hwio_def_ipa_prod_ackmngr_cmdq_status_s def;
+  u32 value;
+};
+
+/*===========================================================================*/
+/*!
+  @brief Bit Field definition of register: IPA_PROD_ACKMNGR_CMDQ_COUNT
+*/
+/*===========================================================================*/
+/* Structure definition of register */
+struct ipa_hwio_def_ipa_prod_ackmngr_cmdq_count_s
+{
+  u32 fifo_count : 7;
+  u32 reserved0 : 25;
+};
+
+/* Union definition of register */
+union ipa_hwio_def_ipa_prod_ackmngr_cmdq_count_u
+{
+  struct ipa_hwio_def_ipa_prod_ackmngr_cmdq_count_s def;
+  u32 value;
+};
+
+/*===========================================================================*/
+/*!
+  @brief Bit Field definition of register: IPA_ACKMNGR_SW_ACCESS_ACKINJ_CFG
+*/
+/*===========================================================================*/
+/* Structure definition of register */
+struct ipa_hwio_def_ipa_ackmngr_sw_access_ackinj_cfg_s
+{
+  u32 reserved0 : 5;
+  u32 ackinj_src_id_valid : 1;
+  u32 ackinj_origin : 1;
+  u32 ackinj_sent : 1;
+  u32 ackinj_src_id : 8;
+  u32 ackinj_length : 16;
+};
+
+/* Union definition of register */
+union ipa_hwio_def_ipa_ackmngr_sw_access_ackinj_cfg_u
+{
+  struct ipa_hwio_def_ipa_ackmngr_sw_access_ackinj_cfg_s def;
+  u32 value;
+};
+
+/*===========================================================================*/
+/*!
+  @brief Bit Field definition of register: IPA_ACKMNGR_SW_ACCESS_ACKINJ_PIPE
+*/
+/*===========================================================================*/
+/* Structure definition of register */
+struct ipa_hwio_def_ipa_ackmngr_sw_access_ackinj_pipe_s
+{
+  u32 cons_ackinj_src_pipe : 8;
+  u32 prod_ackinj_src_pipe : 8;
+  u32 reserved0 : 16;
+};
+
+/* Union definition of register */
+union ipa_hwio_def_ipa_ackmngr_sw_access_ackinj_pipe_u
+{
+  struct ipa_hwio_def_ipa_ackmngr_sw_access_ackinj_pipe_s def;
+  u32 value;
+};
+
+/*===========================================================================*/
+/*!
+  @brief Bit Field definition of register: IPA_ACKMNGR_SW_ACCESS_ACKUPD_CFG
+*/
+/*===========================================================================*/
+/* Structure definition of register */
+struct ipa_hwio_def_ipa_ackmngr_sw_access_ackupd_cfg_s
+{
+  u32 ackupd_src_pipe : 8;
+  u32 ackupd_src_id : 8;
+  u32 ackupd_error : 1;
+  u32 reserved0 : 15;
+};
+
+/* Union definition of register */
+union ipa_hwio_def_ipa_ackmngr_sw_access_ackupd_cfg_u
+{
+  struct ipa_hwio_def_ipa_ackmngr_sw_access_ackupd_cfg_s def;
+  u32 value;
+};
+
+/*===========================================================================*/
+/*!
+  @brief Bit Field definition of register: IPA_ACKMNGR_SW_ACCESS_CMD
+*/
+/*===========================================================================*/
+/* Structure definition of register */
+struct ipa_hwio_def_ipa_ackmngr_sw_access_cmd_s
+{
+  u32 ackinj_valid : 1;
+  u32 ackupd_valid : 1;
+  u32 reserved0 : 30;
+};
+
+/* Union definition of register */
+union ipa_hwio_def_ipa_ackmngr_sw_access_cmd_u
+{
+  struct ipa_hwio_def_ipa_ackmngr_sw_access_cmd_s def;
+  u32 value;
+};
+
+/*===========================================================================*/
+/*!
+  @brief Bit Field definition of register: IPA_ACKMNGR_SW_ACCESS_STATUS
+*/
+/*===========================================================================*/
+/* Structure definition of register */
+struct ipa_hwio_def_ipa_ackmngr_sw_access_status_s
+{
+  u32 ackinj_ready : 1;
+  u32 ackupd_ready : 1;
+  u32 reserved0 : 30;
+};
+
+/* Union definition of register */
+union ipa_hwio_def_ipa_ackmngr_sw_access_status_u
+{
+  struct ipa_hwio_def_ipa_ackmngr_sw_access_status_s def;
+  u32 value;
+};
+
+/*===========================================================================*/
+/*!
+  @brief Bit Field definition of register: IPA_PROD_ACKMNGR_SW_ACCESS_ACKINJ_CFG
+*/
+/*===========================================================================*/
+/* Structure definition of register */
+struct ipa_hwio_def_ipa_prod_ackmngr_sw_access_ackinj_cfg_s
+{
+  u32 reserved0 : 5;
+  u32 ackinj_src_id_valid : 1;
+  u32 ackinj_origin : 1;
+  u32 ackinj_sent : 1;
+  u32 ackinj_src_id : 8;
+  u32 ackinj_length : 16;
+};
+
+/* Union definition of register */
+union ipa_hwio_def_ipa_prod_ackmngr_sw_access_ackinj_cfg_u
+{
+  struct ipa_hwio_def_ipa_prod_ackmngr_sw_access_ackinj_cfg_s def;
+  u32 value;
+};
+
+/*===========================================================================*/
+/*!
+  @brief Bit Field definition of register: IPA_PROD_ACKMNGR_SW_ACCESS_ACKUPD_CFG
+*/
+/*===========================================================================*/
+/* Structure definition of register */
+struct ipa_hwio_def_ipa_prod_ackmngr_sw_access_ackupd_cfg_s
+{
+  u32 ackupd_src_pipe : 8;
+  u32 ackupd_src_id : 8;
+  u32 reserved0 : 16;
+};
+
+/* Union definition of register */
+union ipa_hwio_def_ipa_prod_ackmngr_sw_access_ackupd_cfg_u
+{
+  struct ipa_hwio_def_ipa_prod_ackmngr_sw_access_ackupd_cfg_s def;
+  u32 value;
+};
+
+/*===========================================================================*/
+/*!
+  @brief Bit Field definition of register: IPA_PROD_ACKMNGR_SW_ACCESS_CMD
+*/
+/*===========================================================================*/
+/* Structure definition of register */
+struct ipa_hwio_def_ipa_prod_ackmngr_sw_access_cmd_s
+{
+  u32 ackinj_valid : 1;
+  u32 ackupd_valid : 1;
+  u32 reserved0 : 30;
+};
+
+/* Union definition of register */
+union ipa_hwio_def_ipa_prod_ackmngr_sw_access_cmd_u
+{
+  struct ipa_hwio_def_ipa_prod_ackmngr_sw_access_cmd_s def;
+  u32 value;
+};
+
+/*===========================================================================*/
+/*!
+  @brief Bit Field definition of register: IPA_PROD_ACKMNGR_SW_ACCESS_STATUS
+*/
+/*===========================================================================*/
+/* Structure definition of register */
+struct ipa_hwio_def_ipa_prod_ackmngr_sw_access_status_s
+{
+  u32 ackinj_ready : 1;
+  u32 ackupd_ready : 1;
+  u32 reserved0 : 30;
+};
+
+/* Union definition of register */
+union ipa_hwio_def_ipa_prod_ackmngr_sw_access_status_u
+{
+  struct ipa_hwio_def_ipa_prod_ackmngr_sw_access_status_s def;
+  u32 value;
+};
+
+/*===========================================================================*/
+/*!
+  @brief Bit Field definition of register: IPA_PROD_ACKMNGR_SW_ACCESS_ACKINJ_CFG1
+*/
+/*===========================================================================*/
+/* Structure definition of register */
+struct ipa_hwio_def_ipa_prod_ackmngr_sw_access_ackinj_cfg1_s
+{
+  u32 ackinj_userdata : 6;
+  u32 reserved0 : 26;
+};
+
+/* Union definition of register */
+union ipa_hwio_def_ipa_prod_ackmngr_sw_access_ackinj_cfg1_u
+{
+  struct ipa_hwio_def_ipa_prod_ackmngr_sw_access_ackinj_cfg1_s def;
+  u32 value;
+};
+
+/*===========================================================================*/
+/*!
+  @brief Bit Field definition of register: IPA_NTF_TX_CMDQ_RELEASE_WR_n
+*/
+/*===========================================================================*/
+/* Structure definition of register */
+struct ipa_hwio_def_ipa_ntf_tx_cmdq_release_wr_n_s
+{
+  u32 release_wr_cmd : 32;
+};
+
+/* Union definition of register */
+union ipa_hwio_def_ipa_ntf_tx_cmdq_release_wr_n_u
+{
+  struct ipa_hwio_def_ipa_ntf_tx_cmdq_release_wr_n_s def;
+  u32 value;
+};
+
+/*===========================================================================*/
+/*!
+  @brief Bit Field definition of register: IPA_NTF_TX_CMDQ_RELEASE_RD_n
+*/
+/*===========================================================================*/
+/* Structure definition of register */
+struct ipa_hwio_def_ipa_ntf_tx_cmdq_release_rd_n_s
+{
+  u32 release_rd_cmd : 32;
+};
+
+/* Union definition of register */
+union ipa_hwio_def_ipa_ntf_tx_cmdq_release_rd_n_u
+{
+  struct ipa_hwio_def_ipa_ntf_tx_cmdq_release_rd_n_s def;
+  u32 value;
+};
+
+/*===========================================================================*/
+/*!
+  @brief Bit Field definition of register: IPA_NTF_TX_CMDQ_CFG_WR_n
+*/
+/*===========================================================================*/
+/* Structure definition of register */
+struct ipa_hwio_def_ipa_ntf_tx_cmdq_cfg_wr_n_s
+{
+  u32 block_wr : 32;
+};
+
+/* Union definition of register */
+union ipa_hwio_def_ipa_ntf_tx_cmdq_cfg_wr_n_u
+{
+  struct ipa_hwio_def_ipa_ntf_tx_cmdq_cfg_wr_n_s def;
+  u32 value;
+};
+
+/*===========================================================================*/
+/*!
+  @brief Bit Field definition of register: IPA_NTF_TX_CMDQ_CFG_RD_n
+*/
+/*===========================================================================*/
+/* Structure definition of register */
+struct ipa_hwio_def_ipa_ntf_tx_cmdq_cfg_rd_n_s
+{
+  u32 block_rd : 32;
+};
+
+/* Union definition of register */
+union ipa_hwio_def_ipa_ntf_tx_cmdq_cfg_rd_n_u
+{
+  struct ipa_hwio_def_ipa_ntf_tx_cmdq_cfg_rd_n_s def;
+  u32 value;
+};
+
+/*===========================================================================*/
+/*!
+  @brief Bit Field definition of register: IPA_NTF_TX_CMDQ_STATUS_EMPTY_n
+*/
+/*===========================================================================*/
+/* Structure definition of register */
+struct ipa_hwio_def_ipa_ntf_tx_cmdq_status_empty_n_s
+{
+  u32 cmdq_empty : 32;
+};
+
+/* Union definition of register */
+union ipa_hwio_def_ipa_ntf_tx_cmdq_status_empty_n_u
+{
+  struct ipa_hwio_def_ipa_ntf_tx_cmdq_status_empty_n_s def;
+  u32 value;
+};
+
+/*===========================================================================*/
+/*!
+  @brief Bit Field definition of register: IPA_BASE_ADDR
+*/
+/*===========================================================================*/
+/* Structure definition of register */
+struct ipa_hwio_def_ipa_base_addr_s
+{
+  u32 zero : 21;
+  u32 base : 11;
+};
+
+/* Union definition of register */
+union ipa_hwio_def_ipa_base_addr_u
+{
+  struct ipa_hwio_def_ipa_base_addr_s def;
+  u32 value;
+};
+
+/*===========================================================================*/
+/*!
+  @brief Bit Field definition of register: IPA_BASE_ADDR_MSB
+*/
+/*===========================================================================*/
+/* Structure definition of register */
+struct ipa_hwio_def_ipa_base_addr_msb_s
+{
+  u32 base_msb : 32;
+};
+
+/* Union definition of register */
+union ipa_hwio_def_ipa_base_addr_msb_u
+{
+  struct ipa_hwio_def_ipa_base_addr_msb_s def;
+  u32 value;
+};
+
+/*===========================================================================*/
+/*!
+  @brief Bit Field definition of register: IPA_ENDP_GSI_CFG1_n
+*/
+/*===========================================================================*/
+/* Structure definition of register */
+struct ipa_hwio_def_ipa_endp_gsi_cfg1_n_s
+{
+  u32 reserved0 : 16;
+  u32 endp_en : 1;
+  u32 reserved1 : 14;
+  u32 init_endp : 1;
+};
+
+/* Union definition of register */
+union ipa_hwio_def_ipa_endp_gsi_cfg1_n_u
+{
+  struct ipa_hwio_def_ipa_endp_gsi_cfg1_n_s def;
+  u32 value;
+};
+
+/*===========================================================================*/
+/*!
+  @brief Bit Field definition of register: IPA_GSI_IPA_IF_TLV_OUT_GENERATOR_1
+*/
+/*===========================================================================*/
+/* Structure definition of register */
+struct ipa_hwio_def_ipa_gsi_ipa_if_tlv_out_generator_1_s
+{
+  u32 gen_tlv_out_addr_lsb : 32;
+};
+
+/* Union definition of register */
+union ipa_hwio_def_ipa_gsi_ipa_if_tlv_out_generator_1_u
+{
+  struct ipa_hwio_def_ipa_gsi_ipa_if_tlv_out_generator_1_s def;
+  u32 value;
+};
+
+/*===========================================================================*/
+/*!
+  @brief Bit Field definition of register: IPA_GSI_IPA_IF_TLV_OUT_GENERATOR_2
+*/
+/*===========================================================================*/
+/* Structure definition of register */
+struct ipa_hwio_def_ipa_gsi_ipa_if_tlv_out_generator_2_s
+{
+  u32 gen_tlv_out_addr_msb : 8;
+  u32 gen_tlv_out_length : 16;
+  u32 gen_tlv_out_routine : 4;
+  u32 gen_tlv_out_ee : 4;
+};
+
+/* Union definition of register */
+union ipa_hwio_def_ipa_gsi_ipa_if_tlv_out_generator_2_u
+{
+  struct ipa_hwio_def_ipa_gsi_ipa_if_tlv_out_generator_2_s def;
+  u32 value;
+};
+
+/*===========================================================================*/
+/*!
+  @brief Bit Field definition of register: IPA_GSI_IPA_IF_TLV_OUT_GENERATOR_3
+*/
+/*===========================================================================*/
+/* Structure definition of register */
+struct ipa_hwio_def_ipa_gsi_ipa_if_tlv_out_generator_3_s
+{
+  u32 gen_tlv_out_chid : 8;
+  u32 gen_tlv_out_type : 4;
+  u32 gen_tlv_out_direction : 1;
+  u32 gen_tlv_out_top_addr_bit : 1;
+  u32 reserved0 : 2;
+  u32 gen_tlv_out_chain : 1;
+  u32 gen_tlv_out_user_data : 15;
+};
+
+/* Union definition of register */
+union ipa_hwio_def_ipa_gsi_ipa_if_tlv_out_generator_3_u
+{
+  struct ipa_hwio_def_ipa_gsi_ipa_if_tlv_out_generator_3_s def;
+  u32 value;
+};
+
+/*===========================================================================*/
+/*!
+  @brief Bit Field definition of register: IPA_GSI_IPA_IF_TLV_OUT_GENERATOR_CTRL
+*/
+/*===========================================================================*/
+/* Structure definition of register */
+struct ipa_hwio_def_ipa_gsi_ipa_if_tlv_out_generator_ctrl_s
+{
+  u32 gen_tlv_out_rdy : 1;
+  u32 reserved0 : 3;
+  u32 gen_tlv_out_status : 4;
+  u32 reserved1 : 8;
+  u32 gen_tlv_out_activate : 1;
+  u32 reserved2 : 3;
+  u32 gen_tlv_out_en : 1;
+  u32 reserved3 : 11;
+};
+
+/* Union definition of register */
+union ipa_hwio_def_ipa_gsi_ipa_if_tlv_out_generator_ctrl_u
+{
+  struct ipa_hwio_def_ipa_gsi_ipa_if_tlv_out_generator_ctrl_s def;
+  u32 value;
+};
+
+/*===========================================================================*/
+/*!
+  @brief Bit Field definition of register: IPA_GSI_IPA_IF_TLV_IN_RDY
+*/
+/*===========================================================================*/
+/* Structure definition of register */
+struct ipa_hwio_def_ipa_gsi_ipa_if_tlv_in_rdy_s
+{
+  u32 gen_tlv_in_rdy : 1;
+  u32 reserved0 : 31;
+};
+
+/* Union definition of register */
+union ipa_hwio_def_ipa_gsi_ipa_if_tlv_in_rdy_u
+{
+  struct ipa_hwio_def_ipa_gsi_ipa_if_tlv_in_rdy_s def;
+  u32 value;
+};
+
+/*===========================================================================*/
+/*!
+  @brief Bit Field definition of register: IPA_GSI_IPA_IF_TLV_IN_DATA_1
+*/
+/*===========================================================================*/
+/* Structure definition of register */
+struct ipa_hwio_def_ipa_gsi_ipa_if_tlv_in_data_1_s
+{
+  u32 gen_tlv_in_user_data : 16;
+  u32 gen_tlv_in_length : 16;
+};
+
+/* Union definition of register */
+union ipa_hwio_def_ipa_gsi_ipa_if_tlv_in_data_1_u
+{
+  struct ipa_hwio_def_ipa_gsi_ipa_if_tlv_in_data_1_s def;
+  u32 value;
+};
+
+/*===========================================================================*/
+/*!
+  @brief Bit Field definition of register: IPA_GSI_IPA_IF_TLV_IN_DATA_2
+*/
+/*===========================================================================*/
+/* Structure definition of register */
+struct ipa_hwio_def_ipa_gsi_ipa_if_tlv_in_data_2_s
+{
+  u32 gen_tlv_in_eot : 1;
+  u32 reserved0 : 3;
+  u32 gen_tlv_in_ee : 4;
+  u32 gen_tlv_in_chid : 8;
+  u32 gen_tlv_in_status : 4;
+  u32 reserved1 : 8;
+  u32 gen_tlv_in_routine : 4;
+};
+
+/* Union definition of register */
+union ipa_hwio_def_ipa_gsi_ipa_if_tlv_in_data_2_u
+{
+  struct ipa_hwio_def_ipa_gsi_ipa_if_tlv_in_data_2_s def;
+  u32 value;
+};
+
+/*===========================================================================*/
+/*!
+  @brief Bit Field definition of register: IPA_ENDP_GSI_CFG_TLV_n
+*/
+/*===========================================================================*/
+/* Structure definition of register */
+struct ipa_hwio_def_ipa_endp_gsi_cfg_tlv_n_s
+{
+  u32 fifo_base_addr : 16;
+  u32 fifo_size : 8;
+  u32 reserved0 : 8;
+};
+
+/* Union definition of register */
+union ipa_hwio_def_ipa_endp_gsi_cfg_tlv_n_u
+{
+  struct ipa_hwio_def_ipa_endp_gsi_cfg_tlv_n_s def;
+  u32 value;
+};
+
+/*===========================================================================*/
+/*!
+  @brief Bit Field definition of register: IPA_ENDP_GSI_CFG_AOS_n
+*/
+/*===========================================================================*/
+/* Structure definition of register */
+struct ipa_hwio_def_ipa_endp_gsi_cfg_aos_n_s
+{
+  u32 fifo_base_addr : 16;
+  u32 fifo_size : 8;
+  u32 reserved0 : 8;
+};
+
+/* Union definition of register */
+union ipa_hwio_def_ipa_endp_gsi_cfg_aos_n_u
+{
+  struct ipa_hwio_def_ipa_endp_gsi_cfg_aos_n_s def;
+  u32 value;
+};
+
+/*===========================================================================*/
+/*!
+  @brief Bit Field definition of register: IPA_COAL_VP_AOS_FIFO_n
+*/
+/*===========================================================================*/
+/* Structure definition of register */
+struct ipa_hwio_def_ipa_coal_vp_aos_fifo_n_s
+{
+  u32 fifo_base_addr : 16;
+  u32 fifo_size : 8;
+  u32 reserved0 : 8;
+};
+
+/* Union definition of register */
+union ipa_hwio_def_ipa_coal_vp_aos_fifo_n_u
+{
+  struct ipa_hwio_def_ipa_coal_vp_aos_fifo_n_s def;
+  u32 value;
+};
+
+/*===========================================================================*/
+/*!
+  @brief Bit Field definition of register: IPA_QMB_DEBUG_CTRL
+*/
+/*===========================================================================*/
+/* Structure definition of register */
+struct ipa_hwio_def_ipa_qmb_debug_ctrl_s
+{
+  u32 ram_slaveway_access_protection_disable : 1;
+  u32 reserved0 : 31;
+};
+
+/* Union definition of register */
+union ipa_hwio_def_ipa_qmb_debug_ctrl_u
+{
+  struct ipa_hwio_def_ipa_qmb_debug_ctrl_s def;
+  u32 value;
+};
+
+/*===========================================================================*/
+/*!
+  @brief Bit Field definition of register: IPA_CTXH_CTRL
+*/
+/*===========================================================================*/
+/* Structure definition of register */
+struct ipa_hwio_def_ipa_ctxh_ctrl_s
+{
+  u32 ctxh_lock_id : 4;
+  u32 reserved0 : 25;
+  u32 ctxh_wr_block_on_noc_err : 1;
+  u32 ctxh_lock_active : 1;
+  u32 ctxh_lock : 1;
+};
+
+/* Union definition of register */
+union ipa_hwio_def_ipa_ctxh_ctrl_u
+{
+  struct ipa_hwio_def_ipa_ctxh_ctrl_s def;
+  u32 value;
+};
+
+/*===========================================================================*/
+/*!
+  @brief Bit Field definition of register: IPA_CTX_ID_m_CTX_NUM_n
+*/
+/*===========================================================================*/
+/* Structure definition of register */
+struct ipa_hwio_def_ipa_ctx_id_m_ctx_num_n_s
+{
+  u32 ipa_ctxh_data : 32;
+};
+
+/* Union definition of register */
+union ipa_hwio_def_ipa_ctx_id_m_ctx_num_n_u
+{
+  struct ipa_hwio_def_ipa_ctx_id_m_ctx_num_n_s def;
+  u32 value;
+};
+
+/*----------------------------------------------------------------------------
+ * MODULE: IPA_CFG
+ *--------------------------------------------------------------------------*/
+
+/*===========================================================================*/
+/*!
+  @brief Bit Field definition of register: IPA_FLAVOR_0
+*/
+/*===========================================================================*/
+/* Structure definition of register */
+struct ipa_hwio_def_ipa_flavor_0_s
+{
+  u32 ipa_pipes : 8;
+  u32 ipa_cons_pipes : 8;
+  u32 ipa_prod_pipes : 8;
+  u32 ipa_prod_lowest : 8;
+};
+
+/* Union definition of register */
+union ipa_hwio_def_ipa_flavor_0_u
+{
+  struct ipa_hwio_def_ipa_flavor_0_s def;
+  u32 value;
+};
+
+/*===========================================================================*/
+/*!
+  @brief Bit Field definition of register: IPA_FLAVOR_1
+*/
+/*===========================================================================*/
+/* Structure definition of register */
+struct ipa_hwio_def_ipa_flavor_1_s
+{
+  u32 ctx_n : 6;
+  u32 reserved0 : 2;
+  u32 mbim_deagg_en : 1;
+  u32 ucp_en : 1;
+  u32 d_dcph_2_en : 1;
+  u32 d_dcph_en : 1;
+  u32 h_dcph_en : 1;
+  u32 reserved1 : 1;
+  u32 filter_router_cache_gen : 1;
+  u32 nat_acl_en : 1;
+  u32 vmidmt_en : 1;
+  u32 uc_en : 1;
+  u32 cpr_en : 1;
+  u32 dpl_en : 1;
+  u32 qmb0_slaveway_en : 1;
+  u32 qmb1_slaveway_en : 1;
+  u32 qmb1_en : 1;
+  u32 dual_tx_en : 1;
+  u32 rx_uc_handler_en : 1;
+  u32 gsi_slaveway_en : 1;
+  u32 pcie_path_en : 1;
+  u32 d_dcph_engine_num : 2;
+  u32 reserved2 : 3;
+};
+
+/* Union definition of register */
+union ipa_hwio_def_ipa_flavor_1_u
+{
+  struct ipa_hwio_def_ipa_flavor_1_s def;
+  u32 value;
+};
+
+/*===========================================================================*/
+/*!
+  @brief Bit Field definition of register: IPA_FLAVOR_2
+*/
+/*===========================================================================*/
+/* Structure definition of register */
+struct ipa_hwio_def_ipa_flavor_2_s
+{
+  u32 qmb0_outst_wr : 6;
+  u32 reserved0 : 2;
+  u32 qmb0_outst_rd : 6;
+  u32 reserved1 : 2;
+  u32 qmb1_outst_wr : 6;
+  u32 reserved2 : 2;
+  u32 qmb1_outst_rd : 6;
+  u32 reserved3 : 2;
+};
+
+/* Union definition of register */
+union ipa_hwio_def_ipa_flavor_2_u
+{
+  struct ipa_hwio_def_ipa_flavor_2_s def;
+  u32 value;
+};
+
+/*===========================================================================*/
+/*!
+  @brief Bit Field definition of register: IPA_FLAVOR_3
+*/
+/*===========================================================================*/
+/* Structure definition of register */
+struct ipa_hwio_def_ipa_flavor_3_s
+{
+  u32 rsrc_grp_src_num_wout_uc : 4;
+  u32 rsrc_grp_src_num_uc : 4;
+  u32 rsrc_grp_dst_num_wo_uc_n_drbip : 4;
+  u32 rsrc_grp_dst_num_uc : 4;
+  u32 pkt_ctx_size : 8;
+  u32 rsrc_grp_dst_num_drbip : 4;
+  u32 reserved0 : 4;
+};
+
+/* Union definition of register */
+union ipa_hwio_def_ipa_flavor_3_u
+{
+  struct ipa_hwio_def_ipa_flavor_3_s def;
+  u32 value;
+};
+
+/*===========================================================================*/
+/*!
+  @brief Bit Field definition of register: IPA_FLAVOR_4
+*/
+/*===========================================================================*/
+/* Structure definition of register */
+struct ipa_hwio_def_ipa_flavor_4_s
+{
+  u32 generic_agg_pipes : 8;
+  u32 generic_deagg_pipes : 8;
+  u32 bearer_init_ctx_num : 4;
+  u32 mbim_agg_pipes : 4;
+  u32 reserved0 : 4;
+  u32 frag_tables_num : 2;
+  u32 reserved1 : 2;
+};
+
+/* Union definition of register */
+union ipa_hwio_def_ipa_flavor_4_u
+{
+  struct ipa_hwio_def_ipa_flavor_4_s def;
+  u32 value;
+};
+
+/*===========================================================================*/
+/*!
+  @brief Bit Field definition of register: IPA_FLAVOR_5
+*/
+/*===========================================================================*/
+/* Structure definition of register */
+struct ipa_hwio_def_ipa_flavor_5_s
+{
+  u32 consumer_ack_mngr_db_depth : 6;
+  u32 reserved0 : 2;
+  u32 producer_ack_mngr_db_depth : 6;
+  u32 reserved1 : 2;
+  u32 ipa_num_ees : 4;
+  u32 gsi_num_ees : 4;
+  u32 rx_hps_cmdq_q_depth : 6;
+  u32 reserved2 : 2;
+};
+
+/* Union definition of register */
+union ipa_hwio_def_ipa_flavor_5_u
+{
+  struct ipa_hwio_def_ipa_flavor_5_s def;
+  u32 value;
+};
+
+/*===========================================================================*/
+/*!
+  @brief Bit Field definition of register: IPA_FLAVOR_6
+*/
+/*===========================================================================*/
+/* Structure definition of register */
+struct ipa_hwio_def_ipa_flavor_6_s
+{
+  u32 hps_dmar_num : 4;
+  u32 dps_dmar_num : 4;
+  u32 data_descriptor_lists : 6;
+  u32 reserved0 : 2;
+  u32 data_descriptor_buffers : 8;
+  u32 data_sectors : 6;
+  u32 reserved1 : 2;
+};
+
+/* Union definition of register */
+union ipa_hwio_def_ipa_flavor_6_u
+{
+  struct ipa_hwio_def_ipa_flavor_6_s def;
+  u32 value;
+};
+
+/*===========================================================================*/
+/*!
+  @brief Bit Field definition of register: IPA_FLAVOR_7
+*/
+/*===========================================================================*/
+/* Structure definition of register */
+struct ipa_hwio_def_ipa_flavor_7_s
+{
+  u32 tlv_entry_num : 10;
+  u32 reserved0 : 6;
+  u32 aos_entry_num : 10;
+  u32 coal_vp_num : 4;
+  u32 reserved1 : 2;
+};
+
+/* Union definition of register */
+union ipa_hwio_def_ipa_flavor_7_u
+{
+  struct ipa_hwio_def_ipa_flavor_7_s def;
+  u32 value;
+};
+
+/*===========================================================================*/
+/*!
+  @brief Bit Field definition of register: IPA_FLAVOR_8
+*/
+/*===========================================================================*/
+/* Structure definition of register */
+struct ipa_hwio_def_ipa_flavor_8_s
+{
+  u32 multi_drbip_dmar_engine_num : 4;
+  u32 multi_drbip_dcph_engine_num : 4;
+  u32 reserved0 : 24;
+};
+
+/* Union definition of register */
+union ipa_hwio_def_ipa_flavor_8_u
+{
+  struct ipa_hwio_def_ipa_flavor_8_s def;
+  u32 value;
+};
+
+/*===========================================================================*/
+/*!
+  @brief Bit Field definition of register: IPA_COMP_HW_VERSION
+*/
+/*===========================================================================*/
+/* Structure definition of register */
+struct ipa_hwio_def_ipa_comp_hw_version_s
+{
+  u32 step : 16;
+  u32 minor : 12;
+  u32 major : 4;
+};
+
+/* Union definition of register */
+union ipa_hwio_def_ipa_comp_hw_version_u
+{
+  struct ipa_hwio_def_ipa_comp_hw_version_s def;
+  u32 value;
+};
+
+/*===========================================================================*/
+/*!
+  @brief Bit Field definition of register: IPA_VERSION
+*/
+/*===========================================================================*/
+/* Structure definition of register */
+struct ipa_hwio_def_ipa_version_s
+{
+  u32 ipa_r_rev : 32;
+};
+
+/* Union definition of register */
+union ipa_hwio_def_ipa_version_u
+{
+  struct ipa_hwio_def_ipa_version_s def;
+  u32 value;
+};
+
+/*===========================================================================*/
+/*!
+  @brief Bit Field definition of register: IPA_COMP_CFG
+*/
+/*===========================================================================*/
+/* Structure definition of register */
+struct ipa_hwio_def_ipa_comp_cfg_s
+{
+  u32 ram_arb_priority_client_samp_fix_disable : 1;
+  u32 gsi_snoc_bypass_dis : 1;
+  u32 gen_qmb_0_snoc_bypass_dis : 1;
+  u32 gen_qmb_1_snoc_bypass_dis : 1;
+  u32 reserved0 : 1;
+  u32 ipa_qmb_select_by_address_cons_en : 1;
+  u32 ipa_qmb_select_by_address_prod_en : 1;
+  u32 gsi_multi_inorder_rd_dis : 1;
+  u32 gsi_multi_inorder_wr_dis : 1;
+  u32 gen_qmb_0_multi_inorder_rd_dis : 1;
+  u32 gen_qmb_1_multi_inorder_rd_dis : 1;
+  u32 gen_qmb_0_multi_inorder_wr_dis : 1;
+  u32 gen_qmb_1_multi_inorder_wr_dis : 1;
+  u32 gen_qmb_0_snoc_cnoc_loop_protection_disable : 1;
+  u32 gsi_snoc_cnoc_loop_protection_disable : 1;
+  u32 gsi_multi_axi_masters_dis : 1;
+  u32 ipa_qmb_select_by_address_global_en : 1;
+  u32 ipa_full_flush_wait_rsc_closure_en : 1;
+  u32 reserved1 : 1;
+  u32 qmb_ram_rd_cache_disable : 1;
+  u32 genqmb_aooowr : 1;
+  u32 gsi_if_out_of_buf_stop_reset_mask_enable : 1;
+  u32 ipa_atomic_fetcher_arb_lock_dis : 6;
+  u32 reserved2 : 2;
+  u32 gen_qmb_1_dynamic_asize : 1;
+  u32 gen_qmb_0_dynamic_asize : 1;
+};
+
+/* Union definition of register */
+union ipa_hwio_def_ipa_comp_cfg_u
+{
+  struct ipa_hwio_def_ipa_comp_cfg_s def;
+  u32 value;
+};
+
+/*===========================================================================*/
+/*!
+  @brief Bit Field definition of register: IPA_CLKON_CFG_1
+*/
+/*===========================================================================*/
+/* Structure definition of register */
+struct ipa_hwio_def_ipa_clkon_cfg_1_s
+{
+  u32 cgc_open_ipa_core_clk_phase : 1;
+  u32 reserved0 : 31;
+};
+
+/* Union definition of register */
+union ipa_hwio_def_ipa_clkon_cfg_1_u
+{
+  struct ipa_hwio_def_ipa_clkon_cfg_1_s def;
+  u32 value;
+};
+
+/*===========================================================================*/
+/*!
+  @brief Bit Field definition of register: IPA_CLKON_CFG
+*/
+/*===========================================================================*/
+/* Structure definition of register */
+struct ipa_hwio_def_ipa_clkon_cfg_s
+{
+  u32 cgc_open_rx : 1;
+  u32 cgc_open_proc : 1;
+  u32 cgc_open_tx_wrapper : 1;
+  u32 cgc_open_misc : 1;
+  u32 cgc_open_ram_arb : 1;
+  u32 cgc_open_ftch_hps : 1;
+  u32 cgc_open_ftch_dps : 1;
+  u32 cgc_open_hps : 1;
+  u32 cgc_open_dps : 1;
+  u32 cgc_open_rx_hps_cmdqs : 1;
+  u32 cgc_open_hps_dps_cmdqs : 1;
+  u32 cgc_open_dps_tx_cmdqs : 1;
+  u32 cgc_open_rsrc_mngr : 1;
+  u32 cgc_open_ctx_handler : 1;
+  u32 cgc_open_ack_mngr : 1;
+  u32 cgc_open_d_dcph : 1;
+  u32 cgc_open_h_dcph : 1;
+  u32 reserved0 : 1;
+  u32 cgc_open_ntf_tx_cmdqs : 1;
+  u32 cgc_open_tx_0 : 1;
+  u32 cgc_open_tx_1 : 1;
+  u32 cgc_open_fnr : 1;
+  u32 cgc_open_qsb2axi_cmdq_l : 1;
+  u32 cgc_open_aggr_wrapper : 1;
+  u32 cgc_open_ram_slaveway : 1;
+  u32 cgc_open_qmb : 1;
+  u32 cgc_open_weight_arb : 1;
+  u32 cgc_open_gsi_if : 1;
+  u32 cgc_open_global : 1;
+  u32 cgc_open_global_2x_clk : 1;
+  u32 cgc_open_dpl_fifo : 1;
+  u32 cgc_open_drbip : 1;
+};
+
+/* Union definition of register */
+union ipa_hwio_def_ipa_clkon_cfg_u
+{
+  struct ipa_hwio_def_ipa_clkon_cfg_s def;
+  u32 value;
+};
+
+/*===========================================================================*/
+/*!
+  @brief Bit Field definition of register: IPA_ROUTE
+*/
+/*===========================================================================*/
+/* Structure definition of register */
+struct ipa_hwio_def_ipa_route_s
+{
+  u32 route_def_pipe : 8;
+  u32 route_frag_def_pipe : 8;
+  u32 route_def_hdr_ofst : 10;
+  u32 route_def_hdr_table : 1;
+  u32 route_def_retain_hdr : 1;
+  u32 route_dis : 1;
+  u32 reserved0 : 3;
+};
+
+/* Union definition of register */
+union ipa_hwio_def_ipa_route_u
+{
+  struct ipa_hwio_def_ipa_route_s def;
+  u32 value;
+};
+
+/*===========================================================================*/
+/*!
+  @brief Bit Field definition of register: IPA_MASTER_PRIORITY
+*/
+/*===========================================================================*/
+/* Structure definition of register */
+struct ipa_hwio_def_ipa_master_priority_s
+{
+  u32 qmb_0_rd : 2;
+  u32 qmb_1_rd : 2;
+  u32 reserved0 : 28;
+};
+
+/* Union definition of register */
+union ipa_hwio_def_ipa_master_priority_u
+{
+  struct ipa_hwio_def_ipa_master_priority_s def;
+  u32 value;
+};
+
+/*===========================================================================*/
+/*!
+  @brief Bit Field definition of register: IPA_SHARED_MEM_SIZE
+*/
+/*===========================================================================*/
+/* Structure definition of register */
+struct ipa_hwio_def_ipa_shared_mem_size_s
+{
+  u32 shared_mem_size : 16;
+  u32 shared_mem_baddr : 16;
+};
+
+/* Union definition of register */
+union ipa_hwio_def_ipa_shared_mem_size_u
+{
+  struct ipa_hwio_def_ipa_shared_mem_size_s def;
+  u32 value;
+};
+
+/*===========================================================================*/
+/*!
+  @brief Bit Field definition of register: IPA_NAT_TIMER
+*/
+/*===========================================================================*/
+/* Structure definition of register */
+struct ipa_hwio_def_ipa_nat_timer_s
+{
+  u32 nat_timer : 24;
+  u32 reserved0 : 8;
+};
+
+/* Union definition of register */
+union ipa_hwio_def_ipa_nat_timer_u
+{
+  struct ipa_hwio_def_ipa_nat_timer_s def;
+  u32 value;
+};
+
+/*===========================================================================*/
+/*!
+  @brief Bit Field definition of register: IPA_TAG_TIMER
+*/
+/*===========================================================================*/
+/* Structure definition of register */
+struct ipa_hwio_def_ipa_tag_timer_s
+{
+  u32 tag_timer : 24;
+  u32 reserved0 : 8;
+};
+
+/* Union definition of register */
+union ipa_hwio_def_ipa_tag_timer_u
+{
+  struct ipa_hwio_def_ipa_tag_timer_s def;
+  u32 value;
+};
+
+/*===========================================================================*/
+/*!
+  @brief Bit Field definition of register: IPA_FRAG_RULES_CLR
+*/
+/*===========================================================================*/
+/* Structure definition of register */
+struct ipa_hwio_def_ipa_frag_rules_clr_s
+{
+  u32 clr : 1;
+  u32 reserved0 : 31;
+};
+
+/* Union definition of register */
+union ipa_hwio_def_ipa_frag_rules_clr_u
+{
+  struct ipa_hwio_def_ipa_frag_rules_clr_s def;
+  u32 value;
+};
+
+/*===========================================================================*/
+/*!
+  @brief Bit Field definition of register: IPA_PROC_IPH_CFG
+*/
+/*===========================================================================*/
+/* Structure definition of register */
+struct ipa_hwio_def_ipa_proc_iph_cfg_s
+{
+  u32 reserved0 : 8;
+  u32 iph_pkt_parser_protocol_stop_enable : 1;
+  u32 iph_pkt_parser_protocol_stop_hop : 1;
+  u32 iph_pkt_parser_protocol_stop_dest : 1;
+  u32 iph_pkt_parser_ihl_to_2nd_frag_en : 1;
+  u32 reserved1 : 4;
+  u32 iph_pkt_parser_protocol_stop_value : 8;
+  u32 d_dcph_multi_engine_disable : 1;
+  u32 reserved2 : 7;
+};
+
+/* Union definition of register */
+union ipa_hwio_def_ipa_proc_iph_cfg_u
+{
+  struct ipa_hwio_def_ipa_proc_iph_cfg_s def;
+  u32 value;
+};
+
+/*===========================================================================*/
+/*!
+  @brief Bit Field definition of register: IPA_QSB_MAX_WRITES
+*/
+/*===========================================================================*/
+/* Structure definition of register */
+struct ipa_hwio_def_ipa_qsb_max_writes_s
+{
+  u32 gen_qmb_0_max_writes : 4;
+  u32 gen_qmb_1_max_writes : 4;
+  u32 reserved0 : 24;
+};
+
+/* Union definition of register */
+union ipa_hwio_def_ipa_qsb_max_writes_u
+{
+  struct ipa_hwio_def_ipa_qsb_max_writes_s def;
+  u32 value;
+};
+
+/*===========================================================================*/
+/*!
+  @brief Bit Field definition of register: IPA_QSB_MAX_READS
+*/
+/*===========================================================================*/
+/* Structure definition of register */
+struct ipa_hwio_def_ipa_qsb_max_reads_s
+{
+  u32 gen_qmb_0_max_reads : 4;
+  u32 gen_qmb_1_max_reads : 4;
+  u32 reserved0 : 8;
+  u32 gen_qmb_0_max_read_beats : 8;
+  u32 gen_qmb_1_max_read_beats : 8;
+};
+
+/* Union definition of register */
+union ipa_hwio_def_ipa_qsb_max_reads_u
+{
+  struct ipa_hwio_def_ipa_qsb_max_reads_s def;
+  u32 value;
+};
+
+/*===========================================================================*/
+/*!
+  @brief Bit Field definition of register: IPA_QSB_OUTSTANDING_COUNTER
+*/
+/*===========================================================================*/
+/* Structure definition of register */
+struct ipa_hwio_def_ipa_qsb_outstanding_counter_s
+{
+  u32 gen_qmb_0_reads_cnt : 5;
+  u32 reserved0 : 3;
+  u32 gen_qmb_1_reads_cnt : 5;
+  u32 reserved1 : 3;
+  u32 gen_qmb_0_writes_cnt : 5;
+  u32 reserved2 : 3;
+  u32 gen_qmb_1_writes_cnt : 5;
+  u32 reserved3 : 3;
+};
+
+/* Union definition of register */
+union ipa_hwio_def_ipa_qsb_outstanding_counter_u
+{
+  struct ipa_hwio_def_ipa_qsb_outstanding_counter_s def;
+  u32 value;
+};
+
+/*===========================================================================*/
+/*!
+  @brief Bit Field definition of register: IPA_QSB_OUTSTANDING_BEATS_COUNTER
+*/
+/*===========================================================================*/
+/* Structure definition of register */
+struct ipa_hwio_def_ipa_qsb_outstanding_beats_counter_s
+{
+  u32 gen_qmb_0_read_beats_cnt : 8;
+  u32 gen_qmb_1_read_beats_cnt : 8;
+  u32 reserved0 : 16;
+};
+
+/* Union definition of register */
+union ipa_hwio_def_ipa_qsb_outstanding_beats_counter_u
+{
+  struct ipa_hwio_def_ipa_qsb_outstanding_beats_counter_s def;
+  u32 value;
+};
+
+/*===========================================================================*/
+/*!
+  @brief Bit Field definition of register: IPA_DPL_TIMER_LSB
+*/
+/*===========================================================================*/
+/* Structure definition of register */
+struct ipa_hwio_def_ipa_dpl_timer_lsb_s
+{
+  u32 tod_lsb : 32;
+};
+
+/* Union definition of register */
+union ipa_hwio_def_ipa_dpl_timer_lsb_u
+{
+  struct ipa_hwio_def_ipa_dpl_timer_lsb_s def;
+  u32 value;
+};
+
+/*===========================================================================*/
+/*!
+  @brief Bit Field definition of register: IPA_DPL_TIMER_MSB
+*/
+/*===========================================================================*/
+/* Structure definition of register */
+struct ipa_hwio_def_ipa_dpl_timer_msb_s
+{
+  u32 tod_msb : 16;
+  u32 reserved0 : 11;
+  u32 gran_sel : 4;
+  u32 timer_en : 1;
+};
+
+/* Union definition of register */
+union ipa_hwio_def_ipa_dpl_timer_msb_u
+{
+  struct ipa_hwio_def_ipa_dpl_timer_msb_s def;
+  u32 value;
+};
+
+/*===========================================================================*/
+/*!
+  @brief Bit Field definition of register: IPA_STATE_RX_ACTIVE_n
+*/
+/*===========================================================================*/
+/* Structure definition of register */
+struct ipa_hwio_def_ipa_state_rx_active_n_s
+{
+  u32 endpoints : 32;
+};
+
+/* Union definition of register */
+union ipa_hwio_def_ipa_state_rx_active_n_u
+{
+  struct ipa_hwio_def_ipa_state_rx_active_n_s def;
+  u32 value;
+};
+
+/*===========================================================================*/
+/*!
+  @brief Bit Field definition of register: IPA_STATE_TX_WRAPPER
+*/
+/*===========================================================================*/
+/* Structure definition of register */
+struct ipa_hwio_def_ipa_state_tx_wrapper_s
+{
+  u32 tx0_idle : 1;
+  u32 tx1_idle : 1;
+  u32 ipa_prod_ackmngr_db_empty : 1;
+  u32 ipa_prod_ackmngr_state_idle : 1;
+  u32 ipa_prod_bresp_empty : 1;
+  u32 reserved0 : 13;
+  u32 coal_slave_idle : 1;
+  u32 coal_slave_ctx_idle : 1;
+  u32 reserved1 : 8;
+  u32 coal_slave_open_frame : 4;
+};
+
+/* Union definition of register */
+union ipa_hwio_def_ipa_state_tx_wrapper_u
+{
+  struct ipa_hwio_def_ipa_state_tx_wrapper_s def;
+  u32 value;
+};
+
+/*===========================================================================*/
+/*!
+  @brief Bit Field definition of register: IPA_STATE_TX0
+*/
+/*===========================================================================*/
+/* Structure definition of register */
+struct ipa_hwio_def_ipa_state_tx0_s
+{
+  u32 flopped_arbit_type : 3;
+  u32 arbit_type : 3;
+  u32 pa_idle : 1;
+  u32 pa_ctx_idle : 1;
+  u32 pa_rst_idle : 1;
+  u32 pa_pub_cnt_empty : 1;
+  u32 tx_cmd_main_idle : 1;
+  u32 tx_cmd_trnseq_idle : 1;
+  u32 tx_cmd_snif_idle : 1;
+  u32 tx_cmd_bresp_aloc_idle : 1;
+  u32 tx_cmd_bresp_inj_idle : 1;
+  u32 ar_idle : 1;
+  u32 dmaw_idle : 1;
+  u32 dmaw_last_outsd_idle : 1;
+  u32 pf_idle : 1;
+  u32 pf_empty : 1;
+  u32 aligner_empty : 1;
+  u32 holb_idle : 1;
+  u32 holb_mask_idle : 1;
+  u32 rsrcrel_idle : 1;
+  u32 suspend_empty : 1;
+  u32 cs_snif_idle : 1;
+  u32 suspend_req_empty : 1;
+  u32 reserved0 : 5;
+};
+
+/* Union definition of register */
+union ipa_hwio_def_ipa_state_tx0_u
+{
+  struct ipa_hwio_def_ipa_state_tx0_s def;
+  u32 value;
+};
+
+/*===========================================================================*/
+/*!
+  @brief Bit Field definition of register: IPA_STATE_TX1
+*/
+/*===========================================================================*/
+/* Structure definition of register */
+struct ipa_hwio_def_ipa_state_tx1_s
+{
+  u32 flopped_arbit_type : 3;
+  u32 arbit_type : 3;
+  u32 pa_idle : 1;
+  u32 pa_ctx_idle : 1;
+  u32 pa_rst_idle : 1;
+  u32 pa_pub_cnt_empty : 1;
+  u32 tx_cmd_main_idle : 1;
+  u32 tx_cmd_trnseq_idle : 1;
+  u32 tx_cmd_snif_idle : 1;
+  u32 tx_cmd_bresp_aloc_idle : 1;
+  u32 tx_cmd_bresp_inj_idle : 1;
+  u32 ar_idle : 1;
+  u32 dmaw_idle : 1;
+  u32 dmaw_last_outsd_idle : 1;
+  u32 pf_idle : 1;
+  u32 pf_empty : 1;
+  u32 aligner_empty : 1;
+  u32 holb_idle : 1;
+  u32 holb_mask_idle : 1;
+  u32 rsrcrel_idle : 1;
+  u32 suspend_empty : 1;
+  u32 cs_snif_idle : 1;
+  u32 suspend_req_empty : 1;
+  u32 reserved0 : 5;
+};
+
+/* Union definition of register */
+union ipa_hwio_def_ipa_state_tx1_u
+{
+  struct ipa_hwio_def_ipa_state_tx1_s def;
+  u32 value;
+};
+
+/*===========================================================================*/
+/*!
+  @brief Bit Field definition of register: IPA_STATE_TX0_MISC
+*/
+/*===========================================================================*/
+/* Structure definition of register */
+struct ipa_hwio_def_ipa_state_tx0_misc_s
+{
+  u32 ipa_mbim_pkt_fms_idle : 1;
+  u32 mbim_direct_dma : 1;
+  u32 trnseq_force_valid : 1;
+  u32 pkt_drop_cnt_idle : 1;
+  u32 nlo_direct_dma : 1;
+  u32 coal_direct_dma : 1;
+  u32 last_cmd_pipe : 8;
+  u32 reserved0 : 18;
+};
+
+/* Union definition of register */
+union ipa_hwio_def_ipa_state_tx0_misc_u
+{
+  struct ipa_hwio_def_ipa_state_tx0_misc_s def;
+  u32 value;
+};
+
+/*===========================================================================*/
+/*!
+  @brief Bit Field definition of register: IPA_STATE_TX1_MISC
+*/
+/*===========================================================================*/
+/* Structure definition of register */
+struct ipa_hwio_def_ipa_state_tx1_misc_s
+{
+  u32 ipa_mbim_pkt_fms_idle : 1;
+  u32 mbim_direct_dma : 1;
+  u32 trnseq_force_valid : 1;
+  u32 pkt_drop_cnt_idle : 1;
+  u32 nlo_direct_dma : 1;
+  u32 coal_direct_dma : 1;
+  u32 last_cmd_pipe : 8;
+  u32 reserved0 : 18;
+};
+
+/* Union definition of register */
+union ipa_hwio_def_ipa_state_tx1_misc_u
+{
+  struct ipa_hwio_def_ipa_state_tx1_misc_s def;
+  u32 value;
+};
+
+/*===========================================================================*/
+/*!
+  @brief Bit Field definition of register: IPA_STATE_FETCHER
+*/
+/*===========================================================================*/
+/* Structure definition of register */
+struct ipa_hwio_def_ipa_state_fetcher_s
+{
+  u32 ipa_hps_ftch_state_idle : 1;
+  u32 ipa_hps_ftch_alloc_state_idle : 1;
+  u32 ipa_hps_ftch_pkt_state_idle : 1;
+  u32 ipa_hps_ftch_imm_state_idle : 1;
+  u32 ipa_hps_ftch_cmplt_state_idle : 1;
+  u32 ipa_hps_dmar_state_idle : 7;
+  u32 ipa_hps_dmar_slot_state_idle : 7;
+  u32 ipa_hps_imm_cmd_exec_state_idle : 1;
+  u32 reserved0 : 12;
+};
+
+/* Union definition of register */
+union ipa_hwio_def_ipa_state_fetcher_u
+{
+  struct ipa_hwio_def_ipa_state_fetcher_s def;
+  u32 value;
+};
+
+/*===========================================================================*/
+/*!
+  @brief Bit Field definition of register: IPA_STATE_FETCHER_MASK_0
+*/
+/*===========================================================================*/
+/* Structure definition of register */
+struct ipa_hwio_def_ipa_state_fetcher_mask_0_s
+{
+  u32 mask_queue_dmar_uses_queue : 8;
+  u32 mask_queue_imm_exec : 8;
+  u32 mask_queue_no_resources_context : 8;
+  u32 mask_queue_no_resources_hps_dmar : 8;
+};
+
+/* Union definition of register */
+union ipa_hwio_def_ipa_state_fetcher_mask_0_u
+{
+  struct ipa_hwio_def_ipa_state_fetcher_mask_0_s def;
+  u32 value;
+};
+
+/*===========================================================================*/
+/*!
+  @brief Bit Field definition of register: IPA_STATE_DFETCHER
+*/
+/*===========================================================================*/
+/* Structure definition of register */
+struct ipa_hwio_def_ipa_state_dfetcher_s
+{
+  u32 ipa_dps_ftch_pkt_state_idle : 1;
+  u32 ipa_dps_ftch_cmplt_state_idle : 1;
+  u32 reserved0 : 2;
+  u32 ipa_dps_dmar_state_idle : 7;
+  u32 reserved1 : 5;
+  u32 ipa_dps_dmar_slot_state_idle : 7;
+  u32 reserved2 : 9;
+};
+
+/* Union definition of register */
+union ipa_hwio_def_ipa_state_dfetcher_u
+{
+  struct ipa_hwio_def_ipa_state_dfetcher_s def;
+  u32 value;
+};
+
+/*===========================================================================*/
+/*!
+  @brief Bit Field definition of register: IPA_STATE_ACL
+*/
+/*===========================================================================*/
+/* Structure definition of register */
+struct ipa_hwio_def_ipa_state_acl_s
+{
+  u32 ipa_hps_h_dcph_empty : 1;
+  u32 ipa_hps_h_dcph_active : 1;
+  u32 ipa_hps_pkt_parser_empty : 1;
+  u32 ipa_hps_pkt_parser_active : 1;
+  u32 ipa_hps_filter_nat_empty : 1;
+  u32 ipa_hps_filter_nat_active : 1;
+  u32 ipa_hps_router_empty : 1;
+  u32 ipa_hps_router_active : 1;
+  u32 ipa_hps_hdri_empty : 1;
+  u32 ipa_hps_hdri_active : 1;
+  u32 ipa_hps_ucp_empty : 1;
+  u32 ipa_hps_ucp_active : 1;
+  u32 ipa_hps_enqueuer_empty : 1;
+  u32 ipa_hps_enqueuer_active : 1;
+  u32 ipa_dps_d_dcph_empty : 1;
+  u32 ipa_dps_d_dcph_active : 1;
+  u32 reserved0 : 2;
+  u32 ipa_dps_dispatcher_empty : 1;
+  u32 ipa_dps_dispatcher_active : 1;
+  u32 ipa_dps_d_dcph_2_empty : 1;
+  u32 ipa_dps_d_dcph_2_active : 1;
+  u32 ipa_hps_sequencer_idle : 1;
+  u32 ipa_dps_sequencer_idle : 1;
+  u32 ipa_dps_d_dcph_2nd_empty : 1;
+  u32 ipa_dps_d_dcph_2nd_active : 1;
+  u32 ipa_hps_coal_master_empty : 1;
+  u32 ipa_hps_coal_master_active : 1;
+  u32 ipa_hps_multi_drbip_empty : 1;
+  u32 ipa_hps_multi_drbip_active : 1;
+  u32 reserved1 : 2;
+};
+
+/* Union definition of register */
+union ipa_hwio_def_ipa_state_acl_u
+{
+  struct ipa_hwio_def_ipa_state_acl_s def;
+  u32 value;
+};
+
+/*===========================================================================*/
+/*!
+  @brief Bit Field definition of register: IPA_STATE
+*/
+/*===========================================================================*/
+/* Structure definition of register */
+struct ipa_hwio_def_ipa_state_s
+{
+  u32 rx_wait : 1;
+  u32 rx_idle : 1;
+  u32 tx_idle : 1;
+  u32 dpl_fifo_idle : 1;
+  u32 bam_gsi_idle : 1;
+  u32 ipa_status_sniffer_idle : 1;
+  u32 ipa_noc_idle : 1;
+  u32 aggr_idle : 1;
+  u32 mbim_aggr_idle : 1;
+  u32 ipa_rsrc_mngr_db_empty : 1;
+  u32 ipa_rsrc_state_idle : 1;
+  u32 ipa_ackmngr_db_empty : 1;
+  u32 ipa_ackmngr_state_idle : 1;
+  u32 ipa_tx_ackq_full : 1;
+  u32 ipa_prod_ackmngr_db_empty : 1;
+  u32 ipa_prod_ackmngr_state_idle : 1;
+  u32 ipa_prod_bresp_idle : 1;
+  u32 ipa_full_idle : 1;
+  u32 ipa_ntf_tx_empty : 1;
+  u32 ipa_tx_ackq_empty : 1;
+  u32 ipa_uc_ackq_empty : 1;
+  u32 ipa_rx_ackq_empty : 1;
+  u32 ipa_tx_commander_cmdq_empty : 1;
+  u32 ipa_rx_splt_cmdq_empty : 5;
+  u32 ipa_rx_hps_empty : 1;
+  u32 ipa_hps_dps_empty : 1;
+  u32 ipa_dps_tx_empty : 1;
+  u32 ipa_uc_rx_hnd_cmdq_empty : 1;
+};
+
+/* Union definition of register */
+union ipa_hwio_def_ipa_state_u
+{
+  struct ipa_hwio_def_ipa_state_s def;
+  u32 value;
+};
+
+/*===========================================================================*/
+/*!
+  @brief Bit Field definition of register: IPA_STATE_GSI_AOS
+*/
+/*===========================================================================*/
+/* Structure definition of register */
+struct ipa_hwio_def_ipa_state_gsi_aos_s
+{
+  u32 ipa_gsi_aos_fsm_idle : 1;
+  u32 ipa_gsi_aos_nlo_fsm_idle : 1;
+  u32 reserved0 : 30;
+};
+
+/* Union definition of register */
+union ipa_hwio_def_ipa_state_gsi_aos_u
+{
+  struct ipa_hwio_def_ipa_state_gsi_aos_s def;
+  u32 value;
+};
+
+/*===========================================================================*/
+/*!
+  @brief Bit Field definition of register: IPA_STATE_GSI_IF
+*/
+/*===========================================================================*/
+/* Structure definition of register */
+struct ipa_hwio_def_ipa_state_gsi_if_s
+{
+  u32 ipa_gsi_prod_fsm_tx_0 : 4;
+  u32 ipa_gsi_prod_fsm_tx_1 : 4;
+  u32 ipa_gsi_toggle_fsm_idle : 1;
+  u32 reserved0 : 7;
+  u32 ipa_gsi_skip_fsm : 2;
+  u32 reserved1 : 14;
+};
+
+/* Union definition of register */
+union ipa_hwio_def_ipa_state_gsi_if_u
+{
+  struct ipa_hwio_def_ipa_state_gsi_if_s def;
+  u32 value;
+};
+
+/*===========================================================================*/
+/*!
+  @brief Bit Field definition of register: IPA_STATE_GSI_IF_CONS
+*/
+/*===========================================================================*/
+/* Structure definition of register */
+struct ipa_hwio_def_ipa_state_gsi_if_cons_s
+{
+  u32 state_idle : 1;
+  u32 cache_vld : 7;
+  u32 reserved0 : 24;
+};
+
+/* Union definition of register */
+union ipa_hwio_def_ipa_state_gsi_if_cons_u
+{
+  struct ipa_hwio_def_ipa_state_gsi_if_cons_s def;
+  u32 value;
+};
+
+/*===========================================================================*/
+/*!
+  @brief Bit Field definition of register: IPA_STATE_FETCHER_MASK_1
+*/
+/*===========================================================================*/
+/* Structure definition of register */
+struct ipa_hwio_def_ipa_state_fetcher_mask_1_s
+{
+  u32 mask_queue_no_resources_ack_entry : 8;
+  u32 mask_queue_arb_lock : 8;
+  u32 mask_queue_step_mode : 8;
+  u32 mask_queue_no_space_dpl_fifo : 8;
+};
+
+/* Union definition of register */
+union ipa_hwio_def_ipa_state_fetcher_mask_1_u
+{
+  struct ipa_hwio_def_ipa_state_fetcher_mask_1_s def;
+  u32 value;
+};
+
+/*===========================================================================*/
+/*!
+  @brief Bit Field definition of register: IPA_STATE_FETCHER_MASK_2
+*/
+/*===========================================================================*/
+/* Structure definition of register */
+struct ipa_hwio_def_ipa_state_fetcher_mask_2_s
+{
+  u32 mask_queue_drbip_no_data_sectors : 8;
+  u32 mask_queue_drbip_pkt_exceed_max_size : 8;
+  u32 reserved0 : 16;
+};
+
+/* Union definition of register */
+union ipa_hwio_def_ipa_state_fetcher_mask_2_u
+{
+  struct ipa_hwio_def_ipa_state_fetcher_mask_2_s def;
+  u32 value;
+};
+
+/*===========================================================================*/
+/*!
+  @brief Bit Field definition of register: IPA_STATE_DPL_FIFO
+*/
+/*===========================================================================*/
+/* Structure definition of register */
+struct ipa_hwio_def_ipa_state_dpl_fifo_s
+{
+  u32 pop_fsm_state : 3;
+  u32 reserved0 : 29;
+};
+
+/* Union definition of register */
+union ipa_hwio_def_ipa_state_dpl_fifo_u
+{
+  struct ipa_hwio_def_ipa_state_dpl_fifo_s def;
+  u32 value;
+};
+
+/*===========================================================================*/
+/*!
+  @brief Bit Field definition of register: IPA_STATE_COAL_MASTER
+*/
+/*===========================================================================*/
+/* Structure definition of register */
+struct ipa_hwio_def_ipa_state_coal_master_s
+{
+  u32 vp_vld : 4;
+  u32 main_fsm_state : 4;
+  u32 find_open_fsm_state : 4;
+  u32 hash_calc_fsm_state : 4;
+  u32 check_fit_fsm_state : 4;
+  u32 init_vp_fsm_state : 4;
+  u32 lru_vp : 4;
+  u32 vp_timer_expired : 4;
+};
+
+/* Union definition of register */
+union ipa_hwio_def_ipa_state_coal_master_u
+{
+  struct ipa_hwio_def_ipa_state_coal_master_s def;
+  u32 value;
+};
+
+/*===========================================================================*/
+/*!
+  @brief Bit Field definition of register: IPA_STATE_COAL_MASTER_1
+*/
+/*===========================================================================*/
+/* Structure definition of register */
+struct ipa_hwio_def_ipa_state_coal_master_1_s
+{
+  u32 init_vp_wr_ctx_line : 6;
+  u32 init_vp_rd_pkt_line : 6;
+  u32 init_vp_fsm_state : 4;
+  u32 check_fit_rd_ctx_line : 6;
+  u32 check_fit_fsm_state : 4;
+  u32 arbiter_state : 4;
+  u32 reserved0 : 2;
+};
+
+/* Union definition of register */
+union ipa_hwio_def_ipa_state_coal_master_1_u
+{
+  struct ipa_hwio_def_ipa_state_coal_master_1_s def;
+  u32 value;
+};
+
+/*===========================================================================*/
+/*!
+  @brief Bit Field definition of register: IPA_STATE_NLO_AGGR
+*/
+/*===========================================================================*/
+/* Structure definition of register */
+struct ipa_hwio_def_ipa_state_nlo_aggr_s
+{
+  u32 nlo_aggr_state : 32;
+};
+
+/* Union definition of register */
+union ipa_hwio_def_ipa_state_nlo_aggr_u
+{
+  struct ipa_hwio_def_ipa_state_nlo_aggr_s def;
+  u32 value;
+};
+
+/*===========================================================================*/
+/*!
+  @brief Bit Field definition of register: IPA_STATE_CTXH
+*/
+/*===========================================================================*/
+/* Structure definition of register */
+struct ipa_hwio_def_ipa_state_ctxh_s
+{
+  u32 ipa_ctxh_rd_idle : 1;
+  u32 ipa_ctxh_wr_idle : 1;
+  u32 reserved0 : 30;
+};
+
+/* Union definition of register */
+union ipa_hwio_def_ipa_state_ctxh_u
+{
+  struct ipa_hwio_def_ipa_state_ctxh_s def;
+  u32 value;
+};
+
+/*===========================================================================*/
+/*!
+  @brief Bit Field definition of register: IPA_STATE_UC_QMB
+*/
+/*===========================================================================*/
+/* Structure definition of register */
+struct ipa_hwio_def_ipa_state_uc_qmb_s
+{
+  u32 ctrl_fsm_state_queue_0 : 2;
+  u32 ot_table_empty_queue_0 : 1;
+  u32 ot_table_full_queue_0 : 1;
+  u32 comp_fifo_empty_queue_0 : 1;
+  u32 comp_fifo_full_queue_0 : 1;
+  u32 cmd_fifo_empty_queue_0 : 1;
+  u32 cmd_fifo_full_queue_0 : 1;
+  u32 queue_0_idle : 1;
+  u32 reserved0 : 7;
+  u32 ctrl_fsm_state_queue_1 : 2;
+  u32 ot_table_empty_queue_1 : 1;
+  u32 ot_table_full_queue_1 : 1;
+  u32 comp_fifo_empty_queue_1 : 1;
+  u32 comp_fifo_full_queue_1 : 1;
+  u32 cmd_fifo_empty_queue_1 : 1;
+  u32 cmd_fifo_full_queue_1 : 1;
+  u32 queue_1_idle : 1;
+  u32 reserved1 : 7;
+};
+
+/* Union definition of register */
+union ipa_hwio_def_ipa_state_uc_qmb_u
+{
+  struct ipa_hwio_def_ipa_state_uc_qmb_s def;
+  u32 value;
+};
+
+/*===========================================================================*/
+/*!
+  @brief Bit Field definition of register: IPA_STATE_DRBIP
+*/
+/*===========================================================================*/
+/* Structure definition of register */
+struct ipa_hwio_def_ipa_state_drbip_s
+{
+  u32 drbip_dmar_idle : 3;
+  u32 reserved0 : 5;
+  u32 drbip_dcph_idle : 1;
+  u32 reserved1 : 7;
+  u32 drbip_pkt_idle : 4;
+  u32 reserved2 : 12;
+};
+
+/* Union definition of register */
+union ipa_hwio_def_ipa_state_drbip_u
+{
+  struct ipa_hwio_def_ipa_state_drbip_s def;
+  u32 value;
+};
+
+/*===========================================================================*/
+/*!
+  @brief Bit Field definition of register: IPA_STATE_AGGR_ACTIVE_n
+*/
+/*===========================================================================*/
+/* Structure definition of register */
+struct ipa_hwio_def_ipa_state_aggr_active_n_s
+{
+  u32 endpoints : 32;
+};
+
+/* Union definition of register */
+union ipa_hwio_def_ipa_state_aggr_active_n_u
+{
+  struct ipa_hwio_def_ipa_state_aggr_active_n_s def;
+  u32 value;
+};
+
+/*===========================================================================*/
+/*!
+  @brief Bit Field definition of register: IPA_STATE_GSI_TLV_FIFO_EMPTY_n
+*/
+/*===========================================================================*/
+/* Structure definition of register */
+struct ipa_hwio_def_ipa_state_gsi_tlv_fifo_empty_n_s
+{
+  u32 pipe_fifo_empty : 32;
+};
+
+/* Union definition of register */
+union ipa_hwio_def_ipa_state_gsi_tlv_fifo_empty_n_u
+{
+  struct ipa_hwio_def_ipa_state_gsi_tlv_fifo_empty_n_s def;
+  u32 value;
+};
+
+/*===========================================================================*/
+/*!
+  @brief Bit Field definition of register: IPA_STATE_GSI_AOS_FIFO_EMPTY_n
+*/
+/*===========================================================================*/
+/* Structure definition of register */
+struct ipa_hwio_def_ipa_state_gsi_aos_fifo_empty_n_s
+{
+  u32 pipe_fifo_empty : 32;
+};
+
+/* Union definition of register */
+union ipa_hwio_def_ipa_state_gsi_aos_fifo_empty_n_u
+{
+  struct ipa_hwio_def_ipa_state_gsi_aos_fifo_empty_n_s def;
+  u32 value;
+};
+
+/*===========================================================================*/
+/*!
+  @brief Bit Field definition of register: IPA_STATE_DRBIP_DROP_STATE_n
+*/
+/*===========================================================================*/
+/* Structure definition of register */
+struct ipa_hwio_def_ipa_state_drbip_drop_state_n_s
+{
+  u32 consumer_pipe_drop_state : 32;
+};
+
+/* Union definition of register */
+union ipa_hwio_def_ipa_state_drbip_drop_state_n_u
+{
+  struct ipa_hwio_def_ipa_state_drbip_drop_state_n_s def;
+  u32 value;
+};
+
+/*===========================================================================*/
+/*!
+  @brief Bit Field definition of register: IPA_STATE_DFETCHER_MASK_0_n
+*/
+/*===========================================================================*/
+/* Structure definition of register */
+struct ipa_hwio_def_ipa_state_dfetcher_mask_0_n_s
+{
+  u32 mask_queue_dst_grp_dmar_outstanding : 32;
+};
+
+/* Union definition of register */
+union ipa_hwio_def_ipa_state_dfetcher_mask_0_n_u
+{
+  struct ipa_hwio_def_ipa_state_dfetcher_mask_0_n_s def;
+  u32 value;
+};
+
+/*===========================================================================*/
+/*!
+  @brief Bit Field definition of register: IPA_STATE_DFETCHER_MASK_1_n
+*/
+/*===========================================================================*/
+/* Structure definition of register */
+struct ipa_hwio_def_ipa_state_dfetcher_mask_1_n_s
+{
+  u32 mask_queue_no_resources_data_sectors : 32;
+};
+
+/* Union definition of register */
+union ipa_hwio_def_ipa_state_dfetcher_mask_1_n_u
+{
+  struct ipa_hwio_def_ipa_state_dfetcher_mask_1_n_s def;
+  u32 value;
+};
+
+/*===========================================================================*/
+/*!
+  @brief Bit Field definition of register: IPA_STATE_DFETCHER_MASK_2_n
+*/
+/*===========================================================================*/
+/* Structure definition of register */
+struct ipa_hwio_def_ipa_state_dfetcher_mask_2_n_s
+{
+  u32 mask_queue_no_resources_dps_dmar : 32;
+};
+
+/* Union definition of register */
+union ipa_hwio_def_ipa_state_dfetcher_mask_2_n_u
+{
+  struct ipa_hwio_def_ipa_state_dfetcher_mask_2_n_s def;
+  u32 value;
+};
+
+/*===========================================================================*/
+/*!
+  @brief Bit Field definition of register: IPA_STATE_DFETCHER_MASK_3_n
+*/
+/*===========================================================================*/
+/* Structure definition of register */
+struct ipa_hwio_def_ipa_state_dfetcher_mask_3_n_s
+{
+  u32 mask_queue_no_resources_seg_ctx : 32;
+};
+
+/* Union definition of register */
+union ipa_hwio_def_ipa_state_dfetcher_mask_3_n_u
+{
+  struct ipa_hwio_def_ipa_state_dfetcher_mask_3_n_s def;
+  u32 value;
+};
+
+/*===========================================================================*/
+/*!
+  @brief Bit Field definition of register: IPA_BAM_ACTIVATED_PORTS_n
+*/
+/*===========================================================================*/
+/* Structure definition of register */
+struct ipa_hwio_def_ipa_bam_activated_ports_n_s
+{
+  u32 endpoints : 32;
+};
+
+/* Union definition of register */
+union ipa_hwio_def_ipa_bam_activated_ports_n_u
+{
+  struct ipa_hwio_def_ipa_bam_activated_ports_n_s def;
+  u32 value;
+};
+
+/*===========================================================================*/
+/*!
+  @brief Bit Field definition of register: IPA_YELLOW_MARKER_BELOW_n
+*/
+/*===========================================================================*/
+/* Structure definition of register */
+struct ipa_hwio_def_ipa_yellow_marker_below_n_s
+{
+  u32 endpoints : 32;
+};
+
+/* Union definition of register */
+union ipa_hwio_def_ipa_yellow_marker_below_n_u
+{
+  struct ipa_hwio_def_ipa_yellow_marker_below_n_s def;
+  u32 value;
+};
+
+/*===========================================================================*/
+/*!
+  @brief Bit Field definition of register: IPA_YELLOW_MARKER_BELOW_EN_n
+*/
+/*===========================================================================*/
+/* Structure definition of register */
+struct ipa_hwio_def_ipa_yellow_marker_below_en_n_s
+{
+  u32 endpoints : 32;
+};
+
+/* Union definition of register */
+union ipa_hwio_def_ipa_yellow_marker_below_en_n_u
+{
+  struct ipa_hwio_def_ipa_yellow_marker_below_en_n_s def;
+  u32 value;
+};
+
+/*===========================================================================*/
+/*!
+  @brief Bit Field definition of register: IPA_YELLOW_MARKER_BELOW_CLR_n
+*/
+/*===========================================================================*/
+/* Structure definition of register */
+struct ipa_hwio_def_ipa_yellow_marker_below_clr_n_s
+{
+  u32 endpoints : 32;
+};
+
+/* Union definition of register */
+union ipa_hwio_def_ipa_yellow_marker_below_clr_n_u
+{
+  struct ipa_hwio_def_ipa_yellow_marker_below_clr_n_s def;
+  u32 value;
+};
+
+/*===========================================================================*/
+/*!
+  @brief Bit Field definition of register: IPA_RED_MARKER_BELOW_n
+*/
+/*===========================================================================*/
+/* Structure definition of register */
+struct ipa_hwio_def_ipa_red_marker_below_n_s
+{
+  u32 endpoints : 32;
+};
+
+/* Union definition of register */
+union ipa_hwio_def_ipa_red_marker_below_n_u
+{
+  struct ipa_hwio_def_ipa_red_marker_below_n_s def;
+  u32 value;
+};
+
+/*===========================================================================*/
+/*!
+  @brief Bit Field definition of register: IPA_RED_MARKER_BELOW_EN_n
+*/
+/*===========================================================================*/
+/* Structure definition of register */
+struct ipa_hwio_def_ipa_red_marker_below_en_n_s
+{
+  u32 endpoints : 32;
+};
+
+/* Union definition of register */
+union ipa_hwio_def_ipa_red_marker_below_en_n_u
+{
+  struct ipa_hwio_def_ipa_red_marker_below_en_n_s def;
+  u32 value;
+};
+
+/*===========================================================================*/
+/*!
+  @brief Bit Field definition of register: IPA_RED_MARKER_BELOW_CLR_n
+*/
+/*===========================================================================*/
+/* Structure definition of register */
+struct ipa_hwio_def_ipa_red_marker_below_clr_n_s
+{
+  u32 endpoints : 32;
+};
+
+/* Union definition of register */
+union ipa_hwio_def_ipa_red_marker_below_clr_n_u
+{
+  struct ipa_hwio_def_ipa_red_marker_below_clr_n_s def;
+  u32 value;
+};
+
+/*===========================================================================*/
+/*!
+  @brief Bit Field definition of register: IPA_YELLOW_MARKER_SHADOW_n
+*/
+/*===========================================================================*/
+/* Structure definition of register */
+struct ipa_hwio_def_ipa_yellow_marker_shadow_n_s
+{
+  u32 endpoints : 32;
+};
+
+/* Union definition of register */
+union ipa_hwio_def_ipa_yellow_marker_shadow_n_u
+{
+  struct ipa_hwio_def_ipa_yellow_marker_shadow_n_s def;
+  u32 value;
+};
+
+/*===========================================================================*/
+/*!
+  @brief Bit Field definition of register: IPA_RED_MARKER_SHADOW_n
+*/
+/*===========================================================================*/
+/* Structure definition of register */
+struct ipa_hwio_def_ipa_red_marker_shadow_n_s
+{
+  u32 endpoints : 32;
+};
+
+/* Union definition of register */
+union ipa_hwio_def_ipa_red_marker_shadow_n_u
+{
+  struct ipa_hwio_def_ipa_red_marker_shadow_n_s def;
+  u32 value;
+};
+
+/*===========================================================================*/
+/*!
+  @brief Bit Field definition of register: IPA_YELLOW_MARKER_ABOVE_n
+*/
+/*===========================================================================*/
+/* Structure definition of register */
+struct ipa_hwio_def_ipa_yellow_marker_above_n_s
+{
+  u32 endpoints : 32;
+};
+
+/* Union definition of register */
+union ipa_hwio_def_ipa_yellow_marker_above_n_u
+{
+  struct ipa_hwio_def_ipa_yellow_marker_above_n_s def;
+  u32 value;
+};
+
+/*===========================================================================*/
+/*!
+  @brief Bit Field definition of register: IPA_YELLOW_MARKER_ABOVE_EN_n
+*/
+/*===========================================================================*/
+/* Structure definition of register */
+struct ipa_hwio_def_ipa_yellow_marker_above_en_n_s
+{
+  u32 endpoints : 32;
+};
+
+/* Union definition of register */
+union ipa_hwio_def_ipa_yellow_marker_above_en_n_u
+{
+  struct ipa_hwio_def_ipa_yellow_marker_above_en_n_s def;
+  u32 value;
+};
+
+/*===========================================================================*/
+/*!
+  @brief Bit Field definition of register: IPA_YELLOW_MARKER_ABOVE_CLR_n
+*/
+/*===========================================================================*/
+/* Structure definition of register */
+struct ipa_hwio_def_ipa_yellow_marker_above_clr_n_s
+{
+  u32 endpoints : 32;
+};
+
+/* Union definition of register */
+union ipa_hwio_def_ipa_yellow_marker_above_clr_n_u
+{
+  struct ipa_hwio_def_ipa_yellow_marker_above_clr_n_s def;
+  u32 value;
+};
+
+/*===========================================================================*/
+/*!
+  @brief Bit Field definition of register: IPA_RED_MARKER_ABOVE_n
+*/
+/*===========================================================================*/
+/* Structure definition of register */
+struct ipa_hwio_def_ipa_red_marker_above_n_s
+{
+  u32 endpoints : 32;
+};
+
+/* Union definition of register */
+union ipa_hwio_def_ipa_red_marker_above_n_u
+{
+  struct ipa_hwio_def_ipa_red_marker_above_n_s def;
+  u32 value;
+};
+
+/*===========================================================================*/
+/*!
+  @brief Bit Field definition of register: IPA_RED_MARKER_ABOVE_EN_n
+*/
+/*===========================================================================*/
+/* Structure definition of register */
+struct ipa_hwio_def_ipa_red_marker_above_en_n_s
+{
+  u32 endpoints : 32;
+};
+
+/* Union definition of register */
+union ipa_hwio_def_ipa_red_marker_above_en_n_u
+{
+  struct ipa_hwio_def_ipa_red_marker_above_en_n_s def;
+  u32 value;
+};
+
+/*===========================================================================*/
+/*!
+  @brief Bit Field definition of register: IPA_RED_MARKER_ABOVE_CLR_n
+*/
+/*===========================================================================*/
+/* Structure definition of register */
+struct ipa_hwio_def_ipa_red_marker_above_clr_n_s
+{
+  u32 endpoints : 32;
+};
+
+/* Union definition of register */
+union ipa_hwio_def_ipa_red_marker_above_clr_n_u
+{
+  struct ipa_hwio_def_ipa_red_marker_above_clr_n_s def;
+  u32 value;
+};
+
+/*===========================================================================*/
+/*!
+  @brief Bit Field definition of register: IPA_FILT_ROUT_CACHE_CFG
+*/
+/*===========================================================================*/
+/* Structure definition of register */
+struct ipa_hwio_def_ipa_filt_rout_cache_cfg_s
+{
+  u32 ipa_router_cache_en : 1;
+  u32 reserved0 : 3;
+  u32 ipa_filter_cache_en : 1;
+  u32 reserved1 : 3;
+  u32 cache_low_priority_hashable_hit_disable : 1;
+  u32 reserved2 : 7;
+  u32 cache_lru_eviction_threshold : 16;
+};
+
+/* Union definition of register */
+union ipa_hwio_def_ipa_filt_rout_cache_cfg_u
+{
+  struct ipa_hwio_def_ipa_filt_rout_cache_cfg_s def;
+  u32 value;
+};
+
+/*===========================================================================*/
+/*!
+  @brief Bit Field definition of register: IPA_FILT_ROUT_CACHE_REDUCE_CFG
+*/
+/*===========================================================================*/
+/* Structure definition of register */
+struct ipa_hwio_def_ipa_filt_rout_cache_reduce_cfg_s
+{
+  u32 ipa_router_cache_reduce_en : 1;
+  u32 reserved0 : 3;
+  u32 ipa_filter_cache_reduce_en : 1;
+  u32 reserved1 : 3;
+  u32 ipa_router_cache_reduce_level : 8;
+  u32 ipa_filter_cache_reduce_level : 8;
+  u32 reserved2 : 8;
+};
+
+/* Union definition of register */
+union ipa_hwio_def_ipa_filt_rout_cache_reduce_cfg_u
+{
+  struct ipa_hwio_def_ipa_filt_rout_cache_reduce_cfg_s def;
+  u32 value;
+};
+
+/*===========================================================================*/
+/*!
+  @brief Bit Field definition of register: IPA_FILT_ROUT_CACHE_FLUSH
+*/
+/*===========================================================================*/
+/* Structure definition of register */
+struct ipa_hwio_def_ipa_filt_rout_cache_flush_s
+{
+  u32 ipa_router_cache_flush : 1;
+  u32 reserved0 : 3;
+  u32 ipa_filter_cache_flush : 1;
+  u32 reserved1 : 27;
+};
+
+/* Union definition of register */
+union ipa_hwio_def_ipa_filt_rout_cache_flush_u
+{
+  struct ipa_hwio_def_ipa_filt_rout_cache_flush_s def;
+  u32 value;
+};
+
+/*===========================================================================*/
+/*!
+  @brief Bit Field definition of register: IPA_FILT_ROUT_CFG
+*/
+/*===========================================================================*/
+/* Structure definition of register */
+struct ipa_hwio_def_ipa_filt_rout_cfg_s
+{
+  u32 router_prefetch_en : 1;
+  u32 reserved0 : 3;
+  u32 filter_prefetch_en : 1;
+  u32 reserved1 : 3;
+  u32 filt_rout_data_cache_en : 1;
+  u32 reserved2 : 23;
+};
+
+/* Union definition of register */
+union ipa_hwio_def_ipa_filt_rout_cfg_u
+{
+  struct ipa_hwio_def_ipa_filt_rout_cfg_s def;
+  u32 value;
+};
+
+/*===========================================================================*/
+/*!
+  @brief Bit Field definition of register: IPA_IPV4_FILTER_INIT_VALUES
+*/
+/*===========================================================================*/
+/* Structure definition of register */
+struct ipa_hwio_def_ipa_ipv4_filter_init_values_s
+{
+  u32 ip_v4_filter_init_hashed_addr : 16;
+  u32 ip_v4_filter_init_non_hashed_addr : 16;
+};
+
+/* Union definition of register */
+union ipa_hwio_def_ipa_ipv4_filter_init_values_u
+{
+  struct ipa_hwio_def_ipa_ipv4_filter_init_values_s def;
+  u32 value;
+};
+
+/*===========================================================================*/
+/*!
+  @brief Bit Field definition of register: IPA_IPV6_FILTER_INIT_VALUES
+*/
+/*===========================================================================*/
+/* Structure definition of register */
+struct ipa_hwio_def_ipa_ipv6_filter_init_values_s
+{
+  u32 ip_v6_filter_init_hashed_addr : 16;
+  u32 ip_v6_filter_init_non_hashed_addr : 16;
+};
+
+/* Union definition of register */
+union ipa_hwio_def_ipa_ipv6_filter_init_values_u
+{
+  struct ipa_hwio_def_ipa_ipv6_filter_init_values_s def;
+  u32 value;
+};
+
+/*===========================================================================*/
+/*!
+  @brief Bit Field definition of register: IPA_IPV4_NAT_INIT_VALUES_0
+*/
+/*===========================================================================*/
+/* Structure definition of register */
+struct ipa_hwio_def_ipa_ipv4_nat_init_values_0_s
+{
+  u32 ip_v4_nat_init_rules_addr : 32;
+};
+
+/* Union definition of register */
+union ipa_hwio_def_ipa_ipv4_nat_init_values_0_u
+{
+  struct ipa_hwio_def_ipa_ipv4_nat_init_values_0_s def;
+  u32 value;
+};
+
+/*===========================================================================*/
+/*!
+  @brief Bit Field definition of register: IPA_IPV4_NAT_INIT_VALUES_0_MSB
+*/
+/*===========================================================================*/
+/* Structure definition of register */
+struct ipa_hwio_def_ipa_ipv4_nat_init_values_0_msb_s
+{
+  u32 ip_v4_nat_init_rules_addr : 32;
+};
+
+/* Union definition of register */
+union ipa_hwio_def_ipa_ipv4_nat_init_values_0_msb_u
+{
+  struct ipa_hwio_def_ipa_ipv4_nat_init_values_0_msb_s def;
+  u32 value;
+};
+
+/*===========================================================================*/
+/*!
+  @brief Bit Field definition of register: IPA_IPV4_NAT_INIT_VALUES_1
+*/
+/*===========================================================================*/
+/* Structure definition of register */
+struct ipa_hwio_def_ipa_ipv4_nat_init_values_1_s
+{
+  u32 ip_v4_nat_init_exp_rules_addr : 32;
+};
+
+/* Union definition of register */
+union ipa_hwio_def_ipa_ipv4_nat_init_values_1_u
+{
+  struct ipa_hwio_def_ipa_ipv4_nat_init_values_1_s def;
+  u32 value;
+};
+
+/*===========================================================================*/
+/*!
+  @brief Bit Field definition of register: IPA_IPV4_NAT_INIT_VALUES_1_MSB
+*/
+/*===========================================================================*/
+/* Structure definition of register */
+struct ipa_hwio_def_ipa_ipv4_nat_init_values_1_msb_s
+{
+  u32 ip_v4_nat_init_exp_rules_addr : 32;
+};
+
+/* Union definition of register */
+union ipa_hwio_def_ipa_ipv4_nat_init_values_1_msb_u
+{
+  struct ipa_hwio_def_ipa_ipv4_nat_init_values_1_msb_s def;
+  u32 value;
+};
+
+/*===========================================================================*/
+/*!
+  @brief Bit Field definition of register: IPA_IPV4_NAT_INIT_VALUES_2
+*/
+/*===========================================================================*/
+/* Structure definition of register */
+struct ipa_hwio_def_ipa_ipv4_nat_init_values_2_s
+{
+  u32 ip_v4_nat_init_index_table_addr : 32;
+};
+
+/* Union definition of register */
+union ipa_hwio_def_ipa_ipv4_nat_init_values_2_u
+{
+  struct ipa_hwio_def_ipa_ipv4_nat_init_values_2_s def;
+  u32 value;
+};
+
+/*===========================================================================*/
+/*!
+  @brief Bit Field definition of register: IPA_IPV4_NAT_INIT_VALUES_2_MSB
+*/
+/*===========================================================================*/
+/* Structure definition of register */
+struct ipa_hwio_def_ipa_ipv4_nat_init_values_2_msb_s
+{
+  u32 ip_v4_nat_init_index_table_addr : 32;
+};
+
+/* Union definition of register */
+union ipa_hwio_def_ipa_ipv4_nat_init_values_2_msb_u
+{
+  struct ipa_hwio_def_ipa_ipv4_nat_init_values_2_msb_s def;
+  u32 value;
+};
+
+/*===========================================================================*/
+/*!
+  @brief Bit Field definition of register: IPA_IPV4_NAT_INIT_VALUES_3
+*/
+/*===========================================================================*/
+/* Structure definition of register */
+struct ipa_hwio_def_ipa_ipv4_nat_init_values_3_s
+{
+  u32 ip_v4_nat_init_index_table_exp_addr : 32;
+};
+
+/* Union definition of register */
+union ipa_hwio_def_ipa_ipv4_nat_init_values_3_u
+{
+  struct ipa_hwio_def_ipa_ipv4_nat_init_values_3_s def;
+  u32 value;
+};
+
+/*===========================================================================*/
+/*!
+  @brief Bit Field definition of register: IPA_IPV4_NAT_INIT_VALUES_3_MSB
+*/
+/*===========================================================================*/
+/* Structure definition of register */
+struct ipa_hwio_def_ipa_ipv4_nat_init_values_3_msb_s
+{
+  u32 ip_v4_nat_init_index_table_exp_addr : 32;
+};
+
+/* Union definition of register */
+union ipa_hwio_def_ipa_ipv4_nat_init_values_3_msb_u
+{
+  struct ipa_hwio_def_ipa_ipv4_nat_init_values_3_msb_s def;
+  u32 value;
+};
+
+/*===========================================================================*/
+/*!
+  @brief Bit Field definition of register: IPA_IPV4_NAT_INIT_VALUES_4
+*/
+/*===========================================================================*/
+/* Structure definition of register */
+struct ipa_hwio_def_ipa_ipv4_nat_init_values_4_s
+{
+  u32 ip_v4_nat_init_table_index : 3;
+  u32 reserved0 : 1;
+  u32 ip_v4_nat_init_rules_addr_type : 1;
+  u32 ip_v4_nat_init_exp_rules_addr_type : 1;
+  u32 ip_v4_nat_init_index_table_addr_type : 1;
+  u32 ip_v4_nat_init_index_table_exp_addr_type : 1;
+  u32 ip_v4_nat_init_size_base_tables : 12;
+  u32 ip_v4_nat_init_size_exp_tables : 10;
+  u32 reserved1 : 2;
+};
+
+/* Union definition of register */
+union ipa_hwio_def_ipa_ipv4_nat_init_values_4_u
+{
+  struct ipa_hwio_def_ipa_ipv4_nat_init_values_4_s def;
+  u32 value;
+};
+
+/*===========================================================================*/
+/*!
+  @brief Bit Field definition of register: IPA_IPV4_NAT_INIT_VALUES_5
+*/
+/*===========================================================================*/
+/* Structure definition of register */
+struct ipa_hwio_def_ipa_ipv4_nat_init_values_5_s
+{
+  u32 ip_v4_nat_init_pdn_config_table_addr : 20;
+  u32 reserved0 : 12;
+};
+
+/* Union definition of register */
+union ipa_hwio_def_ipa_ipv4_nat_init_values_5_u
+{
+  struct ipa_hwio_def_ipa_ipv4_nat_init_values_5_s def;
+  u32 value;
+};
+
+/*===========================================================================*/
+/*!
+  @brief Bit Field definition of register: IPA_IPV4_ROUTE_INIT_VALUES
+*/
+/*===========================================================================*/
+/* Structure definition of register */
+struct ipa_hwio_def_ipa_ipv4_route_init_values_s
+{
+  u32 ip_v4_route_init_hashed_addr : 16;
+  u32 ip_v4_route_init_non_hashed_addr : 16;
+};
+
+/* Union definition of register */
+union ipa_hwio_def_ipa_ipv4_route_init_values_u
+{
+  struct ipa_hwio_def_ipa_ipv4_route_init_values_s def;
+  u32 value;
+};
+
+/*===========================================================================*/
+/*!
+  @brief Bit Field definition of register: IPA_IPV6_ROUTE_INIT_VALUES
+*/
+/*===========================================================================*/
+/* Structure definition of register */
+struct ipa_hwio_def_ipa_ipv6_route_init_values_s
+{
+  u32 ip_v6_route_init_hashed_addr : 16;
+  u32 ip_v6_route_init_non_hashed_addr : 16;
+};
+
+/* Union definition of register */
+union ipa_hwio_def_ipa_ipv6_route_init_values_u
+{
+  struct ipa_hwio_def_ipa_ipv6_route_init_values_s def;
+  u32 value;
+};
+
+/*===========================================================================*/
+/*!
+  @brief Bit Field definition of register: IPA_IPV6_CONN_TRACK_INIT_VALUES_0
+*/
+/*===========================================================================*/
+/* Structure definition of register */
+struct ipa_hwio_def_ipa_ipv6_conn_track_init_values_0_s
+{
+  u32 ip_v6_conn_track_init_table_addr : 32;
+};
+
+/* Union definition of register */
+union ipa_hwio_def_ipa_ipv6_conn_track_init_values_0_u
+{
+  struct ipa_hwio_def_ipa_ipv6_conn_track_init_values_0_s def;
+  u32 value;
+};
+
+/*===========================================================================*/
+/*!
+  @brief Bit Field definition of register: IPA_IPV6_CONN_TRACK_INIT_VALUES_0_MSB
+*/
+/*===========================================================================*/
+/* Structure definition of register */
+struct ipa_hwio_def_ipa_ipv6_conn_track_init_values_0_msb_s
+{
+  u32 ip_v6_conn_track_init_table_addr : 32;
+};
+
+/* Union definition of register */
+union ipa_hwio_def_ipa_ipv6_conn_track_init_values_0_msb_u
+{
+  struct ipa_hwio_def_ipa_ipv6_conn_track_init_values_0_msb_s def;
+  u32 value;
+};
+
+/*===========================================================================*/
+/*!
+  @brief Bit Field definition of register: IPA_IPV6_CONN_TRACK_INIT_VALUES_1
+*/
+/*===========================================================================*/
+/* Structure definition of register */
+struct ipa_hwio_def_ipa_ipv6_conn_track_init_values_1_s
+{
+  u32 ip_v6_conn_track_init_exp_table_addr : 32;
+};
+
+/* Union definition of register */
+union ipa_hwio_def_ipa_ipv6_conn_track_init_values_1_u
+{
+  struct ipa_hwio_def_ipa_ipv6_conn_track_init_values_1_s def;
+  u32 value;
+};
+
+/*===========================================================================*/
+/*!
+  @brief Bit Field definition of register: IPA_IPV6_CONN_TRACK_INIT_VALUES_1_MSB
+*/
+/*===========================================================================*/
+/* Structure definition of register */
+struct ipa_hwio_def_ipa_ipv6_conn_track_init_values_1_msb_s
+{
+  u32 ip_v6_conn_track_init_exp_table_addr : 32;
+};
+
+/* Union definition of register */
+union ipa_hwio_def_ipa_ipv6_conn_track_init_values_1_msb_u
+{
+  struct ipa_hwio_def_ipa_ipv6_conn_track_init_values_1_msb_s def;
+  u32 value;
+};
+
+/*===========================================================================*/
+/*!
+  @brief Bit Field definition of register: IPA_IPV6_CONN_TRACK_INIT_VALUES_2
+*/
+/*===========================================================================*/
+/* Structure definition of register */
+struct ipa_hwio_def_ipa_ipv6_conn_track_init_values_2_s
+{
+  u32 ip_v6_conn_track_init_table_index : 3;
+  u32 reserved0 : 1;
+  u32 ip_v6_conn_track_init_table_addr_type : 1;
+  u32 ip_v6_conn_track_init_exp_table_addr_type : 1;
+  u32 reserved1 : 2;
+  u32 ip_v6_conn_track_init_size_base_tables : 12;
+  u32 ip_v6_conn_track_init_size_exp_tables : 10;
+  u32 reserved2 : 2;
+};
+
+/* Union definition of register */
+union ipa_hwio_def_ipa_ipv6_conn_track_init_values_2_u
+{
+  struct ipa_hwio_def_ipa_ipv6_conn_track_init_values_2_s def;
+  u32 value;
+};
+
+/*===========================================================================*/
+/*!
+  @brief Bit Field definition of register: IPA_HDR_INIT_LOCAL_VALUES
+*/
+/*===========================================================================*/
+/* Structure definition of register */
+struct ipa_hwio_def_ipa_hdr_init_local_values_s
+{
+  u32 reserved0 : 12;
+  u32 hdr_init_local_hdr_addr : 16;
+  u32 reserved1 : 4;
+};
+
+/* Union definition of register */
+union ipa_hwio_def_ipa_hdr_init_local_values_u
+{
+  struct ipa_hwio_def_ipa_hdr_init_local_values_s def;
+  u32 value;
+};
+
+/*===========================================================================*/
+/*!
+  @brief Bit Field definition of register: IPA_HDR_INIT_SYSTEM_VALUES
+*/
+/*===========================================================================*/
+/* Structure definition of register */
+struct ipa_hwio_def_ipa_hdr_init_system_values_s
+{
+  u32 hdr_init_system_hdr_table_addr : 32;
+};
+
+/* Union definition of register */
+union ipa_hwio_def_ipa_hdr_init_system_values_u
+{
+  struct ipa_hwio_def_ipa_hdr_init_system_values_s def;
+  u32 value;
+};
+
+/*===========================================================================*/
+/*!
+  @brief Bit Field definition of register: IPA_HDR_INIT_SYSTEM_VALUES_MSB
+*/
+/*===========================================================================*/
+/* Structure definition of register */
+struct ipa_hwio_def_ipa_hdr_init_system_values_msb_s
+{
+  u32 hdr_init_system_hdr_table_addr : 32;
+};
+
+/* Union definition of register */
+union ipa_hwio_def_ipa_hdr_init_system_values_msb_u
+{
+  struct ipa_hwio_def_ipa_hdr_init_system_values_msb_s def;
+  u32 value;
+};
+
+/*===========================================================================*/
+/*!
+  @brief Bit Field definition of register: IPA_IMM_CMD_ACCESS_PIPE_VALUES
+*/
+/*===========================================================================*/
+/* Structure definition of register */
+struct ipa_hwio_def_ipa_imm_cmd_access_pipe_values_s
+{
+  u32 imm_cmd_filter_router_pipe : 8;
+  u32 imm_cmd_nat_pipe : 8;
+  u32 imm_cmd_conn_track_pipe : 8;
+  u32 imm_cmd_hdri_pipe : 8;
+};
+
+/* Union definition of register */
+union ipa_hwio_def_ipa_imm_cmd_access_pipe_values_u
+{
+  struct ipa_hwio_def_ipa_imm_cmd_access_pipe_values_s def;
+  u32 value;
+};
+
+/*===========================================================================*/
+/*!
+  @brief Bit Field definition of register: IPA_IMM_CMD_ACCESS_PIPE_VALUES_1
+*/
+/*===========================================================================*/
+/* Structure definition of register */
+struct ipa_hwio_def_ipa_imm_cmd_access_pipe_values_1_s
+{
+  u32 imm_cmd_gen_pipe : 8;
+  u32 reserved0 : 24;
+};
+
+/* Union definition of register */
+union ipa_hwio_def_ipa_imm_cmd_access_pipe_values_1_u
+{
+  struct ipa_hwio_def_ipa_imm_cmd_access_pipe_values_1_s def;
+  u32 value;
+};
+
+/*===========================================================================*/
+/*!
+  @brief Bit Field definition of register: IPA_FRAG_VALUES
+*/
+/*===========================================================================*/
+/* Structure definition of register */
+struct ipa_hwio_def_ipa_frag_values_s
+{
+  u32 ipa_frag_ram_last_addr : 16;
+  u32 reserved0 : 8;
+  u32 ipa_frag_fairness_cnt : 4;
+  u32 reserved1 : 4;
+};
+
+/* Union definition of register */
+union ipa_hwio_def_ipa_frag_values_u
+{
+  struct ipa_hwio_def_ipa_frag_values_s def;
+  u32 value;
+};
+
+/*===========================================================================*/
+/*!
+  @brief Bit Field definition of register: IPA_SYS_PKT_PROC_CNTXT_BASE
+*/
+/*===========================================================================*/
+/* Structure definition of register */
+struct ipa_hwio_def_ipa_sys_pkt_proc_cntxt_base_s
+{
+  u32 zero : 3;
+  u32 addr : 29;
+};
+
+/* Union definition of register */
+union ipa_hwio_def_ipa_sys_pkt_proc_cntxt_base_u
+{
+  struct ipa_hwio_def_ipa_sys_pkt_proc_cntxt_base_s def;
+  u32 value;
+};
+
+/*===========================================================================*/
+/*!
+  @brief Bit Field definition of register: IPA_SYS_PKT_PROC_CNTXT_BASE_MSB
+*/
+/*===========================================================================*/
+/* Structure definition of register */
+struct ipa_hwio_def_ipa_sys_pkt_proc_cntxt_base_msb_s
+{
+  u32 addr : 32;
+};
+
+/* Union definition of register */
+union ipa_hwio_def_ipa_sys_pkt_proc_cntxt_base_msb_u
+{
+  struct ipa_hwio_def_ipa_sys_pkt_proc_cntxt_base_msb_s def;
+  u32 value;
+};
+
+/*===========================================================================*/
+/*!
+  @brief Bit Field definition of register: IPA_LOCAL_PKT_PROC_CNTXT_BASE
+*/
+/*===========================================================================*/
+/* Structure definition of register */
+struct ipa_hwio_def_ipa_local_pkt_proc_cntxt_base_s
+{
+  u32 zero : 3;
+  u32 addr : 15;
+  u32 reserved0 : 14;
+};
+
+/* Union definition of register */
+union ipa_hwio_def_ipa_local_pkt_proc_cntxt_base_u
+{
+  struct ipa_hwio_def_ipa_local_pkt_proc_cntxt_base_s def;
+  u32 value;
+};
+
+/*===========================================================================*/
+/*!
+  @brief Bit Field definition of register: IPA_SCND_FRAG_VALUES
+*/
+/*===========================================================================*/
+/* Structure definition of register */
+struct ipa_hwio_def_ipa_scnd_frag_values_s
+{
+  u32 ipa_scnd_frag_ram_last_addr : 16;
+  u32 reserved0 : 8;
+  u32 ipa_scnd_frag_fairness_cnt : 4;
+  u32 reserved1 : 4;
+};
+
+/* Union definition of register */
+union ipa_hwio_def_ipa_scnd_frag_values_u
+{
+  struct ipa_hwio_def_ipa_scnd_frag_values_s def;
+  u32 value;
+};
+
+/*===========================================================================*/
+/*!
+  @brief Bit Field definition of register: IPA_AOS_CFG
+*/
+/*===========================================================================*/
+/* Structure definition of register */
+struct ipa_hwio_def_ipa_aos_cfg_s
+{
+  u32 ipa_aos_tx_rx_priority : 1;
+  u32 reserved0 : 31;
+};
+
+/* Union definition of register */
+union ipa_hwio_def_ipa_aos_cfg_u
+{
+  struct ipa_hwio_def_ipa_aos_cfg_s def;
+  u32 value;
+};
+
+/*===========================================================================*/
+/*!
+  @brief Bit Field definition of register: IPA_TX_CFG
+*/
+/*===========================================================================*/
+/* Structure definition of register */
+struct ipa_hwio_def_ipa_tx_cfg_s
+{
+  u32 reserved0 : 2;
+  u32 prefetch_almost_empty_size_tx0 : 4;
+  u32 dmaw_scnd_outsd_pred_threshold : 4;
+  u32 dmaw_scnd_outsd_pred_en : 1;
+  u32 dmaw_max_beats_256_dis : 1;
+  u32 pa_mask_en : 1;
+  u32 prefetch_almost_empty_size_tx1 : 4;
+  u32 dual_tx_enable : 1;
+  u32 sspnd_pa_no_start_state : 1;
+  u32 reserved1 : 1;
+  u32 holb_sticky_drop_en : 1;
+  u32 reserved2 : 11;
+};
+
+/* Union definition of register */
+union ipa_hwio_def_ipa_tx_cfg_u
+{
+  struct ipa_hwio_def_ipa_tx_cfg_s def;
+  u32 value;
+};
+
+/*===========================================================================*/
+/*!
+  @brief Bit Field definition of register: IPA_NAT_UC_EXTERNAL_CFG
+*/
+/*===========================================================================*/
+/* Structure definition of register */
+struct ipa_hwio_def_ipa_nat_uc_external_cfg_s
+{
+  u32 ipa_nat_uc_external_table_addr_lsb : 32;
+};
+
+/* Union definition of register */
+union ipa_hwio_def_ipa_nat_uc_external_cfg_u
+{
+  struct ipa_hwio_def_ipa_nat_uc_external_cfg_s def;
+  u32 value;
+};
+
+/*===========================================================================*/
+/*!
+  @brief Bit Field definition of register: IPA_NAT_UC_LOCAL_CFG
+*/
+/*===========================================================================*/
+/* Structure definition of register */
+struct ipa_hwio_def_ipa_nat_uc_local_cfg_s
+{
+  u32 ipa_nat_uc_local_table_addr_lsb : 32;
+};
+
+/* Union definition of register */
+union ipa_hwio_def_ipa_nat_uc_local_cfg_u
+{
+  struct ipa_hwio_def_ipa_nat_uc_local_cfg_s def;
+  u32 value;
+};
+
+/*===========================================================================*/
+/*!
+  @brief Bit Field definition of register: IPA_NAT_UC_SHARED_CFG
+*/
+/*===========================================================================*/
+/* Structure definition of register */
+struct ipa_hwio_def_ipa_nat_uc_shared_cfg_s
+{
+  u32 ipa_nat_uc_external_table_addr_msb : 16;
+  u32 ipa_nat_uc_local_table_addr_msb : 16;
+};
+
+/* Union definition of register */
+union ipa_hwio_def_ipa_nat_uc_shared_cfg_u
+{
+  struct ipa_hwio_def_ipa_nat_uc_shared_cfg_s def;
+  u32 value;
+};
+
+/*===========================================================================*/
+/*!
+  @brief Bit Field definition of register: IPA_RAM_INTLV_CFG
+*/
+/*===========================================================================*/
+/* Structure definition of register */
+struct ipa_hwio_def_ipa_ram_intlv_cfg_s
+{
+  u32 ipa_ram_intlv_cfg : 16;
+  u32 reserved0 : 16;
+};
+
+/* Union definition of register */
+union ipa_hwio_def_ipa_ram_intlv_cfg_u
+{
+  struct ipa_hwio_def_ipa_ram_intlv_cfg_s def;
+  u32 value;
+};
+
+/*===========================================================================*/
+/*!
+  @brief Bit Field definition of register: IPA_CONN_TRACK_UC_EXTERNAL_CFG
+*/
+/*===========================================================================*/
+/* Structure definition of register */
+struct ipa_hwio_def_ipa_conn_track_uc_external_cfg_s
+{
+  u32 ipa_conn_track_uc_external_table_addr_lsb : 32;
+};
+
+/* Union definition of register */
+union ipa_hwio_def_ipa_conn_track_uc_external_cfg_u
+{
+  struct ipa_hwio_def_ipa_conn_track_uc_external_cfg_s def;
+  u32 value;
+};
+
+/*===========================================================================*/
+/*!
+  @brief Bit Field definition of register: IPA_CONN_TRACK_UC_LOCAL_CFG
+*/
+/*===========================================================================*/
+/* Structure definition of register */
+struct ipa_hwio_def_ipa_conn_track_uc_local_cfg_s
+{
+  u32 ipa_conn_track_uc_local_table_addr_lsb : 32;
+};
+
+/* Union definition of register */
+union ipa_hwio_def_ipa_conn_track_uc_local_cfg_u
+{
+  struct ipa_hwio_def_ipa_conn_track_uc_local_cfg_s def;
+  u32 value;
+};
+
+/*===========================================================================*/
+/*!
+  @brief Bit Field definition of register: IPA_CONN_TRACK_UC_SHARED_CFG
+*/
+/*===========================================================================*/
+/* Structure definition of register */
+struct ipa_hwio_def_ipa_conn_track_uc_shared_cfg_s
+{
+  u32 ipa_conn_track_uc_external_table_addr_msb : 16;
+  u32 ipa_conn_track_uc_local_table_addr_msb : 16;
+};
+
+/* Union definition of register */
+union ipa_hwio_def_ipa_conn_track_uc_shared_cfg_u
+{
+  struct ipa_hwio_def_ipa_conn_track_uc_shared_cfg_s def;
+  u32 value;
+};
+
+/*===========================================================================*/
+/*!
+  @brief Bit Field definition of register: IPA_IDLE_INDICATION_CFG
+*/
+/*===========================================================================*/
+/* Structure definition of register */
+struct ipa_hwio_def_ipa_idle_indication_cfg_s
+{
+  u32 enter_idle_debounce_thresh : 16;
+  u32 idle_indication_enable : 1;
+  u32 reserved0 : 15;
+};
+
+/* Union definition of register */
+union ipa_hwio_def_ipa_idle_indication_cfg_u
+{
+  struct ipa_hwio_def_ipa_idle_indication_cfg_s def;
+  u32 value;
+};
+
+/*===========================================================================*/
+/*!
+  @brief Bit Field definition of register: IPA_QTIME_TIMESTAMP_CFG
+*/
+/*===========================================================================*/
+/* Structure definition of register */
+struct ipa_hwio_def_ipa_qtime_timestamp_cfg_s
+{
+  u32 dpl_timestamp_lsb : 5;
+  u32 reserved0 : 2;
+  u32 dpl_timestamp_sel : 1;
+  u32 tag_timestamp_lsb : 5;
+  u32 reserved1 : 3;
+  u32 nat_timestamp_lsb : 5;
+  u32 reserved2 : 11;
+};
+
+/* Union definition of register */
+union ipa_hwio_def_ipa_qtime_timestamp_cfg_u
+{
+  struct ipa_hwio_def_ipa_qtime_timestamp_cfg_s def;
+  u32 value;
+};
+
+/*===========================================================================*/
+/*!
+  @brief Bit Field definition of register: IPA_TIMERS_XO_CLK_DIV_CFG
+*/
+/*===========================================================================*/
+/* Structure definition of register */
+struct ipa_hwio_def_ipa_timers_xo_clk_div_cfg_s
+{
+  u32 value : 9;
+  u32 reserved0 : 22;
+  u32 enable : 1;
+};
+
+/* Union definition of register */
+union ipa_hwio_def_ipa_timers_xo_clk_div_cfg_u
+{
+  struct ipa_hwio_def_ipa_timers_xo_clk_div_cfg_s def;
+  u32 value;
+};
+
+/*===========================================================================*/
+/*!
+  @brief Bit Field definition of register: IPA_TIMERS_PULSE_GRAN_CFG
+*/
+/*===========================================================================*/
+/* Structure definition of register */
+struct ipa_hwio_def_ipa_timers_pulse_gran_cfg_s
+{
+  u32 gran_0 : 3;
+  u32 gran_1 : 3;
+  u32 gran_2 : 3;
+  u32 gran_3 : 3;
+  u32 reserved0 : 20;
+};
+
+/* Union definition of register */
+union ipa_hwio_def_ipa_timers_pulse_gran_cfg_u
+{
+  struct ipa_hwio_def_ipa_timers_pulse_gran_cfg_s def;
+  u32 value;
+};
+
+/*===========================================================================*/
+/*!
+  @brief Bit Field definition of register: IPA_QTIME_SMP
+*/
+/*===========================================================================*/
+/* Structure definition of register */
+struct ipa_hwio_def_ipa_qtime_smp_s
+{
+  u32 pulse : 1;
+  u32 reserved0 : 31;
+};
+
+/* Union definition of register */
+union ipa_hwio_def_ipa_qtime_smp_u
+{
+  struct ipa_hwio_def_ipa_qtime_smp_s def;
+  u32 value;
+};
+
+/*===========================================================================*/
+/*!
+  @brief Bit Field definition of register: IPA_QTIME_LSB
+*/
+/*===========================================================================*/
+/* Structure definition of register */
+struct ipa_hwio_def_ipa_qtime_lsb_s
+{
+  u32 value : 32;
+};
+
+/* Union definition of register */
+union ipa_hwio_def_ipa_qtime_lsb_u
+{
+  struct ipa_hwio_def_ipa_qtime_lsb_s def;
+  u32 value;
+};
+
+/*===========================================================================*/
+/*!
+  @brief Bit Field definition of register: IPA_QTIME_MSB
+*/
+/*===========================================================================*/
+/* Structure definition of register */
+struct ipa_hwio_def_ipa_qtime_msb_s
+{
+  u32 value : 32;
+};
+
+/* Union definition of register */
+union ipa_hwio_def_ipa_qtime_msb_u
+{
+  struct ipa_hwio_def_ipa_qtime_msb_s def;
+  u32 value;
+};
+
+/*===========================================================================*/
+/*!
+  @brief Bit Field definition of register: IPA_SRC_RSRC_AMOUNT_REDUCE_EN
+*/
+/*===========================================================================*/
+/* Structure definition of register */
+struct ipa_hwio_def_ipa_src_rsrc_amount_reduce_en_s
+{
+  u32 ipa_src_rsrc_amount_reduce_en : 8;
+  u32 reserved0 : 24;
+};
+
+/* Union definition of register */
+union ipa_hwio_def_ipa_src_rsrc_amount_reduce_en_u
+{
+  struct ipa_hwio_def_ipa_src_rsrc_amount_reduce_en_s def;
+  u32 value;
+};
+
+/*===========================================================================*/
+/*!
+  @brief Bit Field definition of register: IPA_SRC_RSRC_AMOUNT_REDUCE_VALUES_0
+*/
+/*===========================================================================*/
+/* Structure definition of register */
+struct ipa_hwio_def_ipa_src_rsrc_amount_reduce_values_0_s
+{
+  u32 ipa_src_rsrc_amount_reduce_value_rsrc_type_0 : 6;
+  u32 reserved0 : 2;
+  u32 ipa_src_rsrc_amount_reduce_value_rsrc_type_1 : 6;
+  u32 reserved1 : 2;
+  u32 ipa_src_rsrc_amount_reduce_value_rsrc_type_2 : 6;
+  u32 reserved2 : 2;
+  u32 ipa_src_rsrc_amount_reduce_value_rsrc_type_3 : 6;
+  u32 reserved3 : 2;
+};
+
+/* Union definition of register */
+union ipa_hwio_def_ipa_src_rsrc_amount_reduce_values_0_u
+{
+  struct ipa_hwio_def_ipa_src_rsrc_amount_reduce_values_0_s def;
+  u32 value;
+};
+
+/*===========================================================================*/
+/*!
+  @brief Bit Field definition of register: IPA_SRC_RSRC_AMOUNT_REDUCE_VALUES_1
+*/
+/*===========================================================================*/
+/* Structure definition of register */
+struct ipa_hwio_def_ipa_src_rsrc_amount_reduce_values_1_s
+{
+  u32 ipa_src_rsrc_amount_reduce_value_rsrc_type_4 : 6;
+  u32 reserved0 : 26;
+};
+
+/* Union definition of register */
+union ipa_hwio_def_ipa_src_rsrc_amount_reduce_values_1_u
+{
+  struct ipa_hwio_def_ipa_src_rsrc_amount_reduce_values_1_s def;
+  u32 value;
+};
+
+/*===========================================================================*/
+/*!
+  @brief Bit Field definition of register: IPA_DST_RSRC_AMOUNT_REDUCE_EN
+*/
+/*===========================================================================*/
+/* Structure definition of register */
+struct ipa_hwio_def_ipa_dst_rsrc_amount_reduce_en_s
+{
+  u32 ipa_dst_rsrc_amount_reduce_en : 4;
+  u32 reserved0 : 28;
+};
+
+/* Union definition of register */
+union ipa_hwio_def_ipa_dst_rsrc_amount_reduce_en_u
+{
+  struct ipa_hwio_def_ipa_dst_rsrc_amount_reduce_en_s def;
+  u32 value;
+};
+
+/*===========================================================================*/
+/*!
+  @brief Bit Field definition of register: IPA_DST_RSRC_AMOUNT_REDUCE_VALUES_0
+*/
+/*===========================================================================*/
+/* Structure definition of register */
+struct ipa_hwio_def_ipa_dst_rsrc_amount_reduce_values_0_s
+{
+  u32 ipa_dst_rsrc_amount_reduce_value_rsrc_type_0 : 6;
+  u32 reserved0 : 2;
+  u32 ipa_dst_rsrc_amount_reduce_value_rsrc_type_1 : 6;
+  u32 reserved1 : 18;
+};
+
+/* Union definition of register */
+union ipa_hwio_def_ipa_dst_rsrc_amount_reduce_values_0_u
+{
+  struct ipa_hwio_def_ipa_dst_rsrc_amount_reduce_values_0_s def;
+  u32 value;
+};
+
+/*===========================================================================*/
+/*!
+  @brief Bit Field definition of register: IPA_ATOMIC_LOCK_CFG
+*/
+/*===========================================================================*/
+/* Structure definition of register */
+struct ipa_hwio_def_ipa_atomic_lock_cfg_s
+{
+  u32 groups_to_mask : 6;
+  u32 reserved0 : 26;
+};
+
+/* Union definition of register */
+union ipa_hwio_def_ipa_atomic_lock_cfg_u
+{
+  struct ipa_hwio_def_ipa_atomic_lock_cfg_s def;
+  u32 value;
+};
+
+/*===========================================================================*/
+/*!
+  @brief Bit Field definition of register: IPA_GENERIC_RAM_ARBITER_PRIORITY
+*/
+/*===========================================================================*/
+/* Structure definition of register */
+struct ipa_hwio_def_ipa_generic_ram_arbiter_priority_s
+{
+  u32 rd_priority_valid : 1;
+  u32 wr_priority_valid : 1;
+  u32 reserved0 : 2;
+  u32 rd_priority_index : 8;
+  u32 wr_priority_index : 8;
+  u32 reserved1 : 12;
+};
+
+/* Union definition of register */
+union ipa_hwio_def_ipa_generic_ram_arbiter_priority_u
+{
+  struct ipa_hwio_def_ipa_generic_ram_arbiter_priority_s def;
+  u32 value;
+};
+
+/*===========================================================================*/
+/*!
+  @brief Bit Field definition of register: IPA_SRC_RSRC_GRP_01_RSRC_TYPE_n
+*/
+/*===========================================================================*/
+/* Structure definition of register */
+struct ipa_hwio_def_ipa_src_rsrc_grp_01_rsrc_type_n_s
+{
+  u32 src_rsrc_grp_0_min_limit : 6;
+  u32 reserved0 : 2;
+  u32 src_rsrc_grp_0_max_limit : 6;
+  u32 reserved1 : 2;
+  u32 src_rsrc_grp_1_min_limit : 6;
+  u32 reserved2 : 2;
+  u32 src_rsrc_grp_1_max_limit : 6;
+  u32 reserved3 : 2;
+};
+
+/* Union definition of register */
+union ipa_hwio_def_ipa_src_rsrc_grp_01_rsrc_type_n_u
+{
+  struct ipa_hwio_def_ipa_src_rsrc_grp_01_rsrc_type_n_s def;
+  u32 value;
+};
+
+/*===========================================================================*/
+/*!
+  @brief Bit Field definition of register: IPA_SRC_RSRC_GRP_23_RSRC_TYPE_n
+*/
+/*===========================================================================*/
+/* Structure definition of register */
+struct ipa_hwio_def_ipa_src_rsrc_grp_23_rsrc_type_n_s
+{
+  u32 src_rsrc_grp_2_min_limit : 6;
+  u32 reserved0 : 2;
+  u32 src_rsrc_grp_2_max_limit : 6;
+  u32 reserved1 : 2;
+  u32 src_rsrc_grp_3_min_limit : 6;
+  u32 reserved2 : 2;
+  u32 src_rsrc_grp_3_max_limit : 6;
+  u32 reserved3 : 2;
+};
+
+/* Union definition of register */
+union ipa_hwio_def_ipa_src_rsrc_grp_23_rsrc_type_n_u
+{
+  struct ipa_hwio_def_ipa_src_rsrc_grp_23_rsrc_type_n_s def;
+  u32 value;
+};
+
+/*===========================================================================*/
+/*!
+  @brief Bit Field definition of register: IPA_SRC_RSRC_GRP_45_RSRC_TYPE_n
+*/
+/*===========================================================================*/
+/* Structure definition of register */
+struct ipa_hwio_def_ipa_src_rsrc_grp_45_rsrc_type_n_s
+{
+  u32 src_rsrc_grp_4_min_limit : 6;
+  u32 reserved0 : 2;
+  u32 src_rsrc_grp_4_max_limit : 6;
+  u32 reserved1 : 2;
+  u32 src_rsrc_grp_5_min_limit : 6;
+  u32 reserved2 : 2;
+  u32 src_rsrc_grp_5_max_limit : 6;
+  u32 reserved3 : 2;
+};
+
+/* Union definition of register */
+union ipa_hwio_def_ipa_src_rsrc_grp_45_rsrc_type_n_u
+{
+  struct ipa_hwio_def_ipa_src_rsrc_grp_45_rsrc_type_n_s def;
+  u32 value;
+};
+
+/*===========================================================================*/
+/*!
+  @brief Bit Field definition of register: IPA_SRC_RSRC_GRP_67_RSRC_TYPE_n
+*/
+/*===========================================================================*/
+/* Structure definition of register */
+struct ipa_hwio_def_ipa_src_rsrc_grp_67_rsrc_type_n_s
+{
+  u32 src_rsrc_grp_6_min_limit : 6;
+  u32 reserved0 : 2;
+  u32 src_rsrc_grp_6_max_limit : 6;
+  u32 reserved1 : 2;
+  u32 src_rsrc_grp_7_min_limit : 6;
+  u32 reserved2 : 2;
+  u32 src_rsrc_grp_7_max_limit : 6;
+  u32 reserved3 : 2;
+};
+
+/* Union definition of register */
+union ipa_hwio_def_ipa_src_rsrc_grp_67_rsrc_type_n_u
+{
+  struct ipa_hwio_def_ipa_src_rsrc_grp_67_rsrc_type_n_s def;
+  u32 value;
+};
+
+/*===========================================================================*/
+/*!
+  @brief Bit Field definition of register: IPA_SRC_RSRC_GRP_0123_RSRC_TYPE_CNT_n
+*/
+/*===========================================================================*/
+/* Structure definition of register */
+struct ipa_hwio_def_ipa_src_rsrc_grp_0123_rsrc_type_cnt_n_s
+{
+  u32 src_rsrc_grp_0_cnt : 6;
+  u32 reserved0 : 2;
+  u32 src_rsrc_grp_1_cnt : 6;
+  u32 reserved1 : 2;
+  u32 src_rsrc_grp_2_cnt : 6;
+  u32 reserved2 : 2;
+  u32 src_rsrc_grp_3_cnt : 6;
+  u32 reserved3 : 2;
+};
+
+/* Union definition of register */
+union ipa_hwio_def_ipa_src_rsrc_grp_0123_rsrc_type_cnt_n_u
+{
+  struct ipa_hwio_def_ipa_src_rsrc_grp_0123_rsrc_type_cnt_n_s def;
+  u32 value;
+};
+
+/*===========================================================================*/
+/*!
+  @brief Bit Field definition of register: IPA_SRC_RSRC_GRP_4567_RSRC_TYPE_CNT_n
+*/
+/*===========================================================================*/
+/* Structure definition of register */
+struct ipa_hwio_def_ipa_src_rsrc_grp_4567_rsrc_type_cnt_n_s
+{
+  u32 src_rsrc_grp_4_cnt : 6;
+  u32 reserved0 : 2;
+  u32 src_rsrc_grp_5_cnt : 6;
+  u32 reserved1 : 18;
+};
+
+/* Union definition of register */
+union ipa_hwio_def_ipa_src_rsrc_grp_4567_rsrc_type_cnt_n_u
+{
+  struct ipa_hwio_def_ipa_src_rsrc_grp_4567_rsrc_type_cnt_n_s def;
+  u32 value;
+};
+
+/*===========================================================================*/
+/*!
+  @brief Bit Field definition of register: IPA_SRC_RSRC_TYPE_AMOUNT_n
+*/
+/*===========================================================================*/
+/* Structure definition of register */
+struct ipa_hwio_def_ipa_src_rsrc_type_amount_n_s
+{
+  u32 src_rsrc_type_amount : 6;
+  u32 reserved0 : 26;
+};
+
+/* Union definition of register */
+union ipa_hwio_def_ipa_src_rsrc_type_amount_n_u
+{
+  struct ipa_hwio_def_ipa_src_rsrc_type_amount_n_s def;
+  u32 value;
+};
+
+/*===========================================================================*/
+/*!
+  @brief Bit Field definition of register: IPA_DST_RSRC_GRP_01_RSRC_TYPE_n
+*/
+/*===========================================================================*/
+/* Structure definition of register */
+struct ipa_hwio_def_ipa_dst_rsrc_grp_01_rsrc_type_n_s
+{
+  u32 dst_rsrc_grp_0_min_limit : 6;
+  u32 reserved0 : 2;
+  u32 dst_rsrc_grp_0_max_limit : 6;
+  u32 reserved1 : 2;
+  u32 dst_rsrc_grp_1_min_limit : 6;
+  u32 reserved2 : 2;
+  u32 dst_rsrc_grp_1_max_limit : 6;
+  u32 reserved3 : 2;
+};
+
+/* Union definition of register */
+union ipa_hwio_def_ipa_dst_rsrc_grp_01_rsrc_type_n_u
+{
+  struct ipa_hwio_def_ipa_dst_rsrc_grp_01_rsrc_type_n_s def;
+  u32 value;
+};
+
+/*===========================================================================*/
+/*!
+  @brief Bit Field definition of register: IPA_DST_RSRC_GRP_23_RSRC_TYPE_n
+*/
+/*===========================================================================*/
+/* Structure definition of register */
+struct ipa_hwio_def_ipa_dst_rsrc_grp_23_rsrc_type_n_s
+{
+  u32 dst_rsrc_grp_2_min_limit : 6;
+  u32 reserved0 : 2;
+  u32 dst_rsrc_grp_2_max_limit : 6;
+  u32 reserved1 : 2;
+  u32 dst_rsrc_grp_3_min_limit : 6;
+  u32 reserved2 : 2;
+  u32 dst_rsrc_grp_3_max_limit : 6;
+  u32 reserved3 : 2;
+};
+
+/* Union definition of register */
+union ipa_hwio_def_ipa_dst_rsrc_grp_23_rsrc_type_n_u
+{
+  struct ipa_hwio_def_ipa_dst_rsrc_grp_23_rsrc_type_n_s def;
+  u32 value;
+};
+
+/*===========================================================================*/
+/*!
+  @brief Bit Field definition of register: IPA_DST_RSRC_GRP_45_RSRC_TYPE_n
+*/
+/*===========================================================================*/
+/* Structure definition of register */
+struct ipa_hwio_def_ipa_dst_rsrc_grp_45_rsrc_type_n_s
+{
+  u32 dst_rsrc_grp_4_min_limit : 6;
+  u32 reserved0 : 2;
+  u32 dst_rsrc_grp_4_max_limit : 6;
+  u32 reserved1 : 2;
+  u32 dst_rsrc_grp_5_min_limit : 6;
+  u32 reserved2 : 2;
+  u32 dst_rsrc_grp_5_max_limit : 6;
+  u32 reserved3 : 2;
+};
+
+/* Union definition of register */
+union ipa_hwio_def_ipa_dst_rsrc_grp_45_rsrc_type_n_u
+{
+  struct ipa_hwio_def_ipa_dst_rsrc_grp_45_rsrc_type_n_s def;
+  u32 value;
+};
+
+/*===========================================================================*/
+/*!
+  @brief Bit Field definition of register: IPA_DST_RSRC_GRP_67_RSRC_TYPE_n
+*/
+/*===========================================================================*/
+/* Structure definition of register */
+struct ipa_hwio_def_ipa_dst_rsrc_grp_67_rsrc_type_n_s
+{
+  u32 dst_rsrc_grp_6_min_limit : 6;
+  u32 reserved0 : 2;
+  u32 dst_rsrc_grp_6_max_limit : 6;
+  u32 reserved1 : 18;
+};
+
+/* Union definition of register */
+union ipa_hwio_def_ipa_dst_rsrc_grp_67_rsrc_type_n_u
+{
+  struct ipa_hwio_def_ipa_dst_rsrc_grp_67_rsrc_type_n_s def;
+  u32 value;
+};
+
+/*===========================================================================*/
+/*!
+  @brief Bit Field definition of register: IPA_DST_RSRC_GRP_0123_RSRC_TYPE_CNT_n
+*/
+/*===========================================================================*/
+/* Structure definition of register */
+struct ipa_hwio_def_ipa_dst_rsrc_grp_0123_rsrc_type_cnt_n_s
+{
+  u32 dst_rsrc_grp_0_cnt : 6;
+  u32 reserved0 : 2;
+  u32 dst_rsrc_grp_1_cnt : 6;
+  u32 reserved1 : 2;
+  u32 dst_rsrc_grp_2_cnt : 6;
+  u32 reserved2 : 2;
+  u32 dst_rsrc_grp_3_cnt : 6;
+  u32 reserved3 : 2;
+};
+
+/* Union definition of register */
+union ipa_hwio_def_ipa_dst_rsrc_grp_0123_rsrc_type_cnt_n_u
+{
+  struct ipa_hwio_def_ipa_dst_rsrc_grp_0123_rsrc_type_cnt_n_s def;
+  u32 value;
+};
+
+/*===========================================================================*/
+/*!
+  @brief Bit Field definition of register: IPA_DST_RSRC_GRP_4567_RSRC_TYPE_CNT_n
+*/
+/*===========================================================================*/
+/* Structure definition of register */
+struct ipa_hwio_def_ipa_dst_rsrc_grp_4567_rsrc_type_cnt_n_s
+{
+  u32 dst_rsrc_grp_4_cnt : 8;
+  u32 dst_rsrc_grp_5_cnt : 8;
+  u32 dst_rsrc_grp_6_cnt : 8;
+  u32 reserved0 : 8;
+};
+
+/* Union definition of register */
+union ipa_hwio_def_ipa_dst_rsrc_grp_4567_rsrc_type_cnt_n_u
+{
+  struct ipa_hwio_def_ipa_dst_rsrc_grp_4567_rsrc_type_cnt_n_s def;
+  u32 value;
+};
+
+/*===========================================================================*/
+/*!
+  @brief Bit Field definition of register: IPA_DST_RSRC_TYPE_AMOUNT_n
+*/
+/*===========================================================================*/
+/* Structure definition of register */
+struct ipa_hwio_def_ipa_dst_rsrc_type_amount_n_s
+{
+  u32 dst_rsrc_type_amount : 6;
+  u32 reserved0 : 26;
+};
+
+/* Union definition of register */
+union ipa_hwio_def_ipa_dst_rsrc_type_amount_n_u
+{
+  struct ipa_hwio_def_ipa_dst_rsrc_type_amount_n_s def;
+  u32 value;
+};
+
+/*===========================================================================*/
+/*!
+  @brief Bit Field definition of register: IPA_RX_CFG
+*/
+/*===========================================================================*/
+/* Structure definition of register */
+struct ipa_hwio_def_ipa_rx_cfg_s
+{
+  u32 cmdq_split_not_wait_data_desc_prior_hdr_push : 1;
+  u32 rx_cmdq_splitter_cmdq_pending_mux_disable : 1;
+  u32 reserved0 : 30;
+};
+
+/* Union definition of register */
+union ipa_hwio_def_ipa_rx_cfg_u
+{
+  struct ipa_hwio_def_ipa_rx_cfg_s def;
+  u32 value;
+};
+
+/*===========================================================================*/
+/*!
+  @brief Bit Field definition of register: IPA_RSRC_GRP_CFG
+*/
+/*===========================================================================*/
+/* Structure definition of register */
+struct ipa_hwio_def_ipa_rsrc_grp_cfg_s
+{
+  u32 src_grp_special_valid : 1;
+  u32 reserved0 : 3;
+  u32 src_grp_special_index : 3;
+  u32 reserved1 : 1;
+  u32 dst_pipe_special_valid : 1;
+  u32 reserved2 : 3;
+  u32 dst_pipe_special_index : 8;
+  u32 dst_grp_special_valid : 1;
+  u32 reserved3 : 3;
+  u32 dst_grp_special_index : 6;
+  u32 reserved4 : 2;
+};
+
+/* Union definition of register */
+union ipa_hwio_def_ipa_rsrc_grp_cfg_u
+{
+  struct ipa_hwio_def_ipa_rsrc_grp_cfg_s def;
+  u32 value;
+};
+
+/*===========================================================================*/
+/*!
+  @brief Bit Field definition of register: IPA_RSRC_GRP_CFG_EXT
+*/
+/*===========================================================================*/
+/* Structure definition of register */
+struct ipa_hwio_def_ipa_rsrc_grp_cfg_ext_s
+{
+  u32 src_grp_2nd_priority_special_valid : 1;
+  u32 reserved0 : 3;
+  u32 src_grp_2nd_priority_special_index : 3;
+  u32 reserved1 : 25;
+};
+
+/* Union definition of register */
+union ipa_hwio_def_ipa_rsrc_grp_cfg_ext_u
+{
+  struct ipa_hwio_def_ipa_rsrc_grp_cfg_ext_s def;
+  u32 value;
+};
+
+/*===========================================================================*/
+/*!
+  @brief Bit Field definition of register: IPA_AXI_CFG
+*/
+/*===========================================================================*/
+/* Structure definition of register */
+struct ipa_hwio_def_ipa_axi_cfg_s
+{
+  u32 relaxed_ordering_gsi_rd : 1;
+  u32 relaxed_ordering_gsi_wr : 1;
+  u32 relaxed_ordering_ipa_rd : 1;
+  u32 relaxed_ordering_ipa_wr : 1;
+  u32 reserved0 : 28;
+};
+
+/* Union definition of register */
+union ipa_hwio_def_ipa_axi_cfg_u
+{
+  struct ipa_hwio_def_ipa_axi_cfg_s def;
+  u32 value;
+};
+
+/*===========================================================================*/
+/*!
+  @brief Bit Field definition of register: IPA_AGGR_FORCE_CLOSE_n
+*/
+/*===========================================================================*/
+/* Structure definition of register */
+struct ipa_hwio_def_ipa_aggr_force_close_n_s
+{
+  u32 aggr_force_close_pipe_bitmap : 32;
+};
+
+/* Union definition of register */
+union ipa_hwio_def_ipa_aggr_force_close_n_u
+{
+  struct ipa_hwio_def_ipa_aggr_force_close_n_s def;
+  u32 value;
+};
+
+/*===========================================================================*/
+/*!
+  @brief Bit Field definition of register: IPA_STAT_QUOTA_BASE_n
+*/
+/*===========================================================================*/
+/* Structure definition of register */
+struct ipa_hwio_def_ipa_stat_quota_base_n_s
+{
+  u32 base_addr_offset : 3;
+  u32 base_addr : 16;
+  u32 reserved0 : 13;
+};
+
+/* Union definition of register */
+union ipa_hwio_def_ipa_stat_quota_base_n_u
+{
+  struct ipa_hwio_def_ipa_stat_quota_base_n_s def;
+  u32 value;
+};
+
+/*===========================================================================*/
+/*!
+  @brief Bit Field definition of register: IPA_STAT_TETHERING_BASE_n
+*/
+/*===========================================================================*/
+/* Structure definition of register */
+struct ipa_hwio_def_ipa_stat_tethering_base_n_s
+{
+  u32 base_addr_offset : 3;
+  u32 base_addr : 16;
+  u32 reserved0 : 13;
+};
+
+/* Union definition of register */
+union ipa_hwio_def_ipa_stat_tethering_base_n_u
+{
+  struct ipa_hwio_def_ipa_stat_tethering_base_n_s def;
+  u32 value;
+};
+
+/*===========================================================================*/
+/*!
+  @brief Bit Field definition of register: IPA_STAT_DROP_CNT_BASE_n
+*/
+/*===========================================================================*/
+/* Structure definition of register */
+struct ipa_hwio_def_ipa_stat_drop_cnt_base_n_s
+{
+  u32 base_addr_offset : 3;
+  u32 base_addr : 16;
+  u32 reserved0 : 13;
+};
+
+/* Union definition of register */
+union ipa_hwio_def_ipa_stat_drop_cnt_base_n_u
+{
+  struct ipa_hwio_def_ipa_stat_drop_cnt_base_n_s def;
+  u32 value;
+};
+
+/*===========================================================================*/
+/*!
+  @brief Bit Field definition of register: IPA_STAT_FILTER_IPV4_BASE
+*/
+/*===========================================================================*/
+/* Structure definition of register */
+struct ipa_hwio_def_ipa_stat_filter_ipv4_base_s
+{
+  u32 base_addr_offset : 3;
+  u32 base_addr : 16;
+  u32 reserved0 : 13;
+};
+
+/* Union definition of register */
+union ipa_hwio_def_ipa_stat_filter_ipv4_base_u
+{
+  struct ipa_hwio_def_ipa_stat_filter_ipv4_base_s def;
+  u32 value;
+};
+
+/*===========================================================================*/
+/*!
+  @brief Bit Field definition of register: IPA_STAT_FILTER_IPV6_BASE
+*/
+/*===========================================================================*/
+/* Structure definition of register */
+struct ipa_hwio_def_ipa_stat_filter_ipv6_base_s
+{
+  u32 base_addr_offset : 3;
+  u32 base_addr : 16;
+  u32 reserved0 : 13;
+};
+
+/* Union definition of register */
+union ipa_hwio_def_ipa_stat_filter_ipv6_base_u
+{
+  struct ipa_hwio_def_ipa_stat_filter_ipv6_base_s def;
+  u32 value;
+};
+
+/*===========================================================================*/
+/*!
+  @brief Bit Field definition of register: IPA_STAT_ROUTER_IPV4_BASE
+*/
+/*===========================================================================*/
+/* Structure definition of register */
+struct ipa_hwio_def_ipa_stat_router_ipv4_base_s
+{
+  u32 base_addr_offset : 3;
+  u32 base_addr : 16;
+  u32 reserved0 : 13;
+};
+
+/* Union definition of register */
+union ipa_hwio_def_ipa_stat_router_ipv4_base_u
+{
+  struct ipa_hwio_def_ipa_stat_router_ipv4_base_s def;
+  u32 value;
+};
+
+/*===========================================================================*/
+/*!
+  @brief Bit Field definition of register: IPA_STAT_ROUTER_IPV6_BASE
+*/
+/*===========================================================================*/
+/* Structure definition of register */
+struct ipa_hwio_def_ipa_stat_router_ipv6_base_s
+{
+  u32 base_addr_offset : 3;
+  u32 base_addr : 16;
+  u32 reserved0 : 13;
+};
+
+/* Union definition of register */
+union ipa_hwio_def_ipa_stat_router_ipv6_base_u
+{
+  struct ipa_hwio_def_ipa_stat_router_ipv6_base_s def;
+  u32 value;
+};
+
+/*===========================================================================*/
+/*!
+  @brief Bit Field definition of register: IPA_STAT_QUOTA_MASK_EE_n_REG_k
+*/
+/*===========================================================================*/
+/* Structure definition of register */
+struct ipa_hwio_def_ipa_stat_quota_mask_ee_n_reg_k_s
+{
+  u32 pipe_mask : 32;
+};
+
+/* Union definition of register */
+union ipa_hwio_def_ipa_stat_quota_mask_ee_n_reg_k_u
+{
+  struct ipa_hwio_def_ipa_stat_quota_mask_ee_n_reg_k_s def;
+  u32 value;
+};
+
+/*===========================================================================*/
+/*!
+  @brief Bit Field definition of register: IPA_STAT_TETHERING_MASK_EE_n_REG_k
+*/
+/*===========================================================================*/
+/* Structure definition of register */
+struct ipa_hwio_def_ipa_stat_tethering_mask_ee_n_reg_k_s
+{
+  u32 pipe_mask : 32;
+};
+
+/* Union definition of register */
+union ipa_hwio_def_ipa_stat_tethering_mask_ee_n_reg_k_u
+{
+  struct ipa_hwio_def_ipa_stat_tethering_mask_ee_n_reg_k_s def;
+  u32 value;
+};
+
+/*===========================================================================*/
+/*!
+  @brief Bit Field definition of register: IPA_STAT_DROP_CNT_MASK_EE_n_REG_k
+*/
+/*===========================================================================*/
+/* Structure definition of register */
+struct ipa_hwio_def_ipa_stat_drop_cnt_mask_ee_n_reg_k_s
+{
+  u32 pipe_mask : 32;
+};
+
+/* Union definition of register */
+union ipa_hwio_def_ipa_stat_drop_cnt_mask_ee_n_reg_k_u
+{
+  struct ipa_hwio_def_ipa_stat_drop_cnt_mask_ee_n_reg_k_s def;
+  u32 value;
+};
+
+/*===========================================================================*/
+/*!
+  @brief Bit Field definition of register: IPA_NLO_PP_CFG1
+*/
+/*===========================================================================*/
+/* Structure definition of register */
+struct ipa_hwio_def_ipa_nlo_pp_cfg1_s
+{
+  u32 nlo_ack_pp : 8;
+  u32 nlo_data_pp : 8;
+  u32 nlo_status_pp : 8;
+  u32 nlo_ack_max_vp : 8;
+};
+
+/* Union definition of register */
+union ipa_hwio_def_ipa_nlo_pp_cfg1_u
+{
+  struct ipa_hwio_def_ipa_nlo_pp_cfg1_s def;
+  u32 value;
+};
+
+/*===========================================================================*/
+/*!
+  @brief Bit Field definition of register: IPA_NLO_PP_CFG2
+*/
+/*===========================================================================*/
+/* Structure definition of register */
+struct ipa_hwio_def_ipa_nlo_pp_cfg2_s
+{
+  u32 nlo_ack_close_padd : 8;
+  u32 nlo_data_close_padd : 8;
+  u32 nlo_ack_buffer_mode : 1;
+  u32 nlo_data_buffer_mode : 1;
+  u32 nlo_status_buffer_mode : 1;
+  u32 reserved0 : 13;
+};
+
+/* Union definition of register */
+union ipa_hwio_def_ipa_nlo_pp_cfg2_u
+{
+  struct ipa_hwio_def_ipa_nlo_pp_cfg2_s def;
+  u32 value;
+};
+
+/*===========================================================================*/
+/*!
+  @brief Bit Field definition of register: IPA_NLO_MIN_DSM_CFG
+*/
+/*===========================================================================*/
+/* Structure definition of register */
+struct ipa_hwio_def_ipa_nlo_min_dsm_cfg_s
+{
+  u32 nlo_ack_min_dsm_len : 16;
+  u32 nlo_data_min_dsm_len : 16;
+};
+
+/* Union definition of register */
+union ipa_hwio_def_ipa_nlo_min_dsm_cfg_u
+{
+  struct ipa_hwio_def_ipa_nlo_min_dsm_cfg_s def;
+  u32 value;
+};
+
+/*===========================================================================*/
+/*!
+  @brief Bit Field definition of register: IPA_NLO_VP_AGGR_CFG_LSB_n
+*/
+/*===========================================================================*/
+/* Structure definition of register */
+struct ipa_hwio_def_ipa_nlo_vp_aggr_cfg_lsb_n_s
+{
+  u32 vp_pkt_limit : 6;
+  u32 vp_time_limit : 5;
+  u32 vp_byte_limit : 6;
+  u32 vp_hard_byte_limit_en : 1;
+  u32 vp_aggr_gran_sel : 1;
+  u32 reserved0 : 13;
+};
+
+/* Union definition of register */
+union ipa_hwio_def_ipa_nlo_vp_aggr_cfg_lsb_n_u
+{
+  struct ipa_hwio_def_ipa_nlo_vp_aggr_cfg_lsb_n_s def;
+  u32 value;
+};
+
+/*===========================================================================*/
+/*!
+  @brief Bit Field definition of register: IPA_NLO_VP_LIMIT_CFG_n
+*/
+/*===========================================================================*/
+/* Structure definition of register */
+struct ipa_hwio_def_ipa_nlo_vp_limit_cfg_n_s
+{
+  u32 lower_size : 16;
+  u32 upper_size : 16;
+};
+
+/* Union definition of register */
+union ipa_hwio_def_ipa_nlo_vp_limit_cfg_n_u
+{
+  struct ipa_hwio_def_ipa_nlo_vp_limit_cfg_n_s def;
+  u32 value;
+};
+
+/*===========================================================================*/
+/*!
+  @brief Bit Field definition of register: IPA_NLO_VP_FLUSH_REQ
+*/
+/*===========================================================================*/
+/* Structure definition of register */
+struct ipa_hwio_def_ipa_nlo_vp_flush_req_s
+{
+  u32 vp_flush_pp_indx : 8;
+  u32 reserved0 : 8;
+  u32 vp_flush_vp_indx : 8;
+  u32 reserved1 : 7;
+  u32 vp_flush_req : 1;
+};
+
+/* Union definition of register */
+union ipa_hwio_def_ipa_nlo_vp_flush_req_u
+{
+  struct ipa_hwio_def_ipa_nlo_vp_flush_req_s def;
+  u32 value;
+};
+
+/*===========================================================================*/
+/*!
+  @brief Bit Field definition of register: IPA_NLO_VP_FLUSH_COOKIE
+*/
+/*===========================================================================*/
+/* Structure definition of register */
+struct ipa_hwio_def_ipa_nlo_vp_flush_cookie_s
+{
+  u32 vp_flush_cookie : 32;
+};
+
+/* Union definition of register */
+union ipa_hwio_def_ipa_nlo_vp_flush_cookie_u
+{
+  struct ipa_hwio_def_ipa_nlo_vp_flush_cookie_s def;
+  u32 value;
+};
+
+/*===========================================================================*/
+/*!
+  @brief Bit Field definition of register: IPA_NLO_VP_FLUSH_ACK
+*/
+/*===========================================================================*/
+/* Structure definition of register */
+struct ipa_hwio_def_ipa_nlo_vp_flush_ack_s
+{
+  u32 vp_flush_ack : 1;
+  u32 reserved0 : 31;
+};
+
+/* Union definition of register */
+union ipa_hwio_def_ipa_nlo_vp_flush_ack_u
+{
+  struct ipa_hwio_def_ipa_nlo_vp_flush_ack_s def;
+  u32 value;
+};
+
+/*===========================================================================*/
+/*!
+  @brief Bit Field definition of register: IPA_NLO_VP_DSM_OPEN
+*/
+/*===========================================================================*/
+/* Structure definition of register */
+struct ipa_hwio_def_ipa_nlo_vp_dsm_open_s
+{
+  u32 vp_dsm_open : 32;
+};
+
+/* Union definition of register */
+union ipa_hwio_def_ipa_nlo_vp_dsm_open_u
+{
+  struct ipa_hwio_def_ipa_nlo_vp_dsm_open_s def;
+  u32 value;
+};
+
+/*===========================================================================*/
+/*!
+  @brief Bit Field definition of register: IPA_NLO_VP_QBAP_OPEN
+*/
+/*===========================================================================*/
+/* Structure definition of register */
+struct ipa_hwio_def_ipa_nlo_vp_qbap_open_s
+{
+  u32 vp_qbap_open : 32;
+};
+
+/* Union definition of register */
+union ipa_hwio_def_ipa_nlo_vp_qbap_open_u
+{
+  struct ipa_hwio_def_ipa_nlo_vp_qbap_open_s def;
+  u32 value;
+};
+
+/*===========================================================================*/
+/*!
+  @brief Bit Field definition of register: IPA_COAL_MASTER_CFG
+*/
+/*===========================================================================*/
+/* Structure definition of register */
+struct ipa_hwio_def_ipa_coal_master_cfg_s
+{
+  u32 coal_force_to_default : 1;
+  u32 coal_enhanced_ipv4_id_en : 1;
+  u32 reserved0 : 30;
+};
+
+/* Union definition of register */
+union ipa_hwio_def_ipa_coal_master_cfg_u
+{
+  struct ipa_hwio_def_ipa_coal_master_cfg_s def;
+  u32 value;
+};
+
+/*===========================================================================*/
+/*!
+  @brief Bit Field definition of register: IPA_COAL_EVICT_LRU
+*/
+/*===========================================================================*/
+/* Structure definition of register */
+struct ipa_hwio_def_ipa_coal_evict_lru_s
+{
+  u32 coal_eviction_en : 1;
+  u32 coal_vp_lru_thrshld : 5;
+  u32 reserved0 : 26;
+};
+
+/* Union definition of register */
+union ipa_hwio_def_ipa_coal_evict_lru_u
+{
+  struct ipa_hwio_def_ipa_coal_evict_lru_s def;
+  u32 value;
+};
+
+/*===========================================================================*/
+/*!
+  @brief Bit Field definition of register: IPA_COAL_QMAP_CFG
+*/
+/*===========================================================================*/
+/* Structure definition of register */
+struct ipa_hwio_def_ipa_coal_qmap_cfg_s
+{
+  u32 mux_id_byte_sel : 2;
+  u32 reserved0 : 30;
+};
+
+/* Union definition of register */
+union ipa_hwio_def_ipa_coal_qmap_cfg_u
+{
+  struct ipa_hwio_def_ipa_coal_qmap_cfg_s def;
+  u32 value;
+};
+
+/*===========================================================================*/
+/*!
+  @brief Bit Field definition of register: IPA_SNIFFER_QMB_SEL
+*/
+/*===========================================================================*/
+/* Structure definition of register */
+struct ipa_hwio_def_ipa_sniffer_qmb_sel_s
+{
+  u32 snif_qmb_sel : 1;
+  u32 reserved0 : 31;
+};
+
+/* Union definition of register */
+union ipa_hwio_def_ipa_sniffer_qmb_sel_u
+{
+  struct ipa_hwio_def_ipa_sniffer_qmb_sel_s def;
+  u32 value;
+};
+
+/*===========================================================================*/
+/*!
+  @brief Bit Field definition of register: IPA_ULSO_CFG_IP_ID_MAX_VALUE_n
+*/
+/*===========================================================================*/
+/* Structure definition of register */
+struct ipa_hwio_def_ipa_ulso_cfg_ip_id_max_value_n_s
+{
+  u32 ip_id_max_value : 16;
+  u32 reserved0 : 16;
+};
+
+/* Union definition of register */
+union ipa_hwio_def_ipa_ulso_cfg_ip_id_max_value_n_u
+{
+  struct ipa_hwio_def_ipa_ulso_cfg_ip_id_max_value_n_s def;
+  u32 value;
+};
+
+/*===========================================================================*/
+/*!
+  @brief Bit Field definition of register: IPA_ULSO_CFG_IP_ID_MIN_VALUE_n
+*/
+/*===========================================================================*/
+/* Structure definition of register */
+struct ipa_hwio_def_ipa_ulso_cfg_ip_id_min_value_n_s
+{
+  u32 ip_id_min_value : 16;
+  u32 reserved0 : 16;
+};
+
+/* Union definition of register */
+union ipa_hwio_def_ipa_ulso_cfg_ip_id_min_value_n_u
+{
+  struct ipa_hwio_def_ipa_ulso_cfg_ip_id_min_value_n_s def;
+  u32 value;
+};
+
+/*===========================================================================*/
+/*!
+  @brief Bit Field definition of register: IPA_ENDP_INIT_CTRL_n
+*/
+/*===========================================================================*/
+/* Structure definition of register */
+struct ipa_hwio_def_ipa_endp_init_ctrl_n_s
+{
+  u32 reserved0 : 1;
+  u32 endp_delay : 1;
+  u32 reserved1 : 30;
+};
+
+/* Union definition of register */
+union ipa_hwio_def_ipa_endp_init_ctrl_n_u
+{
+  struct ipa_hwio_def_ipa_endp_init_ctrl_n_s def;
+  u32 value;
+};
+
+/*===========================================================================*/
+/*!
+  @brief Bit Field definition of register: IPA_ENDP_INIT_CTRL_SCND_n
+*/
+/*===========================================================================*/
+/* Structure definition of register */
+struct ipa_hwio_def_ipa_endp_init_ctrl_scnd_n_s
+{
+  u32 reserved0 : 1;
+  u32 endp_delay : 1;
+  u32 reserved1 : 30;
+};
+
+/* Union definition of register */
+union ipa_hwio_def_ipa_endp_init_ctrl_scnd_n_u
+{
+  struct ipa_hwio_def_ipa_endp_init_ctrl_scnd_n_s def;
+  u32 value;
+};
+
+/*===========================================================================*/
+/*!
+  @brief Bit Field definition of register: IPA_ENDP_INIT_CFG_n
+*/
+/*===========================================================================*/
+/* Structure definition of register */
+struct ipa_hwio_def_ipa_endp_init_cfg_n_s
+{
+  u32 frag_offload_en : 1;
+  u32 cs_offload_en : 2;
+  u32 cs_metadata_hdr_offset : 4;
+  u32 reserved0 : 1;
+  u32 gen_qmb_master_sel : 1;
+  u32 reserved1 : 23;
+};
+
+/* Union definition of register */
+union ipa_hwio_def_ipa_endp_init_cfg_n_u
+{
+  struct ipa_hwio_def_ipa_endp_init_cfg_n_s def;
+  u32 value;
+};
+
+/*===========================================================================*/
+/*!
+  @brief Bit Field definition of register: IPA_ENDP_INIT_NAT_n
+*/
+/*===========================================================================*/
+/* Structure definition of register */
+struct ipa_hwio_def_ipa_endp_init_nat_n_s
+{
+  u32 nat_en : 2;
+  u32 reserved0 : 30;
+};
+
+/* Union definition of register */
+union ipa_hwio_def_ipa_endp_init_nat_n_u
+{
+  struct ipa_hwio_def_ipa_endp_init_nat_n_s def;
+  u32 value;
+};
+
+/*===========================================================================*/
+/*!
+  @brief Bit Field definition of register: IPA_ENDP_INIT_HDR_n
+*/
+/*===========================================================================*/
+/* Structure definition of register */
+struct ipa_hwio_def_ipa_endp_init_hdr_n_s
+{
+  u32 hdr_len : 6;
+  u32 hdr_ofst_metadata_valid : 1;
+  u32 hdr_ofst_metadata : 6;
+  u32 hdr_additional_const_len : 6;
+  u32 hdr_ofst_pkt_size_valid : 1;
+  u32 hdr_ofst_pkt_size : 6;
+  u32 reserved0 : 1;
+  u32 hdr_len_inc_deagg_hdr : 1;
+  u32 hdr_len_msb : 2;
+  u32 hdr_ofst_metadata_msb : 2;
+};
+
+/* Union definition of register */
+union ipa_hwio_def_ipa_endp_init_hdr_n_u
+{
+  struct ipa_hwio_def_ipa_endp_init_hdr_n_s def;
+  u32 value;
+};
+
+/*===========================================================================*/
+/*!
+  @brief Bit Field definition of register: IPA_ENDP_INIT_HDR_EXT_n
+*/
+/*===========================================================================*/
+/* Structure definition of register */
+struct ipa_hwio_def_ipa_endp_init_hdr_ext_n_s
+{
+  u32 hdr_endianess : 1;
+  u32 hdr_total_len_or_pad_valid : 1;
+  u32 hdr_total_len_or_pad : 1;
+  u32 hdr_payload_len_inc_padding : 1;
+  u32 hdr_total_len_or_pad_offset : 6;
+  u32 hdr_pad_to_alignment : 4;
+  u32 reserved0 : 2;
+  u32 hdr_total_len_or_pad_offset_msb : 2;
+  u32 hdr_ofst_pkt_size_msb : 2;
+  u32 hdr_additional_const_len_msb : 2;
+  u32 hdr_bytes_to_remove_valid : 1;
+  u32 reserved1 : 1;
+  u32 hdr_bytes_to_remove : 8;
+};
+
+/* Union definition of register */
+union ipa_hwio_def_ipa_endp_init_hdr_ext_n_u
+{
+  struct ipa_hwio_def_ipa_endp_init_hdr_ext_n_s def;
+  u32 value;
+};
+
+/*===========================================================================*/
+/*!
+  @brief Bit Field definition of register: IPA_ENDP_INIT_HDR_METADATA_MASK_n
+*/
+/*===========================================================================*/
+/* Structure definition of register */
+struct ipa_hwio_def_ipa_endp_init_hdr_metadata_mask_n_s
+{
+  u32 metadata_mask : 32;
+};
+
+/* Union definition of register */
+union ipa_hwio_def_ipa_endp_init_hdr_metadata_mask_n_u
+{
+  struct ipa_hwio_def_ipa_endp_init_hdr_metadata_mask_n_s def;
+  u32 value;
+};
+
+/*===========================================================================*/
+/*!
+  @brief Bit Field definition of register: IPA_ENDP_INIT_HDR_METADATA_n
+*/
+/*===========================================================================*/
+/* Structure definition of register */
+struct ipa_hwio_def_ipa_endp_init_hdr_metadata_n_s
+{
+  u32 metadata : 32;
+};
+
+/* Union definition of register */
+union ipa_hwio_def_ipa_endp_init_hdr_metadata_n_u
+{
+  struct ipa_hwio_def_ipa_endp_init_hdr_metadata_n_s def;
+  u32 value;
+};
+
+/*===========================================================================*/
+/*!
+  @brief Bit Field definition of register: IPA_ENDP_INIT_MODE_n
+*/
+/*===========================================================================*/
+/* Structure definition of register */
+struct ipa_hwio_def_ipa_endp_init_mode_n_s
+{
+  u32 mode : 3;
+  u32 bearer_cntx_enable : 1;
+  u32 dest_pipe_index : 8;
+  u32 byte_threshold : 16;
+  u32 pipe_replicate_en : 1;
+  u32 pad_en : 1;
+  u32 drbip_acl_enable : 1;
+  u32 reserved0 : 1;
+};
+
+/* Union definition of register */
+union ipa_hwio_def_ipa_endp_init_mode_n_u
+{
+  struct ipa_hwio_def_ipa_endp_init_mode_n_s def;
+  u32 value;
+};
+
+/*===========================================================================*/
+/*!
+  @brief Bit Field definition of register: IPA_ENDP_INIT_AGGR_n
+*/
+/*===========================================================================*/
+/* Structure definition of register */
+struct ipa_hwio_def_ipa_endp_init_aggr_n_s
+{
+  u32 aggr_en : 2;
+  u32 aggr_type : 3;
+  u32 aggr_byte_limit : 6;
+  u32 reserved0 : 1;
+  u32 aggr_time_limit : 5;
+  u32 aggr_pkt_limit : 6;
+  u32 aggr_sw_eof_active : 1;
+  u32 aggr_force_close : 1;
+  u32 reserved1 : 1;
+  u32 aggr_hard_byte_limit_enable : 1;
+  u32 aggr_gran_sel : 1;
+  u32 reserved2 : 4;
+};
+
+/* Union definition of register */
+union ipa_hwio_def_ipa_endp_init_aggr_n_u
+{
+  struct ipa_hwio_def_ipa_endp_init_aggr_n_s def;
+  u32 value;
+};
+
+/*===========================================================================*/
+/*!
+  @brief Bit Field definition of register: IPA_ENDP_INIT_HOL_BLOCK_EN_n
+*/
+/*===========================================================================*/
+/* Structure definition of register */
+struct ipa_hwio_def_ipa_endp_init_hol_block_en_n_s
+{
+  u32 en : 1;
+  u32 reserved0 : 31;
+};
+
+/* Union definition of register */
+union ipa_hwio_def_ipa_endp_init_hol_block_en_n_u
+{
+  struct ipa_hwio_def_ipa_endp_init_hol_block_en_n_s def;
+  u32 value;
+};
+
+/*===========================================================================*/
+/*!
+  @brief Bit Field definition of register: IPA_ENDP_INIT_HOL_BLOCK_TIMER_n
+*/
+/*===========================================================================*/
+/* Structure definition of register */
+struct ipa_hwio_def_ipa_endp_init_hol_block_timer_n_s
+{
+  u32 time_limit : 5;
+  u32 reserved0 : 3;
+  u32 gran_sel : 2;
+  u32 reserved1 : 22;
+};
+
+/* Union definition of register */
+union ipa_hwio_def_ipa_endp_init_hol_block_timer_n_u
+{
+  struct ipa_hwio_def_ipa_endp_init_hol_block_timer_n_s def;
+  u32 value;
+};
+
+/*===========================================================================*/
+/*!
+  @brief Bit Field definition of register: IPA_ENDP_INIT_DEAGGR_n
+*/
+/*===========================================================================*/
+/* Structure definition of register */
+struct ipa_hwio_def_ipa_endp_init_deaggr_n_s
+{
+  u32 deaggr_hdr_len : 6;
+  u32 syspipe_err_detection : 1;
+  u32 packet_offset_valid : 1;
+  u32 packet_offset_location : 6;
+  u32 ignore_min_pkt_err : 1;
+  u32 reserved0 : 1;
+  u32 max_packet_len : 16;
+};
+
+/* Union definition of register */
+union ipa_hwio_def_ipa_endp_init_deaggr_n_u
+{
+  struct ipa_hwio_def_ipa_endp_init_deaggr_n_s def;
+  u32 value;
+};
+
+/*===========================================================================*/
+/*!
+  @brief Bit Field definition of register: IPA_ENDP_INIT_RSRC_GRP_n
+*/
+/*===========================================================================*/
+/* Structure definition of register */
+struct ipa_hwio_def_ipa_endp_init_rsrc_grp_n_s
+{
+  u32 rsrc_grp : 3;
+  u32 reserved0 : 29;
+};
+
+/* Union definition of register */
+union ipa_hwio_def_ipa_endp_init_rsrc_grp_n_u
+{
+  struct ipa_hwio_def_ipa_endp_init_rsrc_grp_n_s def;
+  u32 value;
+};
+
+/*===========================================================================*/
+/*!
+  @brief Bit Field definition of register: IPA_ENDP_INIT_SEQ_n
+*/
+/*===========================================================================*/
+/* Structure definition of register */
+struct ipa_hwio_def_ipa_endp_init_seq_n_s
+{
+  u32 hps_seq_type : 5;
+  u32 reserved0 : 3;
+  u32 dps_seq_type : 5;
+  u32 reserved1 : 19;
+};
+
+/* Union definition of register */
+union ipa_hwio_def_ipa_endp_init_seq_n_u
+{
+  struct ipa_hwio_def_ipa_endp_init_seq_n_s def;
+  u32 value;
+};
+
+/*===========================================================================*/
+/*!
+  @brief Bit Field definition of register: IPA_ENDP_STATUS_n
+*/
+/*===========================================================================*/
+/* Structure definition of register */
+struct ipa_hwio_def_ipa_endp_status_n_s
+{
+  u32 status_en : 1;
+  u32 status_endp : 8;
+  u32 status_pkt_supress : 1;
+  u32 reserved0 : 22;
+};
+
+/* Union definition of register */
+union ipa_hwio_def_ipa_endp_status_n_u
+{
+  struct ipa_hwio_def_ipa_endp_status_n_s def;
+  u32 value;
+};
+
+/*===========================================================================*/
+/*!
+  @brief Bit Field definition of register: IPA_ENDP_SRC_ID_WRITE_n
+*/
+/*===========================================================================*/
+/* Structure definition of register */
+struct ipa_hwio_def_ipa_endp_src_id_write_n_s
+{
+  u32 src_id_write_value : 8;
+  u32 reserved0 : 24;
+};
+
+/* Union definition of register */
+union ipa_hwio_def_ipa_endp_src_id_write_n_u
+{
+  struct ipa_hwio_def_ipa_endp_src_id_write_n_s def;
+  u32 value;
+};
+
+/*===========================================================================*/
+/*!
+  @brief Bit Field definition of register: IPA_ENDP_SRC_ID_READ_n
+*/
+/*===========================================================================*/
+/* Structure definition of register */
+struct ipa_hwio_def_ipa_endp_src_id_read_n_s
+{
+  u32 src_id_read_value : 8;
+  u32 reserved0 : 24;
+};
+
+/* Union definition of register */
+union ipa_hwio_def_ipa_endp_src_id_read_n_u
+{
+  struct ipa_hwio_def_ipa_endp_src_id_read_n_s def;
+  u32 value;
+};
+
+/*===========================================================================*/
+/*!
+  @brief Bit Field definition of register: IPA_ENDP_INIT_CONN_TRACK_n
+*/
+/*===========================================================================*/
+/* Structure definition of register */
+struct ipa_hwio_def_ipa_endp_init_conn_track_n_s
+{
+  u32 conn_track_en : 1;
+  u32 reserved0 : 31;
+};
+
+/* Union definition of register */
+union ipa_hwio_def_ipa_endp_init_conn_track_n_u
+{
+  struct ipa_hwio_def_ipa_endp_init_conn_track_n_s def;
+  u32 value;
+};
+
+/*===========================================================================*/
+/*!
+  @brief Bit Field definition of register: IPA_ENDP_INIT_DRBIP_CFG_n
+*/
+/*===========================================================================*/
+/* Structure definition of register */
+struct ipa_hwio_def_ipa_endp_init_drbip_cfg_n_s
+{
+  u32 data_sectors_for_imm_cmd : 6;
+  u32 reserved0 : 26;
+};
+
+/* Union definition of register */
+union ipa_hwio_def_ipa_endp_init_drbip_cfg_n_u
+{
+  struct ipa_hwio_def_ipa_endp_init_drbip_cfg_n_s def;
+  u32 value;
+};
+
+/*===========================================================================*/
+/*!
+  @brief Bit Field definition of register: IPA_FILTER_CACHE_CFG_n
+*/
+/*===========================================================================*/
+/* Structure definition of register */
+struct ipa_hwio_def_ipa_filter_cache_cfg_n_s
+{
+  u32 filter_cache_msk_src_id : 1;
+  u32 filter_cache_msk_src_ip_add : 1;
+  u32 filter_cache_msk_dst_ip_add : 1;
+  u32 filter_cache_msk_src_port : 1;
+  u32 filter_cache_msk_dst_port : 1;
+  u32 filter_cache_msk_protocol : 1;
+  u32 filter_cache_msk_metadata : 1;
+  u32 reserved0 : 25;
+};
+
+/* Union definition of register */
+union ipa_hwio_def_ipa_filter_cache_cfg_n_u
+{
+  struct ipa_hwio_def_ipa_filter_cache_cfg_n_s def;
+  u32 value;
+};
+
+/*===========================================================================*/
+/*!
+  @brief Bit Field definition of register: IPA_ROUTER_CACHE_CFG_n
+*/
+/*===========================================================================*/
+/* Structure definition of register */
+struct ipa_hwio_def_ipa_router_cache_cfg_n_s
+{
+  u32 router_cache_msk_src_id : 1;
+  u32 router_cache_msk_src_ip_add : 1;
+  u32 router_cache_msk_dst_ip_add : 1;
+  u32 router_cache_msk_src_port : 1;
+  u32 router_cache_msk_dst_port : 1;
+  u32 router_cache_msk_protocol : 1;
+  u32 router_cache_msk_metadata : 1;
+  u32 reserved0 : 25;
+};
+
+/* Union definition of register */
+union ipa_hwio_def_ipa_router_cache_cfg_n_u
+{
+  struct ipa_hwio_def_ipa_router_cache_cfg_n_s def;
+  u32 value;
+};
+
+/*===========================================================================*/
+/*!
+  @brief Bit Field definition of register: IPA_ENDP_YELLOW_RED_MARKER_CFG_n
+*/
+/*===========================================================================*/
+/* Structure definition of register */
+struct ipa_hwio_def_ipa_endp_yellow_red_marker_cfg_n_s
+{
+  u32 reserved0 : 10;
+  u32 ipa_yellow_marker_cfg : 6;
+  u32 reserved1 : 10;
+  u32 ipa_red_marker_cfg : 6;
+};
+
+/* Union definition of register */
+union ipa_hwio_def_ipa_endp_yellow_red_marker_cfg_n_u
+{
+  struct ipa_hwio_def_ipa_endp_yellow_red_marker_cfg_n_s def;
+  u32 value;
+};
+
+/*===========================================================================*/
+/*!
+  @brief Bit Field definition of register: IPA_ENDP_INIT_CTRL_STATUS_n
+*/
+/*===========================================================================*/
+/* Structure definition of register */
+struct ipa_hwio_def_ipa_endp_init_ctrl_status_n_s
+{
+  u32 endp_suspend_status : 1;
+  u32 endp_delay_status : 1;
+  u32 reserved0 : 30;
+};
+
+/* Union definition of register */
+union ipa_hwio_def_ipa_endp_init_ctrl_status_n_u
+{
+  struct ipa_hwio_def_ipa_endp_init_ctrl_status_n_s def;
+  u32 value;
+};
+
+/*===========================================================================*/
+/*!
+  @brief Bit Field definition of register: IPA_ENDP_INIT_PROD_CFG_n
+*/
+/*===========================================================================*/
+/* Structure definition of register */
+struct ipa_hwio_def_ipa_endp_init_prod_cfg_n_s
+{
+  u32 tx_sel : 1;
+  u32 reserved0 : 31;
+};
+
+/* Union definition of register */
+union ipa_hwio_def_ipa_endp_init_prod_cfg_n_u
+{
+  struct ipa_hwio_def_ipa_endp_init_prod_cfg_n_s def;
+  u32 value;
+};
+
+/*===========================================================================*/
+/*!
+  @brief Bit Field definition of register: IPA_ENDP_INIT_ULSO_CFG_n
+*/
+/*===========================================================================*/
+/* Structure definition of register */
+struct ipa_hwio_def_ipa_endp_init_ulso_cfg_n_s
+{
+  u32 ipv4_id_min_max_val_index : 2;
+  u32 reserved0 : 30;
+};
+
+/* Union definition of register */
+union ipa_hwio_def_ipa_endp_init_ulso_cfg_n_u
+{
+  struct ipa_hwio_def_ipa_endp_init_ulso_cfg_n_s def;
+  u32 value;
+};
+
+/*===========================================================================*/
+/*!
+  @brief Bit Field definition of register: IPA_ENDP_INIT_UCP_CFG_n
+*/
+/*===========================================================================*/
+/* Structure definition of register */
+struct ipa_hwio_def_ipa_endp_init_ucp_cfg_n_s
+{
+  u32 ucp_command_id : 16;
+  u32 ucp_trigger_en : 1;
+  u32 reserved0 : 15;
+};
+
+/* Union definition of register */
+union ipa_hwio_def_ipa_endp_init_ucp_cfg_n_u
+{
+  struct ipa_hwio_def_ipa_endp_init_ucp_cfg_n_s def;
+  u32 value;
+};
+
+/*----------------------------------------------------------------------------
+ * MODULE: IPA_VMIDMT
+ *--------------------------------------------------------------------------*/
+
+/*===========================================================================*/
+/*!
+  @brief Bit Field definition of register: IPA_VMIDMT_SCR0
+*/
+/*===========================================================================*/
+/* Structure definition of register */
+struct ipa_hwio_def_ipa_vmidmt_scr0_s
+{
+  u32 clientpd : 1;
+  u32 reserved0 : 1;
+  u32 gfie : 1;
+  u32 reserved1 : 1;
+  u32 gcfgere : 1;
+  u32 gcfgfie : 1;
+  u32 transientcfg : 2;
+  u32 stalld : 1;
+  u32 gse : 1;
+  u32 usfcfg : 1;
+  u32 reserved2 : 5;
+  u32 memattr : 3;
+  u32 reserved3 : 1;
+  u32 mtcfg : 1;
+  u32 smcfcfg : 1;
+  u32 shcfg : 2;
+  u32 racfg : 2;
+  u32 wacfg : 2;
+  u32 nscfg : 2;
+  u32 reserved4 : 2;
+};
+
+/* Union definition of register */
+union ipa_hwio_def_ipa_vmidmt_scr0_u
+{
+  struct ipa_hwio_def_ipa_vmidmt_scr0_s def;
+  u32 value;
+};
+
+/*===========================================================================*/
+/*!
+  @brief Bit Field definition of register: IPA_VMIDMT_SCR1
+*/
+/*===========================================================================*/
+/* Structure definition of register */
+struct ipa_hwio_def_ipa_vmidmt_scr1_s
+{
+  u32 reserved0 : 8;
+  u32 nsnumsmrgo : 6;
+  u32 reserved1 : 10;
+  u32 gasrae : 1;
+  u32 reserved2 : 7;
+};
+
+/* Union definition of register */
+union ipa_hwio_def_ipa_vmidmt_scr1_u
+{
+  struct ipa_hwio_def_ipa_vmidmt_scr1_s def;
+  u32 value;
+};
+
+/*===========================================================================*/
+/*!
+  @brief Bit Field definition of register: IPA_VMIDMT_SCR2
+*/
+/*===========================================================================*/
+/* Structure definition of register */
+struct ipa_hwio_def_ipa_vmidmt_scr2_s
+{
+  u32 bpvmid : 5;
+  u32 reserved0 : 27;
+};
+
+/* Union definition of register */
+union ipa_hwio_def_ipa_vmidmt_scr2_u
+{
+  struct ipa_hwio_def_ipa_vmidmt_scr2_s def;
+  u32 value;
+};
+
+/*===========================================================================*/
+/*!
+  @brief Bit Field definition of register: IPA_VMIDMT_SACR
+*/
+/*===========================================================================*/
+/* Structure definition of register */
+struct ipa_hwio_def_ipa_vmidmt_sacr_s
+{
+  u32 bpreqpriority : 2;
+  u32 reserved0 : 2;
+  u32 bpreqprioritycfg : 1;
+  u32 reserved1 : 23;
+  u32 bprcosh : 1;
+  u32 bprcish : 1;
+  u32 bprcnsh : 1;
+  u32 reserved2 : 1;
+};
+
+/* Union definition of register */
+union ipa_hwio_def_ipa_vmidmt_sacr_u
+{
+  struct ipa_hwio_def_ipa_vmidmt_sacr_s def;
+  u32 value;
+};
+
+/*===========================================================================*/
+/*!
+  @brief Bit Field definition of register: IPA_VMIDMT_SIDR0
+*/
+/*===========================================================================*/
+/* Structure definition of register */
+struct ipa_hwio_def_ipa_vmidmt_sidr0_s
+{
+  u32 numsmrg : 8;
+  u32 reserved0 : 1;
+  u32 numsidb : 4;
+  u32 reserved1 : 14;
+  u32 sms : 1;
+  u32 reserved2 : 3;
+  u32 ses : 1;
+};
+
+/* Union definition of register */
+union ipa_hwio_def_ipa_vmidmt_sidr0_u
+{
+  struct ipa_hwio_def_ipa_vmidmt_sidr0_s def;
+  u32 value;
+};
+
+/*===========================================================================*/
+/*!
+  @brief Bit Field definition of register: IPA_VMIDMT_SIDR1
+*/
+/*===========================================================================*/
+/* Structure definition of register */
+struct ipa_hwio_def_ipa_vmidmt_sidr1_s
+{
+  u32 reserved0 : 8;
+  u32 numssdndx : 4;
+  u32 ssdtp : 1;
+  u32 reserved1 : 2;
+  u32 smcd : 1;
+  u32 reserved2 : 16;
+};
+
+/* Union definition of register */
+union ipa_hwio_def_ipa_vmidmt_sidr1_u
+{
+  struct ipa_hwio_def_ipa_vmidmt_sidr1_s def;
+  u32 value;
+};
+
+/*===========================================================================*/
+/*!
+  @brief Bit Field definition of register: IPA_VMIDMT_SIDR2
+*/
+/*===========================================================================*/
+/* Structure definition of register */
+struct ipa_hwio_def_ipa_vmidmt_sidr2_s
+{
+  u32 ias : 4;
+  u32 oas : 4;
+  u32 reserved0 : 24;
+};
+
+/* Union definition of register */
+union ipa_hwio_def_ipa_vmidmt_sidr2_u
+{
+  struct ipa_hwio_def_ipa_vmidmt_sidr2_s def;
+  u32 value;
+};
+
+/*===========================================================================*/
+/*!
+  @brief Bit Field definition of register: IPA_VMIDMT_SIDR4
+*/
+/*===========================================================================*/
+/* Structure definition of register */
+struct ipa_hwio_def_ipa_vmidmt_sidr4_s
+{
+  u32 step : 16;
+  u32 minor : 12;
+  u32 major : 4;
+};
+
+/* Union definition of register */
+union ipa_hwio_def_ipa_vmidmt_sidr4_u
+{
+  struct ipa_hwio_def_ipa_vmidmt_sidr4_s def;
+  u32 value;
+};
+
+/*===========================================================================*/
+/*!
+  @brief Bit Field definition of register: IPA_VMIDMT_SIDR5
+*/
+/*===========================================================================*/
+/* Structure definition of register */
+struct ipa_hwio_def_ipa_vmidmt_sidr5_s
+{
+  u32 nvmid : 8;
+  u32 qribe : 1;
+  u32 msae : 1;
+  u32 reserved0 : 6;
+  u32 nummsdrb : 8;
+  u32 reserved1 : 8;
+};
+
+/* Union definition of register */
+union ipa_hwio_def_ipa_vmidmt_sidr5_u
+{
+  struct ipa_hwio_def_ipa_vmidmt_sidr5_s def;
+  u32 value;
+};
+
+/*===========================================================================*/
+/*!
+  @brief Bit Field definition of register: IPA_VMIDMT_SIDR7
+*/
+/*===========================================================================*/
+/* Structure definition of register */
+struct ipa_hwio_def_ipa_vmidmt_sidr7_s
+{
+  u32 minor : 4;
+  u32 major : 4;
+  u32 reserved0 : 24;
+};
+
+/* Union definition of register */
+union ipa_hwio_def_ipa_vmidmt_sidr7_u
+{
+  struct ipa_hwio_def_ipa_vmidmt_sidr7_s def;
+  u32 value;
+};
+
+/*===========================================================================*/
+/*!
+  @brief Bit Field definition of register: IPA_VMIDMT_SGFAR0
+*/
+/*===========================================================================*/
+/* Structure definition of register */
+struct ipa_hwio_def_ipa_vmidmt_sgfar0_s
+{
+  u32 sgfea0 : 32;
+};
+
+/* Union definition of register */
+union ipa_hwio_def_ipa_vmidmt_sgfar0_u
+{
+  struct ipa_hwio_def_ipa_vmidmt_sgfar0_s def;
+  u32 value;
+};
+
+/*===========================================================================*/
+/*!
+  @brief Bit Field definition of register: IPA_VMIDMT_SGFAR1
+*/
+/*===========================================================================*/
+/* Structure definition of register */
+struct ipa_hwio_def_ipa_vmidmt_sgfar1_s
+{
+  u32 sgfea1 : 8;
+  u32 reserved0 : 24;
+};
+
+/* Union definition of register */
+union ipa_hwio_def_ipa_vmidmt_sgfar1_u
+{
+  struct ipa_hwio_def_ipa_vmidmt_sgfar1_s def;
+  u32 value;
+};
+
+/*===========================================================================*/
+/*!
+  @brief Bit Field definition of register: IPA_VMIDMT_SGFSR
+*/
+/*===========================================================================*/
+/* Structure definition of register */
+struct ipa_hwio_def_ipa_vmidmt_sgfsr_s
+{
+  u32 reserved0 : 1;
+  u32 usf : 1;
+  u32 smcf : 1;
+  u32 reserved1 : 2;
+  u32 caf : 1;
+  u32 reserved2 : 24;
+  u32 multi_cfg : 1;
+  u32 multi_client : 1;
+};
+
+/* Union definition of register */
+union ipa_hwio_def_ipa_vmidmt_sgfsr_u
+{
+  struct ipa_hwio_def_ipa_vmidmt_sgfsr_s def;
+  u32 value;
+};
+
+/*===========================================================================*/
+/*!
+  @brief Bit Field definition of register: IPA_VMIDMT_SGFSRRESTORE
+*/
+/*===========================================================================*/
+/* Structure definition of register */
+struct ipa_hwio_def_ipa_vmidmt_sgfsrrestore_s
+{
+  u32 reserved0 : 1;
+  u32 usf : 1;
+  u32 smcf : 1;
+  u32 reserved1 : 2;
+  u32 caf : 1;
+  u32 reserved2 : 24;
+  u32 multi_cfg : 1;
+  u32 multi_client : 1;
+};
+
+/* Union definition of register */
+union ipa_hwio_def_ipa_vmidmt_sgfsrrestore_u
+{
+  struct ipa_hwio_def_ipa_vmidmt_sgfsrrestore_s def;
+  u32 value;
+};
+
+/*===========================================================================*/
+/*!
+  @brief Bit Field definition of register: IPA_VMIDMT_SGFSYNDR0
+*/
+/*===========================================================================*/
+/* Structure definition of register */
+struct ipa_hwio_def_ipa_vmidmt_sgfsyndr0_s
+{
+  u32 reserved0 : 1;
+  u32 wnr : 1;
+  u32 reserved1 : 2;
+  u32 nsstate : 1;
+  u32 nsattr : 1;
+  u32 reserved2 : 2;
+  u32 mssselfauth : 1;
+  u32 reserved3 : 23;
+};
+
+/* Union definition of register */
+union ipa_hwio_def_ipa_vmidmt_sgfsyndr0_u
+{
+  struct ipa_hwio_def_ipa_vmidmt_sgfsyndr0_s def;
+  u32 value;
+};
+
+/*===========================================================================*/
+/*!
+  @brief Bit Field definition of register: IPA_VMIDMT_SGFSYNDR1
+*/
+/*===========================================================================*/
+/* Structure definition of register */
+struct ipa_hwio_def_ipa_vmidmt_sgfsyndr1_s
+{
+  u32 streamindex : 8;
+  u32 reserved0 : 8;
+  u32 ssdindex : 8;
+  u32 msdindex : 7;
+  u32 reserved1 : 1;
+};
+
+/* Union definition of register */
+union ipa_hwio_def_ipa_vmidmt_sgfsyndr1_u
+{
+  struct ipa_hwio_def_ipa_vmidmt_sgfsyndr1_s def;
+  u32 value;
+};
+
+/*===========================================================================*/
+/*!
+  @brief Bit Field definition of register: IPA_VMIDMT_SGFSYNDR2
+*/
+/*===========================================================================*/
+/* Structure definition of register */
+struct ipa_hwio_def_ipa_vmidmt_sgfsyndr2_s
+{
+  u32 amid : 8;
+  u32 apid : 5;
+  u32 abid : 3;
+  u32 avmid : 5;
+  u32 reserved0 : 3;
+  u32 atid : 5;
+  u32 reserved1 : 3;
+};
+
+/* Union definition of register */
+union ipa_hwio_def_ipa_vmidmt_sgfsyndr2_u
+{
+  struct ipa_hwio_def_ipa_vmidmt_sgfsyndr2_s def;
+  u32 value;
+};
+
+/*===========================================================================*/
+/*!
+  @brief Bit Field definition of register: IPA_VMIDMT_VMIDMTSCR0
+*/
+/*===========================================================================*/
+/* Structure definition of register */
+struct ipa_hwio_def_ipa_vmidmt_vmidmtscr0_s
+{
+  u32 clkonoffe : 1;
+  u32 reserved0 : 31;
+};
+
+/* Union definition of register */
+union ipa_hwio_def_ipa_vmidmt_vmidmtscr0_u
+{
+  struct ipa_hwio_def_ipa_vmidmt_vmidmtscr0_s def;
+  u32 value;
+};
+
+/*===========================================================================*/
+/*!
+  @brief Bit Field definition of register: IPA_VMIDMT_CR0
+*/
+/*===========================================================================*/
+/* Structure definition of register */
+struct ipa_hwio_def_ipa_vmidmt_cr0_s
+{
+  u32 clientpd : 1;
+  u32 reserved0 : 1;
+  u32 gfie : 1;
+  u32 reserved1 : 1;
+  u32 gcfgere : 1;
+  u32 gcfgfie : 1;
+  u32 transientcfg : 2;
+  u32 stalld : 1;
+  u32 gse : 1;
+  u32 usfcfg : 1;
+  u32 vmidpne : 1;
+  u32 reserved2 : 4;
+  u32 memattr : 3;
+  u32 reserved3 : 1;
+  u32 mtcfg : 1;
+  u32 smcfcfg : 1;
+  u32 shcfg : 2;
+  u32 racfg : 2;
+  u32 wacfg : 2;
+  u32 reserved4 : 4;
+};
+
+/* Union definition of register */
+union ipa_hwio_def_ipa_vmidmt_cr0_u
+{
+  struct ipa_hwio_def_ipa_vmidmt_cr0_s def;
+  u32 value;
+};
+
+/*===========================================================================*/
+/*!
+  @brief Bit Field definition of register: IPA_VMIDMT_CR2
+*/
+/*===========================================================================*/
+/* Structure definition of register */
+struct ipa_hwio_def_ipa_vmidmt_cr2_s
+{
+  u32 bpvmid : 5;
+  u32 reserved0 : 27;
+};
+
+/* Union definition of register */
+union ipa_hwio_def_ipa_vmidmt_cr2_u
+{
+  struct ipa_hwio_def_ipa_vmidmt_cr2_s def;
+  u32 value;
+};
+
+/*===========================================================================*/
+/*!
+  @brief Bit Field definition of register: IPA_VMIDMT_ACR
+*/
+/*===========================================================================*/
+/* Structure definition of register */
+struct ipa_hwio_def_ipa_vmidmt_acr_s
+{
+  u32 bpreqpriority : 2;
+  u32 reserved0 : 2;
+  u32 bpreqprioritycfg : 1;
+  u32 reserved1 : 23;
+  u32 bprcosh : 1;
+  u32 bprcish : 1;
+  u32 bprcnsh : 1;
+  u32 reserved2 : 1;
+};
+
+/* Union definition of register */
+union ipa_hwio_def_ipa_vmidmt_acr_u
+{
+  struct ipa_hwio_def_ipa_vmidmt_acr_s def;
+  u32 value;
+};
+
+/*===========================================================================*/
+/*!
+  @brief Bit Field definition of register: IPA_VMIDMT_IDR0
+*/
+/*===========================================================================*/
+/* Structure definition of register */
+struct ipa_hwio_def_ipa_vmidmt_idr0_s
+{
+  u32 numsmrg : 8;
+  u32 reserved0 : 1;
+  u32 numsidb : 4;
+  u32 reserved1 : 14;
+  u32 sms : 1;
+  u32 reserved2 : 4;
+};
+
+/* Union definition of register */
+union ipa_hwio_def_ipa_vmidmt_idr0_u
+{
+  struct ipa_hwio_def_ipa_vmidmt_idr0_s def;
+  u32 value;
+};
+
+/*===========================================================================*/
+/*!
+  @brief Bit Field definition of register: IPA_VMIDMT_IDR1
+*/
+/*===========================================================================*/
+/* Structure definition of register */
+struct ipa_hwio_def_ipa_vmidmt_idr1_s
+{
+  u32 reserved0 : 8;
+  u32 numssdndx : 4;
+  u32 ssdtp : 1;
+  u32 reserved1 : 2;
+  u32 smcd : 1;
+  u32 reserved2 : 16;
+};
+
+/* Union definition of register */
+union ipa_hwio_def_ipa_vmidmt_idr1_u
+{
+  struct ipa_hwio_def_ipa_vmidmt_idr1_s def;
+  u32 value;
+};
+
+/*===========================================================================*/
+/*!
+  @brief Bit Field definition of register: IPA_VMIDMT_IDR2
+*/
+/*===========================================================================*/
+/* Structure definition of register */
+struct ipa_hwio_def_ipa_vmidmt_idr2_s
+{
+  u32 ias : 4;
+  u32 oas : 4;
+  u32 reserved0 : 24;
+};
+
+/* Union definition of register */
+union ipa_hwio_def_ipa_vmidmt_idr2_u
+{
+  struct ipa_hwio_def_ipa_vmidmt_idr2_s def;
+  u32 value;
+};
+
+/*===========================================================================*/
+/*!
+  @brief Bit Field definition of register: IPA_VMIDMT_IDR4
+*/
+/*===========================================================================*/
+/* Structure definition of register */
+struct ipa_hwio_def_ipa_vmidmt_idr4_s
+{
+  u32 step : 16;
+  u32 minor : 12;
+  u32 major : 4;
+};
+
+/* Union definition of register */
+union ipa_hwio_def_ipa_vmidmt_idr4_u
+{
+  struct ipa_hwio_def_ipa_vmidmt_idr4_s def;
+  u32 value;
+};
+
+/*===========================================================================*/
+/*!
+  @brief Bit Field definition of register: IPA_VMIDMT_IDR5
+*/
+/*===========================================================================*/
+/* Structure definition of register */
+struct ipa_hwio_def_ipa_vmidmt_idr5_s
+{
+  u32 nvmid : 8;
+  u32 qribe : 1;
+  u32 msae : 1;
+  u32 reserved0 : 6;
+  u32 nummsdrb : 8;
+  u32 reserved1 : 8;
+};
+
+/* Union definition of register */
+union ipa_hwio_def_ipa_vmidmt_idr5_u
+{
+  struct ipa_hwio_def_ipa_vmidmt_idr5_s def;
+  u32 value;
+};
+
+/*===========================================================================*/
+/*!
+  @brief Bit Field definition of register: IPA_VMIDMT_IDR7
+*/
+/*===========================================================================*/
+/* Structure definition of register */
+struct ipa_hwio_def_ipa_vmidmt_idr7_s
+{
+  u32 minor : 4;
+  u32 major : 4;
+  u32 reserved0 : 24;
+};
+
+/* Union definition of register */
+union ipa_hwio_def_ipa_vmidmt_idr7_u
+{
+  struct ipa_hwio_def_ipa_vmidmt_idr7_s def;
+  u32 value;
+};
+
+/*===========================================================================*/
+/*!
+  @brief Bit Field definition of register: IPA_VMIDMT_GFAR0
+*/
+/*===========================================================================*/
+/* Structure definition of register */
+struct ipa_hwio_def_ipa_vmidmt_gfar0_s
+{
+  u32 gfea0 : 32;
+};
+
+/* Union definition of register */
+union ipa_hwio_def_ipa_vmidmt_gfar0_u
+{
+  struct ipa_hwio_def_ipa_vmidmt_gfar0_s def;
+  u32 value;
+};
+
+/*===========================================================================*/
+/*!
+  @brief Bit Field definition of register: IPA_VMIDMT_GFAR1
+*/
+/*===========================================================================*/
+/* Structure definition of register */
+struct ipa_hwio_def_ipa_vmidmt_gfar1_s
+{
+  u32 gfea1 : 8;
+  u32 reserved0 : 24;
+};
+
+/* Union definition of register */
+union ipa_hwio_def_ipa_vmidmt_gfar1_u
+{
+  struct ipa_hwio_def_ipa_vmidmt_gfar1_s def;
+  u32 value;
+};
+
+/*===========================================================================*/
+/*!
+  @brief Bit Field definition of register: IPA_VMIDMT_GFSR
+*/
+/*===========================================================================*/
+/* Structure definition of register */
+struct ipa_hwio_def_ipa_vmidmt_gfsr_s
+{
+  u32 reserved0 : 1;
+  u32 usf : 1;
+  u32 smcf : 1;
+  u32 reserved1 : 2;
+  u32 caf : 1;
+  u32 reserved2 : 1;
+  u32 pf : 1;
+  u32 reserved3 : 22;
+  u32 multi_cfg : 1;
+  u32 multi_client : 1;
+};
+
+/* Union definition of register */
+union ipa_hwio_def_ipa_vmidmt_gfsr_u
+{
+  struct ipa_hwio_def_ipa_vmidmt_gfsr_s def;
+  u32 value;
+};
+
+/*===========================================================================*/
+/*!
+  @brief Bit Field definition of register: IPA_VMIDMT_GFSRRESTORE
+*/
+/*===========================================================================*/
+/* Structure definition of register */
+struct ipa_hwio_def_ipa_vmidmt_gfsrrestore_s
+{
+  u32 reserved0 : 1;
+  u32 usf : 1;
+  u32 smcf : 1;
+  u32 reserved1 : 2;
+  u32 caf : 1;
+  u32 reserved2 : 1;
+  u32 pf : 1;
+  u32 reserved3 : 22;
+  u32 multi_cfg : 1;
+  u32 multi_client : 1;
+};
+
+/* Union definition of register */
+union ipa_hwio_def_ipa_vmidmt_gfsrrestore_u
+{
+  struct ipa_hwio_def_ipa_vmidmt_gfsrrestore_s def;
+  u32 value;
+};
+
+/*===========================================================================*/
+/*!
+  @brief Bit Field definition of register: IPA_VMIDMT_GFSYNDR0
+*/
+/*===========================================================================*/
+/* Structure definition of register */
+struct ipa_hwio_def_ipa_vmidmt_gfsyndr0_s
+{
+  u32 reserved0 : 1;
+  u32 wnr : 1;
+  u32 reserved1 : 2;
+  u32 nsstate : 1;
+  u32 nsattr : 1;
+  u32 reserved2 : 2;
+  u32 mssselfauth : 1;
+  u32 reserved3 : 23;
+};
+
+/* Union definition of register */
+union ipa_hwio_def_ipa_vmidmt_gfsyndr0_u
+{
+  struct ipa_hwio_def_ipa_vmidmt_gfsyndr0_s def;
+  u32 value;
+};
+
+/*===========================================================================*/
+/*!
+  @brief Bit Field definition of register: IPA_VMIDMT_GFSYNDR1
+*/
+/*===========================================================================*/
+/* Structure definition of register */
+struct ipa_hwio_def_ipa_vmidmt_gfsyndr1_s
+{
+  u32 streamindex : 8;
+  u32 reserved0 : 8;
+  u32 ssdindex : 8;
+  u32 msdindex : 7;
+  u32 reserved1 : 1;
+};
+
+/* Union definition of register */
+union ipa_hwio_def_ipa_vmidmt_gfsyndr1_u
+{
+  struct ipa_hwio_def_ipa_vmidmt_gfsyndr1_s def;
+  u32 value;
+};
+
+/*===========================================================================*/
+/*!
+  @brief Bit Field definition of register: IPA_VMIDMT_GFSYNDR2
+*/
+/*===========================================================================*/
+/* Structure definition of register */
+struct ipa_hwio_def_ipa_vmidmt_gfsyndr2_s
+{
+  u32 amid : 8;
+  u32 apid : 5;
+  u32 abid : 3;
+  u32 avmid : 5;
+  u32 reserved0 : 3;
+  u32 atid : 5;
+  u32 reserved1 : 3;
+};
+
+/* Union definition of register */
+union ipa_hwio_def_ipa_vmidmt_gfsyndr2_u
+{
+  struct ipa_hwio_def_ipa_vmidmt_gfsyndr2_s def;
+  u32 value;
+};
+
+/*===========================================================================*/
+/*!
+  @brief Bit Field definition of register: IPA_VMIDMT_VMIDMTCR0
+*/
+/*===========================================================================*/
+/* Structure definition of register */
+struct ipa_hwio_def_ipa_vmidmt_vmidmtcr0_s
+{
+  u32 clkonoffe : 1;
+  u32 reserved0 : 31;
+};
+
+/* Union definition of register */
+union ipa_hwio_def_ipa_vmidmt_vmidmtcr0_u
+{
+  struct ipa_hwio_def_ipa_vmidmt_vmidmtcr0_s def;
+  u32 value;
+};
+
+/*===========================================================================*/
+/*!
+  @brief Bit Field definition of register: IPA_VMIDMT_VMIDMTACR
+*/
+/*===========================================================================*/
+/* Structure definition of register */
+struct ipa_hwio_def_ipa_vmidmt_vmidmtacr_s
+{
+  u32 rwe : 32;
+};
+
+/* Union definition of register */
+union ipa_hwio_def_ipa_vmidmt_vmidmtacr_u
+{
+  struct ipa_hwio_def_ipa_vmidmt_vmidmtacr_s def;
+  u32 value;
+};
+
+/*===========================================================================*/
+/*!
+  @brief Bit Field definition of register: IPA_VMIDMT_NSCR0
+*/
+/*===========================================================================*/
+/* Structure definition of register */
+struct ipa_hwio_def_ipa_vmidmt_nscr0_s
+{
+  u32 clientpd : 1;
+  u32 reserved0 : 1;
+  u32 gfie : 1;
+  u32 reserved1 : 1;
+  u32 gcfgere : 1;
+  u32 gcfgfie : 1;
+  u32 transientcfg : 2;
+  u32 stalld : 1;
+  u32 gse : 1;
+  u32 usfcfg : 1;
+  u32 vmidpne : 1;
+  u32 reserved2 : 4;
+  u32 memattr : 3;
+  u32 reserved3 : 1;
+  u32 mtcfg : 1;
+  u32 smcfcfg : 1;
+  u32 shcfg : 2;
+  u32 racfg : 2;
+  u32 wacfg : 2;
+  u32 reserved4 : 4;
+};
+
+/* Union definition of register */
+union ipa_hwio_def_ipa_vmidmt_nscr0_u
+{
+  struct ipa_hwio_def_ipa_vmidmt_nscr0_s def;
+  u32 value;
+};
+
+/*===========================================================================*/
+/*!
+  @brief Bit Field definition of register: IPA_VMIDMT_NSCR2
+*/
+/*===========================================================================*/
+/* Structure definition of register */
+struct ipa_hwio_def_ipa_vmidmt_nscr2_s
+{
+  u32 bpvmid : 5;
+  u32 reserved0 : 27;
+};
+
+/* Union definition of register */
+union ipa_hwio_def_ipa_vmidmt_nscr2_u
+{
+  struct ipa_hwio_def_ipa_vmidmt_nscr2_s def;
+  u32 value;
+};
+
+/*===========================================================================*/
+/*!
+  @brief Bit Field definition of register: IPA_VMIDMT_NSACR
+*/
+/*===========================================================================*/
+/* Structure definition of register */
+struct ipa_hwio_def_ipa_vmidmt_nsacr_s
+{
+  u32 bpreqpriority : 2;
+  u32 reserved0 : 2;
+  u32 bpreqprioritycfg : 1;
+  u32 reserved1 : 23;
+  u32 bprcosh : 1;
+  u32 bprcish : 1;
+  u32 bprcnsh : 1;
+  u32 reserved2 : 1;
+};
+
+/* Union definition of register */
+union ipa_hwio_def_ipa_vmidmt_nsacr_u
+{
+  struct ipa_hwio_def_ipa_vmidmt_nsacr_s def;
+  u32 value;
+};
+
+/*===========================================================================*/
+/*!
+  @brief Bit Field definition of register: IPA_VMIDMT_NSGFAR0
+*/
+/*===========================================================================*/
+/* Structure definition of register */
+struct ipa_hwio_def_ipa_vmidmt_nsgfar0_s
+{
+  u32 gfea0 : 32;
+};
+
+/* Union definition of register */
+union ipa_hwio_def_ipa_vmidmt_nsgfar0_u
+{
+  struct ipa_hwio_def_ipa_vmidmt_nsgfar0_s def;
+  u32 value;
+};
+
+/*===========================================================================*/
+/*!
+  @brief Bit Field definition of register: IPA_VMIDMT_NSGFAR1
+*/
+/*===========================================================================*/
+/* Structure definition of register */
+struct ipa_hwio_def_ipa_vmidmt_nsgfar1_s
+{
+  u32 gfea1 : 8;
+  u32 reserved0 : 24;
+};
+
+/* Union definition of register */
+union ipa_hwio_def_ipa_vmidmt_nsgfar1_u
+{
+  struct ipa_hwio_def_ipa_vmidmt_nsgfar1_s def;
+  u32 value;
+};
+
+/*===========================================================================*/
+/*!
+  @brief Bit Field definition of register: IPA_VMIDMT_NSGFSR
+*/
+/*===========================================================================*/
+/* Structure definition of register */
+struct ipa_hwio_def_ipa_vmidmt_nsgfsr_s
+{
+  u32 reserved0 : 1;
+  u32 usf : 1;
+  u32 smcf : 1;
+  u32 reserved1 : 2;
+  u32 caf : 1;
+  u32 reserved2 : 1;
+  u32 pf : 1;
+  u32 reserved3 : 22;
+  u32 multi_cfg : 1;
+  u32 multi_client : 1;
+};
+
+/* Union definition of register */
+union ipa_hwio_def_ipa_vmidmt_nsgfsr_u
+{
+  struct ipa_hwio_def_ipa_vmidmt_nsgfsr_s def;
+  u32 value;
+};
+
+/*===========================================================================*/
+/*!
+  @brief Bit Field definition of register: IPA_VMIDMT_NSGFSRRESTORE
+*/
+/*===========================================================================*/
+/* Structure definition of register */
+struct ipa_hwio_def_ipa_vmidmt_nsgfsrrestore_s
+{
+  u32 reserved0 : 1;
+  u32 usf : 1;
+  u32 smcf : 1;
+  u32 reserved1 : 2;
+  u32 caf : 1;
+  u32 reserved2 : 1;
+  u32 pf : 1;
+  u32 reserved3 : 22;
+  u32 multi_cfg : 1;
+  u32 multi_client : 1;
+};
+
+/* Union definition of register */
+union ipa_hwio_def_ipa_vmidmt_nsgfsrrestore_u
+{
+  struct ipa_hwio_def_ipa_vmidmt_nsgfsrrestore_s def;
+  u32 value;
+};
+
+/*===========================================================================*/
+/*!
+  @brief Bit Field definition of register: IPA_VMIDMT_NSGFSYNDR0
+*/
+/*===========================================================================*/
+/* Structure definition of register */
+struct ipa_hwio_def_ipa_vmidmt_nsgfsyndr0_s
+{
+  u32 reserved0 : 1;
+  u32 wnr : 1;
+  u32 reserved1 : 2;
+  u32 nsstate : 1;
+  u32 nsattr : 1;
+  u32 reserved2 : 2;
+  u32 mssselfauth : 1;
+  u32 reserved3 : 23;
+};
+
+/* Union definition of register */
+union ipa_hwio_def_ipa_vmidmt_nsgfsyndr0_u
+{
+  struct ipa_hwio_def_ipa_vmidmt_nsgfsyndr0_s def;
+  u32 value;
+};
+
+/*===========================================================================*/
+/*!
+  @brief Bit Field definition of register: IPA_VMIDMT_NSGFSYNDR1
+*/
+/*===========================================================================*/
+/* Structure definition of register */
+struct ipa_hwio_def_ipa_vmidmt_nsgfsyndr1_s
+{
+  u32 streamindex : 8;
+  u32 reserved0 : 8;
+  u32 ssdindex : 8;
+  u32 msdindex : 7;
+  u32 reserved1 : 1;
+};
+
+/* Union definition of register */
+union ipa_hwio_def_ipa_vmidmt_nsgfsyndr1_u
+{
+  struct ipa_hwio_def_ipa_vmidmt_nsgfsyndr1_s def;
+  u32 value;
+};
+
+/*===========================================================================*/
+/*!
+  @brief Bit Field definition of register: IPA_VMIDMT_NSGFSYNDR2
+*/
+/*===========================================================================*/
+/* Structure definition of register */
+struct ipa_hwio_def_ipa_vmidmt_nsgfsyndr2_s
+{
+  u32 amid : 8;
+  u32 apid : 5;
+  u32 abid : 3;
+  u32 avmid : 5;
+  u32 reserved0 : 3;
+  u32 atid : 5;
+  u32 reserved1 : 3;
+};
+
+/* Union definition of register */
+union ipa_hwio_def_ipa_vmidmt_nsgfsyndr2_u
+{
+  struct ipa_hwio_def_ipa_vmidmt_nsgfsyndr2_s def;
+  u32 value;
+};
+
+/*===========================================================================*/
+/*!
+  @brief Bit Field definition of register: IPA_VMIDMT_NSVMIDMTCR0
+*/
+/*===========================================================================*/
+/* Structure definition of register */
+struct ipa_hwio_def_ipa_vmidmt_nsvmidmtcr0_s
+{
+  u32 clkonoffe : 1;
+  u32 reserved0 : 31;
+};
+
+/* Union definition of register */
+union ipa_hwio_def_ipa_vmidmt_nsvmidmtcr0_u
+{
+  struct ipa_hwio_def_ipa_vmidmt_nsvmidmtcr0_s def;
+  u32 value;
+};
+
+/*===========================================================================*/
+/*!
+  @brief Bit Field definition of register: IPA_VMIDMT_SSDR0
+*/
+/*===========================================================================*/
+/* Structure definition of register */
+struct ipa_hwio_def_ipa_vmidmt_ssdr0_s
+{
+  u32 rwe : 32;
+};
+
+/* Union definition of register */
+union ipa_hwio_def_ipa_vmidmt_ssdr0_u
+{
+  struct ipa_hwio_def_ipa_vmidmt_ssdr0_s def;
+  u32 value;
+};
+
+/*===========================================================================*/
+/*!
+  @brief Bit Field definition of register: IPA_VMIDMT_SSDR1
+*/
+/*===========================================================================*/
+/* Structure definition of register */
+struct ipa_hwio_def_ipa_vmidmt_ssdr1_s
+{
+  u32 rwe : 32;
+};
+
+/* Union definition of register */
+union ipa_hwio_def_ipa_vmidmt_ssdr1_u
+{
+  struct ipa_hwio_def_ipa_vmidmt_ssdr1_s def;
+  u32 value;
+};
+
+/*===========================================================================*/
+/*!
+  @brief Bit Field definition of register: IPA_VMIDMT_SSDR2
+*/
+/*===========================================================================*/
+/* Structure definition of register */
+struct ipa_hwio_def_ipa_vmidmt_ssdr2_s
+{
+  u32 rwe : 32;
+};
+
+/* Union definition of register */
+union ipa_hwio_def_ipa_vmidmt_ssdr2_u
+{
+  struct ipa_hwio_def_ipa_vmidmt_ssdr2_s def;
+  u32 value;
+};
+
+/*===========================================================================*/
+/*!
+  @brief Bit Field definition of register: IPA_VMIDMT_SSDR3
+*/
+/*===========================================================================*/
+/* Structure definition of register */
+struct ipa_hwio_def_ipa_vmidmt_ssdr3_s
+{
+  u32 rwe : 32;
+};
+
+/* Union definition of register */
+union ipa_hwio_def_ipa_vmidmt_ssdr3_u
+{
+  struct ipa_hwio_def_ipa_vmidmt_ssdr3_s def;
+  u32 value;
+};
+
+/*===========================================================================*/
+/*!
+  @brief Bit Field definition of register: IPA_VMIDMT_MSDR0
+*/
+/*===========================================================================*/
+/* Structure definition of register */
+struct ipa_hwio_def_ipa_vmidmt_msdr0_s
+{
+  u32 rwe : 32;
+};
+
+/* Union definition of register */
+union ipa_hwio_def_ipa_vmidmt_msdr0_u
+{
+  struct ipa_hwio_def_ipa_vmidmt_msdr0_s def;
+  u32 value;
+};
+
+/*===========================================================================*/
+/*!
+  @brief Bit Field definition of register: IPA_VMIDMT_MSDR1
+*/
+/*===========================================================================*/
+/* Structure definition of register */
+struct ipa_hwio_def_ipa_vmidmt_msdr1_s
+{
+  u32 rwe : 32;
+};
+
+/* Union definition of register */
+union ipa_hwio_def_ipa_vmidmt_msdr1_u
+{
+  struct ipa_hwio_def_ipa_vmidmt_msdr1_s def;
+  u32 value;
+};
+
+/*===========================================================================*/
+/*!
+  @brief Bit Field definition of register: IPA_VMIDMT_MSDR2
+*/
+/*===========================================================================*/
+/* Structure definition of register */
+struct ipa_hwio_def_ipa_vmidmt_msdr2_s
+{
+  u32 rwe : 32;
+};
+
+/* Union definition of register */
+union ipa_hwio_def_ipa_vmidmt_msdr2_u
+{
+  struct ipa_hwio_def_ipa_vmidmt_msdr2_s def;
+  u32 value;
+};
+
+/*===========================================================================*/
+/*!
+  @brief Bit Field definition of register: IPA_VMIDMT_MSDR3
+*/
+/*===========================================================================*/
+/* Structure definition of register */
+struct ipa_hwio_def_ipa_vmidmt_msdr3_s
+{
+  u32 rwe : 32;
+};
+
+/* Union definition of register */
+union ipa_hwio_def_ipa_vmidmt_msdr3_u
+{
+  struct ipa_hwio_def_ipa_vmidmt_msdr3_s def;
+  u32 value;
+};
+
+/*===========================================================================*/
+/*!
+  @brief Bit Field definition of register: IPA_VMIDMT_MCR
+*/
+/*===========================================================================*/
+/* Structure definition of register */
+struct ipa_hwio_def_ipa_vmidmt_mcr_s
+{
+  u32 bpsmsacfg : 1;
+  u32 bpmsacfg : 1;
+  u32 clkonoffe : 1;
+  u32 reserved0 : 29;
+};
+
+/* Union definition of register */
+union ipa_hwio_def_ipa_vmidmt_mcr_u
+{
+  struct ipa_hwio_def_ipa_vmidmt_mcr_s def;
+  u32 value;
+};
+
+/*===========================================================================*/
+/*!
+  @brief Bit Field definition of register: IPA_VMIDMT_S2VRn
+*/
+/*===========================================================================*/
+/* Structure definition of register */
+struct ipa_hwio_def_ipa_vmidmt_s2vrn_s
+{
+  u32 vmid : 5;
+  u32 reserved0 : 3;
+  u32 shcfg : 2;
+  u32 reserved1 : 1;
+  u32 mtcfg : 1;
+  u32 memattr : 3;
+  u32 reserved2 : 1;
+  u32 type : 2;
+  u32 nscfg : 2;
+  u32 racfg : 2;
+  u32 wacfg : 2;
+  u32 reserved3 : 4;
+  u32 transientcfg : 2;
+  u32 reserved4 : 2;
+};
+
+/* Union definition of register */
+union ipa_hwio_def_ipa_vmidmt_s2vrn_u
+{
+  struct ipa_hwio_def_ipa_vmidmt_s2vrn_s def;
+  u32 value;
+};
+
+/*===========================================================================*/
+/*!
+  @brief Bit Field definition of register: IPA_VMIDMT_AS2VRn
+*/
+/*===========================================================================*/
+/* Structure definition of register */
+struct ipa_hwio_def_ipa_vmidmt_as2vrn_s
+{
+  u32 reqpriority : 2;
+  u32 reserved0 : 2;
+  u32 reqprioritycfg : 1;
+  u32 reserved1 : 23;
+  u32 rcosh : 1;
+  u32 rcish : 1;
+  u32 rcnsh : 1;
+  u32 reserved2 : 1;
+};
+
+/* Union definition of register */
+union ipa_hwio_def_ipa_vmidmt_as2vrn_u
+{
+  struct ipa_hwio_def_ipa_vmidmt_as2vrn_s def;
+  u32 value;
+};
+
+/*===========================================================================*/
+/*!
+  @brief Bit Field definition of register: IPA_VMIDMT_SMRn
+*/
+/*===========================================================================*/
+/* Structure definition of register */
+struct ipa_hwio_def_ipa_vmidmt_smrn_s
+{
+  u32 id : 8;
+  u32 reserved0 : 8;
+  u32 mask : 8;
+  u32 reserved1 : 7;
+  u32 valid : 1;
+};
+
+/* Union definition of register */
+union ipa_hwio_def_ipa_vmidmt_smrn_u
+{
+  struct ipa_hwio_def_ipa_vmidmt_smrn_s def;
+  u32 value;
+};
+
+/*----------------------------------------------------------------------------
+ * MODULE: IPA_0_GSI_TOP
+ *--------------------------------------------------------------------------*/
+
+/*----------------------------------------------------------------------------
+ * MODULE: IPA_GSI_TOP_GSI
+ *--------------------------------------------------------------------------*/
+
+/*===========================================================================*/
+/*!
+  @brief Bit Field definition of register: IPA_GSI_TOP_GSI_CFG
+*/
+/*===========================================================================*/
+/* Structure definition of register */
+struct ipa_hwio_def_ipa_gsi_top_gsi_cfg_s
+{
+  u32 gsi_enable : 1;
+  u32 mcs_enable : 1;
+  u32 double_mcs_clk_freq : 1;
+  u32 uc_is_mcs : 1;
+  u32 gsi_pwr_clps : 1;
+  u32 bp_mtrix_disable : 1;
+  u32 reserved0 : 2;
+  u32 sleep_clk_div : 4;
+  u32 reserved1 : 20;
+};
+
+/* Union definition of register */
+union ipa_hwio_def_ipa_gsi_top_gsi_cfg_u
+{
+  struct ipa_hwio_def_ipa_gsi_top_gsi_cfg_s def;
+  u32 value;
+};
+
+/*===========================================================================*/
+/*!
+  @brief Bit Field definition of register: IPA_GSI_TOP_GSI_MANAGER_MCS_CODE_VER
+*/
+/*===========================================================================*/
+/* Structure definition of register */
+struct ipa_hwio_def_ipa_gsi_top_gsi_manager_mcs_code_ver_s
+{
+  u32 ver : 32;
+};
+
+/* Union definition of register */
+union ipa_hwio_def_ipa_gsi_top_gsi_manager_mcs_code_ver_u
+{
+  struct ipa_hwio_def_ipa_gsi_top_gsi_manager_mcs_code_ver_s def;
+  u32 value;
+};
+
+/*===========================================================================*/
+/*!
+  @brief Bit Field definition of register: IPA_GSI_TOP_GSI_ZEROS
+*/
+/*===========================================================================*/
+/* Structure definition of register */
+struct ipa_hwio_def_ipa_gsi_top_gsi_zeros_s
+{
+  u32 zeros : 32;
+};
+
+/* Union definition of register */
+union ipa_hwio_def_ipa_gsi_top_gsi_zeros_u
+{
+  struct ipa_hwio_def_ipa_gsi_top_gsi_zeros_s def;
+  u32 value;
+};
+
+/*===========================================================================*/
+/*!
+  @brief Bit Field definition of register: IPA_GSI_TOP_GSI_PERIPH_BASE_ADDR_LSB
+*/
+/*===========================================================================*/
+/* Structure definition of register */
+struct ipa_hwio_def_ipa_gsi_top_gsi_periph_base_addr_lsb_s
+{
+  u32 base_addr : 32;
+};
+
+/* Union definition of register */
+union ipa_hwio_def_ipa_gsi_top_gsi_periph_base_addr_lsb_u
+{
+  struct ipa_hwio_def_ipa_gsi_top_gsi_periph_base_addr_lsb_s def;
+  u32 value;
+};
+
+/*===========================================================================*/
+/*!
+  @brief Bit Field definition of register: IPA_GSI_TOP_GSI_PERIPH_BASE_ADDR_MSB
+*/
+/*===========================================================================*/
+/* Structure definition of register */
+struct ipa_hwio_def_ipa_gsi_top_gsi_periph_base_addr_msb_s
+{
+  u32 base_addr : 32;
+};
+
+/* Union definition of register */
+union ipa_hwio_def_ipa_gsi_top_gsi_periph_base_addr_msb_u
+{
+  struct ipa_hwio_def_ipa_gsi_top_gsi_periph_base_addr_msb_s def;
+  u32 value;
+};
+
+/*===========================================================================*/
+/*!
+  @brief Bit Field definition of register: IPA_GSI_TOP_GSI_CGC_CTRL
+*/
+/*===========================================================================*/
+/* Structure definition of register */
+struct ipa_hwio_def_ipa_gsi_top_gsi_cgc_ctrl_s
+{
+  u32 region_1_hw_cgc_en : 1;
+  u32 region_2_hw_cgc_en : 1;
+  u32 region_3_hw_cgc_en : 1;
+  u32 region_4_hw_cgc_en : 1;
+  u32 region_5_hw_cgc_en : 1;
+  u32 region_6_hw_cgc_en : 1;
+  u32 region_7_hw_cgc_en : 1;
+  u32 region_8_hw_cgc_en : 1;
+  u32 region_9_hw_cgc_en : 1;
+  u32 region_10_hw_cgc_en : 1;
+  u32 region_11_hw_cgc_en : 1;
+  u32 region_12_hw_cgc_en : 1;
+  u32 region_13_hw_cgc_en : 1;
+  u32 region_14_hw_cgc_en : 1;
+  u32 region_15_hw_cgc_en : 1;
+  u32 region_16_hw_cgc_en : 1;
+  u32 reserved0 : 16;
+};
+
+/* Union definition of register */
+union ipa_hwio_def_ipa_gsi_top_gsi_cgc_ctrl_u
+{
+  struct ipa_hwio_def_ipa_gsi_top_gsi_cgc_ctrl_s def;
+  u32 value;
+};
+
+/*===========================================================================*/
+/*!
+  @brief Bit Field definition of register: IPA_GSI_TOP_GSI_MOQA_CFG
+*/
+/*===========================================================================*/
+/* Structure definition of register */
+struct ipa_hwio_def_ipa_gsi_top_gsi_moqa_cfg_s
+{
+  u32 client_req_prio : 8;
+  u32 client_oord : 8;
+  u32 client_oowr : 8;
+  u32 reserved0 : 8;
+};
+
+/* Union definition of register */
+union ipa_hwio_def_ipa_gsi_top_gsi_moqa_cfg_u
+{
+  struct ipa_hwio_def_ipa_gsi_top_gsi_moqa_cfg_s def;
+  u32 value;
+};
+
+/*===========================================================================*/
+/*!
+  @brief Bit Field definition of register: IPA_GSI_TOP_GSI_REE_CFG
+*/
+/*===========================================================================*/
+/* Structure definition of register */
+struct ipa_hwio_def_ipa_gsi_top_gsi_ree_cfg_s
+{
+  u32 move_to_esc_clr_mode_trsh : 1;
+  u32 channel_empty_int_enable : 1;
+  u32 reserved0 : 6;
+  u32 max_burst_size : 8;
+  u32 reserved1 : 16;
+};
+
+/* Union definition of register */
+union ipa_hwio_def_ipa_gsi_top_gsi_ree_cfg_u
+{
+  struct ipa_hwio_def_ipa_gsi_top_gsi_ree_cfg_s def;
+  u32 value;
+};
+
+/*===========================================================================*/
+/*!
+  @brief Bit Field definition of register: IPA_GSI_TOP_GSI_PERIPH_PENDING_k
+*/
+/*===========================================================================*/
+/* Structure definition of register */
+struct ipa_hwio_def_ipa_gsi_top_gsi_periph_pending_k_s
+{
+  u32 chid_bit_map : 32;
+};
+
+/* Union definition of register */
+union ipa_hwio_def_ipa_gsi_top_gsi_periph_pending_k_u
+{
+  struct ipa_hwio_def_ipa_gsi_top_gsi_periph_pending_k_s def;
+  u32 value;
+};
+
+/*===========================================================================*/
+/*!
+  @brief Bit Field definition of register: IPA_GSI_TOP_GSI_MSI_CACHEATTR
+*/
+/*===========================================================================*/
+/* Structure definition of register */
+struct ipa_hwio_def_ipa_gsi_top_gsi_msi_cacheattr_s
+{
+  u32 ashared : 1;
+  u32 ainnershared : 1;
+  u32 anoallocate : 1;
+  u32 atransient : 1;
+  u32 areqpriority : 2;
+  u32 reserved0 : 26;
+};
+
+/* Union definition of register */
+union ipa_hwio_def_ipa_gsi_top_gsi_msi_cacheattr_u
+{
+  struct ipa_hwio_def_ipa_gsi_top_gsi_msi_cacheattr_s def;
+  u32 value;
+};
+
+/*===========================================================================*/
+/*!
+  @brief Bit Field definition of register: IPA_GSI_TOP_GSI_EVENT_CACHEATTR
+*/
+/*===========================================================================*/
+/* Structure definition of register */
+struct ipa_hwio_def_ipa_gsi_top_gsi_event_cacheattr_s
+{
+  u32 ashared : 1;
+  u32 ainnershared : 1;
+  u32 anoallocate : 1;
+  u32 atransient : 1;
+  u32 areqpriority : 2;
+  u32 reserved0 : 26;
+};
+
+/* Union definition of register */
+union ipa_hwio_def_ipa_gsi_top_gsi_event_cacheattr_u
+{
+  struct ipa_hwio_def_ipa_gsi_top_gsi_event_cacheattr_s def;
+  u32 value;
+};
+
+/*===========================================================================*/
+/*!
+  @brief Bit Field definition of register: IPA_GSI_TOP_GSI_DATA_CACHEATTR
+*/
+/*===========================================================================*/
+/* Structure definition of register */
+struct ipa_hwio_def_ipa_gsi_top_gsi_data_cacheattr_s
+{
+  u32 ashared : 1;
+  u32 ainnershared : 1;
+  u32 anoallocate : 1;
+  u32 atransient : 1;
+  u32 areqpriority : 2;
+  u32 reserved0 : 26;
+};
+
+/* Union definition of register */
+union ipa_hwio_def_ipa_gsi_top_gsi_data_cacheattr_u
+{
+  struct ipa_hwio_def_ipa_gsi_top_gsi_data_cacheattr_s def;
+  u32 value;
+};
+
+/*===========================================================================*/
+/*!
+  @brief Bit Field definition of register: IPA_GSI_TOP_GSI_TRE_CACHEATTR
+*/
+/*===========================================================================*/
+/* Structure definition of register */
+struct ipa_hwio_def_ipa_gsi_top_gsi_tre_cacheattr_s
+{
+  u32 ashared : 1;
+  u32 ainnershared : 1;
+  u32 anoallocate : 1;
+  u32 atransient : 1;
+  u32 areqpriority : 2;
+  u32 reserved0 : 26;
+};
+
+/* Union definition of register */
+union ipa_hwio_def_ipa_gsi_top_gsi_tre_cacheattr_u
+{
+  struct ipa_hwio_def_ipa_gsi_top_gsi_tre_cacheattr_s def;
+  u32 value;
+};
+
+/*===========================================================================*/
+/*!
+  @brief Bit Field definition of register: IPA_GSI_TOP_IC_INT_WEIGHT_REE
+*/
+/*===========================================================================*/
+/* Structure definition of register */
+struct ipa_hwio_def_ipa_gsi_top_ic_int_weight_ree_s
+{
+  u32 stop_ch_comp_int_weight : 4;
+  u32 new_re_int_weight : 4;
+  u32 ch_empty_int_weight : 4;
+  u32 reserved0 : 20;
+};
+
+/* Union definition of register */
+union ipa_hwio_def_ipa_gsi_top_ic_int_weight_ree_u
+{
+  struct ipa_hwio_def_ipa_gsi_top_ic_int_weight_ree_s def;
+  u32 value;
+};
+
+/*===========================================================================*/
+/*!
+  @brief Bit Field definition of register: IPA_GSI_TOP_IC_INT_WEIGHT_EVT_ENG
+*/
+/*===========================================================================*/
+/* Structure definition of register */
+struct ipa_hwio_def_ipa_gsi_top_ic_int_weight_evt_eng_s
+{
+  u32 evnt_eng_int_weight : 4;
+  u32 reserved0 : 28;
+};
+
+/* Union definition of register */
+union ipa_hwio_def_ipa_gsi_top_ic_int_weight_evt_eng_u
+{
+  struct ipa_hwio_def_ipa_gsi_top_ic_int_weight_evt_eng_s def;
+  u32 value;
+};
+
+/*===========================================================================*/
+/*!
+  @brief Bit Field definition of register: IPA_GSI_TOP_IC_INT_WEIGHT_INT_ENG
+*/
+/*===========================================================================*/
+/* Structure definition of register */
+struct ipa_hwio_def_ipa_gsi_top_ic_int_weight_int_eng_s
+{
+  u32 int_eng_int_weight : 4;
+  u32 reserved0 : 28;
+};
+
+/* Union definition of register */
+union ipa_hwio_def_ipa_gsi_top_ic_int_weight_int_eng_u
+{
+  struct ipa_hwio_def_ipa_gsi_top_ic_int_weight_int_eng_s def;
+  u32 value;
+};
+
+/*===========================================================================*/
+/*!
+  @brief Bit Field definition of register: IPA_GSI_TOP_IC_INT_WEIGHT_CSR
+*/
+/*===========================================================================*/
+/* Structure definition of register */
+struct ipa_hwio_def_ipa_gsi_top_ic_int_weight_csr_s
+{
+  u32 ch_cmd_int_weight : 4;
+  u32 ee_generic_int_weight : 4;
+  u32 reserved0 : 24;
+};
+
+/* Union definition of register */
+union ipa_hwio_def_ipa_gsi_top_ic_int_weight_csr_u
+{
+  struct ipa_hwio_def_ipa_gsi_top_ic_int_weight_csr_s def;
+  u32 value;
+};
+
+/*===========================================================================*/
+/*!
+  @brief Bit Field definition of register: IPA_GSI_TOP_IC_INT_WEIGHT_TLV_ENG
+*/
+/*===========================================================================*/
+/* Structure definition of register */
+struct ipa_hwio_def_ipa_gsi_top_ic_int_weight_tlv_eng_s
+{
+  u32 tlv_0_int_weight : 4;
+  u32 tlv_1_int_weight : 4;
+  u32 tlv_2_int_weight : 4;
+  u32 ch_not_full_int_weight : 4;
+  u32 reserved0 : 16;
+};
+
+/* Union definition of register */
+union ipa_hwio_def_ipa_gsi_top_ic_int_weight_tlv_eng_u
+{
+  struct ipa_hwio_def_ipa_gsi_top_ic_int_weight_tlv_eng_s def;
+  u32 value;
+};
+
+/*===========================================================================*/
+/*!
+  @brief Bit Field definition of register: IPA_GSI_TOP_IC_INT_WEIGHT_TIMER_ENG
+*/
+/*===========================================================================*/
+/* Structure definition of register */
+struct ipa_hwio_def_ipa_gsi_top_ic_int_weight_timer_eng_s
+{
+  u32 timer_int_weight : 4;
+  u32 reserved0 : 28;
+};
+
+/* Union definition of register */
+union ipa_hwio_def_ipa_gsi_top_ic_int_weight_timer_eng_u
+{
+  struct ipa_hwio_def_ipa_gsi_top_ic_int_weight_timer_eng_s def;
+  u32 value;
+};
+
+/*===========================================================================*/
+/*!
+  @brief Bit Field definition of register: IPA_GSI_TOP_IC_INT_WEIGHT_DB_ENG
+*/
+/*===========================================================================*/
+/* Structure definition of register */
+struct ipa_hwio_def_ipa_gsi_top_ic_int_weight_db_eng_s
+{
+  u32 new_db_int_weight : 4;
+  u32 reserved0 : 28;
+};
+
+/* Union definition of register */
+union ipa_hwio_def_ipa_gsi_top_ic_int_weight_db_eng_u
+{
+  struct ipa_hwio_def_ipa_gsi_top_ic_int_weight_db_eng_s def;
+  u32 value;
+};
+
+/*===========================================================================*/
+/*!
+  @brief Bit Field definition of register: IPA_GSI_TOP_IC_INT_WEIGHT_RD_WR_ENG
+*/
+/*===========================================================================*/
+/* Structure definition of register */
+struct ipa_hwio_def_ipa_gsi_top_ic_int_weight_rd_wr_eng_s
+{
+  u32 read_int_weight : 4;
+  u32 write_int_weight : 4;
+  u32 reserved0 : 24;
+};
+
+/* Union definition of register */
+union ipa_hwio_def_ipa_gsi_top_ic_int_weight_rd_wr_eng_u
+{
+  struct ipa_hwio_def_ipa_gsi_top_ic_int_weight_rd_wr_eng_s def;
+  u32 value;
+};
+
+/*===========================================================================*/
+/*!
+  @brief Bit Field definition of register: IPA_GSI_TOP_IC_INT_WEIGHT_UCONTROLLER_ENG
+*/
+/*===========================================================================*/
+/* Structure definition of register */
+struct ipa_hwio_def_ipa_gsi_top_ic_int_weight_ucontroller_eng_s
+{
+  u32 ucontroller_gp_int_weight : 4;
+  u32 reserved0 : 28;
+};
+
+/* Union definition of register */
+union ipa_hwio_def_ipa_gsi_top_ic_int_weight_ucontroller_eng_u
+{
+  struct ipa_hwio_def_ipa_gsi_top_ic_int_weight_ucontroller_eng_s def;
+  u32 value;
+};
+
+/*===========================================================================*/
+/*!
+  @brief Bit Field definition of register: IPA_GSI_TOP_LOW_LATENCY_ARB_WEIGHT
+*/
+/*===========================================================================*/
+/* Structure definition of register */
+struct ipa_hwio_def_ipa_gsi_top_low_latency_arb_weight_s
+{
+  u32 ll_weight : 6;
+  u32 reserved0 : 2;
+  u32 non_ll_weight : 6;
+  u32 reserved1 : 2;
+  u32 ll_non_ll_fix_priority : 1;
+  u32 reserved2 : 15;
+};
+
+/* Union definition of register */
+union ipa_hwio_def_ipa_gsi_top_low_latency_arb_weight_u
+{
+  struct ipa_hwio_def_ipa_gsi_top_low_latency_arb_weight_s def;
+  u32 value;
+};
+
+/*===========================================================================*/
+/*!
+  @brief Bit Field definition of register: IPA_GSI_TOP_GSI_MANAGER_EE_QOS_n
+*/
+/*===========================================================================*/
+/* Structure definition of register */
+struct ipa_hwio_def_ipa_gsi_top_gsi_manager_ee_qos_n_s
+{
+  u32 ee_prio : 2;
+  u32 reserved0 : 6;
+  u32 max_ch_alloc : 8;
+  u32 max_ev_alloc : 8;
+  u32 reserved1 : 8;
+};
+
+/* Union definition of register */
+union ipa_hwio_def_ipa_gsi_top_gsi_manager_ee_qos_n_u
+{
+  struct ipa_hwio_def_ipa_gsi_top_gsi_manager_ee_qos_n_s def;
+  u32 value;
+};
+
+/*===========================================================================*/
+/*!
+  @brief Bit Field definition of register: IPA_GSI_TOP_GSI_SHRAM_PTR_CH_CNTXT_BASE_ADDR
+*/
+/*===========================================================================*/
+/* Structure definition of register */
+struct ipa_hwio_def_ipa_gsi_top_gsi_shram_ptr_ch_cntxt_base_addr_s
+{
+  u32 shram_ptr : 16;
+  u32 reserved0 : 16;
+};
+
+/* Union definition of register */
+union ipa_hwio_def_ipa_gsi_top_gsi_shram_ptr_ch_cntxt_base_addr_u
+{
+  struct ipa_hwio_def_ipa_gsi_top_gsi_shram_ptr_ch_cntxt_base_addr_s def;
+  u32 value;
+};
+
+/*===========================================================================*/
+/*!
+  @brief Bit Field definition of register: IPA_GSI_TOP_GSI_SHRAM_PTR_EV_CNTXT_BASE_ADDR
+*/
+/*===========================================================================*/
+/* Structure definition of register */
+struct ipa_hwio_def_ipa_gsi_top_gsi_shram_ptr_ev_cntxt_base_addr_s
+{
+  u32 shram_ptr : 16;
+  u32 reserved0 : 16;
+};
+
+/* Union definition of register */
+union ipa_hwio_def_ipa_gsi_top_gsi_shram_ptr_ev_cntxt_base_addr_u
+{
+  struct ipa_hwio_def_ipa_gsi_top_gsi_shram_ptr_ev_cntxt_base_addr_s def;
+  u32 value;
+};
+
+/*===========================================================================*/
+/*!
+  @brief Bit Field definition of register: IPA_GSI_TOP_GSI_SHRAM_PTR_RE_STORAGE_BASE_ADDR
+*/
+/*===========================================================================*/
+/* Structure definition of register */
+struct ipa_hwio_def_ipa_gsi_top_gsi_shram_ptr_re_storage_base_addr_s
+{
+  u32 shram_ptr : 16;
+  u32 reserved0 : 16;
+};
+
+/* Union definition of register */
+union ipa_hwio_def_ipa_gsi_top_gsi_shram_ptr_re_storage_base_addr_u
+{
+  struct ipa_hwio_def_ipa_gsi_top_gsi_shram_ptr_re_storage_base_addr_s def;
+  u32 value;
+};
+
+/*===========================================================================*/
+/*!
+  @brief Bit Field definition of register: IPA_GSI_TOP_GSI_SHRAM_PTR_RE_ESC_BUF_BASE_ADDR
+*/
+/*===========================================================================*/
+/* Structure definition of register */
+struct ipa_hwio_def_ipa_gsi_top_gsi_shram_ptr_re_esc_buf_base_addr_s
+{
+  u32 shram_ptr : 16;
+  u32 reserved0 : 16;
+};
+
+/* Union definition of register */
+union ipa_hwio_def_ipa_gsi_top_gsi_shram_ptr_re_esc_buf_base_addr_u
+{
+  struct ipa_hwio_def_ipa_gsi_top_gsi_shram_ptr_re_esc_buf_base_addr_s def;
+  u32 value;
+};
+
+/*===========================================================================*/
+/*!
+  @brief Bit Field definition of register: IPA_GSI_TOP_GSI_SHRAM_PTR_EE_SCRACH_BASE_ADDR
+*/
+/*===========================================================================*/
+/* Structure definition of register */
+struct ipa_hwio_def_ipa_gsi_top_gsi_shram_ptr_ee_scrach_base_addr_s
+{
+  u32 shram_ptr : 16;
+  u32 reserved0 : 16;
+};
+
+/* Union definition of register */
+union ipa_hwio_def_ipa_gsi_top_gsi_shram_ptr_ee_scrach_base_addr_u
+{
+  struct ipa_hwio_def_ipa_gsi_top_gsi_shram_ptr_ee_scrach_base_addr_s def;
+  u32 value;
+};
+
+/*===========================================================================*/
+/*!
+  @brief Bit Field definition of register: IPA_GSI_TOP_GSI_SHRAM_PTR_FUNC_STACK_BASE_ADDR
+*/
+/*===========================================================================*/
+/* Structure definition of register */
+struct ipa_hwio_def_ipa_gsi_top_gsi_shram_ptr_func_stack_base_addr_s
+{
+  u32 shram_ptr : 16;
+  u32 reserved0 : 16;
+};
+
+/* Union definition of register */
+union ipa_hwio_def_ipa_gsi_top_gsi_shram_ptr_func_stack_base_addr_u
+{
+  struct ipa_hwio_def_ipa_gsi_top_gsi_shram_ptr_func_stack_base_addr_s def;
+  u32 value;
+};
+
+/*===========================================================================*/
+/*!
+  @brief Bit Field definition of register: IPA_GSI_TOP_GSI_SHRAM_PTR_MCS_SCRATCH_BASE_ADDR
+*/
+/*===========================================================================*/
+/* Structure definition of register */
+struct ipa_hwio_def_ipa_gsi_top_gsi_shram_ptr_mcs_scratch_base_addr_s
+{
+  u32 shram_ptr : 16;
+  u32 reserved0 : 16;
+};
+
+/* Union definition of register */
+union ipa_hwio_def_ipa_gsi_top_gsi_shram_ptr_mcs_scratch_base_addr_u
+{
+  struct ipa_hwio_def_ipa_gsi_top_gsi_shram_ptr_mcs_scratch_base_addr_s def;
+  u32 value;
+};
+
+/*===========================================================================*/
+/*!
+  @brief Bit Field definition of register: IPA_GSI_TOP_GSI_SHRAM_PTR_MCS_SCRATCH1_BASE_ADDR
+*/
+/*===========================================================================*/
+/* Structure definition of register */
+struct ipa_hwio_def_ipa_gsi_top_gsi_shram_ptr_mcs_scratch1_base_addr_s
+{
+  u32 shram_ptr : 16;
+  u32 reserved0 : 16;
+};
+
+/* Union definition of register */
+union ipa_hwio_def_ipa_gsi_top_gsi_shram_ptr_mcs_scratch1_base_addr_u
+{
+  struct ipa_hwio_def_ipa_gsi_top_gsi_shram_ptr_mcs_scratch1_base_addr_s def;
+  u32 value;
+};
+
+/*===========================================================================*/
+/*!
+  @brief Bit Field definition of register: IPA_GSI_TOP_GSI_SHRAM_PTR_MCS_SCRATCH2_BASE_ADDR
+*/
+/*===========================================================================*/
+/* Structure definition of register */
+struct ipa_hwio_def_ipa_gsi_top_gsi_shram_ptr_mcs_scratch2_base_addr_s
+{
+  u32 shram_ptr : 16;
+  u32 reserved0 : 16;
+};
+
+/* Union definition of register */
+union ipa_hwio_def_ipa_gsi_top_gsi_shram_ptr_mcs_scratch2_base_addr_u
+{
+  struct ipa_hwio_def_ipa_gsi_top_gsi_shram_ptr_mcs_scratch2_base_addr_s def;
+  u32 value;
+};
+
+/*===========================================================================*/
+/*!
+  @brief Bit Field definition of register: IPA_GSI_TOP_GSI_SHRAM_PTR_MCS_SCRATCH3_BASE_ADDR
+*/
+/*===========================================================================*/
+/* Structure definition of register */
+struct ipa_hwio_def_ipa_gsi_top_gsi_shram_ptr_mcs_scratch3_base_addr_s
+{
+  u32 shram_ptr : 16;
+  u32 reserved0 : 16;
+};
+
+/* Union definition of register */
+union ipa_hwio_def_ipa_gsi_top_gsi_shram_ptr_mcs_scratch3_base_addr_u
+{
+  struct ipa_hwio_def_ipa_gsi_top_gsi_shram_ptr_mcs_scratch3_base_addr_s def;
+  u32 value;
+};
+
+/*===========================================================================*/
+/*!
+  @brief Bit Field definition of register: IPA_GSI_TOP_GSI_SHRAM_PTR_CH_VP_TRANS_TABLE_BASE_ADDR
+*/
+/*===========================================================================*/
+/* Structure definition of register */
+struct ipa_hwio_def_ipa_gsi_top_gsi_shram_ptr_ch_vp_trans_table_base_addr_s
+{
+  u32 shram_ptr : 16;
+  u32 reserved0 : 16;
+};
+
+/* Union definition of register */
+union ipa_hwio_def_ipa_gsi_top_gsi_shram_ptr_ch_vp_trans_table_base_addr_u
+{
+  struct ipa_hwio_def_ipa_gsi_top_gsi_shram_ptr_ch_vp_trans_table_base_addr_s def;
+  u32 value;
+};
+
+/*===========================================================================*/
+/*!
+  @brief Bit Field definition of register: IPA_GSI_TOP_GSI_SHRAM_PTR_EV_VP_TRANS_TABLE_BASE_ADDR
+*/
+/*===========================================================================*/
+/* Structure definition of register */
+struct ipa_hwio_def_ipa_gsi_top_gsi_shram_ptr_ev_vp_trans_table_base_addr_s
+{
+  u32 shram_ptr : 16;
+  u32 reserved0 : 16;
+};
+
+/* Union definition of register */
+union ipa_hwio_def_ipa_gsi_top_gsi_shram_ptr_ev_vp_trans_table_base_addr_u
+{
+  struct ipa_hwio_def_ipa_gsi_top_gsi_shram_ptr_ev_vp_trans_table_base_addr_s def;
+  u32 value;
+};
+
+/*===========================================================================*/
+/*!
+  @brief Bit Field definition of register: IPA_GSI_TOP_GSI_SHRAM_PTR_USER_INFO_DATA_BASE_ADDR
+*/
+/*===========================================================================*/
+/* Structure definition of register */
+struct ipa_hwio_def_ipa_gsi_top_gsi_shram_ptr_user_info_data_base_addr_s
+{
+  u32 shram_ptr : 16;
+  u32 reserved0 : 16;
+};
+
+/* Union definition of register */
+union ipa_hwio_def_ipa_gsi_top_gsi_shram_ptr_user_info_data_base_addr_u
+{
+  struct ipa_hwio_def_ipa_gsi_top_gsi_shram_ptr_user_info_data_base_addr_s def;
+  u32 value;
+};
+
+/*===========================================================================*/
+/*!
+  @brief Bit Field definition of register: IPA_GSI_TOP_GSI_SHRAM_PTR_EE_CMD_FIFO_BASE_ADDR
+*/
+/*===========================================================================*/
+/* Structure definition of register */
+struct ipa_hwio_def_ipa_gsi_top_gsi_shram_ptr_ee_cmd_fifo_base_addr_s
+{
+  u32 shram_ptr : 16;
+  u32 reserved0 : 16;
+};
+
+/* Union definition of register */
+union ipa_hwio_def_ipa_gsi_top_gsi_shram_ptr_ee_cmd_fifo_base_addr_u
+{
+  struct ipa_hwio_def_ipa_gsi_top_gsi_shram_ptr_ee_cmd_fifo_base_addr_s def;
+  u32 value;
+};
+
+/*===========================================================================*/
+/*!
+  @brief Bit Field definition of register: IPA_GSI_TOP_GSI_SHRAM_PTR_CH_CMD_FIFO_BASE_ADDR
+*/
+/*===========================================================================*/
+/* Structure definition of register */
+struct ipa_hwio_def_ipa_gsi_top_gsi_shram_ptr_ch_cmd_fifo_base_addr_s
+{
+  u32 shram_ptr : 16;
+  u32 reserved0 : 16;
+};
+
+/* Union definition of register */
+union ipa_hwio_def_ipa_gsi_top_gsi_shram_ptr_ch_cmd_fifo_base_addr_u
+{
+  struct ipa_hwio_def_ipa_gsi_top_gsi_shram_ptr_ch_cmd_fifo_base_addr_s def;
+  u32 value;
+};
+
+/*===========================================================================*/
+/*!
+  @brief Bit Field definition of register: IPA_GSI_TOP_GSI_SHRAM_PTR_EVE_ED_STORAGE_BASE_ADDR
+*/
+/*===========================================================================*/
+/* Structure definition of register */
+struct ipa_hwio_def_ipa_gsi_top_gsi_shram_ptr_eve_ed_storage_base_addr_s
+{
+  u32 shram_ptr : 16;
+  u32 reserved0 : 16;
+};
+
+/* Union definition of register */
+union ipa_hwio_def_ipa_gsi_top_gsi_shram_ptr_eve_ed_storage_base_addr_u
+{
+  struct ipa_hwio_def_ipa_gsi_top_gsi_shram_ptr_eve_ed_storage_base_addr_s def;
+  u32 value;
+};
+
+/*===========================================================================*/
+/*!
+  @brief Bit Field definition of register: IPA_GSI_TOP_GSI_IRAM_PTR_CH_CMD
+*/
+/*===========================================================================*/
+/* Structure definition of register */
+struct ipa_hwio_def_ipa_gsi_top_gsi_iram_ptr_ch_cmd_s
+{
+  u32 iram_ptr : 12;
+  u32 reserved0 : 20;
+};
+
+/* Union definition of register */
+union ipa_hwio_def_ipa_gsi_top_gsi_iram_ptr_ch_cmd_u
+{
+  struct ipa_hwio_def_ipa_gsi_top_gsi_iram_ptr_ch_cmd_s def;
+  u32 value;
+};
+
+/*===========================================================================*/
+/*!
+  @brief Bit Field definition of register: IPA_GSI_TOP_GSI_IRAM_PTR_EE_GENERIC_CMD
+*/
+/*===========================================================================*/
+/* Structure definition of register */
+struct ipa_hwio_def_ipa_gsi_top_gsi_iram_ptr_ee_generic_cmd_s
+{
+  u32 iram_ptr : 12;
+  u32 reserved0 : 20;
+};
+
+/* Union definition of register */
+union ipa_hwio_def_ipa_gsi_top_gsi_iram_ptr_ee_generic_cmd_u
+{
+  struct ipa_hwio_def_ipa_gsi_top_gsi_iram_ptr_ee_generic_cmd_s def;
+  u32 value;
+};
+
+/*===========================================================================*/
+/*!
+  @brief Bit Field definition of register: IPA_GSI_TOP_GSI_IRAM_PTR_TLV_CH_NOT_FULL
+*/
+/*===========================================================================*/
+/* Structure definition of register */
+struct ipa_hwio_def_ipa_gsi_top_gsi_iram_ptr_tlv_ch_not_full_s
+{
+  u32 iram_ptr : 12;
+  u32 reserved0 : 20;
+};
+
+/* Union definition of register */
+union ipa_hwio_def_ipa_gsi_top_gsi_iram_ptr_tlv_ch_not_full_u
+{
+  struct ipa_hwio_def_ipa_gsi_top_gsi_iram_ptr_tlv_ch_not_full_s def;
+  u32 value;
+};
+
+/*===========================================================================*/
+/*!
+  @brief Bit Field definition of register: IPA_GSI_TOP_GSI_IRAM_PTR_MSI_DB
+*/
+/*===========================================================================*/
+/* Structure definition of register */
+struct ipa_hwio_def_ipa_gsi_top_gsi_iram_ptr_msi_db_s
+{
+  u32 iram_ptr : 12;
+  u32 reserved0 : 20;
+};
+
+/* Union definition of register */
+union ipa_hwio_def_ipa_gsi_top_gsi_iram_ptr_msi_db_u
+{
+  struct ipa_hwio_def_ipa_gsi_top_gsi_iram_ptr_msi_db_s def;
+  u32 value;
+};
+
+/*===========================================================================*/
+/*!
+  @brief Bit Field definition of register: IPA_GSI_TOP_GSI_IRAM_PTR_CH_DB
+*/
+/*===========================================================================*/
+/* Structure definition of register */
+struct ipa_hwio_def_ipa_gsi_top_gsi_iram_ptr_ch_db_s
+{
+  u32 iram_ptr : 12;
+  u32 reserved0 : 20;
+};
+
+/* Union definition of register */
+union ipa_hwio_def_ipa_gsi_top_gsi_iram_ptr_ch_db_u
+{
+  struct ipa_hwio_def_ipa_gsi_top_gsi_iram_ptr_ch_db_s def;
+  u32 value;
+};
+
+/*===========================================================================*/
+/*!
+  @brief Bit Field definition of register: IPA_GSI_TOP_GSI_IRAM_PTR_EV_DB
+*/
+/*===========================================================================*/
+/* Structure definition of register */
+struct ipa_hwio_def_ipa_gsi_top_gsi_iram_ptr_ev_db_s
+{
+  u32 iram_ptr : 12;
+  u32 reserved0 : 20;
+};
+
+/* Union definition of register */
+union ipa_hwio_def_ipa_gsi_top_gsi_iram_ptr_ev_db_u
+{
+  struct ipa_hwio_def_ipa_gsi_top_gsi_iram_ptr_ev_db_s def;
+  u32 value;
+};
+
+/*===========================================================================*/
+/*!
+  @brief Bit Field definition of register: IPA_GSI_TOP_GSI_IRAM_PTR_NEW_RE
+*/
+/*===========================================================================*/
+/* Structure definition of register */
+struct ipa_hwio_def_ipa_gsi_top_gsi_iram_ptr_new_re_s
+{
+  u32 iram_ptr : 12;
+  u32 reserved0 : 20;
+};
+
+/* Union definition of register */
+union ipa_hwio_def_ipa_gsi_top_gsi_iram_ptr_new_re_u
+{
+  struct ipa_hwio_def_ipa_gsi_top_gsi_iram_ptr_new_re_s def;
+  u32 value;
+};
+
+/*===========================================================================*/
+/*!
+  @brief Bit Field definition of register: IPA_GSI_TOP_GSI_IRAM_PTR_CH_DIS_COMP
+*/
+/*===========================================================================*/
+/* Structure definition of register */
+struct ipa_hwio_def_ipa_gsi_top_gsi_iram_ptr_ch_dis_comp_s
+{
+  u32 iram_ptr : 12;
+  u32 reserved0 : 20;
+};
+
+/* Union definition of register */
+union ipa_hwio_def_ipa_gsi_top_gsi_iram_ptr_ch_dis_comp_u
+{
+  struct ipa_hwio_def_ipa_gsi_top_gsi_iram_ptr_ch_dis_comp_s def;
+  u32 value;
+};
+
+/*===========================================================================*/
+/*!
+  @brief Bit Field definition of register: IPA_GSI_TOP_GSI_IRAM_PTR_CH_EMPTY
+*/
+/*===========================================================================*/
+/* Structure definition of register */
+struct ipa_hwio_def_ipa_gsi_top_gsi_iram_ptr_ch_empty_s
+{
+  u32 iram_ptr : 12;
+  u32 reserved0 : 20;
+};
+
+/* Union definition of register */
+union ipa_hwio_def_ipa_gsi_top_gsi_iram_ptr_ch_empty_u
+{
+  struct ipa_hwio_def_ipa_gsi_top_gsi_iram_ptr_ch_empty_s def;
+  u32 value;
+};
+
+/*===========================================================================*/
+/*!
+  @brief Bit Field definition of register: IPA_GSI_TOP_GSI_IRAM_PTR_EVENT_GEN_COMP
+*/
+/*===========================================================================*/
+/* Structure definition of register */
+struct ipa_hwio_def_ipa_gsi_top_gsi_iram_ptr_event_gen_comp_s
+{
+  u32 iram_ptr : 12;
+  u32 reserved0 : 20;
+};
+
+/* Union definition of register */
+union ipa_hwio_def_ipa_gsi_top_gsi_iram_ptr_event_gen_comp_u
+{
+  struct ipa_hwio_def_ipa_gsi_top_gsi_iram_ptr_event_gen_comp_s def;
+  u32 value;
+};
+
+/*===========================================================================*/
+/*!
+  @brief Bit Field definition of register: IPA_GSI_TOP_GSI_IRAM_PTR_PERIPH_IF_TLV_IN_0
+*/
+/*===========================================================================*/
+/* Structure definition of register */
+struct ipa_hwio_def_ipa_gsi_top_gsi_iram_ptr_periph_if_tlv_in_0_s
+{
+  u32 iram_ptr : 12;
+  u32 reserved0 : 20;
+};
+
+/* Union definition of register */
+union ipa_hwio_def_ipa_gsi_top_gsi_iram_ptr_periph_if_tlv_in_0_u
+{
+  struct ipa_hwio_def_ipa_gsi_top_gsi_iram_ptr_periph_if_tlv_in_0_s def;
+  u32 value;
+};
+
+/*===========================================================================*/
+/*!
+  @brief Bit Field definition of register: IPA_GSI_TOP_GSI_IRAM_PTR_PERIPH_IF_TLV_IN_2
+*/
+/*===========================================================================*/
+/* Structure definition of register */
+struct ipa_hwio_def_ipa_gsi_top_gsi_iram_ptr_periph_if_tlv_in_2_s
+{
+  u32 iram_ptr : 12;
+  u32 reserved0 : 20;
+};
+
+/* Union definition of register */
+union ipa_hwio_def_ipa_gsi_top_gsi_iram_ptr_periph_if_tlv_in_2_u
+{
+  struct ipa_hwio_def_ipa_gsi_top_gsi_iram_ptr_periph_if_tlv_in_2_s def;
+  u32 value;
+};
+
+/*===========================================================================*/
+/*!
+  @brief Bit Field definition of register: IPA_GSI_TOP_GSI_IRAM_PTR_PERIPH_IF_TLV_IN_1
+*/
+/*===========================================================================*/
+/* Structure definition of register */
+struct ipa_hwio_def_ipa_gsi_top_gsi_iram_ptr_periph_if_tlv_in_1_s
+{
+  u32 iram_ptr : 12;
+  u32 reserved0 : 20;
+};
+
+/* Union definition of register */
+union ipa_hwio_def_ipa_gsi_top_gsi_iram_ptr_periph_if_tlv_in_1_u
+{
+  struct ipa_hwio_def_ipa_gsi_top_gsi_iram_ptr_periph_if_tlv_in_1_s def;
+  u32 value;
+};
+
+/*===========================================================================*/
+/*!
+  @brief Bit Field definition of register: IPA_GSI_TOP_GSI_IRAM_PTR_TIMER_EXPIRED
+*/
+/*===========================================================================*/
+/* Structure definition of register */
+struct ipa_hwio_def_ipa_gsi_top_gsi_iram_ptr_timer_expired_s
+{
+  u32 iram_ptr : 12;
+  u32 reserved0 : 20;
+};
+
+/* Union definition of register */
+union ipa_hwio_def_ipa_gsi_top_gsi_iram_ptr_timer_expired_u
+{
+  struct ipa_hwio_def_ipa_gsi_top_gsi_iram_ptr_timer_expired_s def;
+  u32 value;
+};
+
+/*===========================================================================*/
+/*!
+  @brief Bit Field definition of register: IPA_GSI_TOP_GSI_IRAM_PTR_WRITE_ENG_COMP
+*/
+/*===========================================================================*/
+/* Structure definition of register */
+struct ipa_hwio_def_ipa_gsi_top_gsi_iram_ptr_write_eng_comp_s
+{
+  u32 iram_ptr : 12;
+  u32 reserved0 : 20;
+};
+
+/* Union definition of register */
+union ipa_hwio_def_ipa_gsi_top_gsi_iram_ptr_write_eng_comp_u
+{
+  struct ipa_hwio_def_ipa_gsi_top_gsi_iram_ptr_write_eng_comp_s def;
+  u32 value;
+};
+
+/*===========================================================================*/
+/*!
+  @brief Bit Field definition of register: IPA_GSI_TOP_GSI_IRAM_PTR_READ_ENG_COMP
+*/
+/*===========================================================================*/
+/* Structure definition of register */
+struct ipa_hwio_def_ipa_gsi_top_gsi_iram_ptr_read_eng_comp_s
+{
+  u32 iram_ptr : 12;
+  u32 reserved0 : 20;
+};
+
+/* Union definition of register */
+union ipa_hwio_def_ipa_gsi_top_gsi_iram_ptr_read_eng_comp_u
+{
+  struct ipa_hwio_def_ipa_gsi_top_gsi_iram_ptr_read_eng_comp_s def;
+  u32 value;
+};
+
+/*===========================================================================*/
+/*!
+  @brief Bit Field definition of register: IPA_GSI_TOP_GSI_IRAM_PTR_UC_GP_INT
+*/
+/*===========================================================================*/
+/* Structure definition of register */
+struct ipa_hwio_def_ipa_gsi_top_gsi_iram_ptr_uc_gp_int_s
+{
+  u32 iram_ptr : 12;
+  u32 reserved0 : 20;
+};
+
+/* Union definition of register */
+union ipa_hwio_def_ipa_gsi_top_gsi_iram_ptr_uc_gp_int_u
+{
+  struct ipa_hwio_def_ipa_gsi_top_gsi_iram_ptr_uc_gp_int_s def;
+  u32 value;
+};
+
+/*===========================================================================*/
+/*!
+  @brief Bit Field definition of register: IPA_GSI_TOP_GSI_IRAM_PTR_INT_MOD_STOPED
+*/
+/*===========================================================================*/
+/* Structure definition of register */
+struct ipa_hwio_def_ipa_gsi_top_gsi_iram_ptr_int_mod_stoped_s
+{
+  u32 iram_ptr : 12;
+  u32 reserved0 : 20;
+};
+
+/* Union definition of register */
+union ipa_hwio_def_ipa_gsi_top_gsi_iram_ptr_int_mod_stoped_u
+{
+  struct ipa_hwio_def_ipa_gsi_top_gsi_iram_ptr_int_mod_stoped_s def;
+  u32 value;
+};
+
+/*===========================================================================*/
+/*!
+  @brief Bit Field definition of register: IPA_GSI_TOP_GSI_IRAM_PTR_INT_NOTIFY_MCS
+*/
+/*===========================================================================*/
+/* Structure definition of register */
+struct ipa_hwio_def_ipa_gsi_top_gsi_iram_ptr_int_notify_mcs_s
+{
+  u32 iram_ptr : 12;
+  u32 reserved0 : 20;
+};
+
+/* Union definition of register */
+union ipa_hwio_def_ipa_gsi_top_gsi_iram_ptr_int_notify_mcs_u
+{
+  struct ipa_hwio_def_ipa_gsi_top_gsi_iram_ptr_int_notify_mcs_s def;
+  u32 value;
+};
+
+/*===========================================================================*/
+/*!
+  @brief Bit Field definition of register: IPA_GSI_TOP_GSI_INST_RAM_n
+*/
+/*===========================================================================*/
+/* Structure definition of register */
+struct ipa_hwio_def_ipa_gsi_top_gsi_inst_ram_n_s
+{
+  u32 inst_byte_0 : 8;
+  u32 inst_byte_1 : 8;
+  u32 inst_byte_2 : 8;
+  u32 inst_byte_3 : 8;
+};
+
+/* Union definition of register */
+union ipa_hwio_def_ipa_gsi_top_gsi_inst_ram_n_u
+{
+  struct ipa_hwio_def_ipa_gsi_top_gsi_inst_ram_n_s def;
+  u32 value;
+};
+
+/*===========================================================================*/
+/*!
+  @brief Bit Field definition of register: IPA_GSI_TOP_GSI_SHRAM_n
+*/
+/*===========================================================================*/
+/* Structure definition of register */
+struct ipa_hwio_def_ipa_gsi_top_gsi_shram_n_s
+{
+  u32 shram : 32;
+};
+
+/* Union definition of register */
+union ipa_hwio_def_ipa_gsi_top_gsi_shram_n_u
+{
+  struct ipa_hwio_def_ipa_gsi_top_gsi_shram_n_s def;
+  u32 value;
+};
+
+/*===========================================================================*/
+/*!
+  @brief Bit Field definition of register: IPA_GSI_TOP_GSI_MAP_EE_n_CH_k_VP_TABLE
+*/
+/*===========================================================================*/
+/* Structure definition of register */
+struct ipa_hwio_def_ipa_gsi_top_gsi_map_ee_n_ch_k_vp_table_s
+{
+  u32 phy_ch : 8;
+  u32 valid : 1;
+  u32 reserved0 : 23;
+};
+
+/* Union definition of register */
+union ipa_hwio_def_ipa_gsi_top_gsi_map_ee_n_ch_k_vp_table_u
+{
+  struct ipa_hwio_def_ipa_gsi_top_gsi_map_ee_n_ch_k_vp_table_s def;
+  u32 value;
+};
+
+/*===========================================================================*/
+/*!
+  @brief Bit Field definition of register: IPA_GSI_TOP_GSI_TEST_BUS_SEL
+*/
+/*===========================================================================*/
+/* Structure definition of register */
+struct ipa_hwio_def_ipa_gsi_top_gsi_test_bus_sel_s
+{
+  u32 gsi_testbus_sel : 8;
+  u32 reserved0 : 8;
+  u32 gsi_hw_events_sel : 4;
+  u32 reserved1 : 12;
+};
+
+/* Union definition of register */
+union ipa_hwio_def_ipa_gsi_top_gsi_test_bus_sel_u
+{
+  struct ipa_hwio_def_ipa_gsi_top_gsi_test_bus_sel_s def;
+  u32 value;
+};
+
+/*===========================================================================*/
+/*!
+  @brief Bit Field definition of register: IPA_GSI_TOP_GSI_TEST_BUS_REG
+*/
+/*===========================================================================*/
+/* Structure definition of register */
+struct ipa_hwio_def_ipa_gsi_top_gsi_test_bus_reg_s
+{
+  u32 gsi_testbus_reg : 32;
+};
+
+/* Union definition of register */
+union ipa_hwio_def_ipa_gsi_top_gsi_test_bus_reg_u
+{
+  struct ipa_hwio_def_ipa_gsi_top_gsi_test_bus_reg_s def;
+  u32 value;
+};
+
+/*===========================================================================*/
+/*!
+  @brief Bit Field definition of register: IPA_GSI_TOP_GSI_DEBUG_BUSY_REG
+*/
+/*===========================================================================*/
+/* Structure definition of register */
+struct ipa_hwio_def_ipa_gsi_top_gsi_debug_busy_reg_s
+{
+  u32 csr_busy : 1;
+  u32 ree_busy : 1;
+  u32 mcs_busy : 1;
+  u32 timer_busy : 1;
+  u32 rd_wr_busy : 1;
+  u32 ev_eng_busy : 1;
+  u32 int_eng_busy : 1;
+  u32 ree_pwr_clps_busy : 1;
+  u32 db_eng_busy : 1;
+  u32 dbg_cnt_busy : 1;
+  u32 uc_busy : 1;
+  u32 ic_busy : 1;
+  u32 sdma_busy : 1;
+  u32 reserved0 : 19;
+};
+
+/* Union definition of register */
+union ipa_hwio_def_ipa_gsi_top_gsi_debug_busy_reg_u
+{
+  struct ipa_hwio_def_ipa_gsi_top_gsi_debug_busy_reg_s def;
+  u32 value;
+};
+
+/*===========================================================================*/
+/*!
+  @brief Bit Field definition of register: IPA_GSI_TOP_GSI_DEBUG_EVENT_PENDING_k
+*/
+/*===========================================================================*/
+/* Structure definition of register */
+struct ipa_hwio_def_ipa_gsi_top_gsi_debug_event_pending_k_s
+{
+  u32 chid_bit_map : 32;
+};
+
+/* Union definition of register */
+union ipa_hwio_def_ipa_gsi_top_gsi_debug_event_pending_k_u
+{
+  struct ipa_hwio_def_ipa_gsi_top_gsi_debug_event_pending_k_s def;
+  u32 value;
+};
+
+/*===========================================================================*/
+/*!
+  @brief Bit Field definition of register: IPA_GSI_TOP_GSI_DEBUG_TIMER_PENDING_k
+*/
+/*===========================================================================*/
+/* Structure definition of register */
+struct ipa_hwio_def_ipa_gsi_top_gsi_debug_timer_pending_k_s
+{
+  u32 chid_bit_map : 32;
+};
+
+/* Union definition of register */
+union ipa_hwio_def_ipa_gsi_top_gsi_debug_timer_pending_k_u
+{
+  struct ipa_hwio_def_ipa_gsi_top_gsi_debug_timer_pending_k_s def;
+  u32 value;
+};
+
+/*===========================================================================*/
+/*!
+  @brief Bit Field definition of register: IPA_GSI_TOP_GSI_DEBUG_RD_WR_PENDING_k
+*/
+/*===========================================================================*/
+/* Structure definition of register */
+struct ipa_hwio_def_ipa_gsi_top_gsi_debug_rd_wr_pending_k_s
+{
+  u32 chid_bit_map : 32;
+};
+
+/* Union definition of register */
+union ipa_hwio_def_ipa_gsi_top_gsi_debug_rd_wr_pending_k_u
+{
+  struct ipa_hwio_def_ipa_gsi_top_gsi_debug_rd_wr_pending_k_s def;
+  u32 value;
+};
+
+/*===========================================================================*/
+/*!
+  @brief Bit Field definition of register: IPA_GSI_TOP_GSI_SPARE_REG_1
+*/
+/*===========================================================================*/
+/* Structure definition of register */
+struct ipa_hwio_def_ipa_gsi_top_gsi_spare_reg_1_s
+{
+  u32 fix_ieob_wrong_msk_disable : 1;
+  u32 reserved0 : 31;
+};
+
+/* Union definition of register */
+union ipa_hwio_def_ipa_gsi_top_gsi_spare_reg_1_u
+{
+  struct ipa_hwio_def_ipa_gsi_top_gsi_spare_reg_1_s def;
+  u32 value;
+};
+
+/*===========================================================================*/
+/*!
+  @brief Bit Field definition of register: IPA_GSI_TOP_GSI_DEBUG_PC_FROM_SW
+*/
+/*===========================================================================*/
+/* Structure definition of register */
+struct ipa_hwio_def_ipa_gsi_top_gsi_debug_pc_from_sw_s
+{
+  u32 iram_ptr : 12;
+  u32 reserved0 : 20;
+};
+
+/* Union definition of register */
+union ipa_hwio_def_ipa_gsi_top_gsi_debug_pc_from_sw_u
+{
+  struct ipa_hwio_def_ipa_gsi_top_gsi_debug_pc_from_sw_s def;
+  u32 value;
+};
+
+/*===========================================================================*/
+/*!
+  @brief Bit Field definition of register: IPA_GSI_TOP_GSI_DEBUG_SW_STALL
+*/
+/*===========================================================================*/
+/* Structure definition of register */
+struct ipa_hwio_def_ipa_gsi_top_gsi_debug_sw_stall_s
+{
+  u32 mcs_stall : 1;
+  u32 reserved0 : 31;
+};
+
+/* Union definition of register */
+union ipa_hwio_def_ipa_gsi_top_gsi_debug_sw_stall_u
+{
+  struct ipa_hwio_def_ipa_gsi_top_gsi_debug_sw_stall_s def;
+  u32 value;
+};
+
+/*===========================================================================*/
+/*!
+  @brief Bit Field definition of register: IPA_GSI_TOP_GSI_DEBUG_PC_FOR_DEBUG
+*/
+/*===========================================================================*/
+/* Structure definition of register */
+struct ipa_hwio_def_ipa_gsi_top_gsi_debug_pc_for_debug_s
+{
+  u32 iram_ptr : 12;
+  u32 reserved0 : 20;
+};
+
+/* Union definition of register */
+union ipa_hwio_def_ipa_gsi_top_gsi_debug_pc_for_debug_u
+{
+  struct ipa_hwio_def_ipa_gsi_top_gsi_debug_pc_for_debug_s def;
+  u32 value;
+};
+
+/*===========================================================================*/
+/*!
+  @brief Bit Field definition of register: IPA_GSI_TOP_GSI_DEBUG_QSB_LOG_SEL
+*/
+/*===========================================================================*/
+/* Structure definition of register */
+struct ipa_hwio_def_ipa_gsi_top_gsi_debug_qsb_log_sel_s
+{
+  u32 sel_write : 1;
+  u32 reserved0 : 7;
+  u32 sel_tid : 8;
+  u32 sel_mid : 8;
+  u32 reserved1 : 8;
+};
+
+/* Union definition of register */
+union ipa_hwio_def_ipa_gsi_top_gsi_debug_qsb_log_sel_u
+{
+  struct ipa_hwio_def_ipa_gsi_top_gsi_debug_qsb_log_sel_s def;
+  u32 value;
+};
+
+/*===========================================================================*/
+/*!
+  @brief Bit Field definition of register: IPA_GSI_TOP_GSI_DEBUG_QSB_LOG_CLR
+*/
+/*===========================================================================*/
+/* Structure definition of register */
+struct ipa_hwio_def_ipa_gsi_top_gsi_debug_qsb_log_clr_s
+{
+  u32 log_clr : 1;
+  u32 reserved0 : 31;
+};
+
+/* Union definition of register */
+union ipa_hwio_def_ipa_gsi_top_gsi_debug_qsb_log_clr_u
+{
+  struct ipa_hwio_def_ipa_gsi_top_gsi_debug_qsb_log_clr_s def;
+  u32 value;
+};
+
+/*===========================================================================*/
+/*!
+  @brief Bit Field definition of register: IPA_GSI_TOP_GSI_DEBUG_QSB_LOG_ERR_TRNS_ID
+*/
+/*===========================================================================*/
+/* Structure definition of register */
+struct ipa_hwio_def_ipa_gsi_top_gsi_debug_qsb_log_err_trns_id_s
+{
+  u32 err_write : 1;
+  u32 reserved0 : 7;
+  u32 err_tid : 8;
+  u32 err_mid : 8;
+  u32 err_saved : 1;
+  u32 reserved1 : 7;
+};
+
+/* Union definition of register */
+union ipa_hwio_def_ipa_gsi_top_gsi_debug_qsb_log_err_trns_id_u
+{
+  struct ipa_hwio_def_ipa_gsi_top_gsi_debug_qsb_log_err_trns_id_s def;
+  u32 value;
+};
+
+/*===========================================================================*/
+/*!
+  @brief Bit Field definition of register: IPA_GSI_TOP_GSI_DEBUG_QSB_LOG_0
+*/
+/*===========================================================================*/
+/* Structure definition of register */
+struct ipa_hwio_def_ipa_gsi_top_gsi_debug_qsb_log_0_s
+{
+  u32 addr_31_0 : 32;
+};
+
+/* Union definition of register */
+union ipa_hwio_def_ipa_gsi_top_gsi_debug_qsb_log_0_u
+{
+  struct ipa_hwio_def_ipa_gsi_top_gsi_debug_qsb_log_0_s def;
+  u32 value;
+};
+
+/*===========================================================================*/
+/*!
+  @brief Bit Field definition of register: IPA_GSI_TOP_GSI_DEBUG_QSB_LOG_1
+*/
+/*===========================================================================*/
+/* Structure definition of register */
+struct ipa_hwio_def_ipa_gsi_top_gsi_debug_qsb_log_1_s
+{
+  u32 addr_43_32 : 12;
+  u32 ainnershared : 1;
+  u32 anoallocate : 1;
+  u32 ashared : 1;
+  u32 acacheable : 1;
+  u32 atransient : 1;
+  u32 aooord : 1;
+  u32 aooowr : 1;
+  u32 reserved0 : 1;
+  u32 alen : 4;
+  u32 asize : 4;
+  u32 areqpriority : 4;
+};
+
+/* Union definition of register */
+union ipa_hwio_def_ipa_gsi_top_gsi_debug_qsb_log_1_u
+{
+  struct ipa_hwio_def_ipa_gsi_top_gsi_debug_qsb_log_1_s def;
+  u32 value;
+};
+
+/*===========================================================================*/
+/*!
+  @brief Bit Field definition of register: IPA_GSI_TOP_GSI_DEBUG_QSB_LOG_2
+*/
+/*===========================================================================*/
+/* Structure definition of register */
+struct ipa_hwio_def_ipa_gsi_top_gsi_debug_qsb_log_2_s
+{
+  u32 ammusid : 12;
+  u32 amemtype : 4;
+  u32 reserved0 : 16;
+};
+
+/* Union definition of register */
+union ipa_hwio_def_ipa_gsi_top_gsi_debug_qsb_log_2_u
+{
+  struct ipa_hwio_def_ipa_gsi_top_gsi_debug_qsb_log_2_s def;
+  u32 value;
+};
+
+/*===========================================================================*/
+/*!
+  @brief Bit Field definition of register: IPA_GSI_TOP_GSI_DEBUG_QSB_LOG_LAST_MISC_IDn
+*/
+/*===========================================================================*/
+/* Structure definition of register */
+struct ipa_hwio_def_ipa_gsi_top_gsi_debug_qsb_log_last_misc_idn_s
+{
+  u32 addr_20_0 : 21;
+  u32 write : 1;
+  u32 tid : 5;
+  u32 mid : 5;
+};
+
+/* Union definition of register */
+union ipa_hwio_def_ipa_gsi_top_gsi_debug_qsb_log_last_misc_idn_u
+{
+  struct ipa_hwio_def_ipa_gsi_top_gsi_debug_qsb_log_last_misc_idn_s def;
+  u32 value;
+};
+
+/*===========================================================================*/
+/*!
+  @brief Bit Field definition of register: IPA_GSI_TOP_GSI_DEBUG_SW_RF_n_WRITE
+*/
+/*===========================================================================*/
+/* Structure definition of register */
+struct ipa_hwio_def_ipa_gsi_top_gsi_debug_sw_rf_n_write_s
+{
+  u32 data_in : 32;
+};
+
+/* Union definition of register */
+union ipa_hwio_def_ipa_gsi_top_gsi_debug_sw_rf_n_write_u
+{
+  struct ipa_hwio_def_ipa_gsi_top_gsi_debug_sw_rf_n_write_s def;
+  u32 value;
+};
+
+/*===========================================================================*/
+/*!
+  @brief Bit Field definition of register: IPA_GSI_TOP_GSI_DEBUG_SW_RF_n_READ
+*/
+/*===========================================================================*/
+/* Structure definition of register */
+struct ipa_hwio_def_ipa_gsi_top_gsi_debug_sw_rf_n_read_s
+{
+  u32 rf_reg : 32;
+};
+
+/* Union definition of register */
+union ipa_hwio_def_ipa_gsi_top_gsi_debug_sw_rf_n_read_u
+{
+  struct ipa_hwio_def_ipa_gsi_top_gsi_debug_sw_rf_n_read_s def;
+  u32 value;
+};
+
+/*===========================================================================*/
+/*!
+  @brief Bit Field definition of register: IPA_GSI_TOP_GSI_DEBUG_COUNTER_CFGn
+*/
+/*===========================================================================*/
+/* Structure definition of register */
+struct ipa_hwio_def_ipa_gsi_top_gsi_debug_counter_cfgn_s
+{
+  u32 enable : 1;
+  u32 stop_at_wrap_arnd : 1;
+  u32 clr_at_read : 1;
+  u32 evnt_type : 5;
+  u32 ee : 4;
+  u32 virtual_chnl : 8;
+  u32 chain : 1;
+  u32 reserved0 : 11;
+};
+
+/* Union definition of register */
+union ipa_hwio_def_ipa_gsi_top_gsi_debug_counter_cfgn_u
+{
+  struct ipa_hwio_def_ipa_gsi_top_gsi_debug_counter_cfgn_s def;
+  u32 value;
+};
+
+/*===========================================================================*/
+/*!
+  @brief Bit Field definition of register: IPA_GSI_TOP_GSI_DEBUG_COUNTERn
+*/
+/*===========================================================================*/
+/* Structure definition of register */
+struct ipa_hwio_def_ipa_gsi_top_gsi_debug_countern_s
+{
+  u32 counter_value : 16;
+  u32 reserved0 : 16;
+};
+
+/* Union definition of register */
+union ipa_hwio_def_ipa_gsi_top_gsi_debug_countern_u
+{
+  struct ipa_hwio_def_ipa_gsi_top_gsi_debug_countern_s def;
+  u32 value;
+};
+
+/*===========================================================================*/
+/*!
+  @brief Bit Field definition of register: IPA_GSI_TOP_GSI_DEBUG_SW_MSK_REG_n_SEC_k_WR
+*/
+/*===========================================================================*/
+/* Structure definition of register */
+struct ipa_hwio_def_ipa_gsi_top_gsi_debug_sw_msk_reg_n_sec_k_wr_s
+{
+  u32 data_in : 32;
+};
+
+/* Union definition of register */
+union ipa_hwio_def_ipa_gsi_top_gsi_debug_sw_msk_reg_n_sec_k_wr_u
+{
+  struct ipa_hwio_def_ipa_gsi_top_gsi_debug_sw_msk_reg_n_sec_k_wr_s def;
+  u32 value;
+};
+
+/*===========================================================================*/
+/*!
+  @brief Bit Field definition of register: IPA_GSI_TOP_GSI_DEBUG_SW_MSK_REG_n_SEC_k_RD
+*/
+/*===========================================================================*/
+/* Structure definition of register */
+struct ipa_hwio_def_ipa_gsi_top_gsi_debug_sw_msk_reg_n_sec_k_rd_s
+{
+  u32 msk_reg : 32;
+};
+
+/* Union definition of register */
+union ipa_hwio_def_ipa_gsi_top_gsi_debug_sw_msk_reg_n_sec_k_rd_u
+{
+  struct ipa_hwio_def_ipa_gsi_top_gsi_debug_sw_msk_reg_n_sec_k_rd_s def;
+  u32 value;
+};
+
+/*===========================================================================*/
+/*!
+  @brief Bit Field definition of register: IPA_GSI_TOP_GSI_DEBUG_EE_n_CH_k_VP_TABLE
+*/
+/*===========================================================================*/
+/* Structure definition of register */
+struct ipa_hwio_def_ipa_gsi_top_gsi_debug_ee_n_ch_k_vp_table_s
+{
+  u32 phy_ch : 8;
+  u32 valid : 1;
+  u32 reserved0 : 23;
+};
+
+/* Union definition of register */
+union ipa_hwio_def_ipa_gsi_top_gsi_debug_ee_n_ch_k_vp_table_u
+{
+  struct ipa_hwio_def_ipa_gsi_top_gsi_debug_ee_n_ch_k_vp_table_s def;
+  u32 value;
+};
+
+/*===========================================================================*/
+/*!
+  @brief Bit Field definition of register: IPA_GSI_TOP_GSI_DEBUG_EE_n_EV_k_VP_TABLE
+*/
+/*===========================================================================*/
+/* Structure definition of register */
+struct ipa_hwio_def_ipa_gsi_top_gsi_debug_ee_n_ev_k_vp_table_s
+{
+  u32 phy_ev_ch : 8;
+  u32 valid : 1;
+  u32 reserved0 : 23;
+};
+
+/* Union definition of register */
+union ipa_hwio_def_ipa_gsi_top_gsi_debug_ee_n_ev_k_vp_table_u
+{
+  struct ipa_hwio_def_ipa_gsi_top_gsi_debug_ee_n_ev_k_vp_table_s def;
+  u32 value;
+};
+
+/*===========================================================================*/
+/*!
+  @brief Bit Field definition of register: IPA_GSI_TOP_GSI_DEBUG_REE_PREFETCH_BUF_CH_ID
+*/
+/*===========================================================================*/
+/* Structure definition of register */
+struct ipa_hwio_def_ipa_gsi_top_gsi_debug_ree_prefetch_buf_ch_id_s
+{
+  u32 prefetch_buf_ch_id : 8;
+  u32 reserved0 : 24;
+};
+
+/* Union definition of register */
+union ipa_hwio_def_ipa_gsi_top_gsi_debug_ree_prefetch_buf_ch_id_u
+{
+  struct ipa_hwio_def_ipa_gsi_top_gsi_debug_ree_prefetch_buf_ch_id_s def;
+  u32 value;
+};
+
+/*===========================================================================*/
+/*!
+  @brief Bit Field definition of register: IPA_GSI_TOP_GSI_DEBUG_REE_PREFETCH_BUF_STATUS
+*/
+/*===========================================================================*/
+/* Structure definition of register */
+struct ipa_hwio_def_ipa_gsi_top_gsi_debug_ree_prefetch_buf_status_s
+{
+  u32 prefetch_buf_status : 32;
+};
+
+/* Union definition of register */
+union ipa_hwio_def_ipa_gsi_top_gsi_debug_ree_prefetch_buf_status_u
+{
+  struct ipa_hwio_def_ipa_gsi_top_gsi_debug_ree_prefetch_buf_status_s def;
+  u32 value;
+};
+
+/*===========================================================================*/
+/*!
+  @brief Bit Field definition of register: IPA_GSI_TOP_GSI_MCS_PROFILING_BP_CNT_LSB
+*/
+/*===========================================================================*/
+/* Structure definition of register */
+struct ipa_hwio_def_ipa_gsi_top_gsi_mcs_profiling_bp_cnt_lsb_s
+{
+  u32 bp_cnt_lsb : 32;
+};
+
+/* Union definition of register */
+union ipa_hwio_def_ipa_gsi_top_gsi_mcs_profiling_bp_cnt_lsb_u
+{
+  struct ipa_hwio_def_ipa_gsi_top_gsi_mcs_profiling_bp_cnt_lsb_s def;
+  u32 value;
+};
+
+/*===========================================================================*/
+/*!
+  @brief Bit Field definition of register: IPA_GSI_TOP_GSI_MCS_PROFILING_BP_CNT_MSB
+*/
+/*===========================================================================*/
+/* Structure definition of register */
+struct ipa_hwio_def_ipa_gsi_top_gsi_mcs_profiling_bp_cnt_msb_s
+{
+  u32 bp_cnt_msb : 4;
+  u32 reserved0 : 28;
+};
+
+/* Union definition of register */
+union ipa_hwio_def_ipa_gsi_top_gsi_mcs_profiling_bp_cnt_msb_u
+{
+  struct ipa_hwio_def_ipa_gsi_top_gsi_mcs_profiling_bp_cnt_msb_s def;
+  u32 value;
+};
+
+/*===========================================================================*/
+/*!
+  @brief Bit Field definition of register: IPA_GSI_TOP_GSI_MCS_PROFILING_BP_AND_PENDING_CNT_LSB
+*/
+/*===========================================================================*/
+/* Structure definition of register */
+struct ipa_hwio_def_ipa_gsi_top_gsi_mcs_profiling_bp_and_pending_cnt_lsb_s
+{
+  u32 bp_and_pending_cnt_lsb : 32;
+};
+
+/* Union definition of register */
+union ipa_hwio_def_ipa_gsi_top_gsi_mcs_profiling_bp_and_pending_cnt_lsb_u
+{
+  struct ipa_hwio_def_ipa_gsi_top_gsi_mcs_profiling_bp_and_pending_cnt_lsb_s def;
+  u32 value;
+};
+
+/*===========================================================================*/
+/*!
+  @brief Bit Field definition of register: IPA_GSI_TOP_GSI_MCS_PROFILING_BP_AND_PENDING_CNT_MSB
+*/
+/*===========================================================================*/
+/* Structure definition of register */
+struct ipa_hwio_def_ipa_gsi_top_gsi_mcs_profiling_bp_and_pending_cnt_msb_s
+{
+  u32 bp_and_pending_cnt_msb : 4;
+  u32 reserved0 : 28;
+};
+
+/* Union definition of register */
+union ipa_hwio_def_ipa_gsi_top_gsi_mcs_profiling_bp_and_pending_cnt_msb_u
+{
+  struct ipa_hwio_def_ipa_gsi_top_gsi_mcs_profiling_bp_and_pending_cnt_msb_s def;
+  u32 value;
+};
+
+/*===========================================================================*/
+/*!
+  @brief Bit Field definition of register: IPA_GSI_TOP_GSI_MCS_PROFILING_MCS_BUSY_CNT_LSB
+*/
+/*===========================================================================*/
+/* Structure definition of register */
+struct ipa_hwio_def_ipa_gsi_top_gsi_mcs_profiling_mcs_busy_cnt_lsb_s
+{
+  u32 mcs_busy_cnt_lsb : 32;
+};
+
+/* Union definition of register */
+union ipa_hwio_def_ipa_gsi_top_gsi_mcs_profiling_mcs_busy_cnt_lsb_u
+{
+  struct ipa_hwio_def_ipa_gsi_top_gsi_mcs_profiling_mcs_busy_cnt_lsb_s def;
+  u32 value;
+};
+
+/*===========================================================================*/
+/*!
+  @brief Bit Field definition of register: IPA_GSI_TOP_GSI_MCS_PROFILING_MCS_BUSY_CNT_MSB
+*/
+/*===========================================================================*/
+/* Structure definition of register */
+struct ipa_hwio_def_ipa_gsi_top_gsi_mcs_profiling_mcs_busy_cnt_msb_s
+{
+  u32 mcs_busy_cnt_msb : 4;
+  u32 reserved0 : 28;
+};
+
+/* Union definition of register */
+union ipa_hwio_def_ipa_gsi_top_gsi_mcs_profiling_mcs_busy_cnt_msb_u
+{
+  struct ipa_hwio_def_ipa_gsi_top_gsi_mcs_profiling_mcs_busy_cnt_msb_s def;
+  u32 value;
+};
+
+/*===========================================================================*/
+/*!
+  @brief Bit Field definition of register: IPA_GSI_TOP_GSI_MCS_PROFILING_MCS_IDLE_CNT_LSB
+*/
+/*===========================================================================*/
+/* Structure definition of register */
+struct ipa_hwio_def_ipa_gsi_top_gsi_mcs_profiling_mcs_idle_cnt_lsb_s
+{
+  u32 mcs_idle_cnt_lsb : 32;
+};
+
+/* Union definition of register */
+union ipa_hwio_def_ipa_gsi_top_gsi_mcs_profiling_mcs_idle_cnt_lsb_u
+{
+  struct ipa_hwio_def_ipa_gsi_top_gsi_mcs_profiling_mcs_idle_cnt_lsb_s def;
+  u32 value;
+};
+
+/*===========================================================================*/
+/*!
+  @brief Bit Field definition of register: IPA_GSI_TOP_GSI_MCS_PROFILING_MCS_IDLE_CNT_MSB
+*/
+/*===========================================================================*/
+/* Structure definition of register */
+struct ipa_hwio_def_ipa_gsi_top_gsi_mcs_profiling_mcs_idle_cnt_msb_s
+{
+  u32 mcs_idle_cnt_msb : 4;
+  u32 reserved0 : 28;
+};
+
+/* Union definition of register */
+union ipa_hwio_def_ipa_gsi_top_gsi_mcs_profiling_mcs_idle_cnt_msb_u
+{
+  struct ipa_hwio_def_ipa_gsi_top_gsi_mcs_profiling_mcs_idle_cnt_msb_s def;
+  u32 value;
+};
+
+/*===========================================================================*/
+/*!
+  @brief Bit Field definition of register: IPA_GSI_TOP_EE_n_GSI_CH_k_CNTXT_0
+*/
+/*===========================================================================*/
+/* Structure definition of register */
+struct ipa_hwio_def_ipa_gsi_top_ee_n_gsi_ch_k_cntxt_0_s
+{
+  u32 chtype_protocol : 7;
+  u32 chtype_dir : 1;
+  u32 ee : 4;
+  u32 chid : 8;
+  u32 chstate : 4;
+  u32 element_size : 8;
+};
+
+/* Union definition of register */
+union ipa_hwio_def_ipa_gsi_top_ee_n_gsi_ch_k_cntxt_0_u
+{
+  struct ipa_hwio_def_ipa_gsi_top_ee_n_gsi_ch_k_cntxt_0_s def;
+  u32 value;
+};
+
+/*===========================================================================*/
+/*!
+  @brief Bit Field definition of register: IPA_GSI_TOP_EE_n_GSI_CH_k_CNTXT_1
+*/
+/*===========================================================================*/
+/* Structure definition of register */
+struct ipa_hwio_def_ipa_gsi_top_ee_n_gsi_ch_k_cntxt_1_s
+{
+  u32 r_length : 24;
+  u32 erindex : 8;
+};
+
+/* Union definition of register */
+union ipa_hwio_def_ipa_gsi_top_ee_n_gsi_ch_k_cntxt_1_u
+{
+  struct ipa_hwio_def_ipa_gsi_top_ee_n_gsi_ch_k_cntxt_1_s def;
+  u32 value;
+};
+
+/*===========================================================================*/
+/*!
+  @brief Bit Field definition of register: IPA_GSI_TOP_EE_n_GSI_CH_k_CNTXT_2
+*/
+/*===========================================================================*/
+/* Structure definition of register */
+struct ipa_hwio_def_ipa_gsi_top_ee_n_gsi_ch_k_cntxt_2_s
+{
+  u32 r_base_addr_lsbs : 32;
+};
+
+/* Union definition of register */
+union ipa_hwio_def_ipa_gsi_top_ee_n_gsi_ch_k_cntxt_2_u
+{
+  struct ipa_hwio_def_ipa_gsi_top_ee_n_gsi_ch_k_cntxt_2_s def;
+  u32 value;
+};
+
+/*===========================================================================*/
+/*!
+  @brief Bit Field definition of register: IPA_GSI_TOP_EE_n_GSI_CH_k_CNTXT_3
+*/
+/*===========================================================================*/
+/* Structure definition of register */
+struct ipa_hwio_def_ipa_gsi_top_ee_n_gsi_ch_k_cntxt_3_s
+{
+  u32 r_base_addr_msbs : 32;
+};
+
+/* Union definition of register */
+union ipa_hwio_def_ipa_gsi_top_ee_n_gsi_ch_k_cntxt_3_u
+{
+  struct ipa_hwio_def_ipa_gsi_top_ee_n_gsi_ch_k_cntxt_3_s def;
+  u32 value;
+};
+
+/*===========================================================================*/
+/*!
+  @brief Bit Field definition of register: IPA_GSI_TOP_EE_n_GSI_CH_k_CNTXT_4
+*/
+/*===========================================================================*/
+/* Structure definition of register */
+struct ipa_hwio_def_ipa_gsi_top_ee_n_gsi_ch_k_cntxt_4_s
+{
+  u32 read_ptr_lsb : 32;
+};
+
+/* Union definition of register */
+union ipa_hwio_def_ipa_gsi_top_ee_n_gsi_ch_k_cntxt_4_u
+{
+  struct ipa_hwio_def_ipa_gsi_top_ee_n_gsi_ch_k_cntxt_4_s def;
+  u32 value;
+};
+
+/*===========================================================================*/
+/*!
+  @brief Bit Field definition of register: IPA_GSI_TOP_EE_n_GSI_CH_k_CNTXT_5
+*/
+/*===========================================================================*/
+/* Structure definition of register */
+struct ipa_hwio_def_ipa_gsi_top_ee_n_gsi_ch_k_cntxt_5_s
+{
+  u32 read_ptr_msb : 32;
+};
+
+/* Union definition of register */
+union ipa_hwio_def_ipa_gsi_top_ee_n_gsi_ch_k_cntxt_5_u
+{
+  struct ipa_hwio_def_ipa_gsi_top_ee_n_gsi_ch_k_cntxt_5_s def;
+  u32 value;
+};
+
+/*===========================================================================*/
+/*!
+  @brief Bit Field definition of register: IPA_GSI_TOP_EE_n_GSI_CH_k_CNTXT_6
+*/
+/*===========================================================================*/
+/* Structure definition of register */
+struct ipa_hwio_def_ipa_gsi_top_ee_n_gsi_ch_k_cntxt_6_s
+{
+  u32 write_ptr_lsb : 32;
+};
+
+/* Union definition of register */
+union ipa_hwio_def_ipa_gsi_top_ee_n_gsi_ch_k_cntxt_6_u
+{
+  struct ipa_hwio_def_ipa_gsi_top_ee_n_gsi_ch_k_cntxt_6_s def;
+  u32 value;
+};
+
+/*===========================================================================*/
+/*!
+  @brief Bit Field definition of register: IPA_GSI_TOP_EE_n_GSI_CH_k_CNTXT_7
+*/
+/*===========================================================================*/
+/* Structure definition of register */
+struct ipa_hwio_def_ipa_gsi_top_ee_n_gsi_ch_k_cntxt_7_s
+{
+  u32 write_ptr_msb : 32;
+};
+
+/* Union definition of register */
+union ipa_hwio_def_ipa_gsi_top_ee_n_gsi_ch_k_cntxt_7_u
+{
+  struct ipa_hwio_def_ipa_gsi_top_ee_n_gsi_ch_k_cntxt_7_s def;
+  u32 value;
+};
+
+/*===========================================================================*/
+/*!
+  @brief Bit Field definition of register: IPA_GSI_TOP_EE_n_GSI_CH_k_CNTXT_8
+*/
+/*===========================================================================*/
+/* Structure definition of register */
+struct ipa_hwio_def_ipa_gsi_top_ee_n_gsi_ch_k_cntxt_8_s
+{
+  u32 db_msi_data : 32;
+};
+
+/* Union definition of register */
+union ipa_hwio_def_ipa_gsi_top_ee_n_gsi_ch_k_cntxt_8_u
+{
+  struct ipa_hwio_def_ipa_gsi_top_ee_n_gsi_ch_k_cntxt_8_s def;
+  u32 value;
+};
+
+/*===========================================================================*/
+/*!
+  @brief Bit Field definition of register: IPA_GSI_TOP_EE_n_GSI_CH_k_ELEM_SIZE_SHIFT
+*/
+/*===========================================================================*/
+/* Structure definition of register */
+struct ipa_hwio_def_ipa_gsi_top_ee_n_gsi_ch_k_elem_size_shift_s
+{
+  u32 elem_size_shift : 4;
+  u32 reserved0 : 28;
+};
+
+/* Union definition of register */
+union ipa_hwio_def_ipa_gsi_top_ee_n_gsi_ch_k_elem_size_shift_u
+{
+  struct ipa_hwio_def_ipa_gsi_top_ee_n_gsi_ch_k_elem_size_shift_s def;
+  u32 value;
+};
+
+/*===========================================================================*/
+/*!
+  @brief Bit Field definition of register: IPA_GSI_TOP_EE_n_GSI_CH_k_CH_ALMST_EMPTY_THRSHOLD
+*/
+/*===========================================================================*/
+/* Structure definition of register */
+struct ipa_hwio_def_ipa_gsi_top_ee_n_gsi_ch_k_ch_almst_empty_thrshold_s
+{
+  u32 ch_almst_empty_thrshold : 16;
+  u32 reserved0 : 16;
+};
+
+/* Union definition of register */
+union ipa_hwio_def_ipa_gsi_top_ee_n_gsi_ch_k_ch_almst_empty_thrshold_u
+{
+  struct ipa_hwio_def_ipa_gsi_top_ee_n_gsi_ch_k_ch_almst_empty_thrshold_s def;
+  u32 value;
+};
+
+/*===========================================================================*/
+/*!
+  @brief Bit Field definition of register: IPA_GSI_TOP_EE_n_GSI_CH_k_RE_FETCH_READ_PTR
+*/
+/*===========================================================================*/
+/* Structure definition of register */
+struct ipa_hwio_def_ipa_gsi_top_ee_n_gsi_ch_k_re_fetch_read_ptr_s
+{
+  u32 read_ptr : 24;
+  u32 reserved0 : 8;
+};
+
+/* Union definition of register */
+union ipa_hwio_def_ipa_gsi_top_ee_n_gsi_ch_k_re_fetch_read_ptr_u
+{
+  struct ipa_hwio_def_ipa_gsi_top_ee_n_gsi_ch_k_re_fetch_read_ptr_s def;
+  u32 value;
+};
+
+/*===========================================================================*/
+/*!
+  @brief Bit Field definition of register: IPA_GSI_TOP_EE_n_GSI_CH_k_RE_FETCH_WRITE_PTR
+*/
+/*===========================================================================*/
+/* Structure definition of register */
+struct ipa_hwio_def_ipa_gsi_top_ee_n_gsi_ch_k_re_fetch_write_ptr_s
+{
+  u32 re_intr_db : 24;
+  u32 reserved0 : 8;
+};
+
+/* Union definition of register */
+union ipa_hwio_def_ipa_gsi_top_ee_n_gsi_ch_k_re_fetch_write_ptr_u
+{
+  struct ipa_hwio_def_ipa_gsi_top_ee_n_gsi_ch_k_re_fetch_write_ptr_s def;
+  u32 value;
+};
+
+/*===========================================================================*/
+/*!
+  @brief Bit Field definition of register: IPA_GSI_TOP_EE_n_GSI_CH_k_QOS
+*/
+/*===========================================================================*/
+/* Structure definition of register */
+struct ipa_hwio_def_ipa_gsi_top_ee_n_gsi_ch_k_qos_s
+{
+  u32 wrr_weight : 4;
+  u32 reserved0 : 4;
+  u32 max_prefetch : 1;
+  u32 use_db_eng : 1;
+  u32 prefetch_mode : 4;
+  u32 reserved1 : 2;
+  u32 empty_lvl_thrshold : 8;
+  u32 db_in_bytes : 1;
+  u32 low_latency_en : 1;
+  u32 reserved2 : 6;
+};
+
+/* Union definition of register */
+union ipa_hwio_def_ipa_gsi_top_ee_n_gsi_ch_k_qos_u
+{
+  struct ipa_hwio_def_ipa_gsi_top_ee_n_gsi_ch_k_qos_s def;
+  u32 value;
+};
+
+/*===========================================================================*/
+/*!
+  @brief Bit Field definition of register: IPA_GSI_TOP_EE_n_GSI_CH_k_SCRATCH_0
+*/
+/*===========================================================================*/
+/* Structure definition of register */
+struct ipa_hwio_def_ipa_gsi_top_ee_n_gsi_ch_k_scratch_0_s
+{
+  u32 scratch : 32;
+};
+
+/* Union definition of register */
+union ipa_hwio_def_ipa_gsi_top_ee_n_gsi_ch_k_scratch_0_u
+{
+  struct ipa_hwio_def_ipa_gsi_top_ee_n_gsi_ch_k_scratch_0_s def;
+  u32 value;
+};
+
+/*===========================================================================*/
+/*!
+  @brief Bit Field definition of register: IPA_GSI_TOP_EE_n_GSI_CH_k_SCRATCH_1
+*/
+/*===========================================================================*/
+/* Structure definition of register */
+struct ipa_hwio_def_ipa_gsi_top_ee_n_gsi_ch_k_scratch_1_s
+{
+  u32 scratch : 32;
+};
+
+/* Union definition of register */
+union ipa_hwio_def_ipa_gsi_top_ee_n_gsi_ch_k_scratch_1_u
+{
+  struct ipa_hwio_def_ipa_gsi_top_ee_n_gsi_ch_k_scratch_1_s def;
+  u32 value;
+};
+
+/*===========================================================================*/
+/*!
+  @brief Bit Field definition of register: IPA_GSI_TOP_EE_n_GSI_CH_k_SCRATCH_2
+*/
+/*===========================================================================*/
+/* Structure definition of register */
+struct ipa_hwio_def_ipa_gsi_top_ee_n_gsi_ch_k_scratch_2_s
+{
+  u32 scratch : 32;
+};
+
+/* Union definition of register */
+union ipa_hwio_def_ipa_gsi_top_ee_n_gsi_ch_k_scratch_2_u
+{
+  struct ipa_hwio_def_ipa_gsi_top_ee_n_gsi_ch_k_scratch_2_s def;
+  u32 value;
+};
+
+/*===========================================================================*/
+/*!
+  @brief Bit Field definition of register: IPA_GSI_TOP_EE_n_GSI_CH_k_SCRATCH_3
+*/
+/*===========================================================================*/
+/* Structure definition of register */
+struct ipa_hwio_def_ipa_gsi_top_ee_n_gsi_ch_k_scratch_3_s
+{
+  u32 scratch : 32;
+};
+
+/* Union definition of register */
+union ipa_hwio_def_ipa_gsi_top_ee_n_gsi_ch_k_scratch_3_u
+{
+  struct ipa_hwio_def_ipa_gsi_top_ee_n_gsi_ch_k_scratch_3_s def;
+  u32 value;
+};
+
+/*===========================================================================*/
+/*!
+  @brief Bit Field definition of register: IPA_GSI_TOP_EE_n_GSI_CH_k_SCRATCH_4
+*/
+/*===========================================================================*/
+/* Structure definition of register */
+struct ipa_hwio_def_ipa_gsi_top_ee_n_gsi_ch_k_scratch_4_s
+{
+  u32 scratch : 32;
+};
+
+/* Union definition of register */
+union ipa_hwio_def_ipa_gsi_top_ee_n_gsi_ch_k_scratch_4_u
+{
+  struct ipa_hwio_def_ipa_gsi_top_ee_n_gsi_ch_k_scratch_4_s def;
+  u32 value;
+};
+
+/*===========================================================================*/
+/*!
+  @brief Bit Field definition of register: IPA_GSI_TOP_EE_n_GSI_CH_k_SCRATCH_5
+*/
+/*===========================================================================*/
+/* Structure definition of register */
+struct ipa_hwio_def_ipa_gsi_top_ee_n_gsi_ch_k_scratch_5_s
+{
+  u32 scratch : 32;
+};
+
+/* Union definition of register */
+union ipa_hwio_def_ipa_gsi_top_ee_n_gsi_ch_k_scratch_5_u
+{
+  struct ipa_hwio_def_ipa_gsi_top_ee_n_gsi_ch_k_scratch_5_s def;
+  u32 value;
+};
+
+/*===========================================================================*/
+/*!
+  @brief Bit Field definition of register: IPA_GSI_TOP_EE_n_GSI_CH_k_SCRATCH_6
+*/
+/*===========================================================================*/
+/* Structure definition of register */
+struct ipa_hwio_def_ipa_gsi_top_ee_n_gsi_ch_k_scratch_6_s
+{
+  u32 scratch : 32;
+};
+
+/* Union definition of register */
+union ipa_hwio_def_ipa_gsi_top_ee_n_gsi_ch_k_scratch_6_u
+{
+  struct ipa_hwio_def_ipa_gsi_top_ee_n_gsi_ch_k_scratch_6_s def;
+  u32 value;
+};
+
+/*===========================================================================*/
+/*!
+  @brief Bit Field definition of register: IPA_GSI_TOP_EE_n_GSI_CH_k_SCRATCH_7
+*/
+/*===========================================================================*/
+/* Structure definition of register */
+struct ipa_hwio_def_ipa_gsi_top_ee_n_gsi_ch_k_scratch_7_s
+{
+  u32 scratch : 32;
+};
+
+/* Union definition of register */
+union ipa_hwio_def_ipa_gsi_top_ee_n_gsi_ch_k_scratch_7_u
+{
+  struct ipa_hwio_def_ipa_gsi_top_ee_n_gsi_ch_k_scratch_7_s def;
+  u32 value;
+};
+
+/*===========================================================================*/
+/*!
+  @brief Bit Field definition of register: IPA_GSI_TOP_EE_n_GSI_CH_k_SCRATCH_8
+*/
+/*===========================================================================*/
+/* Structure definition of register */
+struct ipa_hwio_def_ipa_gsi_top_ee_n_gsi_ch_k_scratch_8_s
+{
+  u32 scratch : 32;
+};
+
+/* Union definition of register */
+union ipa_hwio_def_ipa_gsi_top_ee_n_gsi_ch_k_scratch_8_u
+{
+  struct ipa_hwio_def_ipa_gsi_top_ee_n_gsi_ch_k_scratch_8_s def;
+  u32 value;
+};
+
+/*===========================================================================*/
+/*!
+  @brief Bit Field definition of register: IPA_GSI_TOP_EE_n_GSI_CH_k_SCRATCH_9
+*/
+/*===========================================================================*/
+/* Structure definition of register */
+struct ipa_hwio_def_ipa_gsi_top_ee_n_gsi_ch_k_scratch_9_s
+{
+  u32 scratch : 32;
+};
+
+/* Union definition of register */
+union ipa_hwio_def_ipa_gsi_top_ee_n_gsi_ch_k_scratch_9_u
+{
+  struct ipa_hwio_def_ipa_gsi_top_ee_n_gsi_ch_k_scratch_9_s def;
+  u32 value;
+};
+
+/*===========================================================================*/
+/*!
+  @brief Bit Field definition of register: IPA_GSI_TOP_EE_n_GSI_CH_k_DB_ENG_WRITE_PTR
+*/
+/*===========================================================================*/
+/* Structure definition of register */
+struct ipa_hwio_def_ipa_gsi_top_ee_n_gsi_ch_k_db_eng_write_ptr_s
+{
+  u32 last_db_2_mcs : 16;
+  u32 reserved0 : 16;
+};
+
+/* Union definition of register */
+union ipa_hwio_def_ipa_gsi_top_ee_n_gsi_ch_k_db_eng_write_ptr_u
+{
+  struct ipa_hwio_def_ipa_gsi_top_ee_n_gsi_ch_k_db_eng_write_ptr_s def;
+  u32 value;
+};
+
+/*===========================================================================*/
+/*!
+  @brief Bit Field definition of register: IPA_GSI_TOP_EE_n_EV_CH_k_CNTXT_0
+*/
+/*===========================================================================*/
+/* Structure definition of register */
+struct ipa_hwio_def_ipa_gsi_top_ee_n_ev_ch_k_cntxt_0_s
+{
+  u32 chtype : 7;
+  u32 intype : 1;
+  u32 evchid : 8;
+  u32 ee : 4;
+  u32 chstate : 4;
+  u32 element_size : 8;
+};
+
+/* Union definition of register */
+union ipa_hwio_def_ipa_gsi_top_ee_n_ev_ch_k_cntxt_0_u
+{
+  struct ipa_hwio_def_ipa_gsi_top_ee_n_ev_ch_k_cntxt_0_s def;
+  u32 value;
+};
+
+/*===========================================================================*/
+/*!
+  @brief Bit Field definition of register: IPA_GSI_TOP_EE_n_EV_CH_k_CNTXT_1
+*/
+/*===========================================================================*/
+/* Structure definition of register */
+struct ipa_hwio_def_ipa_gsi_top_ee_n_ev_ch_k_cntxt_1_s
+{
+  u32 r_length : 24;
+  u32 reserved0 : 8;
+};
+
+/* Union definition of register */
+union ipa_hwio_def_ipa_gsi_top_ee_n_ev_ch_k_cntxt_1_u
+{
+  struct ipa_hwio_def_ipa_gsi_top_ee_n_ev_ch_k_cntxt_1_s def;
+  u32 value;
+};
+
+/*===========================================================================*/
+/*!
+  @brief Bit Field definition of register: IPA_GSI_TOP_EE_n_EV_CH_k_CNTXT_2
+*/
+/*===========================================================================*/
+/* Structure definition of register */
+struct ipa_hwio_def_ipa_gsi_top_ee_n_ev_ch_k_cntxt_2_s
+{
+  u32 r_base_addr_lsbs : 32;
+};
+
+/* Union definition of register */
+union ipa_hwio_def_ipa_gsi_top_ee_n_ev_ch_k_cntxt_2_u
+{
+  struct ipa_hwio_def_ipa_gsi_top_ee_n_ev_ch_k_cntxt_2_s def;
+  u32 value;
+};
+
+/*===========================================================================*/
+/*!
+  @brief Bit Field definition of register: IPA_GSI_TOP_EE_n_EV_CH_k_CNTXT_3
+*/
+/*===========================================================================*/
+/* Structure definition of register */
+struct ipa_hwio_def_ipa_gsi_top_ee_n_ev_ch_k_cntxt_3_s
+{
+  u32 r_base_addr_msbs : 32;
+};
+
+/* Union definition of register */
+union ipa_hwio_def_ipa_gsi_top_ee_n_ev_ch_k_cntxt_3_u
+{
+  struct ipa_hwio_def_ipa_gsi_top_ee_n_ev_ch_k_cntxt_3_s def;
+  u32 value;
+};
+
+/*===========================================================================*/
+/*!
+  @brief Bit Field definition of register: IPA_GSI_TOP_EE_n_EV_CH_k_CNTXT_4
+*/
+/*===========================================================================*/
+/* Structure definition of register */
+struct ipa_hwio_def_ipa_gsi_top_ee_n_ev_ch_k_cntxt_4_s
+{
+  u32 read_ptr_lsb : 32;
+};
+
+/* Union definition of register */
+union ipa_hwio_def_ipa_gsi_top_ee_n_ev_ch_k_cntxt_4_u
+{
+  struct ipa_hwio_def_ipa_gsi_top_ee_n_ev_ch_k_cntxt_4_s def;
+  u32 value;
+};
+
+/*===========================================================================*/
+/*!
+  @brief Bit Field definition of register: IPA_GSI_TOP_EE_n_EV_CH_k_CNTXT_5
+*/
+/*===========================================================================*/
+/* Structure definition of register */
+struct ipa_hwio_def_ipa_gsi_top_ee_n_ev_ch_k_cntxt_5_s
+{
+  u32 read_ptr_msb : 32;
+};
+
+/* Union definition of register */
+union ipa_hwio_def_ipa_gsi_top_ee_n_ev_ch_k_cntxt_5_u
+{
+  struct ipa_hwio_def_ipa_gsi_top_ee_n_ev_ch_k_cntxt_5_s def;
+  u32 value;
+};
+
+/*===========================================================================*/
+/*!
+  @brief Bit Field definition of register: IPA_GSI_TOP_EE_n_EV_CH_k_CNTXT_6
+*/
+/*===========================================================================*/
+/* Structure definition of register */
+struct ipa_hwio_def_ipa_gsi_top_ee_n_ev_ch_k_cntxt_6_s
+{
+  u32 write_ptr_lsb : 32;
+};
+
+/* Union definition of register */
+union ipa_hwio_def_ipa_gsi_top_ee_n_ev_ch_k_cntxt_6_u
+{
+  struct ipa_hwio_def_ipa_gsi_top_ee_n_ev_ch_k_cntxt_6_s def;
+  u32 value;
+};
+
+/*===========================================================================*/
+/*!
+  @brief Bit Field definition of register: IPA_GSI_TOP_EE_n_EV_CH_k_CNTXT_7
+*/
+/*===========================================================================*/
+/* Structure definition of register */
+struct ipa_hwio_def_ipa_gsi_top_ee_n_ev_ch_k_cntxt_7_s
+{
+  u32 write_ptr_msb : 32;
+};
+
+/* Union definition of register */
+union ipa_hwio_def_ipa_gsi_top_ee_n_ev_ch_k_cntxt_7_u
+{
+  struct ipa_hwio_def_ipa_gsi_top_ee_n_ev_ch_k_cntxt_7_s def;
+  u32 value;
+};
+
+/*===========================================================================*/
+/*!
+  @brief Bit Field definition of register: IPA_GSI_TOP_EE_n_EV_CH_k_CNTXT_8
+*/
+/*===========================================================================*/
+/* Structure definition of register */
+struct ipa_hwio_def_ipa_gsi_top_ee_n_ev_ch_k_cntxt_8_s
+{
+  u32 int_modt : 16;
+  u32 int_modc : 8;
+  u32 int_mod_cnt : 8;
+};
+
+/* Union definition of register */
+union ipa_hwio_def_ipa_gsi_top_ee_n_ev_ch_k_cntxt_8_u
+{
+  struct ipa_hwio_def_ipa_gsi_top_ee_n_ev_ch_k_cntxt_8_s def;
+  u32 value;
+};
+
+/*===========================================================================*/
+/*!
+  @brief Bit Field definition of register: IPA_GSI_TOP_EE_n_EV_CH_k_CNTXT_9
+*/
+/*===========================================================================*/
+/* Structure definition of register */
+struct ipa_hwio_def_ipa_gsi_top_ee_n_ev_ch_k_cntxt_9_s
+{
+  u32 intvec : 32;
+};
+
+/* Union definition of register */
+union ipa_hwio_def_ipa_gsi_top_ee_n_ev_ch_k_cntxt_9_u
+{
+  struct ipa_hwio_def_ipa_gsi_top_ee_n_ev_ch_k_cntxt_9_s def;
+  u32 value;
+};
+
+/*===========================================================================*/
+/*!
+  @brief Bit Field definition of register: IPA_GSI_TOP_EE_n_EV_CH_k_CNTXT_10
+*/
+/*===========================================================================*/
+/* Structure definition of register */
+struct ipa_hwio_def_ipa_gsi_top_ee_n_ev_ch_k_cntxt_10_s
+{
+  u32 msi_addr_lsb : 32;
+};
+
+/* Union definition of register */
+union ipa_hwio_def_ipa_gsi_top_ee_n_ev_ch_k_cntxt_10_u
+{
+  struct ipa_hwio_def_ipa_gsi_top_ee_n_ev_ch_k_cntxt_10_s def;
+  u32 value;
+};
+
+/*===========================================================================*/
+/*!
+  @brief Bit Field definition of register: IPA_GSI_TOP_EE_n_EV_CH_k_CNTXT_11
+*/
+/*===========================================================================*/
+/* Structure definition of register */
+struct ipa_hwio_def_ipa_gsi_top_ee_n_ev_ch_k_cntxt_11_s
+{
+  u32 msi_addr_msb : 32;
+};
+
+/* Union definition of register */
+union ipa_hwio_def_ipa_gsi_top_ee_n_ev_ch_k_cntxt_11_u
+{
+  struct ipa_hwio_def_ipa_gsi_top_ee_n_ev_ch_k_cntxt_11_s def;
+  u32 value;
+};
+
+/*===========================================================================*/
+/*!
+  @brief Bit Field definition of register: IPA_GSI_TOP_EE_n_EV_CH_k_CNTXT_12
+*/
+/*===========================================================================*/
+/* Structure definition of register */
+struct ipa_hwio_def_ipa_gsi_top_ee_n_ev_ch_k_cntxt_12_s
+{
+  u32 rp_update_addr_lsb : 32;
+};
+
+/* Union definition of register */
+union ipa_hwio_def_ipa_gsi_top_ee_n_ev_ch_k_cntxt_12_u
+{
+  struct ipa_hwio_def_ipa_gsi_top_ee_n_ev_ch_k_cntxt_12_s def;
+  u32 value;
+};
+
+/*===========================================================================*/
+/*!
+  @brief Bit Field definition of register: IPA_GSI_TOP_EE_n_EV_CH_k_CNTXT_13
+*/
+/*===========================================================================*/
+/* Structure definition of register */
+struct ipa_hwio_def_ipa_gsi_top_ee_n_ev_ch_k_cntxt_13_s
+{
+  u32 rp_update_addr_msb : 32;
+};
+
+/* Union definition of register */
+union ipa_hwio_def_ipa_gsi_top_ee_n_ev_ch_k_cntxt_13_u
+{
+  struct ipa_hwio_def_ipa_gsi_top_ee_n_ev_ch_k_cntxt_13_s def;
+  u32 value;
+};
+
+/*===========================================================================*/
+/*!
+  @brief Bit Field definition of register: IPA_GSI_TOP_EE_n_EV_CH_k_ELEM_SIZE_SHIFT
+*/
+/*===========================================================================*/
+/* Structure definition of register */
+struct ipa_hwio_def_ipa_gsi_top_ee_n_ev_ch_k_elem_size_shift_s
+{
+  u32 elem_size_shift : 4;
+  u32 reserved0 : 28;
+};
+
+/* Union definition of register */
+union ipa_hwio_def_ipa_gsi_top_ee_n_ev_ch_k_elem_size_shift_u
+{
+  struct ipa_hwio_def_ipa_gsi_top_ee_n_ev_ch_k_elem_size_shift_s def;
+  u32 value;
+};
+
+/*===========================================================================*/
+/*!
+  @brief Bit Field definition of register: IPA_GSI_TOP_EE_n_EV_CH_k_SCRATCH_0
+*/
+/*===========================================================================*/
+/* Structure definition of register */
+struct ipa_hwio_def_ipa_gsi_top_ee_n_ev_ch_k_scratch_0_s
+{
+  u32 scratch : 32;
+};
+
+/* Union definition of register */
+union ipa_hwio_def_ipa_gsi_top_ee_n_ev_ch_k_scratch_0_u
+{
+  struct ipa_hwio_def_ipa_gsi_top_ee_n_ev_ch_k_scratch_0_s def;
+  u32 value;
+};
+
+/*===========================================================================*/
+/*!
+  @brief Bit Field definition of register: IPA_GSI_TOP_EE_n_EV_CH_k_SCRATCH_1
+*/
+/*===========================================================================*/
+/* Structure definition of register */
+struct ipa_hwio_def_ipa_gsi_top_ee_n_ev_ch_k_scratch_1_s
+{
+  u32 scratch : 32;
+};
+
+/* Union definition of register */
+union ipa_hwio_def_ipa_gsi_top_ee_n_ev_ch_k_scratch_1_u
+{
+  struct ipa_hwio_def_ipa_gsi_top_ee_n_ev_ch_k_scratch_1_s def;
+  u32 value;
+};
+
+/*===========================================================================*/
+/*!
+  @brief Bit Field definition of register: IPA_GSI_TOP_EE_n_EV_CH_k_SCRATCH_2
+*/
+/*===========================================================================*/
+/* Structure definition of register */
+struct ipa_hwio_def_ipa_gsi_top_ee_n_ev_ch_k_scratch_2_s
+{
+  u32 scratch : 32;
+};
+
+/* Union definition of register */
+union ipa_hwio_def_ipa_gsi_top_ee_n_ev_ch_k_scratch_2_u
+{
+  struct ipa_hwio_def_ipa_gsi_top_ee_n_ev_ch_k_scratch_2_s def;
+  u32 value;
+};
+
+/*===========================================================================*/
+/*!
+  @brief Bit Field definition of register: IPA_GSI_TOP_EE_n_GSI_CH_k_DOORBELL_0
+*/
+/*===========================================================================*/
+/* Structure definition of register */
+struct ipa_hwio_def_ipa_gsi_top_ee_n_gsi_ch_k_doorbell_0_s
+{
+  u32 write_ptr_lsb : 32;
+};
+
+/* Union definition of register */
+union ipa_hwio_def_ipa_gsi_top_ee_n_gsi_ch_k_doorbell_0_u
+{
+  struct ipa_hwio_def_ipa_gsi_top_ee_n_gsi_ch_k_doorbell_0_s def;
+  u32 value;
+};
+
+/*===========================================================================*/
+/*!
+  @brief Bit Field definition of register: IPA_GSI_TOP_EE_n_GSI_CH_k_DOORBELL_1
+*/
+/*===========================================================================*/
+/* Structure definition of register */
+struct ipa_hwio_def_ipa_gsi_top_ee_n_gsi_ch_k_doorbell_1_s
+{
+  u32 write_ptr_msb : 32;
+};
+
+/* Union definition of register */
+union ipa_hwio_def_ipa_gsi_top_ee_n_gsi_ch_k_doorbell_1_u
+{
+  struct ipa_hwio_def_ipa_gsi_top_ee_n_gsi_ch_k_doorbell_1_s def;
+  u32 value;
+};
+
+/*===========================================================================*/
+/*!
+  @brief Bit Field definition of register: IPA_GSI_TOP_EE_n_EV_CH_k_DOORBELL_0
+*/
+/*===========================================================================*/
+/* Structure definition of register */
+struct ipa_hwio_def_ipa_gsi_top_ee_n_ev_ch_k_doorbell_0_s
+{
+  u32 write_ptr_lsb : 32;
+};
+
+/* Union definition of register */
+union ipa_hwio_def_ipa_gsi_top_ee_n_ev_ch_k_doorbell_0_u
+{
+  struct ipa_hwio_def_ipa_gsi_top_ee_n_ev_ch_k_doorbell_0_s def;
+  u32 value;
+};
+
+/*===========================================================================*/
+/*!
+  @brief Bit Field definition of register: IPA_GSI_TOP_EE_n_EV_CH_k_DOORBELL_1
+*/
+/*===========================================================================*/
+/* Structure definition of register */
+struct ipa_hwio_def_ipa_gsi_top_ee_n_ev_ch_k_doorbell_1_s
+{
+  u32 write_ptr_msb : 32;
+};
+
+/* Union definition of register */
+union ipa_hwio_def_ipa_gsi_top_ee_n_ev_ch_k_doorbell_1_u
+{
+  struct ipa_hwio_def_ipa_gsi_top_ee_n_ev_ch_k_doorbell_1_s def;
+  u32 value;
+};
+
+/*===========================================================================*/
+/*!
+  @brief Bit Field definition of register: IPA_GSI_TOP_EE_n_GSI_STATUS
+*/
+/*===========================================================================*/
+/* Structure definition of register */
+struct ipa_hwio_def_ipa_gsi_top_ee_n_gsi_status_s
+{
+  u32 enabled : 1;
+  u32 reserved0 : 31;
+};
+
+/* Union definition of register */
+union ipa_hwio_def_ipa_gsi_top_ee_n_gsi_status_u
+{
+  struct ipa_hwio_def_ipa_gsi_top_ee_n_gsi_status_s def;
+  u32 value;
+};
+
+/*===========================================================================*/
+/*!
+  @brief Bit Field definition of register: IPA_GSI_TOP_EE_n_GSI_CH_CMD
+*/
+/*===========================================================================*/
+/* Structure definition of register */
+struct ipa_hwio_def_ipa_gsi_top_ee_n_gsi_ch_cmd_s
+{
+  u32 chid : 8;
+  u32 reserved0 : 16;
+  u32 opcode : 8;
+};
+
+/* Union definition of register */
+union ipa_hwio_def_ipa_gsi_top_ee_n_gsi_ch_cmd_u
+{
+  struct ipa_hwio_def_ipa_gsi_top_ee_n_gsi_ch_cmd_s def;
+  u32 value;
+};
+
+/*===========================================================================*/
+/*!
+  @brief Bit Field definition of register: IPA_GSI_TOP_EE_n_EV_CH_CMD
+*/
+/*===========================================================================*/
+/* Structure definition of register */
+struct ipa_hwio_def_ipa_gsi_top_ee_n_ev_ch_cmd_s
+{
+  u32 chid : 8;
+  u32 reserved0 : 16;
+  u32 opcode : 8;
+};
+
+/* Union definition of register */
+union ipa_hwio_def_ipa_gsi_top_ee_n_ev_ch_cmd_u
+{
+  struct ipa_hwio_def_ipa_gsi_top_ee_n_ev_ch_cmd_s def;
+  u32 value;
+};
+
+/*===========================================================================*/
+/*!
+  @brief Bit Field definition of register: IPA_GSI_TOP_EE_n_GSI_EE_GENERIC_CMD
+*/
+/*===========================================================================*/
+/* Structure definition of register */
+struct ipa_hwio_def_ipa_gsi_top_ee_n_gsi_ee_generic_cmd_s
+{
+  u32 opcode : 32;
+};
+
+/* Union definition of register */
+union ipa_hwio_def_ipa_gsi_top_ee_n_gsi_ee_generic_cmd_u
+{
+  struct ipa_hwio_def_ipa_gsi_top_ee_n_gsi_ee_generic_cmd_s def;
+  u32 value;
+};
+
+/*===========================================================================*/
+/*!
+  @brief Bit Field definition of register: IPA_GSI_TOP_EE_n_GSI_HW_PARAM_0
+*/
+/*===========================================================================*/
+/* Structure definition of register */
+struct ipa_hwio_def_ipa_gsi_top_ee_n_gsi_hw_param_0_s
+{
+  u32 gsi_ev_ch_num : 8;
+  u32 gsi_ch_num : 8;
+  u32 num_ees : 5;
+  u32 periph_conf_addr_bus_w : 5;
+  u32 periph_sec_grp : 5;
+  u32 use_axi_m : 1;
+};
+
+/* Union definition of register */
+union ipa_hwio_def_ipa_gsi_top_ee_n_gsi_hw_param_0_u
+{
+  struct ipa_hwio_def_ipa_gsi_top_ee_n_gsi_hw_param_0_s def;
+  u32 value;
+};
+
+/*===========================================================================*/
+/*!
+  @brief Bit Field definition of register: IPA_GSI_TOP_EE_n_GSI_HW_PARAM_1
+*/
+/*===========================================================================*/
+/* Structure definition of register */
+struct ipa_hwio_def_ipa_gsi_top_ee_n_gsi_hw_param_1_s
+{
+  u32 gsi_m_data_bus_w : 8;
+  u32 gsi_num_qad : 4;
+  u32 gsi_nonsec_en : 4;
+  u32 gsi_sec_en : 1;
+  u32 gsi_vmidacr_en : 1;
+  u32 gsi_qrib_en : 1;
+  u32 gsi_use_xpu : 1;
+  u32 gsi_num_timers : 5;
+  u32 gsi_use_bp_mtrix : 1;
+  u32 gsi_use_db_eng : 1;
+  u32 gsi_use_uc_if : 1;
+  u32 gsi_escape_buf_only : 1;
+  u32 gsi_simple_rd_wr : 1;
+  u32 gsi_blk_int_access_region_1_en : 1;
+  u32 gsi_blk_int_access_region_2_en : 1;
+};
+
+/* Union definition of register */
+union ipa_hwio_def_ipa_gsi_top_ee_n_gsi_hw_param_1_u
+{
+  struct ipa_hwio_def_ipa_gsi_top_ee_n_gsi_hw_param_1_s def;
+  u32 value;
+};
+
+/*===========================================================================*/
+/*!
+  @brief Bit Field definition of register: IPA_GSI_TOP_EE_n_GSI_HW_PARAM_2
+*/
+/*===========================================================================*/
+/* Structure definition of register */
+struct ipa_hwio_def_ipa_gsi_top_ee_n_gsi_hw_param_2_s
+{
+  u32 gsi_num_ch_per_ee : 8;
+  u32 gsi_iram_size : 5;
+  u32 gsi_ch_pend_translate : 1;
+  u32 gsi_ch_full_logic : 1;
+  u32 gsi_use_sdma : 1;
+  u32 gsi_sdma_n_int : 3;
+  u32 gsi_sdma_max_burst : 8;
+  u32 gsi_sdma_n_iovec : 3;
+  u32 gsi_use_rd_wr_eng : 1;
+  u32 gsi_use_inter_ee : 1;
+};
+
+/* Union definition of register */
+union ipa_hwio_def_ipa_gsi_top_ee_n_gsi_hw_param_2_u
+{
+  struct ipa_hwio_def_ipa_gsi_top_ee_n_gsi_hw_param_2_s def;
+  u32 value;
+};
+
+/*===========================================================================*/
+/*!
+  @brief Bit Field definition of register: IPA_GSI_TOP_EE_n_GSI_SW_VERSION
+*/
+/*===========================================================================*/
+/* Structure definition of register */
+struct ipa_hwio_def_ipa_gsi_top_ee_n_gsi_sw_version_s
+{
+  u32 step : 16;
+  u32 minor : 12;
+  u32 major : 4;
+};
+
+/* Union definition of register */
+union ipa_hwio_def_ipa_gsi_top_ee_n_gsi_sw_version_u
+{
+  struct ipa_hwio_def_ipa_gsi_top_ee_n_gsi_sw_version_s def;
+  u32 value;
+};
+
+/*===========================================================================*/
+/*!
+  @brief Bit Field definition of register: IPA_GSI_TOP_EE_n_GSI_MCS_CODE_VER
+*/
+/*===========================================================================*/
+/* Structure definition of register */
+struct ipa_hwio_def_ipa_gsi_top_ee_n_gsi_mcs_code_ver_s
+{
+  u32 ver : 32;
+};
+
+/* Union definition of register */
+union ipa_hwio_def_ipa_gsi_top_ee_n_gsi_mcs_code_ver_u
+{
+  struct ipa_hwio_def_ipa_gsi_top_ee_n_gsi_mcs_code_ver_s def;
+  u32 value;
+};
+
+/*===========================================================================*/
+/*!
+  @brief Bit Field definition of register: IPA_GSI_TOP_EE_n_GSI_HW_PARAM_3
+*/
+/*===========================================================================*/
+/* Structure definition of register */
+struct ipa_hwio_def_ipa_gsi_top_ee_n_gsi_hw_param_3_s
+{
+  u32 gsi_sdma_max_os_rd : 4;
+  u32 gsi_sdma_max_os_wr : 4;
+  u32 gsi_num_prefetch_bufs : 4;
+  u32 gsi_m_addr_bus_w : 8;
+  u32 gsi_ree_max_burst_len : 5;
+  u32 gsi_use_irom : 1;
+  u32 gsi_use_vir_ch_if : 1;
+  u32 gsi_use_sleep_clk_div : 1;
+  u32 gsi_use_db_msi_mode : 1;
+  u32 reserved0 : 3;
+};
+
+/* Union definition of register */
+union ipa_hwio_def_ipa_gsi_top_ee_n_gsi_hw_param_3_u
+{
+  struct ipa_hwio_def_ipa_gsi_top_ee_n_gsi_hw_param_3_s def;
+  u32 value;
+};
+
+/*===========================================================================*/
+/*!
+  @brief Bit Field definition of register: IPA_GSI_TOP_EE_n_GSI_HW_PARAM_4
+*/
+/*===========================================================================*/
+/* Structure definition of register */
+struct ipa_hwio_def_ipa_gsi_top_ee_n_gsi_hw_param_4_s
+{
+  u32 gsi_num_ev_per_ee : 8;
+  u32 gsi_iram_protcol_cnt : 8;
+  u32 reserved0 : 16;
+};
+
+/* Union definition of register */
+union ipa_hwio_def_ipa_gsi_top_ee_n_gsi_hw_param_4_u
+{
+  struct ipa_hwio_def_ipa_gsi_top_ee_n_gsi_hw_param_4_s def;
+  u32 value;
+};
+
+/*===========================================================================*/
+/*!
+  @brief Bit Field definition of register: IPA_GSI_TOP_EE_n_CNTXT_TYPE_IRQ
+*/
+/*===========================================================================*/
+/* Structure definition of register */
+struct ipa_hwio_def_ipa_gsi_top_ee_n_cntxt_type_irq_s
+{
+  u32 ch_ctrl : 1;
+  u32 ev_ctrl : 1;
+  u32 glob_ee : 1;
+  u32 ieob : 1;
+  u32 inter_ee_ch_ctrl : 1;
+  u32 inter_ee_ev_ctrl : 1;
+  u32 general : 1;
+  u32 reserved0 : 25;
+};
+
+/* Union definition of register */
+union ipa_hwio_def_ipa_gsi_top_ee_n_cntxt_type_irq_u
+{
+  struct ipa_hwio_def_ipa_gsi_top_ee_n_cntxt_type_irq_s def;
+  u32 value;
+};
+
+/*===========================================================================*/
+/*!
+  @brief Bit Field definition of register: IPA_GSI_TOP_EE_n_CNTXT_TYPE_IRQ_MSK
+*/
+/*===========================================================================*/
+/* Structure definition of register */
+struct ipa_hwio_def_ipa_gsi_top_ee_n_cntxt_type_irq_msk_s
+{
+  u32 ch_ctrl : 1;
+  u32 ev_ctrl : 1;
+  u32 glob_ee : 1;
+  u32 ieob : 1;
+  u32 inter_ee_ch_ctrl : 1;
+  u32 inter_ee_ev_ctrl : 1;
+  u32 general : 1;
+  u32 reserved0 : 25;
+};
+
+/* Union definition of register */
+union ipa_hwio_def_ipa_gsi_top_ee_n_cntxt_type_irq_msk_u
+{
+  struct ipa_hwio_def_ipa_gsi_top_ee_n_cntxt_type_irq_msk_s def;
+  u32 value;
+};
+
+/*===========================================================================*/
+/*!
+  @brief Bit Field definition of register: IPA_GSI_TOP_EE_n_CNTXT_SRC_GSI_CH_IRQ_k
+*/
+/*===========================================================================*/
+/* Structure definition of register */
+struct ipa_hwio_def_ipa_gsi_top_ee_n_cntxt_src_gsi_ch_irq_k_s
+{
+  u32 gsi_ch_bit_map : 32;
+};
+
+/* Union definition of register */
+union ipa_hwio_def_ipa_gsi_top_ee_n_cntxt_src_gsi_ch_irq_k_u
+{
+  struct ipa_hwio_def_ipa_gsi_top_ee_n_cntxt_src_gsi_ch_irq_k_s def;
+  u32 value;
+};
+
+/*===========================================================================*/
+/*!
+  @brief Bit Field definition of register: IPA_GSI_TOP_EE_n_CNTXT_SRC_GSI_CH_IRQ_MSK_k
+*/
+/*===========================================================================*/
+/* Structure definition of register */
+struct ipa_hwio_def_ipa_gsi_top_ee_n_cntxt_src_gsi_ch_irq_msk_k_s
+{
+  u32 gsi_ch_bit_map_msk : 32;
+};
+
+/* Union definition of register */
+union ipa_hwio_def_ipa_gsi_top_ee_n_cntxt_src_gsi_ch_irq_msk_k_u
+{
+  struct ipa_hwio_def_ipa_gsi_top_ee_n_cntxt_src_gsi_ch_irq_msk_k_s def;
+  u32 value;
+};
+
+/*===========================================================================*/
+/*!
+  @brief Bit Field definition of register: IPA_GSI_TOP_EE_n_CNTXT_SRC_GSI_CH_IRQ_CLR_k
+*/
+/*===========================================================================*/
+/* Structure definition of register */
+struct ipa_hwio_def_ipa_gsi_top_ee_n_cntxt_src_gsi_ch_irq_clr_k_s
+{
+  u32 gsi_ch_bit_map : 32;
+};
+
+/* Union definition of register */
+union ipa_hwio_def_ipa_gsi_top_ee_n_cntxt_src_gsi_ch_irq_clr_k_u
+{
+  struct ipa_hwio_def_ipa_gsi_top_ee_n_cntxt_src_gsi_ch_irq_clr_k_s def;
+  u32 value;
+};
+
+/*===========================================================================*/
+/*!
+  @brief Bit Field definition of register: IPA_GSI_TOP_EE_n_CNTXT_SRC_EV_CH_IRQ_k
+*/
+/*===========================================================================*/
+/* Structure definition of register */
+struct ipa_hwio_def_ipa_gsi_top_ee_n_cntxt_src_ev_ch_irq_k_s
+{
+  u32 ev_ch_bit_map : 32;
+};
+
+/* Union definition of register */
+union ipa_hwio_def_ipa_gsi_top_ee_n_cntxt_src_ev_ch_irq_k_u
+{
+  struct ipa_hwio_def_ipa_gsi_top_ee_n_cntxt_src_ev_ch_irq_k_s def;
+  u32 value;
+};
+
+/*===========================================================================*/
+/*!
+  @brief Bit Field definition of register: IPA_GSI_TOP_EE_n_CNTXT_SRC_EV_CH_IRQ_MSK_k
+*/
+/*===========================================================================*/
+/* Structure definition of register */
+struct ipa_hwio_def_ipa_gsi_top_ee_n_cntxt_src_ev_ch_irq_msk_k_s
+{
+  u32 ev_ch_bit_map_msk : 32;
+};
+
+/* Union definition of register */
+union ipa_hwio_def_ipa_gsi_top_ee_n_cntxt_src_ev_ch_irq_msk_k_u
+{
+  struct ipa_hwio_def_ipa_gsi_top_ee_n_cntxt_src_ev_ch_irq_msk_k_s def;
+  u32 value;
+};
+
+/*===========================================================================*/
+/*!
+  @brief Bit Field definition of register: IPA_GSI_TOP_EE_n_CNTXT_SRC_EV_CH_IRQ_CLR_k
+*/
+/*===========================================================================*/
+/* Structure definition of register */
+struct ipa_hwio_def_ipa_gsi_top_ee_n_cntxt_src_ev_ch_irq_clr_k_s
+{
+  u32 ev_ch_bit_map : 32;
+};
+
+/* Union definition of register */
+union ipa_hwio_def_ipa_gsi_top_ee_n_cntxt_src_ev_ch_irq_clr_k_u
+{
+  struct ipa_hwio_def_ipa_gsi_top_ee_n_cntxt_src_ev_ch_irq_clr_k_s def;
+  u32 value;
+};
+
+/*===========================================================================*/
+/*!
+  @brief Bit Field definition of register: IPA_GSI_TOP_EE_n_CNTXT_SRC_IEOB_IRQ_k
+*/
+/*===========================================================================*/
+/* Structure definition of register */
+struct ipa_hwio_def_ipa_gsi_top_ee_n_cntxt_src_ieob_irq_k_s
+{
+  u32 ev_ch_bit_map : 32;
+};
+
+/* Union definition of register */
+union ipa_hwio_def_ipa_gsi_top_ee_n_cntxt_src_ieob_irq_k_u
+{
+  struct ipa_hwio_def_ipa_gsi_top_ee_n_cntxt_src_ieob_irq_k_s def;
+  u32 value;
+};
+
+/*===========================================================================*/
+/*!
+  @brief Bit Field definition of register: IPA_GSI_TOP_EE_n_CNTXT_SRC_IEOB_IRQ_MSK_k
+*/
+/*===========================================================================*/
+/* Structure definition of register */
+struct ipa_hwio_def_ipa_gsi_top_ee_n_cntxt_src_ieob_irq_msk_k_s
+{
+  u32 ev_ch_bit_map_msk : 32;
+};
+
+/* Union definition of register */
+union ipa_hwio_def_ipa_gsi_top_ee_n_cntxt_src_ieob_irq_msk_k_u
+{
+  struct ipa_hwio_def_ipa_gsi_top_ee_n_cntxt_src_ieob_irq_msk_k_s def;
+  u32 value;
+};
+
+/*===========================================================================*/
+/*!
+  @brief Bit Field definition of register: IPA_GSI_TOP_EE_n_CNTXT_SRC_IEOB_IRQ_CLR_k
+*/
+/*===========================================================================*/
+/* Structure definition of register */
+struct ipa_hwio_def_ipa_gsi_top_ee_n_cntxt_src_ieob_irq_clr_k_s
+{
+  u32 ev_ch_bit_map : 32;
+};
+
+/* Union definition of register */
+union ipa_hwio_def_ipa_gsi_top_ee_n_cntxt_src_ieob_irq_clr_k_u
+{
+  struct ipa_hwio_def_ipa_gsi_top_ee_n_cntxt_src_ieob_irq_clr_k_s def;
+  u32 value;
+};
+
+/*===========================================================================*/
+/*!
+  @brief Bit Field definition of register: IPA_GSI_TOP_EE_n_CNTXT_GLOB_IRQ_STTS
+*/
+/*===========================================================================*/
+/* Structure definition of register */
+struct ipa_hwio_def_ipa_gsi_top_ee_n_cntxt_glob_irq_stts_s
+{
+  u32 error_int : 1;
+  u32 gp_int1 : 1;
+  u32 gp_int2 : 1;
+  u32 gp_int3 : 1;
+  u32 reserved0 : 28;
+};
+
+/* Union definition of register */
+union ipa_hwio_def_ipa_gsi_top_ee_n_cntxt_glob_irq_stts_u
+{
+  struct ipa_hwio_def_ipa_gsi_top_ee_n_cntxt_glob_irq_stts_s def;
+  u32 value;
+};
+
+/*===========================================================================*/
+/*!
+  @brief Bit Field definition of register: IPA_GSI_TOP_EE_n_CNTXT_GLOB_IRQ_EN
+*/
+/*===========================================================================*/
+/* Structure definition of register */
+struct ipa_hwio_def_ipa_gsi_top_ee_n_cntxt_glob_irq_en_s
+{
+  u32 error_int : 1;
+  u32 gp_int1 : 1;
+  u32 gp_int2 : 1;
+  u32 gp_int3 : 1;
+  u32 reserved0 : 28;
+};
+
+/* Union definition of register */
+union ipa_hwio_def_ipa_gsi_top_ee_n_cntxt_glob_irq_en_u
+{
+  struct ipa_hwio_def_ipa_gsi_top_ee_n_cntxt_glob_irq_en_s def;
+  u32 value;
+};
+
+/*===========================================================================*/
+/*!
+  @brief Bit Field definition of register: IPA_GSI_TOP_EE_n_CNTXT_GLOB_IRQ_CLR
+*/
+/*===========================================================================*/
+/* Structure definition of register */
+struct ipa_hwio_def_ipa_gsi_top_ee_n_cntxt_glob_irq_clr_s
+{
+  u32 error_int : 1;
+  u32 gp_int1 : 1;
+  u32 gp_int2 : 1;
+  u32 gp_int3 : 1;
+  u32 reserved0 : 28;
+};
+
+/* Union definition of register */
+union ipa_hwio_def_ipa_gsi_top_ee_n_cntxt_glob_irq_clr_u
+{
+  struct ipa_hwio_def_ipa_gsi_top_ee_n_cntxt_glob_irq_clr_s def;
+  u32 value;
+};
+
+/*===========================================================================*/
+/*!
+  @brief Bit Field definition of register: IPA_GSI_TOP_EE_n_CNTXT_GSI_IRQ_STTS
+*/
+/*===========================================================================*/
+/* Structure definition of register */
+struct ipa_hwio_def_ipa_gsi_top_ee_n_cntxt_gsi_irq_stts_s
+{
+  u32 gsi_break_point : 1;
+  u32 gsi_bus_error : 1;
+  u32 gsi_cmd_fifo_ovrflow : 1;
+  u32 gsi_mcs_stack_ovrflow : 1;
+  u32 reserved0 : 28;
+};
+
+/* Union definition of register */
+union ipa_hwio_def_ipa_gsi_top_ee_n_cntxt_gsi_irq_stts_u
+{
+  struct ipa_hwio_def_ipa_gsi_top_ee_n_cntxt_gsi_irq_stts_s def;
+  u32 value;
+};
+
+/*===========================================================================*/
+/*!
+  @brief Bit Field definition of register: IPA_GSI_TOP_EE_n_CNTXT_GSI_IRQ_EN
+*/
+/*===========================================================================*/
+/* Structure definition of register */
+struct ipa_hwio_def_ipa_gsi_top_ee_n_cntxt_gsi_irq_en_s
+{
+  u32 gsi_break_point : 1;
+  u32 gsi_bus_error : 1;
+  u32 gsi_cmd_fifo_ovrflow : 1;
+  u32 gsi_mcs_stack_ovrflow : 1;
+  u32 reserved0 : 28;
+};
+
+/* Union definition of register */
+union ipa_hwio_def_ipa_gsi_top_ee_n_cntxt_gsi_irq_en_u
+{
+  struct ipa_hwio_def_ipa_gsi_top_ee_n_cntxt_gsi_irq_en_s def;
+  u32 value;
+};
+
+/*===========================================================================*/
+/*!
+  @brief Bit Field definition of register: IPA_GSI_TOP_EE_n_CNTXT_GSI_IRQ_CLR
+*/
+/*===========================================================================*/
+/* Structure definition of register */
+struct ipa_hwio_def_ipa_gsi_top_ee_n_cntxt_gsi_irq_clr_s
+{
+  u32 gsi_break_point : 1;
+  u32 gsi_bus_error : 1;
+  u32 gsi_cmd_fifo_ovrflow : 1;
+  u32 gsi_mcs_stack_ovrflow : 1;
+  u32 reserved0 : 28;
+};
+
+/* Union definition of register */
+union ipa_hwio_def_ipa_gsi_top_ee_n_cntxt_gsi_irq_clr_u
+{
+  struct ipa_hwio_def_ipa_gsi_top_ee_n_cntxt_gsi_irq_clr_s def;
+  u32 value;
+};
+
+/*===========================================================================*/
+/*!
+  @brief Bit Field definition of register: IPA_GSI_TOP_EE_n_CNTXT_INTSET
+*/
+/*===========================================================================*/
+/* Structure definition of register */
+struct ipa_hwio_def_ipa_gsi_top_ee_n_cntxt_intset_s
+{
+  u32 intype : 1;
+  u32 reserved0 : 31;
+};
+
+/* Union definition of register */
+union ipa_hwio_def_ipa_gsi_top_ee_n_cntxt_intset_u
+{
+  struct ipa_hwio_def_ipa_gsi_top_ee_n_cntxt_intset_s def;
+  u32 value;
+};
+
+/*===========================================================================*/
+/*!
+  @brief Bit Field definition of register: IPA_GSI_TOP_EE_n_CNTXT_MSI_BASE_LSB
+*/
+/*===========================================================================*/
+/* Structure definition of register */
+struct ipa_hwio_def_ipa_gsi_top_ee_n_cntxt_msi_base_lsb_s
+{
+  u32 msi_addr_lsb : 32;
+};
+
+/* Union definition of register */
+union ipa_hwio_def_ipa_gsi_top_ee_n_cntxt_msi_base_lsb_u
+{
+  struct ipa_hwio_def_ipa_gsi_top_ee_n_cntxt_msi_base_lsb_s def;
+  u32 value;
+};
+
+/*===========================================================================*/
+/*!
+  @brief Bit Field definition of register: IPA_GSI_TOP_EE_n_CNTXT_MSI_BASE_MSB
+*/
+/*===========================================================================*/
+/* Structure definition of register */
+struct ipa_hwio_def_ipa_gsi_top_ee_n_cntxt_msi_base_msb_s
+{
+  u32 msi_addr_msb : 32;
+};
+
+/* Union definition of register */
+union ipa_hwio_def_ipa_gsi_top_ee_n_cntxt_msi_base_msb_u
+{
+  struct ipa_hwio_def_ipa_gsi_top_ee_n_cntxt_msi_base_msb_s def;
+  u32 value;
+};
+
+/*===========================================================================*/
+/*!
+  @brief Bit Field definition of register: IPA_GSI_TOP_EE_n_CNTXT_INT_VEC
+*/
+/*===========================================================================*/
+/* Structure definition of register */
+struct ipa_hwio_def_ipa_gsi_top_ee_n_cntxt_int_vec_s
+{
+  u32 int_vec : 32;
+};
+
+/* Union definition of register */
+union ipa_hwio_def_ipa_gsi_top_ee_n_cntxt_int_vec_u
+{
+  struct ipa_hwio_def_ipa_gsi_top_ee_n_cntxt_int_vec_s def;
+  u32 value;
+};
+
+/*===========================================================================*/
+/*!
+  @brief Bit Field definition of register: IPA_GSI_TOP_EE_n_ERROR_LOG
+*/
+/*===========================================================================*/
+/* Structure definition of register */
+struct ipa_hwio_def_ipa_gsi_top_ee_n_error_log_s
+{
+  u32 error_log : 32;
+};
+
+/* Union definition of register */
+union ipa_hwio_def_ipa_gsi_top_ee_n_error_log_u
+{
+  struct ipa_hwio_def_ipa_gsi_top_ee_n_error_log_s def;
+  u32 value;
+};
+
+/*===========================================================================*/
+/*!
+  @brief Bit Field definition of register: IPA_GSI_TOP_EE_n_ERROR_LOG_CLR
+*/
+/*===========================================================================*/
+/* Structure definition of register */
+struct ipa_hwio_def_ipa_gsi_top_ee_n_error_log_clr_s
+{
+  u32 error_log_clr : 32;
+};
+
+/* Union definition of register */
+union ipa_hwio_def_ipa_gsi_top_ee_n_error_log_clr_u
+{
+  struct ipa_hwio_def_ipa_gsi_top_ee_n_error_log_clr_s def;
+  u32 value;
+};
+
+/*===========================================================================*/
+/*!
+  @brief Bit Field definition of register: IPA_GSI_TOP_EE_n_CNTXT_SCRATCH_0
+*/
+/*===========================================================================*/
+/* Structure definition of register */
+struct ipa_hwio_def_ipa_gsi_top_ee_n_cntxt_scratch_0_s
+{
+  u32 scratch : 32;
+};
+
+/* Union definition of register */
+union ipa_hwio_def_ipa_gsi_top_ee_n_cntxt_scratch_0_u
+{
+  struct ipa_hwio_def_ipa_gsi_top_ee_n_cntxt_scratch_0_s def;
+  u32 value;
+};
+
+/*===========================================================================*/
+/*!
+  @brief Bit Field definition of register: IPA_GSI_TOP_EE_n_CNTXT_SCRATCH_1
+*/
+/*===========================================================================*/
+/* Structure definition of register */
+struct ipa_hwio_def_ipa_gsi_top_ee_n_cntxt_scratch_1_s
+{
+  u32 scratch : 32;
+};
+
+/* Union definition of register */
+union ipa_hwio_def_ipa_gsi_top_ee_n_cntxt_scratch_1_u
+{
+  struct ipa_hwio_def_ipa_gsi_top_ee_n_cntxt_scratch_1_s def;
+  u32 value;
+};
+
+/*===========================================================================*/
+/*!
+  @brief Bit Field definition of register: IPA_GSI_TOP_GSI_MCS_CFG
+*/
+/*===========================================================================*/
+/* Structure definition of register */
+struct ipa_hwio_def_ipa_gsi_top_gsi_mcs_cfg_s
+{
+  u32 mcs_enable : 1;
+  u32 reserved0 : 31;
+};
+
+/* Union definition of register */
+union ipa_hwio_def_ipa_gsi_top_gsi_mcs_cfg_u
+{
+  struct ipa_hwio_def_ipa_gsi_top_gsi_mcs_cfg_s def;
+  u32 value;
+};
+
+/*===========================================================================*/
+/*!
+  @brief Bit Field definition of register: IPA_GSI_TOP_GSI_TZ_FW_AUTH_LOCK
+*/
+/*===========================================================================*/
+/* Structure definition of register */
+struct ipa_hwio_def_ipa_gsi_top_gsi_tz_fw_auth_lock_s
+{
+  u32 dis_iram_write : 1;
+  u32 dis_debug_shram_write : 1;
+  u32 reserved0 : 30;
+};
+
+/* Union definition of register */
+union ipa_hwio_def_ipa_gsi_top_gsi_tz_fw_auth_lock_u
+{
+  struct ipa_hwio_def_ipa_gsi_top_gsi_tz_fw_auth_lock_s def;
+  u32 value;
+};
+
+/*===========================================================================*/
+/*!
+  @brief Bit Field definition of register: IPA_GSI_TOP_GSI_MSA_FW_AUTH_LOCK
+*/
+/*===========================================================================*/
+/* Structure definition of register */
+struct ipa_hwio_def_ipa_gsi_top_gsi_msa_fw_auth_lock_s
+{
+  u32 dis_iram_write : 1;
+  u32 dis_debug_shram_write : 1;
+  u32 reserved0 : 30;
+};
+
+/* Union definition of register */
+union ipa_hwio_def_ipa_gsi_top_gsi_msa_fw_auth_lock_u
+{
+  struct ipa_hwio_def_ipa_gsi_top_gsi_msa_fw_auth_lock_s def;
+  u32 value;
+};
+
+/*===========================================================================*/
+/*!
+  @brief Bit Field definition of register: IPA_GSI_TOP_GSI_SP_FW_AUTH_LOCK
+*/
+/*===========================================================================*/
+/* Structure definition of register */
+struct ipa_hwio_def_ipa_gsi_top_gsi_sp_fw_auth_lock_s
+{
+  u32 dis_iram_write : 1;
+  u32 dis_debug_shram_write : 1;
+  u32 reserved0 : 30;
+};
+
+/* Union definition of register */
+union ipa_hwio_def_ipa_gsi_top_gsi_sp_fw_auth_lock_u
+{
+  struct ipa_hwio_def_ipa_gsi_top_gsi_sp_fw_auth_lock_s def;
+  u32 value;
+};
+
+/*===========================================================================*/
+/*!
+  @brief Bit Field definition of register: IPA_GSI_TOP_INTER_EE_n_ORIGINATOR_EE
+*/
+/*===========================================================================*/
+/* Structure definition of register */
+struct ipa_hwio_def_ipa_gsi_top_inter_ee_n_originator_ee_s
+{
+  u32 ee_number : 4;
+  u32 reserved0 : 28;
+};
+
+/* Union definition of register */
+union ipa_hwio_def_ipa_gsi_top_inter_ee_n_originator_ee_u
+{
+  struct ipa_hwio_def_ipa_gsi_top_inter_ee_n_originator_ee_s def;
+  u32 value;
+};
+
+/*===========================================================================*/
+/*!
+  @brief Bit Field definition of register: IPA_GSI_TOP_INTER_EE_n_GSI_CH_CMD
+*/
+/*===========================================================================*/
+/* Structure definition of register */
+struct ipa_hwio_def_ipa_gsi_top_inter_ee_n_gsi_ch_cmd_s
+{
+  u32 chid : 8;
+  u32 reserved0 : 16;
+  u32 opcode : 8;
+};
+
+/* Union definition of register */
+union ipa_hwio_def_ipa_gsi_top_inter_ee_n_gsi_ch_cmd_u
+{
+  struct ipa_hwio_def_ipa_gsi_top_inter_ee_n_gsi_ch_cmd_s def;
+  u32 value;
+};
+
+/*===========================================================================*/
+/*!
+  @brief Bit Field definition of register: IPA_GSI_TOP_INTER_EE_n_EV_CH_CMD
+*/
+/*===========================================================================*/
+/* Structure definition of register */
+struct ipa_hwio_def_ipa_gsi_top_inter_ee_n_ev_ch_cmd_s
+{
+  u32 chid : 8;
+  u32 reserved0 : 16;
+  u32 opcode : 8;
+};
+
+/* Union definition of register */
+union ipa_hwio_def_ipa_gsi_top_inter_ee_n_ev_ch_cmd_u
+{
+  struct ipa_hwio_def_ipa_gsi_top_inter_ee_n_ev_ch_cmd_s def;
+  u32 value;
+};
+
+/*===========================================================================*/
+/*!
+  @brief Bit Field definition of register: IPA_GSI_TOP_INTER_EE_n_SRC_GSI_CH_IRQ_k
+*/
+/*===========================================================================*/
+/* Structure definition of register */
+struct ipa_hwio_def_ipa_gsi_top_inter_ee_n_src_gsi_ch_irq_k_s
+{
+  u32 gsi_ch_bit_map : 32;
+};
+
+/* Union definition of register */
+union ipa_hwio_def_ipa_gsi_top_inter_ee_n_src_gsi_ch_irq_k_u
+{
+  struct ipa_hwio_def_ipa_gsi_top_inter_ee_n_src_gsi_ch_irq_k_s def;
+  u32 value;
+};
+
+/*===========================================================================*/
+/*!
+  @brief Bit Field definition of register: IPA_GSI_TOP_INTER_EE_n_SRC_GSI_CH_IRQ_MSK_k
+*/
+/*===========================================================================*/
+/* Structure definition of register */
+struct ipa_hwio_def_ipa_gsi_top_inter_ee_n_src_gsi_ch_irq_msk_k_s
+{
+  u32 gsi_ch_bit_map_msk : 32;
+};
+
+/* Union definition of register */
+union ipa_hwio_def_ipa_gsi_top_inter_ee_n_src_gsi_ch_irq_msk_k_u
+{
+  struct ipa_hwio_def_ipa_gsi_top_inter_ee_n_src_gsi_ch_irq_msk_k_s def;
+  u32 value;
+};
+
+/*===========================================================================*/
+/*!
+  @brief Bit Field definition of register: IPA_GSI_TOP_INTER_EE_n_SRC_GSI_CH_IRQ_CLR_k
+*/
+/*===========================================================================*/
+/* Structure definition of register */
+struct ipa_hwio_def_ipa_gsi_top_inter_ee_n_src_gsi_ch_irq_clr_k_s
+{
+  u32 gsi_ch_bit_map : 32;
+};
+
+/* Union definition of register */
+union ipa_hwio_def_ipa_gsi_top_inter_ee_n_src_gsi_ch_irq_clr_k_u
+{
+  struct ipa_hwio_def_ipa_gsi_top_inter_ee_n_src_gsi_ch_irq_clr_k_s def;
+  u32 value;
+};
+
+/*===========================================================================*/
+/*!
+  @brief Bit Field definition of register: IPA_GSI_TOP_INTER_EE_n_SRC_EV_CH_IRQ_k
+*/
+/*===========================================================================*/
+/* Structure definition of register */
+struct ipa_hwio_def_ipa_gsi_top_inter_ee_n_src_ev_ch_irq_k_s
+{
+  u32 ev_ch_bit_map : 32;
+};
+
+/* Union definition of register */
+union ipa_hwio_def_ipa_gsi_top_inter_ee_n_src_ev_ch_irq_k_u
+{
+  struct ipa_hwio_def_ipa_gsi_top_inter_ee_n_src_ev_ch_irq_k_s def;
+  u32 value;
+};
+
+/*===========================================================================*/
+/*!
+  @brief Bit Field definition of register: IPA_GSI_TOP_INTER_EE_n_SRC_EV_CH_IRQ_MSK_k
+*/
+/*===========================================================================*/
+/* Structure definition of register */
+struct ipa_hwio_def_ipa_gsi_top_inter_ee_n_src_ev_ch_irq_msk_k_s
+{
+  u32 ev_ch_bit_map_msk : 32;
+};
+
+/* Union definition of register */
+union ipa_hwio_def_ipa_gsi_top_inter_ee_n_src_ev_ch_irq_msk_k_u
+{
+  struct ipa_hwio_def_ipa_gsi_top_inter_ee_n_src_ev_ch_irq_msk_k_s def;
+  u32 value;
+};
+
+/*===========================================================================*/
+/*!
+  @brief Bit Field definition of register: IPA_GSI_TOP_INTER_EE_n_SRC_EV_CH_IRQ_CLR_k
+*/
+/*===========================================================================*/
+/* Structure definition of register */
+struct ipa_hwio_def_ipa_gsi_top_inter_ee_n_src_ev_ch_irq_clr_k_s
+{
+  u32 ev_ch_bit_map : 32;
+};
+
+/* Union definition of register */
+union ipa_hwio_def_ipa_gsi_top_inter_ee_n_src_ev_ch_irq_clr_k_u
+{
+  struct ipa_hwio_def_ipa_gsi_top_inter_ee_n_src_ev_ch_irq_clr_k_s def;
+  u32 value;
+};
+
+/*----------------------------------------------------------------------------
+ * MODULE: IPA_GSI_TOP_XPU3
+ *--------------------------------------------------------------------------*/
+
+/*===========================================================================*/
+/*!
+  @brief Bit Field definition of register: IPA_GSI_TOP_XPU3_GCR0
+*/
+/*===========================================================================*/
+/* Structure definition of register */
+struct ipa_hwio_def_ipa_gsi_top_xpu3_gcr0_s
+{
+  u32 aaden : 1;
+  u32 aalog_mode_dis : 1;
+  u32 reserved0 : 30;
+};
+
+/* Union definition of register */
+union ipa_hwio_def_ipa_gsi_top_xpu3_gcr0_u
+{
+  struct ipa_hwio_def_ipa_gsi_top_xpu3_gcr0_s def;
+  u32 value;
+};
+
+/*===========================================================================*/
+/*!
+  @brief Bit Field definition of register: IPA_GSI_TOP_XPU3_SCR0
+*/
+/*===========================================================================*/
+/* Structure definition of register */
+struct ipa_hwio_def_ipa_gsi_top_xpu3_scr0_s
+{
+  u32 scfgere : 1;
+  u32 sclere : 1;
+  u32 scfgeie : 1;
+  u32 scleie : 1;
+  u32 reserved0 : 4;
+  u32 dynamic_clk_en : 1;
+  u32 reserved1 : 23;
+};
+
+/* Union definition of register */
+union ipa_hwio_def_ipa_gsi_top_xpu3_scr0_u
+{
+  struct ipa_hwio_def_ipa_gsi_top_xpu3_scr0_s def;
+  u32 value;
+};
+
+/*===========================================================================*/
+/*!
+  @brief Bit Field definition of register: IPA_GSI_TOP_XPU3_CR0
+*/
+/*===========================================================================*/
+/* Structure definition of register */
+struct ipa_hwio_def_ipa_gsi_top_xpu3_cr0_s
+{
+  u32 cfgere : 1;
+  u32 clere : 1;
+  u32 cfgeie : 1;
+  u32 cleie : 1;
+  u32 reserved0 : 3;
+  u32 vmiden : 1;
+  u32 dynamic_clk_en : 1;
+  u32 reserved1 : 23;
+};
+
+/* Union definition of register */
+union ipa_hwio_def_ipa_gsi_top_xpu3_cr0_u
+{
+  struct ipa_hwio_def_ipa_gsi_top_xpu3_cr0_s def;
+  u32 value;
+};
+
+/*===========================================================================*/
+/*!
+  @brief Bit Field definition of register: IPA_GSI_TOP_XPU3_RPU_ACR0
+*/
+/*===========================================================================*/
+/* Structure definition of register */
+struct ipa_hwio_def_ipa_gsi_top_xpu3_rpu_acr0_s
+{
+  u32 suvmid : 32;
+};
+
+/* Union definition of register */
+union ipa_hwio_def_ipa_gsi_top_xpu3_rpu_acr0_u
+{
+  struct ipa_hwio_def_ipa_gsi_top_xpu3_rpu_acr0_s def;
+  u32 value;
+};
+
+/*===========================================================================*/
+/*!
+  @brief Bit Field definition of register: IPA_GSI_TOP_XPU3_QAD0_GCR0
+*/
+/*===========================================================================*/
+/* Structure definition of register */
+struct ipa_hwio_def_ipa_gsi_top_xpu3_qad0_gcr0_s
+{
+  u32 qad0den : 1;
+  u32 qad0log_mode_dis : 1;
+  u32 reserved0 : 30;
+};
+
+/* Union definition of register */
+union ipa_hwio_def_ipa_gsi_top_xpu3_qad0_gcr0_u
+{
+  struct ipa_hwio_def_ipa_gsi_top_xpu3_qad0_gcr0_s def;
+  u32 value;
+};
+
+/*===========================================================================*/
+/*!
+  @brief Bit Field definition of register: IPA_GSI_TOP_XPU3_QAD0_CR0
+*/
+/*===========================================================================*/
+/* Structure definition of register */
+struct ipa_hwio_def_ipa_gsi_top_xpu3_qad0_cr0_s
+{
+  u32 cfgere : 1;
+  u32 clere : 1;
+  u32 cfgeie : 1;
+  u32 cleie : 1;
+  u32 reserved0 : 4;
+  u32 dynamic_clk_en : 1;
+  u32 reserved1 : 23;
+};
+
+/* Union definition of register */
+union ipa_hwio_def_ipa_gsi_top_xpu3_qad0_cr0_u
+{
+  struct ipa_hwio_def_ipa_gsi_top_xpu3_qad0_cr0_s def;
+  u32 value;
+};
+
+/*===========================================================================*/
+/*!
+  @brief Bit Field definition of register: IPA_GSI_TOP_XPU3_QAD1_GCR0
+*/
+/*===========================================================================*/
+/* Structure definition of register */
+struct ipa_hwio_def_ipa_gsi_top_xpu3_qad1_gcr0_s
+{
+  u32 qad1den : 1;
+  u32 qad1log_mode_dis : 1;
+  u32 reserved0 : 30;
+};
+
+/* Union definition of register */
+union ipa_hwio_def_ipa_gsi_top_xpu3_qad1_gcr0_u
+{
+  struct ipa_hwio_def_ipa_gsi_top_xpu3_qad1_gcr0_s def;
+  u32 value;
+};
+
+/*===========================================================================*/
+/*!
+  @brief Bit Field definition of register: IPA_GSI_TOP_XPU3_QAD1_CR0
+*/
+/*===========================================================================*/
+/* Structure definition of register */
+struct ipa_hwio_def_ipa_gsi_top_xpu3_qad1_cr0_s
+{
+  u32 cfgere : 1;
+  u32 clere : 1;
+  u32 cfgeie : 1;
+  u32 cleie : 1;
+  u32 reserved0 : 4;
+  u32 dynamic_clk_en : 1;
+  u32 reserved1 : 23;
+};
+
+/* Union definition of register */
+union ipa_hwio_def_ipa_gsi_top_xpu3_qad1_cr0_u
+{
+  struct ipa_hwio_def_ipa_gsi_top_xpu3_qad1_cr0_s def;
+  u32 value;
+};
+
+/*===========================================================================*/
+/*!
+  @brief Bit Field definition of register: IPA_GSI_TOP_XPU3_IDR3
+*/
+/*===========================================================================*/
+/* Structure definition of register */
+struct ipa_hwio_def_ipa_gsi_top_xpu3_idr3_s
+{
+  u32 nvmid : 8;
+  u32 mv : 1;
+  u32 pt : 1;
+  u32 reserved0 : 22;
+};
+
+/* Union definition of register */
+union ipa_hwio_def_ipa_gsi_top_xpu3_idr3_u
+{
+  struct ipa_hwio_def_ipa_gsi_top_xpu3_idr3_s def;
+  u32 value;
+};
+
+/*===========================================================================*/
+/*!
+  @brief Bit Field definition of register: IPA_GSI_TOP_XPU3_IDR2
+*/
+/*===========================================================================*/
+/* Structure definition of register */
+struct ipa_hwio_def_ipa_gsi_top_xpu3_idr2_s
+{
+  u32 num_qad : 4;
+  u32 reserved0 : 4;
+  u32 vmidacr_en : 8;
+  u32 sec_en : 8;
+  u32 nonsec_en : 8;
+};
+
+/* Union definition of register */
+union ipa_hwio_def_ipa_gsi_top_xpu3_idr2_u
+{
+  struct ipa_hwio_def_ipa_gsi_top_xpu3_idr2_s def;
+  u32 value;
+};
+
+/*===========================================================================*/
+/*!
+  @brief Bit Field definition of register: IPA_GSI_TOP_XPU3_IDR1
+*/
+/*===========================================================================*/
+/* Structure definition of register */
+struct ipa_hwio_def_ipa_gsi_top_xpu3_idr1_s
+{
+  u32 reserved0 : 16;
+  u32 config_addr_width : 6;
+  u32 reserved1 : 2;
+  u32 client_addr_width : 6;
+  u32 reserved2 : 2;
+};
+
+/* Union definition of register */
+union ipa_hwio_def_ipa_gsi_top_xpu3_idr1_u
+{
+  struct ipa_hwio_def_ipa_gsi_top_xpu3_idr1_s def;
+  u32 value;
+};
+
+/*===========================================================================*/
+/*!
+  @brief Bit Field definition of register: IPA_GSI_TOP_XPU3_IDR0
+*/
+/*===========================================================================*/
+/* Structure definition of register */
+struct ipa_hwio_def_ipa_gsi_top_xpu3_idr0_s
+{
+  u32 xputype : 2;
+  u32 reserved0 : 3;
+  u32 clientreq_halt_ack_hw_en : 1;
+  u32 reserved1 : 10;
+  u32 nrg : 10;
+  u32 reserved2 : 6;
+};
+
+/* Union definition of register */
+union ipa_hwio_def_ipa_gsi_top_xpu3_idr0_u
+{
+  struct ipa_hwio_def_ipa_gsi_top_xpu3_idr0_s def;
+  u32 value;
+};
+
+/*===========================================================================*/
+/*!
+  @brief Bit Field definition of register: IPA_GSI_TOP_XPU3_REV
+*/
+/*===========================================================================*/
+/* Structure definition of register */
+struct ipa_hwio_def_ipa_gsi_top_xpu3_rev_s
+{
+  u32 step : 16;
+  u32 minor : 12;
+  u32 major : 4;
+};
+
+/* Union definition of register */
+union ipa_hwio_def_ipa_gsi_top_xpu3_rev_u
+{
+  struct ipa_hwio_def_ipa_gsi_top_xpu3_rev_s def;
+  u32 value;
+};
+
+/*===========================================================================*/
+/*!
+  @brief Bit Field definition of register: IPA_GSI_TOP_XPU3_LOG_MODE_DIS
+*/
+/*===========================================================================*/
+/* Structure definition of register */
+struct ipa_hwio_def_ipa_gsi_top_xpu3_log_mode_dis_s
+{
+  u32 log_mode_dis : 1;
+  u32 reserved0 : 31;
+};
+
+/* Union definition of register */
+union ipa_hwio_def_ipa_gsi_top_xpu3_log_mode_dis_u
+{
+  struct ipa_hwio_def_ipa_gsi_top_xpu3_log_mode_dis_s def;
+  u32 value;
+};
+
+/*===========================================================================*/
+/*!
+  @brief Bit Field definition of register: IPA_GSI_TOP_XPU3_RGN_FREESTATUSr
+*/
+/*===========================================================================*/
+/* Structure definition of register */
+struct ipa_hwio_def_ipa_gsi_top_xpu3_rgn_freestatusr_s
+{
+  u32 rgfreestatus : 21;
+  u32 reserved0 : 11;
+};
+
+/* Union definition of register */
+union ipa_hwio_def_ipa_gsi_top_xpu3_rgn_freestatusr_u
+{
+  struct ipa_hwio_def_ipa_gsi_top_xpu3_rgn_freestatusr_s def;
+  u32 value;
+};
+
+/*===========================================================================*/
+/*!
+  @brief Bit Field definition of register: IPA_GSI_TOP_XPU3_SEAR0
+*/
+/*===========================================================================*/
+/* Structure definition of register */
+struct ipa_hwio_def_ipa_gsi_top_xpu3_sear0_s
+{
+  u32 addr_31_0 : 32;
+};
+
+/* Union definition of register */
+union ipa_hwio_def_ipa_gsi_top_xpu3_sear0_u
+{
+  struct ipa_hwio_def_ipa_gsi_top_xpu3_sear0_s def;
+  u32 value;
+};
+
+/*===========================================================================*/
+/*!
+  @brief Bit Field definition of register: IPA_GSI_TOP_XPU3_SESR
+*/
+/*===========================================================================*/
+/* Structure definition of register */
+struct ipa_hwio_def_ipa_gsi_top_xpu3_sesr_s
+{
+  u32 cfg : 1;
+  u32 client : 1;
+  u32 cfgmulti : 1;
+  u32 clmulti : 1;
+  u32 reserved0 : 28;
+};
+
+/* Union definition of register */
+union ipa_hwio_def_ipa_gsi_top_xpu3_sesr_u
+{
+  struct ipa_hwio_def_ipa_gsi_top_xpu3_sesr_s def;
+  u32 value;
+};
+
+/*===========================================================================*/
+/*!
+  @brief Bit Field definition of register: IPA_GSI_TOP_XPU3_SESRRESTORE
+*/
+/*===========================================================================*/
+/* Structure definition of register */
+struct ipa_hwio_def_ipa_gsi_top_xpu3_sesrrestore_s
+{
+  u32 cfg : 1;
+  u32 client : 1;
+  u32 cfgmulti : 1;
+  u32 clmulti : 1;
+  u32 reserved0 : 28;
+};
+
+/* Union definition of register */
+union ipa_hwio_def_ipa_gsi_top_xpu3_sesrrestore_u
+{
+  struct ipa_hwio_def_ipa_gsi_top_xpu3_sesrrestore_s def;
+  u32 value;
+};
+
+/*===========================================================================*/
+/*!
+  @brief Bit Field definition of register: IPA_GSI_TOP_XPU3_SESYNR0
+*/
+/*===========================================================================*/
+/* Structure definition of register */
+struct ipa_hwio_def_ipa_gsi_top_xpu3_sesynr0_s
+{
+  u32 xprotns : 1;
+  u32 awrite : 1;
+  u32 xinst : 1;
+  u32 xpriv : 1;
+  u32 reserved0 : 4;
+  u32 qad : 8;
+  u32 alen : 8;
+  u32 asize : 3;
+  u32 reserved1 : 2;
+  u32 burstlen : 1;
+  u32 ac : 1;
+  u32 reserved2 : 1;
+};
+
+/* Union definition of register */
+union ipa_hwio_def_ipa_gsi_top_xpu3_sesynr0_u
+{
+  struct ipa_hwio_def_ipa_gsi_top_xpu3_sesynr0_s def;
+  u32 value;
+};
+
+/*===========================================================================*/
+/*!
+  @brief Bit Field definition of register: IPA_GSI_TOP_XPU3_SESYNR1
+*/
+/*===========================================================================*/
+/* Structure definition of register */
+struct ipa_hwio_def_ipa_gsi_top_xpu3_sesynr1_s
+{
+  u32 mid : 8;
+  u32 pid : 5;
+  u32 bid : 3;
+  u32 vmid : 8;
+  u32 tid : 8;
+};
+
+/* Union definition of register */
+union ipa_hwio_def_ipa_gsi_top_xpu3_sesynr1_u
+{
+  struct ipa_hwio_def_ipa_gsi_top_xpu3_sesynr1_s def;
+  u32 value;
+};
+
+/*===========================================================================*/
+/*!
+  @brief Bit Field definition of register: IPA_GSI_TOP_XPU3_SESYNR2
+*/
+/*===========================================================================*/
+/* Structure definition of register */
+struct ipa_hwio_def_ipa_gsi_top_xpu3_sesynr2_s
+{
+  u32 memtype : 3;
+  u32 reserved0 : 4;
+  u32 transient : 1;
+  u32 noallocate : 1;
+  u32 ooowr : 1;
+  u32 ooord : 1;
+  u32 orderedwr : 1;
+  u32 orderedrd : 1;
+  u32 portmrel : 1;
+  u32 innerwritethrough : 1;
+  u32 innertransient : 1;
+  u32 innershared : 1;
+  u32 innercacheable : 1;
+  u32 innernoallocate : 1;
+  u32 writethrough : 1;
+  u32 shared : 1;
+  u32 full : 1;
+  u32 exclusive : 1;
+  u32 error : 1;
+  u32 earlywrresp : 1;
+  u32 device_type : 2;
+  u32 device : 1;
+  u32 cacheable : 1;
+  u32 burst : 1;
+  u32 bar : 2;
+};
+
+/* Union definition of register */
+union ipa_hwio_def_ipa_gsi_top_xpu3_sesynr2_u
+{
+  struct ipa_hwio_def_ipa_gsi_top_xpu3_sesynr2_s def;
+  u32 value;
+};
+
+/*===========================================================================*/
+/*!
+  @brief Bit Field definition of register: IPA_GSI_TOP_XPU3_SEAR1
+*/
+/*===========================================================================*/
+/* Structure definition of register */
+struct ipa_hwio_def_ipa_gsi_top_xpu3_sear1_s
+{
+  u32 addr_63_32 : 32;
+};
+
+/* Union definition of register */
+union ipa_hwio_def_ipa_gsi_top_xpu3_sear1_u
+{
+  struct ipa_hwio_def_ipa_gsi_top_xpu3_sear1_s def;
+  u32 value;
+};
+
+/*===========================================================================*/
+/*!
+  @brief Bit Field definition of register: IPA_GSI_TOP_XPU3_EAR0
+*/
+/*===========================================================================*/
+/* Structure definition of register */
+struct ipa_hwio_def_ipa_gsi_top_xpu3_ear0_s
+{
+  u32 addr_31_0 : 32;
+};
+
+/* Union definition of register */
+union ipa_hwio_def_ipa_gsi_top_xpu3_ear0_u
+{
+  struct ipa_hwio_def_ipa_gsi_top_xpu3_ear0_s def;
+  u32 value;
+};
+
+/*===========================================================================*/
+/*!
+  @brief Bit Field definition of register: IPA_GSI_TOP_XPU3_ESR
+*/
+/*===========================================================================*/
+/* Structure definition of register */
+struct ipa_hwio_def_ipa_gsi_top_xpu3_esr_s
+{
+  u32 cfg : 1;
+  u32 client : 1;
+  u32 cfgmulti : 1;
+  u32 clmulti : 1;
+  u32 reserved0 : 28;
+};
+
+/* Union definition of register */
+union ipa_hwio_def_ipa_gsi_top_xpu3_esr_u
+{
+  struct ipa_hwio_def_ipa_gsi_top_xpu3_esr_s def;
+  u32 value;
+};
+
+/*===========================================================================*/
+/*!
+  @brief Bit Field definition of register: IPA_GSI_TOP_XPU3_ESRRESTORE
+*/
+/*===========================================================================*/
+/* Structure definition of register */
+struct ipa_hwio_def_ipa_gsi_top_xpu3_esrrestore_s
+{
+  u32 cfg : 1;
+  u32 client : 1;
+  u32 cfgmulti : 1;
+  u32 clmulti : 1;
+  u32 reserved0 : 28;
+};
+
+/* Union definition of register */
+union ipa_hwio_def_ipa_gsi_top_xpu3_esrrestore_u
+{
+  struct ipa_hwio_def_ipa_gsi_top_xpu3_esrrestore_s def;
+  u32 value;
+};
+
+/*===========================================================================*/
+/*!
+  @brief Bit Field definition of register: IPA_GSI_TOP_XPU3_ESYNR0
+*/
+/*===========================================================================*/
+/* Structure definition of register */
+struct ipa_hwio_def_ipa_gsi_top_xpu3_esynr0_s
+{
+  u32 xprotns : 1;
+  u32 awrite : 1;
+  u32 xinst : 1;
+  u32 xpriv : 1;
+  u32 reserved0 : 4;
+  u32 qad : 8;
+  u32 alen : 8;
+  u32 asize : 3;
+  u32 reserved1 : 2;
+  u32 burstlen : 1;
+  u32 ac : 1;
+  u32 reserved2 : 1;
+};
+
+/* Union definition of register */
+union ipa_hwio_def_ipa_gsi_top_xpu3_esynr0_u
+{
+  struct ipa_hwio_def_ipa_gsi_top_xpu3_esynr0_s def;
+  u32 value;
+};
+
+/*===========================================================================*/
+/*!
+  @brief Bit Field definition of register: IPA_GSI_TOP_XPU3_ESYNR1
+*/
+/*===========================================================================*/
+/* Structure definition of register */
+struct ipa_hwio_def_ipa_gsi_top_xpu3_esynr1_s
+{
+  u32 mid : 8;
+  u32 pid : 5;
+  u32 bid : 3;
+  u32 vmid : 8;
+  u32 tid : 8;
+};
+
+/* Union definition of register */
+union ipa_hwio_def_ipa_gsi_top_xpu3_esynr1_u
+{
+  struct ipa_hwio_def_ipa_gsi_top_xpu3_esynr1_s def;
+  u32 value;
+};
+
+/*===========================================================================*/
+/*!
+  @brief Bit Field definition of register: IPA_GSI_TOP_XPU3_ESYNR2
+*/
+/*===========================================================================*/
+/* Structure definition of register */
+struct ipa_hwio_def_ipa_gsi_top_xpu3_esynr2_s
+{
+  u32 memtype : 3;
+  u32 reserved0 : 4;
+  u32 transient : 1;
+  u32 noallocate : 1;
+  u32 ooowr : 1;
+  u32 ooord : 1;
+  u32 orderedwr : 1;
+  u32 orderedrd : 1;
+  u32 portmrel : 1;
+  u32 innerwritethrough : 1;
+  u32 innertransient : 1;
+  u32 innershared : 1;
+  u32 innercacheable : 1;
+  u32 innernoallocate : 1;
+  u32 writethrough : 1;
+  u32 shared : 1;
+  u32 full : 1;
+  u32 exclusive : 1;
+  u32 error : 1;
+  u32 earlywrresp : 1;
+  u32 device_type : 2;
+  u32 device : 1;
+  u32 cacheable : 1;
+  u32 burst : 1;
+  u32 bar : 2;
+};
+
+/* Union definition of register */
+union ipa_hwio_def_ipa_gsi_top_xpu3_esynr2_u
+{
+  struct ipa_hwio_def_ipa_gsi_top_xpu3_esynr2_s def;
+  u32 value;
+};
+
+/*===========================================================================*/
+/*!
+  @brief Bit Field definition of register: IPA_GSI_TOP_XPU3_EAR1
+*/
+/*===========================================================================*/
+/* Structure definition of register */
+struct ipa_hwio_def_ipa_gsi_top_xpu3_ear1_s
+{
+  u32 addr_63_32 : 32;
+};
+
+/* Union definition of register */
+union ipa_hwio_def_ipa_gsi_top_xpu3_ear1_u
+{
+  struct ipa_hwio_def_ipa_gsi_top_xpu3_ear1_s def;
+  u32 value;
+};
+
+/*===========================================================================*/
+/*!
+  @brief Bit Field definition of register: IPA_GSI_TOP_XPU3_QAD0_EAR0
+*/
+/*===========================================================================*/
+/* Structure definition of register */
+struct ipa_hwio_def_ipa_gsi_top_xpu3_qad0_ear0_s
+{
+  u32 addr_31_0 : 32;
+};
+
+/* Union definition of register */
+union ipa_hwio_def_ipa_gsi_top_xpu3_qad0_ear0_u
+{
+  struct ipa_hwio_def_ipa_gsi_top_xpu3_qad0_ear0_s def;
+  u32 value;
+};
+
+/*===========================================================================*/
+/*!
+  @brief Bit Field definition of register: IPA_GSI_TOP_XPU3_QAD0_ESR
+*/
+/*===========================================================================*/
+/* Structure definition of register */
+struct ipa_hwio_def_ipa_gsi_top_xpu3_qad0_esr_s
+{
+  u32 cfg : 1;
+  u32 client : 1;
+  u32 cfgmulti : 1;
+  u32 clmulti : 1;
+  u32 reserved0 : 28;
+};
+
+/* Union definition of register */
+union ipa_hwio_def_ipa_gsi_top_xpu3_qad0_esr_u
+{
+  struct ipa_hwio_def_ipa_gsi_top_xpu3_qad0_esr_s def;
+  u32 value;
+};
+
+/*===========================================================================*/
+/*!
+  @brief Bit Field definition of register: IPA_GSI_TOP_XPU3_QAD0_ESRRESTORE
+*/
+/*===========================================================================*/
+/* Structure definition of register */
+struct ipa_hwio_def_ipa_gsi_top_xpu3_qad0_esrrestore_s
+{
+  u32 cfg : 1;
+  u32 client : 1;
+  u32 cfgmulti : 1;
+  u32 clmulti : 1;
+  u32 reserved0 : 28;
+};
+
+/* Union definition of register */
+union ipa_hwio_def_ipa_gsi_top_xpu3_qad0_esrrestore_u
+{
+  struct ipa_hwio_def_ipa_gsi_top_xpu3_qad0_esrrestore_s def;
+  u32 value;
+};
+
+/*===========================================================================*/
+/*!
+  @brief Bit Field definition of register: IPA_GSI_TOP_XPU3_QAD0_ESYNR0
+*/
+/*===========================================================================*/
+/* Structure definition of register */
+struct ipa_hwio_def_ipa_gsi_top_xpu3_qad0_esynr0_s
+{
+  u32 xprotns : 1;
+  u32 awrite : 1;
+  u32 xinst : 1;
+  u32 xpriv : 1;
+  u32 reserved0 : 4;
+  u32 qad : 8;
+  u32 alen : 8;
+  u32 asize : 3;
+  u32 reserved1 : 2;
+  u32 burstlen : 1;
+  u32 ac : 1;
+  u32 reserved2 : 1;
+};
+
+/* Union definition of register */
+union ipa_hwio_def_ipa_gsi_top_xpu3_qad0_esynr0_u
+{
+  struct ipa_hwio_def_ipa_gsi_top_xpu3_qad0_esynr0_s def;
+  u32 value;
+};
+
+/*===========================================================================*/
+/*!
+  @brief Bit Field definition of register: IPA_GSI_TOP_XPU3_QAD0_ESYNR1
+*/
+/*===========================================================================*/
+/* Structure definition of register */
+struct ipa_hwio_def_ipa_gsi_top_xpu3_qad0_esynr1_s
+{
+  u32 mid : 8;
+  u32 pid : 5;
+  u32 bid : 3;
+  u32 vmid : 8;
+  u32 tid : 8;
+};
+
+/* Union definition of register */
+union ipa_hwio_def_ipa_gsi_top_xpu3_qad0_esynr1_u
+{
+  struct ipa_hwio_def_ipa_gsi_top_xpu3_qad0_esynr1_s def;
+  u32 value;
+};
+
+/*===========================================================================*/
+/*!
+  @brief Bit Field definition of register: IPA_GSI_TOP_XPU3_QAD0_ESYNR2
+*/
+/*===========================================================================*/
+/* Structure definition of register */
+struct ipa_hwio_def_ipa_gsi_top_xpu3_qad0_esynr2_s
+{
+  u32 memtype : 3;
+  u32 reserved0 : 4;
+  u32 transient : 1;
+  u32 noallocate : 1;
+  u32 ooowr : 1;
+  u32 ooord : 1;
+  u32 orderedwr : 1;
+  u32 orderedrd : 1;
+  u32 portmrel : 1;
+  u32 innerwritethrough : 1;
+  u32 innertransient : 1;
+  u32 innershared : 1;
+  u32 innercacheable : 1;
+  u32 innernoallocate : 1;
+  u32 writethrough : 1;
+  u32 shared : 1;
+  u32 full : 1;
+  u32 exclusive : 1;
+  u32 error : 1;
+  u32 earlywrresp : 1;
+  u32 device_type : 2;
+  u32 device : 1;
+  u32 cacheable : 1;
+  u32 burst : 1;
+  u32 bar : 2;
+};
+
+/* Union definition of register */
+union ipa_hwio_def_ipa_gsi_top_xpu3_qad0_esynr2_u
+{
+  struct ipa_hwio_def_ipa_gsi_top_xpu3_qad0_esynr2_s def;
+  u32 value;
+};
+
+/*===========================================================================*/
+/*!
+  @brief Bit Field definition of register: IPA_GSI_TOP_XPU3_QAD0_EAR1
+*/
+/*===========================================================================*/
+/* Structure definition of register */
+struct ipa_hwio_def_ipa_gsi_top_xpu3_qad0_ear1_s
+{
+  u32 addr_63_32 : 32;
+};
+
+/* Union definition of register */
+union ipa_hwio_def_ipa_gsi_top_xpu3_qad0_ear1_u
+{
+  struct ipa_hwio_def_ipa_gsi_top_xpu3_qad0_ear1_s def;
+  u32 value;
+};
+
+/*===========================================================================*/
+/*!
+  @brief Bit Field definition of register: IPA_GSI_TOP_XPU3_QAD1_EAR0
+*/
+/*===========================================================================*/
+/* Structure definition of register */
+struct ipa_hwio_def_ipa_gsi_top_xpu3_qad1_ear0_s
+{
+  u32 addr_31_0 : 32;
+};
+
+/* Union definition of register */
+union ipa_hwio_def_ipa_gsi_top_xpu3_qad1_ear0_u
+{
+  struct ipa_hwio_def_ipa_gsi_top_xpu3_qad1_ear0_s def;
+  u32 value;
+};
+
+/*===========================================================================*/
+/*!
+  @brief Bit Field definition of register: IPA_GSI_TOP_XPU3_QAD1_ESR
+*/
+/*===========================================================================*/
+/* Structure definition of register */
+struct ipa_hwio_def_ipa_gsi_top_xpu3_qad1_esr_s
+{
+  u32 cfg : 1;
+  u32 client : 1;
+  u32 cfgmulti : 1;
+  u32 clmulti : 1;
+  u32 reserved0 : 28;
+};
+
+/* Union definition of register */
+union ipa_hwio_def_ipa_gsi_top_xpu3_qad1_esr_u
+{
+  struct ipa_hwio_def_ipa_gsi_top_xpu3_qad1_esr_s def;
+  u32 value;
+};
+
+/*===========================================================================*/
+/*!
+  @brief Bit Field definition of register: IPA_GSI_TOP_XPU3_QAD1_ESRRESTORE
+*/
+/*===========================================================================*/
+/* Structure definition of register */
+struct ipa_hwio_def_ipa_gsi_top_xpu3_qad1_esrrestore_s
+{
+  u32 cfg : 1;
+  u32 client : 1;
+  u32 cfgmulti : 1;
+  u32 clmulti : 1;
+  u32 reserved0 : 28;
+};
+
+/* Union definition of register */
+union ipa_hwio_def_ipa_gsi_top_xpu3_qad1_esrrestore_u
+{
+  struct ipa_hwio_def_ipa_gsi_top_xpu3_qad1_esrrestore_s def;
+  u32 value;
+};
+
+/*===========================================================================*/
+/*!
+  @brief Bit Field definition of register: IPA_GSI_TOP_XPU3_QAD1_ESYNR0
+*/
+/*===========================================================================*/
+/* Structure definition of register */
+struct ipa_hwio_def_ipa_gsi_top_xpu3_qad1_esynr0_s
+{
+  u32 xprotns : 1;
+  u32 awrite : 1;
+  u32 xinst : 1;
+  u32 xpriv : 1;
+  u32 reserved0 : 4;
+  u32 qad : 8;
+  u32 alen : 8;
+  u32 asize : 3;
+  u32 reserved1 : 2;
+  u32 burstlen : 1;
+  u32 ac : 1;
+  u32 reserved2 : 1;
+};
+
+/* Union definition of register */
+union ipa_hwio_def_ipa_gsi_top_xpu3_qad1_esynr0_u
+{
+  struct ipa_hwio_def_ipa_gsi_top_xpu3_qad1_esynr0_s def;
+  u32 value;
+};
+
+/*===========================================================================*/
+/*!
+  @brief Bit Field definition of register: IPA_GSI_TOP_XPU3_QAD1_ESYNR1
+*/
+/*===========================================================================*/
+/* Structure definition of register */
+struct ipa_hwio_def_ipa_gsi_top_xpu3_qad1_esynr1_s
+{
+  u32 mid : 8;
+  u32 pid : 5;
+  u32 bid : 3;
+  u32 vmid : 8;
+  u32 tid : 8;
+};
+
+/* Union definition of register */
+union ipa_hwio_def_ipa_gsi_top_xpu3_qad1_esynr1_u
+{
+  struct ipa_hwio_def_ipa_gsi_top_xpu3_qad1_esynr1_s def;
+  u32 value;
+};
+
+/*===========================================================================*/
+/*!
+  @brief Bit Field definition of register: IPA_GSI_TOP_XPU3_QAD1_ESYNR2
+*/
+/*===========================================================================*/
+/* Structure definition of register */
+struct ipa_hwio_def_ipa_gsi_top_xpu3_qad1_esynr2_s
+{
+  u32 memtype : 3;
+  u32 reserved0 : 4;
+  u32 transient : 1;
+  u32 noallocate : 1;
+  u32 ooowr : 1;
+  u32 ooord : 1;
+  u32 orderedwr : 1;
+  u32 orderedrd : 1;
+  u32 portmrel : 1;
+  u32 innerwritethrough : 1;
+  u32 innertransient : 1;
+  u32 innershared : 1;
+  u32 innercacheable : 1;
+  u32 innernoallocate : 1;
+  u32 writethrough : 1;
+  u32 shared : 1;
+  u32 full : 1;
+  u32 exclusive : 1;
+  u32 error : 1;
+  u32 earlywrresp : 1;
+  u32 device_type : 2;
+  u32 device : 1;
+  u32 cacheable : 1;
+  u32 burst : 1;
+  u32 bar : 2;
+};
+
+/* Union definition of register */
+union ipa_hwio_def_ipa_gsi_top_xpu3_qad1_esynr2_u
+{
+  struct ipa_hwio_def_ipa_gsi_top_xpu3_qad1_esynr2_s def;
+  u32 value;
+};
+
+/*===========================================================================*/
+/*!
+  @brief Bit Field definition of register: IPA_GSI_TOP_XPU3_QAD1_EAR1
+*/
+/*===========================================================================*/
+/* Structure definition of register */
+struct ipa_hwio_def_ipa_gsi_top_xpu3_qad1_ear1_s
+{
+  u32 addr_63_32 : 32;
+};
+
+/* Union definition of register */
+union ipa_hwio_def_ipa_gsi_top_xpu3_qad1_ear1_u
+{
+  struct ipa_hwio_def_ipa_gsi_top_xpu3_qad1_ear1_s def;
+  u32 value;
+};
+
+/*===========================================================================*/
+/*!
+  @brief Bit Field definition of register: IPA_GSI_TOP_XPU3_RGN_OWNERSTATUSr
+*/
+/*===========================================================================*/
+/* Structure definition of register */
+struct ipa_hwio_def_ipa_gsi_top_xpu3_rgn_ownerstatusr_s
+{
+  u32 rgownerstatus : 21;
+  u32 reserved0 : 11;
+};
+
+/* Union definition of register */
+union ipa_hwio_def_ipa_gsi_top_xpu3_rgn_ownerstatusr_u
+{
+  struct ipa_hwio_def_ipa_gsi_top_xpu3_rgn_ownerstatusr_s def;
+  u32 value;
+};
+
+/*===========================================================================*/
+/*!
+  @brief Bit Field definition of register: IPA_GSI_TOP_XPU3_RGn_GCR0
+*/
+/*===========================================================================*/
+/* Structure definition of register */
+struct ipa_hwio_def_ipa_gsi_top_xpu3_rgn_gcr0_s
+{
+  u32 rg_owner : 3;
+  u32 reserved0 : 5;
+  u32 rg_sec_apps : 1;
+  u32 reserved1 : 23;
+};
+
+/* Union definition of register */
+union ipa_hwio_def_ipa_gsi_top_xpu3_rgn_gcr0_u
+{
+  struct ipa_hwio_def_ipa_gsi_top_xpu3_rgn_gcr0_s def;
+  u32 value;
+};
+
+/*===========================================================================*/
+/*!
+  @brief Bit Field definition of register: IPA_GSI_TOP_XPU3_RGn_GCR3
+*/
+/*===========================================================================*/
+/* Structure definition of register */
+struct ipa_hwio_def_ipa_gsi_top_xpu3_rgn_gcr3_s
+{
+  u32 secure_access_lock : 1;
+  u32 reserved0 : 31;
+};
+
+/* Union definition of register */
+union ipa_hwio_def_ipa_gsi_top_xpu3_rgn_gcr3_u
+{
+  struct ipa_hwio_def_ipa_gsi_top_xpu3_rgn_gcr3_s def;
+  u32 value;
+};
+
+/*===========================================================================*/
+/*!
+  @brief Bit Field definition of register: IPA_GSI_TOP_XPU3_RGn_CR0
+*/
+/*===========================================================================*/
+/* Structure definition of register */
+struct ipa_hwio_def_ipa_gsi_top_xpu3_rgn_cr0_s
+{
+  u32 rgsclrden_apps : 1;
+  u32 reserved0 : 31;
+};
+
+/* Union definition of register */
+union ipa_hwio_def_ipa_gsi_top_xpu3_rgn_cr0_u
+{
+  struct ipa_hwio_def_ipa_gsi_top_xpu3_rgn_cr0_s def;
+  u32 value;
+};
+
+/*===========================================================================*/
+/*!
+  @brief Bit Field definition of register: IPA_GSI_TOP_XPU3_RGn_CR1
+*/
+/*===========================================================================*/
+/* Structure definition of register */
+struct ipa_hwio_def_ipa_gsi_top_xpu3_rgn_cr1_s
+{
+  u32 rgclrden : 3;
+  u32 reserved0 : 29;
+};
+
+/* Union definition of register */
+union ipa_hwio_def_ipa_gsi_top_xpu3_rgn_cr1_u
+{
+  struct ipa_hwio_def_ipa_gsi_top_xpu3_rgn_cr1_s def;
+  u32 value;
+};
+
+/*===========================================================================*/
+/*!
+  @brief Bit Field definition of register: IPA_GSI_TOP_XPU3_RGn_CR2
+*/
+/*===========================================================================*/
+/* Structure definition of register */
+struct ipa_hwio_def_ipa_gsi_top_xpu3_rgn_cr2_s
+{
+  u32 rgsclwren_apps : 1;
+  u32 reserved0 : 31;
+};
+
+/* Union definition of register */
+union ipa_hwio_def_ipa_gsi_top_xpu3_rgn_cr2_u
+{
+  struct ipa_hwio_def_ipa_gsi_top_xpu3_rgn_cr2_s def;
+  u32 value;
+};
+
+/*===========================================================================*/
+/*!
+  @brief Bit Field definition of register: IPA_GSI_TOP_XPU3_RGn_CR3
+*/
+/*===========================================================================*/
+/* Structure definition of register */
+struct ipa_hwio_def_ipa_gsi_top_xpu3_rgn_cr3_s
+{
+  u32 rgclwren : 3;
+  u32 reserved0 : 29;
+};
+
+/* Union definition of register */
+union ipa_hwio_def_ipa_gsi_top_xpu3_rgn_cr3_u
+{
+  struct ipa_hwio_def_ipa_gsi_top_xpu3_rgn_cr3_s def;
+  u32 value;
+};
+
+/*===========================================================================*/
+/*!
+  @brief Bit Field definition of register: IPA_GSI_TOP_XPU3_RGn_RACR
+*/
+/*===========================================================================*/
+/* Structure definition of register */
+struct ipa_hwio_def_ipa_gsi_top_xpu3_rgn_racr_s
+{
+  u32 re : 32;
+};
+
+/* Union definition of register */
+union ipa_hwio_def_ipa_gsi_top_xpu3_rgn_racr_u
+{
+  struct ipa_hwio_def_ipa_gsi_top_xpu3_rgn_racr_s def;
+  u32 value;
+};
+
+/*===========================================================================*/
+/*!
+  @brief Bit Field definition of register: IPA_GSI_TOP_XPU3_RGn_WACR
+*/
+/*===========================================================================*/
+/* Structure definition of register */
+struct ipa_hwio_def_ipa_gsi_top_xpu3_rgn_wacr_s
+{
+  u32 we : 32;
+};
+
+/* Union definition of register */
+union ipa_hwio_def_ipa_gsi_top_xpu3_rgn_wacr_u
+{
+  struct ipa_hwio_def_ipa_gsi_top_xpu3_rgn_wacr_s def;
+  u32 value;
+};
+
+/*----------------------------------------------------------------------------
+ * MODULE: IPA_MS_MPU_CFG_SNOC_IPA_MS_MPU_CFG
+ *--------------------------------------------------------------------------*/
+
+/*===========================================================================*/
+/*!
+  @brief Bit Field definition of register: IPA_MS_MPU_CFG_XPU3_GCR0
+*/
+/*===========================================================================*/
+/* Structure definition of register */
+struct ipa_hwio_def_ipa_ms_mpu_cfg_xpu3_gcr0_s
+{
+  u32 aaden : 1;
+  u32 aalog_mode_dis : 1;
+  u32 reserved0 : 30;
+};
+
+/* Union definition of register */
+union ipa_hwio_def_ipa_ms_mpu_cfg_xpu3_gcr0_u
+{
+  struct ipa_hwio_def_ipa_ms_mpu_cfg_xpu3_gcr0_s def;
+  u32 value;
+};
+
+/*===========================================================================*/
+/*!
+  @brief Bit Field definition of register: IPA_MS_MPU_CFG_XPU3_SCR0
+*/
+/*===========================================================================*/
+/* Structure definition of register */
+struct ipa_hwio_def_ipa_ms_mpu_cfg_xpu3_scr0_s
+{
+  u32 scfgere : 1;
+  u32 sclere : 1;
+  u32 scfgeie : 1;
+  u32 scleie : 1;
+  u32 reserved0 : 4;
+  u32 dynamic_clk_en : 1;
+  u32 reserved1 : 23;
+};
+
+/* Union definition of register */
+union ipa_hwio_def_ipa_ms_mpu_cfg_xpu3_scr0_u
+{
+  struct ipa_hwio_def_ipa_ms_mpu_cfg_xpu3_scr0_s def;
+  u32 value;
+};
+
+/*===========================================================================*/
+/*!
+  @brief Bit Field definition of register: IPA_MS_MPU_CFG_XPU3_CR0
+*/
+/*===========================================================================*/
+/* Structure definition of register */
+struct ipa_hwio_def_ipa_ms_mpu_cfg_xpu3_cr0_s
+{
+  u32 cfgere : 1;
+  u32 clere : 1;
+  u32 cfgeie : 1;
+  u32 cleie : 1;
+  u32 reserved0 : 4;
+  u32 dynamic_clk_en : 1;
+  u32 reserved1 : 23;
+};
+
+/* Union definition of register */
+union ipa_hwio_def_ipa_ms_mpu_cfg_xpu3_cr0_u
+{
+  struct ipa_hwio_def_ipa_ms_mpu_cfg_xpu3_cr0_s def;
+  u32 value;
+};
+
+/*===========================================================================*/
+/*!
+  @brief Bit Field definition of register: IPA_MS_MPU_CFG_XPU3_QAD0_GCR0
+*/
+/*===========================================================================*/
+/* Structure definition of register */
+struct ipa_hwio_def_ipa_ms_mpu_cfg_xpu3_qad0_gcr0_s
+{
+  u32 qad0den : 1;
+  u32 qad0log_mode_dis : 1;
+  u32 reserved0 : 30;
+};
+
+/* Union definition of register */
+union ipa_hwio_def_ipa_ms_mpu_cfg_xpu3_qad0_gcr0_u
+{
+  struct ipa_hwio_def_ipa_ms_mpu_cfg_xpu3_qad0_gcr0_s def;
+  u32 value;
+};
+
+/*===========================================================================*/
+/*!
+  @brief Bit Field definition of register: IPA_MS_MPU_CFG_XPU3_QAD0_CR0
+*/
+/*===========================================================================*/
+/* Structure definition of register */
+struct ipa_hwio_def_ipa_ms_mpu_cfg_xpu3_qad0_cr0_s
+{
+  u32 cfgere : 1;
+  u32 clere : 1;
+  u32 cfgeie : 1;
+  u32 cleie : 1;
+  u32 reserved0 : 4;
+  u32 dynamic_clk_en : 1;
+  u32 reserved1 : 23;
+};
+
+/* Union definition of register */
+union ipa_hwio_def_ipa_ms_mpu_cfg_xpu3_qad0_cr0_u
+{
+  struct ipa_hwio_def_ipa_ms_mpu_cfg_xpu3_qad0_cr0_s def;
+  u32 value;
+};
+
+/*===========================================================================*/
+/*!
+  @brief Bit Field definition of register: IPA_MS_MPU_CFG_XPU3_QAD1_GCR0
+*/
+/*===========================================================================*/
+/* Structure definition of register */
+struct ipa_hwio_def_ipa_ms_mpu_cfg_xpu3_qad1_gcr0_s
+{
+  u32 qad1den : 1;
+  u32 qad1log_mode_dis : 1;
+  u32 reserved0 : 30;
+};
+
+/* Union definition of register */
+union ipa_hwio_def_ipa_ms_mpu_cfg_xpu3_qad1_gcr0_u
+{
+  struct ipa_hwio_def_ipa_ms_mpu_cfg_xpu3_qad1_gcr0_s def;
+  u32 value;
+};
+
+/*===========================================================================*/
+/*!
+  @brief Bit Field definition of register: IPA_MS_MPU_CFG_XPU3_QAD1_CR0
+*/
+/*===========================================================================*/
+/* Structure definition of register */
+struct ipa_hwio_def_ipa_ms_mpu_cfg_xpu3_qad1_cr0_s
+{
+  u32 cfgere : 1;
+  u32 clere : 1;
+  u32 cfgeie : 1;
+  u32 cleie : 1;
+  u32 reserved0 : 4;
+  u32 dynamic_clk_en : 1;
+  u32 reserved1 : 23;
+};
+
+/* Union definition of register */
+union ipa_hwio_def_ipa_ms_mpu_cfg_xpu3_qad1_cr0_u
+{
+  struct ipa_hwio_def_ipa_ms_mpu_cfg_xpu3_qad1_cr0_s def;
+  u32 value;
+};
+
+/*===========================================================================*/
+/*!
+  @brief Bit Field definition of register: IPA_MS_MPU_CFG_XPU3_UMR_GCR0
+*/
+/*===========================================================================*/
+/* Structure definition of register */
+struct ipa_hwio_def_ipa_ms_mpu_cfg_xpu3_umr_gcr0_s
+{
+  u32 umr_owner : 3;
+  u32 reserved0 : 5;
+  u32 umr_sec_apps : 1;
+  u32 reserved1 : 23;
+};
+
+/* Union definition of register */
+union ipa_hwio_def_ipa_ms_mpu_cfg_xpu3_umr_gcr0_u
+{
+  struct ipa_hwio_def_ipa_ms_mpu_cfg_xpu3_umr_gcr0_s def;
+  u32 value;
+};
+
+/*===========================================================================*/
+/*!
+  @brief Bit Field definition of register: IPA_MS_MPU_CFG_XPU3_UMR_GCR3
+*/
+/*===========================================================================*/
+/* Structure definition of register */
+struct ipa_hwio_def_ipa_ms_mpu_cfg_xpu3_umr_gcr3_s
+{
+  u32 umr_secure_access_lock : 1;
+  u32 reserved0 : 31;
+};
+
+/* Union definition of register */
+union ipa_hwio_def_ipa_ms_mpu_cfg_xpu3_umr_gcr3_u
+{
+  struct ipa_hwio_def_ipa_ms_mpu_cfg_xpu3_umr_gcr3_s def;
+  u32 value;
+};
+
+/*===========================================================================*/
+/*!
+  @brief Bit Field definition of register: IPA_MS_MPU_CFG_XPU3_UMR_CR0
+*/
+/*===========================================================================*/
+/* Structure definition of register */
+struct ipa_hwio_def_ipa_ms_mpu_cfg_xpu3_umr_cr0_s
+{
+  u32 umrsclrden_apps : 1;
+  u32 reserved0 : 31;
+};
+
+/* Union definition of register */
+union ipa_hwio_def_ipa_ms_mpu_cfg_xpu3_umr_cr0_u
+{
+  struct ipa_hwio_def_ipa_ms_mpu_cfg_xpu3_umr_cr0_s def;
+  u32 value;
+};
+
+/*===========================================================================*/
+/*!
+  @brief Bit Field definition of register: IPA_MS_MPU_CFG_XPU3_UMR_CR1
+*/
+/*===========================================================================*/
+/* Structure definition of register */
+struct ipa_hwio_def_ipa_ms_mpu_cfg_xpu3_umr_cr1_s
+{
+  u32 umrclrden : 3;
+  u32 arm_qc_approach : 1;
+  u32 reserved0 : 28;
+};
+
+/* Union definition of register */
+union ipa_hwio_def_ipa_ms_mpu_cfg_xpu3_umr_cr1_u
+{
+  struct ipa_hwio_def_ipa_ms_mpu_cfg_xpu3_umr_cr1_s def;
+  u32 value;
+};
+
+/*===========================================================================*/
+/*!
+  @brief Bit Field definition of register: IPA_MS_MPU_CFG_XPU3_UMR_CR2
+*/
+/*===========================================================================*/
+/* Structure definition of register */
+struct ipa_hwio_def_ipa_ms_mpu_cfg_xpu3_umr_cr2_s
+{
+  u32 umrsclwren_apps : 1;
+  u32 reserved0 : 31;
+};
+
+/* Union definition of register */
+union ipa_hwio_def_ipa_ms_mpu_cfg_xpu3_umr_cr2_u
+{
+  struct ipa_hwio_def_ipa_ms_mpu_cfg_xpu3_umr_cr2_s def;
+  u32 value;
+};
+
+/*===========================================================================*/
+/*!
+  @brief Bit Field definition of register: IPA_MS_MPU_CFG_XPU3_UMR_CR3
+*/
+/*===========================================================================*/
+/* Structure definition of register */
+struct ipa_hwio_def_ipa_ms_mpu_cfg_xpu3_umr_cr3_s
+{
+  u32 umrclwren : 3;
+  u32 reserved0 : 29;
+};
+
+/* Union definition of register */
+union ipa_hwio_def_ipa_ms_mpu_cfg_xpu3_umr_cr3_u
+{
+  struct ipa_hwio_def_ipa_ms_mpu_cfg_xpu3_umr_cr3_s def;
+  u32 value;
+};
+
+/*===========================================================================*/
+/*!
+  @brief Bit Field definition of register: IPA_MS_MPU_CFG_XPU3_IDR3
+*/
+/*===========================================================================*/
+/* Structure definition of register */
+struct ipa_hwio_def_ipa_ms_mpu_cfg_xpu3_idr3_s
+{
+  u32 nvmid : 8;
+  u32 mv : 1;
+  u32 pt : 1;
+  u32 reserved0 : 22;
+};
+
+/* Union definition of register */
+union ipa_hwio_def_ipa_ms_mpu_cfg_xpu3_idr3_u
+{
+  struct ipa_hwio_def_ipa_ms_mpu_cfg_xpu3_idr3_s def;
+  u32 value;
+};
+
+/*===========================================================================*/
+/*!
+  @brief Bit Field definition of register: IPA_MS_MPU_CFG_XPU3_IDR2
+*/
+/*===========================================================================*/
+/* Structure definition of register */
+struct ipa_hwio_def_ipa_ms_mpu_cfg_xpu3_idr2_s
+{
+  u32 num_qad : 4;
+  u32 reserved0 : 4;
+  u32 vmidacr_en : 8;
+  u32 sec_en : 8;
+  u32 nonsec_en : 8;
+};
+
+/* Union definition of register */
+union ipa_hwio_def_ipa_ms_mpu_cfg_xpu3_idr2_u
+{
+  struct ipa_hwio_def_ipa_ms_mpu_cfg_xpu3_idr2_s def;
+  u32 value;
+};
+
+/*===========================================================================*/
+/*!
+  @brief Bit Field definition of register: IPA_MS_MPU_CFG_XPU3_IDR1
+*/
+/*===========================================================================*/
+/* Structure definition of register */
+struct ipa_hwio_def_ipa_ms_mpu_cfg_xpu3_idr1_s
+{
+  u32 lsb : 6;
+  u32 reserved0 : 2;
+  u32 msb_mpu : 6;
+  u32 reserved1 : 2;
+  u32 config_addr_width : 6;
+  u32 reserved2 : 2;
+  u32 client_addr_width : 6;
+  u32 reserved3 : 2;
+};
+
+/* Union definition of register */
+union ipa_hwio_def_ipa_ms_mpu_cfg_xpu3_idr1_u
+{
+  struct ipa_hwio_def_ipa_ms_mpu_cfg_xpu3_idr1_s def;
+  u32 value;
+};
+
+/*===========================================================================*/
+/*!
+  @brief Bit Field definition of register: IPA_MS_MPU_CFG_XPU3_IDR0
+*/
+/*===========================================================================*/
+/* Structure definition of register */
+struct ipa_hwio_def_ipa_ms_mpu_cfg_xpu3_idr0_s
+{
+  u32 xputype : 2;
+  u32 reserved0 : 2;
+  u32 xpu_client_pipeline_en : 1;
+  u32 clientreq_halt_ack_hw_en : 1;
+  u32 bled : 1;
+  u32 reserved1 : 9;
+  u32 nrg : 10;
+  u32 reserved2 : 6;
+};
+
+/* Union definition of register */
+union ipa_hwio_def_ipa_ms_mpu_cfg_xpu3_idr0_u
+{
+  struct ipa_hwio_def_ipa_ms_mpu_cfg_xpu3_idr0_s def;
+  u32 value;
+};
+
+/*===========================================================================*/
+/*!
+  @brief Bit Field definition of register: IPA_MS_MPU_CFG_XPU3_REV
+*/
+/*===========================================================================*/
+/* Structure definition of register */
+struct ipa_hwio_def_ipa_ms_mpu_cfg_xpu3_rev_s
+{
+  u32 step : 16;
+  u32 minor : 12;
+  u32 major : 4;
+};
+
+/* Union definition of register */
+union ipa_hwio_def_ipa_ms_mpu_cfg_xpu3_rev_u
+{
+  struct ipa_hwio_def_ipa_ms_mpu_cfg_xpu3_rev_s def;
+  u32 value;
+};
+
+/*===========================================================================*/
+/*!
+  @brief Bit Field definition of register: IPA_MS_MPU_CFG_XPU3_LOG_MODE_DIS
+*/
+/*===========================================================================*/
+/* Structure definition of register */
+struct ipa_hwio_def_ipa_ms_mpu_cfg_xpu3_log_mode_dis_s
+{
+  u32 log_mode_dis : 1;
+  u32 reserved0 : 31;
+};
+
+/* Union definition of register */
+union ipa_hwio_def_ipa_ms_mpu_cfg_xpu3_log_mode_dis_u
+{
+  struct ipa_hwio_def_ipa_ms_mpu_cfg_xpu3_log_mode_dis_s def;
+  u32 value;
+};
+
+/*===========================================================================*/
+/*!
+  @brief Bit Field definition of register: IPA_MS_MPU_CFG_XPU3_RGN_FREESTATUSr
+*/
+/*===========================================================================*/
+/* Structure definition of register */
+struct ipa_hwio_def_ipa_ms_mpu_cfg_xpu3_rgn_freestatusr_s
+{
+  u32 rgfreestatus : 10;
+  u32 reserved0 : 22;
+};
+
+/* Union definition of register */
+union ipa_hwio_def_ipa_ms_mpu_cfg_xpu3_rgn_freestatusr_u
+{
+  struct ipa_hwio_def_ipa_ms_mpu_cfg_xpu3_rgn_freestatusr_s def;
+  u32 value;
+};
+
+/*===========================================================================*/
+/*!
+  @brief Bit Field definition of register: IPA_MS_MPU_CFG_XPU3_SEAR0
+*/
+/*===========================================================================*/
+/* Structure definition of register */
+struct ipa_hwio_def_ipa_ms_mpu_cfg_xpu3_sear0_s
+{
+  u32 addr_31_0 : 32;
+};
+
+/* Union definition of register */
+union ipa_hwio_def_ipa_ms_mpu_cfg_xpu3_sear0_u
+{
+  struct ipa_hwio_def_ipa_ms_mpu_cfg_xpu3_sear0_s def;
+  u32 value;
+};
+
+/*===========================================================================*/
+/*!
+  @brief Bit Field definition of register: IPA_MS_MPU_CFG_XPU3_SESR
+*/
+/*===========================================================================*/
+/* Structure definition of register */
+struct ipa_hwio_def_ipa_ms_mpu_cfg_xpu3_sesr_s
+{
+  u32 cfg : 1;
+  u32 client : 1;
+  u32 cfgmulti : 1;
+  u32 clmulti : 1;
+  u32 reserved0 : 28;
+};
+
+/* Union definition of register */
+union ipa_hwio_def_ipa_ms_mpu_cfg_xpu3_sesr_u
+{
+  struct ipa_hwio_def_ipa_ms_mpu_cfg_xpu3_sesr_s def;
+  u32 value;
+};
+
+/*===========================================================================*/
+/*!
+  @brief Bit Field definition of register: IPA_MS_MPU_CFG_XPU3_SESRRESTORE
+*/
+/*===========================================================================*/
+/* Structure definition of register */
+struct ipa_hwio_def_ipa_ms_mpu_cfg_xpu3_sesrrestore_s
+{
+  u32 cfg : 1;
+  u32 client : 1;
+  u32 cfgmulti : 1;
+  u32 clmulti : 1;
+  u32 reserved0 : 28;
+};
+
+/* Union definition of register */
+union ipa_hwio_def_ipa_ms_mpu_cfg_xpu3_sesrrestore_u
+{
+  struct ipa_hwio_def_ipa_ms_mpu_cfg_xpu3_sesrrestore_s def;
+  u32 value;
+};
+
+/*===========================================================================*/
+/*!
+  @brief Bit Field definition of register: IPA_MS_MPU_CFG_XPU3_SESYNR0
+*/
+/*===========================================================================*/
+/* Structure definition of register */
+struct ipa_hwio_def_ipa_ms_mpu_cfg_xpu3_sesynr0_s
+{
+  u32 xprotns : 1;
+  u32 awrite : 1;
+  u32 xinst : 1;
+  u32 xpriv : 1;
+  u32 reserved0 : 4;
+  u32 qad : 8;
+  u32 alen : 8;
+  u32 asize : 3;
+  u32 reserved1 : 2;
+  u32 burstlen : 1;
+  u32 ac : 1;
+  u32 reserved2 : 1;
+};
+
+/* Union definition of register */
+union ipa_hwio_def_ipa_ms_mpu_cfg_xpu3_sesynr0_u
+{
+  struct ipa_hwio_def_ipa_ms_mpu_cfg_xpu3_sesynr0_s def;
+  u32 value;
+};
+
+/*===========================================================================*/
+/*!
+  @brief Bit Field definition of register: IPA_MS_MPU_CFG_XPU3_SESYNR1
+*/
+/*===========================================================================*/
+/* Structure definition of register */
+struct ipa_hwio_def_ipa_ms_mpu_cfg_xpu3_sesynr1_s
+{
+  u32 mid : 8;
+  u32 pid : 5;
+  u32 bid : 3;
+  u32 vmid : 8;
+  u32 tid : 8;
+};
+
+/* Union definition of register */
+union ipa_hwio_def_ipa_ms_mpu_cfg_xpu3_sesynr1_u
+{
+  struct ipa_hwio_def_ipa_ms_mpu_cfg_xpu3_sesynr1_s def;
+  u32 value;
+};
+
+/*===========================================================================*/
+/*!
+  @brief Bit Field definition of register: IPA_MS_MPU_CFG_XPU3_SESYNR2
+*/
+/*===========================================================================*/
+/* Structure definition of register */
+struct ipa_hwio_def_ipa_ms_mpu_cfg_xpu3_sesynr2_s
+{
+  u32 memtype : 3;
+  u32 reserved0 : 4;
+  u32 transient : 1;
+  u32 noallocate : 1;
+  u32 ooowr : 1;
+  u32 ooord : 1;
+  u32 orderedwr : 1;
+  u32 orderedrd : 1;
+  u32 portmrel : 1;
+  u32 innerwritethrough : 1;
+  u32 innertransient : 1;
+  u32 innershared : 1;
+  u32 innercacheable : 1;
+  u32 innernoallocate : 1;
+  u32 writethrough : 1;
+  u32 shared : 1;
+  u32 full : 1;
+  u32 exclusive : 1;
+  u32 error : 1;
+  u32 earlywrresp : 1;
+  u32 device_type : 2;
+  u32 device : 1;
+  u32 cacheable : 1;
+  u32 burst : 1;
+  u32 bar : 2;
+};
+
+/* Union definition of register */
+union ipa_hwio_def_ipa_ms_mpu_cfg_xpu3_sesynr2_u
+{
+  struct ipa_hwio_def_ipa_ms_mpu_cfg_xpu3_sesynr2_s def;
+  u32 value;
+};
+
+/*===========================================================================*/
+/*!
+  @brief Bit Field definition of register: IPA_MS_MPU_CFG_XPU3_SEAR1
+*/
+/*===========================================================================*/
+/* Structure definition of register */
+struct ipa_hwio_def_ipa_ms_mpu_cfg_xpu3_sear1_s
+{
+  u32 addr_63_32 : 32;
+};
+
+/* Union definition of register */
+union ipa_hwio_def_ipa_ms_mpu_cfg_xpu3_sear1_u
+{
+  struct ipa_hwio_def_ipa_ms_mpu_cfg_xpu3_sear1_s def;
+  u32 value;
+};
+
+/*===========================================================================*/
+/*!
+  @brief Bit Field definition of register: IPA_MS_MPU_CFG_XPU3_SESYNR3
+*/
+/*===========================================================================*/
+/* Structure definition of register */
+struct ipa_hwio_def_ipa_ms_mpu_cfg_xpu3_sesynr3_s
+{
+  u32 nonsec_ad_rg_match : 8;
+  u32 sec_ad_rg_match : 8;
+  u32 reserved0 : 16;
+};
+
+/* Union definition of register */
+union ipa_hwio_def_ipa_ms_mpu_cfg_xpu3_sesynr3_u
+{
+  struct ipa_hwio_def_ipa_ms_mpu_cfg_xpu3_sesynr3_s def;
+  u32 value;
+};
+
+/*===========================================================================*/
+/*!
+  @brief Bit Field definition of register: IPA_MS_MPU_CFG_XPU3_SESYNR4
+*/
+/*===========================================================================*/
+/* Structure definition of register */
+struct ipa_hwio_def_ipa_ms_mpu_cfg_xpu3_sesynr4_s
+{
+  u32 auattr : 16;
+  u32 acgranuletrans : 1;
+  u32 asid : 5;
+  u32 acacheoptype : 4;
+  u32 reserved0 : 6;
+};
+
+/* Union definition of register */
+union ipa_hwio_def_ipa_ms_mpu_cfg_xpu3_sesynr4_u
+{
+  struct ipa_hwio_def_ipa_ms_mpu_cfg_xpu3_sesynr4_s def;
+  u32 value;
+};
+
+/*===========================================================================*/
+/*!
+  @brief Bit Field definition of register: IPA_MS_MPU_CFG_XPU3_RGN_START0_SSHADOW
+*/
+/*===========================================================================*/
+/* Structure definition of register */
+struct ipa_hwio_def_ipa_ms_mpu_cfg_xpu3_rgn_start0_sshadow_s
+{
+  u32 reserved0 : 12;
+  u32 addr_31_0 : 20;
+};
+
+/* Union definition of register */
+union ipa_hwio_def_ipa_ms_mpu_cfg_xpu3_rgn_start0_sshadow_u
+{
+  struct ipa_hwio_def_ipa_ms_mpu_cfg_xpu3_rgn_start0_sshadow_s def;
+  u32 value;
+};
+
+/*===========================================================================*/
+/*!
+  @brief Bit Field definition of register: IPA_MS_MPU_CFG_XPU3_RGN_END0_SSHADOW
+*/
+/*===========================================================================*/
+/* Structure definition of register */
+struct ipa_hwio_def_ipa_ms_mpu_cfg_xpu3_rgn_end0_sshadow_s
+{
+  u32 reserved0 : 12;
+  u32 addr_31_0 : 20;
+};
+
+/* Union definition of register */
+union ipa_hwio_def_ipa_ms_mpu_cfg_xpu3_rgn_end0_sshadow_u
+{
+  struct ipa_hwio_def_ipa_ms_mpu_cfg_xpu3_rgn_end0_sshadow_s def;
+  u32 value;
+};
+
+/*===========================================================================*/
+/*!
+  @brief Bit Field definition of register: IPA_MS_MPU_CFG_XPU3_EAR0
+*/
+/*===========================================================================*/
+/* Structure definition of register */
+struct ipa_hwio_def_ipa_ms_mpu_cfg_xpu3_ear0_s
+{
+  u32 addr_31_0 : 32;
+};
+
+/* Union definition of register */
+union ipa_hwio_def_ipa_ms_mpu_cfg_xpu3_ear0_u
+{
+  struct ipa_hwio_def_ipa_ms_mpu_cfg_xpu3_ear0_s def;
+  u32 value;
+};
+
+/*===========================================================================*/
+/*!
+  @brief Bit Field definition of register: IPA_MS_MPU_CFG_XPU3_ESR
+*/
+/*===========================================================================*/
+/* Structure definition of register */
+struct ipa_hwio_def_ipa_ms_mpu_cfg_xpu3_esr_s
+{
+  u32 cfg : 1;
+  u32 client : 1;
+  u32 cfgmulti : 1;
+  u32 clmulti : 1;
+  u32 reserved0 : 28;
+};
+
+/* Union definition of register */
+union ipa_hwio_def_ipa_ms_mpu_cfg_xpu3_esr_u
+{
+  struct ipa_hwio_def_ipa_ms_mpu_cfg_xpu3_esr_s def;
+  u32 value;
+};
+
+/*===========================================================================*/
+/*!
+  @brief Bit Field definition of register: IPA_MS_MPU_CFG_XPU3_ESRRESTORE
+*/
+/*===========================================================================*/
+/* Structure definition of register */
+struct ipa_hwio_def_ipa_ms_mpu_cfg_xpu3_esrrestore_s
+{
+  u32 cfg : 1;
+  u32 client : 1;
+  u32 cfgmulti : 1;
+  u32 clmulti : 1;
+  u32 reserved0 : 28;
+};
+
+/* Union definition of register */
+union ipa_hwio_def_ipa_ms_mpu_cfg_xpu3_esrrestore_u
+{
+  struct ipa_hwio_def_ipa_ms_mpu_cfg_xpu3_esrrestore_s def;
+  u32 value;
+};
+
+/*===========================================================================*/
+/*!
+  @brief Bit Field definition of register: IPA_MS_MPU_CFG_XPU3_ESYNR0
+*/
+/*===========================================================================*/
+/* Structure definition of register */
+struct ipa_hwio_def_ipa_ms_mpu_cfg_xpu3_esynr0_s
+{
+  u32 xprotns : 1;
+  u32 awrite : 1;
+  u32 xinst : 1;
+  u32 xpriv : 1;
+  u32 reserved0 : 4;
+  u32 qad : 8;
+  u32 alen : 8;
+  u32 asize : 3;
+  u32 reserved1 : 2;
+  u32 burstlen : 1;
+  u32 ac : 1;
+  u32 reserved2 : 1;
+};
+
+/* Union definition of register */
+union ipa_hwio_def_ipa_ms_mpu_cfg_xpu3_esynr0_u
+{
+  struct ipa_hwio_def_ipa_ms_mpu_cfg_xpu3_esynr0_s def;
+  u32 value;
+};
+
+/*===========================================================================*/
+/*!
+  @brief Bit Field definition of register: IPA_MS_MPU_CFG_XPU3_ESYNR1
+*/
+/*===========================================================================*/
+/* Structure definition of register */
+struct ipa_hwio_def_ipa_ms_mpu_cfg_xpu3_esynr1_s
+{
+  u32 mid : 8;
+  u32 pid : 5;
+  u32 bid : 3;
+  u32 vmid : 8;
+  u32 tid : 8;
+};
+
+/* Union definition of register */
+union ipa_hwio_def_ipa_ms_mpu_cfg_xpu3_esynr1_u
+{
+  struct ipa_hwio_def_ipa_ms_mpu_cfg_xpu3_esynr1_s def;
+  u32 value;
+};
+
+/*===========================================================================*/
+/*!
+  @brief Bit Field definition of register: IPA_MS_MPU_CFG_XPU3_ESYNR2
+*/
+/*===========================================================================*/
+/* Structure definition of register */
+struct ipa_hwio_def_ipa_ms_mpu_cfg_xpu3_esynr2_s
+{
+  u32 memtype : 3;
+  u32 reserved0 : 4;
+  u32 transient : 1;
+  u32 noallocate : 1;
+  u32 ooowr : 1;
+  u32 ooord : 1;
+  u32 orderedwr : 1;
+  u32 orderedrd : 1;
+  u32 portmrel : 1;
+  u32 innerwritethrough : 1;
+  u32 innertransient : 1;
+  u32 innershared : 1;
+  u32 innercacheable : 1;
+  u32 innernoallocate : 1;
+  u32 writethrough : 1;
+  u32 shared : 1;
+  u32 full : 1;
+  u32 exclusive : 1;
+  u32 error : 1;
+  u32 earlywrresp : 1;
+  u32 device_type : 2;
+  u32 device : 1;
+  u32 cacheable : 1;
+  u32 burst : 1;
+  u32 bar : 2;
+};
+
+/* Union definition of register */
+union ipa_hwio_def_ipa_ms_mpu_cfg_xpu3_esynr2_u
+{
+  struct ipa_hwio_def_ipa_ms_mpu_cfg_xpu3_esynr2_s def;
+  u32 value;
+};
+
+/*===========================================================================*/
+/*!
+  @brief Bit Field definition of register: IPA_MS_MPU_CFG_XPU3_EAR1
+*/
+/*===========================================================================*/
+/* Structure definition of register */
+struct ipa_hwio_def_ipa_ms_mpu_cfg_xpu3_ear1_s
+{
+  u32 addr_63_32 : 32;
+};
+
+/* Union definition of register */
+union ipa_hwio_def_ipa_ms_mpu_cfg_xpu3_ear1_u
+{
+  struct ipa_hwio_def_ipa_ms_mpu_cfg_xpu3_ear1_s def;
+  u32 value;
+};
+
+/*===========================================================================*/
+/*!
+  @brief Bit Field definition of register: IPA_MS_MPU_CFG_XPU3_ESYNR3
+*/
+/*===========================================================================*/
+/* Structure definition of register */
+struct ipa_hwio_def_ipa_ms_mpu_cfg_xpu3_esynr3_s
+{
+  u32 nonsec_ad_rg_match : 8;
+  u32 sec_ad_rg_match : 8;
+  u32 reserved0 : 16;
+};
+
+/* Union definition of register */
+union ipa_hwio_def_ipa_ms_mpu_cfg_xpu3_esynr3_u
+{
+  struct ipa_hwio_def_ipa_ms_mpu_cfg_xpu3_esynr3_s def;
+  u32 value;
+};
+
+/*===========================================================================*/
+/*!
+  @brief Bit Field definition of register: IPA_MS_MPU_CFG_XPU3_ESYNR4
+*/
+/*===========================================================================*/
+/* Structure definition of register */
+struct ipa_hwio_def_ipa_ms_mpu_cfg_xpu3_esynr4_s
+{
+  u32 auattr : 16;
+  u32 acgranuletrans : 1;
+  u32 asid : 5;
+  u32 acacheoptype : 4;
+  u32 reserved0 : 6;
+};
+
+/* Union definition of register */
+union ipa_hwio_def_ipa_ms_mpu_cfg_xpu3_esynr4_u
+{
+  struct ipa_hwio_def_ipa_ms_mpu_cfg_xpu3_esynr4_s def;
+  u32 value;
+};
+
+/*===========================================================================*/
+/*!
+  @brief Bit Field definition of register: IPA_MS_MPU_CFG_XPU3_RGN_START0_SHADOW
+*/
+/*===========================================================================*/
+/* Structure definition of register */
+struct ipa_hwio_def_ipa_ms_mpu_cfg_xpu3_rgn_start0_shadow_s
+{
+  u32 reserved0 : 12;
+  u32 addr_31_0 : 20;
+};
+
+/* Union definition of register */
+union ipa_hwio_def_ipa_ms_mpu_cfg_xpu3_rgn_start0_shadow_u
+{
+  struct ipa_hwio_def_ipa_ms_mpu_cfg_xpu3_rgn_start0_shadow_s def;
+  u32 value;
+};
+
+/*===========================================================================*/
+/*!
+  @brief Bit Field definition of register: IPA_MS_MPU_CFG_XPU3_RGN_END0_SHADOW
+*/
+/*===========================================================================*/
+/* Structure definition of register */
+struct ipa_hwio_def_ipa_ms_mpu_cfg_xpu3_rgn_end0_shadow_s
+{
+  u32 reserved0 : 12;
+  u32 addr_31_0 : 20;
+};
+
+/* Union definition of register */
+union ipa_hwio_def_ipa_ms_mpu_cfg_xpu3_rgn_end0_shadow_u
+{
+  struct ipa_hwio_def_ipa_ms_mpu_cfg_xpu3_rgn_end0_shadow_s def;
+  u32 value;
+};
+
+/*===========================================================================*/
+/*!
+  @brief Bit Field definition of register: IPA_MS_MPU_CFG_XPU3_QAD0_EAR0
+*/
+/*===========================================================================*/
+/* Structure definition of register */
+struct ipa_hwio_def_ipa_ms_mpu_cfg_xpu3_qad0_ear0_s
+{
+  u32 addr_31_0 : 32;
+};
+
+/* Union definition of register */
+union ipa_hwio_def_ipa_ms_mpu_cfg_xpu3_qad0_ear0_u
+{
+  struct ipa_hwio_def_ipa_ms_mpu_cfg_xpu3_qad0_ear0_s def;
+  u32 value;
+};
+
+/*===========================================================================*/
+/*!
+  @brief Bit Field definition of register: IPA_MS_MPU_CFG_XPU3_QAD0_ESR
+*/
+/*===========================================================================*/
+/* Structure definition of register */
+struct ipa_hwio_def_ipa_ms_mpu_cfg_xpu3_qad0_esr_s
+{
+  u32 cfg : 1;
+  u32 client : 1;
+  u32 cfgmulti : 1;
+  u32 clmulti : 1;
+  u32 reserved0 : 28;
+};
+
+/* Union definition of register */
+union ipa_hwio_def_ipa_ms_mpu_cfg_xpu3_qad0_esr_u
+{
+  struct ipa_hwio_def_ipa_ms_mpu_cfg_xpu3_qad0_esr_s def;
+  u32 value;
+};
+
+/*===========================================================================*/
+/*!
+  @brief Bit Field definition of register: IPA_MS_MPU_CFG_XPU3_QAD0_ESRRESTORE
+*/
+/*===========================================================================*/
+/* Structure definition of register */
+struct ipa_hwio_def_ipa_ms_mpu_cfg_xpu3_qad0_esrrestore_s
+{
+  u32 cfg : 1;
+  u32 client : 1;
+  u32 cfgmulti : 1;
+  u32 clmulti : 1;
+  u32 reserved0 : 28;
+};
+
+/* Union definition of register */
+union ipa_hwio_def_ipa_ms_mpu_cfg_xpu3_qad0_esrrestore_u
+{
+  struct ipa_hwio_def_ipa_ms_mpu_cfg_xpu3_qad0_esrrestore_s def;
+  u32 value;
+};
+
+/*===========================================================================*/
+/*!
+  @brief Bit Field definition of register: IPA_MS_MPU_CFG_XPU3_QAD0_ESYNR0
+*/
+/*===========================================================================*/
+/* Structure definition of register */
+struct ipa_hwio_def_ipa_ms_mpu_cfg_xpu3_qad0_esynr0_s
+{
+  u32 xprotns : 1;
+  u32 awrite : 1;
+  u32 xinst : 1;
+  u32 xpriv : 1;
+  u32 reserved0 : 4;
+  u32 qad : 8;
+  u32 alen : 8;
+  u32 asize : 3;
+  u32 reserved1 : 2;
+  u32 burstlen : 1;
+  u32 ac : 1;
+  u32 reserved2 : 1;
+};
+
+/* Union definition of register */
+union ipa_hwio_def_ipa_ms_mpu_cfg_xpu3_qad0_esynr0_u
+{
+  struct ipa_hwio_def_ipa_ms_mpu_cfg_xpu3_qad0_esynr0_s def;
+  u32 value;
+};
+
+/*===========================================================================*/
+/*!
+  @brief Bit Field definition of register: IPA_MS_MPU_CFG_XPU3_QAD0_ESYNR1
+*/
+/*===========================================================================*/
+/* Structure definition of register */
+struct ipa_hwio_def_ipa_ms_mpu_cfg_xpu3_qad0_esynr1_s
+{
+  u32 mid : 8;
+  u32 pid : 5;
+  u32 bid : 3;
+  u32 vmid : 8;
+  u32 tid : 8;
+};
+
+/* Union definition of register */
+union ipa_hwio_def_ipa_ms_mpu_cfg_xpu3_qad0_esynr1_u
+{
+  struct ipa_hwio_def_ipa_ms_mpu_cfg_xpu3_qad0_esynr1_s def;
+  u32 value;
+};
+
+/*===========================================================================*/
+/*!
+  @brief Bit Field definition of register: IPA_MS_MPU_CFG_XPU3_QAD0_ESYNR2
+*/
+/*===========================================================================*/
+/* Structure definition of register */
+struct ipa_hwio_def_ipa_ms_mpu_cfg_xpu3_qad0_esynr2_s
+{
+  u32 memtype : 3;
+  u32 reserved0 : 4;
+  u32 transient : 1;
+  u32 noallocate : 1;
+  u32 ooowr : 1;
+  u32 ooord : 1;
+  u32 orderedwr : 1;
+  u32 orderedrd : 1;
+  u32 portmrel : 1;
+  u32 innerwritethrough : 1;
+  u32 innertransient : 1;
+  u32 innershared : 1;
+  u32 innercacheable : 1;
+  u32 innernoallocate : 1;
+  u32 writethrough : 1;
+  u32 shared : 1;
+  u32 full : 1;
+  u32 exclusive : 1;
+  u32 error : 1;
+  u32 earlywrresp : 1;
+  u32 device_type : 2;
+  u32 device : 1;
+  u32 cacheable : 1;
+  u32 burst : 1;
+  u32 bar : 2;
+};
+
+/* Union definition of register */
+union ipa_hwio_def_ipa_ms_mpu_cfg_xpu3_qad0_esynr2_u
+{
+  struct ipa_hwio_def_ipa_ms_mpu_cfg_xpu3_qad0_esynr2_s def;
+  u32 value;
+};
+
+/*===========================================================================*/
+/*!
+  @brief Bit Field definition of register: IPA_MS_MPU_CFG_XPU3_QAD0_EAR1
+*/
+/*===========================================================================*/
+/* Structure definition of register */
+struct ipa_hwio_def_ipa_ms_mpu_cfg_xpu3_qad0_ear1_s
+{
+  u32 addr_63_32 : 32;
+};
+
+/* Union definition of register */
+union ipa_hwio_def_ipa_ms_mpu_cfg_xpu3_qad0_ear1_u
+{
+  struct ipa_hwio_def_ipa_ms_mpu_cfg_xpu3_qad0_ear1_s def;
+  u32 value;
+};
+
+/*===========================================================================*/
+/*!
+  @brief Bit Field definition of register: IPA_MS_MPU_CFG_XPU3_QAD0_ESYNR3
+*/
+/*===========================================================================*/
+/* Structure definition of register */
+struct ipa_hwio_def_ipa_ms_mpu_cfg_xpu3_qad0_esynr3_s
+{
+  u32 nonsec_ad_rg_match : 8;
+  u32 sec_ad_rg_match : 8;
+  u32 reserved0 : 16;
+};
+
+/* Union definition of register */
+union ipa_hwio_def_ipa_ms_mpu_cfg_xpu3_qad0_esynr3_u
+{
+  struct ipa_hwio_def_ipa_ms_mpu_cfg_xpu3_qad0_esynr3_s def;
+  u32 value;
+};
+
+/*===========================================================================*/
+/*!
+  @brief Bit Field definition of register: IPA_MS_MPU_CFG_XPU3_QAD0_ESYNR4
+*/
+/*===========================================================================*/
+/* Structure definition of register */
+struct ipa_hwio_def_ipa_ms_mpu_cfg_xpu3_qad0_esynr4_s
+{
+  u32 auattr : 16;
+  u32 acgranuletrans : 1;
+  u32 asid : 5;
+  u32 acacheoptype : 4;
+  u32 reserved0 : 6;
+};
+
+/* Union definition of register */
+union ipa_hwio_def_ipa_ms_mpu_cfg_xpu3_qad0_esynr4_u
+{
+  struct ipa_hwio_def_ipa_ms_mpu_cfg_xpu3_qad0_esynr4_s def;
+  u32 value;
+};
+
+/*===========================================================================*/
+/*!
+  @brief Bit Field definition of register: IPA_MS_MPU_CFG_XPU3_QAD0_RGN_START0_SHADOW
+*/
+/*===========================================================================*/
+/* Structure definition of register */
+struct ipa_hwio_def_ipa_ms_mpu_cfg_xpu3_qad0_rgn_start0_shadow_s
+{
+  u32 reserved0 : 12;
+  u32 addr_31_0 : 20;
+};
+
+/* Union definition of register */
+union ipa_hwio_def_ipa_ms_mpu_cfg_xpu3_qad0_rgn_start0_shadow_u
+{
+  struct ipa_hwio_def_ipa_ms_mpu_cfg_xpu3_qad0_rgn_start0_shadow_s def;
+  u32 value;
+};
+
+/*===========================================================================*/
+/*!
+  @brief Bit Field definition of register: IPA_MS_MPU_CFG_XPU3_QAD0_RGN_END0_SHADOW
+*/
+/*===========================================================================*/
+/* Structure definition of register */
+struct ipa_hwio_def_ipa_ms_mpu_cfg_xpu3_qad0_rgn_end0_shadow_s
+{
+  u32 reserved0 : 12;
+  u32 addr_31_0 : 20;
+};
+
+/* Union definition of register */
+union ipa_hwio_def_ipa_ms_mpu_cfg_xpu3_qad0_rgn_end0_shadow_u
+{
+  struct ipa_hwio_def_ipa_ms_mpu_cfg_xpu3_qad0_rgn_end0_shadow_s def;
+  u32 value;
+};
+
+/*===========================================================================*/
+/*!
+  @brief Bit Field definition of register: IPA_MS_MPU_CFG_XPU3_QAD1_EAR0
+*/
+/*===========================================================================*/
+/* Structure definition of register */
+struct ipa_hwio_def_ipa_ms_mpu_cfg_xpu3_qad1_ear0_s
+{
+  u32 addr_31_0 : 32;
+};
+
+/* Union definition of register */
+union ipa_hwio_def_ipa_ms_mpu_cfg_xpu3_qad1_ear0_u
+{
+  struct ipa_hwio_def_ipa_ms_mpu_cfg_xpu3_qad1_ear0_s def;
+  u32 value;
+};
+
+/*===========================================================================*/
+/*!
+  @brief Bit Field definition of register: IPA_MS_MPU_CFG_XPU3_QAD1_ESR
+*/
+/*===========================================================================*/
+/* Structure definition of register */
+struct ipa_hwio_def_ipa_ms_mpu_cfg_xpu3_qad1_esr_s
+{
+  u32 cfg : 1;
+  u32 client : 1;
+  u32 cfgmulti : 1;
+  u32 clmulti : 1;
+  u32 reserved0 : 28;
+};
+
+/* Union definition of register */
+union ipa_hwio_def_ipa_ms_mpu_cfg_xpu3_qad1_esr_u
+{
+  struct ipa_hwio_def_ipa_ms_mpu_cfg_xpu3_qad1_esr_s def;
+  u32 value;
+};
+
+/*===========================================================================*/
+/*!
+  @brief Bit Field definition of register: IPA_MS_MPU_CFG_XPU3_QAD1_ESRRESTORE
+*/
+/*===========================================================================*/
+/* Structure definition of register */
+struct ipa_hwio_def_ipa_ms_mpu_cfg_xpu3_qad1_esrrestore_s
+{
+  u32 cfg : 1;
+  u32 client : 1;
+  u32 cfgmulti : 1;
+  u32 clmulti : 1;
+  u32 reserved0 : 28;
+};
+
+/* Union definition of register */
+union ipa_hwio_def_ipa_ms_mpu_cfg_xpu3_qad1_esrrestore_u
+{
+  struct ipa_hwio_def_ipa_ms_mpu_cfg_xpu3_qad1_esrrestore_s def;
+  u32 value;
+};
+
+/*===========================================================================*/
+/*!
+  @brief Bit Field definition of register: IPA_MS_MPU_CFG_XPU3_QAD1_ESYNR0
+*/
+/*===========================================================================*/
+/* Structure definition of register */
+struct ipa_hwio_def_ipa_ms_mpu_cfg_xpu3_qad1_esynr0_s
+{
+  u32 xprotns : 1;
+  u32 awrite : 1;
+  u32 xinst : 1;
+  u32 xpriv : 1;
+  u32 reserved0 : 4;
+  u32 qad : 8;
+  u32 alen : 8;
+  u32 asize : 3;
+  u32 reserved1 : 2;
+  u32 burstlen : 1;
+  u32 ac : 1;
+  u32 reserved2 : 1;
+};
+
+/* Union definition of register */
+union ipa_hwio_def_ipa_ms_mpu_cfg_xpu3_qad1_esynr0_u
+{
+  struct ipa_hwio_def_ipa_ms_mpu_cfg_xpu3_qad1_esynr0_s def;
+  u32 value;
+};
+
+/*===========================================================================*/
+/*!
+  @brief Bit Field definition of register: IPA_MS_MPU_CFG_XPU3_QAD1_ESYNR1
+*/
+/*===========================================================================*/
+/* Structure definition of register */
+struct ipa_hwio_def_ipa_ms_mpu_cfg_xpu3_qad1_esynr1_s
+{
+  u32 mid : 8;
+  u32 pid : 5;
+  u32 bid : 3;
+  u32 vmid : 8;
+  u32 tid : 8;
+};
+
+/* Union definition of register */
+union ipa_hwio_def_ipa_ms_mpu_cfg_xpu3_qad1_esynr1_u
+{
+  struct ipa_hwio_def_ipa_ms_mpu_cfg_xpu3_qad1_esynr1_s def;
+  u32 value;
+};
+
+/*===========================================================================*/
+/*!
+  @brief Bit Field definition of register: IPA_MS_MPU_CFG_XPU3_QAD1_ESYNR2
+*/
+/*===========================================================================*/
+/* Structure definition of register */
+struct ipa_hwio_def_ipa_ms_mpu_cfg_xpu3_qad1_esynr2_s
+{
+  u32 memtype : 3;
+  u32 reserved0 : 4;
+  u32 transient : 1;
+  u32 noallocate : 1;
+  u32 ooowr : 1;
+  u32 ooord : 1;
+  u32 orderedwr : 1;
+  u32 orderedrd : 1;
+  u32 portmrel : 1;
+  u32 innerwritethrough : 1;
+  u32 innertransient : 1;
+  u32 innershared : 1;
+  u32 innercacheable : 1;
+  u32 innernoallocate : 1;
+  u32 writethrough : 1;
+  u32 shared : 1;
+  u32 full : 1;
+  u32 exclusive : 1;
+  u32 error : 1;
+  u32 earlywrresp : 1;
+  u32 device_type : 2;
+  u32 device : 1;
+  u32 cacheable : 1;
+  u32 burst : 1;
+  u32 bar : 2;
+};
+
+/* Union definition of register */
+union ipa_hwio_def_ipa_ms_mpu_cfg_xpu3_qad1_esynr2_u
+{
+  struct ipa_hwio_def_ipa_ms_mpu_cfg_xpu3_qad1_esynr2_s def;
+  u32 value;
+};
+
+/*===========================================================================*/
+/*!
+  @brief Bit Field definition of register: IPA_MS_MPU_CFG_XPU3_QAD1_EAR1
+*/
+/*===========================================================================*/
+/* Structure definition of register */
+struct ipa_hwio_def_ipa_ms_mpu_cfg_xpu3_qad1_ear1_s
+{
+  u32 addr_63_32 : 32;
+};
+
+/* Union definition of register */
+union ipa_hwio_def_ipa_ms_mpu_cfg_xpu3_qad1_ear1_u
+{
+  struct ipa_hwio_def_ipa_ms_mpu_cfg_xpu3_qad1_ear1_s def;
+  u32 value;
+};
+
+/*===========================================================================*/
+/*!
+  @brief Bit Field definition of register: IPA_MS_MPU_CFG_XPU3_QAD1_ESYNR3
+*/
+/*===========================================================================*/
+/* Structure definition of register */
+struct ipa_hwio_def_ipa_ms_mpu_cfg_xpu3_qad1_esynr3_s
+{
+  u32 nonsec_ad_rg_match : 8;
+  u32 sec_ad_rg_match : 8;
+  u32 reserved0 : 16;
+};
+
+/* Union definition of register */
+union ipa_hwio_def_ipa_ms_mpu_cfg_xpu3_qad1_esynr3_u
+{
+  struct ipa_hwio_def_ipa_ms_mpu_cfg_xpu3_qad1_esynr3_s def;
+  u32 value;
+};
+
+/*===========================================================================*/
+/*!
+  @brief Bit Field definition of register: IPA_MS_MPU_CFG_XPU3_QAD1_ESYNR4
+*/
+/*===========================================================================*/
+/* Structure definition of register */
+struct ipa_hwio_def_ipa_ms_mpu_cfg_xpu3_qad1_esynr4_s
+{
+  u32 auattr : 16;
+  u32 acgranuletrans : 1;
+  u32 asid : 5;
+  u32 acacheoptype : 4;
+  u32 reserved0 : 6;
+};
+
+/* Union definition of register */
+union ipa_hwio_def_ipa_ms_mpu_cfg_xpu3_qad1_esynr4_u
+{
+  struct ipa_hwio_def_ipa_ms_mpu_cfg_xpu3_qad1_esynr4_s def;
+  u32 value;
+};
+
+/*===========================================================================*/
+/*!
+  @brief Bit Field definition of register: IPA_MS_MPU_CFG_XPU3_QAD1_RGN_START0_SHADOW
+*/
+/*===========================================================================*/
+/* Structure definition of register */
+struct ipa_hwio_def_ipa_ms_mpu_cfg_xpu3_qad1_rgn_start0_shadow_s
+{
+  u32 reserved0 : 12;
+  u32 addr_31_0 : 20;
+};
+
+/* Union definition of register */
+union ipa_hwio_def_ipa_ms_mpu_cfg_xpu3_qad1_rgn_start0_shadow_u
+{
+  struct ipa_hwio_def_ipa_ms_mpu_cfg_xpu3_qad1_rgn_start0_shadow_s def;
+  u32 value;
+};
+
+/*===========================================================================*/
+/*!
+  @brief Bit Field definition of register: IPA_MS_MPU_CFG_XPU3_QAD1_RGN_END0_SHADOW
+*/
+/*===========================================================================*/
+/* Structure definition of register */
+struct ipa_hwio_def_ipa_ms_mpu_cfg_xpu3_qad1_rgn_end0_shadow_s
+{
+  u32 reserved0 : 12;
+  u32 addr_31_0 : 20;
+};
+
+/* Union definition of register */
+union ipa_hwio_def_ipa_ms_mpu_cfg_xpu3_qad1_rgn_end0_shadow_u
+{
+  struct ipa_hwio_def_ipa_ms_mpu_cfg_xpu3_qad1_rgn_end0_shadow_s def;
+  u32 value;
+};
+
+/*===========================================================================*/
+/*!
+  @brief Bit Field definition of register: IPA_MS_MPU_CFG_XPU3_RGN_OWNERSTATUSr
+*/
+/*===========================================================================*/
+/* Structure definition of register */
+struct ipa_hwio_def_ipa_ms_mpu_cfg_xpu3_rgn_ownerstatusr_s
+{
+  u32 rgownerstatus : 10;
+  u32 reserved0 : 22;
+};
+
+/* Union definition of register */
+union ipa_hwio_def_ipa_ms_mpu_cfg_xpu3_rgn_ownerstatusr_u
+{
+  struct ipa_hwio_def_ipa_ms_mpu_cfg_xpu3_rgn_ownerstatusr_s def;
+  u32 value;
+};
+
+/*===========================================================================*/
+/*!
+  @brief Bit Field definition of register: IPA_MS_MPU_CFG_XPU3_RGn_GCR0
+*/
+/*===========================================================================*/
+/* Structure definition of register */
+struct ipa_hwio_def_ipa_ms_mpu_cfg_xpu3_rgn_gcr0_s
+{
+  u32 rg_owner : 3;
+  u32 reserved0 : 5;
+  u32 rg_sec_apps : 1;
+  u32 reserved1 : 23;
+};
+
+/* Union definition of register */
+union ipa_hwio_def_ipa_ms_mpu_cfg_xpu3_rgn_gcr0_u
+{
+  struct ipa_hwio_def_ipa_ms_mpu_cfg_xpu3_rgn_gcr0_s def;
+  u32 value;
+};
+
+/*===========================================================================*/
+/*!
+  @brief Bit Field definition of register: IPA_MS_MPU_CFG_XPU3_RGn_GCR1
+*/
+/*===========================================================================*/
+/* Structure definition of register */
+struct ipa_hwio_def_ipa_ms_mpu_cfg_xpu3_rgn_gcr1_s
+{
+  u32 reserved0 : 31;
+  u32 pd : 1;
+};
+
+/* Union definition of register */
+union ipa_hwio_def_ipa_ms_mpu_cfg_xpu3_rgn_gcr1_u
+{
+  struct ipa_hwio_def_ipa_ms_mpu_cfg_xpu3_rgn_gcr1_s def;
+  u32 value;
+};
+
+/*===========================================================================*/
+/*!
+  @brief Bit Field definition of register: IPA_MS_MPU_CFG_XPU3_RGn_GCR2
+*/
+/*===========================================================================*/
+/* Structure definition of register */
+struct ipa_hwio_def_ipa_ms_mpu_cfg_xpu3_rgn_gcr2_s
+{
+  u32 csrc : 1;
+  u32 asrc : 1;
+  u32 reserved0 : 30;
+};
+
+/* Union definition of register */
+union ipa_hwio_def_ipa_ms_mpu_cfg_xpu3_rgn_gcr2_u
+{
+  struct ipa_hwio_def_ipa_ms_mpu_cfg_xpu3_rgn_gcr2_s def;
+  u32 value;
+};
+
+/*===========================================================================*/
+/*!
+  @brief Bit Field definition of register: IPA_MS_MPU_CFG_XPU3_RGn_GCR3
+*/
+/*===========================================================================*/
+/* Structure definition of register */
+struct ipa_hwio_def_ipa_ms_mpu_cfg_xpu3_rgn_gcr3_s
+{
+  u32 secure_access_lock : 1;
+  u32 reserved0 : 31;
+};
+
+/* Union definition of register */
+union ipa_hwio_def_ipa_ms_mpu_cfg_xpu3_rgn_gcr3_u
+{
+  struct ipa_hwio_def_ipa_ms_mpu_cfg_xpu3_rgn_gcr3_s def;
+  u32 value;
+};
+
+/*===========================================================================*/
+/*!
+  @brief Bit Field definition of register: IPA_MS_MPU_CFG_XPU3_RGn_CR0
+*/
+/*===========================================================================*/
+/* Structure definition of register */
+struct ipa_hwio_def_ipa_ms_mpu_cfg_xpu3_rgn_cr0_s
+{
+  u32 rgsclrden_apps : 1;
+  u32 reserved0 : 31;
+};
+
+/* Union definition of register */
+union ipa_hwio_def_ipa_ms_mpu_cfg_xpu3_rgn_cr0_u
+{
+  struct ipa_hwio_def_ipa_ms_mpu_cfg_xpu3_rgn_cr0_s def;
+  u32 value;
+};
+
+/*===========================================================================*/
+/*!
+  @brief Bit Field definition of register: IPA_MS_MPU_CFG_XPU3_RGn_CR1
+*/
+/*===========================================================================*/
+/* Structure definition of register */
+struct ipa_hwio_def_ipa_ms_mpu_cfg_xpu3_rgn_cr1_s
+{
+  u32 rgclrden : 3;
+  u32 reserved0 : 29;
+};
+
+/* Union definition of register */
+union ipa_hwio_def_ipa_ms_mpu_cfg_xpu3_rgn_cr1_u
+{
+  struct ipa_hwio_def_ipa_ms_mpu_cfg_xpu3_rgn_cr1_s def;
+  u32 value;
+};
+
+/*===========================================================================*/
+/*!
+  @brief Bit Field definition of register: IPA_MS_MPU_CFG_XPU3_RGn_CR2
+*/
+/*===========================================================================*/
+/* Structure definition of register */
+struct ipa_hwio_def_ipa_ms_mpu_cfg_xpu3_rgn_cr2_s
+{
+  u32 rgsclwren_apps : 1;
+  u32 reserved0 : 31;
+};
+
+/* Union definition of register */
+union ipa_hwio_def_ipa_ms_mpu_cfg_xpu3_rgn_cr2_u
+{
+  struct ipa_hwio_def_ipa_ms_mpu_cfg_xpu3_rgn_cr2_s def;
+  u32 value;
+};
+
+/*===========================================================================*/
+/*!
+  @brief Bit Field definition of register: IPA_MS_MPU_CFG_XPU3_RGn_CR3
+*/
+/*===========================================================================*/
+/* Structure definition of register */
+struct ipa_hwio_def_ipa_ms_mpu_cfg_xpu3_rgn_cr3_s
+{
+  u32 rgclwren : 3;
+  u32 reserved0 : 29;
+};
+
+/* Union definition of register */
+union ipa_hwio_def_ipa_ms_mpu_cfg_xpu3_rgn_cr3_u
+{
+  struct ipa_hwio_def_ipa_ms_mpu_cfg_xpu3_rgn_cr3_s def;
+  u32 value;
+};
+
+/*===========================================================================*/
+/*!
+  @brief Bit Field definition of register: IPA_MS_MPU_CFG_XPU3_RGn_START0
+*/
+/*===========================================================================*/
+/* Structure definition of register */
+struct ipa_hwio_def_ipa_ms_mpu_cfg_xpu3_rgn_start0_s
+{
+  u32 reserved0 : 12;
+  u32 addr_31_0 : 20;
+};
+
+/* Union definition of register */
+union ipa_hwio_def_ipa_ms_mpu_cfg_xpu3_rgn_start0_u
+{
+  struct ipa_hwio_def_ipa_ms_mpu_cfg_xpu3_rgn_start0_s def;
+  u32 value;
+};
+
+/*===========================================================================*/
+/*!
+  @brief Bit Field definition of register: IPA_MS_MPU_CFG_XPU3_RGn_END0
+*/
+/*===========================================================================*/
+/* Structure definition of register */
+struct ipa_hwio_def_ipa_ms_mpu_cfg_xpu3_rgn_end0_s
+{
+  u32 reserved0 : 12;
+  u32 addr_31_0 : 20;
+};
+
+/* Union definition of register */
+union ipa_hwio_def_ipa_ms_mpu_cfg_xpu3_rgn_end0_u
+{
+  struct ipa_hwio_def_ipa_ms_mpu_cfg_xpu3_rgn_end0_s def;
+  u32 value;
+};
+
+
+#endif /* __IPA_HWIO_DEF_H__ */

drivers/platform/msm/ipa/ipa_v3/dump/ipa5.0/ipa_pkt_cntxt.h

@@ -0,0 +1,183 @@
+/* SPDX-License-Identifier: GPL-2.0-only */
+/*
+ * Copyright (c) 2021, The Linux Foundation. All rights reserved.
+ */
+#if !defined(_IPA_PKT_CNTXT_H_)
+#define _IPA_PKT_CNTXT_H_
+
+#define IPA_HW_PKT_CTNTX_MAX        0x10
+#define IPA_HW_NUM_SAVE_PKT_CTNTX   0x8
+#define IPA_HW_PKT_CTNTX_START_ADDR 0xE434CA00
+#define IPA_HW_PKT_CTNTX_SIZE       (sizeof(ipa_pkt_ctntx_opcode_state_s) + \
+				     sizeof(ipa_pkt_ctntx_u))
+
+/*
+ * Packet Context States
+ */
+enum ipa_hw_pkt_cntxt_state_e {
+	IPA_HW_PKT_CNTXT_STATE_HFETCHER_INIT = 1,
+	IPA_HW_PKT_CNTXT_STATE_HFETCHER_DMAR,
+	IPA_HW_PKT_CNTXT_STATE_HFETCHER_DMAR_REP,
+	IPA_HW_PKT_CNTXT_STATE_H_DCPH,
+	IPA_HW_PKT_CNTXT_STATE_PKT_PARSER,
+	IPA_HW_PKT_CNTXT_STATE_FILTER_NAT,
+	IPA_HW_PKT_CNTXT_STATE_ROUTER,
+	IPA_HW_PKT_CNTXT_STATE_HDRI,
+	IPA_HW_PKT_CNTXT_STATE_UCP,
+	IPA_HW_PKT_CNTXT_STATE_ENQUEUER,
+	IPA_HW_PKT_CNTXT_STATE_DFETCHER,
+	IPA_HW_PKT_CNTXT_STATE_D_DCPH,
+	IPA_HW_PKT_CNTXT_STATE_DISPATCHER,
+	IPA_HW_PKT_CNTXT_STATE_TX,
+	IPA_HW_PKT_CNTXT_STATE_TX_ZLT,
+	IPA_HW_PKT_CNTXT_STATE_DFETCHER_DMAR,
+	IPA_HW_PKT_CNTXT_STATE_DCMP,
+};
+
+/*
+ * Packet Context fields as received from VI/Design
+ */
+struct ipa_pkt_ctntx_s {
+	u64	opcode                           : 8;
+	u64	state                            : 5;
+	u64	not_used_1                       : 2;
+	u64	tx_pkt_dma_done                  : 1;
+	u64	exc_deagg                        : 1;
+	u64	exc_pkt_version                  : 1;
+	u64	exc_pkt_len                      : 1;
+	u64	exc_threshold                    : 1;
+	u64	exc_sw                           : 1;
+	u64	exc_nat                          : 1;
+	u64	exc_frag_miss                    : 1;
+	u64	filter_bypass                    : 1;
+	u64	router_bypass                    : 1;
+	u64	nat_bypass                       : 1;
+	u64	hdri_bypass                      : 1;
+	u64	dcph_bypass                      : 1;
+	u64	security_credentials_select      : 1;
+	u64	pkt_2nd_pass                     : 1;
+	u64	xlat_bypass                      : 1;
+	u64	dcph_valid                       : 1;
+	u64	ucp_on                           : 1;
+	u64	replication                      : 1;
+	u64	src_status_en                    : 1;
+	u64	dest_status_en                   : 1;
+	u64	frag_status_en                   : 1;
+	u64	eot_dest                         : 1;
+	u64	eot_notif                        : 1;
+	u64	prev_eot_dest                    : 1;
+	u64	src_hdr_len                      : 8;
+	u64	tx_valid_sectors                 : 8;
+	u64	rx_flags                         : 8;
+	u64	rx_packet_length                 : 16;
+	u64	revised_packet_length            : 16;
+	u64	frag_en                          : 1;
+	u64	frag_bypass                      : 1;
+	u64	frag_process                     : 1;
+	u64	notif_pipe                       : 5;
+	u64	src_id                           : 8;
+	u64	tx_pkt_transferred               : 1;
+	u64	src_pipe                         : 5;
+	u64	dest_pipe                        : 5;
+	u64	frag_pipe                        : 5;
+	u64	ihl_offset                       : 8;
+	u64	protocol                         : 8;
+	u64	tos                              : 8;
+	u64	id                               : 16;
+	u64	v6_reserved                      : 4;
+	u64	ff                               : 1;
+	u64	mf                               : 1;
+	u64	pkt_israg                        : 1;
+	u64	tx_holb_timer_overflow           : 1;
+	u64	tx_holb_timer_running            : 1;
+	u64	trnseq_0                         : 3;
+	u64	trnseq_1                         : 3;
+	u64	trnseq_2                         : 3;
+	u64	trnseq_3                         : 3;
+	u64	trnseq_4                         : 3;
+	u64	trnseq_ex_length                 : 8;
+	u64	trnseq_4_length                  : 8;
+	u64	trnseq_4_offset                  : 8;
+	u64	dps_tx_pop_cnt                   : 2;
+	u64	dps_tx_push_cnt                  : 2;
+	u64	vol_ic_dcph_cfg                  : 1;
+	u64	vol_ic_tag_stts                  : 1;
+	u64	vol_ic_pxkt_init_e               : 1;
+	u64	vol_ic_pkt_init                  : 1;
+	u64	tx_holb_counter                  : 32;
+	u64	trnseq_0_length                  : 8;
+	u64	trnseq_0_offset                  : 8;
+	u64	trnseq_1_length                  : 8;
+	u64	trnseq_1_offset                  : 8;
+	u64	trnseq_2_length                  : 8;
+	u64	trnseq_2_offset                  : 8;
+	u64	trnseq_3_length                  : 8;
+	u64	trnseq_3_offset                  : 8;
+	u64	dmar_valid_length                : 16;
+	u64	dcph_valid_length                : 16;
+	u64	frag_hdr_offset                  : 9;
+	u64	ip_payload_offset                : 9;
+	u64	frag_rule                        : 4;
+	u64	frag_table                       : 1;
+	u64	frag_hit                         : 1;
+	u64	data_cmdq_ptr                    : 8;
+	u64	filter_result                    : 6;
+	u64	router_result                    : 6;
+	u64	nat_result                       : 6;
+	u64	hdri_result                      : 6;
+	u64	dcph_result                      : 6;
+	u64	dcph_result_valid                : 1;
+	u32	not_used_2                       : 4;
+	u64	tx_pkt_suspended                 : 1;
+	u64	tx_pkt_dropped                   : 1;
+	u32	not_used_3                       : 3;
+	u64	metadata_valid                   : 1;
+	u64	metadata_type                    : 4;
+	u64	ul_cs_start_diff                 : 9;
+	u64	cs_disable_trlr_vld_bit          : 1;
+	u64	cs_required                      : 1;
+	u64	dest_hdr_len                     : 8;
+	u64	fr_l                             : 1;
+	u64	fl_h                             : 1;
+	u64	fr_g                             : 1;
+	u64	fr_ret                           : 1;
+	u64	fr_rule_id                       : 10;
+	u64	rt_l                             : 1;
+	u64	rt_h                             : 1;
+	u64	rtng_tbl_index                   : 5;
+	u64	rt_match                         : 1;
+	u64	rt_rule_id                       : 10;
+	u64	nat_tbl_index                    : 13;
+	u64	nat_type                         : 2;
+	u64	hdr_l                            : 1;
+	u64	header_offset                    : 10;
+	u64	not_used_4                       : 1;
+	u64	filter_result_valid              : 1;
+	u64	router_result_valid              : 1;
+	u64	nat_result_valid                 : 1;
+	u64	hdri_result_valid                : 1;
+	u64	not_used_5                       : 1;
+	u64	stream_id                        : 8;
+	u64	not_used_6                       : 6;
+	u64	dcph_context_index               : 2;
+	u64	dcph_cfg_size                    : 16;
+	u64	dcph_cfg_count                   : 32;
+	u64	tag_info                         : 48;
+	u64	ucp_cmd_id                       : 16;
+	u64	metadata                         : 32;
+	u64	ucp_cmd_params                   : 32;
+	u64	nat_ip_address                   : 32;
+	u64	nat_ip_cs_diff                   : 16;
+	u64	frag_dest_pipe                   : 5;
+	u64	frag_nat_type                    : 2;
+	u64	fragr_ret                        : 1;
+	u64	frag_protocol                    : 8;
+	u64	src_ip_address                   : 32;
+	u64	dest_ip_address                  : 32;
+	u64	not_used_7                       : 37;
+	u64	frag_hdr_l                       : 1;
+	u64	frag_header_offset               : 10;
+	u64	frag_id                          : 16;
+} __packed;
+
+#endif /* #if !defined(_IPA_PKT_CNTXT_H_) */

drivers/platform/msm/ipa/ipa_v3/dump/ipa_reg_dump.c

@@ -4,10 +4,13 @@
  */
 #include "ipa_reg_dump.h"
 #include "ipa_access_control.h"
+#include <linux/io.h>
 
 /* Total size required for test bus */
 #define IPA_MEM_OVERLAY_SIZE     0x66000
 
+#define CONFIG_IPA3_REGDUMP_NUM_EXTRA_ENDP_REGS 0
+
 /*
  * The following structure contains a hierarchy of structures that
  * ultimately leads to a series of leafs. The leafs are structures
@@ -34,21 +37,41 @@ static struct map_src_dst_addr_s ipa_regs_to_save_array[] = {
 	GEN_SRC_DST_ADDR_MAP(IPA_STATE,
 			     ipa.gen,
 			     ipa_state),
+#ifndef CONFIG_IPA3_REGDUMP_IPA_5_0
 	GEN_SRC_DST_ADDR_MAP(IPA_STATE_RX_ACTIVE,
 			     ipa.gen,
 			     ipa_state_rx_active),
+#else
+	GEN_SRC_DST_ADDR_MAP_ARR(IPA_STATE_RX_ACTIVE_n,
+			     ipa.gen,
+			     ipa_state_rx_active_n),
+#endif
 	GEN_SRC_DST_ADDR_MAP(IPA_STATE_TX_WRAPPER,
 			     ipa.gen,
 			     ipa_state_tx_wrapper),
 	GEN_SRC_DST_ADDR_MAP(IPA_STATE_TX0,
 			     ipa.gen,
 			     ipa_state_tx0),
+#ifdef CONFIG_IPA3_REGDUMP_IPA_5_0
+			     GEN_SRC_DST_ADDR_MAP(IPA_STATE_TX0_MISC,
+			     ipa.gen,
+			     ipa_state_tx0_misc),
+#endif
 	GEN_SRC_DST_ADDR_MAP(IPA_STATE_TX1,
 			     ipa.gen,
 			     ipa_state_tx1),
+#ifndef CONFIG_IPA3_REGDUMP_IPA_5_0
 	GEN_SRC_DST_ADDR_MAP(IPA_STATE_AGGR_ACTIVE,
 			     ipa.gen,
 			     ipa_state_aggr_active),
+#else
+	GEN_SRC_DST_ADDR_MAP(IPA_STATE_TX1_MISC,
+			     ipa.gen,
+			     ipa_state_tx1_misc),
+	GEN_SRC_DST_ADDR_MAP_ARR(IPA_STATE_AGGR_ACTIVE_n,
+			     ipa.gen,
+			     ipa_state_aggr_active_n),
+#endif
 	GEN_SRC_DST_ADDR_MAP(IPA_STATE_DFETCHER,
 			     ipa.gen,
 			     ipa_state_dfetcher),
@@ -58,18 +81,25 @@ static struct map_src_dst_addr_s ipa_regs_to_save_array[] = {
 	GEN_SRC_DST_ADDR_MAP(IPA_STATE_FETCHER_MASK_1,
 			     ipa.gen,
 			     ipa_state_fetcher_mask_1),
+#ifdef CONFIG_IPA3_REGDUMP_IPA_5_0
+	GEN_SRC_DST_ADDR_MAP(IPA_STATE_FETCHER_MASK_2,
+			     ipa.gen,
+			     ipa_state_fetcher_mask_2),
+#endif
 	GEN_SRC_DST_ADDR_MAP(IPA_STATE_GSI_AOS,
 			     ipa.gen,
 			     ipa_state_gsi_aos),
 	GEN_SRC_DST_ADDR_MAP(IPA_STATE_GSI_IF,
 			     ipa.gen,
 			     ipa_state_gsi_if),
+#ifndef CONFIG_IPA3_REGDUMP_IPA_5_0
 	GEN_SRC_DST_ADDR_MAP(IPA_STATE_GSI_SKIP,
 			     ipa.gen,
 			     ipa_state_gsi_skip),
 	GEN_SRC_DST_ADDR_MAP(IPA_STATE_GSI_TLV,
 			     ipa.gen,
 			     ipa_state_gsi_tlv),
+#endif
 	GEN_SRC_DST_ADDR_MAP(IPA_DPL_TIMER_LSB,
 			     ipa.gen,
 			     ipa_dpl_timer_lsb),
@@ -85,12 +115,15 @@ static struct map_src_dst_addr_s ipa_regs_to_save_array[] = {
 	GEN_SRC_DST_ADDR_MAP(IPA_SPARE_REG_1,
 			     ipa.gen,
 			     ipa_spare_reg_1),
+#ifndef CONFIG_IPA3_REGDUMP_IPA_5_0
 	GEN_SRC_DST_ADDR_MAP(IPA_SPARE_REG_2,
 			     ipa.gen,
 			     ipa_spare_reg_2),
+#endif
 	GEN_SRC_DST_ADDR_MAP(IPA_LOG,
 			     ipa.gen,
 			     ipa_log),
+#ifndef CONFIG_IPA3_REGDUMP_IPA_5_0
 	GEN_SRC_DST_ADDR_MAP(IPA_LOG_BUF_STATUS_CFG,
 			     ipa.gen,
 			     ipa_log_buf_status_cfg),
@@ -103,6 +136,7 @@ static struct map_src_dst_addr_s ipa_regs_to_save_array[] = {
 	GEN_SRC_DST_ADDR_MAP(IPA_LOG_BUF_STATUS_RAM_PTR,
 			     ipa.gen,
 			     ipa_log_buf_status_ram_ptr),
+#endif
 	GEN_SRC_DST_ADDR_MAP(IPA_LOG_BUF_HW_CMD_CFG,
 			     ipa.gen,
 			     ipa_log_buf_hw_cmd_cfg),
@@ -121,12 +155,21 @@ static struct map_src_dst_addr_s ipa_regs_to_save_array[] = {
 	GEN_SRC_DST_ADDR_MAP(IPA_COMP_HW_VERSION,
 			     ipa.gen,
 			     ipa_comp_hw_version),
+#ifndef CONFIG_IPA3_REGDUMP_IPA_5_0
 	GEN_SRC_DST_ADDR_MAP(IPA_FILT_ROUT_HASH_EN,
 			     ipa.gen,
 			     ipa_filt_rout_hash_en),
 	GEN_SRC_DST_ADDR_MAP(IPA_FILT_ROUT_HASH_FLUSH,
 			     ipa.gen,
 			     ipa_filt_rout_hash_flush),
+#else
+	GEN_SRC_DST_ADDR_MAP(IPA_FILT_ROUT_CACHE_CFG,
+			     ipa.gen,
+			     ipa_filt_rout_cache_cfg),
+	GEN_SRC_DST_ADDR_MAP(IPA_FILT_ROUT_CACHE_FLUSH,
+			     ipa.gen,
+			     ipa_filt_rout_cache_flush),
+#endif
 	GEN_SRC_DST_ADDR_MAP(IPA_STATE_FETCHER,
 			     ipa.gen,
 			     ipa_state_fetcher),
@@ -142,9 +185,15 @@ static struct map_src_dst_addr_s ipa_regs_to_save_array[] = {
 	GEN_SRC_DST_ADDR_MAP(IPA_IPV6_ROUTE_INIT_VALUES,
 			     ipa.gen,
 			     ipa_ipv6_route_init_values),
+#ifndef CONFIG_IPA3_REGDUMP_IPA_5_0
 	GEN_SRC_DST_ADDR_MAP(IPA_BAM_ACTIVATED_PORTS,
 			     ipa.gen,
 			     ipa_bam_activated_ports),
+#else
+	GEN_SRC_DST_ADDR_MAP_ARR(IPA_BAM_ACTIVATED_PORTS_n,
+			     ipa.gen,
+			     ipa_bam_activated_ports_n),
+#endif
 	GEN_SRC_DST_ADDR_MAP(IPA_TX_COMMANDER_CMDQ_STATUS,
 			     ipa.gen,
 			     ipa_tx_commander_cmdq_status),
@@ -157,6 +206,11 @@ static struct map_src_dst_addr_s ipa_regs_to_save_array[] = {
 	GEN_SRC_DST_ADDR_MAP(IPA_LOG_BUF_HW_SNIF_EL_CLI_MUX,
 			     ipa.gen,
 			     ipa_log_buf_hw_snif_el_cli_mux),
+#ifdef CONFIG_IPA3_REGDUMP_IPA_5_0
+	GEN_SRC_DST_ADDR_MAP(IPA_LOG_BUF_HW_CMD_NOC_MASTER_SEL,
+			     ipa.gen,
+			     ipa_log_buf_hw_cmd_noc_master_sel),
+#endif
 	GEN_SRC_DST_ADDR_MAP(IPA_STATE_ACL,
 			     ipa.gen,
 			     ipa_state_acl),
@@ -172,30 +226,59 @@ static struct map_src_dst_addr_s ipa_regs_to_save_array[] = {
 	GEN_SRC_DST_ADDR_MAP(IPA_RSRC_GRP_CFG,
 			     ipa.gen,
 			     ipa_rsrc_grp_cfg),
+#ifndef CONFIG_IPA3_REGDUMP_IPA_5_0
 	GEN_SRC_DST_ADDR_MAP(IPA_PIPELINE_DISABLE,
 			     ipa.gen,
 			     ipa_pipeline_disable),
+#endif
 	GEN_SRC_DST_ADDR_MAP(IPA_COMP_CFG,
 			     ipa.gen,
 			     ipa_comp_cfg),
 	GEN_SRC_DST_ADDR_MAP(IPA_STATE_NLO_AGGR,
 			     ipa.gen,
 			     ipa_state_nlo_aggr),
+#ifdef CONFIG_IPA3_REGDUMP_IPA_5_0
+	GEN_SRC_DST_ADDR_MAP(IPA_STATE_COAL_MASTER,
+			     ipa.gen,
+			     ipa_state_coal_master),
+	GEN_SRC_DST_ADDR_MAP(IPA_STATE_COAL_MASTER_1,
+			     ipa.gen,
+			     ipa_state_coal_master_1),
+	GEN_SRC_DST_ADDR_MAP(IPA_COAL_EVICT_LRU,
+			     ipa.gen,
+			     ipa_coal_evict_lru),
+	GEN_SRC_DST_ADDR_MAP(IPA_COAL_QMAP_CFG,
+			     ipa.gen,
+			     ipa_coal_qmap_cfg),
+	GEN_SRC_DST_ADDR_MAP(IPA_TAG_TIMER,
+			     ipa.gen,
+			     ipa_tag_timer),
+#endif
 	GEN_SRC_DST_ADDR_MAP(IPA_NLO_PP_CFG1,
 			     ipa.gen,
 			     ipa_nlo_pp_cfg1),
 	GEN_SRC_DST_ADDR_MAP(IPA_NLO_PP_CFG2,
 			     ipa.gen,
 			     ipa_nlo_pp_cfg2),
+#ifndef CONFIG_IPA3_REGDUMP_IPA_5_0
 	GEN_SRC_DST_ADDR_MAP(IPA_NLO_PP_ACK_LIMIT_CFG,
 			     ipa.gen,
 			     ipa_nlo_pp_ack_limit_cfg),
 	GEN_SRC_DST_ADDR_MAP(IPA_NLO_PP_DATA_LIMIT_CFG,
 			     ipa.gen,
 			     ipa_nlo_pp_data_limit_cfg),
+#endif
 	GEN_SRC_DST_ADDR_MAP(IPA_NLO_MIN_DSM_CFG,
 			     ipa.gen,
 			     ipa_nlo_min_dsm_cfg),
+#ifdef CONFIG_IPA3_REGDUMP_IPA_5_0
+	GEN_SRC_DST_ADDR_MAP_ARR(IPA_NLO_VP_AGGR_CFG_LSB_n,
+			     ipa.gen,
+			     ipa_nlo_vp_aggr_cfg_lsb_n),
+	GEN_SRC_DST_ADDR_MAP_ARR(IPA_NLO_VP_LIMIT_CFG_n,
+			     ipa.gen,
+			     ipa_nlo_vp_limit_cfg_n),
+#endif
 	GEN_SRC_DST_ADDR_MAP(IPA_NLO_VP_FLUSH_REQ,
 			     ipa.gen,
 			     ipa_nlo_vp_flush_req),
@@ -211,6 +294,38 @@ static struct map_src_dst_addr_s ipa_regs_to_save_array[] = {
 	GEN_SRC_DST_ADDR_MAP(IPA_NLO_VP_QBAP_OPEN,
 			     ipa.gen,
 			     ipa_nlo_vp_qbap_open),
+#ifdef CONFIG_IPA3_REGDUMP_IPA_5_0
+	GEN_SRC_DST_ADDR_MAP(IPA_QSB_MAX_READS,
+			     ipa.gen,
+			     ipa_qsb_max_reads),
+	GEN_SRC_DST_ADDR_MAP(IPA_QSB_MAX_WRITES,
+			     ipa.gen,
+			     ipa_qsb_max_writes),
+	GEN_SRC_DST_ADDR_MAP(IPA_IDLE_INDICATION_CFG,
+			     ipa.gen,
+			     ipa_idle_indication_cfg),
+	GEN_SRC_DST_ADDR_MAP(IPA_CLKON_CFG,
+			     ipa.gen,
+			     ipa_clkon_cfg),
+	GEN_SRC_DST_ADDR_MAP(IPA_TIMERS_XO_CLK_DIV_CFG,
+			     ipa.gen,
+			     ipa_timers_xo_clk_div_cfg),
+	GEN_SRC_DST_ADDR_MAP(IPA_TIMERS_PULSE_GRAN_CFG,
+			     ipa.gen,
+			     ipa_timers_pulse_gran_cfg),
+	GEN_SRC_DST_ADDR_MAP(IPA_QTIME_TIMESTAMP_CFG,
+			     ipa.gen,
+			     ipa_qtime_timestamp_cfg),
+	GEN_SRC_DST_ADDR_MAP(IPA_FLAVOR_0,
+			     ipa.gen,
+			     ipa_flavor_0),
+	GEN_SRC_DST_ADDR_MAP(IPA_FLAVOR_1,
+			     ipa.gen,
+			     ipa_flavor_1),
+	GEN_SRC_DST_ADDR_MAP(IPA_FILT_ROUT_CFG,
+			     ipa.gen,
+			     ipa_filt_rout_cfg),
+#endif
 
 	/* Debug Registers */
 	GEN_SRC_DST_ADDR_MAP(IPA_DEBUG_DATA,
@@ -255,6 +370,55 @@ static struct map_src_dst_addr_s ipa_regs_to_save_array[] = {
 	GEN_SRC_DST_ADDR_MAP(IPA_RX_HPS_CMDQ_CMD,
 			     ipa.dbg,
 			     ipa_rx_hps_cmdq_cmd),
+#ifdef CONFIG_IPA3_REGDUMP_IPA_5_0
+	GEN_SRC_DST_ADDR_MAP(IPA_STAT_FILTER_IPV4_BASE,
+			     ipa.dbg,
+			     ipa_stat_filter_ipv4_base),
+	GEN_SRC_DST_ADDR_MAP(IPA_STAT_FILTER_IPV6_BASE,
+			      ipa.dbg,
+			      ipa_stat_filter_ipv6_base),
+	GEN_SRC_DST_ADDR_MAP(IPA_STAT_ROUTER_IPV4_BASE,
+			      ipa.dbg,
+			      ipa_stat_router_ipv4_base),
+	GEN_SRC_DST_ADDR_MAP(IPA_STAT_ROUTER_IPV6_BASE,
+			      ipa.dbg,
+			      ipa_stat_router_ipv6_base),
+	GEN_SRC_DST_ADDR_MAP(IPA_RSRC_MNGR_CONTEXTS,
+		     ipa.dbg,
+		     ipa_rsrc_mngr_contexts),
+	GEN_SRC_DST_ADDR_MAP(IPA_SNOC_MONITORING_CFG,
+		     ipa.dbg,
+		     ipa_snoc_monitoring_cfg),
+	GEN_SRC_DST_ADDR_MAP(IPA_PCIE_SNOC_MONITOR_CNT,
+		     ipa.dbg,
+		     ipa_pcie_snoc_monitor_cnt),
+	GEN_SRC_DST_ADDR_MAP(IPA_DDR_SNOC_MONITOR_CNT,
+		     ipa.dbg,
+		     ipa_ddr_snoc_monitor_cnt),
+	GEN_SRC_DST_ADDR_MAP(IPA_GSI_SNOC_MONITOR_CNT,
+		     ipa.dbg,
+		     ipa_gsi_snoc_monitor_cnt),
+
+	GEN_SRC_DST_ADDR_MAP(IPA_RAM_SNIFFER_HW_BASE_ADDR,
+		     ipa.dbg,
+		     ipa_ram_sniffer_hw_base_addr),
+	GEN_SRC_DST_ADDR_MAP(IPA_BRESP_DB_CFG,
+		     ipa.dbg,
+		     ipa_bresp_db_cfg),
+	GEN_SRC_DST_ADDR_MAP(IPA_BRESP_DB_DATA,
+		     ipa.dbg,
+		     ipa_bresp_db_data),
+
+	GEN_SRC_DST_ADDR_MAP(IPA_ENDP_GSI_CONS_BYTES_TLV,
+		     ipa.dbg,
+		     ipa_endp_gsi_cons_bytes_tlv),
+	GEN_SRC_DST_ADDR_MAP(IPA_RAM_GSI_TLV_BASE_ADDR,
+		     ipa.dbg,
+		     ipa_ram_gsi_tlv_base_addr),
+	GEN_SRC_DST_ADDR_MAP(IPA_ACKMNGR_CMDQ_CMD,
+		     ipa.dbg,
+		     ipa_ackmngr_cmdq_cmd),
+#endif
 	GEN_SRC_DST_ADDR_MAP(IPA_RX_HPS_CMDQ_STATUS_EMPTY,
 			     ipa.dbg,
 			     ipa_rx_hps_cmdq_status_empty),
@@ -267,9 +431,15 @@ static struct map_src_dst_addr_s ipa_regs_to_save_array[] = {
 	GEN_SRC_DST_ADDR_MAP(IPA_HPS_DPS_CMDQ_CMD,
 			     ipa.dbg,
 			     ipa_hps_dps_cmdq_cmd),
+#ifndef CONFIG_IPA3_REGDUMP_IPA_5_0
 	GEN_SRC_DST_ADDR_MAP(IPA_HPS_DPS_CMDQ_STATUS_EMPTY,
 			     ipa.dbg,
 			     ipa_hps_dps_cmdq_status_empty),
+#else
+	GEN_SRC_DST_ADDR_MAP_ARR(IPA_HPS_DPS_CMDQ_STATUS_EMPTY_n,
+			     ipa.dbg,
+			     ipa_hps_dps_cmdq_status_empty_n),
+#endif
 	GEN_SRC_DST_ADDR_MAP(IPA_DPS_TX_CMDQ_CMD,
 			     ipa.dbg,
 			     ipa_dps_tx_cmdq_cmd),
@@ -279,10 +449,18 @@ static struct map_src_dst_addr_s ipa_regs_to_save_array[] = {
 	GEN_SRC_DST_ADDR_MAP(IPA_ACKMNGR_CMDQ_CMD,
 			     ipa.dbg,
 			     ipa_ackmngr_cmdq_cmd),
+#ifndef CONFIG_IPA3_REGDUMP_IPA_5_0
 	GEN_SRC_DST_ADDR_MAP(IPA_ACKMNGR_CMDQ_STATUS_EMPTY,
 			     ipa.dbg,
 			     ipa_ackmngr_cmdq_status_empty),
-
+#else
+	GEN_SRC_DST_ADDR_MAP_ARR(IPA_ACKMNGR_CMDQ_STATUS_EMPTY_n,
+			     ipa.dbg,
+			     ipa_ackmngr_cmdq_status_empty_n),
+	GEN_SRC_DST_ADDR_MAP_ARR(IPA_NTF_TX_CMDQ_STATUS_EMPTY_n,
+			     ipa.dbg,
+			     ipa_ntf_tx_cmdq_status_empty_n),
+#endif
 	/*
 	 * NOTE: That GEN_SRC_DST_ADDR_MAP() not used below.  This is
 	 *       because the following registers are not scaler, rather
@@ -298,12 +476,36 @@ static struct map_src_dst_addr_s ipa_regs_to_save_array[] = {
 				      ipa_fec_attr_ee_n),
 	IPA_REG_SAVE_CFG_ENTRY_GEN_EE(IPA_SNOC_FEC_EE_n,
 				      ipa_snoc_fec_ee_n),
+#ifndef CONFIG_IPA3_REGDUMP_IPA_5_0
 	IPA_REG_SAVE_CFG_ENTRY_GEN_EE(IPA_HOLB_DROP_IRQ_INFO_EE_n,
 				      ipa_holb_drop_irq_info_ee_n),
 	IPA_REG_SAVE_CFG_ENTRY_GEN_EE(IPA_SUSPEND_IRQ_INFO_EE_n,
 				      ipa_suspend_irq_info_ee_n),
 	IPA_REG_SAVE_CFG_ENTRY_GEN_EE(IPA_SUSPEND_IRQ_EN_EE_n,
-				      ipa_suspend_irq_en_ee_n),
+				     ipa_suspend_irq_en_ee_n),
+#else
+	GEN_SRC_DST_ADDR_MAP_EE_n_REG_k_ARR(IPA_HOLB_DROP_IRQ_INFO_EE_n_REG_k,
+		ipa.gen_ee, ipa_holb_drop_irq_info_ee_n_reg_k),
+	GEN_SRC_DST_ADDR_MAP_EE_n_REG_k_ARR(IPA_SUSPEND_IRQ_INFO_EE_n_REG_k,
+		ipa.gen_ee, ipa_suspend_irq_info_ee_n_reg_k),
+	GEN_SRC_DST_ADDR_MAP_EE_n_REG_k_ARR(IPA_SUSPEND_IRQ_EN_EE_n_REG_k,
+		ipa.gen_ee, ipa_suspend_irq_en_ee_n_reg_k),
+#endif
+
+#ifdef CONFIG_IPA3_REGDUMP_IPA_5_0
+	GEN_SRC_DST_ADDR_MAP_EE_n_ARR(IPA_STAT_QUOTA_BASE_n,
+		ipa.stat_ee, ipa_stat_quota_base_n),
+	GEN_SRC_DST_ADDR_MAP_EE_n_ARR(IPA_STAT_TETHERING_BASE_n,
+		ipa.stat_ee, ipa_stat_tethering_base_n),
+	GEN_SRC_DST_ADDR_MAP_EE_n_ARR(IPA_STAT_DROP_CNT_BASE_n,
+		ipa.stat_ee, ipa_stat_drop_cnt_base_n),
+	GEN_SRC_DST_ADDR_MAP_EE_n_REG_k_ARR(IPA_STAT_QUOTA_MASK_EE_n_REG_k,
+		ipa.stat_ee, ipa_stat_quota_mask_ee_n_reg_k),
+	GEN_SRC_DST_ADDR_MAP_EE_n_REG_k_ARR(IPA_STAT_TETHERING_MASK_EE_n_REG_k,
+		ipa.stat_ee, ipa_stat_tethering_mask_ee_n_reg_k),
+	GEN_SRC_DST_ADDR_MAP_EE_n_REG_k_ARR(IPA_STAT_DROP_CNT_MASK_EE_n_REG_k,
+		ipa.stat_ee, ipa_stat_drop_cnt_mask_ee_n_reg_k),
+#endif
 
 	/* Pipe Endp Registers */
 	IPA_REG_SAVE_CFG_ENTRY_PIPE_ENDP(IPA_ENDP_INIT_CTRL_n,
@@ -344,8 +546,15 @@ static struct map_src_dst_addr_s ipa_regs_to_save_array[] = {
 					 ipa_endp_gsi_cfg_aos_n),
 	IPA_REG_SAVE_CFG_ENTRY_PIPE_ENDP(IPA_ENDP_GSI_CFG1_n,
 					 ipa_endp_gsi_cfg1_n),
+#ifndef CONFIG_IPA3_REGDUMP_IPA_5_0
 	IPA_REG_SAVE_CFG_ENTRY_PIPE_ENDP(IPA_ENDP_FILTER_ROUTER_HSH_CFG_n,
 					 ipa_endp_filter_router_hsh_cfg_n),
+#else
+	IPA_REG_SAVE_CFG_ENTRY_PIPE_ENDP(IPA_FILTER_CACHE_CFG_n,
+					ipa_filter_cache_cfg_n),
+	IPA_REG_SAVE_CFG_ENTRY_PIPE_ENDP(IPA_ROUTER_CACHE_CFG_n,
+					ipa_router_cache_cfg_n),
+#endif
 
 	/* Source Resource Group Config Registers */
 	IPA_REG_SAVE_CFG_ENTRY_SRC_RSRC_GRP(IPA_SRC_RSRC_GRP_01_RSRC_TYPE_n,
@@ -354,6 +563,12 @@ static struct map_src_dst_addr_s ipa_regs_to_save_array[] = {
 					    ipa_src_rsrc_grp_23_rsrc_type_n),
 	IPA_REG_SAVE_CFG_ENTRY_SRC_RSRC_GRP(IPA_SRC_RSRC_GRP_45_RSRC_TYPE_n,
 					    ipa_src_rsrc_grp_45_rsrc_type_n),
+#ifdef CONFIG_IPA3_REGDUMP_IPA_5_0
+	IPA_REG_SAVE_CFG_ENTRY_SRC_RSRC_GRP(IPA_SRC_RSRC_GRP_67_RSRC_TYPE_n,
+					    ipa_src_rsrc_grp_67_rsrc_type_n),
+	IPA_REG_SAVE_CFG_ENTRY_SRC_RSRC_GRP(IPA_SRC_RSRC_TYPE_AMOUNT_n,
+					     ipa_src_rsrc_type_amount),
+#endif
 
 	/* Destination Resource Group Config Registers */
 	IPA_REG_SAVE_CFG_ENTRY_DST_RSRC_GRP(IPA_DST_RSRC_GRP_01_RSRC_TYPE_n,
@@ -362,6 +577,12 @@ static struct map_src_dst_addr_s ipa_regs_to_save_array[] = {
 					    ipa_dst_rsrc_grp_23_rsrc_type_n),
 	IPA_REG_SAVE_CFG_ENTRY_DST_RSRC_GRP(IPA_DST_RSRC_GRP_45_RSRC_TYPE_n,
 					    ipa_dst_rsrc_grp_45_rsrc_type_n),
+#ifdef CONFIG_IPA3_REGDUMP_IPA_5_0
+	IPA_REG_SAVE_CFG_ENTRY_DST_RSRC_GRP(IPA_DST_RSRC_GRP_67_RSRC_TYPE_n,
+			ipa_dst_rsrc_grp_67_rsrc_type_n),
+	IPA_REG_SAVE_CFG_ENTRY_DST_RSRC_GRP(IPA_DST_RSRC_TYPE_AMOUNT_n,
+			ipa_dst_rsrc_type_amount),
+#endif
 
 	/* Source Resource Group Count Registers */
 	IPA_REG_SAVE_CFG_ENTRY_SRC_RSRC_CNT_GRP(
@@ -400,6 +621,7 @@ static struct map_src_dst_addr_s ipa_regs_to_save_array[] = {
 	GEN_SRC_DST_ADDR_MAP(IPA_GSI_TOP_GSI_DEBUG_BUSY_REG,
 			     gsi.debug,
 			     ipa_gsi_top_gsi_debug_busy_reg),
+#ifndef CONFIG_IPA3_REGDUMP_IPA_5_0
 	GEN_SRC_DST_ADDR_MAP(IPA_GSI_TOP_GSI_DEBUG_EVENT_PENDING,
 			     gsi.debug,
 			     ipa_gsi_top_gsi_debug_event_pending),
@@ -409,6 +631,7 @@ static struct map_src_dst_addr_s ipa_regs_to_save_array[] = {
 	GEN_SRC_DST_ADDR_MAP(IPA_GSI_TOP_GSI_DEBUG_RD_WR_PENDING,
 			     gsi.debug,
 			     ipa_gsi_top_gsi_debug_rd_wr_pending),
+#endif
 	GEN_SRC_DST_ADDR_MAP(IPA_GSI_TOP_GSI_DEBUG_PC_FROM_SW,
 			     gsi.debug,
 			     ipa_gsi_top_gsi_debug_pc_from_sw),
@@ -462,9 +685,15 @@ static struct map_src_dst_addr_s ipa_regs_to_save_array[] = {
 	GEN_SRC_DST_ADDR_MAP(IPA_GSI_TOP_GSI_IRAM_PTR_UC_GP_INT,
 			     gsi.debug.gsi_iram_ptrs,
 			     ipa_gsi_top_gsi_iram_ptr_uc_gp_int),
+#ifndef CONFIG_IPA3_REGDUMP_IPA_5_0
 	GEN_SRC_DST_ADDR_MAP(IPA_GSI_TOP_GSI_IRAM_PTR_INT_MOD_STOPPED,
 			     gsi.debug.gsi_iram_ptrs,
 			     ipa_gsi_top_gsi_iram_ptr_int_mod_stopped),
+#else
+	GEN_SRC_DST_ADDR_MAP(IPA_GSI_TOP_GSI_IRAM_PTR_INT_MOD_STOPED,
+			     gsi.debug.gsi_iram_ptrs,
+			     ipa_gsi_top_gsi_iram_ptr_int_mod_stoped),
+#endif
 
 	/* GSI SHRAM pointers Registers */
 	GEN_SRC_DST_ADDR_MAP(IPA_GSI_TOP_GSI_SHRAM_PTR_CH_CNTXT_BASE_ADDR,
@@ -501,6 +730,7 @@ static struct map_src_dst_addr_s ipa_regs_to_save_array[] = {
 					      ee_n_cntxt_type_irq),
 	IPA_REG_SAVE_CFG_ENTRY_GSI_GENERAL_EE(EE_n_CNTXT_TYPE_IRQ_MSK,
 					      ee_n_cntxt_type_irq_msk),
+#ifndef CONFIG_IPA3_REGDUMP_IPA_5_0
 	IPA_REG_SAVE_CFG_ENTRY_GSI_GENERAL_EE(EE_n_CNTXT_SRC_GSI_CH_IRQ,
 					      ee_n_cntxt_src_gsi_ch_irq),
 	IPA_REG_SAVE_CFG_ENTRY_GSI_GENERAL_EE(EE_n_CNTXT_SRC_EV_CH_IRQ,
@@ -513,6 +743,26 @@ static struct map_src_dst_addr_s ipa_regs_to_save_array[] = {
 					      ee_n_cntxt_src_ieob_irq),
 	IPA_REG_SAVE_CFG_ENTRY_GSI_GENERAL_EE(EE_n_CNTXT_SRC_IEOB_IRQ_MSK,
 					      ee_n_cntxt_src_ieob_irq_msk),
+#else
+	GEN_SRC_DST_ADDR_MAP_EE_n_REG_k_ARR(EE_n_CNTXT_SRC_GSI_CH_IRQ_k,
+					      gsi.gen_ee,
+					      ee_n_cntxt_src_gsi_ch_irq_k),
+	GEN_SRC_DST_ADDR_MAP_EE_n_REG_k_ARR(EE_n_CNTXT_SRC_EV_CH_IRQ_k,
+					      gsi.gen_ee,
+					      ee_n_cntxt_src_ev_ch_irq_k),
+	GEN_SRC_DST_ADDR_MAP_EE_n_REG_k_ARR(EE_n_CNTXT_SRC_GSI_CH_IRQ_MSK_k,
+					     gsi.gen_ee,
+					     ee_n_cntxt_src_gsi_ch_irq_msk_k),
+	GEN_SRC_DST_ADDR_MAP_EE_n_REG_k_ARR(EE_n_CNTXT_SRC_EV_CH_IRQ_MSK_k,
+					     gsi.gen_ee,
+					     ee_n_cntxt_src_ev_ch_irq_msk_k),
+	GEN_SRC_DST_ADDR_MAP_EE_n_REG_k_ARR(EE_n_CNTXT_SRC_IEOB_IRQ_k,
+					     gsi.gen_ee,
+					     ee_n_cntxt_src_ieob_irq_k),
+	GEN_SRC_DST_ADDR_MAP_EE_n_REG_k_ARR(EE_n_CNTXT_SRC_IEOB_IRQ_MSK_k,
+					     gsi.gen_ee,
+					     ee_n_cntxt_src_ieob_irq_msk_k),
+#endif
 	IPA_REG_SAVE_CFG_ENTRY_GSI_GENERAL_EE(EE_n_CNTXT_GSI_IRQ_STTS,
 					      ee_n_cntxt_gsi_irq_stts),
 	IPA_REG_SAVE_CFG_ENTRY_GSI_GENERAL_EE(EE_n_CNTXT_GLOB_IRQ_STTS,
@@ -663,6 +913,7 @@ static struct map_src_dst_addr_s ipa_uc_regs_to_save_array[] = {
 	GEN_SRC_DST_ADDR_MAP(IPA_UC_QMB_TRIGGER,
 			     ipa.hwp,
 			     ipa_uc_qmb_trigger),
+#ifndef CONFIG_IPA3_REGDUMP_IPA_5_0
 	GEN_SRC_DST_ADDR_MAP(IPA_UC_QMB_PENDING_TID,
 			     ipa.hwp,
 			     ipa_uc_qmb_pending_tid),
@@ -678,6 +929,7 @@ static struct map_src_dst_addr_s ipa_uc_regs_to_save_array[] = {
 	GEN_SRC_DST_ADDR_MAP(IPA_UC_QMB_STATUS,
 			     ipa.hwp,
 			     ipa_uc_qmb_status),
+#endif
 	GEN_SRC_DST_ADDR_MAP(IPA_UC_QMB_BUS_ATTRIB,
 			     ipa.hwp,
 			     ipa_uc_qmb_bus_attrib),
@@ -708,35 +960,59 @@ static struct reg_access_funcs_s *get_access_funcs(u32 addr)
 }
 
 static u32 in_dword(
-	u32 addr)
+	u32 addr,
+	u8 perm)
 {
 	struct reg_access_funcs_s *io = get_access_funcs(addr);
 
-	return io->read(ipa3_ctx->reg_collection_base + addr);
+	if (perm & REG_READ_PERM) {
+		if (io->read == nop_read)
+			IPADBG_LOW("nop read action for address 0x%X\n", addr);
+		return io->read(ipa3_ctx->reg_collection_base + addr);
+	} else {
+		IPADBG_LOW("not permitted to read addr 0x%X\n", addr);
+		return nop_read(ipa3_ctx->reg_collection_base + addr);
+	}
 }
 
 static u32 in_dword_masked(
 	u32 addr,
-	u32 mask)
+	u32 mask,
+	u8 perm)
 {
 	struct reg_access_funcs_s *io = get_access_funcs(addr);
 	u32 val;
 
-	val = io->read(ipa3_ctx->reg_collection_base + addr);
+	if (perm & REG_READ_PERM) {
+		if (io->read == nop_read)
+			IPADBG_LOW("nop read action for address 0x%X\n", addr);
 
-	if (io->read == act_read)
-		return val & mask;
+		val = io->read(ipa3_ctx->reg_collection_base + addr);
+		if (io->read == act_read)
+			return val & mask;
+	} else {
+		IPADBG_LOW("not permitted to read addr 0x%X\n", addr);
+		val = nop_read(ipa3_ctx->reg_collection_base + addr);
+	}
 
 	return val;
 }
 
 static void out_dword(
 	u32 addr,
-	u32 val)
+	u32 val,
+	u8 perm)
 {
 	struct reg_access_funcs_s *io = get_access_funcs(addr);
 
-	io->write(ipa3_ctx->reg_collection_base + addr, val);
+	if (perm & REG_WRITE_PERM) {
+		io->write(ipa3_ctx->reg_collection_base + addr, val);
+		if (io->write == nop_write)
+			IPADBG_LOW("nop write action for address 0x%X\n", addr);
+	} else {
+		IPADBG_LOW("not permitted to write addr 0x%X\n", addr);
+		return;
+	}
 }
 
 /*
@@ -752,8 +1028,12 @@ void ipa_save_gsi_ver(void)
 	if (!ipa3_ctx->do_register_collection_on_crash)
 		return;
 
-	ipa_reg_save.gsi.fw_ver =
+	if (ipa3_ctx->ipa_hw_type < IPA_HW_v5_0)
+		ipa_reg_save.gsi.fw_ver =
 		IPA_READ_1xVECTOR_REG(IPA_GSI_TOP_GSI_INST_RAM_n, 0);
+	if (ipa3_ctx->ipa_hw_type == IPA_HW_v5_0)
+		ipa_reg_save.gsi.fw_ver =
+		IPA_READ_1xVECTOR_REG(IPA_GSI_TOP_GSI_INST_RAM_n, 64);
 }
 
 /*
@@ -788,11 +1068,13 @@ void ipa_save_registers(void)
 	memset(&for_cfg, 0, sizeof(for_cfg));
 	memset(&for_read, 0, sizeof(for_read));
 
+	IPAERR("reading %d registers\n", num_regs);
 	/* Now save all the configured registers */
 	for (i = 0; i < num_regs; i++) {
 		/* Copy reg value to our data struct */
 		*(ipa_regs_to_save_array[i].dst_addr) =
-			in_dword(ipa_regs_to_save_array[i].src_addr);
+			in_dword(ipa_regs_to_save_array[i].src_addr,
+				ipa_regs_to_save_array[i].perm);
 	}
 
 	/*
@@ -806,7 +1088,8 @@ void ipa_save_registers(void)
 			 IPA_REG_SAVE_NUM_EXTRA_ENDP_REGS); i++) {
 		/* Copy reg value to our data struct */
 		*(ipa_regs_to_save_array[num_regs + i].dst_addr) =
-			in_dword(ipa_regs_to_save_array[num_regs + i].src_addr);
+			in_dword(ipa_regs_to_save_array[num_regs + i].src_addr,
+				ipa_regs_to_save_array[num_regs + i].perm);
 	}
 
 	IPA_HW_REG_SAVE_CFG_ENTRY_PIPE_ENDP_EXTRA_ACTIVE();
@@ -830,7 +1113,8 @@ void ipa_save_registers(void)
 		for (i = 0; i < num_uc_per_regs; i++) {
 			/* Copy reg value to our data struct */
 			*(ipa_uc_regs_to_save_array[i].dst_addr) =
-			    in_dword(ipa_uc_regs_to_save_array[i].src_addr);
+			    in_dword(ipa_uc_regs_to_save_array[i].src_addr,
+					ipa_uc_regs_to_save_array[i].perm);
 		}
 
 		/* Saving CMD Queue registers */
@@ -971,27 +1255,33 @@ void ipa_save_registers(void)
 	if (ipa3_ctx->do_ram_collection_on_crash) {
 		for (i = 0; i < IPA_IU_SIZE / sizeof(u32); i++) {
 			ipa_reg_save.ipa.ipa_iu_ptr[i] =
-				in_dword(IPA_IU_ADDR + (i * sizeof(u32)));
+				in_dword(IPA_IU_ADDR + (i * sizeof(u32)),
+					REG_READ_PERM);
 		}
 		for (i = 0; i < IPA_SRAM_SIZE / sizeof(u32); i++) {
 			ipa_reg_save.ipa.ipa_sram_ptr[i] =
-				in_dword(IPA_SRAM_ADDR + (i * sizeof(u32)));
+				in_dword(IPA_SRAM_ADDR + (i * sizeof(u32)),
+					REG_READ_PERM);
 		}
 		for (i = 0; i < IPA_MBOX_SIZE / sizeof(u32); i++) {
 			ipa_reg_save.ipa.ipa_mbox_ptr[i] =
-				in_dword(IPA_MBOX_ADDR + (i * sizeof(u32)));
+				in_dword(IPA_MBOX_ADDR + (i * sizeof(u32)),
+					REG_READ_PERM);
 		}
 		for (i = 0; i < IPA_HRAM_SIZE / sizeof(u32); i++) {
 			ipa_reg_save.ipa.ipa_hram_ptr[i] =
-				in_dword(IPA_HRAM_ADDR + (i * sizeof(u32)));
+				in_dword(IPA_HRAM_ADDR + (i * sizeof(u32)),
+					REG_READ_PERM);
 		}
 		for (i = 0; i < IPA_SEQ_SIZE / sizeof(u32); i++) {
 			ipa_reg_save.ipa.ipa_seq_ptr[i] =
-				in_dword(IPA_SEQ_ADDR + (i * sizeof(u32)));
+				in_dword(IPA_SEQ_ADDR + (i * sizeof(u32)),
+					REG_READ_PERM);
 		}
 		for (i = 0; i < IPA_GSI_SIZE / sizeof(u32); i++) {
 			ipa_reg_save.ipa.ipa_gsi_ptr[i] =
-				in_dword(IPA_GSI_ADDR + (i * sizeof(u32)));
+				in_dword(IPA_GSI_ADDR + (i * sizeof(u32)),
+					REG_READ_PERM);
 		}
 		IPALOG_VnP_ADDRS(ipa_reg_save.ipa.ipa_iu_ptr);
 		IPALOG_VnP_ADDRS(ipa_reg_save.ipa.ipa_sram_ptr);
@@ -1373,8 +1663,9 @@ static void ipa_hal_save_regs_save_ipa_testbus(void)
 			 sel_internal++) {
 
 			testbus_sel.value = 0;
-
+#ifndef CONFIG_IPA3_REGDUMP_IPA_5_0
 			testbus_sel.def.pipe_select = 0;
+#endif
 			testbus_sel.def.external_block_select =
 				sel_external;
 			testbus_sel.def.internal_block_select =
@@ -1410,8 +1701,9 @@ static void ipa_hal_save_regs_save_ipa_testbus(void)
 				 sel_internal++) {
 
 				testbus_sel.value = 0;
-
+#ifndef CONFIG_IPA3_REGDUMP_IPA_5_0
 				testbus_sel.def.pipe_select = sel_ep;
+#endif
 				testbus_sel.def.external_block_select =
 					sel_external;
 				testbus_sel.def.internal_block_select =
@@ -1610,11 +1902,24 @@ static void ipa_reg_save_anomaly_check(void)
 {
 	if ((ipa_reg_save.ipa.gen.ipa_state.rx_wait != 0)
 	    || (ipa_reg_save.ipa.gen.ipa_state.rx_idle != 1)) {
+#ifndef CONFIG_IPA3_REGDUMP_IPA_5_0
 		IPADBG(
 		    "RX ACTIVITY, ipa_state.rx_wait = %d, ipa_state.rx_idle = %d, ipa_state_rx_active.endpoints = %d (bitmask)\n",
 		    ipa_reg_save.ipa.gen.ipa_state.rx_wait,
 		    ipa_reg_save.ipa.gen.ipa_state.rx_idle,
 		    ipa_reg_save.ipa.gen.ipa_state_rx_active.endpoints);
+#else
+		int i = 0;
+
+		for (i = 0; i < GEN_MAX_n(IPA_STATE_RX_ACTIVE_n) + 1; i++) {
+			IPADBG(
+			"RX ACTIVITY_%d, ipa_state.rx_wait = %d, ipa_state.rx_idle = %d, ipa_state_rx_active.endpoints = %d (bitmask)\n",
+			i,
+			ipa_reg_save.ipa.gen.ipa_state.rx_wait,
+			ipa_reg_save.ipa.gen.ipa_state.rx_idle,
+			ipa_reg_save.ipa.gen.ipa_state_rx_active_n[i].endpoints);
+		}
+#endif
 
 		if (ipa_reg_save.ipa.gen.ipa_state.tx_idle != 1) {
 			IPADBG(
@@ -1622,11 +1927,12 @@ static void ipa_reg_save_anomaly_check(void)
 			    ipa_reg_save.ipa.gen.ipa_state.tx_idle,
 			    ipa_reg_save.ipa.gen.ipa_state_tx_wrapper.tx0_idle,
 			    ipa_reg_save.ipa.gen.ipa_state_tx_wrapper.tx1_idle);
-
+#ifndef CONFIG_IPA3_REGDUMP_IPA_5_0
 			IPADBG(
 			    "ipa_state_tx0.last_cmd_pipe = %d, ipa_state_tx1.last_cmd_pipe = %d\n",
 			    ipa_reg_save.ipa.gen.ipa_state_tx0.last_cmd_pipe,
 			    ipa_reg_save.ipa.gen.ipa_state_tx1.last_cmd_pipe);
+#endif
 		}
 	}
 }

drivers/platform/msm/ipa/ipa_v3/ipa.c

@@ -6994,8 +6994,8 @@ static int ipa3_panic_notifier(struct notifier_block *this,
 	if (res) {
 		IPAERR("IPA clk off not saving the IPA registers\n");
 	} else {
-		ipahal_print_all_regs(false);
 		ipa_save_registers();
+		ipahal_print_all_regs(false);
 		ipa_wigig_save_regs();
 	}