arm64: dts: qcom: msm8994: Add a proper CPU map
Add a proper CPU map to enable the use of all 8 cores. Signed-off-by: Konrad Dybcio <konradybcio@gmail.com> Link: https://lore.kernel.org/r/20200623224813.297077-4-konradybcio@gmail.com Signed-off-by: Bjorn Andersson <bjorn.andersson@linaro.org>
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Bjorn Andersson

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02d8091bbc
@@ -28,24 +28,116 @@
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};
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};
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cpus {
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cpus {
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#address-cells = <1>;
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#address-cells = <2>;
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#size-cells = <0>;
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#size-cells = <0>;
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CPU0: cpu@0 {
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device_type = "cpu";
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compatible = "arm,cortex-a53";
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reg = <0x0 0x0>;
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enable-method = "psci";
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next-level-cache = <&L2_0>;
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L2_0: l2-cache {
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compatible = "cache";
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cache-level = <2>;
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};
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};
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CPU1: cpu@1 {
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device_type = "cpu";
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compatible = "arm,cortex-a53";
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reg = <0x0 0x1>;
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enable-method = "psci";
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next-level-cache = <&L2_0>;
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};
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CPU2: cpu@2 {
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device_type = "cpu";
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compatible = "arm,cortex-a53";
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reg = <0x0 0x2>;
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enable-method = "psci";
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next-level-cache = <&L2_0>;
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};
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CPU3: cpu@3 {
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device_type = "cpu";
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compatible = "arm,cortex-a53";
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reg = <0x0 0x3>;
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||||||
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enable-method = "psci";
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|
next-level-cache = <&L2_0>;
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|
};
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CPU4: cpu@100 {
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device_type = "cpu";
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compatible = "arm,cortex-a57";
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reg = <0x0 0x100>;
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||||||
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enable-method = "psci";
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next-level-cache = <&L2_1>;
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L2_1: l2-cache {
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compatible = "cache";
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cache-level = <2>;
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};
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};
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CPU5: cpu@101 {
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device_type = "cpu";
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compatible = "arm,cortex-a57";
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reg = <0x0 0x101>;
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||||||
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enable-method = "psci";
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|
next-level-cache = <&L2_1>;
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};
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CPU6: cpu@102 {
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device_type = "cpu";
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compatible = "arm,cortex-a57";
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|
reg = <0x0 0x101>;
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||||||
|
enable-method = "psci";
|
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|
next-level-cache = <&L2_1>;
|
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|
};
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CPU7: cpu@103 {
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|
device_type = "cpu";
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compatible = "arm,cortex-a57";
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|
reg = <0x0 0x101>;
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||||||
|
enable-method = "psci";
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|
next-level-cache = <&L2_1>;
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|
};
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cpu-map {
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cpu-map {
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cluster0 {
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cluster0 {
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core0 {
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core0 {
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cpu = <&CPU0>;
|
cpu = <&CPU0>;
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};
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};
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};
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};
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CPU0: cpu@0 {
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core1 {
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device_type = "cpu";
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cpu = <&CPU1>;
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compatible = "arm,cortex-a53";
|
};
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reg = <0x0>;
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next-level-cache = <&L2_0>;
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core2 {
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L2_0: l2-cache {
|
cpu = <&CPU2>;
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compatible = "cache";
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};
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cache-level = <2>;
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core3 {
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|
cpu = <&CPU3>;
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};
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};
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cluster1 {
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core0 {
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cpu = <&CPU4>;
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};
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core1 {
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cpu = <&CPU5>;
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};
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core2 {
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cpu = <&CPU6>;
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};
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core3 {
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cpu = <&CPU7>;
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};
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};
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};
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};
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};
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};
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};
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