Историја ревизија

Аутор SHA1 Порука Датум
  Srihitha Tangudu b53b12b1ad disp: msm: dsi: add support for non 1/1 MND dividers пре 3 година
  Nilaan Gunabalachandran f3c66e9c1b disp: msm: dsi: create generic interface for read poll timeout пре 5 година
  Santosh Kumar Aenugu 6add9d0fc0 disp: msm: dsi: fix dsi pll dividers пре 4 година
  qctecmdr bf67f9d761 Merge "disp: msm: typecast variables as long long for 64 bit operations" пре 4 година
  Satya Rama Aditya Pinapala ef4dd310a4 disp: msm: dsi: update DSI PHY post divider for slave PLL пре 4 година
  Venkata Prahlad Valluru 2ec9452162 disp: msm: typecast variables as long long for 64 bit operations пре 4 година
  Amine Najahi 820849aeff disp: msm: dsi: fix rate debug log пре 4 година
  Shashank Babu Chinta Venkata 4ee86a4a81 disp: msm: dsi: configure pll slave appropriately пре 4 година
  Satya Rama Aditya Pinapala 7471069739 disp: msm: dsi: fix DSI PLL configuring sequence пре 4 година
  qctecmdr 125cc02596 Merge "disp: msm: dsi: fix mutiplier frac_bits assignment" пре 4 година
  Satya Rama Aditya Pinapala 7eef141621 disp: msms: dsi: avoid hardcoding pll_lockdet_rate пре 4 година
  Satya Rama Aditya Pinapala ddbd9adaaf disp: msm: dsi: fix mutiplier frac_bits assignment пре 4 година
  Satya Rama Aditya Pinapala b54e355c84 disp: msm: dsi: fix pclk divider calculation пре 4 година
  Satya Rama Aditya Pinapala 0a93edbae6 disp: msm: dsi: rework DSI PLL to be configured within PHY пре 5 година
  Satya Rama Aditya Pinapala fcb453c0b8 disp: msm: dsi: Add support for 5nm C-PHY shadow clock пре 4 година
  Ritesh Kumar ba3d7304f5 disp: pll: Fix cfg1 value when pclk_src_mux parent is updated пре 4 година
  Yuan Zhao 00fd38bec4 disp: msm: pll: add additional dividers for CPHY support пре 5 година
  Satya Rama Aditya Pinapala e0a892dcd5 disp: msm: dsi: fix dsi pll debugfs errors пре 5 година
  Satya Rama Aditya Pinapala 64ee7e84b3 disp: msm: dsi: call pll set rate directly instead of a function pointer cb пре 5 година
  Satya Rama Aditya Pinapala 5694bc2eee disp: msm: dsi: move dsi pll as subnode to dsi PHY пре 5 година