diff --git a/config/dataipa.h b/config/dataipa.h index d68f600f6b..fee0edb288 100644 --- a/config/dataipa.h +++ b/config/dataipa.h @@ -8,3 +8,5 @@ #define CONFIG_RNDIS_IPA 1 #define CONFIG_IPA_WDI_UNIFIED_API 1 #define CONFIG_ECM_IPA 1 +#define CONFIG_IPA3_REGDUMP 1 +#define CONFIG_IPA3_REGDUMP_IPA_5_0 1 diff --git a/config/dataipa_GKI.conf b/config/dataipa_GKI.conf index a26fef0079..516dcf224b 100644 --- a/config/dataipa_GKI.conf +++ b/config/dataipa_GKI.conf @@ -4,3 +4,5 @@ export CONFIG_IPA_WDI_UNIFIED_API=y export CONFIG_RMNET_IPA3=y export CONFIG_IPA3_MHI_PRIME_MANAGER=y export CONFIG_RNDIS_IPA=m +export CONFIG_IPA3_REGDUMP=y +export CONFIG_IPA3_REGDUMP_IPA_5_0=y diff --git a/config/dataipa_QGKI.conf b/config/dataipa_QGKI.conf index 718f6b953a..174f5ab9c0 100644 --- a/config/dataipa_QGKI.conf +++ b/config/dataipa_QGKI.conf @@ -4,3 +4,5 @@ export CONFIG_IPA_WDI_UNIFIED_API=y export CONFIG_RMNET_IPA3=y export CONFIG_RNDIS_IPA=y export CONFIG_ECM_IPA=y +export CONFIG_IPA3_REGDUMP=y +export CONFIG_IPA3_REGDUMP_IPA_5_0=y diff --git a/config/dataipa_vendor.h b/config/dataipa_vendor.h index 210d477259..ef6bfe02a6 100644 --- a/config/dataipa_vendor.h +++ b/config/dataipa_vendor.h @@ -9,3 +9,5 @@ #define CONFIG_IPA_WDI_UNIFIED_API 1 #define CONFIG_IPA_VENDOR_DLKM 1 #define CONFIG_IPA3_MHI_PRIME_MANAGER 1 +#define CONFIG_IPA3_REGDUMP 1 +#define CONFIG_IPA3_REGDUMP_IPA_5_0 1 diff --git a/drivers/platform/msm/Kbuild b/drivers/platform/msm/Kbuild index 6f78be38bc..81c7cb45fc 100644 --- a/drivers/platform/msm/Kbuild +++ b/drivers/platform/msm/Kbuild @@ -65,6 +65,10 @@ ifneq (,$(filter $(CONFIG_IPA3_REGDUMP_IPA_4_5),y m)) LINUXINCLUDE += -I$(DATAIPADRVTOP)/ipa/ipa_v3/dump/ipa4.5 endif +ifneq (,$(filter $(CONFIG_IPA3_REGDUMP_IPA_5_0),y m)) +LINUXINCLUDE += -I$(DATAIPADRVTOP)/ipa/ipa_v3/dump/ipa5.0 +endif + obj-$(CONFIG_GSI) += gsi/ obj-$(CONFIG_IPA3) += ipa/ diff --git a/drivers/platform/msm/ipa/ipa_v3/dump/ipa5.0/gsi_hwio.h b/drivers/platform/msm/ipa/ipa_v3/dump/ipa5.0/gsi_hwio.h new file mode 100644 index 0000000000..1248e5c864 --- /dev/null +++ b/drivers/platform/msm/ipa/ipa_v3/dump/ipa5.0/gsi_hwio.h @@ -0,0 +1,4602 @@ +/* SPDX-License-Identifier: GPL-2.0-only */ +/* + * Copyright (c) 2021, The Linux Foundation. All rights reserved. + */ + +#ifndef __GSI_HWIO_H__ +#define __GSI_HWIO_H__ +/** + @file gsi_hwio.h + @brief Auto-generated HWIO interface include file. + + This file contains HWIO register definitions for the following modules: + IPA_0_GSI_TOP_.* + + 'Include' filters applied: + 'Exclude' filters applied: RESERVED DUMMY + + Attribute definitions for the HWIO_*_ATTR macros are as follows: + 0x0: Command register + 0x1: Read-Only + 0x2: Write-Only + 0x3: Read/Write +*/ + +/*---------------------------------------------------------------------------- + * MODULE: GSI + *--------------------------------------------------------------------------*/ + +#define GSI_REG_BASE (IPA_0_IPA_WRAPPER_BASE + 0x00004000) +#define GSI_REG_BASE_PHYS (IPA_0_IPA_WRAPPER_BASE_PHYS + 0x00004000) +#define GSI_REG_BASE_OFFS 0x00004000 + +#define HWIO_GSI_CFG_ADDR (GSI_REG_BASE + 0x00000000) +#define HWIO_GSI_CFG_PHYS (GSI_REG_BASE_PHYS + 0x00000000) +#define HWIO_GSI_CFG_OFFS (GSI_REG_BASE_OFFS + 0x00000000) +#define HWIO_GSI_CFG_RMSK 0xf3f +#define HWIO_GSI_CFG_ATTR 0x3 +#define HWIO_GSI_CFG_IN \ + in_dword_masked(HWIO_GSI_CFG_ADDR, HWIO_GSI_CFG_RMSK) +#define HWIO_GSI_CFG_INM(m) \ + in_dword_masked(HWIO_GSI_CFG_ADDR, m) +#define HWIO_GSI_CFG_OUT(v) \ + out_dword(HWIO_GSI_CFG_ADDR,v) +#define HWIO_GSI_CFG_OUTM(m,v) \ + out_dword_masked_ns(HWIO_GSI_CFG_ADDR,m,v,HWIO_GSI_CFG_IN) +#define HWIO_GSI_CFG_SLEEP_CLK_DIV_BMSK 0xf00 +#define HWIO_GSI_CFG_SLEEP_CLK_DIV_SHFT 0x8 +#define HWIO_GSI_CFG_BP_MTRIX_DISABLE_BMSK 0x20 +#define HWIO_GSI_CFG_BP_MTRIX_DISABLE_SHFT 0x5 +#define HWIO_GSI_CFG_GSI_PWR_CLPS_BMSK 0x10 +#define HWIO_GSI_CFG_GSI_PWR_CLPS_SHFT 0x4 +#define HWIO_GSI_CFG_UC_IS_MCS_BMSK 0x8 +#define HWIO_GSI_CFG_UC_IS_MCS_SHFT 0x3 +#define HWIO_GSI_CFG_DOUBLE_MCS_CLK_FREQ_BMSK 0x4 +#define HWIO_GSI_CFG_DOUBLE_MCS_CLK_FREQ_SHFT 0x2 +#define HWIO_GSI_CFG_MCS_ENABLE_BMSK 0x2 +#define HWIO_GSI_CFG_MCS_ENABLE_SHFT 0x1 +#define HWIO_GSI_CFG_GSI_ENABLE_BMSK 0x1 +#define HWIO_GSI_CFG_GSI_ENABLE_SHFT 0x0 + +#define HWIO_GSI_MANAGER_MCS_CODE_VER_ADDR (GSI_REG_BASE + 0x00000008) +#define HWIO_GSI_MANAGER_MCS_CODE_VER_PHYS (GSI_REG_BASE_PHYS + 0x00000008) +#define HWIO_GSI_MANAGER_MCS_CODE_VER_OFFS (GSI_REG_BASE_OFFS + 0x00000008) +#define HWIO_GSI_MANAGER_MCS_CODE_VER_RMSK 0xffffffff +#define HWIO_GSI_MANAGER_MCS_CODE_VER_ATTR 0x3 +#define HWIO_GSI_MANAGER_MCS_CODE_VER_IN \ + in_dword_masked(HWIO_GSI_MANAGER_MCS_CODE_VER_ADDR, HWIO_GSI_MANAGER_MCS_CODE_VER_RMSK) +#define HWIO_GSI_MANAGER_MCS_CODE_VER_INM(m) \ + in_dword_masked(HWIO_GSI_MANAGER_MCS_CODE_VER_ADDR, m) +#define HWIO_GSI_MANAGER_MCS_CODE_VER_OUT(v) \ + out_dword(HWIO_GSI_MANAGER_MCS_CODE_VER_ADDR,v) +#define HWIO_GSI_MANAGER_MCS_CODE_VER_OUTM(m,v) \ + out_dword_masked_ns(HWIO_GSI_MANAGER_MCS_CODE_VER_ADDR,m,v,HWIO_GSI_MANAGER_MCS_CODE_VER_IN) +#define HWIO_GSI_MANAGER_MCS_CODE_VER_VER_BMSK 0xffffffff +#define HWIO_GSI_MANAGER_MCS_CODE_VER_VER_SHFT 0x0 + +#define HWIO_GSI_ZEROS_ADDR (GSI_REG_BASE + 0x00000010) +#define HWIO_GSI_ZEROS_PHYS (GSI_REG_BASE_PHYS + 0x00000010) +#define HWIO_GSI_ZEROS_OFFS (GSI_REG_BASE_OFFS + 0x00000010) +#define HWIO_GSI_ZEROS_RMSK 0xffffffff +#define HWIO_GSI_ZEROS_ATTR 0x1 +#define HWIO_GSI_ZEROS_IN \ + in_dword_masked(HWIO_GSI_ZEROS_ADDR, HWIO_GSI_ZEROS_RMSK) +#define HWIO_GSI_ZEROS_INM(m) \ + in_dword_masked(HWIO_GSI_ZEROS_ADDR, m) +#define HWIO_GSI_ZEROS_ZEROS_BMSK 0xffffffff +#define HWIO_GSI_ZEROS_ZEROS_SHFT 0x0 + +#define HWIO_GSI_PERIPH_BASE_ADDR_LSB_ADDR (GSI_REG_BASE + 0x00000018) +#define HWIO_GSI_PERIPH_BASE_ADDR_LSB_PHYS (GSI_REG_BASE_PHYS + 0x00000018) +#define HWIO_GSI_PERIPH_BASE_ADDR_LSB_OFFS (GSI_REG_BASE_OFFS + 0x00000018) +#define HWIO_GSI_PERIPH_BASE_ADDR_LSB_RMSK 0xffffffff +#define HWIO_GSI_PERIPH_BASE_ADDR_LSB_ATTR 0x3 +#define HWIO_GSI_PERIPH_BASE_ADDR_LSB_IN \ + in_dword_masked(HWIO_GSI_PERIPH_BASE_ADDR_LSB_ADDR, HWIO_GSI_PERIPH_BASE_ADDR_LSB_RMSK) +#define HWIO_GSI_PERIPH_BASE_ADDR_LSB_INM(m) \ + in_dword_masked(HWIO_GSI_PERIPH_BASE_ADDR_LSB_ADDR, m) +#define HWIO_GSI_PERIPH_BASE_ADDR_LSB_OUT(v) \ + out_dword(HWIO_GSI_PERIPH_BASE_ADDR_LSB_ADDR,v) +#define HWIO_GSI_PERIPH_BASE_ADDR_LSB_OUTM(m,v) \ + out_dword_masked_ns(HWIO_GSI_PERIPH_BASE_ADDR_LSB_ADDR,m,v,HWIO_GSI_PERIPH_BASE_ADDR_LSB_IN) +#define HWIO_GSI_PERIPH_BASE_ADDR_LSB_BASE_ADDR_BMSK 0xffffffff +#define HWIO_GSI_PERIPH_BASE_ADDR_LSB_BASE_ADDR_SHFT 0x0 + +#define HWIO_GSI_PERIPH_BASE_ADDR_MSB_ADDR (GSI_REG_BASE + 0x0000001c) +#define HWIO_GSI_PERIPH_BASE_ADDR_MSB_PHYS (GSI_REG_BASE_PHYS + 0x0000001c) +#define HWIO_GSI_PERIPH_BASE_ADDR_MSB_OFFS (GSI_REG_BASE_OFFS + 0x0000001c) +#define HWIO_GSI_PERIPH_BASE_ADDR_MSB_RMSK 0xffffffff +#define HWIO_GSI_PERIPH_BASE_ADDR_MSB_ATTR 0x3 +#define HWIO_GSI_PERIPH_BASE_ADDR_MSB_IN \ + in_dword_masked(HWIO_GSI_PERIPH_BASE_ADDR_MSB_ADDR, HWIO_GSI_PERIPH_BASE_ADDR_MSB_RMSK) +#define HWIO_GSI_PERIPH_BASE_ADDR_MSB_INM(m) \ + in_dword_masked(HWIO_GSI_PERIPH_BASE_ADDR_MSB_ADDR, m) +#define HWIO_GSI_PERIPH_BASE_ADDR_MSB_OUT(v) \ + out_dword(HWIO_GSI_PERIPH_BASE_ADDR_MSB_ADDR,v) +#define HWIO_GSI_PERIPH_BASE_ADDR_MSB_OUTM(m,v) \ + out_dword_masked_ns(HWIO_GSI_PERIPH_BASE_ADDR_MSB_ADDR,m,v,HWIO_GSI_PERIPH_BASE_ADDR_MSB_IN) +#define HWIO_GSI_PERIPH_BASE_ADDR_MSB_BASE_ADDR_BMSK 0xffffffff +#define HWIO_GSI_PERIPH_BASE_ADDR_MSB_BASE_ADDR_SHFT 0x0 + +#define HWIO_GSI_CGC_CTRL_ADDR (GSI_REG_BASE + 0x00000020) +#define HWIO_GSI_CGC_CTRL_PHYS (GSI_REG_BASE_PHYS + 0x00000020) +#define HWIO_GSI_CGC_CTRL_OFFS (GSI_REG_BASE_OFFS + 0x00000020) +#define HWIO_GSI_CGC_CTRL_RMSK 0xffff +#define HWIO_GSI_CGC_CTRL_ATTR 0x3 +#define HWIO_GSI_CGC_CTRL_IN \ + in_dword_masked(HWIO_GSI_CGC_CTRL_ADDR, HWIO_GSI_CGC_CTRL_RMSK) +#define HWIO_GSI_CGC_CTRL_INM(m) \ + in_dword_masked(HWIO_GSI_CGC_CTRL_ADDR, m) +#define HWIO_GSI_CGC_CTRL_OUT(v) \ + out_dword(HWIO_GSI_CGC_CTRL_ADDR,v) +#define HWIO_GSI_CGC_CTRL_OUTM(m,v) \ + out_dword_masked_ns(HWIO_GSI_CGC_CTRL_ADDR,m,v,HWIO_GSI_CGC_CTRL_IN) +#define HWIO_GSI_CGC_CTRL_REGION_16_HW_CGC_EN_BMSK 0x8000 +#define HWIO_GSI_CGC_CTRL_REGION_16_HW_CGC_EN_SHFT 0xf +#define HWIO_GSI_CGC_CTRL_REGION_15_HW_CGC_EN_BMSK 0x4000 +#define HWIO_GSI_CGC_CTRL_REGION_15_HW_CGC_EN_SHFT 0xe +#define HWIO_GSI_CGC_CTRL_REGION_14_HW_CGC_EN_BMSK 0x2000 +#define HWIO_GSI_CGC_CTRL_REGION_14_HW_CGC_EN_SHFT 0xd +#define HWIO_GSI_CGC_CTRL_REGION_13_HW_CGC_EN_BMSK 0x1000 +#define HWIO_GSI_CGC_CTRL_REGION_13_HW_CGC_EN_SHFT 0xc +#define HWIO_GSI_CGC_CTRL_REGION_12_HW_CGC_EN_BMSK 0x800 +#define HWIO_GSI_CGC_CTRL_REGION_12_HW_CGC_EN_SHFT 0xb +#define HWIO_GSI_CGC_CTRL_REGION_11_HW_CGC_EN_BMSK 0x400 +#define HWIO_GSI_CGC_CTRL_REGION_11_HW_CGC_EN_SHFT 0xa +#define HWIO_GSI_CGC_CTRL_REGION_10_HW_CGC_EN_BMSK 0x200 +#define HWIO_GSI_CGC_CTRL_REGION_10_HW_CGC_EN_SHFT 0x9 +#define HWIO_GSI_CGC_CTRL_REGION_9_HW_CGC_EN_BMSK 0x100 +#define HWIO_GSI_CGC_CTRL_REGION_9_HW_CGC_EN_SHFT 0x8 +#define HWIO_GSI_CGC_CTRL_REGION_8_HW_CGC_EN_BMSK 0x80 +#define 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0x00000030) +#define HWIO_GSI_MOQA_CFG_RMSK 0xffffff +#define HWIO_GSI_MOQA_CFG_ATTR 0x3 +#define HWIO_GSI_MOQA_CFG_IN \ + in_dword_masked(HWIO_GSI_MOQA_CFG_ADDR, HWIO_GSI_MOQA_CFG_RMSK) +#define HWIO_GSI_MOQA_CFG_INM(m) \ + in_dword_masked(HWIO_GSI_MOQA_CFG_ADDR, m) +#define HWIO_GSI_MOQA_CFG_OUT(v) \ + out_dword(HWIO_GSI_MOQA_CFG_ADDR,v) +#define HWIO_GSI_MOQA_CFG_OUTM(m,v) \ + out_dword_masked_ns(HWIO_GSI_MOQA_CFG_ADDR,m,v,HWIO_GSI_MOQA_CFG_IN) +#define HWIO_GSI_MOQA_CFG_CLIENT_OOWR_BMSK 0xff0000 +#define HWIO_GSI_MOQA_CFG_CLIENT_OOWR_SHFT 0x10 +#define HWIO_GSI_MOQA_CFG_CLIENT_OORD_BMSK 0xff00 +#define HWIO_GSI_MOQA_CFG_CLIENT_OORD_SHFT 0x8 +#define HWIO_GSI_MOQA_CFG_CLIENT_REQ_PRIO_BMSK 0xff +#define HWIO_GSI_MOQA_CFG_CLIENT_REQ_PRIO_SHFT 0x0 + +#define HWIO_GSI_REE_CFG_ADDR (GSI_REG_BASE + 0x00000038) +#define HWIO_GSI_REE_CFG_PHYS (GSI_REG_BASE_PHYS + 0x00000038) +#define HWIO_GSI_REE_CFG_OFFS (GSI_REG_BASE_OFFS + 0x00000038) +#define HWIO_GSI_REE_CFG_RMSK 0xff03 +#define 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HWIO_GSI_PERIPH_PENDING_k_RMSK 0xffffffff +#define HWIO_GSI_PERIPH_PENDING_k_MAXk 1 +#define HWIO_GSI_PERIPH_PENDING_k_ATTR 0x1 +#define HWIO_GSI_PERIPH_PENDING_k_INI(k) \ + in_dword_masked(HWIO_GSI_PERIPH_PENDING_k_ADDR(k), HWIO_GSI_PERIPH_PENDING_k_RMSK) +#define HWIO_GSI_PERIPH_PENDING_k_INMI(k,mask) \ + in_dword_masked(HWIO_GSI_PERIPH_PENDING_k_ADDR(k), mask) +#define HWIO_GSI_PERIPH_PENDING_k_CHID_BIT_MAP_BMSK 0xffffffff +#define HWIO_GSI_PERIPH_PENDING_k_CHID_BIT_MAP_SHFT 0x0 + +#define HWIO_GSI_MSI_CACHEATTR_ADDR (GSI_REG_BASE + 0x00000080) +#define HWIO_GSI_MSI_CACHEATTR_PHYS (GSI_REG_BASE_PHYS + 0x00000080) +#define HWIO_GSI_MSI_CACHEATTR_OFFS (GSI_REG_BASE_OFFS + 0x00000080) +#define HWIO_GSI_MSI_CACHEATTR_RMSK 0x3f +#define HWIO_GSI_MSI_CACHEATTR_ATTR 0x3 +#define HWIO_GSI_MSI_CACHEATTR_IN \ + in_dword_masked(HWIO_GSI_MSI_CACHEATTR_ADDR, HWIO_GSI_MSI_CACHEATTR_RMSK) +#define HWIO_GSI_MSI_CACHEATTR_INM(m) \ + in_dword_masked(HWIO_GSI_MSI_CACHEATTR_ADDR, m) +#define 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+#define HWIO_GSI_DEBUG_EE_n_EV_k_VP_TABLE_PHY_EV_CH_BMSK 0xff +#define HWIO_GSI_DEBUG_EE_n_EV_k_VP_TABLE_PHY_EV_CH_SHFT 0x0 + +#define HWIO_GSI_DEBUG_REE_PREFETCH_BUF_CH_ID_ADDR (GSI_REG_BASE + 0x00001a54) +#define HWIO_GSI_DEBUG_REE_PREFETCH_BUF_CH_ID_PHYS (GSI_REG_BASE_PHYS + 0x00001a54) +#define HWIO_GSI_DEBUG_REE_PREFETCH_BUF_CH_ID_OFFS (GSI_REG_BASE_OFFS + 0x00001a54) +#define HWIO_GSI_DEBUG_REE_PREFETCH_BUF_CH_ID_RMSK 0xff +#define HWIO_GSI_DEBUG_REE_PREFETCH_BUF_CH_ID_ATTR 0x3 +#define HWIO_GSI_DEBUG_REE_PREFETCH_BUF_CH_ID_IN \ + in_dword_masked(HWIO_GSI_DEBUG_REE_PREFETCH_BUF_CH_ID_ADDR, HWIO_GSI_DEBUG_REE_PREFETCH_BUF_CH_ID_RMSK) +#define HWIO_GSI_DEBUG_REE_PREFETCH_BUF_CH_ID_INM(m) \ + in_dword_masked(HWIO_GSI_DEBUG_REE_PREFETCH_BUF_CH_ID_ADDR, m) +#define HWIO_GSI_DEBUG_REE_PREFETCH_BUF_CH_ID_OUT(v) \ + out_dword(HWIO_GSI_DEBUG_REE_PREFETCH_BUF_CH_ID_ADDR,v) +#define HWIO_GSI_DEBUG_REE_PREFETCH_BUF_CH_ID_OUTM(m,v) \ + out_dword_masked_ns(HWIO_GSI_DEBUG_REE_PREFETCH_BUF_CH_ID_ADDR,m,v,HWIO_GSI_DEBUG_REE_PREFETCH_BUF_CH_ID_IN) +#define HWIO_GSI_DEBUG_REE_PREFETCH_BUF_CH_ID_PREFETCH_BUF_CH_ID_BMSK 0xff +#define HWIO_GSI_DEBUG_REE_PREFETCH_BUF_CH_ID_PREFETCH_BUF_CH_ID_SHFT 0x0 + +#define HWIO_GSI_DEBUG_REE_PREFETCH_BUF_STATUS_ADDR (GSI_REG_BASE + 0x00001a58) +#define HWIO_GSI_DEBUG_REE_PREFETCH_BUF_STATUS_PHYS (GSI_REG_BASE_PHYS + 0x00001a58) +#define HWIO_GSI_DEBUG_REE_PREFETCH_BUF_STATUS_OFFS (GSI_REG_BASE_OFFS + 0x00001a58) +#define HWIO_GSI_DEBUG_REE_PREFETCH_BUF_STATUS_RMSK 0xffffffff +#define HWIO_GSI_DEBUG_REE_PREFETCH_BUF_STATUS_ATTR 0x1 +#define HWIO_GSI_DEBUG_REE_PREFETCH_BUF_STATUS_IN \ + in_dword_masked(HWIO_GSI_DEBUG_REE_PREFETCH_BUF_STATUS_ADDR, HWIO_GSI_DEBUG_REE_PREFETCH_BUF_STATUS_RMSK) +#define HWIO_GSI_DEBUG_REE_PREFETCH_BUF_STATUS_INM(m) \ + in_dword_masked(HWIO_GSI_DEBUG_REE_PREFETCH_BUF_STATUS_ADDR, m) +#define HWIO_GSI_DEBUG_REE_PREFETCH_BUF_STATUS_PREFETCH_BUF_STATUS_BMSK 0xffffffff +#define HWIO_GSI_DEBUG_REE_PREFETCH_BUF_STATUS_PREFETCH_BUF_STATUS_SHFT 0x0 + +#define HWIO_GSI_MCS_PROFILING_BP_CNT_LSB_ADDR (GSI_REG_BASE + 0x00001a5c) +#define HWIO_GSI_MCS_PROFILING_BP_CNT_LSB_PHYS (GSI_REG_BASE_PHYS + 0x00001a5c) +#define HWIO_GSI_MCS_PROFILING_BP_CNT_LSB_OFFS (GSI_REG_BASE_OFFS + 0x00001a5c) +#define HWIO_GSI_MCS_PROFILING_BP_CNT_LSB_RMSK 0xffffffff +#define HWIO_GSI_MCS_PROFILING_BP_CNT_LSB_ATTR 0x1 +#define HWIO_GSI_MCS_PROFILING_BP_CNT_LSB_IN \ + in_dword_masked(HWIO_GSI_MCS_PROFILING_BP_CNT_LSB_ADDR, HWIO_GSI_MCS_PROFILING_BP_CNT_LSB_RMSK) +#define HWIO_GSI_MCS_PROFILING_BP_CNT_LSB_INM(m) \ + in_dword_masked(HWIO_GSI_MCS_PROFILING_BP_CNT_LSB_ADDR, m) +#define HWIO_GSI_MCS_PROFILING_BP_CNT_LSB_BP_CNT_LSB_BMSK 0xffffffff +#define HWIO_GSI_MCS_PROFILING_BP_CNT_LSB_BP_CNT_LSB_SHFT 0x0 + +#define HWIO_GSI_MCS_PROFILING_BP_CNT_MSB_ADDR (GSI_REG_BASE + 0x00001a60) +#define HWIO_GSI_MCS_PROFILING_BP_CNT_MSB_PHYS (GSI_REG_BASE_PHYS + 0x00001a60) +#define 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in_dword_masked(HWIO_GSI_MCS_PROFILING_BP_AND_PENDING_CNT_MSB_ADDR, HWIO_GSI_MCS_PROFILING_BP_AND_PENDING_CNT_MSB_RMSK) +#define HWIO_GSI_MCS_PROFILING_BP_AND_PENDING_CNT_MSB_INM(m) \ + in_dword_masked(HWIO_GSI_MCS_PROFILING_BP_AND_PENDING_CNT_MSB_ADDR, m) +#define HWIO_GSI_MCS_PROFILING_BP_AND_PENDING_CNT_MSB_BP_AND_PENDING_CNT_MSB_BMSK 0xf +#define HWIO_GSI_MCS_PROFILING_BP_AND_PENDING_CNT_MSB_BP_AND_PENDING_CNT_MSB_SHFT 0x0 + +#define HWIO_GSI_MCS_PROFILING_MCS_BUSY_CNT_LSB_ADDR (GSI_REG_BASE + 0x00001a6c) +#define HWIO_GSI_MCS_PROFILING_MCS_BUSY_CNT_LSB_PHYS (GSI_REG_BASE_PHYS + 0x00001a6c) +#define HWIO_GSI_MCS_PROFILING_MCS_BUSY_CNT_LSB_OFFS (GSI_REG_BASE_OFFS + 0x00001a6c) +#define HWIO_GSI_MCS_PROFILING_MCS_BUSY_CNT_LSB_RMSK 0xffffffff +#define HWIO_GSI_MCS_PROFILING_MCS_BUSY_CNT_LSB_ATTR 0x1 +#define HWIO_GSI_MCS_PROFILING_MCS_BUSY_CNT_LSB_IN \ + in_dword_masked(HWIO_GSI_MCS_PROFILING_MCS_BUSY_CNT_LSB_ADDR, HWIO_GSI_MCS_PROFILING_MCS_BUSY_CNT_LSB_RMSK) +#define HWIO_GSI_MCS_PROFILING_MCS_BUSY_CNT_LSB_INM(m) \ + in_dword_masked(HWIO_GSI_MCS_PROFILING_MCS_BUSY_CNT_LSB_ADDR, m) +#define HWIO_GSI_MCS_PROFILING_MCS_BUSY_CNT_LSB_MCS_BUSY_CNT_LSB_BMSK 0xffffffff +#define HWIO_GSI_MCS_PROFILING_MCS_BUSY_CNT_LSB_MCS_BUSY_CNT_LSB_SHFT 0x0 + +#define HWIO_GSI_MCS_PROFILING_MCS_BUSY_CNT_MSB_ADDR (GSI_REG_BASE + 0x00001a70) +#define HWIO_GSI_MCS_PROFILING_MCS_BUSY_CNT_MSB_PHYS (GSI_REG_BASE_PHYS + 0x00001a70) +#define HWIO_GSI_MCS_PROFILING_MCS_BUSY_CNT_MSB_OFFS (GSI_REG_BASE_OFFS + 0x00001a70) +#define HWIO_GSI_MCS_PROFILING_MCS_BUSY_CNT_MSB_RMSK 0xf +#define HWIO_GSI_MCS_PROFILING_MCS_BUSY_CNT_MSB_ATTR 0x1 +#define HWIO_GSI_MCS_PROFILING_MCS_BUSY_CNT_MSB_IN \ + in_dword_masked(HWIO_GSI_MCS_PROFILING_MCS_BUSY_CNT_MSB_ADDR, HWIO_GSI_MCS_PROFILING_MCS_BUSY_CNT_MSB_RMSK) +#define HWIO_GSI_MCS_PROFILING_MCS_BUSY_CNT_MSB_INM(m) \ + in_dword_masked(HWIO_GSI_MCS_PROFILING_MCS_BUSY_CNT_MSB_ADDR, m) +#define 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HWIO_EE_n_GSI_CH_k_CNTXT_1_INMI2(n,k,mask) \ + in_dword_masked(HWIO_EE_n_GSI_CH_k_CNTXT_1_ADDR(n,k), mask) +#define HWIO_EE_n_GSI_CH_k_CNTXT_1_OUTI2(n,k,val) \ + out_dword(HWIO_EE_n_GSI_CH_k_CNTXT_1_ADDR(n,k),val) +#define HWIO_EE_n_GSI_CH_k_CNTXT_1_OUTMI2(n,k,mask,val) \ + out_dword_masked_ns(HWIO_EE_n_GSI_CH_k_CNTXT_1_ADDR(n,k),mask,val,HWIO_EE_n_GSI_CH_k_CNTXT_1_INI2(n,k)) +#define HWIO_EE_n_GSI_CH_k_CNTXT_1_ERINDEX_BMSK 0xff000000 +#define HWIO_EE_n_GSI_CH_k_CNTXT_1_ERINDEX_SHFT 0x18 +#define HWIO_EE_n_GSI_CH_k_CNTXT_1_R_LENGTH_BMSK 0xffffff +#define HWIO_EE_n_GSI_CH_k_CNTXT_1_R_LENGTH_SHFT 0x0 + +#define HWIO_EE_n_GSI_CH_k_CNTXT_2_ADDR(n,k) (GSI_REG_BASE + 0x00014008 + 0x12000 * (n) + 0x80 * (k)) +#define HWIO_EE_n_GSI_CH_k_CNTXT_2_PHYS(n,k) (GSI_REG_BASE_PHYS + 0x00014008 + 0x12000 * (n) + 0x80 * (k)) +#define HWIO_EE_n_GSI_CH_k_CNTXT_2_OFFS(n,k) (GSI_REG_BASE_OFFS + 0x00014008 + 0x12000 * (n) + 0x80 * (k)) +#define HWIO_EE_n_GSI_CH_k_CNTXT_2_RMSK 0xffffffff +#define HWIO_EE_n_GSI_CH_k_CNTXT_2_MAXn 2 +#define HWIO_EE_n_GSI_CH_k_CNTXT_2_MAXk 27 +#define HWIO_EE_n_GSI_CH_k_CNTXT_2_ATTR 0x3 +#define HWIO_EE_n_GSI_CH_k_CNTXT_2_INI2(n,k) \ + in_dword_masked(HWIO_EE_n_GSI_CH_k_CNTXT_2_ADDR(n,k), HWIO_EE_n_GSI_CH_k_CNTXT_2_RMSK) +#define HWIO_EE_n_GSI_CH_k_CNTXT_2_INMI2(n,k,mask) \ + in_dword_masked(HWIO_EE_n_GSI_CH_k_CNTXT_2_ADDR(n,k), mask) +#define HWIO_EE_n_GSI_CH_k_CNTXT_2_OUTI2(n,k,val) \ + out_dword(HWIO_EE_n_GSI_CH_k_CNTXT_2_ADDR(n,k),val) +#define HWIO_EE_n_GSI_CH_k_CNTXT_2_OUTMI2(n,k,mask,val) \ + out_dword_masked_ns(HWIO_EE_n_GSI_CH_k_CNTXT_2_ADDR(n,k),mask,val,HWIO_EE_n_GSI_CH_k_CNTXT_2_INI2(n,k)) +#define HWIO_EE_n_GSI_CH_k_CNTXT_2_R_BASE_ADDR_LSBS_BMSK 0xffffffff +#define HWIO_EE_n_GSI_CH_k_CNTXT_2_R_BASE_ADDR_LSBS_SHFT 0x0 + +#define HWIO_EE_n_GSI_CH_k_CNTXT_3_ADDR(n,k) (GSI_REG_BASE + 0x0001400c + 0x12000 * (n) + 0x80 * (k)) +#define HWIO_EE_n_GSI_CH_k_CNTXT_3_PHYS(n,k) (GSI_REG_BASE_PHYS + 0x0001400c + 0x12000 * (n) + 0x80 * (k)) +#define HWIO_EE_n_GSI_CH_k_CNTXT_3_OFFS(n,k) (GSI_REG_BASE_OFFS + 0x0001400c + 0x12000 * (n) + 0x80 * (k)) +#define HWIO_EE_n_GSI_CH_k_CNTXT_3_RMSK 0xffffffff +#define HWIO_EE_n_GSI_CH_k_CNTXT_3_MAXn 2 +#define HWIO_EE_n_GSI_CH_k_CNTXT_3_MAXk 27 +#define HWIO_EE_n_GSI_CH_k_CNTXT_3_ATTR 0x3 +#define HWIO_EE_n_GSI_CH_k_CNTXT_3_INI2(n,k) \ + in_dword_masked(HWIO_EE_n_GSI_CH_k_CNTXT_3_ADDR(n,k), HWIO_EE_n_GSI_CH_k_CNTXT_3_RMSK) +#define HWIO_EE_n_GSI_CH_k_CNTXT_3_INMI2(n,k,mask) \ + in_dword_masked(HWIO_EE_n_GSI_CH_k_CNTXT_3_ADDR(n,k), mask) +#define HWIO_EE_n_GSI_CH_k_CNTXT_3_OUTI2(n,k,val) \ + out_dword(HWIO_EE_n_GSI_CH_k_CNTXT_3_ADDR(n,k),val) +#define HWIO_EE_n_GSI_CH_k_CNTXT_3_OUTMI2(n,k,mask,val) \ + out_dword_masked_ns(HWIO_EE_n_GSI_CH_k_CNTXT_3_ADDR(n,k),mask,val,HWIO_EE_n_GSI_CH_k_CNTXT_3_INI2(n,k)) +#define HWIO_EE_n_GSI_CH_k_CNTXT_3_R_BASE_ADDR_MSBS_BMSK 0xffffffff +#define HWIO_EE_n_GSI_CH_k_CNTXT_3_R_BASE_ADDR_MSBS_SHFT 0x0 + +#define HWIO_EE_n_GSI_CH_k_CNTXT_4_ADDR(n,k) (GSI_REG_BASE + 0x00014010 + 0x12000 * (n) + 0x80 * (k)) +#define HWIO_EE_n_GSI_CH_k_CNTXT_4_PHYS(n,k) (GSI_REG_BASE_PHYS + 0x00014010 + 0x12000 * (n) + 0x80 * (k)) +#define HWIO_EE_n_GSI_CH_k_CNTXT_4_OFFS(n,k) (GSI_REG_BASE_OFFS + 0x00014010 + 0x12000 * (n) + 0x80 * (k)) +#define HWIO_EE_n_GSI_CH_k_CNTXT_4_RMSK 0xffffffff +#define HWIO_EE_n_GSI_CH_k_CNTXT_4_MAXn 2 +#define HWIO_EE_n_GSI_CH_k_CNTXT_4_MAXk 27 +#define HWIO_EE_n_GSI_CH_k_CNTXT_4_ATTR 0x3 +#define HWIO_EE_n_GSI_CH_k_CNTXT_4_INI2(n,k) \ + in_dword_masked(HWIO_EE_n_GSI_CH_k_CNTXT_4_ADDR(n,k), HWIO_EE_n_GSI_CH_k_CNTXT_4_RMSK) +#define HWIO_EE_n_GSI_CH_k_CNTXT_4_INMI2(n,k,mask) \ + in_dword_masked(HWIO_EE_n_GSI_CH_k_CNTXT_4_ADDR(n,k), mask) +#define HWIO_EE_n_GSI_CH_k_CNTXT_4_OUTI2(n,k,val) \ + out_dword(HWIO_EE_n_GSI_CH_k_CNTXT_4_ADDR(n,k),val) +#define HWIO_EE_n_GSI_CH_k_CNTXT_4_OUTMI2(n,k,mask,val) \ + out_dword_masked_ns(HWIO_EE_n_GSI_CH_k_CNTXT_4_ADDR(n,k),mask,val,HWIO_EE_n_GSI_CH_k_CNTXT_4_INI2(n,k)) +#define HWIO_EE_n_GSI_CH_k_CNTXT_4_READ_PTR_LSB_BMSK 0xffffffff +#define HWIO_EE_n_GSI_CH_k_CNTXT_4_READ_PTR_LSB_SHFT 0x0 + +#define HWIO_EE_n_GSI_CH_k_CNTXT_5_ADDR(n,k) (GSI_REG_BASE + 0x00014014 + 0x12000 * (n) + 0x80 * (k)) +#define HWIO_EE_n_GSI_CH_k_CNTXT_5_PHYS(n,k) (GSI_REG_BASE_PHYS + 0x00014014 + 0x12000 * (n) + 0x80 * (k)) +#define HWIO_EE_n_GSI_CH_k_CNTXT_5_OFFS(n,k) (GSI_REG_BASE_OFFS + 0x00014014 + 0x12000 * (n) + 0x80 * (k)) +#define HWIO_EE_n_GSI_CH_k_CNTXT_5_RMSK 0xffffffff +#define HWIO_EE_n_GSI_CH_k_CNTXT_5_MAXn 2 +#define HWIO_EE_n_GSI_CH_k_CNTXT_5_MAXk 27 +#define HWIO_EE_n_GSI_CH_k_CNTXT_5_ATTR 0x1 +#define HWIO_EE_n_GSI_CH_k_CNTXT_5_INI2(n,k) \ + in_dword_masked(HWIO_EE_n_GSI_CH_k_CNTXT_5_ADDR(n,k), HWIO_EE_n_GSI_CH_k_CNTXT_5_RMSK) +#define HWIO_EE_n_GSI_CH_k_CNTXT_5_INMI2(n,k,mask) \ + in_dword_masked(HWIO_EE_n_GSI_CH_k_CNTXT_5_ADDR(n,k), mask) +#define HWIO_EE_n_GSI_CH_k_CNTXT_5_READ_PTR_MSB_BMSK 0xffffffff +#define HWIO_EE_n_GSI_CH_k_CNTXT_5_READ_PTR_MSB_SHFT 0x0 + +#define HWIO_EE_n_GSI_CH_k_CNTXT_6_ADDR(n,k) (GSI_REG_BASE + 0x00014018 + 0x12000 * (n) + 0x80 * (k)) +#define HWIO_EE_n_GSI_CH_k_CNTXT_6_PHYS(n,k) (GSI_REG_BASE_PHYS + 0x00014018 + 0x12000 * (n) + 0x80 * (k)) +#define HWIO_EE_n_GSI_CH_k_CNTXT_6_OFFS(n,k) (GSI_REG_BASE_OFFS + 0x00014018 + 0x12000 * (n) + 0x80 * (k)) +#define HWIO_EE_n_GSI_CH_k_CNTXT_6_RMSK 0xffffffff +#define HWIO_EE_n_GSI_CH_k_CNTXT_6_MAXn 2 +#define HWIO_EE_n_GSI_CH_k_CNTXT_6_MAXk 27 +#define HWIO_EE_n_GSI_CH_k_CNTXT_6_ATTR 0x1 +#define HWIO_EE_n_GSI_CH_k_CNTXT_6_INI2(n,k) \ + in_dword_masked(HWIO_EE_n_GSI_CH_k_CNTXT_6_ADDR(n,k), HWIO_EE_n_GSI_CH_k_CNTXT_6_RMSK) +#define HWIO_EE_n_GSI_CH_k_CNTXT_6_INMI2(n,k,mask) \ + in_dword_masked(HWIO_EE_n_GSI_CH_k_CNTXT_6_ADDR(n,k), mask) +#define HWIO_EE_n_GSI_CH_k_CNTXT_6_WRITE_PTR_LSB_BMSK 0xffffffff +#define HWIO_EE_n_GSI_CH_k_CNTXT_6_WRITE_PTR_LSB_SHFT 0x0 + +#define HWIO_EE_n_GSI_CH_k_CNTXT_7_ADDR(n,k) (GSI_REG_BASE + 0x0001401c + 0x12000 * (n) + 0x80 * (k)) +#define HWIO_EE_n_GSI_CH_k_CNTXT_7_PHYS(n,k) (GSI_REG_BASE_PHYS + 0x0001401c + 0x12000 * (n) + 0x80 * (k)) +#define HWIO_EE_n_GSI_CH_k_CNTXT_7_OFFS(n,k) (GSI_REG_BASE_OFFS + 0x0001401c + 0x12000 * (n) + 0x80 * (k)) +#define HWIO_EE_n_GSI_CH_k_CNTXT_7_RMSK 0xffffffff +#define HWIO_EE_n_GSI_CH_k_CNTXT_7_MAXn 2 +#define HWIO_EE_n_GSI_CH_k_CNTXT_7_MAXk 27 +#define HWIO_EE_n_GSI_CH_k_CNTXT_7_ATTR 0x1 +#define HWIO_EE_n_GSI_CH_k_CNTXT_7_INI2(n,k) \ + in_dword_masked(HWIO_EE_n_GSI_CH_k_CNTXT_7_ADDR(n,k), HWIO_EE_n_GSI_CH_k_CNTXT_7_RMSK) +#define HWIO_EE_n_GSI_CH_k_CNTXT_7_INMI2(n,k,mask) \ + in_dword_masked(HWIO_EE_n_GSI_CH_k_CNTXT_7_ADDR(n,k), mask) +#define HWIO_EE_n_GSI_CH_k_CNTXT_7_WRITE_PTR_MSB_BMSK 0xffffffff +#define HWIO_EE_n_GSI_CH_k_CNTXT_7_WRITE_PTR_MSB_SHFT 0x0 + +#define HWIO_EE_n_GSI_CH_k_CNTXT_8_ADDR(n,k) (GSI_REG_BASE + 0x00014020 + 0x12000 * (n) + 0x80 * (k)) +#define HWIO_EE_n_GSI_CH_k_CNTXT_8_PHYS(n,k) (GSI_REG_BASE_PHYS + 0x00014020 + 0x12000 * (n) + 0x80 * (k)) +#define HWIO_EE_n_GSI_CH_k_CNTXT_8_OFFS(n,k) (GSI_REG_BASE_OFFS + 0x00014020 + 0x12000 * (n) + 0x80 * (k)) +#define HWIO_EE_n_GSI_CH_k_CNTXT_8_RMSK 0xffffffff +#define HWIO_EE_n_GSI_CH_k_CNTXT_8_MAXn 2 +#define HWIO_EE_n_GSI_CH_k_CNTXT_8_MAXk 27 +#define HWIO_EE_n_GSI_CH_k_CNTXT_8_ATTR 0x3 +#define HWIO_EE_n_GSI_CH_k_CNTXT_8_INI2(n,k) \ + in_dword_masked(HWIO_EE_n_GSI_CH_k_CNTXT_8_ADDR(n,k), HWIO_EE_n_GSI_CH_k_CNTXT_8_RMSK) +#define HWIO_EE_n_GSI_CH_k_CNTXT_8_INMI2(n,k,mask) \ + in_dword_masked(HWIO_EE_n_GSI_CH_k_CNTXT_8_ADDR(n,k), mask) +#define HWIO_EE_n_GSI_CH_k_CNTXT_8_OUTI2(n,k,val) \ + out_dword(HWIO_EE_n_GSI_CH_k_CNTXT_8_ADDR(n,k),val) +#define HWIO_EE_n_GSI_CH_k_CNTXT_8_OUTMI2(n,k,mask,val) \ + out_dword_masked_ns(HWIO_EE_n_GSI_CH_k_CNTXT_8_ADDR(n,k),mask,val,HWIO_EE_n_GSI_CH_k_CNTXT_8_INI2(n,k)) +#define HWIO_EE_n_GSI_CH_k_CNTXT_8_DB_MSI_DATA_BMSK 0xffffffff +#define HWIO_EE_n_GSI_CH_k_CNTXT_8_DB_MSI_DATA_SHFT 0x0 + +#define HWIO_EE_n_GSI_CH_k_ELEM_SIZE_SHIFT_ADDR(n,k) (GSI_REG_BASE + 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in_dword_masked(HWIO_EE_n_GSI_CH_k_CH_ALMST_EMPTY_THRSHOLD_ADDR(n,k), HWIO_EE_n_GSI_CH_k_CH_ALMST_EMPTY_THRSHOLD_RMSK) +#define HWIO_EE_n_GSI_CH_k_CH_ALMST_EMPTY_THRSHOLD_INMI2(n,k,mask) \ + in_dword_masked(HWIO_EE_n_GSI_CH_k_CH_ALMST_EMPTY_THRSHOLD_ADDR(n,k), mask) +#define HWIO_EE_n_GSI_CH_k_CH_ALMST_EMPTY_THRSHOLD_OUTI2(n,k,val) \ + out_dword(HWIO_EE_n_GSI_CH_k_CH_ALMST_EMPTY_THRSHOLD_ADDR(n,k),val) +#define HWIO_EE_n_GSI_CH_k_CH_ALMST_EMPTY_THRSHOLD_OUTMI2(n,k,mask,val) \ + out_dword_masked_ns(HWIO_EE_n_GSI_CH_k_CH_ALMST_EMPTY_THRSHOLD_ADDR(n,k),mask,val,HWIO_EE_n_GSI_CH_k_CH_ALMST_EMPTY_THRSHOLD_INI2(n,k)) +#define HWIO_EE_n_GSI_CH_k_CH_ALMST_EMPTY_THRSHOLD_CH_ALMST_EMPTY_THRSHOLD_BMSK 0xffff +#define HWIO_EE_n_GSI_CH_k_CH_ALMST_EMPTY_THRSHOLD_CH_ALMST_EMPTY_THRSHOLD_SHFT 0x0 + +#define HWIO_EE_n_GSI_CH_k_RE_FETCH_READ_PTR_ADDR(n,k) (GSI_REG_BASE + 0x00014040 + 0x12000 * (n) + 0x80 * (k)) +#define HWIO_EE_n_GSI_CH_k_RE_FETCH_READ_PTR_PHYS(n,k) (GSI_REG_BASE_PHYS + 0x00014040 + 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+#define HWIO_EE_n_GSI_CH_k_RE_FETCH_READ_PTR_READ_PTR_BMSK 0xffffff +#define HWIO_EE_n_GSI_CH_k_RE_FETCH_READ_PTR_READ_PTR_SHFT 0x0 + +#define HWIO_EE_n_GSI_CH_k_RE_FETCH_WRITE_PTR_ADDR(n,k) (GSI_REG_BASE + 0x00014044 + 0x12000 * (n) + 0x80 * (k)) +#define HWIO_EE_n_GSI_CH_k_RE_FETCH_WRITE_PTR_PHYS(n,k) (GSI_REG_BASE_PHYS + 0x00014044 + 0x12000 * (n) + 0x80 * (k)) +#define HWIO_EE_n_GSI_CH_k_RE_FETCH_WRITE_PTR_OFFS(n,k) (GSI_REG_BASE_OFFS + 0x00014044 + 0x12000 * (n) + 0x80 * (k)) +#define HWIO_EE_n_GSI_CH_k_RE_FETCH_WRITE_PTR_RMSK 0xffffff +#define HWIO_EE_n_GSI_CH_k_RE_FETCH_WRITE_PTR_MAXn 2 +#define HWIO_EE_n_GSI_CH_k_RE_FETCH_WRITE_PTR_MAXk 27 +#define HWIO_EE_n_GSI_CH_k_RE_FETCH_WRITE_PTR_ATTR 0x3 +#define HWIO_EE_n_GSI_CH_k_RE_FETCH_WRITE_PTR_INI2(n,k) \ + in_dword_masked(HWIO_EE_n_GSI_CH_k_RE_FETCH_WRITE_PTR_ADDR(n,k), HWIO_EE_n_GSI_CH_k_RE_FETCH_WRITE_PTR_RMSK) +#define HWIO_EE_n_GSI_CH_k_RE_FETCH_WRITE_PTR_INMI2(n,k,mask) \ + in_dword_masked(HWIO_EE_n_GSI_CH_k_RE_FETCH_WRITE_PTR_ADDR(n,k), mask) +#define HWIO_EE_n_GSI_CH_k_RE_FETCH_WRITE_PTR_OUTI2(n,k,val) \ + out_dword(HWIO_EE_n_GSI_CH_k_RE_FETCH_WRITE_PTR_ADDR(n,k),val) +#define HWIO_EE_n_GSI_CH_k_RE_FETCH_WRITE_PTR_OUTMI2(n,k,mask,val) \ + out_dword_masked_ns(HWIO_EE_n_GSI_CH_k_RE_FETCH_WRITE_PTR_ADDR(n,k),mask,val,HWIO_EE_n_GSI_CH_k_RE_FETCH_WRITE_PTR_INI2(n,k)) +#define HWIO_EE_n_GSI_CH_k_RE_FETCH_WRITE_PTR_RE_INTR_DB_BMSK 0xffffff +#define HWIO_EE_n_GSI_CH_k_RE_FETCH_WRITE_PTR_RE_INTR_DB_SHFT 0x0 + +#define HWIO_EE_n_GSI_CH_k_QOS_ADDR(n,k) (GSI_REG_BASE + 0x00014048 + 0x12000 * (n) + 0x80 * (k)) +#define HWIO_EE_n_GSI_CH_k_QOS_PHYS(n,k) (GSI_REG_BASE_PHYS + 0x00014048 + 0x12000 * (n) + 0x80 * (k)) +#define HWIO_EE_n_GSI_CH_k_QOS_OFFS(n,k) (GSI_REG_BASE_OFFS + 0x00014048 + 0x12000 * (n) + 0x80 * (k)) +#define HWIO_EE_n_GSI_CH_k_QOS_RMSK 0x3ff3f0f +#define HWIO_EE_n_GSI_CH_k_QOS_MAXn 2 +#define HWIO_EE_n_GSI_CH_k_QOS_MAXk 27 +#define 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HWIO_EE_n_GSI_CH_k_SCRATCH_0_OFFS(n,k) (GSI_REG_BASE_OFFS + 0x0001404c + 0x12000 * (n) + 0x80 * (k)) +#define HWIO_EE_n_GSI_CH_k_SCRATCH_0_RMSK 0xffffffff +#define HWIO_EE_n_GSI_CH_k_SCRATCH_0_MAXn 2 +#define HWIO_EE_n_GSI_CH_k_SCRATCH_0_MAXk 27 +#define HWIO_EE_n_GSI_CH_k_SCRATCH_0_ATTR 0x3 +#define HWIO_EE_n_GSI_CH_k_SCRATCH_0_INI2(n,k) \ + in_dword_masked(HWIO_EE_n_GSI_CH_k_SCRATCH_0_ADDR(n,k), HWIO_EE_n_GSI_CH_k_SCRATCH_0_RMSK) +#define HWIO_EE_n_GSI_CH_k_SCRATCH_0_INMI2(n,k,mask) \ + in_dword_masked(HWIO_EE_n_GSI_CH_k_SCRATCH_0_ADDR(n,k), mask) +#define HWIO_EE_n_GSI_CH_k_SCRATCH_0_OUTI2(n,k,val) \ + out_dword(HWIO_EE_n_GSI_CH_k_SCRATCH_0_ADDR(n,k),val) +#define HWIO_EE_n_GSI_CH_k_SCRATCH_0_OUTMI2(n,k,mask,val) \ + out_dword_masked_ns(HWIO_EE_n_GSI_CH_k_SCRATCH_0_ADDR(n,k),mask,val,HWIO_EE_n_GSI_CH_k_SCRATCH_0_INI2(n,k)) +#define HWIO_EE_n_GSI_CH_k_SCRATCH_0_SCRATCH_BMSK 0xffffffff +#define HWIO_EE_n_GSI_CH_k_SCRATCH_0_SCRATCH_SHFT 0x0 + +#define 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out_dword_masked_ns(HWIO_EE_n_GSI_CH_k_SCRATCH_1_ADDR(n,k),mask,val,HWIO_EE_n_GSI_CH_k_SCRATCH_1_INI2(n,k)) +#define HWIO_EE_n_GSI_CH_k_SCRATCH_1_SCRATCH_BMSK 0xffffffff +#define HWIO_EE_n_GSI_CH_k_SCRATCH_1_SCRATCH_SHFT 0x0 + +#define HWIO_EE_n_GSI_CH_k_SCRATCH_2_ADDR(n,k) (GSI_REG_BASE + 0x00014054 + 0x12000 * (n) + 0x80 * (k)) +#define HWIO_EE_n_GSI_CH_k_SCRATCH_2_PHYS(n,k) (GSI_REG_BASE_PHYS + 0x00014054 + 0x12000 * (n) + 0x80 * (k)) +#define HWIO_EE_n_GSI_CH_k_SCRATCH_2_OFFS(n,k) (GSI_REG_BASE_OFFS + 0x00014054 + 0x12000 * (n) + 0x80 * (k)) +#define HWIO_EE_n_GSI_CH_k_SCRATCH_2_RMSK 0xffffffff +#define HWIO_EE_n_GSI_CH_k_SCRATCH_2_MAXn 2 +#define HWIO_EE_n_GSI_CH_k_SCRATCH_2_MAXk 27 +#define HWIO_EE_n_GSI_CH_k_SCRATCH_2_ATTR 0x3 +#define HWIO_EE_n_GSI_CH_k_SCRATCH_2_INI2(n,k) \ + in_dword_masked(HWIO_EE_n_GSI_CH_k_SCRATCH_2_ADDR(n,k), HWIO_EE_n_GSI_CH_k_SCRATCH_2_RMSK) +#define HWIO_EE_n_GSI_CH_k_SCRATCH_2_INMI2(n,k,mask) \ + in_dword_masked(HWIO_EE_n_GSI_CH_k_SCRATCH_2_ADDR(n,k), mask) +#define HWIO_EE_n_GSI_CH_k_SCRATCH_2_OUTI2(n,k,val) \ + out_dword(HWIO_EE_n_GSI_CH_k_SCRATCH_2_ADDR(n,k),val) +#define HWIO_EE_n_GSI_CH_k_SCRATCH_2_OUTMI2(n,k,mask,val) \ + out_dword_masked_ns(HWIO_EE_n_GSI_CH_k_SCRATCH_2_ADDR(n,k),mask,val,HWIO_EE_n_GSI_CH_k_SCRATCH_2_INI2(n,k)) +#define HWIO_EE_n_GSI_CH_k_SCRATCH_2_SCRATCH_BMSK 0xffffffff +#define HWIO_EE_n_GSI_CH_k_SCRATCH_2_SCRATCH_SHFT 0x0 + +#define HWIO_EE_n_GSI_CH_k_SCRATCH_3_ADDR(n,k) (GSI_REG_BASE + 0x00014058 + 0x12000 * (n) + 0x80 * (k)) +#define HWIO_EE_n_GSI_CH_k_SCRATCH_3_PHYS(n,k) (GSI_REG_BASE_PHYS + 0x00014058 + 0x12000 * (n) + 0x80 * (k)) +#define HWIO_EE_n_GSI_CH_k_SCRATCH_3_OFFS(n,k) (GSI_REG_BASE_OFFS + 0x00014058 + 0x12000 * (n) + 0x80 * (k)) +#define HWIO_EE_n_GSI_CH_k_SCRATCH_3_RMSK 0xffffffff +#define HWIO_EE_n_GSI_CH_k_SCRATCH_3_MAXn 2 +#define HWIO_EE_n_GSI_CH_k_SCRATCH_3_MAXk 27 +#define HWIO_EE_n_GSI_CH_k_SCRATCH_3_ATTR 0x3 +#define HWIO_EE_n_GSI_CH_k_SCRATCH_3_INI2(n,k) \ + in_dword_masked(HWIO_EE_n_GSI_CH_k_SCRATCH_3_ADDR(n,k), HWIO_EE_n_GSI_CH_k_SCRATCH_3_RMSK) +#define HWIO_EE_n_GSI_CH_k_SCRATCH_3_INMI2(n,k,mask) \ + in_dword_masked(HWIO_EE_n_GSI_CH_k_SCRATCH_3_ADDR(n,k), mask) +#define HWIO_EE_n_GSI_CH_k_SCRATCH_3_OUTI2(n,k,val) \ + out_dword(HWIO_EE_n_GSI_CH_k_SCRATCH_3_ADDR(n,k),val) +#define HWIO_EE_n_GSI_CH_k_SCRATCH_3_OUTMI2(n,k,mask,val) \ + out_dword_masked_ns(HWIO_EE_n_GSI_CH_k_SCRATCH_3_ADDR(n,k),mask,val,HWIO_EE_n_GSI_CH_k_SCRATCH_3_INI2(n,k)) +#define HWIO_EE_n_GSI_CH_k_SCRATCH_3_SCRATCH_BMSK 0xffffffff +#define HWIO_EE_n_GSI_CH_k_SCRATCH_3_SCRATCH_SHFT 0x0 + +#define HWIO_EE_n_GSI_CH_k_SCRATCH_4_ADDR(n,k) (GSI_REG_BASE + 0x0001405c + 0x12000 * (n) + 0x80 * (k)) +#define HWIO_EE_n_GSI_CH_k_SCRATCH_4_PHYS(n,k) (GSI_REG_BASE_PHYS + 0x0001405c + 0x12000 * (n) + 0x80 * (k)) +#define HWIO_EE_n_GSI_CH_k_SCRATCH_4_OFFS(n,k) (GSI_REG_BASE_OFFS + 0x0001405c + 0x12000 * (n) + 0x80 * (k)) +#define HWIO_EE_n_GSI_CH_k_SCRATCH_4_RMSK 0xffffffff +#define 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* (k)) +#define HWIO_EE_n_GSI_CH_k_SCRATCH_5_OFFS(n,k) (GSI_REG_BASE_OFFS + 0x00014060 + 0x12000 * (n) + 0x80 * (k)) +#define HWIO_EE_n_GSI_CH_k_SCRATCH_5_RMSK 0xffffffff +#define HWIO_EE_n_GSI_CH_k_SCRATCH_5_MAXn 2 +#define HWIO_EE_n_GSI_CH_k_SCRATCH_5_MAXk 27 +#define HWIO_EE_n_GSI_CH_k_SCRATCH_5_ATTR 0x3 +#define HWIO_EE_n_GSI_CH_k_SCRATCH_5_INI2(n,k) \ + in_dword_masked(HWIO_EE_n_GSI_CH_k_SCRATCH_5_ADDR(n,k), HWIO_EE_n_GSI_CH_k_SCRATCH_5_RMSK) +#define HWIO_EE_n_GSI_CH_k_SCRATCH_5_INMI2(n,k,mask) \ + in_dword_masked(HWIO_EE_n_GSI_CH_k_SCRATCH_5_ADDR(n,k), mask) +#define HWIO_EE_n_GSI_CH_k_SCRATCH_5_OUTI2(n,k,val) \ + out_dword(HWIO_EE_n_GSI_CH_k_SCRATCH_5_ADDR(n,k),val) +#define HWIO_EE_n_GSI_CH_k_SCRATCH_5_OUTMI2(n,k,mask,val) \ + out_dword_masked_ns(HWIO_EE_n_GSI_CH_k_SCRATCH_5_ADDR(n,k),mask,val,HWIO_EE_n_GSI_CH_k_SCRATCH_5_INI2(n,k)) +#define HWIO_EE_n_GSI_CH_k_SCRATCH_5_SCRATCH_BMSK 0xffffffff +#define HWIO_EE_n_GSI_CH_k_SCRATCH_5_SCRATCH_SHFT 0x0 + +#define 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out_dword_masked_ns(HWIO_EE_n_GSI_CH_k_SCRATCH_6_ADDR(n,k),mask,val,HWIO_EE_n_GSI_CH_k_SCRATCH_6_INI2(n,k)) +#define HWIO_EE_n_GSI_CH_k_SCRATCH_6_SCRATCH_BMSK 0xffffffff +#define HWIO_EE_n_GSI_CH_k_SCRATCH_6_SCRATCH_SHFT 0x0 + +#define HWIO_EE_n_GSI_CH_k_SCRATCH_7_ADDR(n,k) (GSI_REG_BASE + 0x00014068 + 0x12000 * (n) + 0x80 * (k)) +#define HWIO_EE_n_GSI_CH_k_SCRATCH_7_PHYS(n,k) (GSI_REG_BASE_PHYS + 0x00014068 + 0x12000 * (n) + 0x80 * (k)) +#define HWIO_EE_n_GSI_CH_k_SCRATCH_7_OFFS(n,k) (GSI_REG_BASE_OFFS + 0x00014068 + 0x12000 * (n) + 0x80 * (k)) +#define HWIO_EE_n_GSI_CH_k_SCRATCH_7_RMSK 0xffffffff +#define HWIO_EE_n_GSI_CH_k_SCRATCH_7_MAXn 2 +#define HWIO_EE_n_GSI_CH_k_SCRATCH_7_MAXk 27 +#define HWIO_EE_n_GSI_CH_k_SCRATCH_7_ATTR 0x3 +#define HWIO_EE_n_GSI_CH_k_SCRATCH_7_INI2(n,k) \ + in_dword_masked(HWIO_EE_n_GSI_CH_k_SCRATCH_7_ADDR(n,k), HWIO_EE_n_GSI_CH_k_SCRATCH_7_RMSK) +#define HWIO_EE_n_GSI_CH_k_SCRATCH_7_INMI2(n,k,mask) \ + in_dword_masked(HWIO_EE_n_GSI_CH_k_SCRATCH_7_ADDR(n,k), mask) +#define HWIO_EE_n_GSI_CH_k_SCRATCH_7_OUTI2(n,k,val) \ + out_dword(HWIO_EE_n_GSI_CH_k_SCRATCH_7_ADDR(n,k),val) +#define HWIO_EE_n_GSI_CH_k_SCRATCH_7_OUTMI2(n,k,mask,val) \ + out_dword_masked_ns(HWIO_EE_n_GSI_CH_k_SCRATCH_7_ADDR(n,k),mask,val,HWIO_EE_n_GSI_CH_k_SCRATCH_7_INI2(n,k)) +#define HWIO_EE_n_GSI_CH_k_SCRATCH_7_SCRATCH_BMSK 0xffffffff +#define HWIO_EE_n_GSI_CH_k_SCRATCH_7_SCRATCH_SHFT 0x0 + +#define HWIO_EE_n_GSI_CH_k_SCRATCH_8_ADDR(n,k) (GSI_REG_BASE + 0x0001406c + 0x12000 * (n) + 0x80 * (k)) +#define HWIO_EE_n_GSI_CH_k_SCRATCH_8_PHYS(n,k) (GSI_REG_BASE_PHYS + 0x0001406c + 0x12000 * (n) + 0x80 * (k)) +#define HWIO_EE_n_GSI_CH_k_SCRATCH_8_OFFS(n,k) (GSI_REG_BASE_OFFS + 0x0001406c + 0x12000 * (n) + 0x80 * (k)) +#define HWIO_EE_n_GSI_CH_k_SCRATCH_8_RMSK 0xffffffff +#define HWIO_EE_n_GSI_CH_k_SCRATCH_8_MAXn 2 +#define HWIO_EE_n_GSI_CH_k_SCRATCH_8_MAXk 27 +#define HWIO_EE_n_GSI_CH_k_SCRATCH_8_ATTR 0x3 +#define HWIO_EE_n_GSI_CH_k_SCRATCH_8_INI2(n,k) \ + in_dword_masked(HWIO_EE_n_GSI_CH_k_SCRATCH_8_ADDR(n,k), HWIO_EE_n_GSI_CH_k_SCRATCH_8_RMSK) +#define HWIO_EE_n_GSI_CH_k_SCRATCH_8_INMI2(n,k,mask) \ + in_dword_masked(HWIO_EE_n_GSI_CH_k_SCRATCH_8_ADDR(n,k), mask) +#define HWIO_EE_n_GSI_CH_k_SCRATCH_8_OUTI2(n,k,val) \ + out_dword(HWIO_EE_n_GSI_CH_k_SCRATCH_8_ADDR(n,k),val) +#define HWIO_EE_n_GSI_CH_k_SCRATCH_8_OUTMI2(n,k,mask,val) \ + out_dword_masked_ns(HWIO_EE_n_GSI_CH_k_SCRATCH_8_ADDR(n,k),mask,val,HWIO_EE_n_GSI_CH_k_SCRATCH_8_INI2(n,k)) +#define HWIO_EE_n_GSI_CH_k_SCRATCH_8_SCRATCH_BMSK 0xffffffff +#define HWIO_EE_n_GSI_CH_k_SCRATCH_8_SCRATCH_SHFT 0x0 + +#define HWIO_EE_n_GSI_CH_k_SCRATCH_9_ADDR(n,k) (GSI_REG_BASE + 0x00014070 + 0x12000 * (n) + 0x80 * (k)) +#define HWIO_EE_n_GSI_CH_k_SCRATCH_9_PHYS(n,k) (GSI_REG_BASE_PHYS + 0x00014070 + 0x12000 * (n) + 0x80 * (k)) +#define HWIO_EE_n_GSI_CH_k_SCRATCH_9_OFFS(n,k) (GSI_REG_BASE_OFFS + 0x00014070 + 0x12000 * (n) + 0x80 * (k)) +#define HWIO_EE_n_GSI_CH_k_SCRATCH_9_RMSK 0xffffffff +#define HWIO_EE_n_GSI_CH_k_SCRATCH_9_MAXn 2 +#define HWIO_EE_n_GSI_CH_k_SCRATCH_9_MAXk 27 +#define HWIO_EE_n_GSI_CH_k_SCRATCH_9_ATTR 0x3 +#define HWIO_EE_n_GSI_CH_k_SCRATCH_9_INI2(n,k) \ + in_dword_masked(HWIO_EE_n_GSI_CH_k_SCRATCH_9_ADDR(n,k), HWIO_EE_n_GSI_CH_k_SCRATCH_9_RMSK) +#define HWIO_EE_n_GSI_CH_k_SCRATCH_9_INMI2(n,k,mask) \ + in_dword_masked(HWIO_EE_n_GSI_CH_k_SCRATCH_9_ADDR(n,k), mask) +#define HWIO_EE_n_GSI_CH_k_SCRATCH_9_OUTI2(n,k,val) \ + out_dword(HWIO_EE_n_GSI_CH_k_SCRATCH_9_ADDR(n,k),val) +#define HWIO_EE_n_GSI_CH_k_SCRATCH_9_OUTMI2(n,k,mask,val) \ + out_dword_masked_ns(HWIO_EE_n_GSI_CH_k_SCRATCH_9_ADDR(n,k),mask,val,HWIO_EE_n_GSI_CH_k_SCRATCH_9_INI2(n,k)) +#define HWIO_EE_n_GSI_CH_k_SCRATCH_9_SCRATCH_BMSK 0xffffffff +#define HWIO_EE_n_GSI_CH_k_SCRATCH_9_SCRATCH_SHFT 0x0 + +#define HWIO_EE_n_GSI_CH_k_DB_ENG_WRITE_PTR_ADDR(n,k) (GSI_REG_BASE + 0x00014074 + 0x12000 * (n) + 0x80 * (k)) +#define HWIO_EE_n_GSI_CH_k_DB_ENG_WRITE_PTR_PHYS(n,k) (GSI_REG_BASE_PHYS + 0x00014074 + 0x12000 * (n) + 0x80 * (k)) +#define HWIO_EE_n_GSI_CH_k_DB_ENG_WRITE_PTR_OFFS(n,k) (GSI_REG_BASE_OFFS + 0x00014074 + 0x12000 * (n) + 0x80 * (k)) +#define HWIO_EE_n_GSI_CH_k_DB_ENG_WRITE_PTR_RMSK 0xffff +#define HWIO_EE_n_GSI_CH_k_DB_ENG_WRITE_PTR_MAXn 2 +#define HWIO_EE_n_GSI_CH_k_DB_ENG_WRITE_PTR_MAXk 27 +#define HWIO_EE_n_GSI_CH_k_DB_ENG_WRITE_PTR_ATTR 0x3 +#define HWIO_EE_n_GSI_CH_k_DB_ENG_WRITE_PTR_INI2(n,k) \ + in_dword_masked(HWIO_EE_n_GSI_CH_k_DB_ENG_WRITE_PTR_ADDR(n,k), HWIO_EE_n_GSI_CH_k_DB_ENG_WRITE_PTR_RMSK) +#define HWIO_EE_n_GSI_CH_k_DB_ENG_WRITE_PTR_INMI2(n,k,mask) \ + in_dword_masked(HWIO_EE_n_GSI_CH_k_DB_ENG_WRITE_PTR_ADDR(n,k), mask) +#define HWIO_EE_n_GSI_CH_k_DB_ENG_WRITE_PTR_OUTI2(n,k,val) \ + out_dword(HWIO_EE_n_GSI_CH_k_DB_ENG_WRITE_PTR_ADDR(n,k),val) +#define HWIO_EE_n_GSI_CH_k_DB_ENG_WRITE_PTR_OUTMI2(n,k,mask,val) \ + out_dword_masked_ns(HWIO_EE_n_GSI_CH_k_DB_ENG_WRITE_PTR_ADDR(n,k),mask,val,HWIO_EE_n_GSI_CH_k_DB_ENG_WRITE_PTR_INI2(n,k)) +#define HWIO_EE_n_GSI_CH_k_DB_ENG_WRITE_PTR_LAST_DB_2_MCS_BMSK 0xffff +#define HWIO_EE_n_GSI_CH_k_DB_ENG_WRITE_PTR_LAST_DB_2_MCS_SHFT 0x0 + +#define HWIO_EE_n_EV_CH_k_CNTXT_0_ADDR(n,k) (GSI_REG_BASE + 0x0001c000 + 0x12000 * (n) + 0x80 * (k)) +#define HWIO_EE_n_EV_CH_k_CNTXT_0_PHYS(n,k) (GSI_REG_BASE_PHYS + 0x0001c000 + 0x12000 * (n) + 0x80 * (k)) +#define HWIO_EE_n_EV_CH_k_CNTXT_0_OFFS(n,k) (GSI_REG_BASE_OFFS + 0x0001c000 + 0x12000 * (n) + 0x80 * (k)) +#define HWIO_EE_n_EV_CH_k_CNTXT_0_RMSK 0xffffffff +#define HWIO_EE_n_EV_CH_k_CNTXT_0_MAXn 2 +#define HWIO_EE_n_EV_CH_k_CNTXT_0_MAXk 26 +#define HWIO_EE_n_EV_CH_k_CNTXT_0_ATTR 0x3 +#define HWIO_EE_n_EV_CH_k_CNTXT_0_INI2(n,k) \ + in_dword_masked(HWIO_EE_n_EV_CH_k_CNTXT_0_ADDR(n,k), HWIO_EE_n_EV_CH_k_CNTXT_0_RMSK) +#define HWIO_EE_n_EV_CH_k_CNTXT_0_INMI2(n,k,mask) \ + in_dword_masked(HWIO_EE_n_EV_CH_k_CNTXT_0_ADDR(n,k), mask) +#define HWIO_EE_n_EV_CH_k_CNTXT_0_OUTI2(n,k,val) \ + out_dword(HWIO_EE_n_EV_CH_k_CNTXT_0_ADDR(n,k),val) +#define HWIO_EE_n_EV_CH_k_CNTXT_0_OUTMI2(n,k,mask,val) \ + out_dword_masked_ns(HWIO_EE_n_EV_CH_k_CNTXT_0_ADDR(n,k),mask,val,HWIO_EE_n_EV_CH_k_CNTXT_0_INI2(n,k)) +#define HWIO_EE_n_EV_CH_k_CNTXT_0_ELEMENT_SIZE_BMSK 0xff000000 +#define HWIO_EE_n_EV_CH_k_CNTXT_0_ELEMENT_SIZE_SHFT 0x18 +#define HWIO_EE_n_EV_CH_k_CNTXT_0_CHSTATE_BMSK 0xf00000 +#define HWIO_EE_n_EV_CH_k_CNTXT_0_CHSTATE_SHFT 0x14 +#define HWIO_EE_n_EV_CH_k_CNTXT_0_CHSTATE_NOT_ALLOCATED_FVAL 0x0 +#define HWIO_EE_n_EV_CH_k_CNTXT_0_CHSTATE_ALLOCATED_FVAL 0x1 +#define HWIO_EE_n_EV_CH_k_CNTXT_0_EE_BMSK 0xf0000 +#define HWIO_EE_n_EV_CH_k_CNTXT_0_EE_SHFT 0x10 +#define HWIO_EE_n_EV_CH_k_CNTXT_0_EVCHID_BMSK 0xff00 +#define HWIO_EE_n_EV_CH_k_CNTXT_0_EVCHID_SHFT 0x8 +#define HWIO_EE_n_EV_CH_k_CNTXT_0_INTYPE_BMSK 0x80 +#define HWIO_EE_n_EV_CH_k_CNTXT_0_INTYPE_SHFT 0x7 +#define HWIO_EE_n_EV_CH_k_CNTXT_0_INTYPE_MSI_FVAL 0x0 +#define HWIO_EE_n_EV_CH_k_CNTXT_0_INTYPE_IRQ_FVAL 0x1 +#define HWIO_EE_n_EV_CH_k_CNTXT_0_CHTYPE_BMSK 0x7f +#define HWIO_EE_n_EV_CH_k_CNTXT_0_CHTYPE_SHFT 0x0 +#define HWIO_EE_n_EV_CH_k_CNTXT_0_CHTYPE_MHI_EV_FVAL 0x0 +#define HWIO_EE_n_EV_CH_k_CNTXT_0_CHTYPE_XHCI_EV_FVAL 0x1 +#define HWIO_EE_n_EV_CH_k_CNTXT_0_CHTYPE_GPI_EV_FVAL 0x2 +#define HWIO_EE_n_EV_CH_k_CNTXT_0_CHTYPE_XDCI_FVAL 0x3 + +#define HWIO_EE_n_EV_CH_k_CNTXT_1_ADDR(n,k) (GSI_REG_BASE + 0x0001c004 + 0x12000 * (n) + 0x80 * (k)) +#define HWIO_EE_n_EV_CH_k_CNTXT_1_PHYS(n,k) (GSI_REG_BASE_PHYS + 0x0001c004 + 0x12000 * (n) + 0x80 * (k)) +#define HWIO_EE_n_EV_CH_k_CNTXT_1_OFFS(n,k) (GSI_REG_BASE_OFFS + 0x0001c004 + 0x12000 * (n) + 0x80 * (k)) +#define HWIO_EE_n_EV_CH_k_CNTXT_1_RMSK 0xffffff +#define HWIO_EE_n_EV_CH_k_CNTXT_1_MAXn 2 +#define HWIO_EE_n_EV_CH_k_CNTXT_1_MAXk 26 +#define HWIO_EE_n_EV_CH_k_CNTXT_1_ATTR 0x3 +#define HWIO_EE_n_EV_CH_k_CNTXT_1_INI2(n,k) \ + in_dword_masked(HWIO_EE_n_EV_CH_k_CNTXT_1_ADDR(n,k), HWIO_EE_n_EV_CH_k_CNTXT_1_RMSK) +#define HWIO_EE_n_EV_CH_k_CNTXT_1_INMI2(n,k,mask) \ + in_dword_masked(HWIO_EE_n_EV_CH_k_CNTXT_1_ADDR(n,k), mask) +#define HWIO_EE_n_EV_CH_k_CNTXT_1_OUTI2(n,k,val) \ + out_dword(HWIO_EE_n_EV_CH_k_CNTXT_1_ADDR(n,k),val) +#define HWIO_EE_n_EV_CH_k_CNTXT_1_OUTMI2(n,k,mask,val) \ + out_dword_masked_ns(HWIO_EE_n_EV_CH_k_CNTXT_1_ADDR(n,k),mask,val,HWIO_EE_n_EV_CH_k_CNTXT_1_INI2(n,k)) +#define HWIO_EE_n_EV_CH_k_CNTXT_1_R_LENGTH_BMSK 0xffffff +#define HWIO_EE_n_EV_CH_k_CNTXT_1_R_LENGTH_SHFT 0x0 + +#define HWIO_EE_n_EV_CH_k_CNTXT_2_ADDR(n,k) (GSI_REG_BASE + 0x0001c008 + 0x12000 * (n) + 0x80 * (k)) +#define HWIO_EE_n_EV_CH_k_CNTXT_2_PHYS(n,k) (GSI_REG_BASE_PHYS + 0x0001c008 + 0x12000 * (n) + 0x80 * (k)) +#define HWIO_EE_n_EV_CH_k_CNTXT_2_OFFS(n,k) (GSI_REG_BASE_OFFS + 0x0001c008 + 0x12000 * (n) + 0x80 * (k)) +#define HWIO_EE_n_EV_CH_k_CNTXT_2_RMSK 0xffffffff +#define HWIO_EE_n_EV_CH_k_CNTXT_2_MAXn 2 +#define HWIO_EE_n_EV_CH_k_CNTXT_2_MAXk 26 +#define HWIO_EE_n_EV_CH_k_CNTXT_2_ATTR 0x3 +#define HWIO_EE_n_EV_CH_k_CNTXT_2_INI2(n,k) \ + in_dword_masked(HWIO_EE_n_EV_CH_k_CNTXT_2_ADDR(n,k), HWIO_EE_n_EV_CH_k_CNTXT_2_RMSK) +#define HWIO_EE_n_EV_CH_k_CNTXT_2_INMI2(n,k,mask) \ + in_dword_masked(HWIO_EE_n_EV_CH_k_CNTXT_2_ADDR(n,k), mask) +#define HWIO_EE_n_EV_CH_k_CNTXT_2_OUTI2(n,k,val) \ + out_dword(HWIO_EE_n_EV_CH_k_CNTXT_2_ADDR(n,k),val) +#define HWIO_EE_n_EV_CH_k_CNTXT_2_OUTMI2(n,k,mask,val) \ + out_dword_masked_ns(HWIO_EE_n_EV_CH_k_CNTXT_2_ADDR(n,k),mask,val,HWIO_EE_n_EV_CH_k_CNTXT_2_INI2(n,k)) +#define HWIO_EE_n_EV_CH_k_CNTXT_2_R_BASE_ADDR_LSBS_BMSK 0xffffffff +#define HWIO_EE_n_EV_CH_k_CNTXT_2_R_BASE_ADDR_LSBS_SHFT 0x0 + +#define HWIO_EE_n_EV_CH_k_CNTXT_3_ADDR(n,k) (GSI_REG_BASE + 0x0001c00c + 0x12000 * (n) + 0x80 * (k)) +#define HWIO_EE_n_EV_CH_k_CNTXT_3_PHYS(n,k) (GSI_REG_BASE_PHYS + 0x0001c00c + 0x12000 * (n) + 0x80 * (k)) +#define HWIO_EE_n_EV_CH_k_CNTXT_3_OFFS(n,k) (GSI_REG_BASE_OFFS + 0x0001c00c + 0x12000 * (n) + 0x80 * (k)) +#define HWIO_EE_n_EV_CH_k_CNTXT_3_RMSK 0xffffffff +#define HWIO_EE_n_EV_CH_k_CNTXT_3_MAXn 2 +#define HWIO_EE_n_EV_CH_k_CNTXT_3_MAXk 26 +#define HWIO_EE_n_EV_CH_k_CNTXT_3_ATTR 0x3 +#define HWIO_EE_n_EV_CH_k_CNTXT_3_INI2(n,k) \ + in_dword_masked(HWIO_EE_n_EV_CH_k_CNTXT_3_ADDR(n,k), HWIO_EE_n_EV_CH_k_CNTXT_3_RMSK) +#define HWIO_EE_n_EV_CH_k_CNTXT_3_INMI2(n,k,mask) \ + in_dword_masked(HWIO_EE_n_EV_CH_k_CNTXT_3_ADDR(n,k), mask) +#define HWIO_EE_n_EV_CH_k_CNTXT_3_OUTI2(n,k,val) \ + out_dword(HWIO_EE_n_EV_CH_k_CNTXT_3_ADDR(n,k),val) +#define HWIO_EE_n_EV_CH_k_CNTXT_3_OUTMI2(n,k,mask,val) \ + out_dword_masked_ns(HWIO_EE_n_EV_CH_k_CNTXT_3_ADDR(n,k),mask,val,HWIO_EE_n_EV_CH_k_CNTXT_3_INI2(n,k)) +#define HWIO_EE_n_EV_CH_k_CNTXT_3_R_BASE_ADDR_MSBS_BMSK 0xffffffff +#define HWIO_EE_n_EV_CH_k_CNTXT_3_R_BASE_ADDR_MSBS_SHFT 0x0 + +#define HWIO_EE_n_EV_CH_k_CNTXT_4_ADDR(n,k) (GSI_REG_BASE + 0x0001c010 + 0x12000 * (n) + 0x80 * (k)) +#define HWIO_EE_n_EV_CH_k_CNTXT_4_PHYS(n,k) (GSI_REG_BASE_PHYS + 0x0001c010 + 0x12000 * (n) + 0x80 * (k)) +#define HWIO_EE_n_EV_CH_k_CNTXT_4_OFFS(n,k) (GSI_REG_BASE_OFFS + 0x0001c010 + 0x12000 * (n) + 0x80 * (k)) +#define HWIO_EE_n_EV_CH_k_CNTXT_4_RMSK 0xffffffff +#define HWIO_EE_n_EV_CH_k_CNTXT_4_MAXn 2 +#define HWIO_EE_n_EV_CH_k_CNTXT_4_MAXk 26 +#define HWIO_EE_n_EV_CH_k_CNTXT_4_ATTR 0x3 +#define HWIO_EE_n_EV_CH_k_CNTXT_4_INI2(n,k) \ + in_dword_masked(HWIO_EE_n_EV_CH_k_CNTXT_4_ADDR(n,k), HWIO_EE_n_EV_CH_k_CNTXT_4_RMSK) +#define HWIO_EE_n_EV_CH_k_CNTXT_4_INMI2(n,k,mask) \ + in_dword_masked(HWIO_EE_n_EV_CH_k_CNTXT_4_ADDR(n,k), mask) +#define HWIO_EE_n_EV_CH_k_CNTXT_4_OUTI2(n,k,val) \ + out_dword(HWIO_EE_n_EV_CH_k_CNTXT_4_ADDR(n,k),val) +#define HWIO_EE_n_EV_CH_k_CNTXT_4_OUTMI2(n,k,mask,val) \ + out_dword_masked_ns(HWIO_EE_n_EV_CH_k_CNTXT_4_ADDR(n,k),mask,val,HWIO_EE_n_EV_CH_k_CNTXT_4_INI2(n,k)) +#define HWIO_EE_n_EV_CH_k_CNTXT_4_READ_PTR_LSB_BMSK 0xffffffff +#define HWIO_EE_n_EV_CH_k_CNTXT_4_READ_PTR_LSB_SHFT 0x0 + +#define HWIO_EE_n_EV_CH_k_CNTXT_5_ADDR(n,k) (GSI_REG_BASE + 0x0001c014 + 0x12000 * (n) + 0x80 * (k)) +#define HWIO_EE_n_EV_CH_k_CNTXT_5_PHYS(n,k) (GSI_REG_BASE_PHYS + 0x0001c014 + 0x12000 * (n) + 0x80 * (k)) +#define HWIO_EE_n_EV_CH_k_CNTXT_5_OFFS(n,k) (GSI_REG_BASE_OFFS + 0x0001c014 + 0x12000 * (n) + 0x80 * (k)) +#define HWIO_EE_n_EV_CH_k_CNTXT_5_RMSK 0xffffffff +#define HWIO_EE_n_EV_CH_k_CNTXT_5_MAXn 2 +#define HWIO_EE_n_EV_CH_k_CNTXT_5_MAXk 26 +#define HWIO_EE_n_EV_CH_k_CNTXT_5_ATTR 0x1 +#define HWIO_EE_n_EV_CH_k_CNTXT_5_INI2(n,k) \ + in_dword_masked(HWIO_EE_n_EV_CH_k_CNTXT_5_ADDR(n,k), HWIO_EE_n_EV_CH_k_CNTXT_5_RMSK) +#define HWIO_EE_n_EV_CH_k_CNTXT_5_INMI2(n,k,mask) \ + in_dword_masked(HWIO_EE_n_EV_CH_k_CNTXT_5_ADDR(n,k), mask) +#define HWIO_EE_n_EV_CH_k_CNTXT_5_READ_PTR_MSB_BMSK 0xffffffff +#define HWIO_EE_n_EV_CH_k_CNTXT_5_READ_PTR_MSB_SHFT 0x0 + +#define HWIO_EE_n_EV_CH_k_CNTXT_6_ADDR(n,k) (GSI_REG_BASE + 0x0001c018 + 0x12000 * (n) + 0x80 * (k)) +#define HWIO_EE_n_EV_CH_k_CNTXT_6_PHYS(n,k) (GSI_REG_BASE_PHYS + 0x0001c018 + 0x12000 * (n) + 0x80 * (k)) +#define HWIO_EE_n_EV_CH_k_CNTXT_6_OFFS(n,k) (GSI_REG_BASE_OFFS + 0x0001c018 + 0x12000 * (n) + 0x80 * (k)) +#define HWIO_EE_n_EV_CH_k_CNTXT_6_RMSK 0xffffffff +#define HWIO_EE_n_EV_CH_k_CNTXT_6_MAXn 2 +#define HWIO_EE_n_EV_CH_k_CNTXT_6_MAXk 26 +#define HWIO_EE_n_EV_CH_k_CNTXT_6_ATTR 0x1 +#define HWIO_EE_n_EV_CH_k_CNTXT_6_INI2(n,k) \ + in_dword_masked(HWIO_EE_n_EV_CH_k_CNTXT_6_ADDR(n,k), HWIO_EE_n_EV_CH_k_CNTXT_6_RMSK) +#define HWIO_EE_n_EV_CH_k_CNTXT_6_INMI2(n,k,mask) \ + in_dword_masked(HWIO_EE_n_EV_CH_k_CNTXT_6_ADDR(n,k), mask) +#define HWIO_EE_n_EV_CH_k_CNTXT_6_WRITE_PTR_LSB_BMSK 0xffffffff +#define HWIO_EE_n_EV_CH_k_CNTXT_6_WRITE_PTR_LSB_SHFT 0x0 + +#define HWIO_EE_n_EV_CH_k_CNTXT_7_ADDR(n,k) (GSI_REG_BASE + 0x0001c01c + 0x12000 * (n) + 0x80 * (k)) +#define HWIO_EE_n_EV_CH_k_CNTXT_7_PHYS(n,k) (GSI_REG_BASE_PHYS + 0x0001c01c + 0x12000 * (n) + 0x80 * (k)) +#define HWIO_EE_n_EV_CH_k_CNTXT_7_OFFS(n,k) (GSI_REG_BASE_OFFS + 0x0001c01c + 0x12000 * (n) + 0x80 * (k)) +#define HWIO_EE_n_EV_CH_k_CNTXT_7_RMSK 0xffffffff +#define HWIO_EE_n_EV_CH_k_CNTXT_7_MAXn 2 +#define HWIO_EE_n_EV_CH_k_CNTXT_7_MAXk 26 +#define HWIO_EE_n_EV_CH_k_CNTXT_7_ATTR 0x1 +#define HWIO_EE_n_EV_CH_k_CNTXT_7_INI2(n,k) \ + in_dword_masked(HWIO_EE_n_EV_CH_k_CNTXT_7_ADDR(n,k), HWIO_EE_n_EV_CH_k_CNTXT_7_RMSK) +#define HWIO_EE_n_EV_CH_k_CNTXT_7_INMI2(n,k,mask) \ + in_dword_masked(HWIO_EE_n_EV_CH_k_CNTXT_7_ADDR(n,k), mask) +#define HWIO_EE_n_EV_CH_k_CNTXT_7_WRITE_PTR_MSB_BMSK 0xffffffff +#define HWIO_EE_n_EV_CH_k_CNTXT_7_WRITE_PTR_MSB_SHFT 0x0 + +#define HWIO_EE_n_EV_CH_k_CNTXT_8_ADDR(n,k) (GSI_REG_BASE + 0x0001c020 + 0x12000 * (n) + 0x80 * (k)) +#define HWIO_EE_n_EV_CH_k_CNTXT_8_PHYS(n,k) (GSI_REG_BASE_PHYS + 0x0001c020 + 0x12000 * (n) + 0x80 * (k)) +#define HWIO_EE_n_EV_CH_k_CNTXT_8_OFFS(n,k) (GSI_REG_BASE_OFFS + 0x0001c020 + 0x12000 * (n) + 0x80 * (k)) +#define HWIO_EE_n_EV_CH_k_CNTXT_8_RMSK 0xffffffff +#define HWIO_EE_n_EV_CH_k_CNTXT_8_MAXn 2 +#define HWIO_EE_n_EV_CH_k_CNTXT_8_MAXk 26 +#define HWIO_EE_n_EV_CH_k_CNTXT_8_ATTR 0x3 +#define HWIO_EE_n_EV_CH_k_CNTXT_8_INI2(n,k) \ + in_dword_masked(HWIO_EE_n_EV_CH_k_CNTXT_8_ADDR(n,k), HWIO_EE_n_EV_CH_k_CNTXT_8_RMSK) +#define HWIO_EE_n_EV_CH_k_CNTXT_8_INMI2(n,k,mask) \ + in_dword_masked(HWIO_EE_n_EV_CH_k_CNTXT_8_ADDR(n,k), mask) +#define HWIO_EE_n_EV_CH_k_CNTXT_8_OUTI2(n,k,val) \ + out_dword(HWIO_EE_n_EV_CH_k_CNTXT_8_ADDR(n,k),val) +#define HWIO_EE_n_EV_CH_k_CNTXT_8_OUTMI2(n,k,mask,val) \ + out_dword_masked_ns(HWIO_EE_n_EV_CH_k_CNTXT_8_ADDR(n,k),mask,val,HWIO_EE_n_EV_CH_k_CNTXT_8_INI2(n,k)) +#define HWIO_EE_n_EV_CH_k_CNTXT_8_INT_MOD_CNT_BMSK 0xff000000 +#define HWIO_EE_n_EV_CH_k_CNTXT_8_INT_MOD_CNT_SHFT 0x18 +#define HWIO_EE_n_EV_CH_k_CNTXT_8_INT_MODC_BMSK 0xff0000 +#define HWIO_EE_n_EV_CH_k_CNTXT_8_INT_MODC_SHFT 0x10 +#define HWIO_EE_n_EV_CH_k_CNTXT_8_INT_MODT_BMSK 0xffff +#define HWIO_EE_n_EV_CH_k_CNTXT_8_INT_MODT_SHFT 0x0 + +#define HWIO_EE_n_EV_CH_k_CNTXT_9_ADDR(n,k) (GSI_REG_BASE + 0x0001c024 + 0x12000 * (n) + 0x80 * (k)) +#define HWIO_EE_n_EV_CH_k_CNTXT_9_PHYS(n,k) (GSI_REG_BASE_PHYS + 0x0001c024 + 0x12000 * (n) + 0x80 * (k)) +#define HWIO_EE_n_EV_CH_k_CNTXT_9_OFFS(n,k) (GSI_REG_BASE_OFFS + 0x0001c024 + 0x12000 * (n) + 0x80 * (k)) +#define HWIO_EE_n_EV_CH_k_CNTXT_9_RMSK 0xffffffff +#define HWIO_EE_n_EV_CH_k_CNTXT_9_MAXn 2 +#define HWIO_EE_n_EV_CH_k_CNTXT_9_MAXk 26 +#define HWIO_EE_n_EV_CH_k_CNTXT_9_ATTR 0x3 +#define HWIO_EE_n_EV_CH_k_CNTXT_9_INI2(n,k) \ + in_dword_masked(HWIO_EE_n_EV_CH_k_CNTXT_9_ADDR(n,k), HWIO_EE_n_EV_CH_k_CNTXT_9_RMSK) +#define HWIO_EE_n_EV_CH_k_CNTXT_9_INMI2(n,k,mask) \ + in_dword_masked(HWIO_EE_n_EV_CH_k_CNTXT_9_ADDR(n,k), mask) +#define HWIO_EE_n_EV_CH_k_CNTXT_9_OUTI2(n,k,val) \ + out_dword(HWIO_EE_n_EV_CH_k_CNTXT_9_ADDR(n,k),val) +#define HWIO_EE_n_EV_CH_k_CNTXT_9_OUTMI2(n,k,mask,val) \ + out_dword_masked_ns(HWIO_EE_n_EV_CH_k_CNTXT_9_ADDR(n,k),mask,val,HWIO_EE_n_EV_CH_k_CNTXT_9_INI2(n,k)) +#define HWIO_EE_n_EV_CH_k_CNTXT_9_INTVEC_BMSK 0xffffffff +#define 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out_dword_masked_ns(HWIO_EE_n_EV_CH_k_CNTXT_10_ADDR(n,k),mask,val,HWIO_EE_n_EV_CH_k_CNTXT_10_INI2(n,k)) +#define HWIO_EE_n_EV_CH_k_CNTXT_10_MSI_ADDR_LSB_BMSK 0xffffffff +#define HWIO_EE_n_EV_CH_k_CNTXT_10_MSI_ADDR_LSB_SHFT 0x0 + +#define HWIO_EE_n_EV_CH_k_CNTXT_11_ADDR(n,k) (GSI_REG_BASE + 0x0001c02c + 0x12000 * (n) + 0x80 * (k)) +#define HWIO_EE_n_EV_CH_k_CNTXT_11_PHYS(n,k) (GSI_REG_BASE_PHYS + 0x0001c02c + 0x12000 * (n) + 0x80 * (k)) +#define HWIO_EE_n_EV_CH_k_CNTXT_11_OFFS(n,k) (GSI_REG_BASE_OFFS + 0x0001c02c + 0x12000 * (n) + 0x80 * (k)) +#define HWIO_EE_n_EV_CH_k_CNTXT_11_RMSK 0xffffffff +#define HWIO_EE_n_EV_CH_k_CNTXT_11_MAXn 2 +#define HWIO_EE_n_EV_CH_k_CNTXT_11_MAXk 26 +#define HWIO_EE_n_EV_CH_k_CNTXT_11_ATTR 0x3 +#define HWIO_EE_n_EV_CH_k_CNTXT_11_INI2(n,k) \ + in_dword_masked(HWIO_EE_n_EV_CH_k_CNTXT_11_ADDR(n,k), HWIO_EE_n_EV_CH_k_CNTXT_11_RMSK) +#define HWIO_EE_n_EV_CH_k_CNTXT_11_INMI2(n,k,mask) \ + in_dword_masked(HWIO_EE_n_EV_CH_k_CNTXT_11_ADDR(n,k), mask) +#define HWIO_EE_n_EV_CH_k_CNTXT_11_OUTI2(n,k,val) \ + out_dword(HWIO_EE_n_EV_CH_k_CNTXT_11_ADDR(n,k),val) +#define HWIO_EE_n_EV_CH_k_CNTXT_11_OUTMI2(n,k,mask,val) \ + out_dword_masked_ns(HWIO_EE_n_EV_CH_k_CNTXT_11_ADDR(n,k),mask,val,HWIO_EE_n_EV_CH_k_CNTXT_11_INI2(n,k)) +#define HWIO_EE_n_EV_CH_k_CNTXT_11_MSI_ADDR_MSB_BMSK 0xffffffff +#define HWIO_EE_n_EV_CH_k_CNTXT_11_MSI_ADDR_MSB_SHFT 0x0 + +#define HWIO_EE_n_EV_CH_k_CNTXT_12_ADDR(n,k) (GSI_REG_BASE + 0x0001c030 + 0x12000 * (n) + 0x80 * (k)) +#define HWIO_EE_n_EV_CH_k_CNTXT_12_PHYS(n,k) (GSI_REG_BASE_PHYS + 0x0001c030 + 0x12000 * (n) + 0x80 * (k)) +#define HWIO_EE_n_EV_CH_k_CNTXT_12_OFFS(n,k) (GSI_REG_BASE_OFFS + 0x0001c030 + 0x12000 * (n) + 0x80 * (k)) +#define HWIO_EE_n_EV_CH_k_CNTXT_12_RMSK 0xffffffff +#define HWIO_EE_n_EV_CH_k_CNTXT_12_MAXn 2 +#define HWIO_EE_n_EV_CH_k_CNTXT_12_MAXk 26 +#define HWIO_EE_n_EV_CH_k_CNTXT_12_ATTR 0x3 +#define HWIO_EE_n_EV_CH_k_CNTXT_12_INI2(n,k) \ + in_dword_masked(HWIO_EE_n_EV_CH_k_CNTXT_12_ADDR(n,k), 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HWIO_EE_n_EV_CH_k_CNTXT_13_MAXk 26 +#define HWIO_EE_n_EV_CH_k_CNTXT_13_ATTR 0x3 +#define HWIO_EE_n_EV_CH_k_CNTXT_13_INI2(n,k) \ + in_dword_masked(HWIO_EE_n_EV_CH_k_CNTXT_13_ADDR(n,k), HWIO_EE_n_EV_CH_k_CNTXT_13_RMSK) +#define HWIO_EE_n_EV_CH_k_CNTXT_13_INMI2(n,k,mask) \ + in_dword_masked(HWIO_EE_n_EV_CH_k_CNTXT_13_ADDR(n,k), mask) +#define HWIO_EE_n_EV_CH_k_CNTXT_13_OUTI2(n,k,val) \ + out_dword(HWIO_EE_n_EV_CH_k_CNTXT_13_ADDR(n,k),val) +#define HWIO_EE_n_EV_CH_k_CNTXT_13_OUTMI2(n,k,mask,val) \ + out_dword_masked_ns(HWIO_EE_n_EV_CH_k_CNTXT_13_ADDR(n,k),mask,val,HWIO_EE_n_EV_CH_k_CNTXT_13_INI2(n,k)) +#define HWIO_EE_n_EV_CH_k_CNTXT_13_RP_UPDATE_ADDR_MSB_BMSK 0xffffffff +#define HWIO_EE_n_EV_CH_k_CNTXT_13_RP_UPDATE_ADDR_MSB_SHFT 0x0 + +#define HWIO_EE_n_EV_CH_k_ELEM_SIZE_SHIFT_ADDR(n,k) (GSI_REG_BASE + 0x0001c038 + 0x12000 * (n) + 0x80 * (k)) +#define HWIO_EE_n_EV_CH_k_ELEM_SIZE_SHIFT_PHYS(n,k) (GSI_REG_BASE_PHYS + 0x0001c038 + 0x12000 * (n) + 0x80 * (k)) +#define HWIO_EE_n_EV_CH_k_ELEM_SIZE_SHIFT_OFFS(n,k) (GSI_REG_BASE_OFFS + 0x0001c038 + 0x12000 * (n) + 0x80 * (k)) +#define HWIO_EE_n_EV_CH_k_ELEM_SIZE_SHIFT_RMSK 0xf +#define HWIO_EE_n_EV_CH_k_ELEM_SIZE_SHIFT_MAXn 2 +#define HWIO_EE_n_EV_CH_k_ELEM_SIZE_SHIFT_MAXk 26 +#define HWIO_EE_n_EV_CH_k_ELEM_SIZE_SHIFT_ATTR 0x1 +#define HWIO_EE_n_EV_CH_k_ELEM_SIZE_SHIFT_INI2(n,k) \ + in_dword_masked(HWIO_EE_n_EV_CH_k_ELEM_SIZE_SHIFT_ADDR(n,k), HWIO_EE_n_EV_CH_k_ELEM_SIZE_SHIFT_RMSK) +#define HWIO_EE_n_EV_CH_k_ELEM_SIZE_SHIFT_INMI2(n,k,mask) \ + in_dword_masked(HWIO_EE_n_EV_CH_k_ELEM_SIZE_SHIFT_ADDR(n,k), mask) +#define HWIO_EE_n_EV_CH_k_ELEM_SIZE_SHIFT_ELEM_SIZE_SHIFT_BMSK 0xf +#define HWIO_EE_n_EV_CH_k_ELEM_SIZE_SHIFT_ELEM_SIZE_SHIFT_SHFT 0x0 +#define HWIO_EE_n_EV_CH_k_ELEM_SIZE_SHIFT_ELEM_SIZE_SHIFT_TWO_FVAL 0x0 +#define HWIO_EE_n_EV_CH_k_ELEM_SIZE_SHIFT_ELEM_SIZE_SHIFT_THREE_FVAL 0x1 +#define HWIO_EE_n_EV_CH_k_ELEM_SIZE_SHIFT_ELEM_SIZE_SHIFT_FOUR_FVAL 0x2 +#define HWIO_EE_n_EV_CH_k_ELEM_SIZE_SHIFT_ELEM_SIZE_SHIFT_FIVE_FVAL 0x3 +#define HWIO_EE_n_EV_CH_k_ELEM_SIZE_SHIFT_ELEM_SIZE_SHIFT_SIX_FVAL 0x4 + +#define HWIO_EE_n_EV_CH_k_SCRATCH_0_ADDR(n,k) (GSI_REG_BASE + 0x0001c048 + 0x12000 * (n) + 0x80 * (k)) +#define HWIO_EE_n_EV_CH_k_SCRATCH_0_PHYS(n,k) (GSI_REG_BASE_PHYS + 0x0001c048 + 0x12000 * (n) + 0x80 * (k)) +#define HWIO_EE_n_EV_CH_k_SCRATCH_0_OFFS(n,k) (GSI_REG_BASE_OFFS + 0x0001c048 + 0x12000 * (n) + 0x80 * (k)) +#define HWIO_EE_n_EV_CH_k_SCRATCH_0_RMSK 0xffffffff +#define HWIO_EE_n_EV_CH_k_SCRATCH_0_MAXn 2 +#define HWIO_EE_n_EV_CH_k_SCRATCH_0_MAXk 26 +#define HWIO_EE_n_EV_CH_k_SCRATCH_0_ATTR 0x3 +#define HWIO_EE_n_EV_CH_k_SCRATCH_0_INI2(n,k) \ + in_dword_masked(HWIO_EE_n_EV_CH_k_SCRATCH_0_ADDR(n,k), HWIO_EE_n_EV_CH_k_SCRATCH_0_RMSK) +#define HWIO_EE_n_EV_CH_k_SCRATCH_0_INMI2(n,k,mask) \ + in_dword_masked(HWIO_EE_n_EV_CH_k_SCRATCH_0_ADDR(n,k), mask) +#define HWIO_EE_n_EV_CH_k_SCRATCH_0_OUTI2(n,k,val) \ + out_dword(HWIO_EE_n_EV_CH_k_SCRATCH_0_ADDR(n,k),val) +#define HWIO_EE_n_EV_CH_k_SCRATCH_0_OUTMI2(n,k,mask,val) \ + out_dword_masked_ns(HWIO_EE_n_EV_CH_k_SCRATCH_0_ADDR(n,k),mask,val,HWIO_EE_n_EV_CH_k_SCRATCH_0_INI2(n,k)) +#define HWIO_EE_n_EV_CH_k_SCRATCH_0_SCRATCH_BMSK 0xffffffff +#define HWIO_EE_n_EV_CH_k_SCRATCH_0_SCRATCH_SHFT 0x0 + +#define HWIO_EE_n_EV_CH_k_SCRATCH_1_ADDR(n,k) (GSI_REG_BASE + 0x0001c04c + 0x12000 * (n) + 0x80 * (k)) +#define HWIO_EE_n_EV_CH_k_SCRATCH_1_PHYS(n,k) (GSI_REG_BASE_PHYS + 0x0001c04c + 0x12000 * (n) + 0x80 * (k)) +#define HWIO_EE_n_EV_CH_k_SCRATCH_1_OFFS(n,k) (GSI_REG_BASE_OFFS + 0x0001c04c + 0x12000 * (n) + 0x80 * (k)) +#define HWIO_EE_n_EV_CH_k_SCRATCH_1_RMSK 0xffffffff +#define HWIO_EE_n_EV_CH_k_SCRATCH_1_MAXn 2 +#define HWIO_EE_n_EV_CH_k_SCRATCH_1_MAXk 26 +#define HWIO_EE_n_EV_CH_k_SCRATCH_1_ATTR 0x3 +#define HWIO_EE_n_EV_CH_k_SCRATCH_1_INI2(n,k) \ + in_dword_masked(HWIO_EE_n_EV_CH_k_SCRATCH_1_ADDR(n,k), HWIO_EE_n_EV_CH_k_SCRATCH_1_RMSK) +#define HWIO_EE_n_EV_CH_k_SCRATCH_1_INMI2(n,k,mask) \ + in_dword_masked(HWIO_EE_n_EV_CH_k_SCRATCH_1_ADDR(n,k), mask) +#define HWIO_EE_n_EV_CH_k_SCRATCH_1_OUTI2(n,k,val) \ + out_dword(HWIO_EE_n_EV_CH_k_SCRATCH_1_ADDR(n,k),val) +#define HWIO_EE_n_EV_CH_k_SCRATCH_1_OUTMI2(n,k,mask,val) \ + out_dword_masked_ns(HWIO_EE_n_EV_CH_k_SCRATCH_1_ADDR(n,k),mask,val,HWIO_EE_n_EV_CH_k_SCRATCH_1_INI2(n,k)) +#define HWIO_EE_n_EV_CH_k_SCRATCH_1_SCRATCH_BMSK 0xffffffff +#define HWIO_EE_n_EV_CH_k_SCRATCH_1_SCRATCH_SHFT 0x0 + +#define HWIO_EE_n_EV_CH_k_SCRATCH_2_ADDR(n,k) (GSI_REG_BASE + 0x0001c050 + 0x12000 * (n) + 0x80 * (k)) +#define HWIO_EE_n_EV_CH_k_SCRATCH_2_PHYS(n,k) (GSI_REG_BASE_PHYS + 0x0001c050 + 0x12000 * (n) + 0x80 * (k)) +#define HWIO_EE_n_EV_CH_k_SCRATCH_2_OFFS(n,k) (GSI_REG_BASE_OFFS + 0x0001c050 + 0x12000 * (n) + 0x80 * (k)) +#define HWIO_EE_n_EV_CH_k_SCRATCH_2_RMSK 0xffffffff +#define HWIO_EE_n_EV_CH_k_SCRATCH_2_MAXn 2 +#define HWIO_EE_n_EV_CH_k_SCRATCH_2_MAXk 26 +#define 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+ 0x8 * (k)) +#define HWIO_EE_n_GSI_CH_k_DOORBELL_0_RMSK 0xffffffff +#define HWIO_EE_n_GSI_CH_k_DOORBELL_0_MAXn 2 +#define HWIO_EE_n_GSI_CH_k_DOORBELL_0_MAXk 27 +#define HWIO_EE_n_GSI_CH_k_DOORBELL_0_ATTR 0x2 +#define HWIO_EE_n_GSI_CH_k_DOORBELL_0_OUTI2(n,k,val) \ + out_dword(HWIO_EE_n_GSI_CH_k_DOORBELL_0_ADDR(n,k),val) +#define HWIO_EE_n_GSI_CH_k_DOORBELL_0_WRITE_PTR_LSB_BMSK 0xffffffff +#define HWIO_EE_n_GSI_CH_k_DOORBELL_0_WRITE_PTR_LSB_SHFT 0x0 + +#define HWIO_EE_n_GSI_CH_k_DOORBELL_1_ADDR(n,k) (GSI_REG_BASE + 0x00024004 + 0x12000 * (n) + 0x8 * (k)) +#define HWIO_EE_n_GSI_CH_k_DOORBELL_1_PHYS(n,k) (GSI_REG_BASE_PHYS + 0x00024004 + 0x12000 * (n) + 0x8 * (k)) +#define HWIO_EE_n_GSI_CH_k_DOORBELL_1_OFFS(n,k) (GSI_REG_BASE_OFFS + 0x00024004 + 0x12000 * (n) + 0x8 * (k)) +#define HWIO_EE_n_GSI_CH_k_DOORBELL_1_RMSK 0xffffffff +#define HWIO_EE_n_GSI_CH_k_DOORBELL_1_MAXn 2 +#define HWIO_EE_n_GSI_CH_k_DOORBELL_1_MAXk 27 +#define HWIO_EE_n_GSI_CH_k_DOORBELL_1_ATTR 0x2 +#define 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HWIO_EE_n_CNTXT_TYPE_IRQ_MSK_GENERAL_SHFT 0x6 +#define HWIO_EE_n_CNTXT_TYPE_IRQ_MSK_INTER_EE_EV_CTRL_BMSK 0x20 +#define HWIO_EE_n_CNTXT_TYPE_IRQ_MSK_INTER_EE_EV_CTRL_SHFT 0x5 +#define HWIO_EE_n_CNTXT_TYPE_IRQ_MSK_INTER_EE_CH_CTRL_BMSK 0x10 +#define HWIO_EE_n_CNTXT_TYPE_IRQ_MSK_INTER_EE_CH_CTRL_SHFT 0x4 +#define HWIO_EE_n_CNTXT_TYPE_IRQ_MSK_IEOB_BMSK 0x8 +#define HWIO_EE_n_CNTXT_TYPE_IRQ_MSK_IEOB_SHFT 0x3 +#define HWIO_EE_n_CNTXT_TYPE_IRQ_MSK_GLOB_EE_BMSK 0x4 +#define HWIO_EE_n_CNTXT_TYPE_IRQ_MSK_GLOB_EE_SHFT 0x2 +#define HWIO_EE_n_CNTXT_TYPE_IRQ_MSK_EV_CTRL_BMSK 0x2 +#define HWIO_EE_n_CNTXT_TYPE_IRQ_MSK_EV_CTRL_SHFT 0x1 +#define HWIO_EE_n_CNTXT_TYPE_IRQ_MSK_CH_CTRL_BMSK 0x1 +#define HWIO_EE_n_CNTXT_TYPE_IRQ_MSK_CH_CTRL_SHFT 0x0 + +#define HWIO_EE_n_CNTXT_SRC_GSI_CH_IRQ_k_ADDR(n,k) (GSI_REG_BASE + 0x00025090 + 0x24 * (k) + 0x12000 * (n)) +#define HWIO_EE_n_CNTXT_SRC_GSI_CH_IRQ_k_PHYS(n,k) (GSI_REG_BASE_PHYS + 0x00025090 + 0x24 * (k) + 0x12000 * (n)) +#define HWIO_EE_n_CNTXT_SRC_GSI_CH_IRQ_k_OFFS(n,k) (GSI_REG_BASE_OFFS + 0x00025090 + 0x24 * (k) + 0x12000 * (n)) +#define HWIO_EE_n_CNTXT_SRC_GSI_CH_IRQ_k_RMSK 0xffffffff +#define HWIO_EE_n_CNTXT_SRC_GSI_CH_IRQ_k_MAXn 2 +#define HWIO_EE_n_CNTXT_SRC_GSI_CH_IRQ_k_MAXk 0 +#define HWIO_EE_n_CNTXT_SRC_GSI_CH_IRQ_k_ATTR 0x1 +#define HWIO_EE_n_CNTXT_SRC_GSI_CH_IRQ_k_INI2(n,k) \ + in_dword_masked(HWIO_EE_n_CNTXT_SRC_GSI_CH_IRQ_k_ADDR(n,k), HWIO_EE_n_CNTXT_SRC_GSI_CH_IRQ_k_RMSK) +#define HWIO_EE_n_CNTXT_SRC_GSI_CH_IRQ_k_INMI2(n,k,mask) \ + in_dword_masked(HWIO_EE_n_CNTXT_SRC_GSI_CH_IRQ_k_ADDR(n,k), mask) +#define HWIO_EE_n_CNTXT_SRC_GSI_CH_IRQ_k_GSI_CH_BIT_MAP_BMSK 0xffffffff +#define HWIO_EE_n_CNTXT_SRC_GSI_CH_IRQ_k_GSI_CH_BIT_MAP_SHFT 0x0 + +#define HWIO_EE_n_CNTXT_SRC_GSI_CH_IRQ_MSK_k_ADDR(n,k) (GSI_REG_BASE + 0x00025094 + 0x24 * (k) + 0x12000 * (n)) +#define HWIO_EE_n_CNTXT_SRC_GSI_CH_IRQ_MSK_k_PHYS(n,k) (GSI_REG_BASE_PHYS + 0x00025094 + 0x24 * (k) + 0x12000 * (n)) +#define HWIO_EE_n_CNTXT_SRC_GSI_CH_IRQ_MSK_k_OFFS(n,k) (GSI_REG_BASE_OFFS + 0x00025094 + 0x24 * (k) + 0x12000 * (n)) +#define HWIO_EE_n_CNTXT_SRC_GSI_CH_IRQ_MSK_k_RMSK 0xffffffff +#define HWIO_EE_n_CNTXT_SRC_GSI_CH_IRQ_MSK_k_MAXn 2 +#define HWIO_EE_n_CNTXT_SRC_GSI_CH_IRQ_MSK_k_MAXk 0 +#define HWIO_EE_n_CNTXT_SRC_GSI_CH_IRQ_MSK_k_ATTR 0x3 +#define HWIO_EE_n_CNTXT_SRC_GSI_CH_IRQ_MSK_k_INI2(n,k) \ + in_dword_masked(HWIO_EE_n_CNTXT_SRC_GSI_CH_IRQ_MSK_k_ADDR(n,k), HWIO_EE_n_CNTXT_SRC_GSI_CH_IRQ_MSK_k_RMSK) +#define HWIO_EE_n_CNTXT_SRC_GSI_CH_IRQ_MSK_k_INMI2(n,k,mask) \ + in_dword_masked(HWIO_EE_n_CNTXT_SRC_GSI_CH_IRQ_MSK_k_ADDR(n,k), mask) +#define HWIO_EE_n_CNTXT_SRC_GSI_CH_IRQ_MSK_k_OUTI2(n,k,val) \ + out_dword(HWIO_EE_n_CNTXT_SRC_GSI_CH_IRQ_MSK_k_ADDR(n,k),val) +#define HWIO_EE_n_CNTXT_SRC_GSI_CH_IRQ_MSK_k_OUTMI2(n,k,mask,val) \ + out_dword_masked_ns(HWIO_EE_n_CNTXT_SRC_GSI_CH_IRQ_MSK_k_ADDR(n,k),mask,val,HWIO_EE_n_CNTXT_SRC_GSI_CH_IRQ_MSK_k_INI2(n,k)) +#define HWIO_EE_n_CNTXT_SRC_GSI_CH_IRQ_MSK_k_GSI_CH_BIT_MAP_MSK_BMSK 0xffffffff +#define HWIO_EE_n_CNTXT_SRC_GSI_CH_IRQ_MSK_k_GSI_CH_BIT_MAP_MSK_SHFT 0x0 + +#define HWIO_EE_n_CNTXT_SRC_GSI_CH_IRQ_CLR_k_ADDR(n,k) (GSI_REG_BASE + 0x00025098 + 0x24 * (k) + 0x12000 * (n)) +#define HWIO_EE_n_CNTXT_SRC_GSI_CH_IRQ_CLR_k_PHYS(n,k) (GSI_REG_BASE_PHYS + 0x00025098 + 0x24 * (k) + 0x12000 * (n)) +#define HWIO_EE_n_CNTXT_SRC_GSI_CH_IRQ_CLR_k_OFFS(n,k) (GSI_REG_BASE_OFFS + 0x00025098 + 0x24 * (k) + 0x12000 * (n)) +#define HWIO_EE_n_CNTXT_SRC_GSI_CH_IRQ_CLR_k_RMSK 0xffffffff +#define HWIO_EE_n_CNTXT_SRC_GSI_CH_IRQ_CLR_k_MAXn 2 +#define HWIO_EE_n_CNTXT_SRC_GSI_CH_IRQ_CLR_k_MAXk 0 +#define HWIO_EE_n_CNTXT_SRC_GSI_CH_IRQ_CLR_k_ATTR 0x2 +#define HWIO_EE_n_CNTXT_SRC_GSI_CH_IRQ_CLR_k_OUTI2(n,k,val) \ + out_dword(HWIO_EE_n_CNTXT_SRC_GSI_CH_IRQ_CLR_k_ADDR(n,k),val) +#define HWIO_EE_n_CNTXT_SRC_GSI_CH_IRQ_CLR_k_GSI_CH_BIT_MAP_BMSK 0xffffffff +#define HWIO_EE_n_CNTXT_SRC_GSI_CH_IRQ_CLR_k_GSI_CH_BIT_MAP_SHFT 0x0 + +#define HWIO_EE_n_CNTXT_SRC_EV_CH_IRQ_k_ADDR(n,k) (GSI_REG_BASE + 0x0002509c + 0x24 * (k) + 0x12000 * (n)) +#define HWIO_EE_n_CNTXT_SRC_EV_CH_IRQ_k_PHYS(n,k) (GSI_REG_BASE_PHYS + 0x0002509c + 0x24 * (k) + 0x12000 * (n)) +#define HWIO_EE_n_CNTXT_SRC_EV_CH_IRQ_k_OFFS(n,k) (GSI_REG_BASE_OFFS + 0x0002509c + 0x24 * (k) + 0x12000 * (n)) +#define HWIO_EE_n_CNTXT_SRC_EV_CH_IRQ_k_RMSK 0xffffffff +#define HWIO_EE_n_CNTXT_SRC_EV_CH_IRQ_k_MAXn 2 +#define HWIO_EE_n_CNTXT_SRC_EV_CH_IRQ_k_MAXk 0 +#define HWIO_EE_n_CNTXT_SRC_EV_CH_IRQ_k_ATTR 0x1 +#define HWIO_EE_n_CNTXT_SRC_EV_CH_IRQ_k_INI2(n,k) \ + in_dword_masked(HWIO_EE_n_CNTXT_SRC_EV_CH_IRQ_k_ADDR(n,k), HWIO_EE_n_CNTXT_SRC_EV_CH_IRQ_k_RMSK) +#define HWIO_EE_n_CNTXT_SRC_EV_CH_IRQ_k_INMI2(n,k,mask) \ + in_dword_masked(HWIO_EE_n_CNTXT_SRC_EV_CH_IRQ_k_ADDR(n,k), mask) +#define HWIO_EE_n_CNTXT_SRC_EV_CH_IRQ_k_EV_CH_BIT_MAP_BMSK 0xffffffff +#define HWIO_EE_n_CNTXT_SRC_EV_CH_IRQ_k_EV_CH_BIT_MAP_SHFT 0x0 + +#define HWIO_EE_n_CNTXT_SRC_EV_CH_IRQ_MSK_k_ADDR(n,k) (GSI_REG_BASE + 0x000250a0 + 0x24 * (k) + 0x12000 * (n)) +#define HWIO_EE_n_CNTXT_SRC_EV_CH_IRQ_MSK_k_PHYS(n,k) (GSI_REG_BASE_PHYS + 0x000250a0 + 0x24 * (k) + 0x12000 * (n)) +#define HWIO_EE_n_CNTXT_SRC_EV_CH_IRQ_MSK_k_OFFS(n,k) (GSI_REG_BASE_OFFS + 0x000250a0 + 0x24 * (k) + 0x12000 * (n)) +#define HWIO_EE_n_CNTXT_SRC_EV_CH_IRQ_MSK_k_RMSK 0xffffffff +#define HWIO_EE_n_CNTXT_SRC_EV_CH_IRQ_MSK_k_MAXn 2 +#define HWIO_EE_n_CNTXT_SRC_EV_CH_IRQ_MSK_k_MAXk 0 +#define HWIO_EE_n_CNTXT_SRC_EV_CH_IRQ_MSK_k_ATTR 0x3 +#define HWIO_EE_n_CNTXT_SRC_EV_CH_IRQ_MSK_k_INI2(n,k) \ + in_dword_masked(HWIO_EE_n_CNTXT_SRC_EV_CH_IRQ_MSK_k_ADDR(n,k), HWIO_EE_n_CNTXT_SRC_EV_CH_IRQ_MSK_k_RMSK) +#define HWIO_EE_n_CNTXT_SRC_EV_CH_IRQ_MSK_k_INMI2(n,k,mask) \ + in_dword_masked(HWIO_EE_n_CNTXT_SRC_EV_CH_IRQ_MSK_k_ADDR(n,k), mask) +#define HWIO_EE_n_CNTXT_SRC_EV_CH_IRQ_MSK_k_OUTI2(n,k,val) \ + out_dword(HWIO_EE_n_CNTXT_SRC_EV_CH_IRQ_MSK_k_ADDR(n,k),val) +#define HWIO_EE_n_CNTXT_SRC_EV_CH_IRQ_MSK_k_OUTMI2(n,k,mask,val) \ + out_dword_masked_ns(HWIO_EE_n_CNTXT_SRC_EV_CH_IRQ_MSK_k_ADDR(n,k),mask,val,HWIO_EE_n_CNTXT_SRC_EV_CH_IRQ_MSK_k_INI2(n,k)) +#define HWIO_EE_n_CNTXT_SRC_EV_CH_IRQ_MSK_k_EV_CH_BIT_MAP_MSK_BMSK 0xffffffff +#define HWIO_EE_n_CNTXT_SRC_EV_CH_IRQ_MSK_k_EV_CH_BIT_MAP_MSK_SHFT 0x0 + +#define HWIO_EE_n_CNTXT_SRC_EV_CH_IRQ_CLR_k_ADDR(n,k) (GSI_REG_BASE + 0x000250a4 + 0x24 * (k) + 0x12000 * (n)) +#define HWIO_EE_n_CNTXT_SRC_EV_CH_IRQ_CLR_k_PHYS(n,k) (GSI_REG_BASE_PHYS + 0x000250a4 + 0x24 * (k) + 0x12000 * (n)) +#define HWIO_EE_n_CNTXT_SRC_EV_CH_IRQ_CLR_k_OFFS(n,k) (GSI_REG_BASE_OFFS + 0x000250a4 + 0x24 * (k) + 0x12000 * (n)) +#define HWIO_EE_n_CNTXT_SRC_EV_CH_IRQ_CLR_k_RMSK 0xffffffff +#define HWIO_EE_n_CNTXT_SRC_EV_CH_IRQ_CLR_k_MAXn 2 +#define HWIO_EE_n_CNTXT_SRC_EV_CH_IRQ_CLR_k_MAXk 0 +#define HWIO_EE_n_CNTXT_SRC_EV_CH_IRQ_CLR_k_ATTR 0x2 +#define HWIO_EE_n_CNTXT_SRC_EV_CH_IRQ_CLR_k_OUTI2(n,k,val) \ + out_dword(HWIO_EE_n_CNTXT_SRC_EV_CH_IRQ_CLR_k_ADDR(n,k),val) +#define HWIO_EE_n_CNTXT_SRC_EV_CH_IRQ_CLR_k_EV_CH_BIT_MAP_BMSK 0xffffffff +#define HWIO_EE_n_CNTXT_SRC_EV_CH_IRQ_CLR_k_EV_CH_BIT_MAP_SHFT 0x0 + +#define HWIO_EE_n_CNTXT_SRC_IEOB_IRQ_k_ADDR(n,k) (GSI_REG_BASE + 0x000250a8 + 0x24 * (k) + 0x12000 * (n)) +#define HWIO_EE_n_CNTXT_SRC_IEOB_IRQ_k_PHYS(n,k) (GSI_REG_BASE_PHYS + 0x000250a8 + 0x24 * (k) + 0x12000 * (n)) +#define HWIO_EE_n_CNTXT_SRC_IEOB_IRQ_k_OFFS(n,k) (GSI_REG_BASE_OFFS + 0x000250a8 + 0x24 * (k) + 0x12000 * (n)) +#define HWIO_EE_n_CNTXT_SRC_IEOB_IRQ_k_RMSK 0xffffffff +#define HWIO_EE_n_CNTXT_SRC_IEOB_IRQ_k_MAXn 2 +#define HWIO_EE_n_CNTXT_SRC_IEOB_IRQ_k_MAXk 0 +#define HWIO_EE_n_CNTXT_SRC_IEOB_IRQ_k_ATTR 0x1 +#define HWIO_EE_n_CNTXT_SRC_IEOB_IRQ_k_INI2(n,k) \ + in_dword_masked(HWIO_EE_n_CNTXT_SRC_IEOB_IRQ_k_ADDR(n,k), HWIO_EE_n_CNTXT_SRC_IEOB_IRQ_k_RMSK) +#define HWIO_EE_n_CNTXT_SRC_IEOB_IRQ_k_INMI2(n,k,mask) \ + in_dword_masked(HWIO_EE_n_CNTXT_SRC_IEOB_IRQ_k_ADDR(n,k), mask) +#define HWIO_EE_n_CNTXT_SRC_IEOB_IRQ_k_EV_CH_BIT_MAP_BMSK 0xffffffff +#define HWIO_EE_n_CNTXT_SRC_IEOB_IRQ_k_EV_CH_BIT_MAP_SHFT 0x0 + +#define HWIO_EE_n_CNTXT_SRC_IEOB_IRQ_MSK_k_ADDR(n,k) (GSI_REG_BASE + 0x000250ac + 0x24 * (k) + 0x12000 * (n)) +#define HWIO_EE_n_CNTXT_SRC_IEOB_IRQ_MSK_k_PHYS(n,k) (GSI_REG_BASE_PHYS + 0x000250ac + 0x24 * (k) + 0x12000 * (n)) +#define HWIO_EE_n_CNTXT_SRC_IEOB_IRQ_MSK_k_OFFS(n,k) (GSI_REG_BASE_OFFS + 0x000250ac + 0x24 * (k) + 0x12000 * (n)) +#define HWIO_EE_n_CNTXT_SRC_IEOB_IRQ_MSK_k_RMSK 0xffffffff +#define HWIO_EE_n_CNTXT_SRC_IEOB_IRQ_MSK_k_MAXn 2 +#define HWIO_EE_n_CNTXT_SRC_IEOB_IRQ_MSK_k_MAXk 0 +#define HWIO_EE_n_CNTXT_SRC_IEOB_IRQ_MSK_k_ATTR 0x3 +#define HWIO_EE_n_CNTXT_SRC_IEOB_IRQ_MSK_k_INI2(n,k) \ + in_dword_masked(HWIO_EE_n_CNTXT_SRC_IEOB_IRQ_MSK_k_ADDR(n,k), HWIO_EE_n_CNTXT_SRC_IEOB_IRQ_MSK_k_RMSK) +#define HWIO_EE_n_CNTXT_SRC_IEOB_IRQ_MSK_k_INMI2(n,k,mask) \ + in_dword_masked(HWIO_EE_n_CNTXT_SRC_IEOB_IRQ_MSK_k_ADDR(n,k), mask) +#define HWIO_EE_n_CNTXT_SRC_IEOB_IRQ_MSK_k_OUTI2(n,k,val) \ + out_dword(HWIO_EE_n_CNTXT_SRC_IEOB_IRQ_MSK_k_ADDR(n,k),val) +#define HWIO_EE_n_CNTXT_SRC_IEOB_IRQ_MSK_k_OUTMI2(n,k,mask,val) \ + out_dword_masked_ns(HWIO_EE_n_CNTXT_SRC_IEOB_IRQ_MSK_k_ADDR(n,k),mask,val,HWIO_EE_n_CNTXT_SRC_IEOB_IRQ_MSK_k_INI2(n,k)) +#define HWIO_EE_n_CNTXT_SRC_IEOB_IRQ_MSK_k_EV_CH_BIT_MAP_MSK_BMSK 0xffffffff +#define HWIO_EE_n_CNTXT_SRC_IEOB_IRQ_MSK_k_EV_CH_BIT_MAP_MSK_SHFT 0x0 + +#define HWIO_EE_n_CNTXT_SRC_IEOB_IRQ_CLR_k_ADDR(n,k) (GSI_REG_BASE + 0x000250b0 + 0x24 * (k) + 0x12000 * (n)) +#define HWIO_EE_n_CNTXT_SRC_IEOB_IRQ_CLR_k_PHYS(n,k) (GSI_REG_BASE_PHYS + 0x000250b0 + 0x24 * (k) + 0x12000 * (n)) +#define HWIO_EE_n_CNTXT_SRC_IEOB_IRQ_CLR_k_OFFS(n,k) (GSI_REG_BASE_OFFS + 0x000250b0 + 0x24 * (k) + 0x12000 * (n)) +#define HWIO_EE_n_CNTXT_SRC_IEOB_IRQ_CLR_k_RMSK 0xffffffff +#define HWIO_EE_n_CNTXT_SRC_IEOB_IRQ_CLR_k_MAXn 2 +#define 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in_dword_masked(HWIO_EE_n_CNTXT_GLOB_IRQ_STTS_ADDR(n), mask) +#define HWIO_EE_n_CNTXT_GLOB_IRQ_STTS_GP_INT3_BMSK 0x8 +#define HWIO_EE_n_CNTXT_GLOB_IRQ_STTS_GP_INT3_SHFT 0x3 +#define HWIO_EE_n_CNTXT_GLOB_IRQ_STTS_GP_INT2_BMSK 0x4 +#define HWIO_EE_n_CNTXT_GLOB_IRQ_STTS_GP_INT2_SHFT 0x2 +#define HWIO_EE_n_CNTXT_GLOB_IRQ_STTS_GP_INT1_BMSK 0x2 +#define HWIO_EE_n_CNTXT_GLOB_IRQ_STTS_GP_INT1_SHFT 0x1 +#define HWIO_EE_n_CNTXT_GLOB_IRQ_STTS_ERROR_INT_BMSK 0x1 +#define HWIO_EE_n_CNTXT_GLOB_IRQ_STTS_ERROR_INT_SHFT 0x0 + +#define HWIO_EE_n_CNTXT_GLOB_IRQ_EN_ADDR(n) (GSI_REG_BASE + 0x00025204 + 0x12000 * (n)) +#define HWIO_EE_n_CNTXT_GLOB_IRQ_EN_PHYS(n) (GSI_REG_BASE_PHYS + 0x00025204 + 0x12000 * (n)) +#define HWIO_EE_n_CNTXT_GLOB_IRQ_EN_OFFS(n) (GSI_REG_BASE_OFFS + 0x00025204 + 0x12000 * (n)) +#define HWIO_EE_n_CNTXT_GLOB_IRQ_EN_RMSK 0xf +#define HWIO_EE_n_CNTXT_GLOB_IRQ_EN_MAXn 2 +#define HWIO_EE_n_CNTXT_GLOB_IRQ_EN_ATTR 0x3 +#define HWIO_EE_n_CNTXT_GLOB_IRQ_EN_INI(n) \ + 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out_dword(HWIO_INTER_EE_n_ORIGINATOR_EE_ADDR(n),val) +#define HWIO_INTER_EE_n_ORIGINATOR_EE_OUTMI(n,mask,val) \ + out_dword_masked_ns(HWIO_INTER_EE_n_ORIGINATOR_EE_ADDR(n),mask,val,HWIO_INTER_EE_n_ORIGINATOR_EE_INI(n)) +#define HWIO_INTER_EE_n_ORIGINATOR_EE_EE_NUMBER_BMSK 0xf +#define HWIO_INTER_EE_n_ORIGINATOR_EE_EE_NUMBER_SHFT 0x0 + +#define HWIO_INTER_EE_n_GSI_CH_CMD_ADDR(n) (GSI_REG_BASE + 0x0000c008 + 0x1000 * (n)) +#define HWIO_INTER_EE_n_GSI_CH_CMD_PHYS(n) (GSI_REG_BASE_PHYS + 0x0000c008 + 0x1000 * (n)) +#define HWIO_INTER_EE_n_GSI_CH_CMD_OFFS(n) (GSI_REG_BASE_OFFS + 0x0000c008 + 0x1000 * (n)) +#define HWIO_INTER_EE_n_GSI_CH_CMD_RMSK 0xff0000ff +#define HWIO_INTER_EE_n_GSI_CH_CMD_MAXn 2 +#define HWIO_INTER_EE_n_GSI_CH_CMD_ATTR 0x2 +#define HWIO_INTER_EE_n_GSI_CH_CMD_OUTI(n,val) \ + out_dword(HWIO_INTER_EE_n_GSI_CH_CMD_ADDR(n),val) +#define HWIO_INTER_EE_n_GSI_CH_CMD_OPCODE_BMSK 0xff000000 +#define HWIO_INTER_EE_n_GSI_CH_CMD_OPCODE_SHFT 0x18 +#define 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in_dword_masked(HWIO_INTER_EE_n_SRC_GSI_CH_IRQ_k_ADDR(n,k), mask) +#define HWIO_INTER_EE_n_SRC_GSI_CH_IRQ_k_GSI_CH_BIT_MAP_BMSK 0xffffffff +#define HWIO_INTER_EE_n_SRC_GSI_CH_IRQ_k_GSI_CH_BIT_MAP_SHFT 0x0 + +#define HWIO_INTER_EE_n_SRC_GSI_CH_IRQ_MSK_k_ADDR(n,k) (GSI_REG_BASE + 0x0000c01c + 0x18 * (k) + 0x1000 * (n)) +#define HWIO_INTER_EE_n_SRC_GSI_CH_IRQ_MSK_k_PHYS(n,k) (GSI_REG_BASE_PHYS + 0x0000c01c + 0x18 * (k) + 0x1000 * (n)) +#define HWIO_INTER_EE_n_SRC_GSI_CH_IRQ_MSK_k_OFFS(n,k) (GSI_REG_BASE_OFFS + 0x0000c01c + 0x18 * (k) + 0x1000 * (n)) +#define HWIO_INTER_EE_n_SRC_GSI_CH_IRQ_MSK_k_RMSK 0xffffffff +#define HWIO_INTER_EE_n_SRC_GSI_CH_IRQ_MSK_k_MAXn 2 +#define HWIO_INTER_EE_n_SRC_GSI_CH_IRQ_MSK_k_MAXk 0 +#define HWIO_INTER_EE_n_SRC_GSI_CH_IRQ_MSK_k_ATTR 0x3 +#define HWIO_INTER_EE_n_SRC_GSI_CH_IRQ_MSK_k_INI2(n,k) \ + in_dword_masked(HWIO_INTER_EE_n_SRC_GSI_CH_IRQ_MSK_k_ADDR(n,k), HWIO_INTER_EE_n_SRC_GSI_CH_IRQ_MSK_k_RMSK) +#define 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0x0000c02c + 0x18 * (k) + 0x1000 * (n)) +#define HWIO_INTER_EE_n_SRC_EV_CH_IRQ_CLR_k_OFFS(n,k) (GSI_REG_BASE_OFFS + 0x0000c02c + 0x18 * (k) + 0x1000 * (n)) +#define HWIO_INTER_EE_n_SRC_EV_CH_IRQ_CLR_k_RMSK 0xffffffff +#define HWIO_INTER_EE_n_SRC_EV_CH_IRQ_CLR_k_MAXn 2 +#define HWIO_INTER_EE_n_SRC_EV_CH_IRQ_CLR_k_MAXk 0 +#define HWIO_INTER_EE_n_SRC_EV_CH_IRQ_CLR_k_ATTR 0x2 +#define HWIO_INTER_EE_n_SRC_EV_CH_IRQ_CLR_k_OUTI2(n,k,val) \ + out_dword(HWIO_INTER_EE_n_SRC_EV_CH_IRQ_CLR_k_ADDR(n,k),val) +#define HWIO_INTER_EE_n_SRC_EV_CH_IRQ_CLR_k_EV_CH_BIT_MAP_BMSK 0xffffffff +#define HWIO_INTER_EE_n_SRC_EV_CH_IRQ_CLR_k_EV_CH_BIT_MAP_SHFT 0x0 + +/*---------------------------------------------------------------------------- + * MODULE: IPA_0_GSI_TOP_XPU3 + *--------------------------------------------------------------------------*/ + +#define IPA_0_GSI_TOP_XPU3_REG_BASE (IPA_0_IPA_WRAPPER_BASE + 0x00000000) +#define IPA_0_GSI_TOP_XPU3_REG_BASE_PHYS (IPA_0_IPA_WRAPPER_BASE_PHYS + 0x00000000) +#define IPA_0_GSI_TOP_XPU3_REG_BASE_OFFS 0x00000000 + +#define HWIO_IPA_0_GSI_TOP_XPU3_GCR0_ADDR (IPA_0_GSI_TOP_XPU3_REG_BASE + 0x00000000) +#define HWIO_IPA_0_GSI_TOP_XPU3_GCR0_PHYS (IPA_0_GSI_TOP_XPU3_REG_BASE_PHYS + 0x00000000) +#define HWIO_IPA_0_GSI_TOP_XPU3_GCR0_OFFS (IPA_0_GSI_TOP_XPU3_REG_BASE_OFFS + 0x00000000) +#define HWIO_IPA_0_GSI_TOP_XPU3_GCR0_RMSK 0x3 +#define HWIO_IPA_0_GSI_TOP_XPU3_GCR0_ATTR 0x3 +#define HWIO_IPA_0_GSI_TOP_XPU3_GCR0_IN \ + in_dword_masked(HWIO_IPA_0_GSI_TOP_XPU3_GCR0_ADDR, HWIO_IPA_0_GSI_TOP_XPU3_GCR0_RMSK) +#define HWIO_IPA_0_GSI_TOP_XPU3_GCR0_INM(m) \ + in_dword_masked(HWIO_IPA_0_GSI_TOP_XPU3_GCR0_ADDR, m) +#define HWIO_IPA_0_GSI_TOP_XPU3_GCR0_OUT(v) \ + out_dword(HWIO_IPA_0_GSI_TOP_XPU3_GCR0_ADDR,v) +#define HWIO_IPA_0_GSI_TOP_XPU3_GCR0_OUTM(m,v) \ + out_dword_masked_ns(HWIO_IPA_0_GSI_TOP_XPU3_GCR0_ADDR,m,v,HWIO_IPA_0_GSI_TOP_XPU3_GCR0_IN) +#define HWIO_IPA_0_GSI_TOP_XPU3_GCR0_AALOG_MODE_DIS_BMSK 0x2 +#define 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in_dword_masked(HWIO_IPA_0_GSI_TOP_XPU3_RGn_CR3_ADDR(n), mask) +#define HWIO_IPA_0_GSI_TOP_XPU3_RGn_CR3_OUTI(n,val) \ + out_dword(HWIO_IPA_0_GSI_TOP_XPU3_RGn_CR3_ADDR(n),val) +#define HWIO_IPA_0_GSI_TOP_XPU3_RGn_CR3_OUTMI(n,mask,val) \ + out_dword_masked_ns(HWIO_IPA_0_GSI_TOP_XPU3_RGn_CR3_ADDR(n),mask,val,HWIO_IPA_0_GSI_TOP_XPU3_RGn_CR3_INI(n)) +#define HWIO_IPA_0_GSI_TOP_XPU3_RGn_CR3_RGCLWREN_BMSK 0x7 +#define HWIO_IPA_0_GSI_TOP_XPU3_RGn_CR3_RGCLWREN_SHFT 0x0 + +#define HWIO_IPA_0_GSI_TOP_XPU3_RGn_RACR_ADDR(n) (IPA_0_GSI_TOP_XPU3_REG_BASE + 0x00001040 + 0x80 * (n)) +#define HWIO_IPA_0_GSI_TOP_XPU3_RGn_RACR_PHYS(n) (IPA_0_GSI_TOP_XPU3_REG_BASE_PHYS + 0x00001040 + 0x80 * (n)) +#define HWIO_IPA_0_GSI_TOP_XPU3_RGn_RACR_OFFS(n) (IPA_0_GSI_TOP_XPU3_REG_BASE_OFFS + 0x00001040 + 0x80 * (n)) +#define HWIO_IPA_0_GSI_TOP_XPU3_RGn_RACR_RMSK 0xffffffff +#define HWIO_IPA_0_GSI_TOP_XPU3_RGn_RACR_MAXn 20 +#define HWIO_IPA_0_GSI_TOP_XPU3_RGn_RACR_ATTR 0x3 +#define HWIO_IPA_0_GSI_TOP_XPU3_RGn_RACR_INI(n) \ + in_dword_masked(HWIO_IPA_0_GSI_TOP_XPU3_RGn_RACR_ADDR(n), HWIO_IPA_0_GSI_TOP_XPU3_RGn_RACR_RMSK) +#define HWIO_IPA_0_GSI_TOP_XPU3_RGn_RACR_INMI(n,mask) \ + in_dword_masked(HWIO_IPA_0_GSI_TOP_XPU3_RGn_RACR_ADDR(n), mask) +#define HWIO_IPA_0_GSI_TOP_XPU3_RGn_RACR_OUTI(n,val) \ + out_dword(HWIO_IPA_0_GSI_TOP_XPU3_RGn_RACR_ADDR(n),val) +#define HWIO_IPA_0_GSI_TOP_XPU3_RGn_RACR_OUTMI(n,mask,val) \ + out_dword_masked_ns(HWIO_IPA_0_GSI_TOP_XPU3_RGn_RACR_ADDR(n),mask,val,HWIO_IPA_0_GSI_TOP_XPU3_RGn_RACR_INI(n)) +#define HWIO_IPA_0_GSI_TOP_XPU3_RGn_RACR_RE_BMSK 0xffffffff +#define HWIO_IPA_0_GSI_TOP_XPU3_RGn_RACR_RE_SHFT 0x0 + +#define HWIO_IPA_0_GSI_TOP_XPU3_RGn_WACR_ADDR(n) (IPA_0_GSI_TOP_XPU3_REG_BASE + 0x00001060 + 0x80 * (n)) +#define HWIO_IPA_0_GSI_TOP_XPU3_RGn_WACR_PHYS(n) (IPA_0_GSI_TOP_XPU3_REG_BASE_PHYS + 0x00001060 + 0x80 * (n)) +#define HWIO_IPA_0_GSI_TOP_XPU3_RGn_WACR_OFFS(n) (IPA_0_GSI_TOP_XPU3_REG_BASE_OFFS + 0x00001060 + 0x80 * (n)) +#define HWIO_IPA_0_GSI_TOP_XPU3_RGn_WACR_RMSK 0xffffffff +#define HWIO_IPA_0_GSI_TOP_XPU3_RGn_WACR_MAXn 20 +#define HWIO_IPA_0_GSI_TOP_XPU3_RGn_WACR_ATTR 0x3 +#define HWIO_IPA_0_GSI_TOP_XPU3_RGn_WACR_INI(n) \ + in_dword_masked(HWIO_IPA_0_GSI_TOP_XPU3_RGn_WACR_ADDR(n), HWIO_IPA_0_GSI_TOP_XPU3_RGn_WACR_RMSK) +#define HWIO_IPA_0_GSI_TOP_XPU3_RGn_WACR_INMI(n,mask) \ + in_dword_masked(HWIO_IPA_0_GSI_TOP_XPU3_RGn_WACR_ADDR(n), mask) +#define HWIO_IPA_0_GSI_TOP_XPU3_RGn_WACR_OUTI(n,val) \ + out_dword(HWIO_IPA_0_GSI_TOP_XPU3_RGn_WACR_ADDR(n),val) +#define HWIO_IPA_0_GSI_TOP_XPU3_RGn_WACR_OUTMI(n,mask,val) \ + out_dword_masked_ns(HWIO_IPA_0_GSI_TOP_XPU3_RGn_WACR_ADDR(n),mask,val,HWIO_IPA_0_GSI_TOP_XPU3_RGn_WACR_INI(n)) +#define HWIO_IPA_0_GSI_TOP_XPU3_RGn_WACR_WE_BMSK 0xffffffff +#define HWIO_IPA_0_GSI_TOP_XPU3_RGn_WACR_WE_SHFT 0x0 + + +#endif /* __GSI_HWIO_H__ */ diff --git a/drivers/platform/msm/ipa/ipa_v3/dump/ipa5.0/gsi_hwio_def.h b/drivers/platform/msm/ipa/ipa_v3/dump/ipa5.0/gsi_hwio_def.h new file mode 100644 index 0000000000..0245472017 --- /dev/null +++ b/drivers/platform/msm/ipa/ipa_v3/dump/ipa5.0/gsi_hwio_def.h @@ -0,0 +1,4991 @@ +/* SPDX-License-Identifier: GPL-2.0-only */ +/* + * Copyright (c) 2021, The Linux Foundation. All rights reserved. + */ + +#ifndef __GSI_HWIO_DEF_H__ +#define __GSI_HWIO_DEF_H__ +/** + @file gsi_hwio.h + @brief Auto-generated HWIO interface include file. + + This file contains HWIO register definitions for the following modules: + IPA_0_GSI_TOP_.* + + 'Include' filters applied: + 'Exclude' filters applied: RESERVED DUMMY +*/ + +/*---------------------------------------------------------------------------- + * MODULE: GSI + *--------------------------------------------------------------------------*/ + +/*===========================================================================*/ +/*! + @brief Bit Field definition of register: GSI_CFG +*/ +/*===========================================================================*/ +/* Structure definition of register */ +struct gsi_hwio_def_gsi_cfg_s +{ + u32 gsi_enable : 1; + u32 mcs_enable : 1; + u32 double_mcs_clk_freq : 1; + u32 uc_is_mcs : 1; + u32 gsi_pwr_clps : 1; + u32 bp_mtrix_disable : 1; + u32 reserved0 : 2; + u32 sleep_clk_div : 4; + u32 reserved1 : 20; +}; + +/* Union definition of register */ +union gsi_hwio_def_gsi_cfg_u +{ + struct gsi_hwio_def_gsi_cfg_s def; + u32 value; +}; + +/*===========================================================================*/ +/*! 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+ @brief Bit Field definition of register: GSI_PERIPH_BASE_ADDR_MSB +*/ +/*===========================================================================*/ +/* Structure definition of register */ +struct gsi_hwio_def_gsi_periph_base_addr_msb_s +{ + u32 base_addr : 32; +}; + +/* Union definition of register */ +union gsi_hwio_def_gsi_periph_base_addr_msb_u +{ + struct gsi_hwio_def_gsi_periph_base_addr_msb_s def; + u32 value; +}; + +/*===========================================================================*/ +/*! + @brief Bit Field definition of register: GSI_CGC_CTRL +*/ +/*===========================================================================*/ +/* Structure definition of register */ +struct gsi_hwio_def_gsi_cgc_ctrl_s +{ + u32 region_1_hw_cgc_en : 1; + u32 region_2_hw_cgc_en : 1; + u32 region_3_hw_cgc_en : 1; + u32 region_4_hw_cgc_en : 1; + u32 region_5_hw_cgc_en : 1; + u32 region_6_hw_cgc_en : 1; + u32 region_7_hw_cgc_en : 1; + u32 region_8_hw_cgc_en : 1; + u32 region_9_hw_cgc_en : 1; + u32 region_10_hw_cgc_en : 1; + u32 region_11_hw_cgc_en : 1; + u32 region_12_hw_cgc_en : 1; + u32 region_13_hw_cgc_en : 1; + u32 region_14_hw_cgc_en : 1; + u32 region_15_hw_cgc_en : 1; + u32 region_16_hw_cgc_en : 1; + u32 reserved0 : 16; +}; + +/* Union definition of register */ +union gsi_hwio_def_gsi_cgc_ctrl_u +{ + struct gsi_hwio_def_gsi_cgc_ctrl_s def; + u32 value; +}; + +/*===========================================================================*/ +/*! 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+ @brief Bit Field definition of register: IC_INT_WEIGHT_EVT_ENG +*/ +/*===========================================================================*/ +/* Structure definition of register */ +struct gsi_hwio_def_ic_int_weight_evt_eng_s +{ + u32 evnt_eng_int_weight : 4; + u32 reserved0 : 28; +}; + +/* Union definition of register */ +union gsi_hwio_def_ic_int_weight_evt_eng_u +{ + struct gsi_hwio_def_ic_int_weight_evt_eng_s def; + u32 value; +}; + +/*===========================================================================*/ +/*! + @brief Bit Field definition of register: IC_INT_WEIGHT_INT_ENG +*/ +/*===========================================================================*/ +/* Structure definition of register */ +struct gsi_hwio_def_ic_int_weight_int_eng_s +{ + u32 int_eng_int_weight : 4; + u32 reserved0 : 28; +}; + +/* Union definition of register */ +union gsi_hwio_def_ic_int_weight_int_eng_u +{ + struct gsi_hwio_def_ic_int_weight_int_eng_s def; + u32 value; +}; + +/*===========================================================================*/ +/*! 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+ @brief Bit Field definition of register: GSI_SHRAM_PTR_RE_STORAGE_BASE_ADDR +*/ +/*===========================================================================*/ +/* Structure definition of register */ +struct gsi_hwio_def_gsi_shram_ptr_re_storage_base_addr_s +{ + u32 shram_ptr : 16; + u32 reserved0 : 16; +}; + +/* Union definition of register */ +union gsi_hwio_def_gsi_shram_ptr_re_storage_base_addr_u +{ + struct gsi_hwio_def_gsi_shram_ptr_re_storage_base_addr_s def; + u32 value; +}; + +/*===========================================================================*/ +/*! + @brief Bit Field definition of register: GSI_SHRAM_PTR_RE_ESC_BUF_BASE_ADDR +*/ +/*===========================================================================*/ +/* Structure definition of register */ +struct gsi_hwio_def_gsi_shram_ptr_re_esc_buf_base_addr_s +{ + u32 shram_ptr : 16; + u32 reserved0 : 16; +}; + +/* Union definition of register */ +union gsi_hwio_def_gsi_shram_ptr_re_esc_buf_base_addr_u +{ + struct gsi_hwio_def_gsi_shram_ptr_re_esc_buf_base_addr_s def; + u32 value; +}; + +/*===========================================================================*/ +/*! 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+ @brief Bit Field definition of register: GSI_DEBUG_TIMER_PENDING_k +*/ +/*===========================================================================*/ +/* Structure definition of register */ +struct gsi_hwio_def_gsi_debug_timer_pending_k_s +{ + u32 chid_bit_map : 32; +}; + +/* Union definition of register */ +union gsi_hwio_def_gsi_debug_timer_pending_k_u +{ + struct gsi_hwio_def_gsi_debug_timer_pending_k_s def; + u32 value; +}; + +/*===========================================================================*/ +/*! + @brief Bit Field definition of register: GSI_DEBUG_RD_WR_PENDING_k +*/ +/*===========================================================================*/ +/* Structure definition of register */ +struct gsi_hwio_def_gsi_debug_rd_wr_pending_k_s +{ + u32 chid_bit_map : 32; +}; + +/* Union definition of register */ +union gsi_hwio_def_gsi_debug_rd_wr_pending_k_u +{ + struct gsi_hwio_def_gsi_debug_rd_wr_pending_k_s def; + u32 value; +}; + +/*===========================================================================*/ +/*! + @brief Bit Field definition of register: GSI_SPARE_REG_1 +*/ +/*===========================================================================*/ +/* Structure definition of register */ +struct gsi_hwio_def_gsi_spare_reg_1_s +{ + u32 fix_ieob_wrong_msk_disable : 1; + u32 reserved0 : 31; +}; + +/* Union definition of register */ +union gsi_hwio_def_gsi_spare_reg_1_u +{ + struct gsi_hwio_def_gsi_spare_reg_1_s def; + u32 value; +}; + +/*===========================================================================*/ +/*! + @brief Bit Field definition of register: GSI_DEBUG_PC_FROM_SW +*/ +/*===========================================================================*/ +/* Structure definition of register */ +struct gsi_hwio_def_gsi_debug_pc_from_sw_s +{ + u32 iram_ptr : 12; + u32 reserved0 : 20; +}; + +/* Union definition of register */ +union gsi_hwio_def_gsi_debug_pc_from_sw_u +{ + struct gsi_hwio_def_gsi_debug_pc_from_sw_s def; + u32 value; +}; + +/*===========================================================================*/ +/*! + @brief Bit Field definition of register: GSI_DEBUG_SW_STALL +*/ +/*===========================================================================*/ +/* Structure definition of register */ +struct gsi_hwio_def_gsi_debug_sw_stall_s +{ + u32 mcs_stall : 1; + u32 reserved0 : 31; +}; + +/* Union definition of register */ +union gsi_hwio_def_gsi_debug_sw_stall_u +{ + struct gsi_hwio_def_gsi_debug_sw_stall_s def; + u32 value; +}; + +/*===========================================================================*/ +/*! + @brief Bit Field definition of register: GSI_DEBUG_PC_FOR_DEBUG +*/ +/*===========================================================================*/ +/* Structure definition of register */ +struct gsi_hwio_def_gsi_debug_pc_for_debug_s +{ + u32 iram_ptr : 12; + u32 reserved0 : 20; +}; + +/* Union definition of register */ +union gsi_hwio_def_gsi_debug_pc_for_debug_u +{ + struct gsi_hwio_def_gsi_debug_pc_for_debug_s def; + u32 value; +}; + +/*===========================================================================*/ +/*! + @brief Bit Field definition of register: GSI_DEBUG_QSB_LOG_SEL +*/ +/*===========================================================================*/ +/* Structure definition of register */ +struct gsi_hwio_def_gsi_debug_qsb_log_sel_s +{ + u32 sel_write : 1; + u32 reserved0 : 7; + u32 sel_tid : 8; + u32 sel_mid : 8; + u32 reserved1 : 8; +}; + +/* Union definition of register */ +union gsi_hwio_def_gsi_debug_qsb_log_sel_u +{ + struct gsi_hwio_def_gsi_debug_qsb_log_sel_s def; + u32 value; +}; + +/*===========================================================================*/ +/*! + @brief Bit Field definition of register: GSI_DEBUG_QSB_LOG_CLR +*/ +/*===========================================================================*/ +/* Structure definition of register */ +struct gsi_hwio_def_gsi_debug_qsb_log_clr_s +{ + u32 log_clr : 1; + u32 reserved0 : 31; +}; + +/* Union definition of register */ +union gsi_hwio_def_gsi_debug_qsb_log_clr_u +{ + struct gsi_hwio_def_gsi_debug_qsb_log_clr_s def; + u32 value; +}; + +/*===========================================================================*/ +/*! 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+ @brief Bit Field definition of register: GSI_DEBUG_COUNTERn +*/ +/*===========================================================================*/ +/* Structure definition of register */ +struct gsi_hwio_def_gsi_debug_countern_s +{ + u32 counter_value : 16; + u32 reserved0 : 16; +}; + +/* Union definition of register */ +union gsi_hwio_def_gsi_debug_countern_u +{ + struct gsi_hwio_def_gsi_debug_countern_s def; + u32 value; +}; + +/*===========================================================================*/ +/*! + @brief Bit Field definition of register: GSI_DEBUG_SW_MSK_REG_n_SEC_k_WR +*/ +/*===========================================================================*/ +/* Structure definition of register */ +struct gsi_hwio_def_gsi_debug_sw_msk_reg_n_sec_k_wr_s +{ + u32 data_in : 32; +}; + +/* Union definition of register */ +union gsi_hwio_def_gsi_debug_sw_msk_reg_n_sec_k_wr_u +{ + struct gsi_hwio_def_gsi_debug_sw_msk_reg_n_sec_k_wr_s def; + u32 value; +}; + +/*===========================================================================*/ +/*! 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+ @brief Bit Field definition of register: EE_n_GSI_CH_k_ELEM_SIZE_SHIFT +*/ +/*===========================================================================*/ +/* Structure definition of register */ +struct gsi_hwio_def_ee_n_gsi_ch_k_elem_size_shift_s +{ + u32 elem_size_shift : 4; + u32 reserved0 : 28; +}; + +/* Union definition of register */ +union gsi_hwio_def_ee_n_gsi_ch_k_elem_size_shift_u +{ + struct gsi_hwio_def_ee_n_gsi_ch_k_elem_size_shift_s def; + u32 value; +}; + +/*===========================================================================*/ +/*! + @brief Bit Field definition of register: EE_n_GSI_CH_k_CH_ALMST_EMPTY_THRSHOLD +*/ +/*===========================================================================*/ +/* Structure definition of register */ +struct gsi_hwio_def_ee_n_gsi_ch_k_ch_almst_empty_thrshold_s +{ + u32 ch_almst_empty_thrshold : 16; + u32 reserved0 : 16; +}; + +/* Union definition of register */ +union gsi_hwio_def_ee_n_gsi_ch_k_ch_almst_empty_thrshold_u +{ + struct gsi_hwio_def_ee_n_gsi_ch_k_ch_almst_empty_thrshold_s def; + u32 value; +}; + +/*===========================================================================*/ +/*! + @brief Bit Field definition of register: EE_n_GSI_CH_k_RE_FETCH_READ_PTR +*/ +/*===========================================================================*/ +/* Structure definition of register */ +struct gsi_hwio_def_ee_n_gsi_ch_k_re_fetch_read_ptr_s +{ + u32 read_ptr : 24; + u32 reserved0 : 8; +}; + +/* Union definition of register */ +union gsi_hwio_def_ee_n_gsi_ch_k_re_fetch_read_ptr_u +{ + struct gsi_hwio_def_ee_n_gsi_ch_k_re_fetch_read_ptr_s def; + u32 value; +}; + +/*===========================================================================*/ +/*! + @brief Bit Field definition of register: EE_n_GSI_CH_k_RE_FETCH_WRITE_PTR +*/ +/*===========================================================================*/ +/* Structure definition of register */ +struct gsi_hwio_def_ee_n_gsi_ch_k_re_fetch_write_ptr_s +{ + u32 re_intr_db : 24; + u32 reserved0 : 8; +}; + +/* Union definition of register */ +union gsi_hwio_def_ee_n_gsi_ch_k_re_fetch_write_ptr_u +{ + struct gsi_hwio_def_ee_n_gsi_ch_k_re_fetch_write_ptr_s def; + u32 value; +}; + +/*===========================================================================*/ +/*! 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+ @brief Bit Field definition of register: EE_n_GSI_CH_k_SCRATCH_1 +*/ +/*===========================================================================*/ +/* Structure definition of register */ +struct gsi_hwio_def_ee_n_gsi_ch_k_scratch_1_s +{ + u32 scratch : 32; +}; + +/* Union definition of register */ +union gsi_hwio_def_ee_n_gsi_ch_k_scratch_1_u +{ + struct gsi_hwio_def_ee_n_gsi_ch_k_scratch_1_s def; + u32 value; +}; + +/*===========================================================================*/ +/*! + @brief Bit Field definition of register: EE_n_GSI_CH_k_SCRATCH_2 +*/ +/*===========================================================================*/ +/* Structure definition of register */ +struct gsi_hwio_def_ee_n_gsi_ch_k_scratch_2_s +{ + u32 scratch : 32; +}; + +/* Union definition of register */ +union gsi_hwio_def_ee_n_gsi_ch_k_scratch_2_u +{ + struct gsi_hwio_def_ee_n_gsi_ch_k_scratch_2_s def; + u32 value; +}; + +/*===========================================================================*/ +/*! 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+ @brief Bit Field definition of register: EE_n_EV_CH_CMD +*/ +/*===========================================================================*/ +/* Structure definition of register */ +struct gsi_hwio_def_ee_n_ev_ch_cmd_s +{ + u32 chid : 8; + u32 reserved0 : 16; + u32 opcode : 8; +}; + +/* Union definition of register */ +union gsi_hwio_def_ee_n_ev_ch_cmd_u +{ + struct gsi_hwio_def_ee_n_ev_ch_cmd_s def; + u32 value; +}; + +/*===========================================================================*/ +/*! + @brief Bit Field definition of register: EE_n_GSI_EE_GENERIC_CMD +*/ +/*===========================================================================*/ +/* Structure definition of register */ +struct gsi_hwio_def_ee_n_gsi_ee_generic_cmd_s +{ + u32 opcode : 32; +}; + +/* Union definition of register */ +union gsi_hwio_def_ee_n_gsi_ee_generic_cmd_u +{ + struct gsi_hwio_def_ee_n_gsi_ee_generic_cmd_s def; + u32 value; +}; + +/*===========================================================================*/ +/*! + @brief Bit Field definition of register: EE_n_GSI_HW_PARAM_0 +*/ +/*===========================================================================*/ +/* Structure definition of register */ +struct gsi_hwio_def_ee_n_gsi_hw_param_0_s +{ + u32 gsi_ev_ch_num : 8; + u32 gsi_ch_num : 8; + u32 num_ees : 5; + u32 periph_conf_addr_bus_w : 5; + u32 periph_sec_grp : 5; + u32 use_axi_m : 1; +}; + +/* Union definition of register */ +union gsi_hwio_def_ee_n_gsi_hw_param_0_u +{ + struct gsi_hwio_def_ee_n_gsi_hw_param_0_s def; + u32 value; +}; + +/*===========================================================================*/ +/*! + @brief Bit Field definition of register: EE_n_GSI_HW_PARAM_1 +*/ +/*===========================================================================*/ +/* Structure definition of register */ +struct gsi_hwio_def_ee_n_gsi_hw_param_1_s +{ + u32 gsi_m_data_bus_w : 8; + u32 gsi_num_qad : 4; + u32 gsi_nonsec_en : 4; + u32 gsi_sec_en : 1; + u32 gsi_vmidacr_en : 1; + u32 gsi_qrib_en : 1; + u32 gsi_use_xpu : 1; + u32 gsi_num_timers : 5; + u32 gsi_use_bp_mtrix : 1; + u32 gsi_use_db_eng : 1; + u32 gsi_use_uc_if : 1; + u32 gsi_escape_buf_only : 1; + u32 gsi_simple_rd_wr : 1; + u32 gsi_blk_int_access_region_1_en : 1; + u32 gsi_blk_int_access_region_2_en : 1; +}; + +/* Union definition of register */ +union gsi_hwio_def_ee_n_gsi_hw_param_1_u +{ + struct gsi_hwio_def_ee_n_gsi_hw_param_1_s def; + u32 value; +}; + +/*===========================================================================*/ +/*! + @brief Bit Field definition of register: EE_n_GSI_HW_PARAM_2 +*/ +/*===========================================================================*/ +/* Structure definition of register */ +struct gsi_hwio_def_ee_n_gsi_hw_param_2_s +{ + u32 gsi_num_ch_per_ee : 8; + u32 gsi_iram_size : 5; + u32 gsi_ch_pend_translate : 1; + u32 gsi_ch_full_logic : 1; + u32 gsi_use_sdma : 1; + u32 gsi_sdma_n_int : 3; + u32 gsi_sdma_max_burst : 8; + u32 gsi_sdma_n_iovec : 3; + u32 gsi_use_rd_wr_eng : 1; + u32 gsi_use_inter_ee : 1; +}; + +/* Union definition of register */ +union gsi_hwio_def_ee_n_gsi_hw_param_2_u +{ + struct gsi_hwio_def_ee_n_gsi_hw_param_2_s def; + u32 value; +}; + +/*===========================================================================*/ +/*! + @brief Bit Field definition of register: EE_n_GSI_SW_VERSION +*/ +/*===========================================================================*/ +/* Structure definition of register */ +struct gsi_hwio_def_ee_n_gsi_sw_version_s +{ + u32 step : 16; + u32 minor : 12; + u32 major : 4; +}; + +/* Union definition of register */ +union gsi_hwio_def_ee_n_gsi_sw_version_u +{ + struct gsi_hwio_def_ee_n_gsi_sw_version_s def; + u32 value; +}; + +/*===========================================================================*/ +/*! + @brief Bit Field definition of register: EE_n_GSI_MCS_CODE_VER +*/ +/*===========================================================================*/ +/* Structure definition of register */ +struct gsi_hwio_def_ee_n_gsi_mcs_code_ver_s +{ + u32 ver : 32; +}; + +/* Union definition of register */ +union gsi_hwio_def_ee_n_gsi_mcs_code_ver_u +{ + struct gsi_hwio_def_ee_n_gsi_mcs_code_ver_s def; + u32 value; +}; + +/*===========================================================================*/ +/*! + @brief Bit Field definition of register: EE_n_GSI_HW_PARAM_3 +*/ +/*===========================================================================*/ +/* Structure definition of register */ +struct gsi_hwio_def_ee_n_gsi_hw_param_3_s +{ + u32 gsi_sdma_max_os_rd : 4; + u32 gsi_sdma_max_os_wr : 4; + u32 gsi_num_prefetch_bufs : 4; + u32 gsi_m_addr_bus_w : 8; + u32 gsi_ree_max_burst_len : 5; + u32 gsi_use_irom : 1; + u32 gsi_use_vir_ch_if : 1; + u32 gsi_use_sleep_clk_div : 1; + u32 gsi_use_db_msi_mode : 1; + u32 reserved0 : 3; +}; + +/* Union definition of register */ +union gsi_hwio_def_ee_n_gsi_hw_param_3_u +{ + struct gsi_hwio_def_ee_n_gsi_hw_param_3_s def; + u32 value; +}; + +/*===========================================================================*/ +/*! + @brief Bit Field definition of register: EE_n_GSI_HW_PARAM_4 +*/ +/*===========================================================================*/ +/* Structure definition of register */ +struct gsi_hwio_def_ee_n_gsi_hw_param_4_s +{ + u32 gsi_num_ev_per_ee : 8; + u32 gsi_iram_protcol_cnt : 8; + u32 reserved0 : 16; +}; + +/* Union definition of register */ +union gsi_hwio_def_ee_n_gsi_hw_param_4_u +{ + struct gsi_hwio_def_ee_n_gsi_hw_param_4_s def; + u32 value; +}; + +/*===========================================================================*/ +/*! + @brief Bit Field definition of register: EE_n_CNTXT_TYPE_IRQ +*/ +/*===========================================================================*/ +/* Structure definition of register */ +struct gsi_hwio_def_ee_n_cntxt_type_irq_s +{ + u32 ch_ctrl : 1; + u32 ev_ctrl : 1; + u32 glob_ee : 1; + u32 ieob : 1; + u32 inter_ee_ch_ctrl : 1; + u32 inter_ee_ev_ctrl : 1; + u32 general : 1; + u32 reserved0 : 25; +}; + +/* Union definition of register */ +union gsi_hwio_def_ee_n_cntxt_type_irq_u +{ + struct gsi_hwio_def_ee_n_cntxt_type_irq_s def; + u32 value; +}; + +/*===========================================================================*/ +/*! + @brief Bit Field definition of register: EE_n_CNTXT_TYPE_IRQ_MSK +*/ +/*===========================================================================*/ +/* Structure definition of register */ +struct gsi_hwio_def_ee_n_cntxt_type_irq_msk_s +{ + u32 ch_ctrl : 1; + u32 ev_ctrl : 1; + u32 glob_ee : 1; + u32 ieob : 1; + u32 inter_ee_ch_ctrl : 1; + u32 inter_ee_ev_ctrl : 1; + u32 general : 1; + u32 reserved0 : 25; +}; + +/* Union definition of register */ +union gsi_hwio_def_ee_n_cntxt_type_irq_msk_u +{ + struct gsi_hwio_def_ee_n_cntxt_type_irq_msk_s def; + u32 value; +}; + +/*===========================================================================*/ +/*! + @brief Bit Field definition of register: EE_n_CNTXT_SRC_GSI_CH_IRQ_k +*/ +/*===========================================================================*/ +/* Structure definition of register */ +struct gsi_hwio_def_ee_n_cntxt_src_gsi_ch_irq_k_s +{ + u32 gsi_ch_bit_map : 32; +}; + +/* Union definition of register */ +union gsi_hwio_def_ee_n_cntxt_src_gsi_ch_irq_k_u +{ + struct gsi_hwio_def_ee_n_cntxt_src_gsi_ch_irq_k_s def; + u32 value; +}; + +/*===========================================================================*/ +/*! + @brief Bit Field definition of register: EE_n_CNTXT_SRC_GSI_CH_IRQ_MSK_k +*/ +/*===========================================================================*/ +/* Structure definition of register */ +struct gsi_hwio_def_ee_n_cntxt_src_gsi_ch_irq_msk_k_s +{ + u32 gsi_ch_bit_map_msk : 32; +}; + +/* Union definition of register */ +union gsi_hwio_def_ee_n_cntxt_src_gsi_ch_irq_msk_k_u +{ + struct gsi_hwio_def_ee_n_cntxt_src_gsi_ch_irq_msk_k_s def; + u32 value; +}; + +/*===========================================================================*/ +/*! + @brief Bit Field definition of register: EE_n_CNTXT_SRC_GSI_CH_IRQ_CLR_k +*/ +/*===========================================================================*/ +/* Structure definition of register */ +struct gsi_hwio_def_ee_n_cntxt_src_gsi_ch_irq_clr_k_s +{ + u32 gsi_ch_bit_map : 32; +}; + +/* Union definition of register */ +union gsi_hwio_def_ee_n_cntxt_src_gsi_ch_irq_clr_k_u +{ + struct gsi_hwio_def_ee_n_cntxt_src_gsi_ch_irq_clr_k_s def; + u32 value; +}; + +/*===========================================================================*/ +/*! + @brief Bit Field definition of register: EE_n_CNTXT_SRC_EV_CH_IRQ_k +*/ +/*===========================================================================*/ +/* Structure definition of register */ +struct gsi_hwio_def_ee_n_cntxt_src_ev_ch_irq_k_s +{ + u32 ev_ch_bit_map : 32; +}; + +/* Union definition of register */ +union gsi_hwio_def_ee_n_cntxt_src_ev_ch_irq_k_u +{ + struct gsi_hwio_def_ee_n_cntxt_src_ev_ch_irq_k_s def; + u32 value; +}; + +/*===========================================================================*/ +/*! + @brief Bit Field definition of register: EE_n_CNTXT_SRC_EV_CH_IRQ_MSK_k +*/ +/*===========================================================================*/ +/* Structure definition of register */ +struct gsi_hwio_def_ee_n_cntxt_src_ev_ch_irq_msk_k_s +{ + u32 ev_ch_bit_map_msk : 32; +}; + +/* Union definition of register */ +union gsi_hwio_def_ee_n_cntxt_src_ev_ch_irq_msk_k_u +{ + struct gsi_hwio_def_ee_n_cntxt_src_ev_ch_irq_msk_k_s def; + u32 value; +}; + +/*===========================================================================*/ +/*! + @brief Bit Field definition of register: EE_n_CNTXT_SRC_EV_CH_IRQ_CLR_k +*/ +/*===========================================================================*/ +/* Structure definition of register */ +struct gsi_hwio_def_ee_n_cntxt_src_ev_ch_irq_clr_k_s +{ + u32 ev_ch_bit_map : 32; +}; + +/* Union definition of register */ +union gsi_hwio_def_ee_n_cntxt_src_ev_ch_irq_clr_k_u +{ + struct gsi_hwio_def_ee_n_cntxt_src_ev_ch_irq_clr_k_s def; + u32 value; +}; + +/*===========================================================================*/ +/*! + @brief Bit Field definition of register: EE_n_CNTXT_SRC_IEOB_IRQ_k +*/ +/*===========================================================================*/ +/* Structure definition of register */ +struct gsi_hwio_def_ee_n_cntxt_src_ieob_irq_k_s +{ + u32 ev_ch_bit_map : 32; +}; + +/* Union definition of register */ +union gsi_hwio_def_ee_n_cntxt_src_ieob_irq_k_u +{ + struct gsi_hwio_def_ee_n_cntxt_src_ieob_irq_k_s def; + u32 value; +}; + +/*===========================================================================*/ +/*! + @brief Bit Field definition of register: EE_n_CNTXT_SRC_IEOB_IRQ_MSK_k +*/ +/*===========================================================================*/ +/* Structure definition of register */ +struct gsi_hwio_def_ee_n_cntxt_src_ieob_irq_msk_k_s +{ + u32 ev_ch_bit_map_msk : 32; +}; + +/* Union definition of register */ +union gsi_hwio_def_ee_n_cntxt_src_ieob_irq_msk_k_u +{ + struct gsi_hwio_def_ee_n_cntxt_src_ieob_irq_msk_k_s def; + u32 value; +}; + +/*===========================================================================*/ +/*! + @brief Bit Field definition of register: EE_n_CNTXT_SRC_IEOB_IRQ_CLR_k +*/ +/*===========================================================================*/ +/* Structure definition of register */ +struct gsi_hwio_def_ee_n_cntxt_src_ieob_irq_clr_k_s +{ + u32 ev_ch_bit_map : 32; +}; + +/* Union definition of register */ +union gsi_hwio_def_ee_n_cntxt_src_ieob_irq_clr_k_u +{ + struct gsi_hwio_def_ee_n_cntxt_src_ieob_irq_clr_k_s def; + u32 value; +}; + +/*===========================================================================*/ +/*! + @brief Bit Field definition of register: EE_n_CNTXT_GLOB_IRQ_STTS +*/ +/*===========================================================================*/ +/* Structure definition of register */ +struct gsi_hwio_def_ee_n_cntxt_glob_irq_stts_s +{ + u32 error_int : 1; + u32 gp_int1 : 1; + u32 gp_int2 : 1; + u32 gp_int3 : 1; + u32 reserved0 : 28; +}; + +/* Union definition of register */ +union gsi_hwio_def_ee_n_cntxt_glob_irq_stts_u +{ + struct gsi_hwio_def_ee_n_cntxt_glob_irq_stts_s def; + u32 value; +}; + +/*===========================================================================*/ +/*! + @brief Bit Field definition of register: EE_n_CNTXT_GLOB_IRQ_EN +*/ +/*===========================================================================*/ +/* Structure definition of register */ +struct gsi_hwio_def_ee_n_cntxt_glob_irq_en_s +{ + u32 error_int : 1; + u32 gp_int1 : 1; + u32 gp_int2 : 1; + u32 gp_int3 : 1; + u32 reserved0 : 28; +}; + +/* Union definition of register */ +union gsi_hwio_def_ee_n_cntxt_glob_irq_en_u +{ + struct gsi_hwio_def_ee_n_cntxt_glob_irq_en_s def; + u32 value; +}; + +/*===========================================================================*/ +/*! + @brief Bit Field definition of register: EE_n_CNTXT_GLOB_IRQ_CLR +*/ +/*===========================================================================*/ +/* Structure definition of register */ +struct gsi_hwio_def_ee_n_cntxt_glob_irq_clr_s +{ + u32 error_int : 1; + u32 gp_int1 : 1; + u32 gp_int2 : 1; + u32 gp_int3 : 1; + u32 reserved0 : 28; +}; + +/* Union definition of register */ +union gsi_hwio_def_ee_n_cntxt_glob_irq_clr_u +{ + struct gsi_hwio_def_ee_n_cntxt_glob_irq_clr_s def; + u32 value; +}; + +/*===========================================================================*/ +/*! + @brief Bit Field definition of register: EE_n_CNTXT_GSI_IRQ_STTS +*/ +/*===========================================================================*/ +/* Structure definition of register */ +struct gsi_hwio_def_ee_n_cntxt_gsi_irq_stts_s +{ + u32 gsi_break_point : 1; + u32 gsi_bus_error : 1; + u32 gsi_cmd_fifo_ovrflow : 1; + u32 gsi_mcs_stack_ovrflow : 1; + u32 reserved0 : 28; +}; + +/* Union definition of register */ +union gsi_hwio_def_ee_n_cntxt_gsi_irq_stts_u +{ + struct gsi_hwio_def_ee_n_cntxt_gsi_irq_stts_s def; + u32 value; +}; + +/*===========================================================================*/ +/*! + @brief Bit Field definition of register: EE_n_CNTXT_GSI_IRQ_EN +*/ +/*===========================================================================*/ +/* Structure definition of register */ +struct gsi_hwio_def_ee_n_cntxt_gsi_irq_en_s +{ + u32 gsi_break_point : 1; + u32 gsi_bus_error : 1; + u32 gsi_cmd_fifo_ovrflow : 1; + u32 gsi_mcs_stack_ovrflow : 1; + u32 reserved0 : 28; +}; + +/* Union definition of register */ +union gsi_hwio_def_ee_n_cntxt_gsi_irq_en_u +{ + struct gsi_hwio_def_ee_n_cntxt_gsi_irq_en_s def; + u32 value; +}; + +/*===========================================================================*/ +/*! + @brief Bit Field definition of register: EE_n_CNTXT_GSI_IRQ_CLR +*/ +/*===========================================================================*/ +/* Structure definition of register */ +struct gsi_hwio_def_ee_n_cntxt_gsi_irq_clr_s +{ + u32 gsi_break_point : 1; + u32 gsi_bus_error : 1; + u32 gsi_cmd_fifo_ovrflow : 1; + u32 gsi_mcs_stack_ovrflow : 1; + u32 reserved0 : 28; +}; + +/* Union definition of register */ +union gsi_hwio_def_ee_n_cntxt_gsi_irq_clr_u +{ + struct gsi_hwio_def_ee_n_cntxt_gsi_irq_clr_s def; + u32 value; +}; + +/*===========================================================================*/ +/*! + @brief Bit Field definition of register: EE_n_CNTXT_INTSET +*/ +/*===========================================================================*/ +/* Structure definition of register */ +struct gsi_hwio_def_ee_n_cntxt_intset_s +{ + u32 intype : 1; + u32 reserved0 : 31; +}; + +/* Union definition of register */ +union gsi_hwio_def_ee_n_cntxt_intset_u +{ + struct gsi_hwio_def_ee_n_cntxt_intset_s def; + u32 value; +}; + +/*===========================================================================*/ +/*! + @brief Bit Field definition of register: EE_n_CNTXT_MSI_BASE_LSB +*/ +/*===========================================================================*/ +/* Structure definition of register */ +struct gsi_hwio_def_ee_n_cntxt_msi_base_lsb_s +{ + u32 msi_addr_lsb : 32; +}; + +/* Union definition of register */ +union gsi_hwio_def_ee_n_cntxt_msi_base_lsb_u +{ + struct gsi_hwio_def_ee_n_cntxt_msi_base_lsb_s def; + u32 value; +}; + +/*===========================================================================*/ +/*! + @brief Bit Field definition of register: EE_n_CNTXT_MSI_BASE_MSB +*/ +/*===========================================================================*/ +/* Structure definition of register */ +struct gsi_hwio_def_ee_n_cntxt_msi_base_msb_s +{ + u32 msi_addr_msb : 32; +}; + +/* Union definition of register */ +union gsi_hwio_def_ee_n_cntxt_msi_base_msb_u +{ + struct gsi_hwio_def_ee_n_cntxt_msi_base_msb_s def; + u32 value; +}; + +/*===========================================================================*/ +/*! + @brief Bit Field definition of register: EE_n_CNTXT_INT_VEC +*/ +/*===========================================================================*/ +/* Structure definition of register */ +struct gsi_hwio_def_ee_n_cntxt_int_vec_s +{ + u32 int_vec : 32; +}; + +/* Union definition of register */ +union gsi_hwio_def_ee_n_cntxt_int_vec_u +{ + struct gsi_hwio_def_ee_n_cntxt_int_vec_s def; + u32 value; +}; + +/*===========================================================================*/ +/*! + @brief Bit Field definition of register: EE_n_ERROR_LOG +*/ +/*===========================================================================*/ +/* Structure definition of register */ +struct gsi_hwio_def_ee_n_error_log_s +{ + u32 error_log : 32; +}; + +/* Union definition of register */ +union gsi_hwio_def_ee_n_error_log_u +{ + struct gsi_hwio_def_ee_n_error_log_s def; + u32 value; +}; + +/*===========================================================================*/ +/*! + @brief Bit Field definition of register: EE_n_ERROR_LOG_CLR +*/ +/*===========================================================================*/ +/* Structure definition of register */ +struct gsi_hwio_def_ee_n_error_log_clr_s +{ + u32 error_log_clr : 32; +}; + +/* Union definition of register */ +union gsi_hwio_def_ee_n_error_log_clr_u +{ + struct gsi_hwio_def_ee_n_error_log_clr_s def; + u32 value; +}; + +/*===========================================================================*/ +/*! + @brief Bit Field definition of register: EE_n_CNTXT_SCRATCH_0 +*/ +/*===========================================================================*/ +/* Structure definition of register */ +struct gsi_hwio_def_ee_n_cntxt_scratch_0_s +{ + u32 scratch : 32; +}; + +/* Union definition of register */ +union gsi_hwio_def_ee_n_cntxt_scratch_0_u +{ + struct gsi_hwio_def_ee_n_cntxt_scratch_0_s def; + u32 value; +}; + +/*===========================================================================*/ +/*! + @brief Bit Field definition of register: EE_n_CNTXT_SCRATCH_1 +*/ +/*===========================================================================*/ +/* Structure definition of register */ +struct gsi_hwio_def_ee_n_cntxt_scratch_1_s +{ + u32 scratch : 32; +}; + +/* Union definition of register */ +union gsi_hwio_def_ee_n_cntxt_scratch_1_u +{ + struct gsi_hwio_def_ee_n_cntxt_scratch_1_s def; + u32 value; +}; + +/*===========================================================================*/ +/*! + @brief Bit Field definition of register: GSI_MCS_CFG +*/ +/*===========================================================================*/ +/* Structure definition of register */ +struct gsi_hwio_def_gsi_mcs_cfg_s +{ + u32 mcs_enable : 1; + u32 reserved0 : 31; +}; + +/* Union definition of register */ +union gsi_hwio_def_gsi_mcs_cfg_u +{ + struct gsi_hwio_def_gsi_mcs_cfg_s def; + u32 value; +}; + +/*===========================================================================*/ +/*! + @brief Bit Field definition of register: GSI_TZ_FW_AUTH_LOCK +*/ +/*===========================================================================*/ +/* Structure definition of register */ +struct gsi_hwio_def_gsi_tz_fw_auth_lock_s +{ + u32 dis_iram_write : 1; + u32 dis_debug_shram_write : 1; + u32 reserved0 : 30; +}; + +/* Union definition of register */ +union gsi_hwio_def_gsi_tz_fw_auth_lock_u +{ + struct gsi_hwio_def_gsi_tz_fw_auth_lock_s def; + u32 value; +}; + +/*===========================================================================*/ +/*! + @brief Bit Field definition of register: GSI_MSA_FW_AUTH_LOCK +*/ +/*===========================================================================*/ +/* Structure definition of register */ +struct gsi_hwio_def_gsi_msa_fw_auth_lock_s +{ + u32 dis_iram_write : 1; + u32 dis_debug_shram_write : 1; + u32 reserved0 : 30; +}; + +/* Union definition of register */ +union gsi_hwio_def_gsi_msa_fw_auth_lock_u +{ + struct gsi_hwio_def_gsi_msa_fw_auth_lock_s def; + u32 value; +}; + +/*===========================================================================*/ +/*! + @brief Bit Field definition of register: GSI_SP_FW_AUTH_LOCK +*/ +/*===========================================================================*/ +/* Structure definition of register */ +struct gsi_hwio_def_gsi_sp_fw_auth_lock_s +{ + u32 dis_iram_write : 1; + u32 dis_debug_shram_write : 1; + u32 reserved0 : 30; +}; + +/* Union definition of register */ +union gsi_hwio_def_gsi_sp_fw_auth_lock_u +{ + struct gsi_hwio_def_gsi_sp_fw_auth_lock_s def; + u32 value; +}; + +/*===========================================================================*/ +/*! + @brief Bit Field definition of register: INTER_EE_n_ORIGINATOR_EE +*/ +/*===========================================================================*/ +/* Structure definition of register */ +struct gsi_hwio_def_inter_ee_n_originator_ee_s +{ + u32 ee_number : 4; + u32 reserved0 : 28; +}; + +/* Union definition of register */ +union gsi_hwio_def_inter_ee_n_originator_ee_u +{ + struct gsi_hwio_def_inter_ee_n_originator_ee_s def; + u32 value; +}; + +/*===========================================================================*/ +/*! + @brief Bit Field definition of register: INTER_EE_n_GSI_CH_CMD +*/ +/*===========================================================================*/ +/* Structure definition of register */ +struct gsi_hwio_def_inter_ee_n_gsi_ch_cmd_s +{ + u32 chid : 8; + u32 reserved0 : 16; + u32 opcode : 8; +}; + +/* Union definition of register */ +union gsi_hwio_def_inter_ee_n_gsi_ch_cmd_u +{ + struct gsi_hwio_def_inter_ee_n_gsi_ch_cmd_s def; + u32 value; +}; + +/*===========================================================================*/ +/*! + @brief Bit Field definition of register: INTER_EE_n_EV_CH_CMD +*/ +/*===========================================================================*/ +/* Structure definition of register */ +struct gsi_hwio_def_inter_ee_n_ev_ch_cmd_s +{ + u32 chid : 8; + u32 reserved0 : 16; + u32 opcode : 8; +}; + +/* Union definition of register */ +union gsi_hwio_def_inter_ee_n_ev_ch_cmd_u +{ + struct gsi_hwio_def_inter_ee_n_ev_ch_cmd_s def; + u32 value; +}; + +/*===========================================================================*/ +/*! + @brief Bit Field definition of register: INTER_EE_n_SRC_GSI_CH_IRQ_k +*/ +/*===========================================================================*/ +/* Structure definition of register */ +struct gsi_hwio_def_inter_ee_n_src_gsi_ch_irq_k_s +{ + u32 gsi_ch_bit_map : 32; +}; + +/* Union definition of register */ +union gsi_hwio_def_inter_ee_n_src_gsi_ch_irq_k_u +{ + struct gsi_hwio_def_inter_ee_n_src_gsi_ch_irq_k_s def; + u32 value; +}; + +/*===========================================================================*/ +/*! + @brief Bit Field definition of register: INTER_EE_n_SRC_GSI_CH_IRQ_MSK_k +*/ +/*===========================================================================*/ +/* Structure definition of register */ +struct gsi_hwio_def_inter_ee_n_src_gsi_ch_irq_msk_k_s +{ + u32 gsi_ch_bit_map_msk : 32; +}; + +/* Union definition of register */ +union gsi_hwio_def_inter_ee_n_src_gsi_ch_irq_msk_k_u +{ + struct gsi_hwio_def_inter_ee_n_src_gsi_ch_irq_msk_k_s def; + u32 value; +}; + +/*===========================================================================*/ +/*! + @brief Bit Field definition of register: INTER_EE_n_SRC_GSI_CH_IRQ_CLR_k +*/ +/*===========================================================================*/ +/* Structure definition of register */ +struct gsi_hwio_def_inter_ee_n_src_gsi_ch_irq_clr_k_s +{ + u32 gsi_ch_bit_map : 32; +}; + +/* Union definition of register */ +union gsi_hwio_def_inter_ee_n_src_gsi_ch_irq_clr_k_u +{ + struct gsi_hwio_def_inter_ee_n_src_gsi_ch_irq_clr_k_s def; + u32 value; +}; + +/*===========================================================================*/ +/*! + @brief Bit Field definition of register: INTER_EE_n_SRC_EV_CH_IRQ_k +*/ +/*===========================================================================*/ +/* Structure definition of register */ +struct gsi_hwio_def_inter_ee_n_src_ev_ch_irq_k_s +{ + u32 ev_ch_bit_map : 32; +}; + +/* Union definition of register */ +union gsi_hwio_def_inter_ee_n_src_ev_ch_irq_k_u +{ + struct gsi_hwio_def_inter_ee_n_src_ev_ch_irq_k_s def; + u32 value; +}; + +/*===========================================================================*/ +/*! + @brief Bit Field definition of register: INTER_EE_n_SRC_EV_CH_IRQ_MSK_k +*/ +/*===========================================================================*/ +/* Structure definition of register */ +struct gsi_hwio_def_inter_ee_n_src_ev_ch_irq_msk_k_s +{ + u32 ev_ch_bit_map_msk : 32; +}; + +/* Union definition of register */ +union gsi_hwio_def_inter_ee_n_src_ev_ch_irq_msk_k_u +{ + struct gsi_hwio_def_inter_ee_n_src_ev_ch_irq_msk_k_s def; + u32 value; +}; + +/*===========================================================================*/ +/*! + @brief Bit Field definition of register: INTER_EE_n_SRC_EV_CH_IRQ_CLR_k +*/ +/*===========================================================================*/ +/* Structure definition of register */ +struct gsi_hwio_def_inter_ee_n_src_ev_ch_irq_clr_k_s +{ + u32 ev_ch_bit_map : 32; +}; + +/* Union definition of register */ +union gsi_hwio_def_inter_ee_n_src_ev_ch_irq_clr_k_u +{ + struct gsi_hwio_def_inter_ee_n_src_ev_ch_irq_clr_k_s def; + u32 value; +}; + +/*---------------------------------------------------------------------------- + * MODULE: IPA_0_GSI_TOP_XPU3 + *--------------------------------------------------------------------------*/ + +/*===========================================================================*/ +/*! + @brief Bit Field definition of register: IPA_0_GSI_TOP_XPU3_GCR0 +*/ +/*===========================================================================*/ +/* Structure definition of register */ +struct gsi_hwio_def_ipa_0_gsi_top_xpu3_gcr0_s +{ + u32 aaden : 1; + u32 aalog_mode_dis : 1; + u32 reserved0 : 30; +}; + +/* Union definition of register */ +union gsi_hwio_def_ipa_0_gsi_top_xpu3_gcr0_u +{ + struct gsi_hwio_def_ipa_0_gsi_top_xpu3_gcr0_s def; + u32 value; +}; + +/*===========================================================================*/ +/*! + @brief Bit Field definition of register: IPA_0_GSI_TOP_XPU3_SCR0 +*/ +/*===========================================================================*/ +/* Structure definition of register */ +struct gsi_hwio_def_ipa_0_gsi_top_xpu3_scr0_s +{ + u32 scfgere : 1; + u32 sclere : 1; + u32 scfgeie : 1; + u32 scleie : 1; + u32 reserved0 : 4; + u32 dynamic_clk_en : 1; + u32 reserved1 : 23; +}; + +/* Union definition of register */ +union gsi_hwio_def_ipa_0_gsi_top_xpu3_scr0_u +{ + struct gsi_hwio_def_ipa_0_gsi_top_xpu3_scr0_s def; + u32 value; +}; + +/*===========================================================================*/ +/*! + @brief Bit Field definition of register: IPA_0_GSI_TOP_XPU3_CR0 +*/ +/*===========================================================================*/ +/* Structure definition of register */ +struct gsi_hwio_def_ipa_0_gsi_top_xpu3_cr0_s +{ + u32 cfgere : 1; + u32 clere : 1; + u32 cfgeie : 1; + u32 cleie : 1; + u32 reserved0 : 3; + u32 vmiden : 1; + u32 dynamic_clk_en : 1; + u32 reserved1 : 23; +}; + +/* Union definition of register */ +union gsi_hwio_def_ipa_0_gsi_top_xpu3_cr0_u +{ + struct gsi_hwio_def_ipa_0_gsi_top_xpu3_cr0_s def; + u32 value; +}; + +/*===========================================================================*/ +/*! + @brief Bit Field definition of register: IPA_0_GSI_TOP_XPU3_RPU_ACR0 +*/ +/*===========================================================================*/ +/* Structure definition of register */ +struct gsi_hwio_def_ipa_0_gsi_top_xpu3_rpu_acr0_s +{ + u32 suvmid : 32; +}; + +/* Union definition of register */ +union gsi_hwio_def_ipa_0_gsi_top_xpu3_rpu_acr0_u +{ + struct gsi_hwio_def_ipa_0_gsi_top_xpu3_rpu_acr0_s def; + u32 value; +}; + +/*===========================================================================*/ +/*! + @brief Bit Field definition of register: IPA_0_GSI_TOP_XPU3_QAD0_GCR0 +*/ +/*===========================================================================*/ +/* Structure definition of register */ +struct gsi_hwio_def_ipa_0_gsi_top_xpu3_qad0_gcr0_s +{ + u32 qad0den : 1; + u32 qad0log_mode_dis : 1; + u32 reserved0 : 30; +}; + +/* Union definition of register */ +union gsi_hwio_def_ipa_0_gsi_top_xpu3_qad0_gcr0_u +{ + struct gsi_hwio_def_ipa_0_gsi_top_xpu3_qad0_gcr0_s def; + u32 value; +}; + +/*===========================================================================*/ +/*! + @brief Bit Field definition of register: IPA_0_GSI_TOP_XPU3_QAD0_CR0 +*/ +/*===========================================================================*/ +/* Structure definition of register */ +struct gsi_hwio_def_ipa_0_gsi_top_xpu3_qad0_cr0_s +{ + u32 cfgere : 1; + u32 clere : 1; + u32 cfgeie : 1; + u32 cleie : 1; + u32 reserved0 : 4; + u32 dynamic_clk_en : 1; + u32 reserved1 : 23; +}; + +/* Union definition of register */ +union gsi_hwio_def_ipa_0_gsi_top_xpu3_qad0_cr0_u +{ + struct gsi_hwio_def_ipa_0_gsi_top_xpu3_qad0_cr0_s def; + u32 value; +}; + +/*===========================================================================*/ +/*! + @brief Bit Field definition of register: IPA_0_GSI_TOP_XPU3_QAD1_GCR0 +*/ +/*===========================================================================*/ +/* Structure definition of register */ +struct gsi_hwio_def_ipa_0_gsi_top_xpu3_qad1_gcr0_s +{ + u32 qad1den : 1; + u32 qad1log_mode_dis : 1; + u32 reserved0 : 30; +}; + +/* Union definition of register */ +union gsi_hwio_def_ipa_0_gsi_top_xpu3_qad1_gcr0_u +{ + struct gsi_hwio_def_ipa_0_gsi_top_xpu3_qad1_gcr0_s def; + u32 value; +}; + +/*===========================================================================*/ +/*! + @brief Bit Field definition of register: IPA_0_GSI_TOP_XPU3_QAD1_CR0 +*/ +/*===========================================================================*/ +/* Structure definition of register */ +struct gsi_hwio_def_ipa_0_gsi_top_xpu3_qad1_cr0_s +{ + u32 cfgere : 1; + u32 clere : 1; + u32 cfgeie : 1; + u32 cleie : 1; + u32 reserved0 : 4; + u32 dynamic_clk_en : 1; + u32 reserved1 : 23; +}; + +/* Union definition of register */ +union gsi_hwio_def_ipa_0_gsi_top_xpu3_qad1_cr0_u +{ + struct gsi_hwio_def_ipa_0_gsi_top_xpu3_qad1_cr0_s def; + u32 value; +}; + +/*===========================================================================*/ +/*! + @brief Bit Field definition of register: IPA_0_GSI_TOP_XPU3_IDR3 +*/ +/*===========================================================================*/ +/* Structure definition of register */ +struct gsi_hwio_def_ipa_0_gsi_top_xpu3_idr3_s +{ + u32 nvmid : 8; + u32 mv : 1; + u32 pt : 1; + u32 reserved0 : 22; +}; + +/* Union definition of register */ +union gsi_hwio_def_ipa_0_gsi_top_xpu3_idr3_u +{ + struct gsi_hwio_def_ipa_0_gsi_top_xpu3_idr3_s def; + u32 value; +}; + +/*===========================================================================*/ +/*! + @brief Bit Field definition of register: IPA_0_GSI_TOP_XPU3_IDR2 +*/ +/*===========================================================================*/ +/* Structure definition of register */ +struct gsi_hwio_def_ipa_0_gsi_top_xpu3_idr2_s +{ + u32 num_qad : 4; + u32 reserved0 : 4; + u32 vmidacr_en : 8; + u32 sec_en : 8; + u32 nonsec_en : 8; +}; + +/* Union definition of register */ +union gsi_hwio_def_ipa_0_gsi_top_xpu3_idr2_u +{ + struct gsi_hwio_def_ipa_0_gsi_top_xpu3_idr2_s def; + u32 value; +}; + +/*===========================================================================*/ +/*! + @brief Bit Field definition of register: IPA_0_GSI_TOP_XPU3_IDR1 +*/ +/*===========================================================================*/ +/* Structure definition of register */ +struct gsi_hwio_def_ipa_0_gsi_top_xpu3_idr1_s +{ + u32 reserved0 : 16; + u32 config_addr_width : 6; + u32 reserved1 : 2; + u32 client_addr_width : 6; + u32 reserved2 : 2; +}; + +/* Union definition of register */ +union gsi_hwio_def_ipa_0_gsi_top_xpu3_idr1_u +{ + struct gsi_hwio_def_ipa_0_gsi_top_xpu3_idr1_s def; + u32 value; +}; + +/*===========================================================================*/ +/*! + @brief Bit Field definition of register: IPA_0_GSI_TOP_XPU3_IDR0 +*/ +/*===========================================================================*/ +/* Structure definition of register */ +struct gsi_hwio_def_ipa_0_gsi_top_xpu3_idr0_s +{ + u32 xputype : 2; + u32 reserved0 : 3; + u32 clientreq_halt_ack_hw_en : 1; + u32 reserved1 : 10; + u32 nrg : 10; + u32 reserved2 : 6; +}; + +/* Union definition of register */ +union gsi_hwio_def_ipa_0_gsi_top_xpu3_idr0_u +{ + struct gsi_hwio_def_ipa_0_gsi_top_xpu3_idr0_s def; + u32 value; +}; + +/*===========================================================================*/ +/*! + @brief Bit Field definition of register: IPA_0_GSI_TOP_XPU3_REV +*/ +/*===========================================================================*/ +/* Structure definition of register */ +struct gsi_hwio_def_ipa_0_gsi_top_xpu3_rev_s +{ + u32 step : 16; + u32 minor : 12; + u32 major : 4; +}; + +/* Union definition of register */ +union gsi_hwio_def_ipa_0_gsi_top_xpu3_rev_u +{ + struct gsi_hwio_def_ipa_0_gsi_top_xpu3_rev_s def; + u32 value; +}; + +/*===========================================================================*/ +/*! + @brief Bit Field definition of register: IPA_0_GSI_TOP_XPU3_LOG_MODE_DIS +*/ +/*===========================================================================*/ +/* Structure definition of register */ +struct gsi_hwio_def_ipa_0_gsi_top_xpu3_log_mode_dis_s +{ + u32 log_mode_dis : 1; + u32 reserved0 : 31; +}; + +/* Union definition of register */ +union gsi_hwio_def_ipa_0_gsi_top_xpu3_log_mode_dis_u +{ + struct gsi_hwio_def_ipa_0_gsi_top_xpu3_log_mode_dis_s def; + u32 value; +}; + +/*===========================================================================*/ +/*! + @brief Bit Field definition of register: IPA_0_GSI_TOP_XPU3_RGN_FREESTATUSr +*/ +/*===========================================================================*/ +/* Structure definition of register */ +struct gsi_hwio_def_ipa_0_gsi_top_xpu3_rgn_freestatusr_s +{ + u32 rgfreestatus : 21; + u32 reserved0 : 11; +}; + +/* Union definition of register */ +union gsi_hwio_def_ipa_0_gsi_top_xpu3_rgn_freestatusr_u +{ + struct gsi_hwio_def_ipa_0_gsi_top_xpu3_rgn_freestatusr_s def; + u32 value; +}; + +/*===========================================================================*/ +/*! + @brief Bit Field definition of register: IPA_0_GSI_TOP_XPU3_SEAR0 +*/ +/*===========================================================================*/ +/* Structure definition of register */ +struct gsi_hwio_def_ipa_0_gsi_top_xpu3_sear0_s +{ + u32 addr_31_0 : 32; +}; + +/* Union definition of register */ +union gsi_hwio_def_ipa_0_gsi_top_xpu3_sear0_u +{ + struct gsi_hwio_def_ipa_0_gsi_top_xpu3_sear0_s def; + u32 value; +}; + +/*===========================================================================*/ +/*! + @brief Bit Field definition of register: IPA_0_GSI_TOP_XPU3_SESR +*/ +/*===========================================================================*/ +/* Structure definition of register */ +struct gsi_hwio_def_ipa_0_gsi_top_xpu3_sesr_s +{ + u32 cfg : 1; + u32 client : 1; + u32 cfgmulti : 1; + u32 clmulti : 1; + u32 reserved0 : 28; +}; + +/* Union definition of register */ +union gsi_hwio_def_ipa_0_gsi_top_xpu3_sesr_u +{ + struct gsi_hwio_def_ipa_0_gsi_top_xpu3_sesr_s def; + u32 value; +}; + +/*===========================================================================*/ +/*! + @brief Bit Field definition of register: IPA_0_GSI_TOP_XPU3_SESRRESTORE +*/ +/*===========================================================================*/ +/* Structure definition of register */ +struct gsi_hwio_def_ipa_0_gsi_top_xpu3_sesrrestore_s +{ + u32 cfg : 1; + u32 client : 1; + u32 cfgmulti : 1; + u32 clmulti : 1; + u32 reserved0 : 28; +}; + +/* Union definition of register */ +union gsi_hwio_def_ipa_0_gsi_top_xpu3_sesrrestore_u +{ + struct gsi_hwio_def_ipa_0_gsi_top_xpu3_sesrrestore_s def; + u32 value; +}; + +/*===========================================================================*/ +/*! + @brief Bit Field definition of register: IPA_0_GSI_TOP_XPU3_SESYNR0 +*/ +/*===========================================================================*/ +/* Structure definition of register */ +struct gsi_hwio_def_ipa_0_gsi_top_xpu3_sesynr0_s +{ + u32 xprotns : 1; + u32 awrite : 1; + u32 xinst : 1; + u32 xpriv : 1; + u32 reserved0 : 4; + u32 qad : 8; + u32 alen : 8; + u32 asize : 3; + u32 reserved1 : 2; + u32 burstlen : 1; + u32 ac : 1; + u32 reserved2 : 1; +}; + +/* Union definition of register */ +union gsi_hwio_def_ipa_0_gsi_top_xpu3_sesynr0_u +{ + struct gsi_hwio_def_ipa_0_gsi_top_xpu3_sesynr0_s def; + u32 value; +}; + +/*===========================================================================*/ +/*! + @brief Bit Field definition of register: IPA_0_GSI_TOP_XPU3_SESYNR1 +*/ +/*===========================================================================*/ +/* Structure definition of register */ +struct gsi_hwio_def_ipa_0_gsi_top_xpu3_sesynr1_s +{ + u32 mid : 8; + u32 pid : 5; + u32 bid : 3; + u32 vmid : 8; + u32 tid : 8; +}; + +/* Union definition of register */ +union gsi_hwio_def_ipa_0_gsi_top_xpu3_sesynr1_u +{ + struct gsi_hwio_def_ipa_0_gsi_top_xpu3_sesynr1_s def; + u32 value; +}; + +/*===========================================================================*/ +/*! + @brief Bit Field definition of register: IPA_0_GSI_TOP_XPU3_SESYNR2 +*/ +/*===========================================================================*/ +/* Structure definition of register */ +struct gsi_hwio_def_ipa_0_gsi_top_xpu3_sesynr2_s +{ + u32 memtype : 3; + u32 reserved0 : 4; + u32 transient : 1; + u32 noallocate : 1; + u32 ooowr : 1; + u32 ooord : 1; + u32 orderedwr : 1; + u32 orderedrd : 1; + u32 portmrel : 1; + u32 innerwritethrough : 1; + u32 innertransient : 1; + u32 innershared : 1; + u32 innercacheable : 1; + u32 innernoallocate : 1; + u32 writethrough : 1; + u32 shared : 1; + u32 full : 1; + u32 exclusive : 1; + u32 error : 1; + u32 earlywrresp : 1; + u32 device_type : 2; + u32 device : 1; + u32 cacheable : 1; + u32 burst : 1; + u32 bar : 2; +}; + +/* Union definition of register */ +union gsi_hwio_def_ipa_0_gsi_top_xpu3_sesynr2_u +{ + struct gsi_hwio_def_ipa_0_gsi_top_xpu3_sesynr2_s def; + u32 value; +}; + +/*===========================================================================*/ +/*! + @brief Bit Field definition of register: IPA_0_GSI_TOP_XPU3_SEAR1 +*/ +/*===========================================================================*/ +/* Structure definition of register */ +struct gsi_hwio_def_ipa_0_gsi_top_xpu3_sear1_s +{ + u32 addr_63_32 : 32; +}; + +/* Union definition of register */ +union gsi_hwio_def_ipa_0_gsi_top_xpu3_sear1_u +{ + struct gsi_hwio_def_ipa_0_gsi_top_xpu3_sear1_s def; + u32 value; +}; + +/*===========================================================================*/ +/*! + @brief Bit Field definition of register: IPA_0_GSI_TOP_XPU3_EAR0 +*/ +/*===========================================================================*/ +/* Structure definition of register */ +struct gsi_hwio_def_ipa_0_gsi_top_xpu3_ear0_s +{ + u32 addr_31_0 : 32; +}; + +/* Union definition of register */ +union gsi_hwio_def_ipa_0_gsi_top_xpu3_ear0_u +{ + struct gsi_hwio_def_ipa_0_gsi_top_xpu3_ear0_s def; + u32 value; +}; + +/*===========================================================================*/ +/*! + @brief Bit Field definition of register: IPA_0_GSI_TOP_XPU3_ESR +*/ +/*===========================================================================*/ +/* Structure definition of register */ +struct gsi_hwio_def_ipa_0_gsi_top_xpu3_esr_s +{ + u32 cfg : 1; + u32 client : 1; + u32 cfgmulti : 1; + u32 clmulti : 1; + u32 reserved0 : 28; +}; + +/* Union definition of register */ +union gsi_hwio_def_ipa_0_gsi_top_xpu3_esr_u +{ + struct gsi_hwio_def_ipa_0_gsi_top_xpu3_esr_s def; + u32 value; +}; + +/*===========================================================================*/ +/*! + @brief Bit Field definition of register: IPA_0_GSI_TOP_XPU3_ESRRESTORE +*/ +/*===========================================================================*/ +/* Structure definition of register */ +struct gsi_hwio_def_ipa_0_gsi_top_xpu3_esrrestore_s +{ + u32 cfg : 1; + u32 client : 1; + u32 cfgmulti : 1; + u32 clmulti : 1; + u32 reserved0 : 28; +}; + +/* Union definition of register */ +union gsi_hwio_def_ipa_0_gsi_top_xpu3_esrrestore_u +{ + struct gsi_hwio_def_ipa_0_gsi_top_xpu3_esrrestore_s def; + u32 value; +}; + +/*===========================================================================*/ +/*! + @brief Bit Field definition of register: IPA_0_GSI_TOP_XPU3_ESYNR0 +*/ +/*===========================================================================*/ +/* Structure definition of register */ +struct gsi_hwio_def_ipa_0_gsi_top_xpu3_esynr0_s +{ + u32 xprotns : 1; + u32 awrite : 1; + u32 xinst : 1; + u32 xpriv : 1; + u32 reserved0 : 4; + u32 qad : 8; + u32 alen : 8; + u32 asize : 3; + u32 reserved1 : 2; + u32 burstlen : 1; + u32 ac : 1; + u32 reserved2 : 1; +}; + +/* Union definition of register */ +union gsi_hwio_def_ipa_0_gsi_top_xpu3_esynr0_u +{ + struct gsi_hwio_def_ipa_0_gsi_top_xpu3_esynr0_s def; + u32 value; +}; + +/*===========================================================================*/ +/*! + @brief Bit Field definition of register: IPA_0_GSI_TOP_XPU3_ESYNR1 +*/ +/*===========================================================================*/ +/* Structure definition of register */ +struct gsi_hwio_def_ipa_0_gsi_top_xpu3_esynr1_s +{ + u32 mid : 8; + u32 pid : 5; + u32 bid : 3; + u32 vmid : 8; + u32 tid : 8; +}; + +/* Union definition of register */ +union gsi_hwio_def_ipa_0_gsi_top_xpu3_esynr1_u +{ + struct gsi_hwio_def_ipa_0_gsi_top_xpu3_esynr1_s def; + u32 value; +}; + +/*===========================================================================*/ +/*! + @brief Bit Field definition of register: IPA_0_GSI_TOP_XPU3_ESYNR2 +*/ +/*===========================================================================*/ +/* Structure definition of register */ +struct gsi_hwio_def_ipa_0_gsi_top_xpu3_esynr2_s +{ + u32 memtype : 3; + u32 reserved0 : 4; + u32 transient : 1; + u32 noallocate : 1; + u32 ooowr : 1; + u32 ooord : 1; + u32 orderedwr : 1; + u32 orderedrd : 1; + u32 portmrel : 1; + u32 innerwritethrough : 1; + u32 innertransient : 1; + u32 innershared : 1; + u32 innercacheable : 1; + u32 innernoallocate : 1; + u32 writethrough : 1; + u32 shared : 1; + u32 full : 1; + u32 exclusive : 1; + u32 error : 1; + u32 earlywrresp : 1; + u32 device_type : 2; + u32 device : 1; + u32 cacheable : 1; + u32 burst : 1; + u32 bar : 2; +}; + +/* Union definition of register */ +union gsi_hwio_def_ipa_0_gsi_top_xpu3_esynr2_u +{ + struct gsi_hwio_def_ipa_0_gsi_top_xpu3_esynr2_s def; + u32 value; +}; + +/*===========================================================================*/ +/*! + @brief Bit Field definition of register: IPA_0_GSI_TOP_XPU3_EAR1 +*/ +/*===========================================================================*/ +/* Structure definition of register */ +struct gsi_hwio_def_ipa_0_gsi_top_xpu3_ear1_s +{ + u32 addr_63_32 : 32; +}; + +/* Union definition of register */ +union gsi_hwio_def_ipa_0_gsi_top_xpu3_ear1_u +{ + struct gsi_hwio_def_ipa_0_gsi_top_xpu3_ear1_s def; + u32 value; +}; + +/*===========================================================================*/ +/*! + @brief Bit Field definition of register: IPA_0_GSI_TOP_XPU3_QAD0_EAR0 +*/ +/*===========================================================================*/ +/* Structure definition of register */ +struct gsi_hwio_def_ipa_0_gsi_top_xpu3_qad0_ear0_s +{ + u32 addr_31_0 : 32; +}; + +/* Union definition of register */ +union gsi_hwio_def_ipa_0_gsi_top_xpu3_qad0_ear0_u +{ + struct gsi_hwio_def_ipa_0_gsi_top_xpu3_qad0_ear0_s def; + u32 value; +}; + +/*===========================================================================*/ +/*! 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+ @brief Bit Field definition of register: IPA_0_GSI_TOP_XPU3_RGn_CR2 +*/ +/*===========================================================================*/ +/* Structure definition of register */ +struct gsi_hwio_def_ipa_0_gsi_top_xpu3_rgn_cr2_s +{ + u32 rgsclwren_apps : 1; + u32 reserved0 : 31; +}; + +/* Union definition of register */ +union gsi_hwio_def_ipa_0_gsi_top_xpu3_rgn_cr2_u +{ + struct gsi_hwio_def_ipa_0_gsi_top_xpu3_rgn_cr2_s def; + u32 value; +}; + +/*===========================================================================*/ +/*! + @brief Bit Field definition of register: IPA_0_GSI_TOP_XPU3_RGn_CR3 +*/ +/*===========================================================================*/ +/* Structure definition of register */ +struct gsi_hwio_def_ipa_0_gsi_top_xpu3_rgn_cr3_s +{ + u32 rgclwren : 3; + u32 reserved0 : 29; +}; + +/* Union definition of register */ +union gsi_hwio_def_ipa_0_gsi_top_xpu3_rgn_cr3_u +{ + struct gsi_hwio_def_ipa_0_gsi_top_xpu3_rgn_cr3_s def; + u32 value; +}; + +/*===========================================================================*/ +/*! + @brief Bit Field definition of register: IPA_0_GSI_TOP_XPU3_RGn_RACR +*/ +/*===========================================================================*/ +/* Structure definition of register */ +struct gsi_hwio_def_ipa_0_gsi_top_xpu3_rgn_racr_s +{ + u32 re : 32; +}; + +/* Union definition of register */ +union gsi_hwio_def_ipa_0_gsi_top_xpu3_rgn_racr_u +{ + struct gsi_hwio_def_ipa_0_gsi_top_xpu3_rgn_racr_s def; + u32 value; +}; + +/*===========================================================================*/ +/*! + @brief Bit Field definition of register: IPA_0_GSI_TOP_XPU3_RGn_WACR +*/ +/*===========================================================================*/ +/* Structure definition of register */ +struct gsi_hwio_def_ipa_0_gsi_top_xpu3_rgn_wacr_s +{ + u32 we : 32; +}; + +/* Union definition of register */ +union gsi_hwio_def_ipa_0_gsi_top_xpu3_rgn_wacr_u +{ + struct gsi_hwio_def_ipa_0_gsi_top_xpu3_rgn_wacr_s def; + u32 value; +}; + + +#endif /* __GSI_HWIO_DEF_H__ */ diff --git a/drivers/platform/msm/ipa/ipa_v3/dump/ipa5.0/ipa_access_control.h b/drivers/platform/msm/ipa/ipa_v3/dump/ipa5.0/ipa_access_control.h new file mode 100644 index 0000000000..a4d3dc41d4 --- /dev/null +++ b/drivers/platform/msm/ipa/ipa_v3/dump/ipa5.0/ipa_access_control.h @@ -0,0 +1,49 @@ +/* SPDX-License-Identifier: GPL-2.0-only */ +/* + * Copyright (c) 2021, The Linux Foundation. All rights reserved. + */ +#if !defined(_IPA_ACCESS_CONTROL_H_) +#define _IPA_ACCESS_CONTROL_H_ + +#include "ipa_reg_dump.h" + +/* + * AA_COMBO - actual read, actual write + * AN_COMBO - actual read, no-op write + * NA_COMBO - no-op read, actual write + * NN_COMBO - no-op read, no-op write + */ + +/* + * The following is target specific. + */ +static struct reg_mem_access_map_t mem_access_map[] = { + /*------------------------------------------------------------*/ + /* Range Use when Use when */ + /* Begin End SD_ENABLED SD_DISABLED */ + /*------------------------------------------------------------*/ + { 0x04000, 0x04FFF, { &io_matrix[AN_COMBO], &io_matrix[AN_COMBO] } }, + { 0xA8000, 0xB7FFF, { &io_matrix[AN_COMBO], &io_matrix[AN_COMBO] } }, + { 0x05000, 0x0EFFF, { &io_matrix[AN_COMBO], &io_matrix[AN_COMBO] } }, + { 0x0F000, 0x0FFFF, { &io_matrix[AN_COMBO], &io_matrix[AN_COMBO] } }, + { 0x18000, 0x29FFF, { &io_matrix[AA_COMBO], &io_matrix[AA_COMBO] } }, + { 0x2A000, 0x3BFFF, { &io_matrix[AN_COMBO], &io_matrix[AN_COMBO] } }, + { 0x3C000, 0x4DFFF, { &io_matrix[AN_COMBO], &io_matrix[AN_COMBO] } }, + { 0x10000, 0x10FFF, { &io_matrix[AA_COMBO], &io_matrix[AA_COMBO] } }, + { 0x11000, 0x11FFF, { &io_matrix[NN_COMBO], &io_matrix[NN_COMBO] } }, + { 0x12000, 0x12FFF, { &io_matrix[NN_COMBO], &io_matrix[NN_COMBO] } }, + { 0x14C000, 0x14CFFF, { &io_matrix[AA_COMBO], &io_matrix[AA_COMBO] } }, + { 0x14D000, 0x14DFFF, { &io_matrix[NN_COMBO], &io_matrix[NN_COMBO] } }, + { 0x14E000, 0x14FFFF, { &io_matrix[NN_COMBO], &io_matrix[NN_COMBO] } }, + { 0x140000, 0x147FFF, { &io_matrix[AA_COMBO], &io_matrix[AA_COMBO] } }, + { 0x148000, 0x14BFFF, { &io_matrix[AN_COMBO], &io_matrix[AN_COMBO] } }, + { 0x150000, 0x15FFFF, { &io_matrix[AA_COMBO], &io_matrix[AA_COMBO] } }, + { 0x160000, 0x17FFFF, { &io_matrix[AN_COMBO], &io_matrix[NN_COMBO] } }, + { 0x180000, 0x180FFF, { &io_matrix[NN_COMBO], &io_matrix[NN_COMBO] } }, + { 0x181000, 0x19FFFF, { &io_matrix[AN_COMBO], &io_matrix[AN_COMBO] } }, + { 0x1A0000, 0x1BFFFF, { &io_matrix[AN_COMBO], &io_matrix[NN_COMBO] } }, + { 0x1C0000, 0x1C1FFF, { &io_matrix[NN_COMBO], &io_matrix[NN_COMBO] } }, + { 0x1C2000, 0x1C3FFF, { &io_matrix[AA_COMBO], &io_matrix[AA_COMBO] } }, +}; + +#endif /* #if !defined(_IPA_ACCESS_CONTROL_H_) */ diff --git a/drivers/platform/msm/ipa/ipa_v3/dump/ipa5.0/ipa_gcc_hwio.h b/drivers/platform/msm/ipa/ipa_v3/dump/ipa5.0/ipa_gcc_hwio.h new file mode 100644 index 0000000000..c71f4f7071 --- /dev/null +++ b/drivers/platform/msm/ipa/ipa_v3/dump/ipa5.0/ipa_gcc_hwio.h @@ -0,0 +1,47043 @@ +/* SPDX-License-Identifier: GPL-2.0-only */ +/* + * Copyright (c) 2021, The Linux Foundation. All rights reserved. + */ + +#ifndef __IPA_GCC_HWIO_H__ +#define __IPA_GCC_HWIO_H__ +/** + @file ipa_gcc_hwio.h + @brief Auto-generated HWIO interface include file. + + This file contains HWIO register definitions for the following modules: + GCC_CLK_CTL_REG.* + + 'Include' filters applied: + 'Exclude' filters applied: RESERVED DUMMY + + Attribute definitions for the HWIO_*_ATTR macros are as follows: + 0x0: Command register + 0x1: Read-Only + 0x2: Write-Only + 0x3: Read/Write +*/ + +/*---------------------------------------------------------------------------- + * MODULE: GCC_CLK_CTL_REG + *--------------------------------------------------------------------------*/ + +#define GCC_CLK_CTL_REG_REG_BASE (CLK_CTL_BASE + 0x00010000) +#define GCC_CLK_CTL_REG_REG_BASE_PHYS (CLK_CTL_BASE_PHYS + 0x00010000) +#define GCC_CLK_CTL_REG_REG_BASE_OFFS 0x00010000 + +#define HWIO_GCC_SYSTEM_NOC_BCR_ADDR (GCC_CLK_CTL_REG_REG_BASE + 0x00000000) +#define HWIO_GCC_SYSTEM_NOC_BCR_PHYS (GCC_CLK_CTL_REG_REG_BASE_PHYS + 0x00000000) +#define HWIO_GCC_SYSTEM_NOC_BCR_OFFS (GCC_CLK_CTL_REG_REG_BASE_OFFS + 0x00000000) +#define HWIO_GCC_SYSTEM_NOC_BCR_RMSK 0x1 +#define HWIO_GCC_SYSTEM_NOC_BCR_ATTR 0x3 +#define HWIO_GCC_SYSTEM_NOC_BCR_IN \ + in_dword_masked(HWIO_GCC_SYSTEM_NOC_BCR_ADDR, HWIO_GCC_SYSTEM_NOC_BCR_RMSK) +#define HWIO_GCC_SYSTEM_NOC_BCR_INM(m) \ + in_dword_masked(HWIO_GCC_SYSTEM_NOC_BCR_ADDR, m) +#define HWIO_GCC_SYSTEM_NOC_BCR_OUT(v) \ + out_dword(HWIO_GCC_SYSTEM_NOC_BCR_ADDR,v) +#define HWIO_GCC_SYSTEM_NOC_BCR_OUTM(m,v) \ + out_dword_masked_ns(HWIO_GCC_SYSTEM_NOC_BCR_ADDR,m,v,HWIO_GCC_SYSTEM_NOC_BCR_IN) +#define HWIO_GCC_SYSTEM_NOC_BCR_BLK_ARES_BMSK 0x1 +#define HWIO_GCC_SYSTEM_NOC_BCR_BLK_ARES_SHFT 0x0 +#define HWIO_GCC_SYSTEM_NOC_BCR_BLK_ARES_DISABLE_FVAL 0x0 +#define HWIO_GCC_SYSTEM_NOC_BCR_BLK_ARES_ENABLE_FVAL 0x1 + +#define HWIO_GCC_SYS_NOC_AXI_CBCR_ADDR (GCC_CLK_CTL_REG_REG_BASE + 0x00000004) +#define HWIO_GCC_SYS_NOC_AXI_CBCR_PHYS (GCC_CLK_CTL_REG_REG_BASE_PHYS + 0x00000004) +#define HWIO_GCC_SYS_NOC_AXI_CBCR_OFFS (GCC_CLK_CTL_REG_REG_BASE_OFFS + 0x00000004) +#define HWIO_GCC_SYS_NOC_AXI_CBCR_RMSK 0x81d0000f +#define HWIO_GCC_SYS_NOC_AXI_CBCR_ATTR 0x3 +#define HWIO_GCC_SYS_NOC_AXI_CBCR_IN \ + in_dword_masked(HWIO_GCC_SYS_NOC_AXI_CBCR_ADDR, HWIO_GCC_SYS_NOC_AXI_CBCR_RMSK) +#define HWIO_GCC_SYS_NOC_AXI_CBCR_INM(m) \ + in_dword_masked(HWIO_GCC_SYS_NOC_AXI_CBCR_ADDR, m) +#define HWIO_GCC_SYS_NOC_AXI_CBCR_OUT(v) \ + out_dword(HWIO_GCC_SYS_NOC_AXI_CBCR_ADDR,v) +#define HWIO_GCC_SYS_NOC_AXI_CBCR_OUTM(m,v) \ + out_dword_masked_ns(HWIO_GCC_SYS_NOC_AXI_CBCR_ADDR,m,v,HWIO_GCC_SYS_NOC_AXI_CBCR_IN) +#define HWIO_GCC_SYS_NOC_AXI_CBCR_CLK_OFF_BMSK 0x80000000 +#define HWIO_GCC_SYS_NOC_AXI_CBCR_CLK_OFF_SHFT 0x1f +#define HWIO_GCC_SYS_NOC_AXI_CBCR_IGNORE_ALL_ARES_BMSK 0x1000000 +#define HWIO_GCC_SYS_NOC_AXI_CBCR_IGNORE_ALL_ARES_SHFT 0x18 +#define HWIO_GCC_SYS_NOC_AXI_CBCR_IGNORE_ALL_CLK_DIS_BMSK 0x800000 +#define HWIO_GCC_SYS_NOC_AXI_CBCR_IGNORE_ALL_CLK_DIS_SHFT 0x17 +#define HWIO_GCC_SYS_NOC_AXI_CBCR_CLK_DIS_BMSK 0x400000 +#define HWIO_GCC_SYS_NOC_AXI_CBCR_CLK_DIS_SHFT 0x16 +#define HWIO_GCC_SYS_NOC_AXI_CBCR_IGNORE_RPMH_CLK_DIS_BMSK 0x100000 +#define HWIO_GCC_SYS_NOC_AXI_CBCR_IGNORE_RPMH_CLK_DIS_SHFT 0x14 +#define HWIO_GCC_SYS_NOC_AXI_CBCR_SW_ONLY_EN_BMSK 0x8 +#define HWIO_GCC_SYS_NOC_AXI_CBCR_SW_ONLY_EN_SHFT 0x3 +#define HWIO_GCC_SYS_NOC_AXI_CBCR_CLK_ARES_BMSK 0x4 +#define HWIO_GCC_SYS_NOC_AXI_CBCR_CLK_ARES_SHFT 0x2 +#define HWIO_GCC_SYS_NOC_AXI_CBCR_CLK_ARES_NO_RESET_FVAL 0x0 +#define HWIO_GCC_SYS_NOC_AXI_CBCR_CLK_ARES_RESET_FVAL 0x1 +#define HWIO_GCC_SYS_NOC_AXI_CBCR_HW_CTL_BMSK 0x2 +#define HWIO_GCC_SYS_NOC_AXI_CBCR_HW_CTL_SHFT 0x1 +#define HWIO_GCC_SYS_NOC_AXI_CBCR_HW_CTL_DISABLE_FVAL 0x0 +#define HWIO_GCC_SYS_NOC_AXI_CBCR_HW_CTL_ENABLE_FVAL 0x1 +#define HWIO_GCC_SYS_NOC_AXI_CBCR_CLK_ENABLE_BMSK 0x1 +#define HWIO_GCC_SYS_NOC_AXI_CBCR_CLK_ENABLE_SHFT 0x0 +#define HWIO_GCC_SYS_NOC_AXI_CBCR_CLK_ENABLE_DISABLE_FVAL 0x0 +#define HWIO_GCC_SYS_NOC_AXI_CBCR_CLK_ENABLE_ENABLE_FVAL 0x1 + +#define HWIO_GCC_SYS_NOC_HS_AXI_CBCR_ADDR (GCC_CLK_CTL_REG_REG_BASE + 0x00000008) +#define HWIO_GCC_SYS_NOC_HS_AXI_CBCR_PHYS (GCC_CLK_CTL_REG_REG_BASE_PHYS + 0x00000008) +#define HWIO_GCC_SYS_NOC_HS_AXI_CBCR_OFFS (GCC_CLK_CTL_REG_REG_BASE_OFFS + 0x00000008) +#define HWIO_GCC_SYS_NOC_HS_AXI_CBCR_RMSK 0x81d0000f +#define HWIO_GCC_SYS_NOC_HS_AXI_CBCR_ATTR 0x3 +#define HWIO_GCC_SYS_NOC_HS_AXI_CBCR_IN \ + in_dword_masked(HWIO_GCC_SYS_NOC_HS_AXI_CBCR_ADDR, HWIO_GCC_SYS_NOC_HS_AXI_CBCR_RMSK) +#define HWIO_GCC_SYS_NOC_HS_AXI_CBCR_INM(m) \ + in_dword_masked(HWIO_GCC_SYS_NOC_HS_AXI_CBCR_ADDR, m) +#define HWIO_GCC_SYS_NOC_HS_AXI_CBCR_OUT(v) \ + out_dword(HWIO_GCC_SYS_NOC_HS_AXI_CBCR_ADDR,v) +#define HWIO_GCC_SYS_NOC_HS_AXI_CBCR_OUTM(m,v) \ + out_dword_masked_ns(HWIO_GCC_SYS_NOC_HS_AXI_CBCR_ADDR,m,v,HWIO_GCC_SYS_NOC_HS_AXI_CBCR_IN) +#define HWIO_GCC_SYS_NOC_HS_AXI_CBCR_CLK_OFF_BMSK 0x80000000 +#define HWIO_GCC_SYS_NOC_HS_AXI_CBCR_CLK_OFF_SHFT 0x1f +#define HWIO_GCC_SYS_NOC_HS_AXI_CBCR_IGNORE_ALL_ARES_BMSK 0x1000000 +#define HWIO_GCC_SYS_NOC_HS_AXI_CBCR_IGNORE_ALL_ARES_SHFT 0x18 +#define HWIO_GCC_SYS_NOC_HS_AXI_CBCR_IGNORE_ALL_CLK_DIS_BMSK 0x800000 +#define HWIO_GCC_SYS_NOC_HS_AXI_CBCR_IGNORE_ALL_CLK_DIS_SHFT 0x17 +#define HWIO_GCC_SYS_NOC_HS_AXI_CBCR_CLK_DIS_BMSK 0x400000 +#define HWIO_GCC_SYS_NOC_HS_AXI_CBCR_CLK_DIS_SHFT 0x16 +#define HWIO_GCC_SYS_NOC_HS_AXI_CBCR_IGNORE_RPMH_CLK_DIS_BMSK 0x100000 +#define HWIO_GCC_SYS_NOC_HS_AXI_CBCR_IGNORE_RPMH_CLK_DIS_SHFT 0x14 +#define HWIO_GCC_SYS_NOC_HS_AXI_CBCR_SW_ONLY_EN_BMSK 0x8 +#define HWIO_GCC_SYS_NOC_HS_AXI_CBCR_SW_ONLY_EN_SHFT 0x3 +#define HWIO_GCC_SYS_NOC_HS_AXI_CBCR_CLK_ARES_BMSK 0x4 +#define HWIO_GCC_SYS_NOC_HS_AXI_CBCR_CLK_ARES_SHFT 0x2 +#define HWIO_GCC_SYS_NOC_HS_AXI_CBCR_CLK_ARES_NO_RESET_FVAL 0x0 +#define HWIO_GCC_SYS_NOC_HS_AXI_CBCR_CLK_ARES_RESET_FVAL 0x1 +#define HWIO_GCC_SYS_NOC_HS_AXI_CBCR_HW_CTL_BMSK 0x2 +#define HWIO_GCC_SYS_NOC_HS_AXI_CBCR_HW_CTL_SHFT 0x1 +#define HWIO_GCC_SYS_NOC_HS_AXI_CBCR_HW_CTL_DISABLE_FVAL 0x0 +#define HWIO_GCC_SYS_NOC_HS_AXI_CBCR_HW_CTL_ENABLE_FVAL 0x1 +#define HWIO_GCC_SYS_NOC_HS_AXI_CBCR_CLK_ENABLE_BMSK 0x1 +#define HWIO_GCC_SYS_NOC_HS_AXI_CBCR_CLK_ENABLE_SHFT 0x0 +#define HWIO_GCC_SYS_NOC_HS_AXI_CBCR_CLK_ENABLE_DISABLE_FVAL 0x0 +#define HWIO_GCC_SYS_NOC_HS_AXI_CBCR_CLK_ENABLE_ENABLE_FVAL 0x1 + +#define HWIO_GCC_SYS_NOC_QDSS_STM_AXI_CBCR_ADDR (GCC_CLK_CTL_REG_REG_BASE + 0x0000000c) +#define HWIO_GCC_SYS_NOC_QDSS_STM_AXI_CBCR_PHYS (GCC_CLK_CTL_REG_REG_BASE_PHYS + 0x0000000c) +#define HWIO_GCC_SYS_NOC_QDSS_STM_AXI_CBCR_OFFS (GCC_CLK_CTL_REG_REG_BASE_OFFS + 0x0000000c) +#define HWIO_GCC_SYS_NOC_QDSS_STM_AXI_CBCR_RMSK 0x81d0000f +#define HWIO_GCC_SYS_NOC_QDSS_STM_AXI_CBCR_ATTR 0x3 +#define HWIO_GCC_SYS_NOC_QDSS_STM_AXI_CBCR_IN \ + in_dword_masked(HWIO_GCC_SYS_NOC_QDSS_STM_AXI_CBCR_ADDR, HWIO_GCC_SYS_NOC_QDSS_STM_AXI_CBCR_RMSK) +#define HWIO_GCC_SYS_NOC_QDSS_STM_AXI_CBCR_INM(m) \ + in_dword_masked(HWIO_GCC_SYS_NOC_QDSS_STM_AXI_CBCR_ADDR, m) +#define HWIO_GCC_SYS_NOC_QDSS_STM_AXI_CBCR_OUT(v) \ + out_dword(HWIO_GCC_SYS_NOC_QDSS_STM_AXI_CBCR_ADDR,v) +#define HWIO_GCC_SYS_NOC_QDSS_STM_AXI_CBCR_OUTM(m,v) \ + out_dword_masked_ns(HWIO_GCC_SYS_NOC_QDSS_STM_AXI_CBCR_ADDR,m,v,HWIO_GCC_SYS_NOC_QDSS_STM_AXI_CBCR_IN) +#define HWIO_GCC_SYS_NOC_QDSS_STM_AXI_CBCR_CLK_OFF_BMSK 0x80000000 +#define HWIO_GCC_SYS_NOC_QDSS_STM_AXI_CBCR_CLK_OFF_SHFT 0x1f +#define HWIO_GCC_SYS_NOC_QDSS_STM_AXI_CBCR_IGNORE_ALL_ARES_BMSK 0x1000000 +#define HWIO_GCC_SYS_NOC_QDSS_STM_AXI_CBCR_IGNORE_ALL_ARES_SHFT 0x18 +#define HWIO_GCC_SYS_NOC_QDSS_STM_AXI_CBCR_IGNORE_ALL_CLK_DIS_BMSK 0x800000 +#define HWIO_GCC_SYS_NOC_QDSS_STM_AXI_CBCR_IGNORE_ALL_CLK_DIS_SHFT 0x17 +#define HWIO_GCC_SYS_NOC_QDSS_STM_AXI_CBCR_CLK_DIS_BMSK 0x400000 +#define HWIO_GCC_SYS_NOC_QDSS_STM_AXI_CBCR_CLK_DIS_SHFT 0x16 +#define HWIO_GCC_SYS_NOC_QDSS_STM_AXI_CBCR_IGNORE_RPMH_CLK_DIS_BMSK 0x100000 +#define HWIO_GCC_SYS_NOC_QDSS_STM_AXI_CBCR_IGNORE_RPMH_CLK_DIS_SHFT 0x14 +#define HWIO_GCC_SYS_NOC_QDSS_STM_AXI_CBCR_SW_ONLY_EN_BMSK 0x8 +#define HWIO_GCC_SYS_NOC_QDSS_STM_AXI_CBCR_SW_ONLY_EN_SHFT 0x3 +#define HWIO_GCC_SYS_NOC_QDSS_STM_AXI_CBCR_CLK_ARES_BMSK 0x4 +#define HWIO_GCC_SYS_NOC_QDSS_STM_AXI_CBCR_CLK_ARES_SHFT 0x2 +#define HWIO_GCC_SYS_NOC_QDSS_STM_AXI_CBCR_CLK_ARES_NO_RESET_FVAL 0x0 +#define HWIO_GCC_SYS_NOC_QDSS_STM_AXI_CBCR_CLK_ARES_RESET_FVAL 0x1 +#define HWIO_GCC_SYS_NOC_QDSS_STM_AXI_CBCR_HW_CTL_BMSK 0x2 +#define HWIO_GCC_SYS_NOC_QDSS_STM_AXI_CBCR_HW_CTL_SHFT 0x1 +#define HWIO_GCC_SYS_NOC_QDSS_STM_AXI_CBCR_HW_CTL_DISABLE_FVAL 0x0 +#define HWIO_GCC_SYS_NOC_QDSS_STM_AXI_CBCR_HW_CTL_ENABLE_FVAL 0x1 +#define HWIO_GCC_SYS_NOC_QDSS_STM_AXI_CBCR_CLK_ENABLE_BMSK 0x1 +#define HWIO_GCC_SYS_NOC_QDSS_STM_AXI_CBCR_CLK_ENABLE_SHFT 0x0 +#define HWIO_GCC_SYS_NOC_QDSS_STM_AXI_CBCR_CLK_ENABLE_DISABLE_FVAL 0x0 +#define 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All rights reserved. + */ + +#ifndef __IPA_GCC_HWIO_DEF_H__ +#define __IPA_GCC_HWIO_DEF_H__ +/** + @file ipa_gcc_hwio.h + @brief Auto-generated HWIO interface include file. + + This file contains HWIO register definitions for the following modules: + GCC_CLK_CTL_REG.* + + 'Include' filters applied: + 'Exclude' filters applied: RESERVED DUMMY +*/ + +/*---------------------------------------------------------------------------- + * MODULE: GCC_CLK_CTL_REG + *--------------------------------------------------------------------------*/ + +/*===========================================================================*/ +/*! + @brief Bit Field definition of register: GCC_SYSTEM_NOC_BCR +*/ +/*===========================================================================*/ +/* Structure definition of register */ +struct ipa_gcc_hwio_def_gcc_system_noc_bcr_s +{ + u32 blk_ares : 1; + u32 reserved0 : 31; +}; + +/* Union definition of register */ +union ipa_gcc_hwio_def_gcc_system_noc_bcr_u +{ + struct ipa_gcc_hwio_def_gcc_system_noc_bcr_s def; + u32 value; +}; + +/*===========================================================================*/ +/*! + @brief Bit Field definition of register: GCC_SYS_NOC_AXI_CBCR +*/ +/*===========================================================================*/ +/* Structure definition of register */ +struct ipa_gcc_hwio_def_gcc_sys_noc_axi_cbcr_s +{ + u32 clk_enable : 1; + u32 hw_ctl : 1; + u32 clk_ares : 1; + u32 sw_only_en : 1; + u32 reserved0 : 16; + u32 ignore_rpmh_clk_dis : 1; + u32 reserved1 : 1; + u32 clk_dis : 1; + u32 ignore_all_clk_dis : 1; + u32 ignore_all_ares : 1; + u32 reserved2 : 6; + u32 clk_off : 1; +}; + +/* Union definition of register */ +union ipa_gcc_hwio_def_gcc_sys_noc_axi_cbcr_u +{ + struct ipa_gcc_hwio_def_gcc_sys_noc_axi_cbcr_s def; + u32 value; +}; + +/*===========================================================================*/ +/*! + @brief Bit Field definition of register: GCC_SYS_NOC_HS_AXI_CBCR +*/ +/*===========================================================================*/ +/* Structure definition of register */ +struct ipa_gcc_hwio_def_gcc_sys_noc_hs_axi_cbcr_s +{ + u32 clk_enable : 1; + u32 hw_ctl : 1; + u32 clk_ares : 1; + u32 sw_only_en : 1; + u32 reserved0 : 16; + u32 ignore_rpmh_clk_dis : 1; + u32 reserved1 : 1; + u32 clk_dis : 1; + u32 ignore_all_clk_dis : 1; + u32 ignore_all_ares : 1; + u32 reserved2 : 6; + u32 clk_off : 1; +}; + +/* Union definition of register */ +union ipa_gcc_hwio_def_gcc_sys_noc_hs_axi_cbcr_u +{ + struct ipa_gcc_hwio_def_gcc_sys_noc_hs_axi_cbcr_s def; + u32 value; +}; + +/*===========================================================================*/ +/*! + @brief Bit Field definition of register: GCC_SYS_NOC_QDSS_STM_AXI_CBCR +*/ +/*===========================================================================*/ +/* Structure definition of register */ +struct ipa_gcc_hwio_def_gcc_sys_noc_qdss_stm_axi_cbcr_s +{ + u32 clk_enable : 1; + u32 hw_ctl : 1; + u32 clk_ares : 1; + u32 sw_only_en : 1; + u32 reserved0 : 16; + u32 ignore_rpmh_clk_dis : 1; + u32 reserved1 : 1; + u32 clk_dis : 1; + u32 ignore_all_clk_dis : 1; + u32 ignore_all_ares : 1; + u32 reserved2 : 6; + u32 clk_off : 1; +}; + +/* Union definition of register */ +union ipa_gcc_hwio_def_gcc_sys_noc_qdss_stm_axi_cbcr_u +{ + struct ipa_gcc_hwio_def_gcc_sys_noc_qdss_stm_axi_cbcr_s def; + u32 value; +}; + +/*===========================================================================*/ +/*! + @brief Bit Field definition of register: GCC_SYS_NOC_CPUSS_AHB_CBCR +*/ +/*===========================================================================*/ +/* Structure definition of register */ +struct ipa_gcc_hwio_def_gcc_sys_noc_cpuss_ahb_cbcr_s +{ + u32 reserved0 : 1; + u32 hw_ctl : 1; + u32 clk_ares : 1; + u32 sw_only_en : 1; + u32 reserved1 : 18; + u32 clk_dis : 1; + u32 ignore_all_clk_dis : 1; + u32 ignore_all_ares : 1; + u32 reserved2 : 6; + u32 clk_off : 1; +}; + +/* Union definition of register */ +union ipa_gcc_hwio_def_gcc_sys_noc_cpuss_ahb_cbcr_u +{ + struct ipa_gcc_hwio_def_gcc_sys_noc_cpuss_ahb_cbcr_s def; + u32 value; +}; + +/*===========================================================================*/ +/*! + @brief Bit Field definition of register: GCC_SYS_NOC_AHB_CFG_CBCR +*/ +/*===========================================================================*/ +/* Structure definition of register */ +struct ipa_gcc_hwio_def_gcc_sys_noc_ahb_cfg_cbcr_s +{ + u32 clk_enable : 1; + u32 hw_ctl : 1; + u32 clk_ares : 1; + u32 sw_only_en : 1; + u32 reserved0 : 16; + u32 ignore_rpmh_clk_dis : 1; + u32 reserved1 : 1; + u32 clk_dis : 1; + u32 ignore_all_clk_dis : 1; + u32 ignore_all_ares : 1; + u32 reserved2 : 6; + u32 clk_off : 1; +}; + +/* Union definition of register */ +union ipa_gcc_hwio_def_gcc_sys_noc_ahb_cfg_cbcr_u +{ + struct ipa_gcc_hwio_def_gcc_sys_noc_ahb_cfg_cbcr_s def; + u32 value; +}; + +/*===========================================================================*/ +/*! + @brief Bit Field definition of register: GCC_SYS_NOC_IPA_CBCR +*/ +/*===========================================================================*/ +/* Structure definition of register */ +struct ipa_gcc_hwio_def_gcc_sys_noc_ipa_cbcr_s +{ + u32 clk_enable : 1; + u32 reserved0 : 1; + u32 clk_ares : 1; + u32 reserved1 : 17; + u32 ignore_rpmh_clk_dis : 1; + u32 reserved2 : 1; + u32 clk_dis : 1; + u32 ignore_all_clk_dis : 1; + u32 ignore_all_ares : 1; + u32 reserved3 : 6; + u32 clk_off : 1; +}; + +/* Union definition of register */ +union ipa_gcc_hwio_def_gcc_sys_noc_ipa_cbcr_u +{ + struct ipa_gcc_hwio_def_gcc_sys_noc_ipa_cbcr_s def; + u32 value; +}; + +/*===========================================================================*/ +/*! + @brief Bit Field definition of register: GCC_SYS_NOC_AT_CBCR +*/ +/*===========================================================================*/ +/* Structure definition of register */ +struct ipa_gcc_hwio_def_gcc_sys_noc_at_cbcr_s +{ + u32 clk_enable : 1; + u32 hw_ctl : 1; + u32 clk_ares : 1; + u32 sw_only_en : 1; + u32 reserved0 : 16; + u32 ignore_rpmh_clk_dis : 1; + u32 reserved1 : 1; + u32 clk_dis : 1; + u32 ignore_all_clk_dis : 1; + u32 ignore_all_ares : 1; + u32 reserved2 : 6; + u32 clk_off : 1; +}; + +/* Union definition of register */ +union ipa_gcc_hwio_def_gcc_sys_noc_at_cbcr_u +{ + struct ipa_gcc_hwio_def_gcc_sys_noc_at_cbcr_s def; + u32 value; +}; + +/*===========================================================================*/ +/*! + @brief Bit Field definition of register: GCC_RPMH_SYS_NOC_CMD_DFSR +*/ +/*===========================================================================*/ +/* Structure definition of register */ +struct ipa_gcc_hwio_def_gcc_rpmh_sys_noc_cmd_dfsr_s +{ + u32 dfs_en : 1; + u32 curr_perf_state : 4; + u32 hw_clk_control : 1; + u32 dfs_fsm_state : 3; + u32 perf_state_update_status : 1; + u32 sw_override : 1; + u32 sw_perf_state : 4; + u32 rcg_sw_ctrl : 4; + u32 reserved0 : 13; +}; + +/* Union definition of register */ +union ipa_gcc_hwio_def_gcc_rpmh_sys_noc_cmd_dfsr_u +{ + struct ipa_gcc_hwio_def_gcc_rpmh_sys_noc_cmd_dfsr_s def; + u32 value; +}; + +/*===========================================================================*/ +/*! + @brief Bit Field definition of register: GCC_RPMH_SYS_NOC_SYS_NOC_PERF0_DFSR +*/ +/*===========================================================================*/ +/* Structure definition of register */ +struct ipa_gcc_hwio_def_gcc_rpmh_sys_noc_sys_noc_perf0_dfsr_s +{ + u32 src_div : 5; + u32 reserved0 : 3; + u32 src_sel : 3; + u32 reserved1 : 21; +}; + +/* Union definition of register */ +union ipa_gcc_hwio_def_gcc_rpmh_sys_noc_sys_noc_perf0_dfsr_u +{ + struct ipa_gcc_hwio_def_gcc_rpmh_sys_noc_sys_noc_perf0_dfsr_s def; + u32 value; +}; + +/*===========================================================================*/ +/*! + @brief Bit Field definition of register: GCC_RPMH_SYS_NOC_SYS_NOC_PERF1_DFSR +*/ +/*===========================================================================*/ +/* Structure definition of register */ +struct ipa_gcc_hwio_def_gcc_rpmh_sys_noc_sys_noc_perf1_dfsr_s +{ + u32 src_div : 5; + u32 reserved0 : 3; + u32 src_sel : 3; + u32 reserved1 : 21; +}; + +/* Union definition of register */ +union ipa_gcc_hwio_def_gcc_rpmh_sys_noc_sys_noc_perf1_dfsr_u +{ + struct ipa_gcc_hwio_def_gcc_rpmh_sys_noc_sys_noc_perf1_dfsr_s def; + u32 value; +}; + +/*===========================================================================*/ +/*! + @brief Bit Field definition of register: GCC_RPMH_SYS_NOC_SYS_NOC_PERF2_DFSR +*/ +/*===========================================================================*/ +/* Structure definition of register */ +struct ipa_gcc_hwio_def_gcc_rpmh_sys_noc_sys_noc_perf2_dfsr_s +{ + u32 src_div : 5; + u32 reserved0 : 3; + u32 src_sel : 3; + u32 reserved1 : 21; +}; + +/* Union definition of register */ +union ipa_gcc_hwio_def_gcc_rpmh_sys_noc_sys_noc_perf2_dfsr_u +{ + struct ipa_gcc_hwio_def_gcc_rpmh_sys_noc_sys_noc_perf2_dfsr_s def; + u32 value; +}; + +/*===========================================================================*/ +/*! + @brief Bit Field definition of register: GCC_RPMH_SYS_NOC_SYS_NOC_PERF3_DFSR +*/ +/*===========================================================================*/ +/* Structure definition of register */ +struct ipa_gcc_hwio_def_gcc_rpmh_sys_noc_sys_noc_perf3_dfsr_s +{ + u32 src_div : 5; + u32 reserved0 : 3; + u32 src_sel : 3; + u32 reserved1 : 21; +}; + +/* Union definition of register */ +union ipa_gcc_hwio_def_gcc_rpmh_sys_noc_sys_noc_perf3_dfsr_u +{ + struct ipa_gcc_hwio_def_gcc_rpmh_sys_noc_sys_noc_perf3_dfsr_s def; + u32 value; +}; + +/*===========================================================================*/ +/*! + @brief Bit Field definition of register: GCC_RPMH_SYS_NOC_SYS_NOC_PERF4_DFSR +*/ +/*===========================================================================*/ +/* Structure definition of register */ +struct ipa_gcc_hwio_def_gcc_rpmh_sys_noc_sys_noc_perf4_dfsr_s +{ + u32 src_div : 5; + u32 reserved0 : 3; + u32 src_sel : 3; + u32 reserved1 : 21; +}; + +/* Union definition of register */ +union ipa_gcc_hwio_def_gcc_rpmh_sys_noc_sys_noc_perf4_dfsr_u +{ + struct ipa_gcc_hwio_def_gcc_rpmh_sys_noc_sys_noc_perf4_dfsr_s def; + u32 value; +}; + +/*===========================================================================*/ +/*! + @brief Bit Field definition of register: GCC_RPMH_SYS_NOC_SYS_NOC_PERF5_DFSR +*/ +/*===========================================================================*/ +/* Structure definition of register */ +struct ipa_gcc_hwio_def_gcc_rpmh_sys_noc_sys_noc_perf5_dfsr_s +{ + u32 src_div : 5; + u32 reserved0 : 3; + u32 src_sel : 3; + u32 reserved1 : 21; +}; + +/* Union definition of register */ +union ipa_gcc_hwio_def_gcc_rpmh_sys_noc_sys_noc_perf5_dfsr_u +{ + struct ipa_gcc_hwio_def_gcc_rpmh_sys_noc_sys_noc_perf5_dfsr_s def; + u32 value; +}; + +/*===========================================================================*/ +/*! + @brief Bit Field definition of register: GCC_RPMH_SYS_NOC_SYS_NOC_PERF6_DFSR +*/ +/*===========================================================================*/ +/* Structure definition of register */ +struct ipa_gcc_hwio_def_gcc_rpmh_sys_noc_sys_noc_perf6_dfsr_s +{ + u32 src_div : 5; + u32 reserved0 : 3; + u32 src_sel : 3; + u32 reserved1 : 21; +}; + +/* Union definition of register */ +union ipa_gcc_hwio_def_gcc_rpmh_sys_noc_sys_noc_perf6_dfsr_u +{ + struct ipa_gcc_hwio_def_gcc_rpmh_sys_noc_sys_noc_perf6_dfsr_s def; + u32 value; +}; + +/*===========================================================================*/ +/*! + @brief Bit Field definition of register: GCC_RPMH_SYS_NOC_SYS_NOC_PERF7_DFSR +*/ +/*===========================================================================*/ +/* Structure definition of register */ +struct ipa_gcc_hwio_def_gcc_rpmh_sys_noc_sys_noc_perf7_dfsr_s +{ + u32 src_div : 5; + u32 reserved0 : 3; + u32 src_sel : 3; + u32 reserved1 : 21; +}; + +/* Union definition of register */ +union ipa_gcc_hwio_def_gcc_rpmh_sys_noc_sys_noc_perf7_dfsr_u +{ + struct ipa_gcc_hwio_def_gcc_rpmh_sys_noc_sys_noc_perf7_dfsr_s def; + u32 value; +}; + +/*===========================================================================*/ +/*! + @brief Bit Field definition of register: GCC_RPMH_SYS_NOC_SYS_NOC_PERF8_DFSR +*/ +/*===========================================================================*/ +/* Structure definition of register */ +struct ipa_gcc_hwio_def_gcc_rpmh_sys_noc_sys_noc_perf8_dfsr_s +{ + u32 src_div : 5; + u32 reserved0 : 3; + u32 src_sel : 3; + u32 reserved1 : 21; +}; + +/* Union definition of register */ +union ipa_gcc_hwio_def_gcc_rpmh_sys_noc_sys_noc_perf8_dfsr_u +{ + struct ipa_gcc_hwio_def_gcc_rpmh_sys_noc_sys_noc_perf8_dfsr_s def; + u32 value; +}; + +/*===========================================================================*/ +/*! + @brief Bit Field definition of register: GCC_RPMH_SYS_NOC_SYS_NOC_PERF9_DFSR +*/ +/*===========================================================================*/ +/* Structure definition of register */ +struct ipa_gcc_hwio_def_gcc_rpmh_sys_noc_sys_noc_perf9_dfsr_s +{ + u32 src_div : 5; + u32 reserved0 : 3; + u32 src_sel : 3; + u32 reserved1 : 21; +}; + +/* Union definition of register */ +union ipa_gcc_hwio_def_gcc_rpmh_sys_noc_sys_noc_perf9_dfsr_u +{ + struct ipa_gcc_hwio_def_gcc_rpmh_sys_noc_sys_noc_perf9_dfsr_s def; + u32 value; +}; + +/*===========================================================================*/ +/*! + @brief Bit Field definition of register: GCC_RPMH_SYS_NOC_SYS_NOC_PERF10_DFSR +*/ +/*===========================================================================*/ +/* Structure definition of register */ +struct ipa_gcc_hwio_def_gcc_rpmh_sys_noc_sys_noc_perf10_dfsr_s +{ + u32 src_div : 5; + u32 reserved0 : 3; + u32 src_sel : 3; + u32 reserved1 : 21; +}; + +/* Union definition of register */ +union ipa_gcc_hwio_def_gcc_rpmh_sys_noc_sys_noc_perf10_dfsr_u +{ + struct ipa_gcc_hwio_def_gcc_rpmh_sys_noc_sys_noc_perf10_dfsr_s def; + u32 value; +}; + +/*===========================================================================*/ +/*! + @brief Bit Field definition of register: GCC_RPMH_SYS_NOC_SYS_NOC_PERF11_DFSR +*/ +/*===========================================================================*/ +/* Structure definition of register */ +struct ipa_gcc_hwio_def_gcc_rpmh_sys_noc_sys_noc_perf11_dfsr_s +{ + u32 src_div : 5; + u32 reserved0 : 3; + u32 src_sel : 3; + u32 reserved1 : 21; +}; + +/* Union definition of register */ +union ipa_gcc_hwio_def_gcc_rpmh_sys_noc_sys_noc_perf11_dfsr_u +{ + struct ipa_gcc_hwio_def_gcc_rpmh_sys_noc_sys_noc_perf11_dfsr_s def; + u32 value; +}; + +/*===========================================================================*/ +/*! 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+ @brief Bit Field definition of register: GCC_SYS_NOC_CMD_RCGR +*/ +/*===========================================================================*/ +/* Structure definition of register */ +struct ipa_gcc_hwio_def_gcc_sys_noc_cmd_rcgr_s +{ + u32 update : 1; + u32 root_en : 1; + u32 reserved0 : 2; + u32 dirty_cfg_rcgr : 1; + u32 reserved1 : 26; + u32 root_off : 1; +}; + +/* Union definition of register */ +union ipa_gcc_hwio_def_gcc_sys_noc_cmd_rcgr_u +{ + struct ipa_gcc_hwio_def_gcc_sys_noc_cmd_rcgr_s def; + u32 value; +}; + +/*===========================================================================*/ +/*! + @brief Bit Field definition of register: GCC_SYS_NOC_CFG_RCGR +*/ +/*===========================================================================*/ +/* Structure definition of register */ +struct ipa_gcc_hwio_def_gcc_sys_noc_cfg_rcgr_s +{ + u32 src_div : 5; + u32 reserved0 : 3; + u32 src_sel : 3; + u32 reserved1 : 5; + u32 rcglite_disable : 1; + u32 reserved2 : 3; + u32 hw_clk_control : 1; + u32 reserved3 : 11; +}; + +/* Union definition of register */ +union ipa_gcc_hwio_def_gcc_sys_noc_cfg_rcgr_u +{ + struct ipa_gcc_hwio_def_gcc_sys_noc_cfg_rcgr_s def; + u32 value; +}; + +/*===========================================================================*/ +/*! + @brief Bit Field definition of register: GCC_SYS_NOC_DCD_CDIV_DCDR +*/ +/*===========================================================================*/ +/* Structure definition of register */ +struct ipa_gcc_hwio_def_gcc_sys_noc_dcd_cdiv_dcdr_s +{ + u32 dcd_enable : 1; + u32 reserved0 : 31; +}; + +/* Union definition of register */ +union ipa_gcc_hwio_def_gcc_sys_noc_dcd_cdiv_dcdr_u +{ + struct ipa_gcc_hwio_def_gcc_sys_noc_dcd_cdiv_dcdr_s def; + u32 value; +}; + +/*===========================================================================*/ +/*! + @brief Bit Field definition of register: GCC_RPMH_SYS_NOC_SYS_NOC_HS_PERF0_DFSR +*/ +/*===========================================================================*/ +/* Structure definition of register */ +struct ipa_gcc_hwio_def_gcc_rpmh_sys_noc_sys_noc_hs_perf0_dfsr_s +{ + u32 src_div : 5; + u32 reserved0 : 3; + u32 src_sel : 3; + u32 reserved1 : 21; +}; + +/* Union definition of register */ +union ipa_gcc_hwio_def_gcc_rpmh_sys_noc_sys_noc_hs_perf0_dfsr_u +{ + struct ipa_gcc_hwio_def_gcc_rpmh_sys_noc_sys_noc_hs_perf0_dfsr_s def; + u32 value; +}; + +/*===========================================================================*/ +/*! + @brief Bit Field definition of register: GCC_RPMH_SYS_NOC_SYS_NOC_HS_PERF1_DFSR +*/ +/*===========================================================================*/ +/* Structure definition of register */ +struct ipa_gcc_hwio_def_gcc_rpmh_sys_noc_sys_noc_hs_perf1_dfsr_s +{ + u32 src_div : 5; + u32 reserved0 : 3; + u32 src_sel : 3; + u32 reserved1 : 21; +}; + +/* Union definition of register */ +union ipa_gcc_hwio_def_gcc_rpmh_sys_noc_sys_noc_hs_perf1_dfsr_u +{ + struct ipa_gcc_hwio_def_gcc_rpmh_sys_noc_sys_noc_hs_perf1_dfsr_s def; + u32 value; +}; + +/*===========================================================================*/ +/*! + @brief Bit Field definition of register: GCC_RPMH_SYS_NOC_SYS_NOC_HS_PERF2_DFSR +*/ +/*===========================================================================*/ +/* Structure definition of register */ +struct ipa_gcc_hwio_def_gcc_rpmh_sys_noc_sys_noc_hs_perf2_dfsr_s +{ + u32 src_div : 5; + u32 reserved0 : 3; + u32 src_sel : 3; + u32 reserved1 : 21; +}; + +/* Union definition of register */ +union ipa_gcc_hwio_def_gcc_rpmh_sys_noc_sys_noc_hs_perf2_dfsr_u +{ + struct ipa_gcc_hwio_def_gcc_rpmh_sys_noc_sys_noc_hs_perf2_dfsr_s def; + u32 value; +}; + +/*===========================================================================*/ +/*! + @brief Bit Field definition of register: GCC_RPMH_SYS_NOC_SYS_NOC_HS_PERF3_DFSR +*/ +/*===========================================================================*/ +/* Structure definition of register */ +struct ipa_gcc_hwio_def_gcc_rpmh_sys_noc_sys_noc_hs_perf3_dfsr_s +{ + u32 src_div : 5; + u32 reserved0 : 3; + u32 src_sel : 3; + u32 reserved1 : 21; +}; + +/* Union definition of register */ +union ipa_gcc_hwio_def_gcc_rpmh_sys_noc_sys_noc_hs_perf3_dfsr_u +{ + struct ipa_gcc_hwio_def_gcc_rpmh_sys_noc_sys_noc_hs_perf3_dfsr_s def; + u32 value; +}; + +/*===========================================================================*/ +/*! + @brief Bit Field definition of register: GCC_RPMH_SYS_NOC_SYS_NOC_HS_PERF4_DFSR +*/ +/*===========================================================================*/ +/* Structure definition of register */ +struct ipa_gcc_hwio_def_gcc_rpmh_sys_noc_sys_noc_hs_perf4_dfsr_s +{ + u32 src_div : 5; + u32 reserved0 : 3; + u32 src_sel : 3; + u32 reserved1 : 21; +}; + +/* Union definition of register */ +union ipa_gcc_hwio_def_gcc_rpmh_sys_noc_sys_noc_hs_perf4_dfsr_u +{ + struct ipa_gcc_hwio_def_gcc_rpmh_sys_noc_sys_noc_hs_perf4_dfsr_s def; + u32 value; +}; + +/*===========================================================================*/ +/*! + @brief Bit Field definition of register: GCC_RPMH_SYS_NOC_SYS_NOC_HS_PERF5_DFSR +*/ +/*===========================================================================*/ +/* Structure definition of register */ +struct ipa_gcc_hwio_def_gcc_rpmh_sys_noc_sys_noc_hs_perf5_dfsr_s +{ + u32 src_div : 5; + u32 reserved0 : 3; + u32 src_sel : 3; + u32 reserved1 : 21; +}; + +/* Union definition of register */ +union ipa_gcc_hwio_def_gcc_rpmh_sys_noc_sys_noc_hs_perf5_dfsr_u +{ + struct ipa_gcc_hwio_def_gcc_rpmh_sys_noc_sys_noc_hs_perf5_dfsr_s def; + u32 value; +}; + +/*===========================================================================*/ +/*! + @brief Bit Field definition of register: GCC_RPMH_SYS_NOC_SYS_NOC_HS_PERF6_DFSR +*/ +/*===========================================================================*/ +/* Structure definition of register */ +struct ipa_gcc_hwio_def_gcc_rpmh_sys_noc_sys_noc_hs_perf6_dfsr_s +{ + u32 src_div : 5; + u32 reserved0 : 3; + u32 src_sel : 3; + u32 reserved1 : 21; +}; + +/* Union definition of register */ +union ipa_gcc_hwio_def_gcc_rpmh_sys_noc_sys_noc_hs_perf6_dfsr_u +{ + struct ipa_gcc_hwio_def_gcc_rpmh_sys_noc_sys_noc_hs_perf6_dfsr_s def; + u32 value; +}; + +/*===========================================================================*/ +/*! + @brief Bit Field definition of register: GCC_RPMH_SYS_NOC_SYS_NOC_HS_PERF7_DFSR +*/ +/*===========================================================================*/ +/* Structure definition of register */ +struct ipa_gcc_hwio_def_gcc_rpmh_sys_noc_sys_noc_hs_perf7_dfsr_s +{ + u32 src_div : 5; + u32 reserved0 : 3; + u32 src_sel : 3; + u32 reserved1 : 21; +}; + +/* Union definition of register */ +union ipa_gcc_hwio_def_gcc_rpmh_sys_noc_sys_noc_hs_perf7_dfsr_u +{ + struct ipa_gcc_hwio_def_gcc_rpmh_sys_noc_sys_noc_hs_perf7_dfsr_s def; + u32 value; +}; + +/*===========================================================================*/ +/*! + @brief Bit Field definition of register: GCC_RPMH_SYS_NOC_SYS_NOC_HS_PERF8_DFSR +*/ +/*===========================================================================*/ +/* Structure definition of register */ +struct ipa_gcc_hwio_def_gcc_rpmh_sys_noc_sys_noc_hs_perf8_dfsr_s +{ + u32 src_div : 5; + u32 reserved0 : 3; + u32 src_sel : 3; + u32 reserved1 : 21; +}; + +/* Union definition of register */ +union ipa_gcc_hwio_def_gcc_rpmh_sys_noc_sys_noc_hs_perf8_dfsr_u +{ + struct ipa_gcc_hwio_def_gcc_rpmh_sys_noc_sys_noc_hs_perf8_dfsr_s def; + u32 value; +}; + +/*===========================================================================*/ +/*! + @brief Bit Field definition of register: GCC_RPMH_SYS_NOC_SYS_NOC_HS_PERF9_DFSR +*/ +/*===========================================================================*/ +/* Structure definition of register */ +struct ipa_gcc_hwio_def_gcc_rpmh_sys_noc_sys_noc_hs_perf9_dfsr_s +{ + u32 src_div : 5; + u32 reserved0 : 3; + u32 src_sel : 3; + u32 reserved1 : 21; +}; + +/* Union definition of register */ +union ipa_gcc_hwio_def_gcc_rpmh_sys_noc_sys_noc_hs_perf9_dfsr_u +{ + struct ipa_gcc_hwio_def_gcc_rpmh_sys_noc_sys_noc_hs_perf9_dfsr_s def; + u32 value; +}; + +/*===========================================================================*/ +/*! + @brief Bit Field definition of register: GCC_RPMH_SYS_NOC_SYS_NOC_HS_PERF10_DFSR +*/ +/*===========================================================================*/ +/* Structure definition of register */ +struct ipa_gcc_hwio_def_gcc_rpmh_sys_noc_sys_noc_hs_perf10_dfsr_s +{ + u32 src_div : 5; + u32 reserved0 : 3; + u32 src_sel : 3; + u32 reserved1 : 21; +}; + +/* Union definition of register */ +union ipa_gcc_hwio_def_gcc_rpmh_sys_noc_sys_noc_hs_perf10_dfsr_u +{ + struct ipa_gcc_hwio_def_gcc_rpmh_sys_noc_sys_noc_hs_perf10_dfsr_s def; + u32 value; +}; + +/*===========================================================================*/ +/*! + @brief Bit Field definition of register: GCC_RPMH_SYS_NOC_SYS_NOC_HS_PERF11_DFSR +*/ +/*===========================================================================*/ +/* Structure definition of register */ +struct ipa_gcc_hwio_def_gcc_rpmh_sys_noc_sys_noc_hs_perf11_dfsr_s +{ + u32 src_div : 5; + u32 reserved0 : 3; + u32 src_sel : 3; + u32 reserved1 : 21; +}; + +/* Union definition of register */ +union ipa_gcc_hwio_def_gcc_rpmh_sys_noc_sys_noc_hs_perf11_dfsr_u +{ + struct ipa_gcc_hwio_def_gcc_rpmh_sys_noc_sys_noc_hs_perf11_dfsr_s def; + u32 value; +}; + +/*===========================================================================*/ +/*! + @brief Bit Field definition of register: GCC_RPMH_SYS_NOC_SYS_NOC_HS_PERF12_DFSR +*/ +/*===========================================================================*/ +/* Structure definition of register */ +struct ipa_gcc_hwio_def_gcc_rpmh_sys_noc_sys_noc_hs_perf12_dfsr_s +{ + u32 src_div : 5; + u32 reserved0 : 3; + u32 src_sel : 3; + u32 reserved1 : 21; +}; + +/* Union definition of register */ +union ipa_gcc_hwio_def_gcc_rpmh_sys_noc_sys_noc_hs_perf12_dfsr_u +{ + struct ipa_gcc_hwio_def_gcc_rpmh_sys_noc_sys_noc_hs_perf12_dfsr_s def; + u32 value; +}; + +/*===========================================================================*/ +/*! + @brief Bit Field definition of register: GCC_RPMH_SYS_NOC_SYS_NOC_HS_PERF13_DFSR +*/ +/*===========================================================================*/ +/* Structure definition of register */ +struct ipa_gcc_hwio_def_gcc_rpmh_sys_noc_sys_noc_hs_perf13_dfsr_s +{ + u32 src_div : 5; + u32 reserved0 : 3; + u32 src_sel : 3; + u32 reserved1 : 21; +}; + +/* Union definition of register */ +union ipa_gcc_hwio_def_gcc_rpmh_sys_noc_sys_noc_hs_perf13_dfsr_u +{ + struct ipa_gcc_hwio_def_gcc_rpmh_sys_noc_sys_noc_hs_perf13_dfsr_s def; + u32 value; +}; + +/*===========================================================================*/ +/*! + @brief Bit Field definition of register: GCC_RPMH_SYS_NOC_SYS_NOC_HS_PERF14_DFSR +*/ +/*===========================================================================*/ +/* Structure definition of register */ +struct ipa_gcc_hwio_def_gcc_rpmh_sys_noc_sys_noc_hs_perf14_dfsr_s +{ + u32 src_div : 5; + u32 reserved0 : 3; + u32 src_sel : 3; + u32 reserved1 : 21; +}; + +/* Union definition of register */ +union ipa_gcc_hwio_def_gcc_rpmh_sys_noc_sys_noc_hs_perf14_dfsr_u +{ + struct ipa_gcc_hwio_def_gcc_rpmh_sys_noc_sys_noc_hs_perf14_dfsr_s def; + u32 value; +}; + +/*===========================================================================*/ +/*! + @brief Bit Field definition of register: GCC_RPMH_SYS_NOC_SYS_NOC_HS_PERF15_DFSR +*/ +/*===========================================================================*/ +/* Structure definition of register */ +struct ipa_gcc_hwio_def_gcc_rpmh_sys_noc_sys_noc_hs_perf15_dfsr_s +{ + u32 src_div : 5; + u32 reserved0 : 3; + u32 src_sel : 3; + u32 reserved1 : 21; +}; + +/* Union definition of register */ +union ipa_gcc_hwio_def_gcc_rpmh_sys_noc_sys_noc_hs_perf15_dfsr_u +{ + struct ipa_gcc_hwio_def_gcc_rpmh_sys_noc_sys_noc_hs_perf15_dfsr_s def; + u32 value; +}; + +/*===========================================================================*/ +/*! + @brief Bit Field definition of register: GCC_SYS_NOC_HS_CMD_RCGR +*/ +/*===========================================================================*/ +/* Structure definition of register */ +struct ipa_gcc_hwio_def_gcc_sys_noc_hs_cmd_rcgr_s +{ + u32 update : 1; + u32 root_en : 1; + u32 reserved0 : 2; + u32 dirty_cfg_rcgr : 1; + u32 reserved1 : 26; + u32 root_off : 1; +}; + +/* Union definition of register */ +union ipa_gcc_hwio_def_gcc_sys_noc_hs_cmd_rcgr_u +{ + struct ipa_gcc_hwio_def_gcc_sys_noc_hs_cmd_rcgr_s def; + u32 value; +}; + +/*===========================================================================*/ +/*! + @brief Bit Field definition of register: GCC_SYS_NOC_HS_CFG_RCGR +*/ +/*===========================================================================*/ +/* Structure definition of register */ +struct ipa_gcc_hwio_def_gcc_sys_noc_hs_cfg_rcgr_s +{ + u32 src_div : 5; + u32 reserved0 : 3; + u32 src_sel : 3; + u32 reserved1 : 5; + u32 rcglite_disable : 1; + u32 reserved2 : 3; + u32 hw_clk_control : 1; + u32 reserved3 : 11; +}; + +/* Union definition of register */ +union ipa_gcc_hwio_def_gcc_sys_noc_hs_cfg_rcgr_u +{ + struct ipa_gcc_hwio_def_gcc_sys_noc_hs_cfg_rcgr_s def; + u32 value; +}; + +/*===========================================================================*/ +/*! + @brief Bit Field definition of register: GCC_SYS_NOC_HS_DCD_CDIV_DCDR +*/ +/*===========================================================================*/ +/* Structure definition of register */ +struct ipa_gcc_hwio_def_gcc_sys_noc_hs_dcd_cdiv_dcdr_s +{ + u32 dcd_enable : 1; + u32 reserved0 : 31; +}; + +/* Union definition of register */ +union ipa_gcc_hwio_def_gcc_sys_noc_hs_dcd_cdiv_dcdr_u +{ + struct ipa_gcc_hwio_def_gcc_sys_noc_hs_dcd_cdiv_dcdr_s def; + u32 value; +}; + +/*===========================================================================*/ +/*! + @brief Bit Field definition of register: GCC_SNOC_QOSGEN_EXTREF_CBCR +*/ +/*===========================================================================*/ +/* Structure definition of register */ +struct ipa_gcc_hwio_def_gcc_snoc_qosgen_extref_cbcr_s +{ + u32 clk_enable : 1; + u32 reserved0 : 1; + u32 clk_ares : 1; + u32 reserved1 : 19; + u32 clk_dis : 1; + u32 ignore_all_clk_dis : 1; + u32 ignore_all_ares : 1; + u32 reserved2 : 6; + u32 clk_off : 1; +}; + +/* Union definition of register */ +union ipa_gcc_hwio_def_gcc_snoc_qosgen_extref_cbcr_u +{ + struct ipa_gcc_hwio_def_gcc_snoc_qosgen_extref_cbcr_s def; + u32 value; +}; + +/*===========================================================================*/ +/*! + @brief Bit Field definition of register: GCC_PCNOC_BCR +*/ +/*===========================================================================*/ +/* Structure definition of register */ +struct ipa_gcc_hwio_def_gcc_pcnoc_bcr_s +{ + u32 blk_ares : 1; + u32 reserved0 : 31; +}; + +/* Union definition of register */ +union ipa_gcc_hwio_def_gcc_pcnoc_bcr_u +{ + struct ipa_gcc_hwio_def_gcc_pcnoc_bcr_s def; + u32 value; +}; + +/*===========================================================================*/ +/*! + @brief Bit Field definition of register: GCC_CFG_AHB_CBCR +*/ +/*===========================================================================*/ +/* Structure definition of register */ +struct ipa_gcc_hwio_def_gcc_cfg_ahb_cbcr_s +{ + u32 clk_enable : 1; + u32 hw_ctl : 1; + u32 clk_ares : 1; + u32 sw_only_en : 1; + u32 reserved0 : 16; + u32 ignore_rpmh_clk_dis : 1; + u32 reserved1 : 1; + u32 clk_dis : 1; + u32 ignore_all_clk_dis : 1; + u32 ignore_all_ares : 1; + u32 reserved2 : 6; + u32 clk_off : 1; +}; + +/* Union definition of register */ +union ipa_gcc_hwio_def_gcc_cfg_ahb_cbcr_u +{ + struct ipa_gcc_hwio_def_gcc_cfg_ahb_cbcr_s def; + u32 value; +}; + +/*===========================================================================*/ +/*! + @brief Bit Field definition of register: GCC_NOC_DCD_XO_CBCR +*/ +/*===========================================================================*/ +/* Structure definition of register */ +struct ipa_gcc_hwio_def_gcc_noc_dcd_xo_cbcr_s +{ + u32 clk_enable : 1; + u32 reserved0 : 1; + u32 clk_ares : 1; + u32 reserved1 : 19; + u32 clk_dis : 1; + u32 ignore_all_clk_dis : 1; + u32 ignore_all_ares : 1; + u32 reserved2 : 6; + u32 clk_off : 1; +}; + +/* Union definition of register */ +union ipa_gcc_hwio_def_gcc_noc_dcd_xo_cbcr_u +{ + struct ipa_gcc_hwio_def_gcc_noc_dcd_xo_cbcr_s def; + u32 value; +}; + +/*===========================================================================*/ +/*! + @brief Bit Field definition of register: GCC_PCNOC_SPMI_VGIS_CBCR +*/ +/*===========================================================================*/ +/* Structure definition of register */ +struct ipa_gcc_hwio_def_gcc_pcnoc_spmi_vgis_cbcr_s +{ + u32 clk_enable : 1; + u32 reserved0 : 1; + u32 clk_ares : 1; + u32 reserved1 : 19; + u32 clk_dis : 1; + u32 ignore_all_clk_dis : 1; + u32 ignore_all_ares : 1; + u32 reserved2 : 6; + u32 clk_off : 1; +}; + +/* Union definition of register */ +union ipa_gcc_hwio_def_gcc_pcnoc_spmi_vgis_cbcr_u +{ + struct ipa_gcc_hwio_def_gcc_pcnoc_spmi_vgis_cbcr_s def; + u32 value; +}; + +/*===========================================================================*/ +/*! + @brief Bit Field definition of register: GCC_RPMH_CNOC_CMD_DFSR +*/ +/*===========================================================================*/ +/* Structure definition of register */ +struct ipa_gcc_hwio_def_gcc_rpmh_cnoc_cmd_dfsr_s +{ + u32 dfs_en : 1; + u32 curr_perf_state : 4; + u32 hw_clk_control : 1; + u32 dfs_fsm_state : 3; + u32 perf_state_update_status : 1; + u32 sw_override : 1; + u32 sw_perf_state : 4; + u32 rcg_sw_ctrl : 1; + u32 reserved0 : 16; +}; + +/* Union definition of register */ +union ipa_gcc_hwio_def_gcc_rpmh_cnoc_cmd_dfsr_u +{ + struct ipa_gcc_hwio_def_gcc_rpmh_cnoc_cmd_dfsr_s def; + u32 value; +}; + +/*===========================================================================*/ +/*! + @brief Bit Field definition of register: GCC_RPMH_CNOC_PCNOC_PERF0_DFSR +*/ +/*===========================================================================*/ +/* Structure definition of register */ +struct ipa_gcc_hwio_def_gcc_rpmh_cnoc_pcnoc_perf0_dfsr_s +{ + u32 src_div : 5; + u32 reserved0 : 3; + u32 src_sel : 3; + u32 reserved1 : 21; +}; + +/* Union definition of register */ +union ipa_gcc_hwio_def_gcc_rpmh_cnoc_pcnoc_perf0_dfsr_u +{ + struct ipa_gcc_hwio_def_gcc_rpmh_cnoc_pcnoc_perf0_dfsr_s def; + u32 value; +}; + +/*===========================================================================*/ +/*! + @brief Bit Field definition of register: GCC_RPMH_CNOC_PCNOC_PERF1_DFSR +*/ +/*===========================================================================*/ +/* Structure definition of register */ +struct ipa_gcc_hwio_def_gcc_rpmh_cnoc_pcnoc_perf1_dfsr_s +{ + u32 src_div : 5; + u32 reserved0 : 3; + u32 src_sel : 3; + u32 reserved1 : 21; +}; + +/* Union definition of register */ +union ipa_gcc_hwio_def_gcc_rpmh_cnoc_pcnoc_perf1_dfsr_u +{ + struct ipa_gcc_hwio_def_gcc_rpmh_cnoc_pcnoc_perf1_dfsr_s def; + u32 value; +}; + +/*===========================================================================*/ +/*! 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+ @brief Bit Field definition of register: GCC_RPMH_CNOC_PCNOC_PERF6_DFSR +*/ +/*===========================================================================*/ +/* Structure definition of register */ +struct ipa_gcc_hwio_def_gcc_rpmh_cnoc_pcnoc_perf6_dfsr_s +{ + u32 src_div : 5; + u32 reserved0 : 3; + u32 src_sel : 3; + u32 reserved1 : 21; +}; + +/* Union definition of register */ +union ipa_gcc_hwio_def_gcc_rpmh_cnoc_pcnoc_perf6_dfsr_u +{ + struct ipa_gcc_hwio_def_gcc_rpmh_cnoc_pcnoc_perf6_dfsr_s def; + u32 value; +}; + +/*===========================================================================*/ +/*! + @brief Bit Field definition of register: GCC_RPMH_CNOC_PCNOC_PERF7_DFSR +*/ +/*===========================================================================*/ +/* Structure definition of register */ +struct ipa_gcc_hwio_def_gcc_rpmh_cnoc_pcnoc_perf7_dfsr_s +{ + u32 src_div : 5; + u32 reserved0 : 3; + u32 src_sel : 3; + u32 reserved1 : 21; +}; + +/* Union definition of register */ +union ipa_gcc_hwio_def_gcc_rpmh_cnoc_pcnoc_perf7_dfsr_u +{ + struct ipa_gcc_hwio_def_gcc_rpmh_cnoc_pcnoc_perf7_dfsr_s def; + u32 value; +}; + +/*===========================================================================*/ +/*! + @brief Bit Field definition of register: GCC_RPMH_CNOC_PCNOC_PERF8_DFSR +*/ +/*===========================================================================*/ +/* Structure definition of register */ +struct ipa_gcc_hwio_def_gcc_rpmh_cnoc_pcnoc_perf8_dfsr_s +{ + u32 src_div : 5; + u32 reserved0 : 3; + u32 src_sel : 3; + u32 reserved1 : 21; +}; + +/* Union definition of register */ +union ipa_gcc_hwio_def_gcc_rpmh_cnoc_pcnoc_perf8_dfsr_u +{ + struct ipa_gcc_hwio_def_gcc_rpmh_cnoc_pcnoc_perf8_dfsr_s def; + u32 value; +}; + +/*===========================================================================*/ +/*! + @brief Bit Field definition of register: GCC_RPMH_CNOC_PCNOC_PERF9_DFSR +*/ +/*===========================================================================*/ +/* Structure definition of register */ +struct ipa_gcc_hwio_def_gcc_rpmh_cnoc_pcnoc_perf9_dfsr_s +{ + u32 src_div : 5; + u32 reserved0 : 3; + u32 src_sel : 3; + u32 reserved1 : 21; +}; + +/* Union definition of register */ +union ipa_gcc_hwio_def_gcc_rpmh_cnoc_pcnoc_perf9_dfsr_u +{ + struct ipa_gcc_hwio_def_gcc_rpmh_cnoc_pcnoc_perf9_dfsr_s def; + u32 value; +}; + +/*===========================================================================*/ +/*! + @brief Bit Field definition of register: GCC_RPMH_CNOC_PCNOC_PERF10_DFSR +*/ +/*===========================================================================*/ +/* Structure definition of register */ +struct ipa_gcc_hwio_def_gcc_rpmh_cnoc_pcnoc_perf10_dfsr_s +{ + u32 src_div : 5; + u32 reserved0 : 3; + u32 src_sel : 3; + u32 reserved1 : 21; +}; + +/* Union definition of register */ +union ipa_gcc_hwio_def_gcc_rpmh_cnoc_pcnoc_perf10_dfsr_u +{ + struct ipa_gcc_hwio_def_gcc_rpmh_cnoc_pcnoc_perf10_dfsr_s def; + u32 value; +}; + +/*===========================================================================*/ +/*! + @brief Bit Field definition of register: GCC_RPMH_CNOC_PCNOC_PERF11_DFSR +*/ +/*===========================================================================*/ +/* Structure definition of register */ +struct ipa_gcc_hwio_def_gcc_rpmh_cnoc_pcnoc_perf11_dfsr_s +{ + u32 src_div : 5; + u32 reserved0 : 3; + u32 src_sel : 3; + u32 reserved1 : 21; +}; + +/* Union definition of register */ +union ipa_gcc_hwio_def_gcc_rpmh_cnoc_pcnoc_perf11_dfsr_u +{ + struct ipa_gcc_hwio_def_gcc_rpmh_cnoc_pcnoc_perf11_dfsr_s def; + u32 value; +}; + +/*===========================================================================*/ +/*! + @brief Bit Field definition of register: GCC_RPMH_CNOC_PCNOC_PERF12_DFSR +*/ +/*===========================================================================*/ +/* Structure definition of register */ +struct ipa_gcc_hwio_def_gcc_rpmh_cnoc_pcnoc_perf12_dfsr_s +{ + u32 src_div : 5; + u32 reserved0 : 3; + u32 src_sel : 3; + u32 reserved1 : 21; +}; + +/* Union definition of register */ +union ipa_gcc_hwio_def_gcc_rpmh_cnoc_pcnoc_perf12_dfsr_u +{ + struct ipa_gcc_hwio_def_gcc_rpmh_cnoc_pcnoc_perf12_dfsr_s def; + u32 value; +}; + +/*===========================================================================*/ +/*! + @brief Bit Field definition of register: GCC_RPMH_CNOC_PCNOC_PERF13_DFSR +*/ +/*===========================================================================*/ +/* Structure definition of register */ +struct ipa_gcc_hwio_def_gcc_rpmh_cnoc_pcnoc_perf13_dfsr_s +{ + u32 src_div : 5; + u32 reserved0 : 3; + u32 src_sel : 3; + u32 reserved1 : 21; +}; + +/* Union definition of register */ +union ipa_gcc_hwio_def_gcc_rpmh_cnoc_pcnoc_perf13_dfsr_u +{ + struct ipa_gcc_hwio_def_gcc_rpmh_cnoc_pcnoc_perf13_dfsr_s def; + u32 value; +}; + +/*===========================================================================*/ +/*! + @brief Bit Field definition of register: GCC_RPMH_CNOC_PCNOC_PERF14_DFSR +*/ +/*===========================================================================*/ +/* Structure definition of register */ +struct ipa_gcc_hwio_def_gcc_rpmh_cnoc_pcnoc_perf14_dfsr_s +{ + u32 src_div : 5; + u32 reserved0 : 3; + u32 src_sel : 3; + u32 reserved1 : 21; +}; + +/* Union definition of register */ +union ipa_gcc_hwio_def_gcc_rpmh_cnoc_pcnoc_perf14_dfsr_u +{ + struct ipa_gcc_hwio_def_gcc_rpmh_cnoc_pcnoc_perf14_dfsr_s def; + u32 value; +}; + +/*===========================================================================*/ +/*! + @brief Bit Field definition of register: GCC_RPMH_CNOC_PCNOC_PERF15_DFSR +*/ +/*===========================================================================*/ +/* Structure definition of register */ +struct ipa_gcc_hwio_def_gcc_rpmh_cnoc_pcnoc_perf15_dfsr_s +{ + u32 src_div : 5; + u32 reserved0 : 3; + u32 src_sel : 3; + u32 reserved1 : 21; +}; + +/* Union definition of register */ +union ipa_gcc_hwio_def_gcc_rpmh_cnoc_pcnoc_perf15_dfsr_u +{ + struct ipa_gcc_hwio_def_gcc_rpmh_cnoc_pcnoc_perf15_dfsr_s def; + u32 value; +}; + +/*===========================================================================*/ +/*! + @brief Bit Field definition of register: GCC_PCNOC_CMD_RCGR +*/ +/*===========================================================================*/ +/* Structure definition of register */ +struct ipa_gcc_hwio_def_gcc_pcnoc_cmd_rcgr_s +{ + u32 update : 1; + u32 root_en : 1; + u32 reserved0 : 2; + u32 dirty_cfg_rcgr : 1; + u32 reserved1 : 26; + u32 root_off : 1; +}; + +/* Union definition of register */ +union ipa_gcc_hwio_def_gcc_pcnoc_cmd_rcgr_u +{ + struct ipa_gcc_hwio_def_gcc_pcnoc_cmd_rcgr_s def; + u32 value; +}; + +/*===========================================================================*/ +/*! + @brief Bit Field definition of register: GCC_PCNOC_CFG_RCGR +*/ +/*===========================================================================*/ +/* Structure definition of register */ +struct ipa_gcc_hwio_def_gcc_pcnoc_cfg_rcgr_s +{ + u32 src_div : 5; + u32 reserved0 : 3; + u32 src_sel : 3; + u32 reserved1 : 5; + u32 rcglite_disable : 1; + u32 reserved2 : 3; + u32 hw_clk_control : 1; + u32 reserved3 : 11; +}; + +/* Union definition of register */ +union ipa_gcc_hwio_def_gcc_pcnoc_cfg_rcgr_u +{ + struct ipa_gcc_hwio_def_gcc_pcnoc_cfg_rcgr_s def; + u32 value; +}; + +/*===========================================================================*/ +/*! + @brief Bit Field definition of register: GCC_PCNOC_DCD_CDIV_DCDR +*/ +/*===========================================================================*/ +/* Structure definition of register */ +struct ipa_gcc_hwio_def_gcc_pcnoc_dcd_cdiv_dcdr_s +{ + u32 dcd_enable : 1; + u32 reserved0 : 31; +}; + +/* Union definition of register */ +union ipa_gcc_hwio_def_gcc_pcnoc_dcd_cdiv_dcdr_u +{ + struct ipa_gcc_hwio_def_gcc_pcnoc_dcd_cdiv_dcdr_s def; + u32 value; +}; + +/*===========================================================================*/ +/*! + @brief Bit Field definition of register: GCC_TIC_CBCR +*/ +/*===========================================================================*/ +/* Structure definition of register */ +struct ipa_gcc_hwio_def_gcc_tic_cbcr_s +{ + u32 clk_enable : 1; + u32 hw_ctl : 1; + u32 clk_ares : 1; + u32 sw_only_en : 1; + u32 reserved0 : 18; + u32 clk_dis : 1; + u32 ignore_all_clk_dis : 1; + u32 ignore_all_ares : 1; + u32 reserved1 : 6; + u32 clk_off : 1; +}; + +/* Union definition of register */ +union ipa_gcc_hwio_def_gcc_tic_cbcr_u +{ + struct ipa_gcc_hwio_def_gcc_tic_cbcr_s def; + u32 value; +}; + +/*===========================================================================*/ +/*! + @brief Bit Field definition of register: GCC_TIC_CFG_AHB_CBCR +*/ +/*===========================================================================*/ +/* Structure definition of register */ +struct ipa_gcc_hwio_def_gcc_tic_cfg_ahb_cbcr_s +{ + u32 clk_enable : 1; + u32 hw_ctl : 1; + u32 clk_ares : 1; + u32 sw_only_en : 1; + u32 sleep : 4; + u32 wakeup : 4; + u32 force_mem_periph_off : 1; + u32 force_mem_periph_on : 1; + u32 force_mem_core_on : 1; + u32 reserved0 : 5; + u32 ignore_rpmh_clk_dis : 1; + u32 reserved1 : 1; + u32 clk_dis : 1; + u32 ignore_all_clk_dis : 1; + u32 ignore_all_ares : 1; + u32 reserved2 : 6; + u32 clk_off : 1; +}; + +/* Union definition of register */ +union ipa_gcc_hwio_def_gcc_tic_cfg_ahb_cbcr_u +{ + struct ipa_gcc_hwio_def_gcc_tic_cfg_ahb_cbcr_s def; + u32 value; +}; + +/*===========================================================================*/ +/*! + @brief Bit Field definition of register: GCC_TIC_CFG_AHB_SREGR +*/ +/*===========================================================================*/ +/* Structure definition of register */ +struct ipa_gcc_hwio_def_gcc_tic_cfg_ahb_sregr_s +{ + u32 reserved0 : 1; + u32 sw_clk_en_slp_stg : 1; + u32 sw_clk_en_sel_slp_stg : 1; + u32 sw_ctrl_pwr_down : 1; + u32 sw_rst_slp_stg : 1; + u32 sw_rst_sel_slp_stg : 1; + u32 force_clk_on : 1; + u32 mem_cph_enable : 1; + u32 sw_div_ratio_slp_stg_clk : 2; + u32 mem_periph_on_ack : 1; + u32 mem_core_on_ack : 1; + u32 sw_sm_pscbc_seq_in_override : 1; + u32 mem_cph_rst_sw_override : 1; + u32 pscbc_slp_stg_mode_csr : 1; + u32 ignore_gdsc_pwr_dwn_csr : 1; + u32 sreg_pscbc_spare_ctrl_in : 8; + u32 sreg_pscbc_spare_ctrl_out : 8; +}; + +/* Union definition of register */ +union ipa_gcc_hwio_def_gcc_tic_cfg_ahb_sregr_u +{ + struct ipa_gcc_hwio_def_gcc_tic_cfg_ahb_sregr_s def; + u32 value; +}; + +/*===========================================================================*/ +/*! + @brief Bit Field definition of register: GCC_IMEM_BCR +*/ +/*===========================================================================*/ +/* Structure definition of register */ +struct ipa_gcc_hwio_def_gcc_imem_bcr_s +{ + u32 blk_ares : 1; + u32 reserved0 : 31; +}; + +/* Union definition of register */ +union ipa_gcc_hwio_def_gcc_imem_bcr_u +{ + struct ipa_gcc_hwio_def_gcc_imem_bcr_s def; + u32 value; +}; + +/*===========================================================================*/ +/*! + @brief Bit Field definition of register: GCC_IMEM_AXI_CBCR +*/ +/*===========================================================================*/ +/* Structure definition of register */ +struct ipa_gcc_hwio_def_gcc_imem_axi_cbcr_s +{ + u32 reserved0 : 2; + u32 clk_ares : 1; + u32 reserved1 : 1; + u32 sleep : 4; + u32 wakeup : 4; + u32 force_mem_periph_off : 1; + u32 force_mem_periph_on : 1; + u32 force_mem_core_on : 1; + u32 reserved2 : 5; + u32 ignore_rpmh_clk_dis : 1; + u32 reserved3 : 1; + u32 clk_dis : 1; + u32 ignore_all_clk_dis : 1; + u32 ignore_all_ares : 1; + u32 reserved4 : 6; + u32 clk_off : 1; +}; + +/* Union definition of register */ +union ipa_gcc_hwio_def_gcc_imem_axi_cbcr_u +{ + struct ipa_gcc_hwio_def_gcc_imem_axi_cbcr_s def; + u32 value; +}; + +/*===========================================================================*/ +/*! + @brief Bit Field definition of register: GCC_IMEM_AXI_SREGR +*/ +/*===========================================================================*/ +/* Structure definition of register */ +struct ipa_gcc_hwio_def_gcc_imem_axi_sregr_s +{ + u32 reserved0 : 1; + u32 sw_clk_en_slp_stg : 1; + u32 sw_clk_en_sel_slp_stg : 1; + u32 sw_ctrl_pwr_down : 1; + u32 sw_rst_slp_stg : 1; + u32 sw_rst_sel_slp_stg : 1; + u32 force_clk_on : 1; + u32 mem_cph_enable : 1; + u32 sw_div_ratio_slp_stg_clk : 2; + u32 mem_periph_on_ack : 1; + u32 mem_core_on_ack : 1; + u32 sw_sm_pscbc_seq_in_override : 1; + u32 mem_cph_rst_sw_override : 1; + u32 pscbc_slp_stg_mode_csr : 1; + u32 ignore_gdsc_pwr_dwn_csr : 1; + u32 sreg_pscbc_spare_ctrl_in : 8; + u32 sreg_pscbc_spare_ctrl_out : 8; +}; + +/* Union definition of register */ +union ipa_gcc_hwio_def_gcc_imem_axi_sregr_u +{ + struct ipa_gcc_hwio_def_gcc_imem_axi_sregr_s def; + u32 value; +}; + +/*===========================================================================*/ +/*! + @brief Bit Field definition of register: GCC_IMEM_CFG_AHB_CBCR +*/ +/*===========================================================================*/ +/* Structure definition of register */ +struct ipa_gcc_hwio_def_gcc_imem_cfg_ahb_cbcr_s +{ + u32 clk_enable : 1; + u32 reserved0 : 1; + u32 clk_ares : 1; + u32 reserved1 : 17; + u32 ignore_rpmh_clk_dis : 1; + u32 reserved2 : 1; + u32 clk_dis : 1; + u32 ignore_all_clk_dis : 1; + u32 ignore_all_ares : 1; + u32 reserved3 : 6; + u32 clk_off : 1; +}; + +/* Union definition of register */ +union ipa_gcc_hwio_def_gcc_imem_cfg_ahb_cbcr_u +{ + struct ipa_gcc_hwio_def_gcc_imem_cfg_ahb_cbcr_s def; + u32 value; +}; + +/*===========================================================================*/ +/*! + @brief Bit Field definition of register: GCC_MMU_BCR +*/ +/*===========================================================================*/ +/* Structure definition of register */ +struct ipa_gcc_hwio_def_gcc_mmu_bcr_s +{ + u32 blk_ares : 1; + u32 reserved0 : 31; +}; + +/* Union definition of register */ +union ipa_gcc_hwio_def_gcc_mmu_bcr_u +{ + struct ipa_gcc_hwio_def_gcc_mmu_bcr_s def; + u32 value; +}; + +/*===========================================================================*/ +/*! + @brief Bit Field definition of register: GCC_SYS_NOC_TCU_CBCR +*/ +/*===========================================================================*/ +/* Structure definition of register */ +struct ipa_gcc_hwio_def_gcc_sys_noc_tcu_cbcr_s +{ + u32 clk_enable : 1; + u32 hw_ctl : 1; + u32 clk_ares : 1; + u32 sw_only_en : 1; + u32 reserved0 : 16; + u32 ignore_rpmh_clk_dis : 1; + u32 reserved1 : 1; + u32 clk_dis : 1; + u32 ignore_all_clk_dis : 1; + u32 ignore_all_ares : 1; + u32 reserved2 : 6; + u32 clk_off : 1; +}; + +/* Union definition of register */ +union ipa_gcc_hwio_def_gcc_sys_noc_tcu_cbcr_u +{ + struct ipa_gcc_hwio_def_gcc_sys_noc_tcu_cbcr_s def; + u32 value; +}; + +/*===========================================================================*/ +/*! + @brief Bit Field definition of register: GCC_MMU_TCU_CBCR +*/ +/*===========================================================================*/ +/* Structure definition of register */ +struct ipa_gcc_hwio_def_gcc_mmu_tcu_cbcr_s +{ + u32 clk_enable : 1; + u32 hw_ctl : 1; + u32 clk_ares : 1; + u32 sw_only_en : 1; + u32 sleep : 4; + u32 wakeup : 4; + u32 force_mem_periph_off : 1; + u32 force_mem_periph_on : 1; + u32 force_mem_core_on : 1; + u32 reserved0 : 5; + u32 ignore_rpmh_clk_dis : 1; + u32 reserved1 : 1; + u32 clk_dis : 1; + u32 ignore_all_clk_dis : 1; + u32 ignore_all_ares : 1; + u32 reserved2 : 6; + u32 clk_off : 1; +}; + +/* Union definition of register */ +union ipa_gcc_hwio_def_gcc_mmu_tcu_cbcr_u +{ + struct ipa_gcc_hwio_def_gcc_mmu_tcu_cbcr_s def; + u32 value; +}; + +/*===========================================================================*/ +/*! + @brief Bit Field definition of register: GCC_MMU_TCU_SREGR +*/ +/*===========================================================================*/ +/* Structure definition of register */ +struct ipa_gcc_hwio_def_gcc_mmu_tcu_sregr_s +{ + u32 reserved0 : 1; + u32 sw_clk_en_slp_stg : 1; + u32 sw_clk_en_sel_slp_stg : 1; + u32 sw_ctrl_pwr_down : 1; + u32 sw_rst_slp_stg : 1; + u32 sw_rst_sel_slp_stg : 1; + u32 force_clk_on : 1; + u32 mem_cph_enable : 1; + u32 sw_div_ratio_slp_stg_clk : 2; + u32 mem_periph_on_ack : 1; + u32 mem_core_on_ack : 1; + u32 sw_sm_pscbc_seq_in_override : 1; + u32 mem_cph_rst_sw_override : 1; + u32 pscbc_slp_stg_mode_csr : 1; + u32 ignore_gdsc_pwr_dwn_csr : 1; + u32 sreg_pscbc_spare_ctrl_in : 8; + u32 sreg_pscbc_spare_ctrl_out : 8; +}; + +/* Union definition of register */ +union ipa_gcc_hwio_def_gcc_mmu_tcu_sregr_u +{ + struct ipa_gcc_hwio_def_gcc_mmu_tcu_sregr_s def; + u32 value; +}; + +/*===========================================================================*/ +/*! + @brief Bit Field definition of register: GCC_RPMH_SHUB_CMD_DFSR +*/ +/*===========================================================================*/ +/* Structure definition of register */ +struct ipa_gcc_hwio_def_gcc_rpmh_shub_cmd_dfsr_s +{ + u32 dfs_en : 1; + u32 curr_perf_state : 4; + u32 hw_clk_control : 1; + u32 dfs_fsm_state : 3; + u32 perf_state_update_status : 1; + u32 sw_override : 1; + u32 sw_perf_state : 4; + u32 rcg_sw_ctrl : 5; + u32 reserved0 : 12; +}; + +/* Union definition of register */ +union ipa_gcc_hwio_def_gcc_rpmh_shub_cmd_dfsr_u +{ + struct ipa_gcc_hwio_def_gcc_rpmh_shub_cmd_dfsr_s def; + u32 value; +}; + +/*===========================================================================*/ +/*! + @brief Bit Field definition of register: GCC_RPMH_SHUB_MMU_TCU_PERF0_DFSR +*/ +/*===========================================================================*/ +/* Structure definition of register */ +struct ipa_gcc_hwio_def_gcc_rpmh_shub_mmu_tcu_perf0_dfsr_s +{ + u32 src_div : 5; + u32 reserved0 : 3; + u32 src_sel : 3; + u32 reserved1 : 21; +}; + +/* Union definition of register */ +union ipa_gcc_hwio_def_gcc_rpmh_shub_mmu_tcu_perf0_dfsr_u +{ + struct ipa_gcc_hwio_def_gcc_rpmh_shub_mmu_tcu_perf0_dfsr_s def; + u32 value; +}; + +/*===========================================================================*/ +/*! + @brief Bit Field definition of register: GCC_RPMH_SHUB_MMU_TCU_PERF1_DFSR +*/ +/*===========================================================================*/ +/* Structure definition of register */ +struct ipa_gcc_hwio_def_gcc_rpmh_shub_mmu_tcu_perf1_dfsr_s +{ + u32 src_div : 5; + u32 reserved0 : 3; + u32 src_sel : 3; + u32 reserved1 : 21; +}; + +/* Union definition of register */ +union ipa_gcc_hwio_def_gcc_rpmh_shub_mmu_tcu_perf1_dfsr_u +{ + struct ipa_gcc_hwio_def_gcc_rpmh_shub_mmu_tcu_perf1_dfsr_s def; + u32 value; +}; + +/*===========================================================================*/ +/*! + @brief Bit Field definition of register: GCC_RPMH_SHUB_MMU_TCU_PERF2_DFSR +*/ +/*===========================================================================*/ +/* Structure definition of register */ +struct ipa_gcc_hwio_def_gcc_rpmh_shub_mmu_tcu_perf2_dfsr_s +{ + u32 src_div : 5; + u32 reserved0 : 3; + u32 src_sel : 3; + u32 reserved1 : 21; +}; + +/* Union definition of register */ +union ipa_gcc_hwio_def_gcc_rpmh_shub_mmu_tcu_perf2_dfsr_u +{ + struct ipa_gcc_hwio_def_gcc_rpmh_shub_mmu_tcu_perf2_dfsr_s def; + u32 value; +}; + +/*===========================================================================*/ +/*! + @brief Bit Field definition of register: GCC_RPMH_SHUB_MMU_TCU_PERF3_DFSR +*/ +/*===========================================================================*/ +/* Structure definition of register */ +struct ipa_gcc_hwio_def_gcc_rpmh_shub_mmu_tcu_perf3_dfsr_s +{ + u32 src_div : 5; + u32 reserved0 : 3; + u32 src_sel : 3; + u32 reserved1 : 21; +}; + +/* Union definition of register */ +union ipa_gcc_hwio_def_gcc_rpmh_shub_mmu_tcu_perf3_dfsr_u +{ + struct ipa_gcc_hwio_def_gcc_rpmh_shub_mmu_tcu_perf3_dfsr_s def; + u32 value; +}; + +/*===========================================================================*/ +/*! + @brief Bit Field definition of register: GCC_RPMH_SHUB_MMU_TCU_PERF4_DFSR +*/ +/*===========================================================================*/ +/* Structure definition of register */ +struct ipa_gcc_hwio_def_gcc_rpmh_shub_mmu_tcu_perf4_dfsr_s +{ + u32 src_div : 5; + u32 reserved0 : 3; + u32 src_sel : 3; + u32 reserved1 : 21; +}; + +/* Union definition of register */ +union ipa_gcc_hwio_def_gcc_rpmh_shub_mmu_tcu_perf4_dfsr_u +{ + struct ipa_gcc_hwio_def_gcc_rpmh_shub_mmu_tcu_perf4_dfsr_s def; + u32 value; +}; + +/*===========================================================================*/ +/*! + @brief Bit Field definition of register: GCC_RPMH_SHUB_MMU_TCU_PERF5_DFSR +*/ +/*===========================================================================*/ +/* Structure definition of register */ +struct ipa_gcc_hwio_def_gcc_rpmh_shub_mmu_tcu_perf5_dfsr_s +{ + u32 src_div : 5; + u32 reserved0 : 3; + u32 src_sel : 3; + u32 reserved1 : 21; +}; + +/* Union definition of register */ +union ipa_gcc_hwio_def_gcc_rpmh_shub_mmu_tcu_perf5_dfsr_u +{ + struct ipa_gcc_hwio_def_gcc_rpmh_shub_mmu_tcu_perf5_dfsr_s def; + u32 value; +}; + +/*===========================================================================*/ +/*! + @brief Bit Field definition of register: GCC_RPMH_SHUB_MMU_TCU_PERF6_DFSR +*/ +/*===========================================================================*/ +/* Structure definition of register */ +struct ipa_gcc_hwio_def_gcc_rpmh_shub_mmu_tcu_perf6_dfsr_s +{ + u32 src_div : 5; + u32 reserved0 : 3; + u32 src_sel : 3; + u32 reserved1 : 21; +}; + +/* Union definition of register */ +union ipa_gcc_hwio_def_gcc_rpmh_shub_mmu_tcu_perf6_dfsr_u +{ + struct ipa_gcc_hwio_def_gcc_rpmh_shub_mmu_tcu_perf6_dfsr_s def; + u32 value; +}; + +/*===========================================================================*/ +/*! + @brief Bit Field definition of register: GCC_RPMH_SHUB_MMU_TCU_PERF7_DFSR +*/ +/*===========================================================================*/ +/* Structure definition of register */ +struct ipa_gcc_hwio_def_gcc_rpmh_shub_mmu_tcu_perf7_dfsr_s +{ + u32 src_div : 5; + u32 reserved0 : 3; + u32 src_sel : 3; + u32 reserved1 : 21; +}; + +/* Union definition of register */ +union ipa_gcc_hwio_def_gcc_rpmh_shub_mmu_tcu_perf7_dfsr_u +{ + struct ipa_gcc_hwio_def_gcc_rpmh_shub_mmu_tcu_perf7_dfsr_s def; + u32 value; +}; + +/*===========================================================================*/ +/*! + @brief Bit Field definition of register: GCC_RPMH_SHUB_MMU_TCU_PERF8_DFSR +*/ +/*===========================================================================*/ +/* Structure definition of register */ +struct ipa_gcc_hwio_def_gcc_rpmh_shub_mmu_tcu_perf8_dfsr_s +{ + u32 src_div : 5; + u32 reserved0 : 3; + u32 src_sel : 3; + u32 reserved1 : 21; +}; + +/* Union definition of register */ +union ipa_gcc_hwio_def_gcc_rpmh_shub_mmu_tcu_perf8_dfsr_u +{ + struct ipa_gcc_hwio_def_gcc_rpmh_shub_mmu_tcu_perf8_dfsr_s def; + u32 value; +}; + +/*===========================================================================*/ +/*! + @brief Bit Field definition of register: GCC_RPMH_SHUB_MMU_TCU_PERF9_DFSR +*/ +/*===========================================================================*/ +/* Structure definition of register */ +struct ipa_gcc_hwio_def_gcc_rpmh_shub_mmu_tcu_perf9_dfsr_s +{ + u32 src_div : 5; + u32 reserved0 : 3; + u32 src_sel : 3; + u32 reserved1 : 21; +}; + +/* Union definition of register */ +union ipa_gcc_hwio_def_gcc_rpmh_shub_mmu_tcu_perf9_dfsr_u +{ + struct ipa_gcc_hwio_def_gcc_rpmh_shub_mmu_tcu_perf9_dfsr_s def; + u32 value; +}; + +/*===========================================================================*/ +/*! + @brief Bit Field definition of register: GCC_RPMH_SHUB_MMU_TCU_PERF10_DFSR +*/ +/*===========================================================================*/ +/* Structure definition of register */ +struct ipa_gcc_hwio_def_gcc_rpmh_shub_mmu_tcu_perf10_dfsr_s +{ + u32 src_div : 5; + u32 reserved0 : 3; + u32 src_sel : 3; + u32 reserved1 : 21; +}; + +/* Union definition of register */ +union ipa_gcc_hwio_def_gcc_rpmh_shub_mmu_tcu_perf10_dfsr_u +{ + struct ipa_gcc_hwio_def_gcc_rpmh_shub_mmu_tcu_perf10_dfsr_s def; + u32 value; +}; + +/*===========================================================================*/ +/*! + @brief Bit Field definition of register: GCC_RPMH_SHUB_MMU_TCU_PERF11_DFSR +*/ +/*===========================================================================*/ +/* Structure definition of register */ +struct ipa_gcc_hwio_def_gcc_rpmh_shub_mmu_tcu_perf11_dfsr_s +{ + u32 src_div : 5; + u32 reserved0 : 3; + u32 src_sel : 3; + u32 reserved1 : 21; +}; + +/* Union definition of register */ +union ipa_gcc_hwio_def_gcc_rpmh_shub_mmu_tcu_perf11_dfsr_u +{ + struct ipa_gcc_hwio_def_gcc_rpmh_shub_mmu_tcu_perf11_dfsr_s def; + u32 value; +}; + +/*===========================================================================*/ +/*! + @brief Bit Field definition of register: GCC_RPMH_SHUB_MMU_TCU_PERF12_DFSR +*/ +/*===========================================================================*/ +/* Structure definition of register */ +struct ipa_gcc_hwio_def_gcc_rpmh_shub_mmu_tcu_perf12_dfsr_s +{ + u32 src_div : 5; + u32 reserved0 : 3; + u32 src_sel : 3; + u32 reserved1 : 21; +}; + +/* Union definition of register */ +union ipa_gcc_hwio_def_gcc_rpmh_shub_mmu_tcu_perf12_dfsr_u +{ + struct ipa_gcc_hwio_def_gcc_rpmh_shub_mmu_tcu_perf12_dfsr_s def; + u32 value; +}; + +/*===========================================================================*/ +/*! + @brief Bit Field definition of register: GCC_RPMH_SHUB_MMU_TCU_PERF13_DFSR +*/ +/*===========================================================================*/ +/* Structure definition of register */ +struct ipa_gcc_hwio_def_gcc_rpmh_shub_mmu_tcu_perf13_dfsr_s +{ + u32 src_div : 5; + u32 reserved0 : 3; + u32 src_sel : 3; + u32 reserved1 : 21; +}; + +/* Union definition of register */ +union ipa_gcc_hwio_def_gcc_rpmh_shub_mmu_tcu_perf13_dfsr_u +{ + struct ipa_gcc_hwio_def_gcc_rpmh_shub_mmu_tcu_perf13_dfsr_s def; + u32 value; +}; + +/*===========================================================================*/ +/*! + @brief Bit Field definition of register: GCC_RPMH_SHUB_MMU_TCU_PERF14_DFSR +*/ +/*===========================================================================*/ +/* Structure definition of register */ +struct ipa_gcc_hwio_def_gcc_rpmh_shub_mmu_tcu_perf14_dfsr_s +{ + u32 src_div : 5; + u32 reserved0 : 3; + u32 src_sel : 3; + u32 reserved1 : 21; +}; + +/* Union definition of register */ +union ipa_gcc_hwio_def_gcc_rpmh_shub_mmu_tcu_perf14_dfsr_u +{ + struct ipa_gcc_hwio_def_gcc_rpmh_shub_mmu_tcu_perf14_dfsr_s def; + u32 value; +}; + +/*===========================================================================*/ +/*! + @brief Bit Field definition of register: GCC_RPMH_SHUB_MMU_TCU_PERF15_DFSR +*/ +/*===========================================================================*/ +/* Structure definition of register */ +struct ipa_gcc_hwio_def_gcc_rpmh_shub_mmu_tcu_perf15_dfsr_s +{ + u32 src_div : 5; + u32 reserved0 : 3; + u32 src_sel : 3; + u32 reserved1 : 21; +}; + +/* Union definition of register */ +union ipa_gcc_hwio_def_gcc_rpmh_shub_mmu_tcu_perf15_dfsr_u +{ + struct ipa_gcc_hwio_def_gcc_rpmh_shub_mmu_tcu_perf15_dfsr_s def; + u32 value; +}; + +/*===========================================================================*/ +/*! + @brief Bit Field definition of register: GCC_MMU_TCU_CMD_RCGR +*/ +/*===========================================================================*/ +/* Structure definition of register */ +struct ipa_gcc_hwio_def_gcc_mmu_tcu_cmd_rcgr_s +{ + u32 update : 1; + u32 root_en : 1; + u32 reserved0 : 2; + u32 dirty_cfg_rcgr : 1; + u32 reserved1 : 26; + u32 root_off : 1; +}; + +/* Union definition of register */ +union ipa_gcc_hwio_def_gcc_mmu_tcu_cmd_rcgr_u +{ + struct ipa_gcc_hwio_def_gcc_mmu_tcu_cmd_rcgr_s def; + u32 value; +}; + +/*===========================================================================*/ +/*! + @brief Bit Field definition of register: GCC_MMU_TCU_CFG_RCGR +*/ +/*===========================================================================*/ +/* Structure definition of register */ +struct ipa_gcc_hwio_def_gcc_mmu_tcu_cfg_rcgr_s +{ + u32 src_div : 5; + u32 reserved0 : 3; + u32 src_sel : 3; + u32 reserved1 : 5; + u32 rcglite_disable : 1; + u32 reserved2 : 3; + u32 hw_clk_control : 1; + u32 reserved3 : 11; +}; + +/* Union definition of register */ +union ipa_gcc_hwio_def_gcc_mmu_tcu_cfg_rcgr_u +{ + struct ipa_gcc_hwio_def_gcc_mmu_tcu_cfg_rcgr_s def; + u32 value; +}; + +/*===========================================================================*/ +/*! + @brief Bit Field definition of register: GCC_MMU_TCU_DCD_CDIV_DCDR +*/ +/*===========================================================================*/ +/* Structure definition of register */ +struct ipa_gcc_hwio_def_gcc_mmu_tcu_dcd_cdiv_dcdr_s +{ + u32 dcd_enable : 1; + u32 reserved0 : 31; +}; + +/* Union definition of register */ +union ipa_gcc_hwio_def_gcc_mmu_tcu_dcd_cdiv_dcdr_u +{ + struct ipa_gcc_hwio_def_gcc_mmu_tcu_dcd_cdiv_dcdr_s def; + u32 value; +}; + +/*===========================================================================*/ +/*! + @brief Bit Field definition of register: GCC_ANOC_TBU_BCR +*/ +/*===========================================================================*/ +/* Structure definition of register */ +struct ipa_gcc_hwio_def_gcc_anoc_tbu_bcr_s +{ + u32 blk_ares : 1; + u32 reserved0 : 31; +}; + +/* Union definition of register */ +union ipa_gcc_hwio_def_gcc_anoc_tbu_bcr_u +{ + struct ipa_gcc_hwio_def_gcc_anoc_tbu_bcr_s def; + u32 value; +}; + +/*===========================================================================*/ +/*! + @brief Bit Field definition of register: GCC_AGGRE_NOC_TBU1_CBCR +*/ +/*===========================================================================*/ +/* Structure definition of register */ +struct ipa_gcc_hwio_def_gcc_aggre_noc_tbu1_cbcr_s +{ + u32 clk_enable : 1; + u32 hw_ctl : 1; + u32 clk_ares : 1; + u32 sw_only_en : 1; + u32 sleep : 4; + u32 wakeup : 4; + u32 force_mem_periph_off : 1; + u32 force_mem_periph_on : 1; + u32 force_mem_core_on : 1; + u32 reserved0 : 5; + u32 ignore_rpmh_clk_dis : 1; + u32 reserved1 : 1; + u32 clk_dis : 1; + u32 ignore_all_clk_dis : 1; + u32 ignore_all_ares : 1; + u32 reserved2 : 6; + u32 clk_off : 1; +}; + +/* Union definition of register */ +union ipa_gcc_hwio_def_gcc_aggre_noc_tbu1_cbcr_u +{ + struct ipa_gcc_hwio_def_gcc_aggre_noc_tbu1_cbcr_s def; + u32 value; +}; + +/*===========================================================================*/ +/*! + @brief Bit Field definition of register: GCC_AGGRE_NOC_TBU1_SREGR +*/ +/*===========================================================================*/ +/* Structure definition of register */ +struct ipa_gcc_hwio_def_gcc_aggre_noc_tbu1_sregr_s +{ + u32 reserved0 : 1; + u32 sw_clk_en_slp_stg : 1; + u32 sw_clk_en_sel_slp_stg : 1; + u32 sw_ctrl_pwr_down : 1; + u32 sw_rst_slp_stg : 1; + u32 sw_rst_sel_slp_stg : 1; + u32 force_clk_on : 1; + u32 mem_cph_enable : 1; + u32 sw_div_ratio_slp_stg_clk : 2; + u32 mem_periph_on_ack : 1; + u32 mem_core_on_ack : 1; + u32 sw_sm_pscbc_seq_in_override : 1; + u32 mem_cph_rst_sw_override : 1; + u32 pscbc_slp_stg_mode_csr : 1; + u32 ignore_gdsc_pwr_dwn_csr : 1; + u32 sreg_pscbc_spare_ctrl_in : 8; + u32 sreg_pscbc_spare_ctrl_out : 8; +}; + +/* Union definition of register */ +union ipa_gcc_hwio_def_gcc_aggre_noc_tbu1_sregr_u +{ + struct ipa_gcc_hwio_def_gcc_aggre_noc_tbu1_sregr_s def; + u32 value; +}; + +/*===========================================================================*/ +/*! + @brief Bit Field definition of register: GCC_AGGRE_NOC_TBU2_CBCR +*/ +/*===========================================================================*/ +/* Structure definition of register */ +struct ipa_gcc_hwio_def_gcc_aggre_noc_tbu2_cbcr_s +{ + u32 clk_enable : 1; + u32 hw_ctl : 1; + u32 clk_ares : 1; + u32 sw_only_en : 1; + u32 sleep : 4; + u32 wakeup : 4; + u32 force_mem_periph_off : 1; + u32 force_mem_periph_on : 1; + u32 force_mem_core_on : 1; + u32 reserved0 : 5; + u32 ignore_rpmh_clk_dis : 1; + u32 reserved1 : 1; + u32 clk_dis : 1; + u32 ignore_all_clk_dis : 1; + u32 ignore_all_ares : 1; + u32 reserved2 : 6; + u32 clk_off : 1; +}; + +/* Union definition of register */ +union ipa_gcc_hwio_def_gcc_aggre_noc_tbu2_cbcr_u +{ + struct ipa_gcc_hwio_def_gcc_aggre_noc_tbu2_cbcr_s def; + u32 value; +}; + +/*===========================================================================*/ +/*! + @brief Bit Field definition of register: GCC_AGGRE_NOC_TBU2_SREGR +*/ +/*===========================================================================*/ +/* Structure definition of register */ +struct ipa_gcc_hwio_def_gcc_aggre_noc_tbu2_sregr_s +{ + u32 reserved0 : 1; + u32 sw_clk_en_slp_stg : 1; + u32 sw_clk_en_sel_slp_stg : 1; + u32 sw_ctrl_pwr_down : 1; + u32 sw_rst_slp_stg : 1; + u32 sw_rst_sel_slp_stg : 1; + u32 force_clk_on : 1; + u32 mem_cph_enable : 1; + u32 sw_div_ratio_slp_stg_clk : 2; + u32 mem_periph_on_ack : 1; + u32 mem_core_on_ack : 1; + u32 sw_sm_pscbc_seq_in_override : 1; + u32 mem_cph_rst_sw_override : 1; + u32 pscbc_slp_stg_mode_csr : 1; + u32 ignore_gdsc_pwr_dwn_csr : 1; + u32 sreg_pscbc_spare_ctrl_in : 8; + u32 sreg_pscbc_spare_ctrl_out : 8; +}; + +/* Union definition of register */ +union ipa_gcc_hwio_def_gcc_aggre_noc_tbu2_sregr_u +{ + struct ipa_gcc_hwio_def_gcc_aggre_noc_tbu2_sregr_s def; + u32 value; +}; + +/*===========================================================================*/ +/*! + @brief Bit Field definition of register: GCC_QDSS_BCR +*/ +/*===========================================================================*/ +/* Structure definition of register */ +struct ipa_gcc_hwio_def_gcc_qdss_bcr_s +{ + u32 blk_ares : 1; + u32 reserved0 : 31; +}; + +/* Union definition of register */ +union ipa_gcc_hwio_def_gcc_qdss_bcr_u +{ + struct ipa_gcc_hwio_def_gcc_qdss_bcr_s def; + u32 value; +}; + +/*===========================================================================*/ +/*! + @brief Bit Field definition of register: GCC_QDSS_DAP_AHB_CBCR +*/ +/*===========================================================================*/ +/* Structure definition of register */ +struct ipa_gcc_hwio_def_gcc_qdss_dap_ahb_cbcr_s +{ + u32 clk_enable : 1; + u32 hw_ctl : 1; + u32 clk_ares : 1; + u32 sw_only_en : 1; + u32 reserved0 : 16; + u32 ignore_rpmh_clk_dis : 1; + u32 reserved1 : 1; + u32 clk_dis : 1; + u32 ignore_all_clk_dis : 1; + u32 ignore_all_ares : 1; + u32 reserved2 : 6; + u32 clk_off : 1; +}; + +/* Union definition of register */ +union ipa_gcc_hwio_def_gcc_qdss_dap_ahb_cbcr_u +{ + struct ipa_gcc_hwio_def_gcc_qdss_dap_ahb_cbcr_s def; + u32 value; +}; + +/*===========================================================================*/ +/*! + @brief Bit Field definition of register: GCC_QDSS_CFG_AHB_CBCR +*/ +/*===========================================================================*/ +/* Structure definition of register */ +struct ipa_gcc_hwio_def_gcc_qdss_cfg_ahb_cbcr_s +{ + u32 reserved0 : 1; + u32 hw_ctl : 1; + u32 clk_ares : 1; + u32 sw_only_en : 1; + u32 reserved1 : 16; + u32 ignore_rpmh_clk_dis : 1; + u32 reserved2 : 1; + u32 clk_dis : 1; + u32 ignore_all_clk_dis : 1; + u32 ignore_all_ares : 1; + u32 reserved3 : 6; + u32 clk_off : 1; +}; + +/* Union definition of register */ +union ipa_gcc_hwio_def_gcc_qdss_cfg_ahb_cbcr_u +{ + struct ipa_gcc_hwio_def_gcc_qdss_cfg_ahb_cbcr_s def; + u32 value; +}; + +/*===========================================================================*/ +/*! + @brief Bit Field definition of register: GCC_QDSS_AT_CBCR +*/ +/*===========================================================================*/ +/* Structure definition of register */ +struct ipa_gcc_hwio_def_gcc_qdss_at_cbcr_s +{ + u32 clk_enable : 1; + u32 hw_ctl : 1; + u32 clk_ares : 1; + u32 sw_only_en : 1; + u32 reserved0 : 16; + u32 ignore_rpmh_clk_dis : 1; + u32 reserved1 : 1; + u32 clk_dis : 1; + u32 ignore_all_clk_dis : 1; + u32 ignore_all_ares : 1; + u32 reserved2 : 6; + u32 clk_off : 1; +}; + +/* Union definition of register */ +union ipa_gcc_hwio_def_gcc_qdss_at_cbcr_u +{ + struct ipa_gcc_hwio_def_gcc_qdss_at_cbcr_s def; + u32 value; +}; + +/*===========================================================================*/ +/*! + @brief Bit Field definition of register: GCC_QDSS_ETR_USB_CBCR +*/ +/*===========================================================================*/ +/* Structure definition of register */ +struct ipa_gcc_hwio_def_gcc_qdss_etr_usb_cbcr_s +{ + u32 clk_enable : 1; + u32 hw_ctl : 1; + u32 clk_ares : 1; + u32 sw_only_en : 1; + u32 reserved0 : 16; + u32 ignore_rpmh_clk_dis : 1; + u32 reserved1 : 1; + u32 clk_dis : 1; + u32 ignore_all_clk_dis : 1; + u32 ignore_all_ares : 1; + u32 reserved2 : 6; + u32 clk_off : 1; +}; + +/* Union definition of register */ +union ipa_gcc_hwio_def_gcc_qdss_etr_usb_cbcr_u +{ + struct ipa_gcc_hwio_def_gcc_qdss_etr_usb_cbcr_s def; + u32 value; +}; + +/*===========================================================================*/ +/*! + @brief Bit Field definition of register: GCC_QDSS_STM_CBCR +*/ +/*===========================================================================*/ +/* Structure definition of register */ +struct ipa_gcc_hwio_def_gcc_qdss_stm_cbcr_s +{ + u32 clk_enable : 1; + u32 hw_ctl : 1; + u32 clk_ares : 1; + u32 sw_only_en : 1; + u32 reserved0 : 16; + u32 ignore_rpmh_clk_dis : 1; + u32 reserved1 : 1; + u32 clk_dis : 1; + u32 ignore_all_clk_dis : 1; + u32 ignore_all_ares : 1; + u32 reserved2 : 6; + u32 clk_off : 1; +}; + +/* Union definition of register */ +union ipa_gcc_hwio_def_gcc_qdss_stm_cbcr_u +{ + struct ipa_gcc_hwio_def_gcc_qdss_stm_cbcr_s def; + u32 value; +}; + +/*===========================================================================*/ +/*! + @brief Bit Field definition of register: GCC_QDSS_TRACECLKIN_CBCR +*/ +/*===========================================================================*/ +/* Structure definition of register */ +struct ipa_gcc_hwio_def_gcc_qdss_traceclkin_cbcr_s +{ + u32 clk_enable : 1; + u32 hw_ctl : 1; + u32 clk_ares : 1; + u32 sw_only_en : 1; + u32 reserved0 : 16; + u32 ignore_rpmh_clk_dis : 1; + u32 reserved1 : 1; + u32 clk_dis : 1; + u32 ignore_all_clk_dis : 1; + u32 ignore_all_ares : 1; + u32 reserved2 : 6; + u32 clk_off : 1; +}; + +/* Union definition of register */ +union ipa_gcc_hwio_def_gcc_qdss_traceclkin_cbcr_u +{ + struct ipa_gcc_hwio_def_gcc_qdss_traceclkin_cbcr_s def; + u32 value; +}; + +/*===========================================================================*/ +/*! + @brief Bit Field definition of register: GCC_QDSS_TSCTR_CBCR +*/ +/*===========================================================================*/ +/* Structure definition of register */ +struct ipa_gcc_hwio_def_gcc_qdss_tsctr_cbcr_s +{ + u32 clk_enable : 1; + u32 hw_ctl : 1; + u32 clk_ares : 1; + u32 sw_only_en : 1; + u32 reserved0 : 18; + u32 clk_dis : 1; + u32 ignore_all_clk_dis : 1; + u32 ignore_all_ares : 1; + u32 reserved1 : 6; + u32 clk_off : 1; +}; + +/* Union definition of register */ +union ipa_gcc_hwio_def_gcc_qdss_tsctr_cbcr_u +{ + struct ipa_gcc_hwio_def_gcc_qdss_tsctr_cbcr_s def; + u32 value; +}; + +/*===========================================================================*/ +/*! + @brief Bit Field definition of register: GCC_QDSS_TRIG_CBCR +*/ +/*===========================================================================*/ +/* Structure definition of register */ +struct ipa_gcc_hwio_def_gcc_qdss_trig_cbcr_s +{ + u32 clk_enable : 1; + u32 hw_ctl : 1; + u32 clk_ares : 1; + u32 sw_only_en : 1; + u32 reserved0 : 16; + u32 ignore_rpmh_clk_dis : 1; + u32 reserved1 : 1; + u32 clk_dis : 1; + u32 ignore_all_clk_dis : 1; + u32 ignore_all_ares : 1; + u32 reserved2 : 6; + u32 clk_off : 1; +}; + +/* Union definition of register */ +union ipa_gcc_hwio_def_gcc_qdss_trig_cbcr_u +{ + struct ipa_gcc_hwio_def_gcc_qdss_trig_cbcr_s def; + u32 value; +}; + +/*===========================================================================*/ +/*! + @brief Bit Field definition of register: GCC_QDSS_DAP_CBCR +*/ +/*===========================================================================*/ +/* Structure definition of register */ +struct ipa_gcc_hwio_def_gcc_qdss_dap_cbcr_s +{ + u32 clk_enable : 1; + u32 hw_ctl : 1; + u32 clk_ares : 1; + u32 sw_only_en : 1; + u32 reserved0 : 18; + u32 clk_dis : 1; + u32 ignore_all_clk_dis : 1; + u32 ignore_all_ares : 1; + u32 reserved1 : 6; + u32 clk_off : 1; +}; + +/* Union definition of register */ +union ipa_gcc_hwio_def_gcc_qdss_dap_cbcr_u +{ + struct ipa_gcc_hwio_def_gcc_qdss_dap_cbcr_s def; + u32 value; +}; + +/*===========================================================================*/ +/*! + @brief Bit Field definition of register: GCC_APB_CBCR +*/ +/*===========================================================================*/ +/* Structure definition of register */ +struct ipa_gcc_hwio_def_gcc_apb_cbcr_s +{ + u32 clk_enable : 1; + u32 hw_ctl : 1; + u32 clk_ares : 1; + u32 sw_only_en : 1; + u32 reserved0 : 18; + u32 clk_dis : 1; + u32 ignore_all_clk_dis : 1; + u32 ignore_all_ares : 1; + u32 reserved1 : 6; + u32 clk_off : 1; +}; + +/* Union definition of register */ +union ipa_gcc_hwio_def_gcc_apb_cbcr_u +{ + struct ipa_gcc_hwio_def_gcc_apb_cbcr_s def; + u32 value; +}; + +/*===========================================================================*/ +/*! + @brief Bit Field definition of register: GCC_QDSS_XO_CBCR +*/ +/*===========================================================================*/ +/* Structure definition of register */ +struct ipa_gcc_hwio_def_gcc_qdss_xo_cbcr_s +{ + u32 clk_enable : 1; + u32 hw_ctl : 1; + u32 clk_ares : 1; + u32 sw_only_en : 1; + u32 reserved0 : 18; + u32 clk_dis : 1; + u32 ignore_all_clk_dis : 1; + u32 ignore_all_ares : 1; + u32 reserved1 : 6; + u32 clk_off : 1; +}; + +/* Union definition of register */ +union ipa_gcc_hwio_def_gcc_qdss_xo_cbcr_u +{ + struct ipa_gcc_hwio_def_gcc_qdss_xo_cbcr_s def; + u32 value; +}; + +/*===========================================================================*/ +/*! + @brief Bit Field definition of register: GCC_RPMH_SYS_NOC_QDSS_STM_PERF0_DFSR +*/ +/*===========================================================================*/ +/* Structure definition of register */ +struct ipa_gcc_hwio_def_gcc_rpmh_sys_noc_qdss_stm_perf0_dfsr_s +{ + u32 src_div : 5; + u32 reserved0 : 3; + u32 src_sel : 3; + u32 reserved1 : 21; +}; + +/* Union definition of register */ +union ipa_gcc_hwio_def_gcc_rpmh_sys_noc_qdss_stm_perf0_dfsr_u +{ + struct ipa_gcc_hwio_def_gcc_rpmh_sys_noc_qdss_stm_perf0_dfsr_s def; + u32 value; +}; + +/*===========================================================================*/ +/*! + @brief Bit Field definition of register: GCC_RPMH_SYS_NOC_QDSS_STM_PERF1_DFSR +*/ +/*===========================================================================*/ +/* Structure definition of register */ +struct ipa_gcc_hwio_def_gcc_rpmh_sys_noc_qdss_stm_perf1_dfsr_s +{ + u32 src_div : 5; + u32 reserved0 : 3; + u32 src_sel : 3; + u32 reserved1 : 21; +}; + +/* Union definition of register */ +union ipa_gcc_hwio_def_gcc_rpmh_sys_noc_qdss_stm_perf1_dfsr_u +{ + struct ipa_gcc_hwio_def_gcc_rpmh_sys_noc_qdss_stm_perf1_dfsr_s def; + u32 value; +}; + +/*===========================================================================*/ +/*! + @brief Bit Field definition of register: GCC_RPMH_SYS_NOC_QDSS_STM_PERF2_DFSR +*/ +/*===========================================================================*/ +/* Structure definition of register */ +struct ipa_gcc_hwio_def_gcc_rpmh_sys_noc_qdss_stm_perf2_dfsr_s +{ + u32 src_div : 5; + u32 reserved0 : 3; + u32 src_sel : 3; + u32 reserved1 : 21; +}; + +/* Union definition of register */ +union ipa_gcc_hwio_def_gcc_rpmh_sys_noc_qdss_stm_perf2_dfsr_u +{ + struct ipa_gcc_hwio_def_gcc_rpmh_sys_noc_qdss_stm_perf2_dfsr_s def; + u32 value; +}; + +/*===========================================================================*/ +/*! + @brief Bit Field definition of register: GCC_RPMH_SYS_NOC_QDSS_STM_PERF3_DFSR +*/ +/*===========================================================================*/ +/* Structure definition of register */ +struct ipa_gcc_hwio_def_gcc_rpmh_sys_noc_qdss_stm_perf3_dfsr_s +{ + u32 src_div : 5; + u32 reserved0 : 3; + u32 src_sel : 3; + u32 reserved1 : 21; +}; + +/* Union definition of register */ +union ipa_gcc_hwio_def_gcc_rpmh_sys_noc_qdss_stm_perf3_dfsr_u +{ + struct ipa_gcc_hwio_def_gcc_rpmh_sys_noc_qdss_stm_perf3_dfsr_s def; + u32 value; +}; + +/*===========================================================================*/ +/*! + @brief Bit Field definition of register: GCC_RPMH_SYS_NOC_QDSS_STM_PERF4_DFSR +*/ +/*===========================================================================*/ +/* Structure definition of register */ +struct ipa_gcc_hwio_def_gcc_rpmh_sys_noc_qdss_stm_perf4_dfsr_s +{ + u32 src_div : 5; + u32 reserved0 : 3; + u32 src_sel : 3; + u32 reserved1 : 21; +}; + +/* Union definition of register */ +union ipa_gcc_hwio_def_gcc_rpmh_sys_noc_qdss_stm_perf4_dfsr_u +{ + struct ipa_gcc_hwio_def_gcc_rpmh_sys_noc_qdss_stm_perf4_dfsr_s def; + u32 value; +}; + +/*===========================================================================*/ +/*! + @brief Bit Field definition of register: GCC_RPMH_SYS_NOC_QDSS_STM_PERF5_DFSR +*/ +/*===========================================================================*/ +/* Structure definition of register */ +struct ipa_gcc_hwio_def_gcc_rpmh_sys_noc_qdss_stm_perf5_dfsr_s +{ + u32 src_div : 5; + u32 reserved0 : 3; + u32 src_sel : 3; + u32 reserved1 : 21; +}; + +/* Union definition of register */ +union ipa_gcc_hwio_def_gcc_rpmh_sys_noc_qdss_stm_perf5_dfsr_u +{ + struct ipa_gcc_hwio_def_gcc_rpmh_sys_noc_qdss_stm_perf5_dfsr_s def; + u32 value; +}; + +/*===========================================================================*/ +/*! + @brief Bit Field definition of register: GCC_RPMH_SYS_NOC_QDSS_STM_PERF6_DFSR +*/ +/*===========================================================================*/ +/* Structure definition of register */ +struct ipa_gcc_hwio_def_gcc_rpmh_sys_noc_qdss_stm_perf6_dfsr_s +{ + u32 src_div : 5; + u32 reserved0 : 3; + u32 src_sel : 3; + u32 reserved1 : 21; +}; + +/* Union definition of register */ +union ipa_gcc_hwio_def_gcc_rpmh_sys_noc_qdss_stm_perf6_dfsr_u +{ + struct ipa_gcc_hwio_def_gcc_rpmh_sys_noc_qdss_stm_perf6_dfsr_s def; + u32 value; +}; + +/*===========================================================================*/ +/*! + @brief Bit Field definition of register: GCC_RPMH_SYS_NOC_QDSS_STM_PERF7_DFSR +*/ +/*===========================================================================*/ +/* Structure definition of register */ +struct ipa_gcc_hwio_def_gcc_rpmh_sys_noc_qdss_stm_perf7_dfsr_s +{ + u32 src_div : 5; + u32 reserved0 : 3; + u32 src_sel : 3; + u32 reserved1 : 21; +}; + +/* Union definition of register */ +union ipa_gcc_hwio_def_gcc_rpmh_sys_noc_qdss_stm_perf7_dfsr_u +{ + struct ipa_gcc_hwio_def_gcc_rpmh_sys_noc_qdss_stm_perf7_dfsr_s def; + u32 value; +}; + +/*===========================================================================*/ +/*! + @brief Bit Field definition of register: GCC_RPMH_SYS_NOC_QDSS_STM_PERF8_DFSR +*/ +/*===========================================================================*/ +/* Structure definition of register */ +struct ipa_gcc_hwio_def_gcc_rpmh_sys_noc_qdss_stm_perf8_dfsr_s +{ + u32 src_div : 5; + u32 reserved0 : 3; + u32 src_sel : 3; + u32 reserved1 : 21; +}; + +/* Union definition of register */ +union ipa_gcc_hwio_def_gcc_rpmh_sys_noc_qdss_stm_perf8_dfsr_u +{ + struct ipa_gcc_hwio_def_gcc_rpmh_sys_noc_qdss_stm_perf8_dfsr_s def; + u32 value; +}; + +/*===========================================================================*/ +/*! + @brief Bit Field definition of register: GCC_RPMH_SYS_NOC_QDSS_STM_PERF9_DFSR +*/ +/*===========================================================================*/ +/* Structure definition of register */ +struct ipa_gcc_hwio_def_gcc_rpmh_sys_noc_qdss_stm_perf9_dfsr_s +{ + u32 src_div : 5; + u32 reserved0 : 3; + u32 src_sel : 3; + u32 reserved1 : 21; +}; + +/* Union definition of register */ +union ipa_gcc_hwio_def_gcc_rpmh_sys_noc_qdss_stm_perf9_dfsr_u +{ + struct ipa_gcc_hwio_def_gcc_rpmh_sys_noc_qdss_stm_perf9_dfsr_s def; + u32 value; +}; + +/*===========================================================================*/ +/*! + @brief Bit Field definition of register: GCC_RPMH_SYS_NOC_QDSS_STM_PERF10_DFSR +*/ +/*===========================================================================*/ +/* Structure definition of register */ +struct ipa_gcc_hwio_def_gcc_rpmh_sys_noc_qdss_stm_perf10_dfsr_s +{ + u32 src_div : 5; + u32 reserved0 : 3; + u32 src_sel : 3; + u32 reserved1 : 21; +}; + +/* Union definition of register */ +union ipa_gcc_hwio_def_gcc_rpmh_sys_noc_qdss_stm_perf10_dfsr_u +{ + struct ipa_gcc_hwio_def_gcc_rpmh_sys_noc_qdss_stm_perf10_dfsr_s def; + u32 value; +}; + +/*===========================================================================*/ +/*! + @brief Bit Field definition of register: GCC_RPMH_SYS_NOC_QDSS_STM_PERF11_DFSR +*/ +/*===========================================================================*/ +/* Structure definition of register */ +struct ipa_gcc_hwio_def_gcc_rpmh_sys_noc_qdss_stm_perf11_dfsr_s +{ + u32 src_div : 5; + u32 reserved0 : 3; + u32 src_sel : 3; + u32 reserved1 : 21; +}; + +/* Union definition of register */ +union ipa_gcc_hwio_def_gcc_rpmh_sys_noc_qdss_stm_perf11_dfsr_u +{ + struct ipa_gcc_hwio_def_gcc_rpmh_sys_noc_qdss_stm_perf11_dfsr_s def; + u32 value; +}; + +/*===========================================================================*/ +/*! + @brief Bit Field definition of register: GCC_RPMH_SYS_NOC_QDSS_STM_PERF12_DFSR +*/ +/*===========================================================================*/ +/* Structure definition of register */ +struct ipa_gcc_hwio_def_gcc_rpmh_sys_noc_qdss_stm_perf12_dfsr_s +{ + u32 src_div : 5; + u32 reserved0 : 3; + u32 src_sel : 3; + u32 reserved1 : 21; +}; + +/* Union definition of register */ +union ipa_gcc_hwio_def_gcc_rpmh_sys_noc_qdss_stm_perf12_dfsr_u +{ + struct ipa_gcc_hwio_def_gcc_rpmh_sys_noc_qdss_stm_perf12_dfsr_s def; + u32 value; +}; + +/*===========================================================================*/ +/*! + @brief Bit Field definition of register: GCC_RPMH_SYS_NOC_QDSS_STM_PERF13_DFSR +*/ +/*===========================================================================*/ +/* Structure definition of register */ +struct ipa_gcc_hwio_def_gcc_rpmh_sys_noc_qdss_stm_perf13_dfsr_s +{ + u32 src_div : 5; + u32 reserved0 : 3; + u32 src_sel : 3; + u32 reserved1 : 21; +}; + +/* Union definition of register */ +union ipa_gcc_hwio_def_gcc_rpmh_sys_noc_qdss_stm_perf13_dfsr_u +{ + struct ipa_gcc_hwio_def_gcc_rpmh_sys_noc_qdss_stm_perf13_dfsr_s def; + u32 value; +}; + +/*===========================================================================*/ +/*! + @brief Bit Field definition of register: GCC_RPMH_SYS_NOC_QDSS_STM_PERF14_DFSR +*/ +/*===========================================================================*/ +/* Structure definition of register */ +struct ipa_gcc_hwio_def_gcc_rpmh_sys_noc_qdss_stm_perf14_dfsr_s +{ + u32 src_div : 5; + u32 reserved0 : 3; + u32 src_sel : 3; + u32 reserved1 : 21; +}; + +/* Union definition of register */ +union ipa_gcc_hwio_def_gcc_rpmh_sys_noc_qdss_stm_perf14_dfsr_u +{ + struct ipa_gcc_hwio_def_gcc_rpmh_sys_noc_qdss_stm_perf14_dfsr_s def; + u32 value; +}; + +/*===========================================================================*/ +/*! + @brief Bit Field definition of register: GCC_RPMH_SYS_NOC_QDSS_STM_PERF15_DFSR +*/ +/*===========================================================================*/ +/* Structure definition of register */ +struct ipa_gcc_hwio_def_gcc_rpmh_sys_noc_qdss_stm_perf15_dfsr_s +{ + u32 src_div : 5; + u32 reserved0 : 3; + u32 src_sel : 3; + u32 reserved1 : 21; +}; + +/* Union definition of register */ +union ipa_gcc_hwio_def_gcc_rpmh_sys_noc_qdss_stm_perf15_dfsr_u +{ + struct ipa_gcc_hwio_def_gcc_rpmh_sys_noc_qdss_stm_perf15_dfsr_s def; + u32 value; +}; + +/*===========================================================================*/ +/*! + @brief Bit Field definition of register: GCC_QDSS_STM_CMD_RCGR +*/ +/*===========================================================================*/ +/* Structure definition of register */ +struct ipa_gcc_hwio_def_gcc_qdss_stm_cmd_rcgr_s +{ + u32 update : 1; + u32 root_en : 1; + u32 reserved0 : 2; + u32 dirty_cfg_rcgr : 1; + u32 reserved1 : 26; + u32 root_off : 1; +}; + +/* Union definition of register */ +union ipa_gcc_hwio_def_gcc_qdss_stm_cmd_rcgr_u +{ + struct ipa_gcc_hwio_def_gcc_qdss_stm_cmd_rcgr_s def; + u32 value; +}; + +/*===========================================================================*/ +/*! + @brief Bit Field definition of register: GCC_QDSS_STM_CFG_RCGR +*/ +/*===========================================================================*/ +/* Structure definition of register */ +struct ipa_gcc_hwio_def_gcc_qdss_stm_cfg_rcgr_s +{ + u32 src_div : 5; + u32 reserved0 : 3; + u32 src_sel : 3; + u32 reserved1 : 5; + u32 rcglite_disable : 1; + u32 reserved2 : 3; + u32 hw_clk_control : 1; + u32 reserved3 : 11; +}; + +/* Union definition of register */ +union ipa_gcc_hwio_def_gcc_qdss_stm_cfg_rcgr_u +{ + struct ipa_gcc_hwio_def_gcc_qdss_stm_cfg_rcgr_s def; + u32 value; +}; + +/*===========================================================================*/ +/*! + @brief Bit Field definition of register: GCC_RPMH_SHUB_QDSS_TRACECLKIN_PERF0_DFSR +*/ +/*===========================================================================*/ +/* Structure definition of register */ +struct ipa_gcc_hwio_def_gcc_rpmh_shub_qdss_traceclkin_perf0_dfsr_s +{ + u32 src_div : 5; + u32 reserved0 : 3; + u32 src_sel : 3; + u32 reserved1 : 21; +}; + +/* Union definition of register */ +union ipa_gcc_hwio_def_gcc_rpmh_shub_qdss_traceclkin_perf0_dfsr_u +{ + struct ipa_gcc_hwio_def_gcc_rpmh_shub_qdss_traceclkin_perf0_dfsr_s def; + u32 value; +}; + +/*===========================================================================*/ +/*! + @brief Bit Field definition of register: GCC_RPMH_SHUB_QDSS_TRACECLKIN_PERF1_DFSR +*/ +/*===========================================================================*/ +/* Structure definition of register */ +struct ipa_gcc_hwio_def_gcc_rpmh_shub_qdss_traceclkin_perf1_dfsr_s +{ + u32 src_div : 5; + u32 reserved0 : 3; + u32 src_sel : 3; + u32 reserved1 : 21; +}; + +/* Union definition of register */ +union ipa_gcc_hwio_def_gcc_rpmh_shub_qdss_traceclkin_perf1_dfsr_u +{ + struct ipa_gcc_hwio_def_gcc_rpmh_shub_qdss_traceclkin_perf1_dfsr_s def; + u32 value; +}; + +/*===========================================================================*/ +/*! + @brief Bit Field definition of register: GCC_RPMH_SHUB_QDSS_TRACECLKIN_PERF2_DFSR +*/ +/*===========================================================================*/ +/* Structure definition of register */ +struct ipa_gcc_hwio_def_gcc_rpmh_shub_qdss_traceclkin_perf2_dfsr_s +{ + u32 src_div : 5; + u32 reserved0 : 3; + u32 src_sel : 3; + u32 reserved1 : 21; +}; + +/* Union definition of register */ +union ipa_gcc_hwio_def_gcc_rpmh_shub_qdss_traceclkin_perf2_dfsr_u +{ + struct ipa_gcc_hwio_def_gcc_rpmh_shub_qdss_traceclkin_perf2_dfsr_s def; + u32 value; +}; + +/*===========================================================================*/ +/*! + @brief Bit Field definition of register: GCC_RPMH_SHUB_QDSS_TRACECLKIN_PERF3_DFSR +*/ +/*===========================================================================*/ +/* Structure definition of register */ +struct ipa_gcc_hwio_def_gcc_rpmh_shub_qdss_traceclkin_perf3_dfsr_s +{ + u32 src_div : 5; + u32 reserved0 : 3; + u32 src_sel : 3; + u32 reserved1 : 21; +}; + +/* Union definition of register */ +union ipa_gcc_hwio_def_gcc_rpmh_shub_qdss_traceclkin_perf3_dfsr_u +{ + struct ipa_gcc_hwio_def_gcc_rpmh_shub_qdss_traceclkin_perf3_dfsr_s def; + u32 value; +}; + +/*===========================================================================*/ +/*! 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+ @brief Bit Field definition of register: GCC_RPMH_SHUB_QDSS_TRACECLKIN_PERF8_DFSR +*/ +/*===========================================================================*/ +/* Structure definition of register */ +struct ipa_gcc_hwio_def_gcc_rpmh_shub_qdss_traceclkin_perf8_dfsr_s +{ + u32 src_div : 5; + u32 reserved0 : 3; + u32 src_sel : 3; + u32 reserved1 : 21; +}; + +/* Union definition of register */ +union ipa_gcc_hwio_def_gcc_rpmh_shub_qdss_traceclkin_perf8_dfsr_u +{ + struct ipa_gcc_hwio_def_gcc_rpmh_shub_qdss_traceclkin_perf8_dfsr_s def; + u32 value; +}; + +/*===========================================================================*/ +/*! + @brief Bit Field definition of register: GCC_RPMH_SHUB_QDSS_TRACECLKIN_PERF9_DFSR +*/ +/*===========================================================================*/ +/* Structure definition of register */ +struct ipa_gcc_hwio_def_gcc_rpmh_shub_qdss_traceclkin_perf9_dfsr_s +{ + u32 src_div : 5; + u32 reserved0 : 3; + u32 src_sel : 3; + u32 reserved1 : 21; +}; + +/* Union definition of register */ +union ipa_gcc_hwio_def_gcc_rpmh_shub_qdss_traceclkin_perf9_dfsr_u +{ + struct ipa_gcc_hwio_def_gcc_rpmh_shub_qdss_traceclkin_perf9_dfsr_s def; + u32 value; +}; + +/*===========================================================================*/ +/*! + @brief Bit Field definition of register: GCC_RPMH_SHUB_QDSS_TRACECLKIN_PERF10_DFSR +*/ +/*===========================================================================*/ +/* Structure definition of register */ +struct ipa_gcc_hwio_def_gcc_rpmh_shub_qdss_traceclkin_perf10_dfsr_s +{ + u32 src_div : 5; + u32 reserved0 : 3; + u32 src_sel : 3; + u32 reserved1 : 21; +}; + +/* Union definition of register */ +union ipa_gcc_hwio_def_gcc_rpmh_shub_qdss_traceclkin_perf10_dfsr_u +{ + struct ipa_gcc_hwio_def_gcc_rpmh_shub_qdss_traceclkin_perf10_dfsr_s def; + u32 value; +}; + +/*===========================================================================*/ +/*! + @brief Bit Field definition of register: GCC_RPMH_SHUB_QDSS_TRACECLKIN_PERF11_DFSR +*/ +/*===========================================================================*/ +/* Structure definition of register */ +struct ipa_gcc_hwio_def_gcc_rpmh_shub_qdss_traceclkin_perf11_dfsr_s +{ + u32 src_div : 5; + u32 reserved0 : 3; + u32 src_sel : 3; + u32 reserved1 : 21; +}; + +/* Union definition of register */ +union ipa_gcc_hwio_def_gcc_rpmh_shub_qdss_traceclkin_perf11_dfsr_u +{ + struct ipa_gcc_hwio_def_gcc_rpmh_shub_qdss_traceclkin_perf11_dfsr_s def; + u32 value; +}; + +/*===========================================================================*/ +/*! + @brief Bit Field definition of register: GCC_RPMH_SHUB_QDSS_TRACECLKIN_PERF12_DFSR +*/ +/*===========================================================================*/ +/* Structure definition of register */ +struct ipa_gcc_hwio_def_gcc_rpmh_shub_qdss_traceclkin_perf12_dfsr_s +{ + u32 src_div : 5; + u32 reserved0 : 3; + u32 src_sel : 3; + u32 reserved1 : 21; +}; + +/* Union definition of register */ +union ipa_gcc_hwio_def_gcc_rpmh_shub_qdss_traceclkin_perf12_dfsr_u +{ + struct ipa_gcc_hwio_def_gcc_rpmh_shub_qdss_traceclkin_perf12_dfsr_s def; + u32 value; +}; + +/*===========================================================================*/ +/*! + @brief Bit Field definition of register: GCC_RPMH_SHUB_QDSS_TRACECLKIN_PERF13_DFSR +*/ +/*===========================================================================*/ +/* Structure definition of register */ +struct ipa_gcc_hwio_def_gcc_rpmh_shub_qdss_traceclkin_perf13_dfsr_s +{ + u32 src_div : 5; + u32 reserved0 : 3; + u32 src_sel : 3; + u32 reserved1 : 21; +}; + +/* Union definition of register */ +union ipa_gcc_hwio_def_gcc_rpmh_shub_qdss_traceclkin_perf13_dfsr_u +{ + struct ipa_gcc_hwio_def_gcc_rpmh_shub_qdss_traceclkin_perf13_dfsr_s def; + u32 value; +}; + +/*===========================================================================*/ +/*! + @brief Bit Field definition of register: GCC_RPMH_SHUB_QDSS_TRACECLKIN_PERF14_DFSR +*/ +/*===========================================================================*/ +/* Structure definition of register */ +struct ipa_gcc_hwio_def_gcc_rpmh_shub_qdss_traceclkin_perf14_dfsr_s +{ + u32 src_div : 5; + u32 reserved0 : 3; + u32 src_sel : 3; + u32 reserved1 : 21; +}; + +/* Union definition of register */ +union ipa_gcc_hwio_def_gcc_rpmh_shub_qdss_traceclkin_perf14_dfsr_u +{ + struct ipa_gcc_hwio_def_gcc_rpmh_shub_qdss_traceclkin_perf14_dfsr_s def; + u32 value; +}; + +/*===========================================================================*/ +/*! + @brief Bit Field definition of register: GCC_RPMH_SHUB_QDSS_TRACECLKIN_PERF15_DFSR +*/ +/*===========================================================================*/ +/* Structure definition of register */ +struct ipa_gcc_hwio_def_gcc_rpmh_shub_qdss_traceclkin_perf15_dfsr_s +{ + u32 src_div : 5; + u32 reserved0 : 3; + u32 src_sel : 3; + u32 reserved1 : 21; +}; + +/* Union definition of register */ +union ipa_gcc_hwio_def_gcc_rpmh_shub_qdss_traceclkin_perf15_dfsr_u +{ + struct ipa_gcc_hwio_def_gcc_rpmh_shub_qdss_traceclkin_perf15_dfsr_s def; + u32 value; +}; + +/*===========================================================================*/ +/*! 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+ @brief Bit Field definition of register: GCC_QDSS_APB_TSCTR_CMD_RCGR +*/ +/*===========================================================================*/ +/* Structure definition of register */ +struct ipa_gcc_hwio_def_gcc_qdss_apb_tsctr_cmd_rcgr_s +{ + u32 update : 1; + u32 root_en : 1; + u32 reserved0 : 2; + u32 dirty_cfg_rcgr : 1; + u32 reserved1 : 26; + u32 root_off : 1; +}; + +/* Union definition of register */ +union ipa_gcc_hwio_def_gcc_qdss_apb_tsctr_cmd_rcgr_u +{ + struct ipa_gcc_hwio_def_gcc_qdss_apb_tsctr_cmd_rcgr_s def; + u32 value; +}; + +/*===========================================================================*/ +/*! + @brief Bit Field definition of register: GCC_QDSS_APB_TSCTR_CFG_RCGR +*/ +/*===========================================================================*/ +/* Structure definition of register */ +struct ipa_gcc_hwio_def_gcc_qdss_apb_tsctr_cfg_rcgr_s +{ + u32 src_div : 5; + u32 reserved0 : 3; + u32 src_sel : 3; + u32 reserved1 : 5; + u32 rcglite_disable : 1; + u32 reserved2 : 3; + u32 hw_clk_control : 1; + u32 reserved3 : 11; +}; + +/* Union definition of register */ +union ipa_gcc_hwio_def_gcc_qdss_apb_tsctr_cfg_rcgr_u +{ + struct ipa_gcc_hwio_def_gcc_qdss_apb_tsctr_cfg_rcgr_s def; + u32 value; +}; + +/*===========================================================================*/ +/*! + @brief Bit Field definition of register: GCC_RPMH_SYS_NOC_QDSS_TRIG_PERF0_DFSR +*/ +/*===========================================================================*/ +/* Structure definition of register */ +struct ipa_gcc_hwio_def_gcc_rpmh_sys_noc_qdss_trig_perf0_dfsr_s +{ + u32 src_div : 5; + u32 reserved0 : 3; + u32 src_sel : 3; + u32 reserved1 : 21; +}; + +/* Union definition of register */ +union ipa_gcc_hwio_def_gcc_rpmh_sys_noc_qdss_trig_perf0_dfsr_u +{ + struct ipa_gcc_hwio_def_gcc_rpmh_sys_noc_qdss_trig_perf0_dfsr_s def; + u32 value; +}; + +/*===========================================================================*/ +/*! + @brief Bit Field definition of register: GCC_RPMH_SYS_NOC_QDSS_TRIG_PERF1_DFSR +*/ +/*===========================================================================*/ +/* Structure definition of register */ +struct ipa_gcc_hwio_def_gcc_rpmh_sys_noc_qdss_trig_perf1_dfsr_s +{ + u32 src_div : 5; + u32 reserved0 : 3; + u32 src_sel : 3; + u32 reserved1 : 21; +}; + +/* Union definition of register */ +union ipa_gcc_hwio_def_gcc_rpmh_sys_noc_qdss_trig_perf1_dfsr_u +{ + struct ipa_gcc_hwio_def_gcc_rpmh_sys_noc_qdss_trig_perf1_dfsr_s def; + u32 value; +}; + +/*===========================================================================*/ +/*! + @brief Bit Field definition of register: GCC_RPMH_SYS_NOC_QDSS_TRIG_PERF2_DFSR +*/ +/*===========================================================================*/ +/* Structure definition of register */ +struct ipa_gcc_hwio_def_gcc_rpmh_sys_noc_qdss_trig_perf2_dfsr_s +{ + u32 src_div : 5; + u32 reserved0 : 3; + u32 src_sel : 3; + u32 reserved1 : 21; +}; + +/* Union definition of register */ +union ipa_gcc_hwio_def_gcc_rpmh_sys_noc_qdss_trig_perf2_dfsr_u +{ + struct ipa_gcc_hwio_def_gcc_rpmh_sys_noc_qdss_trig_perf2_dfsr_s def; + u32 value; +}; + +/*===========================================================================*/ +/*! + @brief Bit Field definition of register: GCC_RPMH_SYS_NOC_QDSS_TRIG_PERF3_DFSR +*/ +/*===========================================================================*/ +/* Structure definition of register */ +struct ipa_gcc_hwio_def_gcc_rpmh_sys_noc_qdss_trig_perf3_dfsr_s +{ + u32 src_div : 5; + u32 reserved0 : 3; + u32 src_sel : 3; + u32 reserved1 : 21; +}; + +/* Union definition of register */ +union ipa_gcc_hwio_def_gcc_rpmh_sys_noc_qdss_trig_perf3_dfsr_u +{ + struct ipa_gcc_hwio_def_gcc_rpmh_sys_noc_qdss_trig_perf3_dfsr_s def; + u32 value; +}; + +/*===========================================================================*/ +/*! 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+ @brief Bit Field definition of register: GCC_RPMH_SHUB_QDSS_AT_PERF2_DFSR +*/ +/*===========================================================================*/ +/* Structure definition of register */ +struct ipa_gcc_hwio_def_gcc_rpmh_shub_qdss_at_perf2_dfsr_s +{ + u32 src_div : 5; + u32 reserved0 : 3; + u32 src_sel : 3; + u32 reserved1 : 21; +}; + +/* Union definition of register */ +union ipa_gcc_hwio_def_gcc_rpmh_shub_qdss_at_perf2_dfsr_u +{ + struct ipa_gcc_hwio_def_gcc_rpmh_shub_qdss_at_perf2_dfsr_s def; + u32 value; +}; + +/*===========================================================================*/ +/*! + @brief Bit Field definition of register: GCC_RPMH_SHUB_QDSS_AT_PERF3_DFSR +*/ +/*===========================================================================*/ +/* Structure definition of register */ +struct ipa_gcc_hwio_def_gcc_rpmh_shub_qdss_at_perf3_dfsr_s +{ + u32 src_div : 5; + u32 reserved0 : 3; + u32 src_sel : 3; + u32 reserved1 : 21; +}; + +/* Union definition of register */ +union ipa_gcc_hwio_def_gcc_rpmh_shub_qdss_at_perf3_dfsr_u +{ + struct ipa_gcc_hwio_def_gcc_rpmh_shub_qdss_at_perf3_dfsr_s def; + u32 value; +}; + +/*===========================================================================*/ +/*! + @brief Bit Field definition of register: GCC_RPMH_SHUB_QDSS_AT_PERF4_DFSR +*/ +/*===========================================================================*/ +/* Structure definition of register */ +struct ipa_gcc_hwio_def_gcc_rpmh_shub_qdss_at_perf4_dfsr_s +{ + u32 src_div : 5; + u32 reserved0 : 3; + u32 src_sel : 3; + u32 reserved1 : 21; +}; + +/* Union definition of register */ +union ipa_gcc_hwio_def_gcc_rpmh_shub_qdss_at_perf4_dfsr_u +{ + struct ipa_gcc_hwio_def_gcc_rpmh_shub_qdss_at_perf4_dfsr_s def; + u32 value; +}; + +/*===========================================================================*/ +/*! + @brief Bit Field definition of register: GCC_RPMH_SHUB_QDSS_AT_PERF5_DFSR +*/ +/*===========================================================================*/ +/* Structure definition of register */ +struct ipa_gcc_hwio_def_gcc_rpmh_shub_qdss_at_perf5_dfsr_s +{ + u32 src_div : 5; + u32 reserved0 : 3; + u32 src_sel : 3; + u32 reserved1 : 21; +}; + +/* Union definition of register */ +union ipa_gcc_hwio_def_gcc_rpmh_shub_qdss_at_perf5_dfsr_u +{ + struct ipa_gcc_hwio_def_gcc_rpmh_shub_qdss_at_perf5_dfsr_s def; + u32 value; +}; + +/*===========================================================================*/ +/*! + @brief Bit Field definition of register: GCC_RPMH_SHUB_QDSS_AT_PERF6_DFSR +*/ +/*===========================================================================*/ +/* Structure definition of register */ +struct ipa_gcc_hwio_def_gcc_rpmh_shub_qdss_at_perf6_dfsr_s +{ + u32 src_div : 5; + u32 reserved0 : 3; + u32 src_sel : 3; + u32 reserved1 : 21; +}; + +/* Union definition of register */ +union ipa_gcc_hwio_def_gcc_rpmh_shub_qdss_at_perf6_dfsr_u +{ + struct ipa_gcc_hwio_def_gcc_rpmh_shub_qdss_at_perf6_dfsr_s def; + u32 value; +}; + +/*===========================================================================*/ +/*! + @brief Bit Field definition of register: GCC_RPMH_SHUB_QDSS_AT_PERF7_DFSR +*/ +/*===========================================================================*/ +/* Structure definition of register */ +struct ipa_gcc_hwio_def_gcc_rpmh_shub_qdss_at_perf7_dfsr_s +{ + u32 src_div : 5; + u32 reserved0 : 3; + u32 src_sel : 3; + u32 reserved1 : 21; +}; + +/* Union definition of register */ +union ipa_gcc_hwio_def_gcc_rpmh_shub_qdss_at_perf7_dfsr_u +{ + struct ipa_gcc_hwio_def_gcc_rpmh_shub_qdss_at_perf7_dfsr_s def; + u32 value; +}; + +/*===========================================================================*/ +/*! + @brief Bit Field definition of register: GCC_RPMH_SHUB_QDSS_AT_PERF8_DFSR +*/ +/*===========================================================================*/ +/* Structure definition of register */ +struct ipa_gcc_hwio_def_gcc_rpmh_shub_qdss_at_perf8_dfsr_s +{ + u32 src_div : 5; + u32 reserved0 : 3; + u32 src_sel : 3; + u32 reserved1 : 21; +}; + +/* Union definition of register */ +union ipa_gcc_hwio_def_gcc_rpmh_shub_qdss_at_perf8_dfsr_u +{ + struct ipa_gcc_hwio_def_gcc_rpmh_shub_qdss_at_perf8_dfsr_s def; + u32 value; +}; + +/*===========================================================================*/ +/*! + @brief Bit Field definition of register: GCC_RPMH_SHUB_QDSS_AT_PERF9_DFSR +*/ +/*===========================================================================*/ +/* Structure definition of register */ +struct ipa_gcc_hwio_def_gcc_rpmh_shub_qdss_at_perf9_dfsr_s +{ + u32 src_div : 5; + u32 reserved0 : 3; + u32 src_sel : 3; + u32 reserved1 : 21; +}; + +/* Union definition of register */ +union ipa_gcc_hwio_def_gcc_rpmh_shub_qdss_at_perf9_dfsr_u +{ + struct ipa_gcc_hwio_def_gcc_rpmh_shub_qdss_at_perf9_dfsr_s def; + u32 value; +}; + +/*===========================================================================*/ +/*! + @brief Bit Field definition of register: GCC_RPMH_SHUB_QDSS_AT_PERF10_DFSR +*/ +/*===========================================================================*/ +/* Structure definition of register */ +struct ipa_gcc_hwio_def_gcc_rpmh_shub_qdss_at_perf10_dfsr_s +{ + u32 src_div : 5; + u32 reserved0 : 3; + u32 src_sel : 3; + u32 reserved1 : 21; +}; + +/* Union definition of register */ +union ipa_gcc_hwio_def_gcc_rpmh_shub_qdss_at_perf10_dfsr_u +{ + struct ipa_gcc_hwio_def_gcc_rpmh_shub_qdss_at_perf10_dfsr_s def; + u32 value; +}; + +/*===========================================================================*/ +/*! + @brief Bit Field definition of register: GCC_RPMH_SHUB_QDSS_AT_PERF11_DFSR +*/ +/*===========================================================================*/ +/* Structure definition of register */ +struct ipa_gcc_hwio_def_gcc_rpmh_shub_qdss_at_perf11_dfsr_s +{ + u32 src_div : 5; + u32 reserved0 : 3; + u32 src_sel : 3; + u32 reserved1 : 21; +}; + +/* Union definition of register */ +union ipa_gcc_hwio_def_gcc_rpmh_shub_qdss_at_perf11_dfsr_u +{ + struct ipa_gcc_hwio_def_gcc_rpmh_shub_qdss_at_perf11_dfsr_s def; + u32 value; +}; + +/*===========================================================================*/ +/*! + @brief Bit Field definition of register: GCC_RPMH_SHUB_QDSS_AT_PERF12_DFSR +*/ +/*===========================================================================*/ +/* Structure definition of register */ +struct ipa_gcc_hwio_def_gcc_rpmh_shub_qdss_at_perf12_dfsr_s +{ + u32 src_div : 5; + u32 reserved0 : 3; + u32 src_sel : 3; + u32 reserved1 : 21; +}; + +/* Union definition of register */ +union ipa_gcc_hwio_def_gcc_rpmh_shub_qdss_at_perf12_dfsr_u +{ + struct ipa_gcc_hwio_def_gcc_rpmh_shub_qdss_at_perf12_dfsr_s def; + u32 value; +}; + +/*===========================================================================*/ +/*! + @brief Bit Field definition of register: GCC_RPMH_SHUB_QDSS_AT_PERF13_DFSR +*/ +/*===========================================================================*/ +/* Structure definition of register */ +struct ipa_gcc_hwio_def_gcc_rpmh_shub_qdss_at_perf13_dfsr_s +{ + u32 src_div : 5; + u32 reserved0 : 3; + u32 src_sel : 3; + u32 reserved1 : 21; +}; + +/* Union definition of register */ +union ipa_gcc_hwio_def_gcc_rpmh_shub_qdss_at_perf13_dfsr_u +{ + struct ipa_gcc_hwio_def_gcc_rpmh_shub_qdss_at_perf13_dfsr_s def; + u32 value; +}; + +/*===========================================================================*/ +/*! + @brief Bit Field definition of register: GCC_RPMH_SHUB_QDSS_AT_PERF14_DFSR +*/ +/*===========================================================================*/ +/* Structure definition of register */ +struct ipa_gcc_hwio_def_gcc_rpmh_shub_qdss_at_perf14_dfsr_s +{ + u32 src_div : 5; + u32 reserved0 : 3; + u32 src_sel : 3; + u32 reserved1 : 21; +}; + +/* Union definition of register */ +union ipa_gcc_hwio_def_gcc_rpmh_shub_qdss_at_perf14_dfsr_u +{ + struct ipa_gcc_hwio_def_gcc_rpmh_shub_qdss_at_perf14_dfsr_s def; + u32 value; +}; + +/*===========================================================================*/ +/*! + @brief Bit Field definition of register: GCC_RPMH_SHUB_QDSS_AT_PERF15_DFSR +*/ +/*===========================================================================*/ +/* Structure definition of register */ +struct ipa_gcc_hwio_def_gcc_rpmh_shub_qdss_at_perf15_dfsr_s +{ + u32 src_div : 5; + u32 reserved0 : 3; + u32 src_sel : 3; + u32 reserved1 : 21; +}; + +/* Union definition of register */ +union ipa_gcc_hwio_def_gcc_rpmh_shub_qdss_at_perf15_dfsr_u +{ + struct ipa_gcc_hwio_def_gcc_rpmh_shub_qdss_at_perf15_dfsr_s def; + u32 value; +}; + +/*===========================================================================*/ +/*! + @brief Bit Field definition of register: GCC_QDSS_AT_CMD_RCGR +*/ +/*===========================================================================*/ +/* Structure definition of register */ +struct ipa_gcc_hwio_def_gcc_qdss_at_cmd_rcgr_s +{ + u32 update : 1; + u32 root_en : 1; + u32 reserved0 : 2; + u32 dirty_cfg_rcgr : 1; + u32 reserved1 : 26; + u32 root_off : 1; +}; + +/* Union definition of register */ +union ipa_gcc_hwio_def_gcc_qdss_at_cmd_rcgr_u +{ + struct ipa_gcc_hwio_def_gcc_qdss_at_cmd_rcgr_s def; + u32 value; +}; + +/*===========================================================================*/ +/*! + @brief Bit Field definition of register: GCC_QDSS_AT_CFG_RCGR +*/ +/*===========================================================================*/ +/* Structure definition of register */ +struct ipa_gcc_hwio_def_gcc_qdss_at_cfg_rcgr_s +{ + u32 src_div : 5; + u32 reserved0 : 3; + u32 src_sel : 3; + u32 reserved1 : 5; + u32 rcglite_disable : 1; + u32 reserved2 : 3; + u32 hw_clk_control : 1; + u32 reserved3 : 11; +}; + +/* Union definition of register */ +union ipa_gcc_hwio_def_gcc_qdss_at_cfg_rcgr_u +{ + struct ipa_gcc_hwio_def_gcc_qdss_at_cfg_rcgr_s def; + u32 value; +}; + +/*===========================================================================*/ +/*! + @brief Bit Field definition of register: GCC_USB30_BCR +*/ +/*===========================================================================*/ +/* Structure definition of register */ +struct ipa_gcc_hwio_def_gcc_usb30_bcr_s +{ + u32 blk_ares : 1; + u32 reserved0 : 31; +}; + +/* Union definition of register */ +union ipa_gcc_hwio_def_gcc_usb30_bcr_u +{ + struct ipa_gcc_hwio_def_gcc_usb30_bcr_s def; + u32 value; +}; + +/*===========================================================================*/ +/*! + @brief Bit Field definition of register: GCC_USB30_GDSCR +*/ +/*===========================================================================*/ +/* Structure definition of register */ +struct ipa_gcc_hwio_def_gcc_usb30_gdscr_s +{ + u32 sw_collapse : 1; + u32 hw_control : 1; + u32 sw_override : 1; + u32 pd_ares : 1; + u32 clk_disable : 1; + u32 clamp_io : 1; + u32 en_few : 1; + u32 en_rest : 1; + u32 retain : 1; + u32 save : 1; + u32 restore : 1; + u32 retain_ff_enable : 1; + u32 clk_dis_wait : 4; + u32 en_few_wait : 4; + u32 en_rest_wait : 4; + u32 reserved0 : 3; + u32 gdsc_state : 4; + u32 pwr_on : 1; +}; + +/* Union definition of register */ +union ipa_gcc_hwio_def_gcc_usb30_gdscr_u +{ + struct ipa_gcc_hwio_def_gcc_usb30_gdscr_s def; + u32 value; +}; + +/*===========================================================================*/ +/*! + @brief Bit Field definition of register: GCC_USB30_CFG_GDSCR +*/ +/*===========================================================================*/ +/* Structure definition of register */ +struct ipa_gcc_hwio_def_gcc_usb30_cfg_gdscr_s +{ + u32 disable_clk_software_override : 1; + u32 clamp_io_software_override : 1; + u32 save_restore_software_override : 1; + u32 unclamp_io_software_override : 1; + u32 gdsc_pscbc_pwr_dwn_sw : 1; + u32 gdsc_phase_reset_delay_count_sw : 2; + u32 gdsc_phase_reset_en_sw : 1; + u32 gdsc_mem_core_force_in_sw : 1; + u32 gdsc_mem_peri_force_in_sw : 1; + u32 gdsc_handshake_dis : 1; + u32 software_control_override : 4; + u32 gdsc_power_down_complete : 1; + u32 gdsc_power_up_complete : 1; + u32 gdsc_enf_ack_status : 1; + u32 gdsc_enr_ack_status : 1; + u32 gdsc_mem_pwr_ack_status : 1; + u32 gdsc_cfg_fsm_state_status : 4; + u32 gdsc_pwr_up_start : 1; + u32 gdsc_pwr_dwn_start : 1; + u32 reserved0 : 6; +}; + +/* Union definition of register */ +union ipa_gcc_hwio_def_gcc_usb30_cfg_gdscr_u +{ + struct ipa_gcc_hwio_def_gcc_usb30_cfg_gdscr_s def; + u32 value; +}; + +/*===========================================================================*/ +/*! + @brief Bit Field definition of register: GCC_USB30_CFG2_GDSCR +*/ +/*===========================================================================*/ +/* Structure definition of register */ +struct ipa_gcc_hwio_def_gcc_usb30_cfg2_gdscr_s +{ + u32 mem_pwr_dwn_timeout : 4; + u32 dly_assert_clamp_mem : 4; + u32 dly_deassert_clamp_mem : 4; + u32 dly_mem_pwr_up : 4; + u32 gdsc_clamp_mem_sw : 1; + u32 gdsc_pwrdwn_enable_ack_override : 1; + u32 gdsc_mem_pwrup_ack_override : 1; + u32 reserved0 : 13; +}; + +/* Union definition of register */ +union ipa_gcc_hwio_def_gcc_usb30_cfg2_gdscr_u +{ + struct ipa_gcc_hwio_def_gcc_usb30_cfg2_gdscr_s def; + u32 value; +}; + +/*===========================================================================*/ +/*! + @brief Bit Field definition of register: GCC_USB30_CFG3_GDSCR +*/ +/*===========================================================================*/ +/* Structure definition of register */ +struct ipa_gcc_hwio_def_gcc_usb30_cfg3_gdscr_s +{ + u32 gdsc_spare_ctrl_out : 8; + u32 gdsc_spare_ctrl_in : 8; + u32 gdsc_accu_red_sw_override : 1; + u32 gdsc_accu_red_shifter_start_sw : 1; + u32 gdsc_accu_red_shifter_clk_en_sw : 1; + u32 gdsc_accu_red_shifter_done_override : 1; + u32 gdsc_accu_red_timer_en_sw : 1; + u32 dly_accu_red_shifter_done : 4; + u32 gdsc_accu_red_enable : 1; + u32 gdsc_accu_red_shifter_done_status : 1; + u32 reserved0 : 5; +}; + +/* Union definition of register */ +union ipa_gcc_hwio_def_gcc_usb30_cfg3_gdscr_u +{ + struct ipa_gcc_hwio_def_gcc_usb30_cfg3_gdscr_s def; + u32 value; +}; + +/*===========================================================================*/ +/*! + @brief Bit Field definition of register: GCC_USB30_CFG4_GDSCR +*/ +/*===========================================================================*/ +/* Structure definition of register */ +struct ipa_gcc_hwio_def_gcc_usb30_cfg4_gdscr_s +{ + u32 dly_retainff : 4; + u32 dly_clampio : 4; + u32 dly_deassertares : 4; + u32 dly_noretainff : 4; + u32 dly_restoreff : 4; + u32 dly_unclampio : 4; + u32 reserved0 : 8; +}; + +/* Union definition of register */ +union ipa_gcc_hwio_def_gcc_usb30_cfg4_gdscr_u +{ + struct ipa_gcc_hwio_def_gcc_usb30_cfg4_gdscr_s def; + u32 value; +}; + +/*===========================================================================*/ +/*! + @brief Bit Field definition of register: GCC_USB30_MASTER_CBCR +*/ +/*===========================================================================*/ +/* Structure definition of register */ +struct ipa_gcc_hwio_def_gcc_usb30_master_cbcr_s +{ + u32 clk_enable : 1; + u32 reserved0 : 1; + u32 clk_ares : 1; + u32 reserved1 : 1; + u32 sleep : 4; + u32 wakeup : 4; + u32 force_mem_periph_off : 1; + u32 force_mem_periph_on : 1; + u32 force_mem_core_on : 1; + u32 reserved2 : 7; + u32 clk_dis : 1; + u32 ignore_all_clk_dis : 1; + u32 ignore_all_ares : 1; + u32 reserved3 : 6; + u32 clk_off : 1; +}; + +/* Union definition of register */ +union ipa_gcc_hwio_def_gcc_usb30_master_cbcr_u +{ + struct ipa_gcc_hwio_def_gcc_usb30_master_cbcr_s def; + u32 value; +}; + +/*===========================================================================*/ +/*! + @brief Bit Field definition of register: GCC_USB30_MASTER_SREGR +*/ +/*===========================================================================*/ +/* Structure definition of register */ +struct ipa_gcc_hwio_def_gcc_usb30_master_sregr_s +{ + u32 reserved0 : 1; + u32 sw_clk_en_slp_stg : 1; + u32 sw_clk_en_sel_slp_stg : 1; + u32 sw_ctrl_pwr_down : 1; + u32 sw_rst_slp_stg : 1; + u32 sw_rst_sel_slp_stg : 1; + u32 force_clk_on : 1; + u32 mem_cph_enable : 1; + u32 sw_div_ratio_slp_stg_clk : 2; + u32 mem_periph_on_ack : 1; + u32 mem_core_on_ack : 1; + u32 sw_sm_pscbc_seq_in_override : 1; + u32 mem_cph_rst_sw_override : 1; + u32 pscbc_slp_stg_mode_csr : 1; + u32 ignore_gdsc_pwr_dwn_csr : 1; + u32 sreg_pscbc_spare_ctrl_in : 8; + u32 sreg_pscbc_spare_ctrl_out : 8; +}; + +/* Union definition of register */ +union ipa_gcc_hwio_def_gcc_usb30_master_sregr_u +{ + struct ipa_gcc_hwio_def_gcc_usb30_master_sregr_s def; + u32 value; +}; + +/*===========================================================================*/ +/*! + @brief Bit Field definition of register: GCC_USB30_MSTR_AXI_CBCR +*/ +/*===========================================================================*/ +/* Structure definition of register */ +struct ipa_gcc_hwio_def_gcc_usb30_mstr_axi_cbcr_s +{ + u32 clk_enable : 1; + u32 reserved0 : 1; + u32 clk_ares : 1; + u32 reserved1 : 17; + u32 ignore_rpmh_clk_dis : 1; + u32 reserved2 : 1; + u32 clk_dis : 1; + u32 ignore_all_clk_dis : 1; + u32 ignore_all_ares : 1; + u32 reserved3 : 6; + u32 clk_off : 1; +}; + +/* Union definition of register */ +union ipa_gcc_hwio_def_gcc_usb30_mstr_axi_cbcr_u +{ + struct ipa_gcc_hwio_def_gcc_usb30_mstr_axi_cbcr_s def; + u32 value; +}; + +/*===========================================================================*/ +/*! + @brief Bit Field definition of register: GCC_USB30_SLV_AHB_CBCR +*/ +/*===========================================================================*/ +/* Structure definition of register */ +struct ipa_gcc_hwio_def_gcc_usb30_slv_ahb_cbcr_s +{ + u32 clk_enable : 1; + u32 reserved0 : 1; + u32 clk_ares : 1; + u32 reserved1 : 17; + u32 ignore_rpmh_clk_dis : 1; + u32 reserved2 : 1; + u32 clk_dis : 1; + u32 ignore_all_clk_dis : 1; + u32 ignore_all_ares : 1; + u32 reserved3 : 6; + u32 clk_off : 1; +}; + +/* Union definition of register */ +union ipa_gcc_hwio_def_gcc_usb30_slv_ahb_cbcr_u +{ + struct ipa_gcc_hwio_def_gcc_usb30_slv_ahb_cbcr_s def; + u32 value; +}; + +/*===========================================================================*/ +/*! + @brief Bit Field definition of register: GCC_USB30_SLEEP_CBCR +*/ +/*===========================================================================*/ +/* Structure definition of register */ +struct ipa_gcc_hwio_def_gcc_usb30_sleep_cbcr_s +{ + u32 clk_enable : 1; + u32 reserved0 : 1; + u32 clk_ares : 1; + u32 reserved1 : 19; + u32 clk_dis : 1; + u32 ignore_all_clk_dis : 1; + u32 ignore_all_ares : 1; + u32 reserved2 : 6; + u32 clk_off : 1; +}; + +/* Union definition of register */ +union ipa_gcc_hwio_def_gcc_usb30_sleep_cbcr_u +{ + struct ipa_gcc_hwio_def_gcc_usb30_sleep_cbcr_s def; + u32 value; +}; + +/*===========================================================================*/ +/*! + @brief Bit Field definition of register: GCC_USB30_MOCK_UTMI_CBCR +*/ +/*===========================================================================*/ +/* Structure definition of register */ +struct ipa_gcc_hwio_def_gcc_usb30_mock_utmi_cbcr_s +{ + u32 clk_enable : 1; + u32 reserved0 : 1; + u32 clk_ares : 1; + u32 reserved1 : 19; + u32 clk_dis : 1; + u32 ignore_all_clk_dis : 1; + u32 ignore_all_ares : 1; + u32 reserved2 : 6; + u32 clk_off : 1; +}; + +/* Union definition of register */ +union ipa_gcc_hwio_def_gcc_usb30_mock_utmi_cbcr_u +{ + struct ipa_gcc_hwio_def_gcc_usb30_mock_utmi_cbcr_s def; + u32 value; +}; + +/*===========================================================================*/ +/*! + @brief Bit Field definition of register: GCC_USB30_MASTER_CMD_RCGR +*/ +/*===========================================================================*/ +/* Structure definition of register */ +struct ipa_gcc_hwio_def_gcc_usb30_master_cmd_rcgr_s +{ + u32 update : 1; + u32 root_en : 1; + u32 reserved0 : 2; + u32 dirty_cfg_rcgr : 1; + u32 dirty_m : 1; + u32 dirty_n : 1; + u32 dirty_d : 1; + u32 reserved1 : 23; + u32 root_off : 1; +}; + +/* Union definition of register */ +union ipa_gcc_hwio_def_gcc_usb30_master_cmd_rcgr_u +{ + struct ipa_gcc_hwio_def_gcc_usb30_master_cmd_rcgr_s def; + u32 value; +}; + +/*===========================================================================*/ +/*! + @brief Bit Field definition of register: GCC_USB30_MASTER_CFG_RCGR +*/ +/*===========================================================================*/ +/* Structure definition of register */ +struct ipa_gcc_hwio_def_gcc_usb30_master_cfg_rcgr_s +{ + u32 src_div : 5; + u32 reserved0 : 3; + u32 src_sel : 3; + u32 reserved1 : 1; + u32 mode : 2; + u32 reserved2 : 6; + u32 hw_clk_control : 1; + u32 reserved3 : 11; +}; + +/* Union definition of register */ +union ipa_gcc_hwio_def_gcc_usb30_master_cfg_rcgr_u +{ + struct ipa_gcc_hwio_def_gcc_usb30_master_cfg_rcgr_s def; + u32 value; +}; + +/*===========================================================================*/ +/*! + @brief Bit Field definition of register: GCC_USB30_MASTER_M +*/ +/*===========================================================================*/ +/* Structure definition of register */ +struct ipa_gcc_hwio_def_gcc_usb30_master_m_s +{ + u32 m : 8; + u32 reserved0 : 24; +}; + +/* Union definition of register */ +union ipa_gcc_hwio_def_gcc_usb30_master_m_u +{ + struct ipa_gcc_hwio_def_gcc_usb30_master_m_s def; + u32 value; +}; + +/*===========================================================================*/ +/*! + @brief Bit Field definition of register: GCC_USB30_MASTER_N +*/ +/*===========================================================================*/ +/* Structure definition of register */ +struct ipa_gcc_hwio_def_gcc_usb30_master_n_s +{ + u32 not_n_minus_m : 8; + u32 reserved0 : 24; +}; + +/* Union definition of register */ +union ipa_gcc_hwio_def_gcc_usb30_master_n_u +{ + struct ipa_gcc_hwio_def_gcc_usb30_master_n_s def; + u32 value; +}; + +/*===========================================================================*/ +/*! + @brief Bit Field definition of register: GCC_USB30_MASTER_D +*/ +/*===========================================================================*/ +/* Structure definition of register */ +struct ipa_gcc_hwio_def_gcc_usb30_master_d_s +{ + u32 not_2d : 8; + u32 reserved0 : 24; +}; + +/* Union definition of register */ +union ipa_gcc_hwio_def_gcc_usb30_master_d_u +{ + struct ipa_gcc_hwio_def_gcc_usb30_master_d_s def; + u32 value; +}; + +/*===========================================================================*/ +/*! + @brief Bit Field definition of register: GCC_USB30_MOCK_UTMI_CMD_RCGR +*/ +/*===========================================================================*/ +/* Structure definition of register */ +struct ipa_gcc_hwio_def_gcc_usb30_mock_utmi_cmd_rcgr_s +{ + u32 update : 1; + u32 root_en : 1; + u32 reserved0 : 2; + u32 dirty_cfg_rcgr : 1; + u32 reserved1 : 26; + u32 root_off : 1; +}; + +/* Union definition of register */ +union ipa_gcc_hwio_def_gcc_usb30_mock_utmi_cmd_rcgr_u +{ + struct ipa_gcc_hwio_def_gcc_usb30_mock_utmi_cmd_rcgr_s def; + u32 value; +}; + +/*===========================================================================*/ +/*! + @brief Bit Field definition of register: GCC_USB30_MOCK_UTMI_CFG_RCGR +*/ +/*===========================================================================*/ +/* Structure definition of register */ +struct ipa_gcc_hwio_def_gcc_usb30_mock_utmi_cfg_rcgr_s +{ + u32 src_div : 5; + u32 reserved0 : 3; + u32 src_sel : 3; + u32 reserved1 : 5; + u32 rcglite_disable : 1; + u32 reserved2 : 3; + u32 hw_clk_control : 1; + u32 reserved3 : 11; +}; + +/* Union definition of register */ +union ipa_gcc_hwio_def_gcc_usb30_mock_utmi_cfg_rcgr_u +{ + struct ipa_gcc_hwio_def_gcc_usb30_mock_utmi_cfg_rcgr_s def; + u32 value; +}; + +/*===========================================================================*/ +/*! + @brief Bit Field definition of register: GCC_USB30_MOCK_UTMI_POSTDIV_CDIVR +*/ +/*===========================================================================*/ +/* Structure definition of register */ +struct ipa_gcc_hwio_def_gcc_usb30_mock_utmi_postdiv_cdivr_s +{ + u32 clk_div : 4; + u32 reserved0 : 28; +}; + +/* Union definition of register */ +union ipa_gcc_hwio_def_gcc_usb30_mock_utmi_postdiv_cdivr_u +{ + struct ipa_gcc_hwio_def_gcc_usb30_mock_utmi_postdiv_cdivr_s def; + u32 value; +}; + +/*===========================================================================*/ +/*! + @brief Bit Field definition of register: GCC_USB3_PHY_AUX_CBCR +*/ +/*===========================================================================*/ +/* Structure definition of register */ +struct ipa_gcc_hwio_def_gcc_usb3_phy_aux_cbcr_s +{ + u32 clk_enable : 1; + u32 reserved0 : 1; + u32 clk_ares : 1; + u32 reserved1 : 19; + u32 clk_dis : 1; + u32 ignore_all_clk_dis : 1; + u32 ignore_all_ares : 1; + u32 reserved2 : 6; + u32 clk_off : 1; +}; + +/* Union definition of register */ +union ipa_gcc_hwio_def_gcc_usb3_phy_aux_cbcr_u +{ + struct ipa_gcc_hwio_def_gcc_usb3_phy_aux_cbcr_s def; + u32 value; +}; + +/*===========================================================================*/ +/*! + @brief Bit Field definition of register: GCC_USB3_PHY_PIPE_CBCR +*/ +/*===========================================================================*/ +/* Structure definition of register */ +struct ipa_gcc_hwio_def_gcc_usb3_phy_pipe_cbcr_s +{ + u32 clk_enable : 1; + u32 hw_ctl : 1; + u32 clk_ares : 1; + u32 sw_only_en : 1; + u32 reserved0 : 18; + u32 clk_dis : 1; + u32 ignore_all_clk_dis : 1; + u32 ignore_all_ares : 1; + u32 reserved1 : 6; + u32 clk_off : 1; +}; + +/* Union definition of register */ +union ipa_gcc_hwio_def_gcc_usb3_phy_pipe_cbcr_u +{ + struct ipa_gcc_hwio_def_gcc_usb3_phy_pipe_cbcr_s def; + u32 value; +}; + +/*===========================================================================*/ +/*! + @brief Bit Field definition of register: GCC_USB3_PHY_AUX_CMD_RCGR +*/ +/*===========================================================================*/ +/* Structure definition of register */ +struct ipa_gcc_hwio_def_gcc_usb3_phy_aux_cmd_rcgr_s +{ + u32 update : 1; + u32 root_en : 1; + u32 reserved0 : 2; + u32 dirty_cfg_rcgr : 1; + u32 dirty_m : 1; + u32 dirty_n : 1; + u32 dirty_d : 1; + u32 reserved1 : 23; + u32 root_off : 1; +}; + +/* Union definition of register */ +union ipa_gcc_hwio_def_gcc_usb3_phy_aux_cmd_rcgr_u +{ + struct ipa_gcc_hwio_def_gcc_usb3_phy_aux_cmd_rcgr_s def; + u32 value; +}; + +/*===========================================================================*/ +/*! + @brief Bit Field definition of register: GCC_USB3_PHY_AUX_CFG_RCGR +*/ +/*===========================================================================*/ +/* Structure definition of register */ +struct ipa_gcc_hwio_def_gcc_usb3_phy_aux_cfg_rcgr_s +{ + u32 src_div : 5; + u32 reserved0 : 3; + u32 src_sel : 3; + u32 reserved1 : 1; + u32 mode : 2; + u32 reserved2 : 6; + u32 hw_clk_control : 1; + u32 reserved3 : 11; +}; + +/* Union definition of register */ +union ipa_gcc_hwio_def_gcc_usb3_phy_aux_cfg_rcgr_u +{ + struct ipa_gcc_hwio_def_gcc_usb3_phy_aux_cfg_rcgr_s def; + u32 value; +}; + +/*===========================================================================*/ +/*! + @brief Bit Field definition of register: GCC_USB3_PHY_AUX_M +*/ +/*===========================================================================*/ +/* Structure definition of register */ +struct ipa_gcc_hwio_def_gcc_usb3_phy_aux_m_s +{ + u32 m : 16; + u32 reserved0 : 16; +}; + +/* Union definition of register */ +union ipa_gcc_hwio_def_gcc_usb3_phy_aux_m_u +{ + struct ipa_gcc_hwio_def_gcc_usb3_phy_aux_m_s def; + u32 value; +}; + +/*===========================================================================*/ +/*! + @brief Bit Field definition of register: GCC_USB3_PHY_AUX_N +*/ +/*===========================================================================*/ +/* Structure definition of register */ +struct ipa_gcc_hwio_def_gcc_usb3_phy_aux_n_s +{ + u32 not_n_minus_m : 16; + u32 reserved0 : 16; +}; + +/* Union definition of register */ +union ipa_gcc_hwio_def_gcc_usb3_phy_aux_n_u +{ + struct ipa_gcc_hwio_def_gcc_usb3_phy_aux_n_s def; + u32 value; +}; + +/*===========================================================================*/ +/*! + @brief Bit Field definition of register: GCC_USB3_PHY_AUX_D +*/ +/*===========================================================================*/ +/* Structure definition of register */ +struct ipa_gcc_hwio_def_gcc_usb3_phy_aux_d_s +{ + u32 not_2d : 16; + u32 reserved0 : 16; +}; + +/* Union definition of register */ +union ipa_gcc_hwio_def_gcc_usb3_phy_aux_d_u +{ + struct ipa_gcc_hwio_def_gcc_usb3_phy_aux_d_s def; + u32 value; +}; + +/*===========================================================================*/ +/*! + @brief Bit Field definition of register: GCC_USB3_PHY_BCR +*/ +/*===========================================================================*/ +/* Structure definition of register */ +struct ipa_gcc_hwio_def_gcc_usb3_phy_bcr_s +{ + u32 blk_ares : 1; + u32 reserved0 : 31; +}; + +/* Union definition of register */ +union ipa_gcc_hwio_def_gcc_usb3_phy_bcr_u +{ + struct ipa_gcc_hwio_def_gcc_usb3_phy_bcr_s def; + u32 value; +}; + +/*===========================================================================*/ +/*! + @brief Bit Field definition of register: GCC_USB3PHY_PHY_BCR +*/ +/*===========================================================================*/ +/* Structure definition of register */ +struct ipa_gcc_hwio_def_gcc_usb3phy_phy_bcr_s +{ + u32 blk_ares : 1; + u32 reserved0 : 31; +}; + +/* Union definition of register */ +union ipa_gcc_hwio_def_gcc_usb3phy_phy_bcr_u +{ + struct ipa_gcc_hwio_def_gcc_usb3phy_phy_bcr_s def; + u32 value; +}; + +/*===========================================================================*/ +/*! + @brief Bit Field definition of register: GCC_QUSB2PHY_BCR +*/ +/*===========================================================================*/ +/* Structure definition of register */ +struct ipa_gcc_hwio_def_gcc_qusb2phy_bcr_s +{ + u32 blk_ares : 1; + u32 reserved0 : 31; +}; + +/* Union definition of register */ +union ipa_gcc_hwio_def_gcc_qusb2phy_bcr_u +{ + struct ipa_gcc_hwio_def_gcc_qusb2phy_bcr_s def; + u32 value; +}; + +/*===========================================================================*/ +/*! + @brief Bit Field definition of register: GCC_USB_PHY_CFG_AHB2PHY_BCR +*/ +/*===========================================================================*/ +/* Structure definition of register */ +struct ipa_gcc_hwio_def_gcc_usb_phy_cfg_ahb2phy_bcr_s +{ + u32 blk_ares : 1; + u32 reserved0 : 31; +}; + +/* Union definition of register */ +union ipa_gcc_hwio_def_gcc_usb_phy_cfg_ahb2phy_bcr_u +{ + struct ipa_gcc_hwio_def_gcc_usb_phy_cfg_ahb2phy_bcr_s def; + u32 value; +}; + +/*===========================================================================*/ +/*! + @brief Bit Field definition of register: GCC_USB_PHY_CFG_AHB2PHY_CBCR +*/ +/*===========================================================================*/ +/* Structure definition of register */ +struct ipa_gcc_hwio_def_gcc_usb_phy_cfg_ahb2phy_cbcr_s +{ + u32 clk_enable : 1; + u32 hw_ctl : 1; + u32 clk_ares : 1; + u32 sw_only_en : 1; + u32 reserved0 : 16; + u32 ignore_rpmh_clk_dis : 1; + u32 reserved1 : 1; + u32 clk_dis : 1; + u32 ignore_all_clk_dis : 1; + u32 ignore_all_ares : 1; + u32 reserved2 : 6; + u32 clk_off : 1; +}; + +/* Union definition of register */ +union ipa_gcc_hwio_def_gcc_usb_phy_cfg_ahb2phy_cbcr_u +{ + struct ipa_gcc_hwio_def_gcc_usb_phy_cfg_ahb2phy_cbcr_s def; + u32 value; +}; + +/*===========================================================================*/ +/*! + @brief Bit Field definition of register: GCC_SDCC1_BCR +*/ +/*===========================================================================*/ +/* Structure definition of register */ +struct ipa_gcc_hwio_def_gcc_sdcc1_bcr_s +{ + u32 blk_ares : 1; + u32 reserved0 : 31; +}; + +/* Union definition of register */ +union ipa_gcc_hwio_def_gcc_sdcc1_bcr_u +{ + struct ipa_gcc_hwio_def_gcc_sdcc1_bcr_s def; + u32 value; +}; + +/*===========================================================================*/ +/*! + @brief Bit Field definition of register: GCC_SDCC1_APPS_CBCR +*/ +/*===========================================================================*/ +/* Structure definition of register */ +struct ipa_gcc_hwio_def_gcc_sdcc1_apps_cbcr_s +{ + u32 clk_enable : 1; + u32 reserved0 : 1; + u32 clk_ares : 1; + u32 reserved1 : 1; + u32 sleep : 4; + u32 wakeup : 4; + u32 force_mem_periph_off : 1; + u32 force_mem_periph_on : 1; + u32 force_mem_core_on : 1; + u32 reserved2 : 7; + u32 clk_dis : 1; + u32 ignore_all_clk_dis : 1; + u32 ignore_all_ares : 1; + u32 reserved3 : 6; + u32 clk_off : 1; +}; + +/* Union definition of register */ +union ipa_gcc_hwio_def_gcc_sdcc1_apps_cbcr_u +{ + struct ipa_gcc_hwio_def_gcc_sdcc1_apps_cbcr_s def; + u32 value; +}; + +/*===========================================================================*/ +/*! + @brief Bit Field definition of register: GCC_SDCC1_APPS_SREGR +*/ +/*===========================================================================*/ +/* Structure definition of register */ +struct ipa_gcc_hwio_def_gcc_sdcc1_apps_sregr_s +{ + u32 reserved0 : 1; + u32 sw_clk_en_slp_stg : 1; + u32 sw_clk_en_sel_slp_stg : 1; + u32 sw_ctrl_pwr_down : 1; + u32 sw_rst_slp_stg : 1; + u32 sw_rst_sel_slp_stg : 1; + u32 force_clk_on : 1; + u32 mem_cph_enable : 1; + u32 sw_div_ratio_slp_stg_clk : 2; + u32 mem_periph_on_ack : 1; + u32 mem_core_on_ack : 1; + u32 sw_sm_pscbc_seq_in_override : 1; + u32 mem_cph_rst_sw_override : 1; + u32 pscbc_slp_stg_mode_csr : 1; + u32 ignore_gdsc_pwr_dwn_csr : 1; + u32 sreg_pscbc_spare_ctrl_in : 8; + u32 sreg_pscbc_spare_ctrl_out : 8; +}; + +/* Union definition of register */ +union ipa_gcc_hwio_def_gcc_sdcc1_apps_sregr_u +{ + struct ipa_gcc_hwio_def_gcc_sdcc1_apps_sregr_s def; + u32 value; +}; + +/*===========================================================================*/ +/*! + @brief Bit Field definition of register: GCC_SDCC1_AHB_CBCR +*/ +/*===========================================================================*/ +/* Structure definition of register */ +struct ipa_gcc_hwio_def_gcc_sdcc1_ahb_cbcr_s +{ + u32 clk_enable : 1; + u32 reserved0 : 1; + u32 clk_ares : 1; + u32 reserved1 : 17; + u32 ignore_rpmh_clk_dis : 1; + u32 reserved2 : 1; + u32 clk_dis : 1; + u32 ignore_all_clk_dis : 1; + u32 ignore_all_ares : 1; + u32 reserved3 : 6; + u32 clk_off : 1; +}; + +/* Union definition of register */ +union ipa_gcc_hwio_def_gcc_sdcc1_ahb_cbcr_u +{ + struct ipa_gcc_hwio_def_gcc_sdcc1_ahb_cbcr_s def; + u32 value; +}; + +/*===========================================================================*/ +/*! + @brief Bit Field definition of register: GCC_SDCC1_APPS_CMD_RCGR +*/ +/*===========================================================================*/ +/* Structure definition of register */ +struct ipa_gcc_hwio_def_gcc_sdcc1_apps_cmd_rcgr_s +{ + u32 update : 1; + u32 root_en : 1; + u32 reserved0 : 2; + u32 dirty_cfg_rcgr : 1; + u32 dirty_m : 1; + u32 dirty_n : 1; + u32 dirty_d : 1; + u32 reserved1 : 23; + u32 root_off : 1; +}; + +/* Union definition of register */ +union ipa_gcc_hwio_def_gcc_sdcc1_apps_cmd_rcgr_u +{ + struct ipa_gcc_hwio_def_gcc_sdcc1_apps_cmd_rcgr_s def; + u32 value; +}; + +/*===========================================================================*/ +/*! + @brief Bit Field definition of register: GCC_SDCC1_APPS_CFG_RCGR +*/ +/*===========================================================================*/ +/* Structure definition of register */ +struct ipa_gcc_hwio_def_gcc_sdcc1_apps_cfg_rcgr_s +{ + u32 src_div : 5; + u32 reserved0 : 3; + u32 src_sel : 3; + u32 reserved1 : 1; + u32 mode : 2; + u32 reserved2 : 6; + u32 hw_clk_control : 1; + u32 reserved3 : 11; +}; + +/* Union definition of register */ +union ipa_gcc_hwio_def_gcc_sdcc1_apps_cfg_rcgr_u +{ + struct ipa_gcc_hwio_def_gcc_sdcc1_apps_cfg_rcgr_s def; + u32 value; +}; + +/*===========================================================================*/ +/*! + @brief Bit Field definition of register: GCC_SDCC1_APPS_M +*/ +/*===========================================================================*/ +/* Structure definition of register */ +struct ipa_gcc_hwio_def_gcc_sdcc1_apps_m_s +{ + u32 m : 8; + u32 reserved0 : 24; +}; + +/* Union definition of register */ +union ipa_gcc_hwio_def_gcc_sdcc1_apps_m_u +{ + struct ipa_gcc_hwio_def_gcc_sdcc1_apps_m_s def; + u32 value; +}; + +/*===========================================================================*/ +/*! + @brief Bit Field definition of register: GCC_SDCC1_APPS_N +*/ +/*===========================================================================*/ +/* Structure definition of register */ +struct ipa_gcc_hwio_def_gcc_sdcc1_apps_n_s +{ + u32 not_n_minus_m : 8; + u32 reserved0 : 24; +}; + +/* Union definition of register */ +union ipa_gcc_hwio_def_gcc_sdcc1_apps_n_u +{ + struct ipa_gcc_hwio_def_gcc_sdcc1_apps_n_s def; + u32 value; +}; + +/*===========================================================================*/ +/*! + @brief Bit Field definition of register: GCC_SDCC1_APPS_D +*/ +/*===========================================================================*/ +/* Structure definition of register */ +struct ipa_gcc_hwio_def_gcc_sdcc1_apps_d_s +{ + u32 not_2d : 8; + u32 reserved0 : 24; +}; + +/* Union definition of register */ +union ipa_gcc_hwio_def_gcc_sdcc1_apps_d_u +{ + struct ipa_gcc_hwio_def_gcc_sdcc1_apps_d_s def; + u32 value; +}; + +/*===========================================================================*/ +/*! + @brief Bit Field definition of register: GCC_BLSP1_BCR +*/ +/*===========================================================================*/ +/* Structure definition of register */ +struct ipa_gcc_hwio_def_gcc_blsp1_bcr_s +{ + u32 blk_ares : 1; + u32 reserved0 : 31; +}; + +/* Union definition of register */ +union ipa_gcc_hwio_def_gcc_blsp1_bcr_u +{ + struct ipa_gcc_hwio_def_gcc_blsp1_bcr_s def; + u32 value; +}; + +/*===========================================================================*/ +/*! + @brief Bit Field definition of register: GCC_BLSP1_AHB_CBCR +*/ +/*===========================================================================*/ +/* Structure definition of register */ +struct ipa_gcc_hwio_def_gcc_blsp1_ahb_cbcr_s +{ + u32 reserved0 : 2; + u32 clk_ares : 1; + u32 reserved1 : 1; + u32 sleep : 4; + u32 wakeup : 4; + u32 force_mem_periph_off : 1; + u32 force_mem_periph_on : 1; + u32 force_mem_core_on : 1; + u32 reserved2 : 5; + u32 ignore_rpmh_clk_dis : 1; + u32 reserved3 : 1; + u32 clk_dis : 1; + u32 ignore_all_clk_dis : 1; + u32 ignore_all_ares : 1; + u32 reserved4 : 6; + u32 clk_off : 1; +}; + +/* Union definition of register */ +union ipa_gcc_hwio_def_gcc_blsp1_ahb_cbcr_u +{ + struct ipa_gcc_hwio_def_gcc_blsp1_ahb_cbcr_s def; + u32 value; +}; + +/*===========================================================================*/ +/*! + @brief Bit Field definition of register: GCC_BLSP1_AHB_SREGR +*/ +/*===========================================================================*/ +/* Structure definition of register */ +struct ipa_gcc_hwio_def_gcc_blsp1_ahb_sregr_s +{ + u32 reserved0 : 1; + u32 sw_clk_en_slp_stg : 1; + u32 sw_clk_en_sel_slp_stg : 1; + u32 sw_ctrl_pwr_down : 1; + u32 sw_rst_slp_stg : 1; + u32 sw_rst_sel_slp_stg : 1; + u32 force_clk_on : 1; + u32 mem_cph_enable : 1; + u32 sw_div_ratio_slp_stg_clk : 2; + u32 mem_periph_on_ack : 1; + u32 mem_core_on_ack : 1; + u32 sw_sm_pscbc_seq_in_override : 1; + u32 mem_cph_rst_sw_override : 1; + u32 pscbc_slp_stg_mode_csr : 1; + u32 ignore_gdsc_pwr_dwn_csr : 1; + u32 sreg_pscbc_spare_ctrl_in : 8; + u32 sreg_pscbc_spare_ctrl_out : 8; +}; + +/* Union definition of register */ +union ipa_gcc_hwio_def_gcc_blsp1_ahb_sregr_u +{ + struct ipa_gcc_hwio_def_gcc_blsp1_ahb_sregr_s def; + u32 value; +}; + +/*===========================================================================*/ +/*! + @brief Bit Field definition of register: GCC_BLSP1_SLEEP_CBCR +*/ +/*===========================================================================*/ +/* Structure definition of register */ +struct ipa_gcc_hwio_def_gcc_blsp1_sleep_cbcr_s +{ + u32 reserved0 : 2; + u32 clk_ares : 1; + u32 reserved1 : 19; + u32 clk_dis : 1; + u32 ignore_all_clk_dis : 1; + u32 ignore_all_ares : 1; + u32 reserved2 : 6; + u32 clk_off : 1; +}; + +/* Union definition of register */ +union ipa_gcc_hwio_def_gcc_blsp1_sleep_cbcr_u +{ + struct ipa_gcc_hwio_def_gcc_blsp1_sleep_cbcr_s def; + u32 value; +}; + +/*===========================================================================*/ +/*! + @brief Bit Field definition of register: GCC_BLSP_UART_SIM_CMD_RCGR +*/ +/*===========================================================================*/ +/* Structure definition of register */ +struct ipa_gcc_hwio_def_gcc_blsp_uart_sim_cmd_rcgr_s +{ + u32 update : 1; + u32 root_en : 1; + u32 reserved0 : 2; + u32 dirty_cfg_rcgr : 1; + u32 dirty_m : 1; + u32 dirty_n : 1; + u32 dirty_d : 1; + u32 reserved1 : 23; + u32 root_off : 1; +}; + +/* Union definition of register */ +union ipa_gcc_hwio_def_gcc_blsp_uart_sim_cmd_rcgr_u +{ + struct ipa_gcc_hwio_def_gcc_blsp_uart_sim_cmd_rcgr_s def; + u32 value; +}; + +/*===========================================================================*/ +/*! + @brief Bit Field definition of register: GCC_BLSP_UART_SIM_CFG_RCGR +*/ +/*===========================================================================*/ +/* Structure definition of register */ +struct ipa_gcc_hwio_def_gcc_blsp_uart_sim_cfg_rcgr_s +{ + u32 src_div : 5; + u32 reserved0 : 3; + u32 src_sel : 3; + u32 reserved1 : 1; + u32 mode : 2; + u32 reserved2 : 6; + u32 hw_clk_control : 1; + u32 reserved3 : 11; +}; + +/* Union definition of register */ +union ipa_gcc_hwio_def_gcc_blsp_uart_sim_cfg_rcgr_u +{ + struct ipa_gcc_hwio_def_gcc_blsp_uart_sim_cfg_rcgr_s def; + u32 value; +}; + +/*===========================================================================*/ +/*! + @brief Bit Field definition of register: GCC_BLSP_UART_SIM_M +*/ +/*===========================================================================*/ +/* Structure definition of register */ +struct ipa_gcc_hwio_def_gcc_blsp_uart_sim_m_s +{ + u32 m : 8; + u32 reserved0 : 24; +}; + +/* Union definition of register */ +union ipa_gcc_hwio_def_gcc_blsp_uart_sim_m_u +{ + struct ipa_gcc_hwio_def_gcc_blsp_uart_sim_m_s def; + u32 value; +}; + +/*===========================================================================*/ +/*! + @brief Bit Field definition of register: GCC_BLSP_UART_SIM_N +*/ +/*===========================================================================*/ +/* Structure definition of register */ +struct ipa_gcc_hwio_def_gcc_blsp_uart_sim_n_s +{ + u32 not_n_minus_m : 8; + u32 reserved0 : 24; +}; + +/* Union definition of register */ +union ipa_gcc_hwio_def_gcc_blsp_uart_sim_n_u +{ + struct ipa_gcc_hwio_def_gcc_blsp_uart_sim_n_s def; + u32 value; +}; + +/*===========================================================================*/ +/*! + @brief Bit Field definition of register: GCC_BLSP_UART_SIM_D +*/ +/*===========================================================================*/ +/* Structure definition of register */ +struct ipa_gcc_hwio_def_gcc_blsp_uart_sim_d_s +{ + u32 not_2d : 8; + u32 reserved0 : 24; +}; + +/* Union definition of register */ +union ipa_gcc_hwio_def_gcc_blsp_uart_sim_d_u +{ + struct ipa_gcc_hwio_def_gcc_blsp_uart_sim_d_s def; + u32 value; +}; + +/*===========================================================================*/ +/*! + @brief Bit Field definition of register: GCC_BLSP1_QUP1_BCR +*/ +/*===========================================================================*/ +/* Structure definition of register */ +struct ipa_gcc_hwio_def_gcc_blsp1_qup1_bcr_s +{ + u32 blk_ares : 1; + u32 reserved0 : 31; +}; + +/* Union definition of register */ +union ipa_gcc_hwio_def_gcc_blsp1_qup1_bcr_u +{ + struct ipa_gcc_hwio_def_gcc_blsp1_qup1_bcr_s def; + u32 value; +}; + +/*===========================================================================*/ +/*! + @brief Bit Field definition of register: GCC_BLSP1_QUP1_SPI_APPS_CBCR +*/ +/*===========================================================================*/ +/* Structure definition of register */ +struct ipa_gcc_hwio_def_gcc_blsp1_qup1_spi_apps_cbcr_s +{ + u32 clk_enable : 1; + u32 reserved0 : 1; + u32 clk_ares : 1; + u32 reserved1 : 19; + u32 clk_dis : 1; + u32 ignore_all_clk_dis : 1; + u32 ignore_all_ares : 1; + u32 reserved2 : 6; + u32 clk_off : 1; +}; + +/* Union definition of register */ +union ipa_gcc_hwio_def_gcc_blsp1_qup1_spi_apps_cbcr_u +{ + struct ipa_gcc_hwio_def_gcc_blsp1_qup1_spi_apps_cbcr_s def; + u32 value; +}; + +/*===========================================================================*/ +/*! + @brief Bit Field definition of register: GCC_BLSP1_QUP1_I2C_APPS_CBCR +*/ +/*===========================================================================*/ +/* Structure definition of register */ +struct ipa_gcc_hwio_def_gcc_blsp1_qup1_i2c_apps_cbcr_s +{ + u32 clk_enable : 1; + u32 reserved0 : 1; + u32 clk_ares : 1; + u32 reserved1 : 19; + u32 clk_dis : 1; + u32 ignore_all_clk_dis : 1; + u32 ignore_all_ares : 1; + u32 reserved2 : 6; + u32 clk_off : 1; +}; + +/* Union definition of register */ +union ipa_gcc_hwio_def_gcc_blsp1_qup1_i2c_apps_cbcr_u +{ + struct ipa_gcc_hwio_def_gcc_blsp1_qup1_i2c_apps_cbcr_s def; + u32 value; +}; + +/*===========================================================================*/ +/*! + @brief Bit Field definition of register: GCC_BLSP1_QUP1_SPI_APPS_CMD_RCGR +*/ +/*===========================================================================*/ +/* Structure definition of register */ +struct ipa_gcc_hwio_def_gcc_blsp1_qup1_spi_apps_cmd_rcgr_s +{ + u32 update : 1; + u32 root_en : 1; + u32 reserved0 : 2; + u32 dirty_cfg_rcgr : 1; + u32 dirty_m : 1; + u32 dirty_n : 1; + u32 dirty_d : 1; + u32 reserved1 : 23; + u32 root_off : 1; +}; + +/* Union definition of register */ +union ipa_gcc_hwio_def_gcc_blsp1_qup1_spi_apps_cmd_rcgr_u +{ + struct ipa_gcc_hwio_def_gcc_blsp1_qup1_spi_apps_cmd_rcgr_s def; + u32 value; +}; + +/*===========================================================================*/ +/*! + @brief Bit Field definition of register: GCC_BLSP1_QUP1_SPI_APPS_CFG_RCGR +*/ +/*===========================================================================*/ +/* Structure definition of register */ +struct ipa_gcc_hwio_def_gcc_blsp1_qup1_spi_apps_cfg_rcgr_s +{ + u32 src_div : 5; + u32 reserved0 : 3; + u32 src_sel : 3; + u32 reserved1 : 1; + u32 mode : 2; + u32 reserved2 : 6; + u32 hw_clk_control : 1; + u32 reserved3 : 11; +}; + +/* Union definition of register */ +union ipa_gcc_hwio_def_gcc_blsp1_qup1_spi_apps_cfg_rcgr_u +{ + struct ipa_gcc_hwio_def_gcc_blsp1_qup1_spi_apps_cfg_rcgr_s def; + u32 value; +}; + +/*===========================================================================*/ +/*! + @brief Bit Field definition of register: GCC_BLSP1_QUP1_SPI_APPS_M +*/ +/*===========================================================================*/ +/* Structure definition of register */ +struct ipa_gcc_hwio_def_gcc_blsp1_qup1_spi_apps_m_s +{ + u32 m : 8; + u32 reserved0 : 24; +}; + +/* Union definition of register */ +union ipa_gcc_hwio_def_gcc_blsp1_qup1_spi_apps_m_u +{ + struct ipa_gcc_hwio_def_gcc_blsp1_qup1_spi_apps_m_s def; + u32 value; +}; + +/*===========================================================================*/ +/*! + @brief Bit Field definition of register: GCC_BLSP1_QUP1_SPI_APPS_N +*/ +/*===========================================================================*/ +/* Structure definition of register */ +struct ipa_gcc_hwio_def_gcc_blsp1_qup1_spi_apps_n_s +{ + u32 not_n_minus_m : 8; + u32 reserved0 : 24; +}; + +/* Union definition of register */ +union ipa_gcc_hwio_def_gcc_blsp1_qup1_spi_apps_n_u +{ + struct ipa_gcc_hwio_def_gcc_blsp1_qup1_spi_apps_n_s def; + u32 value; +}; + +/*===========================================================================*/ +/*! + @brief Bit Field definition of register: GCC_BLSP1_QUP1_SPI_APPS_D +*/ +/*===========================================================================*/ +/* Structure definition of register */ +struct ipa_gcc_hwio_def_gcc_blsp1_qup1_spi_apps_d_s +{ + u32 not_2d : 8; + u32 reserved0 : 24; +}; + +/* Union definition of register */ +union ipa_gcc_hwio_def_gcc_blsp1_qup1_spi_apps_d_u +{ + struct ipa_gcc_hwio_def_gcc_blsp1_qup1_spi_apps_d_s def; + u32 value; +}; + +/*===========================================================================*/ +/*! + @brief Bit Field definition of register: GCC_BLSP1_QUP1_I2C_APPS_CMD_RCGR +*/ +/*===========================================================================*/ +/* Structure definition of register */ +struct ipa_gcc_hwio_def_gcc_blsp1_qup1_i2c_apps_cmd_rcgr_s +{ + u32 update : 1; + u32 root_en : 1; + u32 reserved0 : 2; + u32 dirty_cfg_rcgr : 1; + u32 dirty_m : 1; + u32 dirty_n : 1; + u32 dirty_d : 1; + u32 reserved1 : 23; + u32 root_off : 1; +}; + +/* Union definition of register */ +union ipa_gcc_hwio_def_gcc_blsp1_qup1_i2c_apps_cmd_rcgr_u +{ + struct ipa_gcc_hwio_def_gcc_blsp1_qup1_i2c_apps_cmd_rcgr_s def; + u32 value; +}; + +/*===========================================================================*/ +/*! + @brief Bit Field definition of register: GCC_BLSP1_QUP1_I2C_APPS_CFG_RCGR +*/ +/*===========================================================================*/ +/* Structure definition of register */ +struct ipa_gcc_hwio_def_gcc_blsp1_qup1_i2c_apps_cfg_rcgr_s +{ + u32 src_div : 5; + u32 reserved0 : 3; + u32 src_sel : 3; + u32 reserved1 : 1; + u32 mode : 2; + u32 reserved2 : 6; + u32 hw_clk_control : 1; + u32 reserved3 : 11; +}; + +/* Union definition of register */ +union ipa_gcc_hwio_def_gcc_blsp1_qup1_i2c_apps_cfg_rcgr_u +{ + struct ipa_gcc_hwio_def_gcc_blsp1_qup1_i2c_apps_cfg_rcgr_s def; + u32 value; +}; + +/*===========================================================================*/ +/*! + @brief Bit Field definition of register: GCC_BLSP1_QUP1_I2C_APPS_M +*/ +/*===========================================================================*/ +/* Structure definition of register */ +struct ipa_gcc_hwio_def_gcc_blsp1_qup1_i2c_apps_m_s +{ + u32 m : 8; + u32 reserved0 : 24; +}; + +/* Union definition of register */ +union ipa_gcc_hwio_def_gcc_blsp1_qup1_i2c_apps_m_u +{ + struct ipa_gcc_hwio_def_gcc_blsp1_qup1_i2c_apps_m_s def; + u32 value; +}; + +/*===========================================================================*/ +/*! + @brief Bit Field definition of register: GCC_BLSP1_QUP1_I2C_APPS_N +*/ +/*===========================================================================*/ +/* Structure definition of register */ +struct ipa_gcc_hwio_def_gcc_blsp1_qup1_i2c_apps_n_s +{ + u32 not_n_minus_m : 8; + u32 reserved0 : 24; +}; + +/* Union definition of register */ +union ipa_gcc_hwio_def_gcc_blsp1_qup1_i2c_apps_n_u +{ + struct ipa_gcc_hwio_def_gcc_blsp1_qup1_i2c_apps_n_s def; + u32 value; +}; + +/*===========================================================================*/ +/*! + @brief Bit Field definition of register: GCC_BLSP1_QUP1_I2C_APPS_D +*/ +/*===========================================================================*/ +/* Structure definition of register */ +struct ipa_gcc_hwio_def_gcc_blsp1_qup1_i2c_apps_d_s +{ + u32 not_2d : 8; + u32 reserved0 : 24; +}; + +/* Union definition of register */ +union ipa_gcc_hwio_def_gcc_blsp1_qup1_i2c_apps_d_u +{ + struct ipa_gcc_hwio_def_gcc_blsp1_qup1_i2c_apps_d_s def; + u32 value; +}; + +/*===========================================================================*/ +/*! + @brief Bit Field definition of register: GCC_BLSP1_UART1_BCR +*/ +/*===========================================================================*/ +/* Structure definition of register */ +struct ipa_gcc_hwio_def_gcc_blsp1_uart1_bcr_s +{ + u32 blk_ares : 1; + u32 reserved0 : 31; +}; + +/* Union definition of register */ +union ipa_gcc_hwio_def_gcc_blsp1_uart1_bcr_u +{ + struct ipa_gcc_hwio_def_gcc_blsp1_uart1_bcr_s def; + u32 value; +}; + +/*===========================================================================*/ +/*! + @brief Bit Field definition of register: GCC_BLSP1_UART1_APPS_CBCR +*/ +/*===========================================================================*/ +/* Structure definition of register */ +struct ipa_gcc_hwio_def_gcc_blsp1_uart1_apps_cbcr_s +{ + u32 clk_enable : 1; + u32 reserved0 : 1; + u32 clk_ares : 1; + u32 reserved1 : 19; + u32 clk_dis : 1; + u32 ignore_all_clk_dis : 1; + u32 ignore_all_ares : 1; + u32 reserved2 : 6; + u32 clk_off : 1; +}; + +/* Union definition of register */ +union ipa_gcc_hwio_def_gcc_blsp1_uart1_apps_cbcr_u +{ + struct ipa_gcc_hwio_def_gcc_blsp1_uart1_apps_cbcr_s def; + u32 value; +}; + +/*===========================================================================*/ +/*! + @brief Bit Field definition of register: GCC_BLSP1_UART1_SIM_CBCR +*/ +/*===========================================================================*/ +/* Structure definition of register */ +struct ipa_gcc_hwio_def_gcc_blsp1_uart1_sim_cbcr_s +{ + u32 clk_enable : 1; + u32 reserved0 : 1; + u32 clk_ares : 1; + u32 reserved1 : 19; + u32 clk_dis : 1; + u32 ignore_all_clk_dis : 1; + u32 ignore_all_ares : 1; + u32 reserved2 : 6; + u32 clk_off : 1; +}; + +/* Union definition of register */ +union ipa_gcc_hwio_def_gcc_blsp1_uart1_sim_cbcr_u +{ + struct ipa_gcc_hwio_def_gcc_blsp1_uart1_sim_cbcr_s def; + u32 value; +}; + +/*===========================================================================*/ +/*! + @brief Bit Field definition of register: GCC_BLSP1_UART1_APPS_CMD_RCGR +*/ +/*===========================================================================*/ +/* Structure definition of register */ +struct ipa_gcc_hwio_def_gcc_blsp1_uart1_apps_cmd_rcgr_s +{ + u32 update : 1; + u32 root_en : 1; + u32 reserved0 : 2; + u32 dirty_cfg_rcgr : 1; + u32 dirty_m : 1; + u32 dirty_n : 1; + u32 dirty_d : 1; + u32 reserved1 : 23; + u32 root_off : 1; +}; + +/* Union definition of register */ +union ipa_gcc_hwio_def_gcc_blsp1_uart1_apps_cmd_rcgr_u +{ + struct ipa_gcc_hwio_def_gcc_blsp1_uart1_apps_cmd_rcgr_s def; + u32 value; +}; + +/*===========================================================================*/ +/*! + @brief Bit Field definition of register: GCC_BLSP1_UART1_APPS_CFG_RCGR +*/ +/*===========================================================================*/ +/* Structure definition of register */ +struct ipa_gcc_hwio_def_gcc_blsp1_uart1_apps_cfg_rcgr_s +{ + u32 src_div : 5; + u32 reserved0 : 3; + u32 src_sel : 3; + u32 reserved1 : 1; + u32 mode : 2; + u32 reserved2 : 6; + u32 hw_clk_control : 1; + u32 reserved3 : 11; +}; + +/* Union definition of register */ +union ipa_gcc_hwio_def_gcc_blsp1_uart1_apps_cfg_rcgr_u +{ + struct ipa_gcc_hwio_def_gcc_blsp1_uart1_apps_cfg_rcgr_s def; + u32 value; +}; + +/*===========================================================================*/ +/*! + @brief Bit Field definition of register: GCC_BLSP1_UART1_APPS_M +*/ +/*===========================================================================*/ +/* Structure definition of register */ +struct ipa_gcc_hwio_def_gcc_blsp1_uart1_apps_m_s +{ + u32 m : 16; + u32 reserved0 : 16; +}; + +/* Union definition of register */ +union ipa_gcc_hwio_def_gcc_blsp1_uart1_apps_m_u +{ + struct ipa_gcc_hwio_def_gcc_blsp1_uart1_apps_m_s def; + u32 value; +}; + +/*===========================================================================*/ +/*! + @brief Bit Field definition of register: GCC_BLSP1_UART1_APPS_N +*/ +/*===========================================================================*/ +/* Structure definition of register */ +struct ipa_gcc_hwio_def_gcc_blsp1_uart1_apps_n_s +{ + u32 not_n_minus_m : 16; + u32 reserved0 : 16; +}; + +/* Union definition of register */ +union ipa_gcc_hwio_def_gcc_blsp1_uart1_apps_n_u +{ + struct ipa_gcc_hwio_def_gcc_blsp1_uart1_apps_n_s def; + u32 value; +}; + +/*===========================================================================*/ +/*! + @brief Bit Field definition of register: GCC_BLSP1_UART1_APPS_D +*/ +/*===========================================================================*/ +/* Structure definition of register */ +struct ipa_gcc_hwio_def_gcc_blsp1_uart1_apps_d_s +{ + u32 not_2d : 16; + u32 reserved0 : 16; +}; + +/* Union definition of register */ +union ipa_gcc_hwio_def_gcc_blsp1_uart1_apps_d_u +{ + struct ipa_gcc_hwio_def_gcc_blsp1_uart1_apps_d_s def; + u32 value; +}; + +/*===========================================================================*/ +/*! + @brief Bit Field definition of register: GCC_BLSP1_QUP2_BCR +*/ +/*===========================================================================*/ +/* Structure definition of register */ +struct ipa_gcc_hwio_def_gcc_blsp1_qup2_bcr_s +{ + u32 blk_ares : 1; + u32 reserved0 : 31; +}; + +/* Union definition of register */ +union ipa_gcc_hwio_def_gcc_blsp1_qup2_bcr_u +{ + struct ipa_gcc_hwio_def_gcc_blsp1_qup2_bcr_s def; + u32 value; +}; + +/*===========================================================================*/ +/*! + @brief Bit Field definition of register: GCC_BLSP1_QUP2_SPI_APPS_CBCR +*/ +/*===========================================================================*/ +/* Structure definition of register */ +struct ipa_gcc_hwio_def_gcc_blsp1_qup2_spi_apps_cbcr_s +{ + u32 clk_enable : 1; + u32 reserved0 : 1; + u32 clk_ares : 1; + u32 reserved1 : 19; + u32 clk_dis : 1; + u32 ignore_all_clk_dis : 1; + u32 ignore_all_ares : 1; + u32 reserved2 : 6; + u32 clk_off : 1; +}; + +/* Union definition of register */ +union ipa_gcc_hwio_def_gcc_blsp1_qup2_spi_apps_cbcr_u +{ + struct ipa_gcc_hwio_def_gcc_blsp1_qup2_spi_apps_cbcr_s def; + u32 value; +}; + +/*===========================================================================*/ +/*! + @brief Bit Field definition of register: GCC_BLSP1_QUP2_I2C_APPS_CBCR +*/ +/*===========================================================================*/ +/* Structure definition of register */ +struct ipa_gcc_hwio_def_gcc_blsp1_qup2_i2c_apps_cbcr_s +{ + u32 clk_enable : 1; + u32 reserved0 : 1; + u32 clk_ares : 1; + u32 reserved1 : 19; + u32 clk_dis : 1; + u32 ignore_all_clk_dis : 1; + u32 ignore_all_ares : 1; + u32 reserved2 : 6; + u32 clk_off : 1; +}; + +/* Union definition of register */ +union ipa_gcc_hwio_def_gcc_blsp1_qup2_i2c_apps_cbcr_u +{ + struct ipa_gcc_hwio_def_gcc_blsp1_qup2_i2c_apps_cbcr_s def; + u32 value; +}; + +/*===========================================================================*/ +/*! + @brief Bit Field definition of register: GCC_BLSP1_QUP2_SPI_APPS_CMD_RCGR +*/ +/*===========================================================================*/ +/* Structure definition of register */ +struct ipa_gcc_hwio_def_gcc_blsp1_qup2_spi_apps_cmd_rcgr_s +{ + u32 update : 1; + u32 root_en : 1; + u32 reserved0 : 2; + u32 dirty_cfg_rcgr : 1; + u32 dirty_m : 1; + u32 dirty_n : 1; + u32 dirty_d : 1; + u32 reserved1 : 23; + u32 root_off : 1; +}; + +/* Union definition of register */ +union ipa_gcc_hwio_def_gcc_blsp1_qup2_spi_apps_cmd_rcgr_u +{ + struct ipa_gcc_hwio_def_gcc_blsp1_qup2_spi_apps_cmd_rcgr_s def; + u32 value; +}; + +/*===========================================================================*/ +/*! + @brief Bit Field definition of register: GCC_BLSP1_QUP2_SPI_APPS_CFG_RCGR +*/ +/*===========================================================================*/ +/* Structure definition of register */ +struct ipa_gcc_hwio_def_gcc_blsp1_qup2_spi_apps_cfg_rcgr_s +{ + u32 src_div : 5; + u32 reserved0 : 3; + u32 src_sel : 3; + u32 reserved1 : 1; + u32 mode : 2; + u32 reserved2 : 6; + u32 hw_clk_control : 1; + u32 reserved3 : 11; +}; + +/* Union definition of register */ +union ipa_gcc_hwio_def_gcc_blsp1_qup2_spi_apps_cfg_rcgr_u +{ + struct ipa_gcc_hwio_def_gcc_blsp1_qup2_spi_apps_cfg_rcgr_s def; + u32 value; +}; + +/*===========================================================================*/ +/*! + @brief Bit Field definition of register: GCC_BLSP1_QUP2_SPI_APPS_M +*/ +/*===========================================================================*/ +/* Structure definition of register */ +struct ipa_gcc_hwio_def_gcc_blsp1_qup2_spi_apps_m_s +{ + u32 m : 8; + u32 reserved0 : 24; +}; + +/* Union definition of register */ +union ipa_gcc_hwio_def_gcc_blsp1_qup2_spi_apps_m_u +{ + struct ipa_gcc_hwio_def_gcc_blsp1_qup2_spi_apps_m_s def; + u32 value; +}; + +/*===========================================================================*/ +/*! + @brief Bit Field definition of register: GCC_BLSP1_QUP2_SPI_APPS_N +*/ +/*===========================================================================*/ +/* Structure definition of register */ +struct ipa_gcc_hwio_def_gcc_blsp1_qup2_spi_apps_n_s +{ + u32 not_n_minus_m : 8; + u32 reserved0 : 24; +}; + +/* Union definition of register */ +union ipa_gcc_hwio_def_gcc_blsp1_qup2_spi_apps_n_u +{ + struct ipa_gcc_hwio_def_gcc_blsp1_qup2_spi_apps_n_s def; + u32 value; +}; + +/*===========================================================================*/ +/*! + @brief Bit Field definition of register: GCC_BLSP1_QUP2_SPI_APPS_D +*/ +/*===========================================================================*/ +/* Structure definition of register */ +struct ipa_gcc_hwio_def_gcc_blsp1_qup2_spi_apps_d_s +{ + u32 not_2d : 8; + u32 reserved0 : 24; +}; + +/* Union definition of register */ +union ipa_gcc_hwio_def_gcc_blsp1_qup2_spi_apps_d_u +{ + struct ipa_gcc_hwio_def_gcc_blsp1_qup2_spi_apps_d_s def; + u32 value; +}; + +/*===========================================================================*/ +/*! + @brief Bit Field definition of register: GCC_BLSP1_QUP2_I2C_APPS_CMD_RCGR +*/ +/*===========================================================================*/ +/* Structure definition of register */ +struct ipa_gcc_hwio_def_gcc_blsp1_qup2_i2c_apps_cmd_rcgr_s +{ + u32 update : 1; + u32 root_en : 1; + u32 reserved0 : 2; + u32 dirty_cfg_rcgr : 1; + u32 dirty_m : 1; + u32 dirty_n : 1; + u32 dirty_d : 1; + u32 reserved1 : 23; + u32 root_off : 1; +}; + +/* Union definition of register */ +union ipa_gcc_hwio_def_gcc_blsp1_qup2_i2c_apps_cmd_rcgr_u +{ + struct ipa_gcc_hwio_def_gcc_blsp1_qup2_i2c_apps_cmd_rcgr_s def; + u32 value; +}; + +/*===========================================================================*/ +/*! + @brief Bit Field definition of register: GCC_BLSP1_QUP2_I2C_APPS_CFG_RCGR +*/ +/*===========================================================================*/ +/* Structure definition of register */ +struct ipa_gcc_hwio_def_gcc_blsp1_qup2_i2c_apps_cfg_rcgr_s +{ + u32 src_div : 5; + u32 reserved0 : 3; + u32 src_sel : 3; + u32 reserved1 : 1; + u32 mode : 2; + u32 reserved2 : 6; + u32 hw_clk_control : 1; + u32 reserved3 : 11; +}; + +/* Union definition of register */ +union ipa_gcc_hwio_def_gcc_blsp1_qup2_i2c_apps_cfg_rcgr_u +{ + struct ipa_gcc_hwio_def_gcc_blsp1_qup2_i2c_apps_cfg_rcgr_s def; + u32 value; +}; + +/*===========================================================================*/ +/*! + @brief Bit Field definition of register: GCC_BLSP1_QUP2_I2C_APPS_M +*/ +/*===========================================================================*/ +/* Structure definition of register */ +struct ipa_gcc_hwio_def_gcc_blsp1_qup2_i2c_apps_m_s +{ + u32 m : 8; + u32 reserved0 : 24; +}; + +/* Union definition of register */ +union ipa_gcc_hwio_def_gcc_blsp1_qup2_i2c_apps_m_u +{ + struct ipa_gcc_hwio_def_gcc_blsp1_qup2_i2c_apps_m_s def; + u32 value; +}; + +/*===========================================================================*/ +/*! + @brief Bit Field definition of register: GCC_BLSP1_QUP2_I2C_APPS_N +*/ +/*===========================================================================*/ +/* Structure definition of register */ +struct ipa_gcc_hwio_def_gcc_blsp1_qup2_i2c_apps_n_s +{ + u32 not_n_minus_m : 8; + u32 reserved0 : 24; +}; + +/* Union definition of register */ +union ipa_gcc_hwio_def_gcc_blsp1_qup2_i2c_apps_n_u +{ + struct ipa_gcc_hwio_def_gcc_blsp1_qup2_i2c_apps_n_s def; + u32 value; +}; + +/*===========================================================================*/ +/*! + @brief Bit Field definition of register: GCC_BLSP1_QUP2_I2C_APPS_D +*/ +/*===========================================================================*/ +/* Structure definition of register */ +struct ipa_gcc_hwio_def_gcc_blsp1_qup2_i2c_apps_d_s +{ + u32 not_2d : 8; + u32 reserved0 : 24; +}; + +/* Union definition of register */ +union ipa_gcc_hwio_def_gcc_blsp1_qup2_i2c_apps_d_u +{ + struct ipa_gcc_hwio_def_gcc_blsp1_qup2_i2c_apps_d_s def; + u32 value; +}; + +/*===========================================================================*/ +/*! + @brief Bit Field definition of register: GCC_BLSP1_UART2_BCR +*/ +/*===========================================================================*/ +/* Structure definition of register */ +struct ipa_gcc_hwio_def_gcc_blsp1_uart2_bcr_s +{ + u32 blk_ares : 1; + u32 reserved0 : 31; +}; + +/* Union definition of register */ +union ipa_gcc_hwio_def_gcc_blsp1_uart2_bcr_u +{ + struct ipa_gcc_hwio_def_gcc_blsp1_uart2_bcr_s def; + u32 value; +}; + +/*===========================================================================*/ +/*! + @brief Bit Field definition of register: GCC_BLSP1_UART2_APPS_CBCR +*/ +/*===========================================================================*/ +/* Structure definition of register */ +struct ipa_gcc_hwio_def_gcc_blsp1_uart2_apps_cbcr_s +{ + u32 clk_enable : 1; + u32 reserved0 : 1; + u32 clk_ares : 1; + u32 reserved1 : 19; + u32 clk_dis : 1; + u32 ignore_all_clk_dis : 1; + u32 ignore_all_ares : 1; + u32 reserved2 : 6; + u32 clk_off : 1; +}; + +/* Union definition of register */ +union ipa_gcc_hwio_def_gcc_blsp1_uart2_apps_cbcr_u +{ + struct ipa_gcc_hwio_def_gcc_blsp1_uart2_apps_cbcr_s def; + u32 value; +}; + +/*===========================================================================*/ +/*! + @brief Bit Field definition of register: GCC_BLSP1_UART2_SIM_CBCR +*/ +/*===========================================================================*/ +/* Structure definition of register */ +struct ipa_gcc_hwio_def_gcc_blsp1_uart2_sim_cbcr_s +{ + u32 clk_enable : 1; + u32 reserved0 : 1; + u32 clk_ares : 1; + u32 reserved1 : 19; + u32 clk_dis : 1; + u32 ignore_all_clk_dis : 1; + u32 ignore_all_ares : 1; + u32 reserved2 : 6; + u32 clk_off : 1; +}; + +/* Union definition of register */ +union ipa_gcc_hwio_def_gcc_blsp1_uart2_sim_cbcr_u +{ + struct ipa_gcc_hwio_def_gcc_blsp1_uart2_sim_cbcr_s def; + u32 value; +}; + +/*===========================================================================*/ +/*! + @brief Bit Field definition of register: GCC_BLSP1_UART2_APPS_CMD_RCGR +*/ +/*===========================================================================*/ +/* Structure definition of register */ +struct ipa_gcc_hwio_def_gcc_blsp1_uart2_apps_cmd_rcgr_s +{ + u32 update : 1; + u32 root_en : 1; + u32 reserved0 : 2; + u32 dirty_cfg_rcgr : 1; + u32 dirty_m : 1; + u32 dirty_n : 1; + u32 dirty_d : 1; + u32 reserved1 : 23; + u32 root_off : 1; +}; + +/* Union definition of register */ +union ipa_gcc_hwio_def_gcc_blsp1_uart2_apps_cmd_rcgr_u +{ + struct ipa_gcc_hwio_def_gcc_blsp1_uart2_apps_cmd_rcgr_s def; + u32 value; +}; + +/*===========================================================================*/ +/*! + @brief Bit Field definition of register: GCC_BLSP1_UART2_APPS_CFG_RCGR +*/ +/*===========================================================================*/ +/* Structure definition of register */ +struct ipa_gcc_hwio_def_gcc_blsp1_uart2_apps_cfg_rcgr_s +{ + u32 src_div : 5; + u32 reserved0 : 3; + u32 src_sel : 3; + u32 reserved1 : 1; + u32 mode : 2; + u32 reserved2 : 6; + u32 hw_clk_control : 1; + u32 reserved3 : 11; +}; + +/* Union definition of register */ +union ipa_gcc_hwio_def_gcc_blsp1_uart2_apps_cfg_rcgr_u +{ + struct ipa_gcc_hwio_def_gcc_blsp1_uart2_apps_cfg_rcgr_s def; + u32 value; +}; + +/*===========================================================================*/ +/*! + @brief Bit Field definition of register: GCC_BLSP1_UART2_APPS_M +*/ +/*===========================================================================*/ +/* Structure definition of register */ +struct ipa_gcc_hwio_def_gcc_blsp1_uart2_apps_m_s +{ + u32 m : 16; + u32 reserved0 : 16; +}; + +/* Union definition of register */ +union ipa_gcc_hwio_def_gcc_blsp1_uart2_apps_m_u +{ + struct ipa_gcc_hwio_def_gcc_blsp1_uart2_apps_m_s def; + u32 value; +}; + +/*===========================================================================*/ +/*! + @brief Bit Field definition of register: GCC_BLSP1_UART2_APPS_N +*/ +/*===========================================================================*/ +/* Structure definition of register */ +struct ipa_gcc_hwio_def_gcc_blsp1_uart2_apps_n_s +{ + u32 not_n_minus_m : 16; + u32 reserved0 : 16; +}; + +/* Union definition of register */ +union ipa_gcc_hwio_def_gcc_blsp1_uart2_apps_n_u +{ + struct ipa_gcc_hwio_def_gcc_blsp1_uart2_apps_n_s def; + u32 value; +}; + +/*===========================================================================*/ +/*! + @brief Bit Field definition of register: GCC_BLSP1_UART2_APPS_D +*/ +/*===========================================================================*/ +/* Structure definition of register */ +struct ipa_gcc_hwio_def_gcc_blsp1_uart2_apps_d_s +{ + u32 not_2d : 16; + u32 reserved0 : 16; +}; + +/* Union definition of register */ +union ipa_gcc_hwio_def_gcc_blsp1_uart2_apps_d_u +{ + struct ipa_gcc_hwio_def_gcc_blsp1_uart2_apps_d_s def; + u32 value; +}; + +/*===========================================================================*/ +/*! + @brief Bit Field definition of register: GCC_BLSP1_QUP3_BCR +*/ +/*===========================================================================*/ +/* Structure definition of register */ +struct ipa_gcc_hwio_def_gcc_blsp1_qup3_bcr_s +{ + u32 blk_ares : 1; + u32 reserved0 : 31; +}; + +/* Union definition of register */ +union ipa_gcc_hwio_def_gcc_blsp1_qup3_bcr_u +{ + struct ipa_gcc_hwio_def_gcc_blsp1_qup3_bcr_s def; + u32 value; +}; + +/*===========================================================================*/ +/*! + @brief Bit Field definition of register: GCC_BLSP1_QUP3_SPI_APPS_CBCR +*/ +/*===========================================================================*/ +/* Structure definition of register */ +struct ipa_gcc_hwio_def_gcc_blsp1_qup3_spi_apps_cbcr_s +{ + u32 clk_enable : 1; + u32 reserved0 : 1; + u32 clk_ares : 1; + u32 reserved1 : 19; + u32 clk_dis : 1; + u32 ignore_all_clk_dis : 1; + u32 ignore_all_ares : 1; + u32 reserved2 : 6; + u32 clk_off : 1; +}; + +/* Union definition of register */ +union ipa_gcc_hwio_def_gcc_blsp1_qup3_spi_apps_cbcr_u +{ + struct ipa_gcc_hwio_def_gcc_blsp1_qup3_spi_apps_cbcr_s def; + u32 value; +}; + +/*===========================================================================*/ +/*! + @brief Bit Field definition of register: GCC_BLSP1_QUP3_I2C_APPS_CBCR +*/ +/*===========================================================================*/ +/* Structure definition of register */ +struct ipa_gcc_hwio_def_gcc_blsp1_qup3_i2c_apps_cbcr_s +{ + u32 clk_enable : 1; + u32 reserved0 : 1; + u32 clk_ares : 1; + u32 reserved1 : 19; + u32 clk_dis : 1; + u32 ignore_all_clk_dis : 1; + u32 ignore_all_ares : 1; + u32 reserved2 : 6; + u32 clk_off : 1; +}; + +/* Union definition of register */ +union ipa_gcc_hwio_def_gcc_blsp1_qup3_i2c_apps_cbcr_u +{ + struct ipa_gcc_hwio_def_gcc_blsp1_qup3_i2c_apps_cbcr_s def; + u32 value; +}; + +/*===========================================================================*/ +/*! + @brief Bit Field definition of register: GCC_BLSP1_QUP3_SPI_APPS_CMD_RCGR +*/ +/*===========================================================================*/ +/* Structure definition of register */ +struct ipa_gcc_hwio_def_gcc_blsp1_qup3_spi_apps_cmd_rcgr_s +{ + u32 update : 1; + u32 root_en : 1; + u32 reserved0 : 2; + u32 dirty_cfg_rcgr : 1; + u32 dirty_m : 1; + u32 dirty_n : 1; + u32 dirty_d : 1; + u32 reserved1 : 23; + u32 root_off : 1; +}; + +/* Union definition of register */ +union ipa_gcc_hwio_def_gcc_blsp1_qup3_spi_apps_cmd_rcgr_u +{ + struct ipa_gcc_hwio_def_gcc_blsp1_qup3_spi_apps_cmd_rcgr_s def; + u32 value; +}; + +/*===========================================================================*/ +/*! + @brief Bit Field definition of register: GCC_BLSP1_QUP3_SPI_APPS_CFG_RCGR +*/ +/*===========================================================================*/ +/* Structure definition of register */ +struct ipa_gcc_hwio_def_gcc_blsp1_qup3_spi_apps_cfg_rcgr_s +{ + u32 src_div : 5; + u32 reserved0 : 3; + u32 src_sel : 3; + u32 reserved1 : 1; + u32 mode : 2; + u32 reserved2 : 6; + u32 hw_clk_control : 1; + u32 reserved3 : 11; +}; + +/* Union definition of register */ +union ipa_gcc_hwio_def_gcc_blsp1_qup3_spi_apps_cfg_rcgr_u +{ + struct ipa_gcc_hwio_def_gcc_blsp1_qup3_spi_apps_cfg_rcgr_s def; + u32 value; +}; + +/*===========================================================================*/ +/*! + @brief Bit Field definition of register: GCC_BLSP1_QUP3_SPI_APPS_M +*/ +/*===========================================================================*/ +/* Structure definition of register */ +struct ipa_gcc_hwio_def_gcc_blsp1_qup3_spi_apps_m_s +{ + u32 m : 8; + u32 reserved0 : 24; +}; + +/* Union definition of register */ +union ipa_gcc_hwio_def_gcc_blsp1_qup3_spi_apps_m_u +{ + struct ipa_gcc_hwio_def_gcc_blsp1_qup3_spi_apps_m_s def; + u32 value; +}; + +/*===========================================================================*/ +/*! + @brief Bit Field definition of register: GCC_BLSP1_QUP3_SPI_APPS_N +*/ +/*===========================================================================*/ +/* Structure definition of register */ +struct ipa_gcc_hwio_def_gcc_blsp1_qup3_spi_apps_n_s +{ + u32 not_n_minus_m : 8; + u32 reserved0 : 24; +}; + +/* Union definition of register */ +union ipa_gcc_hwio_def_gcc_blsp1_qup3_spi_apps_n_u +{ + struct ipa_gcc_hwio_def_gcc_blsp1_qup3_spi_apps_n_s def; + u32 value; +}; + +/*===========================================================================*/ +/*! + @brief Bit Field definition of register: GCC_BLSP1_QUP3_SPI_APPS_D +*/ +/*===========================================================================*/ +/* Structure definition of register */ +struct ipa_gcc_hwio_def_gcc_blsp1_qup3_spi_apps_d_s +{ + u32 not_2d : 8; + u32 reserved0 : 24; +}; + +/* Union definition of register */ +union ipa_gcc_hwio_def_gcc_blsp1_qup3_spi_apps_d_u +{ + struct ipa_gcc_hwio_def_gcc_blsp1_qup3_spi_apps_d_s def; + u32 value; +}; + +/*===========================================================================*/ +/*! + @brief Bit Field definition of register: GCC_BLSP1_QUP3_I2C_APPS_CMD_RCGR +*/ +/*===========================================================================*/ +/* Structure definition of register */ +struct ipa_gcc_hwio_def_gcc_blsp1_qup3_i2c_apps_cmd_rcgr_s +{ + u32 update : 1; + u32 root_en : 1; + u32 reserved0 : 2; + u32 dirty_cfg_rcgr : 1; + u32 dirty_m : 1; + u32 dirty_n : 1; + u32 dirty_d : 1; + u32 reserved1 : 23; + u32 root_off : 1; +}; + +/* Union definition of register */ +union ipa_gcc_hwio_def_gcc_blsp1_qup3_i2c_apps_cmd_rcgr_u +{ + struct ipa_gcc_hwio_def_gcc_blsp1_qup3_i2c_apps_cmd_rcgr_s def; + u32 value; +}; + +/*===========================================================================*/ +/*! + @brief Bit Field definition of register: GCC_BLSP1_QUP3_I2C_APPS_CFG_RCGR +*/ +/*===========================================================================*/ +/* Structure definition of register */ +struct ipa_gcc_hwio_def_gcc_blsp1_qup3_i2c_apps_cfg_rcgr_s +{ + u32 src_div : 5; + u32 reserved0 : 3; + u32 src_sel : 3; + u32 reserved1 : 1; + u32 mode : 2; + u32 reserved2 : 6; + u32 hw_clk_control : 1; + u32 reserved3 : 11; +}; + +/* Union definition of register */ +union ipa_gcc_hwio_def_gcc_blsp1_qup3_i2c_apps_cfg_rcgr_u +{ + struct ipa_gcc_hwio_def_gcc_blsp1_qup3_i2c_apps_cfg_rcgr_s def; + u32 value; +}; + +/*===========================================================================*/ +/*! + @brief Bit Field definition of register: GCC_BLSP1_QUP3_I2C_APPS_M +*/ +/*===========================================================================*/ +/* Structure definition of register */ +struct ipa_gcc_hwio_def_gcc_blsp1_qup3_i2c_apps_m_s +{ + u32 m : 8; + u32 reserved0 : 24; +}; + +/* Union definition of register */ +union ipa_gcc_hwio_def_gcc_blsp1_qup3_i2c_apps_m_u +{ + struct ipa_gcc_hwio_def_gcc_blsp1_qup3_i2c_apps_m_s def; + u32 value; +}; + +/*===========================================================================*/ +/*! + @brief Bit Field definition of register: GCC_BLSP1_QUP3_I2C_APPS_N +*/ +/*===========================================================================*/ +/* Structure definition of register */ +struct ipa_gcc_hwio_def_gcc_blsp1_qup3_i2c_apps_n_s +{ + u32 not_n_minus_m : 8; + u32 reserved0 : 24; +}; + +/* Union definition of register */ +union ipa_gcc_hwio_def_gcc_blsp1_qup3_i2c_apps_n_u +{ + struct ipa_gcc_hwio_def_gcc_blsp1_qup3_i2c_apps_n_s def; + u32 value; +}; + +/*===========================================================================*/ +/*! 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+ @brief Bit Field definition of register: GCC_BLSP1_UART3_APPS_CBCR +*/ +/*===========================================================================*/ +/* Structure definition of register */ +struct ipa_gcc_hwio_def_gcc_blsp1_uart3_apps_cbcr_s +{ + u32 clk_enable : 1; + u32 reserved0 : 1; + u32 clk_ares : 1; + u32 reserved1 : 19; + u32 clk_dis : 1; + u32 ignore_all_clk_dis : 1; + u32 ignore_all_ares : 1; + u32 reserved2 : 6; + u32 clk_off : 1; +}; + +/* Union definition of register */ +union ipa_gcc_hwio_def_gcc_blsp1_uart3_apps_cbcr_u +{ + struct ipa_gcc_hwio_def_gcc_blsp1_uart3_apps_cbcr_s def; + u32 value; +}; + +/*===========================================================================*/ +/*! + @brief Bit Field definition of register: GCC_BLSP1_UART3_SIM_CBCR +*/ +/*===========================================================================*/ +/* Structure definition of register */ +struct ipa_gcc_hwio_def_gcc_blsp1_uart3_sim_cbcr_s +{ + u32 clk_enable : 1; + u32 reserved0 : 1; + u32 clk_ares : 1; + u32 reserved1 : 19; + u32 clk_dis : 1; + u32 ignore_all_clk_dis : 1; + u32 ignore_all_ares : 1; + u32 reserved2 : 6; + u32 clk_off : 1; +}; + +/* Union definition of register */ +union ipa_gcc_hwio_def_gcc_blsp1_uart3_sim_cbcr_u +{ + struct ipa_gcc_hwio_def_gcc_blsp1_uart3_sim_cbcr_s def; + u32 value; +}; + +/*===========================================================================*/ +/*! + @brief Bit Field definition of register: GCC_BLSP1_UART3_APPS_CMD_RCGR +*/ +/*===========================================================================*/ +/* Structure definition of register */ +struct ipa_gcc_hwio_def_gcc_blsp1_uart3_apps_cmd_rcgr_s +{ + u32 update : 1; + u32 root_en : 1; + u32 reserved0 : 2; + u32 dirty_cfg_rcgr : 1; + u32 dirty_m : 1; + u32 dirty_n : 1; + u32 dirty_d : 1; + u32 reserved1 : 23; + u32 root_off : 1; +}; + +/* Union definition of register */ +union ipa_gcc_hwio_def_gcc_blsp1_uart3_apps_cmd_rcgr_u +{ + struct ipa_gcc_hwio_def_gcc_blsp1_uart3_apps_cmd_rcgr_s def; + u32 value; +}; + +/*===========================================================================*/ +/*! + @brief Bit Field definition of register: GCC_BLSP1_UART3_APPS_CFG_RCGR +*/ +/*===========================================================================*/ +/* Structure definition of register */ +struct ipa_gcc_hwio_def_gcc_blsp1_uart3_apps_cfg_rcgr_s +{ + u32 src_div : 5; + u32 reserved0 : 3; + u32 src_sel : 3; + u32 reserved1 : 1; + u32 mode : 2; + u32 reserved2 : 6; + u32 hw_clk_control : 1; + u32 reserved3 : 11; +}; + +/* Union definition of register */ +union ipa_gcc_hwio_def_gcc_blsp1_uart3_apps_cfg_rcgr_u +{ + struct ipa_gcc_hwio_def_gcc_blsp1_uart3_apps_cfg_rcgr_s def; + u32 value; +}; + +/*===========================================================================*/ +/*! + @brief Bit Field definition of register: GCC_BLSP1_UART3_APPS_M +*/ +/*===========================================================================*/ +/* Structure definition of register */ +struct ipa_gcc_hwio_def_gcc_blsp1_uart3_apps_m_s +{ + u32 m : 16; + u32 reserved0 : 16; +}; + +/* Union definition of register */ +union ipa_gcc_hwio_def_gcc_blsp1_uart3_apps_m_u +{ + struct ipa_gcc_hwio_def_gcc_blsp1_uart3_apps_m_s def; + u32 value; +}; + +/*===========================================================================*/ +/*! + @brief Bit Field definition of register: GCC_BLSP1_UART3_APPS_N +*/ +/*===========================================================================*/ +/* Structure definition of register */ +struct ipa_gcc_hwio_def_gcc_blsp1_uart3_apps_n_s +{ + u32 not_n_minus_m : 16; + u32 reserved0 : 16; +}; + +/* Union definition of register */ +union ipa_gcc_hwio_def_gcc_blsp1_uart3_apps_n_u +{ + struct ipa_gcc_hwio_def_gcc_blsp1_uart3_apps_n_s def; + u32 value; +}; + +/*===========================================================================*/ +/*! + @brief Bit Field definition of register: GCC_BLSP1_UART3_APPS_D +*/ +/*===========================================================================*/ +/* Structure definition of register */ +struct ipa_gcc_hwio_def_gcc_blsp1_uart3_apps_d_s +{ + u32 not_2d : 16; + u32 reserved0 : 16; +}; + +/* Union definition of register */ +union ipa_gcc_hwio_def_gcc_blsp1_uart3_apps_d_u +{ + struct ipa_gcc_hwio_def_gcc_blsp1_uart3_apps_d_s def; + u32 value; +}; + +/*===========================================================================*/ +/*! + @brief Bit Field definition of register: GCC_BLSP1_QUP4_BCR +*/ +/*===========================================================================*/ +/* Structure definition of register */ +struct ipa_gcc_hwio_def_gcc_blsp1_qup4_bcr_s +{ + u32 blk_ares : 1; + u32 reserved0 : 31; +}; + +/* Union definition of register */ +union ipa_gcc_hwio_def_gcc_blsp1_qup4_bcr_u +{ + struct ipa_gcc_hwio_def_gcc_blsp1_qup4_bcr_s def; + u32 value; +}; + +/*===========================================================================*/ +/*! + @brief Bit Field definition of register: GCC_BLSP1_QUP4_SPI_APPS_CBCR +*/ +/*===========================================================================*/ +/* Structure definition of register */ +struct ipa_gcc_hwio_def_gcc_blsp1_qup4_spi_apps_cbcr_s +{ + u32 clk_enable : 1; + u32 reserved0 : 1; + u32 clk_ares : 1; + u32 reserved1 : 19; + u32 clk_dis : 1; + u32 ignore_all_clk_dis : 1; + u32 ignore_all_ares : 1; + u32 reserved2 : 6; + u32 clk_off : 1; +}; + +/* Union definition of register */ +union ipa_gcc_hwio_def_gcc_blsp1_qup4_spi_apps_cbcr_u +{ + struct ipa_gcc_hwio_def_gcc_blsp1_qup4_spi_apps_cbcr_s def; + u32 value; +}; + +/*===========================================================================*/ +/*! + @brief Bit Field definition of register: GCC_BLSP1_QUP4_I2C_APPS_CBCR +*/ +/*===========================================================================*/ +/* Structure definition of register */ +struct ipa_gcc_hwio_def_gcc_blsp1_qup4_i2c_apps_cbcr_s +{ + u32 clk_enable : 1; + u32 reserved0 : 1; + u32 clk_ares : 1; + u32 reserved1 : 19; + u32 clk_dis : 1; + u32 ignore_all_clk_dis : 1; + u32 ignore_all_ares : 1; + u32 reserved2 : 6; + u32 clk_off : 1; +}; + +/* Union definition of register */ +union ipa_gcc_hwio_def_gcc_blsp1_qup4_i2c_apps_cbcr_u +{ + struct ipa_gcc_hwio_def_gcc_blsp1_qup4_i2c_apps_cbcr_s def; + u32 value; +}; + +/*===========================================================================*/ +/*! + @brief Bit Field definition of register: GCC_BLSP1_QUP4_SPI_APPS_CMD_RCGR +*/ +/*===========================================================================*/ +/* Structure definition of register */ +struct ipa_gcc_hwio_def_gcc_blsp1_qup4_spi_apps_cmd_rcgr_s +{ + u32 update : 1; + u32 root_en : 1; + u32 reserved0 : 2; + u32 dirty_cfg_rcgr : 1; + u32 dirty_m : 1; + u32 dirty_n : 1; + u32 dirty_d : 1; + u32 reserved1 : 23; + u32 root_off : 1; +}; + +/* Union definition of register */ +union ipa_gcc_hwio_def_gcc_blsp1_qup4_spi_apps_cmd_rcgr_u +{ + struct ipa_gcc_hwio_def_gcc_blsp1_qup4_spi_apps_cmd_rcgr_s def; + u32 value; +}; + +/*===========================================================================*/ +/*! + @brief Bit Field definition of register: GCC_BLSP1_QUP4_SPI_APPS_CFG_RCGR +*/ +/*===========================================================================*/ +/* Structure definition of register */ +struct ipa_gcc_hwio_def_gcc_blsp1_qup4_spi_apps_cfg_rcgr_s +{ + u32 src_div : 5; + u32 reserved0 : 3; + u32 src_sel : 3; + u32 reserved1 : 1; + u32 mode : 2; + u32 reserved2 : 6; + u32 hw_clk_control : 1; + u32 reserved3 : 11; +}; + +/* Union definition of register */ +union ipa_gcc_hwio_def_gcc_blsp1_qup4_spi_apps_cfg_rcgr_u +{ + struct ipa_gcc_hwio_def_gcc_blsp1_qup4_spi_apps_cfg_rcgr_s def; + u32 value; +}; + +/*===========================================================================*/ +/*! + @brief Bit Field definition of register: GCC_BLSP1_QUP4_SPI_APPS_M +*/ +/*===========================================================================*/ +/* Structure definition of register */ +struct ipa_gcc_hwio_def_gcc_blsp1_qup4_spi_apps_m_s +{ + u32 m : 8; + u32 reserved0 : 24; +}; + +/* Union definition of register */ +union ipa_gcc_hwio_def_gcc_blsp1_qup4_spi_apps_m_u +{ + struct ipa_gcc_hwio_def_gcc_blsp1_qup4_spi_apps_m_s def; + u32 value; +}; + +/*===========================================================================*/ +/*! + @brief Bit Field definition of register: GCC_BLSP1_QUP4_SPI_APPS_N +*/ +/*===========================================================================*/ +/* Structure definition of register */ +struct ipa_gcc_hwio_def_gcc_blsp1_qup4_spi_apps_n_s +{ + u32 not_n_minus_m : 8; + u32 reserved0 : 24; +}; + +/* Union definition of register */ +union ipa_gcc_hwio_def_gcc_blsp1_qup4_spi_apps_n_u +{ + struct ipa_gcc_hwio_def_gcc_blsp1_qup4_spi_apps_n_s def; + u32 value; +}; + +/*===========================================================================*/ +/*! + @brief Bit Field definition of register: GCC_BLSP1_QUP4_SPI_APPS_D +*/ +/*===========================================================================*/ +/* Structure definition of register */ +struct ipa_gcc_hwio_def_gcc_blsp1_qup4_spi_apps_d_s +{ + u32 not_2d : 8; + u32 reserved0 : 24; +}; + +/* Union definition of register */ +union ipa_gcc_hwio_def_gcc_blsp1_qup4_spi_apps_d_u +{ + struct ipa_gcc_hwio_def_gcc_blsp1_qup4_spi_apps_d_s def; + u32 value; +}; + +/*===========================================================================*/ +/*! + @brief Bit Field definition of register: GCC_BLSP1_QUP4_I2C_APPS_CMD_RCGR +*/ +/*===========================================================================*/ +/* Structure definition of register */ +struct ipa_gcc_hwio_def_gcc_blsp1_qup4_i2c_apps_cmd_rcgr_s +{ + u32 update : 1; + u32 root_en : 1; + u32 reserved0 : 2; + u32 dirty_cfg_rcgr : 1; + u32 dirty_m : 1; + u32 dirty_n : 1; + u32 dirty_d : 1; + u32 reserved1 : 23; + u32 root_off : 1; +}; + +/* Union definition of register */ +union ipa_gcc_hwio_def_gcc_blsp1_qup4_i2c_apps_cmd_rcgr_u +{ + struct ipa_gcc_hwio_def_gcc_blsp1_qup4_i2c_apps_cmd_rcgr_s def; + u32 value; +}; + +/*===========================================================================*/ +/*! + @brief Bit Field definition of register: GCC_BLSP1_QUP4_I2C_APPS_CFG_RCGR +*/ +/*===========================================================================*/ +/* Structure definition of register */ +struct ipa_gcc_hwio_def_gcc_blsp1_qup4_i2c_apps_cfg_rcgr_s +{ + u32 src_div : 5; + u32 reserved0 : 3; + u32 src_sel : 3; + u32 reserved1 : 1; + u32 mode : 2; + u32 reserved2 : 6; + u32 hw_clk_control : 1; + u32 reserved3 : 11; +}; + +/* Union definition of register */ +union ipa_gcc_hwio_def_gcc_blsp1_qup4_i2c_apps_cfg_rcgr_u +{ + struct ipa_gcc_hwio_def_gcc_blsp1_qup4_i2c_apps_cfg_rcgr_s def; + u32 value; +}; + +/*===========================================================================*/ +/*! + @brief Bit Field definition of register: GCC_BLSP1_QUP4_I2C_APPS_M +*/ +/*===========================================================================*/ +/* Structure definition of register */ +struct ipa_gcc_hwio_def_gcc_blsp1_qup4_i2c_apps_m_s +{ + u32 m : 8; + u32 reserved0 : 24; +}; + +/* Union definition of register */ +union ipa_gcc_hwio_def_gcc_blsp1_qup4_i2c_apps_m_u +{ + struct ipa_gcc_hwio_def_gcc_blsp1_qup4_i2c_apps_m_s def; + u32 value; +}; + +/*===========================================================================*/ +/*! + @brief Bit Field definition of register: GCC_BLSP1_QUP4_I2C_APPS_N +*/ +/*===========================================================================*/ +/* Structure definition of register */ +struct ipa_gcc_hwio_def_gcc_blsp1_qup4_i2c_apps_n_s +{ + u32 not_n_minus_m : 8; + u32 reserved0 : 24; +}; + +/* Union definition of register */ +union ipa_gcc_hwio_def_gcc_blsp1_qup4_i2c_apps_n_u +{ + struct ipa_gcc_hwio_def_gcc_blsp1_qup4_i2c_apps_n_s def; + u32 value; +}; + +/*===========================================================================*/ +/*! + @brief Bit Field definition of register: GCC_BLSP1_QUP4_I2C_APPS_D +*/ +/*===========================================================================*/ +/* Structure definition of register */ +struct ipa_gcc_hwio_def_gcc_blsp1_qup4_i2c_apps_d_s +{ + u32 not_2d : 8; + u32 reserved0 : 24; +}; + +/* Union definition of register */ +union ipa_gcc_hwio_def_gcc_blsp1_qup4_i2c_apps_d_u +{ + struct ipa_gcc_hwio_def_gcc_blsp1_qup4_i2c_apps_d_s def; + u32 value; +}; + +/*===========================================================================*/ +/*! + @brief Bit Field definition of register: GCC_BLSP1_UART4_BCR +*/ +/*===========================================================================*/ +/* Structure definition of register */ +struct ipa_gcc_hwio_def_gcc_blsp1_uart4_bcr_s +{ + u32 blk_ares : 1; + u32 reserved0 : 31; +}; + +/* Union definition of register */ +union ipa_gcc_hwio_def_gcc_blsp1_uart4_bcr_u +{ + struct ipa_gcc_hwio_def_gcc_blsp1_uart4_bcr_s def; + u32 value; +}; + +/*===========================================================================*/ +/*! + @brief Bit Field definition of register: GCC_BLSP1_UART4_APPS_CBCR +*/ +/*===========================================================================*/ +/* Structure definition of register */ +struct ipa_gcc_hwio_def_gcc_blsp1_uart4_apps_cbcr_s +{ + u32 clk_enable : 1; + u32 reserved0 : 1; + u32 clk_ares : 1; + u32 reserved1 : 19; + u32 clk_dis : 1; + u32 ignore_all_clk_dis : 1; + u32 ignore_all_ares : 1; + u32 reserved2 : 6; + u32 clk_off : 1; +}; + +/* Union definition of register */ +union ipa_gcc_hwio_def_gcc_blsp1_uart4_apps_cbcr_u +{ + struct ipa_gcc_hwio_def_gcc_blsp1_uart4_apps_cbcr_s def; + u32 value; +}; + +/*===========================================================================*/ +/*! + @brief Bit Field definition of register: GCC_BLSP1_UART4_SIM_CBCR +*/ +/*===========================================================================*/ +/* Structure definition of register */ +struct ipa_gcc_hwio_def_gcc_blsp1_uart4_sim_cbcr_s +{ + u32 clk_enable : 1; + u32 reserved0 : 1; + u32 clk_ares : 1; + u32 reserved1 : 19; + u32 clk_dis : 1; + u32 ignore_all_clk_dis : 1; + u32 ignore_all_ares : 1; + u32 reserved2 : 6; + u32 clk_off : 1; +}; + +/* Union definition of register */ +union ipa_gcc_hwio_def_gcc_blsp1_uart4_sim_cbcr_u +{ + struct ipa_gcc_hwio_def_gcc_blsp1_uart4_sim_cbcr_s def; + u32 value; +}; + +/*===========================================================================*/ +/*! + @brief Bit Field definition of register: GCC_BLSP1_UART4_APPS_CMD_RCGR +*/ +/*===========================================================================*/ +/* Structure definition of register */ +struct ipa_gcc_hwio_def_gcc_blsp1_uart4_apps_cmd_rcgr_s +{ + u32 update : 1; + u32 root_en : 1; + u32 reserved0 : 2; + u32 dirty_cfg_rcgr : 1; + u32 dirty_m : 1; + u32 dirty_n : 1; + u32 dirty_d : 1; + u32 reserved1 : 23; + u32 root_off : 1; +}; + +/* Union definition of register */ +union ipa_gcc_hwio_def_gcc_blsp1_uart4_apps_cmd_rcgr_u +{ + struct ipa_gcc_hwio_def_gcc_blsp1_uart4_apps_cmd_rcgr_s def; + u32 value; +}; + +/*===========================================================================*/ +/*! + @brief Bit Field definition of register: GCC_BLSP1_UART4_APPS_CFG_RCGR +*/ +/*===========================================================================*/ +/* Structure definition of register */ +struct ipa_gcc_hwio_def_gcc_blsp1_uart4_apps_cfg_rcgr_s +{ + u32 src_div : 5; + u32 reserved0 : 3; + u32 src_sel : 3; + u32 reserved1 : 1; + u32 mode : 2; + u32 reserved2 : 6; + u32 hw_clk_control : 1; + u32 reserved3 : 11; +}; + +/* Union definition of register */ +union ipa_gcc_hwio_def_gcc_blsp1_uart4_apps_cfg_rcgr_u +{ + struct ipa_gcc_hwio_def_gcc_blsp1_uart4_apps_cfg_rcgr_s def; + u32 value; +}; + +/*===========================================================================*/ +/*! + @brief Bit Field definition of register: GCC_BLSP1_UART4_APPS_M +*/ +/*===========================================================================*/ +/* Structure definition of register */ +struct ipa_gcc_hwio_def_gcc_blsp1_uart4_apps_m_s +{ + u32 m : 16; + u32 reserved0 : 16; +}; + +/* Union definition of register */ +union ipa_gcc_hwio_def_gcc_blsp1_uart4_apps_m_u +{ + struct ipa_gcc_hwio_def_gcc_blsp1_uart4_apps_m_s def; + u32 value; +}; + +/*===========================================================================*/ +/*! + @brief Bit Field definition of register: GCC_BLSP1_UART4_APPS_N +*/ +/*===========================================================================*/ +/* Structure definition of register */ +struct ipa_gcc_hwio_def_gcc_blsp1_uart4_apps_n_s +{ + u32 not_n_minus_m : 16; + u32 reserved0 : 16; +}; + +/* Union definition of register */ +union ipa_gcc_hwio_def_gcc_blsp1_uart4_apps_n_u +{ + struct ipa_gcc_hwio_def_gcc_blsp1_uart4_apps_n_s def; + u32 value; +}; + +/*===========================================================================*/ +/*! + @brief Bit Field definition of register: GCC_BLSP1_UART4_APPS_D +*/ +/*===========================================================================*/ +/* Structure definition of register */ +struct ipa_gcc_hwio_def_gcc_blsp1_uart4_apps_d_s +{ + u32 not_2d : 16; + u32 reserved0 : 16; +}; + +/* Union definition of register */ +union ipa_gcc_hwio_def_gcc_blsp1_uart4_apps_d_u +{ + struct ipa_gcc_hwio_def_gcc_blsp1_uart4_apps_d_s def; + u32 value; +}; + +/*===========================================================================*/ +/*! + @brief Bit Field definition of register: GCC_PDM_BCR +*/ +/*===========================================================================*/ +/* Structure definition of register */ +struct ipa_gcc_hwio_def_gcc_pdm_bcr_s +{ + u32 blk_ares : 1; + u32 reserved0 : 31; +}; + +/* Union definition of register */ +union ipa_gcc_hwio_def_gcc_pdm_bcr_u +{ + struct ipa_gcc_hwio_def_gcc_pdm_bcr_s def; + u32 value; +}; + +/*===========================================================================*/ +/*! + @brief Bit Field definition of register: GCC_PDM_AHB_CBCR +*/ +/*===========================================================================*/ +/* Structure definition of register */ +struct ipa_gcc_hwio_def_gcc_pdm_ahb_cbcr_s +{ + u32 clk_enable : 1; + u32 hw_ctl : 1; + u32 clk_ares : 1; + u32 sw_only_en : 1; + u32 reserved0 : 16; + u32 ignore_rpmh_clk_dis : 1; + u32 reserved1 : 1; + u32 clk_dis : 1; + u32 ignore_all_clk_dis : 1; + u32 ignore_all_ares : 1; + u32 reserved2 : 6; + u32 clk_off : 1; +}; + +/* Union definition of register */ +union ipa_gcc_hwio_def_gcc_pdm_ahb_cbcr_u +{ + struct ipa_gcc_hwio_def_gcc_pdm_ahb_cbcr_s def; + u32 value; +}; + +/*===========================================================================*/ +/*! + @brief Bit Field definition of register: GCC_PDM_XO4_CBCR +*/ +/*===========================================================================*/ +/* Structure definition of register */ +struct ipa_gcc_hwio_def_gcc_pdm_xo4_cbcr_s +{ + u32 clk_enable : 1; + u32 reserved0 : 1; + u32 clk_ares : 1; + u32 reserved1 : 19; + u32 clk_dis : 1; + u32 ignore_all_clk_dis : 1; + u32 ignore_all_ares : 1; + u32 reserved2 : 6; + u32 clk_off : 1; +}; + +/* Union definition of register */ +union ipa_gcc_hwio_def_gcc_pdm_xo4_cbcr_u +{ + struct ipa_gcc_hwio_def_gcc_pdm_xo4_cbcr_s def; + u32 value; +}; + +/*===========================================================================*/ +/*! + @brief Bit Field definition of register: GCC_PDM2_CBCR +*/ +/*===========================================================================*/ +/* Structure definition of register */ +struct ipa_gcc_hwio_def_gcc_pdm2_cbcr_s +{ + u32 clk_enable : 1; + u32 reserved0 : 1; + u32 clk_ares : 1; + u32 reserved1 : 19; + u32 clk_dis : 1; + u32 ignore_all_clk_dis : 1; + u32 ignore_all_ares : 1; + u32 reserved2 : 6; + u32 clk_off : 1; +}; + +/* Union definition of register */ +union ipa_gcc_hwio_def_gcc_pdm2_cbcr_u +{ + struct ipa_gcc_hwio_def_gcc_pdm2_cbcr_s def; + u32 value; +}; + +/*===========================================================================*/ +/*! + @brief Bit Field definition of register: GCC_PDM2_CMD_RCGR +*/ +/*===========================================================================*/ +/* Structure definition of register */ +struct ipa_gcc_hwio_def_gcc_pdm2_cmd_rcgr_s +{ + u32 update : 1; + u32 root_en : 1; + u32 reserved0 : 2; + u32 dirty_cfg_rcgr : 1; + u32 reserved1 : 26; + u32 root_off : 1; +}; + +/* Union definition of register */ +union ipa_gcc_hwio_def_gcc_pdm2_cmd_rcgr_u +{ + struct ipa_gcc_hwio_def_gcc_pdm2_cmd_rcgr_s def; + u32 value; +}; + +/*===========================================================================*/ +/*! + @brief Bit Field definition of register: GCC_PDM2_CFG_RCGR +*/ +/*===========================================================================*/ +/* Structure definition of register */ +struct ipa_gcc_hwio_def_gcc_pdm2_cfg_rcgr_s +{ + u32 src_div : 5; + u32 reserved0 : 3; + u32 src_sel : 3; + u32 reserved1 : 5; + u32 rcglite_disable : 1; + u32 reserved2 : 3; + u32 hw_clk_control : 1; + u32 reserved3 : 11; +}; + +/* Union definition of register */ +union ipa_gcc_hwio_def_gcc_pdm2_cfg_rcgr_u +{ + struct ipa_gcc_hwio_def_gcc_pdm2_cfg_rcgr_s def; + u32 value; +}; + +/*===========================================================================*/ +/*! + @brief Bit Field definition of register: GCC_PDM_XO4_CDIVR +*/ +/*===========================================================================*/ +/* Structure definition of register */ +struct ipa_gcc_hwio_def_gcc_pdm_xo4_cdivr_s +{ + u32 clk_div : 4; + u32 reserved0 : 28; +}; + +/* Union definition of register */ +union ipa_gcc_hwio_def_gcc_pdm_xo4_cdivr_u +{ + struct ipa_gcc_hwio_def_gcc_pdm_xo4_cdivr_s def; + u32 value; +}; + +/*===========================================================================*/ +/*! + @brief Bit Field definition of register: GCC_PRNG_BCR +*/ +/*===========================================================================*/ +/* Structure definition of register */ +struct ipa_gcc_hwio_def_gcc_prng_bcr_s +{ + u32 blk_ares : 1; + u32 reserved0 : 31; +}; + +/* Union definition of register */ +union ipa_gcc_hwio_def_gcc_prng_bcr_u +{ + struct ipa_gcc_hwio_def_gcc_prng_bcr_s def; + u32 value; +}; + +/*===========================================================================*/ +/*! + @brief Bit Field definition of register: GCC_PRNG_AHB_CBCR +*/ +/*===========================================================================*/ +/* Structure definition of register */ +struct ipa_gcc_hwio_def_gcc_prng_ahb_cbcr_s +{ + u32 reserved0 : 2; + u32 clk_ares : 1; + u32 reserved1 : 17; + u32 ignore_rpmh_clk_dis : 1; + u32 reserved2 : 1; + u32 clk_dis : 1; + u32 ignore_all_clk_dis : 1; + u32 ignore_all_ares : 1; + u32 reserved3 : 6; + u32 clk_off : 1; +}; + +/* Union definition of register */ +union ipa_gcc_hwio_def_gcc_prng_ahb_cbcr_u +{ + struct ipa_gcc_hwio_def_gcc_prng_ahb_cbcr_s def; + u32 value; +}; + +/*===========================================================================*/ +/*! + @brief Bit Field definition of register: GCC_TCSR_BCR +*/ +/*===========================================================================*/ +/* Structure definition of register */ +struct ipa_gcc_hwio_def_gcc_tcsr_bcr_s +{ + u32 blk_ares : 1; + u32 reserved0 : 31; +}; + +/* Union definition of register */ +union ipa_gcc_hwio_def_gcc_tcsr_bcr_u +{ + struct ipa_gcc_hwio_def_gcc_tcsr_bcr_s def; + u32 value; +}; + +/*===========================================================================*/ +/*! + @brief Bit Field definition of register: GCC_TCSR_AHB_CBCR +*/ +/*===========================================================================*/ +/* Structure definition of register */ +struct ipa_gcc_hwio_def_gcc_tcsr_ahb_cbcr_s +{ + u32 reserved0 : 1; + u32 hw_ctl : 1; + u32 clk_ares : 1; + u32 sw_only_en : 1; + u32 reserved1 : 16; + u32 ignore_rpmh_clk_dis : 1; + u32 reserved2 : 1; + u32 clk_dis : 1; + u32 ignore_all_clk_dis : 1; + u32 ignore_all_ares : 1; + u32 reserved3 : 6; + u32 clk_off : 1; +}; + +/* Union definition of register */ +union ipa_gcc_hwio_def_gcc_tcsr_ahb_cbcr_u +{ + struct ipa_gcc_hwio_def_gcc_tcsr_ahb_cbcr_s def; + u32 value; +}; + +/*===========================================================================*/ +/*! + @brief Bit Field definition of register: GCC_TCSR_ACC_SERIAL_CBCR +*/ +/*===========================================================================*/ +/* Structure definition of register */ +struct ipa_gcc_hwio_def_gcc_tcsr_acc_serial_cbcr_s +{ + u32 clk_enable : 1; + u32 hw_ctl : 1; + u32 clk_ares : 1; + u32 sw_only_en : 1; + u32 reserved0 : 18; + u32 clk_dis : 1; + u32 ignore_all_clk_dis : 1; + u32 ignore_all_ares : 1; + u32 reserved1 : 6; + u32 clk_off : 1; +}; + +/* Union definition of register */ +union ipa_gcc_hwio_def_gcc_tcsr_acc_serial_cbcr_u +{ + struct ipa_gcc_hwio_def_gcc_tcsr_acc_serial_cbcr_s def; + u32 value; +}; + +/*===========================================================================*/ +/*! + @brief Bit Field definition of register: GCC_BOOT_ROM_BCR +*/ +/*===========================================================================*/ +/* Structure definition of register */ +struct ipa_gcc_hwio_def_gcc_boot_rom_bcr_s +{ + u32 blk_ares : 1; + u32 reserved0 : 31; +}; + +/* Union definition of register */ +union ipa_gcc_hwio_def_gcc_boot_rom_bcr_u +{ + struct ipa_gcc_hwio_def_gcc_boot_rom_bcr_s def; + u32 value; +}; + +/*===========================================================================*/ +/*! + @brief Bit Field definition of register: GCC_BOOT_ROM_AHB_CBCR +*/ +/*===========================================================================*/ +/* Structure definition of register */ +struct ipa_gcc_hwio_def_gcc_boot_rom_ahb_cbcr_s +{ + u32 reserved0 : 1; + u32 hw_ctl : 1; + u32 clk_ares : 1; + u32 sw_only_en : 1; + u32 sleep : 4; + u32 wakeup : 4; + u32 force_mem_periph_off : 1; + u32 force_mem_periph_on : 1; + u32 force_mem_core_on : 1; + u32 reserved1 : 5; + u32 ignore_rpmh_clk_dis : 1; + u32 reserved2 : 1; + u32 clk_dis : 1; + u32 ignore_all_clk_dis : 1; + u32 ignore_all_ares : 1; + u32 reserved3 : 6; + u32 clk_off : 1; +}; + +/* Union definition of register */ +union ipa_gcc_hwio_def_gcc_boot_rom_ahb_cbcr_u +{ + struct ipa_gcc_hwio_def_gcc_boot_rom_ahb_cbcr_s def; + u32 value; +}; + +/*===========================================================================*/ +/*! + @brief Bit Field definition of register: GCC_BOOT_ROM_AHB_SREGR +*/ +/*===========================================================================*/ +/* Structure definition of register */ +struct ipa_gcc_hwio_def_gcc_boot_rom_ahb_sregr_s +{ + u32 reserved0 : 1; + u32 sw_clk_en_slp_stg : 1; + u32 sw_clk_en_sel_slp_stg : 1; + u32 sw_ctrl_pwr_down : 1; + u32 sw_rst_slp_stg : 1; + u32 sw_rst_sel_slp_stg : 1; + u32 force_clk_on : 1; + u32 mem_cph_enable : 1; + u32 sw_div_ratio_slp_stg_clk : 2; + u32 mem_periph_on_ack : 1; + u32 mem_core_on_ack : 1; + u32 sw_sm_pscbc_seq_in_override : 1; + u32 mem_cph_rst_sw_override : 1; + u32 pscbc_slp_stg_mode_csr : 1; + u32 ignore_gdsc_pwr_dwn_csr : 1; + u32 sreg_pscbc_spare_ctrl_in : 8; + u32 sreg_pscbc_spare_ctrl_out : 8; +}; + +/* Union definition of register */ +union ipa_gcc_hwio_def_gcc_boot_rom_ahb_sregr_u +{ + struct ipa_gcc_hwio_def_gcc_boot_rom_ahb_sregr_s def; + u32 value; +}; + +/*===========================================================================*/ +/*! + @brief Bit Field definition of register: GCC_TLMM_BCR +*/ +/*===========================================================================*/ +/* Structure definition of register */ +struct ipa_gcc_hwio_def_gcc_tlmm_bcr_s +{ + u32 blk_ares : 1; + u32 reserved0 : 31; +}; + +/* Union definition of register */ +union ipa_gcc_hwio_def_gcc_tlmm_bcr_u +{ + struct ipa_gcc_hwio_def_gcc_tlmm_bcr_s def; + u32 value; +}; + +/*===========================================================================*/ +/*! + @brief Bit Field definition of register: GCC_TLMM_AHB_CBCR +*/ +/*===========================================================================*/ +/* Structure definition of register */ +struct ipa_gcc_hwio_def_gcc_tlmm_ahb_cbcr_s +{ + u32 reserved0 : 2; + u32 clk_ares : 1; + u32 reserved1 : 17; + u32 ignore_rpmh_clk_dis : 1; + u32 reserved2 : 1; + u32 clk_dis : 1; + u32 ignore_all_clk_dis : 1; + u32 ignore_all_ares : 1; + u32 reserved3 : 6; + u32 clk_off : 1; +}; + +/* Union definition of register */ +union ipa_gcc_hwio_def_gcc_tlmm_ahb_cbcr_u +{ + struct ipa_gcc_hwio_def_gcc_tlmm_ahb_cbcr_s def; + u32 value; +}; + +/*===========================================================================*/ +/*! + @brief Bit Field definition of register: GCC_TLMM_CBCR +*/ +/*===========================================================================*/ +/* Structure definition of register */ +struct ipa_gcc_hwio_def_gcc_tlmm_cbcr_s +{ + u32 reserved0 : 2; + u32 clk_ares : 1; + u32 reserved1 : 17; + u32 ignore_rpmh_clk_dis : 1; + u32 reserved2 : 1; + u32 clk_dis : 1; + u32 ignore_all_clk_dis : 1; + u32 ignore_all_ares : 1; + u32 reserved3 : 6; + u32 clk_off : 1; +}; + +/* Union definition of register */ +union ipa_gcc_hwio_def_gcc_tlmm_cbcr_u +{ + struct ipa_gcc_hwio_def_gcc_tlmm_cbcr_s def; + u32 value; +}; + +/*===========================================================================*/ +/*! + @brief Bit Field definition of register: GCC_AOSS_BCR +*/ +/*===========================================================================*/ +/* Structure definition of register */ +struct ipa_gcc_hwio_def_gcc_aoss_bcr_s +{ + u32 blk_ares : 1; + u32 reserved0 : 31; +}; + +/* Union definition of register */ +union ipa_gcc_hwio_def_gcc_aoss_bcr_u +{ + struct ipa_gcc_hwio_def_gcc_aoss_bcr_s def; + u32 value; +}; + +/*===========================================================================*/ +/*! + @brief Bit Field definition of register: GCC_AOSS_CFG_AHB_CBCR +*/ +/*===========================================================================*/ +/* Structure definition of register */ +struct ipa_gcc_hwio_def_gcc_aoss_cfg_ahb_cbcr_s +{ + u32 clk_enable : 1; + u32 reserved0 : 1; + u32 clk_ares : 1; + u32 reserved1 : 17; + u32 ignore_rpmh_clk_dis : 1; + u32 reserved2 : 1; + u32 clk_dis : 1; + u32 ignore_all_clk_dis : 1; + u32 ignore_all_ares : 1; + u32 reserved3 : 6; + u32 clk_off : 1; +}; + +/* Union definition of register */ +union ipa_gcc_hwio_def_gcc_aoss_cfg_ahb_cbcr_u +{ + struct ipa_gcc_hwio_def_gcc_aoss_cfg_ahb_cbcr_s def; + u32 value; +}; + +/*===========================================================================*/ +/*! + @brief Bit Field definition of register: GCC_AOSS_AT_CBCR +*/ +/*===========================================================================*/ +/* Structure definition of register */ +struct ipa_gcc_hwio_def_gcc_aoss_at_cbcr_s +{ + u32 clk_enable : 1; + u32 hw_ctl : 1; + u32 clk_ares : 1; + u32 sw_only_en : 1; + u32 reserved0 : 16; + u32 ignore_rpmh_clk_dis : 1; + u32 reserved1 : 1; + u32 clk_dis : 1; + u32 ignore_all_clk_dis : 1; + u32 ignore_all_ares : 1; + u32 reserved2 : 6; + u32 clk_off : 1; +}; + +/* Union definition of register */ +union ipa_gcc_hwio_def_gcc_aoss_at_cbcr_u +{ + struct ipa_gcc_hwio_def_gcc_aoss_at_cbcr_s def; + u32 value; +}; + +/*===========================================================================*/ +/*! + @brief Bit Field definition of register: GCC_SEC_CTRL_BCR +*/ +/*===========================================================================*/ +/* Structure definition of register */ +struct ipa_gcc_hwio_def_gcc_sec_ctrl_bcr_s +{ + u32 blk_ares : 1; + u32 reserved0 : 31; +}; + +/* Union definition of register */ +union ipa_gcc_hwio_def_gcc_sec_ctrl_bcr_u +{ + struct ipa_gcc_hwio_def_gcc_sec_ctrl_bcr_s def; + u32 value; +}; + +/*===========================================================================*/ +/*! + @brief Bit Field definition of register: GCC_SEC_CTRL_ACC_CBCR +*/ +/*===========================================================================*/ +/* Structure definition of register */ +struct ipa_gcc_hwio_def_gcc_sec_ctrl_acc_cbcr_s +{ + u32 clk_enable : 1; + u32 reserved0 : 1; + u32 clk_ares : 1; + u32 reserved1 : 19; + u32 clk_dis : 1; + u32 ignore_all_clk_dis : 1; + u32 ignore_all_ares : 1; + u32 reserved2 : 6; + u32 clk_off : 1; +}; + +/* Union definition of register */ +union ipa_gcc_hwio_def_gcc_sec_ctrl_acc_cbcr_u +{ + struct ipa_gcc_hwio_def_gcc_sec_ctrl_acc_cbcr_s def; + u32 value; +}; + +/*===========================================================================*/ +/*! + @brief Bit Field definition of register: GCC_SEC_CTRL_AHB_CBCR +*/ +/*===========================================================================*/ +/* Structure definition of register */ +struct ipa_gcc_hwio_def_gcc_sec_ctrl_ahb_cbcr_s +{ + u32 clk_enable : 1; + u32 hw_ctl : 1; + u32 clk_ares : 1; + u32 sw_only_en : 1; + u32 reserved0 : 16; + u32 ignore_rpmh_clk_dis : 1; + u32 reserved1 : 1; + u32 clk_dis : 1; + u32 ignore_all_clk_dis : 1; + u32 ignore_all_ares : 1; + u32 reserved2 : 6; + u32 clk_off : 1; +}; + +/* Union definition of register */ +union ipa_gcc_hwio_def_gcc_sec_ctrl_ahb_cbcr_u +{ + struct ipa_gcc_hwio_def_gcc_sec_ctrl_ahb_cbcr_s def; + u32 value; +}; + +/*===========================================================================*/ +/*! + @brief Bit Field definition of register: GCC_SEC_CTRL_CBCR +*/ +/*===========================================================================*/ +/* Structure definition of register */ +struct ipa_gcc_hwio_def_gcc_sec_ctrl_cbcr_s +{ + u32 clk_enable : 1; + u32 reserved0 : 1; + u32 clk_ares : 1; + u32 reserved1 : 1; + u32 sleep : 4; + u32 wakeup : 4; + u32 force_mem_periph_off : 1; + u32 force_mem_periph_on : 1; + u32 force_mem_core_on : 1; + u32 reserved2 : 7; + u32 clk_dis : 1; + u32 ignore_all_clk_dis : 1; + u32 ignore_all_ares : 1; + u32 reserved3 : 6; + u32 clk_off : 1; +}; + +/* Union definition of register */ +union ipa_gcc_hwio_def_gcc_sec_ctrl_cbcr_u +{ + struct ipa_gcc_hwio_def_gcc_sec_ctrl_cbcr_s def; + u32 value; +}; + +/*===========================================================================*/ +/*! + @brief Bit Field definition of register: GCC_SEC_CTRL_SREGR +*/ +/*===========================================================================*/ +/* Structure definition of register */ +struct ipa_gcc_hwio_def_gcc_sec_ctrl_sregr_s +{ + u32 reserved0 : 1; + u32 sw_clk_en_slp_stg : 1; + u32 sw_clk_en_sel_slp_stg : 1; + u32 sw_ctrl_pwr_down : 1; + u32 sw_rst_slp_stg : 1; + u32 sw_rst_sel_slp_stg : 1; + u32 force_clk_on : 1; + u32 mem_cph_enable : 1; + u32 sw_div_ratio_slp_stg_clk : 2; + u32 mem_periph_on_ack : 1; + u32 mem_core_on_ack : 1; + u32 sw_sm_pscbc_seq_in_override : 1; + u32 mem_cph_rst_sw_override : 1; + u32 pscbc_slp_stg_mode_csr : 1; + u32 ignore_gdsc_pwr_dwn_csr : 1; + u32 sreg_pscbc_spare_ctrl_in : 8; + u32 sreg_pscbc_spare_ctrl_out : 8; +}; + +/* Union definition of register */ +union ipa_gcc_hwio_def_gcc_sec_ctrl_sregr_u +{ + struct ipa_gcc_hwio_def_gcc_sec_ctrl_sregr_s def; + u32 value; +}; + +/*===========================================================================*/ +/*! + @brief Bit Field definition of register: GCC_SEC_CTRL_SENSE_CBCR +*/ +/*===========================================================================*/ +/* Structure definition of register */ +struct ipa_gcc_hwio_def_gcc_sec_ctrl_sense_cbcr_s +{ + u32 clk_enable : 1; + u32 reserved0 : 1; + u32 clk_ares : 1; + u32 reserved1 : 19; + u32 clk_dis : 1; + u32 ignore_all_clk_dis : 1; + u32 ignore_all_ares : 1; + u32 reserved2 : 6; + u32 clk_off : 1; +}; + +/* Union definition of register */ +union ipa_gcc_hwio_def_gcc_sec_ctrl_sense_cbcr_u +{ + struct ipa_gcc_hwio_def_gcc_sec_ctrl_sense_cbcr_s def; + u32 value; +}; + +/*===========================================================================*/ +/*! + @brief Bit Field definition of register: GCC_SEC_CTRL_BOOT_ROM_PATCH_CBCR +*/ +/*===========================================================================*/ +/* Structure definition of register */ +struct ipa_gcc_hwio_def_gcc_sec_ctrl_boot_rom_patch_cbcr_s +{ + u32 clk_enable : 1; + u32 reserved0 : 1; + u32 clk_ares : 1; + u32 reserved1 : 17; + u32 ignore_rpmh_clk_dis : 1; + u32 reserved2 : 1; + u32 clk_dis : 1; + u32 ignore_all_clk_dis : 1; + u32 ignore_all_ares : 1; + u32 reserved3 : 6; + u32 clk_off : 1; +}; + +/* Union definition of register */ +union ipa_gcc_hwio_def_gcc_sec_ctrl_boot_rom_patch_cbcr_u +{ + struct ipa_gcc_hwio_def_gcc_sec_ctrl_boot_rom_patch_cbcr_s def; + u32 value; +}; + +/*===========================================================================*/ +/*! + @brief Bit Field definition of register: GCC_ACC_CMD_RCGR +*/ +/*===========================================================================*/ +/* Structure definition of register */ +struct ipa_gcc_hwio_def_gcc_acc_cmd_rcgr_s +{ + u32 update : 1; + u32 root_en : 1; + u32 reserved0 : 2; + u32 dirty_cfg_rcgr : 1; + u32 reserved1 : 26; + u32 root_off : 1; +}; + +/* Union definition of register */ +union ipa_gcc_hwio_def_gcc_acc_cmd_rcgr_u +{ + struct ipa_gcc_hwio_def_gcc_acc_cmd_rcgr_s def; + u32 value; +}; + +/*===========================================================================*/ +/*! + @brief Bit Field definition of register: GCC_ACC_CFG_RCGR +*/ +/*===========================================================================*/ +/* Structure definition of register */ +struct ipa_gcc_hwio_def_gcc_acc_cfg_rcgr_s +{ + u32 src_div : 5; + u32 reserved0 : 3; + u32 src_sel : 3; + u32 reserved1 : 5; + u32 rcglite_disable : 1; + u32 reserved2 : 3; + u32 hw_clk_control : 1; + u32 reserved3 : 11; +}; + +/* Union definition of register */ +union ipa_gcc_hwio_def_gcc_acc_cfg_rcgr_u +{ + struct ipa_gcc_hwio_def_gcc_acc_cfg_rcgr_s def; + u32 value; +}; + +/*===========================================================================*/ +/*! + @brief Bit Field definition of register: GCC_SEC_CTRL_CMD_RCGR +*/ +/*===========================================================================*/ +/* Structure definition of register */ +struct ipa_gcc_hwio_def_gcc_sec_ctrl_cmd_rcgr_s +{ + u32 update : 1; + u32 root_en : 1; + u32 reserved0 : 2; + u32 dirty_cfg_rcgr : 1; + u32 reserved1 : 26; + u32 root_off : 1; +}; + +/* Union definition of register */ +union ipa_gcc_hwio_def_gcc_sec_ctrl_cmd_rcgr_u +{ + struct ipa_gcc_hwio_def_gcc_sec_ctrl_cmd_rcgr_s def; + u32 value; +}; + +/*===========================================================================*/ +/*! + @brief Bit Field definition of register: GCC_SEC_CTRL_CFG_RCGR +*/ +/*===========================================================================*/ +/* Structure definition of register */ +struct ipa_gcc_hwio_def_gcc_sec_ctrl_cfg_rcgr_s +{ + u32 src_div : 5; + u32 reserved0 : 3; + u32 src_sel : 3; + u32 reserved1 : 5; + u32 rcglite_disable : 1; + u32 reserved2 : 3; + u32 hw_clk_control : 1; + u32 reserved3 : 11; +}; + +/* Union definition of register */ +union ipa_gcc_hwio_def_gcc_sec_ctrl_cfg_rcgr_u +{ + struct ipa_gcc_hwio_def_gcc_sec_ctrl_cfg_rcgr_s def; + u32 value; +}; + +/*===========================================================================*/ +/*! + @brief Bit Field definition of register: GCC_SPDM_BCR +*/ +/*===========================================================================*/ +/* Structure definition of register */ +struct ipa_gcc_hwio_def_gcc_spdm_bcr_s +{ + u32 blk_ares : 1; + u32 reserved0 : 31; +}; + +/* Union definition of register */ +union ipa_gcc_hwio_def_gcc_spdm_bcr_u +{ + struct ipa_gcc_hwio_def_gcc_spdm_bcr_s def; + u32 value; +}; + +/*===========================================================================*/ +/*! + @brief Bit Field definition of register: GCC_SPDM_CFG_AHB_CBCR +*/ +/*===========================================================================*/ +/* Structure definition of register */ +struct ipa_gcc_hwio_def_gcc_spdm_cfg_ahb_cbcr_s +{ + u32 clk_enable : 1; + u32 reserved0 : 1; + u32 clk_ares : 1; + u32 reserved1 : 17; + u32 ignore_rpmh_clk_dis : 1; + u32 reserved2 : 1; + u32 clk_dis : 1; + u32 ignore_all_clk_dis : 1; + u32 ignore_all_ares : 1; + u32 reserved3 : 6; + u32 clk_off : 1; +}; + +/* Union definition of register */ +union ipa_gcc_hwio_def_gcc_spdm_cfg_ahb_cbcr_u +{ + struct ipa_gcc_hwio_def_gcc_spdm_cfg_ahb_cbcr_s def; + u32 value; +}; + +/*===========================================================================*/ +/*! + @brief Bit Field definition of register: GCC_SPDM_MSTR_AHB_CBCR +*/ +/*===========================================================================*/ +/* Structure definition of register */ +struct ipa_gcc_hwio_def_gcc_spdm_mstr_ahb_cbcr_s +{ + u32 clk_enable : 1; + u32 reserved0 : 1; + u32 clk_ares : 1; + u32 reserved1 : 17; + u32 ignore_rpmh_clk_dis : 1; + u32 reserved2 : 1; + u32 clk_dis : 1; + u32 ignore_all_clk_dis : 1; + u32 ignore_all_ares : 1; + u32 reserved3 : 6; + u32 clk_off : 1; +}; + +/* Union definition of register */ +union ipa_gcc_hwio_def_gcc_spdm_mstr_ahb_cbcr_u +{ + struct ipa_gcc_hwio_def_gcc_spdm_mstr_ahb_cbcr_s def; + u32 value; +}; + +/*===========================================================================*/ +/*! + @brief Bit Field definition of register: GCC_SPDM_FF_CBCR +*/ +/*===========================================================================*/ +/* Structure definition of register */ +struct ipa_gcc_hwio_def_gcc_spdm_ff_cbcr_s +{ + u32 clk_enable : 1; + u32 reserved0 : 1; + u32 clk_ares : 1; + u32 reserved1 : 19; + u32 clk_dis : 1; + u32 ignore_all_clk_dis : 1; + u32 ignore_all_ares : 1; + u32 reserved2 : 6; + u32 clk_off : 1; +}; + +/* Union definition of register */ +union ipa_gcc_hwio_def_gcc_spdm_ff_cbcr_u +{ + struct ipa_gcc_hwio_def_gcc_spdm_ff_cbcr_s def; + u32 value; +}; + +/*===========================================================================*/ +/*! + @brief Bit Field definition of register: GCC_SPDM_MEMNOC_CY_CBCR +*/ +/*===========================================================================*/ +/* Structure definition of register */ +struct ipa_gcc_hwio_def_gcc_spdm_memnoc_cy_cbcr_s +{ + u32 clk_enable : 1; + u32 reserved0 : 1; + u32 clk_ares : 1; + u32 reserved1 : 17; + u32 ignore_rpmh_clk_dis : 1; + u32 reserved2 : 1; + u32 clk_dis : 1; + u32 ignore_all_clk_dis : 1; + u32 ignore_all_ares : 1; + u32 reserved3 : 6; + u32 clk_off : 1; +}; + +/* Union definition of register */ +union ipa_gcc_hwio_def_gcc_spdm_memnoc_cy_cbcr_u +{ + struct ipa_gcc_hwio_def_gcc_spdm_memnoc_cy_cbcr_s def; + u32 value; +}; + +/*===========================================================================*/ +/*! + @brief Bit Field definition of register: GCC_SPDM_SNOC_CY_CBCR +*/ +/*===========================================================================*/ +/* Structure definition of register */ +struct ipa_gcc_hwio_def_gcc_spdm_snoc_cy_cbcr_s +{ + u32 clk_enable : 1; + u32 reserved0 : 1; + u32 clk_ares : 1; + u32 reserved1 : 17; + u32 ignore_rpmh_clk_dis : 1; + u32 reserved2 : 1; + u32 clk_dis : 1; + u32 ignore_all_clk_dis : 1; + u32 ignore_all_ares : 1; + u32 reserved3 : 6; + u32 clk_off : 1; +}; + +/* Union definition of register */ +union ipa_gcc_hwio_def_gcc_spdm_snoc_cy_cbcr_u +{ + struct ipa_gcc_hwio_def_gcc_spdm_snoc_cy_cbcr_s def; + u32 value; +}; + +/*===========================================================================*/ +/*! + @brief Bit Field definition of register: GCC_SPDM_DEBUG_CY_CBCR +*/ +/*===========================================================================*/ +/* Structure definition of register */ +struct ipa_gcc_hwio_def_gcc_spdm_debug_cy_cbcr_s +{ + u32 clk_enable : 1; + u32 reserved0 : 1; + u32 clk_ares : 1; + u32 reserved1 : 19; + u32 clk_dis : 1; + u32 ignore_all_clk_dis : 1; + u32 ignore_all_ares : 1; + u32 reserved2 : 6; + u32 clk_off : 1; +}; + +/* Union definition of register */ +union ipa_gcc_hwio_def_gcc_spdm_debug_cy_cbcr_u +{ + struct ipa_gcc_hwio_def_gcc_spdm_debug_cy_cbcr_s def; + u32 value; +}; + +/*===========================================================================*/ +/*! + @brief Bit Field definition of register: GCC_ULTAUDIO_AHBFABRIC_EFABRIC_SPDM_CBCR +*/ +/*===========================================================================*/ +/* Structure definition of register */ +struct ipa_gcc_hwio_def_gcc_ultaudio_ahbfabric_efabric_spdm_cbcr_s +{ + u32 clk_enable : 1; + u32 reserved0 : 1; + u32 clk_ares : 1; + u32 reserved1 : 19; + u32 clk_dis : 1; + u32 ignore_all_clk_dis : 1; + u32 ignore_all_ares : 1; + u32 reserved2 : 6; + u32 clk_off : 1; +}; + +/* Union definition of register */ +union ipa_gcc_hwio_def_gcc_ultaudio_ahbfabric_efabric_spdm_cbcr_u +{ + struct ipa_gcc_hwio_def_gcc_ultaudio_ahbfabric_efabric_spdm_cbcr_s def; + u32 value; +}; + +/*===========================================================================*/ +/*! + @brief Bit Field definition of register: GCC_SPDM_PNOC_CY_CBCR +*/ +/*===========================================================================*/ +/* Structure definition of register */ +struct ipa_gcc_hwio_def_gcc_spdm_pnoc_cy_cbcr_s +{ + u32 clk_enable : 1; + u32 reserved0 : 1; + u32 clk_ares : 1; + u32 reserved1 : 17; + u32 ignore_rpmh_clk_dis : 1; + u32 reserved2 : 1; + u32 clk_dis : 1; + u32 ignore_all_clk_dis : 1; + u32 ignore_all_ares : 1; + u32 reserved3 : 6; + u32 clk_off : 1; +}; + +/* Union definition of register */ +union ipa_gcc_hwio_def_gcc_spdm_pnoc_cy_cbcr_u +{ + struct ipa_gcc_hwio_def_gcc_spdm_pnoc_cy_cbcr_s def; + u32 value; +}; + +/*===========================================================================*/ +/*! + @brief Bit Field definition of register: GCC_SPDM_MEMNOC_CY_CDIVR +*/ +/*===========================================================================*/ +/* Structure definition of register */ +struct ipa_gcc_hwio_def_gcc_spdm_memnoc_cy_cdivr_s +{ + u32 clk_div : 4; + u32 reserved0 : 28; +}; + +/* Union definition of register */ +union ipa_gcc_hwio_def_gcc_spdm_memnoc_cy_cdivr_u +{ + struct ipa_gcc_hwio_def_gcc_spdm_memnoc_cy_cdivr_s def; + u32 value; +}; + +/*===========================================================================*/ +/*! + @brief Bit Field definition of register: GCC_SPDM_SNOC_CY_CDIVR +*/ +/*===========================================================================*/ +/* Structure definition of register */ +struct ipa_gcc_hwio_def_gcc_spdm_snoc_cy_cdivr_s +{ + u32 clk_div : 4; + u32 reserved0 : 28; +}; + +/* Union definition of register */ +union ipa_gcc_hwio_def_gcc_spdm_snoc_cy_cdivr_u +{ + struct ipa_gcc_hwio_def_gcc_spdm_snoc_cy_cdivr_s def; + u32 value; +}; + +/*===========================================================================*/ +/*! + @brief Bit Field definition of register: GCC_SPDM_DEBUG_CY_CDIVR +*/ +/*===========================================================================*/ +/* Structure definition of register */ +struct ipa_gcc_hwio_def_gcc_spdm_debug_cy_cdivr_s +{ + u32 clk_div : 4; + u32 reserved0 : 28; +}; + +/* Union definition of register */ +union ipa_gcc_hwio_def_gcc_spdm_debug_cy_cdivr_u +{ + struct ipa_gcc_hwio_def_gcc_spdm_debug_cy_cdivr_s def; + u32 value; +}; + +/*===========================================================================*/ +/*! + @brief Bit Field definition of register: GCC_CE1_BCR +*/ +/*===========================================================================*/ +/* Structure definition of register */ +struct ipa_gcc_hwio_def_gcc_ce1_bcr_s +{ + u32 blk_ares : 1; + u32 reserved0 : 31; +}; + +/* Union definition of register */ +union ipa_gcc_hwio_def_gcc_ce1_bcr_u +{ + struct ipa_gcc_hwio_def_gcc_ce1_bcr_s def; + u32 value; +}; + +/*===========================================================================*/ +/*! + @brief Bit Field definition of register: GCC_CE1_CBCR +*/ +/*===========================================================================*/ +/* Structure definition of register */ +struct ipa_gcc_hwio_def_gcc_ce1_cbcr_s +{ + u32 reserved0 : 2; + u32 clk_ares : 1; + u32 reserved1 : 1; + u32 sleep : 4; + u32 wakeup : 4; + u32 force_mem_periph_off : 1; + u32 force_mem_periph_on : 1; + u32 force_mem_core_on : 1; + u32 reserved2 : 5; + u32 ignore_rpmh_clk_dis : 1; + u32 reserved3 : 1; + u32 clk_dis : 1; + u32 ignore_all_clk_dis : 1; + u32 ignore_all_ares : 1; + u32 reserved4 : 6; + u32 clk_off : 1; +}; + +/* Union definition of register */ +union ipa_gcc_hwio_def_gcc_ce1_cbcr_u +{ + struct ipa_gcc_hwio_def_gcc_ce1_cbcr_s def; + u32 value; +}; + +/*===========================================================================*/ +/*! + @brief Bit Field definition of register: GCC_CE1_SREGR +*/ +/*===========================================================================*/ +/* Structure definition of register */ +struct ipa_gcc_hwio_def_gcc_ce1_sregr_s +{ + u32 reserved0 : 1; + u32 sw_clk_en_slp_stg : 1; + u32 sw_clk_en_sel_slp_stg : 1; + u32 sw_ctrl_pwr_down : 1; + u32 sw_rst_slp_stg : 1; + u32 sw_rst_sel_slp_stg : 1; + u32 force_clk_on : 1; + u32 mem_cph_enable : 1; + u32 sw_div_ratio_slp_stg_clk : 2; + u32 mem_periph_on_ack : 1; + u32 mem_core_on_ack : 1; + u32 sw_sm_pscbc_seq_in_override : 1; + u32 mem_cph_rst_sw_override : 1; + u32 pscbc_slp_stg_mode_csr : 1; + u32 ignore_gdsc_pwr_dwn_csr : 1; + u32 sreg_pscbc_spare_ctrl_in : 8; + u32 sreg_pscbc_spare_ctrl_out : 8; +}; + +/* Union definition of register */ +union ipa_gcc_hwio_def_gcc_ce1_sregr_u +{ + struct ipa_gcc_hwio_def_gcc_ce1_sregr_s def; + u32 value; +}; + +/*===========================================================================*/ +/*! + @brief Bit Field definition of register: GCC_CE1_AXI_CBCR +*/ +/*===========================================================================*/ +/* Structure definition of register */ +struct ipa_gcc_hwio_def_gcc_ce1_axi_cbcr_s +{ + u32 reserved0 : 2; + u32 clk_ares : 1; + u32 reserved1 : 17; + u32 ignore_rpmh_clk_dis : 1; + u32 reserved2 : 1; + u32 clk_dis : 1; + u32 ignore_all_clk_dis : 1; + u32 ignore_all_ares : 1; + u32 reserved3 : 6; + u32 clk_off : 1; +}; + +/* Union definition of register */ +union ipa_gcc_hwio_def_gcc_ce1_axi_cbcr_u +{ + struct ipa_gcc_hwio_def_gcc_ce1_axi_cbcr_s def; + u32 value; +}; + +/*===========================================================================*/ +/*! + @brief Bit Field definition of register: GCC_CE1_AHB_CBCR +*/ +/*===========================================================================*/ +/* Structure definition of register */ +struct ipa_gcc_hwio_def_gcc_ce1_ahb_cbcr_s +{ + u32 reserved0 : 1; + u32 hw_ctl : 1; + u32 clk_ares : 1; + u32 sw_only_en : 1; + u32 reserved1 : 16; + u32 ignore_rpmh_clk_dis : 1; + u32 reserved2 : 1; + u32 clk_dis : 1; + u32 ignore_all_clk_dis : 1; + u32 ignore_all_ares : 1; + u32 reserved3 : 6; + u32 clk_off : 1; +}; + +/* Union definition of register */ +union ipa_gcc_hwio_def_gcc_ce1_ahb_cbcr_u +{ + struct ipa_gcc_hwio_def_gcc_ce1_ahb_cbcr_s def; + u32 value; +}; + +/*===========================================================================*/ +/*! + @brief Bit Field definition of register: GCC_RPMH_CE_CMD_DFSR +*/ +/*===========================================================================*/ +/* Structure definition of register */ +struct ipa_gcc_hwio_def_gcc_rpmh_ce_cmd_dfsr_s +{ + u32 dfs_en : 1; + u32 curr_perf_state : 4; + u32 hw_clk_control : 1; + u32 dfs_fsm_state : 3; + u32 perf_state_update_status : 1; + u32 sw_override : 1; + u32 sw_perf_state : 4; + u32 rcg_sw_ctrl : 1; + u32 reserved0 : 16; +}; + +/* Union definition of register */ +union ipa_gcc_hwio_def_gcc_rpmh_ce_cmd_dfsr_u +{ + struct ipa_gcc_hwio_def_gcc_rpmh_ce_cmd_dfsr_s def; + u32 value; +}; + +/*===========================================================================*/ +/*! + @brief Bit Field definition of register: GCC_RPMH_CE_CE1_PERF0_DFSR +*/ +/*===========================================================================*/ +/* Structure definition of register */ +struct ipa_gcc_hwio_def_gcc_rpmh_ce_ce1_perf0_dfsr_s +{ + u32 src_div : 5; + u32 reserved0 : 3; + u32 src_sel : 3; + u32 reserved1 : 21; +}; + +/* Union definition of register */ +union ipa_gcc_hwio_def_gcc_rpmh_ce_ce1_perf0_dfsr_u +{ + struct ipa_gcc_hwio_def_gcc_rpmh_ce_ce1_perf0_dfsr_s def; + u32 value; +}; + +/*===========================================================================*/ +/*! + @brief Bit Field definition of register: GCC_RPMH_CE_CE1_PERF1_DFSR +*/ +/*===========================================================================*/ +/* Structure definition of register */ +struct ipa_gcc_hwio_def_gcc_rpmh_ce_ce1_perf1_dfsr_s +{ + u32 src_div : 5; + u32 reserved0 : 3; + u32 src_sel : 3; + u32 reserved1 : 21; +}; + +/* Union definition of register */ +union ipa_gcc_hwio_def_gcc_rpmh_ce_ce1_perf1_dfsr_u +{ + struct ipa_gcc_hwio_def_gcc_rpmh_ce_ce1_perf1_dfsr_s def; + u32 value; +}; + +/*===========================================================================*/ +/*! + @brief Bit Field definition of register: GCC_RPMH_CE_CE1_PERF2_DFSR +*/ +/*===========================================================================*/ +/* Structure definition of register */ +struct ipa_gcc_hwio_def_gcc_rpmh_ce_ce1_perf2_dfsr_s +{ + u32 src_div : 5; + u32 reserved0 : 3; + u32 src_sel : 3; + u32 reserved1 : 21; +}; + +/* Union definition of register */ +union ipa_gcc_hwio_def_gcc_rpmh_ce_ce1_perf2_dfsr_u +{ + struct ipa_gcc_hwio_def_gcc_rpmh_ce_ce1_perf2_dfsr_s def; + u32 value; +}; + +/*===========================================================================*/ +/*! + @brief Bit Field definition of register: GCC_RPMH_CE_CE1_PERF3_DFSR +*/ +/*===========================================================================*/ +/* Structure definition of register */ +struct ipa_gcc_hwio_def_gcc_rpmh_ce_ce1_perf3_dfsr_s +{ + u32 src_div : 5; + u32 reserved0 : 3; + u32 src_sel : 3; + u32 reserved1 : 21; +}; + +/* Union definition of register */ +union ipa_gcc_hwio_def_gcc_rpmh_ce_ce1_perf3_dfsr_u +{ + struct ipa_gcc_hwio_def_gcc_rpmh_ce_ce1_perf3_dfsr_s def; + u32 value; +}; + +/*===========================================================================*/ +/*! + @brief Bit Field definition of register: GCC_RPMH_CE_CE1_PERF4_DFSR +*/ +/*===========================================================================*/ +/* Structure definition of register */ +struct ipa_gcc_hwio_def_gcc_rpmh_ce_ce1_perf4_dfsr_s +{ + u32 src_div : 5; + u32 reserved0 : 3; + u32 src_sel : 3; + u32 reserved1 : 21; +}; + +/* Union definition of register */ +union ipa_gcc_hwio_def_gcc_rpmh_ce_ce1_perf4_dfsr_u +{ + struct ipa_gcc_hwio_def_gcc_rpmh_ce_ce1_perf4_dfsr_s def; + u32 value; +}; + +/*===========================================================================*/ +/*! + @brief Bit Field definition of register: GCC_RPMH_CE_CE1_PERF5_DFSR +*/ +/*===========================================================================*/ +/* Structure definition of register */ +struct ipa_gcc_hwio_def_gcc_rpmh_ce_ce1_perf5_dfsr_s +{ + u32 src_div : 5; + u32 reserved0 : 3; + u32 src_sel : 3; + u32 reserved1 : 21; +}; + +/* Union definition of register */ +union ipa_gcc_hwio_def_gcc_rpmh_ce_ce1_perf5_dfsr_u +{ + struct ipa_gcc_hwio_def_gcc_rpmh_ce_ce1_perf5_dfsr_s def; + u32 value; +}; + +/*===========================================================================*/ +/*! + @brief Bit Field definition of register: GCC_RPMH_CE_CE1_PERF6_DFSR +*/ +/*===========================================================================*/ +/* Structure definition of register */ +struct ipa_gcc_hwio_def_gcc_rpmh_ce_ce1_perf6_dfsr_s +{ + u32 src_div : 5; + u32 reserved0 : 3; + u32 src_sel : 3; + u32 reserved1 : 21; +}; + +/* Union definition of register */ +union ipa_gcc_hwio_def_gcc_rpmh_ce_ce1_perf6_dfsr_u +{ + struct ipa_gcc_hwio_def_gcc_rpmh_ce_ce1_perf6_dfsr_s def; + u32 value; +}; + +/*===========================================================================*/ +/*! + @brief Bit Field definition of register: GCC_RPMH_CE_CE1_PERF7_DFSR +*/ +/*===========================================================================*/ +/* Structure definition of register */ +struct ipa_gcc_hwio_def_gcc_rpmh_ce_ce1_perf7_dfsr_s +{ + u32 src_div : 5; + u32 reserved0 : 3; + u32 src_sel : 3; + u32 reserved1 : 21; +}; + +/* Union definition of register */ +union ipa_gcc_hwio_def_gcc_rpmh_ce_ce1_perf7_dfsr_u +{ + struct ipa_gcc_hwio_def_gcc_rpmh_ce_ce1_perf7_dfsr_s def; + u32 value; +}; + +/*===========================================================================*/ +/*! + @brief Bit Field definition of register: GCC_RPMH_CE_CE1_PERF8_DFSR +*/ +/*===========================================================================*/ +/* Structure definition of register */ +struct ipa_gcc_hwio_def_gcc_rpmh_ce_ce1_perf8_dfsr_s +{ + u32 src_div : 5; + u32 reserved0 : 3; + u32 src_sel : 3; + u32 reserved1 : 21; +}; + +/* Union definition of register */ +union ipa_gcc_hwio_def_gcc_rpmh_ce_ce1_perf8_dfsr_u +{ + struct ipa_gcc_hwio_def_gcc_rpmh_ce_ce1_perf8_dfsr_s def; + u32 value; +}; + +/*===========================================================================*/ +/*! + @brief Bit Field definition of register: GCC_RPMH_CE_CE1_PERF9_DFSR +*/ +/*===========================================================================*/ +/* Structure definition of register */ +struct ipa_gcc_hwio_def_gcc_rpmh_ce_ce1_perf9_dfsr_s +{ + u32 src_div : 5; + u32 reserved0 : 3; + u32 src_sel : 3; + u32 reserved1 : 21; +}; + +/* Union definition of register */ +union ipa_gcc_hwio_def_gcc_rpmh_ce_ce1_perf9_dfsr_u +{ + struct ipa_gcc_hwio_def_gcc_rpmh_ce_ce1_perf9_dfsr_s def; + u32 value; +}; + +/*===========================================================================*/ +/*! + @brief Bit Field definition of register: GCC_RPMH_CE_CE1_PERF10_DFSR +*/ +/*===========================================================================*/ +/* Structure definition of register */ +struct ipa_gcc_hwio_def_gcc_rpmh_ce_ce1_perf10_dfsr_s +{ + u32 src_div : 5; + u32 reserved0 : 3; + u32 src_sel : 3; + u32 reserved1 : 21; +}; + +/* Union definition of register */ +union ipa_gcc_hwio_def_gcc_rpmh_ce_ce1_perf10_dfsr_u +{ + struct ipa_gcc_hwio_def_gcc_rpmh_ce_ce1_perf10_dfsr_s def; + u32 value; +}; + +/*===========================================================================*/ +/*! + @brief Bit Field definition of register: GCC_RPMH_CE_CE1_PERF11_DFSR +*/ +/*===========================================================================*/ +/* Structure definition of register */ +struct ipa_gcc_hwio_def_gcc_rpmh_ce_ce1_perf11_dfsr_s +{ + u32 src_div : 5; + u32 reserved0 : 3; + u32 src_sel : 3; + u32 reserved1 : 21; +}; + +/* Union definition of register */ +union ipa_gcc_hwio_def_gcc_rpmh_ce_ce1_perf11_dfsr_u +{ + struct ipa_gcc_hwio_def_gcc_rpmh_ce_ce1_perf11_dfsr_s def; + u32 value; +}; + +/*===========================================================================*/ +/*! + @brief Bit Field definition of register: GCC_RPMH_CE_CE1_PERF12_DFSR +*/ +/*===========================================================================*/ +/* Structure definition of register */ +struct ipa_gcc_hwio_def_gcc_rpmh_ce_ce1_perf12_dfsr_s +{ + u32 src_div : 5; + u32 reserved0 : 3; + u32 src_sel : 3; + u32 reserved1 : 21; +}; + +/* Union definition of register */ +union ipa_gcc_hwio_def_gcc_rpmh_ce_ce1_perf12_dfsr_u +{ + struct ipa_gcc_hwio_def_gcc_rpmh_ce_ce1_perf12_dfsr_s def; + u32 value; +}; + +/*===========================================================================*/ +/*! + @brief Bit Field definition of register: GCC_RPMH_CE_CE1_PERF13_DFSR +*/ +/*===========================================================================*/ +/* Structure definition of register */ +struct ipa_gcc_hwio_def_gcc_rpmh_ce_ce1_perf13_dfsr_s +{ + u32 src_div : 5; + u32 reserved0 : 3; + u32 src_sel : 3; + u32 reserved1 : 21; +}; + +/* Union definition of register */ +union ipa_gcc_hwio_def_gcc_rpmh_ce_ce1_perf13_dfsr_u +{ + struct ipa_gcc_hwio_def_gcc_rpmh_ce_ce1_perf13_dfsr_s def; + u32 value; +}; + +/*===========================================================================*/ +/*! + @brief Bit Field definition of register: GCC_RPMH_CE_CE1_PERF14_DFSR +*/ +/*===========================================================================*/ +/* Structure definition of register */ +struct ipa_gcc_hwio_def_gcc_rpmh_ce_ce1_perf14_dfsr_s +{ + u32 src_div : 5; + u32 reserved0 : 3; + u32 src_sel : 3; + u32 reserved1 : 21; +}; + +/* Union definition of register */ +union ipa_gcc_hwio_def_gcc_rpmh_ce_ce1_perf14_dfsr_u +{ + struct ipa_gcc_hwio_def_gcc_rpmh_ce_ce1_perf14_dfsr_s def; + u32 value; +}; + +/*===========================================================================*/ +/*! + @brief Bit Field definition of register: GCC_RPMH_CE_CE1_PERF15_DFSR +*/ +/*===========================================================================*/ +/* Structure definition of register */ +struct ipa_gcc_hwio_def_gcc_rpmh_ce_ce1_perf15_dfsr_s +{ + u32 src_div : 5; + u32 reserved0 : 3; + u32 src_sel : 3; + u32 reserved1 : 21; +}; + +/* Union definition of register */ +union ipa_gcc_hwio_def_gcc_rpmh_ce_ce1_perf15_dfsr_u +{ + struct ipa_gcc_hwio_def_gcc_rpmh_ce_ce1_perf15_dfsr_s def; + u32 value; +}; + +/*===========================================================================*/ +/*! + @brief Bit Field definition of register: GCC_CE1_CMD_RCGR +*/ +/*===========================================================================*/ +/* Structure definition of register */ +struct ipa_gcc_hwio_def_gcc_ce1_cmd_rcgr_s +{ + u32 update : 1; + u32 root_en : 1; + u32 reserved0 : 2; + u32 dirty_cfg_rcgr : 1; + u32 reserved1 : 26; + u32 root_off : 1; +}; + +/* Union definition of register */ +union ipa_gcc_hwio_def_gcc_ce1_cmd_rcgr_u +{ + struct ipa_gcc_hwio_def_gcc_ce1_cmd_rcgr_s def; + u32 value; +}; + +/*===========================================================================*/ +/*! + @brief Bit Field definition of register: GCC_CE1_CFG_RCGR +*/ +/*===========================================================================*/ +/* Structure definition of register */ +struct ipa_gcc_hwio_def_gcc_ce1_cfg_rcgr_s +{ + u32 src_div : 5; + u32 reserved0 : 3; + u32 src_sel : 3; + u32 reserved1 : 5; + u32 rcglite_disable : 1; + u32 reserved2 : 3; + u32 hw_clk_control : 1; + u32 reserved3 : 11; +}; + +/* Union definition of register */ +union ipa_gcc_hwio_def_gcc_ce1_cfg_rcgr_u +{ + struct ipa_gcc_hwio_def_gcc_ce1_cfg_rcgr_s def; + u32 value; +}; + +/*===========================================================================*/ +/*! + @brief Bit Field definition of register: GCC_AHB_CBCR +*/ +/*===========================================================================*/ +/* Structure definition of register */ +struct ipa_gcc_hwio_def_gcc_ahb_cbcr_s +{ + u32 clk_enable : 1; + u32 reserved0 : 1; + u32 clk_ares : 1; + u32 reserved1 : 17; + u32 ignore_rpmh_clk_dis : 1; + u32 reserved2 : 1; + u32 clk_dis : 1; + u32 ignore_all_clk_dis : 1; + u32 ignore_all_ares : 1; + u32 reserved3 : 6; + u32 clk_off : 1; +}; + +/* Union definition of register */ +union ipa_gcc_hwio_def_gcc_ahb_cbcr_u +{ + struct ipa_gcc_hwio_def_gcc_ahb_cbcr_s def; + u32 value; +}; + +/*===========================================================================*/ +/*! + @brief Bit Field definition of register: GCC_AHB_PCIE_LINK_CBCR +*/ +/*===========================================================================*/ +/* Structure definition of register */ +struct ipa_gcc_hwio_def_gcc_ahb_pcie_link_cbcr_s +{ + u32 clk_enable : 1; + u32 reserved0 : 1; + u32 clk_ares : 1; + u32 reserved1 : 17; + u32 ignore_rpmh_clk_dis : 1; + u32 reserved2 : 1; + u32 clk_dis : 1; + u32 ignore_all_clk_dis : 1; + u32 ignore_all_ares : 1; + u32 reserved3 : 6; + u32 clk_off : 1; +}; + +/* Union definition of register */ +union ipa_gcc_hwio_def_gcc_ahb_pcie_link_cbcr_u +{ + struct ipa_gcc_hwio_def_gcc_ahb_pcie_link_cbcr_s def; + u32 value; +}; + +/*===========================================================================*/ +/*! + @brief Bit Field definition of register: GCC_XO_PCIE_LINK_CBCR +*/ +/*===========================================================================*/ +/* Structure definition of register */ +struct ipa_gcc_hwio_def_gcc_xo_pcie_link_cbcr_s +{ + u32 clk_enable : 1; + u32 hw_ctl : 1; + u32 clk_ares : 1; + u32 sw_only_en : 1; + u32 reserved0 : 18; + u32 clk_dis : 1; + u32 ignore_all_clk_dis : 1; + u32 ignore_all_ares : 1; + u32 reserved1 : 6; + u32 clk_off : 1; +}; + +/* Union definition of register */ +union ipa_gcc_hwio_def_gcc_xo_pcie_link_cbcr_u +{ + struct ipa_gcc_hwio_def_gcc_xo_pcie_link_cbcr_s def; + u32 value; +}; + +/*===========================================================================*/ +/*! + @brief Bit Field definition of register: GCC_XO_CBCR +*/ +/*===========================================================================*/ +/* Structure definition of register */ +struct ipa_gcc_hwio_def_gcc_xo_cbcr_s +{ + u32 clk_enable : 1; + u32 reserved0 : 1; + u32 clk_ares : 1; + u32 reserved1 : 19; + u32 clk_dis : 1; + u32 ignore_all_clk_dis : 1; + u32 ignore_all_ares : 1; + u32 reserved2 : 6; + u32 clk_off : 1; +}; + +/* Union definition of register */ +union ipa_gcc_hwio_def_gcc_xo_cbcr_u +{ + struct ipa_gcc_hwio_def_gcc_xo_cbcr_s def; + u32 value; +}; + +/*===========================================================================*/ +/*! + @brief Bit Field definition of register: GCC_XO_DIV4_CBCR +*/ +/*===========================================================================*/ +/* Structure definition of register */ +struct ipa_gcc_hwio_def_gcc_xo_div4_cbcr_s +{ + u32 clk_enable : 1; + u32 reserved0 : 1; + u32 clk_ares : 1; + u32 reserved1 : 19; + u32 clk_dis : 1; + u32 ignore_all_clk_dis : 1; + u32 ignore_all_ares : 1; + u32 reserved2 : 6; + u32 clk_off : 1; +}; + +/* Union definition of register */ +union ipa_gcc_hwio_def_gcc_xo_div4_cbcr_u +{ + struct ipa_gcc_hwio_def_gcc_xo_div4_cbcr_s def; + u32 value; +}; + +/*===========================================================================*/ +/*! + @brief Bit Field definition of register: GCC_SLEEP_CBCR +*/ +/*===========================================================================*/ +/* Structure definition of register */ +struct ipa_gcc_hwio_def_gcc_sleep_cbcr_s +{ + u32 clk_enable : 1; + u32 reserved0 : 1; + u32 clk_ares : 1; + u32 reserved1 : 19; + u32 clk_dis : 1; + u32 ignore_all_clk_dis : 1; + u32 ignore_all_ares : 1; + u32 reserved2 : 6; + u32 clk_off : 1; +}; + +/* Union definition of register */ +union ipa_gcc_hwio_def_gcc_sleep_cbcr_u +{ + struct ipa_gcc_hwio_def_gcc_sleep_cbcr_s def; + u32 value; +}; + +/*===========================================================================*/ +/*! + @brief Bit Field definition of register: GCC_XO_DIV4_CDIVR +*/ +/*===========================================================================*/ +/* Structure definition of register */ +struct ipa_gcc_hwio_def_gcc_xo_div4_cdivr_s +{ + u32 clk_div : 4; + u32 reserved0 : 28; +}; + +/* Union definition of register */ +union ipa_gcc_hwio_def_gcc_xo_div4_cdivr_u +{ + struct ipa_gcc_hwio_def_gcc_xo_div4_cdivr_s def; + u32 value; +}; + +/*===========================================================================*/ +/*! + @brief Bit Field definition of register: GCC_SLEEP_CMD_RCGR +*/ +/*===========================================================================*/ +/* Structure definition of register */ +struct ipa_gcc_hwio_def_gcc_sleep_cmd_rcgr_s +{ + u32 update : 1; + u32 root_en : 1; + u32 reserved0 : 2; + u32 dirty_cfg_rcgr : 1; + u32 reserved1 : 26; + u32 root_off : 1; +}; + +/* Union definition of register */ +union ipa_gcc_hwio_def_gcc_sleep_cmd_rcgr_u +{ + struct ipa_gcc_hwio_def_gcc_sleep_cmd_rcgr_s def; + u32 value; +}; + +/*===========================================================================*/ +/*! + @brief Bit Field definition of register: GCC_SLEEP_CFG_RCGR +*/ +/*===========================================================================*/ +/* Structure definition of register */ +struct ipa_gcc_hwio_def_gcc_sleep_cfg_rcgr_s +{ + u32 src_div : 5; + u32 reserved0 : 3; + u32 src_sel : 3; + u32 reserved1 : 5; + u32 rcglite_disable : 1; + u32 reserved2 : 3; + u32 hw_clk_control : 1; + u32 reserved3 : 11; +}; + +/* Union definition of register */ +union ipa_gcc_hwio_def_gcc_sleep_cfg_rcgr_u +{ + struct ipa_gcc_hwio_def_gcc_sleep_cfg_rcgr_s def; + u32 value; +}; + +/*===========================================================================*/ +/*! + @brief Bit Field definition of register: GCC_XO_CMD_RCGR +*/ +/*===========================================================================*/ +/* Structure definition of register */ +struct ipa_gcc_hwio_def_gcc_xo_cmd_rcgr_s +{ + u32 update : 1; + u32 root_en : 1; + u32 reserved0 : 2; + u32 dirty_cfg_rcgr : 1; + u32 reserved1 : 26; + u32 root_off : 1; +}; + +/* Union definition of register */ +union ipa_gcc_hwio_def_gcc_xo_cmd_rcgr_u +{ + struct ipa_gcc_hwio_def_gcc_xo_cmd_rcgr_s def; + u32 value; +}; + +/*===========================================================================*/ +/*! + @brief Bit Field definition of register: GCC_XO_CFG_RCGR +*/ +/*===========================================================================*/ +/* Structure definition of register */ +struct ipa_gcc_hwio_def_gcc_xo_cfg_rcgr_s +{ + u32 src_div : 5; + u32 reserved0 : 3; + u32 src_sel : 3; + u32 reserved1 : 5; + u32 rcglite_disable : 1; + u32 reserved2 : 3; + u32 hw_clk_control : 1; + u32 reserved3 : 11; +}; + +/* Union definition of register */ +union ipa_gcc_hwio_def_gcc_xo_cfg_rcgr_u +{ + struct ipa_gcc_hwio_def_gcc_xo_cfg_rcgr_s def; + u32 value; +}; + +/*===========================================================================*/ +/*! + @brief Bit Field definition of register: GCC_DDRSS_BCR +*/ +/*===========================================================================*/ +/* Structure definition of register */ +struct ipa_gcc_hwio_def_gcc_ddrss_bcr_s +{ + u32 blk_ares : 1; + u32 reserved0 : 31; +}; + +/* Union definition of register */ +union ipa_gcc_hwio_def_gcc_ddrss_bcr_u +{ + struct ipa_gcc_hwio_def_gcc_ddrss_bcr_s def; + u32 value; +}; + +/*===========================================================================*/ +/*! + @brief Bit Field definition of register: GCC_DDRSS_GDSCR +*/ +/*===========================================================================*/ +/* Structure definition of register */ +struct ipa_gcc_hwio_def_gcc_ddrss_gdscr_s +{ + u32 sw_collapse : 1; + u32 hw_control : 1; + u32 sw_override : 1; + u32 pd_ares : 1; + u32 clk_disable : 1; + u32 clamp_io : 1; + u32 en_few : 1; + u32 en_rest : 1; + u32 retain : 1; + u32 save : 1; + u32 restore : 1; + u32 retain_ff_enable : 1; + u32 clk_dis_wait : 4; + u32 en_few_wait : 4; + u32 en_rest_wait : 4; + u32 reserved0 : 3; + u32 gdsc_state : 4; + u32 pwr_on : 1; +}; + +/* Union definition of register */ +union ipa_gcc_hwio_def_gcc_ddrss_gdscr_u +{ + struct ipa_gcc_hwio_def_gcc_ddrss_gdscr_s def; + u32 value; +}; + +/*===========================================================================*/ +/*! + @brief Bit Field definition of register: GCC_DDRSS_CFG_GDSCR +*/ +/*===========================================================================*/ +/* Structure definition of register */ +struct ipa_gcc_hwio_def_gcc_ddrss_cfg_gdscr_s +{ + u32 disable_clk_software_override : 1; + u32 clamp_io_software_override : 1; + u32 save_restore_software_override : 1; + u32 unclamp_io_software_override : 1; + u32 gdsc_pscbc_pwr_dwn_sw : 1; + u32 gdsc_phase_reset_delay_count_sw : 2; + u32 gdsc_phase_reset_en_sw : 1; + u32 gdsc_mem_core_force_in_sw : 1; + u32 gdsc_mem_peri_force_in_sw : 1; + u32 gdsc_handshake_dis : 1; + u32 software_control_override : 4; + u32 gdsc_power_down_complete : 1; + u32 gdsc_power_up_complete : 1; + u32 gdsc_enf_ack_status : 1; + u32 gdsc_enr_ack_status : 1; + u32 gdsc_mem_pwr_ack_status : 1; + u32 gdsc_cfg_fsm_state_status : 4; + u32 gdsc_pwr_up_start : 1; + u32 gdsc_pwr_dwn_start : 1; + u32 reserved0 : 6; +}; + +/* Union definition of register */ +union ipa_gcc_hwio_def_gcc_ddrss_cfg_gdscr_u +{ + struct ipa_gcc_hwio_def_gcc_ddrss_cfg_gdscr_s def; + u32 value; +}; + +/*===========================================================================*/ +/*! + @brief Bit Field definition of register: GCC_DDRSS_CFG2_GDSCR +*/ +/*===========================================================================*/ +/* Structure definition of register */ +struct ipa_gcc_hwio_def_gcc_ddrss_cfg2_gdscr_s +{ + u32 mem_pwr_dwn_timeout : 4; + u32 dly_assert_clamp_mem : 4; + u32 dly_deassert_clamp_mem : 4; + u32 dly_mem_pwr_up : 4; + u32 gdsc_clamp_mem_sw : 1; + u32 gdsc_pwrdwn_enable_ack_override : 1; + u32 gdsc_mem_pwrup_ack_override : 1; + u32 reserved0 : 13; +}; + +/* Union definition of register */ +union ipa_gcc_hwio_def_gcc_ddrss_cfg2_gdscr_u +{ + struct ipa_gcc_hwio_def_gcc_ddrss_cfg2_gdscr_s def; + u32 value; +}; + +/*===========================================================================*/ +/*! + @brief Bit Field definition of register: GCC_DDRSS_CFG3_GDSCR +*/ +/*===========================================================================*/ +/* Structure definition of register */ +struct ipa_gcc_hwio_def_gcc_ddrss_cfg3_gdscr_s +{ + u32 gdsc_spare_ctrl_out : 8; + u32 gdsc_spare_ctrl_in : 8; + u32 gdsc_accu_red_sw_override : 1; + u32 gdsc_accu_red_shifter_start_sw : 1; + u32 gdsc_accu_red_shifter_clk_en_sw : 1; + u32 gdsc_accu_red_shifter_done_override : 1; + u32 gdsc_accu_red_timer_en_sw : 1; + u32 dly_accu_red_shifter_done : 4; + u32 gdsc_accu_red_enable : 1; + u32 gdsc_accu_red_shifter_done_status : 1; + u32 reserved0 : 5; +}; + +/* Union definition of register */ +union ipa_gcc_hwio_def_gcc_ddrss_cfg3_gdscr_u +{ + struct ipa_gcc_hwio_def_gcc_ddrss_cfg3_gdscr_s def; + u32 value; +}; + +/*===========================================================================*/ +/*! + @brief Bit Field definition of register: GCC_DDRSS_CFG4_GDSCR +*/ +/*===========================================================================*/ +/* Structure definition of register */ +struct ipa_gcc_hwio_def_gcc_ddrss_cfg4_gdscr_s +{ + u32 dly_retainff : 4; + u32 dly_clampio : 4; + u32 dly_deassertares : 4; + u32 dly_noretainff : 4; + u32 dly_restoreff : 4; + u32 dly_unclampio : 4; + u32 reserved0 : 8; +}; + +/* Union definition of register */ +union ipa_gcc_hwio_def_gcc_ddrss_cfg4_gdscr_u +{ + struct ipa_gcc_hwio_def_gcc_ddrss_cfg4_gdscr_s def; + u32 value; +}; + +/*===========================================================================*/ +/*! + @brief Bit Field definition of register: GCC_DDRSS_TCU_CBCR +*/ +/*===========================================================================*/ +/* Structure definition of register */ +struct ipa_gcc_hwio_def_gcc_ddrss_tcu_cbcr_s +{ + u32 clk_enable : 1; + u32 hw_ctl : 1; + u32 clk_ares : 1; + u32 sw_only_en : 1; + u32 reserved0 : 16; + u32 ignore_rpmh_clk_dis : 1; + u32 reserved1 : 1; + u32 clk_dis : 1; + u32 ignore_all_clk_dis : 1; + u32 ignore_all_ares : 1; + u32 reserved2 : 6; + u32 clk_off : 1; +}; + +/* Union definition of register */ +union ipa_gcc_hwio_def_gcc_ddrss_tcu_cbcr_u +{ + struct ipa_gcc_hwio_def_gcc_ddrss_tcu_cbcr_s def; + u32 value; +}; + +/*===========================================================================*/ +/*! + @brief Bit Field definition of register: GCC_DDRSS_SYS_NOC_AXI_CBCR +*/ +/*===========================================================================*/ +/* Structure definition of register */ +struct ipa_gcc_hwio_def_gcc_ddrss_sys_noc_axi_cbcr_s +{ + u32 clk_enable : 1; + u32 hw_ctl : 1; + u32 clk_ares : 1; + u32 sw_only_en : 1; + u32 reserved0 : 16; + u32 ignore_rpmh_clk_dis : 1; + u32 reserved1 : 1; + u32 clk_dis : 1; + u32 ignore_all_clk_dis : 1; + u32 ignore_all_ares : 1; + u32 reserved2 : 6; + u32 clk_off : 1; +}; + +/* Union definition of register */ +union ipa_gcc_hwio_def_gcc_ddrss_sys_noc_axi_cbcr_u +{ + struct ipa_gcc_hwio_def_gcc_ddrss_sys_noc_axi_cbcr_s def; + u32 value; +}; + +/*===========================================================================*/ +/*! + @brief Bit Field definition of register: GCC_DDRSS_SYS_NOC_HS_AXI_CBCR +*/ +/*===========================================================================*/ +/* Structure definition of register */ +struct ipa_gcc_hwio_def_gcc_ddrss_sys_noc_hs_axi_cbcr_s +{ + u32 clk_enable : 1; + u32 hw_ctl : 1; + u32 clk_ares : 1; + u32 sw_only_en : 1; + u32 reserved0 : 16; + u32 ignore_rpmh_clk_dis : 1; + u32 reserved1 : 1; + u32 clk_dis : 1; + u32 ignore_all_clk_dis : 1; + u32 ignore_all_ares : 1; + u32 reserved2 : 6; + u32 clk_off : 1; +}; + +/* Union definition of register */ +union ipa_gcc_hwio_def_gcc_ddrss_sys_noc_hs_axi_cbcr_u +{ + struct ipa_gcc_hwio_def_gcc_ddrss_sys_noc_hs_axi_cbcr_s def; + u32 value; +}; + +/*===========================================================================*/ +/*! + @brief Bit Field definition of register: GCC_DDRSS_XO_CBCR +*/ +/*===========================================================================*/ +/* Structure definition of register */ +struct ipa_gcc_hwio_def_gcc_ddrss_xo_cbcr_s +{ + u32 clk_enable : 1; + u32 hw_ctl : 1; + u32 clk_ares : 1; + u32 sw_only_en : 1; + u32 reserved0 : 18; + u32 clk_dis : 1; + u32 ignore_all_clk_dis : 1; + u32 ignore_all_ares : 1; + u32 reserved1 : 6; + u32 clk_off : 1; +}; + +/* Union definition of register */ +union ipa_gcc_hwio_def_gcc_ddrss_xo_cbcr_u +{ + struct ipa_gcc_hwio_def_gcc_ddrss_xo_cbcr_s def; + u32 value; +}; + +/*===========================================================================*/ +/*! + @brief Bit Field definition of register: GCC_DDRSS_CFG_AHB_CBCR +*/ +/*===========================================================================*/ +/* Structure definition of register */ +struct ipa_gcc_hwio_def_gcc_ddrss_cfg_ahb_cbcr_s +{ + u32 clk_enable : 1; + u32 hw_ctl : 1; + u32 clk_ares : 1; + u32 sw_only_en : 1; + u32 reserved0 : 16; + u32 ignore_rpmh_clk_dis : 1; + u32 reserved1 : 1; + u32 clk_dis : 1; + u32 ignore_all_clk_dis : 1; + u32 ignore_all_ares : 1; + u32 reserved2 : 6; + u32 clk_off : 1; +}; + +/* Union definition of register */ +union ipa_gcc_hwio_def_gcc_ddrss_cfg_ahb_cbcr_u +{ + struct ipa_gcc_hwio_def_gcc_ddrss_cfg_ahb_cbcr_s def; + u32 value; +}; + +/*===========================================================================*/ +/*! + @brief Bit Field definition of register: GCC_DDRSS_SLEEP_CBCR +*/ +/*===========================================================================*/ +/* Structure definition of register */ +struct ipa_gcc_hwio_def_gcc_ddrss_sleep_cbcr_s +{ + u32 clk_enable : 1; + u32 hw_ctl : 1; + u32 clk_ares : 1; + u32 sw_only_en : 1; + u32 reserved0 : 18; + u32 clk_dis : 1; + u32 ignore_all_clk_dis : 1; + u32 ignore_all_ares : 1; + u32 reserved1 : 6; + u32 clk_off : 1; +}; + +/* Union definition of register */ +union ipa_gcc_hwio_def_gcc_ddrss_sleep_cbcr_u +{ + struct ipa_gcc_hwio_def_gcc_ddrss_sleep_cbcr_s def; + u32 value; +}; + +/*===========================================================================*/ +/*! + @brief Bit Field definition of register: GCC_MEMNOC_CBCR +*/ +/*===========================================================================*/ +/* Structure definition of register */ +struct ipa_gcc_hwio_def_gcc_memnoc_cbcr_s +{ + u32 clk_enable : 1; + u32 hw_ctl : 1; + u32 clk_ares : 1; + u32 sw_only_en : 1; + u32 reserved0 : 16; + u32 ignore_rpmh_clk_dis : 1; + u32 reserved1 : 1; + u32 clk_dis : 1; + u32 ignore_all_clk_dis : 1; + u32 ignore_all_ares : 1; + u32 reserved2 : 6; + u32 clk_off : 1; +}; + +/* Union definition of register */ +union ipa_gcc_hwio_def_gcc_memnoc_cbcr_u +{ + struct ipa_gcc_hwio_def_gcc_memnoc_cbcr_s def; + u32 value; +}; + +/*===========================================================================*/ +/*! + @brief Bit Field definition of register: GCC_DDRSS_AT_CBCR +*/ +/*===========================================================================*/ +/* Structure definition of register */ +struct ipa_gcc_hwio_def_gcc_ddrss_at_cbcr_s +{ + u32 clk_enable : 1; + u32 hw_ctl : 1; + u32 clk_ares : 1; + u32 sw_only_en : 1; + u32 reserved0 : 16; + u32 ignore_rpmh_clk_dis : 1; + u32 reserved1 : 1; + u32 clk_dis : 1; + u32 ignore_all_clk_dis : 1; + u32 ignore_all_ares : 1; + u32 reserved2 : 6; + u32 clk_off : 1; +}; + +/* Union definition of register */ +union ipa_gcc_hwio_def_gcc_ddrss_at_cbcr_u +{ + struct ipa_gcc_hwio_def_gcc_ddrss_at_cbcr_s def; + u32 value; +}; + +/*===========================================================================*/ +/*! + @brief Bit Field definition of register: GCC_DDRSS_MSS_MCDMA_CBCR +*/ +/*===========================================================================*/ +/* Structure definition of register */ +struct ipa_gcc_hwio_def_gcc_ddrss_mss_mcdma_cbcr_s +{ + u32 clk_enable : 1; + u32 hw_ctl : 1; + u32 clk_ares : 1; + u32 sw_only_en : 1; + u32 reserved0 : 16; + u32 ignore_rpmh_clk_dis : 1; + u32 reserved1 : 1; + u32 clk_dis : 1; + u32 ignore_all_clk_dis : 1; + u32 ignore_all_ares : 1; + u32 reserved2 : 6; + u32 clk_off : 1; +}; + +/* Union definition of register */ +union ipa_gcc_hwio_def_gcc_ddrss_mss_mcdma_cbcr_u +{ + struct ipa_gcc_hwio_def_gcc_ddrss_mss_mcdma_cbcr_s def; + u32 value; +}; + +/*===========================================================================*/ +/*! + @brief Bit Field definition of register: GCC_RPMH_SHUB_MEMNOC_PERF0_DFSR +*/ +/*===========================================================================*/ +/* Structure definition of register */ +struct ipa_gcc_hwio_def_gcc_rpmh_shub_memnoc_perf0_dfsr_s +{ + u32 src_div : 5; + u32 reserved0 : 3; + u32 src_sel : 3; + u32 reserved1 : 21; +}; + +/* Union definition of register */ +union ipa_gcc_hwio_def_gcc_rpmh_shub_memnoc_perf0_dfsr_u +{ + struct ipa_gcc_hwio_def_gcc_rpmh_shub_memnoc_perf0_dfsr_s def; + u32 value; +}; + +/*===========================================================================*/ +/*! + @brief Bit Field definition of register: GCC_RPMH_SHUB_MEMNOC_PERF1_DFSR +*/ +/*===========================================================================*/ +/* Structure definition of register */ +struct ipa_gcc_hwio_def_gcc_rpmh_shub_memnoc_perf1_dfsr_s +{ + u32 src_div : 5; + u32 reserved0 : 3; + u32 src_sel : 3; + u32 reserved1 : 21; +}; + +/* Union definition of register */ +union ipa_gcc_hwio_def_gcc_rpmh_shub_memnoc_perf1_dfsr_u +{ + struct ipa_gcc_hwio_def_gcc_rpmh_shub_memnoc_perf1_dfsr_s def; + u32 value; +}; + +/*===========================================================================*/ +/*! + @brief Bit Field definition of register: GCC_RPMH_SHUB_MEMNOC_PERF2_DFSR +*/ +/*===========================================================================*/ +/* Structure definition of register */ +struct ipa_gcc_hwio_def_gcc_rpmh_shub_memnoc_perf2_dfsr_s +{ + u32 src_div : 5; + u32 reserved0 : 3; + u32 src_sel : 3; + u32 reserved1 : 21; +}; + +/* Union definition of register */ +union ipa_gcc_hwio_def_gcc_rpmh_shub_memnoc_perf2_dfsr_u +{ + struct ipa_gcc_hwio_def_gcc_rpmh_shub_memnoc_perf2_dfsr_s def; + u32 value; +}; + +/*===========================================================================*/ +/*! + @brief Bit Field definition of register: GCC_RPMH_SHUB_MEMNOC_PERF3_DFSR +*/ +/*===========================================================================*/ +/* Structure definition of register */ +struct ipa_gcc_hwio_def_gcc_rpmh_shub_memnoc_perf3_dfsr_s +{ + u32 src_div : 5; + u32 reserved0 : 3; + u32 src_sel : 3; + u32 reserved1 : 21; +}; + +/* Union definition of register */ +union ipa_gcc_hwio_def_gcc_rpmh_shub_memnoc_perf3_dfsr_u +{ + struct ipa_gcc_hwio_def_gcc_rpmh_shub_memnoc_perf3_dfsr_s def; + u32 value; +}; + +/*===========================================================================*/ +/*! + @brief Bit Field definition of register: GCC_RPMH_SHUB_MEMNOC_PERF4_DFSR +*/ +/*===========================================================================*/ +/* Structure definition of register */ +struct ipa_gcc_hwio_def_gcc_rpmh_shub_memnoc_perf4_dfsr_s +{ + u32 src_div : 5; + u32 reserved0 : 3; + u32 src_sel : 3; + u32 reserved1 : 21; +}; + +/* Union definition of register */ +union ipa_gcc_hwio_def_gcc_rpmh_shub_memnoc_perf4_dfsr_u +{ + struct ipa_gcc_hwio_def_gcc_rpmh_shub_memnoc_perf4_dfsr_s def; + u32 value; +}; + +/*===========================================================================*/ +/*! + @brief Bit Field definition of register: GCC_RPMH_SHUB_MEMNOC_PERF5_DFSR +*/ +/*===========================================================================*/ +/* Structure definition of register */ +struct ipa_gcc_hwio_def_gcc_rpmh_shub_memnoc_perf5_dfsr_s +{ + u32 src_div : 5; + u32 reserved0 : 3; + u32 src_sel : 3; + u32 reserved1 : 21; +}; + +/* Union definition of register */ +union ipa_gcc_hwio_def_gcc_rpmh_shub_memnoc_perf5_dfsr_u +{ + struct ipa_gcc_hwio_def_gcc_rpmh_shub_memnoc_perf5_dfsr_s def; + u32 value; +}; + +/*===========================================================================*/ +/*! + @brief Bit Field definition of register: GCC_RPMH_SHUB_MEMNOC_PERF6_DFSR +*/ +/*===========================================================================*/ +/* Structure definition of register */ +struct ipa_gcc_hwio_def_gcc_rpmh_shub_memnoc_perf6_dfsr_s +{ + u32 src_div : 5; + u32 reserved0 : 3; + u32 src_sel : 3; + u32 reserved1 : 21; +}; + +/* Union definition of register */ +union ipa_gcc_hwio_def_gcc_rpmh_shub_memnoc_perf6_dfsr_u +{ + struct ipa_gcc_hwio_def_gcc_rpmh_shub_memnoc_perf6_dfsr_s def; + u32 value; +}; + +/*===========================================================================*/ +/*! + @brief Bit Field definition of register: GCC_RPMH_SHUB_MEMNOC_PERF7_DFSR +*/ +/*===========================================================================*/ +/* Structure definition of register */ +struct ipa_gcc_hwio_def_gcc_rpmh_shub_memnoc_perf7_dfsr_s +{ + u32 src_div : 5; + u32 reserved0 : 3; + u32 src_sel : 3; + u32 reserved1 : 21; +}; + +/* Union definition of register */ +union ipa_gcc_hwio_def_gcc_rpmh_shub_memnoc_perf7_dfsr_u +{ + struct ipa_gcc_hwio_def_gcc_rpmh_shub_memnoc_perf7_dfsr_s def; + u32 value; +}; + +/*===========================================================================*/ +/*! + @brief Bit Field definition of register: GCC_RPMH_SHUB_MEMNOC_PERF8_DFSR +*/ +/*===========================================================================*/ +/* Structure definition of register */ +struct ipa_gcc_hwio_def_gcc_rpmh_shub_memnoc_perf8_dfsr_s +{ + u32 src_div : 5; + u32 reserved0 : 3; + u32 src_sel : 3; + u32 reserved1 : 21; +}; + +/* Union definition of register */ +union ipa_gcc_hwio_def_gcc_rpmh_shub_memnoc_perf8_dfsr_u +{ + struct ipa_gcc_hwio_def_gcc_rpmh_shub_memnoc_perf8_dfsr_s def; + u32 value; +}; + +/*===========================================================================*/ +/*! + @brief Bit Field definition of register: GCC_RPMH_SHUB_MEMNOC_PERF9_DFSR +*/ +/*===========================================================================*/ +/* Structure definition of register */ +struct ipa_gcc_hwio_def_gcc_rpmh_shub_memnoc_perf9_dfsr_s +{ + u32 src_div : 5; + u32 reserved0 : 3; + u32 src_sel : 3; + u32 reserved1 : 21; +}; + +/* Union definition of register */ +union ipa_gcc_hwio_def_gcc_rpmh_shub_memnoc_perf9_dfsr_u +{ + struct ipa_gcc_hwio_def_gcc_rpmh_shub_memnoc_perf9_dfsr_s def; + u32 value; +}; + +/*===========================================================================*/ +/*! + @brief Bit Field definition of register: GCC_RPMH_SHUB_MEMNOC_PERF10_DFSR +*/ +/*===========================================================================*/ +/* Structure definition of register */ +struct ipa_gcc_hwio_def_gcc_rpmh_shub_memnoc_perf10_dfsr_s +{ + u32 src_div : 5; + u32 reserved0 : 3; + u32 src_sel : 3; + u32 reserved1 : 21; +}; + +/* Union definition of register */ +union ipa_gcc_hwio_def_gcc_rpmh_shub_memnoc_perf10_dfsr_u +{ + struct ipa_gcc_hwio_def_gcc_rpmh_shub_memnoc_perf10_dfsr_s def; + u32 value; +}; + +/*===========================================================================*/ +/*! + @brief Bit Field definition of register: GCC_RPMH_SHUB_MEMNOC_PERF11_DFSR +*/ +/*===========================================================================*/ +/* Structure definition of register */ +struct ipa_gcc_hwio_def_gcc_rpmh_shub_memnoc_perf11_dfsr_s +{ + u32 src_div : 5; + u32 reserved0 : 3; + u32 src_sel : 3; + u32 reserved1 : 21; +}; + +/* Union definition of register */ +union ipa_gcc_hwio_def_gcc_rpmh_shub_memnoc_perf11_dfsr_u +{ + struct ipa_gcc_hwio_def_gcc_rpmh_shub_memnoc_perf11_dfsr_s def; + u32 value; +}; + +/*===========================================================================*/ +/*! + @brief Bit Field definition of register: GCC_RPMH_SHUB_MEMNOC_PERF12_DFSR +*/ +/*===========================================================================*/ +/* Structure definition of register */ +struct ipa_gcc_hwio_def_gcc_rpmh_shub_memnoc_perf12_dfsr_s +{ + u32 src_div : 5; + u32 reserved0 : 3; + u32 src_sel : 3; + u32 reserved1 : 21; +}; + +/* Union definition of register */ +union ipa_gcc_hwio_def_gcc_rpmh_shub_memnoc_perf12_dfsr_u +{ + struct ipa_gcc_hwio_def_gcc_rpmh_shub_memnoc_perf12_dfsr_s def; + u32 value; +}; + +/*===========================================================================*/ +/*! + @brief Bit Field definition of register: GCC_RPMH_SHUB_MEMNOC_PERF13_DFSR +*/ +/*===========================================================================*/ +/* Structure definition of register */ +struct ipa_gcc_hwio_def_gcc_rpmh_shub_memnoc_perf13_dfsr_s +{ + u32 src_div : 5; + u32 reserved0 : 3; + u32 src_sel : 3; + u32 reserved1 : 21; +}; + +/* Union definition of register */ +union ipa_gcc_hwio_def_gcc_rpmh_shub_memnoc_perf13_dfsr_u +{ + struct ipa_gcc_hwio_def_gcc_rpmh_shub_memnoc_perf13_dfsr_s def; + u32 value; +}; + +/*===========================================================================*/ +/*! + @brief Bit Field definition of register: GCC_RPMH_SHUB_MEMNOC_PERF14_DFSR +*/ +/*===========================================================================*/ +/* Structure definition of register */ +struct ipa_gcc_hwio_def_gcc_rpmh_shub_memnoc_perf14_dfsr_s +{ + u32 src_div : 5; + u32 reserved0 : 3; + u32 src_sel : 3; + u32 reserved1 : 21; +}; + +/* Union definition of register */ +union ipa_gcc_hwio_def_gcc_rpmh_shub_memnoc_perf14_dfsr_u +{ + struct ipa_gcc_hwio_def_gcc_rpmh_shub_memnoc_perf14_dfsr_s def; + u32 value; +}; + +/*===========================================================================*/ +/*! + @brief Bit Field definition of register: GCC_RPMH_SHUB_MEMNOC_PERF15_DFSR +*/ +/*===========================================================================*/ +/* Structure definition of register */ +struct ipa_gcc_hwio_def_gcc_rpmh_shub_memnoc_perf15_dfsr_s +{ + u32 src_div : 5; + u32 reserved0 : 3; + u32 src_sel : 3; + u32 reserved1 : 21; +}; + +/* Union definition of register */ +union ipa_gcc_hwio_def_gcc_rpmh_shub_memnoc_perf15_dfsr_u +{ + struct ipa_gcc_hwio_def_gcc_rpmh_shub_memnoc_perf15_dfsr_s def; + u32 value; +}; + +/*===========================================================================*/ +/*! + @brief Bit Field definition of register: GCC_MEMNOC_CMD_RCGR +*/ +/*===========================================================================*/ +/* Structure definition of register */ +struct ipa_gcc_hwio_def_gcc_memnoc_cmd_rcgr_s +{ + u32 update : 1; + u32 root_en : 1; + u32 reserved0 : 2; + u32 dirty_cfg_rcgr : 1; + u32 reserved1 : 26; + u32 root_off : 1; +}; + +/* Union definition of register */ +union ipa_gcc_hwio_def_gcc_memnoc_cmd_rcgr_u +{ + struct ipa_gcc_hwio_def_gcc_memnoc_cmd_rcgr_s def; + u32 value; +}; + +/*===========================================================================*/ +/*! + @brief Bit Field definition of register: GCC_MEMNOC_CFG_RCGR +*/ +/*===========================================================================*/ +/* Structure definition of register */ +struct ipa_gcc_hwio_def_gcc_memnoc_cfg_rcgr_s +{ + u32 src_div : 5; + u32 reserved0 : 3; + u32 src_sel : 3; + u32 reserved1 : 5; + u32 rcglite_disable : 1; + u32 reserved2 : 3; + u32 hw_clk_control : 1; + u32 reserved3 : 11; +}; + +/* Union definition of register */ +union ipa_gcc_hwio_def_gcc_memnoc_cfg_rcgr_u +{ + struct ipa_gcc_hwio_def_gcc_memnoc_cfg_rcgr_s def; + u32 value; +}; + +/*===========================================================================*/ +/*! + @brief Bit Field definition of register: GCC_RPMH_SHRM_CMD_DFSR +*/ +/*===========================================================================*/ +/* Structure definition of register */ +struct ipa_gcc_hwio_def_gcc_rpmh_shrm_cmd_dfsr_s +{ + u32 dfs_en : 1; + u32 curr_perf_state : 4; + u32 hw_clk_control : 1; + u32 dfs_fsm_state : 3; + u32 perf_state_update_status : 1; + u32 sw_override : 1; + u32 sw_perf_state : 4; + u32 rcg_sw_ctrl : 1; + u32 reserved0 : 16; +}; + +/* Union definition of register */ +union ipa_gcc_hwio_def_gcc_rpmh_shrm_cmd_dfsr_u +{ + struct ipa_gcc_hwio_def_gcc_rpmh_shrm_cmd_dfsr_s def; + u32 value; +}; + +/*===========================================================================*/ +/*! + @brief Bit Field definition of register: GCC_RPMH_SHRM_SHRM_PERF0_DFSR +*/ +/*===========================================================================*/ +/* Structure definition of register */ +struct ipa_gcc_hwio_def_gcc_rpmh_shrm_shrm_perf0_dfsr_s +{ + u32 src_div : 5; + u32 reserved0 : 3; + u32 src_sel : 3; + u32 reserved1 : 21; +}; + +/* Union definition of register */ +union ipa_gcc_hwio_def_gcc_rpmh_shrm_shrm_perf0_dfsr_u +{ + struct ipa_gcc_hwio_def_gcc_rpmh_shrm_shrm_perf0_dfsr_s def; + u32 value; +}; + +/*===========================================================================*/ +/*! + @brief Bit Field definition of register: GCC_RPMH_SHRM_SHRM_PERF1_DFSR +*/ +/*===========================================================================*/ +/* Structure definition of register */ +struct ipa_gcc_hwio_def_gcc_rpmh_shrm_shrm_perf1_dfsr_s +{ + u32 src_div : 5; + u32 reserved0 : 3; + u32 src_sel : 3; + u32 reserved1 : 21; +}; + +/* Union definition of register */ +union ipa_gcc_hwio_def_gcc_rpmh_shrm_shrm_perf1_dfsr_u +{ + struct ipa_gcc_hwio_def_gcc_rpmh_shrm_shrm_perf1_dfsr_s def; + u32 value; +}; + +/*===========================================================================*/ +/*! + @brief Bit Field definition of register: GCC_RPMH_SHRM_SHRM_PERF2_DFSR +*/ +/*===========================================================================*/ +/* Structure definition of register */ +struct ipa_gcc_hwio_def_gcc_rpmh_shrm_shrm_perf2_dfsr_s +{ + u32 src_div : 5; + u32 reserved0 : 3; + u32 src_sel : 3; + u32 reserved1 : 21; +}; + +/* Union definition of register */ +union ipa_gcc_hwio_def_gcc_rpmh_shrm_shrm_perf2_dfsr_u +{ + struct ipa_gcc_hwio_def_gcc_rpmh_shrm_shrm_perf2_dfsr_s def; + u32 value; +}; + +/*===========================================================================*/ +/*! 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+ @brief Bit Field definition of register: GCC_RPMH_SHRM_SHRM_PERF11_DFSR +*/ +/*===========================================================================*/ +/* Structure definition of register */ +struct ipa_gcc_hwio_def_gcc_rpmh_shrm_shrm_perf11_dfsr_s +{ + u32 src_div : 5; + u32 reserved0 : 3; + u32 src_sel : 3; + u32 reserved1 : 21; +}; + +/* Union definition of register */ +union ipa_gcc_hwio_def_gcc_rpmh_shrm_shrm_perf11_dfsr_u +{ + struct ipa_gcc_hwio_def_gcc_rpmh_shrm_shrm_perf11_dfsr_s def; + u32 value; +}; + +/*===========================================================================*/ +/*! + @brief Bit Field definition of register: GCC_RPMH_SHRM_SHRM_PERF12_DFSR +*/ +/*===========================================================================*/ +/* Structure definition of register */ +struct ipa_gcc_hwio_def_gcc_rpmh_shrm_shrm_perf12_dfsr_s +{ + u32 src_div : 5; + u32 reserved0 : 3; + u32 src_sel : 3; + u32 reserved1 : 21; +}; + +/* Union definition of register */ +union ipa_gcc_hwio_def_gcc_rpmh_shrm_shrm_perf12_dfsr_u +{ + struct ipa_gcc_hwio_def_gcc_rpmh_shrm_shrm_perf12_dfsr_s def; + u32 value; +}; + +/*===========================================================================*/ +/*! + @brief Bit Field definition of register: GCC_RPMH_SHRM_SHRM_PERF13_DFSR +*/ +/*===========================================================================*/ +/* Structure definition of register */ +struct ipa_gcc_hwio_def_gcc_rpmh_shrm_shrm_perf13_dfsr_s +{ + u32 src_div : 5; + u32 reserved0 : 3; + u32 src_sel : 3; + u32 reserved1 : 21; +}; + +/* Union definition of register */ +union ipa_gcc_hwio_def_gcc_rpmh_shrm_shrm_perf13_dfsr_u +{ + struct ipa_gcc_hwio_def_gcc_rpmh_shrm_shrm_perf13_dfsr_s def; + u32 value; +}; + +/*===========================================================================*/ +/*! + @brief Bit Field definition of register: GCC_RPMH_SHRM_SHRM_PERF14_DFSR +*/ +/*===========================================================================*/ +/* Structure definition of register */ +struct ipa_gcc_hwio_def_gcc_rpmh_shrm_shrm_perf14_dfsr_s +{ + u32 src_div : 5; + u32 reserved0 : 3; + u32 src_sel : 3; + u32 reserved1 : 21; +}; + +/* Union definition of register */ +union ipa_gcc_hwio_def_gcc_rpmh_shrm_shrm_perf14_dfsr_u +{ + struct ipa_gcc_hwio_def_gcc_rpmh_shrm_shrm_perf14_dfsr_s def; + u32 value; +}; + +/*===========================================================================*/ +/*! + @brief Bit Field definition of register: GCC_RPMH_SHRM_SHRM_PERF15_DFSR +*/ +/*===========================================================================*/ +/* Structure definition of register */ +struct ipa_gcc_hwio_def_gcc_rpmh_shrm_shrm_perf15_dfsr_s +{ + u32 src_div : 5; + u32 reserved0 : 3; + u32 src_sel : 3; + u32 reserved1 : 21; +}; + +/* Union definition of register */ +union ipa_gcc_hwio_def_gcc_rpmh_shrm_shrm_perf15_dfsr_u +{ + struct ipa_gcc_hwio_def_gcc_rpmh_shrm_shrm_perf15_dfsr_s def; + u32 value; +}; + +/*===========================================================================*/ +/*! + @brief Bit Field definition of register: GCC_SHRM_CMD_RCGR +*/ +/*===========================================================================*/ +/* Structure definition of register */ +struct ipa_gcc_hwio_def_gcc_shrm_cmd_rcgr_s +{ + u32 update : 1; + u32 root_en : 1; + u32 reserved0 : 2; + u32 dirty_cfg_rcgr : 1; + u32 reserved1 : 26; + u32 root_off : 1; +}; + +/* Union definition of register */ +union ipa_gcc_hwio_def_gcc_shrm_cmd_rcgr_u +{ + struct ipa_gcc_hwio_def_gcc_shrm_cmd_rcgr_s def; + u32 value; +}; + +/*===========================================================================*/ +/*! + @brief Bit Field definition of register: GCC_SHRM_CFG_RCGR +*/ +/*===========================================================================*/ +/* Structure definition of register */ +struct ipa_gcc_hwio_def_gcc_shrm_cfg_rcgr_s +{ + u32 src_div : 5; + u32 reserved0 : 3; + u32 src_sel : 3; + u32 reserved1 : 5; + u32 rcglite_disable : 1; + u32 reserved2 : 3; + u32 hw_clk_control : 1; + u32 reserved3 : 11; +}; + +/* Union definition of register */ +union ipa_gcc_hwio_def_gcc_shrm_cfg_rcgr_u +{ + struct ipa_gcc_hwio_def_gcc_shrm_cfg_rcgr_s def; + u32 value; +}; + +/*===========================================================================*/ +/*! + @brief Bit Field definition of register: GCC_SHRM_DCD_CDIV_DCDR +*/ +/*===========================================================================*/ +/* Structure definition of register */ +struct ipa_gcc_hwio_def_gcc_shrm_dcd_cdiv_dcdr_s +{ + u32 dcd_enable : 1; + u32 reserved0 : 31; +}; + +/* Union definition of register */ +union ipa_gcc_hwio_def_gcc_shrm_dcd_cdiv_dcdr_u +{ + struct ipa_gcc_hwio_def_gcc_shrm_dcd_cdiv_dcdr_s def; + u32 value; +}; + +/*===========================================================================*/ +/*! + @brief Bit Field definition of register: GCC_MEMNOC_DCD_CDIV_DCDR +*/ +/*===========================================================================*/ +/* Structure definition of register */ +struct ipa_gcc_hwio_def_gcc_memnoc_dcd_cdiv_dcdr_s +{ + u32 dcd_enable : 1; + u32 reserved0 : 31; +}; + +/* Union definition of register */ +union ipa_gcc_hwio_def_gcc_memnoc_dcd_cdiv_dcdr_u +{ + struct ipa_gcc_hwio_def_gcc_memnoc_dcd_cdiv_dcdr_s def; + u32 value; +}; + +/*===========================================================================*/ +/*! + @brief Bit Field definition of register: GCC_DDR_I_HCLK_CBCR +*/ +/*===========================================================================*/ +/* Structure definition of register */ +struct ipa_gcc_hwio_def_gcc_ddr_i_hclk_cbcr_s +{ + u32 clk_enable : 1; + u32 hw_ctl : 1; + u32 clk_ares : 1; + u32 sw_only_en : 1; + u32 reserved0 : 18; + u32 clk_dis : 1; + u32 ignore_all_clk_dis : 1; + u32 ignore_all_ares : 1; + u32 reserved1 : 6; + u32 clk_off : 1; +}; + +/* Union definition of register */ +union ipa_gcc_hwio_def_gcc_ddr_i_hclk_cbcr_u +{ + struct ipa_gcc_hwio_def_gcc_ddr_i_hclk_cbcr_s def; + u32 value; +}; + +/*===========================================================================*/ +/*! + @brief Bit Field definition of register: GCC_DDRMC_CH0_CBCR +*/ +/*===========================================================================*/ +/* Structure definition of register */ +struct ipa_gcc_hwio_def_gcc_ddrmc_ch0_cbcr_s +{ + u32 clk_enable : 1; + u32 hw_ctl : 1; + u32 clk_ares : 1; + u32 sw_only_en : 1; + u32 reserved0 : 16; + u32 ignore_rpmh_clk_dis : 1; + u32 reserved1 : 1; + u32 clk_dis : 1; + u32 ignore_all_clk_dis : 1; + u32 ignore_all_ares : 1; + u32 reserved2 : 6; + u32 clk_off : 1; +}; + +/* Union definition of register */ +union ipa_gcc_hwio_def_gcc_ddrmc_ch0_cbcr_u +{ + struct ipa_gcc_hwio_def_gcc_ddrmc_ch0_cbcr_s def; + u32 value; +}; + +/*===========================================================================*/ +/*! + @brief Bit Field definition of register: GCC_DDRMC_CH1_CBCR +*/ +/*===========================================================================*/ +/* Structure definition of register */ +struct ipa_gcc_hwio_def_gcc_ddrmc_ch1_cbcr_s +{ + u32 clk_enable : 1; + u32 hw_ctl : 1; + u32 clk_ares : 1; + u32 sw_only_en : 1; + u32 reserved0 : 16; + u32 ignore_rpmh_clk_dis : 1; + u32 reserved1 : 1; + u32 clk_dis : 1; + u32 ignore_all_clk_dis : 1; + u32 ignore_all_ares : 1; + u32 reserved2 : 6; + u32 clk_off : 1; +}; + +/* Union definition of register */ +union ipa_gcc_hwio_def_gcc_ddrmc_ch1_cbcr_u +{ + struct ipa_gcc_hwio_def_gcc_ddrmc_ch1_cbcr_s def; + u32 value; +}; + +/*===========================================================================*/ +/*! + @brief Bit Field definition of register: GCC_RPMH_DDRMC_CH0_CMD_DFSR +*/ +/*===========================================================================*/ +/* Structure definition of register */ +struct ipa_gcc_hwio_def_gcc_rpmh_ddrmc_ch0_cmd_dfsr_s +{ + u32 dfs_en : 1; + u32 curr_perf_state : 4; + u32 hw_clk_control : 1; + u32 dfs_fsm_state : 3; + u32 perf_state_update_status : 1; + u32 sw_override : 1; + u32 sw_perf_state : 4; + u32 rcg_sw_ctrl : 1; + u32 reserved0 : 16; +}; + +/* Union definition of register */ +union ipa_gcc_hwio_def_gcc_rpmh_ddrmc_ch0_cmd_dfsr_u +{ + struct ipa_gcc_hwio_def_gcc_rpmh_ddrmc_ch0_cmd_dfsr_s def; + u32 value; +}; + +/*===========================================================================*/ +/*! + @brief Bit Field definition of register: GCC_RPMH_DDRMC_CH0_DDRMC_CH0_ROOT_PERF0_DFSR +*/ +/*===========================================================================*/ +/* Structure definition of register */ +struct ipa_gcc_hwio_def_gcc_rpmh_ddrmc_ch0_ddrmc_ch0_root_perf0_dfsr_s +{ + u32 src_div : 5; + u32 reserved0 : 3; + u32 src_sel : 3; + u32 reserved1 : 21; +}; + +/* Union definition of register */ +union ipa_gcc_hwio_def_gcc_rpmh_ddrmc_ch0_ddrmc_ch0_root_perf0_dfsr_u +{ + struct ipa_gcc_hwio_def_gcc_rpmh_ddrmc_ch0_ddrmc_ch0_root_perf0_dfsr_s def; + u32 value; +}; + +/*===========================================================================*/ +/*! + @brief Bit Field definition of register: GCC_RPMH_DDRMC_CH0_DDRMC_CH0_ROOT_PERF1_DFSR +*/ +/*===========================================================================*/ +/* Structure definition of register */ +struct ipa_gcc_hwio_def_gcc_rpmh_ddrmc_ch0_ddrmc_ch0_root_perf1_dfsr_s +{ + u32 src_div : 5; + u32 reserved0 : 3; + u32 src_sel : 3; + u32 reserved1 : 21; +}; + +/* Union definition of register */ +union ipa_gcc_hwio_def_gcc_rpmh_ddrmc_ch0_ddrmc_ch0_root_perf1_dfsr_u +{ + struct ipa_gcc_hwio_def_gcc_rpmh_ddrmc_ch0_ddrmc_ch0_root_perf1_dfsr_s def; + u32 value; +}; + +/*===========================================================================*/ +/*! + @brief Bit Field definition of register: GCC_RPMH_DDRMC_CH0_DDRMC_CH0_ROOT_PERF2_DFSR +*/ +/*===========================================================================*/ +/* Structure definition of register */ +struct ipa_gcc_hwio_def_gcc_rpmh_ddrmc_ch0_ddrmc_ch0_root_perf2_dfsr_s +{ + u32 src_div : 5; + u32 reserved0 : 3; + u32 src_sel : 3; + u32 reserved1 : 21; +}; + +/* Union definition of register */ +union ipa_gcc_hwio_def_gcc_rpmh_ddrmc_ch0_ddrmc_ch0_root_perf2_dfsr_u +{ + struct ipa_gcc_hwio_def_gcc_rpmh_ddrmc_ch0_ddrmc_ch0_root_perf2_dfsr_s def; + u32 value; +}; + +/*===========================================================================*/ +/*! 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+ @brief Bit Field definition of register: GCC_RPMH_DDRMC_CH0_DDRMC_CH0_ROOT_PERF7_DFSR +*/ +/*===========================================================================*/ +/* Structure definition of register */ +struct ipa_gcc_hwio_def_gcc_rpmh_ddrmc_ch0_ddrmc_ch0_root_perf7_dfsr_s +{ + u32 src_div : 5; + u32 reserved0 : 3; + u32 src_sel : 3; + u32 reserved1 : 21; +}; + +/* Union definition of register */ +union ipa_gcc_hwio_def_gcc_rpmh_ddrmc_ch0_ddrmc_ch0_root_perf7_dfsr_u +{ + struct ipa_gcc_hwio_def_gcc_rpmh_ddrmc_ch0_ddrmc_ch0_root_perf7_dfsr_s def; + u32 value; +}; + +/*===========================================================================*/ +/*! + @brief Bit Field definition of register: GCC_RPMH_DDRMC_CH0_DDRMC_CH0_ROOT_PERF8_DFSR +*/ +/*===========================================================================*/ +/* Structure definition of register */ +struct ipa_gcc_hwio_def_gcc_rpmh_ddrmc_ch0_ddrmc_ch0_root_perf8_dfsr_s +{ + u32 src_div : 5; + u32 reserved0 : 3; + u32 src_sel : 3; + u32 reserved1 : 21; +}; + +/* Union definition of register */ +union ipa_gcc_hwio_def_gcc_rpmh_ddrmc_ch0_ddrmc_ch0_root_perf8_dfsr_u +{ + struct ipa_gcc_hwio_def_gcc_rpmh_ddrmc_ch0_ddrmc_ch0_root_perf8_dfsr_s def; + u32 value; +}; + +/*===========================================================================*/ +/*! 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+ @brief Bit Field definition of register: GCC_DDRMC_CH0_ROOT_CFG_RCGR +*/ +/*===========================================================================*/ +/* Structure definition of register */ +struct ipa_gcc_hwio_def_gcc_ddrmc_ch0_root_cfg_rcgr_s +{ + u32 src_div : 5; + u32 reserved0 : 3; + u32 src_sel : 3; + u32 reserved1 : 5; + u32 rcglite_disable : 1; + u32 reserved2 : 3; + u32 hw_clk_control : 1; + u32 reserved3 : 11; +}; + +/* Union definition of register */ +union ipa_gcc_hwio_def_gcc_ddrmc_ch0_root_cfg_rcgr_u +{ + struct ipa_gcc_hwio_def_gcc_ddrmc_ch0_root_cfg_rcgr_s def; + u32 value; +}; + +/*===========================================================================*/ +/*! + @brief Bit Field definition of register: GCC_DDRMC_CH0_ROOT_DCD_CDIV_DCDR +*/ +/*===========================================================================*/ +/* Structure definition of register */ +struct ipa_gcc_hwio_def_gcc_ddrmc_ch0_root_dcd_cdiv_dcdr_s +{ + u32 dcd_enable : 1; + u32 reserved0 : 31; +}; + +/* Union definition of register */ +union ipa_gcc_hwio_def_gcc_ddrmc_ch0_root_dcd_cdiv_dcdr_u +{ + struct ipa_gcc_hwio_def_gcc_ddrmc_ch0_root_dcd_cdiv_dcdr_s def; + u32 value; +}; + +/*===========================================================================*/ +/*! + @brief Bit Field definition of register: GCC_RPMH_DDRMC_CH1_CMD_DFSR +*/ +/*===========================================================================*/ +/* Structure definition of register */ +struct ipa_gcc_hwio_def_gcc_rpmh_ddrmc_ch1_cmd_dfsr_s +{ + u32 dfs_en : 1; + u32 curr_perf_state : 4; + u32 hw_clk_control : 1; + u32 dfs_fsm_state : 3; + u32 perf_state_update_status : 1; + u32 sw_override : 1; + u32 sw_perf_state : 4; + u32 rcg_sw_ctrl : 1; + u32 reserved0 : 16; +}; + +/* Union definition of register */ +union ipa_gcc_hwio_def_gcc_rpmh_ddrmc_ch1_cmd_dfsr_u +{ + struct ipa_gcc_hwio_def_gcc_rpmh_ddrmc_ch1_cmd_dfsr_s def; + u32 value; +}; + +/*===========================================================================*/ +/*! + @brief Bit Field definition of register: GCC_RPMH_DDRMC_CH1_DDRMC_CH1_ROOT_PERF0_DFSR +*/ +/*===========================================================================*/ +/* Structure definition of register */ +struct ipa_gcc_hwio_def_gcc_rpmh_ddrmc_ch1_ddrmc_ch1_root_perf0_dfsr_s +{ + u32 src_div : 5; + u32 reserved0 : 3; + u32 src_sel : 3; + u32 reserved1 : 21; +}; + +/* Union definition of register */ +union ipa_gcc_hwio_def_gcc_rpmh_ddrmc_ch1_ddrmc_ch1_root_perf0_dfsr_u +{ + struct ipa_gcc_hwio_def_gcc_rpmh_ddrmc_ch1_ddrmc_ch1_root_perf0_dfsr_s def; + u32 value; +}; + +/*===========================================================================*/ +/*! + @brief Bit Field definition of register: GCC_RPMH_DDRMC_CH1_DDRMC_CH1_ROOT_PERF1_DFSR +*/ +/*===========================================================================*/ +/* Structure definition of register */ +struct ipa_gcc_hwio_def_gcc_rpmh_ddrmc_ch1_ddrmc_ch1_root_perf1_dfsr_s +{ + u32 src_div : 5; + u32 reserved0 : 3; + u32 src_sel : 3; + u32 reserved1 : 21; +}; + +/* Union definition of register */ +union ipa_gcc_hwio_def_gcc_rpmh_ddrmc_ch1_ddrmc_ch1_root_perf1_dfsr_u +{ + struct ipa_gcc_hwio_def_gcc_rpmh_ddrmc_ch1_ddrmc_ch1_root_perf1_dfsr_s def; + u32 value; +}; + +/*===========================================================================*/ +/*! + @brief Bit Field definition of register: GCC_RPMH_DDRMC_CH1_DDRMC_CH1_ROOT_PERF2_DFSR +*/ +/*===========================================================================*/ +/* Structure definition of register */ +struct ipa_gcc_hwio_def_gcc_rpmh_ddrmc_ch1_ddrmc_ch1_root_perf2_dfsr_s +{ + u32 src_div : 5; + u32 reserved0 : 3; + u32 src_sel : 3; + u32 reserved1 : 21; +}; + +/* Union definition of register */ +union ipa_gcc_hwio_def_gcc_rpmh_ddrmc_ch1_ddrmc_ch1_root_perf2_dfsr_u +{ + struct ipa_gcc_hwio_def_gcc_rpmh_ddrmc_ch1_ddrmc_ch1_root_perf2_dfsr_s def; + u32 value; +}; + +/*===========================================================================*/ +/*! + @brief Bit Field definition of register: GCC_RPMH_DDRMC_CH1_DDRMC_CH1_ROOT_PERF3_DFSR +*/ +/*===========================================================================*/ +/* Structure definition of register */ +struct ipa_gcc_hwio_def_gcc_rpmh_ddrmc_ch1_ddrmc_ch1_root_perf3_dfsr_s +{ + u32 src_div : 5; + u32 reserved0 : 3; + u32 src_sel : 3; + u32 reserved1 : 21; +}; + +/* Union definition of register */ +union ipa_gcc_hwio_def_gcc_rpmh_ddrmc_ch1_ddrmc_ch1_root_perf3_dfsr_u +{ + struct ipa_gcc_hwio_def_gcc_rpmh_ddrmc_ch1_ddrmc_ch1_root_perf3_dfsr_s def; + u32 value; +}; + +/*===========================================================================*/ +/*! + @brief Bit Field definition of register: GCC_RPMH_DDRMC_CH1_DDRMC_CH1_ROOT_PERF4_DFSR +*/ +/*===========================================================================*/ +/* Structure definition of register */ +struct ipa_gcc_hwio_def_gcc_rpmh_ddrmc_ch1_ddrmc_ch1_root_perf4_dfsr_s +{ + u32 src_div : 5; + u32 reserved0 : 3; + u32 src_sel : 3; + u32 reserved1 : 21; +}; + +/* Union definition of register */ +union ipa_gcc_hwio_def_gcc_rpmh_ddrmc_ch1_ddrmc_ch1_root_perf4_dfsr_u +{ + struct ipa_gcc_hwio_def_gcc_rpmh_ddrmc_ch1_ddrmc_ch1_root_perf4_dfsr_s def; + u32 value; +}; + +/*===========================================================================*/ +/*! + @brief Bit Field definition of register: GCC_RPMH_DDRMC_CH1_DDRMC_CH1_ROOT_PERF5_DFSR +*/ +/*===========================================================================*/ +/* Structure definition of register */ +struct ipa_gcc_hwio_def_gcc_rpmh_ddrmc_ch1_ddrmc_ch1_root_perf5_dfsr_s +{ + u32 src_div : 5; + u32 reserved0 : 3; + u32 src_sel : 3; + u32 reserved1 : 21; +}; + +/* Union definition of register */ +union ipa_gcc_hwio_def_gcc_rpmh_ddrmc_ch1_ddrmc_ch1_root_perf5_dfsr_u +{ + struct ipa_gcc_hwio_def_gcc_rpmh_ddrmc_ch1_ddrmc_ch1_root_perf5_dfsr_s def; + u32 value; +}; + +/*===========================================================================*/ +/*! + @brief Bit Field definition of register: GCC_RPMH_DDRMC_CH1_DDRMC_CH1_ROOT_PERF6_DFSR +*/ +/*===========================================================================*/ +/* Structure definition of register */ +struct ipa_gcc_hwio_def_gcc_rpmh_ddrmc_ch1_ddrmc_ch1_root_perf6_dfsr_s +{ + u32 src_div : 5; + u32 reserved0 : 3; + u32 src_sel : 3; + u32 reserved1 : 21; +}; + +/* Union definition of register */ +union ipa_gcc_hwio_def_gcc_rpmh_ddrmc_ch1_ddrmc_ch1_root_perf6_dfsr_u +{ + struct ipa_gcc_hwio_def_gcc_rpmh_ddrmc_ch1_ddrmc_ch1_root_perf6_dfsr_s def; + u32 value; +}; + +/*===========================================================================*/ +/*! + @brief Bit Field definition of register: GCC_RPMH_DDRMC_CH1_DDRMC_CH1_ROOT_PERF7_DFSR +*/ +/*===========================================================================*/ +/* Structure definition of register */ +struct ipa_gcc_hwio_def_gcc_rpmh_ddrmc_ch1_ddrmc_ch1_root_perf7_dfsr_s +{ + u32 src_div : 5; + u32 reserved0 : 3; + u32 src_sel : 3; + u32 reserved1 : 21; +}; + +/* Union definition of register */ +union ipa_gcc_hwio_def_gcc_rpmh_ddrmc_ch1_ddrmc_ch1_root_perf7_dfsr_u +{ + struct ipa_gcc_hwio_def_gcc_rpmh_ddrmc_ch1_ddrmc_ch1_root_perf7_dfsr_s def; + u32 value; +}; + +/*===========================================================================*/ +/*! + @brief Bit Field definition of register: GCC_RPMH_DDRMC_CH1_DDRMC_CH1_ROOT_PERF8_DFSR +*/ +/*===========================================================================*/ +/* Structure definition of register */ +struct ipa_gcc_hwio_def_gcc_rpmh_ddrmc_ch1_ddrmc_ch1_root_perf8_dfsr_s +{ + u32 src_div : 5; + u32 reserved0 : 3; + u32 src_sel : 3; + u32 reserved1 : 21; +}; + +/* Union definition of register */ +union ipa_gcc_hwio_def_gcc_rpmh_ddrmc_ch1_ddrmc_ch1_root_perf8_dfsr_u +{ + struct ipa_gcc_hwio_def_gcc_rpmh_ddrmc_ch1_ddrmc_ch1_root_perf8_dfsr_s def; + u32 value; +}; + +/*===========================================================================*/ +/*! + @brief Bit Field definition of register: GCC_RPMH_DDRMC_CH1_DDRMC_CH1_ROOT_PERF9_DFSR +*/ +/*===========================================================================*/ +/* Structure definition of register */ +struct ipa_gcc_hwio_def_gcc_rpmh_ddrmc_ch1_ddrmc_ch1_root_perf9_dfsr_s +{ + u32 src_div : 5; + u32 reserved0 : 3; + u32 src_sel : 3; + u32 reserved1 : 21; +}; + +/* Union definition of register */ +union ipa_gcc_hwio_def_gcc_rpmh_ddrmc_ch1_ddrmc_ch1_root_perf9_dfsr_u +{ + struct ipa_gcc_hwio_def_gcc_rpmh_ddrmc_ch1_ddrmc_ch1_root_perf9_dfsr_s def; + u32 value; +}; + +/*===========================================================================*/ +/*! + @brief Bit Field definition of register: GCC_RPMH_DDRMC_CH1_DDRMC_CH1_ROOT_PERF10_DFSR +*/ +/*===========================================================================*/ +/* Structure definition of register */ +struct ipa_gcc_hwio_def_gcc_rpmh_ddrmc_ch1_ddrmc_ch1_root_perf10_dfsr_s +{ + u32 src_div : 5; + u32 reserved0 : 3; + u32 src_sel : 3; + u32 reserved1 : 21; +}; + +/* Union definition of register */ +union ipa_gcc_hwio_def_gcc_rpmh_ddrmc_ch1_ddrmc_ch1_root_perf10_dfsr_u +{ + struct ipa_gcc_hwio_def_gcc_rpmh_ddrmc_ch1_ddrmc_ch1_root_perf10_dfsr_s def; + u32 value; +}; + +/*===========================================================================*/ +/*! + @brief Bit Field definition of register: GCC_RPMH_DDRMC_CH1_DDRMC_CH1_ROOT_PERF11_DFSR +*/ +/*===========================================================================*/ +/* Structure definition of register */ +struct ipa_gcc_hwio_def_gcc_rpmh_ddrmc_ch1_ddrmc_ch1_root_perf11_dfsr_s +{ + u32 src_div : 5; + u32 reserved0 : 3; + u32 src_sel : 3; + u32 reserved1 : 21; +}; + +/* Union definition of register */ +union ipa_gcc_hwio_def_gcc_rpmh_ddrmc_ch1_ddrmc_ch1_root_perf11_dfsr_u +{ + struct ipa_gcc_hwio_def_gcc_rpmh_ddrmc_ch1_ddrmc_ch1_root_perf11_dfsr_s def; + u32 value; +}; + +/*===========================================================================*/ +/*! + @brief Bit Field definition of register: GCC_RPMH_DDRMC_CH1_DDRMC_CH1_ROOT_PERF12_DFSR +*/ +/*===========================================================================*/ +/* Structure definition of register */ +struct ipa_gcc_hwio_def_gcc_rpmh_ddrmc_ch1_ddrmc_ch1_root_perf12_dfsr_s +{ + u32 src_div : 5; + u32 reserved0 : 3; + u32 src_sel : 3; + u32 reserved1 : 21; +}; + +/* Union definition of register */ +union ipa_gcc_hwio_def_gcc_rpmh_ddrmc_ch1_ddrmc_ch1_root_perf12_dfsr_u +{ + struct ipa_gcc_hwio_def_gcc_rpmh_ddrmc_ch1_ddrmc_ch1_root_perf12_dfsr_s def; + u32 value; +}; + +/*===========================================================================*/ +/*! + @brief Bit Field definition of register: GCC_RPMH_DDRMC_CH1_DDRMC_CH1_ROOT_PERF13_DFSR +*/ +/*===========================================================================*/ +/* Structure definition of register */ +struct ipa_gcc_hwio_def_gcc_rpmh_ddrmc_ch1_ddrmc_ch1_root_perf13_dfsr_s +{ + u32 src_div : 5; + u32 reserved0 : 3; + u32 src_sel : 3; + u32 reserved1 : 21; +}; + +/* Union definition of register */ +union ipa_gcc_hwio_def_gcc_rpmh_ddrmc_ch1_ddrmc_ch1_root_perf13_dfsr_u +{ + struct ipa_gcc_hwio_def_gcc_rpmh_ddrmc_ch1_ddrmc_ch1_root_perf13_dfsr_s def; + u32 value; +}; + +/*===========================================================================*/ +/*! + @brief Bit Field definition of register: GCC_RPMH_DDRMC_CH1_DDRMC_CH1_ROOT_PERF14_DFSR +*/ +/*===========================================================================*/ +/* Structure definition of register */ +struct ipa_gcc_hwio_def_gcc_rpmh_ddrmc_ch1_ddrmc_ch1_root_perf14_dfsr_s +{ + u32 src_div : 5; + u32 reserved0 : 3; + u32 src_sel : 3; + u32 reserved1 : 21; +}; + +/* Union definition of register */ +union ipa_gcc_hwio_def_gcc_rpmh_ddrmc_ch1_ddrmc_ch1_root_perf14_dfsr_u +{ + struct ipa_gcc_hwio_def_gcc_rpmh_ddrmc_ch1_ddrmc_ch1_root_perf14_dfsr_s def; + u32 value; +}; + +/*===========================================================================*/ +/*! + @brief Bit Field definition of register: GCC_RPMH_DDRMC_CH1_DDRMC_CH1_ROOT_PERF15_DFSR +*/ +/*===========================================================================*/ +/* Structure definition of register */ +struct ipa_gcc_hwio_def_gcc_rpmh_ddrmc_ch1_ddrmc_ch1_root_perf15_dfsr_s +{ + u32 src_div : 5; + u32 reserved0 : 3; + u32 src_sel : 3; + u32 reserved1 : 21; +}; + +/* Union definition of register */ +union ipa_gcc_hwio_def_gcc_rpmh_ddrmc_ch1_ddrmc_ch1_root_perf15_dfsr_u +{ + struct ipa_gcc_hwio_def_gcc_rpmh_ddrmc_ch1_ddrmc_ch1_root_perf15_dfsr_s def; + u32 value; +}; + +/*===========================================================================*/ +/*! + @brief Bit Field definition of register: GCC_DDRMC_CH1_ROOT_CMD_RCGR +*/ +/*===========================================================================*/ +/* Structure definition of register */ +struct ipa_gcc_hwio_def_gcc_ddrmc_ch1_root_cmd_rcgr_s +{ + u32 update : 1; + u32 root_en : 1; + u32 reserved0 : 2; + u32 dirty_cfg_rcgr : 1; + u32 reserved1 : 26; + u32 root_off : 1; +}; + +/* Union definition of register */ +union ipa_gcc_hwio_def_gcc_ddrmc_ch1_root_cmd_rcgr_u +{ + struct ipa_gcc_hwio_def_gcc_ddrmc_ch1_root_cmd_rcgr_s def; + u32 value; +}; + +/*===========================================================================*/ +/*! + @brief Bit Field definition of register: GCC_DDRMC_CH1_ROOT_CFG_RCGR +*/ +/*===========================================================================*/ +/* Structure definition of register */ +struct ipa_gcc_hwio_def_gcc_ddrmc_ch1_root_cfg_rcgr_s +{ + u32 src_div : 5; + u32 reserved0 : 3; + u32 src_sel : 3; + u32 reserved1 : 5; + u32 rcglite_disable : 1; + u32 reserved2 : 3; + u32 hw_clk_control : 1; + u32 reserved3 : 11; +}; + +/* Union definition of register */ +union ipa_gcc_hwio_def_gcc_ddrmc_ch1_root_cfg_rcgr_u +{ + struct ipa_gcc_hwio_def_gcc_ddrmc_ch1_root_cfg_rcgr_s def; + u32 value; +}; + +/*===========================================================================*/ +/*! + @brief Bit Field definition of register: GCC_DDRMC_CH1_ROOT_DCD_CDIV_DCDR +*/ +/*===========================================================================*/ +/* Structure definition of register */ +struct ipa_gcc_hwio_def_gcc_ddrmc_ch1_root_dcd_cdiv_dcdr_s +{ + u32 dcd_enable : 1; + u32 reserved0 : 31; +}; + +/* Union definition of register */ +union ipa_gcc_hwio_def_gcc_ddrmc_ch1_root_dcd_cdiv_dcdr_u +{ + struct ipa_gcc_hwio_def_gcc_ddrmc_ch1_root_dcd_cdiv_dcdr_s def; + u32 value; +}; + +/*===========================================================================*/ +/*! + @brief Bit Field definition of register: GCC_CPUSS_AHB_CBCR +*/ +/*===========================================================================*/ +/* Structure definition of register */ +struct ipa_gcc_hwio_def_gcc_cpuss_ahb_cbcr_s +{ + u32 reserved0 : 1; + u32 hw_ctl : 1; + u32 clk_ares : 1; + u32 sw_only_en : 1; + u32 reserved1 : 18; + u32 clk_dis : 1; + u32 ignore_all_clk_dis : 1; + u32 ignore_all_ares : 1; + u32 reserved2 : 6; + u32 clk_off : 1; +}; + +/* Union definition of register */ +union ipa_gcc_hwio_def_gcc_cpuss_ahb_cbcr_u +{ + struct ipa_gcc_hwio_def_gcc_cpuss_ahb_cbcr_s def; + u32 value; +}; + +/*===========================================================================*/ +/*! + @brief Bit Field definition of register: GCC_CPUSS_GNOC_CBCR +*/ +/*===========================================================================*/ +/* Structure definition of register */ +struct ipa_gcc_hwio_def_gcc_cpuss_gnoc_cbcr_s +{ + u32 reserved0 : 1; + u32 hw_ctl : 1; + u32 clk_ares : 1; + u32 sw_only_en : 1; + u32 reserved1 : 16; + u32 ignore_rpmh_clk_dis : 1; + u32 reserved2 : 1; + u32 clk_dis : 1; + u32 ignore_all_clk_dis : 1; + u32 ignore_all_ares : 1; + u32 reserved3 : 6; + u32 clk_off : 1; +}; + +/* Union definition of register */ +union ipa_gcc_hwio_def_gcc_cpuss_gnoc_cbcr_u +{ + struct ipa_gcc_hwio_def_gcc_cpuss_gnoc_cbcr_s def; + u32 value; +}; + +/*===========================================================================*/ +/*! + @brief Bit Field definition of register: GCC_CPUSS_AT_CBCR +*/ +/*===========================================================================*/ +/* Structure definition of register */ +struct ipa_gcc_hwio_def_gcc_cpuss_at_cbcr_s +{ + u32 clk_enable : 1; + u32 hw_ctl : 1; + u32 clk_ares : 1; + u32 sw_only_en : 1; + u32 reserved0 : 16; + u32 ignore_rpmh_clk_dis : 1; + u32 reserved1 : 1; + u32 clk_dis : 1; + u32 ignore_all_clk_dis : 1; + u32 ignore_all_ares : 1; + u32 reserved2 : 6; + u32 clk_off : 1; +}; + +/* Union definition of register */ +union ipa_gcc_hwio_def_gcc_cpuss_at_cbcr_u +{ + struct ipa_gcc_hwio_def_gcc_cpuss_at_cbcr_s def; + u32 value; +}; + +/*===========================================================================*/ +/*! + @brief Bit Field definition of register: GCC_CPUSS_AHB_CMD_RCGR +*/ +/*===========================================================================*/ +/* Structure definition of register */ +struct ipa_gcc_hwio_def_gcc_cpuss_ahb_cmd_rcgr_s +{ + u32 update : 1; + u32 root_en : 1; + u32 reserved0 : 2; + u32 dirty_cfg_rcgr : 1; + u32 reserved1 : 26; + u32 root_off : 1; +}; + +/* Union definition of register */ +union ipa_gcc_hwio_def_gcc_cpuss_ahb_cmd_rcgr_u +{ + struct ipa_gcc_hwio_def_gcc_cpuss_ahb_cmd_rcgr_s def; + u32 value; +}; + +/*===========================================================================*/ +/*! + @brief Bit Field definition of register: GCC_CPUSS_AHB_CFG_RCGR +*/ +/*===========================================================================*/ +/* Structure definition of register */ +struct ipa_gcc_hwio_def_gcc_cpuss_ahb_cfg_rcgr_s +{ + u32 src_div : 5; + u32 reserved0 : 3; + u32 src_sel : 3; + u32 reserved1 : 5; + u32 rcglite_disable : 1; + u32 reserved2 : 3; + u32 hw_clk_control : 1; + u32 reserved3 : 11; +}; + +/* Union definition of register */ +union ipa_gcc_hwio_def_gcc_cpuss_ahb_cfg_rcgr_u +{ + struct ipa_gcc_hwio_def_gcc_cpuss_ahb_cfg_rcgr_s def; + u32 value; +}; + +/*===========================================================================*/ +/*! + @brief Bit Field definition of register: GCC_CPUSS_AHB_POSTDIV_CDIVR +*/ +/*===========================================================================*/ +/* Structure definition of register */ +struct ipa_gcc_hwio_def_gcc_cpuss_ahb_postdiv_cdivr_s +{ + u32 clk_div : 4; + u32 reserved0 : 28; +}; + +/* Union definition of register */ +union ipa_gcc_hwio_def_gcc_cpuss_ahb_postdiv_cdivr_u +{ + struct ipa_gcc_hwio_def_gcc_cpuss_ahb_postdiv_cdivr_s def; + u32 value; +}; + +/*===========================================================================*/ +/*! + @brief Bit Field definition of register: GCC_CPUSS_GPLL0_CMD_RCGR +*/ +/*===========================================================================*/ +/* Structure definition of register */ +struct ipa_gcc_hwio_def_gcc_cpuss_gpll0_cmd_rcgr_s +{ + u32 update : 1; + u32 root_en : 1; + u32 reserved0 : 2; + u32 dirty_cfg_rcgr : 1; + u32 reserved1 : 26; + u32 root_off : 1; +}; + +/* Union definition of register */ +union ipa_gcc_hwio_def_gcc_cpuss_gpll0_cmd_rcgr_u +{ + struct ipa_gcc_hwio_def_gcc_cpuss_gpll0_cmd_rcgr_s def; + u32 value; +}; + +/*===========================================================================*/ +/*! + @brief Bit Field definition of register: GCC_CPUSS_GPLL0_CFG_RCGR +*/ +/*===========================================================================*/ +/* Structure definition of register */ +struct ipa_gcc_hwio_def_gcc_cpuss_gpll0_cfg_rcgr_s +{ + u32 src_div : 5; + u32 reserved0 : 3; + u32 src_sel : 3; + u32 reserved1 : 5; + u32 rcglite_disable : 1; + u32 reserved2 : 3; + u32 hw_clk_control : 1; + u32 reserved3 : 11; +}; + +/* Union definition of register */ +union ipa_gcc_hwio_def_gcc_cpuss_gpll0_cfg_rcgr_u +{ + struct ipa_gcc_hwio_def_gcc_cpuss_gpll0_cfg_rcgr_s def; + u32 value; +}; + +/*===========================================================================*/ +/*! + @brief Bit Field definition of register: GCC_APSS_QDSS_TSCTR_CBCR +*/ +/*===========================================================================*/ +/* Structure definition of register */ +struct ipa_gcc_hwio_def_gcc_apss_qdss_tsctr_cbcr_s +{ + u32 clk_enable : 1; + u32 hw_ctl : 1; + u32 clk_ares : 1; + u32 sw_only_en : 1; + u32 reserved0 : 18; + u32 clk_dis : 1; + u32 ignore_all_clk_dis : 1; + u32 ignore_all_ares : 1; + u32 reserved1 : 6; + u32 clk_off : 1; +}; + +/* Union definition of register */ +union ipa_gcc_hwio_def_gcc_apss_qdss_tsctr_cbcr_u +{ + struct ipa_gcc_hwio_def_gcc_apss_qdss_tsctr_cbcr_s def; + u32 value; +}; + +/*===========================================================================*/ +/*! + @brief Bit Field definition of register: GCC_APSS_QDSS_APB_CBCR +*/ +/*===========================================================================*/ +/* Structure definition of register */ +struct ipa_gcc_hwio_def_gcc_apss_qdss_apb_cbcr_s +{ + u32 clk_enable : 1; + u32 hw_ctl : 1; + u32 clk_ares : 1; + u32 sw_only_en : 1; + u32 reserved0 : 18; + u32 clk_dis : 1; + u32 ignore_all_clk_dis : 1; + u32 ignore_all_ares : 1; + u32 reserved1 : 6; + u32 clk_off : 1; +}; + +/* Union definition of register */ +union ipa_gcc_hwio_def_gcc_apss_qdss_apb_cbcr_u +{ + struct ipa_gcc_hwio_def_gcc_apss_qdss_apb_cbcr_s def; + u32 value; +}; + +/*===========================================================================*/ +/*! + @brief Bit Field definition of register: GCC_NOC_BUS_TIMEOUT_EXTREF_BCR +*/ +/*===========================================================================*/ +/* Structure definition of register */ +struct ipa_gcc_hwio_def_gcc_noc_bus_timeout_extref_bcr_s +{ + u32 blk_ares : 1; + u32 reserved0 : 31; +}; + +/* Union definition of register */ +union ipa_gcc_hwio_def_gcc_noc_bus_timeout_extref_bcr_u +{ + struct ipa_gcc_hwio_def_gcc_noc_bus_timeout_extref_bcr_s def; + u32 value; +}; + +/*===========================================================================*/ +/*! + @brief Bit Field definition of register: GCC_NOC_BUS_TIMEOUT_EXTREF_CBCR +*/ +/*===========================================================================*/ +/* Structure definition of register */ +struct ipa_gcc_hwio_def_gcc_noc_bus_timeout_extref_cbcr_s +{ + u32 clk_enable : 1; + u32 reserved0 : 1; + u32 clk_ares : 1; + u32 reserved1 : 19; + u32 clk_dis : 1; + u32 ignore_all_clk_dis : 1; + u32 ignore_all_ares : 1; + u32 reserved2 : 6; + u32 clk_off : 1; +}; + +/* Union definition of register */ +union ipa_gcc_hwio_def_gcc_noc_bus_timeout_extref_cbcr_u +{ + struct ipa_gcc_hwio_def_gcc_noc_bus_timeout_extref_cbcr_s def; + u32 value; +}; + +/*===========================================================================*/ +/*! + @brief Bit Field definition of register: GCC_NOC_BUS_TIMEOUT_EXTREF_CDIVR +*/ +/*===========================================================================*/ +/* Structure definition of register */ +struct ipa_gcc_hwio_def_gcc_noc_bus_timeout_extref_cdivr_s +{ + u32 clk_div : 4; + u32 reserved0 : 28; +}; + +/* Union definition of register */ +union ipa_gcc_hwio_def_gcc_noc_bus_timeout_extref_cdivr_u +{ + struct ipa_gcc_hwio_def_gcc_noc_bus_timeout_extref_cdivr_s def; + u32 value; +}; + +/*===========================================================================*/ +/*! + @brief Bit Field definition of register: GCC_NOC_BUS_TIMEOUT_EXTREF_DIV1024_CDIVR +*/ +/*===========================================================================*/ +/* Structure definition of register */ +struct ipa_gcc_hwio_def_gcc_noc_bus_timeout_extref_div1024_cdivr_s +{ + u32 clk_div : 9; + u32 reserved0 : 23; +}; + +/* Union definition of register */ +union ipa_gcc_hwio_def_gcc_noc_bus_timeout_extref_div1024_cdivr_u +{ + struct ipa_gcc_hwio_def_gcc_noc_bus_timeout_extref_div1024_cdivr_s def; + u32 value; +}; + +/*===========================================================================*/ +/*! + @brief Bit Field definition of register: GCC_APB2JTAG_BCR +*/ +/*===========================================================================*/ +/* Structure definition of register */ +struct ipa_gcc_hwio_def_gcc_apb2jtag_bcr_s +{ + u32 blk_ares : 1; + u32 reserved0 : 31; +}; + +/* Union definition of register */ +union ipa_gcc_hwio_def_gcc_apb2jtag_bcr_u +{ + struct ipa_gcc_hwio_def_gcc_apb2jtag_bcr_s def; + u32 value; +}; + +/*===========================================================================*/ +/*! + @brief Bit Field definition of register: GCC_RBCPR_CX_BCR +*/ +/*===========================================================================*/ +/* Structure definition of register */ +struct ipa_gcc_hwio_def_gcc_rbcpr_cx_bcr_s +{ + u32 blk_ares : 1; + u32 reserved0 : 31; +}; + +/* Union definition of register */ +union ipa_gcc_hwio_def_gcc_rbcpr_cx_bcr_u +{ + struct ipa_gcc_hwio_def_gcc_rbcpr_cx_bcr_s def; + u32 value; +}; + +/*===========================================================================*/ +/*! + @brief Bit Field definition of register: GCC_RBCPR_CX_CBCR +*/ +/*===========================================================================*/ +/* Structure definition of register */ +struct ipa_gcc_hwio_def_gcc_rbcpr_cx_cbcr_s +{ + u32 clk_enable : 1; + u32 reserved0 : 1; + u32 clk_ares : 1; + u32 reserved1 : 19; + u32 clk_dis : 1; + u32 ignore_all_clk_dis : 1; + u32 ignore_all_ares : 1; + u32 reserved2 : 6; + u32 clk_off : 1; +}; + +/* Union definition of register */ +union ipa_gcc_hwio_def_gcc_rbcpr_cx_cbcr_u +{ + struct ipa_gcc_hwio_def_gcc_rbcpr_cx_cbcr_s def; + u32 value; +}; + +/*===========================================================================*/ +/*! + @brief Bit Field definition of register: GCC_RBCPR_CX_AHB_CBCR +*/ +/*===========================================================================*/ +/* Structure definition of register */ +struct ipa_gcc_hwio_def_gcc_rbcpr_cx_ahb_cbcr_s +{ + u32 clk_enable : 1; + u32 reserved0 : 1; + u32 clk_ares : 1; + u32 reserved1 : 17; + u32 ignore_rpmh_clk_dis : 1; + u32 reserved2 : 1; + u32 clk_dis : 1; + u32 ignore_all_clk_dis : 1; + u32 ignore_all_ares : 1; + u32 reserved3 : 6; + u32 clk_off : 1; +}; + +/* Union definition of register */ +union ipa_gcc_hwio_def_gcc_rbcpr_cx_ahb_cbcr_u +{ + struct ipa_gcc_hwio_def_gcc_rbcpr_cx_ahb_cbcr_s def; + u32 value; +}; + +/*===========================================================================*/ +/*! + @brief Bit Field definition of register: GCC_RBCPR_CX_CMD_RCGR +*/ +/*===========================================================================*/ +/* Structure definition of register */ +struct ipa_gcc_hwio_def_gcc_rbcpr_cx_cmd_rcgr_s +{ + u32 update : 1; + u32 root_en : 1; + u32 reserved0 : 2; + u32 dirty_cfg_rcgr : 1; + u32 reserved1 : 26; + u32 root_off : 1; +}; + +/* Union definition of register */ +union ipa_gcc_hwio_def_gcc_rbcpr_cx_cmd_rcgr_u +{ + struct ipa_gcc_hwio_def_gcc_rbcpr_cx_cmd_rcgr_s def; + u32 value; +}; + +/*===========================================================================*/ +/*! + @brief Bit Field definition of register: GCC_RBCPR_CX_CFG_RCGR +*/ +/*===========================================================================*/ +/* Structure definition of register */ +struct ipa_gcc_hwio_def_gcc_rbcpr_cx_cfg_rcgr_s +{ + u32 src_div : 5; + u32 reserved0 : 3; + u32 src_sel : 3; + u32 reserved1 : 5; + u32 rcglite_disable : 1; + u32 reserved2 : 3; + u32 hw_clk_control : 1; + u32 reserved3 : 11; +}; + +/* Union definition of register */ +union ipa_gcc_hwio_def_gcc_rbcpr_cx_cfg_rcgr_u +{ + struct ipa_gcc_hwio_def_gcc_rbcpr_cx_cfg_rcgr_s def; + u32 value; +}; + +/*===========================================================================*/ +/*! + @brief Bit Field definition of register: GCC_RBCPR_MX_BCR +*/ +/*===========================================================================*/ +/* Structure definition of register */ +struct ipa_gcc_hwio_def_gcc_rbcpr_mx_bcr_s +{ + u32 blk_ares : 1; + u32 reserved0 : 31; +}; + +/* Union definition of register */ +union ipa_gcc_hwio_def_gcc_rbcpr_mx_bcr_u +{ + struct ipa_gcc_hwio_def_gcc_rbcpr_mx_bcr_s def; + u32 value; +}; + +/*===========================================================================*/ +/*! + @brief Bit Field definition of register: GCC_RBCPR_MX_CBCR +*/ +/*===========================================================================*/ +/* Structure definition of register */ +struct ipa_gcc_hwio_def_gcc_rbcpr_mx_cbcr_s +{ + u32 clk_enable : 1; + u32 reserved0 : 1; + u32 clk_ares : 1; + u32 reserved1 : 19; + u32 clk_dis : 1; + u32 ignore_all_clk_dis : 1; + u32 ignore_all_ares : 1; + u32 reserved2 : 6; + u32 clk_off : 1; +}; + +/* Union definition of register */ +union ipa_gcc_hwio_def_gcc_rbcpr_mx_cbcr_u +{ + struct ipa_gcc_hwio_def_gcc_rbcpr_mx_cbcr_s def; + u32 value; +}; + +/*===========================================================================*/ +/*! + @brief Bit Field definition of register: GCC_RBCPR_MX_AHB_CBCR +*/ +/*===========================================================================*/ +/* Structure definition of register */ +struct ipa_gcc_hwio_def_gcc_rbcpr_mx_ahb_cbcr_s +{ + u32 clk_enable : 1; + u32 reserved0 : 1; + u32 clk_ares : 1; + u32 reserved1 : 17; + u32 ignore_rpmh_clk_dis : 1; + u32 reserved2 : 1; + u32 clk_dis : 1; + u32 ignore_all_clk_dis : 1; + u32 ignore_all_ares : 1; + u32 reserved3 : 6; + u32 clk_off : 1; +}; + +/* Union definition of register */ +union ipa_gcc_hwio_def_gcc_rbcpr_mx_ahb_cbcr_u +{ + struct ipa_gcc_hwio_def_gcc_rbcpr_mx_ahb_cbcr_s def; + u32 value; +}; + +/*===========================================================================*/ +/*! + @brief Bit Field definition of register: GCC_RBCPR_MX_CMD_RCGR +*/ +/*===========================================================================*/ +/* Structure definition of register */ +struct ipa_gcc_hwio_def_gcc_rbcpr_mx_cmd_rcgr_s +{ + u32 update : 1; + u32 root_en : 1; + u32 reserved0 : 2; + u32 dirty_cfg_rcgr : 1; + u32 reserved1 : 26; + u32 root_off : 1; +}; + +/* Union definition of register */ +union ipa_gcc_hwio_def_gcc_rbcpr_mx_cmd_rcgr_u +{ + struct ipa_gcc_hwio_def_gcc_rbcpr_mx_cmd_rcgr_s def; + u32 value; +}; + +/*===========================================================================*/ +/*! + @brief Bit Field definition of register: GCC_RBCPR_MX_CFG_RCGR +*/ +/*===========================================================================*/ +/* Structure definition of register */ +struct ipa_gcc_hwio_def_gcc_rbcpr_mx_cfg_rcgr_s +{ + u32 src_div : 5; + u32 reserved0 : 3; + u32 src_sel : 3; + u32 reserved1 : 5; + u32 rcglite_disable : 1; + u32 reserved2 : 3; + u32 hw_clk_control : 1; + u32 reserved3 : 11; +}; + +/* Union definition of register */ +union ipa_gcc_hwio_def_gcc_rbcpr_mx_cfg_rcgr_u +{ + struct ipa_gcc_hwio_def_gcc_rbcpr_mx_cfg_rcgr_s def; + u32 value; +}; + +/*===========================================================================*/ +/*! + @brief Bit Field definition of register: GCC_RBCPR_MXC_BCR +*/ +/*===========================================================================*/ +/* Structure definition of register */ +struct ipa_gcc_hwio_def_gcc_rbcpr_mxc_bcr_s +{ + u32 blk_ares : 1; + u32 reserved0 : 31; +}; + +/* Union definition of register */ +union ipa_gcc_hwio_def_gcc_rbcpr_mxc_bcr_u +{ + struct ipa_gcc_hwio_def_gcc_rbcpr_mxc_bcr_s def; + u32 value; +}; + +/*===========================================================================*/ +/*! + @brief Bit Field definition of register: GCC_RBCPR_MXC_CBCR +*/ +/*===========================================================================*/ +/* Structure definition of register */ +struct ipa_gcc_hwio_def_gcc_rbcpr_mxc_cbcr_s +{ + u32 clk_enable : 1; + u32 reserved0 : 1; + u32 clk_ares : 1; + u32 reserved1 : 19; + u32 clk_dis : 1; + u32 ignore_all_clk_dis : 1; + u32 ignore_all_ares : 1; + u32 reserved2 : 6; + u32 clk_off : 1; +}; + +/* Union definition of register */ +union ipa_gcc_hwio_def_gcc_rbcpr_mxc_cbcr_u +{ + struct ipa_gcc_hwio_def_gcc_rbcpr_mxc_cbcr_s def; + u32 value; +}; + +/*===========================================================================*/ +/*! + @brief Bit Field definition of register: GCC_RBCPR_MXC_AHB_CBCR +*/ +/*===========================================================================*/ +/* Structure definition of register */ +struct ipa_gcc_hwio_def_gcc_rbcpr_mxc_ahb_cbcr_s +{ + u32 clk_enable : 1; + u32 reserved0 : 1; + u32 clk_ares : 1; + u32 reserved1 : 17; + u32 ignore_rpmh_clk_dis : 1; + u32 reserved2 : 1; + u32 clk_dis : 1; + u32 ignore_all_clk_dis : 1; + u32 ignore_all_ares : 1; + u32 reserved3 : 6; + u32 clk_off : 1; +}; + +/* Union definition of register */ +union ipa_gcc_hwio_def_gcc_rbcpr_mxc_ahb_cbcr_u +{ + struct ipa_gcc_hwio_def_gcc_rbcpr_mxc_ahb_cbcr_s def; + u32 value; +}; + +/*===========================================================================*/ +/*! + @brief Bit Field definition of register: GCC_RBCPR_MXC_CMD_RCGR +*/ +/*===========================================================================*/ +/* Structure definition of register */ +struct ipa_gcc_hwio_def_gcc_rbcpr_mxc_cmd_rcgr_s +{ + u32 update : 1; + u32 root_en : 1; + u32 reserved0 : 2; + u32 dirty_cfg_rcgr : 1; + u32 reserved1 : 26; + u32 root_off : 1; +}; + +/* Union definition of register */ +union ipa_gcc_hwio_def_gcc_rbcpr_mxc_cmd_rcgr_u +{ + struct ipa_gcc_hwio_def_gcc_rbcpr_mxc_cmd_rcgr_s def; + u32 value; +}; + +/*===========================================================================*/ +/*! + @brief Bit Field definition of register: GCC_RBCPR_MXC_CFG_RCGR +*/ +/*===========================================================================*/ +/* Structure definition of register */ +struct ipa_gcc_hwio_def_gcc_rbcpr_mxc_cfg_rcgr_s +{ + u32 src_div : 5; + u32 reserved0 : 3; + u32 src_sel : 3; + u32 reserved1 : 5; + u32 rcglite_disable : 1; + u32 reserved2 : 3; + u32 hw_clk_control : 1; + u32 reserved3 : 11; +}; + +/* Union definition of register */ +union ipa_gcc_hwio_def_gcc_rbcpr_mxc_cfg_rcgr_u +{ + struct ipa_gcc_hwio_def_gcc_rbcpr_mxc_cfg_rcgr_s def; + u32 value; +}; + +/*===========================================================================*/ +/*! + @brief Bit Field definition of register: GCC_DEBUG_DIV_CDIVR +*/ +/*===========================================================================*/ +/* Structure definition of register */ +struct ipa_gcc_hwio_def_gcc_debug_div_cdivr_s +{ + u32 clk_div : 4; + u32 reserved0 : 28; +}; + +/* Union definition of register */ +union ipa_gcc_hwio_def_gcc_debug_div_cdivr_u +{ + struct ipa_gcc_hwio_def_gcc_debug_div_cdivr_s def; + u32 value; +}; + +/*===========================================================================*/ +/*! + @brief Bit Field definition of register: GCC_DEBUG_CBCR +*/ +/*===========================================================================*/ +/* Structure definition of register */ +struct ipa_gcc_hwio_def_gcc_debug_cbcr_s +{ + u32 clk_enable : 1; + u32 reserved0 : 1; + u32 clk_ares : 1; + u32 reserved1 : 19; + u32 clk_dis : 1; + u32 ignore_all_clk_dis : 1; + u32 ignore_all_ares : 1; + u32 reserved2 : 6; + u32 clk_off : 1; +}; + +/* Union definition of register */ +union ipa_gcc_hwio_def_gcc_debug_cbcr_u +{ + struct ipa_gcc_hwio_def_gcc_debug_cbcr_s def; + u32 value; +}; + +/*===========================================================================*/ +/*! + @brief Bit Field definition of register: GCC_GP1_CBCR +*/ +/*===========================================================================*/ +/* Structure definition of register */ +struct ipa_gcc_hwio_def_gcc_gp1_cbcr_s +{ + u32 clk_enable : 1; + u32 reserved0 : 1; + u32 clk_ares : 1; + u32 reserved1 : 19; + u32 clk_dis : 1; + u32 ignore_all_clk_dis : 1; + u32 ignore_all_ares : 1; + u32 reserved2 : 6; + u32 clk_off : 1; +}; + +/* Union definition of register */ +union ipa_gcc_hwio_def_gcc_gp1_cbcr_u +{ + struct ipa_gcc_hwio_def_gcc_gp1_cbcr_s def; + u32 value; +}; + +/*===========================================================================*/ +/*! + @brief Bit Field definition of register: GCC_GP1_CMD_RCGR +*/ +/*===========================================================================*/ +/* Structure definition of register */ +struct ipa_gcc_hwio_def_gcc_gp1_cmd_rcgr_s +{ + u32 update : 1; + u32 root_en : 1; + u32 reserved0 : 2; + u32 dirty_cfg_rcgr : 1; + u32 dirty_m : 1; + u32 dirty_n : 1; + u32 dirty_d : 1; + u32 reserved1 : 23; + u32 root_off : 1; +}; + +/* Union definition of register */ +union ipa_gcc_hwio_def_gcc_gp1_cmd_rcgr_u +{ + struct ipa_gcc_hwio_def_gcc_gp1_cmd_rcgr_s def; + u32 value; +}; + +/*===========================================================================*/ +/*! + @brief Bit Field definition of register: GCC_GP1_CFG_RCGR +*/ +/*===========================================================================*/ +/* Structure definition of register */ +struct ipa_gcc_hwio_def_gcc_gp1_cfg_rcgr_s +{ + u32 src_div : 5; + u32 reserved0 : 3; + u32 src_sel : 3; + u32 reserved1 : 1; + u32 mode : 2; + u32 reserved2 : 6; + u32 hw_clk_control : 1; + u32 reserved3 : 11; +}; + +/* Union definition of register */ +union ipa_gcc_hwio_def_gcc_gp1_cfg_rcgr_u +{ + struct ipa_gcc_hwio_def_gcc_gp1_cfg_rcgr_s def; + u32 value; +}; + +/*===========================================================================*/ +/*! + @brief Bit Field definition of register: GCC_GP1_M +*/ +/*===========================================================================*/ +/* Structure definition of register */ +struct ipa_gcc_hwio_def_gcc_gp1_m_s +{ + u32 m : 16; + u32 reserved0 : 16; +}; + +/* Union definition of register */ +union ipa_gcc_hwio_def_gcc_gp1_m_u +{ + struct ipa_gcc_hwio_def_gcc_gp1_m_s def; + u32 value; +}; + +/*===========================================================================*/ +/*! + @brief Bit Field definition of register: GCC_GP1_N +*/ +/*===========================================================================*/ +/* Structure definition of register */ +struct ipa_gcc_hwio_def_gcc_gp1_n_s +{ + u32 not_n_minus_m : 16; + u32 reserved0 : 16; +}; + +/* Union definition of register */ +union ipa_gcc_hwio_def_gcc_gp1_n_u +{ + struct ipa_gcc_hwio_def_gcc_gp1_n_s def; + u32 value; +}; + +/*===========================================================================*/ +/*! + @brief Bit Field definition of register: GCC_GP1_D +*/ +/*===========================================================================*/ +/* Structure definition of register */ +struct ipa_gcc_hwio_def_gcc_gp1_d_s +{ + u32 not_2d : 16; + u32 reserved0 : 16; +}; + +/* Union definition of register */ +union ipa_gcc_hwio_def_gcc_gp1_d_u +{ + struct ipa_gcc_hwio_def_gcc_gp1_d_s def; + u32 value; +}; + +/*===========================================================================*/ +/*! + @brief Bit Field definition of register: GCC_GP2_CBCR +*/ +/*===========================================================================*/ +/* Structure definition of register */ +struct ipa_gcc_hwio_def_gcc_gp2_cbcr_s +{ + u32 clk_enable : 1; + u32 reserved0 : 1; + u32 clk_ares : 1; + u32 reserved1 : 19; + u32 clk_dis : 1; + u32 ignore_all_clk_dis : 1; + u32 ignore_all_ares : 1; + u32 reserved2 : 6; + u32 clk_off : 1; +}; + +/* Union definition of register */ +union ipa_gcc_hwio_def_gcc_gp2_cbcr_u +{ + struct ipa_gcc_hwio_def_gcc_gp2_cbcr_s def; + u32 value; +}; + +/*===========================================================================*/ +/*! + @brief Bit Field definition of register: GCC_GP2_CMD_RCGR +*/ +/*===========================================================================*/ +/* Structure definition of register */ +struct ipa_gcc_hwio_def_gcc_gp2_cmd_rcgr_s +{ + u32 update : 1; + u32 root_en : 1; + u32 reserved0 : 2; + u32 dirty_cfg_rcgr : 1; + u32 dirty_m : 1; + u32 dirty_n : 1; + u32 dirty_d : 1; + u32 reserved1 : 23; + u32 root_off : 1; +}; + +/* Union definition of register */ +union ipa_gcc_hwio_def_gcc_gp2_cmd_rcgr_u +{ + struct ipa_gcc_hwio_def_gcc_gp2_cmd_rcgr_s def; + u32 value; +}; + +/*===========================================================================*/ +/*! + @brief Bit Field definition of register: GCC_GP2_CFG_RCGR +*/ +/*===========================================================================*/ +/* Structure definition of register */ +struct ipa_gcc_hwio_def_gcc_gp2_cfg_rcgr_s +{ + u32 src_div : 5; + u32 reserved0 : 3; + u32 src_sel : 3; + u32 reserved1 : 1; + u32 mode : 2; + u32 reserved2 : 6; + u32 hw_clk_control : 1; + u32 reserved3 : 11; +}; + +/* Union definition of register */ +union ipa_gcc_hwio_def_gcc_gp2_cfg_rcgr_u +{ + struct ipa_gcc_hwio_def_gcc_gp2_cfg_rcgr_s def; + u32 value; +}; + +/*===========================================================================*/ +/*! + @brief Bit Field definition of register: GCC_GP2_M +*/ +/*===========================================================================*/ +/* Structure definition of register */ +struct ipa_gcc_hwio_def_gcc_gp2_m_s +{ + u32 m : 16; + u32 reserved0 : 16; +}; + +/* Union definition of register */ +union ipa_gcc_hwio_def_gcc_gp2_m_u +{ + struct ipa_gcc_hwio_def_gcc_gp2_m_s def; + u32 value; +}; + +/*===========================================================================*/ +/*! + @brief Bit Field definition of register: GCC_GP2_N +*/ +/*===========================================================================*/ +/* Structure definition of register */ +struct ipa_gcc_hwio_def_gcc_gp2_n_s +{ + u32 not_n_minus_m : 16; + u32 reserved0 : 16; +}; + +/* Union definition of register */ +union ipa_gcc_hwio_def_gcc_gp2_n_u +{ + struct ipa_gcc_hwio_def_gcc_gp2_n_s def; + u32 value; +}; + +/*===========================================================================*/ +/*! + @brief Bit Field definition of register: GCC_GP2_D +*/ +/*===========================================================================*/ +/* Structure definition of register */ +struct ipa_gcc_hwio_def_gcc_gp2_d_s +{ + u32 not_2d : 16; + u32 reserved0 : 16; +}; + +/* Union definition of register */ +union ipa_gcc_hwio_def_gcc_gp2_d_u +{ + struct ipa_gcc_hwio_def_gcc_gp2_d_s def; + u32 value; +}; + +/*===========================================================================*/ +/*! + @brief Bit Field definition of register: GCC_GP3_CBCR +*/ +/*===========================================================================*/ +/* Structure definition of register */ +struct ipa_gcc_hwio_def_gcc_gp3_cbcr_s +{ + u32 clk_enable : 1; + u32 reserved0 : 1; + u32 clk_ares : 1; + u32 reserved1 : 19; + u32 clk_dis : 1; + u32 ignore_all_clk_dis : 1; + u32 ignore_all_ares : 1; + u32 reserved2 : 6; + u32 clk_off : 1; +}; + +/* Union definition of register */ +union ipa_gcc_hwio_def_gcc_gp3_cbcr_u +{ + struct ipa_gcc_hwio_def_gcc_gp3_cbcr_s def; + u32 value; +}; + +/*===========================================================================*/ +/*! + @brief Bit Field definition of register: GCC_GP3_CMD_RCGR +*/ +/*===========================================================================*/ +/* Structure definition of register */ +struct ipa_gcc_hwio_def_gcc_gp3_cmd_rcgr_s +{ + u32 update : 1; + u32 root_en : 1; + u32 reserved0 : 2; + u32 dirty_cfg_rcgr : 1; + u32 dirty_m : 1; + u32 dirty_n : 1; + u32 dirty_d : 1; + u32 reserved1 : 23; + u32 root_off : 1; +}; + +/* Union definition of register */ +union ipa_gcc_hwio_def_gcc_gp3_cmd_rcgr_u +{ + struct ipa_gcc_hwio_def_gcc_gp3_cmd_rcgr_s def; + u32 value; +}; + +/*===========================================================================*/ +/*! + @brief Bit Field definition of register: GCC_GP3_CFG_RCGR +*/ +/*===========================================================================*/ +/* Structure definition of register */ +struct ipa_gcc_hwio_def_gcc_gp3_cfg_rcgr_s +{ + u32 src_div : 5; + u32 reserved0 : 3; + u32 src_sel : 3; + u32 reserved1 : 1; + u32 mode : 2; + u32 reserved2 : 6; + u32 hw_clk_control : 1; + u32 reserved3 : 11; +}; + +/* Union definition of register */ +union ipa_gcc_hwio_def_gcc_gp3_cfg_rcgr_u +{ + struct ipa_gcc_hwio_def_gcc_gp3_cfg_rcgr_s def; + u32 value; +}; + +/*===========================================================================*/ +/*! + @brief Bit Field definition of register: GCC_GP3_M +*/ +/*===========================================================================*/ +/* Structure definition of register */ +struct ipa_gcc_hwio_def_gcc_gp3_m_s +{ + u32 m : 16; + u32 reserved0 : 16; +}; + +/* Union definition of register */ +union ipa_gcc_hwio_def_gcc_gp3_m_u +{ + struct ipa_gcc_hwio_def_gcc_gp3_m_s def; + u32 value; +}; + +/*===========================================================================*/ +/*! + @brief Bit Field definition of register: GCC_GP3_N +*/ +/*===========================================================================*/ +/* Structure definition of register */ +struct ipa_gcc_hwio_def_gcc_gp3_n_s +{ + u32 not_n_minus_m : 16; + u32 reserved0 : 16; +}; + +/* Union definition of register */ +union ipa_gcc_hwio_def_gcc_gp3_n_u +{ + struct ipa_gcc_hwio_def_gcc_gp3_n_s def; + u32 value; +}; + +/*===========================================================================*/ +/*! + @brief Bit Field definition of register: GCC_GP3_D +*/ +/*===========================================================================*/ +/* Structure definition of register */ +struct ipa_gcc_hwio_def_gcc_gp3_d_s +{ + u32 not_2d : 16; + u32 reserved0 : 16; +}; + +/* Union definition of register */ +union ipa_gcc_hwio_def_gcc_gp3_d_u +{ + struct ipa_gcc_hwio_def_gcc_gp3_d_s def; + u32 value; +}; + +/*===========================================================================*/ +/*! + @brief Bit Field definition of register: GCC_AUDIO_CORE_BCR +*/ +/*===========================================================================*/ +/* Structure definition of register */ +struct ipa_gcc_hwio_def_gcc_audio_core_bcr_s +{ + u32 blk_ares : 1; + u32 reserved0 : 31; +}; + +/* Union definition of register */ +union ipa_gcc_hwio_def_gcc_audio_core_bcr_u +{ + struct ipa_gcc_hwio_def_gcc_audio_core_bcr_s def; + u32 value; +}; + +/*===========================================================================*/ +/*! + @brief Bit Field definition of register: GCC_ULTAUDIO_PCNOC_MPORT_CBCR +*/ +/*===========================================================================*/ +/* Structure definition of register */ +struct ipa_gcc_hwio_def_gcc_ultaudio_pcnoc_mport_cbcr_s +{ + u32 clk_enable : 1; + u32 reserved0 : 1; + u32 clk_ares : 1; + u32 reserved1 : 17; + u32 ignore_rpmh_clk_dis : 1; + u32 reserved2 : 1; + u32 clk_dis : 1; + u32 ignore_all_clk_dis : 1; + u32 ignore_all_ares : 1; + u32 reserved3 : 6; + u32 clk_off : 1; +}; + +/* Union definition of register */ +union ipa_gcc_hwio_def_gcc_ultaudio_pcnoc_mport_cbcr_u +{ + struct ipa_gcc_hwio_def_gcc_ultaudio_pcnoc_mport_cbcr_s def; + u32 value; +}; + +/*===========================================================================*/ +/*! + @brief Bit Field definition of register: GCC_ULTAUDIO_PCNOC_SWAY_CBCR +*/ +/*===========================================================================*/ +/* Structure definition of register */ +struct ipa_gcc_hwio_def_gcc_ultaudio_pcnoc_sway_cbcr_s +{ + u32 reserved0 : 1; + u32 hw_ctl : 1; + u32 clk_ares : 1; + u32 sw_only_en : 1; + u32 reserved1 : 16; + u32 ignore_rpmh_clk_dis : 1; + u32 reserved2 : 1; + u32 clk_dis : 1; + u32 ignore_all_clk_dis : 1; + u32 ignore_all_ares : 1; + u32 reserved3 : 6; + u32 clk_off : 1; +}; + +/* Union definition of register */ +union ipa_gcc_hwio_def_gcc_ultaudio_pcnoc_sway_cbcr_u +{ + struct ipa_gcc_hwio_def_gcc_ultaudio_pcnoc_sway_cbcr_s def; + u32 value; +}; + +/*===========================================================================*/ +/*! + @brief Bit Field definition of register: GCC_AUDIO_AHB_BUS_BCR +*/ +/*===========================================================================*/ +/* Structure definition of register */ +struct ipa_gcc_hwio_def_gcc_audio_ahb_bus_bcr_s +{ + u32 blk_ares : 1; + u32 reserved0 : 31; +}; + +/* Union definition of register */ +union ipa_gcc_hwio_def_gcc_audio_ahb_bus_bcr_u +{ + struct ipa_gcc_hwio_def_gcc_audio_ahb_bus_bcr_s def; + u32 value; +}; + +/*===========================================================================*/ +/*! + @brief Bit Field definition of register: GCC_ULTAUDIO_AHBFABRIC_IXFABRIC_CBCR +*/ +/*===========================================================================*/ +/* Structure definition of register */ +struct ipa_gcc_hwio_def_gcc_ultaudio_ahbfabric_ixfabric_cbcr_s +{ + u32 reserved0 : 2; + u32 clk_ares : 1; + u32 reserved1 : 19; + u32 clk_dis : 1; + u32 ignore_all_clk_dis : 1; + u32 ignore_all_ares : 1; + u32 reserved2 : 6; + u32 clk_off : 1; +}; + +/* Union definition of register */ +union ipa_gcc_hwio_def_gcc_ultaudio_ahbfabric_ixfabric_cbcr_u +{ + struct ipa_gcc_hwio_def_gcc_ultaudio_ahbfabric_ixfabric_cbcr_s def; + u32 value; +}; + +/*===========================================================================*/ +/*! + @brief Bit Field definition of register: GCC_ULTAUDIO_AHBFABRIC_IXFABRIC_LPM_CBCR +*/ +/*===========================================================================*/ +/* Structure definition of register */ +struct ipa_gcc_hwio_def_gcc_ultaudio_ahbfabric_ixfabric_lpm_cbcr_s +{ + u32 clk_enable : 1; + u32 reserved0 : 1; + u32 clk_ares : 1; + u32 reserved1 : 1; + u32 sleep : 4; + u32 wakeup : 4; + u32 force_mem_periph_off : 1; + u32 force_mem_periph_on : 1; + u32 force_mem_core_on : 1; + u32 reserved2 : 7; + u32 clk_dis : 1; + u32 ignore_all_clk_dis : 1; + u32 ignore_all_ares : 1; + u32 reserved3 : 6; + u32 clk_off : 1; +}; + +/* Union definition of register */ +union ipa_gcc_hwio_def_gcc_ultaudio_ahbfabric_ixfabric_lpm_cbcr_u +{ + struct ipa_gcc_hwio_def_gcc_ultaudio_ahbfabric_ixfabric_lpm_cbcr_s def; + u32 value; +}; + +/*===========================================================================*/ +/*! + @brief Bit Field definition of register: GCC_ULTAUDIO_AHBFABRIC_IXFABRIC_LPM_SREGR +*/ +/*===========================================================================*/ +/* Structure definition of register */ +struct ipa_gcc_hwio_def_gcc_ultaudio_ahbfabric_ixfabric_lpm_sregr_s +{ + u32 reserved0 : 1; + u32 sw_clk_en_slp_stg : 1; + u32 sw_clk_en_sel_slp_stg : 1; + u32 sw_ctrl_pwr_down : 1; + u32 sw_rst_slp_stg : 1; + u32 sw_rst_sel_slp_stg : 1; + u32 force_clk_on : 1; + u32 mem_cph_enable : 1; + u32 sw_div_ratio_slp_stg_clk : 2; + u32 mem_periph_on_ack : 1; + u32 mem_core_on_ack : 1; + u32 sw_sm_pscbc_seq_in_override : 1; + u32 mem_cph_rst_sw_override : 1; + u32 pscbc_slp_stg_mode_csr : 1; + u32 ignore_gdsc_pwr_dwn_csr : 1; + u32 sreg_pscbc_spare_ctrl_in : 8; + u32 sreg_pscbc_spare_ctrl_out : 8; +}; + +/* Union definition of register */ +union ipa_gcc_hwio_def_gcc_ultaudio_ahbfabric_ixfabric_lpm_sregr_u +{ + struct ipa_gcc_hwio_def_gcc_ultaudio_ahbfabric_ixfabric_lpm_sregr_s def; + u32 value; +}; + +/*===========================================================================*/ +/*! + @brief Bit Field definition of register: GCC_ULTAUDIO_LPAIF_SLIMBUS_BAM_CBCR +*/ +/*===========================================================================*/ +/* Structure definition of register */ +struct ipa_gcc_hwio_def_gcc_ultaudio_lpaif_slimbus_bam_cbcr_s +{ + u32 clk_enable : 1; + u32 reserved0 : 1; + u32 clk_ares : 1; + u32 reserved1 : 1; + u32 sleep : 4; + u32 wakeup : 4; + u32 force_mem_periph_off : 1; + u32 force_mem_periph_on : 1; + u32 force_mem_core_on : 1; + u32 reserved2 : 7; + u32 clk_dis : 1; + u32 ignore_all_clk_dis : 1; + u32 ignore_all_ares : 1; + u32 reserved3 : 6; + u32 clk_off : 1; +}; + +/* Union definition of register */ +union ipa_gcc_hwio_def_gcc_ultaudio_lpaif_slimbus_bam_cbcr_u +{ + struct ipa_gcc_hwio_def_gcc_ultaudio_lpaif_slimbus_bam_cbcr_s def; + u32 value; +}; + +/*===========================================================================*/ +/*! + @brief Bit Field definition of register: GCC_ULTAUDIO_LPAIF_SLIMBUS_BAM_SREGR +*/ +/*===========================================================================*/ +/* Structure definition of register */ +struct ipa_gcc_hwio_def_gcc_ultaudio_lpaif_slimbus_bam_sregr_s +{ + u32 reserved0 : 1; + u32 sw_clk_en_slp_stg : 1; + u32 sw_clk_en_sel_slp_stg : 1; + u32 sw_ctrl_pwr_down : 1; + u32 sw_rst_slp_stg : 1; + u32 sw_rst_sel_slp_stg : 1; + u32 force_clk_on : 1; + u32 mem_cph_enable : 1; + u32 sw_div_ratio_slp_stg_clk : 2; + u32 mem_periph_on_ack : 1; + u32 mem_core_on_ack : 1; + u32 sw_sm_pscbc_seq_in_override : 1; + u32 mem_cph_rst_sw_override : 1; + u32 pscbc_slp_stg_mode_csr : 1; + u32 ignore_gdsc_pwr_dwn_csr : 1; + u32 sreg_pscbc_spare_ctrl_in : 8; + u32 sreg_pscbc_spare_ctrl_out : 8; +}; + +/* Union definition of register */ +union ipa_gcc_hwio_def_gcc_ultaudio_lpaif_slimbus_bam_sregr_u +{ + struct ipa_gcc_hwio_def_gcc_ultaudio_lpaif_slimbus_bam_sregr_s def; + u32 value; +}; + +/*===========================================================================*/ +/*! + @brief Bit Field definition of register: GCC_ULTAUDIO_AHBFABRIC_CMD_RCGR +*/ +/*===========================================================================*/ +/* Structure definition of register */ +struct ipa_gcc_hwio_def_gcc_ultaudio_ahbfabric_cmd_rcgr_s +{ + u32 update : 1; + u32 root_en : 1; + u32 reserved0 : 2; + u32 dirty_cfg_rcgr : 1; + u32 dirty_m : 1; + u32 dirty_n : 1; + u32 dirty_d : 1; + u32 reserved1 : 23; + u32 root_off : 1; +}; + +/* Union definition of register */ +union ipa_gcc_hwio_def_gcc_ultaudio_ahbfabric_cmd_rcgr_u +{ + struct ipa_gcc_hwio_def_gcc_ultaudio_ahbfabric_cmd_rcgr_s def; + u32 value; +}; + +/*===========================================================================*/ +/*! + @brief Bit Field definition of register: GCC_ULTAUDIO_AHBFABRIC_CFG_RCGR +*/ +/*===========================================================================*/ +/* Structure definition of register */ +struct ipa_gcc_hwio_def_gcc_ultaudio_ahbfabric_cfg_rcgr_s +{ + u32 src_div : 5; + u32 reserved0 : 3; + u32 src_sel : 3; + u32 reserved1 : 1; + u32 mode : 2; + u32 reserved2 : 6; + u32 hw_clk_control : 1; + u32 reserved3 : 11; +}; + +/* Union definition of register */ +union ipa_gcc_hwio_def_gcc_ultaudio_ahbfabric_cfg_rcgr_u +{ + struct ipa_gcc_hwio_def_gcc_ultaudio_ahbfabric_cfg_rcgr_s def; + u32 value; +}; + +/*===========================================================================*/ +/*! + @brief Bit Field definition of register: GCC_ULTAUDIO_AHBFABRIC_M +*/ +/*===========================================================================*/ +/* Structure definition of register */ +struct ipa_gcc_hwio_def_gcc_ultaudio_ahbfabric_m_s +{ + u32 m : 8; + u32 reserved0 : 24; +}; + +/* Union definition of register */ +union ipa_gcc_hwio_def_gcc_ultaudio_ahbfabric_m_u +{ + struct ipa_gcc_hwio_def_gcc_ultaudio_ahbfabric_m_s def; + u32 value; +}; + +/*===========================================================================*/ +/*! + @brief Bit Field definition of register: GCC_ULTAUDIO_AHBFABRIC_N +*/ +/*===========================================================================*/ +/* Structure definition of register */ +struct ipa_gcc_hwio_def_gcc_ultaudio_ahbfabric_n_s +{ + u32 not_n_minus_m : 8; + u32 reserved0 : 24; +}; + +/* Union definition of register */ +union ipa_gcc_hwio_def_gcc_ultaudio_ahbfabric_n_u +{ + struct ipa_gcc_hwio_def_gcc_ultaudio_ahbfabric_n_s def; + u32 value; +}; + +/*===========================================================================*/ +/*! + @brief Bit Field definition of register: GCC_ULTAUDIO_AHBFABRIC_D +*/ +/*===========================================================================*/ +/* Structure definition of register */ +struct ipa_gcc_hwio_def_gcc_ultaudio_ahbfabric_d_s +{ + u32 not_2d : 8; + u32 reserved0 : 24; +}; + +/* Union definition of register */ +union ipa_gcc_hwio_def_gcc_ultaudio_ahbfabric_d_u +{ + struct ipa_gcc_hwio_def_gcc_ultaudio_ahbfabric_d_s def; + u32 value; +}; + +/*===========================================================================*/ +/*! + @brief Bit Field definition of register: GCC_ULTAUDIO_PRI_I2S_BCR +*/ +/*===========================================================================*/ +/* Structure definition of register */ +struct ipa_gcc_hwio_def_gcc_ultaudio_pri_i2s_bcr_s +{ + u32 blk_ares : 1; + u32 reserved0 : 31; +}; + +/* Union definition of register */ +union ipa_gcc_hwio_def_gcc_ultaudio_pri_i2s_bcr_u +{ + struct ipa_gcc_hwio_def_gcc_ultaudio_pri_i2s_bcr_s def; + u32 value; +}; + +/*===========================================================================*/ +/*! + @brief Bit Field definition of register: GCC_ULTAUDIO_LPAIF_PRI_I2S_CBCR +*/ +/*===========================================================================*/ +/* Structure definition of register */ +struct ipa_gcc_hwio_def_gcc_ultaudio_lpaif_pri_i2s_cbcr_s +{ + u32 clk_enable : 1; + u32 reserved0 : 1; + u32 clk_ares : 1; + u32 reserved1 : 19; + u32 clk_dis : 1; + u32 ignore_all_clk_dis : 1; + u32 ignore_all_ares : 1; + u32 reserved2 : 6; + u32 clk_off : 1; +}; + +/* Union definition of register */ +union ipa_gcc_hwio_def_gcc_ultaudio_lpaif_pri_i2s_cbcr_u +{ + struct ipa_gcc_hwio_def_gcc_ultaudio_lpaif_pri_i2s_cbcr_s def; + u32 value; +}; + +/*===========================================================================*/ +/*! + @brief Bit Field definition of register: GCC_ULTAUDIO_LPAIF_PRI_I2S_CMD_RCGR +*/ +/*===========================================================================*/ +/* Structure definition of register */ +struct ipa_gcc_hwio_def_gcc_ultaudio_lpaif_pri_i2s_cmd_rcgr_s +{ + u32 update : 1; + u32 root_en : 1; + u32 reserved0 : 2; + u32 dirty_cfg_rcgr : 1; + u32 dirty_m : 1; + u32 dirty_n : 1; + u32 dirty_d : 1; + u32 reserved1 : 23; + u32 root_off : 1; +}; + +/* Union definition of register */ +union ipa_gcc_hwio_def_gcc_ultaudio_lpaif_pri_i2s_cmd_rcgr_u +{ + struct ipa_gcc_hwio_def_gcc_ultaudio_lpaif_pri_i2s_cmd_rcgr_s def; + u32 value; +}; + +/*===========================================================================*/ +/*! + @brief Bit Field definition of register: GCC_ULTAUDIO_LPAIF_PRI_I2S_CFG_RCGR +*/ +/*===========================================================================*/ +/* Structure definition of register */ +struct ipa_gcc_hwio_def_gcc_ultaudio_lpaif_pri_i2s_cfg_rcgr_s +{ + u32 src_div : 5; + u32 reserved0 : 3; + u32 src_sel : 3; + u32 reserved1 : 1; + u32 mode : 2; + u32 reserved2 : 6; + u32 hw_clk_control : 1; + u32 reserved3 : 11; +}; + +/* Union definition of register */ +union ipa_gcc_hwio_def_gcc_ultaudio_lpaif_pri_i2s_cfg_rcgr_u +{ + struct ipa_gcc_hwio_def_gcc_ultaudio_lpaif_pri_i2s_cfg_rcgr_s def; + u32 value; +}; + +/*===========================================================================*/ +/*! + @brief Bit Field definition of register: GCC_ULTAUDIO_LPAIF_PRI_I2S_M +*/ +/*===========================================================================*/ +/* Structure definition of register */ +struct ipa_gcc_hwio_def_gcc_ultaudio_lpaif_pri_i2s_m_s +{ + u32 m : 8; + u32 reserved0 : 24; +}; + +/* Union definition of register */ +union ipa_gcc_hwio_def_gcc_ultaudio_lpaif_pri_i2s_m_u +{ + struct ipa_gcc_hwio_def_gcc_ultaudio_lpaif_pri_i2s_m_s def; + u32 value; +}; + +/*===========================================================================*/ +/*! + @brief Bit Field definition of register: GCC_ULTAUDIO_LPAIF_PRI_I2S_N +*/ +/*===========================================================================*/ +/* Structure definition of register */ +struct ipa_gcc_hwio_def_gcc_ultaudio_lpaif_pri_i2s_n_s +{ + u32 not_n_minus_m : 8; + u32 reserved0 : 24; +}; + +/* Union definition of register */ +union ipa_gcc_hwio_def_gcc_ultaudio_lpaif_pri_i2s_n_u +{ + struct ipa_gcc_hwio_def_gcc_ultaudio_lpaif_pri_i2s_n_s def; + u32 value; +}; + +/*===========================================================================*/ +/*! + @brief Bit Field definition of register: GCC_ULTAUDIO_LPAIF_PRI_I2S_D +*/ +/*===========================================================================*/ +/* Structure definition of register */ +struct ipa_gcc_hwio_def_gcc_ultaudio_lpaif_pri_i2s_d_s +{ + u32 not_2d : 8; + u32 reserved0 : 24; +}; + +/* Union definition of register */ +union ipa_gcc_hwio_def_gcc_ultaudio_lpaif_pri_i2s_d_u +{ + struct ipa_gcc_hwio_def_gcc_ultaudio_lpaif_pri_i2s_d_s def; + u32 value; +}; + +/*===========================================================================*/ +/*! + @brief Bit Field definition of register: GCC_ULTAUDIO_SEC_I2S_BCR +*/ +/*===========================================================================*/ +/* Structure definition of register */ +struct ipa_gcc_hwio_def_gcc_ultaudio_sec_i2s_bcr_s +{ + u32 blk_ares : 1; + u32 reserved0 : 31; +}; + +/* Union definition of register */ +union ipa_gcc_hwio_def_gcc_ultaudio_sec_i2s_bcr_u +{ + struct ipa_gcc_hwio_def_gcc_ultaudio_sec_i2s_bcr_s def; + u32 value; +}; + +/*===========================================================================*/ +/*! + @brief Bit Field definition of register: GCC_ULTAUDIO_LPAIF_SEC_I2S_CBCR +*/ +/*===========================================================================*/ +/* Structure definition of register */ +struct ipa_gcc_hwio_def_gcc_ultaudio_lpaif_sec_i2s_cbcr_s +{ + u32 clk_enable : 1; + u32 reserved0 : 1; + u32 clk_ares : 1; + u32 reserved1 : 19; + u32 clk_dis : 1; + u32 ignore_all_clk_dis : 1; + u32 ignore_all_ares : 1; + u32 reserved2 : 6; + u32 clk_off : 1; +}; + +/* Union definition of register */ +union ipa_gcc_hwio_def_gcc_ultaudio_lpaif_sec_i2s_cbcr_u +{ + struct ipa_gcc_hwio_def_gcc_ultaudio_lpaif_sec_i2s_cbcr_s def; + u32 value; +}; + +/*===========================================================================*/ +/*! + @brief Bit Field definition of register: GCC_ULTAUDIO_LPAIF_SEC_I2S_CMD_RCGR +*/ +/*===========================================================================*/ +/* Structure definition of register */ +struct ipa_gcc_hwio_def_gcc_ultaudio_lpaif_sec_i2s_cmd_rcgr_s +{ + u32 update : 1; + u32 root_en : 1; + u32 reserved0 : 2; + u32 dirty_cfg_rcgr : 1; + u32 dirty_m : 1; + u32 dirty_n : 1; + u32 dirty_d : 1; + u32 reserved1 : 23; + u32 root_off : 1; +}; + +/* Union definition of register */ +union ipa_gcc_hwio_def_gcc_ultaudio_lpaif_sec_i2s_cmd_rcgr_u +{ + struct ipa_gcc_hwio_def_gcc_ultaudio_lpaif_sec_i2s_cmd_rcgr_s def; + u32 value; +}; + +/*===========================================================================*/ +/*! + @brief Bit Field definition of register: GCC_ULTAUDIO_LPAIF_SEC_I2S_CFG_RCGR +*/ +/*===========================================================================*/ +/* Structure definition of register */ +struct ipa_gcc_hwio_def_gcc_ultaudio_lpaif_sec_i2s_cfg_rcgr_s +{ + u32 src_div : 5; + u32 reserved0 : 3; + u32 src_sel : 3; + u32 reserved1 : 1; + u32 mode : 2; + u32 reserved2 : 6; + u32 hw_clk_control : 1; + u32 reserved3 : 11; +}; + +/* Union definition of register */ +union ipa_gcc_hwio_def_gcc_ultaudio_lpaif_sec_i2s_cfg_rcgr_u +{ + struct ipa_gcc_hwio_def_gcc_ultaudio_lpaif_sec_i2s_cfg_rcgr_s def; + u32 value; +}; + +/*===========================================================================*/ +/*! + @brief Bit Field definition of register: GCC_ULTAUDIO_LPAIF_SEC_I2S_M +*/ +/*===========================================================================*/ +/* Structure definition of register */ +struct ipa_gcc_hwio_def_gcc_ultaudio_lpaif_sec_i2s_m_s +{ + u32 m : 8; + u32 reserved0 : 24; +}; + +/* Union definition of register */ +union ipa_gcc_hwio_def_gcc_ultaudio_lpaif_sec_i2s_m_u +{ + struct ipa_gcc_hwio_def_gcc_ultaudio_lpaif_sec_i2s_m_s def; + u32 value; +}; + +/*===========================================================================*/ +/*! + @brief Bit Field definition of register: GCC_ULTAUDIO_LPAIF_SEC_I2S_N +*/ +/*===========================================================================*/ +/* Structure definition of register */ +struct ipa_gcc_hwio_def_gcc_ultaudio_lpaif_sec_i2s_n_s +{ + u32 not_n_minus_m : 8; + u32 reserved0 : 24; +}; + +/* Union definition of register */ +union ipa_gcc_hwio_def_gcc_ultaudio_lpaif_sec_i2s_n_u +{ + struct ipa_gcc_hwio_def_gcc_ultaudio_lpaif_sec_i2s_n_s def; + u32 value; +}; + +/*===========================================================================*/ +/*! + @brief Bit Field definition of register: GCC_ULTAUDIO_LPAIF_SEC_I2S_D +*/ +/*===========================================================================*/ +/* Structure definition of register */ +struct ipa_gcc_hwio_def_gcc_ultaudio_lpaif_sec_i2s_d_s +{ + u32 not_2d : 8; + u32 reserved0 : 24; +}; + +/* Union definition of register */ +union ipa_gcc_hwio_def_gcc_ultaudio_lpaif_sec_i2s_d_u +{ + struct ipa_gcc_hwio_def_gcc_ultaudio_lpaif_sec_i2s_d_s def; + u32 value; +}; + +/*===========================================================================*/ +/*! + @brief Bit Field definition of register: GCC_ULTAUDIO_AUX_I2S_BCR +*/ +/*===========================================================================*/ +/* Structure definition of register */ +struct ipa_gcc_hwio_def_gcc_ultaudio_aux_i2s_bcr_s +{ + u32 blk_ares : 1; + u32 reserved0 : 31; +}; + +/* Union definition of register */ +union ipa_gcc_hwio_def_gcc_ultaudio_aux_i2s_bcr_u +{ + struct ipa_gcc_hwio_def_gcc_ultaudio_aux_i2s_bcr_s def; + u32 value; +}; + +/*===========================================================================*/ +/*! + @brief Bit Field definition of register: GCC_ULTAUDIO_LPAIF_AUX_I2S_CBCR +*/ +/*===========================================================================*/ +/* Structure definition of register */ +struct ipa_gcc_hwio_def_gcc_ultaudio_lpaif_aux_i2s_cbcr_s +{ + u32 clk_enable : 1; + u32 reserved0 : 1; + u32 clk_ares : 1; + u32 reserved1 : 19; + u32 clk_dis : 1; + u32 ignore_all_clk_dis : 1; + u32 ignore_all_ares : 1; + u32 reserved2 : 6; + u32 clk_off : 1; +}; + +/* Union definition of register */ +union ipa_gcc_hwio_def_gcc_ultaudio_lpaif_aux_i2s_cbcr_u +{ + struct ipa_gcc_hwio_def_gcc_ultaudio_lpaif_aux_i2s_cbcr_s def; + u32 value; +}; + +/*===========================================================================*/ +/*! + @brief Bit Field definition of register: GCC_ULTAUDIO_LPAIF_AUX_I2S_CMD_RCGR +*/ +/*===========================================================================*/ +/* Structure definition of register */ +struct ipa_gcc_hwio_def_gcc_ultaudio_lpaif_aux_i2s_cmd_rcgr_s +{ + u32 update : 1; + u32 root_en : 1; + u32 reserved0 : 2; + u32 dirty_cfg_rcgr : 1; + u32 dirty_m : 1; + u32 dirty_n : 1; + u32 dirty_d : 1; + u32 reserved1 : 23; + u32 root_off : 1; +}; + +/* Union definition of register */ +union ipa_gcc_hwio_def_gcc_ultaudio_lpaif_aux_i2s_cmd_rcgr_u +{ + struct ipa_gcc_hwio_def_gcc_ultaudio_lpaif_aux_i2s_cmd_rcgr_s def; + u32 value; +}; + +/*===========================================================================*/ +/*! + @brief Bit Field definition of register: GCC_ULTAUDIO_LPAIF_AUX_I2S_CFG_RCGR +*/ +/*===========================================================================*/ +/* Structure definition of register */ +struct ipa_gcc_hwio_def_gcc_ultaudio_lpaif_aux_i2s_cfg_rcgr_s +{ + u32 src_div : 5; + u32 reserved0 : 3; + u32 src_sel : 3; + u32 reserved1 : 1; + u32 mode : 2; + u32 reserved2 : 6; + u32 hw_clk_control : 1; + u32 reserved3 : 11; +}; + +/* Union definition of register */ +union ipa_gcc_hwio_def_gcc_ultaudio_lpaif_aux_i2s_cfg_rcgr_u +{ + struct ipa_gcc_hwio_def_gcc_ultaudio_lpaif_aux_i2s_cfg_rcgr_s def; + u32 value; +}; + +/*===========================================================================*/ +/*! + @brief Bit Field definition of register: GCC_ULTAUDIO_LPAIF_AUX_I2S_M +*/ +/*===========================================================================*/ +/* Structure definition of register */ +struct ipa_gcc_hwio_def_gcc_ultaudio_lpaif_aux_i2s_m_s +{ + u32 m : 8; + u32 reserved0 : 24; +}; + +/* Union definition of register */ +union ipa_gcc_hwio_def_gcc_ultaudio_lpaif_aux_i2s_m_u +{ + struct ipa_gcc_hwio_def_gcc_ultaudio_lpaif_aux_i2s_m_s def; + u32 value; +}; + +/*===========================================================================*/ +/*! + @brief Bit Field definition of register: GCC_ULTAUDIO_LPAIF_AUX_I2S_N +*/ +/*===========================================================================*/ +/* Structure definition of register */ +struct ipa_gcc_hwio_def_gcc_ultaudio_lpaif_aux_i2s_n_s +{ + u32 not_n_minus_m : 8; + u32 reserved0 : 24; +}; + +/* Union definition of register */ +union ipa_gcc_hwio_def_gcc_ultaudio_lpaif_aux_i2s_n_u +{ + struct ipa_gcc_hwio_def_gcc_ultaudio_lpaif_aux_i2s_n_s def; + u32 value; +}; + +/*===========================================================================*/ +/*! + @brief Bit Field definition of register: GCC_ULTAUDIO_LPAIF_AUX_I2S_D +*/ +/*===========================================================================*/ +/* Structure definition of register */ +struct ipa_gcc_hwio_def_gcc_ultaudio_lpaif_aux_i2s_d_s +{ + u32 not_2d : 8; + u32 reserved0 : 24; +}; + +/* Union definition of register */ +union ipa_gcc_hwio_def_gcc_ultaudio_lpaif_aux_i2s_d_u +{ + struct ipa_gcc_hwio_def_gcc_ultaudio_lpaif_aux_i2s_d_s def; + u32 value; +}; + +/*===========================================================================*/ +/*! + @brief Bit Field definition of register: GCC_AUDIO_CXO_BCR +*/ +/*===========================================================================*/ +/* Structure definition of register */ +struct ipa_gcc_hwio_def_gcc_audio_cxo_bcr_s +{ + u32 blk_ares : 1; + u32 reserved0 : 31; +}; + +/* Union definition of register */ +union ipa_gcc_hwio_def_gcc_audio_cxo_bcr_u +{ + struct ipa_gcc_hwio_def_gcc_audio_cxo_bcr_s def; + u32 value; +}; + +/*===========================================================================*/ +/*! + @brief Bit Field definition of register: GCC_ULTAUDIO_AVSYNC_XO_CBCR +*/ +/*===========================================================================*/ +/* Structure definition of register */ +struct ipa_gcc_hwio_def_gcc_ultaudio_avsync_xo_cbcr_s +{ + u32 clk_enable : 1; + u32 reserved0 : 1; + u32 clk_ares : 1; + u32 reserved1 : 19; + u32 clk_dis : 1; + u32 ignore_all_clk_dis : 1; + u32 ignore_all_ares : 1; + u32 reserved2 : 6; + u32 clk_off : 1; +}; + +/* Union definition of register */ +union ipa_gcc_hwio_def_gcc_ultaudio_avsync_xo_cbcr_u +{ + struct ipa_gcc_hwio_def_gcc_ultaudio_avsync_xo_cbcr_s def; + u32 value; +}; + +/*===========================================================================*/ +/*! + @brief Bit Field definition of register: GCC_ULTAUDIO_XO_CMD_RCGR +*/ +/*===========================================================================*/ +/* Structure definition of register */ +struct ipa_gcc_hwio_def_gcc_ultaudio_xo_cmd_rcgr_s +{ + u32 update : 1; + u32 root_en : 1; + u32 reserved0 : 2; + u32 dirty_cfg_rcgr : 1; + u32 dirty_m : 1; + u32 dirty_n : 1; + u32 dirty_d : 1; + u32 reserved1 : 23; + u32 root_off : 1; +}; + +/* Union definition of register */ +union ipa_gcc_hwio_def_gcc_ultaudio_xo_cmd_rcgr_u +{ + struct ipa_gcc_hwio_def_gcc_ultaudio_xo_cmd_rcgr_s def; + u32 value; +}; + +/*===========================================================================*/ +/*! + @brief Bit Field definition of register: GCC_ULTAUDIO_XO_CFG_RCGR +*/ +/*===========================================================================*/ +/* Structure definition of register */ +struct ipa_gcc_hwio_def_gcc_ultaudio_xo_cfg_rcgr_s +{ + u32 src_div : 5; + u32 reserved0 : 3; + u32 src_sel : 3; + u32 reserved1 : 1; + u32 mode : 2; + u32 reserved2 : 6; + u32 hw_clk_control : 1; + u32 reserved3 : 11; +}; + +/* Union definition of register */ +union ipa_gcc_hwio_def_gcc_ultaudio_xo_cfg_rcgr_u +{ + struct ipa_gcc_hwio_def_gcc_ultaudio_xo_cfg_rcgr_s def; + u32 value; +}; + +/*===========================================================================*/ +/*! + @brief Bit Field definition of register: GCC_ULTAUDIO_XO_M +*/ +/*===========================================================================*/ +/* Structure definition of register */ +struct ipa_gcc_hwio_def_gcc_ultaudio_xo_m_s +{ + u32 m : 8; + u32 reserved0 : 24; +}; + +/* Union definition of register */ +union ipa_gcc_hwio_def_gcc_ultaudio_xo_m_u +{ + struct ipa_gcc_hwio_def_gcc_ultaudio_xo_m_s def; + u32 value; +}; + +/*===========================================================================*/ +/*! + @brief Bit Field definition of register: GCC_ULTAUDIO_XO_N +*/ +/*===========================================================================*/ +/* Structure definition of register */ +struct ipa_gcc_hwio_def_gcc_ultaudio_xo_n_s +{ + u32 not_n_minus_m : 8; + u32 reserved0 : 24; +}; + +/* Union definition of register */ +union ipa_gcc_hwio_def_gcc_ultaudio_xo_n_u +{ + struct ipa_gcc_hwio_def_gcc_ultaudio_xo_n_s def; + u32 value; +}; + +/*===========================================================================*/ +/*! + @brief Bit Field definition of register: GCC_ULTAUDIO_XO_D +*/ +/*===========================================================================*/ +/* Structure definition of register */ +struct ipa_gcc_hwio_def_gcc_ultaudio_xo_d_s +{ + u32 not_2d : 8; + u32 reserved0 : 24; +}; + +/* Union definition of register */ +union ipa_gcc_hwio_def_gcc_ultaudio_xo_d_u +{ + struct ipa_gcc_hwio_def_gcc_ultaudio_xo_d_s def; + u32 value; +}; + +/*===========================================================================*/ +/*! + @brief Bit Field definition of register: GCC_ULTAUDIO_EXT_I2S_BCR +*/ +/*===========================================================================*/ +/* Structure definition of register */ +struct ipa_gcc_hwio_def_gcc_ultaudio_ext_i2s_bcr_s +{ + u32 blk_ares : 1; + u32 reserved0 : 31; +}; + +/* Union definition of register */ +union ipa_gcc_hwio_def_gcc_ultaudio_ext_i2s_bcr_u +{ + struct ipa_gcc_hwio_def_gcc_ultaudio_ext_i2s_bcr_s def; + u32 value; +}; + +/*===========================================================================*/ +/*! + @brief Bit Field definition of register: GCC_ULTAUDIO_LPAIF_EXT_I2S_CBCR +*/ +/*===========================================================================*/ +/* Structure definition of register */ +struct ipa_gcc_hwio_def_gcc_ultaudio_lpaif_ext_i2s_cbcr_s +{ + u32 clk_enable : 1; + u32 reserved0 : 1; + u32 clk_ares : 1; + u32 reserved1 : 19; + u32 clk_dis : 1; + u32 ignore_all_clk_dis : 1; + u32 ignore_all_ares : 1; + u32 reserved2 : 6; + u32 clk_off : 1; +}; + +/* Union definition of register */ +union ipa_gcc_hwio_def_gcc_ultaudio_lpaif_ext_i2s_cbcr_u +{ + struct ipa_gcc_hwio_def_gcc_ultaudio_lpaif_ext_i2s_cbcr_s def; + u32 value; +}; + +/*===========================================================================*/ +/*! + @brief Bit Field definition of register: GCC_ULTAUDIO_LPAIF_EXT_I2S_CMD_RCGR +*/ +/*===========================================================================*/ +/* Structure definition of register */ +struct ipa_gcc_hwio_def_gcc_ultaudio_lpaif_ext_i2s_cmd_rcgr_s +{ + u32 update : 1; + u32 root_en : 1; + u32 reserved0 : 2; + u32 dirty_cfg_rcgr : 1; + u32 dirty_m : 1; + u32 dirty_n : 1; + u32 dirty_d : 1; + u32 reserved1 : 23; + u32 root_off : 1; +}; + +/* Union definition of register */ +union ipa_gcc_hwio_def_gcc_ultaudio_lpaif_ext_i2s_cmd_rcgr_u +{ + struct ipa_gcc_hwio_def_gcc_ultaudio_lpaif_ext_i2s_cmd_rcgr_s def; + u32 value; +}; + +/*===========================================================================*/ +/*! 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+ @brief Bit Field definition of register: GCC_ULTAUDIO_LPAIF_SLIMBUS_CORE_CMD_RCGR +*/ +/*===========================================================================*/ +/* Structure definition of register */ +struct ipa_gcc_hwio_def_gcc_ultaudio_lpaif_slimbus_core_cmd_rcgr_s +{ + u32 update : 1; + u32 root_en : 1; + u32 reserved0 : 2; + u32 dirty_cfg_rcgr : 1; + u32 dirty_m : 1; + u32 dirty_n : 1; + u32 dirty_d : 1; + u32 reserved1 : 23; + u32 root_off : 1; +}; + +/* Union definition of register */ +union ipa_gcc_hwio_def_gcc_ultaudio_lpaif_slimbus_core_cmd_rcgr_u +{ + struct ipa_gcc_hwio_def_gcc_ultaudio_lpaif_slimbus_core_cmd_rcgr_s def; + u32 value; +}; + +/*===========================================================================*/ +/*! + @brief Bit Field definition of register: GCC_ULTAUDIO_LPAIF_SLIMBUS_CORE_CFG_RCGR +*/ +/*===========================================================================*/ +/* Structure definition of register */ +struct ipa_gcc_hwio_def_gcc_ultaudio_lpaif_slimbus_core_cfg_rcgr_s +{ + u32 src_div : 5; + u32 reserved0 : 3; + u32 src_sel : 3; + u32 reserved1 : 1; + u32 mode : 2; + u32 reserved2 : 6; + u32 hw_clk_control : 1; + u32 reserved3 : 11; +}; + +/* Union definition of register */ +union ipa_gcc_hwio_def_gcc_ultaudio_lpaif_slimbus_core_cfg_rcgr_u +{ + struct ipa_gcc_hwio_def_gcc_ultaudio_lpaif_slimbus_core_cfg_rcgr_s def; + u32 value; +}; + +/*===========================================================================*/ +/*! + @brief Bit Field definition of register: GCC_ULTAUDIO_LPAIF_SLIMBUS_CORE_M +*/ +/*===========================================================================*/ +/* Structure definition of register */ +struct ipa_gcc_hwio_def_gcc_ultaudio_lpaif_slimbus_core_m_s +{ + u32 m : 8; + u32 reserved0 : 24; +}; + +/* Union definition of register */ +union ipa_gcc_hwio_def_gcc_ultaudio_lpaif_slimbus_core_m_u +{ + struct ipa_gcc_hwio_def_gcc_ultaudio_lpaif_slimbus_core_m_s def; + u32 value; +}; + +/*===========================================================================*/ +/*! + @brief Bit Field definition of register: GCC_ULTAUDIO_LPAIF_SLIMBUS_CORE_N +*/ +/*===========================================================================*/ +/* Structure definition of register */ +struct ipa_gcc_hwio_def_gcc_ultaudio_lpaif_slimbus_core_n_s +{ + u32 not_n_minus_m : 8; + u32 reserved0 : 24; +}; + +/* Union definition of register */ +union ipa_gcc_hwio_def_gcc_ultaudio_lpaif_slimbus_core_n_u +{ + struct ipa_gcc_hwio_def_gcc_ultaudio_lpaif_slimbus_core_n_s def; + u32 value; +}; + +/*===========================================================================*/ +/*! + @brief Bit Field definition of register: GCC_ULTAUDIO_LPAIF_SLIMBUS_CORE_D +*/ +/*===========================================================================*/ +/* Structure definition of register */ +struct ipa_gcc_hwio_def_gcc_ultaudio_lpaif_slimbus_core_d_s +{ + u32 not_2d : 8; + u32 reserved0 : 24; +}; + +/* Union definition of register */ +union ipa_gcc_hwio_def_gcc_ultaudio_lpaif_slimbus_core_d_u +{ + struct ipa_gcc_hwio_def_gcc_ultaudio_lpaif_slimbus_core_d_s def; + u32 value; +}; + +/*===========================================================================*/ +/*! + @brief Bit Field definition of register: GCC_ULTAUDIO_PCM_BCR +*/ +/*===========================================================================*/ +/* Structure definition of register */ +struct ipa_gcc_hwio_def_gcc_ultaudio_pcm_bcr_s +{ + u32 blk_ares : 1; + u32 reserved0 : 31; +}; + +/* Union definition of register */ +union ipa_gcc_hwio_def_gcc_ultaudio_pcm_bcr_u +{ + struct ipa_gcc_hwio_def_gcc_ultaudio_pcm_bcr_s def; + u32 value; +}; + +/*===========================================================================*/ +/*! + @brief Bit Field definition of register: GCC_ULTAUDIO_LPAIF_PCM_DATAOE_CBCR +*/ +/*===========================================================================*/ +/* Structure definition of register */ +struct ipa_gcc_hwio_def_gcc_ultaudio_lpaif_pcm_dataoe_cbcr_s +{ + u32 clk_enable : 1; + u32 reserved0 : 1; + u32 clk_ares : 1; + u32 reserved1 : 19; + u32 clk_dis : 1; + u32 ignore_all_clk_dis : 1; + u32 ignore_all_ares : 1; + u32 reserved2 : 6; + u32 clk_off : 1; +}; + +/* Union definition of register */ +union ipa_gcc_hwio_def_gcc_ultaudio_lpaif_pcm_dataoe_cbcr_u +{ + struct ipa_gcc_hwio_def_gcc_ultaudio_lpaif_pcm_dataoe_cbcr_s def; + u32 value; +}; + +/*===========================================================================*/ +/*! + @brief Bit Field definition of register: GCC_ULTAUDIO_LPAIF_PCM_DATAOE_CMD_RCGR +*/ +/*===========================================================================*/ +/* Structure definition of register */ +struct ipa_gcc_hwio_def_gcc_ultaudio_lpaif_pcm_dataoe_cmd_rcgr_s +{ + u32 update : 1; + u32 root_en : 1; + u32 reserved0 : 2; + u32 dirty_cfg_rcgr : 1; + u32 dirty_m : 1; + u32 dirty_n : 1; + u32 dirty_d : 1; + u32 reserved1 : 23; + u32 root_off : 1; +}; + +/* Union definition of register */ +union ipa_gcc_hwio_def_gcc_ultaudio_lpaif_pcm_dataoe_cmd_rcgr_u +{ + struct ipa_gcc_hwio_def_gcc_ultaudio_lpaif_pcm_dataoe_cmd_rcgr_s def; + u32 value; +}; + +/*===========================================================================*/ +/*! + @brief Bit Field definition of register: GCC_ULTAUDIO_LPAIF_PCM_DATAOE_CFG_RCGR +*/ +/*===========================================================================*/ +/* Structure definition of register */ +struct ipa_gcc_hwio_def_gcc_ultaudio_lpaif_pcm_dataoe_cfg_rcgr_s +{ + u32 src_div : 5; + u32 reserved0 : 3; + u32 src_sel : 3; + u32 reserved1 : 1; + u32 mode : 2; + u32 reserved2 : 6; + u32 hw_clk_control : 1; + u32 reserved3 : 11; +}; + +/* Union definition of register */ +union ipa_gcc_hwio_def_gcc_ultaudio_lpaif_pcm_dataoe_cfg_rcgr_u +{ + struct ipa_gcc_hwio_def_gcc_ultaudio_lpaif_pcm_dataoe_cfg_rcgr_s def; + u32 value; +}; + +/*===========================================================================*/ +/*! + @brief Bit Field definition of register: GCC_ULTAUDIO_LPAIF_PCM_DATAOE_M +*/ +/*===========================================================================*/ +/* Structure definition of register */ +struct ipa_gcc_hwio_def_gcc_ultaudio_lpaif_pcm_dataoe_m_s +{ + u32 m : 8; + u32 reserved0 : 24; +}; + +/* Union definition of register */ +union ipa_gcc_hwio_def_gcc_ultaudio_lpaif_pcm_dataoe_m_u +{ + struct ipa_gcc_hwio_def_gcc_ultaudio_lpaif_pcm_dataoe_m_s def; + u32 value; +}; + +/*===========================================================================*/ +/*! + @brief Bit Field definition of register: GCC_ULTAUDIO_LPAIF_PCM_DATAOE_N +*/ +/*===========================================================================*/ +/* Structure definition of register */ +struct ipa_gcc_hwio_def_gcc_ultaudio_lpaif_pcm_dataoe_n_s +{ + u32 not_n_minus_m : 8; + u32 reserved0 : 24; +}; + +/* Union definition of register */ +union ipa_gcc_hwio_def_gcc_ultaudio_lpaif_pcm_dataoe_n_u +{ + struct ipa_gcc_hwio_def_gcc_ultaudio_lpaif_pcm_dataoe_n_s def; + u32 value; +}; + +/*===========================================================================*/ +/*! + @brief Bit Field definition of register: GCC_ULTAUDIO_LPAIF_PCM_DATAOE_D +*/ +/*===========================================================================*/ +/* Structure definition of register */ +struct ipa_gcc_hwio_def_gcc_ultaudio_lpaif_pcm_dataoe_d_s +{ + u32 not_2d : 8; + u32 reserved0 : 24; +}; + +/* Union definition of register */ +union ipa_gcc_hwio_def_gcc_ultaudio_lpaif_pcm_dataoe_d_u +{ + struct ipa_gcc_hwio_def_gcc_ultaudio_lpaif_pcm_dataoe_d_s def; + u32 value; +}; + +/*===========================================================================*/ +/*! + @brief Bit Field definition of register: GCC_ULTAUDIO_LPAIF_AUX_PCM_DATAOE_CBCR +*/ +/*===========================================================================*/ +/* Structure definition of register */ +struct ipa_gcc_hwio_def_gcc_ultaudio_lpaif_aux_pcm_dataoe_cbcr_s +{ + u32 clk_enable : 1; + u32 reserved0 : 1; + u32 clk_ares : 1; + u32 reserved1 : 19; + u32 clk_dis : 1; + u32 ignore_all_clk_dis : 1; + u32 ignore_all_ares : 1; + u32 reserved2 : 6; + u32 clk_off : 1; +}; + +/* Union definition of register */ +union ipa_gcc_hwio_def_gcc_ultaudio_lpaif_aux_pcm_dataoe_cbcr_u +{ + struct ipa_gcc_hwio_def_gcc_ultaudio_lpaif_aux_pcm_dataoe_cbcr_s def; + u32 value; +}; + +/*===========================================================================*/ +/*! + @brief Bit Field definition of register: GCC_ULTAUDIO_LPAIF_AUX_PCM_DATAOE_CMD_RCGR +*/ +/*===========================================================================*/ +/* Structure definition of register */ +struct ipa_gcc_hwio_def_gcc_ultaudio_lpaif_aux_pcm_dataoe_cmd_rcgr_s +{ + u32 update : 1; + u32 root_en : 1; + u32 reserved0 : 2; + u32 dirty_cfg_rcgr : 1; + u32 dirty_m : 1; + u32 dirty_n : 1; + u32 dirty_d : 1; + u32 reserved1 : 23; + u32 root_off : 1; +}; + +/* Union definition of register */ +union ipa_gcc_hwio_def_gcc_ultaudio_lpaif_aux_pcm_dataoe_cmd_rcgr_u +{ + struct ipa_gcc_hwio_def_gcc_ultaudio_lpaif_aux_pcm_dataoe_cmd_rcgr_s def; + u32 value; +}; + +/*===========================================================================*/ +/*! + @brief Bit Field definition of register: GCC_ULTAUDIO_LPAIF_AUX_PCM_DATAOE_CFG_RCGR +*/ +/*===========================================================================*/ +/* Structure definition of register */ +struct ipa_gcc_hwio_def_gcc_ultaudio_lpaif_aux_pcm_dataoe_cfg_rcgr_s +{ + u32 src_div : 5; + u32 reserved0 : 3; + u32 src_sel : 3; + u32 reserved1 : 1; + u32 mode : 2; + u32 reserved2 : 6; + u32 hw_clk_control : 1; + u32 reserved3 : 11; +}; + +/* Union definition of register */ +union ipa_gcc_hwio_def_gcc_ultaudio_lpaif_aux_pcm_dataoe_cfg_rcgr_u +{ + struct ipa_gcc_hwio_def_gcc_ultaudio_lpaif_aux_pcm_dataoe_cfg_rcgr_s def; + u32 value; +}; + +/*===========================================================================*/ +/*! + @brief Bit Field definition of register: GCC_ULTAUDIO_LPAIF_AUX_PCM_DATAOE_M +*/ +/*===========================================================================*/ +/* Structure definition of register */ +struct ipa_gcc_hwio_def_gcc_ultaudio_lpaif_aux_pcm_dataoe_m_s +{ + u32 m : 8; + u32 reserved0 : 24; +}; + +/* Union definition of register */ +union ipa_gcc_hwio_def_gcc_ultaudio_lpaif_aux_pcm_dataoe_m_u +{ + struct ipa_gcc_hwio_def_gcc_ultaudio_lpaif_aux_pcm_dataoe_m_s def; + u32 value; +}; + +/*===========================================================================*/ +/*! + @brief Bit Field definition of register: GCC_ULTAUDIO_LPAIF_AUX_PCM_DATAOE_N +*/ +/*===========================================================================*/ +/* Structure definition of register */ +struct ipa_gcc_hwio_def_gcc_ultaudio_lpaif_aux_pcm_dataoe_n_s +{ + u32 not_n_minus_m : 8; + u32 reserved0 : 24; +}; + +/* Union definition of register */ +union ipa_gcc_hwio_def_gcc_ultaudio_lpaif_aux_pcm_dataoe_n_u +{ + struct ipa_gcc_hwio_def_gcc_ultaudio_lpaif_aux_pcm_dataoe_n_s def; + u32 value; +}; + +/*===========================================================================*/ +/*! + @brief Bit Field definition of register: GCC_ULTAUDIO_LPAIF_AUX_PCM_DATAOE_D +*/ +/*===========================================================================*/ +/* Structure definition of register */ +struct ipa_gcc_hwio_def_gcc_ultaudio_lpaif_aux_pcm_dataoe_d_s +{ + u32 not_2d : 8; + u32 reserved0 : 24; +}; + +/* Union definition of register */ +union ipa_gcc_hwio_def_gcc_ultaudio_lpaif_aux_pcm_dataoe_d_u +{ + struct ipa_gcc_hwio_def_gcc_ultaudio_lpaif_aux_pcm_dataoe_d_s def; + u32 value; +}; + +/*===========================================================================*/ +/*! + @brief Bit Field definition of register: GCC_PCIE_BCR +*/ +/*===========================================================================*/ +/* Structure definition of register */ +struct ipa_gcc_hwio_def_gcc_pcie_bcr_s +{ + u32 blk_ares : 1; + u32 reserved0 : 31; +}; + +/* Union definition of register */ +union ipa_gcc_hwio_def_gcc_pcie_bcr_u +{ + struct ipa_gcc_hwio_def_gcc_pcie_bcr_s def; + u32 value; +}; + +/*===========================================================================*/ +/*! + @brief Bit Field definition of register: GCC_PCIE_GDSCR +*/ +/*===========================================================================*/ +/* Structure definition of register */ +struct ipa_gcc_hwio_def_gcc_pcie_gdscr_s +{ + u32 sw_collapse : 1; + u32 hw_control : 1; + u32 sw_override : 1; + u32 pd_ares : 1; + u32 clk_disable : 1; + u32 clamp_io : 1; + u32 en_few : 1; + u32 en_rest : 1; + u32 retain : 1; + u32 save : 1; + u32 restore : 1; + u32 retain_ff_enable : 1; + u32 clk_dis_wait : 4; + u32 en_few_wait : 4; + u32 en_rest_wait : 4; + u32 reserved0 : 3; + u32 gdsc_state : 4; + u32 pwr_on : 1; +}; + +/* Union definition of register */ +union ipa_gcc_hwio_def_gcc_pcie_gdscr_u +{ + struct ipa_gcc_hwio_def_gcc_pcie_gdscr_s def; + u32 value; +}; + +/*===========================================================================*/ +/*! + @brief Bit Field definition of register: GCC_PCIE_CFG_GDSCR +*/ +/*===========================================================================*/ +/* Structure definition of register */ +struct ipa_gcc_hwio_def_gcc_pcie_cfg_gdscr_s +{ + u32 disable_clk_software_override : 1; + u32 clamp_io_software_override : 1; + u32 save_restore_software_override : 1; + u32 unclamp_io_software_override : 1; + u32 gdsc_pscbc_pwr_dwn_sw : 1; + u32 gdsc_phase_reset_delay_count_sw : 2; + u32 gdsc_phase_reset_en_sw : 1; + u32 gdsc_mem_core_force_in_sw : 1; + u32 gdsc_mem_peri_force_in_sw : 1; + u32 gdsc_handshake_dis : 1; + u32 software_control_override : 4; + u32 gdsc_power_down_complete : 1; + u32 gdsc_power_up_complete : 1; + u32 gdsc_enf_ack_status : 1; + u32 gdsc_enr_ack_status : 1; + u32 gdsc_mem_pwr_ack_status : 1; + u32 gdsc_cfg_fsm_state_status : 4; + u32 gdsc_pwr_up_start : 1; + u32 gdsc_pwr_dwn_start : 1; + u32 reserved0 : 6; +}; + +/* Union definition of register */ +union ipa_gcc_hwio_def_gcc_pcie_cfg_gdscr_u +{ + struct ipa_gcc_hwio_def_gcc_pcie_cfg_gdscr_s def; + u32 value; +}; + +/*===========================================================================*/ +/*! + @brief Bit Field definition of register: GCC_PCIE_CFG2_GDSCR +*/ +/*===========================================================================*/ +/* Structure definition of register */ +struct ipa_gcc_hwio_def_gcc_pcie_cfg2_gdscr_s +{ + u32 mem_pwr_dwn_timeout : 4; + u32 dly_assert_clamp_mem : 4; + u32 dly_deassert_clamp_mem : 4; + u32 dly_mem_pwr_up : 4; + u32 gdsc_clamp_mem_sw : 1; + u32 gdsc_pwrdwn_enable_ack_override : 1; + u32 gdsc_mem_pwrup_ack_override : 1; + u32 reserved0 : 13; +}; + +/* Union definition of register */ +union ipa_gcc_hwio_def_gcc_pcie_cfg2_gdscr_u +{ + struct ipa_gcc_hwio_def_gcc_pcie_cfg2_gdscr_s def; + u32 value; +}; + +/*===========================================================================*/ +/*! + @brief Bit Field definition of register: GCC_PCIE_CFG3_GDSCR +*/ +/*===========================================================================*/ +/* Structure definition of register */ +struct ipa_gcc_hwio_def_gcc_pcie_cfg3_gdscr_s +{ + u32 gdsc_spare_ctrl_out : 8; + u32 gdsc_spare_ctrl_in : 8; + u32 gdsc_accu_red_sw_override : 1; + u32 gdsc_accu_red_shifter_start_sw : 1; + u32 gdsc_accu_red_shifter_clk_en_sw : 1; + u32 gdsc_accu_red_shifter_done_override : 1; + u32 gdsc_accu_red_timer_en_sw : 1; + u32 dly_accu_red_shifter_done : 4; + u32 gdsc_accu_red_enable : 1; + u32 gdsc_accu_red_shifter_done_status : 1; + u32 reserved0 : 5; +}; + +/* Union definition of register */ +union ipa_gcc_hwio_def_gcc_pcie_cfg3_gdscr_u +{ + struct ipa_gcc_hwio_def_gcc_pcie_cfg3_gdscr_s def; + u32 value; +}; + +/*===========================================================================*/ +/*! + @brief Bit Field definition of register: GCC_PCIE_CFG4_GDSCR +*/ +/*===========================================================================*/ +/* Structure definition of register */ +struct ipa_gcc_hwio_def_gcc_pcie_cfg4_gdscr_s +{ + u32 dly_retainff : 4; + u32 dly_clampio : 4; + u32 dly_deassertares : 4; + u32 dly_noretainff : 4; + u32 dly_restoreff : 4; + u32 dly_unclampio : 4; + u32 reserved0 : 8; +}; + +/* Union definition of register */ +union ipa_gcc_hwio_def_gcc_pcie_cfg4_gdscr_u +{ + struct ipa_gcc_hwio_def_gcc_pcie_cfg4_gdscr_s def; + u32 value; +}; + +/*===========================================================================*/ +/*! + @brief Bit Field definition of register: GCC_PCIE_SLV_Q2A_AXI_CBCR +*/ +/*===========================================================================*/ +/* Structure definition of register */ +struct ipa_gcc_hwio_def_gcc_pcie_slv_q2a_axi_cbcr_s +{ + u32 reserved0 : 1; + u32 hw_ctl : 1; + u32 clk_ares : 1; + u32 sw_only_en : 1; + u32 reserved1 : 16; + u32 ignore_rpmh_clk_dis : 1; + u32 reserved2 : 1; + u32 clk_dis : 1; + u32 ignore_all_clk_dis : 1; + u32 ignore_all_ares : 1; + u32 reserved3 : 6; + u32 clk_off : 1; +}; + +/* Union definition of register */ +union ipa_gcc_hwio_def_gcc_pcie_slv_q2a_axi_cbcr_u +{ + struct ipa_gcc_hwio_def_gcc_pcie_slv_q2a_axi_cbcr_s def; + u32 value; +}; + +/*===========================================================================*/ +/*! + @brief Bit Field definition of register: GCC_PCIE_SLV_AXI_CBCR +*/ +/*===========================================================================*/ +/* Structure definition of register */ +struct ipa_gcc_hwio_def_gcc_pcie_slv_axi_cbcr_s +{ + u32 reserved0 : 1; + u32 hw_ctl : 1; + u32 clk_ares : 1; + u32 sw_only_en : 1; + u32 sleep : 4; + u32 wakeup : 4; + u32 force_mem_periph_off : 1; + u32 force_mem_periph_on : 1; + u32 force_mem_core_on : 1; + u32 reserved1 : 5; + u32 ignore_rpmh_clk_dis : 1; + u32 reserved2 : 1; + u32 clk_dis : 1; + u32 ignore_all_clk_dis : 1; + u32 ignore_all_ares : 1; + u32 reserved3 : 6; + u32 clk_off : 1; +}; + +/* Union definition of register */ +union ipa_gcc_hwio_def_gcc_pcie_slv_axi_cbcr_u +{ + struct ipa_gcc_hwio_def_gcc_pcie_slv_axi_cbcr_s def; + u32 value; +}; + +/*===========================================================================*/ +/*! + @brief Bit Field definition of register: GCC_PCIE_SLV_AXI_SREGR +*/ +/*===========================================================================*/ +/* Structure definition of register */ +struct ipa_gcc_hwio_def_gcc_pcie_slv_axi_sregr_s +{ + u32 reserved0 : 1; + u32 sw_clk_en_slp_stg : 1; + u32 sw_clk_en_sel_slp_stg : 1; + u32 sw_ctrl_pwr_down : 1; + u32 sw_rst_slp_stg : 1; + u32 sw_rst_sel_slp_stg : 1; + u32 force_clk_on : 1; + u32 mem_cph_enable : 1; + u32 sw_div_ratio_slp_stg_clk : 2; + u32 mem_periph_on_ack : 1; + u32 mem_core_on_ack : 1; + u32 sw_sm_pscbc_seq_in_override : 1; + u32 mem_cph_rst_sw_override : 1; + u32 pscbc_slp_stg_mode_csr : 1; + u32 ignore_gdsc_pwr_dwn_csr : 1; + u32 sreg_pscbc_spare_ctrl_in : 8; + u32 sreg_pscbc_spare_ctrl_out : 8; +}; + +/* Union definition of register */ +union ipa_gcc_hwio_def_gcc_pcie_slv_axi_sregr_u +{ + struct ipa_gcc_hwio_def_gcc_pcie_slv_axi_sregr_s def; + u32 value; +}; + +/*===========================================================================*/ +/*! + @brief Bit Field definition of register: GCC_PCIE_MSTR_AXI_CBCR +*/ +/*===========================================================================*/ +/* Structure definition of register */ +struct ipa_gcc_hwio_def_gcc_pcie_mstr_axi_cbcr_s +{ + u32 reserved0 : 1; + u32 hw_ctl : 1; + u32 clk_ares : 1; + u32 sw_only_en : 1; + u32 sleep : 4; + u32 wakeup : 4; + u32 force_mem_periph_off : 1; + u32 force_mem_periph_on : 1; + u32 force_mem_core_on : 1; + u32 reserved1 : 5; + u32 ignore_rpmh_clk_dis : 1; + u32 reserved2 : 1; + u32 clk_dis : 1; + u32 ignore_all_clk_dis : 1; + u32 ignore_all_ares : 1; + u32 reserved3 : 6; + u32 clk_off : 1; +}; + +/* Union definition of register */ +union ipa_gcc_hwio_def_gcc_pcie_mstr_axi_cbcr_u +{ + struct ipa_gcc_hwio_def_gcc_pcie_mstr_axi_cbcr_s def; + u32 value; +}; + +/*===========================================================================*/ +/*! + @brief Bit Field definition of register: GCC_PCIE_MSTR_AXI_SREGR +*/ +/*===========================================================================*/ +/* Structure definition of register */ +struct ipa_gcc_hwio_def_gcc_pcie_mstr_axi_sregr_s +{ + u32 reserved0 : 1; + u32 sw_clk_en_slp_stg : 1; + u32 sw_clk_en_sel_slp_stg : 1; + u32 sw_ctrl_pwr_down : 1; + u32 sw_rst_slp_stg : 1; + u32 sw_rst_sel_slp_stg : 1; + u32 force_clk_on : 1; + u32 mem_cph_enable : 1; + u32 sw_div_ratio_slp_stg_clk : 2; + u32 mem_periph_on_ack : 1; + u32 mem_core_on_ack : 1; + u32 sw_sm_pscbc_seq_in_override : 1; + u32 mem_cph_rst_sw_override : 1; + u32 pscbc_slp_stg_mode_csr : 1; + u32 ignore_gdsc_pwr_dwn_csr : 1; + u32 sreg_pscbc_spare_ctrl_in : 8; + u32 sreg_pscbc_spare_ctrl_out : 8; +}; + +/* Union definition of register */ +union ipa_gcc_hwio_def_gcc_pcie_mstr_axi_sregr_u +{ + struct ipa_gcc_hwio_def_gcc_pcie_mstr_axi_sregr_s def; + u32 value; +}; + +/*===========================================================================*/ +/*! + @brief Bit Field definition of register: GCC_PCIE_CFG_AHB_CBCR +*/ +/*===========================================================================*/ +/* Structure definition of register */ +struct ipa_gcc_hwio_def_gcc_pcie_cfg_ahb_cbcr_s +{ + u32 reserved0 : 1; + u32 hw_ctl : 1; + u32 clk_ares : 1; + u32 sw_only_en : 1; + u32 reserved1 : 16; + u32 ignore_rpmh_clk_dis : 1; + u32 reserved2 : 1; + u32 clk_dis : 1; + u32 ignore_all_clk_dis : 1; + u32 ignore_all_ares : 1; + u32 reserved3 : 6; + u32 clk_off : 1; +}; + +/* Union definition of register */ +union ipa_gcc_hwio_def_gcc_pcie_cfg_ahb_cbcr_u +{ + struct ipa_gcc_hwio_def_gcc_pcie_cfg_ahb_cbcr_s def; + u32 value; +}; + +/*===========================================================================*/ +/*! + @brief Bit Field definition of register: GCC_PCIE_RCHNG_PHY_CBCR +*/ +/*===========================================================================*/ +/* Structure definition of register */ +struct ipa_gcc_hwio_def_gcc_pcie_rchng_phy_cbcr_s +{ + u32 reserved0 : 1; + u32 hw_ctl : 1; + u32 clk_ares : 1; + u32 sw_only_en : 1; + u32 reserved1 : 18; + u32 clk_dis : 1; + u32 ignore_all_clk_dis : 1; + u32 ignore_all_ares : 1; + u32 reserved2 : 6; + u32 clk_off : 1; +}; + +/* Union definition of register */ +union ipa_gcc_hwio_def_gcc_pcie_rchng_phy_cbcr_u +{ + struct ipa_gcc_hwio_def_gcc_pcie_rchng_phy_cbcr_s def; + u32 value; +}; + +/*===========================================================================*/ +/*! + @brief Bit Field definition of register: GCC_PCIE_AUX_CBCR +*/ +/*===========================================================================*/ +/* Structure definition of register */ +struct ipa_gcc_hwio_def_gcc_pcie_aux_cbcr_s +{ + u32 reserved0 : 1; + u32 hw_ctl : 1; + u32 clk_ares : 1; + u32 sw_only_en : 1; + u32 reserved1 : 18; + u32 clk_dis : 1; + u32 ignore_all_clk_dis : 1; + u32 ignore_all_ares : 1; + u32 reserved2 : 6; + u32 clk_off : 1; +}; + +/* Union definition of register */ +union ipa_gcc_hwio_def_gcc_pcie_aux_cbcr_u +{ + struct ipa_gcc_hwio_def_gcc_pcie_aux_cbcr_s def; + u32 value; +}; + +/*===========================================================================*/ +/*! + @brief Bit Field definition of register: GCC_PCIE_SLEEP_CBCR +*/ +/*===========================================================================*/ +/* Structure definition of register */ +struct ipa_gcc_hwio_def_gcc_pcie_sleep_cbcr_s +{ + u32 reserved0 : 1; + u32 hw_ctl : 1; + u32 clk_ares : 1; + u32 sw_only_en : 1; + u32 reserved1 : 18; + u32 clk_dis : 1; + u32 ignore_all_clk_dis : 1; + u32 ignore_all_ares : 1; + u32 reserved2 : 6; + u32 clk_off : 1; +}; + +/* Union definition of register */ +union ipa_gcc_hwio_def_gcc_pcie_sleep_cbcr_u +{ + struct ipa_gcc_hwio_def_gcc_pcie_sleep_cbcr_s def; + u32 value; +}; + +/*===========================================================================*/ +/*! + @brief Bit Field definition of register: GCC_PCIE_PIPE_CBCR +*/ +/*===========================================================================*/ +/* Structure definition of register */ +struct ipa_gcc_hwio_def_gcc_pcie_pipe_cbcr_s +{ + u32 reserved0 : 1; + u32 hw_ctl : 1; + u32 clk_ares : 1; + u32 sw_only_en : 1; + u32 sleep : 4; + u32 wakeup : 4; + u32 force_mem_periph_off : 1; + u32 force_mem_periph_on : 1; + u32 force_mem_core_on : 1; + u32 reserved1 : 7; + u32 clk_dis : 1; + u32 ignore_all_clk_dis : 1; + u32 ignore_all_ares : 1; + u32 reserved2 : 6; + u32 clk_off : 1; +}; + +/* Union definition of register */ +union ipa_gcc_hwio_def_gcc_pcie_pipe_cbcr_u +{ + struct ipa_gcc_hwio_def_gcc_pcie_pipe_cbcr_s def; + u32 value; +}; + +/*===========================================================================*/ +/*! + @brief Bit Field definition of register: GCC_PCIE_PIPE_SREGR +*/ +/*===========================================================================*/ +/* Structure definition of register */ +struct ipa_gcc_hwio_def_gcc_pcie_pipe_sregr_s +{ + u32 reserved0 : 1; + u32 sw_clk_en_slp_stg : 1; + u32 sw_clk_en_sel_slp_stg : 1; + u32 sw_ctrl_pwr_down : 1; + u32 sw_rst_slp_stg : 1; + u32 sw_rst_sel_slp_stg : 1; + u32 force_clk_on : 1; + u32 mem_cph_enable : 1; + u32 sw_div_ratio_slp_stg_clk : 2; + u32 mem_periph_on_ack : 1; + u32 mem_core_on_ack : 1; + u32 sw_sm_pscbc_seq_in_override : 1; + u32 mem_cph_rst_sw_override : 1; + u32 pscbc_slp_stg_mode_csr : 1; + u32 ignore_gdsc_pwr_dwn_csr : 1; + u32 sreg_pscbc_spare_ctrl_in : 8; + u32 sreg_pscbc_spare_ctrl_out : 8; +}; + +/* Union definition of register */ +union ipa_gcc_hwio_def_gcc_pcie_pipe_sregr_u +{ + struct ipa_gcc_hwio_def_gcc_pcie_pipe_sregr_s def; + u32 value; +}; + +/*===========================================================================*/ +/*! + @brief Bit Field definition of register: GCC_PCIE_AUX_PHY_CMD_RCGR +*/ +/*===========================================================================*/ +/* Structure definition of register */ +struct ipa_gcc_hwio_def_gcc_pcie_aux_phy_cmd_rcgr_s +{ + u32 update : 1; + u32 root_en : 1; + u32 reserved0 : 2; + u32 dirty_cfg_rcgr : 1; + u32 dirty_m : 1; + u32 dirty_n : 1; + u32 dirty_d : 1; + u32 reserved1 : 23; + u32 root_off : 1; +}; + +/* Union definition of register */ +union ipa_gcc_hwio_def_gcc_pcie_aux_phy_cmd_rcgr_u +{ + struct ipa_gcc_hwio_def_gcc_pcie_aux_phy_cmd_rcgr_s def; + u32 value; +}; + +/*===========================================================================*/ +/*! + @brief Bit Field definition of register: GCC_PCIE_AUX_PHY_CFG_RCGR +*/ +/*===========================================================================*/ +/* Structure definition of register */ +struct ipa_gcc_hwio_def_gcc_pcie_aux_phy_cfg_rcgr_s +{ + u32 src_div : 5; + u32 reserved0 : 3; + u32 src_sel : 3; + u32 reserved1 : 1; + u32 mode : 2; + u32 reserved2 : 6; + u32 hw_clk_control : 1; + u32 reserved3 : 11; +}; + +/* Union definition of register */ +union ipa_gcc_hwio_def_gcc_pcie_aux_phy_cfg_rcgr_u +{ + struct ipa_gcc_hwio_def_gcc_pcie_aux_phy_cfg_rcgr_s def; + u32 value; +}; + +/*===========================================================================*/ +/*! + @brief Bit Field definition of register: GCC_PCIE_AUX_PHY_M +*/ +/*===========================================================================*/ +/* Structure definition of register */ +struct ipa_gcc_hwio_def_gcc_pcie_aux_phy_m_s +{ + u32 m : 16; + u32 reserved0 : 16; +}; + +/* Union definition of register */ +union ipa_gcc_hwio_def_gcc_pcie_aux_phy_m_u +{ + struct ipa_gcc_hwio_def_gcc_pcie_aux_phy_m_s def; + u32 value; +}; + +/*===========================================================================*/ +/*! + @brief Bit Field definition of register: GCC_PCIE_AUX_PHY_N +*/ +/*===========================================================================*/ +/* Structure definition of register */ +struct ipa_gcc_hwio_def_gcc_pcie_aux_phy_n_s +{ + u32 not_n_minus_m : 16; + u32 reserved0 : 16; +}; + +/* Union definition of register */ +union ipa_gcc_hwio_def_gcc_pcie_aux_phy_n_u +{ + struct ipa_gcc_hwio_def_gcc_pcie_aux_phy_n_s def; + u32 value; +}; + +/*===========================================================================*/ +/*! + @brief Bit Field definition of register: GCC_PCIE_AUX_PHY_D +*/ +/*===========================================================================*/ +/* Structure definition of register */ +struct ipa_gcc_hwio_def_gcc_pcie_aux_phy_d_s +{ + u32 not_2d : 16; + u32 reserved0 : 16; +}; + +/* Union definition of register */ +union ipa_gcc_hwio_def_gcc_pcie_aux_phy_d_u +{ + struct ipa_gcc_hwio_def_gcc_pcie_aux_phy_d_s def; + u32 value; +}; + +/*===========================================================================*/ +/*! + @brief Bit Field definition of register: GCC_PCIE_RCHNG_PHY_CMD_RCGR +*/ +/*===========================================================================*/ +/* Structure definition of register */ +struct ipa_gcc_hwio_def_gcc_pcie_rchng_phy_cmd_rcgr_s +{ + u32 update : 1; + u32 root_en : 1; + u32 reserved0 : 2; + u32 dirty_cfg_rcgr : 1; + u32 reserved1 : 26; + u32 root_off : 1; +}; + +/* Union definition of register */ +union ipa_gcc_hwio_def_gcc_pcie_rchng_phy_cmd_rcgr_u +{ + struct ipa_gcc_hwio_def_gcc_pcie_rchng_phy_cmd_rcgr_s def; + u32 value; +}; + +/*===========================================================================*/ +/*! + @brief Bit Field definition of register: GCC_PCIE_RCHNG_PHY_CFG_RCGR +*/ +/*===========================================================================*/ +/* Structure definition of register */ +struct ipa_gcc_hwio_def_gcc_pcie_rchng_phy_cfg_rcgr_s +{ + u32 src_div : 5; + u32 reserved0 : 3; + u32 src_sel : 3; + u32 reserved1 : 5; + u32 rcglite_disable : 1; + u32 reserved2 : 3; + u32 hw_clk_control : 1; + u32 reserved3 : 11; +}; + +/* Union definition of register */ +union ipa_gcc_hwio_def_gcc_pcie_rchng_phy_cfg_rcgr_u +{ + struct ipa_gcc_hwio_def_gcc_pcie_rchng_phy_cfg_rcgr_s def; + u32 value; +}; + +/*===========================================================================*/ +/*! + @brief Bit Field definition of register: GCC_PCIE_PHY_BCR +*/ +/*===========================================================================*/ +/* Structure definition of register */ +struct ipa_gcc_hwio_def_gcc_pcie_phy_bcr_s +{ + u32 blk_ares : 1; + u32 reserved0 : 31; +}; + +/* Union definition of register */ +union ipa_gcc_hwio_def_gcc_pcie_phy_bcr_u +{ + struct ipa_gcc_hwio_def_gcc_pcie_phy_bcr_s def; + u32 value; +}; + +/*===========================================================================*/ +/*! + @brief Bit Field definition of register: GCC_VS_BCR +*/ +/*===========================================================================*/ +/* Structure definition of register */ +struct ipa_gcc_hwio_def_gcc_vs_bcr_s +{ + u32 blk_ares : 1; + u32 reserved0 : 31; +}; + +/* Union definition of register */ +union ipa_gcc_hwio_def_gcc_vs_bcr_u +{ + struct ipa_gcc_hwio_def_gcc_vs_bcr_s def; + u32 value; +}; + +/*===========================================================================*/ +/*! + @brief Bit Field definition of register: GCC_VDDCX_VS_CBCR +*/ +/*===========================================================================*/ +/* Structure definition of register */ +struct ipa_gcc_hwio_def_gcc_vddcx_vs_cbcr_s +{ + u32 clk_enable : 1; + u32 hw_ctl : 1; + u32 clk_ares : 1; + u32 sw_only_en : 1; + u32 reserved0 : 18; + u32 clk_dis : 1; + u32 ignore_all_clk_dis : 1; + u32 ignore_all_ares : 1; + u32 reserved1 : 6; + u32 clk_off : 1; +}; + +/* Union definition of register */ +union ipa_gcc_hwio_def_gcc_vddcx_vs_cbcr_u +{ + struct ipa_gcc_hwio_def_gcc_vddcx_vs_cbcr_s def; + u32 value; +}; + +/*===========================================================================*/ +/*! + @brief Bit Field definition of register: GCC_VDDMX_VS_CBCR +*/ +/*===========================================================================*/ +/* Structure definition of register */ +struct ipa_gcc_hwio_def_gcc_vddmx_vs_cbcr_s +{ + u32 clk_enable : 1; + u32 hw_ctl : 1; + u32 clk_ares : 1; + u32 sw_only_en : 1; + u32 reserved0 : 18; + u32 clk_dis : 1; + u32 ignore_all_clk_dis : 1; + u32 ignore_all_ares : 1; + u32 reserved1 : 6; + u32 clk_off : 1; +}; + +/* Union definition of register */ +union ipa_gcc_hwio_def_gcc_vddmx_vs_cbcr_u +{ + struct ipa_gcc_hwio_def_gcc_vddmx_vs_cbcr_s def; + u32 value; +}; + +/*===========================================================================*/ +/*! + @brief Bit Field definition of register: GCC_VDDA_VS_CBCR +*/ +/*===========================================================================*/ +/* Structure definition of register */ +struct ipa_gcc_hwio_def_gcc_vdda_vs_cbcr_s +{ + u32 clk_enable : 1; + u32 hw_ctl : 1; + u32 clk_ares : 1; + u32 sw_only_en : 1; + u32 reserved0 : 18; + u32 clk_dis : 1; + u32 ignore_all_clk_dis : 1; + u32 ignore_all_ares : 1; + u32 reserved1 : 6; + u32 clk_off : 1; +}; + +/* Union definition of register */ +union ipa_gcc_hwio_def_gcc_vdda_vs_cbcr_u +{ + struct ipa_gcc_hwio_def_gcc_vdda_vs_cbcr_s def; + u32 value; +}; + +/*===========================================================================*/ +/*! + @brief Bit Field definition of register: GCC_VDDMXC_VS_CBCR +*/ +/*===========================================================================*/ +/* Structure definition of register */ +struct ipa_gcc_hwio_def_gcc_vddmxc_vs_cbcr_s +{ + u32 clk_enable : 1; + u32 hw_ctl : 1; + u32 clk_ares : 1; + u32 sw_only_en : 1; + u32 reserved0 : 18; + u32 clk_dis : 1; + u32 ignore_all_clk_dis : 1; + u32 ignore_all_ares : 1; + u32 reserved1 : 6; + u32 clk_off : 1; +}; + +/* Union definition of register */ +union ipa_gcc_hwio_def_gcc_vddmxc_vs_cbcr_u +{ + struct ipa_gcc_hwio_def_gcc_vddmxc_vs_cbcr_s def; + u32 value; +}; + +/*===========================================================================*/ +/*! + @brief Bit Field definition of register: GCC_VS_CTRL_CBCR +*/ +/*===========================================================================*/ +/* Structure definition of register */ +struct ipa_gcc_hwio_def_gcc_vs_ctrl_cbcr_s +{ + u32 clk_enable : 1; + u32 hw_ctl : 1; + u32 clk_ares : 1; + u32 sw_only_en : 1; + u32 reserved0 : 18; + u32 clk_dis : 1; + u32 ignore_all_clk_dis : 1; + u32 ignore_all_ares : 1; + u32 reserved1 : 6; + u32 clk_off : 1; +}; + +/* Union definition of register */ +union ipa_gcc_hwio_def_gcc_vs_ctrl_cbcr_u +{ + struct ipa_gcc_hwio_def_gcc_vs_ctrl_cbcr_s def; + u32 value; +}; + +/*===========================================================================*/ +/*! + @brief Bit Field definition of register: GCC_VS_CTRL_AHB_CBCR +*/ +/*===========================================================================*/ +/* Structure definition of register */ +struct ipa_gcc_hwio_def_gcc_vs_ctrl_ahb_cbcr_s +{ + u32 clk_enable : 1; + u32 hw_ctl : 1; + u32 clk_ares : 1; + u32 sw_only_en : 1; + u32 reserved0 : 16; + u32 ignore_rpmh_clk_dis : 1; + u32 reserved1 : 1; + u32 clk_dis : 1; + u32 ignore_all_clk_dis : 1; + u32 ignore_all_ares : 1; + u32 reserved2 : 6; + u32 clk_off : 1; +}; + +/* Union definition of register */ +union ipa_gcc_hwio_def_gcc_vs_ctrl_ahb_cbcr_u +{ + struct ipa_gcc_hwio_def_gcc_vs_ctrl_ahb_cbcr_s def; + u32 value; +}; + +/*===========================================================================*/ +/*! + @brief Bit Field definition of register: GCC_VSENSOR_CMD_RCGR +*/ +/*===========================================================================*/ +/* Structure definition of register */ +struct ipa_gcc_hwio_def_gcc_vsensor_cmd_rcgr_s +{ + u32 update : 1; + u32 root_en : 1; + u32 reserved0 : 2; + u32 dirty_cfg_rcgr : 1; + u32 reserved1 : 26; + u32 root_off : 1; +}; + +/* Union definition of register */ +union ipa_gcc_hwio_def_gcc_vsensor_cmd_rcgr_u +{ + struct ipa_gcc_hwio_def_gcc_vsensor_cmd_rcgr_s def; + u32 value; +}; + +/*===========================================================================*/ +/*! + @brief Bit Field definition of register: GCC_VSENSOR_CFG_RCGR +*/ +/*===========================================================================*/ +/* Structure definition of register */ +struct ipa_gcc_hwio_def_gcc_vsensor_cfg_rcgr_s +{ + u32 src_div : 5; + u32 reserved0 : 3; + u32 src_sel : 3; + u32 reserved1 : 5; + u32 rcglite_disable : 1; + u32 reserved2 : 3; + u32 hw_clk_control : 1; + u32 reserved3 : 11; +}; + +/* Union definition of register */ +union ipa_gcc_hwio_def_gcc_vsensor_cfg_rcgr_u +{ + struct ipa_gcc_hwio_def_gcc_vsensor_cfg_rcgr_s def; + u32 value; +}; + +/*===========================================================================*/ +/*! + @brief Bit Field definition of register: GCC_VS_CTRL_CMD_RCGR +*/ +/*===========================================================================*/ +/* Structure definition of register */ +struct ipa_gcc_hwio_def_gcc_vs_ctrl_cmd_rcgr_s +{ + u32 update : 1; + u32 root_en : 1; + u32 reserved0 : 2; + u32 dirty_cfg_rcgr : 1; + u32 reserved1 : 26; + u32 root_off : 1; +}; + +/* Union definition of register */ +union ipa_gcc_hwio_def_gcc_vs_ctrl_cmd_rcgr_u +{ + struct ipa_gcc_hwio_def_gcc_vs_ctrl_cmd_rcgr_s def; + u32 value; +}; + +/*===========================================================================*/ +/*! + @brief Bit Field definition of register: GCC_VS_CTRL_CFG_RCGR +*/ +/*===========================================================================*/ +/* Structure definition of register */ +struct ipa_gcc_hwio_def_gcc_vs_ctrl_cfg_rcgr_s +{ + u32 src_div : 5; + u32 reserved0 : 3; + u32 src_sel : 3; + u32 reserved1 : 5; + u32 rcglite_disable : 1; + u32 reserved2 : 3; + u32 hw_clk_control : 1; + u32 reserved3 : 11; +}; + +/* Union definition of register */ +union ipa_gcc_hwio_def_gcc_vs_ctrl_cfg_rcgr_u +{ + struct ipa_gcc_hwio_def_gcc_vs_ctrl_cfg_rcgr_s def; + u32 value; +}; + +/*===========================================================================*/ +/*! + @brief Bit Field definition of register: GCC_MSS_VS_CBCR +*/ +/*===========================================================================*/ +/* Structure definition of register */ +struct ipa_gcc_hwio_def_gcc_mss_vs_cbcr_s +{ + u32 clk_enable : 1; + u32 hw_ctl : 1; + u32 clk_ares : 1; + u32 sw_only_en : 1; + u32 reserved0 : 18; + u32 clk_dis : 1; + u32 ignore_all_clk_dis : 1; + u32 ignore_all_ares : 1; + u32 reserved1 : 6; + u32 clk_off : 1; +}; + +/* Union definition of register */ +union ipa_gcc_hwio_def_gcc_mss_vs_cbcr_u +{ + struct ipa_gcc_hwio_def_gcc_mss_vs_cbcr_s def; + u32 value; +}; + +/*===========================================================================*/ +/*! + @brief Bit Field definition of register: GCC_DCC_BCR +*/ +/*===========================================================================*/ +/* Structure definition of register */ +struct ipa_gcc_hwio_def_gcc_dcc_bcr_s +{ + u32 blk_ares : 1; + u32 reserved0 : 31; +}; + +/* Union definition of register */ +union ipa_gcc_hwio_def_gcc_dcc_bcr_u +{ + struct ipa_gcc_hwio_def_gcc_dcc_bcr_s def; + u32 value; +}; + +/*===========================================================================*/ +/*! + @brief Bit Field definition of register: GCC_DCC_AHB_CBCR +*/ +/*===========================================================================*/ +/* Structure definition of register */ +struct ipa_gcc_hwio_def_gcc_dcc_ahb_cbcr_s +{ + u32 clk_enable : 1; + u32 hw_ctl : 1; + u32 clk_ares : 1; + u32 sw_only_en : 1; + u32 sleep : 4; + u32 wakeup : 4; + u32 force_mem_periph_off : 1; + u32 force_mem_periph_on : 1; + u32 force_mem_core_on : 1; + u32 reserved0 : 5; + u32 ignore_rpmh_clk_dis : 1; + u32 reserved1 : 1; + u32 clk_dis : 1; + u32 ignore_all_clk_dis : 1; + u32 ignore_all_ares : 1; + u32 reserved2 : 6; + u32 clk_off : 1; +}; + +/* Union definition of register */ +union ipa_gcc_hwio_def_gcc_dcc_ahb_cbcr_u +{ + struct ipa_gcc_hwio_def_gcc_dcc_ahb_cbcr_s def; + u32 value; +}; + +/*===========================================================================*/ +/*! + @brief Bit Field definition of register: GCC_DCC_AHB_SREGR +*/ +/*===========================================================================*/ +/* Structure definition of register */ +struct ipa_gcc_hwio_def_gcc_dcc_ahb_sregr_s +{ + u32 reserved0 : 1; + u32 sw_clk_en_slp_stg : 1; + u32 sw_clk_en_sel_slp_stg : 1; + u32 sw_ctrl_pwr_down : 1; + u32 sw_rst_slp_stg : 1; + u32 sw_rst_sel_slp_stg : 1; + u32 force_clk_on : 1; + u32 mem_cph_enable : 1; + u32 sw_div_ratio_slp_stg_clk : 2; + u32 mem_periph_on_ack : 1; + u32 mem_core_on_ack : 1; + u32 sw_sm_pscbc_seq_in_override : 1; + u32 mem_cph_rst_sw_override : 1; + u32 pscbc_slp_stg_mode_csr : 1; + u32 ignore_gdsc_pwr_dwn_csr : 1; + u32 sreg_pscbc_spare_ctrl_in : 8; + u32 sreg_pscbc_spare_ctrl_out : 8; +}; + +/* Union definition of register */ +union ipa_gcc_hwio_def_gcc_dcc_ahb_sregr_u +{ + struct ipa_gcc_hwio_def_gcc_dcc_ahb_sregr_s def; + u32 value; +}; + +/*===========================================================================*/ +/*! + @brief Bit Field definition of register: GCC_IPA_BCR +*/ +/*===========================================================================*/ +/* Structure definition of register */ +struct ipa_gcc_hwio_def_gcc_ipa_bcr_s +{ + u32 blk_ares : 1; + u32 reserved0 : 31; +}; + +/* Union definition of register */ +union ipa_gcc_hwio_def_gcc_ipa_bcr_u +{ + struct ipa_gcc_hwio_def_gcc_ipa_bcr_s def; + u32 value; +}; + +/*===========================================================================*/ +/*! + @brief Bit Field definition of register: GCC_IPA_GDSCR +*/ +/*===========================================================================*/ +/* Structure definition of register */ +struct ipa_gcc_hwio_def_gcc_ipa_gdscr_s +{ + u32 sw_collapse : 1; + u32 hw_control : 1; + u32 sw_override : 1; + u32 pd_ares : 1; + u32 clk_disable : 1; + u32 clamp_io : 1; + u32 en_few : 1; + u32 en_rest : 1; + u32 retain : 1; + u32 save : 1; + u32 restore : 1; + u32 retain_ff_enable : 1; + u32 clk_dis_wait : 4; + u32 en_few_wait : 4; + u32 en_rest_wait : 4; + u32 reserved0 : 3; + u32 gdsc_state : 4; + u32 pwr_on : 1; +}; + +/* Union definition of register */ +union ipa_gcc_hwio_def_gcc_ipa_gdscr_u +{ + struct ipa_gcc_hwio_def_gcc_ipa_gdscr_s def; + u32 value; +}; + +/*===========================================================================*/ +/*! + @brief Bit Field definition of register: GCC_IPA_CFG_GDSCR +*/ +/*===========================================================================*/ +/* Structure definition of register */ +struct ipa_gcc_hwio_def_gcc_ipa_cfg_gdscr_s +{ + u32 disable_clk_software_override : 1; + u32 clamp_io_software_override : 1; + u32 save_restore_software_override : 1; + u32 unclamp_io_software_override : 1; + u32 gdsc_pscbc_pwr_dwn_sw : 1; + u32 gdsc_phase_reset_delay_count_sw : 2; + u32 gdsc_phase_reset_en_sw : 1; + u32 gdsc_mem_core_force_in_sw : 1; + u32 gdsc_mem_peri_force_in_sw : 1; + u32 gdsc_handshake_dis : 1; + u32 software_control_override : 4; + u32 gdsc_power_down_complete : 1; + u32 gdsc_power_up_complete : 1; + u32 gdsc_enf_ack_status : 1; + u32 gdsc_enr_ack_status : 1; + u32 gdsc_mem_pwr_ack_status : 1; + u32 gdsc_cfg_fsm_state_status : 4; + u32 gdsc_pwr_up_start : 1; + u32 gdsc_pwr_dwn_start : 1; + u32 reserved0 : 6; +}; + +/* Union definition of register */ +union ipa_gcc_hwio_def_gcc_ipa_cfg_gdscr_u +{ + struct ipa_gcc_hwio_def_gcc_ipa_cfg_gdscr_s def; + u32 value; +}; + +/*===========================================================================*/ +/*! + @brief Bit Field definition of register: GCC_IPA_CFG2_GDSCR +*/ +/*===========================================================================*/ +/* Structure definition of register */ +struct ipa_gcc_hwio_def_gcc_ipa_cfg2_gdscr_s +{ + u32 mem_pwr_dwn_timeout : 4; + u32 dly_assert_clamp_mem : 4; + u32 dly_deassert_clamp_mem : 4; + u32 dly_mem_pwr_up : 4; + u32 gdsc_clamp_mem_sw : 1; + u32 gdsc_pwrdwn_enable_ack_override : 1; + u32 gdsc_mem_pwrup_ack_override : 1; + u32 reserved0 : 13; +}; + +/* Union definition of register */ +union ipa_gcc_hwio_def_gcc_ipa_cfg2_gdscr_u +{ + struct ipa_gcc_hwio_def_gcc_ipa_cfg2_gdscr_s def; + u32 value; +}; + +/*===========================================================================*/ +/*! + @brief Bit Field definition of register: GCC_IPA_CFG3_GDSCR +*/ +/*===========================================================================*/ +/* Structure definition of register */ +struct ipa_gcc_hwio_def_gcc_ipa_cfg3_gdscr_s +{ + u32 gdsc_spare_ctrl_out : 8; + u32 gdsc_spare_ctrl_in : 8; + u32 gdsc_accu_red_sw_override : 1; + u32 gdsc_accu_red_shifter_start_sw : 1; + u32 gdsc_accu_red_shifter_clk_en_sw : 1; + u32 gdsc_accu_red_shifter_done_override : 1; + u32 gdsc_accu_red_timer_en_sw : 1; + u32 dly_accu_red_shifter_done : 4; + u32 gdsc_accu_red_enable : 1; + u32 gdsc_accu_red_shifter_done_status : 1; + u32 reserved0 : 5; +}; + +/* Union definition of register */ +union ipa_gcc_hwio_def_gcc_ipa_cfg3_gdscr_u +{ + struct ipa_gcc_hwio_def_gcc_ipa_cfg3_gdscr_s def; + u32 value; +}; + +/*===========================================================================*/ +/*! + @brief Bit Field definition of register: GCC_IPA_CFG4_GDSCR +*/ +/*===========================================================================*/ +/* Structure definition of register */ +struct ipa_gcc_hwio_def_gcc_ipa_cfg4_gdscr_s +{ + u32 dly_retainff : 4; + u32 dly_clampio : 4; + u32 dly_deassertares : 4; + u32 dly_noretainff : 4; + u32 dly_restoreff : 4; + u32 dly_unclampio : 4; + u32 reserved0 : 8; +}; + +/* Union definition of register */ +union ipa_gcc_hwio_def_gcc_ipa_cfg4_gdscr_u +{ + struct ipa_gcc_hwio_def_gcc_ipa_cfg4_gdscr_s def; + u32 value; +}; + +/*===========================================================================*/ +/*! + @brief Bit Field definition of register: GCC_IPA_2X_CBCR +*/ +/*===========================================================================*/ +/* Structure definition of register */ +struct ipa_gcc_hwio_def_gcc_ipa_2x_cbcr_s +{ + u32 clk_enable : 1; + u32 reserved0 : 1; + u32 clk_ares : 1; + u32 reserved1 : 1; + u32 sleep : 4; + u32 wakeup : 4; + u32 force_mem_periph_off : 1; + u32 force_mem_periph_on : 1; + u32 force_mem_core_on : 1; + u32 reserved2 : 5; + u32 ignore_rpmh_clk_dis : 1; + u32 reserved3 : 1; + u32 clk_dis : 1; + u32 ignore_all_clk_dis : 1; + u32 ignore_all_ares : 1; + u32 reserved4 : 6; + u32 clk_off : 1; +}; + +/* Union definition of register */ +union ipa_gcc_hwio_def_gcc_ipa_2x_cbcr_u +{ + struct ipa_gcc_hwio_def_gcc_ipa_2x_cbcr_s def; + u32 value; +}; + +/*===========================================================================*/ +/*! + @brief Bit Field definition of register: GCC_IPA_2X_SREGR +*/ +/*===========================================================================*/ +/* Structure definition of register */ +struct ipa_gcc_hwio_def_gcc_ipa_2x_sregr_s +{ + u32 reserved0 : 1; + u32 sw_clk_en_slp_stg : 1; + u32 sw_clk_en_sel_slp_stg : 1; + u32 sw_ctrl_pwr_down : 1; + u32 sw_rst_slp_stg : 1; + u32 sw_rst_sel_slp_stg : 1; + u32 force_clk_on : 1; + u32 mem_cph_enable : 1; + u32 sw_div_ratio_slp_stg_clk : 2; + u32 mem_periph_on_ack : 1; + u32 mem_core_on_ack : 1; + u32 sw_sm_pscbc_seq_in_override : 1; + u32 mem_cph_rst_sw_override : 1; + u32 pscbc_slp_stg_mode_csr : 1; + u32 ignore_gdsc_pwr_dwn_csr : 1; + u32 sreg_pscbc_spare_ctrl_in : 8; + u32 sreg_pscbc_spare_ctrl_out : 8; +}; + +/* Union definition of register */ +union ipa_gcc_hwio_def_gcc_ipa_2x_sregr_u +{ + struct ipa_gcc_hwio_def_gcc_ipa_2x_sregr_s def; + u32 value; +}; + +/*===========================================================================*/ +/*! + @brief Bit Field definition of register: GCC_IPA_CBCR +*/ +/*===========================================================================*/ +/* Structure definition of register */ +struct ipa_gcc_hwio_def_gcc_ipa_cbcr_s +{ + u32 clk_enable : 1; + u32 reserved0 : 1; + u32 clk_ares : 1; + u32 reserved1 : 1; + u32 sleep : 4; + u32 wakeup : 4; + u32 force_mem_periph_off : 1; + u32 force_mem_periph_on : 1; + u32 force_mem_core_on : 1; + u32 reserved2 : 5; + u32 ignore_rpmh_clk_dis : 1; + u32 reserved3 : 1; + u32 clk_dis : 1; + u32 ignore_all_clk_dis : 1; + u32 ignore_all_ares : 1; + u32 reserved4 : 6; + u32 clk_off : 1; +}; + +/* Union definition of register */ +union ipa_gcc_hwio_def_gcc_ipa_cbcr_u +{ + struct ipa_gcc_hwio_def_gcc_ipa_cbcr_s def; + u32 value; +}; + +/*===========================================================================*/ +/*! + @brief Bit Field definition of register: GCC_IPA_SREGR +*/ +/*===========================================================================*/ +/* Structure definition of register */ +struct ipa_gcc_hwio_def_gcc_ipa_sregr_s +{ + u32 reserved0 : 1; + u32 sw_clk_en_slp_stg : 1; + u32 sw_clk_en_sel_slp_stg : 1; + u32 sw_ctrl_pwr_down : 1; + u32 sw_rst_slp_stg : 1; + u32 sw_rst_sel_slp_stg : 1; + u32 force_clk_on : 1; + u32 mem_cph_enable : 1; + u32 sw_div_ratio_slp_stg_clk : 2; + u32 mem_periph_on_ack : 1; + u32 mem_core_on_ack : 1; + u32 sw_sm_pscbc_seq_in_override : 1; + u32 mem_cph_rst_sw_override : 1; + u32 pscbc_slp_stg_mode_csr : 1; + u32 ignore_gdsc_pwr_dwn_csr : 1; + u32 sreg_pscbc_spare_ctrl_in : 8; + u32 sreg_pscbc_spare_ctrl_out : 8; +}; + +/* Union definition of register */ +union ipa_gcc_hwio_def_gcc_ipa_sregr_u +{ + struct ipa_gcc_hwio_def_gcc_ipa_sregr_s def; + u32 value; +}; + +/*===========================================================================*/ +/*! + @brief Bit Field definition of register: GCC_IPA_AHB_CBCR +*/ +/*===========================================================================*/ +/* Structure definition of register */ +struct ipa_gcc_hwio_def_gcc_ipa_ahb_cbcr_s +{ + u32 clk_enable : 1; + u32 hw_ctl : 1; + u32 clk_ares : 1; + u32 sw_only_en : 1; + u32 reserved0 : 16; + u32 ignore_rpmh_clk_dis : 1; + u32 reserved1 : 1; + u32 clk_dis : 1; + u32 ignore_all_clk_dis : 1; + u32 ignore_all_ares : 1; + u32 reserved2 : 6; + u32 clk_off : 1; +}; + +/* Union definition of register */ +union ipa_gcc_hwio_def_gcc_ipa_ahb_cbcr_u +{ + struct ipa_gcc_hwio_def_gcc_ipa_ahb_cbcr_s def; + u32 value; +}; + +/*===========================================================================*/ +/*! + @brief Bit Field definition of register: GCC_IPA_XO_CBCR +*/ +/*===========================================================================*/ +/* Structure definition of register */ +struct ipa_gcc_hwio_def_gcc_ipa_xo_cbcr_s +{ + u32 clk_enable : 1; + u32 reserved0 : 1; + u32 clk_ares : 1; + u32 reserved1 : 19; + u32 clk_dis : 1; + u32 ignore_all_clk_dis : 1; + u32 ignore_all_ares : 1; + u32 reserved2 : 6; + u32 clk_off : 1; +}; + +/* Union definition of register */ +union ipa_gcc_hwio_def_gcc_ipa_xo_cbcr_u +{ + struct ipa_gcc_hwio_def_gcc_ipa_xo_cbcr_s def; + u32 value; +}; + +/*===========================================================================*/ +/*! + @brief Bit Field definition of register: GCC_IPA_2X_CDIV_DCD_DCDR +*/ +/*===========================================================================*/ +/* Structure definition of register */ +struct ipa_gcc_hwio_def_gcc_ipa_2x_cdiv_dcd_dcdr_s +{ + u32 dcd_enable : 1; + u32 reserved0 : 31; +}; + +/* Union definition of register */ +union ipa_gcc_hwio_def_gcc_ipa_2x_cdiv_dcd_dcdr_u +{ + struct ipa_gcc_hwio_def_gcc_ipa_2x_cdiv_dcd_dcdr_s def; + u32 value; +}; + +/*===========================================================================*/ +/*! + @brief Bit Field definition of register: GCC_RPMH_IPA_CMD_DFSR +*/ +/*===========================================================================*/ +/* Structure definition of register */ +struct ipa_gcc_hwio_def_gcc_rpmh_ipa_cmd_dfsr_s +{ + u32 dfs_en : 1; + u32 curr_perf_state : 4; + u32 hw_clk_control : 1; + u32 dfs_fsm_state : 3; + u32 perf_state_update_status : 1; + u32 sw_override : 1; + u32 sw_perf_state : 4; + u32 rcg_sw_ctrl : 1; + u32 reserved0 : 16; +}; + +/* Union definition of register */ +union ipa_gcc_hwio_def_gcc_rpmh_ipa_cmd_dfsr_u +{ + struct ipa_gcc_hwio_def_gcc_rpmh_ipa_cmd_dfsr_s def; + u32 value; +}; + +/*===========================================================================*/ +/*! + @brief Bit Field definition of register: GCC_RPMH_IPA_IPA_2X_PERF0_DFSR +*/ +/*===========================================================================*/ +/* Structure definition of register */ +struct ipa_gcc_hwio_def_gcc_rpmh_ipa_ipa_2x_perf0_dfsr_s +{ + u32 src_div : 5; + u32 reserved0 : 3; + u32 src_sel : 3; + u32 reserved1 : 1; + u32 mode : 2; + u32 reserved2 : 18; +}; + +/* Union definition of register */ +union ipa_gcc_hwio_def_gcc_rpmh_ipa_ipa_2x_perf0_dfsr_u +{ + struct ipa_gcc_hwio_def_gcc_rpmh_ipa_ipa_2x_perf0_dfsr_s def; + u32 value; +}; + +/*===========================================================================*/ +/*! + @brief Bit Field definition of register: GCC_RPMH_IPA_IPA_2X_PERF1_DFSR +*/ +/*===========================================================================*/ +/* Structure definition of register */ +struct ipa_gcc_hwio_def_gcc_rpmh_ipa_ipa_2x_perf1_dfsr_s +{ + u32 src_div : 5; + u32 reserved0 : 3; + u32 src_sel : 3; + u32 reserved1 : 1; + u32 mode : 2; + u32 reserved2 : 18; +}; + +/* Union definition of register */ +union ipa_gcc_hwio_def_gcc_rpmh_ipa_ipa_2x_perf1_dfsr_u +{ + struct ipa_gcc_hwio_def_gcc_rpmh_ipa_ipa_2x_perf1_dfsr_s def; + u32 value; +}; + +/*===========================================================================*/ +/*! + @brief Bit Field definition of register: GCC_RPMH_IPA_IPA_2X_PERF2_DFSR +*/ +/*===========================================================================*/ +/* Structure definition of register */ +struct ipa_gcc_hwio_def_gcc_rpmh_ipa_ipa_2x_perf2_dfsr_s +{ + u32 src_div : 5; + u32 reserved0 : 3; + u32 src_sel : 3; + u32 reserved1 : 1; + u32 mode : 2; + u32 reserved2 : 18; +}; + +/* Union definition of register */ +union ipa_gcc_hwio_def_gcc_rpmh_ipa_ipa_2x_perf2_dfsr_u +{ + struct ipa_gcc_hwio_def_gcc_rpmh_ipa_ipa_2x_perf2_dfsr_s def; + u32 value; +}; + +/*===========================================================================*/ +/*! + @brief Bit Field definition of register: GCC_RPMH_IPA_IPA_2X_PERF3_DFSR +*/ +/*===========================================================================*/ +/* Structure definition of register */ +struct ipa_gcc_hwio_def_gcc_rpmh_ipa_ipa_2x_perf3_dfsr_s +{ + u32 src_div : 5; + u32 reserved0 : 3; + u32 src_sel : 3; + u32 reserved1 : 1; + u32 mode : 2; + u32 reserved2 : 18; +}; + +/* Union definition of register */ +union ipa_gcc_hwio_def_gcc_rpmh_ipa_ipa_2x_perf3_dfsr_u +{ + struct ipa_gcc_hwio_def_gcc_rpmh_ipa_ipa_2x_perf3_dfsr_s def; + u32 value; +}; + +/*===========================================================================*/ +/*! + @brief Bit Field definition of register: GCC_RPMH_IPA_IPA_2X_PERF4_DFSR +*/ +/*===========================================================================*/ +/* Structure definition of register */ +struct ipa_gcc_hwio_def_gcc_rpmh_ipa_ipa_2x_perf4_dfsr_s +{ + u32 src_div : 5; + u32 reserved0 : 3; + u32 src_sel : 3; + u32 reserved1 : 1; + u32 mode : 2; + u32 reserved2 : 18; +}; + +/* Union definition of register */ +union ipa_gcc_hwio_def_gcc_rpmh_ipa_ipa_2x_perf4_dfsr_u +{ + struct ipa_gcc_hwio_def_gcc_rpmh_ipa_ipa_2x_perf4_dfsr_s def; + u32 value; +}; + +/*===========================================================================*/ +/*! + @brief Bit Field definition of register: GCC_RPMH_IPA_IPA_2X_PERF5_DFSR +*/ +/*===========================================================================*/ +/* Structure definition of register */ +struct ipa_gcc_hwio_def_gcc_rpmh_ipa_ipa_2x_perf5_dfsr_s +{ + u32 src_div : 5; + u32 reserved0 : 3; + u32 src_sel : 3; + u32 reserved1 : 1; + u32 mode : 2; + u32 reserved2 : 18; +}; + +/* Union definition of register */ +union ipa_gcc_hwio_def_gcc_rpmh_ipa_ipa_2x_perf5_dfsr_u +{ + struct ipa_gcc_hwio_def_gcc_rpmh_ipa_ipa_2x_perf5_dfsr_s def; + u32 value; +}; + +/*===========================================================================*/ +/*! + @brief Bit Field definition of register: GCC_RPMH_IPA_IPA_2X_PERF6_DFSR +*/ +/*===========================================================================*/ +/* Structure definition of register */ +struct ipa_gcc_hwio_def_gcc_rpmh_ipa_ipa_2x_perf6_dfsr_s +{ + u32 src_div : 5; + u32 reserved0 : 3; + u32 src_sel : 3; + u32 reserved1 : 1; + u32 mode : 2; + u32 reserved2 : 18; +}; + +/* Union definition of register */ +union ipa_gcc_hwio_def_gcc_rpmh_ipa_ipa_2x_perf6_dfsr_u +{ + struct ipa_gcc_hwio_def_gcc_rpmh_ipa_ipa_2x_perf6_dfsr_s def; + u32 value; +}; + +/*===========================================================================*/ +/*! + @brief Bit Field definition of register: GCC_RPMH_IPA_IPA_2X_PERF7_DFSR +*/ +/*===========================================================================*/ +/* Structure definition of register */ +struct ipa_gcc_hwio_def_gcc_rpmh_ipa_ipa_2x_perf7_dfsr_s +{ + u32 src_div : 5; + u32 reserved0 : 3; + u32 src_sel : 3; + u32 reserved1 : 1; + u32 mode : 2; + u32 reserved2 : 18; +}; + +/* Union definition of register */ +union ipa_gcc_hwio_def_gcc_rpmh_ipa_ipa_2x_perf7_dfsr_u +{ + struct ipa_gcc_hwio_def_gcc_rpmh_ipa_ipa_2x_perf7_dfsr_s def; + u32 value; +}; + +/*===========================================================================*/ +/*! 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+ @brief Bit Field definition of register: GCC_RPMH_IPA_IPA_2X_PERF10_N_DFSR +*/ +/*===========================================================================*/ +/* Structure definition of register */ +struct ipa_gcc_hwio_def_gcc_rpmh_ipa_ipa_2x_perf10_n_dfsr_s +{ + u32 not_n_minus_m : 8; + u32 reserved0 : 24; +}; + +/* Union definition of register */ +union ipa_gcc_hwio_def_gcc_rpmh_ipa_ipa_2x_perf10_n_dfsr_u +{ + struct ipa_gcc_hwio_def_gcc_rpmh_ipa_ipa_2x_perf10_n_dfsr_s def; + u32 value; +}; + +/*===========================================================================*/ +/*! + @brief Bit Field definition of register: GCC_RPMH_IPA_IPA_2X_PERF11_N_DFSR +*/ +/*===========================================================================*/ +/* Structure definition of register */ +struct ipa_gcc_hwio_def_gcc_rpmh_ipa_ipa_2x_perf11_n_dfsr_s +{ + u32 not_n_minus_m : 8; + u32 reserved0 : 24; +}; + +/* Union definition of register */ +union ipa_gcc_hwio_def_gcc_rpmh_ipa_ipa_2x_perf11_n_dfsr_u +{ + struct ipa_gcc_hwio_def_gcc_rpmh_ipa_ipa_2x_perf11_n_dfsr_s def; + u32 value; +}; + +/*===========================================================================*/ +/*! + @brief Bit Field definition of register: GCC_RPMH_IPA_IPA_2X_PERF12_N_DFSR +*/ +/*===========================================================================*/ +/* Structure definition of register */ +struct ipa_gcc_hwio_def_gcc_rpmh_ipa_ipa_2x_perf12_n_dfsr_s +{ + u32 not_n_minus_m : 8; + u32 reserved0 : 24; +}; + +/* Union definition of register */ +union ipa_gcc_hwio_def_gcc_rpmh_ipa_ipa_2x_perf12_n_dfsr_u +{ + struct ipa_gcc_hwio_def_gcc_rpmh_ipa_ipa_2x_perf12_n_dfsr_s def; + u32 value; +}; + +/*===========================================================================*/ +/*! + @brief Bit Field definition of register: GCC_RPMH_IPA_IPA_2X_PERF13_N_DFSR +*/ +/*===========================================================================*/ +/* Structure definition of register */ +struct ipa_gcc_hwio_def_gcc_rpmh_ipa_ipa_2x_perf13_n_dfsr_s +{ + u32 not_n_minus_m : 8; + u32 reserved0 : 24; +}; + +/* Union definition of register */ +union ipa_gcc_hwio_def_gcc_rpmh_ipa_ipa_2x_perf13_n_dfsr_u +{ + struct ipa_gcc_hwio_def_gcc_rpmh_ipa_ipa_2x_perf13_n_dfsr_s def; + u32 value; +}; + +/*===========================================================================*/ +/*! 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+ @brief Bit Field definition of register: GCC_RPMH_IPA_IPA_2X_PERF0_D_DFSR +*/ +/*===========================================================================*/ +/* Structure definition of register */ +struct ipa_gcc_hwio_def_gcc_rpmh_ipa_ipa_2x_perf0_d_dfsr_s +{ + u32 not_2d : 8; + u32 reserved0 : 24; +}; + +/* Union definition of register */ +union ipa_gcc_hwio_def_gcc_rpmh_ipa_ipa_2x_perf0_d_dfsr_u +{ + struct ipa_gcc_hwio_def_gcc_rpmh_ipa_ipa_2x_perf0_d_dfsr_s def; + u32 value; +}; + +/*===========================================================================*/ +/*! + @brief Bit Field definition of register: GCC_RPMH_IPA_IPA_2X_PERF1_D_DFSR +*/ +/*===========================================================================*/ +/* Structure definition of register */ +struct ipa_gcc_hwio_def_gcc_rpmh_ipa_ipa_2x_perf1_d_dfsr_s +{ + u32 not_2d : 8; + u32 reserved0 : 24; +}; + +/* Union definition of register */ +union ipa_gcc_hwio_def_gcc_rpmh_ipa_ipa_2x_perf1_d_dfsr_u +{ + struct ipa_gcc_hwio_def_gcc_rpmh_ipa_ipa_2x_perf1_d_dfsr_s def; + u32 value; +}; + +/*===========================================================================*/ +/*! + @brief Bit Field definition of register: GCC_RPMH_IPA_IPA_2X_PERF2_D_DFSR +*/ +/*===========================================================================*/ +/* Structure definition of register */ +struct ipa_gcc_hwio_def_gcc_rpmh_ipa_ipa_2x_perf2_d_dfsr_s +{ + u32 not_2d : 8; + u32 reserved0 : 24; +}; + +/* Union definition of register */ +union ipa_gcc_hwio_def_gcc_rpmh_ipa_ipa_2x_perf2_d_dfsr_u +{ + struct ipa_gcc_hwio_def_gcc_rpmh_ipa_ipa_2x_perf2_d_dfsr_s def; + u32 value; +}; + +/*===========================================================================*/ +/*! + @brief Bit Field definition of register: GCC_RPMH_IPA_IPA_2X_PERF3_D_DFSR +*/ +/*===========================================================================*/ +/* Structure definition of register */ +struct ipa_gcc_hwio_def_gcc_rpmh_ipa_ipa_2x_perf3_d_dfsr_s +{ + u32 not_2d : 8; + u32 reserved0 : 24; +}; + +/* Union definition of register */ +union ipa_gcc_hwio_def_gcc_rpmh_ipa_ipa_2x_perf3_d_dfsr_u +{ + struct ipa_gcc_hwio_def_gcc_rpmh_ipa_ipa_2x_perf3_d_dfsr_s def; + u32 value; +}; + +/*===========================================================================*/ +/*! + @brief Bit Field definition of register: GCC_RPMH_IPA_IPA_2X_PERF4_D_DFSR +*/ +/*===========================================================================*/ +/* Structure definition of register */ +struct ipa_gcc_hwio_def_gcc_rpmh_ipa_ipa_2x_perf4_d_dfsr_s +{ + u32 not_2d : 8; + u32 reserved0 : 24; +}; + +/* Union definition of register */ +union ipa_gcc_hwio_def_gcc_rpmh_ipa_ipa_2x_perf4_d_dfsr_u +{ + struct ipa_gcc_hwio_def_gcc_rpmh_ipa_ipa_2x_perf4_d_dfsr_s def; + u32 value; +}; + +/*===========================================================================*/ +/*! + @brief Bit Field definition of register: GCC_RPMH_IPA_IPA_2X_PERF5_D_DFSR +*/ +/*===========================================================================*/ +/* Structure definition of register */ +struct ipa_gcc_hwio_def_gcc_rpmh_ipa_ipa_2x_perf5_d_dfsr_s +{ + u32 not_2d : 8; + u32 reserved0 : 24; +}; + +/* Union definition of register */ +union ipa_gcc_hwio_def_gcc_rpmh_ipa_ipa_2x_perf5_d_dfsr_u +{ + struct ipa_gcc_hwio_def_gcc_rpmh_ipa_ipa_2x_perf5_d_dfsr_s def; + u32 value; +}; + +/*===========================================================================*/ +/*! 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+ @brief Bit Field definition of register: GCC_RPMH_IPA_IPA_2X_PERF12_D_DFSR +*/ +/*===========================================================================*/ +/* Structure definition of register */ +struct ipa_gcc_hwio_def_gcc_rpmh_ipa_ipa_2x_perf12_d_dfsr_s +{ + u32 not_2d : 8; + u32 reserved0 : 24; +}; + +/* Union definition of register */ +union ipa_gcc_hwio_def_gcc_rpmh_ipa_ipa_2x_perf12_d_dfsr_u +{ + struct ipa_gcc_hwio_def_gcc_rpmh_ipa_ipa_2x_perf12_d_dfsr_s def; + u32 value; +}; + +/*===========================================================================*/ +/*! + @brief Bit Field definition of register: GCC_RPMH_IPA_IPA_2X_PERF13_D_DFSR +*/ +/*===========================================================================*/ +/* Structure definition of register */ +struct ipa_gcc_hwio_def_gcc_rpmh_ipa_ipa_2x_perf13_d_dfsr_s +{ + u32 not_2d : 8; + u32 reserved0 : 24; +}; + +/* Union definition of register */ +union ipa_gcc_hwio_def_gcc_rpmh_ipa_ipa_2x_perf13_d_dfsr_u +{ + struct ipa_gcc_hwio_def_gcc_rpmh_ipa_ipa_2x_perf13_d_dfsr_s def; + u32 value; +}; + +/*===========================================================================*/ +/*! + @brief Bit Field definition of register: GCC_RPMH_IPA_IPA_2X_PERF14_D_DFSR +*/ +/*===========================================================================*/ +/* Structure definition of register */ +struct ipa_gcc_hwio_def_gcc_rpmh_ipa_ipa_2x_perf14_d_dfsr_s +{ + u32 not_2d : 8; + u32 reserved0 : 24; +}; + +/* Union definition of register */ +union ipa_gcc_hwio_def_gcc_rpmh_ipa_ipa_2x_perf14_d_dfsr_u +{ + struct ipa_gcc_hwio_def_gcc_rpmh_ipa_ipa_2x_perf14_d_dfsr_s def; + u32 value; +}; + +/*===========================================================================*/ +/*! + @brief Bit Field definition of register: GCC_RPMH_IPA_IPA_2X_PERF15_D_DFSR +*/ +/*===========================================================================*/ +/* Structure definition of register */ +struct ipa_gcc_hwio_def_gcc_rpmh_ipa_ipa_2x_perf15_d_dfsr_s +{ + u32 not_2d : 8; + u32 reserved0 : 24; +}; + +/* Union definition of register */ +union ipa_gcc_hwio_def_gcc_rpmh_ipa_ipa_2x_perf15_d_dfsr_u +{ + struct ipa_gcc_hwio_def_gcc_rpmh_ipa_ipa_2x_perf15_d_dfsr_s def; + u32 value; +}; + +/*===========================================================================*/ +/*! + @brief Bit Field definition of register: GCC_IPA_2X_CMD_RCGR +*/ +/*===========================================================================*/ +/* Structure definition of register */ +struct ipa_gcc_hwio_def_gcc_ipa_2x_cmd_rcgr_s +{ + u32 update : 1; + u32 root_en : 1; + u32 reserved0 : 2; + u32 dirty_cfg_rcgr : 1; + u32 dirty_m : 1; + u32 dirty_n : 1; + u32 dirty_d : 1; + u32 reserved1 : 23; + u32 root_off : 1; +}; + +/* Union definition of register */ +union ipa_gcc_hwio_def_gcc_ipa_2x_cmd_rcgr_u +{ + struct ipa_gcc_hwio_def_gcc_ipa_2x_cmd_rcgr_s def; + u32 value; +}; + +/*===========================================================================*/ +/*! + @brief Bit Field definition of register: GCC_IPA_2X_CFG_RCGR +*/ +/*===========================================================================*/ +/* Structure definition of register */ +struct ipa_gcc_hwio_def_gcc_ipa_2x_cfg_rcgr_s +{ + u32 src_div : 5; + u32 reserved0 : 3; + u32 src_sel : 3; + u32 reserved1 : 1; + u32 mode : 2; + u32 reserved2 : 6; + u32 hw_clk_control : 1; + u32 reserved3 : 11; +}; + +/* Union definition of register */ +union ipa_gcc_hwio_def_gcc_ipa_2x_cfg_rcgr_u +{ + struct ipa_gcc_hwio_def_gcc_ipa_2x_cfg_rcgr_s def; + u32 value; +}; + +/*===========================================================================*/ +/*! + @brief Bit Field definition of register: GCC_IPA_2X_M +*/ +/*===========================================================================*/ +/* Structure definition of register */ +struct ipa_gcc_hwio_def_gcc_ipa_2x_m_s +{ + u32 m : 8; + u32 reserved0 : 24; +}; + +/* Union definition of register */ +union ipa_gcc_hwio_def_gcc_ipa_2x_m_u +{ + struct ipa_gcc_hwio_def_gcc_ipa_2x_m_s def; + u32 value; +}; + +/*===========================================================================*/ +/*! + @brief Bit Field definition of register: GCC_IPA_2X_N +*/ +/*===========================================================================*/ +/* Structure definition of register */ +struct ipa_gcc_hwio_def_gcc_ipa_2x_n_s +{ + u32 not_n_minus_m : 8; + u32 reserved0 : 24; +}; + +/* Union definition of register */ +union ipa_gcc_hwio_def_gcc_ipa_2x_n_u +{ + struct ipa_gcc_hwio_def_gcc_ipa_2x_n_s def; + u32 value; +}; + +/*===========================================================================*/ +/*! + @brief Bit Field definition of register: GCC_IPA_2X_D +*/ +/*===========================================================================*/ +/* Structure definition of register */ +struct ipa_gcc_hwio_def_gcc_ipa_2x_d_s +{ + u32 not_2d : 8; + u32 reserved0 : 24; +}; + +/* Union definition of register */ +union ipa_gcc_hwio_def_gcc_ipa_2x_d_u +{ + struct ipa_gcc_hwio_def_gcc_ipa_2x_d_s def; + u32 value; +}; + +/*===========================================================================*/ +/*! + @brief Bit Field definition of register: GCC_IPA_CDIVR +*/ +/*===========================================================================*/ +/* Structure definition of register */ +struct ipa_gcc_hwio_def_gcc_ipa_cdivr_s +{ + u32 clk_div : 4; + u32 reserved0 : 28; +}; + +/* Union definition of register */ +union ipa_gcc_hwio_def_gcc_ipa_cdivr_u +{ + struct ipa_gcc_hwio_def_gcc_ipa_cdivr_s def; + u32 value; +}; + +/*===========================================================================*/ +/*! + @brief Bit Field definition of register: GCC_QPIC_BCR +*/ +/*===========================================================================*/ +/* Structure definition of register */ +struct ipa_gcc_hwio_def_gcc_qpic_bcr_s +{ + u32 blk_ares : 1; + u32 reserved0 : 31; +}; + +/* Union definition of register */ +union ipa_gcc_hwio_def_gcc_qpic_bcr_u +{ + struct ipa_gcc_hwio_def_gcc_qpic_bcr_s def; + u32 value; +}; + +/*===========================================================================*/ +/*! + @brief Bit Field definition of register: GCC_QPIC_CBCR +*/ +/*===========================================================================*/ +/* Structure definition of register */ +struct ipa_gcc_hwio_def_gcc_qpic_cbcr_s +{ + u32 clk_enable : 1; + u32 reserved0 : 1; + u32 clk_ares : 1; + u32 reserved1 : 1; + u32 sleep : 4; + u32 wakeup : 4; + u32 force_mem_periph_off : 1; + u32 force_mem_periph_on : 1; + u32 force_mem_core_on : 1; + u32 reserved2 : 5; + u32 ignore_rpmh_clk_dis : 1; + u32 reserved3 : 1; + u32 clk_dis : 1; + u32 ignore_all_clk_dis : 1; + u32 ignore_all_ares : 1; + u32 reserved4 : 6; + u32 clk_off : 1; +}; + +/* Union definition of register */ +union ipa_gcc_hwio_def_gcc_qpic_cbcr_u +{ + struct ipa_gcc_hwio_def_gcc_qpic_cbcr_s def; + u32 value; +}; + +/*===========================================================================*/ +/*! + @brief Bit Field definition of register: GCC_QPIC_SREGR +*/ +/*===========================================================================*/ +/* Structure definition of register */ +struct ipa_gcc_hwio_def_gcc_qpic_sregr_s +{ + u32 reserved0 : 1; + u32 sw_clk_en_slp_stg : 1; + u32 sw_clk_en_sel_slp_stg : 1; + u32 sw_ctrl_pwr_down : 1; + u32 sw_rst_slp_stg : 1; + u32 sw_rst_sel_slp_stg : 1; + u32 force_clk_on : 1; + u32 mem_cph_enable : 1; + u32 sw_div_ratio_slp_stg_clk : 2; + u32 mem_periph_on_ack : 1; + u32 mem_core_on_ack : 1; + u32 sw_sm_pscbc_seq_in_override : 1; + u32 mem_cph_rst_sw_override : 1; + u32 pscbc_slp_stg_mode_csr : 1; + u32 ignore_gdsc_pwr_dwn_csr : 1; + u32 sreg_pscbc_spare_ctrl_in : 8; + u32 sreg_pscbc_spare_ctrl_out : 8; +}; + +/* Union definition of register */ +union ipa_gcc_hwio_def_gcc_qpic_sregr_u +{ + struct ipa_gcc_hwio_def_gcc_qpic_sregr_s def; + u32 value; +}; + +/*===========================================================================*/ +/*! + @brief Bit Field definition of register: GCC_QPIC_AHB_CBCR +*/ +/*===========================================================================*/ +/* Structure definition of register */ +struct ipa_gcc_hwio_def_gcc_qpic_ahb_cbcr_s +{ + u32 clk_enable : 1; + u32 reserved0 : 1; + u32 clk_ares : 1; + u32 reserved1 : 17; + u32 ignore_rpmh_clk_dis : 1; + u32 reserved2 : 1; + u32 clk_dis : 1; + u32 ignore_all_clk_dis : 1; + u32 ignore_all_ares : 1; + u32 reserved3 : 6; + u32 clk_off : 1; +}; + +/* Union definition of register */ +union ipa_gcc_hwio_def_gcc_qpic_ahb_cbcr_u +{ + struct ipa_gcc_hwio_def_gcc_qpic_ahb_cbcr_s def; + u32 value; +}; + +/*===========================================================================*/ +/*! + @brief Bit Field definition of register: GCC_QPIC_SYSTEM_CBCR +*/ +/*===========================================================================*/ +/* Structure definition of register */ +struct ipa_gcc_hwio_def_gcc_qpic_system_cbcr_s +{ + u32 clk_enable : 1; + u32 reserved0 : 1; + u32 clk_ares : 1; + u32 reserved1 : 19; + u32 clk_dis : 1; + u32 ignore_all_clk_dis : 1; + u32 ignore_all_ares : 1; + u32 reserved2 : 6; + u32 clk_off : 1; +}; + +/* Union definition of register */ +union ipa_gcc_hwio_def_gcc_qpic_system_cbcr_u +{ + struct ipa_gcc_hwio_def_gcc_qpic_system_cbcr_s def; + u32 value; +}; + +/*===========================================================================*/ +/*! + @brief Bit Field definition of register: GCC_RPMH_QPIC_CMD_DFSR +*/ +/*===========================================================================*/ +/* Structure definition of register */ +struct ipa_gcc_hwio_def_gcc_rpmh_qpic_cmd_dfsr_s +{ + u32 dfs_en : 1; + u32 curr_perf_state : 4; + u32 hw_clk_control : 1; + u32 dfs_fsm_state : 3; + u32 perf_state_update_status : 1; + u32 sw_override : 1; + u32 sw_perf_state : 4; + u32 rcg_sw_ctrl : 1; + u32 reserved0 : 16; +}; + +/* Union definition of register */ +union ipa_gcc_hwio_def_gcc_rpmh_qpic_cmd_dfsr_u +{ + struct ipa_gcc_hwio_def_gcc_rpmh_qpic_cmd_dfsr_s def; + u32 value; +}; + +/*===========================================================================*/ +/*! + @brief Bit Field definition of register: GCC_RPMH_QPIC_QPIC_PERF0_DFSR +*/ +/*===========================================================================*/ +/* Structure definition of register */ +struct ipa_gcc_hwio_def_gcc_rpmh_qpic_qpic_perf0_dfsr_s +{ + u32 src_div : 5; + u32 reserved0 : 3; + u32 src_sel : 3; + u32 reserved1 : 1; + u32 mode : 2; + u32 reserved2 : 18; +}; + +/* Union definition of register */ +union ipa_gcc_hwio_def_gcc_rpmh_qpic_qpic_perf0_dfsr_u +{ + struct ipa_gcc_hwio_def_gcc_rpmh_qpic_qpic_perf0_dfsr_s def; + u32 value; +}; + +/*===========================================================================*/ +/*! + @brief Bit Field definition of register: GCC_RPMH_QPIC_QPIC_PERF1_DFSR +*/ +/*===========================================================================*/ +/* Structure definition of register */ +struct ipa_gcc_hwio_def_gcc_rpmh_qpic_qpic_perf1_dfsr_s +{ + u32 src_div : 5; + u32 reserved0 : 3; + u32 src_sel : 3; + u32 reserved1 : 1; + u32 mode : 2; + u32 reserved2 : 18; +}; + +/* Union definition of register */ +union ipa_gcc_hwio_def_gcc_rpmh_qpic_qpic_perf1_dfsr_u +{ + struct ipa_gcc_hwio_def_gcc_rpmh_qpic_qpic_perf1_dfsr_s def; + u32 value; +}; + +/*===========================================================================*/ +/*! + @brief Bit Field definition of register: GCC_RPMH_QPIC_QPIC_PERF2_DFSR +*/ +/*===========================================================================*/ +/* Structure definition of register */ +struct ipa_gcc_hwio_def_gcc_rpmh_qpic_qpic_perf2_dfsr_s +{ + u32 src_div : 5; + u32 reserved0 : 3; + u32 src_sel : 3; + u32 reserved1 : 1; + u32 mode : 2; + u32 reserved2 : 18; +}; + +/* Union definition of register */ +union ipa_gcc_hwio_def_gcc_rpmh_qpic_qpic_perf2_dfsr_u +{ + struct ipa_gcc_hwio_def_gcc_rpmh_qpic_qpic_perf2_dfsr_s def; + u32 value; +}; + +/*===========================================================================*/ +/*! + @brief Bit Field definition of register: GCC_RPMH_QPIC_QPIC_PERF3_DFSR +*/ +/*===========================================================================*/ +/* Structure definition of register */ +struct ipa_gcc_hwio_def_gcc_rpmh_qpic_qpic_perf3_dfsr_s +{ + u32 src_div : 5; + u32 reserved0 : 3; + u32 src_sel : 3; + u32 reserved1 : 1; + u32 mode : 2; + u32 reserved2 : 18; +}; + +/* Union definition of register */ +union ipa_gcc_hwio_def_gcc_rpmh_qpic_qpic_perf3_dfsr_u +{ + struct ipa_gcc_hwio_def_gcc_rpmh_qpic_qpic_perf3_dfsr_s def; + u32 value; +}; + +/*===========================================================================*/ +/*! + @brief Bit Field definition of register: GCC_RPMH_QPIC_QPIC_PERF4_DFSR +*/ +/*===========================================================================*/ +/* Structure definition of register */ +struct ipa_gcc_hwio_def_gcc_rpmh_qpic_qpic_perf4_dfsr_s +{ + u32 src_div : 5; + u32 reserved0 : 3; + u32 src_sel : 3; + u32 reserved1 : 1; + u32 mode : 2; + u32 reserved2 : 18; +}; + +/* Union definition of register */ +union ipa_gcc_hwio_def_gcc_rpmh_qpic_qpic_perf4_dfsr_u +{ + struct ipa_gcc_hwio_def_gcc_rpmh_qpic_qpic_perf4_dfsr_s def; + u32 value; +}; + +/*===========================================================================*/ +/*! + @brief Bit Field definition of register: GCC_RPMH_QPIC_QPIC_PERF5_DFSR +*/ +/*===========================================================================*/ +/* Structure definition of register */ +struct ipa_gcc_hwio_def_gcc_rpmh_qpic_qpic_perf5_dfsr_s +{ + u32 src_div : 5; + u32 reserved0 : 3; + u32 src_sel : 3; + u32 reserved1 : 1; + u32 mode : 2; + u32 reserved2 : 18; +}; + +/* Union definition of register */ +union ipa_gcc_hwio_def_gcc_rpmh_qpic_qpic_perf5_dfsr_u +{ + struct ipa_gcc_hwio_def_gcc_rpmh_qpic_qpic_perf5_dfsr_s def; + u32 value; +}; + +/*===========================================================================*/ +/*! + @brief Bit Field definition of register: GCC_RPMH_QPIC_QPIC_PERF6_DFSR +*/ +/*===========================================================================*/ +/* Structure definition of register */ +struct ipa_gcc_hwio_def_gcc_rpmh_qpic_qpic_perf6_dfsr_s +{ + u32 src_div : 5; + u32 reserved0 : 3; + u32 src_sel : 3; + u32 reserved1 : 1; + u32 mode : 2; + u32 reserved2 : 18; +}; + +/* Union definition of register */ +union ipa_gcc_hwio_def_gcc_rpmh_qpic_qpic_perf6_dfsr_u +{ + struct ipa_gcc_hwio_def_gcc_rpmh_qpic_qpic_perf6_dfsr_s def; + u32 value; +}; + +/*===========================================================================*/ +/*! + @brief Bit Field definition of register: GCC_RPMH_QPIC_QPIC_PERF7_DFSR +*/ +/*===========================================================================*/ +/* Structure definition of register */ +struct ipa_gcc_hwio_def_gcc_rpmh_qpic_qpic_perf7_dfsr_s +{ + u32 src_div : 5; + u32 reserved0 : 3; + u32 src_sel : 3; + u32 reserved1 : 1; + u32 mode : 2; + u32 reserved2 : 18; +}; + +/* Union definition of register */ +union ipa_gcc_hwio_def_gcc_rpmh_qpic_qpic_perf7_dfsr_u +{ + struct ipa_gcc_hwio_def_gcc_rpmh_qpic_qpic_perf7_dfsr_s def; + u32 value; +}; + +/*===========================================================================*/ +/*! + @brief Bit Field definition of register: GCC_RPMH_QPIC_QPIC_PERF8_DFSR +*/ +/*===========================================================================*/ +/* Structure definition of register */ +struct ipa_gcc_hwio_def_gcc_rpmh_qpic_qpic_perf8_dfsr_s +{ + u32 src_div : 5; + u32 reserved0 : 3; + u32 src_sel : 3; + u32 reserved1 : 1; + u32 mode : 2; + u32 reserved2 : 18; +}; + +/* Union definition of register */ +union ipa_gcc_hwio_def_gcc_rpmh_qpic_qpic_perf8_dfsr_u +{ + struct ipa_gcc_hwio_def_gcc_rpmh_qpic_qpic_perf8_dfsr_s def; + u32 value; +}; + +/*===========================================================================*/ +/*! + @brief Bit Field definition of register: GCC_RPMH_QPIC_QPIC_PERF9_DFSR +*/ +/*===========================================================================*/ +/* Structure definition of register */ +struct ipa_gcc_hwio_def_gcc_rpmh_qpic_qpic_perf9_dfsr_s +{ + u32 src_div : 5; + u32 reserved0 : 3; + u32 src_sel : 3; + u32 reserved1 : 1; + u32 mode : 2; + u32 reserved2 : 18; +}; + +/* Union definition of register */ +union ipa_gcc_hwio_def_gcc_rpmh_qpic_qpic_perf9_dfsr_u +{ + struct ipa_gcc_hwio_def_gcc_rpmh_qpic_qpic_perf9_dfsr_s def; + u32 value; +}; + +/*===========================================================================*/ +/*! + @brief Bit Field definition of register: GCC_RPMH_QPIC_QPIC_PERF10_DFSR +*/ +/*===========================================================================*/ +/* Structure definition of register */ +struct ipa_gcc_hwio_def_gcc_rpmh_qpic_qpic_perf10_dfsr_s +{ + u32 src_div : 5; + u32 reserved0 : 3; + u32 src_sel : 3; + u32 reserved1 : 1; + u32 mode : 2; + u32 reserved2 : 18; +}; + +/* Union definition of register */ +union ipa_gcc_hwio_def_gcc_rpmh_qpic_qpic_perf10_dfsr_u +{ + struct ipa_gcc_hwio_def_gcc_rpmh_qpic_qpic_perf10_dfsr_s def; + u32 value; +}; + +/*===========================================================================*/ +/*! + @brief Bit Field definition of register: GCC_RPMH_QPIC_QPIC_PERF11_DFSR +*/ +/*===========================================================================*/ +/* Structure definition of register */ +struct ipa_gcc_hwio_def_gcc_rpmh_qpic_qpic_perf11_dfsr_s +{ + u32 src_div : 5; + u32 reserved0 : 3; + u32 src_sel : 3; + u32 reserved1 : 1; + u32 mode : 2; + u32 reserved2 : 18; +}; + +/* Union definition of register */ +union ipa_gcc_hwio_def_gcc_rpmh_qpic_qpic_perf11_dfsr_u +{ + struct ipa_gcc_hwio_def_gcc_rpmh_qpic_qpic_perf11_dfsr_s def; + u32 value; +}; + +/*===========================================================================*/ +/*! + @brief Bit Field definition of register: GCC_RPMH_QPIC_QPIC_PERF12_DFSR +*/ +/*===========================================================================*/ +/* Structure definition of register */ +struct ipa_gcc_hwio_def_gcc_rpmh_qpic_qpic_perf12_dfsr_s +{ + u32 src_div : 5; + u32 reserved0 : 3; + u32 src_sel : 3; + u32 reserved1 : 1; + u32 mode : 2; + u32 reserved2 : 18; +}; + +/* Union definition of register */ +union ipa_gcc_hwio_def_gcc_rpmh_qpic_qpic_perf12_dfsr_u +{ + struct ipa_gcc_hwio_def_gcc_rpmh_qpic_qpic_perf12_dfsr_s def; + u32 value; +}; + +/*===========================================================================*/ +/*! + @brief Bit Field definition of register: GCC_RPMH_QPIC_QPIC_PERF13_DFSR +*/ +/*===========================================================================*/ +/* Structure definition of register */ +struct ipa_gcc_hwio_def_gcc_rpmh_qpic_qpic_perf13_dfsr_s +{ + u32 src_div : 5; + u32 reserved0 : 3; + u32 src_sel : 3; + u32 reserved1 : 1; + u32 mode : 2; + u32 reserved2 : 18; +}; + +/* Union definition of register */ +union ipa_gcc_hwio_def_gcc_rpmh_qpic_qpic_perf13_dfsr_u +{ + struct ipa_gcc_hwio_def_gcc_rpmh_qpic_qpic_perf13_dfsr_s def; + u32 value; +}; + +/*===========================================================================*/ +/*! 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+ @brief Bit Field definition of register: GCC_QPIC_CMD_RCGR +*/ +/*===========================================================================*/ +/* Structure definition of register */ +struct ipa_gcc_hwio_def_gcc_qpic_cmd_rcgr_s +{ + u32 update : 1; + u32 root_en : 1; + u32 reserved0 : 2; + u32 dirty_cfg_rcgr : 1; + u32 dirty_m : 1; + u32 dirty_n : 1; + u32 dirty_d : 1; + u32 reserved1 : 23; + u32 root_off : 1; +}; + +/* Union definition of register */ +union ipa_gcc_hwio_def_gcc_qpic_cmd_rcgr_u +{ + struct ipa_gcc_hwio_def_gcc_qpic_cmd_rcgr_s def; + u32 value; +}; + +/*===========================================================================*/ +/*! + @brief Bit Field definition of register: GCC_QPIC_CFG_RCGR +*/ +/*===========================================================================*/ +/* Structure definition of register */ +struct ipa_gcc_hwio_def_gcc_qpic_cfg_rcgr_s +{ + u32 src_div : 5; + u32 reserved0 : 3; + u32 src_sel : 3; + u32 reserved1 : 1; + u32 mode : 2; + u32 reserved2 : 6; + u32 hw_clk_control : 1; + u32 reserved3 : 11; +}; + +/* Union definition of register */ +union ipa_gcc_hwio_def_gcc_qpic_cfg_rcgr_u +{ + struct ipa_gcc_hwio_def_gcc_qpic_cfg_rcgr_s def; + u32 value; +}; + +/*===========================================================================*/ +/*! + @brief Bit Field definition of register: GCC_QPIC_M +*/ +/*===========================================================================*/ +/* Structure definition of register */ +struct ipa_gcc_hwio_def_gcc_qpic_m_s +{ + u32 m : 8; + u32 reserved0 : 24; +}; + +/* Union definition of register */ +union ipa_gcc_hwio_def_gcc_qpic_m_u +{ + struct ipa_gcc_hwio_def_gcc_qpic_m_s def; + u32 value; +}; + +/*===========================================================================*/ +/*! + @brief Bit Field definition of register: GCC_QPIC_N +*/ +/*===========================================================================*/ +/* Structure definition of register */ +struct ipa_gcc_hwio_def_gcc_qpic_n_s +{ + u32 not_n_minus_m : 8; + u32 reserved0 : 24; +}; + +/* Union definition of register */ +union ipa_gcc_hwio_def_gcc_qpic_n_u +{ + struct ipa_gcc_hwio_def_gcc_qpic_n_s def; + u32 value; +}; + +/*===========================================================================*/ +/*! + @brief Bit Field definition of register: GCC_QPIC_D +*/ +/*===========================================================================*/ +/* Structure definition of register */ +struct ipa_gcc_hwio_def_gcc_qpic_d_s +{ + u32 not_2d : 8; + u32 reserved0 : 24; +}; + +/* Union definition of register */ +union ipa_gcc_hwio_def_gcc_qpic_d_u +{ + struct ipa_gcc_hwio_def_gcc_qpic_d_s def; + u32 value; +}; + +/*===========================================================================*/ +/*! + @brief Bit Field definition of register: GCC_SPMI_FETCHER_BCR +*/ +/*===========================================================================*/ +/* Structure definition of register */ +struct ipa_gcc_hwio_def_gcc_spmi_fetcher_bcr_s +{ + u32 blk_ares : 1; + u32 reserved0 : 31; +}; + +/* Union definition of register */ +union ipa_gcc_hwio_def_gcc_spmi_fetcher_bcr_u +{ + struct ipa_gcc_hwio_def_gcc_spmi_fetcher_bcr_s def; + u32 value; +}; + +/*===========================================================================*/ +/*! + @brief Bit Field definition of register: GCC_SPMI_FETCHER_CBCR +*/ +/*===========================================================================*/ +/* Structure definition of register */ +struct ipa_gcc_hwio_def_gcc_spmi_fetcher_cbcr_s +{ + u32 clk_enable : 1; + u32 reserved0 : 1; + u32 clk_ares : 1; + u32 reserved1 : 19; + u32 clk_dis : 1; + u32 ignore_all_clk_dis : 1; + u32 ignore_all_ares : 1; + u32 reserved2 : 6; + u32 clk_off : 1; +}; + +/* Union definition of register */ +union ipa_gcc_hwio_def_gcc_spmi_fetcher_cbcr_u +{ + struct ipa_gcc_hwio_def_gcc_spmi_fetcher_cbcr_s def; + u32 value; +}; + +/*===========================================================================*/ +/*! + @brief Bit Field definition of register: GCC_SPMI_FETCHER_AHB_CBCR +*/ +/*===========================================================================*/ +/* Structure definition of register */ +struct ipa_gcc_hwio_def_gcc_spmi_fetcher_ahb_cbcr_s +{ + u32 clk_enable : 1; + u32 reserved0 : 1; + u32 clk_ares : 1; + u32 reserved1 : 17; + u32 ignore_rpmh_clk_dis : 1; + u32 reserved2 : 1; + u32 clk_dis : 1; + u32 ignore_all_clk_dis : 1; + u32 ignore_all_ares : 1; + u32 reserved3 : 6; + u32 clk_off : 1; +}; + +/* Union definition of register */ +union ipa_gcc_hwio_def_gcc_spmi_fetcher_ahb_cbcr_u +{ + struct ipa_gcc_hwio_def_gcc_spmi_fetcher_ahb_cbcr_s def; + u32 value; +}; + +/*===========================================================================*/ +/*! + @brief Bit Field definition of register: GCC_SPMI_FETCHER_CMD_RCGR +*/ +/*===========================================================================*/ +/* Structure definition of register */ +struct ipa_gcc_hwio_def_gcc_spmi_fetcher_cmd_rcgr_s +{ + u32 update : 1; + u32 root_en : 1; + u32 reserved0 : 2; + u32 dirty_cfg_rcgr : 1; + u32 reserved1 : 26; + u32 root_off : 1; +}; + +/* Union definition of register */ +union ipa_gcc_hwio_def_gcc_spmi_fetcher_cmd_rcgr_u +{ + struct ipa_gcc_hwio_def_gcc_spmi_fetcher_cmd_rcgr_s def; + u32 value; +}; + +/*===========================================================================*/ +/*! + @brief Bit Field definition of register: GCC_SPMI_FETCHER_CFG_RCGR +*/ +/*===========================================================================*/ +/* Structure definition of register */ +struct ipa_gcc_hwio_def_gcc_spmi_fetcher_cfg_rcgr_s +{ + u32 src_div : 5; + u32 reserved0 : 3; + u32 src_sel : 3; + u32 reserved1 : 5; + u32 rcglite_disable : 1; + u32 reserved2 : 3; + u32 hw_clk_control : 1; + u32 reserved3 : 11; +}; + +/* Union definition of register */ +union ipa_gcc_hwio_def_gcc_spmi_fetcher_cfg_rcgr_u +{ + struct ipa_gcc_hwio_def_gcc_spmi_fetcher_cfg_rcgr_s def; + u32 value; +}; + +/*===========================================================================*/ +/*! + @brief Bit Field definition of register: GCC_MSS_CFG_AHB_CBCR +*/ +/*===========================================================================*/ +/* Structure definition of register */ +struct ipa_gcc_hwio_def_gcc_mss_cfg_ahb_cbcr_s +{ + u32 clk_enable : 1; + u32 hw_ctl : 1; + u32 clk_ares : 1; + u32 sw_only_en : 1; + u32 reserved0 : 16; + u32 ignore_rpmh_clk_dis : 1; + u32 reserved1 : 1; + u32 clk_dis : 1; + u32 ignore_all_clk_dis : 1; + u32 ignore_all_ares : 1; + u32 reserved2 : 6; + u32 clk_off : 1; +}; + +/* Union definition of register */ +union ipa_gcc_hwio_def_gcc_mss_cfg_ahb_cbcr_u +{ + struct ipa_gcc_hwio_def_gcc_mss_cfg_ahb_cbcr_s def; + u32 value; +}; + +/*===========================================================================*/ +/*! + @brief Bit Field definition of register: GCC_MSS_OFFLINE_AXI_CBCR +*/ +/*===========================================================================*/ +/* Structure definition of register */ +struct ipa_gcc_hwio_def_gcc_mss_offline_axi_cbcr_s +{ + u32 clk_enable : 1; + u32 hw_ctl : 1; + u32 clk_ares : 1; + u32 sw_only_en : 1; + u32 reserved0 : 16; + u32 ignore_rpmh_clk_dis : 1; + u32 reserved1 : 1; + u32 clk_dis : 1; + u32 ignore_all_clk_dis : 1; + u32 ignore_all_ares : 1; + u32 reserved2 : 6; + u32 clk_off : 1; +}; + +/* Union definition of register */ +union ipa_gcc_hwio_def_gcc_mss_offline_axi_cbcr_u +{ + struct ipa_gcc_hwio_def_gcc_mss_offline_axi_cbcr_s def; + u32 value; +}; + +/*===========================================================================*/ +/*! + @brief Bit Field definition of register: GCC_MSS_CE_AXI_CBCR +*/ +/*===========================================================================*/ +/* Structure definition of register */ +struct ipa_gcc_hwio_def_gcc_mss_ce_axi_cbcr_s +{ + u32 clk_enable : 1; + u32 hw_ctl : 1; + u32 clk_ares : 1; + u32 sw_only_en : 1; + u32 reserved0 : 16; + u32 ignore_rpmh_clk_dis : 1; + u32 reserved1 : 1; + u32 clk_dis : 1; + u32 ignore_all_clk_dis : 1; + u32 ignore_all_ares : 1; + u32 reserved2 : 6; + u32 clk_off : 1; +}; + +/* Union definition of register */ +union ipa_gcc_hwio_def_gcc_mss_ce_axi_cbcr_u +{ + struct ipa_gcc_hwio_def_gcc_mss_ce_axi_cbcr_s def; + u32 value; +}; + +/*===========================================================================*/ +/*! + @brief Bit Field definition of register: GCC_MSS_TRIG_CBCR +*/ +/*===========================================================================*/ +/* Structure definition of register */ +struct ipa_gcc_hwio_def_gcc_mss_trig_cbcr_s +{ + u32 clk_enable : 1; + u32 hw_ctl : 1; + u32 clk_ares : 1; + u32 sw_only_en : 1; + u32 reserved0 : 16; + u32 ignore_rpmh_clk_dis : 1; + u32 reserved1 : 1; + u32 clk_dis : 1; + u32 ignore_all_clk_dis : 1; + u32 ignore_all_ares : 1; + u32 reserved2 : 6; + u32 clk_off : 1; +}; + +/* Union definition of register */ +union ipa_gcc_hwio_def_gcc_mss_trig_cbcr_u +{ + struct ipa_gcc_hwio_def_gcc_mss_trig_cbcr_s def; + u32 value; +}; + +/*===========================================================================*/ +/*! + @brief Bit Field definition of register: GCC_MSS_AT_CBCR +*/ +/*===========================================================================*/ +/* Structure definition of register */ +struct ipa_gcc_hwio_def_gcc_mss_at_cbcr_s +{ + u32 clk_enable : 1; + u32 hw_ctl : 1; + u32 clk_ares : 1; + u32 sw_only_en : 1; + u32 reserved0 : 16; + u32 ignore_rpmh_clk_dis : 1; + u32 reserved1 : 1; + u32 clk_dis : 1; + u32 ignore_all_clk_dis : 1; + u32 ignore_all_ares : 1; + u32 reserved2 : 6; + u32 clk_off : 1; +}; + +/* Union definition of register */ +union ipa_gcc_hwio_def_gcc_mss_at_cbcr_u +{ + struct ipa_gcc_hwio_def_gcc_mss_at_cbcr_s def; + u32 value; +}; + +/*===========================================================================*/ +/*! + @brief Bit Field definition of register: GCC_MSS_PLL0_MAIN_DIV_CDIVR +*/ +/*===========================================================================*/ +/* Structure definition of register */ +struct ipa_gcc_hwio_def_gcc_mss_pll0_main_div_cdivr_s +{ + u32 clk_div : 4; + u32 reserved0 : 28; +}; + +/* Union definition of register */ +union ipa_gcc_hwio_def_gcc_mss_pll0_main_div_cdivr_u +{ + struct ipa_gcc_hwio_def_gcc_mss_pll0_main_div_cdivr_s def; + u32 value; +}; + +/*===========================================================================*/ +/*! + @brief Bit Field definition of register: GCC_RPMH_SHUB_MSS_MCDMA_MEMNOC_PERF0_DFSR +*/ +/*===========================================================================*/ +/* Structure definition of register */ +struct ipa_gcc_hwio_def_gcc_rpmh_shub_mss_mcdma_memnoc_perf0_dfsr_s +{ + u32 src_div : 5; + u32 reserved0 : 3; + u32 src_sel : 3; + u32 reserved1 : 21; +}; + +/* Union definition of register */ +union ipa_gcc_hwio_def_gcc_rpmh_shub_mss_mcdma_memnoc_perf0_dfsr_u +{ + struct ipa_gcc_hwio_def_gcc_rpmh_shub_mss_mcdma_memnoc_perf0_dfsr_s def; + u32 value; +}; + +/*===========================================================================*/ +/*! + @brief Bit Field definition of register: GCC_RPMH_SHUB_MSS_MCDMA_MEMNOC_PERF1_DFSR +*/ +/*===========================================================================*/ +/* Structure definition of register */ +struct ipa_gcc_hwio_def_gcc_rpmh_shub_mss_mcdma_memnoc_perf1_dfsr_s +{ + u32 src_div : 5; + u32 reserved0 : 3; + u32 src_sel : 3; + u32 reserved1 : 21; +}; + +/* Union definition of register */ +union ipa_gcc_hwio_def_gcc_rpmh_shub_mss_mcdma_memnoc_perf1_dfsr_u +{ + struct ipa_gcc_hwio_def_gcc_rpmh_shub_mss_mcdma_memnoc_perf1_dfsr_s def; + u32 value; +}; + +/*===========================================================================*/ +/*! + @brief Bit Field definition of register: GCC_RPMH_SHUB_MSS_MCDMA_MEMNOC_PERF2_DFSR +*/ +/*===========================================================================*/ +/* Structure definition of register */ +struct ipa_gcc_hwio_def_gcc_rpmh_shub_mss_mcdma_memnoc_perf2_dfsr_s +{ + u32 src_div : 5; + u32 reserved0 : 3; + u32 src_sel : 3; + u32 reserved1 : 21; +}; + +/* Union definition of register */ +union ipa_gcc_hwio_def_gcc_rpmh_shub_mss_mcdma_memnoc_perf2_dfsr_u +{ + struct ipa_gcc_hwio_def_gcc_rpmh_shub_mss_mcdma_memnoc_perf2_dfsr_s def; + u32 value; +}; + +/*===========================================================================*/ +/*! + @brief Bit Field definition of register: GCC_RPMH_SHUB_MSS_MCDMA_MEMNOC_PERF3_DFSR +*/ +/*===========================================================================*/ +/* Structure definition of register */ +struct ipa_gcc_hwio_def_gcc_rpmh_shub_mss_mcdma_memnoc_perf3_dfsr_s +{ + u32 src_div : 5; + u32 reserved0 : 3; + u32 src_sel : 3; + u32 reserved1 : 21; +}; + +/* Union definition of register */ +union ipa_gcc_hwio_def_gcc_rpmh_shub_mss_mcdma_memnoc_perf3_dfsr_u +{ + struct ipa_gcc_hwio_def_gcc_rpmh_shub_mss_mcdma_memnoc_perf3_dfsr_s def; + u32 value; +}; + +/*===========================================================================*/ +/*! + @brief Bit Field definition of register: GCC_RPMH_SHUB_MSS_MCDMA_MEMNOC_PERF4_DFSR +*/ +/*===========================================================================*/ +/* Structure definition of register */ +struct ipa_gcc_hwio_def_gcc_rpmh_shub_mss_mcdma_memnoc_perf4_dfsr_s +{ + u32 src_div : 5; + u32 reserved0 : 3; + u32 src_sel : 3; + u32 reserved1 : 21; +}; + +/* Union definition of register */ +union ipa_gcc_hwio_def_gcc_rpmh_shub_mss_mcdma_memnoc_perf4_dfsr_u +{ + struct ipa_gcc_hwio_def_gcc_rpmh_shub_mss_mcdma_memnoc_perf4_dfsr_s def; + u32 value; +}; + +/*===========================================================================*/ +/*! + @brief Bit Field definition of register: GCC_RPMH_SHUB_MSS_MCDMA_MEMNOC_PERF5_DFSR +*/ +/*===========================================================================*/ +/* Structure definition of register */ +struct ipa_gcc_hwio_def_gcc_rpmh_shub_mss_mcdma_memnoc_perf5_dfsr_s +{ + u32 src_div : 5; + u32 reserved0 : 3; + u32 src_sel : 3; + u32 reserved1 : 21; +}; + +/* Union definition of register */ +union ipa_gcc_hwio_def_gcc_rpmh_shub_mss_mcdma_memnoc_perf5_dfsr_u +{ + struct ipa_gcc_hwio_def_gcc_rpmh_shub_mss_mcdma_memnoc_perf5_dfsr_s def; + u32 value; +}; + +/*===========================================================================*/ +/*! + @brief Bit Field definition of register: GCC_RPMH_SHUB_MSS_MCDMA_MEMNOC_PERF6_DFSR +*/ +/*===========================================================================*/ +/* Structure definition of register */ +struct ipa_gcc_hwio_def_gcc_rpmh_shub_mss_mcdma_memnoc_perf6_dfsr_s +{ + u32 src_div : 5; + u32 reserved0 : 3; + u32 src_sel : 3; + u32 reserved1 : 21; +}; + +/* Union definition of register */ +union ipa_gcc_hwio_def_gcc_rpmh_shub_mss_mcdma_memnoc_perf6_dfsr_u +{ + struct ipa_gcc_hwio_def_gcc_rpmh_shub_mss_mcdma_memnoc_perf6_dfsr_s def; + u32 value; +}; + +/*===========================================================================*/ +/*! + @brief Bit Field definition of register: GCC_RPMH_SHUB_MSS_MCDMA_MEMNOC_PERF7_DFSR +*/ +/*===========================================================================*/ +/* Structure definition of register */ +struct ipa_gcc_hwio_def_gcc_rpmh_shub_mss_mcdma_memnoc_perf7_dfsr_s +{ + u32 src_div : 5; + u32 reserved0 : 3; + u32 src_sel : 3; + u32 reserved1 : 21; +}; + +/* Union definition of register */ +union ipa_gcc_hwio_def_gcc_rpmh_shub_mss_mcdma_memnoc_perf7_dfsr_u +{ + struct ipa_gcc_hwio_def_gcc_rpmh_shub_mss_mcdma_memnoc_perf7_dfsr_s def; + u32 value; +}; + +/*===========================================================================*/ +/*! + @brief Bit Field definition of register: GCC_RPMH_SHUB_MSS_MCDMA_MEMNOC_PERF8_DFSR +*/ +/*===========================================================================*/ +/* Structure definition of register */ +struct ipa_gcc_hwio_def_gcc_rpmh_shub_mss_mcdma_memnoc_perf8_dfsr_s +{ + u32 src_div : 5; + u32 reserved0 : 3; + u32 src_sel : 3; + u32 reserved1 : 21; +}; + +/* Union definition of register */ +union ipa_gcc_hwio_def_gcc_rpmh_shub_mss_mcdma_memnoc_perf8_dfsr_u +{ + struct ipa_gcc_hwio_def_gcc_rpmh_shub_mss_mcdma_memnoc_perf8_dfsr_s def; + u32 value; +}; + +/*===========================================================================*/ +/*! + @brief Bit Field definition of register: GCC_RPMH_SHUB_MSS_MCDMA_MEMNOC_PERF9_DFSR +*/ +/*===========================================================================*/ +/* Structure definition of register */ +struct ipa_gcc_hwio_def_gcc_rpmh_shub_mss_mcdma_memnoc_perf9_dfsr_s +{ + u32 src_div : 5; + u32 reserved0 : 3; + u32 src_sel : 3; + u32 reserved1 : 21; +}; + +/* Union definition of register */ +union ipa_gcc_hwio_def_gcc_rpmh_shub_mss_mcdma_memnoc_perf9_dfsr_u +{ + struct ipa_gcc_hwio_def_gcc_rpmh_shub_mss_mcdma_memnoc_perf9_dfsr_s def; + u32 value; +}; + +/*===========================================================================*/ +/*! + @brief Bit Field definition of register: GCC_RPMH_SHUB_MSS_MCDMA_MEMNOC_PERF10_DFSR +*/ +/*===========================================================================*/ +/* Structure definition of register */ +struct ipa_gcc_hwio_def_gcc_rpmh_shub_mss_mcdma_memnoc_perf10_dfsr_s +{ + u32 src_div : 5; + u32 reserved0 : 3; + u32 src_sel : 3; + u32 reserved1 : 21; +}; + +/* Union definition of register */ +union ipa_gcc_hwio_def_gcc_rpmh_shub_mss_mcdma_memnoc_perf10_dfsr_u +{ + struct ipa_gcc_hwio_def_gcc_rpmh_shub_mss_mcdma_memnoc_perf10_dfsr_s def; + u32 value; +}; + +/*===========================================================================*/ +/*! + @brief Bit Field definition of register: GCC_RPMH_SHUB_MSS_MCDMA_MEMNOC_PERF11_DFSR +*/ +/*===========================================================================*/ +/* Structure definition of register */ +struct ipa_gcc_hwio_def_gcc_rpmh_shub_mss_mcdma_memnoc_perf11_dfsr_s +{ + u32 src_div : 5; + u32 reserved0 : 3; + u32 src_sel : 3; + u32 reserved1 : 21; +}; + +/* Union definition of register */ +union ipa_gcc_hwio_def_gcc_rpmh_shub_mss_mcdma_memnoc_perf11_dfsr_u +{ + struct ipa_gcc_hwio_def_gcc_rpmh_shub_mss_mcdma_memnoc_perf11_dfsr_s def; + u32 value; +}; + +/*===========================================================================*/ +/*! + @brief Bit Field definition of register: GCC_RPMH_SHUB_MSS_MCDMA_MEMNOC_PERF12_DFSR +*/ +/*===========================================================================*/ +/* Structure definition of register */ +struct ipa_gcc_hwio_def_gcc_rpmh_shub_mss_mcdma_memnoc_perf12_dfsr_s +{ + u32 src_div : 5; + u32 reserved0 : 3; + u32 src_sel : 3; + u32 reserved1 : 21; +}; + +/* Union definition of register */ +union ipa_gcc_hwio_def_gcc_rpmh_shub_mss_mcdma_memnoc_perf12_dfsr_u +{ + struct ipa_gcc_hwio_def_gcc_rpmh_shub_mss_mcdma_memnoc_perf12_dfsr_s def; + u32 value; +}; + +/*===========================================================================*/ +/*! + @brief Bit Field definition of register: GCC_RPMH_SHUB_MSS_MCDMA_MEMNOC_PERF13_DFSR +*/ +/*===========================================================================*/ +/* Structure definition of register */ +struct ipa_gcc_hwio_def_gcc_rpmh_shub_mss_mcdma_memnoc_perf13_dfsr_s +{ + u32 src_div : 5; + u32 reserved0 : 3; + u32 src_sel : 3; + u32 reserved1 : 21; +}; + +/* Union definition of register */ +union ipa_gcc_hwio_def_gcc_rpmh_shub_mss_mcdma_memnoc_perf13_dfsr_u +{ + struct ipa_gcc_hwio_def_gcc_rpmh_shub_mss_mcdma_memnoc_perf13_dfsr_s def; + u32 value; +}; + +/*===========================================================================*/ +/*! + @brief Bit Field definition of register: GCC_RPMH_SHUB_MSS_MCDMA_MEMNOC_PERF14_DFSR +*/ +/*===========================================================================*/ +/* Structure definition of register */ +struct ipa_gcc_hwio_def_gcc_rpmh_shub_mss_mcdma_memnoc_perf14_dfsr_s +{ + u32 src_div : 5; + u32 reserved0 : 3; + u32 src_sel : 3; + u32 reserved1 : 21; +}; + +/* Union definition of register */ +union ipa_gcc_hwio_def_gcc_rpmh_shub_mss_mcdma_memnoc_perf14_dfsr_u +{ + struct ipa_gcc_hwio_def_gcc_rpmh_shub_mss_mcdma_memnoc_perf14_dfsr_s def; + u32 value; +}; + +/*===========================================================================*/ +/*! + @brief Bit Field definition of register: GCC_RPMH_SHUB_MSS_MCDMA_MEMNOC_PERF15_DFSR +*/ +/*===========================================================================*/ +/* Structure definition of register */ +struct ipa_gcc_hwio_def_gcc_rpmh_shub_mss_mcdma_memnoc_perf15_dfsr_s +{ + u32 src_div : 5; + u32 reserved0 : 3; + u32 src_sel : 3; + u32 reserved1 : 21; +}; + +/* Union definition of register */ +union ipa_gcc_hwio_def_gcc_rpmh_shub_mss_mcdma_memnoc_perf15_dfsr_u +{ + struct ipa_gcc_hwio_def_gcc_rpmh_shub_mss_mcdma_memnoc_perf15_dfsr_s def; + u32 value; +}; + +/*===========================================================================*/ +/*! + @brief Bit Field definition of register: GCC_MSS_MCDMA_MEMNOC_CMD_RCGR +*/ +/*===========================================================================*/ +/* Structure definition of register */ +struct ipa_gcc_hwio_def_gcc_mss_mcdma_memnoc_cmd_rcgr_s +{ + u32 update : 1; + u32 root_en : 1; + u32 reserved0 : 2; + u32 dirty_cfg_rcgr : 1; + u32 reserved1 : 26; + u32 root_off : 1; +}; + +/* Union definition of register */ +union ipa_gcc_hwio_def_gcc_mss_mcdma_memnoc_cmd_rcgr_u +{ + struct ipa_gcc_hwio_def_gcc_mss_mcdma_memnoc_cmd_rcgr_s def; + u32 value; +}; + +/*===========================================================================*/ +/*! + @brief Bit Field definition of register: GCC_MSS_MCDMA_MEMNOC_CFG_RCGR +*/ +/*===========================================================================*/ +/* Structure definition of register */ +struct ipa_gcc_hwio_def_gcc_mss_mcdma_memnoc_cfg_rcgr_s +{ + u32 src_div : 5; + u32 reserved0 : 3; + u32 src_sel : 3; + u32 reserved1 : 5; + u32 rcglite_disable : 1; + u32 reserved2 : 3; + u32 hw_clk_control : 1; + u32 reserved3 : 11; +}; + +/* Union definition of register */ +union ipa_gcc_hwio_def_gcc_mss_mcdma_memnoc_cfg_rcgr_u +{ + struct ipa_gcc_hwio_def_gcc_mss_mcdma_memnoc_cfg_rcgr_s def; + u32 value; +}; + +/*===========================================================================*/ +/*! + @brief Bit Field definition of register: GCC_MSS_SNOC_AXI_CBCR +*/ +/*===========================================================================*/ +/* Structure definition of register */ +struct ipa_gcc_hwio_def_gcc_mss_snoc_axi_cbcr_s +{ + u32 clk_enable : 1; + u32 reserved0 : 1; + u32 clk_ares : 1; + u32 reserved1 : 17; + u32 ignore_rpmh_clk_dis : 1; + u32 reserved2 : 1; + u32 clk_dis : 1; + u32 ignore_all_clk_dis : 1; + u32 ignore_all_ares : 1; + u32 reserved3 : 6; + u32 clk_off : 1; +}; + +/* Union definition of register */ +union ipa_gcc_hwio_def_gcc_mss_snoc_axi_cbcr_u +{ + struct ipa_gcc_hwio_def_gcc_mss_snoc_axi_cbcr_s def; + u32 value; +}; + +/*===========================================================================*/ +/*! + @brief Bit Field definition of register: GCC_MSS_Q6VQ6_AXIM1_CBCR +*/ +/*===========================================================================*/ +/* Structure definition of register */ +struct ipa_gcc_hwio_def_gcc_mss_q6vq6_axim1_cbcr_s +{ + u32 clk_enable : 1; + u32 hw_ctl : 1; + u32 clk_ares : 1; + u32 sw_only_en : 1; + u32 reserved0 : 16; + u32 ignore_rpmh_clk_dis : 1; + u32 reserved1 : 1; + u32 clk_dis : 1; + u32 ignore_all_clk_dis : 1; + u32 ignore_all_ares : 1; + u32 reserved2 : 6; + u32 clk_off : 1; +}; + +/* Union definition of register */ +union ipa_gcc_hwio_def_gcc_mss_q6vq6_axim1_cbcr_u +{ + struct ipa_gcc_hwio_def_gcc_mss_q6vq6_axim1_cbcr_s def; + u32 value; +}; + +/*===========================================================================*/ +/*! + @brief Bit Field definition of register: GCC_QREFS_VBG_CAL_BCR +*/ +/*===========================================================================*/ +/* Structure definition of register */ +struct ipa_gcc_hwio_def_gcc_qrefs_vbg_cal_bcr_s +{ + u32 blk_ares : 1; + u32 reserved0 : 31; +}; + +/* Union definition of register */ +union ipa_gcc_hwio_def_gcc_qrefs_vbg_cal_bcr_u +{ + struct ipa_gcc_hwio_def_gcc_qrefs_vbg_cal_bcr_s def; + u32 value; +}; + +/*===========================================================================*/ +/*! + @brief Bit Field definition of register: GCC_QREFS_VBG_CAL_CBCR +*/ +/*===========================================================================*/ +/* Structure definition of register */ +struct ipa_gcc_hwio_def_gcc_qrefs_vbg_cal_cbcr_s +{ + u32 clk_enable : 1; + u32 reserved0 : 1; + u32 clk_ares : 1; + u32 reserved1 : 19; + u32 clk_dis : 1; + u32 ignore_all_clk_dis : 1; + u32 ignore_all_ares : 1; + u32 reserved2 : 6; + u32 clk_off : 1; +}; + +/* Union definition of register */ +union ipa_gcc_hwio_def_gcc_qrefs_vbg_cal_cbcr_u +{ + struct ipa_gcc_hwio_def_gcc_qrefs_vbg_cal_cbcr_s def; + u32 value; +}; + +/*===========================================================================*/ +/*! + @brief Bit Field definition of register: GCC_NAV_BCR +*/ +/*===========================================================================*/ +/* Structure definition of register */ +struct ipa_gcc_hwio_def_gcc_nav_bcr_s +{ + u32 blk_ares : 1; + u32 reserved0 : 31; +}; + +/* Union definition of register */ +union ipa_gcc_hwio_def_gcc_nav_bcr_u +{ + struct ipa_gcc_hwio_def_gcc_nav_bcr_s def; + u32 value; +}; + +/*===========================================================================*/ +/*! + @brief Bit Field definition of register: GCC_NAV_SNOC_AXI_CBCR +*/ +/*===========================================================================*/ +/* Structure definition of register */ +struct ipa_gcc_hwio_def_gcc_nav_snoc_axi_cbcr_s +{ + u32 clk_enable : 1; + u32 reserved0 : 1; + u32 clk_ares : 1; + u32 reserved1 : 17; + u32 ignore_rpmh_clk_dis : 1; + u32 reserved2 : 1; + u32 clk_dis : 1; + u32 ignore_all_clk_dis : 1; + u32 ignore_all_ares : 1; + u32 reserved3 : 6; + u32 clk_off : 1; +}; + +/* Union definition of register */ +union ipa_gcc_hwio_def_gcc_nav_snoc_axi_cbcr_u +{ + struct ipa_gcc_hwio_def_gcc_nav_snoc_axi_cbcr_s def; + u32 value; +}; + +/*===========================================================================*/ +/*! + @brief Bit Field definition of register: GCC_GPLL4_OUT_EVEN_DIV_CDIVR +*/ +/*===========================================================================*/ +/* Structure definition of register */ +struct ipa_gcc_hwio_def_gcc_gpll4_out_even_div_cdivr_s +{ + u32 clk_div : 4; + u32 reserved0 : 28; +}; + +/* Union definition of register */ +union ipa_gcc_hwio_def_gcc_gpll4_out_even_div_cdivr_u +{ + struct ipa_gcc_hwio_def_gcc_gpll4_out_even_div_cdivr_s def; + u32 value; +}; + +/*===========================================================================*/ +/*! + @brief Bit Field definition of register: GCC_CM_PHY_REFGEN1_BCR +*/ +/*===========================================================================*/ +/* Structure definition of register */ +struct ipa_gcc_hwio_def_gcc_cm_phy_refgen1_bcr_s +{ + u32 blk_ares : 1; + u32 reserved0 : 31; +}; + +/* Union definition of register */ +union ipa_gcc_hwio_def_gcc_cm_phy_refgen1_bcr_u +{ + struct ipa_gcc_hwio_def_gcc_cm_phy_refgen1_bcr_s def; + u32 value; +}; + +/*===========================================================================*/ +/*! + @brief Bit Field definition of register: GCC_CM_PHY_REFGEN1_CBCR +*/ +/*===========================================================================*/ +/* Structure definition of register */ +struct ipa_gcc_hwio_def_gcc_cm_phy_refgen1_cbcr_s +{ + u32 clk_enable : 1; + u32 hw_ctl : 1; + u32 clk_ares : 1; + u32 sw_only_en : 1; + u32 reserved0 : 18; + u32 clk_dis : 1; + u32 ignore_all_clk_dis : 1; + u32 ignore_all_ares : 1; + u32 reserved1 : 6; + u32 clk_off : 1; +}; + +/* Union definition of register */ +union ipa_gcc_hwio_def_gcc_cm_phy_refgen1_cbcr_u +{ + struct ipa_gcc_hwio_def_gcc_cm_phy_refgen1_cbcr_s def; + u32 value; +}; + +/*===========================================================================*/ +/*! + @brief Bit Field definition of register: GCC_ECC_BCR +*/ +/*===========================================================================*/ +/* Structure definition of register */ +struct ipa_gcc_hwio_def_gcc_ecc_bcr_s +{ + u32 blk_ares : 1; + u32 reserved0 : 31; +}; + +/* Union definition of register */ +union ipa_gcc_hwio_def_gcc_ecc_bcr_u +{ + struct ipa_gcc_hwio_def_gcc_ecc_bcr_s def; + u32 value; +}; + +/*===========================================================================*/ +/*! + @brief Bit Field definition of register: GCC_ECC_CBCR +*/ +/*===========================================================================*/ +/* Structure definition of register */ +struct ipa_gcc_hwio_def_gcc_ecc_cbcr_s +{ + u32 clk_enable : 1; + u32 hw_ctl : 1; + u32 clk_ares : 1; + u32 sw_only_en : 1; + u32 reserved0 : 16; + u32 ignore_rpmh_clk_dis : 1; + u32 reserved1 : 1; + u32 clk_dis : 1; + u32 ignore_all_clk_dis : 1; + u32 ignore_all_ares : 1; + u32 reserved2 : 6; + u32 clk_off : 1; +}; + +/* Union definition of register */ +union ipa_gcc_hwio_def_gcc_ecc_cbcr_u +{ + struct ipa_gcc_hwio_def_gcc_ecc_cbcr_s def; + u32 value; +}; + +/*===========================================================================*/ +/*! + @brief Bit Field definition of register: GCC_ECC_CORE_CBCR +*/ +/*===========================================================================*/ +/* Structure definition of register */ +struct ipa_gcc_hwio_def_gcc_ecc_core_cbcr_s +{ + u32 clk_enable : 1; + u32 reserved0 : 1; + u32 clk_ares : 1; + u32 reserved1 : 1; + u32 sleep : 4; + u32 wakeup : 4; + u32 force_mem_periph_off : 1; + u32 force_mem_periph_on : 1; + u32 force_mem_core_on : 1; + u32 reserved2 : 5; + u32 ignore_rpmh_clk_dis : 1; + u32 reserved3 : 1; + u32 clk_dis : 1; + u32 ignore_all_clk_dis : 1; + u32 ignore_all_ares : 1; + u32 reserved4 : 6; + u32 clk_off : 1; +}; + +/* Union definition of register */ +union ipa_gcc_hwio_def_gcc_ecc_core_cbcr_u +{ + struct ipa_gcc_hwio_def_gcc_ecc_core_cbcr_s def; + u32 value; +}; + +/*===========================================================================*/ +/*! + @brief Bit Field definition of register: GCC_ECC_CORE_SREGR +*/ +/*===========================================================================*/ +/* Structure definition of register */ +struct ipa_gcc_hwio_def_gcc_ecc_core_sregr_s +{ + u32 reserved0 : 1; + u32 sw_clk_en_slp_stg : 1; + u32 sw_clk_en_sel_slp_stg : 1; + u32 sw_ctrl_pwr_down : 1; + u32 sw_rst_slp_stg : 1; + u32 sw_rst_sel_slp_stg : 1; + u32 force_clk_on : 1; + u32 mem_cph_enable : 1; + u32 sw_div_ratio_slp_stg_clk : 2; + u32 mem_periph_on_ack : 1; + u32 mem_core_on_ack : 1; + u32 sw_sm_pscbc_seq_in_override : 1; + u32 mem_cph_rst_sw_override : 1; + u32 pscbc_slp_stg_mode_csr : 1; + u32 ignore_gdsc_pwr_dwn_csr : 1; + u32 sreg_pscbc_spare_ctrl_in : 8; + u32 sreg_pscbc_spare_ctrl_out : 8; +}; + +/* Union definition of register */ +union ipa_gcc_hwio_def_gcc_ecc_core_sregr_u +{ + struct ipa_gcc_hwio_def_gcc_ecc_core_sregr_s def; + u32 value; +}; + +/*===========================================================================*/ +/*! + @brief Bit Field definition of register: GCC_RPMH_PKA_CMD_DFSR +*/ +/*===========================================================================*/ +/* Structure definition of register */ +struct ipa_gcc_hwio_def_gcc_rpmh_pka_cmd_dfsr_s +{ + u32 dfs_en : 1; + u32 curr_perf_state : 4; + u32 hw_clk_control : 1; + u32 dfs_fsm_state : 3; + u32 perf_state_update_status : 1; + u32 sw_override : 1; + u32 sw_perf_state : 4; + u32 rcg_sw_ctrl : 1; + u32 reserved0 : 16; +}; + +/* Union definition of register */ +union ipa_gcc_hwio_def_gcc_rpmh_pka_cmd_dfsr_u +{ + struct ipa_gcc_hwio_def_gcc_rpmh_pka_cmd_dfsr_s def; + u32 value; +}; + +/*===========================================================================*/ +/*! + @brief Bit Field definition of register: GCC_RPMH_PKA_ECC_PERF0_DFSR +*/ +/*===========================================================================*/ +/* Structure definition of register */ +struct ipa_gcc_hwio_def_gcc_rpmh_pka_ecc_perf0_dfsr_s +{ + u32 src_div : 5; + u32 reserved0 : 3; + u32 src_sel : 3; + u32 reserved1 : 21; +}; + +/* Union definition of register */ +union ipa_gcc_hwio_def_gcc_rpmh_pka_ecc_perf0_dfsr_u +{ + struct ipa_gcc_hwio_def_gcc_rpmh_pka_ecc_perf0_dfsr_s def; + u32 value; +}; + +/*===========================================================================*/ +/*! + @brief Bit Field definition of register: GCC_RPMH_PKA_ECC_PERF1_DFSR +*/ +/*===========================================================================*/ +/* Structure definition of register */ +struct ipa_gcc_hwio_def_gcc_rpmh_pka_ecc_perf1_dfsr_s +{ + u32 src_div : 5; + u32 reserved0 : 3; + u32 src_sel : 3; + u32 reserved1 : 21; +}; + +/* Union definition of register */ +union ipa_gcc_hwio_def_gcc_rpmh_pka_ecc_perf1_dfsr_u +{ + struct ipa_gcc_hwio_def_gcc_rpmh_pka_ecc_perf1_dfsr_s def; + u32 value; +}; + +/*===========================================================================*/ +/*! + @brief Bit Field definition of register: GCC_RPMH_PKA_ECC_PERF2_DFSR +*/ +/*===========================================================================*/ +/* Structure definition of register */ +struct ipa_gcc_hwio_def_gcc_rpmh_pka_ecc_perf2_dfsr_s +{ + u32 src_div : 5; + u32 reserved0 : 3; + u32 src_sel : 3; + u32 reserved1 : 21; +}; + +/* Union definition of register */ +union ipa_gcc_hwio_def_gcc_rpmh_pka_ecc_perf2_dfsr_u +{ + struct ipa_gcc_hwio_def_gcc_rpmh_pka_ecc_perf2_dfsr_s def; + u32 value; +}; + +/*===========================================================================*/ +/*! + @brief Bit Field definition of register: GCC_RPMH_PKA_ECC_PERF3_DFSR +*/ +/*===========================================================================*/ +/* Structure definition of register */ +struct ipa_gcc_hwio_def_gcc_rpmh_pka_ecc_perf3_dfsr_s +{ + u32 src_div : 5; + u32 reserved0 : 3; + u32 src_sel : 3; + u32 reserved1 : 21; +}; + +/* Union definition of register */ +union ipa_gcc_hwio_def_gcc_rpmh_pka_ecc_perf3_dfsr_u +{ + struct ipa_gcc_hwio_def_gcc_rpmh_pka_ecc_perf3_dfsr_s def; + u32 value; +}; + +/*===========================================================================*/ +/*! + @brief Bit Field definition of register: GCC_RPMH_PKA_ECC_PERF4_DFSR +*/ +/*===========================================================================*/ +/* Structure definition of register */ +struct ipa_gcc_hwio_def_gcc_rpmh_pka_ecc_perf4_dfsr_s +{ + u32 src_div : 5; + u32 reserved0 : 3; + u32 src_sel : 3; + u32 reserved1 : 21; +}; + +/* Union definition of register */ +union ipa_gcc_hwio_def_gcc_rpmh_pka_ecc_perf4_dfsr_u +{ + struct ipa_gcc_hwio_def_gcc_rpmh_pka_ecc_perf4_dfsr_s def; + u32 value; +}; + +/*===========================================================================*/ +/*! + @brief Bit Field definition of register: GCC_RPMH_PKA_ECC_PERF5_DFSR +*/ +/*===========================================================================*/ +/* Structure definition of register */ +struct ipa_gcc_hwio_def_gcc_rpmh_pka_ecc_perf5_dfsr_s +{ + u32 src_div : 5; + u32 reserved0 : 3; + u32 src_sel : 3; + u32 reserved1 : 21; +}; + +/* Union definition of register */ +union ipa_gcc_hwio_def_gcc_rpmh_pka_ecc_perf5_dfsr_u +{ + struct ipa_gcc_hwio_def_gcc_rpmh_pka_ecc_perf5_dfsr_s def; + u32 value; +}; + +/*===========================================================================*/ +/*! + @brief Bit Field definition of register: GCC_RPMH_PKA_ECC_PERF6_DFSR +*/ +/*===========================================================================*/ +/* Structure definition of register */ +struct ipa_gcc_hwio_def_gcc_rpmh_pka_ecc_perf6_dfsr_s +{ + u32 src_div : 5; + u32 reserved0 : 3; + u32 src_sel : 3; + u32 reserved1 : 21; +}; + +/* Union definition of register */ +union ipa_gcc_hwio_def_gcc_rpmh_pka_ecc_perf6_dfsr_u +{ + struct ipa_gcc_hwio_def_gcc_rpmh_pka_ecc_perf6_dfsr_s def; + u32 value; +}; + +/*===========================================================================*/ +/*! + @brief Bit Field definition of register: GCC_RPMH_PKA_ECC_PERF7_DFSR +*/ +/*===========================================================================*/ +/* Structure definition of register */ +struct ipa_gcc_hwio_def_gcc_rpmh_pka_ecc_perf7_dfsr_s +{ + u32 src_div : 5; + u32 reserved0 : 3; + u32 src_sel : 3; + u32 reserved1 : 21; +}; + +/* Union definition of register */ +union ipa_gcc_hwio_def_gcc_rpmh_pka_ecc_perf7_dfsr_u +{ + struct ipa_gcc_hwio_def_gcc_rpmh_pka_ecc_perf7_dfsr_s def; + u32 value; +}; + +/*===========================================================================*/ +/*! + @brief Bit Field definition of register: GCC_RPMH_PKA_ECC_PERF8_DFSR +*/ +/*===========================================================================*/ +/* Structure definition of register */ +struct ipa_gcc_hwio_def_gcc_rpmh_pka_ecc_perf8_dfsr_s +{ + u32 src_div : 5; + u32 reserved0 : 3; + u32 src_sel : 3; + u32 reserved1 : 21; +}; + +/* Union definition of register */ +union ipa_gcc_hwio_def_gcc_rpmh_pka_ecc_perf8_dfsr_u +{ + struct ipa_gcc_hwio_def_gcc_rpmh_pka_ecc_perf8_dfsr_s def; + u32 value; +}; + +/*===========================================================================*/ +/*! + @brief Bit Field definition of register: GCC_RPMH_PKA_ECC_PERF9_DFSR +*/ +/*===========================================================================*/ +/* Structure definition of register */ +struct ipa_gcc_hwio_def_gcc_rpmh_pka_ecc_perf9_dfsr_s +{ + u32 src_div : 5; + u32 reserved0 : 3; + u32 src_sel : 3; + u32 reserved1 : 21; +}; + +/* Union definition of register */ +union ipa_gcc_hwio_def_gcc_rpmh_pka_ecc_perf9_dfsr_u +{ + struct ipa_gcc_hwio_def_gcc_rpmh_pka_ecc_perf9_dfsr_s def; + u32 value; +}; + +/*===========================================================================*/ +/*! + @brief Bit Field definition of register: GCC_RPMH_PKA_ECC_PERF10_DFSR +*/ +/*===========================================================================*/ +/* Structure definition of register */ +struct ipa_gcc_hwio_def_gcc_rpmh_pka_ecc_perf10_dfsr_s +{ + u32 src_div : 5; + u32 reserved0 : 3; + u32 src_sel : 3; + u32 reserved1 : 21; +}; + +/* Union definition of register */ +union ipa_gcc_hwio_def_gcc_rpmh_pka_ecc_perf10_dfsr_u +{ + struct ipa_gcc_hwio_def_gcc_rpmh_pka_ecc_perf10_dfsr_s def; + u32 value; +}; + +/*===========================================================================*/ +/*! + @brief Bit Field definition of register: GCC_RPMH_PKA_ECC_PERF11_DFSR +*/ +/*===========================================================================*/ +/* Structure definition of register */ +struct ipa_gcc_hwio_def_gcc_rpmh_pka_ecc_perf11_dfsr_s +{ + u32 src_div : 5; + u32 reserved0 : 3; + u32 src_sel : 3; + u32 reserved1 : 21; +}; + +/* Union definition of register */ +union ipa_gcc_hwio_def_gcc_rpmh_pka_ecc_perf11_dfsr_u +{ + struct ipa_gcc_hwio_def_gcc_rpmh_pka_ecc_perf11_dfsr_s def; + u32 value; +}; + +/*===========================================================================*/ +/*! + @brief Bit Field definition of register: GCC_RPMH_PKA_ECC_PERF12_DFSR +*/ +/*===========================================================================*/ +/* Structure definition of register */ +struct ipa_gcc_hwio_def_gcc_rpmh_pka_ecc_perf12_dfsr_s +{ + u32 src_div : 5; + u32 reserved0 : 3; + u32 src_sel : 3; + u32 reserved1 : 21; +}; + +/* Union definition of register */ +union ipa_gcc_hwio_def_gcc_rpmh_pka_ecc_perf12_dfsr_u +{ + struct ipa_gcc_hwio_def_gcc_rpmh_pka_ecc_perf12_dfsr_s def; + u32 value; +}; + +/*===========================================================================*/ +/*! + @brief Bit Field definition of register: GCC_RPMH_PKA_ECC_PERF13_DFSR +*/ +/*===========================================================================*/ +/* Structure definition of register */ +struct ipa_gcc_hwio_def_gcc_rpmh_pka_ecc_perf13_dfsr_s +{ + u32 src_div : 5; + u32 reserved0 : 3; + u32 src_sel : 3; + u32 reserved1 : 21; +}; + +/* Union definition of register */ +union ipa_gcc_hwio_def_gcc_rpmh_pka_ecc_perf13_dfsr_u +{ + struct ipa_gcc_hwio_def_gcc_rpmh_pka_ecc_perf13_dfsr_s def; + u32 value; +}; + +/*===========================================================================*/ +/*! + @brief Bit Field definition of register: GCC_RPMH_PKA_ECC_PERF14_DFSR +*/ +/*===========================================================================*/ +/* Structure definition of register */ +struct ipa_gcc_hwio_def_gcc_rpmh_pka_ecc_perf14_dfsr_s +{ + u32 src_div : 5; + u32 reserved0 : 3; + u32 src_sel : 3; + u32 reserved1 : 21; +}; + +/* Union definition of register */ +union ipa_gcc_hwio_def_gcc_rpmh_pka_ecc_perf14_dfsr_u +{ + struct ipa_gcc_hwio_def_gcc_rpmh_pka_ecc_perf14_dfsr_s def; + u32 value; +}; + +/*===========================================================================*/ +/*! + @brief Bit Field definition of register: GCC_RPMH_PKA_ECC_PERF15_DFSR +*/ +/*===========================================================================*/ +/* Structure definition of register */ +struct ipa_gcc_hwio_def_gcc_rpmh_pka_ecc_perf15_dfsr_s +{ + u32 src_div : 5; + u32 reserved0 : 3; + u32 src_sel : 3; + u32 reserved1 : 21; +}; + +/* Union definition of register */ +union ipa_gcc_hwio_def_gcc_rpmh_pka_ecc_perf15_dfsr_u +{ + struct ipa_gcc_hwio_def_gcc_rpmh_pka_ecc_perf15_dfsr_s def; + u32 value; +}; + +/*===========================================================================*/ +/*! + @brief Bit Field definition of register: GCC_ECC_CMD_RCGR +*/ +/*===========================================================================*/ +/* Structure definition of register */ +struct ipa_gcc_hwio_def_gcc_ecc_cmd_rcgr_s +{ + u32 update : 1; + u32 root_en : 1; + u32 reserved0 : 2; + u32 dirty_cfg_rcgr : 1; + u32 reserved1 : 26; + u32 root_off : 1; +}; + +/* Union definition of register */ +union ipa_gcc_hwio_def_gcc_ecc_cmd_rcgr_u +{ + struct ipa_gcc_hwio_def_gcc_ecc_cmd_rcgr_s def; + u32 value; +}; + +/*===========================================================================*/ +/*! + @brief Bit Field definition of register: GCC_ECC_CFG_RCGR +*/ +/*===========================================================================*/ +/* Structure definition of register */ +struct ipa_gcc_hwio_def_gcc_ecc_cfg_rcgr_s +{ + u32 src_div : 5; + u32 reserved0 : 3; + u32 src_sel : 3; + u32 reserved1 : 5; + u32 rcglite_disable : 1; + u32 reserved2 : 3; + u32 hw_clk_control : 1; + u32 reserved3 : 11; +}; + +/* Union definition of register */ +union ipa_gcc_hwio_def_gcc_ecc_cfg_rcgr_u +{ + struct ipa_gcc_hwio_def_gcc_ecc_cfg_rcgr_s def; + u32 value; +}; + +/*===========================================================================*/ +/*! + @brief Bit Field definition of register: GCC_QM_BCR +*/ +/*===========================================================================*/ +/* Structure definition of register */ +struct ipa_gcc_hwio_def_gcc_qm_bcr_s +{ + u32 blk_ares : 1; + u32 reserved0 : 31; +}; + +/* Union definition of register */ +union ipa_gcc_hwio_def_gcc_qm_bcr_u +{ + struct ipa_gcc_hwio_def_gcc_qm_bcr_s def; + u32 value; +}; + +/*===========================================================================*/ +/*! + @brief Bit Field definition of register: GCC_QM_CFG_AHB_CBCR +*/ +/*===========================================================================*/ +/* Structure definition of register */ +struct ipa_gcc_hwio_def_gcc_qm_cfg_ahb_cbcr_s +{ + u32 clk_enable : 1; + u32 reserved0 : 1; + u32 clk_ares : 1; + u32 reserved1 : 17; + u32 ignore_rpmh_clk_dis : 1; + u32 reserved2 : 1; + u32 clk_dis : 1; + u32 ignore_all_clk_dis : 1; + u32 ignore_all_ares : 1; + u32 reserved3 : 6; + u32 clk_off : 1; +}; + +/* Union definition of register */ +union ipa_gcc_hwio_def_gcc_qm_cfg_ahb_cbcr_u +{ + struct ipa_gcc_hwio_def_gcc_qm_cfg_ahb_cbcr_s def; + u32 value; +}; + +/*===========================================================================*/ +/*! + @brief Bit Field definition of register: GCC_QM_CORE_CBCR +*/ +/*===========================================================================*/ +/* Structure definition of register */ +struct ipa_gcc_hwio_def_gcc_qm_core_cbcr_s +{ + u32 clk_enable : 1; + u32 reserved0 : 1; + u32 clk_ares : 1; + u32 reserved1 : 19; + u32 clk_dis : 1; + u32 ignore_all_clk_dis : 1; + u32 ignore_all_ares : 1; + u32 reserved2 : 6; + u32 clk_off : 1; +}; + +/* Union definition of register */ +union ipa_gcc_hwio_def_gcc_qm_core_cbcr_u +{ + struct ipa_gcc_hwio_def_gcc_qm_core_cbcr_s def; + u32 value; +}; + +/*===========================================================================*/ +/*! + @brief Bit Field definition of register: GCC_QM_CMD_RCGR +*/ +/*===========================================================================*/ +/* Structure definition of register */ +struct ipa_gcc_hwio_def_gcc_qm_cmd_rcgr_s +{ + u32 update : 1; + u32 root_en : 1; + u32 reserved0 : 2; + u32 dirty_cfg_rcgr : 1; + u32 reserved1 : 26; + u32 root_off : 1; +}; + +/* Union definition of register */ +union ipa_gcc_hwio_def_gcc_qm_cmd_rcgr_u +{ + struct ipa_gcc_hwio_def_gcc_qm_cmd_rcgr_s def; + u32 value; +}; + +/*===========================================================================*/ +/*! + @brief Bit Field definition of register: GCC_QM_CFG_RCGR +*/ +/*===========================================================================*/ +/* Structure definition of register */ +struct ipa_gcc_hwio_def_gcc_qm_cfg_rcgr_s +{ + u32 src_div : 5; + u32 reserved0 : 3; + u32 src_sel : 3; + u32 reserved1 : 5; + u32 rcglite_disable : 1; + u32 reserved2 : 3; + u32 hw_clk_control : 1; + u32 reserved3 : 11; +}; + +/* Union definition of register */ +union ipa_gcc_hwio_def_gcc_qm_cfg_rcgr_u +{ + struct ipa_gcc_hwio_def_gcc_qm_cfg_rcgr_s def; + u32 value; +}; + +/*===========================================================================*/ +/*! + @brief Bit Field definition of register: GCC_MSS_CE_NAV_BRIDGE_BCR +*/ +/*===========================================================================*/ +/* Structure definition of register */ +struct ipa_gcc_hwio_def_gcc_mss_ce_nav_bridge_bcr_s +{ + u32 blk_ares : 1; + u32 reserved0 : 31; +}; + +/* Union definition of register */ +union ipa_gcc_hwio_def_gcc_mss_ce_nav_bridge_bcr_u +{ + struct ipa_gcc_hwio_def_gcc_mss_ce_nav_bridge_bcr_s def; + u32 value; +}; + +/*===========================================================================*/ +/*! + @brief Bit Field definition of register: GCC_MSS_CE_NAV_BRIDGE_AXI_CBCR +*/ +/*===========================================================================*/ +/* Structure definition of register */ +struct ipa_gcc_hwio_def_gcc_mss_ce_nav_bridge_axi_cbcr_s +{ + u32 clk_enable : 1; + u32 reserved0 : 1; + u32 clk_ares : 1; + u32 reserved1 : 17; + u32 ignore_rpmh_clk_dis : 1; + u32 reserved2 : 1; + u32 clk_dis : 1; + u32 ignore_all_clk_dis : 1; + u32 ignore_all_ares : 1; + u32 reserved3 : 6; + u32 clk_off : 1; +}; + +/* Union definition of register */ +union ipa_gcc_hwio_def_gcc_mss_ce_nav_bridge_axi_cbcr_u +{ + struct ipa_gcc_hwio_def_gcc_mss_ce_nav_bridge_axi_cbcr_s def; + u32 value; +}; + +/*===========================================================================*/ +/*! + @brief Bit Field definition of register: GCC_SPMI_VGIS_BCR +*/ +/*===========================================================================*/ +/* Structure definition of register */ +struct ipa_gcc_hwio_def_gcc_spmi_vgis_bcr_s +{ + u32 blk_ares : 1; + u32 reserved0 : 31; +}; + +/* Union definition of register */ +union ipa_gcc_hwio_def_gcc_spmi_vgis_bcr_u +{ + struct ipa_gcc_hwio_def_gcc_spmi_vgis_bcr_s def; + u32 value; +}; + +/*===========================================================================*/ +/*! + @brief Bit Field definition of register: GCC_SPMI_VGIS_CBCR +*/ +/*===========================================================================*/ +/* Structure definition of register */ +struct ipa_gcc_hwio_def_gcc_spmi_vgis_cbcr_s +{ + u32 clk_enable : 1; + u32 hw_ctl : 1; + u32 clk_ares : 1; + u32 sw_only_en : 1; + u32 reserved0 : 18; + u32 clk_dis : 1; + u32 ignore_all_clk_dis : 1; + u32 ignore_all_ares : 1; + u32 reserved1 : 6; + u32 clk_off : 1; +}; + +/* Union definition of register */ +union ipa_gcc_hwio_def_gcc_spmi_vgis_cbcr_u +{ + struct ipa_gcc_hwio_def_gcc_spmi_vgis_cbcr_s def; + u32 value; +}; + +/*===========================================================================*/ +/*! + @brief Bit Field definition of register: GCC_SPMI_VGIS_CMD_RCGR +*/ +/*===========================================================================*/ +/* Structure definition of register */ +struct ipa_gcc_hwio_def_gcc_spmi_vgis_cmd_rcgr_s +{ + u32 update : 1; + u32 root_en : 1; + u32 reserved0 : 2; + u32 dirty_cfg_rcgr : 1; + u32 reserved1 : 26; + u32 root_off : 1; +}; + +/* Union definition of register */ +union ipa_gcc_hwio_def_gcc_spmi_vgis_cmd_rcgr_u +{ + struct ipa_gcc_hwio_def_gcc_spmi_vgis_cmd_rcgr_s def; + u32 value; +}; + +/*===========================================================================*/ +/*! + @brief Bit Field definition of register: GCC_SPMI_VGIS_CFG_RCGR +*/ +/*===========================================================================*/ +/* Structure definition of register */ +struct ipa_gcc_hwio_def_gcc_spmi_vgis_cfg_rcgr_s +{ + u32 src_div : 5; + u32 reserved0 : 3; + u32 src_sel : 3; + u32 reserved1 : 5; + u32 rcglite_disable : 1; + u32 reserved2 : 3; + u32 hw_clk_control : 1; + u32 reserved3 : 11; +}; + +/* Union definition of register */ +union ipa_gcc_hwio_def_gcc_spmi_vgis_cfg_rcgr_u +{ + struct ipa_gcc_hwio_def_gcc_spmi_vgis_cfg_rcgr_s def; + u32 value; +}; + +/*===========================================================================*/ +/*! + @brief Bit Field definition of register: GCC_MISC_BCR +*/ +/*===========================================================================*/ +/* Structure definition of register */ +struct ipa_gcc_hwio_def_gcc_misc_bcr_s +{ + u32 blk_ares : 1; + u32 reserved0 : 31; +}; + +/* Union definition of register */ +union ipa_gcc_hwio_def_gcc_misc_bcr_u +{ + struct ipa_gcc_hwio_def_gcc_misc_bcr_s def; + u32 value; +}; + +/*===========================================================================*/ +/*! + @brief Bit Field definition of register: GCC_PCIE_LINK_DOWN_BCR +*/ +/*===========================================================================*/ +/* Structure definition of register */ +struct ipa_gcc_hwio_def_gcc_pcie_link_down_bcr_s +{ + u32 blk_ares : 1; + u32 reserved0 : 31; +}; + +/* Union definition of register */ +union ipa_gcc_hwio_def_gcc_pcie_link_down_bcr_u +{ + struct ipa_gcc_hwio_def_gcc_pcie_link_down_bcr_s def; + u32 value; +}; + +/*===========================================================================*/ +/*! + @brief Bit Field definition of register: GCC_PCIE_PHY_CFG_AHB_BCR +*/ +/*===========================================================================*/ +/* Structure definition of register */ +struct ipa_gcc_hwio_def_gcc_pcie_phy_cfg_ahb_bcr_s +{ + u32 blk_ares : 1; + u32 reserved0 : 31; +}; + +/* Union definition of register */ +union ipa_gcc_hwio_def_gcc_pcie_phy_cfg_ahb_bcr_u +{ + struct ipa_gcc_hwio_def_gcc_pcie_phy_cfg_ahb_bcr_s def; + u32 value; +}; + +/*===========================================================================*/ +/*! + @brief Bit Field definition of register: GCC_PCIE_PHY_COM_BCR +*/ +/*===========================================================================*/ +/* Structure definition of register */ +struct ipa_gcc_hwio_def_gcc_pcie_phy_com_bcr_s +{ + u32 blk_ares : 1; + u32 reserved0 : 31; +}; + +/* Union definition of register */ +union ipa_gcc_hwio_def_gcc_pcie_phy_com_bcr_u +{ + struct ipa_gcc_hwio_def_gcc_pcie_phy_com_bcr_s def; + u32 value; +}; + +/*===========================================================================*/ +/*! + @brief Bit Field definition of register: GCC_PCIE_NOCSR_COM_PHY_BCR +*/ +/*===========================================================================*/ +/* Structure definition of register */ +struct ipa_gcc_hwio_def_gcc_pcie_nocsr_com_phy_bcr_s +{ + u32 blk_ares : 1; + u32 reserved0 : 31; +}; + +/* Union definition of register */ +union ipa_gcc_hwio_def_gcc_pcie_nocsr_com_phy_bcr_u +{ + struct ipa_gcc_hwio_def_gcc_pcie_nocsr_com_phy_bcr_s def; + u32 value; +}; + +/*===========================================================================*/ +/*! + @brief Bit Field definition of register: GCC_PCIE_PHY_NOCSR_COM_PHY_BCR +*/ +/*===========================================================================*/ +/* Structure definition of register */ +struct ipa_gcc_hwio_def_gcc_pcie_phy_nocsr_com_phy_bcr_s +{ + u32 blk_ares : 1; + u32 reserved0 : 31; +}; + +/* Union definition of register */ +union ipa_gcc_hwio_def_gcc_pcie_phy_nocsr_com_phy_bcr_u +{ + struct ipa_gcc_hwio_def_gcc_pcie_phy_nocsr_com_phy_bcr_s def; + u32 value; +}; + +/*===========================================================================*/ +/*! + @brief Bit Field definition of register: GCC_GPLL4_OUT_EVEN_PWRGRP1_CLKGEN_ACGC_ACGCR +*/ +/*===========================================================================*/ +/* Structure definition of register */ +struct ipa_gcc_hwio_def_gcc_gpll4_out_even_pwrgrp1_clkgen_acgc_acgcr_s +{ + u32 clk_enable : 1; + u32 reserved0 : 30; + u32 clk_on : 1; +}; + +/* Union definition of register */ +union ipa_gcc_hwio_def_gcc_gpll4_out_even_pwrgrp1_clkgen_acgc_acgcr_u +{ + struct ipa_gcc_hwio_def_gcc_gpll4_out_even_pwrgrp1_clkgen_acgc_acgcr_s def; + u32 value; +}; + +/*===========================================================================*/ +/*! + @brief Bit Field definition of register: GCC_GPLL4_OUT_EVEN_PWRGRP2_CLKGEN_ACGC_ACGCR +*/ +/*===========================================================================*/ +/* Structure definition of register */ +struct ipa_gcc_hwio_def_gcc_gpll4_out_even_pwrgrp2_clkgen_acgc_acgcr_s +{ + u32 clk_enable : 1; + u32 reserved0 : 30; + u32 clk_on : 1; +}; + +/* Union definition of register */ +union ipa_gcc_hwio_def_gcc_gpll4_out_even_pwrgrp2_clkgen_acgc_acgcr_u +{ + struct ipa_gcc_hwio_def_gcc_gpll4_out_even_pwrgrp2_clkgen_acgc_acgcr_s def; + u32 value; +}; + +/*===========================================================================*/ +/*! + @brief Bit Field definition of register: GCC_GPLL1_OUT_EVEN_PWRGRP2_CLKGEN_ACGC_ACGCR +*/ +/*===========================================================================*/ +/* Structure definition of register */ +struct ipa_gcc_hwio_def_gcc_gpll1_out_even_pwrgrp2_clkgen_acgc_acgcr_s +{ + u32 clk_enable : 1; + u32 reserved0 : 30; + u32 clk_on : 1; +}; + +/* Union definition of register */ +union ipa_gcc_hwio_def_gcc_gpll1_out_even_pwrgrp2_clkgen_acgc_acgcr_u +{ + struct ipa_gcc_hwio_def_gcc_gpll1_out_even_pwrgrp2_clkgen_acgc_acgcr_s def; + u32 value; +}; + +/*===========================================================================*/ +/*! + @brief Bit Field definition of register: GCC_GPLL1_OUT_MAIN_PWRGRP1_CLKGEN_ACGC_ACGCR +*/ +/*===========================================================================*/ +/* Structure definition of register */ +struct ipa_gcc_hwio_def_gcc_gpll1_out_main_pwrgrp1_clkgen_acgc_acgcr_s +{ + u32 clk_enable : 1; + u32 reserved0 : 30; + u32 clk_on : 1; +}; + +/* Union definition of register */ +union ipa_gcc_hwio_def_gcc_gpll1_out_main_pwrgrp1_clkgen_acgc_acgcr_u +{ + struct ipa_gcc_hwio_def_gcc_gpll1_out_main_pwrgrp1_clkgen_acgc_acgcr_s def; + u32 value; +}; + +/*===========================================================================*/ +/*! + @brief Bit Field definition of register: GCC_GPLL5_OUT_MAIN_PWRGRP1_CLKGEN_ACGC_ACGCR +*/ +/*===========================================================================*/ +/* Structure definition of register */ +struct ipa_gcc_hwio_def_gcc_gpll5_out_main_pwrgrp1_clkgen_acgc_acgcr_s +{ + u32 clk_enable : 1; + u32 reserved0 : 30; + u32 clk_on : 1; +}; + +/* Union definition of register */ +union ipa_gcc_hwio_def_gcc_gpll5_out_main_pwrgrp1_clkgen_acgc_acgcr_u +{ + struct ipa_gcc_hwio_def_gcc_gpll5_out_main_pwrgrp1_clkgen_acgc_acgcr_s def; + u32 value; +}; + +/*===========================================================================*/ +/*! + @brief Bit Field definition of register: GCC_GPLL5_OUT_MAIN_PWRGRP2_CLKGEN_ACGC_ACGCR +*/ +/*===========================================================================*/ +/* Structure definition of register */ +struct ipa_gcc_hwio_def_gcc_gpll5_out_main_pwrgrp2_clkgen_acgc_acgcr_s +{ + u32 clk_enable : 1; + u32 reserved0 : 30; + u32 clk_on : 1; +}; + +/* Union definition of register */ +union ipa_gcc_hwio_def_gcc_gpll5_out_main_pwrgrp2_clkgen_acgc_acgcr_u +{ + struct ipa_gcc_hwio_def_gcc_gpll5_out_main_pwrgrp2_clkgen_acgc_acgcr_s def; + u32 value; +}; + +/*===========================================================================*/ +/*! + @brief Bit Field definition of register: GCC_GPLL0_OUT_MAIN_PWRGRP1_CLKGEN_ACGC_ACGCR +*/ +/*===========================================================================*/ +/* Structure definition of register */ +struct ipa_gcc_hwio_def_gcc_gpll0_out_main_pwrgrp1_clkgen_acgc_acgcr_s +{ + u32 clk_enable : 1; + u32 reserved0 : 30; + u32 clk_on : 1; +}; + +/* Union definition of register */ +union ipa_gcc_hwio_def_gcc_gpll0_out_main_pwrgrp1_clkgen_acgc_acgcr_u +{ + struct ipa_gcc_hwio_def_gcc_gpll0_out_main_pwrgrp1_clkgen_acgc_acgcr_s def; + u32 value; +}; + +/*===========================================================================*/ +/*! + @brief Bit Field definition of register: GCC_GPLL0_OUT_MAIN_PWRGRP2_CLKGEN_ACGC_ACGCR +*/ +/*===========================================================================*/ +/* Structure definition of register */ +struct ipa_gcc_hwio_def_gcc_gpll0_out_main_pwrgrp2_clkgen_acgc_acgcr_s +{ + u32 clk_enable : 1; + u32 reserved0 : 30; + u32 clk_on : 1; +}; + +/* Union definition of register */ +union ipa_gcc_hwio_def_gcc_gpll0_out_main_pwrgrp2_clkgen_acgc_acgcr_u +{ + struct ipa_gcc_hwio_def_gcc_gpll0_out_main_pwrgrp2_clkgen_acgc_acgcr_s def; + u32 value; +}; + +/*===========================================================================*/ +/*! + @brief Bit Field definition of register: GCC_GPLL0_OUT_MAIN_PWRGRP3_CLKGEN_ACGC_ACGCR +*/ +/*===========================================================================*/ +/* Structure definition of register */ +struct ipa_gcc_hwio_def_gcc_gpll0_out_main_pwrgrp3_clkgen_acgc_acgcr_s +{ + u32 clk_enable : 1; + u32 reserved0 : 30; + u32 clk_on : 1; +}; + +/* Union definition of register */ +union ipa_gcc_hwio_def_gcc_gpll0_out_main_pwrgrp3_clkgen_acgc_acgcr_u +{ + struct ipa_gcc_hwio_def_gcc_gpll0_out_main_pwrgrp3_clkgen_acgc_acgcr_s def; + u32 value; +}; + +/*===========================================================================*/ +/*! + @brief Bit Field definition of register: GCC_GPLL0_OUT_MAIN_PWRGRP4_CLKGEN_ACGC_ACGCR +*/ +/*===========================================================================*/ +/* Structure definition of register */ +struct ipa_gcc_hwio_def_gcc_gpll0_out_main_pwrgrp4_clkgen_acgc_acgcr_s +{ + u32 clk_enable : 1; + u32 reserved0 : 30; + u32 clk_on : 1; +}; + +/* Union definition of register */ +union ipa_gcc_hwio_def_gcc_gpll0_out_main_pwrgrp4_clkgen_acgc_acgcr_u +{ + struct ipa_gcc_hwio_def_gcc_gpll0_out_main_pwrgrp4_clkgen_acgc_acgcr_s def; + u32 value; +}; + +/*===========================================================================*/ +/*! + @brief Bit Field definition of register: GCC_GPLL0_OUT_MAIN_PWRGRP5_CLKGEN_ACGC_ACGCR +*/ +/*===========================================================================*/ +/* Structure definition of register */ +struct ipa_gcc_hwio_def_gcc_gpll0_out_main_pwrgrp5_clkgen_acgc_acgcr_s +{ + u32 clk_enable : 1; + u32 reserved0 : 30; + u32 clk_on : 1; +}; + +/* Union definition of register */ +union ipa_gcc_hwio_def_gcc_gpll0_out_main_pwrgrp5_clkgen_acgc_acgcr_u +{ + struct ipa_gcc_hwio_def_gcc_gpll0_out_main_pwrgrp5_clkgen_acgc_acgcr_s def; + u32 value; +}; + +/*===========================================================================*/ +/*! + @brief Bit Field definition of register: GCC_GPLL0_OUT_MAIN_PWRGRP6_CLKGEN_ACGC_ACGCR +*/ +/*===========================================================================*/ +/* Structure definition of register */ +struct ipa_gcc_hwio_def_gcc_gpll0_out_main_pwrgrp6_clkgen_acgc_acgcr_s +{ + u32 clk_enable : 1; + u32 reserved0 : 30; + u32 clk_on : 1; +}; + +/* Union definition of register */ +union ipa_gcc_hwio_def_gcc_gpll0_out_main_pwrgrp6_clkgen_acgc_acgcr_u +{ + struct ipa_gcc_hwio_def_gcc_gpll0_out_main_pwrgrp6_clkgen_acgc_acgcr_s def; + u32 value; +}; + +/*===========================================================================*/ +/*! + @brief Bit Field definition of register: GCC_GPLL0_OUT_MAIN_PWRGRP7_CLKGEN_ACGC_ACGCR +*/ +/*===========================================================================*/ +/* Structure definition of register */ +struct ipa_gcc_hwio_def_gcc_gpll0_out_main_pwrgrp7_clkgen_acgc_acgcr_s +{ + u32 clk_enable : 1; + u32 reserved0 : 30; + u32 clk_on : 1; +}; + +/* Union definition of register */ +union ipa_gcc_hwio_def_gcc_gpll0_out_main_pwrgrp7_clkgen_acgc_acgcr_u +{ + struct ipa_gcc_hwio_def_gcc_gpll0_out_main_pwrgrp7_clkgen_acgc_acgcr_s def; + u32 value; +}; + +/*===========================================================================*/ +/*! + @brief Bit Field definition of register: GCC_GPLL0_OUT_MAIN_PWRGRP8_CLKGEN_ACGC_ACGCR +*/ +/*===========================================================================*/ +/* Structure definition of register */ +struct ipa_gcc_hwio_def_gcc_gpll0_out_main_pwrgrp8_clkgen_acgc_acgcr_s +{ + u32 clk_enable : 1; + u32 reserved0 : 30; + u32 clk_on : 1; +}; + +/* Union definition of register */ +union ipa_gcc_hwio_def_gcc_gpll0_out_main_pwrgrp8_clkgen_acgc_acgcr_u +{ + struct ipa_gcc_hwio_def_gcc_gpll0_out_main_pwrgrp8_clkgen_acgc_acgcr_s def; + u32 value; +}; + +/*===========================================================================*/ +/*! + @brief Bit Field definition of register: GCC_GPLL0_OUT_MAIN_PWRGRP9_CLKGEN_ACGC_ACGCR +*/ +/*===========================================================================*/ +/* Structure definition of register */ +struct ipa_gcc_hwio_def_gcc_gpll0_out_main_pwrgrp9_clkgen_acgc_acgcr_s +{ + u32 clk_enable : 1; + u32 reserved0 : 30; + u32 clk_on : 1; +}; + +/* Union definition of register */ +union ipa_gcc_hwio_def_gcc_gpll0_out_main_pwrgrp9_clkgen_acgc_acgcr_u +{ + struct ipa_gcc_hwio_def_gcc_gpll0_out_main_pwrgrp9_clkgen_acgc_acgcr_s def; + u32 value; +}; + +/*===========================================================================*/ +/*! + @brief Bit Field definition of register: GCC_GPLL0_OUT_MAIN_PWRGRP10_CLKGEN_ACGC_ACGCR +*/ +/*===========================================================================*/ +/* Structure definition of register */ +struct ipa_gcc_hwio_def_gcc_gpll0_out_main_pwrgrp10_clkgen_acgc_acgcr_s +{ + u32 clk_enable : 1; + u32 reserved0 : 30; + u32 clk_on : 1; +}; + +/* Union definition of register */ +union ipa_gcc_hwio_def_gcc_gpll0_out_main_pwrgrp10_clkgen_acgc_acgcr_u +{ + struct ipa_gcc_hwio_def_gcc_gpll0_out_main_pwrgrp10_clkgen_acgc_acgcr_s def; + u32 value; +}; + +/*===========================================================================*/ +/*! + @brief Bit Field definition of register: GCC_GPLL0_OUT_MAIN_PWRGRP11_CLKGEN_ACGC_ACGCR +*/ +/*===========================================================================*/ +/* Structure definition of register */ +struct ipa_gcc_hwio_def_gcc_gpll0_out_main_pwrgrp11_clkgen_acgc_acgcr_s +{ + u32 clk_enable : 1; + u32 reserved0 : 30; + u32 clk_on : 1; +}; + +/* Union definition of register */ +union ipa_gcc_hwio_def_gcc_gpll0_out_main_pwrgrp11_clkgen_acgc_acgcr_u +{ + struct ipa_gcc_hwio_def_gcc_gpll0_out_main_pwrgrp11_clkgen_acgc_acgcr_s def; + u32 value; +}; + +/*===========================================================================*/ +/*! + @brief Bit Field definition of register: GCC_GPLL0_OUT_MAIN_PWRGRP12_CLKGEN_ACGC_ACGCR +*/ +/*===========================================================================*/ +/* Structure definition of register */ +struct ipa_gcc_hwio_def_gcc_gpll0_out_main_pwrgrp12_clkgen_acgc_acgcr_s +{ + u32 clk_enable : 1; + u32 reserved0 : 30; + u32 clk_on : 1; +}; + +/* Union definition of register */ +union ipa_gcc_hwio_def_gcc_gpll0_out_main_pwrgrp12_clkgen_acgc_acgcr_u +{ + struct ipa_gcc_hwio_def_gcc_gpll0_out_main_pwrgrp12_clkgen_acgc_acgcr_s def; + u32 value; +}; + +/*===========================================================================*/ +/*! + @brief Bit Field definition of register: GCC_GPLL0_OUT_EVEN_PWRGRP15_CLKGEN_ACGC_ACGCR +*/ +/*===========================================================================*/ +/* Structure definition of register */ +struct ipa_gcc_hwio_def_gcc_gpll0_out_even_pwrgrp15_clkgen_acgc_acgcr_s +{ + u32 clk_enable : 1; + u32 reserved0 : 30; + u32 clk_on : 1; +}; + +/* Union definition of register */ +union ipa_gcc_hwio_def_gcc_gpll0_out_even_pwrgrp15_clkgen_acgc_acgcr_u +{ + struct ipa_gcc_hwio_def_gcc_gpll0_out_even_pwrgrp15_clkgen_acgc_acgcr_s def; + u32 value; +}; + +/*===========================================================================*/ +/*! + @brief Bit Field definition of register: GCC_NAV_MBIST_ACGCR +*/ +/*===========================================================================*/ +/* Structure definition of register */ +struct ipa_gcc_hwio_def_gcc_nav_mbist_acgcr_s +{ + u32 clk_enable : 1; + u32 reserved0 : 30; + u32 clk_on : 1; +}; + +/* Union definition of register */ +union ipa_gcc_hwio_def_gcc_nav_mbist_acgcr_u +{ + struct ipa_gcc_hwio_def_gcc_nav_mbist_acgcr_s def; + u32 value; +}; + +/*===========================================================================*/ +/*! + @brief Bit Field definition of register: GCC_USB3_PHY_PIPE_MUXR +*/ +/*===========================================================================*/ +/* Structure definition of register */ +struct ipa_gcc_hwio_def_gcc_usb3_phy_pipe_muxr_s +{ + u32 mux_sel : 2; + u32 reserved0 : 30; +}; + +/* Union definition of register */ +union ipa_gcc_hwio_def_gcc_usb3_phy_pipe_muxr_u +{ + struct ipa_gcc_hwio_def_gcc_usb3_phy_pipe_muxr_s def; + u32 value; +}; + +/*===========================================================================*/ +/*! + @brief Bit Field definition of register: GCC_JBIST_REF_CLK_MUXR +*/ +/*===========================================================================*/ +/* Structure definition of register */ +struct ipa_gcc_hwio_def_gcc_jbist_ref_clk_muxr_s +{ + u32 mux_sel : 2; + u32 reserved0 : 30; +}; + +/* Union definition of register */ +union ipa_gcc_hwio_def_gcc_jbist_ref_clk_muxr_u +{ + struct ipa_gcc_hwio_def_gcc_jbist_ref_clk_muxr_s def; + u32 value; +}; + +/*===========================================================================*/ +/*! + @brief Bit Field definition of register: GCC_PCIE_PIPE_MUXR +*/ +/*===========================================================================*/ +/* Structure definition of register */ +struct ipa_gcc_hwio_def_gcc_pcie_pipe_muxr_s +{ + u32 mux_sel : 2; + u32 reserved0 : 30; +}; + +/* Union definition of register */ +union ipa_gcc_hwio_def_gcc_pcie_pipe_muxr_u +{ + struct ipa_gcc_hwio_def_gcc_pcie_pipe_muxr_s def; + u32 value; +}; + +/*===========================================================================*/ +/*! + @brief Bit Field definition of register: GCC_PCIE_AUX_MUXR +*/ +/*===========================================================================*/ +/* Structure definition of register */ +struct ipa_gcc_hwio_def_gcc_pcie_aux_muxr_s +{ + u32 mux_sel : 2; + u32 reserved0 : 30; +}; + +/* Union definition of register */ +union ipa_gcc_hwio_def_gcc_pcie_aux_muxr_u +{ + struct ipa_gcc_hwio_def_gcc_pcie_aux_muxr_s def; + u32 value; +}; + +/*===========================================================================*/ +/*! + @brief Bit Field definition of register: GCC_PCIE_MBIST_MUXR +*/ +/*===========================================================================*/ +/* Structure definition of register */ +struct ipa_gcc_hwio_def_gcc_pcie_mbist_muxr_s +{ + u32 mux_sel : 2; + u32 reserved0 : 30; +}; + +/* Union definition of register */ +union ipa_gcc_hwio_def_gcc_pcie_mbist_muxr_u +{ + struct ipa_gcc_hwio_def_gcc_pcie_mbist_muxr_s def; + u32 value; +}; + +/*===========================================================================*/ +/*! + @brief Bit Field definition of register: GCC_NAV_MBIST_MUXR +*/ +/*===========================================================================*/ +/* Structure definition of register */ +struct ipa_gcc_hwio_def_gcc_nav_mbist_muxr_s +{ + u32 mux_sel : 1; + u32 reserved0 : 31; +}; + +/* Union definition of register */ +union ipa_gcc_hwio_def_gcc_nav_mbist_muxr_u +{ + struct ipa_gcc_hwio_def_gcc_nav_mbist_muxr_s def; + u32 value; +}; + +/*===========================================================================*/ +/*! + @brief Bit Field definition of register: GCC_MSS_Q6SS_BOOT_GPLL0_MUXR +*/ +/*===========================================================================*/ +/* Structure definition of register */ +struct ipa_gcc_hwio_def_gcc_mss_q6ss_boot_gpll0_muxr_s +{ + u32 mux_sel : 1; + u32 reserved0 : 31; +}; + +/* Union definition of register */ +union ipa_gcc_hwio_def_gcc_mss_q6ss_boot_gpll0_muxr_u +{ + struct ipa_gcc_hwio_def_gcc_mss_q6ss_boot_gpll0_muxr_s def; + u32 value; +}; + +/*===========================================================================*/ +/*! + @brief Bit Field definition of register: GCC_AUDIO_PLL_REF_MUXR +*/ +/*===========================================================================*/ +/* Structure definition of register */ +struct ipa_gcc_hwio_def_gcc_audio_pll_ref_muxr_s +{ + u32 mux_sel : 2; + u32 reserved0 : 30; +}; + +/* Union definition of register */ +union ipa_gcc_hwio_def_gcc_audio_pll_ref_muxr_u +{ + struct ipa_gcc_hwio_def_gcc_audio_pll_ref_muxr_s def; + u32 value; +}; + +/*===========================================================================*/ +/*! + @brief Bit Field definition of register: GCC_IPA_AHB_MISC_CBCR +*/ +/*===========================================================================*/ +/* Structure definition of register */ +struct ipa_gcc_hwio_def_gcc_ipa_ahb_misc_cbcr_s +{ + u32 reserved0 : 1; + u32 hw_ctl : 1; + u32 reserved1 : 30; +}; + +/* Union definition of register */ +union ipa_gcc_hwio_def_gcc_ipa_ahb_misc_cbcr_u +{ + struct ipa_gcc_hwio_def_gcc_ipa_ahb_misc_cbcr_s def; + u32 value; +}; + +/*===========================================================================*/ +/*! + @brief Bit Field definition of register: GCC_TCSR_PCIE_BCR +*/ +/*===========================================================================*/ +/* Structure definition of register */ +struct ipa_gcc_hwio_def_gcc_tcsr_pcie_bcr_s +{ + u32 blk_ares : 1; + u32 reserved0 : 31; +}; + +/* Union definition of register */ +union ipa_gcc_hwio_def_gcc_tcsr_pcie_bcr_u +{ + struct ipa_gcc_hwio_def_gcc_tcsr_pcie_bcr_s def; + u32 value; +}; + +/*===========================================================================*/ +/*! + @brief Bit Field definition of register: GCC_GPLL4_PLL_TEST_SE_OVRD +*/ +/*===========================================================================*/ +/* Structure definition of register */ +struct ipa_gcc_hwio_def_gcc_gpll4_pll_test_se_ovrd_s +{ + u32 ovrd : 1; + u32 reserved0 : 31; +}; + +/* Union definition of register */ +union ipa_gcc_hwio_def_gcc_gpll4_pll_test_se_ovrd_u +{ + struct ipa_gcc_hwio_def_gcc_gpll4_pll_test_se_ovrd_s def; + u32 value; +}; + +/*===========================================================================*/ +/*! + @brief Bit Field definition of register: GCC_ACC_MISC +*/ +/*===========================================================================*/ +/* Structure definition of register */ +struct ipa_gcc_hwio_def_gcc_acc_misc_s +{ + u32 jtag_acc_src_sel_en : 1; + u32 reserved0 : 31; +}; + +/* Union definition of register */ +union ipa_gcc_hwio_def_gcc_acc_misc_u +{ + struct ipa_gcc_hwio_def_gcc_acc_misc_s def; + u32 value; +}; + +/*===========================================================================*/ +/*! + @brief Bit Field definition of register: GCC_CPUSS_AHB_MISC +*/ +/*===========================================================================*/ +/* Structure definition of register */ +struct ipa_gcc_hwio_def_gcc_cpuss_ahb_misc_s +{ + u32 cpuss_ahb_clk_auto_scale_dis : 1; + u32 reserved0 : 3; + u32 cpuss_ahb_clk_auto_scale_div : 4; + u32 reserved1 : 24; +}; + +/* Union definition of register */ +union ipa_gcc_hwio_def_gcc_cpuss_ahb_misc_u +{ + struct ipa_gcc_hwio_def_gcc_cpuss_ahb_misc_s def; + u32 value; +}; + +/*===========================================================================*/ +/*! + @brief Bit Field definition of register: GCC_USB_30_MISC +*/ +/*===========================================================================*/ +/* Structure definition of register */ +struct ipa_gcc_hwio_def_gcc_usb_30_misc_s +{ + u32 blk_ares_all : 1; + u32 reserved0 : 31; +}; + +/* Union definition of register */ +union ipa_gcc_hwio_def_gcc_usb_30_misc_u +{ + struct ipa_gcc_hwio_def_gcc_usb_30_misc_s def; + u32 value; +}; + +/*===========================================================================*/ +/*! + @brief Bit Field definition of register: GCC_RPM_GPLL_ENA_VOTE +*/ +/*===========================================================================*/ +/* Structure definition of register */ +struct ipa_gcc_hwio_def_gcc_rpm_gpll_ena_vote_s +{ + u32 gpll0 : 1; + u32 gpll1 : 1; + u32 gpll2 : 1; + u32 gpll3 : 1; + u32 gpll4 : 1; + u32 gpll5 : 1; + u32 gpll6 : 1; + u32 reserved0 : 25; +}; + +/* Union definition of register */ +union ipa_gcc_hwio_def_gcc_rpm_gpll_ena_vote_u +{ + struct ipa_gcc_hwio_def_gcc_rpm_gpll_ena_vote_s def; + u32 value; +}; + +/*===========================================================================*/ +/*! + @brief Bit Field definition of register: GCC_RPM_GPLL_SLEEP_ENA_VOTE +*/ +/*===========================================================================*/ +/* Structure definition of register */ +struct ipa_gcc_hwio_def_gcc_rpm_gpll_sleep_ena_vote_s +{ + u32 gpll0 : 1; + u32 gpll1 : 1; + u32 gpll2 : 1; + u32 gpll3 : 1; + u32 gpll4 : 1; + u32 gpll5 : 1; + u32 gpll6 : 1; + u32 reserved0 : 25; +}; + +/* Union definition of register */ +union ipa_gcc_hwio_def_gcc_rpm_gpll_sleep_ena_vote_u +{ + struct ipa_gcc_hwio_def_gcc_rpm_gpll_sleep_ena_vote_s def; + u32 value; +}; + +/*===========================================================================*/ +/*! + @brief Bit Field definition of register: GCC_RPM_CLOCK_BRANCH_ENA_VOTE +*/ +/*===========================================================================*/ +/* Structure definition of register */ +struct ipa_gcc_hwio_def_gcc_rpm_clock_branch_ena_vote_s +{ + u32 sys_noc_cpuss_ahb_clk_ena : 1; + u32 tcsr_ahb_clk_ena : 1; + u32 qdss_cfg_ahb_clk_ena : 1; + u32 ce1_ahb_clk_ena : 1; + u32 ce1_axi_clk_ena : 1; + u32 ce1_clk_ena : 1; + u32 tlmm_clk_ena : 1; + u32 ultaudio_pcnoc_sway_clk_ena : 1; + u32 ultaudio_ahbfabric_ixfabric_clk_ena : 1; + u32 reserved0 : 1; + u32 boot_rom_ahb_clk_ena : 1; + u32 reserved1 : 1; + u32 tlmm_ahb_clk_ena : 1; + u32 prng_ahb_clk_ena : 1; + u32 blsp1_ahb_clk_ena : 1; + u32 blsp1_sleep_clk_ena : 1; + u32 reserved2 : 1; + u32 mss_gpll0_div_clk_src_ena : 1; + u32 reserved3 : 3; + u32 cpuss_ahb_clk_ena : 1; + u32 cpuss_gnoc_clk_ena : 1; + u32 reserved4 : 1; + u32 imem_axi_clk_ena : 1; + u32 reserved5 : 7; +}; + +/* Union definition of register */ +union ipa_gcc_hwio_def_gcc_rpm_clock_branch_ena_vote_u +{ + struct ipa_gcc_hwio_def_gcc_rpm_clock_branch_ena_vote_s def; + u32 value; +}; + +/*===========================================================================*/ +/*! + @brief Bit Field definition of register: GCC_RPM_CLOCK_SLEEP_ENA_VOTE +*/ +/*===========================================================================*/ +/* Structure definition of register */ +struct ipa_gcc_hwio_def_gcc_rpm_clock_sleep_ena_vote_s +{ + u32 sys_noc_cpuss_ahb_clk_sleep_ena : 1; + u32 tcsr_ahb_clk_sleep_ena : 1; + u32 qdss_cfg_ahb_clk_sleep_ena : 1; + u32 ce1_ahb_clk_sleep_ena : 1; + u32 ce1_axi_clk_sleep_ena : 1; + u32 ce1_clk_sleep_ena : 1; + u32 tlmm_clk_sleep_ena : 1; + u32 ultaudio_pcnoc_sway_clk_sleep_ena : 1; + u32 ultaudio_ahbfabric_ixfabric_clk_sleep_ena : 1; + u32 reserved0 : 1; + u32 boot_rom_ahb_clk_sleep_ena : 1; + u32 reserved1 : 1; + u32 tlmm_ahb_clk_sleep_ena : 1; + u32 prng_ahb_clk_sleep_ena : 1; + u32 blsp1_ahb_clk_sleep_ena : 1; + u32 blsp1_sleep_clk_sleep_ena : 1; + u32 reserved2 : 1; + u32 mss_gpll0_div_clk_src_sleep_ena : 1; + u32 reserved3 : 3; + u32 cpuss_ahb_clk_sleep_ena : 1; + u32 cpuss_gnoc_clk_sleep_ena : 1; + u32 reserved4 : 1; + u32 imem_axi_clk_sleep_ena : 1; + u32 reserved5 : 7; +}; + +/* Union definition of register */ +union ipa_gcc_hwio_def_gcc_rpm_clock_sleep_ena_vote_u +{ + struct ipa_gcc_hwio_def_gcc_rpm_clock_sleep_ena_vote_s def; + u32 value; +}; + +/*===========================================================================*/ +/*! + @brief Bit Field definition of register: GCC_RPM_CLOCK_BRANCH_ENA_VOTE_1 +*/ +/*===========================================================================*/ +/* Structure definition of register */ +struct ipa_gcc_hwio_def_gcc_rpm_clock_branch_ena_vote_1_s +{ + u32 pcie_slv_axi_clk_ena : 1; + u32 pcie_mstr_axi_clk_ena : 1; + u32 pcie_cfg_ahb_clk_ena : 1; + u32 pcie_aux_clk_ena : 1; + u32 pcie_pipe_clk_ena : 1; + u32 pcie_slv_q2a_axi_clk_ena : 1; + u32 pcie_sleep_clk_ena : 1; + u32 pcie_rchng_phy_clk_ena : 1; + u32 reserved0 : 24; +}; + +/* Union definition of register */ +union ipa_gcc_hwio_def_gcc_rpm_clock_branch_ena_vote_1_u +{ + struct ipa_gcc_hwio_def_gcc_rpm_clock_branch_ena_vote_1_s def; + u32 value; +}; + +/*===========================================================================*/ +/*! + @brief Bit Field definition of register: GCC_RPM_CLOCK_SLEEP_ENA_VOTE_1 +*/ +/*===========================================================================*/ +/* Structure definition of register */ +struct ipa_gcc_hwio_def_gcc_rpm_clock_sleep_ena_vote_1_s +{ + u32 pcie_slv_axi_clk_sleep_ena : 1; + u32 pcie_mstr_axi_clk_sleep_ena : 1; + u32 pcie_cfg_ahb_clk_sleep_ena : 1; + u32 pcie_aux_clk_sleep_ena : 1; + u32 pcie_pipe_clk_sleep_ena : 1; + u32 pcie_slv_q2a_axi_clk_sleep_ena : 1; + u32 pcie_sleep_clk_sleep_ena : 1; + u32 pcie_rchng_phy_clk_sleep_ena : 1; + u32 reserved0 : 24; +}; + +/* Union definition of register */ +union ipa_gcc_hwio_def_gcc_rpm_clock_sleep_ena_vote_1_u +{ + struct ipa_gcc_hwio_def_gcc_rpm_clock_sleep_ena_vote_1_s def; + u32 value; +}; + +/*===========================================================================*/ +/*! + @brief Bit Field definition of register: GCC_APCS_GPLL_ENA_VOTE +*/ +/*===========================================================================*/ +/* Structure definition of register */ +struct ipa_gcc_hwio_def_gcc_apcs_gpll_ena_vote_s +{ + u32 gpll0 : 1; + u32 gpll1 : 1; + u32 gpll2 : 1; + u32 gpll3 : 1; + u32 gpll4 : 1; + u32 gpll5 : 1; + u32 gpll6 : 1; + u32 reserved0 : 25; +}; + +/* Union definition of register */ +union ipa_gcc_hwio_def_gcc_apcs_gpll_ena_vote_u +{ + struct ipa_gcc_hwio_def_gcc_apcs_gpll_ena_vote_s def; + u32 value; +}; + +/*===========================================================================*/ +/*! + @brief Bit Field definition of register: GCC_APCS_GPLL_SLEEP_ENA_VOTE +*/ +/*===========================================================================*/ +/* Structure definition of register */ +struct ipa_gcc_hwio_def_gcc_apcs_gpll_sleep_ena_vote_s +{ + u32 gpll0 : 1; + u32 gpll1 : 1; + u32 gpll2 : 1; + u32 gpll3 : 1; + u32 gpll4 : 1; + u32 gpll5 : 1; + u32 gpll6 : 1; + u32 reserved0 : 25; +}; + +/* Union definition of register */ +union ipa_gcc_hwio_def_gcc_apcs_gpll_sleep_ena_vote_u +{ + struct ipa_gcc_hwio_def_gcc_apcs_gpll_sleep_ena_vote_s def; + u32 value; +}; + +/*===========================================================================*/ +/*! + @brief Bit Field definition of register: GCC_APCS_CLOCK_BRANCH_ENA_VOTE +*/ +/*===========================================================================*/ +/* Structure definition of register */ +struct ipa_gcc_hwio_def_gcc_apcs_clock_branch_ena_vote_s +{ + u32 sys_noc_cpuss_ahb_clk_ena : 1; + u32 tcsr_ahb_clk_ena : 1; + u32 qdss_cfg_ahb_clk_ena : 1; + u32 ce1_ahb_clk_ena : 1; + u32 ce1_axi_clk_ena : 1; + u32 ce1_clk_ena : 1; + u32 tlmm_clk_ena : 1; + u32 ultaudio_pcnoc_sway_clk_ena : 1; + u32 ultaudio_ahbfabric_ixfabric_clk_ena : 1; + u32 reserved0 : 1; + u32 boot_rom_ahb_clk_ena : 1; + u32 reserved1 : 1; + u32 tlmm_ahb_clk_ena : 1; + u32 prng_ahb_clk_ena : 1; + u32 blsp1_ahb_clk_ena : 1; + u32 blsp1_sleep_clk_ena : 1; + u32 reserved2 : 1; + u32 mss_gpll0_div_clk_src_ena : 1; + u32 reserved3 : 3; + u32 cpuss_ahb_clk_ena : 1; + u32 cpuss_gnoc_clk_ena : 1; + u32 reserved4 : 1; + u32 imem_axi_clk_ena : 1; + u32 reserved5 : 7; +}; + +/* Union definition of register */ +union ipa_gcc_hwio_def_gcc_apcs_clock_branch_ena_vote_u +{ + struct ipa_gcc_hwio_def_gcc_apcs_clock_branch_ena_vote_s def; + u32 value; +}; + +/*===========================================================================*/ +/*! + @brief Bit Field definition of register: GCC_APCS_CLOCK_SLEEP_ENA_VOTE +*/ +/*===========================================================================*/ +/* Structure definition of register */ +struct ipa_gcc_hwio_def_gcc_apcs_clock_sleep_ena_vote_s +{ + u32 sys_noc_cpuss_ahb_clk_sleep_ena : 1; + u32 tcsr_ahb_clk_sleep_ena : 1; + u32 qdss_cfg_ahb_clk_sleep_ena : 1; + u32 ce1_ahb_clk_sleep_ena : 1; + u32 ce1_axi_clk_sleep_ena : 1; + u32 ce1_clk_sleep_ena : 1; + u32 tlmm_clk_sleep_ena : 1; + u32 ultaudio_pcnoc_sway_clk_sleep_ena : 1; + u32 ultaudio_ahbfabric_ixfabric_clk_sleep_ena : 1; + u32 reserved0 : 1; + u32 boot_rom_ahb_clk_sleep_ena : 1; + u32 reserved1 : 1; + u32 tlmm_ahb_clk_sleep_ena : 1; + u32 prng_ahb_clk_sleep_ena : 1; + u32 blsp1_ahb_clk_sleep_ena : 1; + u32 blsp1_sleep_clk_sleep_ena : 1; + u32 reserved2 : 1; + u32 mss_gpll0_div_clk_src_sleep_ena : 1; + u32 reserved3 : 3; + u32 cpuss_ahb_clk_sleep_ena : 1; + u32 cpuss_gnoc_clk_sleep_ena : 1; + u32 reserved4 : 1; + u32 imem_axi_clk_sleep_ena : 1; + u32 reserved5 : 7; +}; + +/* Union definition of register */ +union ipa_gcc_hwio_def_gcc_apcs_clock_sleep_ena_vote_u +{ + struct ipa_gcc_hwio_def_gcc_apcs_clock_sleep_ena_vote_s def; + u32 value; +}; + +/*===========================================================================*/ +/*! + @brief Bit Field definition of register: GCC_APCS_CLOCK_BRANCH_ENA_VOTE_1 +*/ +/*===========================================================================*/ +/* Structure definition of register */ +struct ipa_gcc_hwio_def_gcc_apcs_clock_branch_ena_vote_1_s +{ + u32 pcie_slv_axi_clk_ena : 1; + u32 pcie_mstr_axi_clk_ena : 1; + u32 pcie_cfg_ahb_clk_ena : 1; + u32 pcie_aux_clk_ena : 1; + u32 pcie_pipe_clk_ena : 1; + u32 pcie_slv_q2a_axi_clk_ena : 1; + u32 pcie_sleep_clk_ena : 1; + u32 pcie_rchng_phy_clk_ena : 1; + u32 reserved0 : 24; +}; + +/* Union definition of register */ +union ipa_gcc_hwio_def_gcc_apcs_clock_branch_ena_vote_1_u +{ + struct ipa_gcc_hwio_def_gcc_apcs_clock_branch_ena_vote_1_s def; + u32 value; +}; + +/*===========================================================================*/ +/*! + @brief Bit Field definition of register: GCC_APCS_CLOCK_SLEEP_ENA_VOTE_1 +*/ +/*===========================================================================*/ +/* Structure definition of register */ +struct ipa_gcc_hwio_def_gcc_apcs_clock_sleep_ena_vote_1_s +{ + u32 pcie_slv_axi_clk_sleep_ena : 1; + u32 pcie_mstr_axi_clk_sleep_ena : 1; + u32 pcie_cfg_ahb_clk_sleep_ena : 1; + u32 pcie_aux_clk_sleep_ena : 1; + u32 pcie_pipe_clk_sleep_ena : 1; + u32 pcie_slv_q2a_axi_clk_sleep_ena : 1; + u32 pcie_sleep_clk_sleep_ena : 1; + u32 pcie_rchng_phy_clk_sleep_ena : 1; + u32 reserved0 : 24; +}; + +/* Union definition of register */ +union ipa_gcc_hwio_def_gcc_apcs_clock_sleep_ena_vote_1_u +{ + struct ipa_gcc_hwio_def_gcc_apcs_clock_sleep_ena_vote_1_s def; + u32 value; +}; + +/*===========================================================================*/ +/*! + @brief Bit Field definition of register: GCC_APCS_TZ_GPLL_ENA_VOTE +*/ +/*===========================================================================*/ +/* Structure definition of register */ +struct ipa_gcc_hwio_def_gcc_apcs_tz_gpll_ena_vote_s +{ + u32 gpll0 : 1; + u32 gpll1 : 1; + u32 gpll2 : 1; + u32 gpll3 : 1; + u32 gpll4 : 1; + u32 gpll5 : 1; + u32 gpll6 : 1; + u32 reserved0 : 25; +}; + +/* Union definition of register */ +union ipa_gcc_hwio_def_gcc_apcs_tz_gpll_ena_vote_u +{ + struct ipa_gcc_hwio_def_gcc_apcs_tz_gpll_ena_vote_s def; + u32 value; +}; + +/*===========================================================================*/ +/*! + @brief Bit Field definition of register: GCC_APCS_TZ_GPLL_SLEEP_ENA_VOTE +*/ +/*===========================================================================*/ +/* Structure definition of register */ +struct ipa_gcc_hwio_def_gcc_apcs_tz_gpll_sleep_ena_vote_s +{ + u32 gpll0 : 1; + u32 gpll1 : 1; + u32 gpll2 : 1; + u32 gpll3 : 1; + u32 gpll4 : 1; + u32 gpll5 : 1; + u32 gpll6 : 1; + u32 reserved0 : 25; +}; + +/* Union definition of register */ +union ipa_gcc_hwio_def_gcc_apcs_tz_gpll_sleep_ena_vote_u +{ + struct ipa_gcc_hwio_def_gcc_apcs_tz_gpll_sleep_ena_vote_s def; + u32 value; +}; + +/*===========================================================================*/ +/*! + @brief Bit Field definition of register: GCC_APCS_TZ_CLOCK_BRANCH_ENA_VOTE +*/ +/*===========================================================================*/ +/* Structure definition of register */ +struct ipa_gcc_hwio_def_gcc_apcs_tz_clock_branch_ena_vote_s +{ + u32 sys_noc_cpuss_ahb_clk_ena : 1; + u32 tcsr_ahb_clk_ena : 1; + u32 qdss_cfg_ahb_clk_ena : 1; + u32 ce1_ahb_clk_ena : 1; + u32 ce1_axi_clk_ena : 1; + u32 ce1_clk_ena : 1; + u32 tlmm_clk_ena : 1; + u32 ultaudio_pcnoc_sway_clk_ena : 1; + u32 ultaudio_ahbfabric_ixfabric_clk_ena : 1; + u32 reserved0 : 1; + u32 boot_rom_ahb_clk_ena : 1; + u32 reserved1 : 1; + u32 tlmm_ahb_clk_ena : 1; + u32 prng_ahb_clk_ena : 1; + u32 blsp1_ahb_clk_ena : 1; + u32 blsp1_sleep_clk_ena : 1; + u32 reserved2 : 1; + u32 mss_gpll0_div_clk_src_ena : 1; + u32 reserved3 : 3; + u32 cpuss_ahb_clk_ena : 1; + u32 cpuss_gnoc_clk_ena : 1; + u32 reserved4 : 1; + u32 imem_axi_clk_ena : 1; + u32 reserved5 : 7; +}; + +/* Union definition of register */ +union ipa_gcc_hwio_def_gcc_apcs_tz_clock_branch_ena_vote_u +{ + struct ipa_gcc_hwio_def_gcc_apcs_tz_clock_branch_ena_vote_s def; + u32 value; +}; + +/*===========================================================================*/ +/*! + @brief Bit Field definition of register: GCC_APCS_TZ_CLOCK_SLEEP_ENA_VOTE +*/ +/*===========================================================================*/ +/* Structure definition of register */ +struct ipa_gcc_hwio_def_gcc_apcs_tz_clock_sleep_ena_vote_s +{ + u32 sys_noc_cpuss_ahb_clk_sleep_ena : 1; + u32 tcsr_ahb_clk_sleep_ena : 1; + u32 qdss_cfg_ahb_clk_sleep_ena : 1; + u32 ce1_ahb_clk_sleep_ena : 1; + u32 ce1_axi_clk_sleep_ena : 1; + u32 ce1_clk_sleep_ena : 1; + u32 tlmm_clk_sleep_ena : 1; + u32 ultaudio_pcnoc_sway_clk_sleep_ena : 1; + u32 ultaudio_ahbfabric_ixfabric_clk_sleep_ena : 1; + u32 reserved0 : 1; + u32 boot_rom_ahb_clk_sleep_ena : 1; + u32 reserved1 : 1; + u32 tlmm_ahb_clk_sleep_ena : 1; + u32 prng_ahb_clk_sleep_ena : 1; + u32 blsp1_ahb_clk_sleep_ena : 1; + u32 blsp1_sleep_clk_sleep_ena : 1; + u32 reserved2 : 1; + u32 mss_gpll0_div_clk_src_sleep_ena : 1; + u32 reserved3 : 3; + u32 cpuss_ahb_clk_sleep_ena : 1; + u32 cpuss_gnoc_clk_sleep_ena : 1; + u32 reserved4 : 1; + u32 imem_axi_clk_sleep_ena : 1; + u32 reserved5 : 7; +}; + +/* Union definition of register */ +union ipa_gcc_hwio_def_gcc_apcs_tz_clock_sleep_ena_vote_u +{ + struct ipa_gcc_hwio_def_gcc_apcs_tz_clock_sleep_ena_vote_s def; + u32 value; +}; + +/*===========================================================================*/ +/*! + @brief Bit Field definition of register: GCC_APCS_TZ_CLOCK_BRANCH_ENA_VOTE_1 +*/ +/*===========================================================================*/ +/* Structure definition of register */ +struct ipa_gcc_hwio_def_gcc_apcs_tz_clock_branch_ena_vote_1_s +{ + u32 pcie_slv_axi_clk_ena : 1; + u32 pcie_mstr_axi_clk_ena : 1; + u32 pcie_cfg_ahb_clk_ena : 1; + u32 pcie_aux_clk_ena : 1; + u32 pcie_pipe_clk_ena : 1; + u32 pcie_slv_q2a_axi_clk_ena : 1; + u32 pcie_sleep_clk_ena : 1; + u32 pcie_rchng_phy_clk_ena : 1; + u32 reserved0 : 24; +}; + +/* Union definition of register */ +union ipa_gcc_hwio_def_gcc_apcs_tz_clock_branch_ena_vote_1_u +{ + struct ipa_gcc_hwio_def_gcc_apcs_tz_clock_branch_ena_vote_1_s def; + u32 value; +}; + +/*===========================================================================*/ +/*! + @brief Bit Field definition of register: GCC_APCS_TZ_CLOCK_SLEEP_ENA_VOTE_1 +*/ +/*===========================================================================*/ +/* Structure definition of register */ +struct ipa_gcc_hwio_def_gcc_apcs_tz_clock_sleep_ena_vote_1_s +{ + u32 pcie_slv_axi_clk_sleep_ena : 1; + u32 pcie_mstr_axi_clk_sleep_ena : 1; + u32 pcie_cfg_ahb_clk_sleep_ena : 1; + u32 pcie_aux_clk_sleep_ena : 1; + u32 pcie_pipe_clk_sleep_ena : 1; + u32 pcie_slv_q2a_axi_clk_sleep_ena : 1; + u32 pcie_sleep_clk_sleep_ena : 1; + u32 pcie_rchng_phy_clk_sleep_ena : 1; + u32 reserved0 : 24; +}; + +/* Union definition of register */ +union ipa_gcc_hwio_def_gcc_apcs_tz_clock_sleep_ena_vote_1_u +{ + struct ipa_gcc_hwio_def_gcc_apcs_tz_clock_sleep_ena_vote_1_s def; + u32 value; +}; + +/*===========================================================================*/ +/*! + @brief Bit Field definition of register: GCC_HYP_GPLL_ENA_VOTE +*/ +/*===========================================================================*/ +/* Structure definition of register */ +struct ipa_gcc_hwio_def_gcc_hyp_gpll_ena_vote_s +{ + u32 gpll0 : 1; + u32 gpll1 : 1; + u32 gpll2 : 1; + u32 gpll3 : 1; + u32 gpll4 : 1; + u32 gpll5 : 1; + u32 gpll6 : 1; + u32 reserved0 : 25; +}; + +/* Union definition of register */ +union ipa_gcc_hwio_def_gcc_hyp_gpll_ena_vote_u +{ + struct ipa_gcc_hwio_def_gcc_hyp_gpll_ena_vote_s def; + u32 value; +}; + +/*===========================================================================*/ +/*! + @brief Bit Field definition of register: GCC_HYP_GPLL_SLEEP_ENA_VOTE +*/ +/*===========================================================================*/ +/* Structure definition of register */ +struct ipa_gcc_hwio_def_gcc_hyp_gpll_sleep_ena_vote_s +{ + u32 gpll0 : 1; + u32 gpll1 : 1; + u32 gpll2 : 1; + u32 gpll3 : 1; + u32 gpll4 : 1; + u32 gpll5 : 1; + u32 gpll6 : 1; + u32 reserved0 : 25; +}; + +/* Union definition of register */ +union ipa_gcc_hwio_def_gcc_hyp_gpll_sleep_ena_vote_u +{ + struct ipa_gcc_hwio_def_gcc_hyp_gpll_sleep_ena_vote_s def; + u32 value; +}; + +/*===========================================================================*/ +/*! + @brief Bit Field definition of register: GCC_HYP_CLOCK_BRANCH_ENA_VOTE +*/ +/*===========================================================================*/ +/* Structure definition of register */ +struct ipa_gcc_hwio_def_gcc_hyp_clock_branch_ena_vote_s +{ + u32 sys_noc_cpuss_ahb_clk_ena : 1; + u32 tcsr_ahb_clk_ena : 1; + u32 qdss_cfg_ahb_clk_ena : 1; + u32 ce1_ahb_clk_ena : 1; + u32 ce1_axi_clk_ena : 1; + u32 ce1_clk_ena : 1; + u32 tlmm_clk_ena : 1; + u32 ultaudio_pcnoc_sway_clk_ena : 1; + u32 ultaudio_ahbfabric_ixfabric_clk_ena : 1; + u32 reserved0 : 1; + u32 boot_rom_ahb_clk_ena : 1; + u32 reserved1 : 1; + u32 tlmm_ahb_clk_ena : 1; + u32 prng_ahb_clk_ena : 1; + u32 blsp1_ahb_clk_ena : 1; + u32 blsp1_sleep_clk_ena : 1; + u32 reserved2 : 1; + u32 mss_gpll0_div_clk_src_ena : 1; + u32 reserved3 : 3; + u32 cpuss_ahb_clk_ena : 1; + u32 cpuss_gnoc_clk_ena : 1; + u32 reserved4 : 1; + u32 imem_axi_clk_ena : 1; + u32 reserved5 : 7; +}; + +/* Union definition of register */ +union ipa_gcc_hwio_def_gcc_hyp_clock_branch_ena_vote_u +{ + struct ipa_gcc_hwio_def_gcc_hyp_clock_branch_ena_vote_s def; + u32 value; +}; + +/*===========================================================================*/ +/*! + @brief Bit Field definition of register: GCC_HYP_CLOCK_SLEEP_ENA_VOTE +*/ +/*===========================================================================*/ +/* Structure definition of register */ +struct ipa_gcc_hwio_def_gcc_hyp_clock_sleep_ena_vote_s +{ + u32 sys_noc_cpuss_ahb_clk_sleep_ena : 1; + u32 tcsr_ahb_clk_sleep_ena : 1; + u32 qdss_cfg_ahb_clk_sleep_ena : 1; + u32 ce1_ahb_clk_sleep_ena : 1; + u32 ce1_axi_clk_sleep_ena : 1; + u32 ce1_clk_sleep_ena : 1; + u32 tlmm_clk_sleep_ena : 1; + u32 ultaudio_pcnoc_sway_clk_sleep_ena : 1; + u32 ultaudio_ahbfabric_ixfabric_clk_sleep_ena : 1; + u32 reserved0 : 1; + u32 boot_rom_ahb_clk_sleep_ena : 1; + u32 reserved1 : 1; + u32 tlmm_ahb_clk_sleep_ena : 1; + u32 prng_ahb_clk_sleep_ena : 1; + u32 blsp1_ahb_clk_sleep_ena : 1; + u32 blsp1_sleep_clk_sleep_ena : 1; + u32 reserved2 : 1; + u32 mss_gpll0_div_clk_src_sleep_ena : 1; + u32 reserved3 : 3; + u32 cpuss_ahb_clk_sleep_ena : 1; + u32 cpuss_gnoc_clk_sleep_ena : 1; + u32 reserved4 : 1; + u32 imem_axi_clk_sleep_ena : 1; + u32 reserved5 : 7; +}; + +/* Union definition of register */ +union ipa_gcc_hwio_def_gcc_hyp_clock_sleep_ena_vote_u +{ + struct ipa_gcc_hwio_def_gcc_hyp_clock_sleep_ena_vote_s def; + u32 value; +}; + +/*===========================================================================*/ +/*! + @brief Bit Field definition of register: GCC_HYP_CLOCK_BRANCH_ENA_VOTE_1 +*/ +/*===========================================================================*/ +/* Structure definition of register */ +struct ipa_gcc_hwio_def_gcc_hyp_clock_branch_ena_vote_1_s +{ + u32 pcie_slv_axi_clk_ena : 1; + u32 pcie_mstr_axi_clk_ena : 1; + u32 pcie_cfg_ahb_clk_ena : 1; + u32 pcie_aux_clk_ena : 1; + u32 pcie_pipe_clk_ena : 1; + u32 pcie_slv_q2a_axi_clk_ena : 1; + u32 pcie_sleep_clk_ena : 1; + u32 pcie_rchng_phy_clk_ena : 1; + u32 reserved0 : 24; +}; + +/* Union definition of register */ +union ipa_gcc_hwio_def_gcc_hyp_clock_branch_ena_vote_1_u +{ + struct ipa_gcc_hwio_def_gcc_hyp_clock_branch_ena_vote_1_s def; + u32 value; +}; + +/*===========================================================================*/ +/*! + @brief Bit Field definition of register: GCC_HYP_CLOCK_SLEEP_ENA_VOTE_1 +*/ +/*===========================================================================*/ +/* Structure definition of register */ +struct ipa_gcc_hwio_def_gcc_hyp_clock_sleep_ena_vote_1_s +{ + u32 pcie_slv_axi_clk_sleep_ena : 1; + u32 pcie_mstr_axi_clk_sleep_ena : 1; + u32 pcie_cfg_ahb_clk_sleep_ena : 1; + u32 pcie_aux_clk_sleep_ena : 1; + u32 pcie_pipe_clk_sleep_ena : 1; + u32 pcie_slv_q2a_axi_clk_sleep_ena : 1; + u32 pcie_sleep_clk_sleep_ena : 1; + u32 pcie_rchng_phy_clk_sleep_ena : 1; + u32 reserved0 : 24; +}; + +/* Union definition of register */ +union ipa_gcc_hwio_def_gcc_hyp_clock_sleep_ena_vote_1_u +{ + struct ipa_gcc_hwio_def_gcc_hyp_clock_sleep_ena_vote_1_s def; + u32 value; +}; + +/*===========================================================================*/ +/*! + @brief Bit Field definition of register: GCC_SPARE_GPLL_ENA_VOTE +*/ +/*===========================================================================*/ +/* Structure definition of register */ +struct ipa_gcc_hwio_def_gcc_spare_gpll_ena_vote_s +{ + u32 gpll0 : 1; + u32 gpll1 : 1; + u32 gpll2 : 1; + u32 gpll3 : 1; + u32 gpll4 : 1; + u32 gpll5 : 1; + u32 gpll6 : 1; + u32 reserved0 : 25; +}; + +/* Union definition of register */ +union ipa_gcc_hwio_def_gcc_spare_gpll_ena_vote_u +{ + struct ipa_gcc_hwio_def_gcc_spare_gpll_ena_vote_s def; + u32 value; +}; + +/*===========================================================================*/ +/*! + @brief Bit Field definition of register: GCC_SPARE_GPLL_SLEEP_ENA_VOTE +*/ +/*===========================================================================*/ +/* Structure definition of register */ +struct ipa_gcc_hwio_def_gcc_spare_gpll_sleep_ena_vote_s +{ + u32 gpll0 : 1; + u32 gpll1 : 1; + u32 gpll2 : 1; + u32 gpll3 : 1; + u32 gpll4 : 1; + u32 gpll5 : 1; + u32 gpll6 : 1; + u32 reserved0 : 25; +}; + +/* Union definition of register */ +union ipa_gcc_hwio_def_gcc_spare_gpll_sleep_ena_vote_u +{ + struct ipa_gcc_hwio_def_gcc_spare_gpll_sleep_ena_vote_s def; + u32 value; +}; + +/*===========================================================================*/ +/*! + @brief Bit Field definition of register: GCC_SPARE_CLOCK_BRANCH_ENA_VOTE +*/ +/*===========================================================================*/ +/* Structure definition of register */ +struct ipa_gcc_hwio_def_gcc_spare_clock_branch_ena_vote_s +{ + u32 sys_noc_cpuss_ahb_clk_ena : 1; + u32 tcsr_ahb_clk_ena : 1; + u32 qdss_cfg_ahb_clk_ena : 1; + u32 ce1_ahb_clk_ena : 1; + u32 ce1_axi_clk_ena : 1; + u32 ce1_clk_ena : 1; + u32 tlmm_clk_ena : 1; + u32 ultaudio_pcnoc_sway_clk_ena : 1; + u32 ultaudio_ahbfabric_ixfabric_clk_ena : 1; + u32 reserved0 : 1; + u32 boot_rom_ahb_clk_ena : 1; + u32 reserved1 : 1; + u32 tlmm_ahb_clk_ena : 1; + u32 prng_ahb_clk_ena : 1; + u32 blsp1_ahb_clk_ena : 1; + u32 blsp1_sleep_clk_ena : 1; + u32 reserved2 : 1; + u32 mss_gpll0_div_clk_src_ena : 1; + u32 reserved3 : 3; + u32 cpuss_ahb_clk_ena : 1; + u32 cpuss_gnoc_clk_ena : 1; + u32 reserved4 : 1; + u32 imem_axi_clk_ena : 1; + u32 reserved5 : 7; +}; + +/* Union definition of register */ +union ipa_gcc_hwio_def_gcc_spare_clock_branch_ena_vote_u +{ + struct ipa_gcc_hwio_def_gcc_spare_clock_branch_ena_vote_s def; + u32 value; +}; + +/*===========================================================================*/ +/*! + @brief Bit Field definition of register: GCC_SPARE_CLOCK_SLEEP_ENA_VOTE +*/ +/*===========================================================================*/ +/* Structure definition of register */ +struct ipa_gcc_hwio_def_gcc_spare_clock_sleep_ena_vote_s +{ + u32 sys_noc_cpuss_ahb_clk_sleep_ena : 1; + u32 tcsr_ahb_clk_sleep_ena : 1; + u32 qdss_cfg_ahb_clk_sleep_ena : 1; + u32 ce1_ahb_clk_sleep_ena : 1; + u32 ce1_axi_clk_sleep_ena : 1; + u32 ce1_clk_sleep_ena : 1; + u32 tlmm_clk_sleep_ena : 1; + u32 ultaudio_pcnoc_sway_clk_sleep_ena : 1; + u32 ultaudio_ahbfabric_ixfabric_clk_sleep_ena : 1; + u32 reserved0 : 1; + u32 boot_rom_ahb_clk_sleep_ena : 1; + u32 reserved1 : 1; + u32 tlmm_ahb_clk_sleep_ena : 1; + u32 prng_ahb_clk_sleep_ena : 1; + u32 blsp1_ahb_clk_sleep_ena : 1; + u32 blsp1_sleep_clk_sleep_ena : 1; + u32 reserved2 : 1; + u32 mss_gpll0_div_clk_src_sleep_ena : 1; + u32 reserved3 : 3; + u32 cpuss_ahb_clk_sleep_ena : 1; + u32 cpuss_gnoc_clk_sleep_ena : 1; + u32 reserved4 : 1; + u32 imem_axi_clk_sleep_ena : 1; + u32 reserved5 : 7; +}; + +/* Union definition of register */ +union ipa_gcc_hwio_def_gcc_spare_clock_sleep_ena_vote_u +{ + struct ipa_gcc_hwio_def_gcc_spare_clock_sleep_ena_vote_s def; + u32 value; +}; + +/*===========================================================================*/ +/*! + @brief Bit Field definition of register: GCC_SPARE_CLOCK_BRANCH_ENA_VOTE_1 +*/ +/*===========================================================================*/ +/* Structure definition of register */ +struct ipa_gcc_hwio_def_gcc_spare_clock_branch_ena_vote_1_s +{ + u32 pcie_slv_axi_clk_ena : 1; + u32 pcie_mstr_axi_clk_ena : 1; + u32 pcie_cfg_ahb_clk_ena : 1; + u32 pcie_aux_clk_ena : 1; + u32 pcie_pipe_clk_ena : 1; + u32 pcie_slv_q2a_axi_clk_ena : 1; + u32 pcie_sleep_clk_ena : 1; + u32 pcie_rchng_phy_clk_ena : 1; + u32 reserved0 : 24; +}; + +/* Union definition of register */ +union ipa_gcc_hwio_def_gcc_spare_clock_branch_ena_vote_1_u +{ + struct ipa_gcc_hwio_def_gcc_spare_clock_branch_ena_vote_1_s def; + u32 value; +}; + +/*===========================================================================*/ +/*! + @brief Bit Field definition of register: GCC_SPARE_CLOCK_SLEEP_ENA_VOTE_1 +*/ +/*===========================================================================*/ +/* Structure definition of register */ +struct ipa_gcc_hwio_def_gcc_spare_clock_sleep_ena_vote_1_s +{ + u32 pcie_slv_axi_clk_sleep_ena : 1; + u32 pcie_mstr_axi_clk_sleep_ena : 1; + u32 pcie_cfg_ahb_clk_sleep_ena : 1; + u32 pcie_aux_clk_sleep_ena : 1; + u32 pcie_pipe_clk_sleep_ena : 1; + u32 pcie_slv_q2a_axi_clk_sleep_ena : 1; + u32 pcie_sleep_clk_sleep_ena : 1; + u32 pcie_rchng_phy_clk_sleep_ena : 1; + u32 reserved0 : 24; +}; + +/* Union definition of register */ +union ipa_gcc_hwio_def_gcc_spare_clock_sleep_ena_vote_1_u +{ + struct ipa_gcc_hwio_def_gcc_spare_clock_sleep_ena_vote_1_s def; + u32 value; +}; + +/*===========================================================================*/ +/*! + @brief Bit Field definition of register: GCC_SPARE1_GPLL_ENA_VOTE +*/ +/*===========================================================================*/ +/* Structure definition of register */ +struct ipa_gcc_hwio_def_gcc_spare1_gpll_ena_vote_s +{ + u32 gpll0 : 1; + u32 gpll1 : 1; + u32 gpll2 : 1; + u32 gpll3 : 1; + u32 gpll4 : 1; + u32 gpll5 : 1; + u32 gpll6 : 1; + u32 reserved0 : 25; +}; + +/* Union definition of register */ +union ipa_gcc_hwio_def_gcc_spare1_gpll_ena_vote_u +{ + struct ipa_gcc_hwio_def_gcc_spare1_gpll_ena_vote_s def; + u32 value; +}; + +/*===========================================================================*/ +/*! + @brief Bit Field definition of register: GCC_SPARE1_GPLL_SLEEP_ENA_VOTE +*/ +/*===========================================================================*/ +/* Structure definition of register */ +struct ipa_gcc_hwio_def_gcc_spare1_gpll_sleep_ena_vote_s +{ + u32 gpll0 : 1; + u32 gpll1 : 1; + u32 gpll2 : 1; + u32 gpll3 : 1; + u32 gpll4 : 1; + u32 gpll5 : 1; + u32 gpll6 : 1; + u32 reserved0 : 25; +}; + +/* Union definition of register */ +union ipa_gcc_hwio_def_gcc_spare1_gpll_sleep_ena_vote_u +{ + struct ipa_gcc_hwio_def_gcc_spare1_gpll_sleep_ena_vote_s def; + u32 value; +}; + +/*===========================================================================*/ +/*! + @brief Bit Field definition of register: GCC_SPARE1_CLOCK_BRANCH_ENA_VOTE +*/ +/*===========================================================================*/ +/* Structure definition of register */ +struct ipa_gcc_hwio_def_gcc_spare1_clock_branch_ena_vote_s +{ + u32 sys_noc_cpuss_ahb_clk_ena : 1; + u32 tcsr_ahb_clk_ena : 1; + u32 qdss_cfg_ahb_clk_ena : 1; + u32 ce1_ahb_clk_ena : 1; + u32 ce1_axi_clk_ena : 1; + u32 ce1_clk_ena : 1; + u32 tlmm_clk_ena : 1; + u32 ultaudio_pcnoc_sway_clk_ena : 1; + u32 ultaudio_ahbfabric_ixfabric_clk_ena : 1; + u32 reserved0 : 1; + u32 boot_rom_ahb_clk_ena : 1; + u32 reserved1 : 1; + u32 tlmm_ahb_clk_ena : 1; + u32 prng_ahb_clk_ena : 1; + u32 blsp1_ahb_clk_ena : 1; + u32 blsp1_sleep_clk_ena : 1; + u32 reserved2 : 1; + u32 mss_gpll0_div_clk_src_ena : 1; + u32 reserved3 : 3; + u32 cpuss_ahb_clk_ena : 1; + u32 cpuss_gnoc_clk_ena : 1; + u32 reserved4 : 1; + u32 imem_axi_clk_ena : 1; + u32 reserved5 : 7; +}; + +/* Union definition of register */ +union ipa_gcc_hwio_def_gcc_spare1_clock_branch_ena_vote_u +{ + struct ipa_gcc_hwio_def_gcc_spare1_clock_branch_ena_vote_s def; + u32 value; +}; + +/*===========================================================================*/ +/*! + @brief Bit Field definition of register: GCC_SPARE1_CLOCK_SLEEP_ENA_VOTE +*/ +/*===========================================================================*/ +/* Structure definition of register */ +struct ipa_gcc_hwio_def_gcc_spare1_clock_sleep_ena_vote_s +{ + u32 sys_noc_cpuss_ahb_clk_sleep_ena : 1; + u32 tcsr_ahb_clk_sleep_ena : 1; + u32 qdss_cfg_ahb_clk_sleep_ena : 1; + u32 ce1_ahb_clk_sleep_ena : 1; + u32 ce1_axi_clk_sleep_ena : 1; + u32 ce1_clk_sleep_ena : 1; + u32 tlmm_clk_sleep_ena : 1; + u32 ultaudio_pcnoc_sway_clk_sleep_ena : 1; + u32 ultaudio_ahbfabric_ixfabric_clk_sleep_ena : 1; + u32 reserved0 : 1; + u32 boot_rom_ahb_clk_sleep_ena : 1; + u32 reserved1 : 1; + u32 tlmm_ahb_clk_sleep_ena : 1; + u32 prng_ahb_clk_sleep_ena : 1; + u32 blsp1_ahb_clk_sleep_ena : 1; + u32 blsp1_sleep_clk_sleep_ena : 1; + u32 reserved2 : 1; + u32 mss_gpll0_div_clk_src_sleep_ena : 1; + u32 reserved3 : 3; + u32 cpuss_ahb_clk_sleep_ena : 1; + u32 cpuss_gnoc_clk_sleep_ena : 1; + u32 reserved4 : 1; + u32 imem_axi_clk_sleep_ena : 1; + u32 reserved5 : 7; +}; + +/* Union definition of register */ +union ipa_gcc_hwio_def_gcc_spare1_clock_sleep_ena_vote_u +{ + struct ipa_gcc_hwio_def_gcc_spare1_clock_sleep_ena_vote_s def; + u32 value; +}; + +/*===========================================================================*/ +/*! + @brief Bit Field definition of register: GCC_SPARE1_CLOCK_BRANCH_ENA_VOTE_1 +*/ +/*===========================================================================*/ +/* Structure definition of register */ +struct ipa_gcc_hwio_def_gcc_spare1_clock_branch_ena_vote_1_s +{ + u32 pcie_slv_axi_clk_ena : 1; + u32 pcie_mstr_axi_clk_ena : 1; + u32 pcie_cfg_ahb_clk_ena : 1; + u32 pcie_aux_clk_ena : 1; + u32 pcie_pipe_clk_ena : 1; + u32 pcie_slv_q2a_axi_clk_ena : 1; + u32 pcie_sleep_clk_ena : 1; + u32 pcie_rchng_phy_clk_ena : 1; + u32 reserved0 : 24; +}; + +/* Union definition of register */ +union ipa_gcc_hwio_def_gcc_spare1_clock_branch_ena_vote_1_u +{ + struct ipa_gcc_hwio_def_gcc_spare1_clock_branch_ena_vote_1_s def; + u32 value; +}; + +/*===========================================================================*/ +/*! + @brief Bit Field definition of register: GCC_SPARE1_CLOCK_SLEEP_ENA_VOTE_1 +*/ +/*===========================================================================*/ +/* Structure definition of register */ +struct ipa_gcc_hwio_def_gcc_spare1_clock_sleep_ena_vote_1_s +{ + u32 pcie_slv_axi_clk_sleep_ena : 1; + u32 pcie_mstr_axi_clk_sleep_ena : 1; + u32 pcie_cfg_ahb_clk_sleep_ena : 1; + u32 pcie_aux_clk_sleep_ena : 1; + u32 pcie_pipe_clk_sleep_ena : 1; + u32 pcie_slv_q2a_axi_clk_sleep_ena : 1; + u32 pcie_sleep_clk_sleep_ena : 1; + u32 pcie_rchng_phy_clk_sleep_ena : 1; + u32 reserved0 : 24; +}; + +/* Union definition of register */ +union ipa_gcc_hwio_def_gcc_spare1_clock_sleep_ena_vote_1_u +{ + struct ipa_gcc_hwio_def_gcc_spare1_clock_sleep_ena_vote_1_s def; + u32 value; +}; + +/*===========================================================================*/ +/*! + @brief Bit Field definition of register: GCC_SPARE2_GPLL_ENA_VOTE +*/ +/*===========================================================================*/ +/* Structure definition of register */ +struct ipa_gcc_hwio_def_gcc_spare2_gpll_ena_vote_s +{ + u32 gpll0 : 1; + u32 gpll1 : 1; + u32 gpll2 : 1; + u32 gpll3 : 1; + u32 gpll4 : 1; + u32 gpll5 : 1; + u32 gpll6 : 1; + u32 reserved0 : 25; +}; + +/* Union definition of register */ +union ipa_gcc_hwio_def_gcc_spare2_gpll_ena_vote_u +{ + struct ipa_gcc_hwio_def_gcc_spare2_gpll_ena_vote_s def; + u32 value; +}; + +/*===========================================================================*/ +/*! + @brief Bit Field definition of register: GCC_SPARE2_GPLL_SLEEP_ENA_VOTE +*/ +/*===========================================================================*/ +/* Structure definition of register */ +struct ipa_gcc_hwio_def_gcc_spare2_gpll_sleep_ena_vote_s +{ + u32 gpll0 : 1; + u32 gpll1 : 1; + u32 gpll2 : 1; + u32 gpll3 : 1; + u32 gpll4 : 1; + u32 gpll5 : 1; + u32 gpll6 : 1; + u32 reserved0 : 25; +}; + +/* Union definition of register */ +union ipa_gcc_hwio_def_gcc_spare2_gpll_sleep_ena_vote_u +{ + struct ipa_gcc_hwio_def_gcc_spare2_gpll_sleep_ena_vote_s def; + u32 value; +}; + +/*===========================================================================*/ +/*! + @brief Bit Field definition of register: GCC_SPARE2_CLOCK_BRANCH_ENA_VOTE +*/ +/*===========================================================================*/ +/* Structure definition of register */ +struct ipa_gcc_hwio_def_gcc_spare2_clock_branch_ena_vote_s +{ + u32 sys_noc_cpuss_ahb_clk_ena : 1; + u32 tcsr_ahb_clk_ena : 1; + u32 qdss_cfg_ahb_clk_ena : 1; + u32 ce1_ahb_clk_ena : 1; + u32 ce1_axi_clk_ena : 1; + u32 ce1_clk_ena : 1; + u32 tlmm_clk_ena : 1; + u32 ultaudio_pcnoc_sway_clk_ena : 1; + u32 ultaudio_ahbfabric_ixfabric_clk_ena : 1; + u32 reserved0 : 1; + u32 boot_rom_ahb_clk_ena : 1; + u32 reserved1 : 1; + u32 tlmm_ahb_clk_ena : 1; + u32 prng_ahb_clk_ena : 1; + u32 blsp1_ahb_clk_ena : 1; + u32 blsp1_sleep_clk_ena : 1; + u32 reserved2 : 1; + u32 mss_gpll0_div_clk_src_ena : 1; + u32 reserved3 : 3; + u32 cpuss_ahb_clk_ena : 1; + u32 cpuss_gnoc_clk_ena : 1; + u32 reserved4 : 1; + u32 imem_axi_clk_ena : 1; + u32 reserved5 : 7; +}; + +/* Union definition of register */ +union ipa_gcc_hwio_def_gcc_spare2_clock_branch_ena_vote_u +{ + struct ipa_gcc_hwio_def_gcc_spare2_clock_branch_ena_vote_s def; + u32 value; +}; + +/*===========================================================================*/ +/*! + @brief Bit Field definition of register: GCC_SPARE2_CLOCK_SLEEP_ENA_VOTE +*/ +/*===========================================================================*/ +/* Structure definition of register */ +struct ipa_gcc_hwio_def_gcc_spare2_clock_sleep_ena_vote_s +{ + u32 sys_noc_cpuss_ahb_clk_sleep_ena : 1; + u32 tcsr_ahb_clk_sleep_ena : 1; + u32 qdss_cfg_ahb_clk_sleep_ena : 1; + u32 ce1_ahb_clk_sleep_ena : 1; + u32 ce1_axi_clk_sleep_ena : 1; + u32 ce1_clk_sleep_ena : 1; + u32 tlmm_clk_sleep_ena : 1; + u32 ultaudio_pcnoc_sway_clk_sleep_ena : 1; + u32 ultaudio_ahbfabric_ixfabric_clk_sleep_ena : 1; + u32 reserved0 : 1; + u32 boot_rom_ahb_clk_sleep_ena : 1; + u32 reserved1 : 1; + u32 tlmm_ahb_clk_sleep_ena : 1; + u32 prng_ahb_clk_sleep_ena : 1; + u32 blsp1_ahb_clk_sleep_ena : 1; + u32 blsp1_sleep_clk_sleep_ena : 1; + u32 reserved2 : 1; + u32 mss_gpll0_div_clk_src_sleep_ena : 1; + u32 reserved3 : 3; + u32 cpuss_ahb_clk_sleep_ena : 1; + u32 cpuss_gnoc_clk_sleep_ena : 1; + u32 reserved4 : 1; + u32 imem_axi_clk_sleep_ena : 1; + u32 reserved5 : 7; +}; + +/* Union definition of register */ +union ipa_gcc_hwio_def_gcc_spare2_clock_sleep_ena_vote_u +{ + struct ipa_gcc_hwio_def_gcc_spare2_clock_sleep_ena_vote_s def; + u32 value; +}; + +/*===========================================================================*/ +/*! + @brief Bit Field definition of register: GCC_SPARE2_CLOCK_BRANCH_ENA_VOTE_1 +*/ +/*===========================================================================*/ +/* Structure definition of register */ +struct ipa_gcc_hwio_def_gcc_spare2_clock_branch_ena_vote_1_s +{ + u32 pcie_slv_axi_clk_ena : 1; + u32 pcie_mstr_axi_clk_ena : 1; + u32 pcie_cfg_ahb_clk_ena : 1; + u32 pcie_aux_clk_ena : 1; + u32 pcie_pipe_clk_ena : 1; + u32 pcie_slv_q2a_axi_clk_ena : 1; + u32 pcie_sleep_clk_ena : 1; + u32 pcie_rchng_phy_clk_ena : 1; + u32 reserved0 : 24; +}; + +/* Union definition of register */ +union ipa_gcc_hwio_def_gcc_spare2_clock_branch_ena_vote_1_u +{ + struct ipa_gcc_hwio_def_gcc_spare2_clock_branch_ena_vote_1_s def; + u32 value; +}; + +/*===========================================================================*/ +/*! + @brief Bit Field definition of register: GCC_SPARE2_CLOCK_SLEEP_ENA_VOTE_1 +*/ +/*===========================================================================*/ +/* Structure definition of register */ +struct ipa_gcc_hwio_def_gcc_spare2_clock_sleep_ena_vote_1_s +{ + u32 pcie_slv_axi_clk_sleep_ena : 1; + u32 pcie_mstr_axi_clk_sleep_ena : 1; + u32 pcie_cfg_ahb_clk_sleep_ena : 1; + u32 pcie_aux_clk_sleep_ena : 1; + u32 pcie_pipe_clk_sleep_ena : 1; + u32 pcie_slv_q2a_axi_clk_sleep_ena : 1; + u32 pcie_sleep_clk_sleep_ena : 1; + u32 pcie_rchng_phy_clk_sleep_ena : 1; + u32 reserved0 : 24; +}; + +/* Union definition of register */ +union ipa_gcc_hwio_def_gcc_spare2_clock_sleep_ena_vote_1_u +{ + struct ipa_gcc_hwio_def_gcc_spare2_clock_sleep_ena_vote_1_s def; + u32 value; +}; + +/*===========================================================================*/ +/*! + @brief Bit Field definition of register: GCC_MSS_Q6_GPLL_ENA_VOTE +*/ +/*===========================================================================*/ +/* Structure definition of register */ +struct ipa_gcc_hwio_def_gcc_mss_q6_gpll_ena_vote_s +{ + u32 gpll0 : 1; + u32 gpll1 : 1; + u32 gpll2 : 1; + u32 gpll3 : 1; + u32 gpll4 : 1; + u32 gpll5 : 1; + u32 gpll6 : 1; + u32 reserved0 : 25; +}; + +/* Union definition of register */ +union ipa_gcc_hwio_def_gcc_mss_q6_gpll_ena_vote_u +{ + struct ipa_gcc_hwio_def_gcc_mss_q6_gpll_ena_vote_s def; + u32 value; +}; + +/*===========================================================================*/ +/*! + @brief Bit Field definition of register: GCC_MSS_Q6_GPLL_SLEEP_ENA_VOTE +*/ +/*===========================================================================*/ +/* Structure definition of register */ +struct ipa_gcc_hwio_def_gcc_mss_q6_gpll_sleep_ena_vote_s +{ + u32 gpll0 : 1; + u32 gpll1 : 1; + u32 gpll2 : 1; + u32 gpll3 : 1; + u32 gpll4 : 1; + u32 gpll5 : 1; + u32 gpll6 : 1; + u32 reserved0 : 25; +}; + +/* Union definition of register */ +union ipa_gcc_hwio_def_gcc_mss_q6_gpll_sleep_ena_vote_u +{ + struct ipa_gcc_hwio_def_gcc_mss_q6_gpll_sleep_ena_vote_s def; + u32 value; +}; + +/*===========================================================================*/ +/*! + @brief Bit Field definition of register: GCC_MSS_Q6_CLOCK_BRANCH_ENA_VOTE +*/ +/*===========================================================================*/ +/* Structure definition of register */ +struct ipa_gcc_hwio_def_gcc_mss_q6_clock_branch_ena_vote_s +{ + u32 sys_noc_cpuss_ahb_clk_ena : 1; + u32 tcsr_ahb_clk_ena : 1; + u32 qdss_cfg_ahb_clk_ena : 1; + u32 ce1_ahb_clk_ena : 1; + u32 ce1_axi_clk_ena : 1; + u32 ce1_clk_ena : 1; + u32 tlmm_clk_ena : 1; + u32 ultaudio_pcnoc_sway_clk_ena : 1; + u32 ultaudio_ahbfabric_ixfabric_clk_ena : 1; + u32 reserved0 : 1; + u32 boot_rom_ahb_clk_ena : 1; + u32 reserved1 : 1; + u32 tlmm_ahb_clk_ena : 1; + u32 prng_ahb_clk_ena : 1; + u32 blsp1_ahb_clk_ena : 1; + u32 blsp1_sleep_clk_ena : 1; + u32 reserved2 : 1; + u32 mss_gpll0_div_clk_src_ena : 1; + u32 reserved3 : 3; + u32 cpuss_ahb_clk_ena : 1; + u32 cpuss_gnoc_clk_ena : 1; + u32 reserved4 : 1; + u32 imem_axi_clk_ena : 1; + u32 reserved5 : 7; +}; + +/* Union definition of register */ +union ipa_gcc_hwio_def_gcc_mss_q6_clock_branch_ena_vote_u +{ + struct ipa_gcc_hwio_def_gcc_mss_q6_clock_branch_ena_vote_s def; + u32 value; +}; + +/*===========================================================================*/ +/*! + @brief Bit Field definition of register: GCC_MSS_Q6_CLOCK_SLEEP_ENA_VOTE +*/ +/*===========================================================================*/ +/* Structure definition of register */ +struct ipa_gcc_hwio_def_gcc_mss_q6_clock_sleep_ena_vote_s +{ + u32 sys_noc_cpuss_ahb_clk_sleep_ena : 1; + u32 tcsr_ahb_clk_sleep_ena : 1; + u32 qdss_cfg_ahb_clk_sleep_ena : 1; + u32 ce1_ahb_clk_sleep_ena : 1; + u32 ce1_axi_clk_sleep_ena : 1; + u32 ce1_clk_sleep_ena : 1; + u32 tlmm_clk_sleep_ena : 1; + u32 ultaudio_pcnoc_sway_clk_sleep_ena : 1; + u32 ultaudio_ahbfabric_ixfabric_clk_sleep_ena : 1; + u32 reserved0 : 1; + u32 boot_rom_ahb_clk_sleep_ena : 1; + u32 reserved1 : 1; + u32 tlmm_ahb_clk_sleep_ena : 1; + u32 prng_ahb_clk_sleep_ena : 1; + u32 blsp1_ahb_clk_sleep_ena : 1; + u32 blsp1_sleep_clk_sleep_ena : 1; + u32 reserved2 : 1; + u32 mss_gpll0_div_clk_src_sleep_ena : 1; + u32 reserved3 : 3; + u32 cpuss_ahb_clk_sleep_ena : 1; + u32 cpuss_gnoc_clk_sleep_ena : 1; + u32 reserved4 : 1; + u32 imem_axi_clk_sleep_ena : 1; + u32 reserved5 : 7; +}; + +/* Union definition of register */ +union ipa_gcc_hwio_def_gcc_mss_q6_clock_sleep_ena_vote_u +{ + struct ipa_gcc_hwio_def_gcc_mss_q6_clock_sleep_ena_vote_s def; + u32 value; +}; + +/*===========================================================================*/ +/*! + @brief Bit Field definition of register: GCC_MSS_Q6_CLOCK_BRANCH_ENA_VOTE_1 +*/ +/*===========================================================================*/ +/* Structure definition of register */ +struct ipa_gcc_hwio_def_gcc_mss_q6_clock_branch_ena_vote_1_s +{ + u32 pcie_slv_axi_clk_ena : 1; + u32 pcie_mstr_axi_clk_ena : 1; + u32 pcie_cfg_ahb_clk_ena : 1; + u32 pcie_aux_clk_ena : 1; + u32 pcie_pipe_clk_ena : 1; + u32 pcie_slv_q2a_axi_clk_ena : 1; + u32 pcie_sleep_clk_ena : 1; + u32 pcie_rchng_phy_clk_ena : 1; + u32 reserved0 : 24; +}; + +/* Union definition of register */ +union ipa_gcc_hwio_def_gcc_mss_q6_clock_branch_ena_vote_1_u +{ + struct ipa_gcc_hwio_def_gcc_mss_q6_clock_branch_ena_vote_1_s def; + u32 value; +}; + +/*===========================================================================*/ +/*! + @brief Bit Field definition of register: GCC_MSS_Q6_CLOCK_SLEEP_ENA_VOTE_1 +*/ +/*===========================================================================*/ +/* Structure definition of register */ +struct ipa_gcc_hwio_def_gcc_mss_q6_clock_sleep_ena_vote_1_s +{ + u32 pcie_slv_axi_clk_sleep_ena : 1; + u32 pcie_mstr_axi_clk_sleep_ena : 1; + u32 pcie_cfg_ahb_clk_sleep_ena : 1; + u32 pcie_aux_clk_sleep_ena : 1; + u32 pcie_pipe_clk_sleep_ena : 1; + u32 pcie_slv_q2a_axi_clk_sleep_ena : 1; + u32 pcie_sleep_clk_sleep_ena : 1; + u32 pcie_rchng_phy_clk_sleep_ena : 1; + u32 reserved0 : 24; +}; + +/* Union definition of register */ +union ipa_gcc_hwio_def_gcc_mss_q6_clock_sleep_ena_vote_1_u +{ + struct ipa_gcc_hwio_def_gcc_mss_q6_clock_sleep_ena_vote_1_s def; + u32 value; +}; + +/*===========================================================================*/ +/*! + @brief Bit Field definition of register: GCC_PCIE_MISC_RESET +*/ +/*===========================================================================*/ +/* Structure definition of register */ +struct ipa_gcc_hwio_def_gcc_pcie_misc_reset_s +{ + u32 pcie_slv_axi_bcr_blk_ares : 1; + u32 pcie_mstr_axi_bcr_blk_ares : 1; + u32 pcie_cfg_ahb_bcr_blk_ares : 1; + u32 pcie_aux_bcr_blk_ares : 1; + u32 pcie_pipe_bcr_blk_ares : 1; + u32 pcie_mstr_axi_sticky_bcr_blk_ares : 1; + u32 pcie_core_sticky_bcr_blk_ares : 1; + u32 pcie_slv_axi_sticky_bcr_blk_ares : 1; + u32 pcie_sleep_bcr_blk_ares : 1; + u32 pcie_slv_axi_q2a_bcr_blk_ares : 1; + u32 pcie_rchng_phy_bcr_blk_ares : 1; + u32 pcie_cfg_ahb_bridge2mx_bcr_blk_ares : 1; + u32 pcie_mstr_axi_bridge2mx_bcr_blk_ares : 1; + u32 pcie_slv_axi_q2a_bridge2mx_bcr_blk_ares : 1; + u32 reserved0 : 18; +}; + +/* Union definition of register */ +union ipa_gcc_hwio_def_gcc_pcie_misc_reset_u +{ + struct ipa_gcc_hwio_def_gcc_pcie_misc_reset_s def; + u32 value; +}; + +/*===========================================================================*/ +/*! + @brief Bit Field definition of register: GCC_DEBUG_CLK_CTL +*/ +/*===========================================================================*/ +/* Structure definition of register */ +struct ipa_gcc_hwio_def_gcc_debug_clk_ctl_s +{ + u32 mux_sel : 10; + u32 plltest_de_sel : 1; + u32 reserved0 : 3; + u32 pll_lock_det_mux_sel : 5; + u32 debug_bus_sel : 4; + u32 reserved1 : 9; +}; + +/* Union definition of register */ +union ipa_gcc_hwio_def_gcc_debug_clk_ctl_u +{ + struct ipa_gcc_hwio_def_gcc_debug_clk_ctl_s def; + u32 value; +}; + +/*===========================================================================*/ +/*! + @brief Bit Field definition of register: GCC_CLOCK_FRQ_MEASURE_CTL +*/ +/*===========================================================================*/ +/* Structure definition of register */ +struct ipa_gcc_hwio_def_gcc_clock_frq_measure_ctl_s +{ + u32 xo_div4_term_cnt : 20; + u32 cnt_en : 1; + u32 clr_cnt : 1; + u32 reserved0 : 10; +}; + +/* Union definition of register */ +union ipa_gcc_hwio_def_gcc_clock_frq_measure_ctl_u +{ + struct ipa_gcc_hwio_def_gcc_clock_frq_measure_ctl_s def; + u32 value; +}; + +/*===========================================================================*/ +/*! + @brief Bit Field definition of register: GCC_CLOCK_FRQ_MEASURE_STATUS +*/ +/*===========================================================================*/ +/* Structure definition of register */ +struct ipa_gcc_hwio_def_gcc_clock_frq_measure_status_s +{ + u32 measure_cnt : 25; + u32 xo_div4_cnt_done : 1; + u32 reserved0 : 6; +}; + +/* Union definition of register */ +union ipa_gcc_hwio_def_gcc_clock_frq_measure_status_u +{ + struct ipa_gcc_hwio_def_gcc_clock_frq_measure_status_s def; + u32 value; +}; + +/*===========================================================================*/ +/*! + @brief Bit Field definition of register: GCC_PLLTEST_PAD_CFG +*/ +/*===========================================================================*/ +/* Structure definition of register */ +struct ipa_gcc_hwio_def_gcc_plltest_pad_cfg_s +{ + u32 out_sel : 5; + u32 reserve_bits10_5 : 6; + u32 hdrive : 3; + u32 hihys_en : 1; + u32 core_ie : 1; + u32 reserve_bit16 : 1; + u32 core_oe : 1; + u32 reserve_bit18 : 1; + u32 core_pll_en : 1; + u32 reserve_bits23_20 : 4; + u32 core_pll_b : 2; + u32 reserved0 : 6; +}; + +/* Union definition of register */ +union ipa_gcc_hwio_def_gcc_plltest_pad_cfg_u +{ + struct ipa_gcc_hwio_def_gcc_plltest_pad_cfg_s def; + u32 value; +}; + +/*===========================================================================*/ +/*! + @brief Bit Field definition of register: GCC_RPMH_SYS_NOC_INTERFACE_FSM +*/ +/*===========================================================================*/ +/* Structure definition of register */ +struct ipa_gcc_hwio_def_gcc_rpmh_sys_noc_interface_fsm_s +{ + u32 fsm_state : 5; + u32 reserved0 : 27; +}; + +/* Union definition of register */ +union ipa_gcc_hwio_def_gcc_rpmh_sys_noc_interface_fsm_u +{ + struct ipa_gcc_hwio_def_gcc_rpmh_sys_noc_interface_fsm_s def; + u32 value; +}; + +/*===========================================================================*/ +/*! + @brief Bit Field definition of register: GCC_RPMH_CNOC_INTERFACE_FSM +*/ +/*===========================================================================*/ +/* Structure definition of register */ +struct ipa_gcc_hwio_def_gcc_rpmh_cnoc_interface_fsm_s +{ + u32 fsm_state : 5; + u32 reserved0 : 27; +}; + +/* Union definition of register */ +union ipa_gcc_hwio_def_gcc_rpmh_cnoc_interface_fsm_u +{ + struct ipa_gcc_hwio_def_gcc_rpmh_cnoc_interface_fsm_s def; + u32 value; +}; + +/*===========================================================================*/ +/*! + @brief Bit Field definition of register: GCC_RPMH_SHUB_INTERFACE_FSM +*/ +/*===========================================================================*/ +/* Structure definition of register */ +struct ipa_gcc_hwio_def_gcc_rpmh_shub_interface_fsm_s +{ + u32 fsm_state : 5; + u32 reserved0 : 27; +}; + +/* Union definition of register */ +union ipa_gcc_hwio_def_gcc_rpmh_shub_interface_fsm_u +{ + struct ipa_gcc_hwio_def_gcc_rpmh_shub_interface_fsm_s def; + u32 value; +}; + +/*===========================================================================*/ +/*! + @brief Bit Field definition of register: GCC_RPMH_CE_INTERFACE_FSM +*/ +/*===========================================================================*/ +/* Structure definition of register */ +struct ipa_gcc_hwio_def_gcc_rpmh_ce_interface_fsm_s +{ + u32 fsm_state : 5; + u32 reserved0 : 27; +}; + +/* Union definition of register */ +union ipa_gcc_hwio_def_gcc_rpmh_ce_interface_fsm_u +{ + struct ipa_gcc_hwio_def_gcc_rpmh_ce_interface_fsm_s def; + u32 value; +}; + +/*===========================================================================*/ +/*! + @brief Bit Field definition of register: GCC_RPMH_SHRM_INTERFACE_FSM +*/ +/*===========================================================================*/ +/* Structure definition of register */ +struct ipa_gcc_hwio_def_gcc_rpmh_shrm_interface_fsm_s +{ + u32 fsm_state : 5; + u32 reserved0 : 27; +}; + +/* Union definition of register */ +union ipa_gcc_hwio_def_gcc_rpmh_shrm_interface_fsm_u +{ + struct ipa_gcc_hwio_def_gcc_rpmh_shrm_interface_fsm_s def; + u32 value; +}; + +/*===========================================================================*/ +/*! + @brief Bit Field definition of register: GCC_RPMH_IPA_INTERFACE_FSM +*/ +/*===========================================================================*/ +/* Structure definition of register */ +struct ipa_gcc_hwio_def_gcc_rpmh_ipa_interface_fsm_s +{ + u32 fsm_state : 5; + u32 reserved0 : 27; +}; + +/* Union definition of register */ +union ipa_gcc_hwio_def_gcc_rpmh_ipa_interface_fsm_u +{ + struct ipa_gcc_hwio_def_gcc_rpmh_ipa_interface_fsm_s def; + u32 value; +}; + +/*===========================================================================*/ +/*! + @brief Bit Field definition of register: GCC_RPMH_QPIC_INTERFACE_FSM +*/ +/*===========================================================================*/ +/* Structure definition of register */ +struct ipa_gcc_hwio_def_gcc_rpmh_qpic_interface_fsm_s +{ + u32 fsm_state : 5; + u32 reserved0 : 27; +}; + +/* Union definition of register */ +union ipa_gcc_hwio_def_gcc_rpmh_qpic_interface_fsm_u +{ + struct ipa_gcc_hwio_def_gcc_rpmh_qpic_interface_fsm_s def; + u32 value; +}; + +/*===========================================================================*/ +/*! + @brief Bit Field definition of register: GCC_RPMH_PKA_INTERFACE_FSM +*/ +/*===========================================================================*/ +/* Structure definition of register */ +struct ipa_gcc_hwio_def_gcc_rpmh_pka_interface_fsm_s +{ + u32 fsm_state : 5; + u32 reserved0 : 27; +}; + +/* Union definition of register */ +union ipa_gcc_hwio_def_gcc_rpmh_pka_interface_fsm_u +{ + struct ipa_gcc_hwio_def_gcc_rpmh_pka_interface_fsm_s def; + u32 value; +}; + +/*===========================================================================*/ +/*! + @brief Bit Field definition of register: GCC_RPMH_DDRMC_INTERFACE_FSM +*/ +/*===========================================================================*/ +/* Structure definition of register */ +struct ipa_gcc_hwio_def_gcc_rpmh_ddrmc_interface_fsm_s +{ + u32 fsm_state : 5; + u32 reserved0 : 27; +}; + +/* Union definition of register */ +union ipa_gcc_hwio_def_gcc_rpmh_ddrmc_interface_fsm_u +{ + struct ipa_gcc_hwio_def_gcc_rpmh_ddrmc_interface_fsm_s def; + u32 value; +}; + +/*===========================================================================*/ +/*! + @brief Bit Field definition of register: GCC_USB_BOOT_CLOCK_CTL +*/ +/*===========================================================================*/ +/* Structure definition of register */ +struct ipa_gcc_hwio_def_gcc_usb_boot_clock_ctl_s +{ + u32 clk_enable : 1; + u32 reserved0 : 31; +}; + +/* Union definition of register */ +union ipa_gcc_hwio_def_gcc_usb_boot_clock_ctl_u +{ + struct ipa_gcc_hwio_def_gcc_usb_boot_clock_ctl_s def; + u32 value; +}; + +/*===========================================================================*/ +/*! + @brief Bit Field definition of register: GCC_PCIE_BOOT_CLOCK_CTL +*/ +/*===========================================================================*/ +/* Structure definition of register */ +struct ipa_gcc_hwio_def_gcc_pcie_boot_clock_ctl_s +{ + u32 clk_enable : 1; + u32 reserved0 : 31; +}; + +/* Union definition of register */ +union ipa_gcc_hwio_def_gcc_pcie_boot_clock_ctl_u +{ + struct ipa_gcc_hwio_def_gcc_pcie_boot_clock_ctl_s def; + u32 value; +}; + +/*===========================================================================*/ +/*! + @brief Bit Field definition of register: GCC_TIC_MODE_APCS_BOOT +*/ +/*===========================================================================*/ +/* Structure definition of register */ +struct ipa_gcc_hwio_def_gcc_tic_mode_apcs_boot_s +{ + u32 apcs_boot_in_tic_mode : 1; + u32 reserved0 : 31; +}; + +/* Union definition of register */ +union ipa_gcc_hwio_def_gcc_tic_mode_apcs_boot_u +{ + struct ipa_gcc_hwio_def_gcc_tic_mode_apcs_boot_s def; + u32 value; +}; + +/*===========================================================================*/ +/*! + @brief Bit Field definition of register: GCC_IPA_GDSC_OVRD +*/ +/*===========================================================================*/ +/* Structure definition of register */ +struct ipa_gcc_hwio_def_gcc_ipa_gdsc_ovrd_s +{ + u32 retain_ff_enable : 1; + u32 sw_override : 1; + u32 reserved0 : 30; +}; + +/* Union definition of register */ +union ipa_gcc_hwio_def_gcc_ipa_gdsc_ovrd_u +{ + struct ipa_gcc_hwio_def_gcc_ipa_gdsc_ovrd_s def; + u32 value; +}; + +/*===========================================================================*/ +/*! + @brief Bit Field definition of register: GCC_USB30_PRIM_GDSC_OVRD +*/ +/*===========================================================================*/ +/* Structure definition of register */ +struct ipa_gcc_hwio_def_gcc_usb30_prim_gdsc_ovrd_s +{ + u32 retain_ff_enable : 1; + u32 sw_override : 1; + u32 reserved0 : 30; +}; + +/* Union definition of register */ +union ipa_gcc_hwio_def_gcc_usb30_prim_gdsc_ovrd_u +{ + struct ipa_gcc_hwio_def_gcc_usb30_prim_gdsc_ovrd_s def; + u32 value; +}; + +/*===========================================================================*/ +/*! + @brief Bit Field definition of register: GCC_PCIE_0_GDSC_OVRD +*/ +/*===========================================================================*/ +/* Structure definition of register */ +struct ipa_gcc_hwio_def_gcc_pcie_0_gdsc_ovrd_s +{ + u32 retain_ff_enable : 1; + u32 sw_override : 1; + u32 reserved0 : 30; +}; + +/* Union definition of register */ +union ipa_gcc_hwio_def_gcc_pcie_0_gdsc_ovrd_u +{ + struct ipa_gcc_hwio_def_gcc_pcie_0_gdsc_ovrd_s def; + u32 value; +}; + +/*===========================================================================*/ +/*! + @brief Bit Field definition of register: GCC_DDRSS_GDSC_OVRD +*/ +/*===========================================================================*/ +/* Structure definition of register */ +struct ipa_gcc_hwio_def_gcc_ddrss_gdsc_ovrd_s +{ + u32 retain_ff_enable : 1; + u32 sw_override : 1; + u32 reserved0 : 30; +}; + +/* Union definition of register */ +union ipa_gcc_hwio_def_gcc_ddrss_gdsc_ovrd_u +{ + struct ipa_gcc_hwio_def_gcc_ddrss_gdsc_ovrd_s def; + u32 value; +}; + +/*===========================================================================*/ +/*! + @brief Bit Field definition of register: GCC_GDS_HW_CTRL_SPARE +*/ +/*===========================================================================*/ +/* Structure definition of register */ +struct ipa_gcc_hwio_def_gcc_gds_hw_ctrl_spare_s +{ + u32 spare : 8; + u32 reserved0 : 24; +}; + +/* Union definition of register */ +union ipa_gcc_hwio_def_gcc_gds_hw_ctrl_spare_u +{ + struct ipa_gcc_hwio_def_gcc_gds_hw_ctrl_spare_s def; + u32 value; +}; + +/*===========================================================================*/ +/*! + @brief Bit Field definition of register: GCC_ARC_CLK_DIS_ACK_OVRD +*/ +/*===========================================================================*/ +/* Structure definition of register */ +struct ipa_gcc_hwio_def_gcc_arc_clk_dis_ack_ovrd_s +{ + u32 gcc_mx_clk_dis_ack_ovrd : 1; + u32 nav_mx_clk_dis_ack_ovrd : 1; + u32 apss_mx_clk_dis_ack_ovrd : 1; + u32 mss_mx_clk_dis_ack_ovrd : 1; + u32 ddr_phy_mx_clk_dis_ack_ovrd : 1; + u32 reserved0 : 11; + u32 gcc_cx_clk_dis_ack_ovrd : 1; + u32 nav_cx_clk_dis_ack_ovrd : 1; + u32 apss_cx_clk_dis_ack_ovrd : 1; + u32 mss_cx_clk_dis_ack_ovrd : 1; + u32 ddr_phy_cx_clk_dis_ack_ovrd : 1; + u32 reserved1 : 11; +}; + +/* Union definition of register */ +union ipa_gcc_hwio_def_gcc_arc_clk_dis_ack_ovrd_u +{ + struct ipa_gcc_hwio_def_gcc_arc_clk_dis_ack_ovrd_s def; + u32 value; +}; + +/*===========================================================================*/ +/*! + @brief Bit Field definition of register: GCC_SPARE0_REG +*/ +/*===========================================================================*/ +/* Structure definition of register */ +struct ipa_gcc_hwio_def_gcc_spare0_reg_s +{ + u32 spare_bits : 32; +}; + +/* Union definition of register */ +union ipa_gcc_hwio_def_gcc_spare0_reg_u +{ + struct ipa_gcc_hwio_def_gcc_spare0_reg_s def; + u32 value; +}; + +/*===========================================================================*/ +/*! + @brief Bit Field definition of register: GCC_SPARE1_REG +*/ +/*===========================================================================*/ +/* Structure definition of register */ +struct ipa_gcc_hwio_def_gcc_spare1_reg_s +{ + u32 spare_bits : 32; +}; + +/* Union definition of register */ +union ipa_gcc_hwio_def_gcc_spare1_reg_u +{ + struct ipa_gcc_hwio_def_gcc_spare1_reg_s def; + u32 value; +}; + +/*===========================================================================*/ +/*! + @brief Bit Field definition of register: GCC_SPARE2_REG +*/ +/*===========================================================================*/ +/* Structure definition of register */ +struct ipa_gcc_hwio_def_gcc_spare2_reg_s +{ + u32 spare_bits : 32; +}; + +/* Union definition of register */ +union ipa_gcc_hwio_def_gcc_spare2_reg_u +{ + struct ipa_gcc_hwio_def_gcc_spare2_reg_s def; + u32 value; +}; + +/*===========================================================================*/ +/*! + @brief Bit Field definition of register: GCC_SPARE3_REG +*/ +/*===========================================================================*/ +/* Structure definition of register */ +struct ipa_gcc_hwio_def_gcc_spare3_reg_s +{ + u32 spare_bits : 32; +}; + +/* Union definition of register */ +union ipa_gcc_hwio_def_gcc_spare3_reg_u +{ + struct ipa_gcc_hwio_def_gcc_spare3_reg_s def; + u32 value; +}; + +/*===========================================================================*/ +/*! + @brief Bit Field definition of register: GCC_RAW_SLEEP_CLK_CTRL +*/ +/*===========================================================================*/ +/* Structure definition of register */ +struct ipa_gcc_hwio_def_gcc_raw_sleep_clk_ctrl_s +{ + u32 gating_disable : 1; + u32 reserved0 : 31; +}; + +/* Union definition of register */ +union ipa_gcc_hwio_def_gcc_raw_sleep_clk_ctrl_u +{ + struct ipa_gcc_hwio_def_gcc_raw_sleep_clk_ctrl_s def; + u32 value; +}; + +/*===========================================================================*/ +/*! + @brief Bit Field definition of register: GCC_TZ_VOTE_AGGRE_NOC_MMU_TBU1_CLK +*/ +/*===========================================================================*/ +/* Structure definition of register */ +struct ipa_gcc_hwio_def_gcc_tz_vote_aggre_noc_mmu_tbu1_clk_s +{ + u32 clk_enable : 1; + u32 reserved0 : 30; + u32 clk_off : 1; +}; + +/* Union definition of register */ +union ipa_gcc_hwio_def_gcc_tz_vote_aggre_noc_mmu_tbu1_clk_u +{ + struct ipa_gcc_hwio_def_gcc_tz_vote_aggre_noc_mmu_tbu1_clk_s def; + u32 value; +}; + +/*===========================================================================*/ +/*! + @brief Bit Field definition of register: GCC_TZ_VOTE_AGGRE_NOC_MMU_TBU2_CLK +*/ +/*===========================================================================*/ +/* Structure definition of register */ +struct ipa_gcc_hwio_def_gcc_tz_vote_aggre_noc_mmu_tbu2_clk_s +{ + u32 clk_enable : 1; + u32 reserved0 : 30; + u32 clk_off : 1; +}; + +/* Union definition of register */ +union ipa_gcc_hwio_def_gcc_tz_vote_aggre_noc_mmu_tbu2_clk_u +{ + struct ipa_gcc_hwio_def_gcc_tz_vote_aggre_noc_mmu_tbu2_clk_s def; + u32 value; +}; + +/*===========================================================================*/ +/*! + @brief Bit Field definition of register: GCC_TZ_VOTE_ALL_SMMU_MMU_CLK +*/ +/*===========================================================================*/ +/* Structure definition of register */ +struct ipa_gcc_hwio_def_gcc_tz_vote_all_smmu_mmu_clk_s +{ + u32 clk_enable : 1; + u32 reserved0 : 30; + u32 clk_off : 1; +}; + +/* Union definition of register */ +union ipa_gcc_hwio_def_gcc_tz_vote_all_smmu_mmu_clk_u +{ + struct ipa_gcc_hwio_def_gcc_tz_vote_all_smmu_mmu_clk_s def; + u32 value; +}; + +/*===========================================================================*/ +/*! + @brief Bit Field definition of register: GCC_TZ_VOTE_MMU_TCU_CLK +*/ +/*===========================================================================*/ +/* Structure definition of register */ +struct ipa_gcc_hwio_def_gcc_tz_vote_mmu_tcu_clk_s +{ + u32 clk_enable : 1; + u32 reserved0 : 30; + u32 clk_off : 1; +}; + +/* Union definition of register */ +union ipa_gcc_hwio_def_gcc_tz_vote_mmu_tcu_clk_u +{ + struct ipa_gcc_hwio_def_gcc_tz_vote_mmu_tcu_clk_s def; + u32 value; +}; + +/*===========================================================================*/ +/*! + @brief Bit Field definition of register: GCC_HYP_VOTE_AGGRE_NOC_MMU_TBU1_CLK +*/ +/*===========================================================================*/ +/* Structure definition of register */ +struct ipa_gcc_hwio_def_gcc_hyp_vote_aggre_noc_mmu_tbu1_clk_s +{ + u32 clk_enable : 1; + u32 reserved0 : 30; + u32 clk_off : 1; +}; + +/* Union definition of register */ +union ipa_gcc_hwio_def_gcc_hyp_vote_aggre_noc_mmu_tbu1_clk_u +{ + struct ipa_gcc_hwio_def_gcc_hyp_vote_aggre_noc_mmu_tbu1_clk_s def; + u32 value; +}; + +/*===========================================================================*/ +/*! + @brief Bit Field definition of register: GCC_HYP_VOTE_AGGRE_NOC_MMU_TBU2_CLK +*/ +/*===========================================================================*/ +/* Structure definition of register */ +struct ipa_gcc_hwio_def_gcc_hyp_vote_aggre_noc_mmu_tbu2_clk_s +{ + u32 clk_enable : 1; + u32 reserved0 : 30; + u32 clk_off : 1; +}; + +/* Union definition of register */ +union ipa_gcc_hwio_def_gcc_hyp_vote_aggre_noc_mmu_tbu2_clk_u +{ + struct ipa_gcc_hwio_def_gcc_hyp_vote_aggre_noc_mmu_tbu2_clk_s def; + u32 value; +}; + +/*===========================================================================*/ +/*! + @brief Bit Field definition of register: GCC_HYP_VOTE_ALL_SMMU_MMU_CLK +*/ +/*===========================================================================*/ +/* Structure definition of register */ +struct ipa_gcc_hwio_def_gcc_hyp_vote_all_smmu_mmu_clk_s +{ + u32 clk_enable : 1; + u32 reserved0 : 30; + u32 clk_off : 1; +}; + +/* Union definition of register */ +union ipa_gcc_hwio_def_gcc_hyp_vote_all_smmu_mmu_clk_u +{ + struct ipa_gcc_hwio_def_gcc_hyp_vote_all_smmu_mmu_clk_s def; + u32 value; +}; + +/*===========================================================================*/ +/*! + @brief Bit Field definition of register: GCC_HYP_VOTE_MMU_TCU_CLK +*/ +/*===========================================================================*/ +/* Structure definition of register */ +struct ipa_gcc_hwio_def_gcc_hyp_vote_mmu_tcu_clk_s +{ + u32 clk_enable : 1; + u32 reserved0 : 30; + u32 clk_off : 1; +}; + +/* Union definition of register */ +union ipa_gcc_hwio_def_gcc_hyp_vote_mmu_tcu_clk_u +{ + struct ipa_gcc_hwio_def_gcc_hyp_vote_mmu_tcu_clk_s def; + u32 value; +}; + +/*===========================================================================*/ +/*! + @brief Bit Field definition of register: GCC_HLOS1_VOTE_AGGRE_NOC_MMU_TBU1_CLK +*/ +/*===========================================================================*/ +/* Structure definition of register */ +struct ipa_gcc_hwio_def_gcc_hlos1_vote_aggre_noc_mmu_tbu1_clk_s +{ + u32 clk_enable : 1; + u32 reserved0 : 30; + u32 clk_off : 1; +}; + +/* Union definition of register */ +union ipa_gcc_hwio_def_gcc_hlos1_vote_aggre_noc_mmu_tbu1_clk_u +{ + struct ipa_gcc_hwio_def_gcc_hlos1_vote_aggre_noc_mmu_tbu1_clk_s def; + u32 value; +}; + +/*===========================================================================*/ +/*! + @brief Bit Field definition of register: GCC_HLOS1_VOTE_AGGRE_NOC_MMU_TBU2_CLK +*/ +/*===========================================================================*/ +/* Structure definition of register */ +struct ipa_gcc_hwio_def_gcc_hlos1_vote_aggre_noc_mmu_tbu2_clk_s +{ + u32 clk_enable : 1; + u32 reserved0 : 30; + u32 clk_off : 1; +}; + +/* Union definition of register */ +union ipa_gcc_hwio_def_gcc_hlos1_vote_aggre_noc_mmu_tbu2_clk_u +{ + struct ipa_gcc_hwio_def_gcc_hlos1_vote_aggre_noc_mmu_tbu2_clk_s def; + u32 value; +}; + +/*===========================================================================*/ +/*! + @brief Bit Field definition of register: GCC_HLOS1_VOTE_ALL_SMMU_MMU_CLK +*/ +/*===========================================================================*/ +/* Structure definition of register */ +struct ipa_gcc_hwio_def_gcc_hlos1_vote_all_smmu_mmu_clk_s +{ + u32 clk_enable : 1; + u32 reserved0 : 30; + u32 clk_off : 1; +}; + +/* Union definition of register */ +union ipa_gcc_hwio_def_gcc_hlos1_vote_all_smmu_mmu_clk_u +{ + struct ipa_gcc_hwio_def_gcc_hlos1_vote_all_smmu_mmu_clk_s def; + u32 value; +}; + +/*===========================================================================*/ +/*! + @brief Bit Field definition of register: GCC_HLOS1_VOTE_MMU_TCU_CLK +*/ +/*===========================================================================*/ +/* Structure definition of register */ +struct ipa_gcc_hwio_def_gcc_hlos1_vote_mmu_tcu_clk_s +{ + u32 clk_enable : 1; + u32 reserved0 : 30; + u32 clk_off : 1; +}; + +/* Union definition of register */ +union ipa_gcc_hwio_def_gcc_hlos1_vote_mmu_tcu_clk_u +{ + struct ipa_gcc_hwio_def_gcc_hlos1_vote_mmu_tcu_clk_s def; + u32 value; +}; + +/*===========================================================================*/ +/*! + @brief Bit Field definition of register: GCC_HLOS2_VOTE_AGGRE_NOC_MMU_TBU1_CLK +*/ +/*===========================================================================*/ +/* Structure definition of register */ +struct ipa_gcc_hwio_def_gcc_hlos2_vote_aggre_noc_mmu_tbu1_clk_s +{ + u32 clk_enable : 1; + u32 reserved0 : 30; + u32 clk_off : 1; +}; + +/* Union definition of register */ +union ipa_gcc_hwio_def_gcc_hlos2_vote_aggre_noc_mmu_tbu1_clk_u +{ + struct ipa_gcc_hwio_def_gcc_hlos2_vote_aggre_noc_mmu_tbu1_clk_s def; + u32 value; +}; + +/*===========================================================================*/ +/*! + @brief Bit Field definition of register: GCC_HLOS2_VOTE_AGGRE_NOC_MMU_TBU2_CLK +*/ +/*===========================================================================*/ +/* Structure definition of register */ +struct ipa_gcc_hwio_def_gcc_hlos2_vote_aggre_noc_mmu_tbu2_clk_s +{ + u32 clk_enable : 1; + u32 reserved0 : 30; + u32 clk_off : 1; +}; + +/* Union definition of register */ +union ipa_gcc_hwio_def_gcc_hlos2_vote_aggre_noc_mmu_tbu2_clk_u +{ + struct ipa_gcc_hwio_def_gcc_hlos2_vote_aggre_noc_mmu_tbu2_clk_s def; + u32 value; +}; + +/*===========================================================================*/ +/*! + @brief Bit Field definition of register: GCC_HLOS2_VOTE_ALL_SMMU_MMU_CLK +*/ +/*===========================================================================*/ +/* Structure definition of register */ +struct ipa_gcc_hwio_def_gcc_hlos2_vote_all_smmu_mmu_clk_s +{ + u32 clk_enable : 1; + u32 reserved0 : 30; + u32 clk_off : 1; +}; + +/* Union definition of register */ +union ipa_gcc_hwio_def_gcc_hlos2_vote_all_smmu_mmu_clk_u +{ + struct ipa_gcc_hwio_def_gcc_hlos2_vote_all_smmu_mmu_clk_s def; + u32 value; +}; + +/*===========================================================================*/ +/*! + @brief Bit Field definition of register: GCC_HLOS2_VOTE_MMU_TCU_CLK +*/ +/*===========================================================================*/ +/* Structure definition of register */ +struct ipa_gcc_hwio_def_gcc_hlos2_vote_mmu_tcu_clk_s +{ + u32 clk_enable : 1; + u32 reserved0 : 30; + u32 clk_off : 1; +}; + +/* Union definition of register */ +union ipa_gcc_hwio_def_gcc_hlos2_vote_mmu_tcu_clk_u +{ + struct ipa_gcc_hwio_def_gcc_hlos2_vote_mmu_tcu_clk_s def; + u32 value; +}; + +/*===========================================================================*/ +/*! + @brief Bit Field definition of register: GCC_USB3_PRIM_CLKREF_EN +*/ +/*===========================================================================*/ +/* Structure definition of register */ +struct ipa_gcc_hwio_def_gcc_usb3_prim_clkref_en_s +{ + u32 usb3_enable : 1; + u32 reserved0 : 30; + u32 usb3_status : 1; +}; + +/* Union definition of register */ +union ipa_gcc_hwio_def_gcc_usb3_prim_clkref_en_u +{ + struct ipa_gcc_hwio_def_gcc_usb3_prim_clkref_en_s def; + u32 value; +}; + +/*===========================================================================*/ +/*! + @brief Bit Field definition of register: GCC_PCIE_0_CLKREF_EN +*/ +/*===========================================================================*/ +/* Structure definition of register */ +struct ipa_gcc_hwio_def_gcc_pcie_0_clkref_en_s +{ + u32 pcie_enable : 1; + u32 reserved0 : 30; + u32 pcie_status : 1; +}; + +/* Union definition of register */ +union ipa_gcc_hwio_def_gcc_pcie_0_clkref_en_u +{ + struct ipa_gcc_hwio_def_gcc_pcie_0_clkref_en_s def; + u32 value; +}; + +/*===========================================================================*/ +/*! + @brief Bit Field definition of register: GCC_RX1_USB2_CLKREF_EN +*/ +/*===========================================================================*/ +/* Structure definition of register */ +struct ipa_gcc_hwio_def_gcc_rx1_usb2_clkref_en_s +{ + u32 rx1_usb2_enable : 1; + u32 cref_enable : 1; + u32 reserved0 : 29; + u32 rx1_usb2_status : 1; +}; + +/* Union definition of register */ +union ipa_gcc_hwio_def_gcc_rx1_usb2_clkref_en_u +{ + struct ipa_gcc_hwio_def_gcc_rx1_usb2_clkref_en_s def; + u32 value; +}; + +/*===========================================================================*/ +/*! + @brief Bit Field definition of register: GCC_RX2_QLINK_CLKREF_EN +*/ +/*===========================================================================*/ +/* Structure definition of register */ +struct ipa_gcc_hwio_def_gcc_rx2_qlink_clkref_en_s +{ + u32 rx2_qlink_enable : 1; + u32 rxtap0_enable : 1; + u32 reserved0 : 29; + u32 rx2_qlink_status : 1; +}; + +/* Union definition of register */ +union ipa_gcc_hwio_def_gcc_rx2_qlink_clkref_en_u +{ + struct ipa_gcc_hwio_def_gcc_rx2_qlink_clkref_en_s def; + u32 value; +}; + +/*===========================================================================*/ +/*! + @brief Bit Field definition of register: GCC_RX3_MODEM_CLKREF_EN +*/ +/*===========================================================================*/ +/* Structure definition of register */ +struct ipa_gcc_hwio_def_gcc_rx3_modem_clkref_en_s +{ + u32 rx3_modem_enable : 1; + u32 rxtap1_enable : 1; + u32 reserved0 : 29; + u32 rx3_modem_status : 1; +}; + +/* Union definition of register */ +union ipa_gcc_hwio_def_gcc_rx3_modem_clkref_en_u +{ + struct ipa_gcc_hwio_def_gcc_rx3_modem_clkref_en_s def; + u32 value; +}; + +/*===========================================================================*/ +/*! + @brief Bit Field definition of register: GCC_CXO_TX1_CLKREF_EN1 +*/ +/*===========================================================================*/ +/* Structure definition of register */ +struct ipa_gcc_hwio_def_gcc_cxo_tx1_clkref_en1_s +{ + u32 cxo_tx1_enable : 1; + u32 reserved0 : 30; + u32 cxo_tx1_status : 1; +}; + +/* Union definition of register */ +union ipa_gcc_hwio_def_gcc_cxo_tx1_clkref_en1_u +{ + struct ipa_gcc_hwio_def_gcc_cxo_tx1_clkref_en1_s def; + u32 value; +}; + +/*===========================================================================*/ +/*! + @brief Bit Field definition of register: GCC_CLKREF_SPARE +*/ +/*===========================================================================*/ +/* Structure definition of register */ +struct ipa_gcc_hwio_def_gcc_clkref_spare_s +{ + u32 spare : 8; + u32 reserved0 : 24; +}; + +/* Union definition of register */ +union ipa_gcc_hwio_def_gcc_clkref_spare_u +{ + struct ipa_gcc_hwio_def_gcc_clkref_spare_s def; + u32 value; +}; + +/*===========================================================================*/ +/*! + @brief Bit Field definition of register: GCC_CXO_REFGEN_BIAS_SEL +*/ +/*===========================================================================*/ +/* Structure definition of register */ +struct ipa_gcc_hwio_def_gcc_cxo_refgen_bias_sel_s +{ + u32 sel_refgen : 1; + u32 reserved0 : 30; + u32 sel_refgen_status : 1; +}; + +/* Union definition of register */ +union ipa_gcc_hwio_def_gcc_cxo_refgen_bias_sel_u +{ + struct ipa_gcc_hwio_def_gcc_cxo_refgen_bias_sel_s def; + u32 value; +}; + +/*===========================================================================*/ +/*! + @brief Bit Field definition of register: GCC_MSS_VOTE_AGGRE_NOC_MMU_TBU1_CLK +*/ +/*===========================================================================*/ +/* Structure definition of register */ +struct ipa_gcc_hwio_def_gcc_mss_vote_aggre_noc_mmu_tbu1_clk_s +{ + u32 clk_enable : 1; + u32 reserved0 : 30; + u32 clk_off : 1; +}; + +/* Union definition of register */ +union ipa_gcc_hwio_def_gcc_mss_vote_aggre_noc_mmu_tbu1_clk_u +{ + struct ipa_gcc_hwio_def_gcc_mss_vote_aggre_noc_mmu_tbu1_clk_s def; + u32 value; +}; + +/*===========================================================================*/ +/*! + @brief Bit Field definition of register: GCC_MSS_VOTE_AGGRE_NOC_MMU_TBU2_CLK +*/ +/*===========================================================================*/ +/* Structure definition of register */ +struct ipa_gcc_hwio_def_gcc_mss_vote_aggre_noc_mmu_tbu2_clk_s +{ + u32 clk_enable : 1; + u32 reserved0 : 30; + u32 clk_off : 1; +}; + +/* Union definition of register */ +union ipa_gcc_hwio_def_gcc_mss_vote_aggre_noc_mmu_tbu2_clk_u +{ + struct ipa_gcc_hwio_def_gcc_mss_vote_aggre_noc_mmu_tbu2_clk_s def; + u32 value; +}; + +/*===========================================================================*/ +/*! + @brief Bit Field definition of register: GCC_MSS_VOTE_ALL_SMMU_MMU_CLK +*/ +/*===========================================================================*/ +/* Structure definition of register */ +struct ipa_gcc_hwio_def_gcc_mss_vote_all_smmu_mmu_clk_s +{ + u32 clk_enable : 1; + u32 reserved0 : 30; + u32 clk_off : 1; +}; + +/* Union definition of register */ +union ipa_gcc_hwio_def_gcc_mss_vote_all_smmu_mmu_clk_u +{ + struct ipa_gcc_hwio_def_gcc_mss_vote_all_smmu_mmu_clk_s def; + u32 value; +}; + +/*===========================================================================*/ +/*! + @brief Bit Field definition of register: GCC_MSS_VOTE_MMU_TCU_CLK +*/ +/*===========================================================================*/ +/* Structure definition of register */ +struct ipa_gcc_hwio_def_gcc_mss_vote_mmu_tcu_clk_s +{ + u32 clk_enable : 1; + u32 reserved0 : 30; + u32 clk_off : 1; +}; + +/* Union definition of register */ +union ipa_gcc_hwio_def_gcc_mss_vote_mmu_tcu_clk_u +{ + struct ipa_gcc_hwio_def_gcc_mss_vote_mmu_tcu_clk_s def; + u32 value; +}; + +/*===========================================================================*/ +/*! + @brief Bit Field definition of register: GCC_RPM_VOTE_QDSS_APB_CLK +*/ +/*===========================================================================*/ +/* Structure definition of register */ +struct ipa_gcc_hwio_def_gcc_rpm_vote_qdss_apb_clk_s +{ + u32 clk_enable : 1; + u32 reserved0 : 30; + u32 clk_off : 1; +}; + +/* Union definition of register */ +union ipa_gcc_hwio_def_gcc_rpm_vote_qdss_apb_clk_u +{ + struct ipa_gcc_hwio_def_gcc_rpm_vote_qdss_apb_clk_s def; + u32 value; +}; + +/*===========================================================================*/ +/*! + @brief Bit Field definition of register: GCC_MSS_Q6_VOTE_QDSS_APB_CLK +*/ +/*===========================================================================*/ +/* Structure definition of register */ +struct ipa_gcc_hwio_def_gcc_mss_q6_vote_qdss_apb_clk_s +{ + u32 clk_enable : 1; + u32 reserved0 : 30; + u32 clk_off : 1; +}; + +/* Union definition of register */ +union ipa_gcc_hwio_def_gcc_mss_q6_vote_qdss_apb_clk_u +{ + struct ipa_gcc_hwio_def_gcc_mss_q6_vote_qdss_apb_clk_s def; + u32 value; +}; + +/*===========================================================================*/ +/*! + @brief Bit Field definition of register: GCC_APCS_VOTE_QDSS_APB_CLK +*/ +/*===========================================================================*/ +/* Structure definition of register */ +struct ipa_gcc_hwio_def_gcc_apcs_vote_qdss_apb_clk_s +{ + u32 clk_enable : 1; + u32 reserved0 : 30; + u32 clk_off : 1; +}; + +/* Union definition of register */ +union ipa_gcc_hwio_def_gcc_apcs_vote_qdss_apb_clk_u +{ + struct ipa_gcc_hwio_def_gcc_apcs_vote_qdss_apb_clk_s def; + u32 value; +}; + +/*===========================================================================*/ +/*! + @brief Bit Field definition of register: GCC_APCS_TZ_VOTE_QDSS_APB_CLK +*/ +/*===========================================================================*/ +/* Structure definition of register */ +struct ipa_gcc_hwio_def_gcc_apcs_tz_vote_qdss_apb_clk_s +{ + u32 clk_enable : 1; + u32 reserved0 : 30; + u32 clk_off : 1; +}; + +/* Union definition of register */ +union ipa_gcc_hwio_def_gcc_apcs_tz_vote_qdss_apb_clk_u +{ + struct ipa_gcc_hwio_def_gcc_apcs_tz_vote_qdss_apb_clk_s def; + u32 value; +}; + +/*===========================================================================*/ +/*! + @brief Bit Field definition of register: GCC_HYP_VOTE_QDSS_APB_CLK +*/ +/*===========================================================================*/ +/* Structure definition of register */ +struct ipa_gcc_hwio_def_gcc_hyp_vote_qdss_apb_clk_s +{ + u32 clk_enable : 1; + u32 reserved0 : 30; + u32 clk_off : 1; +}; + +/* Union definition of register */ +union ipa_gcc_hwio_def_gcc_hyp_vote_qdss_apb_clk_u +{ + struct ipa_gcc_hwio_def_gcc_hyp_vote_qdss_apb_clk_s def; + u32 value; +}; + +/*===========================================================================*/ +/*! + @brief Bit Field definition of register: GCC_SPARE1_VOTE_QDSS_APB_CLK +*/ +/*===========================================================================*/ +/* Structure definition of register */ +struct ipa_gcc_hwio_def_gcc_spare1_vote_qdss_apb_clk_s +{ + u32 clk_enable : 1; + u32 reserved0 : 30; + u32 clk_off : 1; +}; + +/* Union definition of register */ +union ipa_gcc_hwio_def_gcc_spare1_vote_qdss_apb_clk_u +{ + struct ipa_gcc_hwio_def_gcc_spare1_vote_qdss_apb_clk_s def; + u32 value; +}; + +/*===========================================================================*/ +/*! + @brief Bit Field definition of register: GCC_SPARE2_VOTE_QDSS_APB_CLK +*/ +/*===========================================================================*/ +/* Structure definition of register */ +struct ipa_gcc_hwio_def_gcc_spare2_vote_qdss_apb_clk_s +{ + u32 clk_enable : 1; + u32 reserved0 : 30; + u32 clk_off : 1; +}; + +/* Union definition of register */ +union ipa_gcc_hwio_def_gcc_spare2_vote_qdss_apb_clk_u +{ + struct ipa_gcc_hwio_def_gcc_spare2_vote_qdss_apb_clk_s def; + u32 value; +}; + +/*===========================================================================*/ +/*! + @brief Bit Field definition of register: GCC_JBIST_MODE +*/ +/*===========================================================================*/ +/* Structure definition of register */ +struct ipa_gcc_hwio_def_gcc_jbist_mode_s +{ + u32 sleep_n : 1; + u32 reset_n : 1; + u32 jbist_test : 1; + u32 start_meas : 1; + u32 reserve_bits31_4 : 28; +}; + +/* Union definition of register */ +union ipa_gcc_hwio_def_gcc_jbist_mode_u +{ + struct ipa_gcc_hwio_def_gcc_jbist_mode_s def; + u32 value; +}; + +/*===========================================================================*/ +/*! + @brief Bit Field definition of register: GCC_JBIST_CONFIG_CTL +*/ +/*===========================================================================*/ +/* Structure definition of register */ +struct ipa_gcc_hwio_def_gcc_jbist_config_ctl_s +{ + u32 jbist_config_ctl : 32; +}; + +/* Union definition of register */ +union ipa_gcc_hwio_def_gcc_jbist_config_ctl_u +{ + struct ipa_gcc_hwio_def_gcc_jbist_config_ctl_s def; + u32 value; +}; + +/*===========================================================================*/ +/*! + @brief Bit Field definition of register: GCC_JBIST_USER_CTL +*/ +/*===========================================================================*/ +/* Structure definition of register */ +struct ipa_gcc_hwio_def_gcc_jbist_user_ctl_s +{ + u32 jbist_user_ctl : 32; +}; + +/* Union definition of register */ +union ipa_gcc_hwio_def_gcc_jbist_user_ctl_u +{ + struct ipa_gcc_hwio_def_gcc_jbist_user_ctl_s def; + u32 value; +}; + +/*===========================================================================*/ +/*! + @brief Bit Field definition of register: GCC_JBIST_USER_CTL_U +*/ +/*===========================================================================*/ +/* Structure definition of register */ +struct ipa_gcc_hwio_def_gcc_jbist_user_ctl_u_s +{ + u32 jbist_user_ctl_u : 32; +}; + +/* Union definition of register */ +union ipa_gcc_hwio_def_gcc_jbist_user_ctl_u_u +{ + struct ipa_gcc_hwio_def_gcc_jbist_user_ctl_u_s def; + u32 value; +}; + +/*===========================================================================*/ +/*! + @brief Bit Field definition of register: GCC_JBIST_TEST_CTL +*/ +/*===========================================================================*/ +/* Structure definition of register */ +struct ipa_gcc_hwio_def_gcc_jbist_test_ctl_s +{ + u32 jbist_test_ctl : 32; +}; + +/* Union definition of register */ +union ipa_gcc_hwio_def_gcc_jbist_test_ctl_u +{ + struct ipa_gcc_hwio_def_gcc_jbist_test_ctl_s def; + u32 value; +}; + +/*===========================================================================*/ +/*! + @brief Bit Field definition of register: GCC_JBIST_STATUS +*/ +/*===========================================================================*/ +/* Structure definition of register */ +struct ipa_gcc_hwio_def_gcc_jbist_status_s +{ + u32 jbist_status : 32; +}; + +/* Union definition of register */ +union ipa_gcc_hwio_def_gcc_jbist_status_u +{ + struct ipa_gcc_hwio_def_gcc_jbist_status_s def; + u32 value; +}; + +/*===========================================================================*/ +/*! + @brief Bit Field definition of register: GCC_JBIST_MEAS_DONE +*/ +/*===========================================================================*/ +/* Structure definition of register */ +struct ipa_gcc_hwio_def_gcc_jbist_meas_done_s +{ + u32 jbist_data_stream_rdy : 1; + u32 reserve_bits31_1 : 31; +}; + +/* Union definition of register */ +union ipa_gcc_hwio_def_gcc_jbist_meas_done_u +{ + struct ipa_gcc_hwio_def_gcc_jbist_meas_done_s def; + u32 value; +}; + +/*===========================================================================*/ +/*! + @brief Bit Field definition of register: GCC_JBIST_MISC +*/ +/*===========================================================================*/ +/* Structure definition of register */ +struct ipa_gcc_hwio_def_gcc_jbist_misc_s +{ + u32 clk_ext_sel : 2; + u32 reserved0 : 30; +}; + +/* Union definition of register */ +union ipa_gcc_hwio_def_gcc_jbist_misc_u +{ + struct ipa_gcc_hwio_def_gcc_jbist_misc_s def; + u32 value; +}; + +/*===========================================================================*/ +/*! + @brief Bit Field definition of register: GCC_GLOBAL_EN +*/ +/*===========================================================================*/ +/* Structure definition of register */ +struct ipa_gcc_hwio_def_gcc_global_en_s +{ + u32 east_enable : 1; + u32 west_enable : 1; + u32 north_enable : 1; + u32 south_enable : 1; + u32 center_enable : 1; + u32 peripherals_enable : 1; + u32 rest_enable : 1; + u32 mem_enable_0 : 1; + u32 mem_enable_1 : 1; + u32 mem_enable_2 : 1; + u32 mem_enable_3 : 1; + u32 mem_enable_4 : 1; + u32 mem_enable_5 : 1; + u32 mem_enable_6 : 1; + u32 mem_enable_7 : 1; + u32 spare_enable : 17; +}; + +/* Union definition of register */ +union ipa_gcc_hwio_def_gcc_global_en_u +{ + struct ipa_gcc_hwio_def_gcc_global_en_s def; + u32 value; +}; + +/*===========================================================================*/ +/*! + @brief Bit Field definition of register: GCC_USB3_LPC_GPLL0_ACGCR +*/ +/*===========================================================================*/ +/* Structure definition of register */ +struct ipa_gcc_hwio_def_gcc_usb3_lpc_gpll0_acgcr_s +{ + u32 reserved0 : 31; + u32 clk_on : 1; +}; + +/* Union definition of register */ +union ipa_gcc_hwio_def_gcc_usb3_lpc_gpll0_acgcr_u +{ + struct ipa_gcc_hwio_def_gcc_usb3_lpc_gpll0_acgcr_s def; + u32 value; +}; + +/*===========================================================================*/ +/*! + @brief Bit Field definition of register: GCC_USB3_LPC_GPLL4_ACGCR +*/ +/*===========================================================================*/ +/* Structure definition of register */ +struct ipa_gcc_hwio_def_gcc_usb3_lpc_gpll4_acgcr_s +{ + u32 reserved0 : 31; + u32 clk_on : 1; +}; + +/* Union definition of register */ +union ipa_gcc_hwio_def_gcc_usb3_lpc_gpll4_acgcr_u +{ + struct ipa_gcc_hwio_def_gcc_usb3_lpc_gpll4_acgcr_s def; + u32 value; +}; + +/*===========================================================================*/ +/*! + @brief Bit Field definition of register: GCC_CPUSS_GPLL1_ACGCR +*/ +/*===========================================================================*/ +/* Structure definition of register */ +struct ipa_gcc_hwio_def_gcc_cpuss_gpll1_acgcr_s +{ + u32 reserved0 : 31; + u32 clk_on : 1; +}; + +/* Union definition of register */ +union ipa_gcc_hwio_def_gcc_cpuss_gpll1_acgcr_u +{ + struct ipa_gcc_hwio_def_gcc_cpuss_gpll1_acgcr_s def; + u32 value; +}; + +/*===========================================================================*/ +/*! + @brief Bit Field definition of register: GCC_CPUSS_GPLL4_ACGCR +*/ +/*===========================================================================*/ +/* Structure definition of register */ +struct ipa_gcc_hwio_def_gcc_cpuss_gpll4_acgcr_s +{ + u32 reserved0 : 31; + u32 clk_on : 1; +}; + +/* Union definition of register */ +union ipa_gcc_hwio_def_gcc_cpuss_gpll4_acgcr_u +{ + struct ipa_gcc_hwio_def_gcc_cpuss_gpll4_acgcr_s def; + u32 value; +}; + +/*===========================================================================*/ +/*! + @brief Bit Field definition of register: GCC_CPUSS_GPLL5_ACGCR +*/ +/*===========================================================================*/ +/* Structure definition of register */ +struct ipa_gcc_hwio_def_gcc_cpuss_gpll5_acgcr_s +{ + u32 reserved0 : 31; + u32 clk_on : 1; +}; + +/* Union definition of register */ +union ipa_gcc_hwio_def_gcc_cpuss_gpll5_acgcr_u +{ + struct ipa_gcc_hwio_def_gcc_cpuss_gpll5_acgcr_s def; + u32 value; +}; + +/*===========================================================================*/ +/*! + @brief Bit Field definition of register: GCC_MSS_GPLL0_DIV_ACGCR +*/ +/*===========================================================================*/ +/* Structure definition of register */ +struct ipa_gcc_hwio_def_gcc_mss_gpll0_div_acgcr_s +{ + u32 reserved0 : 31; + u32 clk_on : 1; +}; + +/* Union definition of register */ +union ipa_gcc_hwio_def_gcc_mss_gpll0_div_acgcr_u +{ + struct ipa_gcc_hwio_def_gcc_mss_gpll0_div_acgcr_s def; + u32 value; +}; + +/*===========================================================================*/ +/*! + @brief Bit Field definition of register: GCC_PLL_MISC +*/ +/*===========================================================================*/ +/* Structure definition of register */ +struct ipa_gcc_hwio_def_gcc_pll_misc_s +{ + u32 hw_triggered_stby_dis : 1; + u32 reserved0 : 31; +}; + +/* Union definition of register */ +union ipa_gcc_hwio_def_gcc_pll_misc_u +{ + struct ipa_gcc_hwio_def_gcc_pll_misc_s def; + u32 value; +}; + +/*===========================================================================*/ +/*! + @brief Bit Field definition of register: GCC_PLL_MISC1 +*/ +/*===========================================================================*/ +/* Structure definition of register */ +struct ipa_gcc_hwio_def_gcc_pll_misc1_s +{ + u32 pll0_pll_active_mux : 1; + u32 pll1_pll_active_mux : 1; + u32 pll2_pll_active_mux : 1; + u32 pll3_pll_active_mux : 1; + u32 pll4_pll_active_mux : 1; + u32 pll5_pll_active_mux : 1; + u32 reserved0 : 26; +}; + +/* Union definition of register */ +union ipa_gcc_hwio_def_gcc_pll_misc1_u +{ + struct ipa_gcc_hwio_def_gcc_pll_misc1_s def; + u32 value; +}; + +/*===========================================================================*/ +/*! + @brief Bit Field definition of register: GCC_PCIE_PERST_HANDSHAKE +*/ +/*===========================================================================*/ +/* Structure definition of register */ +struct ipa_gcc_hwio_def_gcc_pcie_perst_handshake_s +{ + u32 timer_enable : 1; + u32 reserved0 : 28; + u32 fsm_status : 2; + u32 timeout_status : 1; +}; + +/* Union definition of register */ +union ipa_gcc_hwio_def_gcc_pcie_perst_handshake_u +{ + struct ipa_gcc_hwio_def_gcc_pcie_perst_handshake_s def; + u32 value; +}; + +/*===========================================================================*/ +/*! + @brief Bit Field definition of register: GCC_PCIE_PERST_HANDSHAKE_TIMER +*/ +/*===========================================================================*/ +/* Structure definition of register */ +struct ipa_gcc_hwio_def_gcc_pcie_perst_handshake_timer_s +{ + u32 timer_val : 32; +}; + +/* Union definition of register */ +union ipa_gcc_hwio_def_gcc_pcie_perst_handshake_timer_u +{ + struct ipa_gcc_hwio_def_gcc_pcie_perst_handshake_timer_s def; + u32 value; +}; + +/*===========================================================================*/ +/*! + @brief Bit Field definition of register: GCC_RPMH_SYS_NOC_PERF0_ENA_VOTE +*/ +/*===========================================================================*/ +/* Structure definition of register */ +struct ipa_gcc_hwio_def_gcc_rpmh_sys_noc_perf0_ena_vote_s +{ + u32 gpll0 : 1; + u32 gpll1 : 1; + u32 gpll2_3 : 1; + u32 gpll4 : 1; + u32 gpll5 : 1; + u32 reserved0 : 27; +}; + +/* Union definition of register */ +union ipa_gcc_hwio_def_gcc_rpmh_sys_noc_perf0_ena_vote_u +{ + struct ipa_gcc_hwio_def_gcc_rpmh_sys_noc_perf0_ena_vote_s def; + u32 value; +}; + +/*===========================================================================*/ +/*! + @brief Bit Field definition of register: GCC_RPMH_SYS_NOC_PERF1_ENA_VOTE +*/ +/*===========================================================================*/ +/* Structure definition of register */ +struct ipa_gcc_hwio_def_gcc_rpmh_sys_noc_perf1_ena_vote_s +{ + u32 gpll0 : 1; + u32 gpll1 : 1; + u32 gpll2_3 : 1; + u32 gpll4 : 1; + u32 gpll5 : 1; + u32 reserved0 : 27; +}; + +/* Union definition of register */ +union ipa_gcc_hwio_def_gcc_rpmh_sys_noc_perf1_ena_vote_u +{ + struct ipa_gcc_hwio_def_gcc_rpmh_sys_noc_perf1_ena_vote_s def; + u32 value; +}; + +/*===========================================================================*/ +/*! + @brief Bit Field definition of register: GCC_RPMH_SYS_NOC_PERF2_ENA_VOTE +*/ +/*===========================================================================*/ +/* Structure definition of register */ +struct ipa_gcc_hwio_def_gcc_rpmh_sys_noc_perf2_ena_vote_s +{ + u32 gpll0 : 1; + u32 gpll1 : 1; + u32 gpll2_3 : 1; + u32 gpll4 : 1; + u32 gpll5 : 1; + u32 reserved0 : 27; +}; + +/* Union definition of register */ +union ipa_gcc_hwio_def_gcc_rpmh_sys_noc_perf2_ena_vote_u +{ + struct ipa_gcc_hwio_def_gcc_rpmh_sys_noc_perf2_ena_vote_s def; + u32 value; +}; + +/*===========================================================================*/ +/*! + @brief Bit Field definition of register: GCC_RPMH_SYS_NOC_PERF3_ENA_VOTE +*/ +/*===========================================================================*/ +/* Structure definition of register */ +struct ipa_gcc_hwio_def_gcc_rpmh_sys_noc_perf3_ena_vote_s +{ + u32 gpll0 : 1; + u32 gpll1 : 1; + u32 gpll2_3 : 1; + u32 gpll4 : 1; + u32 gpll5 : 1; + u32 reserved0 : 27; +}; + +/* Union definition of register */ +union ipa_gcc_hwio_def_gcc_rpmh_sys_noc_perf3_ena_vote_u +{ + struct ipa_gcc_hwio_def_gcc_rpmh_sys_noc_perf3_ena_vote_s def; + u32 value; +}; + +/*===========================================================================*/ +/*! + @brief Bit Field definition of register: GCC_RPMH_SYS_NOC_PERF4_ENA_VOTE +*/ +/*===========================================================================*/ +/* Structure definition of register */ +struct ipa_gcc_hwio_def_gcc_rpmh_sys_noc_perf4_ena_vote_s +{ + u32 gpll0 : 1; + u32 gpll1 : 1; + u32 gpll2_3 : 1; + u32 gpll4 : 1; + u32 gpll5 : 1; + u32 reserved0 : 27; +}; + +/* Union definition of register */ +union ipa_gcc_hwio_def_gcc_rpmh_sys_noc_perf4_ena_vote_u +{ + struct ipa_gcc_hwio_def_gcc_rpmh_sys_noc_perf4_ena_vote_s def; + u32 value; +}; + +/*===========================================================================*/ +/*! + @brief Bit Field definition of register: GCC_RPMH_SYS_NOC_PERF5_ENA_VOTE +*/ +/*===========================================================================*/ +/* Structure definition of register */ +struct ipa_gcc_hwio_def_gcc_rpmh_sys_noc_perf5_ena_vote_s +{ + u32 gpll0 : 1; + u32 gpll1 : 1; + u32 gpll2_3 : 1; + u32 gpll4 : 1; + u32 gpll5 : 1; + u32 reserved0 : 27; +}; + +/* Union definition of register */ +union ipa_gcc_hwio_def_gcc_rpmh_sys_noc_perf5_ena_vote_u +{ + struct ipa_gcc_hwio_def_gcc_rpmh_sys_noc_perf5_ena_vote_s def; + u32 value; +}; + +/*===========================================================================*/ +/*! + @brief Bit Field definition of register: GCC_RPMH_SYS_NOC_PERF6_ENA_VOTE +*/ +/*===========================================================================*/ +/* Structure definition of register */ +struct ipa_gcc_hwio_def_gcc_rpmh_sys_noc_perf6_ena_vote_s +{ + u32 gpll0 : 1; + u32 gpll1 : 1; + u32 gpll2_3 : 1; + u32 gpll4 : 1; + u32 gpll5 : 1; + u32 reserved0 : 27; +}; + +/* Union definition of register */ +union ipa_gcc_hwio_def_gcc_rpmh_sys_noc_perf6_ena_vote_u +{ + struct ipa_gcc_hwio_def_gcc_rpmh_sys_noc_perf6_ena_vote_s def; + u32 value; +}; + +/*===========================================================================*/ +/*! + @brief Bit Field definition of register: GCC_RPMH_SYS_NOC_PERF7_ENA_VOTE +*/ +/*===========================================================================*/ +/* Structure definition of register */ +struct ipa_gcc_hwio_def_gcc_rpmh_sys_noc_perf7_ena_vote_s +{ + u32 gpll0 : 1; + u32 gpll1 : 1; + u32 gpll2_3 : 1; + u32 gpll4 : 1; + u32 gpll5 : 1; + u32 reserved0 : 27; +}; + +/* Union definition of register */ +union ipa_gcc_hwio_def_gcc_rpmh_sys_noc_perf7_ena_vote_u +{ + struct ipa_gcc_hwio_def_gcc_rpmh_sys_noc_perf7_ena_vote_s def; + u32 value; +}; + +/*===========================================================================*/ +/*! + @brief Bit Field definition of register: GCC_RPMH_SYS_NOC_PERF8_ENA_VOTE +*/ +/*===========================================================================*/ +/* Structure definition of register */ +struct ipa_gcc_hwio_def_gcc_rpmh_sys_noc_perf8_ena_vote_s +{ + u32 gpll0 : 1; + u32 gpll1 : 1; + u32 gpll2_3 : 1; + u32 gpll4 : 1; + u32 gpll5 : 1; + u32 reserved0 : 27; +}; + +/* Union definition of register */ +union ipa_gcc_hwio_def_gcc_rpmh_sys_noc_perf8_ena_vote_u +{ + struct ipa_gcc_hwio_def_gcc_rpmh_sys_noc_perf8_ena_vote_s def; + u32 value; +}; + +/*===========================================================================*/ +/*! + @brief Bit Field definition of register: GCC_RPMH_SYS_NOC_PERF9_ENA_VOTE +*/ +/*===========================================================================*/ +/* Structure definition of register */ +struct ipa_gcc_hwio_def_gcc_rpmh_sys_noc_perf9_ena_vote_s +{ + u32 gpll0 : 1; + u32 gpll1 : 1; + u32 gpll2_3 : 1; + u32 gpll4 : 1; + u32 gpll5 : 1; + u32 reserved0 : 27; +}; + +/* Union definition of register */ +union ipa_gcc_hwio_def_gcc_rpmh_sys_noc_perf9_ena_vote_u +{ + struct ipa_gcc_hwio_def_gcc_rpmh_sys_noc_perf9_ena_vote_s def; + u32 value; +}; + +/*===========================================================================*/ +/*! + @brief Bit Field definition of register: GCC_RPMH_SYS_NOC_PERF10_ENA_VOTE +*/ +/*===========================================================================*/ +/* Structure definition of register */ +struct ipa_gcc_hwio_def_gcc_rpmh_sys_noc_perf10_ena_vote_s +{ + u32 gpll0 : 1; + u32 gpll1 : 1; + u32 gpll2_3 : 1; + u32 gpll4 : 1; + u32 gpll5 : 1; + u32 reserved0 : 27; +}; + +/* Union definition of register */ +union ipa_gcc_hwio_def_gcc_rpmh_sys_noc_perf10_ena_vote_u +{ + struct ipa_gcc_hwio_def_gcc_rpmh_sys_noc_perf10_ena_vote_s def; + u32 value; +}; + +/*===========================================================================*/ +/*! + @brief Bit Field definition of register: GCC_RPMH_SYS_NOC_PERF11_ENA_VOTE +*/ +/*===========================================================================*/ +/* Structure definition of register */ +struct ipa_gcc_hwio_def_gcc_rpmh_sys_noc_perf11_ena_vote_s +{ + u32 gpll0 : 1; + u32 gpll1 : 1; + u32 gpll2_3 : 1; + u32 gpll4 : 1; + u32 gpll5 : 1; + u32 reserved0 : 27; +}; + +/* Union definition of register */ +union ipa_gcc_hwio_def_gcc_rpmh_sys_noc_perf11_ena_vote_u +{ + struct ipa_gcc_hwio_def_gcc_rpmh_sys_noc_perf11_ena_vote_s def; + u32 value; +}; + +/*===========================================================================*/ +/*! + @brief Bit Field definition of register: GCC_RPMH_SYS_NOC_PERF12_ENA_VOTE +*/ +/*===========================================================================*/ +/* Structure definition of register */ +struct ipa_gcc_hwio_def_gcc_rpmh_sys_noc_perf12_ena_vote_s +{ + u32 gpll0 : 1; + u32 gpll1 : 1; + u32 gpll2_3 : 1; + u32 gpll4 : 1; + u32 gpll5 : 1; + u32 reserved0 : 27; +}; + +/* Union definition of register */ +union ipa_gcc_hwio_def_gcc_rpmh_sys_noc_perf12_ena_vote_u +{ + struct ipa_gcc_hwio_def_gcc_rpmh_sys_noc_perf12_ena_vote_s def; + u32 value; +}; + +/*===========================================================================*/ +/*! + @brief Bit Field definition of register: GCC_RPMH_SYS_NOC_PERF13_ENA_VOTE +*/ +/*===========================================================================*/ +/* Structure definition of register */ +struct ipa_gcc_hwio_def_gcc_rpmh_sys_noc_perf13_ena_vote_s +{ + u32 gpll0 : 1; + u32 gpll1 : 1; + u32 gpll2_3 : 1; + u32 gpll4 : 1; + u32 gpll5 : 1; + u32 reserved0 : 27; +}; + +/* Union definition of register */ +union ipa_gcc_hwio_def_gcc_rpmh_sys_noc_perf13_ena_vote_u +{ + struct ipa_gcc_hwio_def_gcc_rpmh_sys_noc_perf13_ena_vote_s def; + u32 value; +}; + +/*===========================================================================*/ +/*! + @brief Bit Field definition of register: GCC_RPMH_SYS_NOC_PERF14_ENA_VOTE +*/ +/*===========================================================================*/ +/* Structure definition of register */ +struct ipa_gcc_hwio_def_gcc_rpmh_sys_noc_perf14_ena_vote_s +{ + u32 gpll0 : 1; + u32 gpll1 : 1; + u32 gpll2_3 : 1; + u32 gpll4 : 1; + u32 gpll5 : 1; + u32 reserved0 : 27; +}; + +/* Union definition of register */ +union ipa_gcc_hwio_def_gcc_rpmh_sys_noc_perf14_ena_vote_u +{ + struct ipa_gcc_hwio_def_gcc_rpmh_sys_noc_perf14_ena_vote_s def; + u32 value; +}; + +/*===========================================================================*/ +/*! + @brief Bit Field definition of register: GCC_RPMH_SYS_NOC_PERF15_ENA_VOTE +*/ +/*===========================================================================*/ +/* Structure definition of register */ +struct ipa_gcc_hwio_def_gcc_rpmh_sys_noc_perf15_ena_vote_s +{ + u32 gpll0 : 1; + u32 gpll1 : 1; + u32 gpll2_3 : 1; + u32 gpll4 : 1; + u32 gpll5 : 1; + u32 reserved0 : 27; +}; + +/* Union definition of register */ +union ipa_gcc_hwio_def_gcc_rpmh_sys_noc_perf15_ena_vote_u +{ + struct ipa_gcc_hwio_def_gcc_rpmh_sys_noc_perf15_ena_vote_s def; + u32 value; +}; + +/*===========================================================================*/ +/*! + @brief Bit Field definition of register: GCC_RPMH_CNOC_PERF0_ENA_VOTE +*/ +/*===========================================================================*/ +/* Structure definition of register */ +struct ipa_gcc_hwio_def_gcc_rpmh_cnoc_perf0_ena_vote_s +{ + u32 gpll0 : 1; + u32 gpll1 : 1; + u32 gpll2_3 : 1; + u32 gpll4 : 1; + u32 gpll5 : 1; + u32 reserved0 : 27; +}; + +/* Union definition of register */ +union ipa_gcc_hwio_def_gcc_rpmh_cnoc_perf0_ena_vote_u +{ + struct ipa_gcc_hwio_def_gcc_rpmh_cnoc_perf0_ena_vote_s def; + u32 value; +}; + +/*===========================================================================*/ +/*! + @brief Bit Field definition of register: GCC_RPMH_CNOC_PERF1_ENA_VOTE +*/ +/*===========================================================================*/ +/* Structure definition of register */ +struct ipa_gcc_hwio_def_gcc_rpmh_cnoc_perf1_ena_vote_s +{ + u32 gpll0 : 1; + u32 gpll1 : 1; + u32 gpll2_3 : 1; + u32 gpll4 : 1; + u32 gpll5 : 1; + u32 reserved0 : 27; +}; + +/* Union definition of register */ +union ipa_gcc_hwio_def_gcc_rpmh_cnoc_perf1_ena_vote_u +{ + struct ipa_gcc_hwio_def_gcc_rpmh_cnoc_perf1_ena_vote_s def; + u32 value; +}; + +/*===========================================================================*/ +/*! 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All rights reserved. + */ +#if !defined(_IPA_HW_COMMON_EX_H_) +#define _IPA_HW_COMMON_EX_H_ + +/* VLVL defs are available for 854 */ +#define FEATURE_VLVL_DEFS true + +#define FEATURE_IPA_HW_VERSION_4_5 true + +/* Important Platform Specific Values : IRQ_NUM, IRQ_CNT, BCR */ +#define IPA_HW_BAM_IRQ_NUM 639 + +/* Q6 IRQ number for IPA. */ +#define IPA_HW_IRQ_NUM 640 + +/* Total number of different interrupts that can be enabled */ +#define IPA_HW_IRQ_CNT_TOTAL 23 + +/* IPAv4 spare reg value */ +#define IPA_HW_SPARE_1_REG_VAL 0xC0000005 + +/* Whether to allow setting step mode on IPA when we crash or not */ +#define IPA_CFG_HW_IS_STEP_MODE_ALLOWED (false) + +/* GSI MHI related definitions */ +#define IPA_HW_GSI_MHI_CONSUMER_CHANNEL_NUM 0x0 +#define IPA_HW_GSI_MHI_PRODUCER_CHANNEL_NUM 0x1 + +#define IPA_HW_GSI_MHI_CONSUMER_EP_NUM 0x1 +#define IPA_HW_GSI_MHI_PRODUCER_EP_NUM 0x11 + +/* IPA ZIP WA related Macros */ +#define IPA_HW_DCMP_SRC_PIPE 0x8 +#define IPA_HW_DCMP_DEST_PIPE 0x4 +#define IPA_HW_ACK_MNGR_MASK 0x1D +#define IPA_HW_DCMP_SRC_GRP 0x5 + +/* IPA Clock resource name */ +#define IPA_CLK_RESOURCE_NAME "/clk/pcnoc" + +/* IPA Clock Bus Client name */ +#define IPA_CLK_BUS_CLIENT_NAME "IPA_PCNOC_BUS_CLIENT" + +/* HPS Sequences */ +#define IPA_HW_PKT_PROCESS_HPS_DMA 0x0 +#define IPA_HW_PKT_PROCESS_HPS_DMA_DECIPH_CIPHE 0x1 +#define IPA_HW_PKT_PROCESS_HPS_PKT_PRS_NO_DECIPH_UCP 0x2 +#define IPA_HW_PKT_PROCESS_HPS_PKT_PRS_DECIPH_UCP 0x3 +#define IPA_HW_PKT_PROCESS_HPS_2_PKT_PRS_NO_DECIPH 0x4 +#define IPA_HW_PKT_PROCESS_HPS_2_PKT_PRS_DECIPH 0x5 +#define IPA_HW_PKT_PROCESS_HPS_PKT_PRS_NO_DECIPH_NO_UCP 0x6 +#define IPA_HW_PKT_PROCESS_HPS_PKT_PRS_DECIPH_NO_UCP 0x7 +#define IPA_HW_PKT_PROCESS_HPS_DMA_PARSER 0x8 +#define IPA_HW_PKT_PROCESS_HPS_DMA_DECIPH_PARSER 0x9 +#define IPA_HW_PKT_PROCESS_HPS_2_PKT_PRS_UCP_TWICE_NO_DECIPH 0xA +#define IPA_HW_PKT_PROCESS_HPS_2_PKT_PRS_UCP_TWICE_DECIPH 0xB +#define IPA_HW_PKT_PROCESS_HPS_3_PKT_PRS_UCP_TWICE_NO_DECIPH 0xC +#define IPA_HW_PKT_PROCESS_HPS_3_PKT_PRS_UCP_TWICE_DECIPH 0xD + +/* DPS Sequences */ +#define IPA_HW_PKT_PROCESS_DPS_DMA 0x0 +#define IPA_HW_PKT_PROCESS_DPS_DMA_WITH_DECIPH 0x1 +#define IPA_HW_PKT_PROCESS_DPS_DMA_WITH_DECOMP 0x2 +#define IPA_HW_PKT_PROCESS_DPS_DMA_WITH_CIPH 0x3 + +/* Src RSRC GRP config */ +#define IPA_HW_SRC_RSRC_GRP_01_RSRC_TYPE_0 0x0B040803 +#define IPA_HW_SRC_RSRC_GRP_01_RSRC_TYPE_1 0x0C0C0909 +#define IPA_HW_SRC_RSRC_GRP_01_RSRC_TYPE_2 0x0E0E0909 +#define IPA_HW_SRC_RSRC_GRP_01_RSRC_TYPE_3 0x3F003F00 +#define IPA_HW_SRC_RSRC_GRP_01_RSRC_TYPE_4 0x10101616 + +#define IPA_HW_SRC_RSRC_GRP_23_RSRC_TYPE_0 0x01010101 +#define IPA_HW_SRC_RSRC_GRP_23_RSRC_TYPE_1 0x02020202 +#define IPA_HW_SRC_RSRC_GRP_23_RSRC_TYPE_2 0x04040404 +#define IPA_HW_SRC_RSRC_GRP_23_RSRC_TYPE_3 0x3F003F00 +#define IPA_HW_SRC_RSRC_GRP_23_RSRC_TYPE_4 0x02020606 + +#define IPA_HW_SRC_RSRC_GRP_45_RSRC_TYPE_0 0x00000000 +#define IPA_HW_SRC_RSRC_GRP_45_RSRC_TYPE_1 0x00000000 +#define IPA_HW_SRC_RSRC_GRP_45_RSRC_TYPE_2 0x00000000 +#define IPA_HW_SRC_RSRC_GRP_45_RSRC_TYPE_3 0x00003F00 +#define IPA_HW_SRC_RSRC_GRP_45_RSRC_TYPE_4 0x00000000 + +/* Dest RSRC GRP config */ +#define IPA_HW_DST_RSRC_GRP_01_RSRC_TYPE_0 0x05051010 +#define IPA_HW_DST_RSRC_GRP_01_RSRC_TYPE_1 0x3F013F02 + +#define IPA_HW_DST_RSRC_GRP_23_RSRC_TYPE_0 0x02020202 +#define IPA_HW_DST_RSRC_GRP_23_RSRC_TYPE_1 0x02010201 + +#define IPA_HW_DST_RSRC_GRP_45_RSRC_TYPE_0 0x00000000 +#define IPA_HW_DST_RSRC_GRP_45_RSRC_TYPE_1 0x00000200 + +#define IPA_HW_RX_HPS_CLIENTS_MIN_DEPTH_0 0x03030303 +#define IPA_HW_RX_HPS_CLIENTS_MAX_DEPTH_0 0x03030303 + +#define IPA_HW_RSRP_GRP_0 0x0 +#define IPA_HW_RSRP_GRP_1 0x1 +#define IPA_HW_RSRP_GRP_2 0x2 +#define IPA_HW_RSRP_GRP_3 0x3 + +#define IPA_HW_PCIE_SRC_RSRP_GRP IPA_HW_RSRP_GRP_0 +#define IPA_HW_PCIE_DEST_RSRP_GRP IPA_HW_RSRP_GRP_0 + +#define IPA_HW_DDR_SRC_RSRP_GRP IPA_HW_RSRP_GRP_1 +#define IPA_HW_DDR_DEST_RSRP_GRP IPA_HW_RSRP_GRP_1 + +#define IPA_HW_DMA_SRC_RSRP_GRP IPA_HW_RSRP_GRP_2 +#define IPA_HW_DMA_DEST_RSRP_GRP IPA_HW_RSRP_GRP_2 + +#define IPA_HW_SRC_RSRP_TYPE_MAX 0x05 +#define IPA_HW_DST_RSRP_TYPE_MAX 0x03 + +#define GSI_HW_QSB_LOG_MISC_MAX 0x4 + +/* IPA Clock Bus Client name */ +#define IPA_CLK_BUS_CLIENT_NAME "IPA_PCNOC_BUS_CLIENT" + +/* Is IPA decompression feature enabled */ +#define IPA_HW_IS_DECOMPRESSION_ENABLED (1) + +/* Whether to allow setting step mode on IPA when we crash or not */ +#define IPA_HW_IS_STEP_MODE_ALLOWED (true) + +/* Max number of virtual pipes for UL QBAP provided by HW */ +#define IPA_HW_MAX_VP_NUM (32) + +/* + * HW specific clock vote freq values in KHz + * (BIMC/SNOC/PCNOC/IPA/Q6 CPU) + */ +enum ipa_hw_clk_freq_e { + /* BIMC */ + IPA_HW_CLK_FREQ_BIMC_PEAK = 518400, + IPA_HW_CLK_FREQ_BIMC_NOM_PLUS = 404200, + IPA_HW_CLK_FREQ_BIMC_NOM = 404200, + IPA_HW_CLK_FREQ_BIMC_SVS = 100000, + + /* PCNOC */ + IPA_HW_CLK_FREQ_PCNOC_PEAK = 133330, + IPA_HW_CLK_FREQ_PCNOC_NOM_PLUS = 100000, + IPA_HW_CLK_FREQ_PCNOC_NOM = 100000, + IPA_HW_CLK_FREQ_PCNOC_SVS = 50000, + + /*IPA_HW_CLK_SNOC*/ + IPA_HW_CLK_FREQ_SNOC_PEAK = 200000, + IPA_HW_CLK_FREQ_SNOC_NOM_PLUS = 150000, + IPA_HW_CLK_FREQ_SNOC_NOM = 150000, + IPA_HW_CLK_FREQ_SNOC_SVS = 85000, + IPA_HW_CLK_FREQ_SNOC_SVS_2 = 50000, + + /* IPA */ + IPA_HW_CLK_FREQ_IPA_PEAK = 600000, + IPA_HW_CLK_FREQ_IPA_NOM_PLUS = 500000, + IPA_HW_CLK_FREQ_IPA_NOM = 500000, + IPA_HW_CLK_FREQ_IPA_SVS = 250000, + IPA_HW_CLK_FREQ_IPA_SVS_2 = 150000, + + /* Q6 CPU */ + IPA_HW_CLK_FREQ_Q6_PEAK = 729600, + IPA_HW_CLK_FREQ_Q6_NOM_PLUS = 729600, + IPA_HW_CLK_FREQ_Q6_NOM = 729600, + IPA_HW_CLK_FREQ_Q6_SVS = 729600, +}; + +enum ipa_hw_qtimer_gran_e { + IPA_HW_QTIMER_GRAN_0 = 0, /* granularity 0 is 10us */ + IPA_HW_QTIMER_GRAN_1 = 1, /* granularity 1 is 100us */ + IPA_HW_QTIMER_GRAN_MAX, +}; + +/* Pipe ID of all the IPA pipes */ +enum ipa_hw_pipe_id_e { + IPA_HW_PIPE_ID_0, + IPA_HW_PIPE_ID_1, + IPA_HW_PIPE_ID_2, + IPA_HW_PIPE_ID_3, + IPA_HW_PIPE_ID_4, + IPA_HW_PIPE_ID_5, + IPA_HW_PIPE_ID_6, + IPA_HW_PIPE_ID_7, + IPA_HW_PIPE_ID_8, + IPA_HW_PIPE_ID_9, + IPA_HW_PIPE_ID_10, + IPA_HW_PIPE_ID_11, + IPA_HW_PIPE_ID_12, + IPA_HW_PIPE_ID_13, + IPA_HW_PIPE_ID_14, + IPA_HW_PIPE_ID_15, + IPA_HW_PIPE_ID_16, + IPA_HW_PIPE_ID_17, + IPA_HW_PIPE_ID_18, + IPA_HW_PIPE_ID_19, + IPA_HW_PIPE_ID_20, + IPA_HW_PIPE_ID_21, + IPA_HW_PIPE_ID_22, + IPA_HW_PIPE_ID_23, + IPA_HW_PIPE_ID_24, + IPA_HW_PIPE_ID_25, + IPA_HW_PIPE_ID_26, + IPA_HW_PIPE_ID_27, + IPA_HW_PIPE_ID_28, + IPA_HW_PIPE_ID_29, + IPA_HW_PIPE_ID_30, + IPA_HW_PIPE_ID_31, + IPA_HW_PIPE_ID_32, + IPA_HW_PIPE_ID_33, + IPA_HW_PIPE_ID_34, + IPA_HW_PIPE_ID_35, + IPA_HW_PIPE_ID_MAX +}; + +/* Pipe ID's of System Bam Endpoints between Q6 & IPA */ +enum ipa_hw_q6_pipe_id_e { + /* Pipes used by IPA Q6 driver */ + IPA_HW_Q6_DL_CONSUMER_PIPE_ID = IPA_HW_PIPE_ID_5, + IPA_HW_Q6_CTL_CONSUMER_PIPE_ID = IPA_HW_PIPE_ID_6, + IPA_HW_Q6_DL_NLO_CONSUMER_PIPE_ID = IPA_HW_PIPE_ID_8, + + IPA_HW_Q6_UL_ACC_ACK_PRODUCER_PIPE_ID = IPA_HW_PIPE_ID_20, + IPA_HW_Q6_UL_PRODUCER_PIPE_ID = IPA_HW_PIPE_ID_21, + IPA_HW_Q6_DL_PRODUCER_PIPE_ID = IPA_HW_PIPE_ID_17, + IPA_HW_Q6_QBAP_STATUS_PRODUCER_PIPE_ID = IPA_HW_PIPE_ID_18, + IPA_HW_Q6_UL_ACC_DATA_PRODUCER_PIPE_ID = IPA_HW_PIPE_ID_19, + + IPA_HW_Q6_UL_ACK_PRODUCER_PIPE_ID = + IPA_HW_Q6_UL_ACC_ACK_PRODUCER_PIPE_ID, + IPA_HW_Q6_UL_DATA_PRODUCER_PIPE_ID = + IPA_HW_Q6_UL_ACC_DATA_PRODUCER_PIPE_ID, + + IPA_HW_Q6_DMA_ASYNC_CONSUMER_PIPE_ID = IPA_HW_PIPE_ID_4, + IPA_HW_Q6_DMA_ASYNC_PRODUCER_PIPE_ID = IPA_HW_PIPE_ID_29, + + /* Test Simulator Pipes */ + IPA_HW_Q6_SIM_UL_CONSUMER_PIPE_0_ID = IPA_HW_PIPE_ID_0, + IPA_HW_Q6_SIM_UL_CONSUMER_PIPE_1_ID = IPA_HW_PIPE_ID_1, + + /* GSI UT channel SW->IPA */ + IPA_HW_Q6_GSI_UT_CONSUMER_PIPE_1_ID = IPA_HW_PIPE_ID_3, + /* GSI UT channel SW->IPA */ + IPA_HW_Q6_GSI_UT_CONSUMER_PIPE_2_ID = IPA_HW_PIPE_ID_10, + + IPA_HW_Q6_SIM_UL_CONSUMER_PIPE_2_ID = IPA_HW_PIPE_ID_7, + + /* GSI UT channel IPA->SW */ + IPA_HW_Q6_DIAG_CONSUMER_PIPE_ID = IPA_HW_PIPE_ID_9, + + IPA_HW_Q6_SIM_DL_PRODUCER_PIPE_0_ID = IPA_HW_PIPE_ID_23, + IPA_HW_Q6_SIM_DL_PRODUCER_PIPE_1_ID = IPA_HW_PIPE_ID_24, + + IPA_HW_Q6_SIM_DL_PRODUCER_PIPE_2_ID = IPA_HW_PIPE_ID_25, + + /* GSI UT channel IPA->SW */ + IPA_HW_Q6_GSI_UT_PRODUCER_PIPE_1_ID = IPA_HW_PIPE_ID_26, + + /* GSI UT channel IPA->SW */ + IPA_HW_Q6_GSI_UT_PRODUCER_PIPE_2_ID = IPA_HW_PIPE_ID_27, + IPA_HW_Q6_PIPE_ID_MAX = IPA_HW_PIPE_ID_MAX, +}; + +enum ipa_hw_q6_pipe_ch_id_e { + /* Channels used by IPA Q6 driver */ + IPA_HW_Q6_DL_CONSUMER_PIPE_CH_ID = 0, + IPA_HW_Q6_CTL_CONSUMER_PIPE_CH_ID = 1, + IPA_HW_Q6_DL_NLO_CONSUMER_PIPE_CH_ID = 2, + IPA_HW_Q6_UL_ACC_PATH_ACK_PRODUCER_PIPE_CH_ID = 6, + IPA_HW_Q6_UL_PRODUCER_PIPE_CH_ID = 7, + IPA_HW_Q6_DL_PRODUCER_PIPE_CH_ID = 3, + IPA_HW_Q6_UL_ACC_PATH_DATA_PRODUCER_PIPE_CH_ID = 5, + IPA_HW_Q6_QBAP_STATUS_PRODUCER_PIPE_CH_ID = 4, + + IPA_HW_Q6_DMA_ASYNC_CONSUMER_PIPE_CH_ID = 8, + IPA_HW_Q6_DMA_ASYNC_PRODUCER_PIPE_CH_ID = 9, + /* CH_ID 8 and 9 are Q6 SPARE CONSUMERs */ + + /* Test Simulator Channels */ + IPA_HW_Q6_SIM_UL_CONSUMER_PIPE_0_CH_ID = 10, + IPA_HW_Q6_SIM_DL_PRODUCER_PIPE_0_CH_ID = 11, + IPA_HW_Q6_SIM_UL_CONSUMER_PIPE_1_CH_ID = 12, + IPA_HW_Q6_SIM_DL_PRODUCER_PIPE_1_CH_ID = 13, + IPA_HW_Q6_SIM_UL_CONSUMER_PIPE_2_CH_ID = 14, + IPA_HW_Q6_SIM_DL_PRODUCER_PIPE_2_CH_ID = 15, + /* GSI UT channel SW->IPA */ + IPA_HW_Q6_GSI_UT_CONSUMER_PIPE_1_CH_ID = 16, + /* GSI UT channel IPA->SW */ + IPA_HW_Q6_GSI_UT_PRODUCER_PIPE_1_CH_ID = 17, + /* GSI UT channel SW->IPA */ + IPA_HW_Q6_GSI_UT_CONSUMER_PIPE_2_CH_ID = 18, + /* GSI UT channel IPA->SW */ + IPA_HW_Q6_GSI_UT_PRODUCER_PIPE_2_CH_ID = 19, +}; + +/* System Bam Endpoints between Q6 & IPA */ +enum ipa_hw_q6_pipe_e { + /* DL Pipe IPA->Q6 */ + IPA_HW_Q6_DL_PRODUCER_PIPE = 0, + /* UL Pipe IPA->Q6 */ + IPA_HW_Q6_UL_PRODUCER_PIPE = 1, + /* DL Pipe Q6->IPA */ + IPA_HW_Q6_DL_CONSUMER_PIPE = 2, + /* CTL Pipe Q6->IPA */ + IPA_HW_Q6_CTL_CONSUMER_PIPE = 3, + /* Q6 -> IPA, DL NLO */ + IPA_HW_Q6_DL_NLO_CONSUMER_PIPE = 4, + /* DMA ASYNC CONSUMER */ + IPA_HW_Q6_DMA_ASYNC_CONSUMER_PIPE = 5, + /* DMA ASYNC PRODUCER */ + IPA_HW_Q6_DMA_ASYNC_PRODUCER_PIPE = 6, + /* UL Acc Path Data Pipe IPA->Q6 */ + IPA_HW_Q6_UL_ACC_DATA_PRODUCER_PIPE = 7, + /* UL Acc Path ACK Pipe IPA->Q6 */ + IPA_HW_Q6_UL_ACC_ACK_PRODUCER_PIPE = 8, + /* UL Acc Path QBAP status Pipe IPA->Q6 */ + IPA_HW_Q6_QBAP_STATUS_PRODUCER_PIPE = 9, + /* Diag status pipe IPA->Q6 */ + /* Used only when FEATURE_IPA_TEST_PER_SIM is ON */ + /* SIM Pipe IPA->Sim */ + IPA_HW_Q6_SIM_DL_PRODUCER_PIPE_0 = 10, + /* SIM Pipe Sim->IPA */ + IPA_HW_Q6_SIM_DL_PRODUCER_PIPE_1 = 11, + /* SIM Pipe Sim->IPA */ + IPA_HW_Q6_SIM_DL_PRODUCER_PIPE_2 = 12, + /* SIM Pipe Sim->IPA */ + IPA_HW_Q6_SIM_UL_CONSUMER_PIPE_0 = 13, + /* SIM B2B PROD Pipe */ + IPA_HW_Q6_SIM_UL_CONSUMER_PIPE_1 = 14, + /* SIM Pipe IPA->Sim */ + IPA_HW_Q6_SIM_UL_CONSUMER_PIPE_2 = 15, + /* End FEATURE_IPA_TEST_PER_SIM */ + /* GSI UT channel SW->IPA */ + IPA_HW_Q6_GSI_UT_CONSUMER_PIPE_1 = 16, + /* GSI UT channel IPA->SW */ + IPA_HW_Q6_GSI_UT_PRODUCER_PIPE_1 = 17, + /* GSI UT channel SW->IPA */ + IPA_HW_Q6_GSI_UT_CONSUMER_PIPE_2 = 18, + /* GSI UT channel IPA->SW */ + IPA_HW_Q6_GSI_UT_PRODUCER_PIPE_2 = 19, + + IPA_HW_Q6_PIPE_TOTAL +}; + +/* System Bam Endpoints between Q6 & IPA */ +enum ipa_hw_q6_gsi_ev_e { /* In Sdx24 0..11 */ + /* DL Pipe IPA->Q6 */ + IPA_HW_Q6_DL_PRODUCER_PIPE_GSI_EV = 0, + /* UL Pipe IPA->Q6 */ + IPA_HW_Q6_UL_PRODUCER_PIPE_GSI_EV = 1, + /* DL Pipe Q6->IPA */ + //IPA_HW_Q6_DL_CONSUMER_PIPE_GSI_EV = 2, + /* CTL Pipe Q6->IPA */ + //IPA_HW_Q6_CTL_CONSUMER_PIPE_GSI_EV = 3, + /* Q6 -> IPA, LTE DL Optimized path */ + //IPA_HW_Q6_LTE_DL_CONSUMER_PIPE_GSI_EV = 4, + /* LWA DL(Wifi to Q6) */ + //IPA_HW_Q6_LWA_DL_PRODUCER_PIPE_GSI_EV = 5, + /* Diag status pipe IPA->Q6 */ + //IPA_HW_Q6_DIAG_STATUS_PRODUCER_PIPE_GSI_EV = 6, + /* Used only when FEATURE_IPA_TEST_PER_SIM is ON */ + /* SIM Pipe IPA->Sim */ + IPA_HW_Q6_SIM_DL_PRODUCER_PIPE_0_GSI_EV = 2, + /* SIM Pipe Sim->IPA */ + IPA_HW_Q6_SIM_DL_PRODUCER_PIPE_1_GSI_EV = 3, + /* SIM Pipe Sim->IPA */ + IPA_HW_Q6_SIM_DL_PRODUCER_PIPE_2_GSI_EV = 4, + /* SIM Pipe Sim->IPA */ + IPA_HW_Q6_SIM_1_GSI_EV = 5, + IPA_HW_Q6_SIM_2_GSI_EV = 6, + IPA_HW_Q6_SIM_3_GSI_EV = 7, + IPA_HW_Q6_SIM_4_GSI_EV = 8, + + IPA_HW_Q6_PIPE_GSI_EV_TOTAL +}; + +/* + * All the IRQ's supported by the IPA HW. Use this enum to set IRQ_EN + * register and read IRQ_STTS register + */ +enum ipa_hw_irq_e { + IPA_HW_IRQ_GSI_HWP = (1 << 25), + IPA_HW_IRQ_GSI_IPA_IF_TLV_RCVD = (1 << 24), + IPA_HW_IRQ_GSI_EE_IRQ = (1 << 23), + IPA_HW_IRQ_DCMP_ERR = (1 << 22), + IPA_HW_IRQ_HWP_ERR = (1 << 21), + IPA_HW_IRQ_RED_MARKER_ABOVE = (1 << 20), + IPA_HW_IRQ_YELLOW_MARKER_ABOVE = (1 << 19), + IPA_HW_IRQ_RED_MARKER_BELOW = (1 << 18), + IPA_HW_IRQ_YELLOW_MARKER_BELOW = (1 << 17), + IPA_HW_IRQ_BAM_IDLE_IRQ = (1 << 16), + IPA_HW_IRQ_TX_HOLB_DROP = (1 << 15), + IPA_HW_IRQ_TX_SUSPEND = (1 << 14), + IPA_HW_IRQ_PROC_ERR = (1 << 13), + IPA_HW_IRQ_STEP_MODE = (1 << 12), + IPA_HW_IRQ_TX_ERR = (1 << 11), + IPA_HW_IRQ_DEAGGR_ERR = (1 << 10), + IPA_HW_IRQ_RX_ERR = (1 << 9), + IPA_HW_IRQ_PROC_TO_HW_ACK_Q_NOT_EMPTY = (1 << 8), + IPA_HW_IRQ_HWP_RX_CMD_Q_NOT_FULL = (1 << 7), + IPA_HW_IRQ_HWP_IN_Q_NOT_EMPTY = (1 << 6), + IPA_HW_IRQ_HWP_IRQ_3 = (1 << 5), + IPA_HW_IRQ_HWP_IRQ_2 = (1 << 4), + IPA_HW_IRQ_HWP_IRQ_1 = (1 << 3), + IPA_HW_IRQ_HWP_IRQ_0 = (1 << 2), + IPA_HW_IRQ_EOT_COAL = (1 << 1), + IPA_HW_IRQ_BAD_SNOC_ACCESS = (1 << 0), + IPA_HW_IRQ_NONE = 0, + IPA_HW_IRQ_ALL = 0xFFFFFFFF +}; + +/* + * All the IRQ sources supported by the IPA HW. Use this enum to set + * IRQ_SRCS register + */ +enum ipa_hw_irq_srcs_e { + IPA_HW_IRQ_SRCS_PIPE_0 = (1 << IPA_HW_PIPE_ID_0), + IPA_HW_IRQ_SRCS_PIPE_1 = (1 << IPA_HW_PIPE_ID_1), + IPA_HW_IRQ_SRCS_PIPE_2 = (1 << IPA_HW_PIPE_ID_2), + IPA_HW_IRQ_SRCS_PIPE_3 = (1 << IPA_HW_PIPE_ID_3), + IPA_HW_IRQ_SRCS_PIPE_4 = (1 << IPA_HW_PIPE_ID_4), + IPA_HW_IRQ_SRCS_PIPE_5 = (1 << IPA_HW_PIPE_ID_5), + IPA_HW_IRQ_SRCS_PIPE_6 = (1 << IPA_HW_PIPE_ID_6), + IPA_HW_IRQ_SRCS_PIPE_7 = (1 << IPA_HW_PIPE_ID_7), + IPA_HW_IRQ_SRCS_PIPE_8 = (1 << IPA_HW_PIPE_ID_8), + IPA_HW_IRQ_SRCS_PIPE_9 = (1 << IPA_HW_PIPE_ID_9), + IPA_HW_IRQ_SRCS_PIPE_10 = (1 << IPA_HW_PIPE_ID_10), + IPA_HW_IRQ_SRCS_PIPE_11 = (1 << IPA_HW_PIPE_ID_11), + IPA_HW_IRQ_SRCS_PIPE_12 = (1 << IPA_HW_PIPE_ID_12), + IPA_HW_IRQ_SRCS_PIPE_13 = (1 << IPA_HW_PIPE_ID_13), + IPA_HW_IRQ_SRCS_PIPE_14 = (1 << IPA_HW_PIPE_ID_14), + IPA_HW_IRQ_SRCS_PIPE_15 = (1 << IPA_HW_PIPE_ID_15), + IPA_HW_IRQ_SRCS_PIPE_16 = (1 << IPA_HW_PIPE_ID_16), + IPA_HW_IRQ_SRCS_PIPE_17 = (1 << IPA_HW_PIPE_ID_17), + IPA_HW_IRQ_SRCS_PIPE_18 = (1 << IPA_HW_PIPE_ID_18), + IPA_HW_IRQ_SRCS_PIPE_19 = (1 << IPA_HW_PIPE_ID_19), + IPA_HW_IRQ_SRCS_PIPE_20 = (1 << IPA_HW_PIPE_ID_20), + IPA_HW_IRQ_SRCS_PIPE_21 = (1 << IPA_HW_PIPE_ID_21), + IPA_HW_IRQ_SRCS_PIPE_22 = (1 << IPA_HW_PIPE_ID_22), + IPA_HW_IRQ_SRCS_NONE = 0, + IPA_HW_IRQ_SRCS_ALL = 0xFFFFFFFF, +}; + +/* + * Total number of channel contexts that need to be saved for APPS + */ +#define IPA_HW_REG_SAVE_GSI_NUM_CH_CNTXT_A7 20 + +/* + * Total number of channel contexts that need to be saved for UC + */ +#define IPA_HW_REG_SAVE_GSI_NUM_CH_CNTXT_UC 2 + + /* + * Total number of channel contexts that need to be saved for Q6 + */ +#define IPA_HW_REG_SAVE_GSI_NUM_CH_CNTXT_Q6 11 + +/* + * Total number of event ring contexts that need to be saved for APPS + */ +#define IPA_HW_REG_SAVE_GSI_NUM_EVT_CNTXT_A7 27 + +/* + * Total number of event ring contexts that need to be saved for UC + */ +#define IPA_HW_REG_SAVE_GSI_NUM_EVT_CNTXT_UC 2 + +/* + * Total number of endpoints for which ipa_reg_save.pipes[endp_number] + * are not saved by default (only if ipa_cfg.gen.full_reg_trace = + * true) There is no extra endpoints in Stingray + */ +#define IPA_HW_REG_SAVE_NUM_ENDP_EXTRA 0 + +/* + * Total number of endpoints for which ipa_reg_save.pipes[endp_number] + * are always saved + */ +#define IPA_HW_REG_SAVE_NUM_ACTIVE_PIPES IPA_HW_PIPE_ID_MAX + +/* + * SHRAM Bytes per ch + */ +#define IPA_REG_SAVE_BYTES_PER_CHNL_SHRAM 12 + +/* + * Total number of rx splt cmdq's see: + * ipa_rx_splt_cmdq_n_cmd[IPA_RX_SPLT_CMDQ_MAX] + */ +#define IPA_RX_SPLT_CMDQ_MAX 4 + +/* + * Although not necessary for the numbers below, the use of round_up + * is so that future developers know that these particular constants + * have to be a multiple of four bytes, because the IPA memory reads + * that they drive are always 32 bits... + */ +#define IPA_IU_ADDR 0x000A0000 +#define IPA_IU_SIZE round_up(40704, sizeof(u32)) + +#define IPA_SRAM_ADDR 0x00050000 +#define IPA_SRAM_SIZE round_up(19232, sizeof(u32)) + +#define IPA_MBOX_ADDR 0x000C2000 +#define IPA_MBOX_SIZE round_up(256, sizeof(u32)) + +#define IPA_HRAM_ADDR 0x00060000 +#define IPA_HRAM_SIZE round_up(47536, sizeof(u32)) + +#define IPA_SEQ_ADDR 0x00081000 +#define IPA_SEQ_SIZE round_up(768, sizeof(u32)) + +#define IPA_GSI_ADDR 0x00006000 +#define IPA_GSI_SIZE round_up(5376, sizeof(u32)) + +/* + * Macro to define a particular register cfg entry for all pipe + * indexed register + */ +#define IPA_REG_SAVE_CFG_ENTRY_PIPE_ENDP(reg_name, var_name) \ + { GEN_1xVECTOR_REG_OFST(reg_name, 0), \ + (u32 *)&ipa_reg_save.ipa.pipes[0].endp.var_name, \ + GEN_REG_ATTR(reg_name) }, \ + { GEN_1xVECTOR_REG_OFST(reg_name, 1), \ + (u32 *)&ipa_reg_save.ipa.pipes[1].endp.var_name, \ + GEN_REG_ATTR(reg_name) }, \ + { GEN_1xVECTOR_REG_OFST(reg_name, 2), \ + (u32 *)&ipa_reg_save.ipa.pipes[2].endp.var_name, \ + GEN_REG_ATTR(reg_name) }, \ + { GEN_1xVECTOR_REG_OFST(reg_name, 3), \ + (u32 *)&ipa_reg_save.ipa.pipes[3].endp.var_name, \ + GEN_REG_ATTR(reg_name) }, \ + { GEN_1xVECTOR_REG_OFST(reg_name, 4), \ + (u32 *)&ipa_reg_save.ipa.pipes[4].endp.var_name, \ + GEN_REG_ATTR(reg_name) }, \ + { GEN_1xVECTOR_REG_OFST(reg_name, 5), \ + (u32 *)&ipa_reg_save.ipa.pipes[5].endp.var_name, \ + GEN_REG_ATTR(reg_name) }, \ + { GEN_1xVECTOR_REG_OFST(reg_name, 6), \ + (u32 *)&ipa_reg_save.ipa.pipes[6].endp.var_name, \ + GEN_REG_ATTR(reg_name) }, \ + { GEN_1xVECTOR_REG_OFST(reg_name, 7), \ + (u32 *)&ipa_reg_save.ipa.pipes[7].endp.var_name, \ + GEN_REG_ATTR(reg_name) }, \ + { GEN_1xVECTOR_REG_OFST(reg_name, 8), \ + (u32 *)&ipa_reg_save.ipa.pipes[8].endp.var_name, \ + GEN_REG_ATTR(reg_name) }, \ + { GEN_1xVECTOR_REG_OFST(reg_name, 9), \ + (u32 *)&ipa_reg_save.ipa.pipes[9].endp.var_name, \ + GEN_REG_ATTR(reg_name) }, \ + { GEN_1xVECTOR_REG_OFST(reg_name, 10), \ + (u32 *)&ipa_reg_save.ipa.pipes[10].endp.var_name, \ + GEN_REG_ATTR(reg_name) }, \ + { GEN_1xVECTOR_REG_OFST(reg_name, 11), \ + (u32 *)&ipa_reg_save.ipa.pipes[11].endp.var_name, \ + GEN_REG_ATTR(reg_name) }, \ + { GEN_1xVECTOR_REG_OFST(reg_name, 12), \ + (u32 *)&ipa_reg_save.ipa.pipes[12].endp.var_name, \ + GEN_REG_ATTR(reg_name) }, \ + { GEN_1xVECTOR_REG_OFST(reg_name, 13), \ + (u32 *)&ipa_reg_save.ipa.pipes[13].endp.var_name, \ + GEN_REG_ATTR(reg_name) }, \ + { GEN_1xVECTOR_REG_OFST(reg_name, 14), \ + (u32 *)&ipa_reg_save.ipa.pipes[14].endp.var_name, \ + GEN_REG_ATTR(reg_name) }, \ + { GEN_1xVECTOR_REG_OFST(reg_name, 15), \ + (u32 *)&ipa_reg_save.ipa.pipes[15].endp.var_name, \ + GEN_REG_ATTR(reg_name) }, \ + { GEN_1xVECTOR_REG_OFST(reg_name, 16), \ + (u32 *)&ipa_reg_save.ipa.pipes[16].endp.var_name, \ + GEN_REG_ATTR(reg_name) }, \ + { GEN_1xVECTOR_REG_OFST(reg_name, 17), \ + (u32 *)&ipa_reg_save.ipa.pipes[17].endp.var_name, \ + GEN_REG_ATTR(reg_name) }, \ + { GEN_1xVECTOR_REG_OFST(reg_name, 18), \ + (u32 *)&ipa_reg_save.ipa.pipes[18].endp.var_name, \ + GEN_REG_ATTR(reg_name) }, \ + { GEN_1xVECTOR_REG_OFST(reg_name, 19), \ + (u32 *)&ipa_reg_save.ipa.pipes[19].endp.var_name, \ + GEN_REG_ATTR(reg_name) }, \ + { GEN_1xVECTOR_REG_OFST(reg_name, 20), \ + (u32 *)&ipa_reg_save.ipa.pipes[20].endp.var_name, \ + GEN_REG_ATTR(reg_name) }, \ + { GEN_1xVECTOR_REG_OFST(reg_name, 21), \ + (u32 *)&ipa_reg_save.ipa.pipes[21].endp.var_name, \ + GEN_REG_ATTR(reg_name) }, \ + { GEN_1xVECTOR_REG_OFST(reg_name, 22), \ + (u32 *)&ipa_reg_save.ipa.pipes[22].endp.var_name, \ + GEN_REG_ATTR(reg_name) }, \ + { GEN_1xVECTOR_REG_OFST(reg_name, 23), \ + (u32 *)&ipa_reg_save.ipa.pipes[23].endp.var_name, \ + GEN_REG_ATTR(reg_name) }, \ + { GEN_1xVECTOR_REG_OFST(reg_name, 24), \ + (u32 *)&ipa_reg_save.ipa.pipes[24].endp.var_name, \ + GEN_REG_ATTR(reg_name) }, \ + { GEN_1xVECTOR_REG_OFST(reg_name, 25), \ + (u32 *)&ipa_reg_save.ipa.pipes[25].endp.var_name, \ + GEN_REG_ATTR(reg_name) }, \ + { GEN_1xVECTOR_REG_OFST(reg_name, 26), \ + (u32 *)&ipa_reg_save.ipa.pipes[26].endp.var_name, \ + GEN_REG_ATTR(reg_name) }, \ + { GEN_1xVECTOR_REG_OFST(reg_name, 27), \ + (u32 *)&ipa_reg_save.ipa.pipes[27].endp.var_name, \ + GEN_REG_ATTR(reg_name) }, \ + { GEN_1xVECTOR_REG_OFST(reg_name, 28), \ + (u32 *)&ipa_reg_save.ipa.pipes[28].endp.var_name, \ + GEN_REG_ATTR(reg_name) }, \ + { GEN_1xVECTOR_REG_OFST(reg_name, 29), \ + (u32 *)&ipa_reg_save.ipa.pipes[29].endp.var_name, \ + GEN_REG_ATTR(reg_name) }, \ + { GEN_1xVECTOR_REG_OFST(reg_name, 30), \ + (u32 *)&ipa_reg_save.ipa.pipes[30].endp.var_name, \ + GEN_REG_ATTR(reg_name) }, \ + { GEN_1xVECTOR_REG_OFST(reg_name, 31), \ + (u32 *)&ipa_reg_save.ipa.pipes[31].endp.var_name, \ + GEN_REG_ATTR(reg_name) }, \ + { GEN_1xVECTOR_REG_OFST(reg_name, 32), \ + (u32 *)&ipa_reg_save.ipa.pipes[32].endp.var_name, \ + GEN_REG_ATTR(reg_name) }, \ + { GEN_1xVECTOR_REG_OFST(reg_name, 33), \ + (u32 *)&ipa_reg_save.ipa.pipes[33].endp.var_name, \ + GEN_REG_ATTR(reg_name) }, \ + { GEN_1xVECTOR_REG_OFST(reg_name, 34), \ + (u32 *)&ipa_reg_save.ipa.pipes[34].endp.var_name, \ + GEN_REG_ATTR(reg_name) }, \ + { GEN_1xVECTOR_REG_OFST(reg_name, 35), \ + (u32 *)&ipa_reg_save.ipa.pipes[35].endp.var_name, \ + GEN_REG_ATTR(reg_name) } + +/* + * Macro to define a particular register cfg entry for the remaining + * pipe indexed register. In Stingray case we don't have extra + * endpoints so it is intentially empty + */ +#define IPA_HW_REG_SAVE_CFG_ENTRY_PIPE_ENDP_EXTRA(REG_NAME, VAR_NAME) \ + { 0, 0 } + +/* + * Macro to set the active flag for all active pipe indexed register + * In Stingray case we don't have extra endpoints so it is intentially + * empty + */ +#define IPA_HW_REG_SAVE_CFG_ENTRY_PIPE_ENDP_EXTRA_ACTIVE() \ + do { \ + } while (0) + +#endif /* #if !defined(_IPA_HW_COMMON_EX_H_) */ diff --git a/drivers/platform/msm/ipa/ipa_v3/dump/ipa5.0/ipa_hwio.h b/drivers/platform/msm/ipa/ipa_v3/dump/ipa5.0/ipa_hwio.h new file mode 100644 index 0000000000..6200223dd2 --- /dev/null +++ b/drivers/platform/msm/ipa/ipa_v3/dump/ipa5.0/ipa_hwio.h @@ -0,0 +1,16822 @@ +/* SPDX-License-Identifier: GPL-2.0-only */ +/* + * Copyright (c) 2021, The Linux Foundation. All rights reserved. + */ + +#ifndef __IPA_HWIO_H__ +#define __IPA_HWIO_H__ +/** + @file ipa_hwio.h + @brief Auto-generated HWIO interface include file. + + This file contains HWIO register definitions for the following modules: + IPA.* + + 'Include' filters applied: + 'Exclude' filters applied: RESERVED DUMMY + + Attribute definitions for the HWIO_*_ATTR macros are as follows: + 0x0: Command register + 0x1: Read-Only + 0x2: Write-Only + 0x3: Read/Write +*/ + +/*---------------------------------------------------------------------------- + * MODULE: IPA_UC_IPA_UC + *--------------------------------------------------------------------------*/ + +#define IPA_UC_IPA_UC_REG_BASE (IPA_0_IPA_WRAPPER_BASE + 0x001a0000) +#define IPA_UC_IPA_UC_REG_BASE_PHYS (IPA_0_IPA_WRAPPER_BASE_PHYS + 0x001a0000) +#define IPA_UC_IPA_UC_REG_BASE_OFFS 0x001a0000 + +/*---------------------------------------------------------------------------- + * MODULE: IPA_UC_IPA_UC_RAM + *--------------------------------------------------------------------------*/ + +#define IPA_UC_IPA_UC_RAM_REG_BASE (IPA_0_IPA_WRAPPER_BASE + 0x001a0000) +#define IPA_UC_IPA_UC_RAM_REG_BASE_PHYS (IPA_0_IPA_WRAPPER_BASE_PHYS + 0x001a0000) +#define IPA_UC_IPA_UC_RAM_REG_BASE_OFFS 0x001a0000 + +#define HWIO_IPA_UC_IRAM_START_ADDR (IPA_UC_IPA_UC_RAM_REG_BASE + 0x00000000) +#define HWIO_IPA_UC_IRAM_START_PHYS (IPA_UC_IPA_UC_RAM_REG_BASE_PHYS + 0x00000000) +#define HWIO_IPA_UC_IRAM_START_OFFS (IPA_UC_IPA_UC_RAM_REG_BASE_OFFS + 0x00000000) +#define HWIO_IPA_UC_IRAM_START_RMSK 0xffffffff +#define HWIO_IPA_UC_IRAM_START_ATTR 0x3 +#define HWIO_IPA_UC_IRAM_START_IN \ + in_dword_masked(HWIO_IPA_UC_IRAM_START_ADDR, HWIO_IPA_UC_IRAM_START_RMSK) +#define HWIO_IPA_UC_IRAM_START_INM(m) \ + in_dword_masked(HWIO_IPA_UC_IRAM_START_ADDR, m) +#define HWIO_IPA_UC_IRAM_START_OUT(v) \ + out_dword(HWIO_IPA_UC_IRAM_START_ADDR,v) +#define HWIO_IPA_UC_IRAM_START_OUTM(m,v) \ + out_dword_masked_ns(HWIO_IPA_UC_IRAM_START_ADDR,m,v,HWIO_IPA_UC_IRAM_START_IN) +#define HWIO_IPA_UC_IRAM_START_DATA_BMSK 0xffffffff +#define HWIO_IPA_UC_IRAM_START_DATA_SHFT 0x0 + +#define HWIO_IPA_UC_DRAM_START_ADDR (IPA_UC_IPA_UC_RAM_REG_BASE + 0x00008000) +#define HWIO_IPA_UC_DRAM_START_PHYS (IPA_UC_IPA_UC_RAM_REG_BASE_PHYS + 0x00008000) +#define HWIO_IPA_UC_DRAM_START_OFFS (IPA_UC_IPA_UC_RAM_REG_BASE_OFFS + 0x00008000) +#define HWIO_IPA_UC_DRAM_START_RMSK 0xffffffff +#define HWIO_IPA_UC_DRAM_START_ATTR 0x3 +#define HWIO_IPA_UC_DRAM_START_IN \ + in_dword_masked(HWIO_IPA_UC_DRAM_START_ADDR, HWIO_IPA_UC_DRAM_START_RMSK) +#define HWIO_IPA_UC_DRAM_START_INM(m) \ + in_dword_masked(HWIO_IPA_UC_DRAM_START_ADDR, m) +#define HWIO_IPA_UC_DRAM_START_OUT(v) \ + out_dword(HWIO_IPA_UC_DRAM_START_ADDR,v) +#define HWIO_IPA_UC_DRAM_START_OUTM(m,v) \ + out_dword_masked_ns(HWIO_IPA_UC_DRAM_START_ADDR,m,v,HWIO_IPA_UC_DRAM_START_IN) +#define HWIO_IPA_UC_DRAM_START_DATA_BMSK 0xffffffff +#define HWIO_IPA_UC_DRAM_START_DATA_SHFT 0x0 + +/*---------------------------------------------------------------------------- + * MODULE: IPA_UC_IPA_UC_PER + *--------------------------------------------------------------------------*/ + +#define IPA_UC_IPA_UC_PER_REG_BASE (IPA_0_IPA_WRAPPER_BASE + 0x001c0000) +#define IPA_UC_IPA_UC_PER_REG_BASE_PHYS (IPA_0_IPA_WRAPPER_BASE_PHYS + 0x001c0000) +#define IPA_UC_IPA_UC_PER_REG_BASE_OFFS 0x001c0000 + +#define HWIO_IPA_UC_STATUS_ADDR (IPA_UC_IPA_UC_PER_REG_BASE + 0x00000000) +#define HWIO_IPA_UC_STATUS_PHYS (IPA_UC_IPA_UC_PER_REG_BASE_PHYS + 0x00000000) +#define HWIO_IPA_UC_STATUS_OFFS (IPA_UC_IPA_UC_PER_REG_BASE_OFFS + 0x00000000) +#define HWIO_IPA_UC_STATUS_RMSK 0xf +#define HWIO_IPA_UC_STATUS_ATTR 0x1 +#define HWIO_IPA_UC_STATUS_IN \ + in_dword_masked(HWIO_IPA_UC_STATUS_ADDR, HWIO_IPA_UC_STATUS_RMSK) +#define HWIO_IPA_UC_STATUS_INM(m) \ + in_dword_masked(HWIO_IPA_UC_STATUS_ADDR, m) +#define HWIO_IPA_UC_STATUS_UC_ENABLE_BMSK 0x8 +#define HWIO_IPA_UC_STATUS_UC_ENABLE_SHFT 0x3 +#define HWIO_IPA_UC_STATUS_LOCKUP_BMSK 0x4 +#define HWIO_IPA_UC_STATUS_LOCKUP_SHFT 0x2 +#define HWIO_IPA_UC_STATUS_SLEEP_BMSK 0x2 +#define HWIO_IPA_UC_STATUS_SLEEP_SHFT 0x1 +#define HWIO_IPA_UC_STATUS_SLEEPDEEP_BMSK 0x1 +#define HWIO_IPA_UC_STATUS_SLEEPDEEP_SHFT 0x0 + +#define HWIO_IPA_UC_CONTROL_ADDR (IPA_UC_IPA_UC_PER_REG_BASE + 0x00000004) +#define HWIO_IPA_UC_CONTROL_PHYS (IPA_UC_IPA_UC_PER_REG_BASE_PHYS + 0x00000004) +#define HWIO_IPA_UC_CONTROL_OFFS (IPA_UC_IPA_UC_PER_REG_BASE_OFFS + 0x00000004) +#define HWIO_IPA_UC_CONTROL_RMSK 0x9000ffe +#define HWIO_IPA_UC_CONTROL_ATTR 0x3 +#define HWIO_IPA_UC_CONTROL_IN \ + in_dword_masked(HWIO_IPA_UC_CONTROL_ADDR, HWIO_IPA_UC_CONTROL_RMSK) +#define HWIO_IPA_UC_CONTROL_INM(m) \ + in_dword_masked(HWIO_IPA_UC_CONTROL_ADDR, m) +#define HWIO_IPA_UC_CONTROL_OUT(v) \ + out_dword(HWIO_IPA_UC_CONTROL_ADDR,v) +#define HWIO_IPA_UC_CONTROL_OUTM(m,v) \ + out_dword_masked_ns(HWIO_IPA_UC_CONTROL_ADDR,m,v,HWIO_IPA_UC_CONTROL_IN) +#define HWIO_IPA_UC_CONTROL_UC_RAM_RD_CLI_CACHE_DIS_BMSK 0x8000000 +#define HWIO_IPA_UC_CONTROL_UC_RAM_RD_CLI_CACHE_DIS_SHFT 0x1b +#define HWIO_IPA_UC_CONTROL_WARMBOOT_DIS_BMSK 0x1000000 +#define HWIO_IPA_UC_CONTROL_WARMBOOT_DIS_SHFT 0x18 +#define HWIO_IPA_UC_CONTROL_MBOX_DIS_BMSK 0xff0 +#define HWIO_IPA_UC_CONTROL_MBOX_DIS_SHFT 0x4 +#define HWIO_IPA_UC_CONTROL_UC_CLOCK_GATING_DIS_BMSK 0x8 +#define HWIO_IPA_UC_CONTROL_UC_CLOCK_GATING_DIS_SHFT 0x3 +#define HWIO_IPA_UC_CONTROL_QMB_SNOC_BYPASS_DIS_BMSK 0x4 +#define HWIO_IPA_UC_CONTROL_QMB_SNOC_BYPASS_DIS_SHFT 0x2 +#define HWIO_IPA_UC_CONTROL_UC_DSMODE_BMSK 0x2 +#define HWIO_IPA_UC_CONTROL_UC_DSMODE_SHFT 0x1 + +#define HWIO_IPA_UC_SYS_BUS_ATTRIB_ADDR (IPA_UC_IPA_UC_PER_REG_BASE + 0x00000010) +#define HWIO_IPA_UC_SYS_BUS_ATTRIB_PHYS (IPA_UC_IPA_UC_PER_REG_BASE_PHYS + 0x00000010) +#define HWIO_IPA_UC_SYS_BUS_ATTRIB_OFFS (IPA_UC_IPA_UC_PER_REG_BASE_OFFS + 0x00000010) +#define HWIO_IPA_UC_SYS_BUS_ATTRIB_RMSK 0x1117 +#define HWIO_IPA_UC_SYS_BUS_ATTRIB_ATTR 0x3 +#define HWIO_IPA_UC_SYS_BUS_ATTRIB_IN \ + in_dword_masked(HWIO_IPA_UC_SYS_BUS_ATTRIB_ADDR, HWIO_IPA_UC_SYS_BUS_ATTRIB_RMSK) +#define HWIO_IPA_UC_SYS_BUS_ATTRIB_INM(m) \ + in_dword_masked(HWIO_IPA_UC_SYS_BUS_ATTRIB_ADDR, m) +#define HWIO_IPA_UC_SYS_BUS_ATTRIB_OUT(v) \ + out_dword(HWIO_IPA_UC_SYS_BUS_ATTRIB_ADDR,v) +#define HWIO_IPA_UC_SYS_BUS_ATTRIB_OUTM(m,v) \ + out_dword_masked_ns(HWIO_IPA_UC_SYS_BUS_ATTRIB_ADDR,m,v,HWIO_IPA_UC_SYS_BUS_ATTRIB_IN) +#define HWIO_IPA_UC_SYS_BUS_ATTRIB_SHARED_BMSK 0x1000 +#define HWIO_IPA_UC_SYS_BUS_ATTRIB_SHARED_SHFT 0xc +#define HWIO_IPA_UC_SYS_BUS_ATTRIB_INNERSHARED_BMSK 0x100 +#define HWIO_IPA_UC_SYS_BUS_ATTRIB_INNERSHARED_SHFT 0x8 +#define HWIO_IPA_UC_SYS_BUS_ATTRIB_NOALLOCATE_BMSK 0x10 +#define HWIO_IPA_UC_SYS_BUS_ATTRIB_NOALLOCATE_SHFT 0x4 +#define HWIO_IPA_UC_SYS_BUS_ATTRIB_MEMTYPE_BMSK 0x7 +#define HWIO_IPA_UC_SYS_BUS_ATTRIB_MEMTYPE_SHFT 0x0 +#define HWIO_IPA_UC_SYS_BUS_ATTRIB_MEMTYPE_STRONGLY_ORDERED_FVAL 0x0 +#define HWIO_IPA_UC_SYS_BUS_ATTRIB_MEMTYPE_DEVICE_FVAL 0x1 +#define HWIO_IPA_UC_SYS_BUS_ATTRIB_MEMTYPE_NON_CACHEABLE_FVAL 0x2 +#define HWIO_IPA_UC_SYS_BUS_ATTRIB_MEMTYPE_COPYBACK_WRITEALLOCATE_FVAL 0x3 +#define HWIO_IPA_UC_SYS_BUS_ATTRIB_MEMTYPE_WRITETHROUGH_NOALLOCATE_FVAL 0x6 +#define HWIO_IPA_UC_SYS_BUS_ATTRIB_MEMTYPE_COPYBACK_NOALLOCATE_FVAL 0x7 + +#define HWIO_IPA_UC_PEND_IRQ_ADDR (IPA_UC_IPA_UC_PER_REG_BASE + 0x00000014) +#define HWIO_IPA_UC_PEND_IRQ_PHYS (IPA_UC_IPA_UC_PER_REG_BASE_PHYS + 0x00000014) +#define HWIO_IPA_UC_PEND_IRQ_OFFS (IPA_UC_IPA_UC_PER_REG_BASE_OFFS + 0x00000014) +#define HWIO_IPA_UC_PEND_IRQ_RMSK 0xffffffff +#define HWIO_IPA_UC_PEND_IRQ_ATTR 0x1 +#define HWIO_IPA_UC_PEND_IRQ_IN \ + in_dword_masked(HWIO_IPA_UC_PEND_IRQ_ADDR, HWIO_IPA_UC_PEND_IRQ_RMSK) +#define HWIO_IPA_UC_PEND_IRQ_INM(m) \ + in_dword_masked(HWIO_IPA_UC_PEND_IRQ_ADDR, m) +#define HWIO_IPA_UC_PEND_IRQ_PEND_IRQ_BMSK 0xffffffff +#define HWIO_IPA_UC_PEND_IRQ_PEND_IRQ_SHFT 0x0 + +#define HWIO_IPA_UC_TRACE_BUFFER_ADDR (IPA_UC_IPA_UC_PER_REG_BASE + 0x00000018) +#define HWIO_IPA_UC_TRACE_BUFFER_PHYS (IPA_UC_IPA_UC_PER_REG_BASE_PHYS + 0x00000018) +#define HWIO_IPA_UC_TRACE_BUFFER_OFFS (IPA_UC_IPA_UC_PER_REG_BASE_OFFS + 0x00000018) +#define HWIO_IPA_UC_TRACE_BUFFER_RMSK 0xffffffff +#define HWIO_IPA_UC_TRACE_BUFFER_ATTR 0x1 +#define HWIO_IPA_UC_TRACE_BUFFER_IN \ + in_dword_masked(HWIO_IPA_UC_TRACE_BUFFER_ADDR, HWIO_IPA_UC_TRACE_BUFFER_RMSK) +#define HWIO_IPA_UC_TRACE_BUFFER_INM(m) \ + in_dword_masked(HWIO_IPA_UC_TRACE_BUFFER_ADDR, m) +#define HWIO_IPA_UC_TRACE_BUFFER_TRACE_BUFFER_BMSK 0xffffffff +#define HWIO_IPA_UC_TRACE_BUFFER_TRACE_BUFFER_SHFT 0x0 + +#define HWIO_IPA_UC_PC_ADDR (IPA_UC_IPA_UC_PER_REG_BASE + 0x0000001c) +#define HWIO_IPA_UC_PC_PHYS (IPA_UC_IPA_UC_PER_REG_BASE_PHYS + 0x0000001c) +#define HWIO_IPA_UC_PC_OFFS (IPA_UC_IPA_UC_PER_REG_BASE_OFFS + 0x0000001c) +#define HWIO_IPA_UC_PC_RMSK 0xffffffff +#define HWIO_IPA_UC_PC_ATTR 0x1 +#define HWIO_IPA_UC_PC_IN \ + in_dword_masked(HWIO_IPA_UC_PC_ADDR, HWIO_IPA_UC_PC_RMSK) +#define HWIO_IPA_UC_PC_INM(m) \ + in_dword_masked(HWIO_IPA_UC_PC_ADDR, m) +#define HWIO_IPA_UC_PC_PC_BMSK 0xffffffff +#define HWIO_IPA_UC_PC_PC_SHFT 0x0 + +#define HWIO_IPA_UC_VUIC_INT_ADDRESS_LSB_ADDR (IPA_UC_IPA_UC_PER_REG_BASE + 0x00000024) +#define HWIO_IPA_UC_VUIC_INT_ADDRESS_LSB_PHYS (IPA_UC_IPA_UC_PER_REG_BASE_PHYS + 0x00000024) +#define HWIO_IPA_UC_VUIC_INT_ADDRESS_LSB_OFFS (IPA_UC_IPA_UC_PER_REG_BASE_OFFS + 0x00000024) +#define HWIO_IPA_UC_VUIC_INT_ADDRESS_LSB_RMSK 0xffffffff +#define HWIO_IPA_UC_VUIC_INT_ADDRESS_LSB_ATTR 0x1 +#define HWIO_IPA_UC_VUIC_INT_ADDRESS_LSB_IN \ + in_dword_masked(HWIO_IPA_UC_VUIC_INT_ADDRESS_LSB_ADDR, HWIO_IPA_UC_VUIC_INT_ADDRESS_LSB_RMSK) +#define HWIO_IPA_UC_VUIC_INT_ADDRESS_LSB_INM(m) \ + in_dword_masked(HWIO_IPA_UC_VUIC_INT_ADDRESS_LSB_ADDR, m) +#define HWIO_IPA_UC_VUIC_INT_ADDRESS_LSB_ADDRRESS_BMSK 0xffffffff +#define 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+/*---------------------------------------------------------------------------- + * MODULE: IPA_RAM + *--------------------------------------------------------------------------*/ + +#define IPA_RAM_REG_BASE (IPA_0_IPA_WRAPPER_BASE + 0x00150000) +#define IPA_RAM_REG_BASE_PHYS (IPA_0_IPA_WRAPPER_BASE_PHYS + 0x00150000) +#define IPA_RAM_REG_BASE_OFFS 0x00150000 + +#define HWIO_IPA_SW_AREA_RAM_DIRECT_ACCESS_n_ADDR(n) (IPA_RAM_REG_BASE + 0x00000000 + 0x4 * (n)) +#define HWIO_IPA_SW_AREA_RAM_DIRECT_ACCESS_n_PHYS(n) (IPA_RAM_REG_BASE_PHYS + 0x00000000 + 0x4 * (n)) +#define HWIO_IPA_SW_AREA_RAM_DIRECT_ACCESS_n_OFFS(n) (IPA_RAM_REG_BASE_OFFS + 0x00000000 + 0x4 * (n)) +#define HWIO_IPA_SW_AREA_RAM_DIRECT_ACCESS_n_RMSK 0xffffffff +#define HWIO_IPA_SW_AREA_RAM_DIRECT_ACCESS_n_MAXn 5119 +#define HWIO_IPA_SW_AREA_RAM_DIRECT_ACCESS_n_ATTR 0x3 +#define HWIO_IPA_SW_AREA_RAM_DIRECT_ACCESS_n_INI(n) \ + in_dword_masked(HWIO_IPA_SW_AREA_RAM_DIRECT_ACCESS_n_ADDR(n), HWIO_IPA_SW_AREA_RAM_DIRECT_ACCESS_n_RMSK) +#define HWIO_IPA_SW_AREA_RAM_DIRECT_ACCESS_n_INMI(n,mask) \ + in_dword_masked(HWIO_IPA_SW_AREA_RAM_DIRECT_ACCESS_n_ADDR(n), mask) +#define HWIO_IPA_SW_AREA_RAM_DIRECT_ACCESS_n_OUTI(n,val) \ + out_dword(HWIO_IPA_SW_AREA_RAM_DIRECT_ACCESS_n_ADDR(n),val) +#define HWIO_IPA_SW_AREA_RAM_DIRECT_ACCESS_n_OUTMI(n,mask,val) \ + out_dword_masked_ns(HWIO_IPA_SW_AREA_RAM_DIRECT_ACCESS_n_ADDR(n),mask,val,HWIO_IPA_SW_AREA_RAM_DIRECT_ACCESS_n_INI(n)) +#define HWIO_IPA_SW_AREA_RAM_DIRECT_ACCESS_n_DATA_WORD_BMSK 0xffffffff +#define HWIO_IPA_SW_AREA_RAM_DIRECT_ACCESS_n_DATA_WORD_SHFT 0x0 + +#define HWIO_IPA_HW_AREA_RAM_DIRECT_ACCESS_n_ADDR(n) (IPA_RAM_REG_BASE + 0x00010000 + 0x4 * (n)) +#define HWIO_IPA_HW_AREA_RAM_DIRECT_ACCESS_n_PHYS(n) (IPA_RAM_REG_BASE_PHYS + 0x00010000 + 0x4 * (n)) +#define HWIO_IPA_HW_AREA_RAM_DIRECT_ACCESS_n_OFFS(n) (IPA_RAM_REG_BASE_OFFS + 0x00010000 + 0x4 * (n)) +#define HWIO_IPA_HW_AREA_RAM_DIRECT_ACCESS_n_RMSK 0xffffffff +#define HWIO_IPA_HW_AREA_RAM_DIRECT_ACCESS_n_MAXn 10051 +#define HWIO_IPA_HW_AREA_RAM_DIRECT_ACCESS_n_ATTR 0x3 +#define HWIO_IPA_HW_AREA_RAM_DIRECT_ACCESS_n_INI(n) \ + in_dword_masked(HWIO_IPA_HW_AREA_RAM_DIRECT_ACCESS_n_ADDR(n), HWIO_IPA_HW_AREA_RAM_DIRECT_ACCESS_n_RMSK) +#define HWIO_IPA_HW_AREA_RAM_DIRECT_ACCESS_n_INMI(n,mask) \ + in_dword_masked(HWIO_IPA_HW_AREA_RAM_DIRECT_ACCESS_n_ADDR(n), mask) +#define HWIO_IPA_HW_AREA_RAM_DIRECT_ACCESS_n_OUTI(n,val) \ + out_dword(HWIO_IPA_HW_AREA_RAM_DIRECT_ACCESS_n_ADDR(n),val) +#define HWIO_IPA_HW_AREA_RAM_DIRECT_ACCESS_n_OUTMI(n,mask,val) \ + out_dword_masked_ns(HWIO_IPA_HW_AREA_RAM_DIRECT_ACCESS_n_ADDR(n),mask,val,HWIO_IPA_HW_AREA_RAM_DIRECT_ACCESS_n_INI(n)) +#define HWIO_IPA_HW_AREA_RAM_DIRECT_ACCESS_n_DATA_WORD_BMSK 0xffffffff +#define HWIO_IPA_HW_AREA_RAM_DIRECT_ACCESS_n_DATA_WORD_SHFT 0x0 + +/*---------------------------------------------------------------------------- + * MODULE: IPA_EE + *--------------------------------------------------------------------------*/ + +#define IPA_EE_REG_BASE (IPA_0_IPA_WRAPPER_BASE + 0x0014c000) +#define IPA_EE_REG_BASE_PHYS (IPA_0_IPA_WRAPPER_BASE_PHYS + 0x0014c000) +#define IPA_EE_REG_BASE_OFFS 0x0014c000 + +#define HWIO_IPA_IRQ_STTS_EE_n_ADDR(n) (IPA_EE_REG_BASE + 0x00000008 + 0x1000 * (n)) +#define HWIO_IPA_IRQ_STTS_EE_n_PHYS(n) (IPA_EE_REG_BASE_PHYS + 0x00000008 + 0x1000 * (n)) +#define HWIO_IPA_IRQ_STTS_EE_n_OFFS(n) (IPA_EE_REG_BASE_OFFS + 0x00000008 + 0x1000 * (n)) +#define HWIO_IPA_IRQ_STTS_EE_n_RMSK 0x3fbffffd +#define HWIO_IPA_IRQ_STTS_EE_n_MAXn 3 +#define HWIO_IPA_IRQ_STTS_EE_n_ATTR 0x1 +#define HWIO_IPA_IRQ_STTS_EE_n_INI(n) \ + in_dword_masked(HWIO_IPA_IRQ_STTS_EE_n_ADDR(n), HWIO_IPA_IRQ_STTS_EE_n_RMSK) +#define HWIO_IPA_IRQ_STTS_EE_n_INMI(n,mask) \ + in_dword_masked(HWIO_IPA_IRQ_STTS_EE_n_ADDR(n), mask) +#define HWIO_IPA_IRQ_STTS_EE_n_DRBIP_IMM_CMD_NO_FLSH_HZRD_IRQ_BMSK 0x20000000 +#define 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HWIO_IPA_SUSPEND_IRQ_CLR_EE_n_REG_k_ENDPOINTS_BMSK 0xffffffff +#define HWIO_IPA_SUSPEND_IRQ_CLR_EE_n_REG_k_ENDPOINTS_SHFT 0x0 + +#define HWIO_IPA_HOLB_DROP_IRQ_INFO_EE_n_REG_k_ADDR(n,k) (IPA_EE_REG_BASE + 0x00000090 + 0x1000 * (n) + 0x4 * (k)) +#define HWIO_IPA_HOLB_DROP_IRQ_INFO_EE_n_REG_k_PHYS(n,k) (IPA_EE_REG_BASE_PHYS + 0x00000090 + 0x1000 * (n) + 0x4 * (k)) +#define HWIO_IPA_HOLB_DROP_IRQ_INFO_EE_n_REG_k_OFFS(n,k) (IPA_EE_REG_BASE_OFFS + 0x00000090 + 0x1000 * (n) + 0x4 * (k)) +#define HWIO_IPA_HOLB_DROP_IRQ_INFO_EE_n_REG_k_RMSK 0xffffffff +#define HWIO_IPA_HOLB_DROP_IRQ_INFO_EE_n_REG_k_MAXn 3 +#define HWIO_IPA_HOLB_DROP_IRQ_INFO_EE_n_REG_k_MAXk 1 +#define HWIO_IPA_HOLB_DROP_IRQ_INFO_EE_n_REG_k_ATTR 0x1 +#define HWIO_IPA_HOLB_DROP_IRQ_INFO_EE_n_REG_k_INI2(n,k) \ + in_dword_masked(HWIO_IPA_HOLB_DROP_IRQ_INFO_EE_n_REG_k_ADDR(n,k), HWIO_IPA_HOLB_DROP_IRQ_INFO_EE_n_REG_k_RMSK) +#define HWIO_IPA_HOLB_DROP_IRQ_INFO_EE_n_REG_k_INMI2(n,k,mask) \ + in_dword_masked(HWIO_IPA_HOLB_DROP_IRQ_INFO_EE_n_REG_k_ADDR(n,k), mask) +#define HWIO_IPA_HOLB_DROP_IRQ_INFO_EE_n_REG_k_ENDPOINTS_BMSK 0xffffffff +#define HWIO_IPA_HOLB_DROP_IRQ_INFO_EE_n_REG_k_ENDPOINTS_SHFT 0x0 + +#define HWIO_IPA_HOLB_DROP_IRQ_EN_EE_n_REG_k_ADDR(n,k) (IPA_EE_REG_BASE + 0x000000b0 + 0x1000 * (n) + 0x4 * (k)) +#define HWIO_IPA_HOLB_DROP_IRQ_EN_EE_n_REG_k_PHYS(n,k) (IPA_EE_REG_BASE_PHYS + 0x000000b0 + 0x1000 * (n) + 0x4 * (k)) +#define HWIO_IPA_HOLB_DROP_IRQ_EN_EE_n_REG_k_OFFS(n,k) (IPA_EE_REG_BASE_OFFS + 0x000000b0 + 0x1000 * (n) + 0x4 * (k)) +#define HWIO_IPA_HOLB_DROP_IRQ_EN_EE_n_REG_k_RMSK 0xffffffff +#define HWIO_IPA_HOLB_DROP_IRQ_EN_EE_n_REG_k_MAXn 3 +#define HWIO_IPA_HOLB_DROP_IRQ_EN_EE_n_REG_k_MAXk 1 +#define HWIO_IPA_HOLB_DROP_IRQ_EN_EE_n_REG_k_ATTR 0x3 +#define HWIO_IPA_HOLB_DROP_IRQ_EN_EE_n_REG_k_INI2(n,k) \ + in_dword_masked(HWIO_IPA_HOLB_DROP_IRQ_EN_EE_n_REG_k_ADDR(n,k), HWIO_IPA_HOLB_DROP_IRQ_EN_EE_n_REG_k_RMSK) +#define HWIO_IPA_HOLB_DROP_IRQ_EN_EE_n_REG_k_INMI2(n,k,mask) \ + in_dword_masked(HWIO_IPA_HOLB_DROP_IRQ_EN_EE_n_REG_k_ADDR(n,k), mask) +#define HWIO_IPA_HOLB_DROP_IRQ_EN_EE_n_REG_k_OUTI2(n,k,val) \ + out_dword(HWIO_IPA_HOLB_DROP_IRQ_EN_EE_n_REG_k_ADDR(n,k),val) +#define HWIO_IPA_HOLB_DROP_IRQ_EN_EE_n_REG_k_OUTMI2(n,k,mask,val) \ + out_dword_masked_ns(HWIO_IPA_HOLB_DROP_IRQ_EN_EE_n_REG_k_ADDR(n,k),mask,val,HWIO_IPA_HOLB_DROP_IRQ_EN_EE_n_REG_k_INI2(n,k)) +#define HWIO_IPA_HOLB_DROP_IRQ_EN_EE_n_REG_k_ENDPOINTS_BMSK 0xffffffff +#define HWIO_IPA_HOLB_DROP_IRQ_EN_EE_n_REG_k_ENDPOINTS_SHFT 0x0 + +#define HWIO_IPA_HOLB_DROP_IRQ_CLR_EE_n_REG_k_ADDR(n,k) (IPA_EE_REG_BASE + 0x000000c0 + 0x1000 * (n) + 0x4 * (k)) +#define HWIO_IPA_HOLB_DROP_IRQ_CLR_EE_n_REG_k_PHYS(n,k) (IPA_EE_REG_BASE_PHYS + 0x000000c0 + 0x1000 * (n) + 0x4 * (k)) +#define HWIO_IPA_HOLB_DROP_IRQ_CLR_EE_n_REG_k_OFFS(n,k) (IPA_EE_REG_BASE_OFFS + 0x000000c0 + 0x1000 * (n) + 0x4 * (k)) +#define HWIO_IPA_HOLB_DROP_IRQ_CLR_EE_n_REG_k_RMSK 0xffffffff +#define HWIO_IPA_HOLB_DROP_IRQ_CLR_EE_n_REG_k_MAXn 3 +#define HWIO_IPA_HOLB_DROP_IRQ_CLR_EE_n_REG_k_MAXk 1 +#define HWIO_IPA_HOLB_DROP_IRQ_CLR_EE_n_REG_k_ATTR 0x2 +#define HWIO_IPA_HOLB_DROP_IRQ_CLR_EE_n_REG_k_OUTI2(n,k,val) \ + out_dword(HWIO_IPA_HOLB_DROP_IRQ_CLR_EE_n_REG_k_ADDR(n,k),val) +#define HWIO_IPA_HOLB_DROP_IRQ_CLR_EE_n_REG_k_ENDPOINTS_BMSK 0xffffffff +#define HWIO_IPA_HOLB_DROP_IRQ_CLR_EE_n_REG_k_ENDPOINTS_SHFT 0x0 + +#define HWIO_IPA_MODEM_BEARER_INIT_VALUES_0_ADDR (IPA_EE_REG_BASE + 0x00001100) +#define HWIO_IPA_MODEM_BEARER_INIT_VALUES_0_PHYS (IPA_EE_REG_BASE_PHYS + 0x00001100) +#define HWIO_IPA_MODEM_BEARER_INIT_VALUES_0_OFFS (IPA_EE_REG_BASE_OFFS + 0x00001100) +#define HWIO_IPA_MODEM_BEARER_INIT_VALUES_0_RMSK 0xff1ff0ff +#define HWIO_IPA_MODEM_BEARER_INIT_VALUES_0_ATTR 0x1 +#define HWIO_IPA_MODEM_BEARER_INIT_VALUES_0_IN \ + in_dword_masked(HWIO_IPA_MODEM_BEARER_INIT_VALUES_0_ADDR, HWIO_IPA_MODEM_BEARER_INIT_VALUES_0_RMSK) +#define HWIO_IPA_MODEM_BEARER_INIT_VALUES_0_INM(m) \ + in_dword_masked(HWIO_IPA_MODEM_BEARER_INIT_VALUES_0_ADDR, m) +#define HWIO_IPA_MODEM_BEARER_INIT_VALUES_0_MODEM_BEARER_INIT_BEARER_BMSK 0xff000000 +#define HWIO_IPA_MODEM_BEARER_INIT_VALUES_0_MODEM_BEARER_INIT_BEARER_SHFT 0x18 +#define HWIO_IPA_MODEM_BEARER_INIT_VALUES_0_MODEM_BEARER_INIT_CPHR_KEY_INDX_BMSK 0x1f0000 +#define HWIO_IPA_MODEM_BEARER_INIT_VALUES_0_MODEM_BEARER_INIT_CPHR_KEY_INDX_SHFT 0x10 +#define HWIO_IPA_MODEM_BEARER_INIT_VALUES_0_MODEM_BEARER_INIT_CPHR_ALGORITHM_BMSK 0xf000 +#define HWIO_IPA_MODEM_BEARER_INIT_VALUES_0_MODEM_BEARER_INIT_CPHR_ALGORITHM_SHFT 0xc +#define HWIO_IPA_MODEM_BEARER_INIT_VALUES_0_MODEM_BEARER_INIT_L2_HDR_SIZE_BMSK 0xff +#define HWIO_IPA_MODEM_BEARER_INIT_VALUES_0_MODEM_BEARER_INIT_L2_HDR_SIZE_SHFT 0x0 + +#define HWIO_IPA_MODEM_BEARER_INIT_VALUES_1_ADDR (IPA_EE_REG_BASE + 0x00001104) +#define HWIO_IPA_MODEM_BEARER_INIT_VALUES_1_PHYS (IPA_EE_REG_BASE_PHYS + 0x00001104) +#define HWIO_IPA_MODEM_BEARER_INIT_VALUES_1_OFFS (IPA_EE_REG_BASE_OFFS + 0x00001104) +#define HWIO_IPA_MODEM_BEARER_INIT_VALUES_1_RMSK 0xffffffff +#define HWIO_IPA_MODEM_BEARER_INIT_VALUES_1_ATTR 0x1 +#define HWIO_IPA_MODEM_BEARER_INIT_VALUES_1_IN \ + in_dword_masked(HWIO_IPA_MODEM_BEARER_INIT_VALUES_1_ADDR, HWIO_IPA_MODEM_BEARER_INIT_VALUES_1_RMSK) +#define HWIO_IPA_MODEM_BEARER_INIT_VALUES_1_INM(m) \ + in_dword_masked(HWIO_IPA_MODEM_BEARER_INIT_VALUES_1_ADDR, m) +#define HWIO_IPA_MODEM_BEARER_INIT_VALUES_1_MODEM_BEARER_INIT_BEARER_SEL_BMSK 0x80000000 +#define HWIO_IPA_MODEM_BEARER_INIT_VALUES_1_MODEM_BEARER_INIT_BEARER_SEL_SHFT 0x1f +#define HWIO_IPA_MODEM_BEARER_INIT_VALUES_1_MODEM_BEARER_INIT_DIRECTION_BMSK 0x40000000 +#define HWIO_IPA_MODEM_BEARER_INIT_VALUES_1_MODEM_BEARER_INIT_DIRECTION_SHFT 0x1e +#define HWIO_IPA_MODEM_BEARER_INIT_VALUES_1_MODEM_BEARER_INIT_CPHR_OFST_START_BMSK 0x3fff0000 +#define HWIO_IPA_MODEM_BEARER_INIT_VALUES_1_MODEM_BEARER_INIT_CPHR_OFST_START_SHFT 0x10 +#define HWIO_IPA_MODEM_BEARER_INIT_VALUES_1_MODEM_BEARER_INIT_CPHR_OFST_KEYSTRM_BMSK 0xffff +#define HWIO_IPA_MODEM_BEARER_INIT_VALUES_1_MODEM_BEARER_INIT_CPHR_OFST_KEYSTRM_SHFT 0x0 + +#define HWIO_IPA_MODEM_BEARER_INIT_VALUES_2_ADDR (IPA_EE_REG_BASE + 0x00001108) +#define HWIO_IPA_MODEM_BEARER_INIT_VALUES_2_PHYS (IPA_EE_REG_BASE_PHYS + 0x00001108) +#define HWIO_IPA_MODEM_BEARER_INIT_VALUES_2_OFFS (IPA_EE_REG_BASE_OFFS + 0x00001108) +#define HWIO_IPA_MODEM_BEARER_INIT_VALUES_2_RMSK 0x31ff +#define HWIO_IPA_MODEM_BEARER_INIT_VALUES_2_ATTR 0x1 +#define HWIO_IPA_MODEM_BEARER_INIT_VALUES_2_IN \ + in_dword_masked(HWIO_IPA_MODEM_BEARER_INIT_VALUES_2_ADDR, HWIO_IPA_MODEM_BEARER_INIT_VALUES_2_RMSK) +#define HWIO_IPA_MODEM_BEARER_INIT_VALUES_2_INM(m) \ + in_dword_masked(HWIO_IPA_MODEM_BEARER_INIT_VALUES_2_ADDR, m) +#define HWIO_IPA_MODEM_BEARER_INIT_VALUES_2_MODEM_BEARER_INIT_IP_MACI_SIZE_BMSK 0x3000 +#define HWIO_IPA_MODEM_BEARER_INIT_VALUES_2_MODEM_BEARER_INIT_IP_MACI_SIZE_SHFT 0xc +#define HWIO_IPA_MODEM_BEARER_INIT_VALUES_2_MODEM_BEARER_INIT_IP_KEY_INDX_BMSK 0x1f0 +#define HWIO_IPA_MODEM_BEARER_INIT_VALUES_2_MODEM_BEARER_INIT_IP_KEY_INDX_SHFT 0x4 +#define HWIO_IPA_MODEM_BEARER_INIT_VALUES_2_MODEM_BEARER_INIT_IP_ALGORITHM_BMSK 0xf +#define HWIO_IPA_MODEM_BEARER_INIT_VALUES_2_MODEM_BEARER_INIT_IP_ALGORITHM_SHFT 0x0 + +#define HWIO_IPA_MODEM_BEARER_CONFIG_VALUES_0_ADDR (IPA_EE_REG_BASE + 0x0000110c) +#define HWIO_IPA_MODEM_BEARER_CONFIG_VALUES_0_PHYS (IPA_EE_REG_BASE_PHYS + 0x0000110c) +#define HWIO_IPA_MODEM_BEARER_CONFIG_VALUES_0_OFFS (IPA_EE_REG_BASE_OFFS + 0x0000110c) +#define HWIO_IPA_MODEM_BEARER_CONFIG_VALUES_0_RMSK 0xffffffff +#define HWIO_IPA_MODEM_BEARER_CONFIG_VALUES_0_ATTR 0x1 +#define HWIO_IPA_MODEM_BEARER_CONFIG_VALUES_0_IN \ + in_dword_masked(HWIO_IPA_MODEM_BEARER_CONFIG_VALUES_0_ADDR, HWIO_IPA_MODEM_BEARER_CONFIG_VALUES_0_RMSK) +#define HWIO_IPA_MODEM_BEARER_CONFIG_VALUES_0_INM(m) \ + in_dword_masked(HWIO_IPA_MODEM_BEARER_CONFIG_VALUES_0_ADDR, m) +#define HWIO_IPA_MODEM_BEARER_CONFIG_VALUES_0_MODEM_BEARER_CONFIG_COUNT_F_BMSK 0xffffffff +#define HWIO_IPA_MODEM_BEARER_CONFIG_VALUES_0_MODEM_BEARER_CONFIG_COUNT_F_SHFT 0x0 + +#define HWIO_IPA_MODEM_BEARER_CONFIG_VALUES_1_ADDR (IPA_EE_REG_BASE + 0x00001110) +#define HWIO_IPA_MODEM_BEARER_CONFIG_VALUES_1_PHYS (IPA_EE_REG_BASE_PHYS + 0x00001110) +#define HWIO_IPA_MODEM_BEARER_CONFIG_VALUES_1_OFFS (IPA_EE_REG_BASE_OFFS + 0x00001110) +#define HWIO_IPA_MODEM_BEARER_CONFIG_VALUES_1_RMSK 0xffff +#define HWIO_IPA_MODEM_BEARER_CONFIG_VALUES_1_ATTR 0x1 +#define HWIO_IPA_MODEM_BEARER_CONFIG_VALUES_1_IN \ + in_dword_masked(HWIO_IPA_MODEM_BEARER_CONFIG_VALUES_1_ADDR, HWIO_IPA_MODEM_BEARER_CONFIG_VALUES_1_RMSK) +#define HWIO_IPA_MODEM_BEARER_CONFIG_VALUES_1_INM(m) \ + in_dword_masked(HWIO_IPA_MODEM_BEARER_CONFIG_VALUES_1_ADDR, m) +#define HWIO_IPA_MODEM_BEARER_CONFIG_VALUES_1_MODEM_BEARER_CONFIG_SIZE_F_BMSK 0xffff +#define HWIO_IPA_MODEM_BEARER_CONFIG_VALUES_1_MODEM_BEARER_CONFIG_SIZE_F_SHFT 0x0 + +#define HWIO_IPA_SECURED_PIPES_n_ADDR(n) (IPA_EE_REG_BASE + 0x00001120 + 0x4 * (n)) +#define HWIO_IPA_SECURED_PIPES_n_PHYS(n) (IPA_EE_REG_BASE_PHYS + 0x00001120 + 0x4 * (n)) +#define HWIO_IPA_SECURED_PIPES_n_OFFS(n) (IPA_EE_REG_BASE_OFFS + 0x00001120 + 0x4 * (n)) +#define HWIO_IPA_SECURED_PIPES_n_RMSK 0xffffffff +#define HWIO_IPA_SECURED_PIPES_n_MAXn 1 +#define HWIO_IPA_SECURED_PIPES_n_ATTR 0x3 +#define HWIO_IPA_SECURED_PIPES_n_INI(n) \ + in_dword_masked(HWIO_IPA_SECURED_PIPES_n_ADDR(n), HWIO_IPA_SECURED_PIPES_n_RMSK) +#define HWIO_IPA_SECURED_PIPES_n_INMI(n,mask) \ + in_dword_masked(HWIO_IPA_SECURED_PIPES_n_ADDR(n), mask) +#define HWIO_IPA_SECURED_PIPES_n_OUTI(n,val) \ + out_dword(HWIO_IPA_SECURED_PIPES_n_ADDR(n),val) +#define HWIO_IPA_SECURED_PIPES_n_OUTMI(n,mask,val) \ + out_dword_masked_ns(HWIO_IPA_SECURED_PIPES_n_ADDR(n),mask,val,HWIO_IPA_SECURED_PIPES_n_INI(n)) +#define HWIO_IPA_SECURED_PIPES_n_ENDPOINTS_BMSK 0xffffffff +#define HWIO_IPA_SECURED_PIPES_n_ENDPOINTS_SHFT 0x0 + +#define HWIO_IPA_MODEM_BEARER_INIT_VALUES_CFG_ADDR (IPA_EE_REG_BASE + 0x00001140) +#define HWIO_IPA_MODEM_BEARER_INIT_VALUES_CFG_PHYS (IPA_EE_REG_BASE_PHYS + 0x00001140) +#define HWIO_IPA_MODEM_BEARER_INIT_VALUES_CFG_OFFS (IPA_EE_REG_BASE_OFFS + 0x00001140) +#define HWIO_IPA_MODEM_BEARER_INIT_VALUES_CFG_RMSK 0x3 +#define HWIO_IPA_MODEM_BEARER_INIT_VALUES_CFG_ATTR 0x3 +#define HWIO_IPA_MODEM_BEARER_INIT_VALUES_CFG_IN \ + in_dword_masked(HWIO_IPA_MODEM_BEARER_INIT_VALUES_CFG_ADDR, HWIO_IPA_MODEM_BEARER_INIT_VALUES_CFG_RMSK) +#define HWIO_IPA_MODEM_BEARER_INIT_VALUES_CFG_INM(m) \ + in_dword_masked(HWIO_IPA_MODEM_BEARER_INIT_VALUES_CFG_ADDR, m) +#define HWIO_IPA_MODEM_BEARER_INIT_VALUES_CFG_OUT(v) \ + out_dword(HWIO_IPA_MODEM_BEARER_INIT_VALUES_CFG_ADDR,v) +#define HWIO_IPA_MODEM_BEARER_INIT_VALUES_CFG_OUTM(m,v) \ + out_dword_masked_ns(HWIO_IPA_MODEM_BEARER_INIT_VALUES_CFG_ADDR,m,v,HWIO_IPA_MODEM_BEARER_INIT_VALUES_CFG_IN) +#define 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out_dword_masked_ns(HWIO_IPA_UC_REGS_INSIDE_IPA__CONTROL_ADDR,m,v,HWIO_IPA_UC_REGS_INSIDE_IPA__CONTROL_IN) +#define HWIO_IPA_UC_REGS_INSIDE_IPA__CONTROL_UC_ENABLE_BMSK 0x1 +#define HWIO_IPA_UC_REGS_INSIDE_IPA__CONTROL_UC_ENABLE_SHFT 0x0 + +#define HWIO_IPA_UC_REGS_INSIDE_IPA__NMI_ADDR (IPA_EE_REG_BASE + 0x00001204) +#define HWIO_IPA_UC_REGS_INSIDE_IPA__NMI_PHYS (IPA_EE_REG_BASE_PHYS + 0x00001204) +#define HWIO_IPA_UC_REGS_INSIDE_IPA__NMI_OFFS (IPA_EE_REG_BASE_OFFS + 0x00001204) +#define HWIO_IPA_UC_REGS_INSIDE_IPA__NMI_RMSK 0x1 +#define HWIO_IPA_UC_REGS_INSIDE_IPA__NMI_ATTR 0x2 +#define HWIO_IPA_UC_REGS_INSIDE_IPA__NMI_OUT(v) \ + out_dword(HWIO_IPA_UC_REGS_INSIDE_IPA__NMI_ADDR,v) +#define HWIO_IPA_UC_REGS_INSIDE_IPA__NMI_PULSE_BMSK 0x1 +#define HWIO_IPA_UC_REGS_INSIDE_IPA__NMI_PULSE_SHFT 0x0 + +#define HWIO_IPA_DRBIP_CFG_ADDR (IPA_EE_REG_BASE + 0x00001400) +#define HWIO_IPA_DRBIP_CFG_PHYS (IPA_EE_REG_BASE_PHYS + 0x00001400) +#define HWIO_IPA_DRBIP_CFG_OFFS (IPA_EE_REG_BASE_OFFS + 0x00001400) +#define HWIO_IPA_DRBIP_CFG_RMSK 0x1 +#define HWIO_IPA_DRBIP_CFG_ATTR 0x3 +#define HWIO_IPA_DRBIP_CFG_IN \ + in_dword_masked(HWIO_IPA_DRBIP_CFG_ADDR, HWIO_IPA_DRBIP_CFG_RMSK) +#define HWIO_IPA_DRBIP_CFG_INM(m) \ + in_dword_masked(HWIO_IPA_DRBIP_CFG_ADDR, m) +#define HWIO_IPA_DRBIP_CFG_OUT(v) \ + out_dword(HWIO_IPA_DRBIP_CFG_ADDR,v) +#define HWIO_IPA_DRBIP_CFG_OUTM(m,v) \ + out_dword_masked_ns(HWIO_IPA_DRBIP_CFG_ADDR,m,v,HWIO_IPA_DRBIP_CFG_IN) +#define HWIO_IPA_DRBIP_CFG_OPERATION_MODE_BMSK 0x1 +#define HWIO_IPA_DRBIP_CFG_OPERATION_MODE_SHFT 0x0 + +#define HWIO_IPA_SET_UC_IRQ_EE_n_ADDR(n) (IPA_EE_REG_BASE + 0x000020e0 + 0x4 * (n)) +#define HWIO_IPA_SET_UC_IRQ_EE_n_PHYS(n) (IPA_EE_REG_BASE_PHYS + 0x000020e0 + 0x4 * (n)) +#define HWIO_IPA_SET_UC_IRQ_EE_n_OFFS(n) (IPA_EE_REG_BASE_OFFS + 0x000020e0 + 0x4 * (n)) +#define HWIO_IPA_SET_UC_IRQ_EE_n_RMSK 0xf +#define HWIO_IPA_SET_UC_IRQ_EE_n_MAXn 3 +#define HWIO_IPA_SET_UC_IRQ_EE_n_ATTR 0x2 +#define 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(IPA_GSI_TOP_GSI_REG_BASE + 0x00000108) +#define HWIO_IPA_GSI_TOP_IC_INT_WEIGHT_INT_ENG_PHYS (IPA_GSI_TOP_GSI_REG_BASE_PHYS + 0x00000108) +#define HWIO_IPA_GSI_TOP_IC_INT_WEIGHT_INT_ENG_OFFS (IPA_GSI_TOP_GSI_REG_BASE_OFFS + 0x00000108) +#define HWIO_IPA_GSI_TOP_IC_INT_WEIGHT_INT_ENG_RMSK 0xf +#define HWIO_IPA_GSI_TOP_IC_INT_WEIGHT_INT_ENG_ATTR 0x3 +#define HWIO_IPA_GSI_TOP_IC_INT_WEIGHT_INT_ENG_IN \ + in_dword_masked(HWIO_IPA_GSI_TOP_IC_INT_WEIGHT_INT_ENG_ADDR, HWIO_IPA_GSI_TOP_IC_INT_WEIGHT_INT_ENG_RMSK) +#define HWIO_IPA_GSI_TOP_IC_INT_WEIGHT_INT_ENG_INM(m) \ + in_dword_masked(HWIO_IPA_GSI_TOP_IC_INT_WEIGHT_INT_ENG_ADDR, m) +#define HWIO_IPA_GSI_TOP_IC_INT_WEIGHT_INT_ENG_OUT(v) \ + out_dword(HWIO_IPA_GSI_TOP_IC_INT_WEIGHT_INT_ENG_ADDR,v) +#define HWIO_IPA_GSI_TOP_IC_INT_WEIGHT_INT_ENG_OUTM(m,v) \ + out_dword_masked_ns(HWIO_IPA_GSI_TOP_IC_INT_WEIGHT_INT_ENG_ADDR,m,v,HWIO_IPA_GSI_TOP_IC_INT_WEIGHT_INT_ENG_IN) +#define HWIO_IPA_GSI_TOP_IC_INT_WEIGHT_INT_ENG_INT_ENG_INT_WEIGHT_BMSK 0xf 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in_dword_masked(HWIO_IPA_GSI_TOP_GSI_IRAM_PTR_UC_GP_INT_ADDR, HWIO_IPA_GSI_TOP_GSI_IRAM_PTR_UC_GP_INT_RMSK) +#define HWIO_IPA_GSI_TOP_GSI_IRAM_PTR_UC_GP_INT_INM(m) \ + in_dword_masked(HWIO_IPA_GSI_TOP_GSI_IRAM_PTR_UC_GP_INT_ADDR, m) +#define HWIO_IPA_GSI_TOP_GSI_IRAM_PTR_UC_GP_INT_OUT(v) \ + out_dword(HWIO_IPA_GSI_TOP_GSI_IRAM_PTR_UC_GP_INT_ADDR,v) +#define HWIO_IPA_GSI_TOP_GSI_IRAM_PTR_UC_GP_INT_OUTM(m,v) \ + out_dword_masked_ns(HWIO_IPA_GSI_TOP_GSI_IRAM_PTR_UC_GP_INT_ADDR,m,v,HWIO_IPA_GSI_TOP_GSI_IRAM_PTR_UC_GP_INT_IN) +#define HWIO_IPA_GSI_TOP_GSI_IRAM_PTR_UC_GP_INT_IRAM_PTR_BMSK 0xfff +#define HWIO_IPA_GSI_TOP_GSI_IRAM_PTR_UC_GP_INT_IRAM_PTR_SHFT 0x0 + +#define HWIO_IPA_GSI_TOP_GSI_IRAM_PTR_INT_MOD_STOPED_ADDR (IPA_GSI_TOP_GSI_REG_BASE + 0x0000044c) +#define HWIO_IPA_GSI_TOP_GSI_IRAM_PTR_INT_MOD_STOPED_PHYS (IPA_GSI_TOP_GSI_REG_BASE_PHYS + 0x0000044c) +#define HWIO_IPA_GSI_TOP_GSI_IRAM_PTR_INT_MOD_STOPED_OFFS (IPA_GSI_TOP_GSI_REG_BASE_OFFS + 0x0000044c) +#define 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+#define HWIO_IPA_GSI_TOP_GSI_IRAM_PTR_INT_NOTIFY_MCS_PHYS (IPA_GSI_TOP_GSI_REG_BASE_PHYS + 0x00000470) +#define HWIO_IPA_GSI_TOP_GSI_IRAM_PTR_INT_NOTIFY_MCS_OFFS (IPA_GSI_TOP_GSI_REG_BASE_OFFS + 0x00000470) +#define HWIO_IPA_GSI_TOP_GSI_IRAM_PTR_INT_NOTIFY_MCS_RMSK 0xfff +#define HWIO_IPA_GSI_TOP_GSI_IRAM_PTR_INT_NOTIFY_MCS_ATTR 0x3 +#define HWIO_IPA_GSI_TOP_GSI_IRAM_PTR_INT_NOTIFY_MCS_IN \ + in_dword_masked(HWIO_IPA_GSI_TOP_GSI_IRAM_PTR_INT_NOTIFY_MCS_ADDR, HWIO_IPA_GSI_TOP_GSI_IRAM_PTR_INT_NOTIFY_MCS_RMSK) +#define HWIO_IPA_GSI_TOP_GSI_IRAM_PTR_INT_NOTIFY_MCS_INM(m) \ + in_dword_masked(HWIO_IPA_GSI_TOP_GSI_IRAM_PTR_INT_NOTIFY_MCS_ADDR, m) +#define HWIO_IPA_GSI_TOP_GSI_IRAM_PTR_INT_NOTIFY_MCS_OUT(v) \ + out_dword(HWIO_IPA_GSI_TOP_GSI_IRAM_PTR_INT_NOTIFY_MCS_ADDR,v) +#define HWIO_IPA_GSI_TOP_GSI_IRAM_PTR_INT_NOTIFY_MCS_OUTM(m,v) \ + out_dword_masked_ns(HWIO_IPA_GSI_TOP_GSI_IRAM_PTR_INT_NOTIFY_MCS_ADDR,m,v,HWIO_IPA_GSI_TOP_GSI_IRAM_PTR_INT_NOTIFY_MCS_IN) +#define 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out_dword(HWIO_IPA_GSI_TOP_GSI_DEBUG_SW_MSK_REG_n_SEC_k_WR_ADDR(n,k),val) +#define HWIO_IPA_GSI_TOP_GSI_DEBUG_SW_MSK_REG_n_SEC_k_WR_DATA_IN_BMSK 0xffffffff +#define HWIO_IPA_GSI_TOP_GSI_DEBUG_SW_MSK_REG_n_SEC_k_WR_DATA_IN_SHFT 0x0 + +#define HWIO_IPA_GSI_TOP_GSI_DEBUG_SW_MSK_REG_n_SEC_k_RD_ADDR(n,k) (IPA_GSI_TOP_GSI_REG_BASE + 0x000012e0 + 0x4 * (n) + 0x24 * (k)) +#define HWIO_IPA_GSI_TOP_GSI_DEBUG_SW_MSK_REG_n_SEC_k_RD_PHYS(n,k) (IPA_GSI_TOP_GSI_REG_BASE_PHYS + 0x000012e0 + 0x4 * (n) + 0x24 * (k)) +#define HWIO_IPA_GSI_TOP_GSI_DEBUG_SW_MSK_REG_n_SEC_k_RD_OFFS(n,k) (IPA_GSI_TOP_GSI_REG_BASE_OFFS + 0x000012e0 + 0x4 * (n) + 0x24 * (k)) +#define HWIO_IPA_GSI_TOP_GSI_DEBUG_SW_MSK_REG_n_SEC_k_RD_RMSK 0xffffffff +#define HWIO_IPA_GSI_TOP_GSI_DEBUG_SW_MSK_REG_n_SEC_k_RD_MAXn 8 +#define HWIO_IPA_GSI_TOP_GSI_DEBUG_SW_MSK_REG_n_SEC_k_RD_MAXk 1 +#define HWIO_IPA_GSI_TOP_GSI_DEBUG_SW_MSK_REG_n_SEC_k_RD_ATTR 0x1 +#define HWIO_IPA_GSI_TOP_GSI_DEBUG_SW_MSK_REG_n_SEC_k_RD_INI2(n,k) \ + in_dword_masked(HWIO_IPA_GSI_TOP_GSI_DEBUG_SW_MSK_REG_n_SEC_k_RD_ADDR(n,k), HWIO_IPA_GSI_TOP_GSI_DEBUG_SW_MSK_REG_n_SEC_k_RD_RMSK) +#define HWIO_IPA_GSI_TOP_GSI_DEBUG_SW_MSK_REG_n_SEC_k_RD_INMI2(n,k,mask) \ + in_dword_masked(HWIO_IPA_GSI_TOP_GSI_DEBUG_SW_MSK_REG_n_SEC_k_RD_ADDR(n,k), mask) +#define HWIO_IPA_GSI_TOP_GSI_DEBUG_SW_MSK_REG_n_SEC_k_RD_MSK_REG_BMSK 0xffffffff +#define HWIO_IPA_GSI_TOP_GSI_DEBUG_SW_MSK_REG_n_SEC_k_RD_MSK_REG_SHFT 0x0 + +#define HWIO_IPA_GSI_TOP_GSI_DEBUG_EE_n_CH_k_VP_TABLE_ADDR(n,k) (IPA_GSI_TOP_GSI_REG_BASE + 0x00001400 + 0x80 * (n) + 0x4 * (k)) +#define HWIO_IPA_GSI_TOP_GSI_DEBUG_EE_n_CH_k_VP_TABLE_PHYS(n,k) (IPA_GSI_TOP_GSI_REG_BASE_PHYS + 0x00001400 + 0x80 * (n) + 0x4 * (k)) +#define HWIO_IPA_GSI_TOP_GSI_DEBUG_EE_n_CH_k_VP_TABLE_OFFS(n,k) (IPA_GSI_TOP_GSI_REG_BASE_OFFS + 0x00001400 + 0x80 * (n) + 0x4 * (k)) +#define HWIO_IPA_GSI_TOP_GSI_DEBUG_EE_n_CH_k_VP_TABLE_RMSK 0x1ff +#define HWIO_IPA_GSI_TOP_GSI_DEBUG_EE_n_CH_k_VP_TABLE_MAXn 3 +#define HWIO_IPA_GSI_TOP_GSI_DEBUG_EE_n_CH_k_VP_TABLE_MAXk 27 +#define HWIO_IPA_GSI_TOP_GSI_DEBUG_EE_n_CH_k_VP_TABLE_ATTR 0x1 +#define HWIO_IPA_GSI_TOP_GSI_DEBUG_EE_n_CH_k_VP_TABLE_INI2(n,k) \ + in_dword_masked(HWIO_IPA_GSI_TOP_GSI_DEBUG_EE_n_CH_k_VP_TABLE_ADDR(n,k), HWIO_IPA_GSI_TOP_GSI_DEBUG_EE_n_CH_k_VP_TABLE_RMSK) +#define HWIO_IPA_GSI_TOP_GSI_DEBUG_EE_n_CH_k_VP_TABLE_INMI2(n,k,mask) \ + in_dword_masked(HWIO_IPA_GSI_TOP_GSI_DEBUG_EE_n_CH_k_VP_TABLE_ADDR(n,k), mask) +#define HWIO_IPA_GSI_TOP_GSI_DEBUG_EE_n_CH_k_VP_TABLE_VALID_BMSK 0x100 +#define HWIO_IPA_GSI_TOP_GSI_DEBUG_EE_n_CH_k_VP_TABLE_VALID_SHFT 0x8 +#define HWIO_IPA_GSI_TOP_GSI_DEBUG_EE_n_CH_k_VP_TABLE_PHY_CH_BMSK 0xff +#define HWIO_IPA_GSI_TOP_GSI_DEBUG_EE_n_CH_k_VP_TABLE_PHY_CH_SHFT 0x0 + +#define HWIO_IPA_GSI_TOP_GSI_DEBUG_EE_n_EV_k_VP_TABLE_ADDR(n,k) (IPA_GSI_TOP_GSI_REG_BASE + 0x00001600 + 0x100 * (n) + 0x4 * (k)) +#define HWIO_IPA_GSI_TOP_GSI_DEBUG_EE_n_EV_k_VP_TABLE_PHYS(n,k) (IPA_GSI_TOP_GSI_REG_BASE_PHYS + 0x00001600 + 0x100 * (n) + 0x4 * (k)) +#define HWIO_IPA_GSI_TOP_GSI_DEBUG_EE_n_EV_k_VP_TABLE_OFFS(n,k) (IPA_GSI_TOP_GSI_REG_BASE_OFFS + 0x00001600 + 0x100 * (n) + 0x4 * (k)) +#define HWIO_IPA_GSI_TOP_GSI_DEBUG_EE_n_EV_k_VP_TABLE_RMSK 0x1ff +#define HWIO_IPA_GSI_TOP_GSI_DEBUG_EE_n_EV_k_VP_TABLE_MAXn 3 +#define HWIO_IPA_GSI_TOP_GSI_DEBUG_EE_n_EV_k_VP_TABLE_MAXk 26 +#define HWIO_IPA_GSI_TOP_GSI_DEBUG_EE_n_EV_k_VP_TABLE_ATTR 0x1 +#define HWIO_IPA_GSI_TOP_GSI_DEBUG_EE_n_EV_k_VP_TABLE_INI2(n,k) \ + in_dword_masked(HWIO_IPA_GSI_TOP_GSI_DEBUG_EE_n_EV_k_VP_TABLE_ADDR(n,k), HWIO_IPA_GSI_TOP_GSI_DEBUG_EE_n_EV_k_VP_TABLE_RMSK) +#define HWIO_IPA_GSI_TOP_GSI_DEBUG_EE_n_EV_k_VP_TABLE_INMI2(n,k,mask) \ + in_dword_masked(HWIO_IPA_GSI_TOP_GSI_DEBUG_EE_n_EV_k_VP_TABLE_ADDR(n,k), mask) +#define HWIO_IPA_GSI_TOP_GSI_DEBUG_EE_n_EV_k_VP_TABLE_VALID_BMSK 0x100 +#define HWIO_IPA_GSI_TOP_GSI_DEBUG_EE_n_EV_k_VP_TABLE_VALID_SHFT 0x8 +#define HWIO_IPA_GSI_TOP_GSI_DEBUG_EE_n_EV_k_VP_TABLE_PHY_EV_CH_BMSK 0xff +#define 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out_dword(HWIO_IPA_GSI_TOP_GSI_DEBUG_REE_PREFETCH_BUF_CH_ID_ADDR,v) +#define HWIO_IPA_GSI_TOP_GSI_DEBUG_REE_PREFETCH_BUF_CH_ID_OUTM(m,v) \ + out_dword_masked_ns(HWIO_IPA_GSI_TOP_GSI_DEBUG_REE_PREFETCH_BUF_CH_ID_ADDR,m,v,HWIO_IPA_GSI_TOP_GSI_DEBUG_REE_PREFETCH_BUF_CH_ID_IN) +#define HWIO_IPA_GSI_TOP_GSI_DEBUG_REE_PREFETCH_BUF_CH_ID_PREFETCH_BUF_CH_ID_BMSK 0xff +#define HWIO_IPA_GSI_TOP_GSI_DEBUG_REE_PREFETCH_BUF_CH_ID_PREFETCH_BUF_CH_ID_SHFT 0x0 + +#define HWIO_IPA_GSI_TOP_GSI_DEBUG_REE_PREFETCH_BUF_STATUS_ADDR (IPA_GSI_TOP_GSI_REG_BASE + 0x00001a58) +#define HWIO_IPA_GSI_TOP_GSI_DEBUG_REE_PREFETCH_BUF_STATUS_PHYS (IPA_GSI_TOP_GSI_REG_BASE_PHYS + 0x00001a58) +#define HWIO_IPA_GSI_TOP_GSI_DEBUG_REE_PREFETCH_BUF_STATUS_OFFS (IPA_GSI_TOP_GSI_REG_BASE_OFFS + 0x00001a58) +#define HWIO_IPA_GSI_TOP_GSI_DEBUG_REE_PREFETCH_BUF_STATUS_RMSK 0xffffffff +#define HWIO_IPA_GSI_TOP_GSI_DEBUG_REE_PREFETCH_BUF_STATUS_ATTR 0x1 +#define HWIO_IPA_GSI_TOP_GSI_DEBUG_REE_PREFETCH_BUF_STATUS_IN \ + in_dword_masked(HWIO_IPA_GSI_TOP_GSI_DEBUG_REE_PREFETCH_BUF_STATUS_ADDR, HWIO_IPA_GSI_TOP_GSI_DEBUG_REE_PREFETCH_BUF_STATUS_RMSK) +#define HWIO_IPA_GSI_TOP_GSI_DEBUG_REE_PREFETCH_BUF_STATUS_INM(m) \ + in_dword_masked(HWIO_IPA_GSI_TOP_GSI_DEBUG_REE_PREFETCH_BUF_STATUS_ADDR, m) +#define HWIO_IPA_GSI_TOP_GSI_DEBUG_REE_PREFETCH_BUF_STATUS_PREFETCH_BUF_STATUS_BMSK 0xffffffff +#define HWIO_IPA_GSI_TOP_GSI_DEBUG_REE_PREFETCH_BUF_STATUS_PREFETCH_BUF_STATUS_SHFT 0x0 + +#define HWIO_IPA_GSI_TOP_GSI_MCS_PROFILING_BP_CNT_LSB_ADDR (IPA_GSI_TOP_GSI_REG_BASE + 0x00001a5c) +#define HWIO_IPA_GSI_TOP_GSI_MCS_PROFILING_BP_CNT_LSB_PHYS (IPA_GSI_TOP_GSI_REG_BASE_PHYS + 0x00001a5c) +#define HWIO_IPA_GSI_TOP_GSI_MCS_PROFILING_BP_CNT_LSB_OFFS (IPA_GSI_TOP_GSI_REG_BASE_OFFS + 0x00001a5c) +#define HWIO_IPA_GSI_TOP_GSI_MCS_PROFILING_BP_CNT_LSB_RMSK 0xffffffff +#define HWIO_IPA_GSI_TOP_GSI_MCS_PROFILING_BP_CNT_LSB_ATTR 0x1 +#define HWIO_IPA_GSI_TOP_GSI_MCS_PROFILING_BP_CNT_LSB_IN \ + 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+#define HWIO_IPA_GSI_TOP_EE_n_GSI_CH_k_CNTXT_1_RMSK 0xffffffff +#define HWIO_IPA_GSI_TOP_EE_n_GSI_CH_k_CNTXT_1_MAXn 2 +#define HWIO_IPA_GSI_TOP_EE_n_GSI_CH_k_CNTXT_1_MAXk 27 +#define HWIO_IPA_GSI_TOP_EE_n_GSI_CH_k_CNTXT_1_ATTR 0x3 +#define HWIO_IPA_GSI_TOP_EE_n_GSI_CH_k_CNTXT_1_INI2(n,k) \ + in_dword_masked(HWIO_IPA_GSI_TOP_EE_n_GSI_CH_k_CNTXT_1_ADDR(n,k), HWIO_IPA_GSI_TOP_EE_n_GSI_CH_k_CNTXT_1_RMSK) +#define HWIO_IPA_GSI_TOP_EE_n_GSI_CH_k_CNTXT_1_INMI2(n,k,mask) \ + in_dword_masked(HWIO_IPA_GSI_TOP_EE_n_GSI_CH_k_CNTXT_1_ADDR(n,k), mask) +#define HWIO_IPA_GSI_TOP_EE_n_GSI_CH_k_CNTXT_1_OUTI2(n,k,val) \ + out_dword(HWIO_IPA_GSI_TOP_EE_n_GSI_CH_k_CNTXT_1_ADDR(n,k),val) +#define HWIO_IPA_GSI_TOP_EE_n_GSI_CH_k_CNTXT_1_OUTMI2(n,k,mask,val) \ + out_dword_masked_ns(HWIO_IPA_GSI_TOP_EE_n_GSI_CH_k_CNTXT_1_ADDR(n,k),mask,val,HWIO_IPA_GSI_TOP_EE_n_GSI_CH_k_CNTXT_1_INI2(n,k)) +#define HWIO_IPA_GSI_TOP_EE_n_GSI_CH_k_CNTXT_1_ERINDEX_BMSK 0xff000000 +#define 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HWIO_IPA_GSI_TOP_EE_n_GSI_CH_k_CNTXT_2_INMI2(n,k,mask) \ + in_dword_masked(HWIO_IPA_GSI_TOP_EE_n_GSI_CH_k_CNTXT_2_ADDR(n,k), mask) +#define HWIO_IPA_GSI_TOP_EE_n_GSI_CH_k_CNTXT_2_OUTI2(n,k,val) \ + out_dword(HWIO_IPA_GSI_TOP_EE_n_GSI_CH_k_CNTXT_2_ADDR(n,k),val) +#define HWIO_IPA_GSI_TOP_EE_n_GSI_CH_k_CNTXT_2_OUTMI2(n,k,mask,val) \ + out_dword_masked_ns(HWIO_IPA_GSI_TOP_EE_n_GSI_CH_k_CNTXT_2_ADDR(n,k),mask,val,HWIO_IPA_GSI_TOP_EE_n_GSI_CH_k_CNTXT_2_INI2(n,k)) +#define HWIO_IPA_GSI_TOP_EE_n_GSI_CH_k_CNTXT_2_R_BASE_ADDR_LSBS_BMSK 0xffffffff +#define HWIO_IPA_GSI_TOP_EE_n_GSI_CH_k_CNTXT_2_R_BASE_ADDR_LSBS_SHFT 0x0 + +#define HWIO_IPA_GSI_TOP_EE_n_GSI_CH_k_CNTXT_3_ADDR(n,k) (IPA_GSI_TOP_GSI_REG_BASE + 0x0001400c + 0x12000 * (n) + 0x80 * (k)) +#define HWIO_IPA_GSI_TOP_EE_n_GSI_CH_k_CNTXT_3_PHYS(n,k) (IPA_GSI_TOP_GSI_REG_BASE_PHYS + 0x0001400c + 0x12000 * (n) + 0x80 * (k)) +#define HWIO_IPA_GSI_TOP_EE_n_GSI_CH_k_CNTXT_3_OFFS(n,k) (IPA_GSI_TOP_GSI_REG_BASE_OFFS + 0x0001400c + 0x12000 * (n) + 0x80 * (k)) +#define HWIO_IPA_GSI_TOP_EE_n_GSI_CH_k_CNTXT_3_RMSK 0xffffffff +#define HWIO_IPA_GSI_TOP_EE_n_GSI_CH_k_CNTXT_3_MAXn 2 +#define HWIO_IPA_GSI_TOP_EE_n_GSI_CH_k_CNTXT_3_MAXk 27 +#define HWIO_IPA_GSI_TOP_EE_n_GSI_CH_k_CNTXT_3_ATTR 0x3 +#define HWIO_IPA_GSI_TOP_EE_n_GSI_CH_k_CNTXT_3_INI2(n,k) \ + in_dword_masked(HWIO_IPA_GSI_TOP_EE_n_GSI_CH_k_CNTXT_3_ADDR(n,k), HWIO_IPA_GSI_TOP_EE_n_GSI_CH_k_CNTXT_3_RMSK) +#define HWIO_IPA_GSI_TOP_EE_n_GSI_CH_k_CNTXT_3_INMI2(n,k,mask) \ + in_dword_masked(HWIO_IPA_GSI_TOP_EE_n_GSI_CH_k_CNTXT_3_ADDR(n,k), mask) +#define HWIO_IPA_GSI_TOP_EE_n_GSI_CH_k_CNTXT_3_OUTI2(n,k,val) \ + out_dword(HWIO_IPA_GSI_TOP_EE_n_GSI_CH_k_CNTXT_3_ADDR(n,k),val) +#define HWIO_IPA_GSI_TOP_EE_n_GSI_CH_k_CNTXT_3_OUTMI2(n,k,mask,val) \ + out_dword_masked_ns(HWIO_IPA_GSI_TOP_EE_n_GSI_CH_k_CNTXT_3_ADDR(n,k),mask,val,HWIO_IPA_GSI_TOP_EE_n_GSI_CH_k_CNTXT_3_INI2(n,k)) +#define HWIO_IPA_GSI_TOP_EE_n_GSI_CH_k_CNTXT_3_R_BASE_ADDR_MSBS_BMSK 0xffffffff +#define HWIO_IPA_GSI_TOP_EE_n_GSI_CH_k_CNTXT_3_R_BASE_ADDR_MSBS_SHFT 0x0 + +#define HWIO_IPA_GSI_TOP_EE_n_GSI_CH_k_CNTXT_4_ADDR(n,k) (IPA_GSI_TOP_GSI_REG_BASE + 0x00014010 + 0x12000 * (n) + 0x80 * (k)) +#define HWIO_IPA_GSI_TOP_EE_n_GSI_CH_k_CNTXT_4_PHYS(n,k) (IPA_GSI_TOP_GSI_REG_BASE_PHYS + 0x00014010 + 0x12000 * (n) + 0x80 * (k)) +#define HWIO_IPA_GSI_TOP_EE_n_GSI_CH_k_CNTXT_4_OFFS(n,k) (IPA_GSI_TOP_GSI_REG_BASE_OFFS + 0x00014010 + 0x12000 * (n) + 0x80 * (k)) +#define HWIO_IPA_GSI_TOP_EE_n_GSI_CH_k_CNTXT_4_RMSK 0xffffffff +#define HWIO_IPA_GSI_TOP_EE_n_GSI_CH_k_CNTXT_4_MAXn 2 +#define HWIO_IPA_GSI_TOP_EE_n_GSI_CH_k_CNTXT_4_MAXk 27 +#define HWIO_IPA_GSI_TOP_EE_n_GSI_CH_k_CNTXT_4_ATTR 0x3 +#define HWIO_IPA_GSI_TOP_EE_n_GSI_CH_k_CNTXT_4_INI2(n,k) \ + in_dword_masked(HWIO_IPA_GSI_TOP_EE_n_GSI_CH_k_CNTXT_4_ADDR(n,k), HWIO_IPA_GSI_TOP_EE_n_GSI_CH_k_CNTXT_4_RMSK) +#define HWIO_IPA_GSI_TOP_EE_n_GSI_CH_k_CNTXT_4_INMI2(n,k,mask) \ + in_dword_masked(HWIO_IPA_GSI_TOP_EE_n_GSI_CH_k_CNTXT_4_ADDR(n,k), mask) +#define HWIO_IPA_GSI_TOP_EE_n_GSI_CH_k_CNTXT_4_OUTI2(n,k,val) \ + out_dword(HWIO_IPA_GSI_TOP_EE_n_GSI_CH_k_CNTXT_4_ADDR(n,k),val) +#define HWIO_IPA_GSI_TOP_EE_n_GSI_CH_k_CNTXT_4_OUTMI2(n,k,mask,val) \ + out_dword_masked_ns(HWIO_IPA_GSI_TOP_EE_n_GSI_CH_k_CNTXT_4_ADDR(n,k),mask,val,HWIO_IPA_GSI_TOP_EE_n_GSI_CH_k_CNTXT_4_INI2(n,k)) +#define HWIO_IPA_GSI_TOP_EE_n_GSI_CH_k_CNTXT_4_READ_PTR_LSB_BMSK 0xffffffff +#define HWIO_IPA_GSI_TOP_EE_n_GSI_CH_k_CNTXT_4_READ_PTR_LSB_SHFT 0x0 + +#define HWIO_IPA_GSI_TOP_EE_n_GSI_CH_k_CNTXT_5_ADDR(n,k) (IPA_GSI_TOP_GSI_REG_BASE + 0x00014014 + 0x12000 * (n) + 0x80 * (k)) +#define HWIO_IPA_GSI_TOP_EE_n_GSI_CH_k_CNTXT_5_PHYS(n,k) (IPA_GSI_TOP_GSI_REG_BASE_PHYS + 0x00014014 + 0x12000 * (n) + 0x80 * (k)) +#define HWIO_IPA_GSI_TOP_EE_n_GSI_CH_k_CNTXT_5_OFFS(n,k) (IPA_GSI_TOP_GSI_REG_BASE_OFFS + 0x00014014 + 0x12000 * (n) + 0x80 * (k)) +#define HWIO_IPA_GSI_TOP_EE_n_GSI_CH_k_CNTXT_5_RMSK 0xffffffff +#define HWIO_IPA_GSI_TOP_EE_n_GSI_CH_k_CNTXT_5_MAXn 2 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HWIO_IPA_GSI_TOP_EE_n_GSI_CH_k_CNTXT_6_RMSK 0xffffffff +#define HWIO_IPA_GSI_TOP_EE_n_GSI_CH_k_CNTXT_6_MAXn 2 +#define HWIO_IPA_GSI_TOP_EE_n_GSI_CH_k_CNTXT_6_MAXk 27 +#define HWIO_IPA_GSI_TOP_EE_n_GSI_CH_k_CNTXT_6_ATTR 0x1 +#define HWIO_IPA_GSI_TOP_EE_n_GSI_CH_k_CNTXT_6_INI2(n,k) \ + in_dword_masked(HWIO_IPA_GSI_TOP_EE_n_GSI_CH_k_CNTXT_6_ADDR(n,k), HWIO_IPA_GSI_TOP_EE_n_GSI_CH_k_CNTXT_6_RMSK) +#define HWIO_IPA_GSI_TOP_EE_n_GSI_CH_k_CNTXT_6_INMI2(n,k,mask) \ + in_dword_masked(HWIO_IPA_GSI_TOP_EE_n_GSI_CH_k_CNTXT_6_ADDR(n,k), mask) +#define HWIO_IPA_GSI_TOP_EE_n_GSI_CH_k_CNTXT_6_WRITE_PTR_LSB_BMSK 0xffffffff +#define HWIO_IPA_GSI_TOP_EE_n_GSI_CH_k_CNTXT_6_WRITE_PTR_LSB_SHFT 0x0 + +#define HWIO_IPA_GSI_TOP_EE_n_GSI_CH_k_CNTXT_7_ADDR(n,k) (IPA_GSI_TOP_GSI_REG_BASE + 0x0001401c + 0x12000 * (n) + 0x80 * (k)) +#define HWIO_IPA_GSI_TOP_EE_n_GSI_CH_k_CNTXT_7_PHYS(n,k) (IPA_GSI_TOP_GSI_REG_BASE_PHYS + 0x0001401c + 0x12000 * (n) + 0x80 * (k)) +#define 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\ + out_dword_masked_ns(HWIO_IPA_GSI_TOP_EE_n_GSI_CH_k_CNTXT_8_ADDR(n,k),mask,val,HWIO_IPA_GSI_TOP_EE_n_GSI_CH_k_CNTXT_8_INI2(n,k)) +#define HWIO_IPA_GSI_TOP_EE_n_GSI_CH_k_CNTXT_8_DB_MSI_DATA_BMSK 0xffffffff +#define HWIO_IPA_GSI_TOP_EE_n_GSI_CH_k_CNTXT_8_DB_MSI_DATA_SHFT 0x0 + +#define HWIO_IPA_GSI_TOP_EE_n_GSI_CH_k_ELEM_SIZE_SHIFT_ADDR(n,k) (IPA_GSI_TOP_GSI_REG_BASE + 0x00014024 + 0x12000 * (n) + 0x80 * (k)) +#define HWIO_IPA_GSI_TOP_EE_n_GSI_CH_k_ELEM_SIZE_SHIFT_PHYS(n,k) (IPA_GSI_TOP_GSI_REG_BASE_PHYS + 0x00014024 + 0x12000 * (n) + 0x80 * (k)) +#define HWIO_IPA_GSI_TOP_EE_n_GSI_CH_k_ELEM_SIZE_SHIFT_OFFS(n,k) (IPA_GSI_TOP_GSI_REG_BASE_OFFS + 0x00014024 + 0x12000 * (n) + 0x80 * (k)) +#define HWIO_IPA_GSI_TOP_EE_n_GSI_CH_k_ELEM_SIZE_SHIFT_RMSK 0xf +#define HWIO_IPA_GSI_TOP_EE_n_GSI_CH_k_ELEM_SIZE_SHIFT_MAXn 2 +#define HWIO_IPA_GSI_TOP_EE_n_GSI_CH_k_ELEM_SIZE_SHIFT_MAXk 27 +#define HWIO_IPA_GSI_TOP_EE_n_GSI_CH_k_ELEM_SIZE_SHIFT_ATTR 0x1 +#define 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+#define HWIO_IPA_GSI_TOP_EE_n_GSI_CH_k_RE_FETCH_READ_PTR_OUTMI2(n,k,mask,val) \ + out_dword_masked_ns(HWIO_IPA_GSI_TOP_EE_n_GSI_CH_k_RE_FETCH_READ_PTR_ADDR(n,k),mask,val,HWIO_IPA_GSI_TOP_EE_n_GSI_CH_k_RE_FETCH_READ_PTR_INI2(n,k)) +#define HWIO_IPA_GSI_TOP_EE_n_GSI_CH_k_RE_FETCH_READ_PTR_READ_PTR_BMSK 0xffffff +#define HWIO_IPA_GSI_TOP_EE_n_GSI_CH_k_RE_FETCH_READ_PTR_READ_PTR_SHFT 0x0 + +#define HWIO_IPA_GSI_TOP_EE_n_GSI_CH_k_RE_FETCH_WRITE_PTR_ADDR(n,k) (IPA_GSI_TOP_GSI_REG_BASE + 0x00014044 + 0x12000 * (n) + 0x80 * (k)) +#define HWIO_IPA_GSI_TOP_EE_n_GSI_CH_k_RE_FETCH_WRITE_PTR_PHYS(n,k) (IPA_GSI_TOP_GSI_REG_BASE_PHYS + 0x00014044 + 0x12000 * (n) + 0x80 * (k)) +#define HWIO_IPA_GSI_TOP_EE_n_GSI_CH_k_RE_FETCH_WRITE_PTR_OFFS(n,k) (IPA_GSI_TOP_GSI_REG_BASE_OFFS + 0x00014044 + 0x12000 * (n) + 0x80 * (k)) +#define HWIO_IPA_GSI_TOP_EE_n_GSI_CH_k_RE_FETCH_WRITE_PTR_RMSK 0xffffff +#define HWIO_IPA_GSI_TOP_EE_n_GSI_CH_k_RE_FETCH_WRITE_PTR_MAXn 2 +#define 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(IPA_GSI_TOP_GSI_REG_BASE_PHYS + 0x0001404c + 0x12000 * (n) + 0x80 * (k)) +#define HWIO_IPA_GSI_TOP_EE_n_GSI_CH_k_SCRATCH_0_OFFS(n,k) (IPA_GSI_TOP_GSI_REG_BASE_OFFS + 0x0001404c + 0x12000 * (n) + 0x80 * (k)) +#define HWIO_IPA_GSI_TOP_EE_n_GSI_CH_k_SCRATCH_0_RMSK 0xffffffff +#define HWIO_IPA_GSI_TOP_EE_n_GSI_CH_k_SCRATCH_0_MAXn 2 +#define HWIO_IPA_GSI_TOP_EE_n_GSI_CH_k_SCRATCH_0_MAXk 27 +#define HWIO_IPA_GSI_TOP_EE_n_GSI_CH_k_SCRATCH_0_ATTR 0x3 +#define HWIO_IPA_GSI_TOP_EE_n_GSI_CH_k_SCRATCH_0_INI2(n,k) \ + in_dword_masked(HWIO_IPA_GSI_TOP_EE_n_GSI_CH_k_SCRATCH_0_ADDR(n,k), HWIO_IPA_GSI_TOP_EE_n_GSI_CH_k_SCRATCH_0_RMSK) +#define HWIO_IPA_GSI_TOP_EE_n_GSI_CH_k_SCRATCH_0_INMI2(n,k,mask) \ + in_dword_masked(HWIO_IPA_GSI_TOP_EE_n_GSI_CH_k_SCRATCH_0_ADDR(n,k), mask) +#define HWIO_IPA_GSI_TOP_EE_n_GSI_CH_k_SCRATCH_0_OUTI2(n,k,val) \ + out_dword(HWIO_IPA_GSI_TOP_EE_n_GSI_CH_k_SCRATCH_0_ADDR(n,k),val) +#define HWIO_IPA_GSI_TOP_EE_n_GSI_CH_k_SCRATCH_0_OUTMI2(n,k,mask,val) \ + out_dword_masked_ns(HWIO_IPA_GSI_TOP_EE_n_GSI_CH_k_SCRATCH_0_ADDR(n,k),mask,val,HWIO_IPA_GSI_TOP_EE_n_GSI_CH_k_SCRATCH_0_INI2(n,k)) +#define HWIO_IPA_GSI_TOP_EE_n_GSI_CH_k_SCRATCH_0_SCRATCH_BMSK 0xffffffff +#define HWIO_IPA_GSI_TOP_EE_n_GSI_CH_k_SCRATCH_0_SCRATCH_SHFT 0x0 + +#define HWIO_IPA_GSI_TOP_EE_n_GSI_CH_k_SCRATCH_1_ADDR(n,k) (IPA_GSI_TOP_GSI_REG_BASE + 0x00014050 + 0x12000 * (n) + 0x80 * (k)) +#define HWIO_IPA_GSI_TOP_EE_n_GSI_CH_k_SCRATCH_1_PHYS(n,k) (IPA_GSI_TOP_GSI_REG_BASE_PHYS + 0x00014050 + 0x12000 * (n) + 0x80 * (k)) +#define HWIO_IPA_GSI_TOP_EE_n_GSI_CH_k_SCRATCH_1_OFFS(n,k) (IPA_GSI_TOP_GSI_REG_BASE_OFFS + 0x00014050 + 0x12000 * (n) + 0x80 * (k)) +#define HWIO_IPA_GSI_TOP_EE_n_GSI_CH_k_SCRATCH_1_RMSK 0xffffffff +#define HWIO_IPA_GSI_TOP_EE_n_GSI_CH_k_SCRATCH_1_MAXn 2 +#define HWIO_IPA_GSI_TOP_EE_n_GSI_CH_k_SCRATCH_1_MAXk 27 +#define HWIO_IPA_GSI_TOP_EE_n_GSI_CH_k_SCRATCH_1_ATTR 0x3 +#define HWIO_IPA_GSI_TOP_EE_n_GSI_CH_k_SCRATCH_1_INI2(n,k) \ + in_dword_masked(HWIO_IPA_GSI_TOP_EE_n_GSI_CH_k_SCRATCH_1_ADDR(n,k), HWIO_IPA_GSI_TOP_EE_n_GSI_CH_k_SCRATCH_1_RMSK) +#define HWIO_IPA_GSI_TOP_EE_n_GSI_CH_k_SCRATCH_1_INMI2(n,k,mask) \ + in_dword_masked(HWIO_IPA_GSI_TOP_EE_n_GSI_CH_k_SCRATCH_1_ADDR(n,k), mask) +#define HWIO_IPA_GSI_TOP_EE_n_GSI_CH_k_SCRATCH_1_OUTI2(n,k,val) \ + out_dword(HWIO_IPA_GSI_TOP_EE_n_GSI_CH_k_SCRATCH_1_ADDR(n,k),val) +#define HWIO_IPA_GSI_TOP_EE_n_GSI_CH_k_SCRATCH_1_OUTMI2(n,k,mask,val) \ + out_dword_masked_ns(HWIO_IPA_GSI_TOP_EE_n_GSI_CH_k_SCRATCH_1_ADDR(n,k),mask,val,HWIO_IPA_GSI_TOP_EE_n_GSI_CH_k_SCRATCH_1_INI2(n,k)) +#define HWIO_IPA_GSI_TOP_EE_n_GSI_CH_k_SCRATCH_1_SCRATCH_BMSK 0xffffffff +#define HWIO_IPA_GSI_TOP_EE_n_GSI_CH_k_SCRATCH_1_SCRATCH_SHFT 0x0 + +#define HWIO_IPA_GSI_TOP_EE_n_GSI_CH_k_SCRATCH_2_ADDR(n,k) (IPA_GSI_TOP_GSI_REG_BASE + 0x00014054 + 0x12000 * (n) + 0x80 * (k)) +#define HWIO_IPA_GSI_TOP_EE_n_GSI_CH_k_SCRATCH_2_PHYS(n,k) (IPA_GSI_TOP_GSI_REG_BASE_PHYS + 0x00014054 + 0x12000 * (n) + 0x80 * (k)) +#define HWIO_IPA_GSI_TOP_EE_n_GSI_CH_k_SCRATCH_2_OFFS(n,k) (IPA_GSI_TOP_GSI_REG_BASE_OFFS + 0x00014054 + 0x12000 * (n) + 0x80 * (k)) +#define HWIO_IPA_GSI_TOP_EE_n_GSI_CH_k_SCRATCH_2_RMSK 0xffffffff +#define HWIO_IPA_GSI_TOP_EE_n_GSI_CH_k_SCRATCH_2_MAXn 2 +#define HWIO_IPA_GSI_TOP_EE_n_GSI_CH_k_SCRATCH_2_MAXk 27 +#define HWIO_IPA_GSI_TOP_EE_n_GSI_CH_k_SCRATCH_2_ATTR 0x3 +#define HWIO_IPA_GSI_TOP_EE_n_GSI_CH_k_SCRATCH_2_INI2(n,k) \ + in_dword_masked(HWIO_IPA_GSI_TOP_EE_n_GSI_CH_k_SCRATCH_2_ADDR(n,k), HWIO_IPA_GSI_TOP_EE_n_GSI_CH_k_SCRATCH_2_RMSK) +#define HWIO_IPA_GSI_TOP_EE_n_GSI_CH_k_SCRATCH_2_INMI2(n,k,mask) \ + in_dword_masked(HWIO_IPA_GSI_TOP_EE_n_GSI_CH_k_SCRATCH_2_ADDR(n,k), mask) +#define HWIO_IPA_GSI_TOP_EE_n_GSI_CH_k_SCRATCH_2_OUTI2(n,k,val) \ + out_dword(HWIO_IPA_GSI_TOP_EE_n_GSI_CH_k_SCRATCH_2_ADDR(n,k),val) +#define HWIO_IPA_GSI_TOP_EE_n_GSI_CH_k_SCRATCH_2_OUTMI2(n,k,mask,val) \ + out_dword_masked_ns(HWIO_IPA_GSI_TOP_EE_n_GSI_CH_k_SCRATCH_2_ADDR(n,k),mask,val,HWIO_IPA_GSI_TOP_EE_n_GSI_CH_k_SCRATCH_2_INI2(n,k)) +#define HWIO_IPA_GSI_TOP_EE_n_GSI_CH_k_SCRATCH_2_SCRATCH_BMSK 0xffffffff +#define HWIO_IPA_GSI_TOP_EE_n_GSI_CH_k_SCRATCH_2_SCRATCH_SHFT 0x0 + +#define HWIO_IPA_GSI_TOP_EE_n_GSI_CH_k_SCRATCH_3_ADDR(n,k) (IPA_GSI_TOP_GSI_REG_BASE + 0x00014058 + 0x12000 * (n) + 0x80 * (k)) +#define HWIO_IPA_GSI_TOP_EE_n_GSI_CH_k_SCRATCH_3_PHYS(n,k) (IPA_GSI_TOP_GSI_REG_BASE_PHYS + 0x00014058 + 0x12000 * (n) + 0x80 * (k)) +#define HWIO_IPA_GSI_TOP_EE_n_GSI_CH_k_SCRATCH_3_OFFS(n,k) (IPA_GSI_TOP_GSI_REG_BASE_OFFS + 0x00014058 + 0x12000 * (n) + 0x80 * (k)) +#define HWIO_IPA_GSI_TOP_EE_n_GSI_CH_k_SCRATCH_3_RMSK 0xffffffff +#define HWIO_IPA_GSI_TOP_EE_n_GSI_CH_k_SCRATCH_3_MAXn 2 +#define HWIO_IPA_GSI_TOP_EE_n_GSI_CH_k_SCRATCH_3_MAXk 27 +#define HWIO_IPA_GSI_TOP_EE_n_GSI_CH_k_SCRATCH_3_ATTR 0x3 +#define HWIO_IPA_GSI_TOP_EE_n_GSI_CH_k_SCRATCH_3_INI2(n,k) \ + in_dword_masked(HWIO_IPA_GSI_TOP_EE_n_GSI_CH_k_SCRATCH_3_ADDR(n,k), HWIO_IPA_GSI_TOP_EE_n_GSI_CH_k_SCRATCH_3_RMSK) +#define HWIO_IPA_GSI_TOP_EE_n_GSI_CH_k_SCRATCH_3_INMI2(n,k,mask) \ + in_dword_masked(HWIO_IPA_GSI_TOP_EE_n_GSI_CH_k_SCRATCH_3_ADDR(n,k), mask) +#define HWIO_IPA_GSI_TOP_EE_n_GSI_CH_k_SCRATCH_3_OUTI2(n,k,val) \ + out_dword(HWIO_IPA_GSI_TOP_EE_n_GSI_CH_k_SCRATCH_3_ADDR(n,k),val) +#define HWIO_IPA_GSI_TOP_EE_n_GSI_CH_k_SCRATCH_3_OUTMI2(n,k,mask,val) \ + out_dword_masked_ns(HWIO_IPA_GSI_TOP_EE_n_GSI_CH_k_SCRATCH_3_ADDR(n,k),mask,val,HWIO_IPA_GSI_TOP_EE_n_GSI_CH_k_SCRATCH_3_INI2(n,k)) +#define HWIO_IPA_GSI_TOP_EE_n_GSI_CH_k_SCRATCH_3_SCRATCH_BMSK 0xffffffff +#define HWIO_IPA_GSI_TOP_EE_n_GSI_CH_k_SCRATCH_3_SCRATCH_SHFT 0x0 + +#define HWIO_IPA_GSI_TOP_EE_n_GSI_CH_k_SCRATCH_4_ADDR(n,k) (IPA_GSI_TOP_GSI_REG_BASE + 0x0001405c + 0x12000 * (n) + 0x80 * (k)) +#define HWIO_IPA_GSI_TOP_EE_n_GSI_CH_k_SCRATCH_4_PHYS(n,k) (IPA_GSI_TOP_GSI_REG_BASE_PHYS + 0x0001405c + 0x12000 * (n) + 0x80 * (k)) +#define HWIO_IPA_GSI_TOP_EE_n_GSI_CH_k_SCRATCH_4_OFFS(n,k) (IPA_GSI_TOP_GSI_REG_BASE_OFFS + 0x0001405c + 0x12000 * (n) + 0x80 * (k)) +#define HWIO_IPA_GSI_TOP_EE_n_GSI_CH_k_SCRATCH_4_RMSK 0xffffffff +#define HWIO_IPA_GSI_TOP_EE_n_GSI_CH_k_SCRATCH_4_MAXn 2 +#define HWIO_IPA_GSI_TOP_EE_n_GSI_CH_k_SCRATCH_4_MAXk 27 +#define HWIO_IPA_GSI_TOP_EE_n_GSI_CH_k_SCRATCH_4_ATTR 0x3 +#define HWIO_IPA_GSI_TOP_EE_n_GSI_CH_k_SCRATCH_4_INI2(n,k) \ + in_dword_masked(HWIO_IPA_GSI_TOP_EE_n_GSI_CH_k_SCRATCH_4_ADDR(n,k), HWIO_IPA_GSI_TOP_EE_n_GSI_CH_k_SCRATCH_4_RMSK) +#define HWIO_IPA_GSI_TOP_EE_n_GSI_CH_k_SCRATCH_4_INMI2(n,k,mask) \ + in_dword_masked(HWIO_IPA_GSI_TOP_EE_n_GSI_CH_k_SCRATCH_4_ADDR(n,k), mask) +#define HWIO_IPA_GSI_TOP_EE_n_GSI_CH_k_SCRATCH_4_OUTI2(n,k,val) \ + out_dword(HWIO_IPA_GSI_TOP_EE_n_GSI_CH_k_SCRATCH_4_ADDR(n,k),val) +#define HWIO_IPA_GSI_TOP_EE_n_GSI_CH_k_SCRATCH_4_OUTMI2(n,k,mask,val) \ + out_dword_masked_ns(HWIO_IPA_GSI_TOP_EE_n_GSI_CH_k_SCRATCH_4_ADDR(n,k),mask,val,HWIO_IPA_GSI_TOP_EE_n_GSI_CH_k_SCRATCH_4_INI2(n,k)) +#define HWIO_IPA_GSI_TOP_EE_n_GSI_CH_k_SCRATCH_4_SCRATCH_BMSK 0xffffffff +#define HWIO_IPA_GSI_TOP_EE_n_GSI_CH_k_SCRATCH_4_SCRATCH_SHFT 0x0 + +#define HWIO_IPA_GSI_TOP_EE_n_GSI_CH_k_SCRATCH_5_ADDR(n,k) (IPA_GSI_TOP_GSI_REG_BASE + 0x00014060 + 0x12000 * (n) + 0x80 * (k)) +#define HWIO_IPA_GSI_TOP_EE_n_GSI_CH_k_SCRATCH_5_PHYS(n,k) (IPA_GSI_TOP_GSI_REG_BASE_PHYS + 0x00014060 + 0x12000 * (n) + 0x80 * (k)) +#define HWIO_IPA_GSI_TOP_EE_n_GSI_CH_k_SCRATCH_5_OFFS(n,k) (IPA_GSI_TOP_GSI_REG_BASE_OFFS + 0x00014060 + 0x12000 * (n) + 0x80 * (k)) +#define HWIO_IPA_GSI_TOP_EE_n_GSI_CH_k_SCRATCH_5_RMSK 0xffffffff +#define HWIO_IPA_GSI_TOP_EE_n_GSI_CH_k_SCRATCH_5_MAXn 2 +#define HWIO_IPA_GSI_TOP_EE_n_GSI_CH_k_SCRATCH_5_MAXk 27 +#define HWIO_IPA_GSI_TOP_EE_n_GSI_CH_k_SCRATCH_5_ATTR 0x3 +#define HWIO_IPA_GSI_TOP_EE_n_GSI_CH_k_SCRATCH_5_INI2(n,k) \ + in_dword_masked(HWIO_IPA_GSI_TOP_EE_n_GSI_CH_k_SCRATCH_5_ADDR(n,k), HWIO_IPA_GSI_TOP_EE_n_GSI_CH_k_SCRATCH_5_RMSK) +#define HWIO_IPA_GSI_TOP_EE_n_GSI_CH_k_SCRATCH_5_INMI2(n,k,mask) \ + in_dword_masked(HWIO_IPA_GSI_TOP_EE_n_GSI_CH_k_SCRATCH_5_ADDR(n,k), mask) +#define HWIO_IPA_GSI_TOP_EE_n_GSI_CH_k_SCRATCH_5_OUTI2(n,k,val) \ + out_dword(HWIO_IPA_GSI_TOP_EE_n_GSI_CH_k_SCRATCH_5_ADDR(n,k),val) +#define HWIO_IPA_GSI_TOP_EE_n_GSI_CH_k_SCRATCH_5_OUTMI2(n,k,mask,val) \ + out_dword_masked_ns(HWIO_IPA_GSI_TOP_EE_n_GSI_CH_k_SCRATCH_5_ADDR(n,k),mask,val,HWIO_IPA_GSI_TOP_EE_n_GSI_CH_k_SCRATCH_5_INI2(n,k)) +#define HWIO_IPA_GSI_TOP_EE_n_GSI_CH_k_SCRATCH_5_SCRATCH_BMSK 0xffffffff +#define HWIO_IPA_GSI_TOP_EE_n_GSI_CH_k_SCRATCH_5_SCRATCH_SHFT 0x0 + +#define HWIO_IPA_GSI_TOP_EE_n_GSI_CH_k_SCRATCH_6_ADDR(n,k) (IPA_GSI_TOP_GSI_REG_BASE + 0x00014064 + 0x12000 * (n) + 0x80 * (k)) +#define HWIO_IPA_GSI_TOP_EE_n_GSI_CH_k_SCRATCH_6_PHYS(n,k) (IPA_GSI_TOP_GSI_REG_BASE_PHYS + 0x00014064 + 0x12000 * (n) + 0x80 * (k)) +#define HWIO_IPA_GSI_TOP_EE_n_GSI_CH_k_SCRATCH_6_OFFS(n,k) (IPA_GSI_TOP_GSI_REG_BASE_OFFS + 0x00014064 + 0x12000 * (n) + 0x80 * (k)) +#define HWIO_IPA_GSI_TOP_EE_n_GSI_CH_k_SCRATCH_6_RMSK 0xffffffff +#define HWIO_IPA_GSI_TOP_EE_n_GSI_CH_k_SCRATCH_6_MAXn 2 +#define HWIO_IPA_GSI_TOP_EE_n_GSI_CH_k_SCRATCH_6_MAXk 27 +#define HWIO_IPA_GSI_TOP_EE_n_GSI_CH_k_SCRATCH_6_ATTR 0x3 +#define HWIO_IPA_GSI_TOP_EE_n_GSI_CH_k_SCRATCH_6_INI2(n,k) \ + in_dword_masked(HWIO_IPA_GSI_TOP_EE_n_GSI_CH_k_SCRATCH_6_ADDR(n,k), HWIO_IPA_GSI_TOP_EE_n_GSI_CH_k_SCRATCH_6_RMSK) +#define HWIO_IPA_GSI_TOP_EE_n_GSI_CH_k_SCRATCH_6_INMI2(n,k,mask) \ + in_dword_masked(HWIO_IPA_GSI_TOP_EE_n_GSI_CH_k_SCRATCH_6_ADDR(n,k), mask) +#define HWIO_IPA_GSI_TOP_EE_n_GSI_CH_k_SCRATCH_6_OUTI2(n,k,val) \ + out_dword(HWIO_IPA_GSI_TOP_EE_n_GSI_CH_k_SCRATCH_6_ADDR(n,k),val) +#define HWIO_IPA_GSI_TOP_EE_n_GSI_CH_k_SCRATCH_6_OUTMI2(n,k,mask,val) \ + out_dword_masked_ns(HWIO_IPA_GSI_TOP_EE_n_GSI_CH_k_SCRATCH_6_ADDR(n,k),mask,val,HWIO_IPA_GSI_TOP_EE_n_GSI_CH_k_SCRATCH_6_INI2(n,k)) +#define HWIO_IPA_GSI_TOP_EE_n_GSI_CH_k_SCRATCH_6_SCRATCH_BMSK 0xffffffff +#define HWIO_IPA_GSI_TOP_EE_n_GSI_CH_k_SCRATCH_6_SCRATCH_SHFT 0x0 + +#define HWIO_IPA_GSI_TOP_EE_n_GSI_CH_k_SCRATCH_7_ADDR(n,k) (IPA_GSI_TOP_GSI_REG_BASE + 0x00014068 + 0x12000 * (n) + 0x80 * (k)) +#define HWIO_IPA_GSI_TOP_EE_n_GSI_CH_k_SCRATCH_7_PHYS(n,k) (IPA_GSI_TOP_GSI_REG_BASE_PHYS + 0x00014068 + 0x12000 * (n) + 0x80 * (k)) +#define HWIO_IPA_GSI_TOP_EE_n_GSI_CH_k_SCRATCH_7_OFFS(n,k) (IPA_GSI_TOP_GSI_REG_BASE_OFFS + 0x00014068 + 0x12000 * (n) + 0x80 * (k)) +#define HWIO_IPA_GSI_TOP_EE_n_GSI_CH_k_SCRATCH_7_RMSK 0xffffffff +#define HWIO_IPA_GSI_TOP_EE_n_GSI_CH_k_SCRATCH_7_MAXn 2 +#define HWIO_IPA_GSI_TOP_EE_n_GSI_CH_k_SCRATCH_7_MAXk 27 +#define HWIO_IPA_GSI_TOP_EE_n_GSI_CH_k_SCRATCH_7_ATTR 0x3 +#define HWIO_IPA_GSI_TOP_EE_n_GSI_CH_k_SCRATCH_7_INI2(n,k) \ + in_dword_masked(HWIO_IPA_GSI_TOP_EE_n_GSI_CH_k_SCRATCH_7_ADDR(n,k), HWIO_IPA_GSI_TOP_EE_n_GSI_CH_k_SCRATCH_7_RMSK) +#define HWIO_IPA_GSI_TOP_EE_n_GSI_CH_k_SCRATCH_7_INMI2(n,k,mask) \ + in_dword_masked(HWIO_IPA_GSI_TOP_EE_n_GSI_CH_k_SCRATCH_7_ADDR(n,k), mask) +#define HWIO_IPA_GSI_TOP_EE_n_GSI_CH_k_SCRATCH_7_OUTI2(n,k,val) \ + out_dword(HWIO_IPA_GSI_TOP_EE_n_GSI_CH_k_SCRATCH_7_ADDR(n,k),val) +#define HWIO_IPA_GSI_TOP_EE_n_GSI_CH_k_SCRATCH_7_OUTMI2(n,k,mask,val) \ + out_dword_masked_ns(HWIO_IPA_GSI_TOP_EE_n_GSI_CH_k_SCRATCH_7_ADDR(n,k),mask,val,HWIO_IPA_GSI_TOP_EE_n_GSI_CH_k_SCRATCH_7_INI2(n,k)) +#define HWIO_IPA_GSI_TOP_EE_n_GSI_CH_k_SCRATCH_7_SCRATCH_BMSK 0xffffffff +#define HWIO_IPA_GSI_TOP_EE_n_GSI_CH_k_SCRATCH_7_SCRATCH_SHFT 0x0 + +#define HWIO_IPA_GSI_TOP_EE_n_GSI_CH_k_SCRATCH_8_ADDR(n,k) (IPA_GSI_TOP_GSI_REG_BASE + 0x0001406c + 0x12000 * (n) + 0x80 * (k)) +#define HWIO_IPA_GSI_TOP_EE_n_GSI_CH_k_SCRATCH_8_PHYS(n,k) (IPA_GSI_TOP_GSI_REG_BASE_PHYS + 0x0001406c + 0x12000 * (n) + 0x80 * (k)) +#define HWIO_IPA_GSI_TOP_EE_n_GSI_CH_k_SCRATCH_8_OFFS(n,k) (IPA_GSI_TOP_GSI_REG_BASE_OFFS + 0x0001406c + 0x12000 * (n) + 0x80 * (k)) +#define HWIO_IPA_GSI_TOP_EE_n_GSI_CH_k_SCRATCH_8_RMSK 0xffffffff +#define HWIO_IPA_GSI_TOP_EE_n_GSI_CH_k_SCRATCH_8_MAXn 2 +#define HWIO_IPA_GSI_TOP_EE_n_GSI_CH_k_SCRATCH_8_MAXk 27 +#define HWIO_IPA_GSI_TOP_EE_n_GSI_CH_k_SCRATCH_8_ATTR 0x3 +#define HWIO_IPA_GSI_TOP_EE_n_GSI_CH_k_SCRATCH_8_INI2(n,k) \ + in_dword_masked(HWIO_IPA_GSI_TOP_EE_n_GSI_CH_k_SCRATCH_8_ADDR(n,k), HWIO_IPA_GSI_TOP_EE_n_GSI_CH_k_SCRATCH_8_RMSK) +#define HWIO_IPA_GSI_TOP_EE_n_GSI_CH_k_SCRATCH_8_INMI2(n,k,mask) \ + in_dword_masked(HWIO_IPA_GSI_TOP_EE_n_GSI_CH_k_SCRATCH_8_ADDR(n,k), mask) +#define HWIO_IPA_GSI_TOP_EE_n_GSI_CH_k_SCRATCH_8_OUTI2(n,k,val) \ + out_dword(HWIO_IPA_GSI_TOP_EE_n_GSI_CH_k_SCRATCH_8_ADDR(n,k),val) +#define HWIO_IPA_GSI_TOP_EE_n_GSI_CH_k_SCRATCH_8_OUTMI2(n,k,mask,val) \ + out_dword_masked_ns(HWIO_IPA_GSI_TOP_EE_n_GSI_CH_k_SCRATCH_8_ADDR(n,k),mask,val,HWIO_IPA_GSI_TOP_EE_n_GSI_CH_k_SCRATCH_8_INI2(n,k)) +#define HWIO_IPA_GSI_TOP_EE_n_GSI_CH_k_SCRATCH_8_SCRATCH_BMSK 0xffffffff +#define HWIO_IPA_GSI_TOP_EE_n_GSI_CH_k_SCRATCH_8_SCRATCH_SHFT 0x0 + +#define HWIO_IPA_GSI_TOP_EE_n_GSI_CH_k_SCRATCH_9_ADDR(n,k) (IPA_GSI_TOP_GSI_REG_BASE + 0x00014070 + 0x12000 * (n) + 0x80 * (k)) +#define HWIO_IPA_GSI_TOP_EE_n_GSI_CH_k_SCRATCH_9_PHYS(n,k) (IPA_GSI_TOP_GSI_REG_BASE_PHYS + 0x00014070 + 0x12000 * (n) + 0x80 * (k)) +#define HWIO_IPA_GSI_TOP_EE_n_GSI_CH_k_SCRATCH_9_OFFS(n,k) (IPA_GSI_TOP_GSI_REG_BASE_OFFS + 0x00014070 + 0x12000 * (n) + 0x80 * (k)) +#define HWIO_IPA_GSI_TOP_EE_n_GSI_CH_k_SCRATCH_9_RMSK 0xffffffff +#define HWIO_IPA_GSI_TOP_EE_n_GSI_CH_k_SCRATCH_9_MAXn 2 +#define HWIO_IPA_GSI_TOP_EE_n_GSI_CH_k_SCRATCH_9_MAXk 27 +#define HWIO_IPA_GSI_TOP_EE_n_GSI_CH_k_SCRATCH_9_ATTR 0x3 +#define HWIO_IPA_GSI_TOP_EE_n_GSI_CH_k_SCRATCH_9_INI2(n,k) \ + in_dword_masked(HWIO_IPA_GSI_TOP_EE_n_GSI_CH_k_SCRATCH_9_ADDR(n,k), HWIO_IPA_GSI_TOP_EE_n_GSI_CH_k_SCRATCH_9_RMSK) +#define HWIO_IPA_GSI_TOP_EE_n_GSI_CH_k_SCRATCH_9_INMI2(n,k,mask) \ + in_dword_masked(HWIO_IPA_GSI_TOP_EE_n_GSI_CH_k_SCRATCH_9_ADDR(n,k), mask) +#define HWIO_IPA_GSI_TOP_EE_n_GSI_CH_k_SCRATCH_9_OUTI2(n,k,val) \ + out_dword(HWIO_IPA_GSI_TOP_EE_n_GSI_CH_k_SCRATCH_9_ADDR(n,k),val) +#define HWIO_IPA_GSI_TOP_EE_n_GSI_CH_k_SCRATCH_9_OUTMI2(n,k,mask,val) \ + out_dword_masked_ns(HWIO_IPA_GSI_TOP_EE_n_GSI_CH_k_SCRATCH_9_ADDR(n,k),mask,val,HWIO_IPA_GSI_TOP_EE_n_GSI_CH_k_SCRATCH_9_INI2(n,k)) +#define HWIO_IPA_GSI_TOP_EE_n_GSI_CH_k_SCRATCH_9_SCRATCH_BMSK 0xffffffff +#define HWIO_IPA_GSI_TOP_EE_n_GSI_CH_k_SCRATCH_9_SCRATCH_SHFT 0x0 + +#define HWIO_IPA_GSI_TOP_EE_n_GSI_CH_k_DB_ENG_WRITE_PTR_ADDR(n,k) (IPA_GSI_TOP_GSI_REG_BASE + 0x00014074 + 0x12000 * (n) + 0x80 * (k)) +#define HWIO_IPA_GSI_TOP_EE_n_GSI_CH_k_DB_ENG_WRITE_PTR_PHYS(n,k) (IPA_GSI_TOP_GSI_REG_BASE_PHYS + 0x00014074 + 0x12000 * (n) + 0x80 * (k)) +#define HWIO_IPA_GSI_TOP_EE_n_GSI_CH_k_DB_ENG_WRITE_PTR_OFFS(n,k) (IPA_GSI_TOP_GSI_REG_BASE_OFFS + 0x00014074 + 0x12000 * (n) + 0x80 * (k)) +#define HWIO_IPA_GSI_TOP_EE_n_GSI_CH_k_DB_ENG_WRITE_PTR_RMSK 0xffff +#define HWIO_IPA_GSI_TOP_EE_n_GSI_CH_k_DB_ENG_WRITE_PTR_MAXn 2 +#define HWIO_IPA_GSI_TOP_EE_n_GSI_CH_k_DB_ENG_WRITE_PTR_MAXk 27 +#define HWIO_IPA_GSI_TOP_EE_n_GSI_CH_k_DB_ENG_WRITE_PTR_ATTR 0x3 +#define HWIO_IPA_GSI_TOP_EE_n_GSI_CH_k_DB_ENG_WRITE_PTR_INI2(n,k) \ + in_dword_masked(HWIO_IPA_GSI_TOP_EE_n_GSI_CH_k_DB_ENG_WRITE_PTR_ADDR(n,k), HWIO_IPA_GSI_TOP_EE_n_GSI_CH_k_DB_ENG_WRITE_PTR_RMSK) +#define HWIO_IPA_GSI_TOP_EE_n_GSI_CH_k_DB_ENG_WRITE_PTR_INMI2(n,k,mask) \ + in_dword_masked(HWIO_IPA_GSI_TOP_EE_n_GSI_CH_k_DB_ENG_WRITE_PTR_ADDR(n,k), mask) +#define HWIO_IPA_GSI_TOP_EE_n_GSI_CH_k_DB_ENG_WRITE_PTR_OUTI2(n,k,val) \ + out_dword(HWIO_IPA_GSI_TOP_EE_n_GSI_CH_k_DB_ENG_WRITE_PTR_ADDR(n,k),val) +#define HWIO_IPA_GSI_TOP_EE_n_GSI_CH_k_DB_ENG_WRITE_PTR_OUTMI2(n,k,mask,val) \ + out_dword_masked_ns(HWIO_IPA_GSI_TOP_EE_n_GSI_CH_k_DB_ENG_WRITE_PTR_ADDR(n,k),mask,val,HWIO_IPA_GSI_TOP_EE_n_GSI_CH_k_DB_ENG_WRITE_PTR_INI2(n,k)) +#define HWIO_IPA_GSI_TOP_EE_n_GSI_CH_k_DB_ENG_WRITE_PTR_LAST_DB_2_MCS_BMSK 0xffff +#define HWIO_IPA_GSI_TOP_EE_n_GSI_CH_k_DB_ENG_WRITE_PTR_LAST_DB_2_MCS_SHFT 0x0 + +#define HWIO_IPA_GSI_TOP_EE_n_EV_CH_k_CNTXT_0_ADDR(n,k) (IPA_GSI_TOP_GSI_REG_BASE + 0x0001c000 + 0x12000 * (n) + 0x80 * (k)) +#define HWIO_IPA_GSI_TOP_EE_n_EV_CH_k_CNTXT_0_PHYS(n,k) (IPA_GSI_TOP_GSI_REG_BASE_PHYS + 0x0001c000 + 0x12000 * (n) + 0x80 * (k)) +#define HWIO_IPA_GSI_TOP_EE_n_EV_CH_k_CNTXT_0_OFFS(n,k) (IPA_GSI_TOP_GSI_REG_BASE_OFFS + 0x0001c000 + 0x12000 * (n) + 0x80 * (k)) +#define HWIO_IPA_GSI_TOP_EE_n_EV_CH_k_CNTXT_0_RMSK 0xffffffff +#define HWIO_IPA_GSI_TOP_EE_n_EV_CH_k_CNTXT_0_MAXn 2 +#define HWIO_IPA_GSI_TOP_EE_n_EV_CH_k_CNTXT_0_MAXk 26 +#define HWIO_IPA_GSI_TOP_EE_n_EV_CH_k_CNTXT_0_ATTR 0x3 +#define HWIO_IPA_GSI_TOP_EE_n_EV_CH_k_CNTXT_0_INI2(n,k) \ + in_dword_masked(HWIO_IPA_GSI_TOP_EE_n_EV_CH_k_CNTXT_0_ADDR(n,k), HWIO_IPA_GSI_TOP_EE_n_EV_CH_k_CNTXT_0_RMSK) +#define HWIO_IPA_GSI_TOP_EE_n_EV_CH_k_CNTXT_0_INMI2(n,k,mask) \ + in_dword_masked(HWIO_IPA_GSI_TOP_EE_n_EV_CH_k_CNTXT_0_ADDR(n,k), mask) +#define HWIO_IPA_GSI_TOP_EE_n_EV_CH_k_CNTXT_0_OUTI2(n,k,val) \ + out_dword(HWIO_IPA_GSI_TOP_EE_n_EV_CH_k_CNTXT_0_ADDR(n,k),val) +#define HWIO_IPA_GSI_TOP_EE_n_EV_CH_k_CNTXT_0_OUTMI2(n,k,mask,val) \ + out_dword_masked_ns(HWIO_IPA_GSI_TOP_EE_n_EV_CH_k_CNTXT_0_ADDR(n,k),mask,val,HWIO_IPA_GSI_TOP_EE_n_EV_CH_k_CNTXT_0_INI2(n,k)) +#define HWIO_IPA_GSI_TOP_EE_n_EV_CH_k_CNTXT_0_ELEMENT_SIZE_BMSK 0xff000000 +#define HWIO_IPA_GSI_TOP_EE_n_EV_CH_k_CNTXT_0_ELEMENT_SIZE_SHFT 0x18 +#define HWIO_IPA_GSI_TOP_EE_n_EV_CH_k_CNTXT_0_CHSTATE_BMSK 0xf00000 +#define HWIO_IPA_GSI_TOP_EE_n_EV_CH_k_CNTXT_0_CHSTATE_SHFT 0x14 +#define HWIO_IPA_GSI_TOP_EE_n_EV_CH_k_CNTXT_0_CHSTATE_NOT_ALLOCATED_FVAL 0x0 +#define HWIO_IPA_GSI_TOP_EE_n_EV_CH_k_CNTXT_0_CHSTATE_ALLOCATED_FVAL 0x1 +#define HWIO_IPA_GSI_TOP_EE_n_EV_CH_k_CNTXT_0_EE_BMSK 0xf0000 +#define HWIO_IPA_GSI_TOP_EE_n_EV_CH_k_CNTXT_0_EE_SHFT 0x10 +#define HWIO_IPA_GSI_TOP_EE_n_EV_CH_k_CNTXT_0_EVCHID_BMSK 0xff00 +#define HWIO_IPA_GSI_TOP_EE_n_EV_CH_k_CNTXT_0_EVCHID_SHFT 0x8 +#define HWIO_IPA_GSI_TOP_EE_n_EV_CH_k_CNTXT_0_INTYPE_BMSK 0x80 +#define HWIO_IPA_GSI_TOP_EE_n_EV_CH_k_CNTXT_0_INTYPE_SHFT 0x7 +#define HWIO_IPA_GSI_TOP_EE_n_EV_CH_k_CNTXT_0_INTYPE_MSI_FVAL 0x0 +#define HWIO_IPA_GSI_TOP_EE_n_EV_CH_k_CNTXT_0_INTYPE_IRQ_FVAL 0x1 +#define HWIO_IPA_GSI_TOP_EE_n_EV_CH_k_CNTXT_0_CHTYPE_BMSK 0x7f +#define HWIO_IPA_GSI_TOP_EE_n_EV_CH_k_CNTXT_0_CHTYPE_SHFT 0x0 +#define HWIO_IPA_GSI_TOP_EE_n_EV_CH_k_CNTXT_0_CHTYPE_MHI_EV_FVAL 0x0 +#define HWIO_IPA_GSI_TOP_EE_n_EV_CH_k_CNTXT_0_CHTYPE_XHCI_EV_FVAL 0x1 +#define HWIO_IPA_GSI_TOP_EE_n_EV_CH_k_CNTXT_0_CHTYPE_GPI_EV_FVAL 0x2 +#define HWIO_IPA_GSI_TOP_EE_n_EV_CH_k_CNTXT_0_CHTYPE_XDCI_FVAL 0x3 + +#define HWIO_IPA_GSI_TOP_EE_n_EV_CH_k_CNTXT_1_ADDR(n,k) (IPA_GSI_TOP_GSI_REG_BASE + 0x0001c004 + 0x12000 * (n) + 0x80 * (k)) +#define HWIO_IPA_GSI_TOP_EE_n_EV_CH_k_CNTXT_1_PHYS(n,k) (IPA_GSI_TOP_GSI_REG_BASE_PHYS + 0x0001c004 + 0x12000 * (n) + 0x80 * (k)) +#define HWIO_IPA_GSI_TOP_EE_n_EV_CH_k_CNTXT_1_OFFS(n,k) (IPA_GSI_TOP_GSI_REG_BASE_OFFS + 0x0001c004 + 0x12000 * (n) + 0x80 * (k)) +#define HWIO_IPA_GSI_TOP_EE_n_EV_CH_k_CNTXT_1_RMSK 0xffffff +#define HWIO_IPA_GSI_TOP_EE_n_EV_CH_k_CNTXT_1_MAXn 2 +#define HWIO_IPA_GSI_TOP_EE_n_EV_CH_k_CNTXT_1_MAXk 26 +#define HWIO_IPA_GSI_TOP_EE_n_EV_CH_k_CNTXT_1_ATTR 0x3 +#define HWIO_IPA_GSI_TOP_EE_n_EV_CH_k_CNTXT_1_INI2(n,k) \ + in_dword_masked(HWIO_IPA_GSI_TOP_EE_n_EV_CH_k_CNTXT_1_ADDR(n,k), HWIO_IPA_GSI_TOP_EE_n_EV_CH_k_CNTXT_1_RMSK) +#define HWIO_IPA_GSI_TOP_EE_n_EV_CH_k_CNTXT_1_INMI2(n,k,mask) \ + in_dword_masked(HWIO_IPA_GSI_TOP_EE_n_EV_CH_k_CNTXT_1_ADDR(n,k), mask) +#define HWIO_IPA_GSI_TOP_EE_n_EV_CH_k_CNTXT_1_OUTI2(n,k,val) \ + out_dword(HWIO_IPA_GSI_TOP_EE_n_EV_CH_k_CNTXT_1_ADDR(n,k),val) +#define HWIO_IPA_GSI_TOP_EE_n_EV_CH_k_CNTXT_1_OUTMI2(n,k,mask,val) \ + out_dword_masked_ns(HWIO_IPA_GSI_TOP_EE_n_EV_CH_k_CNTXT_1_ADDR(n,k),mask,val,HWIO_IPA_GSI_TOP_EE_n_EV_CH_k_CNTXT_1_INI2(n,k)) +#define HWIO_IPA_GSI_TOP_EE_n_EV_CH_k_CNTXT_1_R_LENGTH_BMSK 0xffffff +#define HWIO_IPA_GSI_TOP_EE_n_EV_CH_k_CNTXT_1_R_LENGTH_SHFT 0x0 + +#define HWIO_IPA_GSI_TOP_EE_n_EV_CH_k_CNTXT_2_ADDR(n,k) (IPA_GSI_TOP_GSI_REG_BASE + 0x0001c008 + 0x12000 * (n) + 0x80 * (k)) +#define HWIO_IPA_GSI_TOP_EE_n_EV_CH_k_CNTXT_2_PHYS(n,k) (IPA_GSI_TOP_GSI_REG_BASE_PHYS + 0x0001c008 + 0x12000 * (n) + 0x80 * (k)) +#define HWIO_IPA_GSI_TOP_EE_n_EV_CH_k_CNTXT_2_OFFS(n,k) (IPA_GSI_TOP_GSI_REG_BASE_OFFS + 0x0001c008 + 0x12000 * (n) + 0x80 * (k)) +#define HWIO_IPA_GSI_TOP_EE_n_EV_CH_k_CNTXT_2_RMSK 0xffffffff +#define HWIO_IPA_GSI_TOP_EE_n_EV_CH_k_CNTXT_2_MAXn 2 +#define HWIO_IPA_GSI_TOP_EE_n_EV_CH_k_CNTXT_2_MAXk 26 +#define HWIO_IPA_GSI_TOP_EE_n_EV_CH_k_CNTXT_2_ATTR 0x3 +#define HWIO_IPA_GSI_TOP_EE_n_EV_CH_k_CNTXT_2_INI2(n,k) \ + in_dword_masked(HWIO_IPA_GSI_TOP_EE_n_EV_CH_k_CNTXT_2_ADDR(n,k), HWIO_IPA_GSI_TOP_EE_n_EV_CH_k_CNTXT_2_RMSK) +#define HWIO_IPA_GSI_TOP_EE_n_EV_CH_k_CNTXT_2_INMI2(n,k,mask) \ + in_dword_masked(HWIO_IPA_GSI_TOP_EE_n_EV_CH_k_CNTXT_2_ADDR(n,k), mask) +#define HWIO_IPA_GSI_TOP_EE_n_EV_CH_k_CNTXT_2_OUTI2(n,k,val) \ + out_dword(HWIO_IPA_GSI_TOP_EE_n_EV_CH_k_CNTXT_2_ADDR(n,k),val) +#define HWIO_IPA_GSI_TOP_EE_n_EV_CH_k_CNTXT_2_OUTMI2(n,k,mask,val) \ + out_dword_masked_ns(HWIO_IPA_GSI_TOP_EE_n_EV_CH_k_CNTXT_2_ADDR(n,k),mask,val,HWIO_IPA_GSI_TOP_EE_n_EV_CH_k_CNTXT_2_INI2(n,k)) +#define HWIO_IPA_GSI_TOP_EE_n_EV_CH_k_CNTXT_2_R_BASE_ADDR_LSBS_BMSK 0xffffffff +#define HWIO_IPA_GSI_TOP_EE_n_EV_CH_k_CNTXT_2_R_BASE_ADDR_LSBS_SHFT 0x0 + +#define HWIO_IPA_GSI_TOP_EE_n_EV_CH_k_CNTXT_3_ADDR(n,k) (IPA_GSI_TOP_GSI_REG_BASE + 0x0001c00c + 0x12000 * (n) + 0x80 * (k)) +#define HWIO_IPA_GSI_TOP_EE_n_EV_CH_k_CNTXT_3_PHYS(n,k) (IPA_GSI_TOP_GSI_REG_BASE_PHYS + 0x0001c00c + 0x12000 * (n) + 0x80 * (k)) +#define HWIO_IPA_GSI_TOP_EE_n_EV_CH_k_CNTXT_3_OFFS(n,k) (IPA_GSI_TOP_GSI_REG_BASE_OFFS + 0x0001c00c + 0x12000 * (n) + 0x80 * (k)) +#define HWIO_IPA_GSI_TOP_EE_n_EV_CH_k_CNTXT_3_RMSK 0xffffffff +#define HWIO_IPA_GSI_TOP_EE_n_EV_CH_k_CNTXT_3_MAXn 2 +#define HWIO_IPA_GSI_TOP_EE_n_EV_CH_k_CNTXT_3_MAXk 26 +#define HWIO_IPA_GSI_TOP_EE_n_EV_CH_k_CNTXT_3_ATTR 0x3 +#define HWIO_IPA_GSI_TOP_EE_n_EV_CH_k_CNTXT_3_INI2(n,k) \ + in_dword_masked(HWIO_IPA_GSI_TOP_EE_n_EV_CH_k_CNTXT_3_ADDR(n,k), HWIO_IPA_GSI_TOP_EE_n_EV_CH_k_CNTXT_3_RMSK) +#define HWIO_IPA_GSI_TOP_EE_n_EV_CH_k_CNTXT_3_INMI2(n,k,mask) \ + in_dword_masked(HWIO_IPA_GSI_TOP_EE_n_EV_CH_k_CNTXT_3_ADDR(n,k), mask) +#define HWIO_IPA_GSI_TOP_EE_n_EV_CH_k_CNTXT_3_OUTI2(n,k,val) \ + out_dword(HWIO_IPA_GSI_TOP_EE_n_EV_CH_k_CNTXT_3_ADDR(n,k),val) +#define HWIO_IPA_GSI_TOP_EE_n_EV_CH_k_CNTXT_3_OUTMI2(n,k,mask,val) \ + out_dword_masked_ns(HWIO_IPA_GSI_TOP_EE_n_EV_CH_k_CNTXT_3_ADDR(n,k),mask,val,HWIO_IPA_GSI_TOP_EE_n_EV_CH_k_CNTXT_3_INI2(n,k)) +#define HWIO_IPA_GSI_TOP_EE_n_EV_CH_k_CNTXT_3_R_BASE_ADDR_MSBS_BMSK 0xffffffff +#define HWIO_IPA_GSI_TOP_EE_n_EV_CH_k_CNTXT_3_R_BASE_ADDR_MSBS_SHFT 0x0 + +#define HWIO_IPA_GSI_TOP_EE_n_EV_CH_k_CNTXT_4_ADDR(n,k) (IPA_GSI_TOP_GSI_REG_BASE + 0x0001c010 + 0x12000 * (n) + 0x80 * (k)) +#define HWIO_IPA_GSI_TOP_EE_n_EV_CH_k_CNTXT_4_PHYS(n,k) (IPA_GSI_TOP_GSI_REG_BASE_PHYS + 0x0001c010 + 0x12000 * (n) + 0x80 * (k)) +#define HWIO_IPA_GSI_TOP_EE_n_EV_CH_k_CNTXT_4_OFFS(n,k) (IPA_GSI_TOP_GSI_REG_BASE_OFFS + 0x0001c010 + 0x12000 * (n) + 0x80 * (k)) +#define HWIO_IPA_GSI_TOP_EE_n_EV_CH_k_CNTXT_4_RMSK 0xffffffff +#define HWIO_IPA_GSI_TOP_EE_n_EV_CH_k_CNTXT_4_MAXn 2 +#define HWIO_IPA_GSI_TOP_EE_n_EV_CH_k_CNTXT_4_MAXk 26 +#define HWIO_IPA_GSI_TOP_EE_n_EV_CH_k_CNTXT_4_ATTR 0x3 +#define HWIO_IPA_GSI_TOP_EE_n_EV_CH_k_CNTXT_4_INI2(n,k) \ + in_dword_masked(HWIO_IPA_GSI_TOP_EE_n_EV_CH_k_CNTXT_4_ADDR(n,k), HWIO_IPA_GSI_TOP_EE_n_EV_CH_k_CNTXT_4_RMSK) +#define HWIO_IPA_GSI_TOP_EE_n_EV_CH_k_CNTXT_4_INMI2(n,k,mask) \ + in_dword_masked(HWIO_IPA_GSI_TOP_EE_n_EV_CH_k_CNTXT_4_ADDR(n,k), mask) +#define HWIO_IPA_GSI_TOP_EE_n_EV_CH_k_CNTXT_4_OUTI2(n,k,val) \ + out_dword(HWIO_IPA_GSI_TOP_EE_n_EV_CH_k_CNTXT_4_ADDR(n,k),val) +#define HWIO_IPA_GSI_TOP_EE_n_EV_CH_k_CNTXT_4_OUTMI2(n,k,mask,val) \ + out_dword_masked_ns(HWIO_IPA_GSI_TOP_EE_n_EV_CH_k_CNTXT_4_ADDR(n,k),mask,val,HWIO_IPA_GSI_TOP_EE_n_EV_CH_k_CNTXT_4_INI2(n,k)) +#define HWIO_IPA_GSI_TOP_EE_n_EV_CH_k_CNTXT_4_READ_PTR_LSB_BMSK 0xffffffff +#define HWIO_IPA_GSI_TOP_EE_n_EV_CH_k_CNTXT_4_READ_PTR_LSB_SHFT 0x0 + +#define HWIO_IPA_GSI_TOP_EE_n_EV_CH_k_CNTXT_5_ADDR(n,k) (IPA_GSI_TOP_GSI_REG_BASE + 0x0001c014 + 0x12000 * (n) + 0x80 * (k)) +#define HWIO_IPA_GSI_TOP_EE_n_EV_CH_k_CNTXT_5_PHYS(n,k) (IPA_GSI_TOP_GSI_REG_BASE_PHYS + 0x0001c014 + 0x12000 * (n) + 0x80 * (k)) +#define HWIO_IPA_GSI_TOP_EE_n_EV_CH_k_CNTXT_5_OFFS(n,k) (IPA_GSI_TOP_GSI_REG_BASE_OFFS + 0x0001c014 + 0x12000 * (n) + 0x80 * (k)) +#define HWIO_IPA_GSI_TOP_EE_n_EV_CH_k_CNTXT_5_RMSK 0xffffffff +#define HWIO_IPA_GSI_TOP_EE_n_EV_CH_k_CNTXT_5_MAXn 2 +#define HWIO_IPA_GSI_TOP_EE_n_EV_CH_k_CNTXT_5_MAXk 26 +#define HWIO_IPA_GSI_TOP_EE_n_EV_CH_k_CNTXT_5_ATTR 0x1 +#define HWIO_IPA_GSI_TOP_EE_n_EV_CH_k_CNTXT_5_INI2(n,k) \ + in_dword_masked(HWIO_IPA_GSI_TOP_EE_n_EV_CH_k_CNTXT_5_ADDR(n,k), HWIO_IPA_GSI_TOP_EE_n_EV_CH_k_CNTXT_5_RMSK) +#define HWIO_IPA_GSI_TOP_EE_n_EV_CH_k_CNTXT_5_INMI2(n,k,mask) \ + in_dword_masked(HWIO_IPA_GSI_TOP_EE_n_EV_CH_k_CNTXT_5_ADDR(n,k), mask) +#define HWIO_IPA_GSI_TOP_EE_n_EV_CH_k_CNTXT_5_READ_PTR_MSB_BMSK 0xffffffff +#define HWIO_IPA_GSI_TOP_EE_n_EV_CH_k_CNTXT_5_READ_PTR_MSB_SHFT 0x0 + +#define HWIO_IPA_GSI_TOP_EE_n_EV_CH_k_CNTXT_6_ADDR(n,k) (IPA_GSI_TOP_GSI_REG_BASE + 0x0001c018 + 0x12000 * (n) + 0x80 * (k)) +#define HWIO_IPA_GSI_TOP_EE_n_EV_CH_k_CNTXT_6_PHYS(n,k) (IPA_GSI_TOP_GSI_REG_BASE_PHYS + 0x0001c018 + 0x12000 * (n) + 0x80 * (k)) +#define HWIO_IPA_GSI_TOP_EE_n_EV_CH_k_CNTXT_6_OFFS(n,k) (IPA_GSI_TOP_GSI_REG_BASE_OFFS + 0x0001c018 + 0x12000 * (n) + 0x80 * (k)) +#define HWIO_IPA_GSI_TOP_EE_n_EV_CH_k_CNTXT_6_RMSK 0xffffffff +#define HWIO_IPA_GSI_TOP_EE_n_EV_CH_k_CNTXT_6_MAXn 2 +#define HWIO_IPA_GSI_TOP_EE_n_EV_CH_k_CNTXT_6_MAXk 26 +#define HWIO_IPA_GSI_TOP_EE_n_EV_CH_k_CNTXT_6_ATTR 0x1 +#define HWIO_IPA_GSI_TOP_EE_n_EV_CH_k_CNTXT_6_INI2(n,k) \ + in_dword_masked(HWIO_IPA_GSI_TOP_EE_n_EV_CH_k_CNTXT_6_ADDR(n,k), HWIO_IPA_GSI_TOP_EE_n_EV_CH_k_CNTXT_6_RMSK) +#define HWIO_IPA_GSI_TOP_EE_n_EV_CH_k_CNTXT_6_INMI2(n,k,mask) \ + in_dword_masked(HWIO_IPA_GSI_TOP_EE_n_EV_CH_k_CNTXT_6_ADDR(n,k), mask) +#define HWIO_IPA_GSI_TOP_EE_n_EV_CH_k_CNTXT_6_WRITE_PTR_LSB_BMSK 0xffffffff +#define HWIO_IPA_GSI_TOP_EE_n_EV_CH_k_CNTXT_6_WRITE_PTR_LSB_SHFT 0x0 + +#define HWIO_IPA_GSI_TOP_EE_n_EV_CH_k_CNTXT_7_ADDR(n,k) (IPA_GSI_TOP_GSI_REG_BASE + 0x0001c01c + 0x12000 * (n) + 0x80 * (k)) +#define HWIO_IPA_GSI_TOP_EE_n_EV_CH_k_CNTXT_7_PHYS(n,k) (IPA_GSI_TOP_GSI_REG_BASE_PHYS + 0x0001c01c + 0x12000 * (n) + 0x80 * (k)) +#define HWIO_IPA_GSI_TOP_EE_n_EV_CH_k_CNTXT_7_OFFS(n,k) (IPA_GSI_TOP_GSI_REG_BASE_OFFS + 0x0001c01c + 0x12000 * (n) + 0x80 * (k)) +#define HWIO_IPA_GSI_TOP_EE_n_EV_CH_k_CNTXT_7_RMSK 0xffffffff +#define HWIO_IPA_GSI_TOP_EE_n_EV_CH_k_CNTXT_7_MAXn 2 +#define HWIO_IPA_GSI_TOP_EE_n_EV_CH_k_CNTXT_7_MAXk 26 +#define HWIO_IPA_GSI_TOP_EE_n_EV_CH_k_CNTXT_7_ATTR 0x1 +#define HWIO_IPA_GSI_TOP_EE_n_EV_CH_k_CNTXT_7_INI2(n,k) \ + in_dword_masked(HWIO_IPA_GSI_TOP_EE_n_EV_CH_k_CNTXT_7_ADDR(n,k), HWIO_IPA_GSI_TOP_EE_n_EV_CH_k_CNTXT_7_RMSK) +#define HWIO_IPA_GSI_TOP_EE_n_EV_CH_k_CNTXT_7_INMI2(n,k,mask) \ + in_dword_masked(HWIO_IPA_GSI_TOP_EE_n_EV_CH_k_CNTXT_7_ADDR(n,k), mask) +#define HWIO_IPA_GSI_TOP_EE_n_EV_CH_k_CNTXT_7_WRITE_PTR_MSB_BMSK 0xffffffff +#define HWIO_IPA_GSI_TOP_EE_n_EV_CH_k_CNTXT_7_WRITE_PTR_MSB_SHFT 0x0 + +#define HWIO_IPA_GSI_TOP_EE_n_EV_CH_k_CNTXT_8_ADDR(n,k) (IPA_GSI_TOP_GSI_REG_BASE + 0x0001c020 + 0x12000 * (n) + 0x80 * (k)) +#define HWIO_IPA_GSI_TOP_EE_n_EV_CH_k_CNTXT_8_PHYS(n,k) (IPA_GSI_TOP_GSI_REG_BASE_PHYS + 0x0001c020 + 0x12000 * (n) + 0x80 * (k)) +#define HWIO_IPA_GSI_TOP_EE_n_EV_CH_k_CNTXT_8_OFFS(n,k) (IPA_GSI_TOP_GSI_REG_BASE_OFFS + 0x0001c020 + 0x12000 * (n) + 0x80 * (k)) +#define HWIO_IPA_GSI_TOP_EE_n_EV_CH_k_CNTXT_8_RMSK 0xffffffff +#define HWIO_IPA_GSI_TOP_EE_n_EV_CH_k_CNTXT_8_MAXn 2 +#define HWIO_IPA_GSI_TOP_EE_n_EV_CH_k_CNTXT_8_MAXk 26 +#define HWIO_IPA_GSI_TOP_EE_n_EV_CH_k_CNTXT_8_ATTR 0x3 +#define HWIO_IPA_GSI_TOP_EE_n_EV_CH_k_CNTXT_8_INI2(n,k) \ + in_dword_masked(HWIO_IPA_GSI_TOP_EE_n_EV_CH_k_CNTXT_8_ADDR(n,k), HWIO_IPA_GSI_TOP_EE_n_EV_CH_k_CNTXT_8_RMSK) +#define HWIO_IPA_GSI_TOP_EE_n_EV_CH_k_CNTXT_8_INMI2(n,k,mask) \ + in_dword_masked(HWIO_IPA_GSI_TOP_EE_n_EV_CH_k_CNTXT_8_ADDR(n,k), mask) +#define HWIO_IPA_GSI_TOP_EE_n_EV_CH_k_CNTXT_8_OUTI2(n,k,val) \ + out_dword(HWIO_IPA_GSI_TOP_EE_n_EV_CH_k_CNTXT_8_ADDR(n,k),val) +#define HWIO_IPA_GSI_TOP_EE_n_EV_CH_k_CNTXT_8_OUTMI2(n,k,mask,val) \ + out_dword_masked_ns(HWIO_IPA_GSI_TOP_EE_n_EV_CH_k_CNTXT_8_ADDR(n,k),mask,val,HWIO_IPA_GSI_TOP_EE_n_EV_CH_k_CNTXT_8_INI2(n,k)) +#define HWIO_IPA_GSI_TOP_EE_n_EV_CH_k_CNTXT_8_INT_MOD_CNT_BMSK 0xff000000 +#define HWIO_IPA_GSI_TOP_EE_n_EV_CH_k_CNTXT_8_INT_MOD_CNT_SHFT 0x18 +#define HWIO_IPA_GSI_TOP_EE_n_EV_CH_k_CNTXT_8_INT_MODC_BMSK 0xff0000 +#define HWIO_IPA_GSI_TOP_EE_n_EV_CH_k_CNTXT_8_INT_MODC_SHFT 0x10 +#define HWIO_IPA_GSI_TOP_EE_n_EV_CH_k_CNTXT_8_INT_MODT_BMSK 0xffff +#define HWIO_IPA_GSI_TOP_EE_n_EV_CH_k_CNTXT_8_INT_MODT_SHFT 0x0 + +#define HWIO_IPA_GSI_TOP_EE_n_EV_CH_k_CNTXT_9_ADDR(n,k) (IPA_GSI_TOP_GSI_REG_BASE + 0x0001c024 + 0x12000 * (n) + 0x80 * (k)) +#define HWIO_IPA_GSI_TOP_EE_n_EV_CH_k_CNTXT_9_PHYS(n,k) (IPA_GSI_TOP_GSI_REG_BASE_PHYS + 0x0001c024 + 0x12000 * (n) + 0x80 * (k)) +#define HWIO_IPA_GSI_TOP_EE_n_EV_CH_k_CNTXT_9_OFFS(n,k) (IPA_GSI_TOP_GSI_REG_BASE_OFFS + 0x0001c024 + 0x12000 * (n) + 0x80 * (k)) +#define HWIO_IPA_GSI_TOP_EE_n_EV_CH_k_CNTXT_9_RMSK 0xffffffff +#define HWIO_IPA_GSI_TOP_EE_n_EV_CH_k_CNTXT_9_MAXn 2 +#define HWIO_IPA_GSI_TOP_EE_n_EV_CH_k_CNTXT_9_MAXk 26 +#define HWIO_IPA_GSI_TOP_EE_n_EV_CH_k_CNTXT_9_ATTR 0x3 +#define HWIO_IPA_GSI_TOP_EE_n_EV_CH_k_CNTXT_9_INI2(n,k) \ + in_dword_masked(HWIO_IPA_GSI_TOP_EE_n_EV_CH_k_CNTXT_9_ADDR(n,k), HWIO_IPA_GSI_TOP_EE_n_EV_CH_k_CNTXT_9_RMSK) +#define HWIO_IPA_GSI_TOP_EE_n_EV_CH_k_CNTXT_9_INMI2(n,k,mask) \ + in_dword_masked(HWIO_IPA_GSI_TOP_EE_n_EV_CH_k_CNTXT_9_ADDR(n,k), mask) +#define HWIO_IPA_GSI_TOP_EE_n_EV_CH_k_CNTXT_9_OUTI2(n,k,val) \ + out_dword(HWIO_IPA_GSI_TOP_EE_n_EV_CH_k_CNTXT_9_ADDR(n,k),val) +#define HWIO_IPA_GSI_TOP_EE_n_EV_CH_k_CNTXT_9_OUTMI2(n,k,mask,val) \ + out_dword_masked_ns(HWIO_IPA_GSI_TOP_EE_n_EV_CH_k_CNTXT_9_ADDR(n,k),mask,val,HWIO_IPA_GSI_TOP_EE_n_EV_CH_k_CNTXT_9_INI2(n,k)) +#define HWIO_IPA_GSI_TOP_EE_n_EV_CH_k_CNTXT_9_INTVEC_BMSK 0xffffffff +#define HWIO_IPA_GSI_TOP_EE_n_EV_CH_k_CNTXT_9_INTVEC_SHFT 0x0 + +#define HWIO_IPA_GSI_TOP_EE_n_EV_CH_k_CNTXT_10_ADDR(n,k) (IPA_GSI_TOP_GSI_REG_BASE + 0x0001c028 + 0x12000 * (n) + 0x80 * (k)) +#define HWIO_IPA_GSI_TOP_EE_n_EV_CH_k_CNTXT_10_PHYS(n,k) (IPA_GSI_TOP_GSI_REG_BASE_PHYS + 0x0001c028 + 0x12000 * (n) + 0x80 * (k)) +#define HWIO_IPA_GSI_TOP_EE_n_EV_CH_k_CNTXT_10_OFFS(n,k) (IPA_GSI_TOP_GSI_REG_BASE_OFFS + 0x0001c028 + 0x12000 * (n) + 0x80 * (k)) +#define HWIO_IPA_GSI_TOP_EE_n_EV_CH_k_CNTXT_10_RMSK 0xffffffff +#define HWIO_IPA_GSI_TOP_EE_n_EV_CH_k_CNTXT_10_MAXn 2 +#define HWIO_IPA_GSI_TOP_EE_n_EV_CH_k_CNTXT_10_MAXk 26 +#define HWIO_IPA_GSI_TOP_EE_n_EV_CH_k_CNTXT_10_ATTR 0x3 +#define HWIO_IPA_GSI_TOP_EE_n_EV_CH_k_CNTXT_10_INI2(n,k) \ + in_dword_masked(HWIO_IPA_GSI_TOP_EE_n_EV_CH_k_CNTXT_10_ADDR(n,k), HWIO_IPA_GSI_TOP_EE_n_EV_CH_k_CNTXT_10_RMSK) +#define HWIO_IPA_GSI_TOP_EE_n_EV_CH_k_CNTXT_10_INMI2(n,k,mask) \ + in_dword_masked(HWIO_IPA_GSI_TOP_EE_n_EV_CH_k_CNTXT_10_ADDR(n,k), mask) +#define HWIO_IPA_GSI_TOP_EE_n_EV_CH_k_CNTXT_10_OUTI2(n,k,val) \ + out_dword(HWIO_IPA_GSI_TOP_EE_n_EV_CH_k_CNTXT_10_ADDR(n,k),val) +#define HWIO_IPA_GSI_TOP_EE_n_EV_CH_k_CNTXT_10_OUTMI2(n,k,mask,val) \ + out_dword_masked_ns(HWIO_IPA_GSI_TOP_EE_n_EV_CH_k_CNTXT_10_ADDR(n,k),mask,val,HWIO_IPA_GSI_TOP_EE_n_EV_CH_k_CNTXT_10_INI2(n,k)) +#define HWIO_IPA_GSI_TOP_EE_n_EV_CH_k_CNTXT_10_MSI_ADDR_LSB_BMSK 0xffffffff +#define HWIO_IPA_GSI_TOP_EE_n_EV_CH_k_CNTXT_10_MSI_ADDR_LSB_SHFT 0x0 + +#define HWIO_IPA_GSI_TOP_EE_n_EV_CH_k_CNTXT_11_ADDR(n,k) (IPA_GSI_TOP_GSI_REG_BASE + 0x0001c02c + 0x12000 * (n) + 0x80 * (k)) +#define HWIO_IPA_GSI_TOP_EE_n_EV_CH_k_CNTXT_11_PHYS(n,k) (IPA_GSI_TOP_GSI_REG_BASE_PHYS + 0x0001c02c + 0x12000 * (n) + 0x80 * (k)) +#define HWIO_IPA_GSI_TOP_EE_n_EV_CH_k_CNTXT_11_OFFS(n,k) (IPA_GSI_TOP_GSI_REG_BASE_OFFS + 0x0001c02c + 0x12000 * (n) + 0x80 * (k)) +#define HWIO_IPA_GSI_TOP_EE_n_EV_CH_k_CNTXT_11_RMSK 0xffffffff +#define HWIO_IPA_GSI_TOP_EE_n_EV_CH_k_CNTXT_11_MAXn 2 +#define HWIO_IPA_GSI_TOP_EE_n_EV_CH_k_CNTXT_11_MAXk 26 +#define HWIO_IPA_GSI_TOP_EE_n_EV_CH_k_CNTXT_11_ATTR 0x3 +#define HWIO_IPA_GSI_TOP_EE_n_EV_CH_k_CNTXT_11_INI2(n,k) \ + in_dword_masked(HWIO_IPA_GSI_TOP_EE_n_EV_CH_k_CNTXT_11_ADDR(n,k), HWIO_IPA_GSI_TOP_EE_n_EV_CH_k_CNTXT_11_RMSK) +#define HWIO_IPA_GSI_TOP_EE_n_EV_CH_k_CNTXT_11_INMI2(n,k,mask) \ + in_dword_masked(HWIO_IPA_GSI_TOP_EE_n_EV_CH_k_CNTXT_11_ADDR(n,k), mask) +#define HWIO_IPA_GSI_TOP_EE_n_EV_CH_k_CNTXT_11_OUTI2(n,k,val) \ + out_dword(HWIO_IPA_GSI_TOP_EE_n_EV_CH_k_CNTXT_11_ADDR(n,k),val) +#define HWIO_IPA_GSI_TOP_EE_n_EV_CH_k_CNTXT_11_OUTMI2(n,k,mask,val) \ + out_dword_masked_ns(HWIO_IPA_GSI_TOP_EE_n_EV_CH_k_CNTXT_11_ADDR(n,k),mask,val,HWIO_IPA_GSI_TOP_EE_n_EV_CH_k_CNTXT_11_INI2(n,k)) +#define HWIO_IPA_GSI_TOP_EE_n_EV_CH_k_CNTXT_11_MSI_ADDR_MSB_BMSK 0xffffffff +#define HWIO_IPA_GSI_TOP_EE_n_EV_CH_k_CNTXT_11_MSI_ADDR_MSB_SHFT 0x0 + +#define HWIO_IPA_GSI_TOP_EE_n_EV_CH_k_CNTXT_12_ADDR(n,k) (IPA_GSI_TOP_GSI_REG_BASE + 0x0001c030 + 0x12000 * (n) + 0x80 * (k)) +#define HWIO_IPA_GSI_TOP_EE_n_EV_CH_k_CNTXT_12_PHYS(n,k) (IPA_GSI_TOP_GSI_REG_BASE_PHYS + 0x0001c030 + 0x12000 * (n) + 0x80 * (k)) +#define HWIO_IPA_GSI_TOP_EE_n_EV_CH_k_CNTXT_12_OFFS(n,k) (IPA_GSI_TOP_GSI_REG_BASE_OFFS + 0x0001c030 + 0x12000 * (n) + 0x80 * (k)) +#define HWIO_IPA_GSI_TOP_EE_n_EV_CH_k_CNTXT_12_RMSK 0xffffffff +#define HWIO_IPA_GSI_TOP_EE_n_EV_CH_k_CNTXT_12_MAXn 2 +#define HWIO_IPA_GSI_TOP_EE_n_EV_CH_k_CNTXT_12_MAXk 26 +#define HWIO_IPA_GSI_TOP_EE_n_EV_CH_k_CNTXT_12_ATTR 0x3 +#define HWIO_IPA_GSI_TOP_EE_n_EV_CH_k_CNTXT_12_INI2(n,k) \ + in_dword_masked(HWIO_IPA_GSI_TOP_EE_n_EV_CH_k_CNTXT_12_ADDR(n,k), HWIO_IPA_GSI_TOP_EE_n_EV_CH_k_CNTXT_12_RMSK) +#define HWIO_IPA_GSI_TOP_EE_n_EV_CH_k_CNTXT_12_INMI2(n,k,mask) \ + in_dword_masked(HWIO_IPA_GSI_TOP_EE_n_EV_CH_k_CNTXT_12_ADDR(n,k), mask) +#define HWIO_IPA_GSI_TOP_EE_n_EV_CH_k_CNTXT_12_OUTI2(n,k,val) \ + out_dword(HWIO_IPA_GSI_TOP_EE_n_EV_CH_k_CNTXT_12_ADDR(n,k),val) +#define HWIO_IPA_GSI_TOP_EE_n_EV_CH_k_CNTXT_12_OUTMI2(n,k,mask,val) \ + out_dword_masked_ns(HWIO_IPA_GSI_TOP_EE_n_EV_CH_k_CNTXT_12_ADDR(n,k),mask,val,HWIO_IPA_GSI_TOP_EE_n_EV_CH_k_CNTXT_12_INI2(n,k)) +#define HWIO_IPA_GSI_TOP_EE_n_EV_CH_k_CNTXT_12_RP_UPDATE_ADDR_LSB_BMSK 0xffffffff +#define HWIO_IPA_GSI_TOP_EE_n_EV_CH_k_CNTXT_12_RP_UPDATE_ADDR_LSB_SHFT 0x0 + +#define HWIO_IPA_GSI_TOP_EE_n_EV_CH_k_CNTXT_13_ADDR(n,k) (IPA_GSI_TOP_GSI_REG_BASE + 0x0001c034 + 0x12000 * (n) + 0x80 * (k)) +#define HWIO_IPA_GSI_TOP_EE_n_EV_CH_k_CNTXT_13_PHYS(n,k) (IPA_GSI_TOP_GSI_REG_BASE_PHYS + 0x0001c034 + 0x12000 * (n) + 0x80 * (k)) +#define HWIO_IPA_GSI_TOP_EE_n_EV_CH_k_CNTXT_13_OFFS(n,k) (IPA_GSI_TOP_GSI_REG_BASE_OFFS + 0x0001c034 + 0x12000 * (n) + 0x80 * (k)) +#define HWIO_IPA_GSI_TOP_EE_n_EV_CH_k_CNTXT_13_RMSK 0xffffffff +#define HWIO_IPA_GSI_TOP_EE_n_EV_CH_k_CNTXT_13_MAXn 2 +#define HWIO_IPA_GSI_TOP_EE_n_EV_CH_k_CNTXT_13_MAXk 26 +#define HWIO_IPA_GSI_TOP_EE_n_EV_CH_k_CNTXT_13_ATTR 0x3 +#define HWIO_IPA_GSI_TOP_EE_n_EV_CH_k_CNTXT_13_INI2(n,k) \ + in_dword_masked(HWIO_IPA_GSI_TOP_EE_n_EV_CH_k_CNTXT_13_ADDR(n,k), HWIO_IPA_GSI_TOP_EE_n_EV_CH_k_CNTXT_13_RMSK) +#define HWIO_IPA_GSI_TOP_EE_n_EV_CH_k_CNTXT_13_INMI2(n,k,mask) \ + in_dword_masked(HWIO_IPA_GSI_TOP_EE_n_EV_CH_k_CNTXT_13_ADDR(n,k), mask) +#define HWIO_IPA_GSI_TOP_EE_n_EV_CH_k_CNTXT_13_OUTI2(n,k,val) \ + out_dword(HWIO_IPA_GSI_TOP_EE_n_EV_CH_k_CNTXT_13_ADDR(n,k),val) +#define HWIO_IPA_GSI_TOP_EE_n_EV_CH_k_CNTXT_13_OUTMI2(n,k,mask,val) \ + out_dword_masked_ns(HWIO_IPA_GSI_TOP_EE_n_EV_CH_k_CNTXT_13_ADDR(n,k),mask,val,HWIO_IPA_GSI_TOP_EE_n_EV_CH_k_CNTXT_13_INI2(n,k)) +#define HWIO_IPA_GSI_TOP_EE_n_EV_CH_k_CNTXT_13_RP_UPDATE_ADDR_MSB_BMSK 0xffffffff +#define HWIO_IPA_GSI_TOP_EE_n_EV_CH_k_CNTXT_13_RP_UPDATE_ADDR_MSB_SHFT 0x0 + +#define HWIO_IPA_GSI_TOP_EE_n_EV_CH_k_ELEM_SIZE_SHIFT_ADDR(n,k) (IPA_GSI_TOP_GSI_REG_BASE + 0x0001c038 + 0x12000 * (n) + 0x80 * (k)) +#define HWIO_IPA_GSI_TOP_EE_n_EV_CH_k_ELEM_SIZE_SHIFT_PHYS(n,k) (IPA_GSI_TOP_GSI_REG_BASE_PHYS + 0x0001c038 + 0x12000 * (n) + 0x80 * (k)) +#define HWIO_IPA_GSI_TOP_EE_n_EV_CH_k_ELEM_SIZE_SHIFT_OFFS(n,k) (IPA_GSI_TOP_GSI_REG_BASE_OFFS + 0x0001c038 + 0x12000 * (n) + 0x80 * (k)) +#define HWIO_IPA_GSI_TOP_EE_n_EV_CH_k_ELEM_SIZE_SHIFT_RMSK 0xf +#define HWIO_IPA_GSI_TOP_EE_n_EV_CH_k_ELEM_SIZE_SHIFT_MAXn 2 +#define HWIO_IPA_GSI_TOP_EE_n_EV_CH_k_ELEM_SIZE_SHIFT_MAXk 26 +#define HWIO_IPA_GSI_TOP_EE_n_EV_CH_k_ELEM_SIZE_SHIFT_ATTR 0x1 +#define HWIO_IPA_GSI_TOP_EE_n_EV_CH_k_ELEM_SIZE_SHIFT_INI2(n,k) \ + in_dword_masked(HWIO_IPA_GSI_TOP_EE_n_EV_CH_k_ELEM_SIZE_SHIFT_ADDR(n,k), HWIO_IPA_GSI_TOP_EE_n_EV_CH_k_ELEM_SIZE_SHIFT_RMSK) +#define HWIO_IPA_GSI_TOP_EE_n_EV_CH_k_ELEM_SIZE_SHIFT_INMI2(n,k,mask) \ + in_dword_masked(HWIO_IPA_GSI_TOP_EE_n_EV_CH_k_ELEM_SIZE_SHIFT_ADDR(n,k), mask) +#define HWIO_IPA_GSI_TOP_EE_n_EV_CH_k_ELEM_SIZE_SHIFT_ELEM_SIZE_SHIFT_BMSK 0xf +#define HWIO_IPA_GSI_TOP_EE_n_EV_CH_k_ELEM_SIZE_SHIFT_ELEM_SIZE_SHIFT_SHFT 0x0 +#define HWIO_IPA_GSI_TOP_EE_n_EV_CH_k_ELEM_SIZE_SHIFT_ELEM_SIZE_SHIFT_TWO_FVAL 0x0 +#define HWIO_IPA_GSI_TOP_EE_n_EV_CH_k_ELEM_SIZE_SHIFT_ELEM_SIZE_SHIFT_THREE_FVAL 0x1 +#define HWIO_IPA_GSI_TOP_EE_n_EV_CH_k_ELEM_SIZE_SHIFT_ELEM_SIZE_SHIFT_FOUR_FVAL 0x2 +#define HWIO_IPA_GSI_TOP_EE_n_EV_CH_k_ELEM_SIZE_SHIFT_ELEM_SIZE_SHIFT_FIVE_FVAL 0x3 +#define HWIO_IPA_GSI_TOP_EE_n_EV_CH_k_ELEM_SIZE_SHIFT_ELEM_SIZE_SHIFT_SIX_FVAL 0x4 + +#define HWIO_IPA_GSI_TOP_EE_n_EV_CH_k_SCRATCH_0_ADDR(n,k) (IPA_GSI_TOP_GSI_REG_BASE + 0x0001c048 + 0x12000 * (n) + 0x80 * (k)) +#define HWIO_IPA_GSI_TOP_EE_n_EV_CH_k_SCRATCH_0_PHYS(n,k) (IPA_GSI_TOP_GSI_REG_BASE_PHYS + 0x0001c048 + 0x12000 * (n) + 0x80 * (k)) +#define HWIO_IPA_GSI_TOP_EE_n_EV_CH_k_SCRATCH_0_OFFS(n,k) (IPA_GSI_TOP_GSI_REG_BASE_OFFS + 0x0001c048 + 0x12000 * (n) + 0x80 * (k)) +#define HWIO_IPA_GSI_TOP_EE_n_EV_CH_k_SCRATCH_0_RMSK 0xffffffff +#define HWIO_IPA_GSI_TOP_EE_n_EV_CH_k_SCRATCH_0_MAXn 2 +#define HWIO_IPA_GSI_TOP_EE_n_EV_CH_k_SCRATCH_0_MAXk 26 +#define HWIO_IPA_GSI_TOP_EE_n_EV_CH_k_SCRATCH_0_ATTR 0x3 +#define HWIO_IPA_GSI_TOP_EE_n_EV_CH_k_SCRATCH_0_INI2(n,k) \ + in_dword_masked(HWIO_IPA_GSI_TOP_EE_n_EV_CH_k_SCRATCH_0_ADDR(n,k), HWIO_IPA_GSI_TOP_EE_n_EV_CH_k_SCRATCH_0_RMSK) +#define HWIO_IPA_GSI_TOP_EE_n_EV_CH_k_SCRATCH_0_INMI2(n,k,mask) \ + in_dword_masked(HWIO_IPA_GSI_TOP_EE_n_EV_CH_k_SCRATCH_0_ADDR(n,k), mask) +#define HWIO_IPA_GSI_TOP_EE_n_EV_CH_k_SCRATCH_0_OUTI2(n,k,val) \ + out_dword(HWIO_IPA_GSI_TOP_EE_n_EV_CH_k_SCRATCH_0_ADDR(n,k),val) +#define HWIO_IPA_GSI_TOP_EE_n_EV_CH_k_SCRATCH_0_OUTMI2(n,k,mask,val) \ + out_dword_masked_ns(HWIO_IPA_GSI_TOP_EE_n_EV_CH_k_SCRATCH_0_ADDR(n,k),mask,val,HWIO_IPA_GSI_TOP_EE_n_EV_CH_k_SCRATCH_0_INI2(n,k)) +#define HWIO_IPA_GSI_TOP_EE_n_EV_CH_k_SCRATCH_0_SCRATCH_BMSK 0xffffffff +#define HWIO_IPA_GSI_TOP_EE_n_EV_CH_k_SCRATCH_0_SCRATCH_SHFT 0x0 + +#define HWIO_IPA_GSI_TOP_EE_n_EV_CH_k_SCRATCH_1_ADDR(n,k) (IPA_GSI_TOP_GSI_REG_BASE + 0x0001c04c + 0x12000 * (n) + 0x80 * (k)) +#define HWIO_IPA_GSI_TOP_EE_n_EV_CH_k_SCRATCH_1_PHYS(n,k) (IPA_GSI_TOP_GSI_REG_BASE_PHYS + 0x0001c04c + 0x12000 * (n) + 0x80 * (k)) +#define HWIO_IPA_GSI_TOP_EE_n_EV_CH_k_SCRATCH_1_OFFS(n,k) (IPA_GSI_TOP_GSI_REG_BASE_OFFS + 0x0001c04c + 0x12000 * (n) + 0x80 * (k)) +#define HWIO_IPA_GSI_TOP_EE_n_EV_CH_k_SCRATCH_1_RMSK 0xffffffff +#define HWIO_IPA_GSI_TOP_EE_n_EV_CH_k_SCRATCH_1_MAXn 2 +#define HWIO_IPA_GSI_TOP_EE_n_EV_CH_k_SCRATCH_1_MAXk 26 +#define HWIO_IPA_GSI_TOP_EE_n_EV_CH_k_SCRATCH_1_ATTR 0x3 +#define HWIO_IPA_GSI_TOP_EE_n_EV_CH_k_SCRATCH_1_INI2(n,k) \ + in_dword_masked(HWIO_IPA_GSI_TOP_EE_n_EV_CH_k_SCRATCH_1_ADDR(n,k), HWIO_IPA_GSI_TOP_EE_n_EV_CH_k_SCRATCH_1_RMSK) +#define HWIO_IPA_GSI_TOP_EE_n_EV_CH_k_SCRATCH_1_INMI2(n,k,mask) \ + in_dword_masked(HWIO_IPA_GSI_TOP_EE_n_EV_CH_k_SCRATCH_1_ADDR(n,k), mask) +#define HWIO_IPA_GSI_TOP_EE_n_EV_CH_k_SCRATCH_1_OUTI2(n,k,val) \ + out_dword(HWIO_IPA_GSI_TOP_EE_n_EV_CH_k_SCRATCH_1_ADDR(n,k),val) +#define HWIO_IPA_GSI_TOP_EE_n_EV_CH_k_SCRATCH_1_OUTMI2(n,k,mask,val) \ + out_dword_masked_ns(HWIO_IPA_GSI_TOP_EE_n_EV_CH_k_SCRATCH_1_ADDR(n,k),mask,val,HWIO_IPA_GSI_TOP_EE_n_EV_CH_k_SCRATCH_1_INI2(n,k)) +#define HWIO_IPA_GSI_TOP_EE_n_EV_CH_k_SCRATCH_1_SCRATCH_BMSK 0xffffffff +#define HWIO_IPA_GSI_TOP_EE_n_EV_CH_k_SCRATCH_1_SCRATCH_SHFT 0x0 + +#define HWIO_IPA_GSI_TOP_EE_n_EV_CH_k_SCRATCH_2_ADDR(n,k) (IPA_GSI_TOP_GSI_REG_BASE + 0x0001c050 + 0x12000 * (n) + 0x80 * (k)) +#define HWIO_IPA_GSI_TOP_EE_n_EV_CH_k_SCRATCH_2_PHYS(n,k) (IPA_GSI_TOP_GSI_REG_BASE_PHYS + 0x0001c050 + 0x12000 * (n) + 0x80 * (k)) +#define HWIO_IPA_GSI_TOP_EE_n_EV_CH_k_SCRATCH_2_OFFS(n,k) (IPA_GSI_TOP_GSI_REG_BASE_OFFS + 0x0001c050 + 0x12000 * (n) + 0x80 * (k)) +#define HWIO_IPA_GSI_TOP_EE_n_EV_CH_k_SCRATCH_2_RMSK 0xffffffff +#define HWIO_IPA_GSI_TOP_EE_n_EV_CH_k_SCRATCH_2_MAXn 2 +#define HWIO_IPA_GSI_TOP_EE_n_EV_CH_k_SCRATCH_2_MAXk 26 +#define HWIO_IPA_GSI_TOP_EE_n_EV_CH_k_SCRATCH_2_ATTR 0x3 +#define HWIO_IPA_GSI_TOP_EE_n_EV_CH_k_SCRATCH_2_INI2(n,k) \ + in_dword_masked(HWIO_IPA_GSI_TOP_EE_n_EV_CH_k_SCRATCH_2_ADDR(n,k), HWIO_IPA_GSI_TOP_EE_n_EV_CH_k_SCRATCH_2_RMSK) +#define HWIO_IPA_GSI_TOP_EE_n_EV_CH_k_SCRATCH_2_INMI2(n,k,mask) \ + in_dword_masked(HWIO_IPA_GSI_TOP_EE_n_EV_CH_k_SCRATCH_2_ADDR(n,k), mask) +#define HWIO_IPA_GSI_TOP_EE_n_EV_CH_k_SCRATCH_2_OUTI2(n,k,val) \ + out_dword(HWIO_IPA_GSI_TOP_EE_n_EV_CH_k_SCRATCH_2_ADDR(n,k),val) +#define HWIO_IPA_GSI_TOP_EE_n_EV_CH_k_SCRATCH_2_OUTMI2(n,k,mask,val) \ + out_dword_masked_ns(HWIO_IPA_GSI_TOP_EE_n_EV_CH_k_SCRATCH_2_ADDR(n,k),mask,val,HWIO_IPA_GSI_TOP_EE_n_EV_CH_k_SCRATCH_2_INI2(n,k)) +#define HWIO_IPA_GSI_TOP_EE_n_EV_CH_k_SCRATCH_2_SCRATCH_BMSK 0xffffffff +#define HWIO_IPA_GSI_TOP_EE_n_EV_CH_k_SCRATCH_2_SCRATCH_SHFT 0x0 + +#define HWIO_IPA_GSI_TOP_EE_n_GSI_CH_k_DOORBELL_0_ADDR(n,k) (IPA_GSI_TOP_GSI_REG_BASE + 0x00024000 + 0x12000 * (n) + 0x8 * (k)) +#define HWIO_IPA_GSI_TOP_EE_n_GSI_CH_k_DOORBELL_0_PHYS(n,k) (IPA_GSI_TOP_GSI_REG_BASE_PHYS + 0x00024000 + 0x12000 * (n) + 0x8 * (k)) +#define HWIO_IPA_GSI_TOP_EE_n_GSI_CH_k_DOORBELL_0_OFFS(n,k) (IPA_GSI_TOP_GSI_REG_BASE_OFFS + 0x00024000 + 0x12000 * (n) + 0x8 * (k)) +#define HWIO_IPA_GSI_TOP_EE_n_GSI_CH_k_DOORBELL_0_RMSK 0xffffffff +#define HWIO_IPA_GSI_TOP_EE_n_GSI_CH_k_DOORBELL_0_MAXn 2 +#define HWIO_IPA_GSI_TOP_EE_n_GSI_CH_k_DOORBELL_0_MAXk 27 +#define HWIO_IPA_GSI_TOP_EE_n_GSI_CH_k_DOORBELL_0_ATTR 0x2 +#define HWIO_IPA_GSI_TOP_EE_n_GSI_CH_k_DOORBELL_0_OUTI2(n,k,val) \ + out_dword(HWIO_IPA_GSI_TOP_EE_n_GSI_CH_k_DOORBELL_0_ADDR(n,k),val) +#define HWIO_IPA_GSI_TOP_EE_n_GSI_CH_k_DOORBELL_0_WRITE_PTR_LSB_BMSK 0xffffffff +#define HWIO_IPA_GSI_TOP_EE_n_GSI_CH_k_DOORBELL_0_WRITE_PTR_LSB_SHFT 0x0 + +#define HWIO_IPA_GSI_TOP_EE_n_GSI_CH_k_DOORBELL_1_ADDR(n,k) (IPA_GSI_TOP_GSI_REG_BASE + 0x00024004 + 0x12000 * (n) + 0x8 * (k)) +#define HWIO_IPA_GSI_TOP_EE_n_GSI_CH_k_DOORBELL_1_PHYS(n,k) (IPA_GSI_TOP_GSI_REG_BASE_PHYS + 0x00024004 + 0x12000 * (n) + 0x8 * (k)) +#define HWIO_IPA_GSI_TOP_EE_n_GSI_CH_k_DOORBELL_1_OFFS(n,k) (IPA_GSI_TOP_GSI_REG_BASE_OFFS + 0x00024004 + 0x12000 * (n) + 0x8 * (k)) +#define HWIO_IPA_GSI_TOP_EE_n_GSI_CH_k_DOORBELL_1_RMSK 0xffffffff +#define HWIO_IPA_GSI_TOP_EE_n_GSI_CH_k_DOORBELL_1_MAXn 2 +#define HWIO_IPA_GSI_TOP_EE_n_GSI_CH_k_DOORBELL_1_MAXk 27 +#define HWIO_IPA_GSI_TOP_EE_n_GSI_CH_k_DOORBELL_1_ATTR 0x2 +#define HWIO_IPA_GSI_TOP_EE_n_GSI_CH_k_DOORBELL_1_OUTI2(n,k,val) \ + out_dword(HWIO_IPA_GSI_TOP_EE_n_GSI_CH_k_DOORBELL_1_ADDR(n,k),val) +#define HWIO_IPA_GSI_TOP_EE_n_GSI_CH_k_DOORBELL_1_WRITE_PTR_MSB_BMSK 0xffffffff +#define HWIO_IPA_GSI_TOP_EE_n_GSI_CH_k_DOORBELL_1_WRITE_PTR_MSB_SHFT 0x0 + +#define HWIO_IPA_GSI_TOP_EE_n_EV_CH_k_DOORBELL_0_ADDR(n,k) (IPA_GSI_TOP_GSI_REG_BASE + 0x00024800 + 0x12000 * (n) + 0x8 * (k)) +#define HWIO_IPA_GSI_TOP_EE_n_EV_CH_k_DOORBELL_0_PHYS(n,k) (IPA_GSI_TOP_GSI_REG_BASE_PHYS + 0x00024800 + 0x12000 * (n) + 0x8 * (k)) +#define HWIO_IPA_GSI_TOP_EE_n_EV_CH_k_DOORBELL_0_OFFS(n,k) (IPA_GSI_TOP_GSI_REG_BASE_OFFS + 0x00024800 + 0x12000 * (n) + 0x8 * (k)) +#define HWIO_IPA_GSI_TOP_EE_n_EV_CH_k_DOORBELL_0_RMSK 0xffffffff +#define HWIO_IPA_GSI_TOP_EE_n_EV_CH_k_DOORBELL_0_MAXn 2 +#define HWIO_IPA_GSI_TOP_EE_n_EV_CH_k_DOORBELL_0_MAXk 26 +#define HWIO_IPA_GSI_TOP_EE_n_EV_CH_k_DOORBELL_0_ATTR 0x2 +#define HWIO_IPA_GSI_TOP_EE_n_EV_CH_k_DOORBELL_0_OUTI2(n,k,val) \ + out_dword(HWIO_IPA_GSI_TOP_EE_n_EV_CH_k_DOORBELL_0_ADDR(n,k),val) +#define HWIO_IPA_GSI_TOP_EE_n_EV_CH_k_DOORBELL_0_WRITE_PTR_LSB_BMSK 0xffffffff +#define HWIO_IPA_GSI_TOP_EE_n_EV_CH_k_DOORBELL_0_WRITE_PTR_LSB_SHFT 0x0 + +#define HWIO_IPA_GSI_TOP_EE_n_EV_CH_k_DOORBELL_1_ADDR(n,k) (IPA_GSI_TOP_GSI_REG_BASE + 0x00024804 + 0x12000 * (n) + 0x8 * (k)) +#define HWIO_IPA_GSI_TOP_EE_n_EV_CH_k_DOORBELL_1_PHYS(n,k) (IPA_GSI_TOP_GSI_REG_BASE_PHYS + 0x00024804 + 0x12000 * (n) + 0x8 * (k)) +#define HWIO_IPA_GSI_TOP_EE_n_EV_CH_k_DOORBELL_1_OFFS(n,k) (IPA_GSI_TOP_GSI_REG_BASE_OFFS + 0x00024804 + 0x12000 * (n) + 0x8 * (k)) +#define HWIO_IPA_GSI_TOP_EE_n_EV_CH_k_DOORBELL_1_RMSK 0xffffffff +#define HWIO_IPA_GSI_TOP_EE_n_EV_CH_k_DOORBELL_1_MAXn 2 +#define HWIO_IPA_GSI_TOP_EE_n_EV_CH_k_DOORBELL_1_MAXk 26 +#define HWIO_IPA_GSI_TOP_EE_n_EV_CH_k_DOORBELL_1_ATTR 0x2 +#define HWIO_IPA_GSI_TOP_EE_n_EV_CH_k_DOORBELL_1_OUTI2(n,k,val) \ + out_dword(HWIO_IPA_GSI_TOP_EE_n_EV_CH_k_DOORBELL_1_ADDR(n,k),val) +#define HWIO_IPA_GSI_TOP_EE_n_EV_CH_k_DOORBELL_1_WRITE_PTR_MSB_BMSK 0xffffffff +#define HWIO_IPA_GSI_TOP_EE_n_EV_CH_k_DOORBELL_1_WRITE_PTR_MSB_SHFT 0x0 + +#define HWIO_IPA_GSI_TOP_EE_n_GSI_STATUS_ADDR(n) (IPA_GSI_TOP_GSI_REG_BASE + 0x00025000 + 0x12000 * (n)) +#define HWIO_IPA_GSI_TOP_EE_n_GSI_STATUS_PHYS(n) (IPA_GSI_TOP_GSI_REG_BASE_PHYS + 0x00025000 + 0x12000 * (n)) +#define HWIO_IPA_GSI_TOP_EE_n_GSI_STATUS_OFFS(n) (IPA_GSI_TOP_GSI_REG_BASE_OFFS + 0x00025000 + 0x12000 * (n)) +#define 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HWIO_IPA_GSI_TOP_EE_n_CNTXT_SRC_GSI_CH_IRQ_CLR_k_RMSK 0xffffffff +#define HWIO_IPA_GSI_TOP_EE_n_CNTXT_SRC_GSI_CH_IRQ_CLR_k_MAXn 2 +#define HWIO_IPA_GSI_TOP_EE_n_CNTXT_SRC_GSI_CH_IRQ_CLR_k_MAXk 0 +#define HWIO_IPA_GSI_TOP_EE_n_CNTXT_SRC_GSI_CH_IRQ_CLR_k_ATTR 0x2 +#define HWIO_IPA_GSI_TOP_EE_n_CNTXT_SRC_GSI_CH_IRQ_CLR_k_OUTI2(n,k,val) \ + out_dword(HWIO_IPA_GSI_TOP_EE_n_CNTXT_SRC_GSI_CH_IRQ_CLR_k_ADDR(n,k),val) +#define HWIO_IPA_GSI_TOP_EE_n_CNTXT_SRC_GSI_CH_IRQ_CLR_k_GSI_CH_BIT_MAP_BMSK 0xffffffff +#define HWIO_IPA_GSI_TOP_EE_n_CNTXT_SRC_GSI_CH_IRQ_CLR_k_GSI_CH_BIT_MAP_SHFT 0x0 + +#define HWIO_IPA_GSI_TOP_EE_n_CNTXT_SRC_EV_CH_IRQ_k_ADDR(n,k) (IPA_GSI_TOP_GSI_REG_BASE + 0x0002509c + 0x24 * (k) + 0x12000 * (n)) +#define HWIO_IPA_GSI_TOP_EE_n_CNTXT_SRC_EV_CH_IRQ_k_PHYS(n,k) (IPA_GSI_TOP_GSI_REG_BASE_PHYS + 0x0002509c + 0x24 * (k) + 0x12000 * (n)) +#define HWIO_IPA_GSI_TOP_EE_n_CNTXT_SRC_EV_CH_IRQ_k_OFFS(n,k) (IPA_GSI_TOP_GSI_REG_BASE_OFFS + 0x0002509c + 0x24 * (k) + 0x12000 * (n)) +#define HWIO_IPA_GSI_TOP_EE_n_CNTXT_SRC_EV_CH_IRQ_k_RMSK 0xffffffff +#define HWIO_IPA_GSI_TOP_EE_n_CNTXT_SRC_EV_CH_IRQ_k_MAXn 2 +#define HWIO_IPA_GSI_TOP_EE_n_CNTXT_SRC_EV_CH_IRQ_k_MAXk 0 +#define HWIO_IPA_GSI_TOP_EE_n_CNTXT_SRC_EV_CH_IRQ_k_ATTR 0x1 +#define HWIO_IPA_GSI_TOP_EE_n_CNTXT_SRC_EV_CH_IRQ_k_INI2(n,k) \ + in_dword_masked(HWIO_IPA_GSI_TOP_EE_n_CNTXT_SRC_EV_CH_IRQ_k_ADDR(n,k), HWIO_IPA_GSI_TOP_EE_n_CNTXT_SRC_EV_CH_IRQ_k_RMSK) +#define HWIO_IPA_GSI_TOP_EE_n_CNTXT_SRC_EV_CH_IRQ_k_INMI2(n,k,mask) \ + in_dword_masked(HWIO_IPA_GSI_TOP_EE_n_CNTXT_SRC_EV_CH_IRQ_k_ADDR(n,k), mask) +#define HWIO_IPA_GSI_TOP_EE_n_CNTXT_SRC_EV_CH_IRQ_k_EV_CH_BIT_MAP_BMSK 0xffffffff +#define HWIO_IPA_GSI_TOP_EE_n_CNTXT_SRC_EV_CH_IRQ_k_EV_CH_BIT_MAP_SHFT 0x0 + +#define HWIO_IPA_GSI_TOP_EE_n_CNTXT_SRC_EV_CH_IRQ_MSK_k_ADDR(n,k) (IPA_GSI_TOP_GSI_REG_BASE + 0x000250a0 + 0x24 * (k) + 0x12000 * (n)) +#define HWIO_IPA_GSI_TOP_EE_n_CNTXT_SRC_EV_CH_IRQ_MSK_k_PHYS(n,k) (IPA_GSI_TOP_GSI_REG_BASE_PHYS + 0x000250a0 + 0x24 * (k) + 0x12000 * (n)) +#define HWIO_IPA_GSI_TOP_EE_n_CNTXT_SRC_EV_CH_IRQ_MSK_k_OFFS(n,k) (IPA_GSI_TOP_GSI_REG_BASE_OFFS + 0x000250a0 + 0x24 * (k) + 0x12000 * (n)) +#define HWIO_IPA_GSI_TOP_EE_n_CNTXT_SRC_EV_CH_IRQ_MSK_k_RMSK 0xffffffff +#define HWIO_IPA_GSI_TOP_EE_n_CNTXT_SRC_EV_CH_IRQ_MSK_k_MAXn 2 +#define HWIO_IPA_GSI_TOP_EE_n_CNTXT_SRC_EV_CH_IRQ_MSK_k_MAXk 0 +#define HWIO_IPA_GSI_TOP_EE_n_CNTXT_SRC_EV_CH_IRQ_MSK_k_ATTR 0x3 +#define HWIO_IPA_GSI_TOP_EE_n_CNTXT_SRC_EV_CH_IRQ_MSK_k_INI2(n,k) \ + in_dword_masked(HWIO_IPA_GSI_TOP_EE_n_CNTXT_SRC_EV_CH_IRQ_MSK_k_ADDR(n,k), HWIO_IPA_GSI_TOP_EE_n_CNTXT_SRC_EV_CH_IRQ_MSK_k_RMSK) +#define HWIO_IPA_GSI_TOP_EE_n_CNTXT_SRC_EV_CH_IRQ_MSK_k_INMI2(n,k,mask) \ + in_dword_masked(HWIO_IPA_GSI_TOP_EE_n_CNTXT_SRC_EV_CH_IRQ_MSK_k_ADDR(n,k), mask) +#define HWIO_IPA_GSI_TOP_EE_n_CNTXT_SRC_EV_CH_IRQ_MSK_k_OUTI2(n,k,val) \ + out_dword(HWIO_IPA_GSI_TOP_EE_n_CNTXT_SRC_EV_CH_IRQ_MSK_k_ADDR(n,k),val) +#define HWIO_IPA_GSI_TOP_EE_n_CNTXT_SRC_EV_CH_IRQ_MSK_k_OUTMI2(n,k,mask,val) \ + out_dword_masked_ns(HWIO_IPA_GSI_TOP_EE_n_CNTXT_SRC_EV_CH_IRQ_MSK_k_ADDR(n,k),mask,val,HWIO_IPA_GSI_TOP_EE_n_CNTXT_SRC_EV_CH_IRQ_MSK_k_INI2(n,k)) +#define HWIO_IPA_GSI_TOP_EE_n_CNTXT_SRC_EV_CH_IRQ_MSK_k_EV_CH_BIT_MAP_MSK_BMSK 0xffffffff +#define HWIO_IPA_GSI_TOP_EE_n_CNTXT_SRC_EV_CH_IRQ_MSK_k_EV_CH_BIT_MAP_MSK_SHFT 0x0 + +#define HWIO_IPA_GSI_TOP_EE_n_CNTXT_SRC_EV_CH_IRQ_CLR_k_ADDR(n,k) (IPA_GSI_TOP_GSI_REG_BASE + 0x000250a4 + 0x24 * (k) + 0x12000 * (n)) +#define HWIO_IPA_GSI_TOP_EE_n_CNTXT_SRC_EV_CH_IRQ_CLR_k_PHYS(n,k) (IPA_GSI_TOP_GSI_REG_BASE_PHYS + 0x000250a4 + 0x24 * (k) + 0x12000 * (n)) +#define HWIO_IPA_GSI_TOP_EE_n_CNTXT_SRC_EV_CH_IRQ_CLR_k_OFFS(n,k) (IPA_GSI_TOP_GSI_REG_BASE_OFFS + 0x000250a4 + 0x24 * (k) + 0x12000 * (n)) +#define HWIO_IPA_GSI_TOP_EE_n_CNTXT_SRC_EV_CH_IRQ_CLR_k_RMSK 0xffffffff +#define HWIO_IPA_GSI_TOP_EE_n_CNTXT_SRC_EV_CH_IRQ_CLR_k_MAXn 2 +#define HWIO_IPA_GSI_TOP_EE_n_CNTXT_SRC_EV_CH_IRQ_CLR_k_MAXk 0 +#define HWIO_IPA_GSI_TOP_EE_n_CNTXT_SRC_EV_CH_IRQ_CLR_k_ATTR 0x2 +#define HWIO_IPA_GSI_TOP_EE_n_CNTXT_SRC_EV_CH_IRQ_CLR_k_OUTI2(n,k,val) \ + out_dword(HWIO_IPA_GSI_TOP_EE_n_CNTXT_SRC_EV_CH_IRQ_CLR_k_ADDR(n,k),val) +#define HWIO_IPA_GSI_TOP_EE_n_CNTXT_SRC_EV_CH_IRQ_CLR_k_EV_CH_BIT_MAP_BMSK 0xffffffff +#define HWIO_IPA_GSI_TOP_EE_n_CNTXT_SRC_EV_CH_IRQ_CLR_k_EV_CH_BIT_MAP_SHFT 0x0 + +#define HWIO_IPA_GSI_TOP_EE_n_CNTXT_SRC_IEOB_IRQ_k_ADDR(n,k) (IPA_GSI_TOP_GSI_REG_BASE + 0x000250a8 + 0x24 * (k) + 0x12000 * (n)) +#define HWIO_IPA_GSI_TOP_EE_n_CNTXT_SRC_IEOB_IRQ_k_PHYS(n,k) (IPA_GSI_TOP_GSI_REG_BASE_PHYS + 0x000250a8 + 0x24 * (k) + 0x12000 * (n)) +#define HWIO_IPA_GSI_TOP_EE_n_CNTXT_SRC_IEOB_IRQ_k_OFFS(n,k) (IPA_GSI_TOP_GSI_REG_BASE_OFFS + 0x000250a8 + 0x24 * (k) + 0x12000 * (n)) +#define HWIO_IPA_GSI_TOP_EE_n_CNTXT_SRC_IEOB_IRQ_k_RMSK 0xffffffff +#define HWIO_IPA_GSI_TOP_EE_n_CNTXT_SRC_IEOB_IRQ_k_MAXn 2 +#define HWIO_IPA_GSI_TOP_EE_n_CNTXT_SRC_IEOB_IRQ_k_MAXk 0 +#define HWIO_IPA_GSI_TOP_EE_n_CNTXT_SRC_IEOB_IRQ_k_ATTR 0x1 +#define HWIO_IPA_GSI_TOP_EE_n_CNTXT_SRC_IEOB_IRQ_k_INI2(n,k) \ + in_dword_masked(HWIO_IPA_GSI_TOP_EE_n_CNTXT_SRC_IEOB_IRQ_k_ADDR(n,k), HWIO_IPA_GSI_TOP_EE_n_CNTXT_SRC_IEOB_IRQ_k_RMSK) +#define HWIO_IPA_GSI_TOP_EE_n_CNTXT_SRC_IEOB_IRQ_k_INMI2(n,k,mask) \ + in_dword_masked(HWIO_IPA_GSI_TOP_EE_n_CNTXT_SRC_IEOB_IRQ_k_ADDR(n,k), mask) +#define HWIO_IPA_GSI_TOP_EE_n_CNTXT_SRC_IEOB_IRQ_k_EV_CH_BIT_MAP_BMSK 0xffffffff +#define HWIO_IPA_GSI_TOP_EE_n_CNTXT_SRC_IEOB_IRQ_k_EV_CH_BIT_MAP_SHFT 0x0 + +#define HWIO_IPA_GSI_TOP_EE_n_CNTXT_SRC_IEOB_IRQ_MSK_k_ADDR(n,k) (IPA_GSI_TOP_GSI_REG_BASE + 0x000250ac + 0x24 * (k) + 0x12000 * (n)) +#define HWIO_IPA_GSI_TOP_EE_n_CNTXT_SRC_IEOB_IRQ_MSK_k_PHYS(n,k) (IPA_GSI_TOP_GSI_REG_BASE_PHYS + 0x000250ac + 0x24 * (k) + 0x12000 * (n)) +#define HWIO_IPA_GSI_TOP_EE_n_CNTXT_SRC_IEOB_IRQ_MSK_k_OFFS(n,k) (IPA_GSI_TOP_GSI_REG_BASE_OFFS + 0x000250ac + 0x24 * (k) + 0x12000 * (n)) +#define HWIO_IPA_GSI_TOP_EE_n_CNTXT_SRC_IEOB_IRQ_MSK_k_RMSK 0xffffffff +#define HWIO_IPA_GSI_TOP_EE_n_CNTXT_SRC_IEOB_IRQ_MSK_k_MAXn 2 +#define HWIO_IPA_GSI_TOP_EE_n_CNTXT_SRC_IEOB_IRQ_MSK_k_MAXk 0 +#define HWIO_IPA_GSI_TOP_EE_n_CNTXT_SRC_IEOB_IRQ_MSK_k_ATTR 0x3 +#define HWIO_IPA_GSI_TOP_EE_n_CNTXT_SRC_IEOB_IRQ_MSK_k_INI2(n,k) \ + in_dword_masked(HWIO_IPA_GSI_TOP_EE_n_CNTXT_SRC_IEOB_IRQ_MSK_k_ADDR(n,k), HWIO_IPA_GSI_TOP_EE_n_CNTXT_SRC_IEOB_IRQ_MSK_k_RMSK) +#define HWIO_IPA_GSI_TOP_EE_n_CNTXT_SRC_IEOB_IRQ_MSK_k_INMI2(n,k,mask) \ + in_dword_masked(HWIO_IPA_GSI_TOP_EE_n_CNTXT_SRC_IEOB_IRQ_MSK_k_ADDR(n,k), mask) +#define HWIO_IPA_GSI_TOP_EE_n_CNTXT_SRC_IEOB_IRQ_MSK_k_OUTI2(n,k,val) \ + out_dword(HWIO_IPA_GSI_TOP_EE_n_CNTXT_SRC_IEOB_IRQ_MSK_k_ADDR(n,k),val) +#define HWIO_IPA_GSI_TOP_EE_n_CNTXT_SRC_IEOB_IRQ_MSK_k_OUTMI2(n,k,mask,val) \ + out_dword_masked_ns(HWIO_IPA_GSI_TOP_EE_n_CNTXT_SRC_IEOB_IRQ_MSK_k_ADDR(n,k),mask,val,HWIO_IPA_GSI_TOP_EE_n_CNTXT_SRC_IEOB_IRQ_MSK_k_INI2(n,k)) +#define HWIO_IPA_GSI_TOP_EE_n_CNTXT_SRC_IEOB_IRQ_MSK_k_EV_CH_BIT_MAP_MSK_BMSK 0xffffffff +#define HWIO_IPA_GSI_TOP_EE_n_CNTXT_SRC_IEOB_IRQ_MSK_k_EV_CH_BIT_MAP_MSK_SHFT 0x0 + +#define HWIO_IPA_GSI_TOP_EE_n_CNTXT_SRC_IEOB_IRQ_CLR_k_ADDR(n,k) (IPA_GSI_TOP_GSI_REG_BASE + 0x000250b0 + 0x24 * (k) + 0x12000 * (n)) +#define HWIO_IPA_GSI_TOP_EE_n_CNTXT_SRC_IEOB_IRQ_CLR_k_PHYS(n,k) (IPA_GSI_TOP_GSI_REG_BASE_PHYS + 0x000250b0 + 0x24 * (k) + 0x12000 * (n)) +#define HWIO_IPA_GSI_TOP_EE_n_CNTXT_SRC_IEOB_IRQ_CLR_k_OFFS(n,k) (IPA_GSI_TOP_GSI_REG_BASE_OFFS + 0x000250b0 + 0x24 * (k) + 0x12000 * (n)) +#define HWIO_IPA_GSI_TOP_EE_n_CNTXT_SRC_IEOB_IRQ_CLR_k_RMSK 0xffffffff +#define HWIO_IPA_GSI_TOP_EE_n_CNTXT_SRC_IEOB_IRQ_CLR_k_MAXn 2 +#define HWIO_IPA_GSI_TOP_EE_n_CNTXT_SRC_IEOB_IRQ_CLR_k_MAXk 0 +#define HWIO_IPA_GSI_TOP_EE_n_CNTXT_SRC_IEOB_IRQ_CLR_k_ATTR 0x2 +#define HWIO_IPA_GSI_TOP_EE_n_CNTXT_SRC_IEOB_IRQ_CLR_k_OUTI2(n,k,val) \ + out_dword(HWIO_IPA_GSI_TOP_EE_n_CNTXT_SRC_IEOB_IRQ_CLR_k_ADDR(n,k),val) +#define HWIO_IPA_GSI_TOP_EE_n_CNTXT_SRC_IEOB_IRQ_CLR_k_EV_CH_BIT_MAP_BMSK 0xffffffff +#define HWIO_IPA_GSI_TOP_EE_n_CNTXT_SRC_IEOB_IRQ_CLR_k_EV_CH_BIT_MAP_SHFT 0x0 + +#define HWIO_IPA_GSI_TOP_EE_n_CNTXT_GLOB_IRQ_STTS_ADDR(n) (IPA_GSI_TOP_GSI_REG_BASE + 0x00025200 + 0x12000 * (n)) +#define HWIO_IPA_GSI_TOP_EE_n_CNTXT_GLOB_IRQ_STTS_PHYS(n) (IPA_GSI_TOP_GSI_REG_BASE_PHYS + 0x00025200 + 0x12000 * (n)) +#define HWIO_IPA_GSI_TOP_EE_n_CNTXT_GLOB_IRQ_STTS_OFFS(n) (IPA_GSI_TOP_GSI_REG_BASE_OFFS + 0x00025200 + 0x12000 * (n)) +#define HWIO_IPA_GSI_TOP_EE_n_CNTXT_GLOB_IRQ_STTS_RMSK 0xf +#define HWIO_IPA_GSI_TOP_EE_n_CNTXT_GLOB_IRQ_STTS_MAXn 2 +#define HWIO_IPA_GSI_TOP_EE_n_CNTXT_GLOB_IRQ_STTS_ATTR 0x1 +#define HWIO_IPA_GSI_TOP_EE_n_CNTXT_GLOB_IRQ_STTS_INI(n) \ + in_dword_masked(HWIO_IPA_GSI_TOP_EE_n_CNTXT_GLOB_IRQ_STTS_ADDR(n), HWIO_IPA_GSI_TOP_EE_n_CNTXT_GLOB_IRQ_STTS_RMSK) +#define HWIO_IPA_GSI_TOP_EE_n_CNTXT_GLOB_IRQ_STTS_INMI(n,mask) \ + in_dword_masked(HWIO_IPA_GSI_TOP_EE_n_CNTXT_GLOB_IRQ_STTS_ADDR(n), mask) +#define HWIO_IPA_GSI_TOP_EE_n_CNTXT_GLOB_IRQ_STTS_GP_INT3_BMSK 0x8 +#define HWIO_IPA_GSI_TOP_EE_n_CNTXT_GLOB_IRQ_STTS_GP_INT3_SHFT 0x3 +#define HWIO_IPA_GSI_TOP_EE_n_CNTXT_GLOB_IRQ_STTS_GP_INT2_BMSK 0x4 +#define HWIO_IPA_GSI_TOP_EE_n_CNTXT_GLOB_IRQ_STTS_GP_INT2_SHFT 0x2 +#define HWIO_IPA_GSI_TOP_EE_n_CNTXT_GLOB_IRQ_STTS_GP_INT1_BMSK 0x2 +#define HWIO_IPA_GSI_TOP_EE_n_CNTXT_GLOB_IRQ_STTS_GP_INT1_SHFT 0x1 +#define HWIO_IPA_GSI_TOP_EE_n_CNTXT_GLOB_IRQ_STTS_ERROR_INT_BMSK 0x1 +#define HWIO_IPA_GSI_TOP_EE_n_CNTXT_GLOB_IRQ_STTS_ERROR_INT_SHFT 0x0 + +#define HWIO_IPA_GSI_TOP_EE_n_CNTXT_GLOB_IRQ_EN_ADDR(n) (IPA_GSI_TOP_GSI_REG_BASE + 0x00025204 + 0x12000 * (n)) +#define HWIO_IPA_GSI_TOP_EE_n_CNTXT_GLOB_IRQ_EN_PHYS(n) (IPA_GSI_TOP_GSI_REG_BASE_PHYS + 0x00025204 + 0x12000 * (n)) +#define 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out_dword_masked_ns(HWIO_IPA_GSI_TOP_INTER_EE_n_ORIGINATOR_EE_ADDR(n),mask,val,HWIO_IPA_GSI_TOP_INTER_EE_n_ORIGINATOR_EE_INI(n)) +#define HWIO_IPA_GSI_TOP_INTER_EE_n_ORIGINATOR_EE_EE_NUMBER_BMSK 0xf +#define HWIO_IPA_GSI_TOP_INTER_EE_n_ORIGINATOR_EE_EE_NUMBER_SHFT 0x0 + +#define HWIO_IPA_GSI_TOP_INTER_EE_n_GSI_CH_CMD_ADDR(n) (IPA_GSI_TOP_GSI_REG_BASE + 0x0000c008 + 0x1000 * (n)) +#define HWIO_IPA_GSI_TOP_INTER_EE_n_GSI_CH_CMD_PHYS(n) (IPA_GSI_TOP_GSI_REG_BASE_PHYS + 0x0000c008 + 0x1000 * (n)) +#define HWIO_IPA_GSI_TOP_INTER_EE_n_GSI_CH_CMD_OFFS(n) (IPA_GSI_TOP_GSI_REG_BASE_OFFS + 0x0000c008 + 0x1000 * (n)) +#define HWIO_IPA_GSI_TOP_INTER_EE_n_GSI_CH_CMD_RMSK 0xff0000ff +#define HWIO_IPA_GSI_TOP_INTER_EE_n_GSI_CH_CMD_MAXn 2 +#define HWIO_IPA_GSI_TOP_INTER_EE_n_GSI_CH_CMD_ATTR 0x2 +#define HWIO_IPA_GSI_TOP_INTER_EE_n_GSI_CH_CMD_OUTI(n,val) \ + out_dword(HWIO_IPA_GSI_TOP_INTER_EE_n_GSI_CH_CMD_ADDR(n),val) +#define HWIO_IPA_GSI_TOP_INTER_EE_n_GSI_CH_CMD_OPCODE_BMSK 0xff000000 +#define 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HWIO_IPA_GSI_TOP_INTER_EE_n_SRC_GSI_CH_IRQ_MSK_k_OUTMI2(n,k,mask,val) \ + out_dword_masked_ns(HWIO_IPA_GSI_TOP_INTER_EE_n_SRC_GSI_CH_IRQ_MSK_k_ADDR(n,k),mask,val,HWIO_IPA_GSI_TOP_INTER_EE_n_SRC_GSI_CH_IRQ_MSK_k_INI2(n,k)) +#define HWIO_IPA_GSI_TOP_INTER_EE_n_SRC_GSI_CH_IRQ_MSK_k_GSI_CH_BIT_MAP_MSK_BMSK 0xffffffff +#define HWIO_IPA_GSI_TOP_INTER_EE_n_SRC_GSI_CH_IRQ_MSK_k_GSI_CH_BIT_MAP_MSK_SHFT 0x0 + +#define HWIO_IPA_GSI_TOP_INTER_EE_n_SRC_GSI_CH_IRQ_CLR_k_ADDR(n,k) (IPA_GSI_TOP_GSI_REG_BASE + 0x0000c020 + 0x18 * (k) + 0x1000 * (n)) +#define HWIO_IPA_GSI_TOP_INTER_EE_n_SRC_GSI_CH_IRQ_CLR_k_PHYS(n,k) (IPA_GSI_TOP_GSI_REG_BASE_PHYS + 0x0000c020 + 0x18 * (k) + 0x1000 * (n)) +#define HWIO_IPA_GSI_TOP_INTER_EE_n_SRC_GSI_CH_IRQ_CLR_k_OFFS(n,k) (IPA_GSI_TOP_GSI_REG_BASE_OFFS + 0x0000c020 + 0x18 * (k) + 0x1000 * (n)) +#define HWIO_IPA_GSI_TOP_INTER_EE_n_SRC_GSI_CH_IRQ_CLR_k_RMSK 0xffffffff +#define HWIO_IPA_GSI_TOP_INTER_EE_n_SRC_GSI_CH_IRQ_CLR_k_MAXn 2 +#define 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out_dword_masked_ns(HWIO_IPA_GSI_TOP_INTER_EE_n_SRC_EV_CH_IRQ_MSK_k_ADDR(n,k),mask,val,HWIO_IPA_GSI_TOP_INTER_EE_n_SRC_EV_CH_IRQ_MSK_k_INI2(n,k)) +#define HWIO_IPA_GSI_TOP_INTER_EE_n_SRC_EV_CH_IRQ_MSK_k_EV_CH_BIT_MAP_MSK_BMSK 0xffffffff +#define HWIO_IPA_GSI_TOP_INTER_EE_n_SRC_EV_CH_IRQ_MSK_k_EV_CH_BIT_MAP_MSK_SHFT 0x0 + +#define HWIO_IPA_GSI_TOP_INTER_EE_n_SRC_EV_CH_IRQ_CLR_k_ADDR(n,k) (IPA_GSI_TOP_GSI_REG_BASE + 0x0000c02c + 0x18 * (k) + 0x1000 * (n)) +#define HWIO_IPA_GSI_TOP_INTER_EE_n_SRC_EV_CH_IRQ_CLR_k_PHYS(n,k) (IPA_GSI_TOP_GSI_REG_BASE_PHYS + 0x0000c02c + 0x18 * (k) + 0x1000 * (n)) +#define HWIO_IPA_GSI_TOP_INTER_EE_n_SRC_EV_CH_IRQ_CLR_k_OFFS(n,k) (IPA_GSI_TOP_GSI_REG_BASE_OFFS + 0x0000c02c + 0x18 * (k) + 0x1000 * (n)) +#define HWIO_IPA_GSI_TOP_INTER_EE_n_SRC_EV_CH_IRQ_CLR_k_RMSK 0xffffffff +#define HWIO_IPA_GSI_TOP_INTER_EE_n_SRC_EV_CH_IRQ_CLR_k_MAXn 2 +#define HWIO_IPA_GSI_TOP_INTER_EE_n_SRC_EV_CH_IRQ_CLR_k_MAXk 0 +#define HWIO_IPA_GSI_TOP_INTER_EE_n_SRC_EV_CH_IRQ_CLR_k_ATTR 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HWIO_IPA_MS_MPU_CFG_XPU3_RGn_START0_ATTR 0x3 +#define HWIO_IPA_MS_MPU_CFG_XPU3_RGn_START0_INI(n) \ + in_dword_masked(HWIO_IPA_MS_MPU_CFG_XPU3_RGn_START0_ADDR(n), HWIO_IPA_MS_MPU_CFG_XPU3_RGn_START0_RMSK) +#define HWIO_IPA_MS_MPU_CFG_XPU3_RGn_START0_INMI(n,mask) \ + in_dword_masked(HWIO_IPA_MS_MPU_CFG_XPU3_RGn_START0_ADDR(n), mask) +#define HWIO_IPA_MS_MPU_CFG_XPU3_RGn_START0_OUTI(n,val) \ + out_dword(HWIO_IPA_MS_MPU_CFG_XPU3_RGn_START0_ADDR(n),val) +#define HWIO_IPA_MS_MPU_CFG_XPU3_RGn_START0_OUTMI(n,mask,val) \ + out_dword_masked_ns(HWIO_IPA_MS_MPU_CFG_XPU3_RGn_START0_ADDR(n),mask,val,HWIO_IPA_MS_MPU_CFG_XPU3_RGn_START0_INI(n)) +#define HWIO_IPA_MS_MPU_CFG_XPU3_RGn_START0_ADDR_31_0_BMSK 0xfffff000 +#define HWIO_IPA_MS_MPU_CFG_XPU3_RGn_START0_ADDR_31_0_SHFT 0xc + +#define HWIO_IPA_MS_MPU_CFG_XPU3_RGn_END0_ADDR(n) (IPA_MS_MPU_CFG_SNOC_IPA_MS_MPU_CFG_REG_BASE + 0x00001038 + 0x80 * (n)) +#define HWIO_IPA_MS_MPU_CFG_XPU3_RGn_END0_PHYS(n) (IPA_MS_MPU_CFG_SNOC_IPA_MS_MPU_CFG_REG_BASE_PHYS + 0x00001038 + 0x80 * (n)) +#define HWIO_IPA_MS_MPU_CFG_XPU3_RGn_END0_OFFS(n) (IPA_MS_MPU_CFG_SNOC_IPA_MS_MPU_CFG_REG_BASE_OFFS + 0x00001038 + 0x80 * (n)) +#define HWIO_IPA_MS_MPU_CFG_XPU3_RGn_END0_RMSK 0xfffff000 +#define HWIO_IPA_MS_MPU_CFG_XPU3_RGn_END0_MAXn 9 +#define HWIO_IPA_MS_MPU_CFG_XPU3_RGn_END0_ATTR 0x3 +#define HWIO_IPA_MS_MPU_CFG_XPU3_RGn_END0_INI(n) \ + in_dword_masked(HWIO_IPA_MS_MPU_CFG_XPU3_RGn_END0_ADDR(n), HWIO_IPA_MS_MPU_CFG_XPU3_RGn_END0_RMSK) +#define HWIO_IPA_MS_MPU_CFG_XPU3_RGn_END0_INMI(n,mask) \ + in_dword_masked(HWIO_IPA_MS_MPU_CFG_XPU3_RGn_END0_ADDR(n), mask) +#define HWIO_IPA_MS_MPU_CFG_XPU3_RGn_END0_OUTI(n,val) \ + out_dword(HWIO_IPA_MS_MPU_CFG_XPU3_RGn_END0_ADDR(n),val) +#define HWIO_IPA_MS_MPU_CFG_XPU3_RGn_END0_OUTMI(n,mask,val) \ + out_dword_masked_ns(HWIO_IPA_MS_MPU_CFG_XPU3_RGn_END0_ADDR(n),mask,val,HWIO_IPA_MS_MPU_CFG_XPU3_RGn_END0_INI(n)) +#define HWIO_IPA_MS_MPU_CFG_XPU3_RGn_END0_ADDR_31_0_BMSK 0xfffff000 +#define HWIO_IPA_MS_MPU_CFG_XPU3_RGn_END0_ADDR_31_0_SHFT 0xc + + +#endif /* __IPA_HWIO_H__ */ diff --git a/drivers/platform/msm/ipa/ipa_v3/dump/ipa5.0/ipa_hwio_def.h b/drivers/platform/msm/ipa/ipa_v3/dump/ipa5.0/ipa_hwio_def.h new file mode 100644 index 0000000000..c70c9c6850 --- /dev/null +++ b/drivers/platform/msm/ipa/ipa_v3/dump/ipa5.0/ipa_hwio_def.h @@ -0,0 +1,19048 @@ +/* SPDX-License-Identifier: GPL-2.0-only */ +/* + * Copyright (c) 2021, The Linux Foundation. All rights reserved. + */ + +#ifndef __IPA_HWIO_DEF_H__ +#define __IPA_HWIO_DEF_H__ +/** + @file ipa_hwio.h + @brief Auto-generated HWIO interface include file. + + This file contains HWIO register definitions for the following modules: + IPA.* + + 'Include' filters applied: + 'Exclude' filters applied: RESERVED DUMMY +*/ + +/*---------------------------------------------------------------------------- + * MODULE: IPA_UC_IPA_UC + *--------------------------------------------------------------------------*/ + +/*---------------------------------------------------------------------------- + * MODULE: IPA_UC_IPA_UC_RAM + *--------------------------------------------------------------------------*/ + +/*===========================================================================*/ +/*! + @brief Bit Field definition of register: IPA_UC_IRAM_START +*/ +/*===========================================================================*/ +/* Structure definition of register */ +struct ipa_hwio_def_ipa_uc_iram_start_s +{ + u32 data : 32; +}; + +/* Union definition of register */ +union ipa_hwio_def_ipa_uc_iram_start_u +{ + struct ipa_hwio_def_ipa_uc_iram_start_s def; + u32 value; +}; + +/*===========================================================================*/ +/*! + @brief Bit Field definition of register: IPA_UC_DRAM_START +*/ +/*===========================================================================*/ +/* Structure definition of register */ +struct ipa_hwio_def_ipa_uc_dram_start_s +{ + u32 data : 32; +}; + +/* Union definition of register */ +union ipa_hwio_def_ipa_uc_dram_start_u +{ + struct ipa_hwio_def_ipa_uc_dram_start_s def; + u32 value; +}; + +/*---------------------------------------------------------------------------- + * MODULE: IPA_UC_IPA_UC_PER + *--------------------------------------------------------------------------*/ + +/*===========================================================================*/ +/*! + @brief Bit Field definition of register: IPA_UC_STATUS +*/ +/*===========================================================================*/ +/* Structure definition of register */ +struct ipa_hwio_def_ipa_uc_status_s +{ + u32 sleepdeep : 1; + u32 sleep : 1; + u32 lockup : 1; + u32 uc_enable : 1; + u32 reserved0 : 28; +}; + +/* Union definition of register */ +union ipa_hwio_def_ipa_uc_status_u +{ + struct ipa_hwio_def_ipa_uc_status_s def; + u32 value; +}; + +/*===========================================================================*/ +/*! + @brief Bit Field definition of register: IPA_UC_CONTROL +*/ +/*===========================================================================*/ +/* Structure definition of register */ +struct ipa_hwio_def_ipa_uc_control_s +{ + u32 reserved0 : 1; + u32 uc_dsmode : 1; + u32 qmb_snoc_bypass_dis : 1; + u32 uc_clock_gating_dis : 1; + u32 mbox_dis : 8; + u32 reserved1 : 12; + u32 warmboot_dis : 1; + u32 reserved2 : 2; + u32 uc_ram_rd_cli_cache_dis : 1; + u32 reserved3 : 4; +}; + +/* Union definition of register */ +union ipa_hwio_def_ipa_uc_control_u +{ + struct ipa_hwio_def_ipa_uc_control_s def; + u32 value; +}; + +/*===========================================================================*/ +/*! + @brief Bit Field definition of register: IPA_UC_SYS_BUS_ATTRIB +*/ +/*===========================================================================*/ +/* Structure definition of register */ +struct ipa_hwio_def_ipa_uc_sys_bus_attrib_s +{ + u32 memtype : 3; + u32 reserved0 : 1; + u32 noallocate : 1; + u32 reserved1 : 3; + u32 innershared : 1; + u32 reserved2 : 3; + u32 shared : 1; + u32 reserved3 : 19; +}; + +/* Union definition of register */ +union ipa_hwio_def_ipa_uc_sys_bus_attrib_u +{ + struct ipa_hwio_def_ipa_uc_sys_bus_attrib_s def; + u32 value; +}; + +/*===========================================================================*/ +/*! + @brief Bit Field definition of register: IPA_UC_PEND_IRQ +*/ +/*===========================================================================*/ +/* Structure definition of register */ +struct ipa_hwio_def_ipa_uc_pend_irq_s +{ + u32 pend_irq : 32; +}; + +/* Union definition of register */ +union ipa_hwio_def_ipa_uc_pend_irq_u +{ + struct ipa_hwio_def_ipa_uc_pend_irq_s def; + u32 value; +}; + +/*===========================================================================*/ +/*! + @brief Bit Field definition of register: IPA_UC_TRACE_BUFFER +*/ +/*===========================================================================*/ +/* Structure definition of register */ +struct ipa_hwio_def_ipa_uc_trace_buffer_s +{ + u32 trace_buffer : 32; +}; + +/* Union definition of register */ +union ipa_hwio_def_ipa_uc_trace_buffer_u +{ + struct ipa_hwio_def_ipa_uc_trace_buffer_s def; + u32 value; +}; + +/*===========================================================================*/ +/*! + @brief Bit Field definition of register: IPA_UC_PC +*/ +/*===========================================================================*/ +/* Structure definition of register */ +struct ipa_hwio_def_ipa_uc_pc_s +{ + u32 pc : 32; +}; + +/* Union definition of register */ +union ipa_hwio_def_ipa_uc_pc_u +{ + struct ipa_hwio_def_ipa_uc_pc_s def; + u32 value; +}; + +/*===========================================================================*/ +/*! + @brief Bit Field definition of register: IPA_UC_VUIC_INT_ADDRESS_LSB +*/ +/*===========================================================================*/ +/* Structure definition of register */ +struct ipa_hwio_def_ipa_uc_vuic_int_address_lsb_s +{ + u32 addrress : 32; +}; + +/* Union definition of register */ +union ipa_hwio_def_ipa_uc_vuic_int_address_lsb_u +{ + struct ipa_hwio_def_ipa_uc_vuic_int_address_lsb_s def; + u32 value; +}; + +/*===========================================================================*/ +/*! + @brief Bit Field definition of register: IPA_UC_VUIC_INT_ADDRESS_MSB +*/ +/*===========================================================================*/ +/* Structure definition of register */ +struct ipa_hwio_def_ipa_uc_vuic_int_address_msb_s +{ + u32 addrress : 9; + u32 reserved0 : 23; +}; + +/* Union definition of register */ +union ipa_hwio_def_ipa_uc_vuic_int_address_msb_u +{ + struct ipa_hwio_def_ipa_uc_vuic_int_address_msb_s def; + u32 value; +}; + +/*===========================================================================*/ +/*! + @brief Bit Field definition of register: IPA_UC_QMB_SYS_ADDR +*/ +/*===========================================================================*/ +/* Structure definition of register */ +struct ipa_hwio_def_ipa_uc_qmb_sys_addr_s +{ + u32 addr : 32; +}; + +/* Union definition of register */ +union ipa_hwio_def_ipa_uc_qmb_sys_addr_u +{ + struct ipa_hwio_def_ipa_uc_qmb_sys_addr_s def; + u32 value; +}; + +/*===========================================================================*/ +/*! + @brief Bit Field definition of register: IPA_UC_QMB_SYS_ADDR_MSB +*/ +/*===========================================================================*/ +/* Structure definition of register */ +struct ipa_hwio_def_ipa_uc_qmb_sys_addr_msb_s +{ + u32 addr_msb : 32; +}; + +/* Union definition of register */ +union ipa_hwio_def_ipa_uc_qmb_sys_addr_msb_u +{ + struct ipa_hwio_def_ipa_uc_qmb_sys_addr_msb_s def; + u32 value; +}; + +/*===========================================================================*/ +/*! + @brief Bit Field definition of register: IPA_UC_QMB_LOCAL_ADDR +*/ +/*===========================================================================*/ +/* Structure definition of register */ +struct ipa_hwio_def_ipa_uc_qmb_local_addr_s +{ + u32 addr : 18; + u32 reserved0 : 14; +}; + +/* Union definition of register */ +union ipa_hwio_def_ipa_uc_qmb_local_addr_u +{ + struct ipa_hwio_def_ipa_uc_qmb_local_addr_s def; + u32 value; +}; + +/*===========================================================================*/ +/*! + @brief Bit Field definition of register: IPA_UC_QMB_LENGTH +*/ +/*===========================================================================*/ +/* Structure definition of register */ +struct ipa_hwio_def_ipa_uc_qmb_length_s +{ + u32 length : 16; + u32 reserved0 : 16; +}; + +/* Union definition of register */ +union ipa_hwio_def_ipa_uc_qmb_length_u +{ + struct ipa_hwio_def_ipa_uc_qmb_length_s def; + u32 value; +}; + +/*===========================================================================*/ +/*! + @brief Bit Field definition of register: IPA_UC_QMB_TRIGGER +*/ +/*===========================================================================*/ +/* Structure definition of register */ +struct ipa_hwio_def_ipa_uc_qmb_trigger_s +{ + u32 rsv : 32; +}; + +/* Union definition of register */ +union ipa_hwio_def_ipa_uc_qmb_trigger_u +{ + struct ipa_hwio_def_ipa_uc_qmb_trigger_s def; + u32 value; +}; + +/*===========================================================================*/ +/*! + @brief Bit Field definition of register: IPA_UC_QMB_COMMAND_ATTR +*/ +/*===========================================================================*/ +/* Structure definition of register */ +struct ipa_hwio_def_ipa_uc_qmb_command_attr_s +{ + u32 direction : 1; + u32 inorder : 1; + u32 wait_for_response_mode : 1; + u32 sync : 1; + u32 interrupt_on_completion : 1; + u32 queue_number : 1; + u32 reserved0 : 10; + u32 user : 11; + u32 reserved1 : 5; +}; + +/* Union definition of register */ +union ipa_hwio_def_ipa_uc_qmb_command_attr_u +{ + struct ipa_hwio_def_ipa_uc_qmb_command_attr_s def; + u32 value; +}; + +/*===========================================================================*/ +/*! + @brief Bit Field definition of register: IPA_UC_QMB_COMMAND_UCTAG +*/ +/*===========================================================================*/ +/* Structure definition of register */ +struct ipa_hwio_def_ipa_uc_qmb_command_uctag_s +{ + u32 uctag : 18; + u32 reserved0 : 14; +}; + +/* Union definition of register */ +union ipa_hwio_def_ipa_uc_qmb_command_uctag_u +{ + struct ipa_hwio_def_ipa_uc_qmb_command_uctag_s def; + u32 value; +}; + +/*===========================================================================*/ +/*! + @brief Bit Field definition of register: IPA_UC_QMB_COMPLETED_FIFO_n +*/ +/*===========================================================================*/ +/* Structure definition of register */ +struct ipa_hwio_def_ipa_uc_qmb_completed_fifo_n_s +{ + u32 uctag : 18; + u32 fifo_size : 4; + u32 fifo_cnt : 4; + u32 error : 1; + u32 reserved0 : 3; + u32 empty : 1; + u32 full : 1; +}; + +/* Union definition of register */ +union ipa_hwio_def_ipa_uc_qmb_completed_fifo_n_u +{ + struct ipa_hwio_def_ipa_uc_qmb_completed_fifo_n_s def; + u32 value; +}; + +/*===========================================================================*/ +/*! + @brief Bit Field definition of register: IPA_UC_QMB_COMPLETED_FIFO_PEEK_n +*/ +/*===========================================================================*/ +/* Structure definition of register */ +struct ipa_hwio_def_ipa_uc_qmb_completed_fifo_peek_n_s +{ + u32 uctag : 18; + u32 fifo_size : 4; + u32 fifo_cnt : 4; + u32 error : 1; + u32 reserved0 : 3; + u32 empty : 1; + u32 full : 1; +}; + +/* Union definition of register */ +union ipa_hwio_def_ipa_uc_qmb_completed_fifo_peek_n_u +{ + struct ipa_hwio_def_ipa_uc_qmb_completed_fifo_peek_n_s def; + u32 value; +}; + +/*===========================================================================*/ +/*! + @brief Bit Field definition of register: IPA_UC_QMB_CMD_FIFO_STATUS_n +*/ +/*===========================================================================*/ +/* Structure definition of register */ +struct ipa_hwio_def_ipa_uc_qmb_cmd_fifo_status_n_s +{ + u32 fifo_size : 4; + u32 fifo_cnt : 4; + u32 reserved0 : 8; + u32 empty : 1; + u32 full : 1; + u32 reserved1 : 14; +}; + +/* Union definition of register */ +union ipa_hwio_def_ipa_uc_qmb_cmd_fifo_status_n_u +{ + struct ipa_hwio_def_ipa_uc_qmb_cmd_fifo_status_n_s def; + u32 value; +}; + +/*===========================================================================*/ +/*! + @brief Bit Field definition of register: IPA_UC_QMB_SYNC_STATUS +*/ +/*===========================================================================*/ +/* Structure definition of register */ +struct ipa_hwio_def_ipa_uc_qmb_sync_status_s +{ + u32 error_queue_0 : 1; + u32 reserved0 : 15; + u32 error_queue_1 : 1; + u32 reserved1 : 15; +}; + +/* Union definition of register */ +union ipa_hwio_def_ipa_uc_qmb_sync_status_u +{ + struct ipa_hwio_def_ipa_uc_qmb_sync_status_s def; + u32 value; +}; + +/*===========================================================================*/ +/*! + @brief Bit Field definition of register: IPA_UC_QMB_BUS_ATTRIB +*/ +/*===========================================================================*/ +/* Structure definition of register */ +struct ipa_hwio_def_ipa_uc_qmb_bus_attrib_s +{ + u32 memtype : 3; + u32 reserved0 : 1; + u32 noallocate : 1; + u32 reserved1 : 3; + u32 innershared : 1; + u32 reserved2 : 3; + u32 shared : 1; + u32 reserved3 : 19; +}; + +/* Union definition of register */ +union ipa_hwio_def_ipa_uc_qmb_bus_attrib_u +{ + struct ipa_hwio_def_ipa_uc_qmb_bus_attrib_s def; + u32 value; +}; + +/*===========================================================================*/ +/*! + @brief Bit Field definition of register: IPA_UC_QMB_OUTSTANDING_CFG +*/ +/*===========================================================================*/ +/* Structure definition of register */ +struct ipa_hwio_def_ipa_uc_qmb_outstanding_cfg_s +{ + u32 max_ot_overall : 8; + u32 max_ot_rd : 8; + u32 max_ot_wr : 8; + u32 reserved0 : 8; +}; + +/* Union definition of register */ +union ipa_hwio_def_ipa_uc_qmb_outstanding_cfg_u +{ + struct ipa_hwio_def_ipa_uc_qmb_outstanding_cfg_s def; + u32 value; +}; + +/*===========================================================================*/ +/*! + @brief Bit Field definition of register: IPA_UC_QMB_OUTSTANDING_STATUS +*/ +/*===========================================================================*/ +/* Structure definition of register */ +struct ipa_hwio_def_ipa_uc_qmb_outstanding_status_s +{ + u32 current_ot_overall : 8; + u32 current_ot_rd : 8; + u32 current_ot_wr : 8; + u32 reserved0 : 8; +}; + +/* Union definition of register */ +union ipa_hwio_def_ipa_uc_qmb_outstanding_status_u +{ + struct ipa_hwio_def_ipa_uc_qmb_outstanding_status_s def; + u32 value; +}; + +/*===========================================================================*/ +/*! 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+ @brief Bit Field definition of register: IPA_UC_MBOX_INT_STTS_n +*/ +/*===========================================================================*/ +/* Structure definition of register */ +struct ipa_hwio_def_ipa_uc_mbox_int_stts_n_s +{ + u32 irq_status : 16; + u32 reserved0 : 16; +}; + +/* Union definition of register */ +union ipa_hwio_def_ipa_uc_mbox_int_stts_n_u +{ + struct ipa_hwio_def_ipa_uc_mbox_int_stts_n_s def; + u32 value; +}; + +/*===========================================================================*/ +/*! + @brief Bit Field definition of register: IPA_UC_MBOX_INT_EN_n +*/ +/*===========================================================================*/ +/* Structure definition of register */ +struct ipa_hwio_def_ipa_uc_mbox_int_en_n_s +{ + u32 irq_en : 16; + u32 reserved0 : 16; +}; + +/* Union definition of register */ +union ipa_hwio_def_ipa_uc_mbox_int_en_n_u +{ + struct ipa_hwio_def_ipa_uc_mbox_int_en_n_s def; + u32 value; +}; + +/*===========================================================================*/ +/*! + @brief Bit Field definition of register: IPA_UC_MBOX_INT_CLR_n +*/ +/*===========================================================================*/ +/* Structure definition of register */ +struct ipa_hwio_def_ipa_uc_mbox_int_clr_n_s +{ + u32 irq_clr : 16; + u32 reserved0 : 16; +}; + +/* Union definition of register */ +union ipa_hwio_def_ipa_uc_mbox_int_clr_n_u +{ + struct ipa_hwio_def_ipa_uc_mbox_int_clr_n_s def; + u32 value; +}; + +/*===========================================================================*/ +/*! + @brief Bit Field definition of register: IPA_UC_IPA_INT_STTS_n +*/ +/*===========================================================================*/ +/* Structure definition of register */ +struct ipa_hwio_def_ipa_uc_ipa_int_stts_n_s +{ + u32 irq_status : 4; + u32 reserved0 : 28; +}; + +/* Union definition of register */ +union ipa_hwio_def_ipa_uc_ipa_int_stts_n_u +{ + struct ipa_hwio_def_ipa_uc_ipa_int_stts_n_s def; + u32 value; +}; + +/*===========================================================================*/ +/*! + @brief Bit Field definition of register: IPA_UC_IPA_INT_EN_n +*/ +/*===========================================================================*/ +/* Structure definition of register */ +struct ipa_hwio_def_ipa_uc_ipa_int_en_n_s +{ + u32 irq_en : 4; + u32 reserved0 : 28; +}; + +/* Union definition of register */ +union ipa_hwio_def_ipa_uc_ipa_int_en_n_u +{ + struct ipa_hwio_def_ipa_uc_ipa_int_en_n_s def; + u32 value; +}; + +/*===========================================================================*/ +/*! + @brief Bit Field definition of register: IPA_UC_IPA_INT_CLR_n +*/ +/*===========================================================================*/ +/* Structure definition of register */ +struct ipa_hwio_def_ipa_uc_ipa_int_clr_n_s +{ + u32 irq_clr : 4; + u32 reserved0 : 28; +}; + +/* Union definition of register */ +union ipa_hwio_def_ipa_uc_ipa_int_clr_n_u +{ + struct ipa_hwio_def_ipa_uc_ipa_int_clr_n_s def; + u32 value; +}; + +/*===========================================================================*/ +/*! + @brief Bit Field definition of register: IPA_UC_HWEV_INT_STTS +*/ +/*===========================================================================*/ +/* Structure definition of register */ +struct ipa_hwio_def_ipa_uc_hwev_int_stts_s +{ + u32 irq_status : 32; +}; + +/* Union definition of register */ +union ipa_hwio_def_ipa_uc_hwev_int_stts_u +{ + struct ipa_hwio_def_ipa_uc_hwev_int_stts_s def; + u32 value; +}; + +/*===========================================================================*/ +/*! + @brief Bit Field definition of register: IPA_UC_HWEV_INT_EN +*/ +/*===========================================================================*/ +/* Structure definition of register */ +struct ipa_hwio_def_ipa_uc_hwev_int_en_s +{ + u32 irq_en : 32; +}; + +/* Union definition of register */ +union ipa_hwio_def_ipa_uc_hwev_int_en_u +{ + struct ipa_hwio_def_ipa_uc_hwev_int_en_s def; + u32 value; +}; + +/*===========================================================================*/ +/*! + @brief Bit Field definition of register: IPA_UC_HWEV_INT_CLR +*/ +/*===========================================================================*/ +/* Structure definition of register */ +struct ipa_hwio_def_ipa_uc_hwev_int_clr_s +{ + u32 irq_clr : 32; +}; + +/* Union definition of register */ +union ipa_hwio_def_ipa_uc_hwev_int_clr_u +{ + struct ipa_hwio_def_ipa_uc_hwev_int_clr_s def; + u32 value; +}; + +/*===========================================================================*/ +/*! + @brief Bit Field definition of register: IPA_UC_SWEV_INT_STTS +*/ +/*===========================================================================*/ +/* Structure definition of register */ +struct ipa_hwio_def_ipa_uc_swev_int_stts_s +{ + u32 irq_status : 32; +}; + +/* Union definition of register */ +union ipa_hwio_def_ipa_uc_swev_int_stts_u +{ + struct ipa_hwio_def_ipa_uc_swev_int_stts_s def; + u32 value; +}; + +/*===========================================================================*/ +/*! + @brief Bit Field definition of register: IPA_UC_SWEV_INT_EN +*/ +/*===========================================================================*/ +/* Structure definition of register */ +struct ipa_hwio_def_ipa_uc_swev_int_en_s +{ + u32 irq_en : 32; +}; + +/* Union definition of register */ +union ipa_hwio_def_ipa_uc_swev_int_en_u +{ + struct ipa_hwio_def_ipa_uc_swev_int_en_s def; + u32 value; +}; + +/*===========================================================================*/ +/*! + @brief Bit Field definition of register: IPA_UC_SWEV_INT_CLR +*/ +/*===========================================================================*/ +/* Structure definition of register */ +struct ipa_hwio_def_ipa_uc_swev_int_clr_s +{ + u32 irq_clr : 32; +}; + +/* Union definition of register */ +union ipa_hwio_def_ipa_uc_swev_int_clr_u +{ + struct ipa_hwio_def_ipa_uc_swev_int_clr_s def; + u32 value; +}; + +/*===========================================================================*/ +/*! + @brief Bit Field definition of register: IPA_UC_VUIC_INT_STTS +*/ +/*===========================================================================*/ +/* Structure definition of register */ +struct ipa_hwio_def_ipa_uc_vuic_int_stts_s +{ + u32 irq_status : 1; + u32 reserved0 : 31; +}; + +/* Union definition of register */ +union ipa_hwio_def_ipa_uc_vuic_int_stts_u +{ + struct ipa_hwio_def_ipa_uc_vuic_int_stts_s def; + u32 value; +}; + +/*===========================================================================*/ +/*! + @brief Bit Field definition of register: IPA_UC_VUIC_INT_CLR +*/ +/*===========================================================================*/ +/* Structure definition of register */ +struct ipa_hwio_def_ipa_uc_vuic_int_clr_s +{ + u32 irq_clr : 1; + u32 reserved0 : 31; +}; + +/* Union definition of register */ +union ipa_hwio_def_ipa_uc_vuic_int_clr_u +{ + struct ipa_hwio_def_ipa_uc_vuic_int_clr_s def; + u32 value; +}; + +/*===========================================================================*/ +/*! + @brief Bit Field definition of register: IPA_UC_TIMER_CTRL_n +*/ +/*===========================================================================*/ +/* Structure definition of register */ +struct ipa_hwio_def_ipa_uc_timer_ctrl_n_s +{ + u32 count : 16; + u32 event_sel : 7; + u32 reserved0 : 1; + u32 retrig : 1; + u32 reserved1 : 5; + u32 gran_sel : 2; +}; + +/* Union definition of register */ +union ipa_hwio_def_ipa_uc_timer_ctrl_n_u +{ + struct ipa_hwio_def_ipa_uc_timer_ctrl_n_s def; + u32 value; +}; + +/*===========================================================================*/ +/*! + @brief Bit Field definition of register: IPA_UC_TIMER_STATUS_n +*/ +/*===========================================================================*/ +/* Structure definition of register */ +struct ipa_hwio_def_ipa_uc_timer_status_n_s +{ + u32 count : 16; + u32 reserved0 : 8; + u32 active : 1; + u32 reserved1 : 7; +}; + +/* Union definition of register */ +union ipa_hwio_def_ipa_uc_timer_status_n_u +{ + struct ipa_hwio_def_ipa_uc_timer_status_n_s def; + u32 value; +}; + +/*===========================================================================*/ +/*! + @brief Bit Field definition of register: IPA_UC_EVENTS +*/ +/*===========================================================================*/ +/* Structure definition of register */ +struct ipa_hwio_def_ipa_uc_events_s +{ + u32 events : 32; +}; + +/* Union definition of register */ +union ipa_hwio_def_ipa_uc_events_u +{ + struct ipa_hwio_def_ipa_uc_events_s def; + u32 value; +}; + +/*===========================================================================*/ +/*! + @brief Bit Field definition of register: IPA_UC_VUIC_BUS_ADDR_TRANSLATE_EN +*/ +/*===========================================================================*/ +/* Structure definition of register */ +struct ipa_hwio_def_ipa_uc_vuic_bus_addr_translate_en_s +{ + u32 qmb_addr_translate : 1; + u32 direct_addr_translate : 1; + u32 reserved0 : 30; +}; + +/* Union definition of register */ +union ipa_hwio_def_ipa_uc_vuic_bus_addr_translate_en_u +{ + struct ipa_hwio_def_ipa_uc_vuic_bus_addr_translate_en_s def; + u32 value; +}; + +/*===========================================================================*/ +/*! + @brief Bit Field definition of register: IPA_UC_SYS_ADDR_MSB +*/ +/*===========================================================================*/ +/* Structure definition of register */ +struct ipa_hwio_def_ipa_uc_sys_addr_msb_s +{ + u32 sys_addr_msb : 32; +}; + +/* Union definition of register */ +union ipa_hwio_def_ipa_uc_sys_addr_msb_u +{ + struct ipa_hwio_def_ipa_uc_sys_addr_msb_s def; + u32 value; +}; + +/*===========================================================================*/ +/*! + @brief Bit Field definition of register: IPA_UC_PC_RESTORE_WR +*/ +/*===========================================================================*/ +/* Structure definition of register */ +struct ipa_hwio_def_ipa_uc_pc_restore_wr_s +{ + u32 set_ipa_pc_ack : 1; + u32 clear_ipa_pc_ack : 1; + u32 set_ipa_restore_ack : 1; + u32 clear_ipa_restore_ack : 1; + u32 reserved0 : 28; +}; + +/* Union definition of register */ +union ipa_hwio_def_ipa_uc_pc_restore_wr_u +{ + struct ipa_hwio_def_ipa_uc_pc_restore_wr_s def; + u32 value; +}; + +/*===========================================================================*/ +/*! + @brief Bit Field definition of register: IPA_UC_PC_RESTORE_RD +*/ +/*===========================================================================*/ +/* Structure definition of register */ +struct ipa_hwio_def_ipa_uc_pc_restore_rd_s +{ + u32 ipa_pc_req : 1; + u32 ipa_pc_ack : 1; + u32 ipa_restore_req : 1; + u32 ipa_restore_ack : 1; + u32 reserved0 : 28; +}; + +/* Union definition of register */ +union ipa_hwio_def_ipa_uc_pc_restore_rd_u +{ + struct ipa_hwio_def_ipa_uc_pc_restore_rd_s def; + u32 value; +}; + +/*===========================================================================*/ +/*! + @brief Bit Field definition of register: IPA_UC_CNT_GLOBAL +*/ +/*===========================================================================*/ +/* Structure definition of register */ +struct ipa_hwio_def_ipa_uc_cnt_global_s +{ + u32 count_en : 1; + u32 count_cgc_open : 1; + u32 reserved0 : 29; + u32 clear_all : 1; +}; + +/* Union definition of register */ +union ipa_hwio_def_ipa_uc_cnt_global_u +{ + struct ipa_hwio_def_ipa_uc_cnt_global_s def; + u32 value; +}; + +/*===========================================================================*/ +/*! + @brief Bit Field definition of register: IPA_UC_CNT_CTL +*/ +/*===========================================================================*/ +/* Structure definition of register */ +struct ipa_hwio_def_ipa_uc_cnt_ctl_s +{ + u32 cycle_cnt_en : 1; + u32 reserved0 : 1; + u32 cycle_cnt_clr : 1; + u32 reserved1 : 1; + u32 idle_cnt_en : 1; + u32 reserved2 : 1; + u32 idle_cnt_clr : 1; + u32 reserved3 : 1; + u32 inst_cnt_en : 1; + u32 inst_clr_after_rd : 1; + u32 inst_cnt_clr : 1; + u32 reserved4 : 1; + u32 vuic_rd_cnt_en : 1; + u32 vuic_wr_cnt_en : 1; + u32 vuic_clr_after_rd : 1; + u32 vuic_cnt_clr : 1; + u32 dram_rd_cnt_en : 1; + u32 dram_wr_cnt_en : 1; + u32 dram_clr_after_rd : 1; + u32 dram_cnt_clr : 1; + u32 reserved5 : 12; +}; + +/* Union definition of register */ +union ipa_hwio_def_ipa_uc_cnt_ctl_u +{ + struct ipa_hwio_def_ipa_uc_cnt_ctl_s def; + u32 value; +}; + +/*===========================================================================*/ +/*! + @brief Bit Field definition of register: IPA_UC_CNT_CLK_CYCLE +*/ +/*===========================================================================*/ +/* Structure definition of register */ +struct ipa_hwio_def_ipa_uc_cnt_clk_cycle_s +{ + u32 counter : 32; +}; + +/* Union definition of register */ +union ipa_hwio_def_ipa_uc_cnt_clk_cycle_u +{ + struct ipa_hwio_def_ipa_uc_cnt_clk_cycle_s def; + u32 value; +}; + +/*===========================================================================*/ +/*! + @brief Bit Field definition of register: IPA_UC_CNT_CLK_CYCLE_MSB +*/ +/*===========================================================================*/ +/* Structure definition of register */ +struct ipa_hwio_def_ipa_uc_cnt_clk_cycle_msb_s +{ + u32 counter : 8; + u32 reserved0 : 24; +}; + +/* Union definition of register */ +union ipa_hwio_def_ipa_uc_cnt_clk_cycle_msb_u +{ + struct ipa_hwio_def_ipa_uc_cnt_clk_cycle_msb_s def; + u32 value; +}; + +/*===========================================================================*/ +/*! + @brief Bit Field definition of register: IPA_UC_CNT_IDLE +*/ +/*===========================================================================*/ +/* Structure definition of register */ +struct ipa_hwio_def_ipa_uc_cnt_idle_s +{ + u32 counter : 32; +}; + +/* Union definition of register */ +union ipa_hwio_def_ipa_uc_cnt_idle_u +{ + struct ipa_hwio_def_ipa_uc_cnt_idle_s def; + u32 value; +}; + +/*===========================================================================*/ +/*! + @brief Bit Field definition of register: IPA_UC_CNT_IDLE_MSB +*/ +/*===========================================================================*/ +/* Structure definition of register */ +struct ipa_hwio_def_ipa_uc_cnt_idle_msb_s +{ + u32 counter : 8; + u32 reserved0 : 24; +}; + +/* Union definition of register */ +union ipa_hwio_def_ipa_uc_cnt_idle_msb_u +{ + struct ipa_hwio_def_ipa_uc_cnt_idle_msb_s def; + u32 value; +}; + +/*===========================================================================*/ +/*! + @brief Bit Field definition of register: IPA_UC_CNT_INST +*/ +/*===========================================================================*/ +/* Structure definition of register */ +struct ipa_hwio_def_ipa_uc_cnt_inst_s +{ + u32 counter : 32; +}; + +/* Union definition of register */ +union ipa_hwio_def_ipa_uc_cnt_inst_u +{ + struct ipa_hwio_def_ipa_uc_cnt_inst_s def; + u32 value; +}; + +/*===========================================================================*/ +/*! + @brief Bit Field definition of register: IPA_UC_CNT_DRAM +*/ +/*===========================================================================*/ +/* Structure definition of register */ +struct ipa_hwio_def_ipa_uc_cnt_dram_s +{ + u32 counter : 32; +}; + +/* Union definition of register */ +union ipa_hwio_def_ipa_uc_cnt_dram_u +{ + struct ipa_hwio_def_ipa_uc_cnt_dram_s def; + u32 value; +}; + +/*===========================================================================*/ +/*! + @brief Bit Field definition of register: IPA_UC_CNT_VUIC +*/ +/*===========================================================================*/ +/* Structure definition of register */ +struct ipa_hwio_def_ipa_uc_cnt_vuic_s +{ + u32 counter : 32; +}; + +/* Union definition of register */ +union ipa_hwio_def_ipa_uc_cnt_vuic_u +{ + struct ipa_hwio_def_ipa_uc_cnt_vuic_s def; + u32 value; +}; + +/*===========================================================================*/ +/*! + @brief Bit Field definition of register: IPA_UC_SPARE +*/ +/*===========================================================================*/ +/* Structure definition of register */ +struct ipa_hwio_def_ipa_uc_spare_s +{ + u32 spare : 32; +}; + +/* Union definition of register */ +union ipa_hwio_def_ipa_uc_spare_u +{ + struct ipa_hwio_def_ipa_uc_spare_s def; + u32 value; +}; + +/*---------------------------------------------------------------------------- + * MODULE: IPA_UC_IPA_UC_MBOX + *--------------------------------------------------------------------------*/ + +/*===========================================================================*/ +/*! + @brief Bit Field definition of register: IPA_UC_MAILBOX_m_n +*/ +/*===========================================================================*/ +/* Structure definition of register */ +struct ipa_hwio_def_ipa_uc_mailbox_m_n_s +{ + u32 data : 32; +}; + +/* Union definition of register */ +union ipa_hwio_def_ipa_uc_mailbox_m_n_u +{ + struct ipa_hwio_def_ipa_uc_mailbox_m_n_s def; + u32 value; +}; + +/*---------------------------------------------------------------------------- + * MODULE: IPA_RAM + *--------------------------------------------------------------------------*/ + +/*===========================================================================*/ +/*! + @brief Bit Field definition of register: IPA_SW_AREA_RAM_DIRECT_ACCESS_n +*/ +/*===========================================================================*/ +/* Structure definition of register */ +struct ipa_hwio_def_ipa_sw_area_ram_direct_access_n_s +{ + u32 data_word : 32; +}; + +/* Union definition of register */ +union ipa_hwio_def_ipa_sw_area_ram_direct_access_n_u +{ + struct ipa_hwio_def_ipa_sw_area_ram_direct_access_n_s def; + u32 value; +}; + +/*===========================================================================*/ +/*! + @brief Bit Field definition of register: IPA_HW_AREA_RAM_DIRECT_ACCESS_n +*/ +/*===========================================================================*/ +/* Structure definition of register */ +struct ipa_hwio_def_ipa_hw_area_ram_direct_access_n_s +{ + u32 data_word : 32; +}; + +/* Union definition of register */ +union ipa_hwio_def_ipa_hw_area_ram_direct_access_n_u +{ + struct ipa_hwio_def_ipa_hw_area_ram_direct_access_n_s def; + u32 value; +}; + +/*---------------------------------------------------------------------------- + * MODULE: IPA_EE + *--------------------------------------------------------------------------*/ + +/*===========================================================================*/ +/*! + @brief Bit Field definition of register: IPA_IRQ_STTS_EE_n +*/ +/*===========================================================================*/ +/* Structure definition of register */ +struct ipa_hwio_def_ipa_irq_stts_ee_n_s +{ + u32 bad_snoc_access_irq : 1; + u32 reserved0 : 1; + u32 uc_irq_0 : 1; + u32 uc_irq_1 : 1; + u32 uc_irq_2 : 1; + u32 uc_irq_3 : 1; + u32 uc_in_q_not_empty_irq : 1; + u32 uc_rx_cmd_q_not_full_irq : 1; + u32 proc_to_uc_ack_q_not_empty_irq : 1; + u32 rx_err_irq : 1; + u32 deaggr_err_irq : 1; + u32 tx_err_irq : 1; + u32 step_mode_irq : 1; + u32 proc_err_irq : 1; + u32 tx_suspend_irq : 1; + u32 tx_holb_drop_irq : 1; + u32 bam_gsi_idle_irq : 1; + u32 pipe_yellow_marker_below_irq : 1; + u32 pipe_red_marker_below_irq : 1; + u32 pipe_yellow_marker_above_irq : 1; + u32 pipe_red_marker_above_irq : 1; + u32 ucp_irq : 1; + u32 reserved1 : 1; + u32 gsi_ee_irq : 1; + u32 gsi_ipa_if_tlv_rcvd_irq : 1; + u32 gsi_uc_irq : 1; + u32 tlv_len_min_dsm_irq : 1; + u32 drbip_pkt_exceed_max_size_irq : 1; + u32 drbip_data_sctr_cfg_error_irq : 1; + u32 drbip_imm_cmd_no_flsh_hzrd_irq : 1; + u32 reserved2 : 2; +}; + +/* Union definition of register */ +union ipa_hwio_def_ipa_irq_stts_ee_n_u +{ + struct ipa_hwio_def_ipa_irq_stts_ee_n_s def; + u32 value; +}; + +/*===========================================================================*/ +/*! + @brief Bit Field definition of register: IPA_IRQ_EN_EE_n +*/ +/*===========================================================================*/ +/* Structure definition of register */ +struct ipa_hwio_def_ipa_irq_en_ee_n_s +{ + u32 bad_snoc_access_irq_en : 1; + u32 reserved0 : 1; + u32 uc_irq_0_irq_en : 1; + u32 uc_irq_1_irq_en : 1; + u32 uc_irq_2_irq_en : 1; + u32 uc_irq_3_irq_en : 1; + u32 uc_in_q_not_empty_irq_en : 1; + u32 uc_rx_cmd_q_not_full_irq_en : 1; + u32 proc_to_uc_ack_q_not_empty_irq_en : 1; + u32 rx_err_irq_en : 1; + u32 deaggr_err_irq_en : 1; + u32 tx_err_irq_en : 1; + u32 step_mode_irq_en : 1; + u32 proc_err_irq_en : 1; + u32 tx_suspend_irq_en : 1; + u32 tx_holb_drop_irq_en : 1; + u32 bam_gsi_idle_irq_en : 1; + u32 pipe_yellow_marker_below_irq_en : 1; + u32 pipe_red_marker_below_irq_en : 1; + u32 pipe_yellow_marker_above_irq_en : 1; + u32 pipe_red_marker_above_irq_en : 1; + u32 ucp_irq_en : 1; + u32 reserved1 : 1; + u32 gsi_ee_irq_en : 1; + u32 gsi_ipa_if_tlv_rcvd_irq_en : 1; + u32 gsi_uc_irq_en : 1; + u32 tlv_len_min_dsm_irq_en : 1; + u32 drbip_pkt_exceed_max_size_irq_en : 1; + u32 drbip_data_sctr_cfg_error_irq_en : 1; + u32 drbip_imm_cmd_no_flsh_hzrd_irq_en : 1; + u32 reserved2 : 2; +}; + +/* Union definition of register */ +union ipa_hwio_def_ipa_irq_en_ee_n_u +{ + struct ipa_hwio_def_ipa_irq_en_ee_n_s def; + u32 value; +}; + +/*===========================================================================*/ +/*! + @brief Bit Field definition of register: IPA_IRQ_CLR_EE_n +*/ +/*===========================================================================*/ +/* Structure definition of register */ +struct ipa_hwio_def_ipa_irq_clr_ee_n_s +{ + u32 bad_snoc_access_irq_clr : 1; + u32 reserved0 : 1; + u32 uc_irq_0_clr : 1; + u32 uc_irq_1_clr : 1; + u32 uc_irq_2_clr : 1; + u32 uc_irq_3_clr : 1; + u32 uc_in_q_not_empty_irq_clr : 1; + u32 uc_rx_cmd_q_not_full_irq_clr : 1; + u32 proc_to_uc_ack_q_not_empty_irq_clr : 1; + u32 rx_err_irq_clr : 1; + u32 deaggr_err_irq_clr : 1; + u32 tx_err_irq_clr : 1; + u32 step_mode_irq_clr : 1; + u32 proc_err_irq_clr : 1; + u32 tx_suspend_irq_clr : 1; + u32 tx_holb_drop_irq_clr : 1; + u32 bam_gsi_idle_irq_clr : 1; + u32 pipe_yellow_marker_below_irq_clr : 1; + u32 pipe_red_marker_below_irq_clr : 1; + u32 pipe_yellow_marker_above_irq_clr : 1; + u32 pipe_red_marker_above_irq_clr : 1; + u32 ucp_irq_clr : 1; + u32 reserved1 : 1; + u32 gsi_ee_irq_clr : 1; + u32 gsi_ipa_if_tlv_rcvd_irq_clr : 1; + u32 gsi_uc_irq_clr : 1; + u32 tlv_len_min_dsm_irq_clr : 1; + u32 drbip_pkt_exceed_max_size_irq_clr : 1; + u32 drbip_data_sctr_cfg_error_irq_clr : 1; + u32 drbip_imm_cmd_no_flsh_hzrd_irq_clr : 1; + u32 reserved2 : 2; +}; + +/* Union definition of register */ +union ipa_hwio_def_ipa_irq_clr_ee_n_u +{ + struct ipa_hwio_def_ipa_irq_clr_ee_n_s def; + u32 value; +}; + +/*===========================================================================*/ +/*! + @brief Bit Field definition of register: IPA_SNOC_FEC_EE_n +*/ +/*===========================================================================*/ +/* Structure definition of register */ +struct ipa_hwio_def_ipa_snoc_fec_ee_n_s +{ + u32 client : 8; + u32 noc_port : 1; + u32 noc_master : 3; + u32 tid : 5; + u32 reserved0 : 11; + u32 valid : 1; + u32 clear : 1; + u32 reserved1 : 1; + u32 direction : 1; +}; + +/* Union definition of register */ +union ipa_hwio_def_ipa_snoc_fec_ee_n_u +{ + struct ipa_hwio_def_ipa_snoc_fec_ee_n_s def; + u32 value; +}; + +/*===========================================================================*/ +/*! + @brief Bit Field definition of register: IPA_IRQ_EE_UC_n +*/ +/*===========================================================================*/ +/* Structure definition of register */ +struct ipa_hwio_def_ipa_irq_ee_uc_n_s +{ + u32 intr : 1; + u32 reserved0 : 31; +}; + +/* Union definition of register */ +union ipa_hwio_def_ipa_irq_ee_uc_n_u +{ + struct ipa_hwio_def_ipa_irq_ee_uc_n_s def; + u32 value; +}; + +/*===========================================================================*/ +/*! + @brief Bit Field definition of register: IPA_FEC_ADDR_EE_n +*/ +/*===========================================================================*/ +/* Structure definition of register */ +struct ipa_hwio_def_ipa_fec_addr_ee_n_s +{ + u32 addr : 32; +}; + +/* Union definition of register */ +union ipa_hwio_def_ipa_fec_addr_ee_n_u +{ + struct ipa_hwio_def_ipa_fec_addr_ee_n_s def; + u32 value; +}; + +/*===========================================================================*/ +/*! + @brief Bit Field definition of register: IPA_FEC_ADDR_MSB_EE_n +*/ +/*===========================================================================*/ +/* Structure definition of register */ +struct ipa_hwio_def_ipa_fec_addr_msb_ee_n_s +{ + u32 addr : 32; +}; + +/* Union definition of register */ +union ipa_hwio_def_ipa_fec_addr_msb_ee_n_u +{ + struct ipa_hwio_def_ipa_fec_addr_msb_ee_n_s def; + u32 value; +}; + +/*===========================================================================*/ +/*! + @brief Bit Field definition of register: IPA_FEC_ATTR_EE_n +*/ +/*===========================================================================*/ +/* Structure definition of register */ +struct ipa_hwio_def_ipa_fec_attr_ee_n_s +{ + u32 opcode : 6; + u32 error_info : 26; +}; + +/* Union definition of register */ +union ipa_hwio_def_ipa_fec_attr_ee_n_u +{ + struct ipa_hwio_def_ipa_fec_attr_ee_n_s def; + u32 value; +}; + +/*===========================================================================*/ +/*! + @brief Bit Field definition of register: IPA_DRBIP_FEC_INFO_EE_n +*/ +/*===========================================================================*/ +/* Structure definition of register */ +struct ipa_hwio_def_ipa_drbip_fec_info_ee_n_s +{ + u32 error_code : 4; + u32 src_grp : 4; + u32 src_pipe : 8; + u32 required_data_sectors : 8; + u32 avail_data_sectors : 8; +}; + +/* Union definition of register */ +union ipa_hwio_def_ipa_drbip_fec_info_ee_n_u +{ + struct ipa_hwio_def_ipa_drbip_fec_info_ee_n_s def; + u32 value; +}; + +/*===========================================================================*/ +/*! + @brief Bit Field definition of register: IPA_DRBIP_FEC_INFO_EXT_EE_n +*/ +/*===========================================================================*/ +/* Structure definition of register */ +struct ipa_hwio_def_ipa_drbip_fec_info_ext_ee_n_s +{ + u32 size : 16; + u32 opocode : 8; + u32 reserved0 : 8; +}; + +/* Union definition of register */ +union ipa_hwio_def_ipa_drbip_fec_info_ext_ee_n_u +{ + struct ipa_hwio_def_ipa_drbip_fec_info_ext_ee_n_s def; + u32 value; +}; + +/*===========================================================================*/ +/*! + @brief Bit Field definition of register: IPA_SUSPEND_IRQ_INFO_EE_n_REG_k +*/ +/*===========================================================================*/ +/* Structure definition of register */ +struct ipa_hwio_def_ipa_suspend_irq_info_ee_n_reg_k_s +{ + u32 endpoints : 32; +}; + +/* Union definition of register */ +union ipa_hwio_def_ipa_suspend_irq_info_ee_n_reg_k_u +{ + struct ipa_hwio_def_ipa_suspend_irq_info_ee_n_reg_k_s def; + u32 value; +}; + +/*===========================================================================*/ +/*! + @brief Bit Field definition of register: IPA_SUSPEND_IRQ_EN_EE_n_REG_k +*/ +/*===========================================================================*/ +/* Structure definition of register */ +struct ipa_hwio_def_ipa_suspend_irq_en_ee_n_reg_k_s +{ + u32 endpoints : 32; +}; + +/* Union definition of register */ +union ipa_hwio_def_ipa_suspend_irq_en_ee_n_reg_k_u +{ + struct ipa_hwio_def_ipa_suspend_irq_en_ee_n_reg_k_s def; + u32 value; +}; + +/*===========================================================================*/ +/*! + @brief Bit Field definition of register: IPA_SUSPEND_IRQ_CLR_EE_n_REG_k +*/ +/*===========================================================================*/ +/* Structure definition of register */ +struct ipa_hwio_def_ipa_suspend_irq_clr_ee_n_reg_k_s +{ + u32 endpoints : 32; +}; + +/* Union definition of register */ +union ipa_hwio_def_ipa_suspend_irq_clr_ee_n_reg_k_u +{ + struct ipa_hwio_def_ipa_suspend_irq_clr_ee_n_reg_k_s def; + u32 value; +}; + +/*===========================================================================*/ +/*! + @brief Bit Field definition of register: IPA_HOLB_DROP_IRQ_INFO_EE_n_REG_k +*/ +/*===========================================================================*/ +/* Structure definition of register */ +struct ipa_hwio_def_ipa_holb_drop_irq_info_ee_n_reg_k_s +{ + u32 endpoints : 32; +}; + +/* Union definition of register */ +union ipa_hwio_def_ipa_holb_drop_irq_info_ee_n_reg_k_u +{ + struct ipa_hwio_def_ipa_holb_drop_irq_info_ee_n_reg_k_s def; + u32 value; +}; + +/*===========================================================================*/ +/*! + @brief Bit Field definition of register: IPA_HOLB_DROP_IRQ_EN_EE_n_REG_k +*/ +/*===========================================================================*/ +/* Structure definition of register */ +struct ipa_hwio_def_ipa_holb_drop_irq_en_ee_n_reg_k_s +{ + u32 endpoints : 32; +}; + +/* Union definition of register */ +union ipa_hwio_def_ipa_holb_drop_irq_en_ee_n_reg_k_u +{ + struct ipa_hwio_def_ipa_holb_drop_irq_en_ee_n_reg_k_s def; + u32 value; +}; + +/*===========================================================================*/ +/*! + @brief Bit Field definition of register: IPA_HOLB_DROP_IRQ_CLR_EE_n_REG_k +*/ +/*===========================================================================*/ +/* Structure definition of register */ +struct ipa_hwio_def_ipa_holb_drop_irq_clr_ee_n_reg_k_s +{ + u32 endpoints : 32; +}; + +/* Union definition of register */ +union ipa_hwio_def_ipa_holb_drop_irq_clr_ee_n_reg_k_u +{ + struct ipa_hwio_def_ipa_holb_drop_irq_clr_ee_n_reg_k_s def; + u32 value; +}; + +/*===========================================================================*/ +/*! + @brief Bit Field definition of register: IPA_MODEM_BEARER_INIT_VALUES_0 +*/ +/*===========================================================================*/ +/* Structure definition of register */ +struct ipa_hwio_def_ipa_modem_bearer_init_values_0_s +{ + u32 modem_bearer_init_l2_hdr_size : 8; + u32 reserved0 : 4; + u32 modem_bearer_init_cphr_algorithm : 4; + u32 modem_bearer_init_cphr_key_indx : 5; + u32 reserved1 : 3; + u32 modem_bearer_init_bearer : 8; +}; + +/* Union definition of register */ +union ipa_hwio_def_ipa_modem_bearer_init_values_0_u +{ + struct ipa_hwio_def_ipa_modem_bearer_init_values_0_s def; + u32 value; +}; + +/*===========================================================================*/ +/*! + @brief Bit Field definition of register: IPA_MODEM_BEARER_INIT_VALUES_1 +*/ +/*===========================================================================*/ +/* Structure definition of register */ +struct ipa_hwio_def_ipa_modem_bearer_init_values_1_s +{ + u32 modem_bearer_init_cphr_ofst_keystrm : 16; + u32 modem_bearer_init_cphr_ofst_start : 14; + u32 modem_bearer_init_direction : 1; + u32 modem_bearer_init_bearer_sel : 1; +}; + +/* Union definition of register */ +union ipa_hwio_def_ipa_modem_bearer_init_values_1_u +{ + struct ipa_hwio_def_ipa_modem_bearer_init_values_1_s def; + u32 value; +}; + +/*===========================================================================*/ +/*! + @brief Bit Field definition of register: IPA_MODEM_BEARER_INIT_VALUES_2 +*/ +/*===========================================================================*/ +/* Structure definition of register */ +struct ipa_hwio_def_ipa_modem_bearer_init_values_2_s +{ + u32 modem_bearer_init_ip_algorithm : 4; + u32 modem_bearer_init_ip_key_indx : 5; + u32 reserved0 : 3; + u32 modem_bearer_init_ip_maci_size : 2; + u32 reserved1 : 18; +}; + +/* Union definition of register */ +union ipa_hwio_def_ipa_modem_bearer_init_values_2_u +{ + struct ipa_hwio_def_ipa_modem_bearer_init_values_2_s def; + u32 value; +}; + +/*===========================================================================*/ +/*! + @brief Bit Field definition of register: IPA_MODEM_BEARER_CONFIG_VALUES_0 +*/ +/*===========================================================================*/ +/* Structure definition of register */ +struct ipa_hwio_def_ipa_modem_bearer_config_values_0_s +{ + u32 modem_bearer_config_count_f : 32; +}; + +/* Union definition of register */ +union ipa_hwio_def_ipa_modem_bearer_config_values_0_u +{ + struct ipa_hwio_def_ipa_modem_bearer_config_values_0_s def; + u32 value; +}; + +/*===========================================================================*/ +/*! + @brief Bit Field definition of register: IPA_MODEM_BEARER_CONFIG_VALUES_1 +*/ +/*===========================================================================*/ +/* Structure definition of register */ +struct ipa_hwio_def_ipa_modem_bearer_config_values_1_s +{ + u32 modem_bearer_config_size_f : 16; + u32 reserved0 : 16; +}; + +/* Union definition of register */ +union ipa_hwio_def_ipa_modem_bearer_config_values_1_u +{ + struct ipa_hwio_def_ipa_modem_bearer_config_values_1_s def; + u32 value; +}; + +/*===========================================================================*/ +/*! + @brief Bit Field definition of register: IPA_SECURED_PIPES_n +*/ +/*===========================================================================*/ +/* Structure definition of register */ +struct ipa_hwio_def_ipa_secured_pipes_n_s +{ + u32 endpoints : 32; +}; + +/* Union definition of register */ +union ipa_hwio_def_ipa_secured_pipes_n_u +{ + struct ipa_hwio_def_ipa_secured_pipes_n_s def; + u32 value; +}; + +/*===========================================================================*/ +/*! + @brief Bit Field definition of register: IPA_MODEM_BEARER_INIT_VALUES_CFG +*/ +/*===========================================================================*/ +/* Structure definition of register */ +struct ipa_hwio_def_ipa_modem_bearer_init_values_cfg_s +{ + u32 bearer_context_index_sel : 2; + u32 reserved0 : 30; +}; + +/* Union definition of register */ +union ipa_hwio_def_ipa_modem_bearer_init_values_cfg_u +{ + struct ipa_hwio_def_ipa_modem_bearer_init_values_cfg_s def; + u32 value; +}; + +/*===========================================================================*/ +/*! + @brief Bit Field definition of register: IPA_UC_REGS_INSIDE_IPA__CONTROL +*/ +/*===========================================================================*/ +/* Structure definition of register */ +struct ipa_hwio_def_ipa_uc_regs_inside_ipa__control_s +{ + u32 uc_enable : 1; + u32 reserved0 : 31; +}; + +/* Union definition of register */ +union ipa_hwio_def_ipa_uc_regs_inside_ipa__control_u +{ + struct ipa_hwio_def_ipa_uc_regs_inside_ipa__control_s def; + u32 value; +}; + +/*===========================================================================*/ +/*! + @brief Bit Field definition of register: IPA_UC_REGS_INSIDE_IPA__NMI +*/ +/*===========================================================================*/ +/* Structure definition of register */ +struct ipa_hwio_def_ipa_uc_regs_inside_ipa__nmi_s +{ + u32 pulse : 1; + u32 reserved0 : 31; +}; + +/* Union definition of register */ +union ipa_hwio_def_ipa_uc_regs_inside_ipa__nmi_u +{ + struct ipa_hwio_def_ipa_uc_regs_inside_ipa__nmi_s def; + u32 value; +}; + +/*===========================================================================*/ +/*! + @brief Bit Field definition of register: IPA_DRBIP_CFG +*/ +/*===========================================================================*/ +/* Structure definition of register */ +struct ipa_hwio_def_ipa_drbip_cfg_s +{ + u32 operation_mode : 1; + u32 reserved0 : 31; +}; + +/* Union definition of register */ +union ipa_hwio_def_ipa_drbip_cfg_u +{ + struct ipa_hwio_def_ipa_drbip_cfg_s def; + u32 value; +}; + +/*===========================================================================*/ +/*! + @brief Bit Field definition of register: IPA_SET_UC_IRQ_EE_n +*/ +/*===========================================================================*/ +/* Structure definition of register */ +struct ipa_hwio_def_ipa_set_uc_irq_ee_n_s +{ + u32 set_uc_irq_0 : 1; + u32 set_uc_irq_1 : 1; + u32 set_uc_irq_2 : 1; + u32 set_uc_irq_3 : 1; + u32 reserved0 : 28; +}; + +/* Union definition of register */ +union ipa_hwio_def_ipa_set_uc_irq_ee_n_u +{ + struct ipa_hwio_def_ipa_set_uc_irq_ee_n_s def; + u32 value; +}; + +/*===========================================================================*/ +/*! + @brief Bit Field definition of register: IPA_SET_UC_IRQ_ALL_EES +*/ +/*===========================================================================*/ +/* Structure definition of register */ +struct ipa_hwio_def_ipa_set_uc_irq_all_ees_s +{ + u32 set_uc_irq_0 : 1; + u32 set_uc_irq_1 : 1; + u32 set_uc_irq_2 : 1; + u32 set_uc_irq_3 : 1; + u32 reserved0 : 28; +}; + +/* Union definition of register */ +union ipa_hwio_def_ipa_set_uc_irq_all_ees_u +{ + struct ipa_hwio_def_ipa_set_uc_irq_all_ees_s def; + u32 value; +}; + +/*===========================================================================*/ +/*! + @brief Bit Field definition of register: IPA_UCP_RESUME +*/ +/*===========================================================================*/ +/* Structure definition of register */ +struct ipa_hwio_def_ipa_ucp_resume_s +{ + u32 reserved0 : 1; + u32 next_round_en : 1; + u32 dest_pipe_override : 1; + u32 reserved1 : 1; + u32 ip_checksum_fix_en : 1; + u32 tport_checksum_fix_en : 1; + u32 reserved2 : 2; + u32 dest_pipe_value : 8; + u32 exception : 1; + u32 reserved3 : 2; + u32 next_pkt_parser_dis : 1; + u32 metadata_override : 1; + u32 reserved4 : 11; +}; + +/* Union definition of register */ +union ipa_hwio_def_ipa_ucp_resume_u +{ + struct ipa_hwio_def_ipa_ucp_resume_s def; + u32 value; +}; + +/*===========================================================================*/ +/*! + @brief Bit Field definition of register: IPA_UCP_RESUME_METADATA +*/ +/*===========================================================================*/ +/* Structure definition of register */ +struct ipa_hwio_def_ipa_ucp_resume_metadata_s +{ + u32 metadata : 32; +}; + +/* Union definition of register */ +union ipa_hwio_def_ipa_ucp_resume_metadata_u +{ + struct ipa_hwio_def_ipa_ucp_resume_metadata_s def; + u32 value; +}; + +/*===========================================================================*/ +/*! + @brief Bit Field definition of register: IPA_PROC_UCP_CFG +*/ +/*===========================================================================*/ +/* Structure definition of register */ +struct ipa_hwio_def_ipa_proc_ucp_cfg_s +{ + u32 ipa_ucp_irq_sw_events_uc_mux_en : 1; + u32 reserved0 : 31; +}; + +/* Union definition of register */ +union ipa_hwio_def_ipa_proc_ucp_cfg_u +{ + struct ipa_hwio_def_ipa_proc_ucp_cfg_s def; + u32 value; +}; + +/*===========================================================================*/ +/*! + @brief Bit Field definition of register: IPA_UC_PKT_PROCESS_BASE_ADDR_0 +*/ +/*===========================================================================*/ +/* Structure definition of register */ +struct ipa_hwio_def_ipa_uc_pkt_process_base_addr_0_s +{ + u32 ipa_uc_pkt_process_context_base : 18; + u32 reserved0 : 14; +}; + +/* Union definition of register */ +union ipa_hwio_def_ipa_uc_pkt_process_base_addr_0_u +{ + struct ipa_hwio_def_ipa_uc_pkt_process_base_addr_0_s def; + u32 value; +}; + +/*===========================================================================*/ +/*! + @brief Bit Field definition of register: IPA_UC_PKT_PROCESS_BASE_ADDR_1 +*/ +/*===========================================================================*/ +/* Structure definition of register */ +struct ipa_hwio_def_ipa_uc_pkt_process_base_addr_1_s +{ + u32 ipa_uc_pkt_process_pkt_base : 18; + u32 reserved0 : 14; +}; + +/* Union definition of register */ +union ipa_hwio_def_ipa_uc_pkt_process_base_addr_1_u +{ + struct ipa_hwio_def_ipa_uc_pkt_process_base_addr_1_s def; + u32 value; +}; + +/*===========================================================================*/ +/*! + @brief Bit Field definition of register: IPA_UC_PKT_PROCESS_BASE_ADDR_2 +*/ +/*===========================================================================*/ +/* Structure definition of register */ +struct ipa_hwio_def_ipa_uc_pkt_process_base_addr_2_s +{ + u32 ipa_uc_pkt_process_hdr_base : 18; + u32 reserved0 : 14; +}; + +/* Union definition of register */ +union ipa_hwio_def_ipa_uc_pkt_process_base_addr_2_u +{ + struct ipa_hwio_def_ipa_uc_pkt_process_base_addr_2_s def; + u32 value; +}; + +/*---------------------------------------------------------------------------- + * MODULE: IPA_DEBUG + *--------------------------------------------------------------------------*/ + +/*===========================================================================*/ +/*! + @brief Bit Field definition of register: IPA_RSRC_MNGR_SW_ACCESS_ALLOC_CFG +*/ +/*===========================================================================*/ +/* Structure definition of register */ +struct ipa_hwio_def_ipa_rsrc_mngr_sw_access_alloc_cfg_s +{ + u32 alloc_rsrc_type : 3; + u32 reserved0 : 1; + u32 alloc_rsrc_grp : 3; + u32 reserved1 : 1; + u32 alloc_rsrc_id_curr : 6; + u32 reserved2 : 2; + u32 alloc_list_id : 6; + u32 reserved3 : 2; + u32 alloc_hold : 1; + u32 alloc_reserved : 1; + u32 alloc_list_type : 2; + u32 reserved4 : 4; +}; + +/* Union definition of register */ +union ipa_hwio_def_ipa_rsrc_mngr_sw_access_alloc_cfg_u +{ + struct ipa_hwio_def_ipa_rsrc_mngr_sw_access_alloc_cfg_s def; + u32 value; +}; + +/*===========================================================================*/ +/*! + @brief Bit Field definition of register: IPA_RSRC_MNGR_SW_ACCESS_SRCH_CFG +*/ +/*===========================================================================*/ +/* Structure definition of register */ +struct ipa_hwio_def_ipa_rsrc_mngr_sw_access_srch_cfg_s +{ + u32 srch_rsrc_type : 3; + u32 reserved0 : 1; + u32 srch_rsrc_cnt : 7; + u32 reserved1 : 1; + u32 srch_list_id : 6; + u32 srch_list_type : 2; + u32 reserved2 : 12; +}; + +/* Union definition of register */ +union ipa_hwio_def_ipa_rsrc_mngr_sw_access_srch_cfg_u +{ + struct ipa_hwio_def_ipa_rsrc_mngr_sw_access_srch_cfg_s def; + u32 value; +}; + +/*===========================================================================*/ +/*! + @brief Bit Field definition of register: IPA_RSRC_MNGR_SW_ACCESS_REL_CFG +*/ +/*===========================================================================*/ +/* Structure definition of register */ +struct ipa_hwio_def_ipa_rsrc_mngr_sw_access_rel_cfg_s +{ + u32 rel_rsrc_type : 3; + u32 reserved0 : 1; + u32 rel_rsrc_grp : 3; + u32 reserved1 : 1; + u32 rel_rsrc_id : 6; + u32 reserved2 : 2; + u32 rel_list_id : 6; + u32 rel_list_type : 2; + u32 reserved3 : 8; +}; + +/* Union definition of register */ +union ipa_hwio_def_ipa_rsrc_mngr_sw_access_rel_cfg_u +{ + struct ipa_hwio_def_ipa_rsrc_mngr_sw_access_rel_cfg_s def; + u32 value; +}; + +/*===========================================================================*/ +/*! + @brief Bit Field definition of register: IPA_RSRC_MNGR_SW_ACCESS_RSRV_CFG +*/ +/*===========================================================================*/ +/* Structure definition of register */ +struct ipa_hwio_def_ipa_rsrc_mngr_sw_access_rsrv_cfg_s +{ + u32 rsrv_rsrc_type : 3; + u32 reserved0 : 1; + u32 rsrv_rsrc_grp : 3; + u32 reserved1 : 1; + u32 rsrv_rsrc_amount : 6; + u32 reserved2 : 18; +}; + +/* Union definition of register */ +union ipa_hwio_def_ipa_rsrc_mngr_sw_access_rsrv_cfg_u +{ + struct ipa_hwio_def_ipa_rsrc_mngr_sw_access_rsrv_cfg_s def; + u32 value; +}; + +/*===========================================================================*/ +/*! + @brief Bit Field definition of register: IPA_RSRC_MNGR_SW_ACCESS_CMD +*/ +/*===========================================================================*/ +/* Structure definition of register */ +struct ipa_hwio_def_ipa_rsrc_mngr_sw_access_cmd_s +{ + u32 alloc_valid : 1; + u32 srch_valid : 1; + u32 rel_valid : 1; + u32 rsrv_valid : 1; + u32 reserved0 : 28; +}; + +/* Union definition of register */ +union ipa_hwio_def_ipa_rsrc_mngr_sw_access_cmd_u +{ + struct ipa_hwio_def_ipa_rsrc_mngr_sw_access_cmd_s def; + u32 value; +}; + +/*===========================================================================*/ +/*! + @brief Bit Field definition of register: IPA_RSRC_MNGR_SW_ACCESS_STATUS +*/ +/*===========================================================================*/ +/* Structure definition of register */ +struct ipa_hwio_def_ipa_rsrc_mngr_sw_access_status_s +{ + u32 alloc_ready : 1; + u32 srch_ready : 1; + u32 rel_ready : 1; + u32 rsrv_ready : 1; + u32 alloc_rsrc_id_next : 6; + u32 reserved0 : 2; + u32 srch_rsrc_id_next : 6; + u32 reserved1 : 14; +}; + +/* Union definition of register */ +union ipa_hwio_def_ipa_rsrc_mngr_sw_access_status_u +{ + struct ipa_hwio_def_ipa_rsrc_mngr_sw_access_status_s def; + u32 value; +}; + +/*===========================================================================*/ +/*! + @brief Bit Field definition of register: IPA_RSRC_MNGR_DB_CFG +*/ +/*===========================================================================*/ +/* Structure definition of register */ +struct ipa_hwio_def_ipa_rsrc_mngr_db_cfg_s +{ + u32 rsrc_grp_sel : 3; + u32 reserved0 : 1; + u32 rsrc_type_sel : 3; + u32 reserved1 : 1; + u32 rsrc_id_sel : 6; + u32 reserved2 : 18; +}; + +/* Union definition of register */ +union ipa_hwio_def_ipa_rsrc_mngr_db_cfg_u +{ + struct ipa_hwio_def_ipa_rsrc_mngr_db_cfg_s def; + u32 value; +}; + +/*===========================================================================*/ +/*! + @brief Bit Field definition of register: IPA_RSRC_MNGR_DB_RSRC_READ +*/ +/*===========================================================================*/ +/* Structure definition of register */ +struct ipa_hwio_def_ipa_rsrc_mngr_db_rsrc_read_s +{ + u32 rsrc_occupied : 1; + u32 rsrc_next_valid : 1; + u32 reserved0 : 2; + u32 rsrc_next_index : 6; + u32 reserved1 : 22; +}; + +/* Union definition of register */ +union ipa_hwio_def_ipa_rsrc_mngr_db_rsrc_read_u +{ + struct ipa_hwio_def_ipa_rsrc_mngr_db_rsrc_read_s def; + u32 value; +}; + +/*===========================================================================*/ +/*! + @brief Bit Field definition of register: IPA_RSRC_MNGR_DB_LIST_READ +*/ +/*===========================================================================*/ +/* Structure definition of register */ +struct ipa_hwio_def_ipa_rsrc_mngr_db_list_read_s +{ + u32 rsrc_list_valid : 1; + u32 rsrc_list_hold : 1; + u32 reserved0 : 2; + u32 rsrc_list_head_rsrc : 6; + u32 reserved1 : 2; + u32 rsrc_list_head_cnt : 7; + u32 reserved2 : 1; + u32 rsrc_list_entry_cnt : 7; + u32 reserved3 : 5; +}; + +/* Union definition of register */ +union ipa_hwio_def_ipa_rsrc_mngr_db_list_read_u +{ + struct ipa_hwio_def_ipa_rsrc_mngr_db_list_read_s def; + u32 value; +}; + +/*===========================================================================*/ +/*! + @brief Bit Field definition of register: IPA_RSRC_MNGR_CONTEXTS +*/ +/*===========================================================================*/ +/* Structure definition of register */ +struct ipa_hwio_def_ipa_rsrc_mngr_contexts_s +{ + u32 rsrc_occupied_contexts_bitmap : 16; + u32 reserved0 : 16; +}; + +/* Union definition of register */ +union ipa_hwio_def_ipa_rsrc_mngr_contexts_u +{ + struct ipa_hwio_def_ipa_rsrc_mngr_contexts_s def; + u32 value; +}; + +/*===========================================================================*/ +/*! + @brief Bit Field definition of register: IPA_BRESP_DB_CFG +*/ +/*===========================================================================*/ +/* Structure definition of register */ +struct ipa_hwio_def_ipa_bresp_db_cfg_s +{ + u32 sel_entry : 3; + u32 sel_pipe : 8; + u32 reserved0 : 21; +}; + +/* Union definition of register */ +union ipa_hwio_def_ipa_bresp_db_cfg_u +{ + struct ipa_hwio_def_ipa_bresp_db_cfg_s def; + u32 value; +}; + +/*===========================================================================*/ +/*! + @brief Bit Field definition of register: IPA_BRESP_DB_DATA +*/ +/*===========================================================================*/ +/* Structure definition of register */ +struct ipa_hwio_def_ipa_bresp_db_data_s +{ + u32 data : 32; +}; + +/* Union definition of register */ +union ipa_hwio_def_ipa_bresp_db_data_u +{ + struct ipa_hwio_def_ipa_bresp_db_data_s def; + u32 value; +}; + +/*===========================================================================*/ +/*! + @brief Bit Field definition of register: IPA_SNOC_MONITORING_CFG +*/ +/*===========================================================================*/ +/* Structure definition of register */ +struct ipa_hwio_def_ipa_snoc_monitoring_cfg_s +{ + u32 enable : 1; + u32 reserved0 : 31; +}; + +/* Union definition of register */ +union ipa_hwio_def_ipa_snoc_monitoring_cfg_u +{ + struct ipa_hwio_def_ipa_snoc_monitoring_cfg_s def; + u32 value; +}; + +/*===========================================================================*/ +/*! + @brief Bit Field definition of register: IPA_PCIE_SNOC_MONITOR_CNT +*/ +/*===========================================================================*/ +/* Structure definition of register */ +struct ipa_hwio_def_ipa_pcie_snoc_monitor_cnt_s +{ + u32 ar_value : 5; + u32 reserved0 : 1; + u32 aw_value : 5; + u32 reserved1 : 1; + u32 r_value : 5; + u32 reserved2 : 1; + u32 w_value : 5; + u32 reserved3 : 1; + u32 b_value : 5; + u32 reserved4 : 3; +}; + +/* Union definition of register */ +union ipa_hwio_def_ipa_pcie_snoc_monitor_cnt_u +{ + struct ipa_hwio_def_ipa_pcie_snoc_monitor_cnt_s def; + u32 value; +}; + +/*===========================================================================*/ +/*! + @brief Bit Field definition of register: IPA_DDR_SNOC_MONITOR_CNT +*/ +/*===========================================================================*/ +/* Structure definition of register */ +struct ipa_hwio_def_ipa_ddr_snoc_monitor_cnt_s +{ + u32 ar_value : 5; + u32 reserved0 : 1; + u32 aw_value : 5; + u32 reserved1 : 1; + u32 r_value : 5; + u32 reserved2 : 1; + u32 w_value : 5; + u32 reserved3 : 1; + u32 b_value : 5; + u32 reserved4 : 3; +}; + +/* Union definition of register */ +union ipa_hwio_def_ipa_ddr_snoc_monitor_cnt_u +{ + struct ipa_hwio_def_ipa_ddr_snoc_monitor_cnt_s def; + u32 value; +}; + +/*===========================================================================*/ +/*! + @brief Bit Field definition of register: IPA_GSI_SNOC_MONITOR_CNT +*/ +/*===========================================================================*/ +/* Structure definition of register */ +struct ipa_hwio_def_ipa_gsi_snoc_monitor_cnt_s +{ + u32 ar_value : 5; + u32 reserved0 : 1; + u32 aw_value : 5; + u32 reserved1 : 1; + u32 r_value : 5; + u32 reserved2 : 1; + u32 w_value : 5; + u32 reserved3 : 1; + u32 b_value : 5; + u32 reserved4 : 3; +}; + +/* Union definition of register */ +union ipa_hwio_def_ipa_gsi_snoc_monitor_cnt_u +{ + struct ipa_hwio_def_ipa_gsi_snoc_monitor_cnt_s def; + u32 value; +}; + +/*===========================================================================*/ +/*! + @brief Bit Field definition of register: IPA_DEBUG_DATA +*/ +/*===========================================================================*/ +/* Structure definition of register */ +struct ipa_hwio_def_ipa_debug_data_s +{ + u32 debug_data : 32; +}; + +/* Union definition of register */ +union ipa_hwio_def_ipa_debug_data_u +{ + struct ipa_hwio_def_ipa_debug_data_s def; + u32 value; +}; + +/*===========================================================================*/ +/*! + @brief Bit Field definition of register: IPA_TESTBUS_SEL +*/ +/*===========================================================================*/ +/* Structure definition of register */ +struct ipa_hwio_def_ipa_testbus_sel_s +{ + u32 testbus_en : 1; + u32 reserved0 : 3; + u32 external_block_select : 8; + u32 internal_block_select : 8; + u32 reserved1 : 12; +}; + +/* Union definition of register */ +union ipa_hwio_def_ipa_testbus_sel_u +{ + struct ipa_hwio_def_ipa_testbus_sel_s def; + u32 value; +}; + +/*===========================================================================*/ +/*! + @brief Bit Field definition of register: IPA_STEP_MODE_BREAKPOINTS +*/ +/*===========================================================================*/ +/* Structure definition of register */ +struct ipa_hwio_def_ipa_step_mode_breakpoints_s +{ + u32 hw_en : 32; +}; + +/* Union definition of register */ +union ipa_hwio_def_ipa_step_mode_breakpoints_u +{ + struct ipa_hwio_def_ipa_step_mode_breakpoints_s def; + u32 value; +}; + +/*===========================================================================*/ +/*! + @brief Bit Field definition of register: IPA_STEP_MODE_STATUS +*/ +/*===========================================================================*/ +/* Structure definition of register */ +struct ipa_hwio_def_ipa_step_mode_status_s +{ + u32 hw_en : 32; +}; + +/* Union definition of register */ +union ipa_hwio_def_ipa_step_mode_status_u +{ + struct ipa_hwio_def_ipa_step_mode_status_s def; + u32 value; +}; + +/*===========================================================================*/ +/*! + @brief Bit Field definition of register: IPA_STEP_MODE_GO +*/ +/*===========================================================================*/ +/* Structure definition of register */ +struct ipa_hwio_def_ipa_step_mode_go_s +{ + u32 hw_en : 32; +}; + +/* Union definition of register */ +union ipa_hwio_def_ipa_step_mode_go_u +{ + struct ipa_hwio_def_ipa_step_mode_go_s def; + u32 value; +}; + +/*===========================================================================*/ +/*! + @brief Bit Field definition of register: IPA_HW_EVENTS_CFG +*/ +/*===========================================================================*/ +/* Structure definition of register */ +struct ipa_hwio_def_ipa_hw_events_cfg_s +{ + u32 hw_events_select : 4; + u32 rx_events_pipe_select : 8; + u32 reserved0 : 20; +}; + +/* Union definition of register */ +union ipa_hwio_def_ipa_hw_events_cfg_u +{ + struct ipa_hwio_def_ipa_hw_events_cfg_s def; + u32 value; +}; + +/*===========================================================================*/ +/*! + @brief Bit Field definition of register: IPA_LOG +*/ +/*===========================================================================*/ +/* Structure definition of register */ +struct ipa_hwio_def_ipa_log_s +{ + u32 reserved0 : 1; + u32 log_en : 1; + u32 reserved1 : 2; + u32 log_pipe : 8; + u32 log_length : 8; + u32 log_reduction_en : 1; + u32 log_dpl_l2_remove_en : 1; + u32 reserved2 : 10; +}; + +/* Union definition of register */ +union ipa_hwio_def_ipa_log_u +{ + struct ipa_hwio_def_ipa_log_s def; + u32 value; +}; + +/*===========================================================================*/ +/*! + @brief Bit Field definition of register: IPA_LOG_BUF_HW_CMD_ADDR +*/ +/*===========================================================================*/ +/* Structure definition of register */ +struct ipa_hwio_def_ipa_log_buf_hw_cmd_addr_s +{ + u32 start_addr : 32; +}; + +/* Union definition of register */ +union ipa_hwio_def_ipa_log_buf_hw_cmd_addr_u +{ + struct ipa_hwio_def_ipa_log_buf_hw_cmd_addr_s def; + u32 value; +}; + +/*===========================================================================*/ +/*! + @brief Bit Field definition of register: IPA_LOG_BUF_HW_CMD_ADDR_MSB +*/ +/*===========================================================================*/ +/* Structure definition of register */ +struct ipa_hwio_def_ipa_log_buf_hw_cmd_addr_msb_s +{ + u32 start_addr : 32; +}; + +/* Union definition of register */ +union ipa_hwio_def_ipa_log_buf_hw_cmd_addr_msb_u +{ + struct ipa_hwio_def_ipa_log_buf_hw_cmd_addr_msb_s def; + u32 value; +}; + +/*===========================================================================*/ +/*! + @brief Bit Field definition of register: IPA_LOG_BUF_HW_CMD_WRITE_PTR +*/ +/*===========================================================================*/ +/* Structure definition of register */ +struct ipa_hwio_def_ipa_log_buf_hw_cmd_write_ptr_s +{ + u32 writr_addr : 32; +}; + +/* Union definition of register */ +union ipa_hwio_def_ipa_log_buf_hw_cmd_write_ptr_u +{ + struct ipa_hwio_def_ipa_log_buf_hw_cmd_write_ptr_s def; + u32 value; +}; + +/*===========================================================================*/ +/*! + @brief Bit Field definition of register: IPA_LOG_BUF_HW_CMD_WRITE_PTR_MSB +*/ +/*===========================================================================*/ +/* Structure definition of register */ +struct ipa_hwio_def_ipa_log_buf_hw_cmd_write_ptr_msb_s +{ + u32 writr_addr : 32; +}; + +/* Union definition of register */ +union ipa_hwio_def_ipa_log_buf_hw_cmd_write_ptr_msb_u +{ + struct ipa_hwio_def_ipa_log_buf_hw_cmd_write_ptr_msb_s def; + u32 value; +}; + +/*===========================================================================*/ +/*! + @brief Bit Field definition of register: IPA_LOG_BUF_HW_CMD_CFG +*/ +/*===========================================================================*/ +/* Structure definition of register */ +struct ipa_hwio_def_ipa_log_buf_hw_cmd_cfg_s +{ + u32 size : 16; + u32 enable : 1; + u32 skip_ddr_dma : 1; + u32 tpdm_enable : 1; + u32 reserved0 : 13; +}; + +/* Union definition of register */ +union ipa_hwio_def_ipa_log_buf_hw_cmd_cfg_u +{ + struct ipa_hwio_def_ipa_log_buf_hw_cmd_cfg_s def; + u32 value; +}; + +/*===========================================================================*/ +/*! + @brief Bit Field definition of register: IPA_LOG_BUF_HW_CMD_RAM_PTR +*/ +/*===========================================================================*/ +/* Structure definition of register */ +struct ipa_hwio_def_ipa_log_buf_hw_cmd_ram_ptr_s +{ + u32 read_ptr : 14; + u32 reserved0 : 2; + u32 write_ptr : 14; + u32 full : 1; + u32 skip_ddr_wrap_happened : 1; +}; + +/* Union definition of register */ +union ipa_hwio_def_ipa_log_buf_hw_cmd_ram_ptr_u +{ + struct ipa_hwio_def_ipa_log_buf_hw_cmd_ram_ptr_s def; + u32 value; +}; + +/*===========================================================================*/ +/*! + @brief Bit Field definition of register: IPA_LOG_BUF_HW_CMD_NOC_MASTER_SEL +*/ +/*===========================================================================*/ +/* Structure definition of register */ +struct ipa_hwio_def_ipa_log_buf_hw_cmd_noc_master_sel_s +{ + u32 noc_port_sel : 1; + u32 qmb_rd_en : 1; + u32 qmb_wr_en : 1; + u32 gsi_rd_en : 1; + u32 gsi_wr_en : 1; + u32 uc_rd_en : 1; + u32 uc_wr_en : 1; + u32 qmb_resp_en : 1; + u32 gsi_resp_en : 1; + u32 uc_resp_en : 1; + u32 reserved0 : 22; +}; + +/* Union definition of register */ +union ipa_hwio_def_ipa_log_buf_hw_cmd_noc_master_sel_u +{ + struct ipa_hwio_def_ipa_log_buf_hw_cmd_noc_master_sel_s def; + u32 value; +}; + +/*===========================================================================*/ +/*! + @brief Bit Field definition of register: IPA_STEP_MODE_HFETCHER_ADDR_LSB +*/ +/*===========================================================================*/ +/* Structure definition of register */ +struct ipa_hwio_def_ipa_step_mode_hfetcher_addr_lsb_s +{ + u32 addr_lsb : 32; +}; + +/* Union definition of register */ +union ipa_hwio_def_ipa_step_mode_hfetcher_addr_lsb_u +{ + struct ipa_hwio_def_ipa_step_mode_hfetcher_addr_lsb_s def; + u32 value; +}; + +/*===========================================================================*/ +/*! + @brief Bit Field definition of register: IPA_STEP_MODE_HFETCHER_ADDR_MSB +*/ +/*===========================================================================*/ +/* Structure definition of register */ +struct ipa_hwio_def_ipa_step_mode_hfetcher_addr_msb_s +{ + u32 addr_msb : 32; +}; + +/* Union definition of register */ +union ipa_hwio_def_ipa_step_mode_hfetcher_addr_msb_u +{ + struct ipa_hwio_def_ipa_step_mode_hfetcher_addr_msb_s def; + u32 value; +}; + +/*===========================================================================*/ +/*! + @brief Bit Field definition of register: IPA_STEP_MODE_HFETCHER_ADDR_RESULT +*/ +/*===========================================================================*/ +/* Structure definition of register */ +struct ipa_hwio_def_ipa_step_mode_hfetcher_addr_result_s +{ + u32 ctx_id_f : 4; + u32 src_id_f : 8; + u32 src_pipe_f : 8; + u32 opcode_f : 2; + u32 type_f : 1; + u32 reserved0 : 9; +}; + +/* Union definition of register */ +union ipa_hwio_def_ipa_step_mode_hfetcher_addr_result_u +{ + struct ipa_hwio_def_ipa_step_mode_hfetcher_addr_result_s def; + u32 value; +}; + +/*===========================================================================*/ +/*! + @brief Bit Field definition of register: IPA_STEP_MODE_HSEQ_BREAKPOINT +*/ +/*===========================================================================*/ +/* Structure definition of register */ +struct ipa_hwio_def_ipa_step_mode_hseq_breakpoint_s +{ + u32 ctx_id_f : 4; + u32 src_id_f : 8; + u32 src_pipe_f : 8; + u32 opcode_f : 2; + u32 type_f : 1; + u32 acl_id_f : 6; + u32 reserved0 : 3; +}; + +/* Union definition of register */ +union ipa_hwio_def_ipa_step_mode_hseq_breakpoint_u +{ + struct ipa_hwio_def_ipa_step_mode_hseq_breakpoint_s def; + u32 value; +}; + +/*===========================================================================*/ +/*! + @brief Bit Field definition of register: IPA_STEP_MODE_HSEQ_BREAKPOINT_1 +*/ +/*===========================================================================*/ +/* Structure definition of register */ +struct ipa_hwio_def_ipa_step_mode_hseq_breakpoint_1_s +{ + u32 ctx_id_v : 1; + u32 src_id_v : 1; + u32 src_pipe_v : 1; + u32 opcode_v : 1; + u32 type_v : 1; + u32 acl_id_v : 1; + u32 reserved0 : 26; +}; + +/* Union definition of register */ +union ipa_hwio_def_ipa_step_mode_hseq_breakpoint_1_u +{ + struct ipa_hwio_def_ipa_step_mode_hseq_breakpoint_1_s def; + u32 value; +}; + +/*===========================================================================*/ +/*! + @brief Bit Field definition of register: IPA_STEP_MODE_HSEQ_STATUS +*/ +/*===========================================================================*/ +/* Structure definition of register */ +struct ipa_hwio_def_ipa_step_mode_hseq_status_s +{ + u32 ctx_id_f : 4; + u32 src_id_f : 8; + u32 src_pipe_f : 8; + u32 opcode_f : 2; + u32 type_f : 1; + u32 acl_id_f : 6; + u32 reserved0 : 3; +}; + +/* Union definition of register */ +union ipa_hwio_def_ipa_step_mode_hseq_status_u +{ + struct ipa_hwio_def_ipa_step_mode_hseq_status_s def; + u32 value; +}; + +/*===========================================================================*/ +/*! + @brief Bit Field definition of register: IPA_STEP_MODE_DSEQ_BREAKPOINT +*/ +/*===========================================================================*/ +/* Structure definition of register */ +struct ipa_hwio_def_ipa_step_mode_dseq_breakpoint_s +{ + u32 ctx_id_f : 4; + u32 src_id_f : 8; + u32 src_pipe_f : 8; + u32 opcode_f : 2; + u32 type_f : 1; + u32 acl_id_f : 6; + u32 reserved0 : 3; +}; + +/* Union definition of register */ +union ipa_hwio_def_ipa_step_mode_dseq_breakpoint_u +{ + struct ipa_hwio_def_ipa_step_mode_dseq_breakpoint_s def; + u32 value; +}; + +/*===========================================================================*/ +/*! + @brief Bit Field definition of register: IPA_STEP_MODE_DSEQ_BREAKPOINT_1 +*/ +/*===========================================================================*/ +/* Structure definition of register */ +struct ipa_hwio_def_ipa_step_mode_dseq_breakpoint_1_s +{ + u32 ctx_id_v : 1; + u32 src_id_v : 1; + u32 src_pipe_v : 1; + u32 opcode_v : 1; + u32 type_v : 1; + u32 acl_id_v : 1; + u32 reserved0 : 26; +}; + +/* Union definition of register */ +union ipa_hwio_def_ipa_step_mode_dseq_breakpoint_1_u +{ + struct ipa_hwio_def_ipa_step_mode_dseq_breakpoint_1_s def; + u32 value; +}; + +/*===========================================================================*/ +/*! + @brief Bit Field definition of register: IPA_STEP_MODE_DSEQ_STATUS +*/ +/*===========================================================================*/ +/* Structure definition of register */ +struct ipa_hwio_def_ipa_step_mode_dseq_status_s +{ + u32 ctx_id_f : 4; + u32 src_id_f : 8; + u32 src_pipe_f : 8; + u32 opcode_f : 2; + u32 type_f : 1; + u32 acl_id_f : 6; + u32 reserved0 : 3; +}; + +/* Union definition of register */ +union ipa_hwio_def_ipa_step_mode_dseq_status_u +{ + struct ipa_hwio_def_ipa_step_mode_dseq_status_s def; + u32 value; +}; + +/*===========================================================================*/ +/*! + @brief Bit Field definition of register: IPA_RX_ACKQ_CMD +*/ +/*===========================================================================*/ +/* Structure definition of register */ +struct ipa_hwio_def_ipa_rx_ackq_cmd_s +{ + u32 write_cmd : 1; + u32 pop_cmd : 1; + u32 release_rd_cmd : 1; + u32 release_wr_cmd : 1; + u32 reserved0 : 28; +}; + +/* Union definition of register */ +union ipa_hwio_def_ipa_rx_ackq_cmd_u +{ + struct ipa_hwio_def_ipa_rx_ackq_cmd_s def; + u32 value; +}; + +/*===========================================================================*/ +/*! + @brief Bit Field definition of register: IPA_RX_ACKQ_CFG +*/ +/*===========================================================================*/ +/* Structure definition of register */ +struct ipa_hwio_def_ipa_rx_ackq_cfg_s +{ + u32 block_rd_req : 1; + u32 block_wr : 1; + u32 reserved0 : 30; +}; + +/* Union definition of register */ +union ipa_hwio_def_ipa_rx_ackq_cfg_u +{ + struct ipa_hwio_def_ipa_rx_ackq_cfg_s def; + u32 value; +}; + +/*===========================================================================*/ +/*! + @brief Bit Field definition of register: IPA_RX_ACKQ_DATA_WR_0 +*/ +/*===========================================================================*/ +/* Structure definition of register */ +struct ipa_hwio_def_ipa_rx_ackq_data_wr_0_s +{ + u32 ack_value1 : 16; + u32 ack_value2 : 8; + u32 ack_value1_type : 1; + u32 reserved0 : 7; +}; + +/* Union definition of register */ +union ipa_hwio_def_ipa_rx_ackq_data_wr_0_u +{ + struct ipa_hwio_def_ipa_rx_ackq_data_wr_0_s def; + u32 value; +}; + +/*===========================================================================*/ +/*! + @brief Bit Field definition of register: IPA_RX_ACKQ_DATA_RD_0 +*/ +/*===========================================================================*/ +/* Structure definition of register */ +struct ipa_hwio_def_ipa_rx_ackq_data_rd_0_s +{ + u32 ack_value1 : 16; + u32 ack_value2 : 8; + u32 ack_value1_type : 1; + u32 reserved0 : 7; +}; + +/* Union definition of register */ +union ipa_hwio_def_ipa_rx_ackq_data_rd_0_u +{ + struct ipa_hwio_def_ipa_rx_ackq_data_rd_0_s def; + u32 value; +}; + +/*===========================================================================*/ +/*! + @brief Bit Field definition of register: IPA_RX_ACKQ_STATUS +*/ +/*===========================================================================*/ +/* Structure definition of register */ +struct ipa_hwio_def_ipa_rx_ackq_status_s +{ + u32 status : 1; + u32 ackq_empty : 1; + u32 ackq_full : 1; + u32 reserved0 : 1; + u32 ackq_count : 4; + u32 ackq_depth : 4; + u32 block_rd_ack : 1; + u32 reserved1 : 19; +}; + +/* Union definition of register */ +union ipa_hwio_def_ipa_rx_ackq_status_u +{ + struct ipa_hwio_def_ipa_rx_ackq_status_s def; + u32 value; +}; + +/*===========================================================================*/ +/*! + @brief Bit Field definition of register: IPA_UC_ACKQ_CMD +*/ +/*===========================================================================*/ +/* Structure definition of register */ +struct ipa_hwio_def_ipa_uc_ackq_cmd_s +{ + u32 write_cmd : 1; + u32 pop_cmd : 1; + u32 release_rd_cmd : 1; + u32 release_wr_cmd : 1; + u32 reserved0 : 28; +}; + +/* Union definition of register */ +union ipa_hwio_def_ipa_uc_ackq_cmd_u +{ + struct ipa_hwio_def_ipa_uc_ackq_cmd_s def; + u32 value; +}; + +/*===========================================================================*/ +/*! + @brief Bit Field definition of register: IPA_UC_ACKQ_CFG +*/ +/*===========================================================================*/ +/* Structure definition of register */ +struct ipa_hwio_def_ipa_uc_ackq_cfg_s +{ + u32 block_rd : 1; + u32 block_wr : 1; + u32 reserved0 : 30; +}; + +/* Union definition of register */ +union ipa_hwio_def_ipa_uc_ackq_cfg_u +{ + struct ipa_hwio_def_ipa_uc_ackq_cfg_s def; + u32 value; +}; + +/*===========================================================================*/ +/*! + @brief Bit Field definition of register: IPA_UC_ACKQ_DATA_WR_0 +*/ +/*===========================================================================*/ +/* Structure definition of register */ +struct ipa_hwio_def_ipa_uc_ackq_data_wr_0_s +{ + u32 ack_value1 : 16; + u32 ack_value2 : 8; + u32 ack_value1_type : 1; + u32 reserved0 : 7; +}; + +/* Union definition of register */ +union ipa_hwio_def_ipa_uc_ackq_data_wr_0_u +{ + struct ipa_hwio_def_ipa_uc_ackq_data_wr_0_s def; + u32 value; +}; + +/*===========================================================================*/ +/*! + @brief Bit Field definition of register: IPA_UC_ACKQ_DATA_RD_0 +*/ +/*===========================================================================*/ +/* Structure definition of register */ +struct ipa_hwio_def_ipa_uc_ackq_data_rd_0_s +{ + u32 ack_value1 : 16; + u32 ack_value2 : 8; + u32 ack_value1_type : 1; + u32 reserved0 : 7; +}; + +/* Union definition of register */ +union ipa_hwio_def_ipa_uc_ackq_data_rd_0_u +{ + struct ipa_hwio_def_ipa_uc_ackq_data_rd_0_s def; + u32 value; +}; + +/*===========================================================================*/ +/*! + @brief Bit Field definition of register: IPA_UC_ACKQ_STATUS +*/ +/*===========================================================================*/ +/* Structure definition of register */ +struct ipa_hwio_def_ipa_uc_ackq_status_s +{ + u32 status : 1; + u32 ackq_empty : 1; + u32 ackq_full : 1; + u32 reserved0 : 1; + u32 ackq_count : 5; + u32 reserved1 : 3; + u32 ackq_depth : 5; + u32 reserved2 : 15; +}; + +/* Union definition of register */ +union ipa_hwio_def_ipa_uc_ackq_status_u +{ + struct ipa_hwio_def_ipa_uc_ackq_status_s def; + u32 value; +}; + +/*===========================================================================*/ +/*! + @brief Bit Field definition of register: IPA_RX_SPLT_CMDQ_CMD_n +*/ +/*===========================================================================*/ +/* Structure definition of register */ +struct ipa_hwio_def_ipa_rx_splt_cmdq_cmd_n_s +{ + u32 write_cmd : 1; + u32 pop_cmd : 1; + u32 release_rd_cmd : 1; + u32 release_wr_cmd : 1; + u32 release_rd_pkt : 1; + u32 release_wr_pkt : 1; + u32 release_rd_pkt_enhanced : 1; + u32 reserved0 : 25; +}; + +/* Union definition of register */ +union ipa_hwio_def_ipa_rx_splt_cmdq_cmd_n_u +{ + struct ipa_hwio_def_ipa_rx_splt_cmdq_cmd_n_s def; + u32 value; +}; + +/*===========================================================================*/ +/*! + @brief Bit Field definition of register: IPA_RX_SPLT_CMDQ_CFG_n +*/ +/*===========================================================================*/ +/* Structure definition of register */ +struct ipa_hwio_def_ipa_rx_splt_cmdq_cfg_n_s +{ + u32 block_rd : 1; + u32 block_wr : 1; + u32 reserved0 : 30; +}; + +/* Union definition of register */ +union ipa_hwio_def_ipa_rx_splt_cmdq_cfg_n_u +{ + struct ipa_hwio_def_ipa_rx_splt_cmdq_cfg_n_s def; + u32 value; +}; + +/*===========================================================================*/ +/*! + @brief Bit Field definition of register: IPA_RX_SPLT_CMDQ_DATA_WR_0_n +*/ +/*===========================================================================*/ +/* Structure definition of register */ +struct ipa_hwio_def_ipa_rx_splt_cmdq_data_wr_0_n_s +{ + u32 cmdq_packet_len_f : 16; + u32 cmdq_src_len_f : 16; +}; + +/* Union definition of register */ +union ipa_hwio_def_ipa_rx_splt_cmdq_data_wr_0_n_u +{ + struct ipa_hwio_def_ipa_rx_splt_cmdq_data_wr_0_n_s def; + u32 value; +}; + +/*===========================================================================*/ +/*! + @brief Bit Field definition of register: IPA_RX_SPLT_CMDQ_DATA_WR_1_n +*/ +/*===========================================================================*/ +/* Structure definition of register */ +struct ipa_hwio_def_ipa_rx_splt_cmdq_data_wr_1_n_s +{ + u32 cmdq_src_pipe_f : 8; + u32 cmdq_order_f : 2; + u32 cmdq_flags_f : 6; + u32 cmdq_opcode_f : 8; + u32 cmdq_metadata_f : 8; +}; + +/* Union definition of register */ +union ipa_hwio_def_ipa_rx_splt_cmdq_data_wr_1_n_u +{ + struct ipa_hwio_def_ipa_rx_splt_cmdq_data_wr_1_n_s def; + u32 value; +}; + +/*===========================================================================*/ +/*! + @brief Bit Field definition of register: IPA_RX_SPLT_CMDQ_DATA_WR_2_n +*/ +/*===========================================================================*/ +/* Structure definition of register */ +struct ipa_hwio_def_ipa_rx_splt_cmdq_data_wr_2_n_s +{ + u32 cmdq_addr_lsb_f : 32; +}; + +/* Union definition of register */ +union ipa_hwio_def_ipa_rx_splt_cmdq_data_wr_2_n_u +{ + struct ipa_hwio_def_ipa_rx_splt_cmdq_data_wr_2_n_s def; + u32 value; +}; + +/*===========================================================================*/ +/*! + @brief Bit Field definition of register: IPA_RX_SPLT_CMDQ_DATA_WR_3_n +*/ +/*===========================================================================*/ +/* Structure definition of register */ +struct ipa_hwio_def_ipa_rx_splt_cmdq_data_wr_3_n_s +{ + u32 cmdq_addr_msb_f : 32; +}; + +/* Union definition of register */ +union ipa_hwio_def_ipa_rx_splt_cmdq_data_wr_3_n_u +{ + struct ipa_hwio_def_ipa_rx_splt_cmdq_data_wr_3_n_s def; + u32 value; +}; + +/*===========================================================================*/ +/*! + @brief Bit Field definition of register: IPA_RX_SPLT_CMDQ_DATA_RD_0_n +*/ +/*===========================================================================*/ +/* Structure definition of register */ +struct ipa_hwio_def_ipa_rx_splt_cmdq_data_rd_0_n_s +{ + u32 cmdq_packet_len_f : 16; + u32 cmdq_src_len_f : 16; +}; + +/* Union definition of register */ +union ipa_hwio_def_ipa_rx_splt_cmdq_data_rd_0_n_u +{ + struct ipa_hwio_def_ipa_rx_splt_cmdq_data_rd_0_n_s def; + u32 value; +}; + +/*===========================================================================*/ +/*! + @brief Bit Field definition of register: IPA_RX_SPLT_CMDQ_DATA_RD_1_n +*/ +/*===========================================================================*/ +/* Structure definition of register */ +struct ipa_hwio_def_ipa_rx_splt_cmdq_data_rd_1_n_s +{ + u32 cmdq_src_pipe_f : 8; + u32 cmdq_order_f : 2; + u32 cmdq_flags_f : 6; + u32 cmdq_opcode_f : 8; + u32 cmdq_metadata_f : 8; +}; + +/* Union definition of register */ +union ipa_hwio_def_ipa_rx_splt_cmdq_data_rd_1_n_u +{ + struct ipa_hwio_def_ipa_rx_splt_cmdq_data_rd_1_n_s def; + u32 value; +}; + +/*===========================================================================*/ +/*! + @brief Bit Field definition of register: IPA_RX_SPLT_CMDQ_DATA_RD_2_n +*/ +/*===========================================================================*/ +/* Structure definition of register */ +struct ipa_hwio_def_ipa_rx_splt_cmdq_data_rd_2_n_s +{ + u32 cmdq_addr_lsb_f : 32; +}; + +/* Union definition of register */ +union ipa_hwio_def_ipa_rx_splt_cmdq_data_rd_2_n_u +{ + struct ipa_hwio_def_ipa_rx_splt_cmdq_data_rd_2_n_s def; + u32 value; +}; + +/*===========================================================================*/ +/*! + @brief Bit Field definition of register: IPA_RX_SPLT_CMDQ_DATA_RD_3_n +*/ +/*===========================================================================*/ +/* Structure definition of register */ +struct ipa_hwio_def_ipa_rx_splt_cmdq_data_rd_3_n_s +{ + u32 cmdq_addr_msb_f : 32; +}; + +/* Union definition of register */ +union ipa_hwio_def_ipa_rx_splt_cmdq_data_rd_3_n_u +{ + struct ipa_hwio_def_ipa_rx_splt_cmdq_data_rd_3_n_s def; + u32 value; +}; + +/*===========================================================================*/ +/*! + @brief Bit Field definition of register: IPA_RX_SPLT_CMDQ_STATUS_n +*/ +/*===========================================================================*/ +/* Structure definition of register */ +struct ipa_hwio_def_ipa_rx_splt_cmdq_status_n_s +{ + u32 status : 1; + u32 cmdq_empty : 1; + u32 cmdq_full : 1; + u32 cmdq_count : 2; + u32 cmdq_depth : 2; + u32 reserved0 : 25; +}; + +/* Union definition of register */ +union ipa_hwio_def_ipa_rx_splt_cmdq_status_n_u +{ + struct ipa_hwio_def_ipa_rx_splt_cmdq_status_n_s def; + u32 value; +}; + +/*===========================================================================*/ +/*! + @brief Bit Field definition of register: IPA_TX_COMMANDER_CMDQ_CMD +*/ +/*===========================================================================*/ +/* Structure definition of register */ +struct ipa_hwio_def_ipa_tx_commander_cmdq_cmd_s +{ + u32 write_cmd : 1; + u32 pop_cmd : 1; + u32 release_wr_cmd : 1; + u32 reserved0 : 1; + u32 release_wr_pkt : 1; + u32 reserved1 : 27; +}; + +/* Union definition of register */ +union ipa_hwio_def_ipa_tx_commander_cmdq_cmd_u +{ + struct ipa_hwio_def_ipa_tx_commander_cmdq_cmd_s def; + u32 value; +}; + +/*===========================================================================*/ +/*! + @brief Bit Field definition of register: IPA_TX_COMMANDER_CMDQ_CFG +*/ +/*===========================================================================*/ +/* Structure definition of register */ +struct ipa_hwio_def_ipa_tx_commander_cmdq_cfg_s +{ + u32 block_wr : 1; + u32 reserved0 : 3; + u32 tx_select : 1; + u32 reserved1 : 27; +}; + +/* Union definition of register */ +union ipa_hwio_def_ipa_tx_commander_cmdq_cfg_u +{ + struct ipa_hwio_def_ipa_tx_commander_cmdq_cfg_s def; + u32 value; +}; + +/*===========================================================================*/ +/*! + @brief Bit Field definition of register: IPA_TX_COMMANDER_CMDQ_DATA_WR_0 +*/ +/*===========================================================================*/ +/* Structure definition of register */ +struct ipa_hwio_def_ipa_tx_commander_cmdq_data_wr_0_s +{ + u32 cmdq_packet_len_f : 16; + u32 cmdq_dest_len_f : 16; +}; + +/* Union definition of register */ +union ipa_hwio_def_ipa_tx_commander_cmdq_data_wr_0_u +{ + struct ipa_hwio_def_ipa_tx_commander_cmdq_data_wr_0_s def; + u32 value; +}; + +/*===========================================================================*/ +/*! + @brief Bit Field definition of register: IPA_TX_COMMANDER_CMDQ_DATA_WR_1 +*/ +/*===========================================================================*/ +/* Structure definition of register */ +struct ipa_hwio_def_ipa_tx_commander_cmdq_data_wr_1_s +{ + u32 cmdq_dest_pipe_f : 8; + u32 cmdq_order_f : 2; + u32 cmdq_flags_f : 6; + u32 cmdq_rsrc_type_f : 8; + u32 cmdq_rsrc_arg_f : 8; +}; + +/* Union definition of register */ +union ipa_hwio_def_ipa_tx_commander_cmdq_data_wr_1_u +{ + struct ipa_hwio_def_ipa_tx_commander_cmdq_data_wr_1_s def; + u32 value; +}; + +/*===========================================================================*/ +/*! + @brief Bit Field definition of register: IPA_TX_COMMANDER_CMDQ_DATA_WR_2 +*/ +/*===========================================================================*/ +/* Structure definition of register */ +struct ipa_hwio_def_ipa_tx_commander_cmdq_data_wr_2_s +{ + u32 cmdq_addr_f : 32; +}; + +/* Union definition of register */ +union ipa_hwio_def_ipa_tx_commander_cmdq_data_wr_2_u +{ + struct ipa_hwio_def_ipa_tx_commander_cmdq_data_wr_2_s def; + u32 value; +}; + +/*===========================================================================*/ +/*! + @brief Bit Field definition of register: IPA_TX_COMMANDER_CMDQ_DATA_RD_0 +*/ +/*===========================================================================*/ +/* Structure definition of register */ +struct ipa_hwio_def_ipa_tx_commander_cmdq_data_rd_0_s +{ + u32 cmdq_packet_len_f : 16; + u32 cmdq_dest_len_f : 16; +}; + +/* Union definition of register */ +union ipa_hwio_def_ipa_tx_commander_cmdq_data_rd_0_u +{ + struct ipa_hwio_def_ipa_tx_commander_cmdq_data_rd_0_s def; + u32 value; +}; + +/*===========================================================================*/ +/*! + @brief Bit Field definition of register: IPA_TX_COMMANDER_CMDQ_DATA_RD_1 +*/ +/*===========================================================================*/ +/* Structure definition of register */ +struct ipa_hwio_def_ipa_tx_commander_cmdq_data_rd_1_s +{ + u32 cmdq_dest_pipe_f : 8; + u32 cmdq_order_f : 2; + u32 cmdq_flags_f : 6; + u32 cmdq_rsrc_type_f : 8; + u32 cmdq_rsrc_arg_f : 8; +}; + +/* Union definition of register */ +union ipa_hwio_def_ipa_tx_commander_cmdq_data_rd_1_u +{ + struct ipa_hwio_def_ipa_tx_commander_cmdq_data_rd_1_s def; + u32 value; +}; + +/*===========================================================================*/ +/*! + @brief Bit Field definition of register: IPA_TX_COMMANDER_CMDQ_DATA_RD_2 +*/ +/*===========================================================================*/ +/* Structure definition of register */ +struct ipa_hwio_def_ipa_tx_commander_cmdq_data_rd_2_s +{ + u32 cmdq_addr_f : 32; +}; + +/* Union definition of register */ +union ipa_hwio_def_ipa_tx_commander_cmdq_data_rd_2_u +{ + struct ipa_hwio_def_ipa_tx_commander_cmdq_data_rd_2_s def; + u32 value; +}; + +/*===========================================================================*/ +/*! + @brief Bit Field definition of register: IPA_TX_COMMANDER_CMDQ_STATUS +*/ +/*===========================================================================*/ +/* Structure definition of register */ +struct ipa_hwio_def_ipa_tx_commander_cmdq_status_s +{ + u32 status : 1; + u32 cmdq_empty : 1; + u32 cmdq_full : 1; + u32 reserved0 : 29; +}; + +/* Union definition of register */ +union ipa_hwio_def_ipa_tx_commander_cmdq_status_u +{ + struct ipa_hwio_def_ipa_tx_commander_cmdq_status_s def; + u32 value; +}; + +/*===========================================================================*/ +/*! + @brief Bit Field definition of register: IPA_RX_HPS_CMDQ_CMD +*/ +/*===========================================================================*/ +/* Structure definition of register */ +struct ipa_hwio_def_ipa_rx_hps_cmdq_cmd_s +{ + u32 write_cmd : 1; + u32 pop_cmd : 1; + u32 cmd_client : 3; + u32 rd_req : 1; + u32 reserved0 : 26; +}; + +/* Union definition of register */ +union ipa_hwio_def_ipa_rx_hps_cmdq_cmd_u +{ + struct ipa_hwio_def_ipa_rx_hps_cmdq_cmd_s def; + u32 value; +}; + +/*===========================================================================*/ +/*! + @brief Bit Field definition of register: IPA_RX_HPS_CMDQ_RELEASE_WR +*/ +/*===========================================================================*/ +/* Structure definition of register */ +struct ipa_hwio_def_ipa_rx_hps_cmdq_release_wr_s +{ + u32 release_wr_cmd : 6; + u32 reserved0 : 26; +}; + +/* Union definition of register */ +union ipa_hwio_def_ipa_rx_hps_cmdq_release_wr_u +{ + struct ipa_hwio_def_ipa_rx_hps_cmdq_release_wr_s def; + u32 value; +}; + +/*===========================================================================*/ +/*! + @brief Bit Field definition of register: IPA_RX_HPS_CMDQ_RELEASE_RD +*/ +/*===========================================================================*/ +/* Structure definition of register */ +struct ipa_hwio_def_ipa_rx_hps_cmdq_release_rd_s +{ + u32 release_rd_cmd : 6; + u32 reserved0 : 26; +}; + +/* Union definition of register */ +union ipa_hwio_def_ipa_rx_hps_cmdq_release_rd_u +{ + struct ipa_hwio_def_ipa_rx_hps_cmdq_release_rd_s def; + u32 value; +}; + +/*===========================================================================*/ +/*! + @brief Bit Field definition of register: IPA_RX_HPS_CMDQ_CFG_WR +*/ +/*===========================================================================*/ +/* Structure definition of register */ +struct ipa_hwio_def_ipa_rx_hps_cmdq_cfg_wr_s +{ + u32 block_wr : 6; + u32 reserved0 : 26; +}; + +/* Union definition of register */ +union ipa_hwio_def_ipa_rx_hps_cmdq_cfg_wr_u +{ + struct ipa_hwio_def_ipa_rx_hps_cmdq_cfg_wr_s def; + u32 value; +}; + +/*===========================================================================*/ +/*! + @brief Bit Field definition of register: IPA_RX_HPS_CMDQ_CFG_RD +*/ +/*===========================================================================*/ +/* Structure definition of register */ +struct ipa_hwio_def_ipa_rx_hps_cmdq_cfg_rd_s +{ + u32 block_rd : 6; + u32 reserved0 : 26; +}; + +/* Union definition of register */ +union ipa_hwio_def_ipa_rx_hps_cmdq_cfg_rd_u +{ + struct ipa_hwio_def_ipa_rx_hps_cmdq_cfg_rd_s def; + u32 value; +}; + +/*===========================================================================*/ +/*! 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+ @brief Bit Field definition of register: IPA_RX_HPS_CMDQ_DATA_WR_2 +*/ +/*===========================================================================*/ +/* Structure definition of register */ +struct ipa_hwio_def_ipa_rx_hps_cmdq_data_wr_2_s +{ + u32 cmdq_addr_lsb_f : 32; +}; + +/* Union definition of register */ +union ipa_hwio_def_ipa_rx_hps_cmdq_data_wr_2_u +{ + struct ipa_hwio_def_ipa_rx_hps_cmdq_data_wr_2_s def; + u32 value; +}; + +/*===========================================================================*/ +/*! + @brief Bit Field definition of register: IPA_RX_HPS_CMDQ_DATA_WR_3 +*/ +/*===========================================================================*/ +/* Structure definition of register */ +struct ipa_hwio_def_ipa_rx_hps_cmdq_data_wr_3_s +{ + u32 cmdq_addr_msb_f : 32; +}; + +/* Union definition of register */ +union ipa_hwio_def_ipa_rx_hps_cmdq_data_wr_3_u +{ + struct ipa_hwio_def_ipa_rx_hps_cmdq_data_wr_3_s def; + u32 value; +}; + +/*===========================================================================*/ +/*! + @brief Bit Field definition of register: IPA_RX_HPS_CMDQ_DATA_RD_0 +*/ +/*===========================================================================*/ +/* Structure definition of register */ +struct ipa_hwio_def_ipa_rx_hps_cmdq_data_rd_0_s +{ + u32 cmdq_packet_len_f : 16; + u32 cmdq_dest_len_f : 16; +}; + +/* Union definition of register */ +union ipa_hwio_def_ipa_rx_hps_cmdq_data_rd_0_u +{ + struct ipa_hwio_def_ipa_rx_hps_cmdq_data_rd_0_s def; + u32 value; +}; + +/*===========================================================================*/ +/*! + @brief Bit Field definition of register: IPA_RX_HPS_CMDQ_DATA_RD_1 +*/ +/*===========================================================================*/ +/* Structure definition of register */ +struct ipa_hwio_def_ipa_rx_hps_cmdq_data_rd_1_s +{ + u32 cmdq_src_pipe_f : 8; + u32 cmdq_order_f : 2; + u32 cmdq_flags_f : 6; + u32 cmdq_opcode_f : 8; + u32 cmdq_metadata_f : 8; +}; + +/* Union definition of register */ +union ipa_hwio_def_ipa_rx_hps_cmdq_data_rd_1_u +{ + struct ipa_hwio_def_ipa_rx_hps_cmdq_data_rd_1_s def; + u32 value; +}; + +/*===========================================================================*/ +/*! + @brief Bit Field definition of register: IPA_RX_HPS_CMDQ_DATA_RD_2 +*/ +/*===========================================================================*/ +/* Structure definition of register */ +struct ipa_hwio_def_ipa_rx_hps_cmdq_data_rd_2_s +{ + u32 cmdq_addr_lsb_f : 32; +}; + +/* Union definition of register */ +union ipa_hwio_def_ipa_rx_hps_cmdq_data_rd_2_u +{ + struct ipa_hwio_def_ipa_rx_hps_cmdq_data_rd_2_s def; + u32 value; +}; + +/*===========================================================================*/ +/*! + @brief Bit Field definition of register: IPA_RX_HPS_CMDQ_DATA_RD_3 +*/ +/*===========================================================================*/ +/* Structure definition of register */ +struct ipa_hwio_def_ipa_rx_hps_cmdq_data_rd_3_s +{ + u32 cmdq_addr_msb_f : 32; +}; + +/* Union definition of register */ +union ipa_hwio_def_ipa_rx_hps_cmdq_data_rd_3_u +{ + struct ipa_hwio_def_ipa_rx_hps_cmdq_data_rd_3_s def; + u32 value; +}; + +/*===========================================================================*/ +/*! + @brief Bit Field definition of register: IPA_RX_HPS_CMDQ_STATUS +*/ +/*===========================================================================*/ +/* Structure definition of register */ +struct ipa_hwio_def_ipa_rx_hps_cmdq_status_s +{ + u32 status : 1; + u32 cmdq_full : 1; + u32 cmdq_depth : 7; + u32 reserved0 : 23; +}; + +/* Union definition of register */ +union ipa_hwio_def_ipa_rx_hps_cmdq_status_u +{ + struct ipa_hwio_def_ipa_rx_hps_cmdq_status_s def; + u32 value; +}; + +/*===========================================================================*/ +/*! + @brief Bit Field definition of register: IPA_RX_HPS_CMDQ_STATUS_EMPTY +*/ +/*===========================================================================*/ +/* Structure definition of register */ +struct ipa_hwio_def_ipa_rx_hps_cmdq_status_empty_s +{ + u32 cmdq_empty : 6; + u32 reserved0 : 26; +}; + +/* Union definition of register */ +union ipa_hwio_def_ipa_rx_hps_cmdq_status_empty_u +{ + struct ipa_hwio_def_ipa_rx_hps_cmdq_status_empty_s def; + u32 value; +}; + +/*===========================================================================*/ +/*! + @brief Bit Field definition of register: IPA_RX_HPS_SNP +*/ +/*===========================================================================*/ +/* Structure definition of register */ +struct ipa_hwio_def_ipa_rx_hps_snp_s +{ + u32 snp_last : 1; + u32 snp_write : 1; + u32 snp_valid : 1; + u32 snp_next_is_valid : 1; + u32 snp_next : 4; + u32 snp_head : 4; + u32 snp_addr : 4; + u32 reserved0 : 16; +}; + +/* Union definition of register */ +union ipa_hwio_def_ipa_rx_hps_snp_u +{ + struct ipa_hwio_def_ipa_rx_hps_snp_s def; + u32 value; +}; + +/*===========================================================================*/ +/*! + @brief Bit Field definition of register: IPA_RX_HPS_CMDQ_COUNT +*/ +/*===========================================================================*/ +/* Structure definition of register */ +struct ipa_hwio_def_ipa_rx_hps_cmdq_count_s +{ + u32 fifo_count : 7; + u32 reserved0 : 25; +}; + +/* Union definition of register */ +union ipa_hwio_def_ipa_rx_hps_cmdq_count_u +{ + struct ipa_hwio_def_ipa_rx_hps_cmdq_count_s def; + u32 value; +}; + +/*===========================================================================*/ +/*! + @brief Bit Field definition of register: IPA_RX_HPS_CLIENTS_MIN_DEPTH_0 +*/ +/*===========================================================================*/ +/* Structure definition of register */ +struct ipa_hwio_def_ipa_rx_hps_clients_min_depth_0_s +{ + u32 client_0_min_depth : 4; + u32 reserved0 : 4; + u32 client_1_min_depth : 4; + u32 reserved1 : 4; + u32 client_2_min_depth : 4; + u32 reserved2 : 4; + u32 client_3_min_depth : 4; + u32 client_4_min_depth : 4; +}; + +/* Union definition of register */ +union ipa_hwio_def_ipa_rx_hps_clients_min_depth_0_u +{ + struct ipa_hwio_def_ipa_rx_hps_clients_min_depth_0_s def; + u32 value; +}; + +/*===========================================================================*/ +/*! + @brief Bit Field definition of register: IPA_RX_HPS_CLIENTS_MIN_DEPTH_1 +*/ +/*===========================================================================*/ +/* Structure definition of register */ +struct ipa_hwio_def_ipa_rx_hps_clients_min_depth_1_s +{ + u32 client_5_min_depth : 4; + u32 reserved0 : 4; + u32 client_6_min_depth : 4; + u32 reserved1 : 4; + u32 client_7_min_depth : 4; + u32 reserved2 : 4; + u32 client_8_min_depth : 4; + u32 client_9_min_depth : 4; +}; + +/* Union definition of register */ +union ipa_hwio_def_ipa_rx_hps_clients_min_depth_1_u +{ + struct ipa_hwio_def_ipa_rx_hps_clients_min_depth_1_s def; + u32 value; +}; + +/*===========================================================================*/ +/*! + @brief Bit Field definition of register: IPA_RX_HPS_CLIENTS_MAX_DEPTH_0 +*/ +/*===========================================================================*/ +/* Structure definition of register */ +struct ipa_hwio_def_ipa_rx_hps_clients_max_depth_0_s +{ + u32 client_0_max_depth : 4; + u32 reserved0 : 4; + u32 client_1_max_depth : 4; + u32 reserved1 : 4; + u32 client_2_max_depth : 4; + u32 reserved2 : 4; + u32 client_3_max_depth : 4; + u32 client_4_max_depth : 4; +}; + +/* Union definition of register */ +union ipa_hwio_def_ipa_rx_hps_clients_max_depth_0_u +{ + struct ipa_hwio_def_ipa_rx_hps_clients_max_depth_0_s def; + u32 value; +}; + +/*===========================================================================*/ +/*! + @brief Bit Field definition of register: IPA_RX_HPS_CLIENTS_MAX_DEPTH_1 +*/ +/*===========================================================================*/ +/* Structure definition of register */ +struct ipa_hwio_def_ipa_rx_hps_clients_max_depth_1_s +{ + u32 client_5_max_depth : 4; + u32 reserved0 : 4; + u32 client_6_max_depth : 4; + u32 reserved1 : 4; + u32 client_7_max_depth : 4; + u32 reserved2 : 4; + u32 client_8_max_depth : 4; + u32 client_9_max_depth : 4; +}; + +/* Union definition of register */ +union ipa_hwio_def_ipa_rx_hps_clients_max_depth_1_u +{ + struct ipa_hwio_def_ipa_rx_hps_clients_max_depth_1_s def; + u32 value; +}; + +/*===========================================================================*/ +/*! + @brief Bit Field definition of register: IPA_HPS_DPS_CMDQ_CMD +*/ +/*===========================================================================*/ +/* Structure definition of register */ +struct ipa_hwio_def_ipa_hps_dps_cmdq_cmd_s +{ + u32 write_cmd : 1; + u32 pop_cmd : 1; + u32 rd_req : 1; + u32 reserved0 : 1; + u32 cmd_client : 8; + u32 reserved1 : 20; +}; + +/* Union definition of register */ +union ipa_hwio_def_ipa_hps_dps_cmdq_cmd_u +{ + struct ipa_hwio_def_ipa_hps_dps_cmdq_cmd_s def; + u32 value; +}; + +/*===========================================================================*/ +/*! + @brief Bit Field definition of register: IPA_HPS_DPS_CMDQ_DATA_WR_0 +*/ +/*===========================================================================*/ +/* Structure definition of register */ +struct ipa_hwio_def_ipa_hps_dps_cmdq_data_wr_0_s +{ + u32 cmdq_ctx_id_f : 4; + u32 cmdq_src_id_f : 8; + u32 cmdq_src_pipe_f : 8; + u32 cmdq_opcode_f : 2; + u32 cmdq_type_f : 1; + u32 cmdq_virt_cod_f : 1; + u32 reserved0 : 8; +}; + +/* Union definition of register */ +union ipa_hwio_def_ipa_hps_dps_cmdq_data_wr_0_u +{ + struct ipa_hwio_def_ipa_hps_dps_cmdq_data_wr_0_s def; + u32 value; +}; + +/*===========================================================================*/ +/*! + @brief Bit Field definition of register: IPA_HPS_DPS_CMDQ_DATA_RD_0 +*/ +/*===========================================================================*/ +/* Structure definition of register */ +struct ipa_hwio_def_ipa_hps_dps_cmdq_data_rd_0_s +{ + u32 cmdq_ctx_id_f : 4; + u32 cmdq_src_id_f : 8; + u32 cmdq_src_pipe_f : 8; + u32 cmdq_opcode_f : 2; + u32 cmdq_type_f : 1; + u32 cmdq_virt_cod_f : 1; + u32 reserved0 : 8; +}; + +/* Union definition of register */ +union ipa_hwio_def_ipa_hps_dps_cmdq_data_rd_0_u +{ + struct ipa_hwio_def_ipa_hps_dps_cmdq_data_rd_0_s def; + u32 value; +}; + +/*===========================================================================*/ +/*! + @brief Bit Field definition of register: IPA_HPS_DPS_CMDQ_STATUS +*/ +/*===========================================================================*/ +/* Structure definition of register */ +struct ipa_hwio_def_ipa_hps_dps_cmdq_status_s +{ + u32 status : 1; + u32 cmdq_full : 1; + u32 reserved0 : 2; + u32 cmdq_depth : 8; + u32 reserved1 : 20; +}; + +/* Union definition of register */ +union ipa_hwio_def_ipa_hps_dps_cmdq_status_u +{ + struct ipa_hwio_def_ipa_hps_dps_cmdq_status_s def; + u32 value; +}; + +/*===========================================================================*/ +/*! + @brief Bit Field definition of register: IPA_HPS_DPS_SNP +*/ +/*===========================================================================*/ +/* Structure definition of register */ +struct ipa_hwio_def_ipa_hps_dps_snp_s +{ + u32 snp_last : 1; + u32 snp_write : 1; + u32 snp_valid : 1; + u32 snp_next_is_valid : 1; + u32 snp_next : 8; + u32 snp_head : 8; + u32 snp_addr : 8; + u32 reserved0 : 4; +}; + +/* Union definition of register */ +union ipa_hwio_def_ipa_hps_dps_snp_u +{ + struct ipa_hwio_def_ipa_hps_dps_snp_s def; + u32 value; +}; + +/*===========================================================================*/ +/*! + @brief Bit Field definition of register: IPA_HPS_DPS_CMDQ_COUNT +*/ +/*===========================================================================*/ +/* Structure definition of register */ +struct ipa_hwio_def_ipa_hps_dps_cmdq_count_s +{ + u32 fifo_count : 8; + u32 reserved0 : 24; +}; + +/* Union definition of register */ +union ipa_hwio_def_ipa_hps_dps_cmdq_count_u +{ + struct ipa_hwio_def_ipa_hps_dps_cmdq_count_s def; + u32 value; +}; + +/*===========================================================================*/ +/*! + @brief Bit Field definition of register: IPA_HPS_DPS_CMDQ_RELEASE_WR_n +*/ +/*===========================================================================*/ +/* Structure definition of register */ +struct ipa_hwio_def_ipa_hps_dps_cmdq_release_wr_n_s +{ + u32 release_wr_cmd : 32; +}; + +/* Union definition of register */ +union ipa_hwio_def_ipa_hps_dps_cmdq_release_wr_n_u +{ + struct ipa_hwio_def_ipa_hps_dps_cmdq_release_wr_n_s def; + u32 value; +}; + +/*===========================================================================*/ +/*! + @brief Bit Field definition of register: IPA_HPS_DPS_CMDQ_RELEASE_RD_n +*/ +/*===========================================================================*/ +/* Structure definition of register */ +struct ipa_hwio_def_ipa_hps_dps_cmdq_release_rd_n_s +{ + u32 release_rd_cmd : 32; +}; + +/* Union definition of register */ +union ipa_hwio_def_ipa_hps_dps_cmdq_release_rd_n_u +{ + struct ipa_hwio_def_ipa_hps_dps_cmdq_release_rd_n_s def; + u32 value; +}; + +/*===========================================================================*/ +/*! + @brief Bit Field definition of register: IPA_HPS_DPS_CMDQ_CFG_WR_n +*/ +/*===========================================================================*/ +/* Structure definition of register */ +struct ipa_hwio_def_ipa_hps_dps_cmdq_cfg_wr_n_s +{ + u32 block_wr : 32; +}; + +/* Union definition of register */ +union ipa_hwio_def_ipa_hps_dps_cmdq_cfg_wr_n_u +{ + struct ipa_hwio_def_ipa_hps_dps_cmdq_cfg_wr_n_s def; + u32 value; +}; + +/*===========================================================================*/ +/*! + @brief Bit Field definition of register: IPA_HPS_DPS_CMDQ_CFG_RD_n +*/ +/*===========================================================================*/ +/* Structure definition of register */ +struct ipa_hwio_def_ipa_hps_dps_cmdq_cfg_rd_n_s +{ + u32 block_rd : 32; +}; + +/* Union definition of register */ +union ipa_hwio_def_ipa_hps_dps_cmdq_cfg_rd_n_u +{ + struct ipa_hwio_def_ipa_hps_dps_cmdq_cfg_rd_n_s def; + u32 value; +}; + +/*===========================================================================*/ +/*! + @brief Bit Field definition of register: IPA_HPS_DPS_CMDQ_STATUS_EMPTY_n +*/ +/*===========================================================================*/ +/* Structure definition of register */ +struct ipa_hwio_def_ipa_hps_dps_cmdq_status_empty_n_s +{ + u32 cmdq_empty : 32; +}; + +/* Union definition of register */ +union ipa_hwio_def_ipa_hps_dps_cmdq_status_empty_n_u +{ + struct ipa_hwio_def_ipa_hps_dps_cmdq_status_empty_n_s def; + u32 value; +}; + +/*===========================================================================*/ +/*! + @brief Bit Field definition of register: IPA_DPS_TX_CMDQ_CMD +*/ +/*===========================================================================*/ +/* Structure definition of register */ +struct ipa_hwio_def_ipa_dps_tx_cmdq_cmd_s +{ + u32 write_cmd : 1; + u32 pop_cmd : 1; + u32 rd_req : 1; + u32 cmd_client : 4; + u32 reserved0 : 25; +}; + +/* Union definition of register */ +union ipa_hwio_def_ipa_dps_tx_cmdq_cmd_u +{ + struct ipa_hwio_def_ipa_dps_tx_cmdq_cmd_s def; + u32 value; +}; + +/*===========================================================================*/ +/*! + @brief Bit Field definition of register: IPA_DPS_TX_CMDQ_RELEASE_WR +*/ +/*===========================================================================*/ +/* Structure definition of register */ +struct ipa_hwio_def_ipa_dps_tx_cmdq_release_wr_s +{ + u32 release_wr_cmd : 12; + u32 reserved0 : 20; +}; + +/* Union definition of register */ +union ipa_hwio_def_ipa_dps_tx_cmdq_release_wr_u +{ + struct ipa_hwio_def_ipa_dps_tx_cmdq_release_wr_s def; + u32 value; +}; + +/*===========================================================================*/ +/*! + @brief Bit Field definition of register: IPA_DPS_TX_CMDQ_RELEASE_RD +*/ +/*===========================================================================*/ +/* Structure definition of register */ +struct ipa_hwio_def_ipa_dps_tx_cmdq_release_rd_s +{ + u32 release_rd_cmd : 12; + u32 reserved0 : 20; +}; + +/* Union definition of register */ +union ipa_hwio_def_ipa_dps_tx_cmdq_release_rd_u +{ + struct ipa_hwio_def_ipa_dps_tx_cmdq_release_rd_s def; + u32 value; +}; + +/*===========================================================================*/ +/*! + @brief Bit Field definition of register: IPA_DPS_TX_CMDQ_CFG_WR +*/ +/*===========================================================================*/ +/* Structure definition of register */ +struct ipa_hwio_def_ipa_dps_tx_cmdq_cfg_wr_s +{ + u32 block_wr : 12; + u32 reserved0 : 20; +}; + +/* Union definition of register */ +union ipa_hwio_def_ipa_dps_tx_cmdq_cfg_wr_u +{ + struct ipa_hwio_def_ipa_dps_tx_cmdq_cfg_wr_s def; + u32 value; +}; + +/*===========================================================================*/ +/*! + @brief Bit Field definition of register: IPA_DPS_TX_CMDQ_CFG_RD +*/ +/*===========================================================================*/ +/* Structure definition of register */ +struct ipa_hwio_def_ipa_dps_tx_cmdq_cfg_rd_s +{ + u32 block_rd : 12; + u32 reserved0 : 20; +}; + +/* Union definition of register */ +union ipa_hwio_def_ipa_dps_tx_cmdq_cfg_rd_u +{ + struct ipa_hwio_def_ipa_dps_tx_cmdq_cfg_rd_s def; + u32 value; +}; + +/*===========================================================================*/ +/*! + @brief Bit Field definition of register: IPA_DPS_TX_CMDQ_DATA_WR_0 +*/ +/*===========================================================================*/ +/* Structure definition of register */ +struct ipa_hwio_def_ipa_dps_tx_cmdq_data_wr_0_s +{ + u32 cmdq_ctx_id_f : 4; + u32 cmdq_src_id_f : 8; + u32 cmdq_src_pipe_f : 8; + u32 cmdq_opcode_f : 2; + u32 cmdq_type_f : 1; + u32 cmdq_virt_cod_f : 1; + u32 seg_valid_f : 1; + u32 seg_ctx_id_f : 2; + u32 reserved0 : 5; +}; + +/* Union definition of register */ +union ipa_hwio_def_ipa_dps_tx_cmdq_data_wr_0_u +{ + struct ipa_hwio_def_ipa_dps_tx_cmdq_data_wr_0_s def; + u32 value; +}; + +/*===========================================================================*/ +/*! + @brief Bit Field definition of register: IPA_DPS_TX_CMDQ_DATA_RD_0 +*/ +/*===========================================================================*/ +/* Structure definition of register */ +struct ipa_hwio_def_ipa_dps_tx_cmdq_data_rd_0_s +{ + u32 cmdq_ctx_id_f : 4; + u32 cmdq_src_id_f : 8; + u32 cmdq_src_pipe_f : 8; + u32 cmdq_opcode_f : 2; + u32 cmdq_type_f : 1; + u32 cmdq_virt_cod_f : 1; + u32 seg_valid_f : 1; + u32 seg_ctx_id_f : 2; + u32 reserved0 : 5; +}; + +/* Union definition of register */ +union ipa_hwio_def_ipa_dps_tx_cmdq_data_rd_0_u +{ + struct ipa_hwio_def_ipa_dps_tx_cmdq_data_rd_0_s def; + u32 value; +}; + +/*===========================================================================*/ +/*! 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+ @brief Bit Field definition of register: IPA_DPS_TX_SNP +*/ +/*===========================================================================*/ +/* Structure definition of register */ +struct ipa_hwio_def_ipa_dps_tx_snp_s +{ + u32 snp_last : 1; + u32 snp_write : 1; + u32 snp_valid : 1; + u32 snp_next_is_valid : 1; + u32 snp_next : 8; + u32 snp_head : 8; + u32 snp_addr : 8; + u32 reserved0 : 4; +}; + +/* Union definition of register */ +union ipa_hwio_def_ipa_dps_tx_snp_u +{ + struct ipa_hwio_def_ipa_dps_tx_snp_s def; + u32 value; +}; + +/*===========================================================================*/ +/*! + @brief Bit Field definition of register: IPA_DPS_TX_CMDQ_COUNT +*/ +/*===========================================================================*/ +/* Structure definition of register */ +struct ipa_hwio_def_ipa_dps_tx_cmdq_count_s +{ + u32 fifo_count : 7; + u32 reserved0 : 25; +}; + +/* Union definition of register */ +union ipa_hwio_def_ipa_dps_tx_cmdq_count_u +{ + struct ipa_hwio_def_ipa_dps_tx_cmdq_count_s def; + u32 value; +}; + +/*===========================================================================*/ +/*! + @brief Bit Field definition of register: IPA_LOG_BUF_HW_SNIF_EL_EN +*/ +/*===========================================================================*/ +/* Structure definition of register */ +struct ipa_hwio_def_ipa_log_buf_hw_snif_el_en_s +{ + u32 bitmap : 3; + u32 reserved0 : 29; +}; + +/* Union definition of register */ +union ipa_hwio_def_ipa_log_buf_hw_snif_el_en_u +{ + struct ipa_hwio_def_ipa_log_buf_hw_snif_el_en_s def; + u32 value; +}; + +/*===========================================================================*/ +/*! + @brief Bit Field definition of register: IPA_LOG_BUF_HW_SNIF_EL_WR_N_RD_SEL +*/ +/*===========================================================================*/ +/* Structure definition of register */ +struct ipa_hwio_def_ipa_log_buf_hw_snif_el_wr_n_rd_sel_s +{ + u32 bitmap : 3; + u32 reserved0 : 29; +}; + +/* Union definition of register */ +union ipa_hwio_def_ipa_log_buf_hw_snif_el_wr_n_rd_sel_u +{ + struct ipa_hwio_def_ipa_log_buf_hw_snif_el_wr_n_rd_sel_s def; + u32 value; +}; + +/*===========================================================================*/ +/*! + @brief Bit Field definition of register: IPA_LOG_BUF_HW_SNIF_EL_CLI_MUX +*/ +/*===========================================================================*/ +/* Structure definition of register */ +struct ipa_hwio_def_ipa_log_buf_hw_snif_el_cli_mux_s +{ + u32 all_cli_mux_concat : 15; + u32 reserved0 : 17; +}; + +/* Union definition of register */ +union ipa_hwio_def_ipa_log_buf_hw_snif_el_cli_mux_u +{ + struct ipa_hwio_def_ipa_log_buf_hw_snif_el_cli_mux_s def; + u32 value; +}; + +/*===========================================================================*/ +/*! + @brief Bit Field definition of register: IPA_LOG_BUF_HW_SNIF_EL_COMP_VAL_0_CLI_n +*/ +/*===========================================================================*/ +/* Structure definition of register */ +struct ipa_hwio_def_ipa_log_buf_hw_snif_el_comp_val_0_cli_n_s +{ + u32 value : 32; +}; + +/* Union definition of register */ +union ipa_hwio_def_ipa_log_buf_hw_snif_el_comp_val_0_cli_n_u +{ + struct ipa_hwio_def_ipa_log_buf_hw_snif_el_comp_val_0_cli_n_s def; + u32 value; +}; + +/*===========================================================================*/ +/*! + @brief Bit Field definition of register: IPA_LOG_BUF_HW_SNIF_EL_COMP_VAL_1_CLI_n +*/ +/*===========================================================================*/ +/* Structure definition of register */ +struct ipa_hwio_def_ipa_log_buf_hw_snif_el_comp_val_1_cli_n_s +{ + u32 value : 32; +}; + +/* Union definition of register */ +union ipa_hwio_def_ipa_log_buf_hw_snif_el_comp_val_1_cli_n_u +{ + struct ipa_hwio_def_ipa_log_buf_hw_snif_el_comp_val_1_cli_n_s def; + u32 value; +}; + +/*===========================================================================*/ +/*! + @brief Bit Field definition of register: IPA_LOG_BUF_HW_SNIF_EL_COMP_VAL_2_CLI_n +*/ +/*===========================================================================*/ +/* Structure definition of register */ +struct ipa_hwio_def_ipa_log_buf_hw_snif_el_comp_val_2_cli_n_s +{ + u32 value : 32; +}; + +/* Union definition of register */ +union ipa_hwio_def_ipa_log_buf_hw_snif_el_comp_val_2_cli_n_u +{ + struct ipa_hwio_def_ipa_log_buf_hw_snif_el_comp_val_2_cli_n_s def; + u32 value; +}; + +/*===========================================================================*/ +/*! + @brief Bit Field definition of register: IPA_LOG_BUF_HW_SNIF_EL_COMP_VAL_3_CLI_n +*/ +/*===========================================================================*/ +/* Structure definition of register */ +struct ipa_hwio_def_ipa_log_buf_hw_snif_el_comp_val_3_cli_n_s +{ + u32 value : 32; +}; + +/* Union definition of register */ +union ipa_hwio_def_ipa_log_buf_hw_snif_el_comp_val_3_cli_n_u +{ + struct ipa_hwio_def_ipa_log_buf_hw_snif_el_comp_val_3_cli_n_s def; + u32 value; +}; + +/*===========================================================================*/ +/*! + @brief Bit Field definition of register: IPA_LOG_BUF_HW_SNIF_EL_MASK_VAL_0_CLI_n +*/ +/*===========================================================================*/ +/* Structure definition of register */ +struct ipa_hwio_def_ipa_log_buf_hw_snif_el_mask_val_0_cli_n_s +{ + u32 value : 32; +}; + +/* Union definition of register */ +union ipa_hwio_def_ipa_log_buf_hw_snif_el_mask_val_0_cli_n_u +{ + struct ipa_hwio_def_ipa_log_buf_hw_snif_el_mask_val_0_cli_n_s def; + u32 value; +}; + +/*===========================================================================*/ +/*! + @brief Bit Field definition of register: IPA_LOG_BUF_HW_SNIF_EL_MASK_VAL_1_CLI_n +*/ +/*===========================================================================*/ +/* Structure definition of register */ +struct ipa_hwio_def_ipa_log_buf_hw_snif_el_mask_val_1_cli_n_s +{ + u32 value : 32; +}; + +/* Union definition of register */ +union ipa_hwio_def_ipa_log_buf_hw_snif_el_mask_val_1_cli_n_u +{ + struct ipa_hwio_def_ipa_log_buf_hw_snif_el_mask_val_1_cli_n_s def; + u32 value; +}; + +/*===========================================================================*/ +/*! + @brief Bit Field definition of register: IPA_LOG_BUF_HW_SNIF_EL_MASK_VAL_2_CLI_n +*/ +/*===========================================================================*/ +/* Structure definition of register */ +struct ipa_hwio_def_ipa_log_buf_hw_snif_el_mask_val_2_cli_n_s +{ + u32 value : 32; +}; + +/* Union definition of register */ +union ipa_hwio_def_ipa_log_buf_hw_snif_el_mask_val_2_cli_n_u +{ + struct ipa_hwio_def_ipa_log_buf_hw_snif_el_mask_val_2_cli_n_s def; + u32 value; +}; + +/*===========================================================================*/ +/*! + @brief Bit Field definition of register: IPA_LOG_BUF_HW_SNIF_EL_MASK_VAL_3_CLI_n +*/ +/*===========================================================================*/ +/* Structure definition of register */ +struct ipa_hwio_def_ipa_log_buf_hw_snif_el_mask_val_3_cli_n_s +{ + u32 value : 32; +}; + +/* Union definition of register */ +union ipa_hwio_def_ipa_log_buf_hw_snif_el_mask_val_3_cli_n_u +{ + struct ipa_hwio_def_ipa_log_buf_hw_snif_el_mask_val_3_cli_n_s def; + u32 value; +}; + +/*===========================================================================*/ +/*! + @brief Bit Field definition of register: IPA_LOG_BUF_HW_SNIF_LEGACY_RX +*/ +/*===========================================================================*/ +/* Structure definition of register */ +struct ipa_hwio_def_ipa_log_buf_hw_snif_legacy_rx_s +{ + u32 src_group_sel : 3; + u32 reserved0 : 29; +}; + +/* Union definition of register */ +union ipa_hwio_def_ipa_log_buf_hw_snif_legacy_rx_u +{ + struct ipa_hwio_def_ipa_log_buf_hw_snif_legacy_rx_s def; + u32 value; +}; + +/*===========================================================================*/ +/*! + @brief Bit Field definition of register: IPA_ACKMNGR_CMDQ_CMD +*/ +/*===========================================================================*/ +/* Structure definition of register */ +struct ipa_hwio_def_ipa_ackmngr_cmdq_cmd_s +{ + u32 write_cmd : 1; + u32 pop_cmd : 1; + u32 cmd_client : 8; + u32 rd_req : 1; + u32 reserved0 : 21; +}; + +/* Union definition of register */ +union ipa_hwio_def_ipa_ackmngr_cmdq_cmd_u +{ + struct ipa_hwio_def_ipa_ackmngr_cmdq_cmd_s def; + u32 value; +}; + +/*===========================================================================*/ +/*! + @brief Bit Field definition of register: IPA_ACKMNGR_CMDQ_DATA_RD +*/ +/*===========================================================================*/ +/* Structure definition of register */ +struct ipa_hwio_def_ipa_ackmngr_cmdq_data_rd_s +{ + u32 cmdq_src_id : 8; + u32 cmdq_length : 16; + u32 cmdq_origin : 1; + u32 cmdq_sent : 1; + u32 cmdq_src_id_valid : 1; + u32 cmdq_error : 1; + u32 reserved0 : 4; +}; + +/* Union definition of register */ +union ipa_hwio_def_ipa_ackmngr_cmdq_data_rd_u +{ + struct ipa_hwio_def_ipa_ackmngr_cmdq_data_rd_s def; + u32 value; +}; + +/*===========================================================================*/ +/*! + @brief Bit Field definition of register: IPA_ACKMNGR_CMDQ_STATUS +*/ +/*===========================================================================*/ +/* Structure definition of register */ +struct ipa_hwio_def_ipa_ackmngr_cmdq_status_s +{ + u32 status : 1; + u32 cmdq_full : 1; + u32 cmdq_depth : 7; + u32 reserved0 : 23; +}; + +/* Union definition of register */ +union ipa_hwio_def_ipa_ackmngr_cmdq_status_u +{ + struct ipa_hwio_def_ipa_ackmngr_cmdq_status_s def; + u32 value; +}; + +/*===========================================================================*/ +/*! + @brief Bit Field definition of register: IPA_ACKMNGR_CMDQ_STATUS_EMPTY_n +*/ +/*===========================================================================*/ +/* Structure definition of register */ +struct ipa_hwio_def_ipa_ackmngr_cmdq_status_empty_n_s +{ + u32 cmdq_empty : 32; +}; + +/* Union definition of register */ +union ipa_hwio_def_ipa_ackmngr_cmdq_status_empty_n_u +{ + struct ipa_hwio_def_ipa_ackmngr_cmdq_status_empty_n_s def; + u32 value; +}; + +/*===========================================================================*/ +/*! + @brief Bit Field definition of register: IPA_ACKMNGR_CMDQ_COUNT +*/ +/*===========================================================================*/ +/* Structure definition of register */ +struct ipa_hwio_def_ipa_ackmngr_cmdq_count_s +{ + u32 fifo_count : 7; + u32 reserved0 : 25; +}; + +/* Union definition of register */ +union ipa_hwio_def_ipa_ackmngr_cmdq_count_u +{ + struct ipa_hwio_def_ipa_ackmngr_cmdq_count_s def; + u32 value; +}; + +/*===========================================================================*/ +/*! + @brief Bit Field definition of register: IPA_GSI_FIFO_STATUS_CTRL +*/ +/*===========================================================================*/ +/* Structure definition of register */ +struct ipa_hwio_def_ipa_gsi_fifo_status_ctrl_s +{ + u32 ipa_gsi_fifo_status_port_sel : 5; + u32 ipa_gsi_fifo_status_en : 1; + u32 reserved0 : 26; +}; + +/* Union definition of register */ +union ipa_hwio_def_ipa_gsi_fifo_status_ctrl_u +{ + struct ipa_hwio_def_ipa_gsi_fifo_status_ctrl_s def; + u32 value; +}; + +/*===========================================================================*/ +/*! + @brief Bit Field definition of register: IPA_GSI_TLV_FIFO_STATUS +*/ +/*===========================================================================*/ +/* Structure definition of register */ +struct ipa_hwio_def_ipa_gsi_tlv_fifo_status_s +{ + u32 fifo_wr_ptr : 8; + u32 fifo_rd_ptr : 8; + u32 fifo_rd_pub_ptr : 8; + u32 fifo_empty : 1; + u32 fifo_empty_pub : 1; + u32 fifo_almost_full : 1; + u32 fifo_full : 1; + u32 fifo_almost_full_pub : 1; + u32 fifo_full_pub : 1; + u32 fifo_head_is_bubble : 1; + u32 reserved0 : 1; +}; + +/* Union definition of register */ +union ipa_hwio_def_ipa_gsi_tlv_fifo_status_u +{ + struct ipa_hwio_def_ipa_gsi_tlv_fifo_status_s def; + u32 value; +}; + +/*===========================================================================*/ +/*! + @brief Bit Field definition of register: IPA_GSI_AOS_FIFO_STATUS +*/ +/*===========================================================================*/ +/* Structure definition of register */ +struct ipa_hwio_def_ipa_gsi_aos_fifo_status_s +{ + u32 fifo_wr_ptr : 8; + u32 fifo_rd_ptr : 8; + u32 fifo_rd_pub_ptr : 8; + u32 fifo_empty : 1; + u32 fifo_empty_pub : 1; + u32 fifo_almost_full : 1; + u32 fifo_full : 1; + u32 fifo_almost_full_pub : 1; + u32 fifo_full_pub : 1; + u32 fifo_head_is_bubble : 1; + u32 reserved0 : 1; +}; + +/* Union definition of register */ +union ipa_hwio_def_ipa_gsi_aos_fifo_status_u +{ + struct ipa_hwio_def_ipa_gsi_aos_fifo_status_s def; + u32 value; +}; + +/*===========================================================================*/ +/*! + @brief Bit Field definition of register: IPA_ENDP_GSI_CONS_BYTES_TLV +*/ +/*===========================================================================*/ +/* Structure definition of register */ +struct ipa_hwio_def_ipa_endp_gsi_cons_bytes_tlv_s +{ + u32 cons_bytes : 16; + u32 reserved0 : 16; +}; + +/* Union definition of register */ +union ipa_hwio_def_ipa_endp_gsi_cons_bytes_tlv_u +{ + struct ipa_hwio_def_ipa_endp_gsi_cons_bytes_tlv_s def; + u32 value; +}; + +/*===========================================================================*/ +/*! + @brief Bit Field definition of register: IPA_ENDP_GSI_CONS_BYTES_AOS +*/ +/*===========================================================================*/ +/* Structure definition of register */ +struct ipa_hwio_def_ipa_endp_gsi_cons_bytes_aos_s +{ + u32 cons_bytes : 16; + u32 reserved0 : 16; +}; + +/* Union definition of register */ +union ipa_hwio_def_ipa_endp_gsi_cons_bytes_aos_u +{ + struct ipa_hwio_def_ipa_endp_gsi_cons_bytes_aos_s def; + u32 value; +}; + +/*===========================================================================*/ +/*! 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+ @brief Bit Field definition of register: IPA_PROD_ACKMNGR_CMDQ_DATA_RD_1 +*/ +/*===========================================================================*/ +/* Structure definition of register */ +struct ipa_hwio_def_ipa_prod_ackmngr_cmdq_data_rd_1_s +{ + u32 cmdq_fnr_aggr_fc : 1; + u32 reserved0 : 31; +}; + +/* Union definition of register */ +union ipa_hwio_def_ipa_prod_ackmngr_cmdq_data_rd_1_u +{ + struct ipa_hwio_def_ipa_prod_ackmngr_cmdq_data_rd_1_s def; + u32 value; +}; + +/*===========================================================================*/ +/*! + @brief Bit Field definition of register: IPA_PROD_ACKMNGR_CMDQ_STATUS_EMPTY_n +*/ +/*===========================================================================*/ +/* Structure definition of register */ +struct ipa_hwio_def_ipa_prod_ackmngr_cmdq_status_empty_n_s +{ + u32 cmdq_empty : 32; +}; + +/* Union definition of register */ +union ipa_hwio_def_ipa_prod_ackmngr_cmdq_status_empty_n_u +{ + struct ipa_hwio_def_ipa_prod_ackmngr_cmdq_status_empty_n_s def; + u32 value; +}; + +/*===========================================================================*/ +/*! + @brief Bit Field definition of register: IPA_PROD_ACKMNGR_CMDQ_STATUS +*/ +/*===========================================================================*/ +/* Structure definition of register */ +struct ipa_hwio_def_ipa_prod_ackmngr_cmdq_status_s +{ + u32 status : 1; + u32 cmdq_full : 1; + u32 cmdq_depth : 7; + u32 reserved0 : 23; +}; + +/* Union definition of register */ +union ipa_hwio_def_ipa_prod_ackmngr_cmdq_status_u +{ + struct ipa_hwio_def_ipa_prod_ackmngr_cmdq_status_s def; + u32 value; +}; + +/*===========================================================================*/ +/*! + @brief Bit Field definition of register: IPA_PROD_ACKMNGR_CMDQ_COUNT +*/ +/*===========================================================================*/ +/* Structure definition of register */ +struct ipa_hwio_def_ipa_prod_ackmngr_cmdq_count_s +{ + u32 fifo_count : 7; + u32 reserved0 : 25; +}; + +/* Union definition of register */ +union ipa_hwio_def_ipa_prod_ackmngr_cmdq_count_u +{ + struct ipa_hwio_def_ipa_prod_ackmngr_cmdq_count_s def; + u32 value; +}; + +/*===========================================================================*/ +/*! + @brief Bit Field definition of register: IPA_ACKMNGR_SW_ACCESS_ACKINJ_CFG +*/ +/*===========================================================================*/ +/* Structure definition of register */ +struct ipa_hwio_def_ipa_ackmngr_sw_access_ackinj_cfg_s +{ + u32 reserved0 : 5; + u32 ackinj_src_id_valid : 1; + u32 ackinj_origin : 1; + u32 ackinj_sent : 1; + u32 ackinj_src_id : 8; + u32 ackinj_length : 16; +}; + +/* Union definition of register */ +union ipa_hwio_def_ipa_ackmngr_sw_access_ackinj_cfg_u +{ + struct ipa_hwio_def_ipa_ackmngr_sw_access_ackinj_cfg_s def; + u32 value; +}; + +/*===========================================================================*/ +/*! + @brief Bit Field definition of register: IPA_ACKMNGR_SW_ACCESS_ACKINJ_PIPE +*/ +/*===========================================================================*/ +/* Structure definition of register */ +struct ipa_hwio_def_ipa_ackmngr_sw_access_ackinj_pipe_s +{ + u32 cons_ackinj_src_pipe : 8; + u32 prod_ackinj_src_pipe : 8; + u32 reserved0 : 16; +}; + +/* Union definition of register */ +union ipa_hwio_def_ipa_ackmngr_sw_access_ackinj_pipe_u +{ + struct ipa_hwio_def_ipa_ackmngr_sw_access_ackinj_pipe_s def; + u32 value; +}; + +/*===========================================================================*/ +/*! + @brief Bit Field definition of register: IPA_ACKMNGR_SW_ACCESS_ACKUPD_CFG +*/ +/*===========================================================================*/ +/* Structure definition of register */ +struct ipa_hwio_def_ipa_ackmngr_sw_access_ackupd_cfg_s +{ + u32 ackupd_src_pipe : 8; + u32 ackupd_src_id : 8; + u32 ackupd_error : 1; + u32 reserved0 : 15; +}; + +/* Union definition of register */ +union ipa_hwio_def_ipa_ackmngr_sw_access_ackupd_cfg_u +{ + struct ipa_hwio_def_ipa_ackmngr_sw_access_ackupd_cfg_s def; + u32 value; +}; + +/*===========================================================================*/ +/*! + @brief Bit Field definition of register: IPA_ACKMNGR_SW_ACCESS_CMD +*/ +/*===========================================================================*/ +/* Structure definition of register */ +struct ipa_hwio_def_ipa_ackmngr_sw_access_cmd_s +{ + u32 ackinj_valid : 1; + u32 ackupd_valid : 1; + u32 reserved0 : 30; +}; + +/* Union definition of register */ +union ipa_hwio_def_ipa_ackmngr_sw_access_cmd_u +{ + struct ipa_hwio_def_ipa_ackmngr_sw_access_cmd_s def; + u32 value; +}; + +/*===========================================================================*/ +/*! + @brief Bit Field definition of register: IPA_ACKMNGR_SW_ACCESS_STATUS +*/ +/*===========================================================================*/ +/* Structure definition of register */ +struct ipa_hwio_def_ipa_ackmngr_sw_access_status_s +{ + u32 ackinj_ready : 1; + u32 ackupd_ready : 1; + u32 reserved0 : 30; +}; + +/* Union definition of register */ +union ipa_hwio_def_ipa_ackmngr_sw_access_status_u +{ + struct ipa_hwio_def_ipa_ackmngr_sw_access_status_s def; + u32 value; +}; + +/*===========================================================================*/ +/*! + @brief Bit Field definition of register: IPA_PROD_ACKMNGR_SW_ACCESS_ACKINJ_CFG +*/ +/*===========================================================================*/ +/* Structure definition of register */ +struct ipa_hwio_def_ipa_prod_ackmngr_sw_access_ackinj_cfg_s +{ + u32 reserved0 : 5; + u32 ackinj_src_id_valid : 1; + u32 ackinj_origin : 1; + u32 ackinj_sent : 1; + u32 ackinj_src_id : 8; + u32 ackinj_length : 16; +}; + +/* Union definition of register */ +union ipa_hwio_def_ipa_prod_ackmngr_sw_access_ackinj_cfg_u +{ + struct ipa_hwio_def_ipa_prod_ackmngr_sw_access_ackinj_cfg_s def; + u32 value; +}; + +/*===========================================================================*/ +/*! + @brief Bit Field definition of register: IPA_PROD_ACKMNGR_SW_ACCESS_ACKUPD_CFG +*/ +/*===========================================================================*/ +/* Structure definition of register */ +struct ipa_hwio_def_ipa_prod_ackmngr_sw_access_ackupd_cfg_s +{ + u32 ackupd_src_pipe : 8; + u32 ackupd_src_id : 8; + u32 reserved0 : 16; +}; + +/* Union definition of register */ +union ipa_hwio_def_ipa_prod_ackmngr_sw_access_ackupd_cfg_u +{ + struct ipa_hwio_def_ipa_prod_ackmngr_sw_access_ackupd_cfg_s def; + u32 value; +}; + +/*===========================================================================*/ +/*! + @brief Bit Field definition of register: IPA_PROD_ACKMNGR_SW_ACCESS_CMD +*/ +/*===========================================================================*/ +/* Structure definition of register */ +struct ipa_hwio_def_ipa_prod_ackmngr_sw_access_cmd_s +{ + u32 ackinj_valid : 1; + u32 ackupd_valid : 1; + u32 reserved0 : 30; +}; + +/* Union definition of register */ +union ipa_hwio_def_ipa_prod_ackmngr_sw_access_cmd_u +{ + struct ipa_hwio_def_ipa_prod_ackmngr_sw_access_cmd_s def; + u32 value; +}; + +/*===========================================================================*/ +/*! + @brief Bit Field definition of register: IPA_PROD_ACKMNGR_SW_ACCESS_STATUS +*/ +/*===========================================================================*/ +/* Structure definition of register */ +struct ipa_hwio_def_ipa_prod_ackmngr_sw_access_status_s +{ + u32 ackinj_ready : 1; + u32 ackupd_ready : 1; + u32 reserved0 : 30; +}; + +/* Union definition of register */ +union ipa_hwio_def_ipa_prod_ackmngr_sw_access_status_u +{ + struct ipa_hwio_def_ipa_prod_ackmngr_sw_access_status_s def; + u32 value; +}; + +/*===========================================================================*/ +/*! + @brief Bit Field definition of register: IPA_PROD_ACKMNGR_SW_ACCESS_ACKINJ_CFG1 +*/ +/*===========================================================================*/ +/* Structure definition of register */ +struct ipa_hwio_def_ipa_prod_ackmngr_sw_access_ackinj_cfg1_s +{ + u32 ackinj_userdata : 6; + u32 reserved0 : 26; +}; + +/* Union definition of register */ +union ipa_hwio_def_ipa_prod_ackmngr_sw_access_ackinj_cfg1_u +{ + struct ipa_hwio_def_ipa_prod_ackmngr_sw_access_ackinj_cfg1_s def; + u32 value; +}; + +/*===========================================================================*/ +/*! + @brief Bit Field definition of register: IPA_NTF_TX_CMDQ_RELEASE_WR_n +*/ +/*===========================================================================*/ +/* Structure definition of register */ +struct ipa_hwio_def_ipa_ntf_tx_cmdq_release_wr_n_s +{ + u32 release_wr_cmd : 32; +}; + +/* Union definition of register */ +union ipa_hwio_def_ipa_ntf_tx_cmdq_release_wr_n_u +{ + struct ipa_hwio_def_ipa_ntf_tx_cmdq_release_wr_n_s def; + u32 value; +}; + +/*===========================================================================*/ +/*! + @brief Bit Field definition of register: IPA_NTF_TX_CMDQ_RELEASE_RD_n +*/ +/*===========================================================================*/ +/* Structure definition of register */ +struct ipa_hwio_def_ipa_ntf_tx_cmdq_release_rd_n_s +{ + u32 release_rd_cmd : 32; +}; + +/* Union definition of register */ +union ipa_hwio_def_ipa_ntf_tx_cmdq_release_rd_n_u +{ + struct ipa_hwio_def_ipa_ntf_tx_cmdq_release_rd_n_s def; + u32 value; +}; + +/*===========================================================================*/ +/*! + @brief Bit Field definition of register: IPA_NTF_TX_CMDQ_CFG_WR_n +*/ +/*===========================================================================*/ +/* Structure definition of register */ +struct ipa_hwio_def_ipa_ntf_tx_cmdq_cfg_wr_n_s +{ + u32 block_wr : 32; +}; + +/* Union definition of register */ +union ipa_hwio_def_ipa_ntf_tx_cmdq_cfg_wr_n_u +{ + struct ipa_hwio_def_ipa_ntf_tx_cmdq_cfg_wr_n_s def; + u32 value; +}; + +/*===========================================================================*/ +/*! + @brief Bit Field definition of register: IPA_NTF_TX_CMDQ_CFG_RD_n +*/ +/*===========================================================================*/ +/* Structure definition of register */ +struct ipa_hwio_def_ipa_ntf_tx_cmdq_cfg_rd_n_s +{ + u32 block_rd : 32; +}; + +/* Union definition of register */ +union ipa_hwio_def_ipa_ntf_tx_cmdq_cfg_rd_n_u +{ + struct ipa_hwio_def_ipa_ntf_tx_cmdq_cfg_rd_n_s def; + u32 value; +}; + +/*===========================================================================*/ +/*! + @brief Bit Field definition of register: IPA_NTF_TX_CMDQ_STATUS_EMPTY_n +*/ +/*===========================================================================*/ +/* Structure definition of register */ +struct ipa_hwio_def_ipa_ntf_tx_cmdq_status_empty_n_s +{ + u32 cmdq_empty : 32; +}; + +/* Union definition of register */ +union ipa_hwio_def_ipa_ntf_tx_cmdq_status_empty_n_u +{ + struct ipa_hwio_def_ipa_ntf_tx_cmdq_status_empty_n_s def; + u32 value; +}; + +/*===========================================================================*/ +/*! + @brief Bit Field definition of register: IPA_BASE_ADDR +*/ +/*===========================================================================*/ +/* Structure definition of register */ +struct ipa_hwio_def_ipa_base_addr_s +{ + u32 zero : 21; + u32 base : 11; +}; + +/* Union definition of register */ +union ipa_hwio_def_ipa_base_addr_u +{ + struct ipa_hwio_def_ipa_base_addr_s def; + u32 value; +}; + +/*===========================================================================*/ +/*! + @brief Bit Field definition of register: IPA_BASE_ADDR_MSB +*/ +/*===========================================================================*/ +/* Structure definition of register */ +struct ipa_hwio_def_ipa_base_addr_msb_s +{ + u32 base_msb : 32; +}; + +/* Union definition of register */ +union ipa_hwio_def_ipa_base_addr_msb_u +{ + struct ipa_hwio_def_ipa_base_addr_msb_s def; + u32 value; +}; + +/*===========================================================================*/ +/*! + @brief Bit Field definition of register: IPA_ENDP_GSI_CFG1_n +*/ +/*===========================================================================*/ +/* Structure definition of register */ +struct ipa_hwio_def_ipa_endp_gsi_cfg1_n_s +{ + u32 reserved0 : 16; + u32 endp_en : 1; + u32 reserved1 : 14; + u32 init_endp : 1; +}; + +/* Union definition of register */ +union ipa_hwio_def_ipa_endp_gsi_cfg1_n_u +{ + struct ipa_hwio_def_ipa_endp_gsi_cfg1_n_s def; + u32 value; +}; + +/*===========================================================================*/ +/*! + @brief Bit Field definition of register: IPA_GSI_IPA_IF_TLV_OUT_GENERATOR_1 +*/ +/*===========================================================================*/ +/* Structure definition of register */ +struct ipa_hwio_def_ipa_gsi_ipa_if_tlv_out_generator_1_s +{ + u32 gen_tlv_out_addr_lsb : 32; +}; + +/* Union definition of register */ +union ipa_hwio_def_ipa_gsi_ipa_if_tlv_out_generator_1_u +{ + struct ipa_hwio_def_ipa_gsi_ipa_if_tlv_out_generator_1_s def; + u32 value; +}; + +/*===========================================================================*/ +/*! + @brief Bit Field definition of register: IPA_GSI_IPA_IF_TLV_OUT_GENERATOR_2 +*/ +/*===========================================================================*/ +/* Structure definition of register */ +struct ipa_hwio_def_ipa_gsi_ipa_if_tlv_out_generator_2_s +{ + u32 gen_tlv_out_addr_msb : 8; + u32 gen_tlv_out_length : 16; + u32 gen_tlv_out_routine : 4; + u32 gen_tlv_out_ee : 4; +}; + +/* Union definition of register */ +union ipa_hwio_def_ipa_gsi_ipa_if_tlv_out_generator_2_u +{ + struct ipa_hwio_def_ipa_gsi_ipa_if_tlv_out_generator_2_s def; + u32 value; +}; + +/*===========================================================================*/ +/*! + @brief Bit Field definition of register: IPA_GSI_IPA_IF_TLV_OUT_GENERATOR_3 +*/ +/*===========================================================================*/ +/* Structure definition of register */ +struct ipa_hwio_def_ipa_gsi_ipa_if_tlv_out_generator_3_s +{ + u32 gen_tlv_out_chid : 8; + u32 gen_tlv_out_type : 4; + u32 gen_tlv_out_direction : 1; + u32 gen_tlv_out_top_addr_bit : 1; + u32 reserved0 : 2; + u32 gen_tlv_out_chain : 1; + u32 gen_tlv_out_user_data : 15; +}; + +/* Union definition of register */ +union ipa_hwio_def_ipa_gsi_ipa_if_tlv_out_generator_3_u +{ + struct ipa_hwio_def_ipa_gsi_ipa_if_tlv_out_generator_3_s def; + u32 value; +}; + +/*===========================================================================*/ +/*! + @brief Bit Field definition of register: IPA_GSI_IPA_IF_TLV_OUT_GENERATOR_CTRL +*/ +/*===========================================================================*/ +/* Structure definition of register */ +struct ipa_hwio_def_ipa_gsi_ipa_if_tlv_out_generator_ctrl_s +{ + u32 gen_tlv_out_rdy : 1; + u32 reserved0 : 3; + u32 gen_tlv_out_status : 4; + u32 reserved1 : 8; + u32 gen_tlv_out_activate : 1; + u32 reserved2 : 3; + u32 gen_tlv_out_en : 1; + u32 reserved3 : 11; +}; + +/* Union definition of register */ +union ipa_hwio_def_ipa_gsi_ipa_if_tlv_out_generator_ctrl_u +{ + struct ipa_hwio_def_ipa_gsi_ipa_if_tlv_out_generator_ctrl_s def; + u32 value; +}; + +/*===========================================================================*/ +/*! + @brief Bit Field definition of register: IPA_GSI_IPA_IF_TLV_IN_RDY +*/ +/*===========================================================================*/ +/* Structure definition of register */ +struct ipa_hwio_def_ipa_gsi_ipa_if_tlv_in_rdy_s +{ + u32 gen_tlv_in_rdy : 1; + u32 reserved0 : 31; +}; + +/* Union definition of register */ +union ipa_hwio_def_ipa_gsi_ipa_if_tlv_in_rdy_u +{ + struct ipa_hwio_def_ipa_gsi_ipa_if_tlv_in_rdy_s def; + u32 value; +}; + +/*===========================================================================*/ +/*! + @brief Bit Field definition of register: IPA_GSI_IPA_IF_TLV_IN_DATA_1 +*/ +/*===========================================================================*/ +/* Structure definition of register */ +struct ipa_hwio_def_ipa_gsi_ipa_if_tlv_in_data_1_s +{ + u32 gen_tlv_in_user_data : 16; + u32 gen_tlv_in_length : 16; +}; + +/* Union definition of register */ +union ipa_hwio_def_ipa_gsi_ipa_if_tlv_in_data_1_u +{ + struct ipa_hwio_def_ipa_gsi_ipa_if_tlv_in_data_1_s def; + u32 value; +}; + +/*===========================================================================*/ +/*! + @brief Bit Field definition of register: IPA_GSI_IPA_IF_TLV_IN_DATA_2 +*/ +/*===========================================================================*/ +/* Structure definition of register */ +struct ipa_hwio_def_ipa_gsi_ipa_if_tlv_in_data_2_s +{ + u32 gen_tlv_in_eot : 1; + u32 reserved0 : 3; + u32 gen_tlv_in_ee : 4; + u32 gen_tlv_in_chid : 8; + u32 gen_tlv_in_status : 4; + u32 reserved1 : 8; + u32 gen_tlv_in_routine : 4; +}; + +/* Union definition of register */ +union ipa_hwio_def_ipa_gsi_ipa_if_tlv_in_data_2_u +{ + struct ipa_hwio_def_ipa_gsi_ipa_if_tlv_in_data_2_s def; + u32 value; +}; + +/*===========================================================================*/ +/*! + @brief Bit Field definition of register: IPA_ENDP_GSI_CFG_TLV_n +*/ +/*===========================================================================*/ +/* Structure definition of register */ +struct ipa_hwio_def_ipa_endp_gsi_cfg_tlv_n_s +{ + u32 fifo_base_addr : 16; + u32 fifo_size : 8; + u32 reserved0 : 8; +}; + +/* Union definition of register */ +union ipa_hwio_def_ipa_endp_gsi_cfg_tlv_n_u +{ + struct ipa_hwio_def_ipa_endp_gsi_cfg_tlv_n_s def; + u32 value; +}; + +/*===========================================================================*/ +/*! + @brief Bit Field definition of register: IPA_ENDP_GSI_CFG_AOS_n +*/ +/*===========================================================================*/ +/* Structure definition of register */ +struct ipa_hwio_def_ipa_endp_gsi_cfg_aos_n_s +{ + u32 fifo_base_addr : 16; + u32 fifo_size : 8; + u32 reserved0 : 8; +}; + +/* Union definition of register */ +union ipa_hwio_def_ipa_endp_gsi_cfg_aos_n_u +{ + struct ipa_hwio_def_ipa_endp_gsi_cfg_aos_n_s def; + u32 value; +}; + +/*===========================================================================*/ +/*! + @brief Bit Field definition of register: IPA_COAL_VP_AOS_FIFO_n +*/ +/*===========================================================================*/ +/* Structure definition of register */ +struct ipa_hwio_def_ipa_coal_vp_aos_fifo_n_s +{ + u32 fifo_base_addr : 16; + u32 fifo_size : 8; + u32 reserved0 : 8; +}; + +/* Union definition of register */ +union ipa_hwio_def_ipa_coal_vp_aos_fifo_n_u +{ + struct ipa_hwio_def_ipa_coal_vp_aos_fifo_n_s def; + u32 value; +}; + +/*===========================================================================*/ +/*! + @brief Bit Field definition of register: IPA_QMB_DEBUG_CTRL +*/ +/*===========================================================================*/ +/* Structure definition of register */ +struct ipa_hwio_def_ipa_qmb_debug_ctrl_s +{ + u32 ram_slaveway_access_protection_disable : 1; + u32 reserved0 : 31; +}; + +/* Union definition of register */ +union ipa_hwio_def_ipa_qmb_debug_ctrl_u +{ + struct ipa_hwio_def_ipa_qmb_debug_ctrl_s def; + u32 value; +}; + +/*===========================================================================*/ +/*! + @brief Bit Field definition of register: IPA_CTXH_CTRL +*/ +/*===========================================================================*/ +/* Structure definition of register */ +struct ipa_hwio_def_ipa_ctxh_ctrl_s +{ + u32 ctxh_lock_id : 4; + u32 reserved0 : 25; + u32 ctxh_wr_block_on_noc_err : 1; + u32 ctxh_lock_active : 1; + u32 ctxh_lock : 1; +}; + +/* Union definition of register */ +union ipa_hwio_def_ipa_ctxh_ctrl_u +{ + struct ipa_hwio_def_ipa_ctxh_ctrl_s def; + u32 value; +}; + +/*===========================================================================*/ +/*! + @brief Bit Field definition of register: IPA_CTX_ID_m_CTX_NUM_n +*/ +/*===========================================================================*/ +/* Structure definition of register */ +struct ipa_hwio_def_ipa_ctx_id_m_ctx_num_n_s +{ + u32 ipa_ctxh_data : 32; +}; + +/* Union definition of register */ +union ipa_hwio_def_ipa_ctx_id_m_ctx_num_n_u +{ + struct ipa_hwio_def_ipa_ctx_id_m_ctx_num_n_s def; + u32 value; +}; + +/*---------------------------------------------------------------------------- + * MODULE: IPA_CFG + *--------------------------------------------------------------------------*/ + +/*===========================================================================*/ +/*! + @brief Bit Field definition of register: IPA_FLAVOR_0 +*/ +/*===========================================================================*/ +/* Structure definition of register */ +struct ipa_hwio_def_ipa_flavor_0_s +{ + u32 ipa_pipes : 8; + u32 ipa_cons_pipes : 8; + u32 ipa_prod_pipes : 8; + u32 ipa_prod_lowest : 8; +}; + +/* Union definition of register */ +union ipa_hwio_def_ipa_flavor_0_u +{ + struct ipa_hwio_def_ipa_flavor_0_s def; + u32 value; +}; + +/*===========================================================================*/ +/*! + @brief Bit Field definition of register: IPA_FLAVOR_1 +*/ +/*===========================================================================*/ +/* Structure definition of register */ +struct ipa_hwio_def_ipa_flavor_1_s +{ + u32 ctx_n : 6; + u32 reserved0 : 2; + u32 mbim_deagg_en : 1; + u32 ucp_en : 1; + u32 d_dcph_2_en : 1; + u32 d_dcph_en : 1; + u32 h_dcph_en : 1; + u32 reserved1 : 1; + u32 filter_router_cache_gen : 1; + u32 nat_acl_en : 1; + u32 vmidmt_en : 1; + u32 uc_en : 1; + u32 cpr_en : 1; + u32 dpl_en : 1; + u32 qmb0_slaveway_en : 1; + u32 qmb1_slaveway_en : 1; + u32 qmb1_en : 1; + u32 dual_tx_en : 1; + u32 rx_uc_handler_en : 1; + u32 gsi_slaveway_en : 1; + u32 pcie_path_en : 1; + u32 d_dcph_engine_num : 2; + u32 reserved2 : 3; +}; + +/* Union definition of register */ +union ipa_hwio_def_ipa_flavor_1_u +{ + struct ipa_hwio_def_ipa_flavor_1_s def; + u32 value; +}; + +/*===========================================================================*/ +/*! + @brief Bit Field definition of register: IPA_FLAVOR_2 +*/ +/*===========================================================================*/ +/* Structure definition of register */ +struct ipa_hwio_def_ipa_flavor_2_s +{ + u32 qmb0_outst_wr : 6; + u32 reserved0 : 2; + u32 qmb0_outst_rd : 6; + u32 reserved1 : 2; + u32 qmb1_outst_wr : 6; + u32 reserved2 : 2; + u32 qmb1_outst_rd : 6; + u32 reserved3 : 2; +}; + +/* Union definition of register */ +union ipa_hwio_def_ipa_flavor_2_u +{ + struct ipa_hwio_def_ipa_flavor_2_s def; + u32 value; +}; + +/*===========================================================================*/ +/*! + @brief Bit Field definition of register: IPA_FLAVOR_3 +*/ +/*===========================================================================*/ +/* Structure definition of register */ +struct ipa_hwio_def_ipa_flavor_3_s +{ + u32 rsrc_grp_src_num_wout_uc : 4; + u32 rsrc_grp_src_num_uc : 4; + u32 rsrc_grp_dst_num_wo_uc_n_drbip : 4; + u32 rsrc_grp_dst_num_uc : 4; + u32 pkt_ctx_size : 8; + u32 rsrc_grp_dst_num_drbip : 4; + u32 reserved0 : 4; +}; + +/* Union definition of register */ +union ipa_hwio_def_ipa_flavor_3_u +{ + struct ipa_hwio_def_ipa_flavor_3_s def; + u32 value; +}; + +/*===========================================================================*/ +/*! + @brief Bit Field definition of register: IPA_FLAVOR_4 +*/ +/*===========================================================================*/ +/* Structure definition of register */ +struct ipa_hwio_def_ipa_flavor_4_s +{ + u32 generic_agg_pipes : 8; + u32 generic_deagg_pipes : 8; + u32 bearer_init_ctx_num : 4; + u32 mbim_agg_pipes : 4; + u32 reserved0 : 4; + u32 frag_tables_num : 2; + u32 reserved1 : 2; +}; + +/* Union definition of register */ +union ipa_hwio_def_ipa_flavor_4_u +{ + struct ipa_hwio_def_ipa_flavor_4_s def; + u32 value; +}; + +/*===========================================================================*/ +/*! + @brief Bit Field definition of register: IPA_FLAVOR_5 +*/ +/*===========================================================================*/ +/* Structure definition of register */ +struct ipa_hwio_def_ipa_flavor_5_s +{ + u32 consumer_ack_mngr_db_depth : 6; + u32 reserved0 : 2; + u32 producer_ack_mngr_db_depth : 6; + u32 reserved1 : 2; + u32 ipa_num_ees : 4; + u32 gsi_num_ees : 4; + u32 rx_hps_cmdq_q_depth : 6; + u32 reserved2 : 2; +}; + +/* Union definition of register */ +union ipa_hwio_def_ipa_flavor_5_u +{ + struct ipa_hwio_def_ipa_flavor_5_s def; + u32 value; +}; + +/*===========================================================================*/ +/*! + @brief Bit Field definition of register: IPA_FLAVOR_6 +*/ +/*===========================================================================*/ +/* Structure definition of register */ +struct ipa_hwio_def_ipa_flavor_6_s +{ + u32 hps_dmar_num : 4; + u32 dps_dmar_num : 4; + u32 data_descriptor_lists : 6; + u32 reserved0 : 2; + u32 data_descriptor_buffers : 8; + u32 data_sectors : 6; + u32 reserved1 : 2; +}; + +/* Union definition of register */ +union ipa_hwio_def_ipa_flavor_6_u +{ + struct ipa_hwio_def_ipa_flavor_6_s def; + u32 value; +}; + +/*===========================================================================*/ +/*! + @brief Bit Field definition of register: IPA_FLAVOR_7 +*/ +/*===========================================================================*/ +/* Structure definition of register */ +struct ipa_hwio_def_ipa_flavor_7_s +{ + u32 tlv_entry_num : 10; + u32 reserved0 : 6; + u32 aos_entry_num : 10; + u32 coal_vp_num : 4; + u32 reserved1 : 2; +}; + +/* Union definition of register */ +union ipa_hwio_def_ipa_flavor_7_u +{ + struct ipa_hwio_def_ipa_flavor_7_s def; + u32 value; +}; + +/*===========================================================================*/ +/*! + @brief Bit Field definition of register: IPA_FLAVOR_8 +*/ +/*===========================================================================*/ +/* Structure definition of register */ +struct ipa_hwio_def_ipa_flavor_8_s +{ + u32 multi_drbip_dmar_engine_num : 4; + u32 multi_drbip_dcph_engine_num : 4; + u32 reserved0 : 24; +}; + +/* Union definition of register */ +union ipa_hwio_def_ipa_flavor_8_u +{ + struct ipa_hwio_def_ipa_flavor_8_s def; + u32 value; +}; + +/*===========================================================================*/ +/*! + @brief Bit Field definition of register: IPA_COMP_HW_VERSION +*/ +/*===========================================================================*/ +/* Structure definition of register */ +struct ipa_hwio_def_ipa_comp_hw_version_s +{ + u32 step : 16; + u32 minor : 12; + u32 major : 4; +}; + +/* Union definition of register */ +union ipa_hwio_def_ipa_comp_hw_version_u +{ + struct ipa_hwio_def_ipa_comp_hw_version_s def; + u32 value; +}; + +/*===========================================================================*/ +/*! + @brief Bit Field definition of register: IPA_VERSION +*/ +/*===========================================================================*/ +/* Structure definition of register */ +struct ipa_hwio_def_ipa_version_s +{ + u32 ipa_r_rev : 32; +}; + +/* Union definition of register */ +union ipa_hwio_def_ipa_version_u +{ + struct ipa_hwio_def_ipa_version_s def; + u32 value; +}; + +/*===========================================================================*/ +/*! + @brief Bit Field definition of register: IPA_COMP_CFG +*/ +/*===========================================================================*/ +/* Structure definition of register */ +struct ipa_hwio_def_ipa_comp_cfg_s +{ + u32 ram_arb_priority_client_samp_fix_disable : 1; + u32 gsi_snoc_bypass_dis : 1; + u32 gen_qmb_0_snoc_bypass_dis : 1; + u32 gen_qmb_1_snoc_bypass_dis : 1; + u32 reserved0 : 1; + u32 ipa_qmb_select_by_address_cons_en : 1; + u32 ipa_qmb_select_by_address_prod_en : 1; + u32 gsi_multi_inorder_rd_dis : 1; + u32 gsi_multi_inorder_wr_dis : 1; + u32 gen_qmb_0_multi_inorder_rd_dis : 1; + u32 gen_qmb_1_multi_inorder_rd_dis : 1; + u32 gen_qmb_0_multi_inorder_wr_dis : 1; + u32 gen_qmb_1_multi_inorder_wr_dis : 1; + u32 gen_qmb_0_snoc_cnoc_loop_protection_disable : 1; + u32 gsi_snoc_cnoc_loop_protection_disable : 1; + u32 gsi_multi_axi_masters_dis : 1; + u32 ipa_qmb_select_by_address_global_en : 1; + u32 ipa_full_flush_wait_rsc_closure_en : 1; + u32 reserved1 : 1; + u32 qmb_ram_rd_cache_disable : 1; + u32 genqmb_aooowr : 1; + u32 gsi_if_out_of_buf_stop_reset_mask_enable : 1; + u32 ipa_atomic_fetcher_arb_lock_dis : 6; + u32 reserved2 : 2; + u32 gen_qmb_1_dynamic_asize : 1; + u32 gen_qmb_0_dynamic_asize : 1; +}; + +/* Union definition of register */ +union ipa_hwio_def_ipa_comp_cfg_u +{ + struct ipa_hwio_def_ipa_comp_cfg_s def; + u32 value; +}; + +/*===========================================================================*/ +/*! + @brief Bit Field definition of register: IPA_CLKON_CFG_1 +*/ +/*===========================================================================*/ +/* Structure definition of register */ +struct ipa_hwio_def_ipa_clkon_cfg_1_s +{ + u32 cgc_open_ipa_core_clk_phase : 1; + u32 reserved0 : 31; +}; + +/* Union definition of register */ +union ipa_hwio_def_ipa_clkon_cfg_1_u +{ + struct ipa_hwio_def_ipa_clkon_cfg_1_s def; + u32 value; +}; + +/*===========================================================================*/ +/*! + @brief Bit Field definition of register: IPA_CLKON_CFG +*/ +/*===========================================================================*/ +/* Structure definition of register */ +struct ipa_hwio_def_ipa_clkon_cfg_s +{ + u32 cgc_open_rx : 1; + u32 cgc_open_proc : 1; + u32 cgc_open_tx_wrapper : 1; + u32 cgc_open_misc : 1; + u32 cgc_open_ram_arb : 1; + u32 cgc_open_ftch_hps : 1; + u32 cgc_open_ftch_dps : 1; + u32 cgc_open_hps : 1; + u32 cgc_open_dps : 1; + u32 cgc_open_rx_hps_cmdqs : 1; + u32 cgc_open_hps_dps_cmdqs : 1; + u32 cgc_open_dps_tx_cmdqs : 1; + u32 cgc_open_rsrc_mngr : 1; + u32 cgc_open_ctx_handler : 1; + u32 cgc_open_ack_mngr : 1; + u32 cgc_open_d_dcph : 1; + u32 cgc_open_h_dcph : 1; + u32 reserved0 : 1; + u32 cgc_open_ntf_tx_cmdqs : 1; + u32 cgc_open_tx_0 : 1; + u32 cgc_open_tx_1 : 1; + u32 cgc_open_fnr : 1; + u32 cgc_open_qsb2axi_cmdq_l : 1; + u32 cgc_open_aggr_wrapper : 1; + u32 cgc_open_ram_slaveway : 1; + u32 cgc_open_qmb : 1; + u32 cgc_open_weight_arb : 1; + u32 cgc_open_gsi_if : 1; + u32 cgc_open_global : 1; + u32 cgc_open_global_2x_clk : 1; + u32 cgc_open_dpl_fifo : 1; + u32 cgc_open_drbip : 1; +}; + +/* Union definition of register */ +union ipa_hwio_def_ipa_clkon_cfg_u +{ + struct ipa_hwio_def_ipa_clkon_cfg_s def; + u32 value; +}; + +/*===========================================================================*/ +/*! + @brief Bit Field definition of register: IPA_ROUTE +*/ +/*===========================================================================*/ +/* Structure definition of register */ +struct ipa_hwio_def_ipa_route_s +{ + u32 route_def_pipe : 8; + u32 route_frag_def_pipe : 8; + u32 route_def_hdr_ofst : 10; + u32 route_def_hdr_table : 1; + u32 route_def_retain_hdr : 1; + u32 route_dis : 1; + u32 reserved0 : 3; +}; + +/* Union definition of register */ +union ipa_hwio_def_ipa_route_u +{ + struct ipa_hwio_def_ipa_route_s def; + u32 value; +}; + +/*===========================================================================*/ +/*! + @brief Bit Field definition of register: IPA_MASTER_PRIORITY +*/ +/*===========================================================================*/ +/* Structure definition of register */ +struct ipa_hwio_def_ipa_master_priority_s +{ + u32 qmb_0_rd : 2; + u32 qmb_1_rd : 2; + u32 reserved0 : 28; +}; + +/* Union definition of register */ +union ipa_hwio_def_ipa_master_priority_u +{ + struct ipa_hwio_def_ipa_master_priority_s def; + u32 value; +}; + +/*===========================================================================*/ +/*! + @brief Bit Field definition of register: IPA_SHARED_MEM_SIZE +*/ +/*===========================================================================*/ +/* Structure definition of register */ +struct ipa_hwio_def_ipa_shared_mem_size_s +{ + u32 shared_mem_size : 16; + u32 shared_mem_baddr : 16; +}; + +/* Union definition of register */ +union ipa_hwio_def_ipa_shared_mem_size_u +{ + struct ipa_hwio_def_ipa_shared_mem_size_s def; + u32 value; +}; + +/*===========================================================================*/ +/*! + @brief Bit Field definition of register: IPA_NAT_TIMER +*/ +/*===========================================================================*/ +/* Structure definition of register */ +struct ipa_hwio_def_ipa_nat_timer_s +{ + u32 nat_timer : 24; + u32 reserved0 : 8; +}; + +/* Union definition of register */ +union ipa_hwio_def_ipa_nat_timer_u +{ + struct ipa_hwio_def_ipa_nat_timer_s def; + u32 value; +}; + +/*===========================================================================*/ +/*! + @brief Bit Field definition of register: IPA_TAG_TIMER +*/ +/*===========================================================================*/ +/* Structure definition of register */ +struct ipa_hwio_def_ipa_tag_timer_s +{ + u32 tag_timer : 24; + u32 reserved0 : 8; +}; + +/* Union definition of register */ +union ipa_hwio_def_ipa_tag_timer_u +{ + struct ipa_hwio_def_ipa_tag_timer_s def; + u32 value; +}; + +/*===========================================================================*/ +/*! + @brief Bit Field definition of register: IPA_FRAG_RULES_CLR +*/ +/*===========================================================================*/ +/* Structure definition of register */ +struct ipa_hwio_def_ipa_frag_rules_clr_s +{ + u32 clr : 1; + u32 reserved0 : 31; +}; + +/* Union definition of register */ +union ipa_hwio_def_ipa_frag_rules_clr_u +{ + struct ipa_hwio_def_ipa_frag_rules_clr_s def; + u32 value; +}; + +/*===========================================================================*/ +/*! + @brief Bit Field definition of register: IPA_PROC_IPH_CFG +*/ +/*===========================================================================*/ +/* Structure definition of register */ +struct ipa_hwio_def_ipa_proc_iph_cfg_s +{ + u32 reserved0 : 8; + u32 iph_pkt_parser_protocol_stop_enable : 1; + u32 iph_pkt_parser_protocol_stop_hop : 1; + u32 iph_pkt_parser_protocol_stop_dest : 1; + u32 iph_pkt_parser_ihl_to_2nd_frag_en : 1; + u32 reserved1 : 4; + u32 iph_pkt_parser_protocol_stop_value : 8; + u32 d_dcph_multi_engine_disable : 1; + u32 reserved2 : 7; +}; + +/* Union definition of register */ +union ipa_hwio_def_ipa_proc_iph_cfg_u +{ + struct ipa_hwio_def_ipa_proc_iph_cfg_s def; + u32 value; +}; + +/*===========================================================================*/ +/*! + @brief Bit Field definition of register: IPA_QSB_MAX_WRITES +*/ +/*===========================================================================*/ +/* Structure definition of register */ +struct ipa_hwio_def_ipa_qsb_max_writes_s +{ + u32 gen_qmb_0_max_writes : 4; + u32 gen_qmb_1_max_writes : 4; + u32 reserved0 : 24; +}; + +/* Union definition of register */ +union ipa_hwio_def_ipa_qsb_max_writes_u +{ + struct ipa_hwio_def_ipa_qsb_max_writes_s def; + u32 value; +}; + +/*===========================================================================*/ +/*! + @brief Bit Field definition of register: IPA_QSB_MAX_READS +*/ +/*===========================================================================*/ +/* Structure definition of register */ +struct ipa_hwio_def_ipa_qsb_max_reads_s +{ + u32 gen_qmb_0_max_reads : 4; + u32 gen_qmb_1_max_reads : 4; + u32 reserved0 : 8; + u32 gen_qmb_0_max_read_beats : 8; + u32 gen_qmb_1_max_read_beats : 8; +}; + +/* Union definition of register */ +union ipa_hwio_def_ipa_qsb_max_reads_u +{ + struct ipa_hwio_def_ipa_qsb_max_reads_s def; + u32 value; +}; + +/*===========================================================================*/ +/*! + @brief Bit Field definition of register: IPA_QSB_OUTSTANDING_COUNTER +*/ +/*===========================================================================*/ +/* Structure definition of register */ +struct ipa_hwio_def_ipa_qsb_outstanding_counter_s +{ + u32 gen_qmb_0_reads_cnt : 5; + u32 reserved0 : 3; + u32 gen_qmb_1_reads_cnt : 5; + u32 reserved1 : 3; + u32 gen_qmb_0_writes_cnt : 5; + u32 reserved2 : 3; + u32 gen_qmb_1_writes_cnt : 5; + u32 reserved3 : 3; +}; + +/* Union definition of register */ +union ipa_hwio_def_ipa_qsb_outstanding_counter_u +{ + struct ipa_hwio_def_ipa_qsb_outstanding_counter_s def; + u32 value; +}; + +/*===========================================================================*/ +/*! + @brief Bit Field definition of register: IPA_QSB_OUTSTANDING_BEATS_COUNTER +*/ +/*===========================================================================*/ +/* Structure definition of register */ +struct ipa_hwio_def_ipa_qsb_outstanding_beats_counter_s +{ + u32 gen_qmb_0_read_beats_cnt : 8; + u32 gen_qmb_1_read_beats_cnt : 8; + u32 reserved0 : 16; +}; + +/* Union definition of register */ +union ipa_hwio_def_ipa_qsb_outstanding_beats_counter_u +{ + struct ipa_hwio_def_ipa_qsb_outstanding_beats_counter_s def; + u32 value; +}; + +/*===========================================================================*/ +/*! + @brief Bit Field definition of register: IPA_DPL_TIMER_LSB +*/ +/*===========================================================================*/ +/* Structure definition of register */ +struct ipa_hwio_def_ipa_dpl_timer_lsb_s +{ + u32 tod_lsb : 32; +}; + +/* Union definition of register */ +union ipa_hwio_def_ipa_dpl_timer_lsb_u +{ + struct ipa_hwio_def_ipa_dpl_timer_lsb_s def; + u32 value; +}; + +/*===========================================================================*/ +/*! + @brief Bit Field definition of register: IPA_DPL_TIMER_MSB +*/ +/*===========================================================================*/ +/* Structure definition of register */ +struct ipa_hwio_def_ipa_dpl_timer_msb_s +{ + u32 tod_msb : 16; + u32 reserved0 : 11; + u32 gran_sel : 4; + u32 timer_en : 1; +}; + +/* Union definition of register */ +union ipa_hwio_def_ipa_dpl_timer_msb_u +{ + struct ipa_hwio_def_ipa_dpl_timer_msb_s def; + u32 value; +}; + +/*===========================================================================*/ +/*! + @brief Bit Field definition of register: IPA_STATE_RX_ACTIVE_n +*/ +/*===========================================================================*/ +/* Structure definition of register */ +struct ipa_hwio_def_ipa_state_rx_active_n_s +{ + u32 endpoints : 32; +}; + +/* Union definition of register */ +union ipa_hwio_def_ipa_state_rx_active_n_u +{ + struct ipa_hwio_def_ipa_state_rx_active_n_s def; + u32 value; +}; + +/*===========================================================================*/ +/*! + @brief Bit Field definition of register: IPA_STATE_TX_WRAPPER +*/ +/*===========================================================================*/ +/* Structure definition of register */ +struct ipa_hwio_def_ipa_state_tx_wrapper_s +{ + u32 tx0_idle : 1; + u32 tx1_idle : 1; + u32 ipa_prod_ackmngr_db_empty : 1; + u32 ipa_prod_ackmngr_state_idle : 1; + u32 ipa_prod_bresp_empty : 1; + u32 reserved0 : 13; + u32 coal_slave_idle : 1; + u32 coal_slave_ctx_idle : 1; + u32 reserved1 : 8; + u32 coal_slave_open_frame : 4; +}; + +/* Union definition of register */ +union ipa_hwio_def_ipa_state_tx_wrapper_u +{ + struct ipa_hwio_def_ipa_state_tx_wrapper_s def; + u32 value; +}; + +/*===========================================================================*/ +/*! + @brief Bit Field definition of register: IPA_STATE_TX0 +*/ +/*===========================================================================*/ +/* Structure definition of register */ +struct ipa_hwio_def_ipa_state_tx0_s +{ + u32 flopped_arbit_type : 3; + u32 arbit_type : 3; + u32 pa_idle : 1; + u32 pa_ctx_idle : 1; + u32 pa_rst_idle : 1; + u32 pa_pub_cnt_empty : 1; + u32 tx_cmd_main_idle : 1; + u32 tx_cmd_trnseq_idle : 1; + u32 tx_cmd_snif_idle : 1; + u32 tx_cmd_bresp_aloc_idle : 1; + u32 tx_cmd_bresp_inj_idle : 1; + u32 ar_idle : 1; + u32 dmaw_idle : 1; + u32 dmaw_last_outsd_idle : 1; + u32 pf_idle : 1; + u32 pf_empty : 1; + u32 aligner_empty : 1; + u32 holb_idle : 1; + u32 holb_mask_idle : 1; + u32 rsrcrel_idle : 1; + u32 suspend_empty : 1; + u32 cs_snif_idle : 1; + u32 suspend_req_empty : 1; + u32 reserved0 : 5; +}; + +/* Union definition of register */ +union ipa_hwio_def_ipa_state_tx0_u +{ + struct ipa_hwio_def_ipa_state_tx0_s def; + u32 value; +}; + +/*===========================================================================*/ +/*! + @brief Bit Field definition of register: IPA_STATE_TX1 +*/ +/*===========================================================================*/ +/* Structure definition of register */ +struct ipa_hwio_def_ipa_state_tx1_s +{ + u32 flopped_arbit_type : 3; + u32 arbit_type : 3; + u32 pa_idle : 1; + u32 pa_ctx_idle : 1; + u32 pa_rst_idle : 1; + u32 pa_pub_cnt_empty : 1; + u32 tx_cmd_main_idle : 1; + u32 tx_cmd_trnseq_idle : 1; + u32 tx_cmd_snif_idle : 1; + u32 tx_cmd_bresp_aloc_idle : 1; + u32 tx_cmd_bresp_inj_idle : 1; + u32 ar_idle : 1; + u32 dmaw_idle : 1; + u32 dmaw_last_outsd_idle : 1; + u32 pf_idle : 1; + u32 pf_empty : 1; + u32 aligner_empty : 1; + u32 holb_idle : 1; + u32 holb_mask_idle : 1; + u32 rsrcrel_idle : 1; + u32 suspend_empty : 1; + u32 cs_snif_idle : 1; + u32 suspend_req_empty : 1; + u32 reserved0 : 5; +}; + +/* Union definition of register */ +union ipa_hwio_def_ipa_state_tx1_u +{ + struct ipa_hwio_def_ipa_state_tx1_s def; + u32 value; +}; + +/*===========================================================================*/ +/*! + @brief Bit Field definition of register: IPA_STATE_TX0_MISC +*/ +/*===========================================================================*/ +/* Structure definition of register */ +struct ipa_hwio_def_ipa_state_tx0_misc_s +{ + u32 ipa_mbim_pkt_fms_idle : 1; + u32 mbim_direct_dma : 1; + u32 trnseq_force_valid : 1; + u32 pkt_drop_cnt_idle : 1; + u32 nlo_direct_dma : 1; + u32 coal_direct_dma : 1; + u32 last_cmd_pipe : 8; + u32 reserved0 : 18; +}; + +/* Union definition of register */ +union ipa_hwio_def_ipa_state_tx0_misc_u +{ + struct ipa_hwio_def_ipa_state_tx0_misc_s def; + u32 value; +}; + +/*===========================================================================*/ +/*! + @brief Bit Field definition of register: IPA_STATE_TX1_MISC +*/ +/*===========================================================================*/ +/* Structure definition of register */ +struct ipa_hwio_def_ipa_state_tx1_misc_s +{ + u32 ipa_mbim_pkt_fms_idle : 1; + u32 mbim_direct_dma : 1; + u32 trnseq_force_valid : 1; + u32 pkt_drop_cnt_idle : 1; + u32 nlo_direct_dma : 1; + u32 coal_direct_dma : 1; + u32 last_cmd_pipe : 8; + u32 reserved0 : 18; +}; + +/* Union definition of register */ +union ipa_hwio_def_ipa_state_tx1_misc_u +{ + struct ipa_hwio_def_ipa_state_tx1_misc_s def; + u32 value; +}; + +/*===========================================================================*/ +/*! + @brief Bit Field definition of register: IPA_STATE_FETCHER +*/ +/*===========================================================================*/ +/* Structure definition of register */ +struct ipa_hwio_def_ipa_state_fetcher_s +{ + u32 ipa_hps_ftch_state_idle : 1; + u32 ipa_hps_ftch_alloc_state_idle : 1; + u32 ipa_hps_ftch_pkt_state_idle : 1; + u32 ipa_hps_ftch_imm_state_idle : 1; + u32 ipa_hps_ftch_cmplt_state_idle : 1; + u32 ipa_hps_dmar_state_idle : 7; + u32 ipa_hps_dmar_slot_state_idle : 7; + u32 ipa_hps_imm_cmd_exec_state_idle : 1; + u32 reserved0 : 12; +}; + +/* Union definition of register */ +union ipa_hwio_def_ipa_state_fetcher_u +{ + struct ipa_hwio_def_ipa_state_fetcher_s def; + u32 value; +}; + +/*===========================================================================*/ +/*! + @brief Bit Field definition of register: IPA_STATE_FETCHER_MASK_0 +*/ +/*===========================================================================*/ +/* Structure definition of register */ +struct ipa_hwio_def_ipa_state_fetcher_mask_0_s +{ + u32 mask_queue_dmar_uses_queue : 8; + u32 mask_queue_imm_exec : 8; + u32 mask_queue_no_resources_context : 8; + u32 mask_queue_no_resources_hps_dmar : 8; +}; + +/* Union definition of register */ +union ipa_hwio_def_ipa_state_fetcher_mask_0_u +{ + struct ipa_hwio_def_ipa_state_fetcher_mask_0_s def; + u32 value; +}; + +/*===========================================================================*/ +/*! + @brief Bit Field definition of register: IPA_STATE_DFETCHER +*/ +/*===========================================================================*/ +/* Structure definition of register */ +struct ipa_hwio_def_ipa_state_dfetcher_s +{ + u32 ipa_dps_ftch_pkt_state_idle : 1; + u32 ipa_dps_ftch_cmplt_state_idle : 1; + u32 reserved0 : 2; + u32 ipa_dps_dmar_state_idle : 7; + u32 reserved1 : 5; + u32 ipa_dps_dmar_slot_state_idle : 7; + u32 reserved2 : 9; +}; + +/* Union definition of register */ +union ipa_hwio_def_ipa_state_dfetcher_u +{ + struct ipa_hwio_def_ipa_state_dfetcher_s def; + u32 value; +}; + +/*===========================================================================*/ +/*! + @brief Bit Field definition of register: IPA_STATE_ACL +*/ +/*===========================================================================*/ +/* Structure definition of register */ +struct ipa_hwio_def_ipa_state_acl_s +{ + u32 ipa_hps_h_dcph_empty : 1; + u32 ipa_hps_h_dcph_active : 1; + u32 ipa_hps_pkt_parser_empty : 1; + u32 ipa_hps_pkt_parser_active : 1; + u32 ipa_hps_filter_nat_empty : 1; + u32 ipa_hps_filter_nat_active : 1; + u32 ipa_hps_router_empty : 1; + u32 ipa_hps_router_active : 1; + u32 ipa_hps_hdri_empty : 1; + u32 ipa_hps_hdri_active : 1; + u32 ipa_hps_ucp_empty : 1; + u32 ipa_hps_ucp_active : 1; + u32 ipa_hps_enqueuer_empty : 1; + u32 ipa_hps_enqueuer_active : 1; + u32 ipa_dps_d_dcph_empty : 1; + u32 ipa_dps_d_dcph_active : 1; + u32 reserved0 : 2; + u32 ipa_dps_dispatcher_empty : 1; + u32 ipa_dps_dispatcher_active : 1; + u32 ipa_dps_d_dcph_2_empty : 1; + u32 ipa_dps_d_dcph_2_active : 1; + u32 ipa_hps_sequencer_idle : 1; + u32 ipa_dps_sequencer_idle : 1; + u32 ipa_dps_d_dcph_2nd_empty : 1; + u32 ipa_dps_d_dcph_2nd_active : 1; + u32 ipa_hps_coal_master_empty : 1; + u32 ipa_hps_coal_master_active : 1; + u32 ipa_hps_multi_drbip_empty : 1; + u32 ipa_hps_multi_drbip_active : 1; + u32 reserved1 : 2; +}; + +/* Union definition of register */ +union ipa_hwio_def_ipa_state_acl_u +{ + struct ipa_hwio_def_ipa_state_acl_s def; + u32 value; +}; + +/*===========================================================================*/ +/*! + @brief Bit Field definition of register: IPA_STATE +*/ +/*===========================================================================*/ +/* Structure definition of register */ +struct ipa_hwio_def_ipa_state_s +{ + u32 rx_wait : 1; + u32 rx_idle : 1; + u32 tx_idle : 1; + u32 dpl_fifo_idle : 1; + u32 bam_gsi_idle : 1; + u32 ipa_status_sniffer_idle : 1; + u32 ipa_noc_idle : 1; + u32 aggr_idle : 1; + u32 mbim_aggr_idle : 1; + u32 ipa_rsrc_mngr_db_empty : 1; + u32 ipa_rsrc_state_idle : 1; + u32 ipa_ackmngr_db_empty : 1; + u32 ipa_ackmngr_state_idle : 1; + u32 ipa_tx_ackq_full : 1; + u32 ipa_prod_ackmngr_db_empty : 1; + u32 ipa_prod_ackmngr_state_idle : 1; + u32 ipa_prod_bresp_idle : 1; + u32 ipa_full_idle : 1; + u32 ipa_ntf_tx_empty : 1; + u32 ipa_tx_ackq_empty : 1; + u32 ipa_uc_ackq_empty : 1; + u32 ipa_rx_ackq_empty : 1; + u32 ipa_tx_commander_cmdq_empty : 1; + u32 ipa_rx_splt_cmdq_empty : 5; + u32 ipa_rx_hps_empty : 1; + u32 ipa_hps_dps_empty : 1; + u32 ipa_dps_tx_empty : 1; + u32 ipa_uc_rx_hnd_cmdq_empty : 1; +}; + +/* Union definition of register */ +union ipa_hwio_def_ipa_state_u +{ + struct ipa_hwio_def_ipa_state_s def; + u32 value; +}; + +/*===========================================================================*/ +/*! + @brief Bit Field definition of register: IPA_STATE_GSI_AOS +*/ +/*===========================================================================*/ +/* Structure definition of register */ +struct ipa_hwio_def_ipa_state_gsi_aos_s +{ + u32 ipa_gsi_aos_fsm_idle : 1; + u32 ipa_gsi_aos_nlo_fsm_idle : 1; + u32 reserved0 : 30; +}; + +/* Union definition of register */ +union ipa_hwio_def_ipa_state_gsi_aos_u +{ + struct ipa_hwio_def_ipa_state_gsi_aos_s def; + u32 value; +}; + +/*===========================================================================*/ +/*! + @brief Bit Field definition of register: IPA_STATE_GSI_IF +*/ +/*===========================================================================*/ +/* Structure definition of register */ +struct ipa_hwio_def_ipa_state_gsi_if_s +{ + u32 ipa_gsi_prod_fsm_tx_0 : 4; + u32 ipa_gsi_prod_fsm_tx_1 : 4; + u32 ipa_gsi_toggle_fsm_idle : 1; + u32 reserved0 : 7; + u32 ipa_gsi_skip_fsm : 2; + u32 reserved1 : 14; +}; + +/* Union definition of register */ +union ipa_hwio_def_ipa_state_gsi_if_u +{ + struct ipa_hwio_def_ipa_state_gsi_if_s def; + u32 value; +}; + +/*===========================================================================*/ +/*! + @brief Bit Field definition of register: IPA_STATE_GSI_IF_CONS +*/ +/*===========================================================================*/ +/* Structure definition of register */ +struct ipa_hwio_def_ipa_state_gsi_if_cons_s +{ + u32 state_idle : 1; + u32 cache_vld : 7; + u32 reserved0 : 24; +}; + +/* Union definition of register */ +union ipa_hwio_def_ipa_state_gsi_if_cons_u +{ + struct ipa_hwio_def_ipa_state_gsi_if_cons_s def; + u32 value; +}; + +/*===========================================================================*/ +/*! + @brief Bit Field definition of register: IPA_STATE_FETCHER_MASK_1 +*/ +/*===========================================================================*/ +/* Structure definition of register */ +struct ipa_hwio_def_ipa_state_fetcher_mask_1_s +{ + u32 mask_queue_no_resources_ack_entry : 8; + u32 mask_queue_arb_lock : 8; + u32 mask_queue_step_mode : 8; + u32 mask_queue_no_space_dpl_fifo : 8; +}; + +/* Union definition of register */ +union ipa_hwio_def_ipa_state_fetcher_mask_1_u +{ + struct ipa_hwio_def_ipa_state_fetcher_mask_1_s def; + u32 value; +}; + +/*===========================================================================*/ +/*! + @brief Bit Field definition of register: IPA_STATE_FETCHER_MASK_2 +*/ +/*===========================================================================*/ +/* Structure definition of register */ +struct ipa_hwio_def_ipa_state_fetcher_mask_2_s +{ + u32 mask_queue_drbip_no_data_sectors : 8; + u32 mask_queue_drbip_pkt_exceed_max_size : 8; + u32 reserved0 : 16; +}; + +/* Union definition of register */ +union ipa_hwio_def_ipa_state_fetcher_mask_2_u +{ + struct ipa_hwio_def_ipa_state_fetcher_mask_2_s def; + u32 value; +}; + +/*===========================================================================*/ +/*! + @brief Bit Field definition of register: IPA_STATE_DPL_FIFO +*/ +/*===========================================================================*/ +/* Structure definition of register */ +struct ipa_hwio_def_ipa_state_dpl_fifo_s +{ + u32 pop_fsm_state : 3; + u32 reserved0 : 29; +}; + +/* Union definition of register */ +union ipa_hwio_def_ipa_state_dpl_fifo_u +{ + struct ipa_hwio_def_ipa_state_dpl_fifo_s def; + u32 value; +}; + +/*===========================================================================*/ +/*! + @brief Bit Field definition of register: IPA_STATE_COAL_MASTER +*/ +/*===========================================================================*/ +/* Structure definition of register */ +struct ipa_hwio_def_ipa_state_coal_master_s +{ + u32 vp_vld : 4; + u32 main_fsm_state : 4; + u32 find_open_fsm_state : 4; + u32 hash_calc_fsm_state : 4; + u32 check_fit_fsm_state : 4; + u32 init_vp_fsm_state : 4; + u32 lru_vp : 4; + u32 vp_timer_expired : 4; +}; + +/* Union definition of register */ +union ipa_hwio_def_ipa_state_coal_master_u +{ + struct ipa_hwio_def_ipa_state_coal_master_s def; + u32 value; +}; + +/*===========================================================================*/ +/*! + @brief Bit Field definition of register: IPA_STATE_COAL_MASTER_1 +*/ +/*===========================================================================*/ +/* Structure definition of register */ +struct ipa_hwio_def_ipa_state_coal_master_1_s +{ + u32 init_vp_wr_ctx_line : 6; + u32 init_vp_rd_pkt_line : 6; + u32 init_vp_fsm_state : 4; + u32 check_fit_rd_ctx_line : 6; + u32 check_fit_fsm_state : 4; + u32 arbiter_state : 4; + u32 reserved0 : 2; +}; + +/* Union definition of register */ +union ipa_hwio_def_ipa_state_coal_master_1_u +{ + struct ipa_hwio_def_ipa_state_coal_master_1_s def; + u32 value; +}; + +/*===========================================================================*/ +/*! + @brief Bit Field definition of register: IPA_STATE_NLO_AGGR +*/ +/*===========================================================================*/ +/* Structure definition of register */ +struct ipa_hwio_def_ipa_state_nlo_aggr_s +{ + u32 nlo_aggr_state : 32; +}; + +/* Union definition of register */ +union ipa_hwio_def_ipa_state_nlo_aggr_u +{ + struct ipa_hwio_def_ipa_state_nlo_aggr_s def; + u32 value; +}; + +/*===========================================================================*/ +/*! + @brief Bit Field definition of register: IPA_STATE_CTXH +*/ +/*===========================================================================*/ +/* Structure definition of register */ +struct ipa_hwio_def_ipa_state_ctxh_s +{ + u32 ipa_ctxh_rd_idle : 1; + u32 ipa_ctxh_wr_idle : 1; + u32 reserved0 : 30; +}; + +/* Union definition of register */ +union ipa_hwio_def_ipa_state_ctxh_u +{ + struct ipa_hwio_def_ipa_state_ctxh_s def; + u32 value; +}; + +/*===========================================================================*/ +/*! + @brief Bit Field definition of register: IPA_STATE_UC_QMB +*/ +/*===========================================================================*/ +/* Structure definition of register */ +struct ipa_hwio_def_ipa_state_uc_qmb_s +{ + u32 ctrl_fsm_state_queue_0 : 2; + u32 ot_table_empty_queue_0 : 1; + u32 ot_table_full_queue_0 : 1; + u32 comp_fifo_empty_queue_0 : 1; + u32 comp_fifo_full_queue_0 : 1; + u32 cmd_fifo_empty_queue_0 : 1; + u32 cmd_fifo_full_queue_0 : 1; + u32 queue_0_idle : 1; + u32 reserved0 : 7; + u32 ctrl_fsm_state_queue_1 : 2; + u32 ot_table_empty_queue_1 : 1; + u32 ot_table_full_queue_1 : 1; + u32 comp_fifo_empty_queue_1 : 1; + u32 comp_fifo_full_queue_1 : 1; + u32 cmd_fifo_empty_queue_1 : 1; + u32 cmd_fifo_full_queue_1 : 1; + u32 queue_1_idle : 1; + u32 reserved1 : 7; +}; + +/* Union definition of register */ +union ipa_hwio_def_ipa_state_uc_qmb_u +{ + struct ipa_hwio_def_ipa_state_uc_qmb_s def; + u32 value; +}; + +/*===========================================================================*/ +/*! + @brief Bit Field definition of register: IPA_STATE_DRBIP +*/ +/*===========================================================================*/ +/* Structure definition of register */ +struct ipa_hwio_def_ipa_state_drbip_s +{ + u32 drbip_dmar_idle : 3; + u32 reserved0 : 5; + u32 drbip_dcph_idle : 1; + u32 reserved1 : 7; + u32 drbip_pkt_idle : 4; + u32 reserved2 : 12; +}; + +/* Union definition of register */ +union ipa_hwio_def_ipa_state_drbip_u +{ + struct ipa_hwio_def_ipa_state_drbip_s def; + u32 value; +}; + +/*===========================================================================*/ +/*! + @brief Bit Field definition of register: IPA_STATE_AGGR_ACTIVE_n +*/ +/*===========================================================================*/ +/* Structure definition of register */ +struct ipa_hwio_def_ipa_state_aggr_active_n_s +{ + u32 endpoints : 32; +}; + +/* Union definition of register */ +union ipa_hwio_def_ipa_state_aggr_active_n_u +{ + struct ipa_hwio_def_ipa_state_aggr_active_n_s def; + u32 value; +}; + +/*===========================================================================*/ +/*! + @brief Bit Field definition of register: IPA_STATE_GSI_TLV_FIFO_EMPTY_n +*/ +/*===========================================================================*/ +/* Structure definition of register */ +struct ipa_hwio_def_ipa_state_gsi_tlv_fifo_empty_n_s +{ + u32 pipe_fifo_empty : 32; +}; + +/* Union definition of register */ +union ipa_hwio_def_ipa_state_gsi_tlv_fifo_empty_n_u +{ + struct ipa_hwio_def_ipa_state_gsi_tlv_fifo_empty_n_s def; + u32 value; +}; + +/*===========================================================================*/ +/*! + @brief Bit Field definition of register: IPA_STATE_GSI_AOS_FIFO_EMPTY_n +*/ +/*===========================================================================*/ +/* Structure definition of register */ +struct ipa_hwio_def_ipa_state_gsi_aos_fifo_empty_n_s +{ + u32 pipe_fifo_empty : 32; +}; + +/* Union definition of register */ +union ipa_hwio_def_ipa_state_gsi_aos_fifo_empty_n_u +{ + struct ipa_hwio_def_ipa_state_gsi_aos_fifo_empty_n_s def; + u32 value; +}; + +/*===========================================================================*/ +/*! + @brief Bit Field definition of register: IPA_STATE_DRBIP_DROP_STATE_n +*/ +/*===========================================================================*/ +/* Structure definition of register */ +struct ipa_hwio_def_ipa_state_drbip_drop_state_n_s +{ + u32 consumer_pipe_drop_state : 32; +}; + +/* Union definition of register */ +union ipa_hwio_def_ipa_state_drbip_drop_state_n_u +{ + struct ipa_hwio_def_ipa_state_drbip_drop_state_n_s def; + u32 value; +}; + +/*===========================================================================*/ +/*! + @brief Bit Field definition of register: IPA_STATE_DFETCHER_MASK_0_n +*/ +/*===========================================================================*/ +/* Structure definition of register */ +struct ipa_hwio_def_ipa_state_dfetcher_mask_0_n_s +{ + u32 mask_queue_dst_grp_dmar_outstanding : 32; +}; + +/* Union definition of register */ +union ipa_hwio_def_ipa_state_dfetcher_mask_0_n_u +{ + struct ipa_hwio_def_ipa_state_dfetcher_mask_0_n_s def; + u32 value; +}; + +/*===========================================================================*/ +/*! + @brief Bit Field definition of register: IPA_STATE_DFETCHER_MASK_1_n +*/ +/*===========================================================================*/ +/* Structure definition of register */ +struct ipa_hwio_def_ipa_state_dfetcher_mask_1_n_s +{ + u32 mask_queue_no_resources_data_sectors : 32; +}; + +/* Union definition of register */ +union ipa_hwio_def_ipa_state_dfetcher_mask_1_n_u +{ + struct ipa_hwio_def_ipa_state_dfetcher_mask_1_n_s def; + u32 value; +}; + +/*===========================================================================*/ +/*! + @brief Bit Field definition of register: IPA_STATE_DFETCHER_MASK_2_n +*/ +/*===========================================================================*/ +/* Structure definition of register */ +struct ipa_hwio_def_ipa_state_dfetcher_mask_2_n_s +{ + u32 mask_queue_no_resources_dps_dmar : 32; +}; + +/* Union definition of register */ +union ipa_hwio_def_ipa_state_dfetcher_mask_2_n_u +{ + struct ipa_hwio_def_ipa_state_dfetcher_mask_2_n_s def; + u32 value; +}; + +/*===========================================================================*/ +/*! + @brief Bit Field definition of register: IPA_STATE_DFETCHER_MASK_3_n +*/ +/*===========================================================================*/ +/* Structure definition of register */ +struct ipa_hwio_def_ipa_state_dfetcher_mask_3_n_s +{ + u32 mask_queue_no_resources_seg_ctx : 32; +}; + +/* Union definition of register */ +union ipa_hwio_def_ipa_state_dfetcher_mask_3_n_u +{ + struct ipa_hwio_def_ipa_state_dfetcher_mask_3_n_s def; + u32 value; +}; + +/*===========================================================================*/ +/*! + @brief Bit Field definition of register: IPA_BAM_ACTIVATED_PORTS_n +*/ +/*===========================================================================*/ +/* Structure definition of register */ +struct ipa_hwio_def_ipa_bam_activated_ports_n_s +{ + u32 endpoints : 32; +}; + +/* Union definition of register */ +union ipa_hwio_def_ipa_bam_activated_ports_n_u +{ + struct ipa_hwio_def_ipa_bam_activated_ports_n_s def; + u32 value; +}; + +/*===========================================================================*/ +/*! + @brief Bit Field definition of register: IPA_YELLOW_MARKER_BELOW_n +*/ +/*===========================================================================*/ +/* Structure definition of register */ +struct ipa_hwio_def_ipa_yellow_marker_below_n_s +{ + u32 endpoints : 32; +}; + +/* Union definition of register */ +union ipa_hwio_def_ipa_yellow_marker_below_n_u +{ + struct ipa_hwio_def_ipa_yellow_marker_below_n_s def; + u32 value; +}; + +/*===========================================================================*/ +/*! + @brief Bit Field definition of register: IPA_YELLOW_MARKER_BELOW_EN_n +*/ +/*===========================================================================*/ +/* Structure definition of register */ +struct ipa_hwio_def_ipa_yellow_marker_below_en_n_s +{ + u32 endpoints : 32; +}; + +/* Union definition of register */ +union ipa_hwio_def_ipa_yellow_marker_below_en_n_u +{ + struct ipa_hwio_def_ipa_yellow_marker_below_en_n_s def; + u32 value; +}; + +/*===========================================================================*/ +/*! + @brief Bit Field definition of register: IPA_YELLOW_MARKER_BELOW_CLR_n +*/ +/*===========================================================================*/ +/* Structure definition of register */ +struct ipa_hwio_def_ipa_yellow_marker_below_clr_n_s +{ + u32 endpoints : 32; +}; + +/* Union definition of register */ +union ipa_hwio_def_ipa_yellow_marker_below_clr_n_u +{ + struct ipa_hwio_def_ipa_yellow_marker_below_clr_n_s def; + u32 value; +}; + +/*===========================================================================*/ +/*! + @brief Bit Field definition of register: IPA_RED_MARKER_BELOW_n +*/ +/*===========================================================================*/ +/* Structure definition of register */ +struct ipa_hwio_def_ipa_red_marker_below_n_s +{ + u32 endpoints : 32; +}; + +/* Union definition of register */ +union ipa_hwio_def_ipa_red_marker_below_n_u +{ + struct ipa_hwio_def_ipa_red_marker_below_n_s def; + u32 value; +}; + +/*===========================================================================*/ +/*! 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+ @brief Bit Field definition of register: IPA_YELLOW_MARKER_SHADOW_n +*/ +/*===========================================================================*/ +/* Structure definition of register */ +struct ipa_hwio_def_ipa_yellow_marker_shadow_n_s +{ + u32 endpoints : 32; +}; + +/* Union definition of register */ +union ipa_hwio_def_ipa_yellow_marker_shadow_n_u +{ + struct ipa_hwio_def_ipa_yellow_marker_shadow_n_s def; + u32 value; +}; + +/*===========================================================================*/ +/*! + @brief Bit Field definition of register: IPA_RED_MARKER_SHADOW_n +*/ +/*===========================================================================*/ +/* Structure definition of register */ +struct ipa_hwio_def_ipa_red_marker_shadow_n_s +{ + u32 endpoints : 32; +}; + +/* Union definition of register */ +union ipa_hwio_def_ipa_red_marker_shadow_n_u +{ + struct ipa_hwio_def_ipa_red_marker_shadow_n_s def; + u32 value; +}; + +/*===========================================================================*/ +/*! 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+ @brief Bit Field definition of register: IPA_SCND_FRAG_VALUES +*/ +/*===========================================================================*/ +/* Structure definition of register */ +struct ipa_hwio_def_ipa_scnd_frag_values_s +{ + u32 ipa_scnd_frag_ram_last_addr : 16; + u32 reserved0 : 8; + u32 ipa_scnd_frag_fairness_cnt : 4; + u32 reserved1 : 4; +}; + +/* Union definition of register */ +union ipa_hwio_def_ipa_scnd_frag_values_u +{ + struct ipa_hwio_def_ipa_scnd_frag_values_s def; + u32 value; +}; + +/*===========================================================================*/ +/*! + @brief Bit Field definition of register: IPA_AOS_CFG +*/ +/*===========================================================================*/ +/* Structure definition of register */ +struct ipa_hwio_def_ipa_aos_cfg_s +{ + u32 ipa_aos_tx_rx_priority : 1; + u32 reserved0 : 31; +}; + +/* Union definition of register */ +union ipa_hwio_def_ipa_aos_cfg_u +{ + struct ipa_hwio_def_ipa_aos_cfg_s def; + u32 value; +}; + +/*===========================================================================*/ +/*! + @brief Bit Field definition of register: IPA_TX_CFG +*/ +/*===========================================================================*/ +/* Structure definition of register */ +struct ipa_hwio_def_ipa_tx_cfg_s +{ + u32 reserved0 : 2; + u32 prefetch_almost_empty_size_tx0 : 4; + u32 dmaw_scnd_outsd_pred_threshold : 4; + u32 dmaw_scnd_outsd_pred_en : 1; + u32 dmaw_max_beats_256_dis : 1; + u32 pa_mask_en : 1; + u32 prefetch_almost_empty_size_tx1 : 4; + u32 dual_tx_enable : 1; + u32 sspnd_pa_no_start_state : 1; + u32 reserved1 : 1; + u32 holb_sticky_drop_en : 1; + u32 reserved2 : 11; +}; + +/* Union definition of register */ +union ipa_hwio_def_ipa_tx_cfg_u +{ + struct ipa_hwio_def_ipa_tx_cfg_s def; + u32 value; +}; + +/*===========================================================================*/ +/*! + @brief Bit Field definition of register: IPA_NAT_UC_EXTERNAL_CFG +*/ +/*===========================================================================*/ +/* Structure definition of register */ +struct ipa_hwio_def_ipa_nat_uc_external_cfg_s +{ + u32 ipa_nat_uc_external_table_addr_lsb : 32; +}; + +/* Union definition of register */ +union ipa_hwio_def_ipa_nat_uc_external_cfg_u +{ + struct ipa_hwio_def_ipa_nat_uc_external_cfg_s def; + u32 value; +}; + +/*===========================================================================*/ +/*! + @brief Bit Field definition of register: IPA_NAT_UC_LOCAL_CFG +*/ +/*===========================================================================*/ +/* Structure definition of register */ +struct ipa_hwio_def_ipa_nat_uc_local_cfg_s +{ + u32 ipa_nat_uc_local_table_addr_lsb : 32; +}; + +/* Union definition of register */ +union ipa_hwio_def_ipa_nat_uc_local_cfg_u +{ + struct ipa_hwio_def_ipa_nat_uc_local_cfg_s def; + u32 value; +}; + +/*===========================================================================*/ +/*! + @brief Bit Field definition of register: IPA_NAT_UC_SHARED_CFG +*/ +/*===========================================================================*/ +/* Structure definition of register */ +struct ipa_hwio_def_ipa_nat_uc_shared_cfg_s +{ + u32 ipa_nat_uc_external_table_addr_msb : 16; + u32 ipa_nat_uc_local_table_addr_msb : 16; +}; + +/* Union definition of register */ +union ipa_hwio_def_ipa_nat_uc_shared_cfg_u +{ + struct ipa_hwio_def_ipa_nat_uc_shared_cfg_s def; + u32 value; +}; + +/*===========================================================================*/ +/*! + @brief Bit Field definition of register: IPA_RAM_INTLV_CFG +*/ +/*===========================================================================*/ +/* Structure definition of register */ +struct ipa_hwio_def_ipa_ram_intlv_cfg_s +{ + u32 ipa_ram_intlv_cfg : 16; + u32 reserved0 : 16; +}; + +/* Union definition of register */ +union ipa_hwio_def_ipa_ram_intlv_cfg_u +{ + struct ipa_hwio_def_ipa_ram_intlv_cfg_s def; + u32 value; +}; + +/*===========================================================================*/ +/*! + @brief Bit Field definition of register: IPA_CONN_TRACK_UC_EXTERNAL_CFG +*/ +/*===========================================================================*/ +/* Structure definition of register */ +struct ipa_hwio_def_ipa_conn_track_uc_external_cfg_s +{ + u32 ipa_conn_track_uc_external_table_addr_lsb : 32; +}; + +/* Union definition of register */ +union ipa_hwio_def_ipa_conn_track_uc_external_cfg_u +{ + struct ipa_hwio_def_ipa_conn_track_uc_external_cfg_s def; + u32 value; +}; + +/*===========================================================================*/ +/*! + @brief Bit Field definition of register: IPA_CONN_TRACK_UC_LOCAL_CFG +*/ +/*===========================================================================*/ +/* Structure definition of register */ +struct ipa_hwio_def_ipa_conn_track_uc_local_cfg_s +{ + u32 ipa_conn_track_uc_local_table_addr_lsb : 32; +}; + +/* Union definition of register */ +union ipa_hwio_def_ipa_conn_track_uc_local_cfg_u +{ + struct ipa_hwio_def_ipa_conn_track_uc_local_cfg_s def; + u32 value; +}; + +/*===========================================================================*/ +/*! + @brief Bit Field definition of register: IPA_CONN_TRACK_UC_SHARED_CFG +*/ +/*===========================================================================*/ +/* Structure definition of register */ +struct ipa_hwio_def_ipa_conn_track_uc_shared_cfg_s +{ + u32 ipa_conn_track_uc_external_table_addr_msb : 16; + u32 ipa_conn_track_uc_local_table_addr_msb : 16; +}; + +/* Union definition of register */ +union ipa_hwio_def_ipa_conn_track_uc_shared_cfg_u +{ + struct ipa_hwio_def_ipa_conn_track_uc_shared_cfg_s def; + u32 value; +}; + +/*===========================================================================*/ +/*! + @brief Bit Field definition of register: IPA_IDLE_INDICATION_CFG +*/ +/*===========================================================================*/ +/* Structure definition of register */ +struct ipa_hwio_def_ipa_idle_indication_cfg_s +{ + u32 enter_idle_debounce_thresh : 16; + u32 idle_indication_enable : 1; + u32 reserved0 : 15; +}; + +/* Union definition of register */ +union ipa_hwio_def_ipa_idle_indication_cfg_u +{ + struct ipa_hwio_def_ipa_idle_indication_cfg_s def; + u32 value; +}; + +/*===========================================================================*/ +/*! + @brief Bit Field definition of register: IPA_QTIME_TIMESTAMP_CFG +*/ +/*===========================================================================*/ +/* Structure definition of register */ +struct ipa_hwio_def_ipa_qtime_timestamp_cfg_s +{ + u32 dpl_timestamp_lsb : 5; + u32 reserved0 : 2; + u32 dpl_timestamp_sel : 1; + u32 tag_timestamp_lsb : 5; + u32 reserved1 : 3; + u32 nat_timestamp_lsb : 5; + u32 reserved2 : 11; +}; + +/* Union definition of register */ +union ipa_hwio_def_ipa_qtime_timestamp_cfg_u +{ + struct ipa_hwio_def_ipa_qtime_timestamp_cfg_s def; + u32 value; +}; + +/*===========================================================================*/ +/*! + @brief Bit Field definition of register: IPA_TIMERS_XO_CLK_DIV_CFG +*/ +/*===========================================================================*/ +/* Structure definition of register */ +struct ipa_hwio_def_ipa_timers_xo_clk_div_cfg_s +{ + u32 value : 9; + u32 reserved0 : 22; + u32 enable : 1; +}; + +/* Union definition of register */ +union ipa_hwio_def_ipa_timers_xo_clk_div_cfg_u +{ + struct ipa_hwio_def_ipa_timers_xo_clk_div_cfg_s def; + u32 value; +}; + +/*===========================================================================*/ +/*! + @brief Bit Field definition of register: IPA_TIMERS_PULSE_GRAN_CFG +*/ +/*===========================================================================*/ +/* Structure definition of register */ +struct ipa_hwio_def_ipa_timers_pulse_gran_cfg_s +{ + u32 gran_0 : 3; + u32 gran_1 : 3; + u32 gran_2 : 3; + u32 gran_3 : 3; + u32 reserved0 : 20; +}; + +/* Union definition of register */ +union ipa_hwio_def_ipa_timers_pulse_gran_cfg_u +{ + struct ipa_hwio_def_ipa_timers_pulse_gran_cfg_s def; + u32 value; +}; + +/*===========================================================================*/ +/*! + @brief Bit Field definition of register: IPA_QTIME_SMP +*/ +/*===========================================================================*/ +/* Structure definition of register */ +struct ipa_hwio_def_ipa_qtime_smp_s +{ + u32 pulse : 1; + u32 reserved0 : 31; +}; + +/* Union definition of register */ +union ipa_hwio_def_ipa_qtime_smp_u +{ + struct ipa_hwio_def_ipa_qtime_smp_s def; + u32 value; +}; + +/*===========================================================================*/ +/*! + @brief Bit Field definition of register: IPA_QTIME_LSB +*/ +/*===========================================================================*/ +/* Structure definition of register */ +struct ipa_hwio_def_ipa_qtime_lsb_s +{ + u32 value : 32; +}; + +/* Union definition of register */ +union ipa_hwio_def_ipa_qtime_lsb_u +{ + struct ipa_hwio_def_ipa_qtime_lsb_s def; + u32 value; +}; + +/*===========================================================================*/ +/*! + @brief Bit Field definition of register: IPA_QTIME_MSB +*/ +/*===========================================================================*/ +/* Structure definition of register */ +struct ipa_hwio_def_ipa_qtime_msb_s +{ + u32 value : 32; +}; + +/* Union definition of register */ +union ipa_hwio_def_ipa_qtime_msb_u +{ + struct ipa_hwio_def_ipa_qtime_msb_s def; + u32 value; +}; + +/*===========================================================================*/ +/*! + @brief Bit Field definition of register: IPA_SRC_RSRC_AMOUNT_REDUCE_EN +*/ +/*===========================================================================*/ +/* Structure definition of register */ +struct ipa_hwio_def_ipa_src_rsrc_amount_reduce_en_s +{ + u32 ipa_src_rsrc_amount_reduce_en : 8; + u32 reserved0 : 24; +}; + +/* Union definition of register */ +union ipa_hwio_def_ipa_src_rsrc_amount_reduce_en_u +{ + struct ipa_hwio_def_ipa_src_rsrc_amount_reduce_en_s def; + u32 value; +}; + +/*===========================================================================*/ +/*! + @brief Bit Field definition of register: IPA_SRC_RSRC_AMOUNT_REDUCE_VALUES_0 +*/ +/*===========================================================================*/ +/* Structure definition of register */ +struct ipa_hwio_def_ipa_src_rsrc_amount_reduce_values_0_s +{ + u32 ipa_src_rsrc_amount_reduce_value_rsrc_type_0 : 6; + u32 reserved0 : 2; + u32 ipa_src_rsrc_amount_reduce_value_rsrc_type_1 : 6; + u32 reserved1 : 2; + u32 ipa_src_rsrc_amount_reduce_value_rsrc_type_2 : 6; + u32 reserved2 : 2; + u32 ipa_src_rsrc_amount_reduce_value_rsrc_type_3 : 6; + u32 reserved3 : 2; +}; + +/* Union definition of register */ +union ipa_hwio_def_ipa_src_rsrc_amount_reduce_values_0_u +{ + struct ipa_hwio_def_ipa_src_rsrc_amount_reduce_values_0_s def; + u32 value; +}; + +/*===========================================================================*/ +/*! + @brief Bit Field definition of register: IPA_SRC_RSRC_AMOUNT_REDUCE_VALUES_1 +*/ +/*===========================================================================*/ +/* Structure definition of register */ +struct ipa_hwio_def_ipa_src_rsrc_amount_reduce_values_1_s +{ + u32 ipa_src_rsrc_amount_reduce_value_rsrc_type_4 : 6; + u32 reserved0 : 26; +}; + +/* Union definition of register */ +union ipa_hwio_def_ipa_src_rsrc_amount_reduce_values_1_u +{ + struct ipa_hwio_def_ipa_src_rsrc_amount_reduce_values_1_s def; + u32 value; +}; + +/*===========================================================================*/ +/*! + @brief Bit Field definition of register: IPA_DST_RSRC_AMOUNT_REDUCE_EN +*/ +/*===========================================================================*/ +/* Structure definition of register */ +struct ipa_hwio_def_ipa_dst_rsrc_amount_reduce_en_s +{ + u32 ipa_dst_rsrc_amount_reduce_en : 4; + u32 reserved0 : 28; +}; + +/* Union definition of register */ +union ipa_hwio_def_ipa_dst_rsrc_amount_reduce_en_u +{ + struct ipa_hwio_def_ipa_dst_rsrc_amount_reduce_en_s def; + u32 value; +}; + +/*===========================================================================*/ +/*! + @brief Bit Field definition of register: IPA_DST_RSRC_AMOUNT_REDUCE_VALUES_0 +*/ +/*===========================================================================*/ +/* Structure definition of register */ +struct ipa_hwio_def_ipa_dst_rsrc_amount_reduce_values_0_s +{ + u32 ipa_dst_rsrc_amount_reduce_value_rsrc_type_0 : 6; + u32 reserved0 : 2; + u32 ipa_dst_rsrc_amount_reduce_value_rsrc_type_1 : 6; + u32 reserved1 : 18; +}; + +/* Union definition of register */ +union ipa_hwio_def_ipa_dst_rsrc_amount_reduce_values_0_u +{ + struct ipa_hwio_def_ipa_dst_rsrc_amount_reduce_values_0_s def; + u32 value; +}; + +/*===========================================================================*/ +/*! + @brief Bit Field definition of register: IPA_ATOMIC_LOCK_CFG +*/ +/*===========================================================================*/ +/* Structure definition of register */ +struct ipa_hwio_def_ipa_atomic_lock_cfg_s +{ + u32 groups_to_mask : 6; + u32 reserved0 : 26; +}; + +/* Union definition of register */ +union ipa_hwio_def_ipa_atomic_lock_cfg_u +{ + struct ipa_hwio_def_ipa_atomic_lock_cfg_s def; + u32 value; +}; + +/*===========================================================================*/ +/*! + @brief Bit Field definition of register: IPA_GENERIC_RAM_ARBITER_PRIORITY +*/ +/*===========================================================================*/ +/* Structure definition of register */ +struct ipa_hwio_def_ipa_generic_ram_arbiter_priority_s +{ + u32 rd_priority_valid : 1; + u32 wr_priority_valid : 1; + u32 reserved0 : 2; + u32 rd_priority_index : 8; + u32 wr_priority_index : 8; + u32 reserved1 : 12; +}; + +/* Union definition of register */ +union ipa_hwio_def_ipa_generic_ram_arbiter_priority_u +{ + struct ipa_hwio_def_ipa_generic_ram_arbiter_priority_s def; + u32 value; +}; + +/*===========================================================================*/ +/*! + @brief Bit Field definition of register: IPA_SRC_RSRC_GRP_01_RSRC_TYPE_n +*/ +/*===========================================================================*/ +/* Structure definition of register */ +struct ipa_hwio_def_ipa_src_rsrc_grp_01_rsrc_type_n_s +{ + u32 src_rsrc_grp_0_min_limit : 6; + u32 reserved0 : 2; + u32 src_rsrc_grp_0_max_limit : 6; + u32 reserved1 : 2; + u32 src_rsrc_grp_1_min_limit : 6; + u32 reserved2 : 2; + u32 src_rsrc_grp_1_max_limit : 6; + u32 reserved3 : 2; +}; + +/* Union definition of register */ +union ipa_hwio_def_ipa_src_rsrc_grp_01_rsrc_type_n_u +{ + struct ipa_hwio_def_ipa_src_rsrc_grp_01_rsrc_type_n_s def; + u32 value; +}; + +/*===========================================================================*/ +/*! + @brief Bit Field definition of register: IPA_SRC_RSRC_GRP_23_RSRC_TYPE_n +*/ +/*===========================================================================*/ +/* Structure definition of register */ +struct ipa_hwio_def_ipa_src_rsrc_grp_23_rsrc_type_n_s +{ + u32 src_rsrc_grp_2_min_limit : 6; + u32 reserved0 : 2; + u32 src_rsrc_grp_2_max_limit : 6; + u32 reserved1 : 2; + u32 src_rsrc_grp_3_min_limit : 6; + u32 reserved2 : 2; + u32 src_rsrc_grp_3_max_limit : 6; + u32 reserved3 : 2; +}; + +/* Union definition of register */ +union ipa_hwio_def_ipa_src_rsrc_grp_23_rsrc_type_n_u +{ + struct ipa_hwio_def_ipa_src_rsrc_grp_23_rsrc_type_n_s def; + u32 value; +}; + +/*===========================================================================*/ +/*! + @brief Bit Field definition of register: IPA_SRC_RSRC_GRP_45_RSRC_TYPE_n +*/ +/*===========================================================================*/ +/* Structure definition of register */ +struct ipa_hwio_def_ipa_src_rsrc_grp_45_rsrc_type_n_s +{ + u32 src_rsrc_grp_4_min_limit : 6; + u32 reserved0 : 2; + u32 src_rsrc_grp_4_max_limit : 6; + u32 reserved1 : 2; + u32 src_rsrc_grp_5_min_limit : 6; + u32 reserved2 : 2; + u32 src_rsrc_grp_5_max_limit : 6; + u32 reserved3 : 2; +}; + +/* Union definition of register */ +union ipa_hwio_def_ipa_src_rsrc_grp_45_rsrc_type_n_u +{ + struct ipa_hwio_def_ipa_src_rsrc_grp_45_rsrc_type_n_s def; + u32 value; +}; + +/*===========================================================================*/ +/*! + @brief Bit Field definition of register: IPA_SRC_RSRC_GRP_67_RSRC_TYPE_n +*/ +/*===========================================================================*/ +/* Structure definition of register */ +struct ipa_hwio_def_ipa_src_rsrc_grp_67_rsrc_type_n_s +{ + u32 src_rsrc_grp_6_min_limit : 6; + u32 reserved0 : 2; + u32 src_rsrc_grp_6_max_limit : 6; + u32 reserved1 : 2; + u32 src_rsrc_grp_7_min_limit : 6; + u32 reserved2 : 2; + u32 src_rsrc_grp_7_max_limit : 6; + u32 reserved3 : 2; +}; + +/* Union definition of register */ +union ipa_hwio_def_ipa_src_rsrc_grp_67_rsrc_type_n_u +{ + struct ipa_hwio_def_ipa_src_rsrc_grp_67_rsrc_type_n_s def; + u32 value; +}; + +/*===========================================================================*/ +/*! + @brief Bit Field definition of register: IPA_SRC_RSRC_GRP_0123_RSRC_TYPE_CNT_n +*/ +/*===========================================================================*/ +/* Structure definition of register */ +struct ipa_hwio_def_ipa_src_rsrc_grp_0123_rsrc_type_cnt_n_s +{ + u32 src_rsrc_grp_0_cnt : 6; + u32 reserved0 : 2; + u32 src_rsrc_grp_1_cnt : 6; + u32 reserved1 : 2; + u32 src_rsrc_grp_2_cnt : 6; + u32 reserved2 : 2; + u32 src_rsrc_grp_3_cnt : 6; + u32 reserved3 : 2; +}; + +/* Union definition of register */ +union ipa_hwio_def_ipa_src_rsrc_grp_0123_rsrc_type_cnt_n_u +{ + struct ipa_hwio_def_ipa_src_rsrc_grp_0123_rsrc_type_cnt_n_s def; + u32 value; +}; + +/*===========================================================================*/ +/*! + @brief Bit Field definition of register: IPA_SRC_RSRC_GRP_4567_RSRC_TYPE_CNT_n +*/ +/*===========================================================================*/ +/* Structure definition of register */ +struct ipa_hwio_def_ipa_src_rsrc_grp_4567_rsrc_type_cnt_n_s +{ + u32 src_rsrc_grp_4_cnt : 6; + u32 reserved0 : 2; + u32 src_rsrc_grp_5_cnt : 6; + u32 reserved1 : 18; +}; + +/* Union definition of register */ +union ipa_hwio_def_ipa_src_rsrc_grp_4567_rsrc_type_cnt_n_u +{ + struct ipa_hwio_def_ipa_src_rsrc_grp_4567_rsrc_type_cnt_n_s def; + u32 value; +}; + +/*===========================================================================*/ +/*! + @brief Bit Field definition of register: IPA_SRC_RSRC_TYPE_AMOUNT_n +*/ +/*===========================================================================*/ +/* Structure definition of register */ +struct ipa_hwio_def_ipa_src_rsrc_type_amount_n_s +{ + u32 src_rsrc_type_amount : 6; + u32 reserved0 : 26; +}; + +/* Union definition of register */ +union ipa_hwio_def_ipa_src_rsrc_type_amount_n_u +{ + struct ipa_hwio_def_ipa_src_rsrc_type_amount_n_s def; + u32 value; +}; + +/*===========================================================================*/ +/*! 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+ @brief Bit Field definition of register: IPA_DST_RSRC_GRP_45_RSRC_TYPE_n +*/ +/*===========================================================================*/ +/* Structure definition of register */ +struct ipa_hwio_def_ipa_dst_rsrc_grp_45_rsrc_type_n_s +{ + u32 dst_rsrc_grp_4_min_limit : 6; + u32 reserved0 : 2; + u32 dst_rsrc_grp_4_max_limit : 6; + u32 reserved1 : 2; + u32 dst_rsrc_grp_5_min_limit : 6; + u32 reserved2 : 2; + u32 dst_rsrc_grp_5_max_limit : 6; + u32 reserved3 : 2; +}; + +/* Union definition of register */ +union ipa_hwio_def_ipa_dst_rsrc_grp_45_rsrc_type_n_u +{ + struct ipa_hwio_def_ipa_dst_rsrc_grp_45_rsrc_type_n_s def; + u32 value; +}; + +/*===========================================================================*/ +/*! + @brief Bit Field definition of register: IPA_DST_RSRC_GRP_67_RSRC_TYPE_n +*/ +/*===========================================================================*/ +/* Structure definition of register */ +struct ipa_hwio_def_ipa_dst_rsrc_grp_67_rsrc_type_n_s +{ + u32 dst_rsrc_grp_6_min_limit : 6; + u32 reserved0 : 2; + u32 dst_rsrc_grp_6_max_limit : 6; + u32 reserved1 : 18; +}; + +/* Union definition of register */ +union ipa_hwio_def_ipa_dst_rsrc_grp_67_rsrc_type_n_u +{ + struct ipa_hwio_def_ipa_dst_rsrc_grp_67_rsrc_type_n_s def; + u32 value; +}; + +/*===========================================================================*/ +/*! + @brief Bit Field definition of register: IPA_DST_RSRC_GRP_0123_RSRC_TYPE_CNT_n +*/ +/*===========================================================================*/ +/* Structure definition of register */ +struct ipa_hwio_def_ipa_dst_rsrc_grp_0123_rsrc_type_cnt_n_s +{ + u32 dst_rsrc_grp_0_cnt : 6; + u32 reserved0 : 2; + u32 dst_rsrc_grp_1_cnt : 6; + u32 reserved1 : 2; + u32 dst_rsrc_grp_2_cnt : 6; + u32 reserved2 : 2; + u32 dst_rsrc_grp_3_cnt : 6; + u32 reserved3 : 2; +}; + +/* Union definition of register */ +union ipa_hwio_def_ipa_dst_rsrc_grp_0123_rsrc_type_cnt_n_u +{ + struct ipa_hwio_def_ipa_dst_rsrc_grp_0123_rsrc_type_cnt_n_s def; + u32 value; +}; + +/*===========================================================================*/ +/*! + @brief Bit Field definition of register: IPA_DST_RSRC_GRP_4567_RSRC_TYPE_CNT_n +*/ +/*===========================================================================*/ +/* Structure definition of register */ +struct ipa_hwio_def_ipa_dst_rsrc_grp_4567_rsrc_type_cnt_n_s +{ + u32 dst_rsrc_grp_4_cnt : 8; + u32 dst_rsrc_grp_5_cnt : 8; + u32 dst_rsrc_grp_6_cnt : 8; + u32 reserved0 : 8; +}; + +/* Union definition of register */ +union ipa_hwio_def_ipa_dst_rsrc_grp_4567_rsrc_type_cnt_n_u +{ + struct ipa_hwio_def_ipa_dst_rsrc_grp_4567_rsrc_type_cnt_n_s def; + u32 value; +}; + +/*===========================================================================*/ +/*! + @brief Bit Field definition of register: IPA_DST_RSRC_TYPE_AMOUNT_n +*/ +/*===========================================================================*/ +/* Structure definition of register */ +struct ipa_hwio_def_ipa_dst_rsrc_type_amount_n_s +{ + u32 dst_rsrc_type_amount : 6; + u32 reserved0 : 26; +}; + +/* Union definition of register */ +union ipa_hwio_def_ipa_dst_rsrc_type_amount_n_u +{ + struct ipa_hwio_def_ipa_dst_rsrc_type_amount_n_s def; + u32 value; +}; + +/*===========================================================================*/ +/*! + @brief Bit Field definition of register: IPA_RX_CFG +*/ +/*===========================================================================*/ +/* Structure definition of register */ +struct ipa_hwio_def_ipa_rx_cfg_s +{ + u32 cmdq_split_not_wait_data_desc_prior_hdr_push : 1; + u32 rx_cmdq_splitter_cmdq_pending_mux_disable : 1; + u32 reserved0 : 30; +}; + +/* Union definition of register */ +union ipa_hwio_def_ipa_rx_cfg_u +{ + struct ipa_hwio_def_ipa_rx_cfg_s def; + u32 value; +}; + +/*===========================================================================*/ +/*! + @brief Bit Field definition of register: IPA_RSRC_GRP_CFG +*/ +/*===========================================================================*/ +/* Structure definition of register */ +struct ipa_hwio_def_ipa_rsrc_grp_cfg_s +{ + u32 src_grp_special_valid : 1; + u32 reserved0 : 3; + u32 src_grp_special_index : 3; + u32 reserved1 : 1; + u32 dst_pipe_special_valid : 1; + u32 reserved2 : 3; + u32 dst_pipe_special_index : 8; + u32 dst_grp_special_valid : 1; + u32 reserved3 : 3; + u32 dst_grp_special_index : 6; + u32 reserved4 : 2; +}; + +/* Union definition of register */ +union ipa_hwio_def_ipa_rsrc_grp_cfg_u +{ + struct ipa_hwio_def_ipa_rsrc_grp_cfg_s def; + u32 value; +}; + +/*===========================================================================*/ +/*! + @brief Bit Field definition of register: IPA_RSRC_GRP_CFG_EXT +*/ +/*===========================================================================*/ +/* Structure definition of register */ +struct ipa_hwio_def_ipa_rsrc_grp_cfg_ext_s +{ + u32 src_grp_2nd_priority_special_valid : 1; + u32 reserved0 : 3; + u32 src_grp_2nd_priority_special_index : 3; + u32 reserved1 : 25; +}; + +/* Union definition of register */ +union ipa_hwio_def_ipa_rsrc_grp_cfg_ext_u +{ + struct ipa_hwio_def_ipa_rsrc_grp_cfg_ext_s def; + u32 value; +}; + +/*===========================================================================*/ +/*! + @brief Bit Field definition of register: IPA_AXI_CFG +*/ +/*===========================================================================*/ +/* Structure definition of register */ +struct ipa_hwio_def_ipa_axi_cfg_s +{ + u32 relaxed_ordering_gsi_rd : 1; + u32 relaxed_ordering_gsi_wr : 1; + u32 relaxed_ordering_ipa_rd : 1; + u32 relaxed_ordering_ipa_wr : 1; + u32 reserved0 : 28; +}; + +/* Union definition of register */ +union ipa_hwio_def_ipa_axi_cfg_u +{ + struct ipa_hwio_def_ipa_axi_cfg_s def; + u32 value; +}; + +/*===========================================================================*/ +/*! + @brief Bit Field definition of register: IPA_AGGR_FORCE_CLOSE_n +*/ +/*===========================================================================*/ +/* Structure definition of register */ +struct ipa_hwio_def_ipa_aggr_force_close_n_s +{ + u32 aggr_force_close_pipe_bitmap : 32; +}; + +/* Union definition of register */ +union ipa_hwio_def_ipa_aggr_force_close_n_u +{ + struct ipa_hwio_def_ipa_aggr_force_close_n_s def; + u32 value; +}; + +/*===========================================================================*/ +/*! + @brief Bit Field definition of register: IPA_STAT_QUOTA_BASE_n +*/ +/*===========================================================================*/ +/* Structure definition of register */ +struct ipa_hwio_def_ipa_stat_quota_base_n_s +{ + u32 base_addr_offset : 3; + u32 base_addr : 16; + u32 reserved0 : 13; +}; + +/* Union definition of register */ +union ipa_hwio_def_ipa_stat_quota_base_n_u +{ + struct ipa_hwio_def_ipa_stat_quota_base_n_s def; + u32 value; +}; + +/*===========================================================================*/ +/*! + @brief Bit Field definition of register: IPA_STAT_TETHERING_BASE_n +*/ +/*===========================================================================*/ +/* Structure definition of register */ +struct ipa_hwio_def_ipa_stat_tethering_base_n_s +{ + u32 base_addr_offset : 3; + u32 base_addr : 16; + u32 reserved0 : 13; +}; + +/* Union definition of register */ +union ipa_hwio_def_ipa_stat_tethering_base_n_u +{ + struct ipa_hwio_def_ipa_stat_tethering_base_n_s def; + u32 value; +}; + +/*===========================================================================*/ +/*! + @brief Bit Field definition of register: IPA_STAT_DROP_CNT_BASE_n +*/ +/*===========================================================================*/ +/* Structure definition of register */ +struct ipa_hwio_def_ipa_stat_drop_cnt_base_n_s +{ + u32 base_addr_offset : 3; + u32 base_addr : 16; + u32 reserved0 : 13; +}; + +/* Union definition of register */ +union ipa_hwio_def_ipa_stat_drop_cnt_base_n_u +{ + struct ipa_hwio_def_ipa_stat_drop_cnt_base_n_s def; + u32 value; +}; + +/*===========================================================================*/ +/*! + @brief Bit Field definition of register: IPA_STAT_FILTER_IPV4_BASE +*/ +/*===========================================================================*/ +/* Structure definition of register */ +struct ipa_hwio_def_ipa_stat_filter_ipv4_base_s +{ + u32 base_addr_offset : 3; + u32 base_addr : 16; + u32 reserved0 : 13; +}; + +/* Union definition of register */ +union ipa_hwio_def_ipa_stat_filter_ipv4_base_u +{ + struct ipa_hwio_def_ipa_stat_filter_ipv4_base_s def; + u32 value; +}; + +/*===========================================================================*/ +/*! + @brief Bit Field definition of register: IPA_STAT_FILTER_IPV6_BASE +*/ +/*===========================================================================*/ +/* Structure definition of register */ +struct ipa_hwio_def_ipa_stat_filter_ipv6_base_s +{ + u32 base_addr_offset : 3; + u32 base_addr : 16; + u32 reserved0 : 13; +}; + +/* Union definition of register */ +union ipa_hwio_def_ipa_stat_filter_ipv6_base_u +{ + struct ipa_hwio_def_ipa_stat_filter_ipv6_base_s def; + u32 value; +}; + +/*===========================================================================*/ +/*! + @brief Bit Field definition of register: IPA_STAT_ROUTER_IPV4_BASE +*/ +/*===========================================================================*/ +/* Structure definition of register */ +struct ipa_hwio_def_ipa_stat_router_ipv4_base_s +{ + u32 base_addr_offset : 3; + u32 base_addr : 16; + u32 reserved0 : 13; +}; + +/* Union definition of register */ +union ipa_hwio_def_ipa_stat_router_ipv4_base_u +{ + struct ipa_hwio_def_ipa_stat_router_ipv4_base_s def; + u32 value; +}; + +/*===========================================================================*/ +/*! + @brief Bit Field definition of register: IPA_STAT_ROUTER_IPV6_BASE +*/ +/*===========================================================================*/ +/* Structure definition of register */ +struct ipa_hwio_def_ipa_stat_router_ipv6_base_s +{ + u32 base_addr_offset : 3; + u32 base_addr : 16; + u32 reserved0 : 13; +}; + +/* Union definition of register */ +union ipa_hwio_def_ipa_stat_router_ipv6_base_u +{ + struct ipa_hwio_def_ipa_stat_router_ipv6_base_s def; + u32 value; +}; + +/*===========================================================================*/ +/*! + @brief Bit Field definition of register: IPA_STAT_QUOTA_MASK_EE_n_REG_k +*/ +/*===========================================================================*/ +/* Structure definition of register */ +struct ipa_hwio_def_ipa_stat_quota_mask_ee_n_reg_k_s +{ + u32 pipe_mask : 32; +}; + +/* Union definition of register */ +union ipa_hwio_def_ipa_stat_quota_mask_ee_n_reg_k_u +{ + struct ipa_hwio_def_ipa_stat_quota_mask_ee_n_reg_k_s def; + u32 value; +}; + +/*===========================================================================*/ +/*! + @brief Bit Field definition of register: IPA_STAT_TETHERING_MASK_EE_n_REG_k +*/ +/*===========================================================================*/ +/* Structure definition of register */ +struct ipa_hwio_def_ipa_stat_tethering_mask_ee_n_reg_k_s +{ + u32 pipe_mask : 32; +}; + +/* Union definition of register */ +union ipa_hwio_def_ipa_stat_tethering_mask_ee_n_reg_k_u +{ + struct ipa_hwio_def_ipa_stat_tethering_mask_ee_n_reg_k_s def; + u32 value; +}; + +/*===========================================================================*/ +/*! + @brief Bit Field definition of register: IPA_STAT_DROP_CNT_MASK_EE_n_REG_k +*/ +/*===========================================================================*/ +/* Structure definition of register */ +struct ipa_hwio_def_ipa_stat_drop_cnt_mask_ee_n_reg_k_s +{ + u32 pipe_mask : 32; +}; + +/* Union definition of register */ +union ipa_hwio_def_ipa_stat_drop_cnt_mask_ee_n_reg_k_u +{ + struct ipa_hwio_def_ipa_stat_drop_cnt_mask_ee_n_reg_k_s def; + u32 value; +}; + +/*===========================================================================*/ +/*! + @brief Bit Field definition of register: IPA_NLO_PP_CFG1 +*/ +/*===========================================================================*/ +/* Structure definition of register */ +struct ipa_hwio_def_ipa_nlo_pp_cfg1_s +{ + u32 nlo_ack_pp : 8; + u32 nlo_data_pp : 8; + u32 nlo_status_pp : 8; + u32 nlo_ack_max_vp : 8; +}; + +/* Union definition of register */ +union ipa_hwio_def_ipa_nlo_pp_cfg1_u +{ + struct ipa_hwio_def_ipa_nlo_pp_cfg1_s def; + u32 value; +}; + +/*===========================================================================*/ +/*! + @brief Bit Field definition of register: IPA_NLO_PP_CFG2 +*/ +/*===========================================================================*/ +/* Structure definition of register */ +struct ipa_hwio_def_ipa_nlo_pp_cfg2_s +{ + u32 nlo_ack_close_padd : 8; + u32 nlo_data_close_padd : 8; + u32 nlo_ack_buffer_mode : 1; + u32 nlo_data_buffer_mode : 1; + u32 nlo_status_buffer_mode : 1; + u32 reserved0 : 13; +}; + +/* Union definition of register */ +union ipa_hwio_def_ipa_nlo_pp_cfg2_u +{ + struct ipa_hwio_def_ipa_nlo_pp_cfg2_s def; + u32 value; +}; + +/*===========================================================================*/ +/*! + @brief Bit Field definition of register: IPA_NLO_MIN_DSM_CFG +*/ +/*===========================================================================*/ +/* Structure definition of register */ +struct ipa_hwio_def_ipa_nlo_min_dsm_cfg_s +{ + u32 nlo_ack_min_dsm_len : 16; + u32 nlo_data_min_dsm_len : 16; +}; + +/* Union definition of register */ +union ipa_hwio_def_ipa_nlo_min_dsm_cfg_u +{ + struct ipa_hwio_def_ipa_nlo_min_dsm_cfg_s def; + u32 value; +}; + +/*===========================================================================*/ +/*! + @brief Bit Field definition of register: IPA_NLO_VP_AGGR_CFG_LSB_n +*/ +/*===========================================================================*/ +/* Structure definition of register */ +struct ipa_hwio_def_ipa_nlo_vp_aggr_cfg_lsb_n_s +{ + u32 vp_pkt_limit : 6; + u32 vp_time_limit : 5; + u32 vp_byte_limit : 6; + u32 vp_hard_byte_limit_en : 1; + u32 vp_aggr_gran_sel : 1; + u32 reserved0 : 13; +}; + +/* Union definition of register */ +union ipa_hwio_def_ipa_nlo_vp_aggr_cfg_lsb_n_u +{ + struct ipa_hwio_def_ipa_nlo_vp_aggr_cfg_lsb_n_s def; + u32 value; +}; + +/*===========================================================================*/ +/*! + @brief Bit Field definition of register: IPA_NLO_VP_LIMIT_CFG_n +*/ +/*===========================================================================*/ +/* Structure definition of register */ +struct ipa_hwio_def_ipa_nlo_vp_limit_cfg_n_s +{ + u32 lower_size : 16; + u32 upper_size : 16; +}; + +/* Union definition of register */ +union ipa_hwio_def_ipa_nlo_vp_limit_cfg_n_u +{ + struct ipa_hwio_def_ipa_nlo_vp_limit_cfg_n_s def; + u32 value; +}; + +/*===========================================================================*/ +/*! + @brief Bit Field definition of register: IPA_NLO_VP_FLUSH_REQ +*/ +/*===========================================================================*/ +/* Structure definition of register */ +struct ipa_hwio_def_ipa_nlo_vp_flush_req_s +{ + u32 vp_flush_pp_indx : 8; + u32 reserved0 : 8; + u32 vp_flush_vp_indx : 8; + u32 reserved1 : 7; + u32 vp_flush_req : 1; +}; + +/* Union definition of register */ +union ipa_hwio_def_ipa_nlo_vp_flush_req_u +{ + struct ipa_hwio_def_ipa_nlo_vp_flush_req_s def; + u32 value; +}; + +/*===========================================================================*/ +/*! + @brief Bit Field definition of register: IPA_NLO_VP_FLUSH_COOKIE +*/ +/*===========================================================================*/ +/* Structure definition of register */ +struct ipa_hwio_def_ipa_nlo_vp_flush_cookie_s +{ + u32 vp_flush_cookie : 32; +}; + +/* Union definition of register */ +union ipa_hwio_def_ipa_nlo_vp_flush_cookie_u +{ + struct ipa_hwio_def_ipa_nlo_vp_flush_cookie_s def; + u32 value; +}; + +/*===========================================================================*/ +/*! + @brief Bit Field definition of register: IPA_NLO_VP_FLUSH_ACK +*/ +/*===========================================================================*/ +/* Structure definition of register */ +struct ipa_hwio_def_ipa_nlo_vp_flush_ack_s +{ + u32 vp_flush_ack : 1; + u32 reserved0 : 31; +}; + +/* Union definition of register */ +union ipa_hwio_def_ipa_nlo_vp_flush_ack_u +{ + struct ipa_hwio_def_ipa_nlo_vp_flush_ack_s def; + u32 value; +}; + +/*===========================================================================*/ +/*! + @brief Bit Field definition of register: IPA_NLO_VP_DSM_OPEN +*/ +/*===========================================================================*/ +/* Structure definition of register */ +struct ipa_hwio_def_ipa_nlo_vp_dsm_open_s +{ + u32 vp_dsm_open : 32; +}; + +/* Union definition of register */ +union ipa_hwio_def_ipa_nlo_vp_dsm_open_u +{ + struct ipa_hwio_def_ipa_nlo_vp_dsm_open_s def; + u32 value; +}; + +/*===========================================================================*/ +/*! + @brief Bit Field definition of register: IPA_NLO_VP_QBAP_OPEN +*/ +/*===========================================================================*/ +/* Structure definition of register */ +struct ipa_hwio_def_ipa_nlo_vp_qbap_open_s +{ + u32 vp_qbap_open : 32; +}; + +/* Union definition of register */ +union ipa_hwio_def_ipa_nlo_vp_qbap_open_u +{ + struct ipa_hwio_def_ipa_nlo_vp_qbap_open_s def; + u32 value; +}; + +/*===========================================================================*/ +/*! + @brief Bit Field definition of register: IPA_COAL_MASTER_CFG +*/ +/*===========================================================================*/ +/* Structure definition of register */ +struct ipa_hwio_def_ipa_coal_master_cfg_s +{ + u32 coal_force_to_default : 1; + u32 coal_enhanced_ipv4_id_en : 1; + u32 reserved0 : 30; +}; + +/* Union definition of register */ +union ipa_hwio_def_ipa_coal_master_cfg_u +{ + struct ipa_hwio_def_ipa_coal_master_cfg_s def; + u32 value; +}; + +/*===========================================================================*/ +/*! + @brief Bit Field definition of register: IPA_COAL_EVICT_LRU +*/ +/*===========================================================================*/ +/* Structure definition of register */ +struct ipa_hwio_def_ipa_coal_evict_lru_s +{ + u32 coal_eviction_en : 1; + u32 coal_vp_lru_thrshld : 5; + u32 reserved0 : 26; +}; + +/* Union definition of register */ +union ipa_hwio_def_ipa_coal_evict_lru_u +{ + struct ipa_hwio_def_ipa_coal_evict_lru_s def; + u32 value; +}; + +/*===========================================================================*/ +/*! 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+ @brief Bit Field definition of register: IPA_ENDP_INIT_CFG_n +*/ +/*===========================================================================*/ +/* Structure definition of register */ +struct ipa_hwio_def_ipa_endp_init_cfg_n_s +{ + u32 frag_offload_en : 1; + u32 cs_offload_en : 2; + u32 cs_metadata_hdr_offset : 4; + u32 reserved0 : 1; + u32 gen_qmb_master_sel : 1; + u32 reserved1 : 23; +}; + +/* Union definition of register */ +union ipa_hwio_def_ipa_endp_init_cfg_n_u +{ + struct ipa_hwio_def_ipa_endp_init_cfg_n_s def; + u32 value; +}; + +/*===========================================================================*/ +/*! + @brief Bit Field definition of register: IPA_ENDP_INIT_NAT_n +*/ +/*===========================================================================*/ +/* Structure definition of register */ +struct ipa_hwio_def_ipa_endp_init_nat_n_s +{ + u32 nat_en : 2; + u32 reserved0 : 30; +}; + +/* Union definition of register */ +union ipa_hwio_def_ipa_endp_init_nat_n_u +{ + struct ipa_hwio_def_ipa_endp_init_nat_n_s def; + u32 value; +}; + +/*===========================================================================*/ +/*! + @brief Bit Field definition of register: IPA_ENDP_INIT_HDR_n +*/ +/*===========================================================================*/ +/* Structure definition of register */ +struct ipa_hwio_def_ipa_endp_init_hdr_n_s +{ + u32 hdr_len : 6; + u32 hdr_ofst_metadata_valid : 1; + u32 hdr_ofst_metadata : 6; + u32 hdr_additional_const_len : 6; + u32 hdr_ofst_pkt_size_valid : 1; + u32 hdr_ofst_pkt_size : 6; + u32 reserved0 : 1; + u32 hdr_len_inc_deagg_hdr : 1; + u32 hdr_len_msb : 2; + u32 hdr_ofst_metadata_msb : 2; +}; + +/* Union definition of register */ +union ipa_hwio_def_ipa_endp_init_hdr_n_u +{ + struct ipa_hwio_def_ipa_endp_init_hdr_n_s def; + u32 value; +}; + +/*===========================================================================*/ +/*! + @brief Bit Field definition of register: IPA_ENDP_INIT_HDR_EXT_n +*/ +/*===========================================================================*/ +/* Structure definition of register */ +struct ipa_hwio_def_ipa_endp_init_hdr_ext_n_s +{ + u32 hdr_endianess : 1; + u32 hdr_total_len_or_pad_valid : 1; + u32 hdr_total_len_or_pad : 1; + u32 hdr_payload_len_inc_padding : 1; + u32 hdr_total_len_or_pad_offset : 6; + u32 hdr_pad_to_alignment : 4; + u32 reserved0 : 2; + u32 hdr_total_len_or_pad_offset_msb : 2; + u32 hdr_ofst_pkt_size_msb : 2; + u32 hdr_additional_const_len_msb : 2; + u32 hdr_bytes_to_remove_valid : 1; + u32 reserved1 : 1; + u32 hdr_bytes_to_remove : 8; +}; + +/* Union definition of register */ +union ipa_hwio_def_ipa_endp_init_hdr_ext_n_u +{ + struct ipa_hwio_def_ipa_endp_init_hdr_ext_n_s def; + u32 value; +}; + +/*===========================================================================*/ +/*! + @brief Bit Field definition of register: IPA_ENDP_INIT_HDR_METADATA_MASK_n +*/ +/*===========================================================================*/ +/* Structure definition of register */ +struct ipa_hwio_def_ipa_endp_init_hdr_metadata_mask_n_s +{ + u32 metadata_mask : 32; +}; + +/* Union definition of register */ +union ipa_hwio_def_ipa_endp_init_hdr_metadata_mask_n_u +{ + struct ipa_hwio_def_ipa_endp_init_hdr_metadata_mask_n_s def; + u32 value; +}; + +/*===========================================================================*/ +/*! + @brief Bit Field definition of register: IPA_ENDP_INIT_HDR_METADATA_n +*/ +/*===========================================================================*/ +/* Structure definition of register */ +struct ipa_hwio_def_ipa_endp_init_hdr_metadata_n_s +{ + u32 metadata : 32; +}; + +/* Union definition of register */ +union ipa_hwio_def_ipa_endp_init_hdr_metadata_n_u +{ + struct ipa_hwio_def_ipa_endp_init_hdr_metadata_n_s def; + u32 value; +}; + +/*===========================================================================*/ +/*! + @brief Bit Field definition of register: IPA_ENDP_INIT_MODE_n +*/ +/*===========================================================================*/ +/* Structure definition of register */ +struct ipa_hwio_def_ipa_endp_init_mode_n_s +{ + u32 mode : 3; + u32 bearer_cntx_enable : 1; + u32 dest_pipe_index : 8; + u32 byte_threshold : 16; + u32 pipe_replicate_en : 1; + u32 pad_en : 1; + u32 drbip_acl_enable : 1; + u32 reserved0 : 1; +}; + +/* Union definition of register */ +union ipa_hwio_def_ipa_endp_init_mode_n_u +{ + struct ipa_hwio_def_ipa_endp_init_mode_n_s def; + u32 value; +}; + +/*===========================================================================*/ +/*! + @brief Bit Field definition of register: IPA_ENDP_INIT_AGGR_n +*/ +/*===========================================================================*/ +/* Structure definition of register */ +struct ipa_hwio_def_ipa_endp_init_aggr_n_s +{ + u32 aggr_en : 2; + u32 aggr_type : 3; + u32 aggr_byte_limit : 6; + u32 reserved0 : 1; + u32 aggr_time_limit : 5; + u32 aggr_pkt_limit : 6; + u32 aggr_sw_eof_active : 1; + u32 aggr_force_close : 1; + u32 reserved1 : 1; + u32 aggr_hard_byte_limit_enable : 1; + u32 aggr_gran_sel : 1; + u32 reserved2 : 4; +}; + +/* Union definition of register */ +union ipa_hwio_def_ipa_endp_init_aggr_n_u +{ + struct ipa_hwio_def_ipa_endp_init_aggr_n_s def; + u32 value; +}; + +/*===========================================================================*/ +/*! + @brief Bit Field definition of register: IPA_ENDP_INIT_HOL_BLOCK_EN_n +*/ +/*===========================================================================*/ +/* Structure definition of register */ +struct ipa_hwio_def_ipa_endp_init_hol_block_en_n_s +{ + u32 en : 1; + u32 reserved0 : 31; +}; + +/* Union definition of register */ +union ipa_hwio_def_ipa_endp_init_hol_block_en_n_u +{ + struct ipa_hwio_def_ipa_endp_init_hol_block_en_n_s def; + u32 value; +}; + +/*===========================================================================*/ +/*! + @brief Bit Field definition of register: IPA_ENDP_INIT_HOL_BLOCK_TIMER_n +*/ +/*===========================================================================*/ +/* Structure definition of register */ +struct ipa_hwio_def_ipa_endp_init_hol_block_timer_n_s +{ + u32 time_limit : 5; + u32 reserved0 : 3; + u32 gran_sel : 2; + u32 reserved1 : 22; +}; + +/* Union definition of register */ +union ipa_hwio_def_ipa_endp_init_hol_block_timer_n_u +{ + struct ipa_hwio_def_ipa_endp_init_hol_block_timer_n_s def; + u32 value; +}; + +/*===========================================================================*/ +/*! + @brief Bit Field definition of register: IPA_ENDP_INIT_DEAGGR_n +*/ +/*===========================================================================*/ +/* Structure definition of register */ +struct ipa_hwio_def_ipa_endp_init_deaggr_n_s +{ + u32 deaggr_hdr_len : 6; + u32 syspipe_err_detection : 1; + u32 packet_offset_valid : 1; + u32 packet_offset_location : 6; + u32 ignore_min_pkt_err : 1; + u32 reserved0 : 1; + u32 max_packet_len : 16; +}; + +/* Union definition of register */ +union ipa_hwio_def_ipa_endp_init_deaggr_n_u +{ + struct ipa_hwio_def_ipa_endp_init_deaggr_n_s def; + u32 value; +}; + +/*===========================================================================*/ +/*! + @brief Bit Field definition of register: IPA_ENDP_INIT_RSRC_GRP_n +*/ +/*===========================================================================*/ +/* Structure definition of register */ +struct ipa_hwio_def_ipa_endp_init_rsrc_grp_n_s +{ + u32 rsrc_grp : 3; + u32 reserved0 : 29; +}; + +/* Union definition of register */ +union ipa_hwio_def_ipa_endp_init_rsrc_grp_n_u +{ + struct ipa_hwio_def_ipa_endp_init_rsrc_grp_n_s def; + u32 value; +}; + +/*===========================================================================*/ +/*! + @brief Bit Field definition of register: IPA_ENDP_INIT_SEQ_n +*/ +/*===========================================================================*/ +/* Structure definition of register */ +struct ipa_hwio_def_ipa_endp_init_seq_n_s +{ + u32 hps_seq_type : 5; + u32 reserved0 : 3; + u32 dps_seq_type : 5; + u32 reserved1 : 19; +}; + +/* Union definition of register */ +union ipa_hwio_def_ipa_endp_init_seq_n_u +{ + struct ipa_hwio_def_ipa_endp_init_seq_n_s def; + u32 value; +}; + +/*===========================================================================*/ +/*! + @brief Bit Field definition of register: IPA_ENDP_STATUS_n +*/ +/*===========================================================================*/ +/* Structure definition of register */ +struct ipa_hwio_def_ipa_endp_status_n_s +{ + u32 status_en : 1; + u32 status_endp : 8; + u32 status_pkt_supress : 1; + u32 reserved0 : 22; +}; + +/* Union definition of register */ +union ipa_hwio_def_ipa_endp_status_n_u +{ + struct ipa_hwio_def_ipa_endp_status_n_s def; + u32 value; +}; + +/*===========================================================================*/ +/*! + @brief Bit Field definition of register: IPA_ENDP_SRC_ID_WRITE_n +*/ +/*===========================================================================*/ +/* Structure definition of register */ +struct ipa_hwio_def_ipa_endp_src_id_write_n_s +{ + u32 src_id_write_value : 8; + u32 reserved0 : 24; +}; + +/* Union definition of register */ +union ipa_hwio_def_ipa_endp_src_id_write_n_u +{ + struct ipa_hwio_def_ipa_endp_src_id_write_n_s def; + u32 value; +}; + +/*===========================================================================*/ +/*! + @brief Bit Field definition of register: IPA_ENDP_SRC_ID_READ_n +*/ +/*===========================================================================*/ +/* Structure definition of register */ +struct ipa_hwio_def_ipa_endp_src_id_read_n_s +{ + u32 src_id_read_value : 8; + u32 reserved0 : 24; +}; + +/* Union definition of register */ +union ipa_hwio_def_ipa_endp_src_id_read_n_u +{ + struct ipa_hwio_def_ipa_endp_src_id_read_n_s def; + u32 value; +}; + +/*===========================================================================*/ +/*! + @brief Bit Field definition of register: IPA_ENDP_INIT_CONN_TRACK_n +*/ +/*===========================================================================*/ +/* Structure definition of register */ +struct ipa_hwio_def_ipa_endp_init_conn_track_n_s +{ + u32 conn_track_en : 1; + u32 reserved0 : 31; +}; + +/* Union definition of register */ +union ipa_hwio_def_ipa_endp_init_conn_track_n_u +{ + struct ipa_hwio_def_ipa_endp_init_conn_track_n_s def; + u32 value; +}; + +/*===========================================================================*/ +/*! + @brief Bit Field definition of register: IPA_ENDP_INIT_DRBIP_CFG_n +*/ +/*===========================================================================*/ +/* Structure definition of register */ +struct ipa_hwio_def_ipa_endp_init_drbip_cfg_n_s +{ + u32 data_sectors_for_imm_cmd : 6; + u32 reserved0 : 26; +}; + +/* Union definition of register */ +union ipa_hwio_def_ipa_endp_init_drbip_cfg_n_u +{ + struct ipa_hwio_def_ipa_endp_init_drbip_cfg_n_s def; + u32 value; +}; + +/*===========================================================================*/ +/*! + @brief Bit Field definition of register: IPA_FILTER_CACHE_CFG_n +*/ +/*===========================================================================*/ +/* Structure definition of register */ +struct ipa_hwio_def_ipa_filter_cache_cfg_n_s +{ + u32 filter_cache_msk_src_id : 1; + u32 filter_cache_msk_src_ip_add : 1; + u32 filter_cache_msk_dst_ip_add : 1; + u32 filter_cache_msk_src_port : 1; + u32 filter_cache_msk_dst_port : 1; + u32 filter_cache_msk_protocol : 1; + u32 filter_cache_msk_metadata : 1; + u32 reserved0 : 25; +}; + +/* Union definition of register */ +union ipa_hwio_def_ipa_filter_cache_cfg_n_u +{ + struct ipa_hwio_def_ipa_filter_cache_cfg_n_s def; + u32 value; +}; + +/*===========================================================================*/ +/*! + @brief Bit Field definition of register: IPA_ROUTER_CACHE_CFG_n +*/ +/*===========================================================================*/ +/* Structure definition of register */ +struct ipa_hwio_def_ipa_router_cache_cfg_n_s +{ + u32 router_cache_msk_src_id : 1; + u32 router_cache_msk_src_ip_add : 1; + u32 router_cache_msk_dst_ip_add : 1; + u32 router_cache_msk_src_port : 1; + u32 router_cache_msk_dst_port : 1; + u32 router_cache_msk_protocol : 1; + u32 router_cache_msk_metadata : 1; + u32 reserved0 : 25; +}; + +/* Union definition of register */ +union ipa_hwio_def_ipa_router_cache_cfg_n_u +{ + struct ipa_hwio_def_ipa_router_cache_cfg_n_s def; + u32 value; +}; + +/*===========================================================================*/ +/*! + @brief Bit Field definition of register: IPA_ENDP_YELLOW_RED_MARKER_CFG_n +*/ +/*===========================================================================*/ +/* Structure definition of register */ +struct ipa_hwio_def_ipa_endp_yellow_red_marker_cfg_n_s +{ + u32 reserved0 : 10; + u32 ipa_yellow_marker_cfg : 6; + u32 reserved1 : 10; + u32 ipa_red_marker_cfg : 6; +}; + +/* Union definition of register */ +union ipa_hwio_def_ipa_endp_yellow_red_marker_cfg_n_u +{ + struct ipa_hwio_def_ipa_endp_yellow_red_marker_cfg_n_s def; + u32 value; +}; + +/*===========================================================================*/ +/*! + @brief Bit Field definition of register: IPA_ENDP_INIT_CTRL_STATUS_n +*/ +/*===========================================================================*/ +/* Structure definition of register */ +struct ipa_hwio_def_ipa_endp_init_ctrl_status_n_s +{ + u32 endp_suspend_status : 1; + u32 endp_delay_status : 1; + u32 reserved0 : 30; +}; + +/* Union definition of register */ +union ipa_hwio_def_ipa_endp_init_ctrl_status_n_u +{ + struct ipa_hwio_def_ipa_endp_init_ctrl_status_n_s def; + u32 value; +}; + +/*===========================================================================*/ +/*! + @brief Bit Field definition of register: IPA_ENDP_INIT_PROD_CFG_n +*/ +/*===========================================================================*/ +/* Structure definition of register */ +struct ipa_hwio_def_ipa_endp_init_prod_cfg_n_s +{ + u32 tx_sel : 1; + u32 reserved0 : 31; +}; + +/* Union definition of register */ +union ipa_hwio_def_ipa_endp_init_prod_cfg_n_u +{ + struct ipa_hwio_def_ipa_endp_init_prod_cfg_n_s def; + u32 value; +}; + +/*===========================================================================*/ +/*! + @brief Bit Field definition of register: IPA_ENDP_INIT_ULSO_CFG_n +*/ +/*===========================================================================*/ +/* Structure definition of register */ +struct ipa_hwio_def_ipa_endp_init_ulso_cfg_n_s +{ + u32 ipv4_id_min_max_val_index : 2; + u32 reserved0 : 30; +}; + +/* Union definition of register */ +union ipa_hwio_def_ipa_endp_init_ulso_cfg_n_u +{ + struct ipa_hwio_def_ipa_endp_init_ulso_cfg_n_s def; + u32 value; +}; + +/*===========================================================================*/ +/*! + @brief Bit Field definition of register: IPA_ENDP_INIT_UCP_CFG_n +*/ +/*===========================================================================*/ +/* Structure definition of register */ +struct ipa_hwio_def_ipa_endp_init_ucp_cfg_n_s +{ + u32 ucp_command_id : 16; + u32 ucp_trigger_en : 1; + u32 reserved0 : 15; +}; + +/* Union definition of register */ +union ipa_hwio_def_ipa_endp_init_ucp_cfg_n_u +{ + struct ipa_hwio_def_ipa_endp_init_ucp_cfg_n_s def; + u32 value; +}; + +/*---------------------------------------------------------------------------- + * MODULE: IPA_VMIDMT + *--------------------------------------------------------------------------*/ + +/*===========================================================================*/ +/*! + @brief Bit Field definition of register: IPA_VMIDMT_SCR0 +*/ +/*===========================================================================*/ +/* Structure definition of register */ +struct ipa_hwio_def_ipa_vmidmt_scr0_s +{ + u32 clientpd : 1; + u32 reserved0 : 1; + u32 gfie : 1; + u32 reserved1 : 1; + u32 gcfgere : 1; + u32 gcfgfie : 1; + u32 transientcfg : 2; + u32 stalld : 1; + u32 gse : 1; + u32 usfcfg : 1; + u32 reserved2 : 5; + u32 memattr : 3; + u32 reserved3 : 1; + u32 mtcfg : 1; + u32 smcfcfg : 1; + u32 shcfg : 2; + u32 racfg : 2; + u32 wacfg : 2; + u32 nscfg : 2; + u32 reserved4 : 2; +}; + +/* Union definition of register */ +union ipa_hwio_def_ipa_vmidmt_scr0_u +{ + struct ipa_hwio_def_ipa_vmidmt_scr0_s def; + u32 value; +}; + +/*===========================================================================*/ +/*! + @brief Bit Field definition of register: IPA_VMIDMT_SCR1 +*/ +/*===========================================================================*/ +/* Structure definition of register */ +struct ipa_hwio_def_ipa_vmidmt_scr1_s +{ + u32 reserved0 : 8; + u32 nsnumsmrgo : 6; + u32 reserved1 : 10; + u32 gasrae : 1; + u32 reserved2 : 7; +}; + +/* Union definition of register */ +union ipa_hwio_def_ipa_vmidmt_scr1_u +{ + struct ipa_hwio_def_ipa_vmidmt_scr1_s def; + u32 value; +}; + +/*===========================================================================*/ +/*! + @brief Bit Field definition of register: IPA_VMIDMT_SCR2 +*/ +/*===========================================================================*/ +/* Structure definition of register */ +struct ipa_hwio_def_ipa_vmidmt_scr2_s +{ + u32 bpvmid : 5; + u32 reserved0 : 27; +}; + +/* Union definition of register */ +union ipa_hwio_def_ipa_vmidmt_scr2_u +{ + struct ipa_hwio_def_ipa_vmidmt_scr2_s def; + u32 value; +}; + +/*===========================================================================*/ +/*! + @brief Bit Field definition of register: IPA_VMIDMT_SACR +*/ +/*===========================================================================*/ +/* Structure definition of register */ +struct ipa_hwio_def_ipa_vmidmt_sacr_s +{ + u32 bpreqpriority : 2; + u32 reserved0 : 2; + u32 bpreqprioritycfg : 1; + u32 reserved1 : 23; + u32 bprcosh : 1; + u32 bprcish : 1; + u32 bprcnsh : 1; + u32 reserved2 : 1; +}; + +/* Union definition of register */ +union ipa_hwio_def_ipa_vmidmt_sacr_u +{ + struct ipa_hwio_def_ipa_vmidmt_sacr_s def; + u32 value; +}; + +/*===========================================================================*/ +/*! + @brief Bit Field definition of register: IPA_VMIDMT_SIDR0 +*/ +/*===========================================================================*/ +/* Structure definition of register */ +struct ipa_hwio_def_ipa_vmidmt_sidr0_s +{ + u32 numsmrg : 8; + u32 reserved0 : 1; + u32 numsidb : 4; + u32 reserved1 : 14; + u32 sms : 1; + u32 reserved2 : 3; + u32 ses : 1; +}; + +/* Union definition of register */ +union ipa_hwio_def_ipa_vmidmt_sidr0_u +{ + struct ipa_hwio_def_ipa_vmidmt_sidr0_s def; + u32 value; +}; + +/*===========================================================================*/ +/*! + @brief Bit Field definition of register: IPA_VMIDMT_SIDR1 +*/ +/*===========================================================================*/ +/* Structure definition of register */ +struct ipa_hwio_def_ipa_vmidmt_sidr1_s +{ + u32 reserved0 : 8; + u32 numssdndx : 4; + u32 ssdtp : 1; + u32 reserved1 : 2; + u32 smcd : 1; + u32 reserved2 : 16; +}; + +/* Union definition of register */ +union ipa_hwio_def_ipa_vmidmt_sidr1_u +{ + struct ipa_hwio_def_ipa_vmidmt_sidr1_s def; + u32 value; +}; + +/*===========================================================================*/ +/*! + @brief Bit Field definition of register: IPA_VMIDMT_SIDR2 +*/ +/*===========================================================================*/ +/* Structure definition of register */ +struct ipa_hwio_def_ipa_vmidmt_sidr2_s +{ + u32 ias : 4; + u32 oas : 4; + u32 reserved0 : 24; +}; + +/* Union definition of register */ +union ipa_hwio_def_ipa_vmidmt_sidr2_u +{ + struct ipa_hwio_def_ipa_vmidmt_sidr2_s def; + u32 value; +}; + +/*===========================================================================*/ +/*! + @brief Bit Field definition of register: IPA_VMIDMT_SIDR4 +*/ +/*===========================================================================*/ +/* Structure definition of register */ +struct ipa_hwio_def_ipa_vmidmt_sidr4_s +{ + u32 step : 16; + u32 minor : 12; + u32 major : 4; +}; + +/* Union definition of register */ +union ipa_hwio_def_ipa_vmidmt_sidr4_u +{ + struct ipa_hwio_def_ipa_vmidmt_sidr4_s def; + u32 value; +}; + +/*===========================================================================*/ +/*! + @brief Bit Field definition of register: IPA_VMIDMT_SIDR5 +*/ +/*===========================================================================*/ +/* Structure definition of register */ +struct ipa_hwio_def_ipa_vmidmt_sidr5_s +{ + u32 nvmid : 8; + u32 qribe : 1; + u32 msae : 1; + u32 reserved0 : 6; + u32 nummsdrb : 8; + u32 reserved1 : 8; +}; + +/* Union definition of register */ +union ipa_hwio_def_ipa_vmidmt_sidr5_u +{ + struct ipa_hwio_def_ipa_vmidmt_sidr5_s def; + u32 value; +}; + +/*===========================================================================*/ +/*! + @brief Bit Field definition of register: IPA_VMIDMT_SIDR7 +*/ +/*===========================================================================*/ +/* Structure definition of register */ +struct ipa_hwio_def_ipa_vmidmt_sidr7_s +{ + u32 minor : 4; + u32 major : 4; + u32 reserved0 : 24; +}; + +/* Union definition of register */ +union ipa_hwio_def_ipa_vmidmt_sidr7_u +{ + struct ipa_hwio_def_ipa_vmidmt_sidr7_s def; + u32 value; +}; + +/*===========================================================================*/ +/*! + @brief Bit Field definition of register: IPA_VMIDMT_SGFAR0 +*/ +/*===========================================================================*/ +/* Structure definition of register */ +struct ipa_hwio_def_ipa_vmidmt_sgfar0_s +{ + u32 sgfea0 : 32; +}; + +/* Union definition of register */ +union ipa_hwio_def_ipa_vmidmt_sgfar0_u +{ + struct ipa_hwio_def_ipa_vmidmt_sgfar0_s def; + u32 value; +}; + +/*===========================================================================*/ +/*! + @brief Bit Field definition of register: IPA_VMIDMT_SGFAR1 +*/ +/*===========================================================================*/ +/* Structure definition of register */ +struct ipa_hwio_def_ipa_vmidmt_sgfar1_s +{ + u32 sgfea1 : 8; + u32 reserved0 : 24; +}; + +/* Union definition of register */ +union ipa_hwio_def_ipa_vmidmt_sgfar1_u +{ + struct ipa_hwio_def_ipa_vmidmt_sgfar1_s def; + u32 value; +}; + +/*===========================================================================*/ +/*! + @brief Bit Field definition of register: IPA_VMIDMT_SGFSR +*/ +/*===========================================================================*/ +/* Structure definition of register */ +struct ipa_hwio_def_ipa_vmidmt_sgfsr_s +{ + u32 reserved0 : 1; + u32 usf : 1; + u32 smcf : 1; + u32 reserved1 : 2; + u32 caf : 1; + u32 reserved2 : 24; + u32 multi_cfg : 1; + u32 multi_client : 1; +}; + +/* Union definition of register */ +union ipa_hwio_def_ipa_vmidmt_sgfsr_u +{ + struct ipa_hwio_def_ipa_vmidmt_sgfsr_s def; + u32 value; +}; + +/*===========================================================================*/ +/*! + @brief Bit Field definition of register: IPA_VMIDMT_SGFSRRESTORE +*/ +/*===========================================================================*/ +/* Structure definition of register */ +struct ipa_hwio_def_ipa_vmidmt_sgfsrrestore_s +{ + u32 reserved0 : 1; + u32 usf : 1; + u32 smcf : 1; + u32 reserved1 : 2; + u32 caf : 1; + u32 reserved2 : 24; + u32 multi_cfg : 1; + u32 multi_client : 1; +}; + +/* Union definition of register */ +union ipa_hwio_def_ipa_vmidmt_sgfsrrestore_u +{ + struct ipa_hwio_def_ipa_vmidmt_sgfsrrestore_s def; + u32 value; +}; + +/*===========================================================================*/ +/*! + @brief Bit Field definition of register: IPA_VMIDMT_SGFSYNDR0 +*/ +/*===========================================================================*/ +/* Structure definition of register */ +struct ipa_hwio_def_ipa_vmidmt_sgfsyndr0_s +{ + u32 reserved0 : 1; + u32 wnr : 1; + u32 reserved1 : 2; + u32 nsstate : 1; + u32 nsattr : 1; + u32 reserved2 : 2; + u32 mssselfauth : 1; + u32 reserved3 : 23; +}; + +/* Union definition of register */ +union ipa_hwio_def_ipa_vmidmt_sgfsyndr0_u +{ + struct ipa_hwio_def_ipa_vmidmt_sgfsyndr0_s def; + u32 value; +}; + +/*===========================================================================*/ +/*! + @brief Bit Field definition of register: IPA_VMIDMT_SGFSYNDR1 +*/ +/*===========================================================================*/ +/* Structure definition of register */ +struct ipa_hwio_def_ipa_vmidmt_sgfsyndr1_s +{ + u32 streamindex : 8; + u32 reserved0 : 8; + u32 ssdindex : 8; + u32 msdindex : 7; + u32 reserved1 : 1; +}; + +/* Union definition of register */ +union ipa_hwio_def_ipa_vmidmt_sgfsyndr1_u +{ + struct ipa_hwio_def_ipa_vmidmt_sgfsyndr1_s def; + u32 value; +}; + +/*===========================================================================*/ +/*! + @brief Bit Field definition of register: IPA_VMIDMT_SGFSYNDR2 +*/ +/*===========================================================================*/ +/* Structure definition of register */ +struct ipa_hwio_def_ipa_vmidmt_sgfsyndr2_s +{ + u32 amid : 8; + u32 apid : 5; + u32 abid : 3; + u32 avmid : 5; + u32 reserved0 : 3; + u32 atid : 5; + u32 reserved1 : 3; +}; + +/* Union definition of register */ +union ipa_hwio_def_ipa_vmidmt_sgfsyndr2_u +{ + struct ipa_hwio_def_ipa_vmidmt_sgfsyndr2_s def; + u32 value; +}; + +/*===========================================================================*/ +/*! + @brief Bit Field definition of register: IPA_VMIDMT_VMIDMTSCR0 +*/ +/*===========================================================================*/ +/* Structure definition of register */ +struct ipa_hwio_def_ipa_vmidmt_vmidmtscr0_s +{ + u32 clkonoffe : 1; + u32 reserved0 : 31; +}; + +/* Union definition of register */ +union ipa_hwio_def_ipa_vmidmt_vmidmtscr0_u +{ + struct ipa_hwio_def_ipa_vmidmt_vmidmtscr0_s def; + u32 value; +}; + +/*===========================================================================*/ +/*! + @brief Bit Field definition of register: IPA_VMIDMT_CR0 +*/ +/*===========================================================================*/ +/* Structure definition of register */ +struct ipa_hwio_def_ipa_vmidmt_cr0_s +{ + u32 clientpd : 1; + u32 reserved0 : 1; + u32 gfie : 1; + u32 reserved1 : 1; + u32 gcfgere : 1; + u32 gcfgfie : 1; + u32 transientcfg : 2; + u32 stalld : 1; + u32 gse : 1; + u32 usfcfg : 1; + u32 vmidpne : 1; + u32 reserved2 : 4; + u32 memattr : 3; + u32 reserved3 : 1; + u32 mtcfg : 1; + u32 smcfcfg : 1; + u32 shcfg : 2; + u32 racfg : 2; + u32 wacfg : 2; + u32 reserved4 : 4; +}; + +/* Union definition of register */ +union ipa_hwio_def_ipa_vmidmt_cr0_u +{ + struct ipa_hwio_def_ipa_vmidmt_cr0_s def; + u32 value; +}; + +/*===========================================================================*/ +/*! + @brief Bit Field definition of register: IPA_VMIDMT_CR2 +*/ +/*===========================================================================*/ +/* Structure definition of register */ +struct ipa_hwio_def_ipa_vmidmt_cr2_s +{ + u32 bpvmid : 5; + u32 reserved0 : 27; +}; + +/* Union definition of register */ +union ipa_hwio_def_ipa_vmidmt_cr2_u +{ + struct ipa_hwio_def_ipa_vmidmt_cr2_s def; + u32 value; +}; + +/*===========================================================================*/ +/*! + @brief Bit Field definition of register: IPA_VMIDMT_ACR +*/ +/*===========================================================================*/ +/* Structure definition of register */ +struct ipa_hwio_def_ipa_vmidmt_acr_s +{ + u32 bpreqpriority : 2; + u32 reserved0 : 2; + u32 bpreqprioritycfg : 1; + u32 reserved1 : 23; + u32 bprcosh : 1; + u32 bprcish : 1; + u32 bprcnsh : 1; + u32 reserved2 : 1; +}; + +/* Union definition of register */ +union ipa_hwio_def_ipa_vmidmt_acr_u +{ + struct ipa_hwio_def_ipa_vmidmt_acr_s def; + u32 value; +}; + +/*===========================================================================*/ +/*! + @brief Bit Field definition of register: IPA_VMIDMT_IDR0 +*/ +/*===========================================================================*/ +/* Structure definition of register */ +struct ipa_hwio_def_ipa_vmidmt_idr0_s +{ + u32 numsmrg : 8; + u32 reserved0 : 1; + u32 numsidb : 4; + u32 reserved1 : 14; + u32 sms : 1; + u32 reserved2 : 4; +}; + +/* Union definition of register */ +union ipa_hwio_def_ipa_vmidmt_idr0_u +{ + struct ipa_hwio_def_ipa_vmidmt_idr0_s def; + u32 value; +}; + +/*===========================================================================*/ +/*! + @brief Bit Field definition of register: IPA_VMIDMT_IDR1 +*/ +/*===========================================================================*/ +/* Structure definition of register */ +struct ipa_hwio_def_ipa_vmidmt_idr1_s +{ + u32 reserved0 : 8; + u32 numssdndx : 4; + u32 ssdtp : 1; + u32 reserved1 : 2; + u32 smcd : 1; + u32 reserved2 : 16; +}; + +/* Union definition of register */ +union ipa_hwio_def_ipa_vmidmt_idr1_u +{ + struct ipa_hwio_def_ipa_vmidmt_idr1_s def; + u32 value; +}; + +/*===========================================================================*/ +/*! + @brief Bit Field definition of register: IPA_VMIDMT_IDR2 +*/ +/*===========================================================================*/ +/* Structure definition of register */ +struct ipa_hwio_def_ipa_vmidmt_idr2_s +{ + u32 ias : 4; + u32 oas : 4; + u32 reserved0 : 24; +}; + +/* Union definition of register */ +union ipa_hwio_def_ipa_vmidmt_idr2_u +{ + struct ipa_hwio_def_ipa_vmidmt_idr2_s def; + u32 value; +}; + +/*===========================================================================*/ +/*! + @brief Bit Field definition of register: IPA_VMIDMT_IDR4 +*/ +/*===========================================================================*/ +/* Structure definition of register */ +struct ipa_hwio_def_ipa_vmidmt_idr4_s +{ + u32 step : 16; + u32 minor : 12; + u32 major : 4; +}; + +/* Union definition of register */ +union ipa_hwio_def_ipa_vmidmt_idr4_u +{ + struct ipa_hwio_def_ipa_vmidmt_idr4_s def; + u32 value; +}; + +/*===========================================================================*/ +/*! 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+ @brief Bit Field definition of register: IPA_VMIDMT_GFAR0 +*/ +/*===========================================================================*/ +/* Structure definition of register */ +struct ipa_hwio_def_ipa_vmidmt_gfar0_s +{ + u32 gfea0 : 32; +}; + +/* Union definition of register */ +union ipa_hwio_def_ipa_vmidmt_gfar0_u +{ + struct ipa_hwio_def_ipa_vmidmt_gfar0_s def; + u32 value; +}; + +/*===========================================================================*/ +/*! + @brief Bit Field definition of register: IPA_VMIDMT_GFAR1 +*/ +/*===========================================================================*/ +/* Structure definition of register */ +struct ipa_hwio_def_ipa_vmidmt_gfar1_s +{ + u32 gfea1 : 8; + u32 reserved0 : 24; +}; + +/* Union definition of register */ +union ipa_hwio_def_ipa_vmidmt_gfar1_u +{ + struct ipa_hwio_def_ipa_vmidmt_gfar1_s def; + u32 value; +}; + +/*===========================================================================*/ +/*! + @brief Bit Field definition of register: IPA_VMIDMT_GFSR +*/ +/*===========================================================================*/ +/* Structure definition of register */ +struct ipa_hwio_def_ipa_vmidmt_gfsr_s +{ + u32 reserved0 : 1; + u32 usf : 1; + u32 smcf : 1; + u32 reserved1 : 2; + u32 caf : 1; + u32 reserved2 : 1; + u32 pf : 1; + u32 reserved3 : 22; + u32 multi_cfg : 1; + u32 multi_client : 1; +}; + +/* Union definition of register */ +union ipa_hwio_def_ipa_vmidmt_gfsr_u +{ + struct ipa_hwio_def_ipa_vmidmt_gfsr_s def; + u32 value; +}; + +/*===========================================================================*/ +/*! + @brief Bit Field definition of register: IPA_VMIDMT_GFSRRESTORE +*/ +/*===========================================================================*/ +/* Structure definition of register */ +struct ipa_hwio_def_ipa_vmidmt_gfsrrestore_s +{ + u32 reserved0 : 1; + u32 usf : 1; + u32 smcf : 1; + u32 reserved1 : 2; + u32 caf : 1; + u32 reserved2 : 1; + u32 pf : 1; + u32 reserved3 : 22; + u32 multi_cfg : 1; + u32 multi_client : 1; +}; + +/* Union definition of register */ +union ipa_hwio_def_ipa_vmidmt_gfsrrestore_u +{ + struct ipa_hwio_def_ipa_vmidmt_gfsrrestore_s def; + u32 value; +}; + +/*===========================================================================*/ +/*! + @brief Bit Field definition of register: IPA_VMIDMT_GFSYNDR0 +*/ +/*===========================================================================*/ +/* Structure definition of register */ +struct ipa_hwio_def_ipa_vmidmt_gfsyndr0_s +{ + u32 reserved0 : 1; + u32 wnr : 1; + u32 reserved1 : 2; + u32 nsstate : 1; + u32 nsattr : 1; + u32 reserved2 : 2; + u32 mssselfauth : 1; + u32 reserved3 : 23; +}; + +/* Union definition of register */ +union ipa_hwio_def_ipa_vmidmt_gfsyndr0_u +{ + struct ipa_hwio_def_ipa_vmidmt_gfsyndr0_s def; + u32 value; +}; + +/*===========================================================================*/ +/*! + @brief Bit Field definition of register: IPA_VMIDMT_GFSYNDR1 +*/ +/*===========================================================================*/ +/* Structure definition of register */ +struct ipa_hwio_def_ipa_vmidmt_gfsyndr1_s +{ + u32 streamindex : 8; + u32 reserved0 : 8; + u32 ssdindex : 8; + u32 msdindex : 7; + u32 reserved1 : 1; +}; + +/* Union definition of register */ +union ipa_hwio_def_ipa_vmidmt_gfsyndr1_u +{ + struct ipa_hwio_def_ipa_vmidmt_gfsyndr1_s def; + u32 value; +}; + +/*===========================================================================*/ +/*! + @brief Bit Field definition of register: IPA_VMIDMT_GFSYNDR2 +*/ +/*===========================================================================*/ +/* Structure definition of register */ +struct ipa_hwio_def_ipa_vmidmt_gfsyndr2_s +{ + u32 amid : 8; + u32 apid : 5; + u32 abid : 3; + u32 avmid : 5; + u32 reserved0 : 3; + u32 atid : 5; + u32 reserved1 : 3; +}; + +/* Union definition of register */ +union ipa_hwio_def_ipa_vmidmt_gfsyndr2_u +{ + struct ipa_hwio_def_ipa_vmidmt_gfsyndr2_s def; + u32 value; +}; + +/*===========================================================================*/ +/*! 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+ @brief Bit Field definition of register: IPA_VMIDMT_MSDR3 +*/ +/*===========================================================================*/ +/* Structure definition of register */ +struct ipa_hwio_def_ipa_vmidmt_msdr3_s +{ + u32 rwe : 32; +}; + +/* Union definition of register */ +union ipa_hwio_def_ipa_vmidmt_msdr3_u +{ + struct ipa_hwio_def_ipa_vmidmt_msdr3_s def; + u32 value; +}; + +/*===========================================================================*/ +/*! + @brief Bit Field definition of register: IPA_VMIDMT_MCR +*/ +/*===========================================================================*/ +/* Structure definition of register */ +struct ipa_hwio_def_ipa_vmidmt_mcr_s +{ + u32 bpsmsacfg : 1; + u32 bpmsacfg : 1; + u32 clkonoffe : 1; + u32 reserved0 : 29; +}; + +/* Union definition of register */ +union ipa_hwio_def_ipa_vmidmt_mcr_u +{ + struct ipa_hwio_def_ipa_vmidmt_mcr_s def; + u32 value; +}; + +/*===========================================================================*/ +/*! + @brief Bit Field definition of register: IPA_VMIDMT_S2VRn +*/ +/*===========================================================================*/ +/* Structure definition of register */ +struct ipa_hwio_def_ipa_vmidmt_s2vrn_s +{ + u32 vmid : 5; + u32 reserved0 : 3; + u32 shcfg : 2; + u32 reserved1 : 1; + u32 mtcfg : 1; + u32 memattr : 3; + u32 reserved2 : 1; + u32 type : 2; + u32 nscfg : 2; + u32 racfg : 2; + u32 wacfg : 2; + u32 reserved3 : 4; + u32 transientcfg : 2; + u32 reserved4 : 2; +}; + +/* Union definition of register */ +union ipa_hwio_def_ipa_vmidmt_s2vrn_u +{ + struct ipa_hwio_def_ipa_vmidmt_s2vrn_s def; + u32 value; +}; + +/*===========================================================================*/ +/*! + @brief Bit Field definition of register: IPA_VMIDMT_AS2VRn +*/ +/*===========================================================================*/ +/* Structure definition of register */ +struct ipa_hwio_def_ipa_vmidmt_as2vrn_s +{ + u32 reqpriority : 2; + u32 reserved0 : 2; + u32 reqprioritycfg : 1; + u32 reserved1 : 23; + u32 rcosh : 1; + u32 rcish : 1; + u32 rcnsh : 1; + u32 reserved2 : 1; +}; + +/* Union definition of register */ +union ipa_hwio_def_ipa_vmidmt_as2vrn_u +{ + struct ipa_hwio_def_ipa_vmidmt_as2vrn_s def; + u32 value; +}; + +/*===========================================================================*/ +/*! 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+ @brief Bit Field definition of register: IPA_GSI_TOP_XPU3_QAD1_CR0 +*/ +/*===========================================================================*/ +/* Structure definition of register */ +struct ipa_hwio_def_ipa_gsi_top_xpu3_qad1_cr0_s +{ + u32 cfgere : 1; + u32 clere : 1; + u32 cfgeie : 1; + u32 cleie : 1; + u32 reserved0 : 4; + u32 dynamic_clk_en : 1; + u32 reserved1 : 23; +}; + +/* Union definition of register */ +union ipa_hwio_def_ipa_gsi_top_xpu3_qad1_cr0_u +{ + struct ipa_hwio_def_ipa_gsi_top_xpu3_qad1_cr0_s def; + u32 value; +}; + +/*===========================================================================*/ +/*! + @brief Bit Field definition of register: IPA_GSI_TOP_XPU3_IDR3 +*/ +/*===========================================================================*/ +/* Structure definition of register */ +struct ipa_hwio_def_ipa_gsi_top_xpu3_idr3_s +{ + u32 nvmid : 8; + u32 mv : 1; + u32 pt : 1; + u32 reserved0 : 22; +}; + +/* Union definition of register */ +union ipa_hwio_def_ipa_gsi_top_xpu3_idr3_u +{ + struct ipa_hwio_def_ipa_gsi_top_xpu3_idr3_s def; + u32 value; +}; + +/*===========================================================================*/ +/*! + @brief Bit Field definition of register: IPA_GSI_TOP_XPU3_IDR2 +*/ +/*===========================================================================*/ +/* Structure definition of register */ +struct ipa_hwio_def_ipa_gsi_top_xpu3_idr2_s +{ + u32 num_qad : 4; + u32 reserved0 : 4; + u32 vmidacr_en : 8; + u32 sec_en : 8; + u32 nonsec_en : 8; +}; + +/* Union definition of register */ +union ipa_hwio_def_ipa_gsi_top_xpu3_idr2_u +{ + struct ipa_hwio_def_ipa_gsi_top_xpu3_idr2_s def; + u32 value; +}; + +/*===========================================================================*/ +/*! + @brief Bit Field definition of register: IPA_GSI_TOP_XPU3_IDR1 +*/ +/*===========================================================================*/ +/* Structure definition of register */ +struct ipa_hwio_def_ipa_gsi_top_xpu3_idr1_s +{ + u32 reserved0 : 16; + u32 config_addr_width : 6; + u32 reserved1 : 2; + u32 client_addr_width : 6; + u32 reserved2 : 2; +}; + +/* Union definition of register */ +union ipa_hwio_def_ipa_gsi_top_xpu3_idr1_u +{ + struct ipa_hwio_def_ipa_gsi_top_xpu3_idr1_s def; + u32 value; +}; + +/*===========================================================================*/ +/*! + @brief Bit Field definition of register: IPA_GSI_TOP_XPU3_IDR0 +*/ +/*===========================================================================*/ +/* Structure definition of register */ +struct ipa_hwio_def_ipa_gsi_top_xpu3_idr0_s +{ + u32 xputype : 2; + u32 reserved0 : 3; + u32 clientreq_halt_ack_hw_en : 1; + u32 reserved1 : 10; + u32 nrg : 10; + u32 reserved2 : 6; +}; + +/* Union definition of register */ +union ipa_hwio_def_ipa_gsi_top_xpu3_idr0_u +{ + struct ipa_hwio_def_ipa_gsi_top_xpu3_idr0_s def; + u32 value; +}; + +/*===========================================================================*/ +/*! + @brief Bit Field definition of register: IPA_GSI_TOP_XPU3_REV +*/ +/*===========================================================================*/ +/* Structure definition of register */ +struct ipa_hwio_def_ipa_gsi_top_xpu3_rev_s +{ + u32 step : 16; + u32 minor : 12; + u32 major : 4; +}; + +/* Union definition of register */ +union ipa_hwio_def_ipa_gsi_top_xpu3_rev_u +{ + struct ipa_hwio_def_ipa_gsi_top_xpu3_rev_s def; + u32 value; +}; + +/*===========================================================================*/ +/*! + @brief Bit Field definition of register: IPA_GSI_TOP_XPU3_LOG_MODE_DIS +*/ +/*===========================================================================*/ +/* Structure definition of register */ +struct ipa_hwio_def_ipa_gsi_top_xpu3_log_mode_dis_s +{ + u32 log_mode_dis : 1; + u32 reserved0 : 31; +}; + +/* Union definition of register */ +union ipa_hwio_def_ipa_gsi_top_xpu3_log_mode_dis_u +{ + struct ipa_hwio_def_ipa_gsi_top_xpu3_log_mode_dis_s def; + u32 value; +}; + +/*===========================================================================*/ +/*! + @brief Bit Field definition of register: IPA_GSI_TOP_XPU3_RGN_FREESTATUSr +*/ +/*===========================================================================*/ +/* Structure definition of register */ +struct ipa_hwio_def_ipa_gsi_top_xpu3_rgn_freestatusr_s +{ + u32 rgfreestatus : 21; + u32 reserved0 : 11; +}; + +/* Union definition of register */ +union ipa_hwio_def_ipa_gsi_top_xpu3_rgn_freestatusr_u +{ + struct ipa_hwio_def_ipa_gsi_top_xpu3_rgn_freestatusr_s def; + u32 value; +}; + +/*===========================================================================*/ +/*! + @brief Bit Field definition of register: IPA_GSI_TOP_XPU3_SEAR0 +*/ +/*===========================================================================*/ +/* Structure definition of register */ +struct ipa_hwio_def_ipa_gsi_top_xpu3_sear0_s +{ + u32 addr_31_0 : 32; +}; + +/* Union definition of register */ +union ipa_hwio_def_ipa_gsi_top_xpu3_sear0_u +{ + struct ipa_hwio_def_ipa_gsi_top_xpu3_sear0_s def; + u32 value; +}; + +/*===========================================================================*/ +/*! + @brief Bit Field definition of register: IPA_GSI_TOP_XPU3_SESR +*/ +/*===========================================================================*/ +/* Structure definition of register */ +struct ipa_hwio_def_ipa_gsi_top_xpu3_sesr_s +{ + u32 cfg : 1; + u32 client : 1; + u32 cfgmulti : 1; + u32 clmulti : 1; + u32 reserved0 : 28; +}; + +/* Union definition of register */ +union ipa_hwio_def_ipa_gsi_top_xpu3_sesr_u +{ + struct ipa_hwio_def_ipa_gsi_top_xpu3_sesr_s def; + u32 value; +}; + +/*===========================================================================*/ +/*! + @brief Bit Field definition of register: IPA_GSI_TOP_XPU3_SESRRESTORE +*/ +/*===========================================================================*/ +/* Structure definition of register */ +struct ipa_hwio_def_ipa_gsi_top_xpu3_sesrrestore_s +{ + u32 cfg : 1; + u32 client : 1; + u32 cfgmulti : 1; + u32 clmulti : 1; + u32 reserved0 : 28; +}; + +/* Union definition of register */ +union ipa_hwio_def_ipa_gsi_top_xpu3_sesrrestore_u +{ + struct ipa_hwio_def_ipa_gsi_top_xpu3_sesrrestore_s def; + u32 value; +}; + +/*===========================================================================*/ +/*! + @brief Bit Field definition of register: IPA_GSI_TOP_XPU3_SESYNR0 +*/ +/*===========================================================================*/ +/* Structure definition of register */ +struct ipa_hwio_def_ipa_gsi_top_xpu3_sesynr0_s +{ + u32 xprotns : 1; + u32 awrite : 1; + u32 xinst : 1; + u32 xpriv : 1; + u32 reserved0 : 4; + u32 qad : 8; + u32 alen : 8; + u32 asize : 3; + u32 reserved1 : 2; + u32 burstlen : 1; + u32 ac : 1; + u32 reserved2 : 1; +}; + +/* Union definition of register */ +union ipa_hwio_def_ipa_gsi_top_xpu3_sesynr0_u +{ + struct ipa_hwio_def_ipa_gsi_top_xpu3_sesynr0_s def; + u32 value; +}; + +/*===========================================================================*/ +/*! + @brief Bit Field definition of register: IPA_GSI_TOP_XPU3_SESYNR1 +*/ +/*===========================================================================*/ +/* Structure definition of register */ +struct ipa_hwio_def_ipa_gsi_top_xpu3_sesynr1_s +{ + u32 mid : 8; + u32 pid : 5; + u32 bid : 3; + u32 vmid : 8; + u32 tid : 8; +}; + +/* Union definition of register */ +union ipa_hwio_def_ipa_gsi_top_xpu3_sesynr1_u +{ + struct ipa_hwio_def_ipa_gsi_top_xpu3_sesynr1_s def; + u32 value; +}; + +/*===========================================================================*/ +/*! + @brief Bit Field definition of register: IPA_GSI_TOP_XPU3_SESYNR2 +*/ +/*===========================================================================*/ +/* Structure definition of register */ +struct ipa_hwio_def_ipa_gsi_top_xpu3_sesynr2_s +{ + u32 memtype : 3; + u32 reserved0 : 4; + u32 transient : 1; + u32 noallocate : 1; + u32 ooowr : 1; + u32 ooord : 1; + u32 orderedwr : 1; + u32 orderedrd : 1; + u32 portmrel : 1; + u32 innerwritethrough : 1; + u32 innertransient : 1; + u32 innershared : 1; + u32 innercacheable : 1; + u32 innernoallocate : 1; + u32 writethrough : 1; + u32 shared : 1; + u32 full : 1; + u32 exclusive : 1; + u32 error : 1; + u32 earlywrresp : 1; + u32 device_type : 2; + u32 device : 1; + u32 cacheable : 1; + u32 burst : 1; + u32 bar : 2; +}; + +/* Union definition of register */ +union ipa_hwio_def_ipa_gsi_top_xpu3_sesynr2_u +{ + struct ipa_hwio_def_ipa_gsi_top_xpu3_sesynr2_s def; + u32 value; +}; + +/*===========================================================================*/ +/*! + @brief Bit Field definition of register: IPA_GSI_TOP_XPU3_SEAR1 +*/ +/*===========================================================================*/ +/* Structure definition of register */ +struct ipa_hwio_def_ipa_gsi_top_xpu3_sear1_s +{ + u32 addr_63_32 : 32; +}; + +/* Union definition of register */ +union ipa_hwio_def_ipa_gsi_top_xpu3_sear1_u +{ + struct ipa_hwio_def_ipa_gsi_top_xpu3_sear1_s def; + u32 value; +}; + +/*===========================================================================*/ +/*! + @brief Bit Field definition of register: IPA_GSI_TOP_XPU3_EAR0 +*/ +/*===========================================================================*/ +/* Structure definition of register */ +struct ipa_hwio_def_ipa_gsi_top_xpu3_ear0_s +{ + u32 addr_31_0 : 32; +}; + +/* Union definition of register */ +union ipa_hwio_def_ipa_gsi_top_xpu3_ear0_u +{ + struct ipa_hwio_def_ipa_gsi_top_xpu3_ear0_s def; + u32 value; +}; + +/*===========================================================================*/ +/*! + @brief Bit Field definition of register: IPA_GSI_TOP_XPU3_ESR +*/ +/*===========================================================================*/ +/* Structure definition of register */ +struct ipa_hwio_def_ipa_gsi_top_xpu3_esr_s +{ + u32 cfg : 1; + u32 client : 1; + u32 cfgmulti : 1; + u32 clmulti : 1; + u32 reserved0 : 28; +}; + +/* Union definition of register */ +union ipa_hwio_def_ipa_gsi_top_xpu3_esr_u +{ + struct ipa_hwio_def_ipa_gsi_top_xpu3_esr_s def; + u32 value; +}; + +/*===========================================================================*/ +/*! + @brief Bit Field definition of register: IPA_GSI_TOP_XPU3_ESRRESTORE +*/ +/*===========================================================================*/ +/* Structure definition of register */ +struct ipa_hwio_def_ipa_gsi_top_xpu3_esrrestore_s +{ + u32 cfg : 1; + u32 client : 1; + u32 cfgmulti : 1; + u32 clmulti : 1; + u32 reserved0 : 28; +}; + +/* Union definition of register */ +union ipa_hwio_def_ipa_gsi_top_xpu3_esrrestore_u +{ + struct ipa_hwio_def_ipa_gsi_top_xpu3_esrrestore_s def; + u32 value; +}; + +/*===========================================================================*/ +/*! + @brief Bit Field definition of register: IPA_GSI_TOP_XPU3_ESYNR0 +*/ +/*===========================================================================*/ +/* Structure definition of register */ +struct ipa_hwio_def_ipa_gsi_top_xpu3_esynr0_s +{ + u32 xprotns : 1; + u32 awrite : 1; + u32 xinst : 1; + u32 xpriv : 1; + u32 reserved0 : 4; + u32 qad : 8; + u32 alen : 8; + u32 asize : 3; + u32 reserved1 : 2; + u32 burstlen : 1; + u32 ac : 1; + u32 reserved2 : 1; +}; + +/* Union definition of register */ +union ipa_hwio_def_ipa_gsi_top_xpu3_esynr0_u +{ + struct ipa_hwio_def_ipa_gsi_top_xpu3_esynr0_s def; + u32 value; +}; + +/*===========================================================================*/ +/*! + @brief Bit Field definition of register: IPA_GSI_TOP_XPU3_ESYNR1 +*/ +/*===========================================================================*/ +/* Structure definition of register */ +struct ipa_hwio_def_ipa_gsi_top_xpu3_esynr1_s +{ + u32 mid : 8; + u32 pid : 5; + u32 bid : 3; + u32 vmid : 8; + u32 tid : 8; +}; + +/* Union definition of register */ +union ipa_hwio_def_ipa_gsi_top_xpu3_esynr1_u +{ + struct ipa_hwio_def_ipa_gsi_top_xpu3_esynr1_s def; + u32 value; +}; + +/*===========================================================================*/ +/*! + @brief Bit Field definition of register: IPA_GSI_TOP_XPU3_ESYNR2 +*/ +/*===========================================================================*/ +/* Structure definition of register */ +struct ipa_hwio_def_ipa_gsi_top_xpu3_esynr2_s +{ + u32 memtype : 3; + u32 reserved0 : 4; + u32 transient : 1; + u32 noallocate : 1; + u32 ooowr : 1; + u32 ooord : 1; + u32 orderedwr : 1; + u32 orderedrd : 1; + u32 portmrel : 1; + u32 innerwritethrough : 1; + u32 innertransient : 1; + u32 innershared : 1; + u32 innercacheable : 1; + u32 innernoallocate : 1; + u32 writethrough : 1; + u32 shared : 1; + u32 full : 1; + u32 exclusive : 1; + u32 error : 1; + u32 earlywrresp : 1; + u32 device_type : 2; + u32 device : 1; + u32 cacheable : 1; + u32 burst : 1; + u32 bar : 2; +}; + +/* Union definition of register */ +union ipa_hwio_def_ipa_gsi_top_xpu3_esynr2_u +{ + struct ipa_hwio_def_ipa_gsi_top_xpu3_esynr2_s def; + u32 value; +}; + +/*===========================================================================*/ +/*! + @brief Bit Field definition of register: IPA_GSI_TOP_XPU3_EAR1 +*/ +/*===========================================================================*/ +/* Structure definition of register */ +struct ipa_hwio_def_ipa_gsi_top_xpu3_ear1_s +{ + u32 addr_63_32 : 32; +}; + +/* Union definition of register */ +union ipa_hwio_def_ipa_gsi_top_xpu3_ear1_u +{ + struct ipa_hwio_def_ipa_gsi_top_xpu3_ear1_s def; + u32 value; +}; + +/*===========================================================================*/ +/*! + @brief Bit Field definition of register: IPA_GSI_TOP_XPU3_QAD0_EAR0 +*/ +/*===========================================================================*/ +/* Structure definition of register */ +struct ipa_hwio_def_ipa_gsi_top_xpu3_qad0_ear0_s +{ + u32 addr_31_0 : 32; +}; + +/* Union definition of register */ +union ipa_hwio_def_ipa_gsi_top_xpu3_qad0_ear0_u +{ + struct ipa_hwio_def_ipa_gsi_top_xpu3_qad0_ear0_s def; + u32 value; +}; + +/*===========================================================================*/ +/*! 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+ @brief Bit Field definition of register: IPA_GSI_TOP_XPU3_QAD1_ESYNR0 +*/ +/*===========================================================================*/ +/* Structure definition of register */ +struct ipa_hwio_def_ipa_gsi_top_xpu3_qad1_esynr0_s +{ + u32 xprotns : 1; + u32 awrite : 1; + u32 xinst : 1; + u32 xpriv : 1; + u32 reserved0 : 4; + u32 qad : 8; + u32 alen : 8; + u32 asize : 3; + u32 reserved1 : 2; + u32 burstlen : 1; + u32 ac : 1; + u32 reserved2 : 1; +}; + +/* Union definition of register */ +union ipa_hwio_def_ipa_gsi_top_xpu3_qad1_esynr0_u +{ + struct ipa_hwio_def_ipa_gsi_top_xpu3_qad1_esynr0_s def; + u32 value; +}; + +/*===========================================================================*/ +/*! + @brief Bit Field definition of register: IPA_GSI_TOP_XPU3_QAD1_ESYNR1 +*/ +/*===========================================================================*/ +/* Structure definition of register */ +struct ipa_hwio_def_ipa_gsi_top_xpu3_qad1_esynr1_s +{ + u32 mid : 8; + u32 pid : 5; + u32 bid : 3; + u32 vmid : 8; + u32 tid : 8; +}; + +/* Union definition of register */ +union ipa_hwio_def_ipa_gsi_top_xpu3_qad1_esynr1_u +{ + struct ipa_hwio_def_ipa_gsi_top_xpu3_qad1_esynr1_s def; + u32 value; +}; + +/*===========================================================================*/ +/*! + @brief Bit Field definition of register: IPA_GSI_TOP_XPU3_QAD1_ESYNR2 +*/ +/*===========================================================================*/ +/* Structure definition of register */ +struct ipa_hwio_def_ipa_gsi_top_xpu3_qad1_esynr2_s +{ + u32 memtype : 3; + u32 reserved0 : 4; + u32 transient : 1; + u32 noallocate : 1; + u32 ooowr : 1; + u32 ooord : 1; + u32 orderedwr : 1; + u32 orderedrd : 1; + u32 portmrel : 1; + u32 innerwritethrough : 1; + u32 innertransient : 1; + u32 innershared : 1; + u32 innercacheable : 1; + u32 innernoallocate : 1; + u32 writethrough : 1; + u32 shared : 1; + u32 full : 1; + u32 exclusive : 1; + u32 error : 1; + u32 earlywrresp : 1; + u32 device_type : 2; + u32 device : 1; + u32 cacheable : 1; + u32 burst : 1; + u32 bar : 2; +}; + +/* Union definition of register */ +union ipa_hwio_def_ipa_gsi_top_xpu3_qad1_esynr2_u +{ + struct ipa_hwio_def_ipa_gsi_top_xpu3_qad1_esynr2_s def; + u32 value; +}; + +/*===========================================================================*/ +/*! + @brief Bit Field definition of register: IPA_GSI_TOP_XPU3_QAD1_EAR1 +*/ +/*===========================================================================*/ +/* Structure definition of register */ +struct ipa_hwio_def_ipa_gsi_top_xpu3_qad1_ear1_s +{ + u32 addr_63_32 : 32; +}; + +/* Union definition of register */ +union ipa_hwio_def_ipa_gsi_top_xpu3_qad1_ear1_u +{ + struct ipa_hwio_def_ipa_gsi_top_xpu3_qad1_ear1_s def; + u32 value; +}; + +/*===========================================================================*/ +/*! + @brief Bit Field definition of register: IPA_GSI_TOP_XPU3_RGN_OWNERSTATUSr +*/ +/*===========================================================================*/ +/* Structure definition of register */ +struct ipa_hwio_def_ipa_gsi_top_xpu3_rgn_ownerstatusr_s +{ + u32 rgownerstatus : 21; + u32 reserved0 : 11; +}; + +/* Union definition of register */ +union ipa_hwio_def_ipa_gsi_top_xpu3_rgn_ownerstatusr_u +{ + struct ipa_hwio_def_ipa_gsi_top_xpu3_rgn_ownerstatusr_s def; + u32 value; +}; + +/*===========================================================================*/ +/*! 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+ @brief Bit Field definition of register: IPA_GSI_TOP_XPU3_RGn_CR0 +*/ +/*===========================================================================*/ +/* Structure definition of register */ +struct ipa_hwio_def_ipa_gsi_top_xpu3_rgn_cr0_s +{ + u32 rgsclrden_apps : 1; + u32 reserved0 : 31; +}; + +/* Union definition of register */ +union ipa_hwio_def_ipa_gsi_top_xpu3_rgn_cr0_u +{ + struct ipa_hwio_def_ipa_gsi_top_xpu3_rgn_cr0_s def; + u32 value; +}; + +/*===========================================================================*/ +/*! + @brief Bit Field definition of register: IPA_GSI_TOP_XPU3_RGn_CR1 +*/ +/*===========================================================================*/ +/* Structure definition of register */ +struct ipa_hwio_def_ipa_gsi_top_xpu3_rgn_cr1_s +{ + u32 rgclrden : 3; + u32 reserved0 : 29; +}; + +/* Union definition of register */ +union ipa_hwio_def_ipa_gsi_top_xpu3_rgn_cr1_u +{ + struct ipa_hwio_def_ipa_gsi_top_xpu3_rgn_cr1_s def; + u32 value; +}; + +/*===========================================================================*/ +/*! + @brief Bit Field definition of register: IPA_GSI_TOP_XPU3_RGn_CR2 +*/ +/*===========================================================================*/ +/* Structure definition of register */ +struct ipa_hwio_def_ipa_gsi_top_xpu3_rgn_cr2_s +{ + u32 rgsclwren_apps : 1; + u32 reserved0 : 31; +}; + +/* Union definition of register */ +union ipa_hwio_def_ipa_gsi_top_xpu3_rgn_cr2_u +{ + struct ipa_hwio_def_ipa_gsi_top_xpu3_rgn_cr2_s def; + u32 value; +}; + +/*===========================================================================*/ +/*! + @brief Bit Field definition of register: IPA_GSI_TOP_XPU3_RGn_CR3 +*/ +/*===========================================================================*/ +/* Structure definition of register */ +struct ipa_hwio_def_ipa_gsi_top_xpu3_rgn_cr3_s +{ + u32 rgclwren : 3; + u32 reserved0 : 29; +}; + +/* Union definition of register */ +union ipa_hwio_def_ipa_gsi_top_xpu3_rgn_cr3_u +{ + struct ipa_hwio_def_ipa_gsi_top_xpu3_rgn_cr3_s def; + u32 value; +}; + +/*===========================================================================*/ +/*! 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+ @brief Bit Field definition of register: IPA_MS_MPU_CFG_XPU3_GCR0 +*/ +/*===========================================================================*/ +/* Structure definition of register */ +struct ipa_hwio_def_ipa_ms_mpu_cfg_xpu3_gcr0_s +{ + u32 aaden : 1; + u32 aalog_mode_dis : 1; + u32 reserved0 : 30; +}; + +/* Union definition of register */ +union ipa_hwio_def_ipa_ms_mpu_cfg_xpu3_gcr0_u +{ + struct ipa_hwio_def_ipa_ms_mpu_cfg_xpu3_gcr0_s def; + u32 value; +}; + +/*===========================================================================*/ +/*! + @brief Bit Field definition of register: IPA_MS_MPU_CFG_XPU3_SCR0 +*/ +/*===========================================================================*/ +/* Structure definition of register */ +struct ipa_hwio_def_ipa_ms_mpu_cfg_xpu3_scr0_s +{ + u32 scfgere : 1; + u32 sclere : 1; + u32 scfgeie : 1; + u32 scleie : 1; + u32 reserved0 : 4; + u32 dynamic_clk_en : 1; + u32 reserved1 : 23; +}; + +/* Union definition of register */ +union ipa_hwio_def_ipa_ms_mpu_cfg_xpu3_scr0_u +{ + struct ipa_hwio_def_ipa_ms_mpu_cfg_xpu3_scr0_s def; + u32 value; +}; + +/*===========================================================================*/ +/*! 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+ @brief Bit Field definition of register: IPA_MS_MPU_CFG_XPU3_QAD1_CR0 +*/ +/*===========================================================================*/ +/* Structure definition of register */ +struct ipa_hwio_def_ipa_ms_mpu_cfg_xpu3_qad1_cr0_s +{ + u32 cfgere : 1; + u32 clere : 1; + u32 cfgeie : 1; + u32 cleie : 1; + u32 reserved0 : 4; + u32 dynamic_clk_en : 1; + u32 reserved1 : 23; +}; + +/* Union definition of register */ +union ipa_hwio_def_ipa_ms_mpu_cfg_xpu3_qad1_cr0_u +{ + struct ipa_hwio_def_ipa_ms_mpu_cfg_xpu3_qad1_cr0_s def; + u32 value; +}; + +/*===========================================================================*/ +/*! + @brief Bit Field definition of register: IPA_MS_MPU_CFG_XPU3_UMR_GCR0 +*/ +/*===========================================================================*/ +/* Structure definition of register */ +struct ipa_hwio_def_ipa_ms_mpu_cfg_xpu3_umr_gcr0_s +{ + u32 umr_owner : 3; + u32 reserved0 : 5; + u32 umr_sec_apps : 1; + u32 reserved1 : 23; +}; + +/* Union definition of register */ +union ipa_hwio_def_ipa_ms_mpu_cfg_xpu3_umr_gcr0_u +{ + struct ipa_hwio_def_ipa_ms_mpu_cfg_xpu3_umr_gcr0_s def; + u32 value; +}; + +/*===========================================================================*/ +/*! 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+ @brief Bit Field definition of register: IPA_MS_MPU_CFG_XPU3_SEAR0 +*/ +/*===========================================================================*/ +/* Structure definition of register */ +struct ipa_hwio_def_ipa_ms_mpu_cfg_xpu3_sear0_s +{ + u32 addr_31_0 : 32; +}; + +/* Union definition of register */ +union ipa_hwio_def_ipa_ms_mpu_cfg_xpu3_sear0_u +{ + struct ipa_hwio_def_ipa_ms_mpu_cfg_xpu3_sear0_s def; + u32 value; +}; + +/*===========================================================================*/ +/*! + @brief Bit Field definition of register: IPA_MS_MPU_CFG_XPU3_SESR +*/ +/*===========================================================================*/ +/* Structure definition of register */ +struct ipa_hwio_def_ipa_ms_mpu_cfg_xpu3_sesr_s +{ + u32 cfg : 1; + u32 client : 1; + u32 cfgmulti : 1; + u32 clmulti : 1; + u32 reserved0 : 28; +}; + +/* Union definition of register */ +union ipa_hwio_def_ipa_ms_mpu_cfg_xpu3_sesr_u +{ + struct ipa_hwio_def_ipa_ms_mpu_cfg_xpu3_sesr_s def; + u32 value; +}; + +/*===========================================================================*/ +/*! + @brief Bit Field definition of register: IPA_MS_MPU_CFG_XPU3_SESRRESTORE +*/ +/*===========================================================================*/ +/* Structure definition of register */ +struct ipa_hwio_def_ipa_ms_mpu_cfg_xpu3_sesrrestore_s +{ + u32 cfg : 1; + u32 client : 1; + u32 cfgmulti : 1; + u32 clmulti : 1; + u32 reserved0 : 28; +}; + +/* Union definition of register */ +union ipa_hwio_def_ipa_ms_mpu_cfg_xpu3_sesrrestore_u +{ + struct ipa_hwio_def_ipa_ms_mpu_cfg_xpu3_sesrrestore_s def; + u32 value; +}; + +/*===========================================================================*/ +/*! + @brief Bit Field definition of register: IPA_MS_MPU_CFG_XPU3_SESYNR0 +*/ +/*===========================================================================*/ +/* Structure definition of register */ +struct ipa_hwio_def_ipa_ms_mpu_cfg_xpu3_sesynr0_s +{ + u32 xprotns : 1; + u32 awrite : 1; + u32 xinst : 1; + u32 xpriv : 1; + u32 reserved0 : 4; + u32 qad : 8; + u32 alen : 8; + u32 asize : 3; + u32 reserved1 : 2; + u32 burstlen : 1; + u32 ac : 1; + u32 reserved2 : 1; +}; + +/* Union definition of register */ +union ipa_hwio_def_ipa_ms_mpu_cfg_xpu3_sesynr0_u +{ + struct ipa_hwio_def_ipa_ms_mpu_cfg_xpu3_sesynr0_s def; + u32 value; +}; + +/*===========================================================================*/ +/*! + @brief Bit Field definition of register: IPA_MS_MPU_CFG_XPU3_SESYNR1 +*/ +/*===========================================================================*/ +/* Structure definition of register */ +struct ipa_hwio_def_ipa_ms_mpu_cfg_xpu3_sesynr1_s +{ + u32 mid : 8; + u32 pid : 5; + u32 bid : 3; + u32 vmid : 8; + u32 tid : 8; +}; + +/* Union definition of register */ +union ipa_hwio_def_ipa_ms_mpu_cfg_xpu3_sesynr1_u +{ + struct ipa_hwio_def_ipa_ms_mpu_cfg_xpu3_sesynr1_s def; + u32 value; +}; + +/*===========================================================================*/ +/*! + @brief Bit Field definition of register: IPA_MS_MPU_CFG_XPU3_SESYNR2 +*/ +/*===========================================================================*/ +/* Structure definition of register */ +struct ipa_hwio_def_ipa_ms_mpu_cfg_xpu3_sesynr2_s +{ + u32 memtype : 3; + u32 reserved0 : 4; + u32 transient : 1; + u32 noallocate : 1; + u32 ooowr : 1; + u32 ooord : 1; + u32 orderedwr : 1; + u32 orderedrd : 1; + u32 portmrel : 1; + u32 innerwritethrough : 1; + u32 innertransient : 1; + u32 innershared : 1; + u32 innercacheable : 1; + u32 innernoallocate : 1; + u32 writethrough : 1; + u32 shared : 1; + u32 full : 1; + u32 exclusive : 1; + u32 error : 1; + u32 earlywrresp : 1; + u32 device_type : 2; + u32 device : 1; + u32 cacheable : 1; + u32 burst : 1; + u32 bar : 2; +}; + +/* Union definition of register */ +union ipa_hwio_def_ipa_ms_mpu_cfg_xpu3_sesynr2_u +{ + struct ipa_hwio_def_ipa_ms_mpu_cfg_xpu3_sesynr2_s def; + u32 value; +}; + +/*===========================================================================*/ +/*! + @brief Bit Field definition of register: IPA_MS_MPU_CFG_XPU3_SEAR1 +*/ +/*===========================================================================*/ +/* Structure definition of register */ +struct ipa_hwio_def_ipa_ms_mpu_cfg_xpu3_sear1_s +{ + u32 addr_63_32 : 32; +}; + +/* Union definition of register */ +union ipa_hwio_def_ipa_ms_mpu_cfg_xpu3_sear1_u +{ + struct ipa_hwio_def_ipa_ms_mpu_cfg_xpu3_sear1_s def; + u32 value; +}; + +/*===========================================================================*/ +/*! + @brief Bit Field definition of register: IPA_MS_MPU_CFG_XPU3_SESYNR3 +*/ +/*===========================================================================*/ +/* Structure definition of register */ +struct ipa_hwio_def_ipa_ms_mpu_cfg_xpu3_sesynr3_s +{ + u32 nonsec_ad_rg_match : 8; + u32 sec_ad_rg_match : 8; + u32 reserved0 : 16; +}; + +/* Union definition of register */ +union ipa_hwio_def_ipa_ms_mpu_cfg_xpu3_sesynr3_u +{ + struct ipa_hwio_def_ipa_ms_mpu_cfg_xpu3_sesynr3_s def; + u32 value; +}; + +/*===========================================================================*/ +/*! + @brief Bit Field definition of register: IPA_MS_MPU_CFG_XPU3_SESYNR4 +*/ +/*===========================================================================*/ +/* Structure definition of register */ +struct ipa_hwio_def_ipa_ms_mpu_cfg_xpu3_sesynr4_s +{ + u32 auattr : 16; + u32 acgranuletrans : 1; + u32 asid : 5; + u32 acacheoptype : 4; + u32 reserved0 : 6; +}; + +/* Union definition of register */ +union ipa_hwio_def_ipa_ms_mpu_cfg_xpu3_sesynr4_u +{ + struct ipa_hwio_def_ipa_ms_mpu_cfg_xpu3_sesynr4_s def; + u32 value; +}; + +/*===========================================================================*/ +/*! + @brief Bit Field definition of register: IPA_MS_MPU_CFG_XPU3_RGN_START0_SSHADOW +*/ +/*===========================================================================*/ +/* Structure definition of register */ +struct ipa_hwio_def_ipa_ms_mpu_cfg_xpu3_rgn_start0_sshadow_s +{ + u32 reserved0 : 12; + u32 addr_31_0 : 20; +}; + +/* Union definition of register */ +union ipa_hwio_def_ipa_ms_mpu_cfg_xpu3_rgn_start0_sshadow_u +{ + struct ipa_hwio_def_ipa_ms_mpu_cfg_xpu3_rgn_start0_sshadow_s def; + u32 value; +}; + +/*===========================================================================*/ +/*! + @brief Bit Field definition of register: IPA_MS_MPU_CFG_XPU3_RGN_END0_SSHADOW +*/ +/*===========================================================================*/ +/* Structure definition of register */ +struct ipa_hwio_def_ipa_ms_mpu_cfg_xpu3_rgn_end0_sshadow_s +{ + u32 reserved0 : 12; + u32 addr_31_0 : 20; +}; + +/* Union definition of register */ +union ipa_hwio_def_ipa_ms_mpu_cfg_xpu3_rgn_end0_sshadow_u +{ + struct ipa_hwio_def_ipa_ms_mpu_cfg_xpu3_rgn_end0_sshadow_s def; + u32 value; +}; + +/*===========================================================================*/ +/*! + @brief Bit Field definition of register: IPA_MS_MPU_CFG_XPU3_EAR0 +*/ +/*===========================================================================*/ +/* Structure definition of register */ +struct ipa_hwio_def_ipa_ms_mpu_cfg_xpu3_ear0_s +{ + u32 addr_31_0 : 32; +}; + +/* Union definition of register */ +union ipa_hwio_def_ipa_ms_mpu_cfg_xpu3_ear0_u +{ + struct ipa_hwio_def_ipa_ms_mpu_cfg_xpu3_ear0_s def; + u32 value; +}; + +/*===========================================================================*/ +/*! + @brief Bit Field definition of register: IPA_MS_MPU_CFG_XPU3_ESR +*/ +/*===========================================================================*/ +/* Structure definition of register */ +struct ipa_hwio_def_ipa_ms_mpu_cfg_xpu3_esr_s +{ + u32 cfg : 1; + u32 client : 1; + u32 cfgmulti : 1; + u32 clmulti : 1; + u32 reserved0 : 28; +}; + +/* Union definition of register */ +union ipa_hwio_def_ipa_ms_mpu_cfg_xpu3_esr_u +{ + struct ipa_hwio_def_ipa_ms_mpu_cfg_xpu3_esr_s def; + u32 value; +}; + +/*===========================================================================*/ +/*! + @brief Bit Field definition of register: IPA_MS_MPU_CFG_XPU3_ESRRESTORE +*/ +/*===========================================================================*/ +/* Structure definition of register */ +struct ipa_hwio_def_ipa_ms_mpu_cfg_xpu3_esrrestore_s +{ + u32 cfg : 1; + u32 client : 1; + u32 cfgmulti : 1; + u32 clmulti : 1; + u32 reserved0 : 28; +}; + +/* Union definition of register */ +union ipa_hwio_def_ipa_ms_mpu_cfg_xpu3_esrrestore_u +{ + struct ipa_hwio_def_ipa_ms_mpu_cfg_xpu3_esrrestore_s def; + u32 value; +}; + +/*===========================================================================*/ +/*! + @brief Bit Field definition of register: IPA_MS_MPU_CFG_XPU3_ESYNR0 +*/ +/*===========================================================================*/ +/* Structure definition of register */ +struct ipa_hwio_def_ipa_ms_mpu_cfg_xpu3_esynr0_s +{ + u32 xprotns : 1; + u32 awrite : 1; + u32 xinst : 1; + u32 xpriv : 1; + u32 reserved0 : 4; + u32 qad : 8; + u32 alen : 8; + u32 asize : 3; + u32 reserved1 : 2; + u32 burstlen : 1; + u32 ac : 1; + u32 reserved2 : 1; +}; + +/* Union definition of register */ +union ipa_hwio_def_ipa_ms_mpu_cfg_xpu3_esynr0_u +{ + struct ipa_hwio_def_ipa_ms_mpu_cfg_xpu3_esynr0_s def; + u32 value; +}; + +/*===========================================================================*/ +/*! + @brief Bit Field definition of register: IPA_MS_MPU_CFG_XPU3_ESYNR1 +*/ +/*===========================================================================*/ +/* Structure definition of register */ +struct ipa_hwio_def_ipa_ms_mpu_cfg_xpu3_esynr1_s +{ + u32 mid : 8; + u32 pid : 5; + u32 bid : 3; + u32 vmid : 8; + u32 tid : 8; +}; + +/* Union definition of register */ +union ipa_hwio_def_ipa_ms_mpu_cfg_xpu3_esynr1_u +{ + struct ipa_hwio_def_ipa_ms_mpu_cfg_xpu3_esynr1_s def; + u32 value; +}; + +/*===========================================================================*/ +/*! + @brief Bit Field definition of register: IPA_MS_MPU_CFG_XPU3_ESYNR2 +*/ +/*===========================================================================*/ +/* Structure definition of register */ +struct ipa_hwio_def_ipa_ms_mpu_cfg_xpu3_esynr2_s +{ + u32 memtype : 3; + u32 reserved0 : 4; + u32 transient : 1; + u32 noallocate : 1; + u32 ooowr : 1; + u32 ooord : 1; + u32 orderedwr : 1; + u32 orderedrd : 1; + u32 portmrel : 1; + u32 innerwritethrough : 1; + u32 innertransient : 1; + u32 innershared : 1; + u32 innercacheable : 1; + u32 innernoallocate : 1; + u32 writethrough : 1; + u32 shared : 1; + u32 full : 1; + u32 exclusive : 1; + u32 error : 1; + u32 earlywrresp : 1; + u32 device_type : 2; + u32 device : 1; + u32 cacheable : 1; + u32 burst : 1; + u32 bar : 2; +}; + +/* Union definition of register */ +union ipa_hwio_def_ipa_ms_mpu_cfg_xpu3_esynr2_u +{ + struct ipa_hwio_def_ipa_ms_mpu_cfg_xpu3_esynr2_s def; + u32 value; +}; + +/*===========================================================================*/ +/*! + @brief Bit Field definition of register: IPA_MS_MPU_CFG_XPU3_EAR1 +*/ +/*===========================================================================*/ +/* Structure definition of register */ +struct ipa_hwio_def_ipa_ms_mpu_cfg_xpu3_ear1_s +{ + u32 addr_63_32 : 32; +}; + +/* Union definition of register */ +union ipa_hwio_def_ipa_ms_mpu_cfg_xpu3_ear1_u +{ + struct ipa_hwio_def_ipa_ms_mpu_cfg_xpu3_ear1_s def; + u32 value; +}; + +/*===========================================================================*/ +/*! + @brief Bit Field definition of register: IPA_MS_MPU_CFG_XPU3_ESYNR3 +*/ +/*===========================================================================*/ +/* Structure definition of register */ +struct ipa_hwio_def_ipa_ms_mpu_cfg_xpu3_esynr3_s +{ + u32 nonsec_ad_rg_match : 8; + u32 sec_ad_rg_match : 8; + u32 reserved0 : 16; +}; + +/* Union definition of register */ +union ipa_hwio_def_ipa_ms_mpu_cfg_xpu3_esynr3_u +{ + struct ipa_hwio_def_ipa_ms_mpu_cfg_xpu3_esynr3_s def; + u32 value; +}; + +/*===========================================================================*/ +/*! + @brief Bit Field definition of register: IPA_MS_MPU_CFG_XPU3_ESYNR4 +*/ +/*===========================================================================*/ +/* Structure definition of register */ +struct ipa_hwio_def_ipa_ms_mpu_cfg_xpu3_esynr4_s +{ + u32 auattr : 16; + u32 acgranuletrans : 1; + u32 asid : 5; + u32 acacheoptype : 4; + u32 reserved0 : 6; +}; + +/* Union definition of register */ +union ipa_hwio_def_ipa_ms_mpu_cfg_xpu3_esynr4_u +{ + struct ipa_hwio_def_ipa_ms_mpu_cfg_xpu3_esynr4_s def; + u32 value; +}; + +/*===========================================================================*/ +/*! + @brief Bit Field definition of register: IPA_MS_MPU_CFG_XPU3_RGN_START0_SHADOW +*/ +/*===========================================================================*/ +/* Structure definition of register */ +struct ipa_hwio_def_ipa_ms_mpu_cfg_xpu3_rgn_start0_shadow_s +{ + u32 reserved0 : 12; + u32 addr_31_0 : 20; +}; + +/* Union definition of register */ +union ipa_hwio_def_ipa_ms_mpu_cfg_xpu3_rgn_start0_shadow_u +{ + struct ipa_hwio_def_ipa_ms_mpu_cfg_xpu3_rgn_start0_shadow_s def; + u32 value; +}; + +/*===========================================================================*/ +/*! + @brief Bit Field definition of register: IPA_MS_MPU_CFG_XPU3_RGN_END0_SHADOW +*/ +/*===========================================================================*/ +/* Structure definition of register */ +struct ipa_hwio_def_ipa_ms_mpu_cfg_xpu3_rgn_end0_shadow_s +{ + u32 reserved0 : 12; + u32 addr_31_0 : 20; +}; + +/* Union definition of register */ +union ipa_hwio_def_ipa_ms_mpu_cfg_xpu3_rgn_end0_shadow_u +{ + struct ipa_hwio_def_ipa_ms_mpu_cfg_xpu3_rgn_end0_shadow_s def; + u32 value; +}; + +/*===========================================================================*/ +/*! + @brief Bit Field definition of register: IPA_MS_MPU_CFG_XPU3_QAD0_EAR0 +*/ +/*===========================================================================*/ +/* Structure definition of register */ +struct ipa_hwio_def_ipa_ms_mpu_cfg_xpu3_qad0_ear0_s +{ + u32 addr_31_0 : 32; +}; + +/* Union definition of register */ +union ipa_hwio_def_ipa_ms_mpu_cfg_xpu3_qad0_ear0_u +{ + struct ipa_hwio_def_ipa_ms_mpu_cfg_xpu3_qad0_ear0_s def; + u32 value; +}; + +/*===========================================================================*/ +/*! + @brief Bit Field definition of register: IPA_MS_MPU_CFG_XPU3_QAD0_ESR +*/ +/*===========================================================================*/ +/* Structure definition of register */ +struct ipa_hwio_def_ipa_ms_mpu_cfg_xpu3_qad0_esr_s +{ + u32 cfg : 1; + u32 client : 1; + u32 cfgmulti : 1; + u32 clmulti : 1; + u32 reserved0 : 28; +}; + +/* Union definition of register */ +union ipa_hwio_def_ipa_ms_mpu_cfg_xpu3_qad0_esr_u +{ + struct ipa_hwio_def_ipa_ms_mpu_cfg_xpu3_qad0_esr_s def; + u32 value; +}; + +/*===========================================================================*/ +/*! + @brief Bit Field definition of register: IPA_MS_MPU_CFG_XPU3_QAD0_ESRRESTORE +*/ +/*===========================================================================*/ +/* Structure definition of register */ +struct ipa_hwio_def_ipa_ms_mpu_cfg_xpu3_qad0_esrrestore_s +{ + u32 cfg : 1; + u32 client : 1; + u32 cfgmulti : 1; + u32 clmulti : 1; + u32 reserved0 : 28; +}; + +/* Union definition of register */ +union ipa_hwio_def_ipa_ms_mpu_cfg_xpu3_qad0_esrrestore_u +{ + struct ipa_hwio_def_ipa_ms_mpu_cfg_xpu3_qad0_esrrestore_s def; + u32 value; +}; + +/*===========================================================================*/ +/*! + @brief Bit Field definition of register: IPA_MS_MPU_CFG_XPU3_QAD0_ESYNR0 +*/ +/*===========================================================================*/ +/* Structure definition of register */ +struct ipa_hwio_def_ipa_ms_mpu_cfg_xpu3_qad0_esynr0_s +{ + u32 xprotns : 1; + u32 awrite : 1; + u32 xinst : 1; + u32 xpriv : 1; + u32 reserved0 : 4; + u32 qad : 8; + u32 alen : 8; + u32 asize : 3; + u32 reserved1 : 2; + u32 burstlen : 1; + u32 ac : 1; + u32 reserved2 : 1; +}; + +/* Union definition of register */ +union ipa_hwio_def_ipa_ms_mpu_cfg_xpu3_qad0_esynr0_u +{ + struct ipa_hwio_def_ipa_ms_mpu_cfg_xpu3_qad0_esynr0_s def; + u32 value; +}; + +/*===========================================================================*/ +/*! + @brief Bit Field definition of register: IPA_MS_MPU_CFG_XPU3_QAD0_ESYNR1 +*/ +/*===========================================================================*/ +/* Structure definition of register */ +struct ipa_hwio_def_ipa_ms_mpu_cfg_xpu3_qad0_esynr1_s +{ + u32 mid : 8; + u32 pid : 5; + u32 bid : 3; + u32 vmid : 8; + u32 tid : 8; +}; + +/* Union definition of register */ +union ipa_hwio_def_ipa_ms_mpu_cfg_xpu3_qad0_esynr1_u +{ + struct ipa_hwio_def_ipa_ms_mpu_cfg_xpu3_qad0_esynr1_s def; + u32 value; +}; + +/*===========================================================================*/ +/*! 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+ @brief Bit Field definition of register: IPA_MS_MPU_CFG_XPU3_QAD0_ESYNR4 +*/ +/*===========================================================================*/ +/* Structure definition of register */ +struct ipa_hwio_def_ipa_ms_mpu_cfg_xpu3_qad0_esynr4_s +{ + u32 auattr : 16; + u32 acgranuletrans : 1; + u32 asid : 5; + u32 acacheoptype : 4; + u32 reserved0 : 6; +}; + +/* Union definition of register */ +union ipa_hwio_def_ipa_ms_mpu_cfg_xpu3_qad0_esynr4_u +{ + struct ipa_hwio_def_ipa_ms_mpu_cfg_xpu3_qad0_esynr4_s def; + u32 value; +}; + +/*===========================================================================*/ +/*! + @brief Bit Field definition of register: IPA_MS_MPU_CFG_XPU3_QAD0_RGN_START0_SHADOW +*/ +/*===========================================================================*/ +/* Structure definition of register */ +struct ipa_hwio_def_ipa_ms_mpu_cfg_xpu3_qad0_rgn_start0_shadow_s +{ + u32 reserved0 : 12; + u32 addr_31_0 : 20; +}; + +/* Union definition of register */ +union ipa_hwio_def_ipa_ms_mpu_cfg_xpu3_qad0_rgn_start0_shadow_u +{ + struct ipa_hwio_def_ipa_ms_mpu_cfg_xpu3_qad0_rgn_start0_shadow_s def; + u32 value; +}; + +/*===========================================================================*/ +/*! + @brief Bit Field definition of register: IPA_MS_MPU_CFG_XPU3_QAD0_RGN_END0_SHADOW +*/ +/*===========================================================================*/ +/* Structure definition of register */ +struct ipa_hwio_def_ipa_ms_mpu_cfg_xpu3_qad0_rgn_end0_shadow_s +{ + u32 reserved0 : 12; + u32 addr_31_0 : 20; +}; + +/* Union definition of register */ +union ipa_hwio_def_ipa_ms_mpu_cfg_xpu3_qad0_rgn_end0_shadow_u +{ + struct ipa_hwio_def_ipa_ms_mpu_cfg_xpu3_qad0_rgn_end0_shadow_s def; + u32 value; +}; + +/*===========================================================================*/ +/*! + @brief Bit Field definition of register: IPA_MS_MPU_CFG_XPU3_QAD1_EAR0 +*/ +/*===========================================================================*/ +/* Structure definition of register */ +struct ipa_hwio_def_ipa_ms_mpu_cfg_xpu3_qad1_ear0_s +{ + u32 addr_31_0 : 32; +}; + +/* Union definition of register */ +union ipa_hwio_def_ipa_ms_mpu_cfg_xpu3_qad1_ear0_u +{ + struct ipa_hwio_def_ipa_ms_mpu_cfg_xpu3_qad1_ear0_s def; + u32 value; +}; + +/*===========================================================================*/ +/*! + @brief Bit Field definition of register: IPA_MS_MPU_CFG_XPU3_QAD1_ESR +*/ +/*===========================================================================*/ +/* Structure definition of register */ +struct ipa_hwio_def_ipa_ms_mpu_cfg_xpu3_qad1_esr_s +{ + u32 cfg : 1; + u32 client : 1; + u32 cfgmulti : 1; + u32 clmulti : 1; + u32 reserved0 : 28; +}; + +/* Union definition of register */ +union ipa_hwio_def_ipa_ms_mpu_cfg_xpu3_qad1_esr_u +{ + struct ipa_hwio_def_ipa_ms_mpu_cfg_xpu3_qad1_esr_s def; + u32 value; +}; + +/*===========================================================================*/ +/*! + @brief Bit Field definition of register: IPA_MS_MPU_CFG_XPU3_QAD1_ESRRESTORE +*/ +/*===========================================================================*/ +/* Structure definition of register */ +struct ipa_hwio_def_ipa_ms_mpu_cfg_xpu3_qad1_esrrestore_s +{ + u32 cfg : 1; + u32 client : 1; + u32 cfgmulti : 1; + u32 clmulti : 1; + u32 reserved0 : 28; +}; + +/* Union definition of register */ +union ipa_hwio_def_ipa_ms_mpu_cfg_xpu3_qad1_esrrestore_u +{ + struct ipa_hwio_def_ipa_ms_mpu_cfg_xpu3_qad1_esrrestore_s def; + u32 value; +}; + +/*===========================================================================*/ +/*! + @brief Bit Field definition of register: IPA_MS_MPU_CFG_XPU3_QAD1_ESYNR0 +*/ +/*===========================================================================*/ +/* Structure definition of register */ +struct ipa_hwio_def_ipa_ms_mpu_cfg_xpu3_qad1_esynr0_s +{ + u32 xprotns : 1; + u32 awrite : 1; + u32 xinst : 1; + u32 xpriv : 1; + u32 reserved0 : 4; + u32 qad : 8; + u32 alen : 8; + u32 asize : 3; + u32 reserved1 : 2; + u32 burstlen : 1; + u32 ac : 1; + u32 reserved2 : 1; +}; + +/* Union definition of register */ +union ipa_hwio_def_ipa_ms_mpu_cfg_xpu3_qad1_esynr0_u +{ + struct ipa_hwio_def_ipa_ms_mpu_cfg_xpu3_qad1_esynr0_s def; + u32 value; +}; + +/*===========================================================================*/ +/*! + @brief Bit Field definition of register: IPA_MS_MPU_CFG_XPU3_QAD1_ESYNR1 +*/ +/*===========================================================================*/ +/* Structure definition of register */ +struct ipa_hwio_def_ipa_ms_mpu_cfg_xpu3_qad1_esynr1_s +{ + u32 mid : 8; + u32 pid : 5; + u32 bid : 3; + u32 vmid : 8; + u32 tid : 8; +}; + +/* Union definition of register */ +union ipa_hwio_def_ipa_ms_mpu_cfg_xpu3_qad1_esynr1_u +{ + struct ipa_hwio_def_ipa_ms_mpu_cfg_xpu3_qad1_esynr1_s def; + u32 value; +}; + +/*===========================================================================*/ +/*! + @brief Bit Field definition of register: IPA_MS_MPU_CFG_XPU3_QAD1_ESYNR2 +*/ +/*===========================================================================*/ +/* Structure definition of register */ +struct ipa_hwio_def_ipa_ms_mpu_cfg_xpu3_qad1_esynr2_s +{ + u32 memtype : 3; + u32 reserved0 : 4; + u32 transient : 1; + u32 noallocate : 1; + u32 ooowr : 1; + u32 ooord : 1; + u32 orderedwr : 1; + u32 orderedrd : 1; + u32 portmrel : 1; + u32 innerwritethrough : 1; + u32 innertransient : 1; + u32 innershared : 1; + u32 innercacheable : 1; + u32 innernoallocate : 1; + u32 writethrough : 1; + u32 shared : 1; + u32 full : 1; + u32 exclusive : 1; + u32 error : 1; + u32 earlywrresp : 1; + u32 device_type : 2; + u32 device : 1; + u32 cacheable : 1; + u32 burst : 1; + u32 bar : 2; +}; + +/* Union definition of register */ +union ipa_hwio_def_ipa_ms_mpu_cfg_xpu3_qad1_esynr2_u +{ + struct ipa_hwio_def_ipa_ms_mpu_cfg_xpu3_qad1_esynr2_s def; + u32 value; +}; + +/*===========================================================================*/ +/*! + @brief Bit Field definition of register: IPA_MS_MPU_CFG_XPU3_QAD1_EAR1 +*/ +/*===========================================================================*/ +/* Structure definition of register */ +struct ipa_hwio_def_ipa_ms_mpu_cfg_xpu3_qad1_ear1_s +{ + u32 addr_63_32 : 32; +}; + +/* Union definition of register */ +union ipa_hwio_def_ipa_ms_mpu_cfg_xpu3_qad1_ear1_u +{ + struct ipa_hwio_def_ipa_ms_mpu_cfg_xpu3_qad1_ear1_s def; + u32 value; +}; + +/*===========================================================================*/ +/*! + @brief Bit Field definition of register: IPA_MS_MPU_CFG_XPU3_QAD1_ESYNR3 +*/ +/*===========================================================================*/ +/* Structure definition of register */ +struct ipa_hwio_def_ipa_ms_mpu_cfg_xpu3_qad1_esynr3_s +{ + u32 nonsec_ad_rg_match : 8; + u32 sec_ad_rg_match : 8; + u32 reserved0 : 16; +}; + +/* Union definition of register */ +union ipa_hwio_def_ipa_ms_mpu_cfg_xpu3_qad1_esynr3_u +{ + struct ipa_hwio_def_ipa_ms_mpu_cfg_xpu3_qad1_esynr3_s def; + u32 value; +}; + +/*===========================================================================*/ +/*! + @brief Bit Field definition of register: IPA_MS_MPU_CFG_XPU3_QAD1_ESYNR4 +*/ +/*===========================================================================*/ +/* Structure definition of register */ +struct ipa_hwio_def_ipa_ms_mpu_cfg_xpu3_qad1_esynr4_s +{ + u32 auattr : 16; + u32 acgranuletrans : 1; + u32 asid : 5; + u32 acacheoptype : 4; + u32 reserved0 : 6; +}; + +/* Union definition of register */ +union ipa_hwio_def_ipa_ms_mpu_cfg_xpu3_qad1_esynr4_u +{ + struct ipa_hwio_def_ipa_ms_mpu_cfg_xpu3_qad1_esynr4_s def; + u32 value; +}; + +/*===========================================================================*/ +/*! + @brief Bit Field definition of register: IPA_MS_MPU_CFG_XPU3_QAD1_RGN_START0_SHADOW +*/ +/*===========================================================================*/ +/* Structure definition of register */ +struct ipa_hwio_def_ipa_ms_mpu_cfg_xpu3_qad1_rgn_start0_shadow_s +{ + u32 reserved0 : 12; + u32 addr_31_0 : 20; +}; + +/* Union definition of register */ +union ipa_hwio_def_ipa_ms_mpu_cfg_xpu3_qad1_rgn_start0_shadow_u +{ + struct ipa_hwio_def_ipa_ms_mpu_cfg_xpu3_qad1_rgn_start0_shadow_s def; + u32 value; +}; + +/*===========================================================================*/ +/*! + @brief Bit Field definition of register: IPA_MS_MPU_CFG_XPU3_QAD1_RGN_END0_SHADOW +*/ +/*===========================================================================*/ +/* Structure definition of register */ +struct ipa_hwio_def_ipa_ms_mpu_cfg_xpu3_qad1_rgn_end0_shadow_s +{ + u32 reserved0 : 12; + u32 addr_31_0 : 20; +}; + +/* Union definition of register */ +union ipa_hwio_def_ipa_ms_mpu_cfg_xpu3_qad1_rgn_end0_shadow_u +{ + struct ipa_hwio_def_ipa_ms_mpu_cfg_xpu3_qad1_rgn_end0_shadow_s def; + u32 value; +}; + +/*===========================================================================*/ +/*! + @brief Bit Field definition of register: IPA_MS_MPU_CFG_XPU3_RGN_OWNERSTATUSr +*/ +/*===========================================================================*/ +/* Structure definition of register */ +struct ipa_hwio_def_ipa_ms_mpu_cfg_xpu3_rgn_ownerstatusr_s +{ + u32 rgownerstatus : 10; + u32 reserved0 : 22; +}; + +/* Union definition of register */ +union ipa_hwio_def_ipa_ms_mpu_cfg_xpu3_rgn_ownerstatusr_u +{ + struct ipa_hwio_def_ipa_ms_mpu_cfg_xpu3_rgn_ownerstatusr_s def; + u32 value; +}; + +/*===========================================================================*/ +/*! + @brief Bit Field definition of register: IPA_MS_MPU_CFG_XPU3_RGn_GCR0 +*/ +/*===========================================================================*/ +/* Structure definition of register */ +struct ipa_hwio_def_ipa_ms_mpu_cfg_xpu3_rgn_gcr0_s +{ + u32 rg_owner : 3; + u32 reserved0 : 5; + u32 rg_sec_apps : 1; + u32 reserved1 : 23; +}; + +/* Union definition of register */ +union ipa_hwio_def_ipa_ms_mpu_cfg_xpu3_rgn_gcr0_u +{ + struct ipa_hwio_def_ipa_ms_mpu_cfg_xpu3_rgn_gcr0_s def; + u32 value; +}; + +/*===========================================================================*/ +/*! + @brief Bit Field definition of register: IPA_MS_MPU_CFG_XPU3_RGn_GCR1 +*/ +/*===========================================================================*/ +/* Structure definition of register */ +struct ipa_hwio_def_ipa_ms_mpu_cfg_xpu3_rgn_gcr1_s +{ + u32 reserved0 : 31; + u32 pd : 1; +}; + +/* Union definition of register */ +union ipa_hwio_def_ipa_ms_mpu_cfg_xpu3_rgn_gcr1_u +{ + struct ipa_hwio_def_ipa_ms_mpu_cfg_xpu3_rgn_gcr1_s def; + u32 value; +}; + +/*===========================================================================*/ +/*! + @brief Bit Field definition of register: IPA_MS_MPU_CFG_XPU3_RGn_GCR2 +*/ +/*===========================================================================*/ +/* Structure definition of register */ +struct ipa_hwio_def_ipa_ms_mpu_cfg_xpu3_rgn_gcr2_s +{ + u32 csrc : 1; + u32 asrc : 1; + u32 reserved0 : 30; +}; + +/* Union definition of register */ +union ipa_hwio_def_ipa_ms_mpu_cfg_xpu3_rgn_gcr2_u +{ + struct ipa_hwio_def_ipa_ms_mpu_cfg_xpu3_rgn_gcr2_s def; + u32 value; +}; + +/*===========================================================================*/ +/*! + @brief Bit Field definition of register: IPA_MS_MPU_CFG_XPU3_RGn_GCR3 +*/ +/*===========================================================================*/ +/* Structure definition of register */ +struct ipa_hwio_def_ipa_ms_mpu_cfg_xpu3_rgn_gcr3_s +{ + u32 secure_access_lock : 1; + u32 reserved0 : 31; +}; + +/* Union definition of register */ +union ipa_hwio_def_ipa_ms_mpu_cfg_xpu3_rgn_gcr3_u +{ + struct ipa_hwio_def_ipa_ms_mpu_cfg_xpu3_rgn_gcr3_s def; + u32 value; +}; + +/*===========================================================================*/ +/*! + @brief Bit Field definition of register: IPA_MS_MPU_CFG_XPU3_RGn_CR0 +*/ +/*===========================================================================*/ +/* Structure definition of register */ +struct ipa_hwio_def_ipa_ms_mpu_cfg_xpu3_rgn_cr0_s +{ + u32 rgsclrden_apps : 1; + u32 reserved0 : 31; +}; + +/* Union definition of register */ +union ipa_hwio_def_ipa_ms_mpu_cfg_xpu3_rgn_cr0_u +{ + struct ipa_hwio_def_ipa_ms_mpu_cfg_xpu3_rgn_cr0_s def; + u32 value; +}; + +/*===========================================================================*/ +/*! + @brief Bit Field definition of register: IPA_MS_MPU_CFG_XPU3_RGn_CR1 +*/ +/*===========================================================================*/ +/* Structure definition of register */ +struct ipa_hwio_def_ipa_ms_mpu_cfg_xpu3_rgn_cr1_s +{ + u32 rgclrden : 3; + u32 reserved0 : 29; +}; + +/* Union definition of register */ +union ipa_hwio_def_ipa_ms_mpu_cfg_xpu3_rgn_cr1_u +{ + struct ipa_hwio_def_ipa_ms_mpu_cfg_xpu3_rgn_cr1_s def; + u32 value; +}; + +/*===========================================================================*/ +/*! + @brief Bit Field definition of register: IPA_MS_MPU_CFG_XPU3_RGn_CR2 +*/ +/*===========================================================================*/ +/* Structure definition of register */ +struct ipa_hwio_def_ipa_ms_mpu_cfg_xpu3_rgn_cr2_s +{ + u32 rgsclwren_apps : 1; + u32 reserved0 : 31; +}; + +/* Union definition of register */ +union ipa_hwio_def_ipa_ms_mpu_cfg_xpu3_rgn_cr2_u +{ + struct ipa_hwio_def_ipa_ms_mpu_cfg_xpu3_rgn_cr2_s def; + u32 value; +}; + +/*===========================================================================*/ +/*! + @brief Bit Field definition of register: IPA_MS_MPU_CFG_XPU3_RGn_CR3 +*/ +/*===========================================================================*/ +/* Structure definition of register */ +struct ipa_hwio_def_ipa_ms_mpu_cfg_xpu3_rgn_cr3_s +{ + u32 rgclwren : 3; + u32 reserved0 : 29; +}; + +/* Union definition of register */ +union ipa_hwio_def_ipa_ms_mpu_cfg_xpu3_rgn_cr3_u +{ + struct ipa_hwio_def_ipa_ms_mpu_cfg_xpu3_rgn_cr3_s def; + u32 value; +}; + +/*===========================================================================*/ +/*! + @brief Bit Field definition of register: IPA_MS_MPU_CFG_XPU3_RGn_START0 +*/ +/*===========================================================================*/ +/* Structure definition of register */ +struct ipa_hwio_def_ipa_ms_mpu_cfg_xpu3_rgn_start0_s +{ + u32 reserved0 : 12; + u32 addr_31_0 : 20; +}; + +/* Union definition of register */ +union ipa_hwio_def_ipa_ms_mpu_cfg_xpu3_rgn_start0_u +{ + struct ipa_hwio_def_ipa_ms_mpu_cfg_xpu3_rgn_start0_s def; + u32 value; +}; + +/*===========================================================================*/ +/*! + @brief Bit Field definition of register: IPA_MS_MPU_CFG_XPU3_RGn_END0 +*/ +/*===========================================================================*/ +/* Structure definition of register */ +struct ipa_hwio_def_ipa_ms_mpu_cfg_xpu3_rgn_end0_s +{ + u32 reserved0 : 12; + u32 addr_31_0 : 20; +}; + +/* Union definition of register */ +union ipa_hwio_def_ipa_ms_mpu_cfg_xpu3_rgn_end0_u +{ + struct ipa_hwio_def_ipa_ms_mpu_cfg_xpu3_rgn_end0_s def; + u32 value; +}; + + +#endif /* __IPA_HWIO_DEF_H__ */ diff --git a/drivers/platform/msm/ipa/ipa_v3/dump/ipa5.0/ipa_pkt_cntxt.h b/drivers/platform/msm/ipa/ipa_v3/dump/ipa5.0/ipa_pkt_cntxt.h new file mode 100644 index 0000000000..4934108b54 --- /dev/null +++ b/drivers/platform/msm/ipa/ipa_v3/dump/ipa5.0/ipa_pkt_cntxt.h @@ -0,0 +1,183 @@ +/* SPDX-License-Identifier: GPL-2.0-only */ +/* + * Copyright (c) 2021, The Linux Foundation. All rights reserved. + */ +#if !defined(_IPA_PKT_CNTXT_H_) +#define _IPA_PKT_CNTXT_H_ + +#define IPA_HW_PKT_CTNTX_MAX 0x10 +#define IPA_HW_NUM_SAVE_PKT_CTNTX 0x8 +#define IPA_HW_PKT_CTNTX_START_ADDR 0xE434CA00 +#define IPA_HW_PKT_CTNTX_SIZE (sizeof(ipa_pkt_ctntx_opcode_state_s) + \ + sizeof(ipa_pkt_ctntx_u)) + +/* + * Packet Context States + */ +enum ipa_hw_pkt_cntxt_state_e { + IPA_HW_PKT_CNTXT_STATE_HFETCHER_INIT = 1, + IPA_HW_PKT_CNTXT_STATE_HFETCHER_DMAR, + IPA_HW_PKT_CNTXT_STATE_HFETCHER_DMAR_REP, + IPA_HW_PKT_CNTXT_STATE_H_DCPH, + IPA_HW_PKT_CNTXT_STATE_PKT_PARSER, + IPA_HW_PKT_CNTXT_STATE_FILTER_NAT, + IPA_HW_PKT_CNTXT_STATE_ROUTER, + IPA_HW_PKT_CNTXT_STATE_HDRI, + IPA_HW_PKT_CNTXT_STATE_UCP, + IPA_HW_PKT_CNTXT_STATE_ENQUEUER, + IPA_HW_PKT_CNTXT_STATE_DFETCHER, + IPA_HW_PKT_CNTXT_STATE_D_DCPH, + IPA_HW_PKT_CNTXT_STATE_DISPATCHER, + IPA_HW_PKT_CNTXT_STATE_TX, + IPA_HW_PKT_CNTXT_STATE_TX_ZLT, + IPA_HW_PKT_CNTXT_STATE_DFETCHER_DMAR, + IPA_HW_PKT_CNTXT_STATE_DCMP, +}; + +/* + * Packet Context fields as received from VI/Design + */ +struct ipa_pkt_ctntx_s { + u64 opcode : 8; + u64 state : 5; + u64 not_used_1 : 2; + u64 tx_pkt_dma_done : 1; + u64 exc_deagg : 1; + u64 exc_pkt_version : 1; + u64 exc_pkt_len : 1; + u64 exc_threshold : 1; + u64 exc_sw : 1; + u64 exc_nat : 1; + u64 exc_frag_miss : 1; + u64 filter_bypass : 1; + u64 router_bypass : 1; + u64 nat_bypass : 1; + u64 hdri_bypass : 1; + u64 dcph_bypass : 1; + u64 security_credentials_select : 1; + u64 pkt_2nd_pass : 1; + u64 xlat_bypass : 1; + u64 dcph_valid : 1; + u64 ucp_on : 1; + u64 replication : 1; + u64 src_status_en : 1; + u64 dest_status_en : 1; + u64 frag_status_en : 1; + u64 eot_dest : 1; + u64 eot_notif : 1; + u64 prev_eot_dest : 1; + u64 src_hdr_len : 8; + u64 tx_valid_sectors : 8; + u64 rx_flags : 8; + u64 rx_packet_length : 16; + u64 revised_packet_length : 16; + u64 frag_en : 1; + u64 frag_bypass : 1; + u64 frag_process : 1; + u64 notif_pipe : 5; + u64 src_id : 8; + u64 tx_pkt_transferred : 1; + u64 src_pipe : 5; + u64 dest_pipe : 5; + u64 frag_pipe : 5; + u64 ihl_offset : 8; + u64 protocol : 8; + u64 tos : 8; + u64 id : 16; + u64 v6_reserved : 4; + u64 ff : 1; + u64 mf : 1; + u64 pkt_israg : 1; + u64 tx_holb_timer_overflow : 1; + u64 tx_holb_timer_running : 1; + u64 trnseq_0 : 3; + u64 trnseq_1 : 3; + u64 trnseq_2 : 3; + u64 trnseq_3 : 3; + u64 trnseq_4 : 3; + u64 trnseq_ex_length : 8; + u64 trnseq_4_length : 8; + u64 trnseq_4_offset : 8; + u64 dps_tx_pop_cnt : 2; + u64 dps_tx_push_cnt : 2; + u64 vol_ic_dcph_cfg : 1; + u64 vol_ic_tag_stts : 1; + u64 vol_ic_pxkt_init_e : 1; + u64 vol_ic_pkt_init : 1; + u64 tx_holb_counter : 32; + u64 trnseq_0_length : 8; + u64 trnseq_0_offset : 8; + u64 trnseq_1_length : 8; + u64 trnseq_1_offset : 8; + u64 trnseq_2_length : 8; + u64 trnseq_2_offset : 8; + u64 trnseq_3_length : 8; + u64 trnseq_3_offset : 8; + u64 dmar_valid_length : 16; + u64 dcph_valid_length : 16; + u64 frag_hdr_offset : 9; + u64 ip_payload_offset : 9; + u64 frag_rule : 4; + u64 frag_table : 1; + u64 frag_hit : 1; + u64 data_cmdq_ptr : 8; + u64 filter_result : 6; + u64 router_result : 6; + u64 nat_result : 6; + u64 hdri_result : 6; + u64 dcph_result : 6; + u64 dcph_result_valid : 1; + u32 not_used_2 : 4; + u64 tx_pkt_suspended : 1; + u64 tx_pkt_dropped : 1; + u32 not_used_3 : 3; + u64 metadata_valid : 1; + u64 metadata_type : 4; + u64 ul_cs_start_diff : 9; + u64 cs_disable_trlr_vld_bit : 1; + u64 cs_required : 1; + u64 dest_hdr_len : 8; + u64 fr_l : 1; + u64 fl_h : 1; + u64 fr_g : 1; + u64 fr_ret : 1; + u64 fr_rule_id : 10; + u64 rt_l : 1; + u64 rt_h : 1; + u64 rtng_tbl_index : 5; + u64 rt_match : 1; + u64 rt_rule_id : 10; + u64 nat_tbl_index : 13; + u64 nat_type : 2; + u64 hdr_l : 1; + u64 header_offset : 10; + u64 not_used_4 : 1; + u64 filter_result_valid : 1; + u64 router_result_valid : 1; + u64 nat_result_valid : 1; + u64 hdri_result_valid : 1; + u64 not_used_5 : 1; + u64 stream_id : 8; + u64 not_used_6 : 6; + u64 dcph_context_index : 2; + u64 dcph_cfg_size : 16; + u64 dcph_cfg_count : 32; + u64 tag_info : 48; + u64 ucp_cmd_id : 16; + u64 metadata : 32; + u64 ucp_cmd_params : 32; + u64 nat_ip_address : 32; + u64 nat_ip_cs_diff : 16; + u64 frag_dest_pipe : 5; + u64 frag_nat_type : 2; + u64 fragr_ret : 1; + u64 frag_protocol : 8; + u64 src_ip_address : 32; + u64 dest_ip_address : 32; + u64 not_used_7 : 37; + u64 frag_hdr_l : 1; + u64 frag_header_offset : 10; + u64 frag_id : 16; +} __packed; + +#endif /* #if !defined(_IPA_PKT_CNTXT_H_) */ diff --git a/drivers/platform/msm/ipa/ipa_v3/dump/ipa_reg_dump.c b/drivers/platform/msm/ipa/ipa_v3/dump/ipa_reg_dump.c index 22f1d3a723..6bf81ca00d 100644 --- a/drivers/platform/msm/ipa/ipa_v3/dump/ipa_reg_dump.c +++ b/drivers/platform/msm/ipa/ipa_v3/dump/ipa_reg_dump.c @@ -4,10 +4,13 @@ */ #include "ipa_reg_dump.h" #include "ipa_access_control.h" +#include /* Total size required for test bus */ #define IPA_MEM_OVERLAY_SIZE 0x66000 +#define CONFIG_IPA3_REGDUMP_NUM_EXTRA_ENDP_REGS 0 + /* * The following structure contains a hierarchy of structures that * ultimately leads to a series of leafs. The leafs are structures @@ -34,21 +37,41 @@ static struct map_src_dst_addr_s ipa_regs_to_save_array[] = { GEN_SRC_DST_ADDR_MAP(IPA_STATE, ipa.gen, ipa_state), +#ifndef CONFIG_IPA3_REGDUMP_IPA_5_0 GEN_SRC_DST_ADDR_MAP(IPA_STATE_RX_ACTIVE, ipa.gen, ipa_state_rx_active), +#else + GEN_SRC_DST_ADDR_MAP_ARR(IPA_STATE_RX_ACTIVE_n, + ipa.gen, + ipa_state_rx_active_n), +#endif GEN_SRC_DST_ADDR_MAP(IPA_STATE_TX_WRAPPER, ipa.gen, ipa_state_tx_wrapper), GEN_SRC_DST_ADDR_MAP(IPA_STATE_TX0, ipa.gen, ipa_state_tx0), +#ifdef CONFIG_IPA3_REGDUMP_IPA_5_0 + GEN_SRC_DST_ADDR_MAP(IPA_STATE_TX0_MISC, + ipa.gen, + ipa_state_tx0_misc), +#endif GEN_SRC_DST_ADDR_MAP(IPA_STATE_TX1, ipa.gen, ipa_state_tx1), +#ifndef CONFIG_IPA3_REGDUMP_IPA_5_0 GEN_SRC_DST_ADDR_MAP(IPA_STATE_AGGR_ACTIVE, ipa.gen, ipa_state_aggr_active), +#else + GEN_SRC_DST_ADDR_MAP(IPA_STATE_TX1_MISC, + ipa.gen, + ipa_state_tx1_misc), + GEN_SRC_DST_ADDR_MAP_ARR(IPA_STATE_AGGR_ACTIVE_n, + ipa.gen, + ipa_state_aggr_active_n), +#endif GEN_SRC_DST_ADDR_MAP(IPA_STATE_DFETCHER, ipa.gen, ipa_state_dfetcher), @@ -58,18 +81,25 @@ static struct map_src_dst_addr_s ipa_regs_to_save_array[] = { GEN_SRC_DST_ADDR_MAP(IPA_STATE_FETCHER_MASK_1, ipa.gen, ipa_state_fetcher_mask_1), +#ifdef CONFIG_IPA3_REGDUMP_IPA_5_0 + GEN_SRC_DST_ADDR_MAP(IPA_STATE_FETCHER_MASK_2, + ipa.gen, + ipa_state_fetcher_mask_2), +#endif GEN_SRC_DST_ADDR_MAP(IPA_STATE_GSI_AOS, ipa.gen, ipa_state_gsi_aos), GEN_SRC_DST_ADDR_MAP(IPA_STATE_GSI_IF, ipa.gen, ipa_state_gsi_if), +#ifndef CONFIG_IPA3_REGDUMP_IPA_5_0 GEN_SRC_DST_ADDR_MAP(IPA_STATE_GSI_SKIP, ipa.gen, ipa_state_gsi_skip), GEN_SRC_DST_ADDR_MAP(IPA_STATE_GSI_TLV, ipa.gen, ipa_state_gsi_tlv), +#endif GEN_SRC_DST_ADDR_MAP(IPA_DPL_TIMER_LSB, ipa.gen, ipa_dpl_timer_lsb), @@ -85,12 +115,15 @@ static struct map_src_dst_addr_s ipa_regs_to_save_array[] = { GEN_SRC_DST_ADDR_MAP(IPA_SPARE_REG_1, ipa.gen, ipa_spare_reg_1), +#ifndef CONFIG_IPA3_REGDUMP_IPA_5_0 GEN_SRC_DST_ADDR_MAP(IPA_SPARE_REG_2, ipa.gen, ipa_spare_reg_2), +#endif GEN_SRC_DST_ADDR_MAP(IPA_LOG, ipa.gen, ipa_log), +#ifndef CONFIG_IPA3_REGDUMP_IPA_5_0 GEN_SRC_DST_ADDR_MAP(IPA_LOG_BUF_STATUS_CFG, ipa.gen, ipa_log_buf_status_cfg), @@ -103,6 +136,7 @@ static struct map_src_dst_addr_s ipa_regs_to_save_array[] = { GEN_SRC_DST_ADDR_MAP(IPA_LOG_BUF_STATUS_RAM_PTR, ipa.gen, ipa_log_buf_status_ram_ptr), +#endif GEN_SRC_DST_ADDR_MAP(IPA_LOG_BUF_HW_CMD_CFG, ipa.gen, ipa_log_buf_hw_cmd_cfg), @@ -121,12 +155,21 @@ static struct map_src_dst_addr_s ipa_regs_to_save_array[] = { GEN_SRC_DST_ADDR_MAP(IPA_COMP_HW_VERSION, ipa.gen, ipa_comp_hw_version), +#ifndef CONFIG_IPA3_REGDUMP_IPA_5_0 GEN_SRC_DST_ADDR_MAP(IPA_FILT_ROUT_HASH_EN, ipa.gen, ipa_filt_rout_hash_en), GEN_SRC_DST_ADDR_MAP(IPA_FILT_ROUT_HASH_FLUSH, ipa.gen, ipa_filt_rout_hash_flush), +#else + GEN_SRC_DST_ADDR_MAP(IPA_FILT_ROUT_CACHE_CFG, + ipa.gen, + ipa_filt_rout_cache_cfg), + GEN_SRC_DST_ADDR_MAP(IPA_FILT_ROUT_CACHE_FLUSH, + ipa.gen, + ipa_filt_rout_cache_flush), +#endif GEN_SRC_DST_ADDR_MAP(IPA_STATE_FETCHER, ipa.gen, ipa_state_fetcher), @@ -142,9 +185,15 @@ static struct map_src_dst_addr_s ipa_regs_to_save_array[] = { GEN_SRC_DST_ADDR_MAP(IPA_IPV6_ROUTE_INIT_VALUES, ipa.gen, ipa_ipv6_route_init_values), +#ifndef CONFIG_IPA3_REGDUMP_IPA_5_0 GEN_SRC_DST_ADDR_MAP(IPA_BAM_ACTIVATED_PORTS, ipa.gen, ipa_bam_activated_ports), +#else + GEN_SRC_DST_ADDR_MAP_ARR(IPA_BAM_ACTIVATED_PORTS_n, + ipa.gen, + ipa_bam_activated_ports_n), +#endif GEN_SRC_DST_ADDR_MAP(IPA_TX_COMMANDER_CMDQ_STATUS, ipa.gen, ipa_tx_commander_cmdq_status), @@ -157,6 +206,11 @@ static struct map_src_dst_addr_s ipa_regs_to_save_array[] = { GEN_SRC_DST_ADDR_MAP(IPA_LOG_BUF_HW_SNIF_EL_CLI_MUX, ipa.gen, ipa_log_buf_hw_snif_el_cli_mux), +#ifdef CONFIG_IPA3_REGDUMP_IPA_5_0 + GEN_SRC_DST_ADDR_MAP(IPA_LOG_BUF_HW_CMD_NOC_MASTER_SEL, + ipa.gen, + ipa_log_buf_hw_cmd_noc_master_sel), +#endif GEN_SRC_DST_ADDR_MAP(IPA_STATE_ACL, ipa.gen, ipa_state_acl), @@ -172,30 +226,59 @@ static struct map_src_dst_addr_s ipa_regs_to_save_array[] = { GEN_SRC_DST_ADDR_MAP(IPA_RSRC_GRP_CFG, ipa.gen, ipa_rsrc_grp_cfg), +#ifndef CONFIG_IPA3_REGDUMP_IPA_5_0 GEN_SRC_DST_ADDR_MAP(IPA_PIPELINE_DISABLE, ipa.gen, ipa_pipeline_disable), +#endif GEN_SRC_DST_ADDR_MAP(IPA_COMP_CFG, ipa.gen, ipa_comp_cfg), GEN_SRC_DST_ADDR_MAP(IPA_STATE_NLO_AGGR, ipa.gen, ipa_state_nlo_aggr), +#ifdef CONFIG_IPA3_REGDUMP_IPA_5_0 + GEN_SRC_DST_ADDR_MAP(IPA_STATE_COAL_MASTER, + ipa.gen, + ipa_state_coal_master), + GEN_SRC_DST_ADDR_MAP(IPA_STATE_COAL_MASTER_1, + ipa.gen, + ipa_state_coal_master_1), + GEN_SRC_DST_ADDR_MAP(IPA_COAL_EVICT_LRU, + ipa.gen, + ipa_coal_evict_lru), + GEN_SRC_DST_ADDR_MAP(IPA_COAL_QMAP_CFG, + ipa.gen, + ipa_coal_qmap_cfg), + GEN_SRC_DST_ADDR_MAP(IPA_TAG_TIMER, + ipa.gen, + ipa_tag_timer), +#endif GEN_SRC_DST_ADDR_MAP(IPA_NLO_PP_CFG1, ipa.gen, ipa_nlo_pp_cfg1), GEN_SRC_DST_ADDR_MAP(IPA_NLO_PP_CFG2, ipa.gen, ipa_nlo_pp_cfg2), +#ifndef CONFIG_IPA3_REGDUMP_IPA_5_0 GEN_SRC_DST_ADDR_MAP(IPA_NLO_PP_ACK_LIMIT_CFG, ipa.gen, ipa_nlo_pp_ack_limit_cfg), GEN_SRC_DST_ADDR_MAP(IPA_NLO_PP_DATA_LIMIT_CFG, ipa.gen, ipa_nlo_pp_data_limit_cfg), +#endif GEN_SRC_DST_ADDR_MAP(IPA_NLO_MIN_DSM_CFG, ipa.gen, ipa_nlo_min_dsm_cfg), +#ifdef CONFIG_IPA3_REGDUMP_IPA_5_0 + GEN_SRC_DST_ADDR_MAP_ARR(IPA_NLO_VP_AGGR_CFG_LSB_n, + ipa.gen, + ipa_nlo_vp_aggr_cfg_lsb_n), + GEN_SRC_DST_ADDR_MAP_ARR(IPA_NLO_VP_LIMIT_CFG_n, + ipa.gen, + ipa_nlo_vp_limit_cfg_n), +#endif GEN_SRC_DST_ADDR_MAP(IPA_NLO_VP_FLUSH_REQ, ipa.gen, ipa_nlo_vp_flush_req), @@ -211,6 +294,38 @@ static struct map_src_dst_addr_s ipa_regs_to_save_array[] = { GEN_SRC_DST_ADDR_MAP(IPA_NLO_VP_QBAP_OPEN, ipa.gen, ipa_nlo_vp_qbap_open), +#ifdef CONFIG_IPA3_REGDUMP_IPA_5_0 + GEN_SRC_DST_ADDR_MAP(IPA_QSB_MAX_READS, + ipa.gen, + ipa_qsb_max_reads), + GEN_SRC_DST_ADDR_MAP(IPA_QSB_MAX_WRITES, + ipa.gen, + ipa_qsb_max_writes), + GEN_SRC_DST_ADDR_MAP(IPA_IDLE_INDICATION_CFG, + ipa.gen, + ipa_idle_indication_cfg), + GEN_SRC_DST_ADDR_MAP(IPA_CLKON_CFG, + ipa.gen, + ipa_clkon_cfg), + GEN_SRC_DST_ADDR_MAP(IPA_TIMERS_XO_CLK_DIV_CFG, + ipa.gen, + ipa_timers_xo_clk_div_cfg), + GEN_SRC_DST_ADDR_MAP(IPA_TIMERS_PULSE_GRAN_CFG, + ipa.gen, + ipa_timers_pulse_gran_cfg), + GEN_SRC_DST_ADDR_MAP(IPA_QTIME_TIMESTAMP_CFG, + ipa.gen, + ipa_qtime_timestamp_cfg), + GEN_SRC_DST_ADDR_MAP(IPA_FLAVOR_0, + ipa.gen, + ipa_flavor_0), + GEN_SRC_DST_ADDR_MAP(IPA_FLAVOR_1, + ipa.gen, + ipa_flavor_1), + GEN_SRC_DST_ADDR_MAP(IPA_FILT_ROUT_CFG, + ipa.gen, + ipa_filt_rout_cfg), +#endif /* Debug Registers */ GEN_SRC_DST_ADDR_MAP(IPA_DEBUG_DATA, @@ -255,6 +370,55 @@ static struct map_src_dst_addr_s ipa_regs_to_save_array[] = { GEN_SRC_DST_ADDR_MAP(IPA_RX_HPS_CMDQ_CMD, ipa.dbg, ipa_rx_hps_cmdq_cmd), +#ifdef CONFIG_IPA3_REGDUMP_IPA_5_0 + GEN_SRC_DST_ADDR_MAP(IPA_STAT_FILTER_IPV4_BASE, + ipa.dbg, + ipa_stat_filter_ipv4_base), + GEN_SRC_DST_ADDR_MAP(IPA_STAT_FILTER_IPV6_BASE, + ipa.dbg, + ipa_stat_filter_ipv6_base), + GEN_SRC_DST_ADDR_MAP(IPA_STAT_ROUTER_IPV4_BASE, + ipa.dbg, + ipa_stat_router_ipv4_base), + GEN_SRC_DST_ADDR_MAP(IPA_STAT_ROUTER_IPV6_BASE, + ipa.dbg, + ipa_stat_router_ipv6_base), + GEN_SRC_DST_ADDR_MAP(IPA_RSRC_MNGR_CONTEXTS, + ipa.dbg, + ipa_rsrc_mngr_contexts), + GEN_SRC_DST_ADDR_MAP(IPA_SNOC_MONITORING_CFG, + ipa.dbg, + ipa_snoc_monitoring_cfg), + GEN_SRC_DST_ADDR_MAP(IPA_PCIE_SNOC_MONITOR_CNT, + ipa.dbg, + ipa_pcie_snoc_monitor_cnt), + GEN_SRC_DST_ADDR_MAP(IPA_DDR_SNOC_MONITOR_CNT, + ipa.dbg, + ipa_ddr_snoc_monitor_cnt), + GEN_SRC_DST_ADDR_MAP(IPA_GSI_SNOC_MONITOR_CNT, + ipa.dbg, + ipa_gsi_snoc_monitor_cnt), + + GEN_SRC_DST_ADDR_MAP(IPA_RAM_SNIFFER_HW_BASE_ADDR, + ipa.dbg, + ipa_ram_sniffer_hw_base_addr), + GEN_SRC_DST_ADDR_MAP(IPA_BRESP_DB_CFG, + ipa.dbg, + ipa_bresp_db_cfg), + GEN_SRC_DST_ADDR_MAP(IPA_BRESP_DB_DATA, + ipa.dbg, + ipa_bresp_db_data), + + GEN_SRC_DST_ADDR_MAP(IPA_ENDP_GSI_CONS_BYTES_TLV, + ipa.dbg, + ipa_endp_gsi_cons_bytes_tlv), + GEN_SRC_DST_ADDR_MAP(IPA_RAM_GSI_TLV_BASE_ADDR, + ipa.dbg, + ipa_ram_gsi_tlv_base_addr), + GEN_SRC_DST_ADDR_MAP(IPA_ACKMNGR_CMDQ_CMD, + ipa.dbg, + ipa_ackmngr_cmdq_cmd), +#endif GEN_SRC_DST_ADDR_MAP(IPA_RX_HPS_CMDQ_STATUS_EMPTY, ipa.dbg, ipa_rx_hps_cmdq_status_empty), @@ -267,9 +431,15 @@ static struct map_src_dst_addr_s ipa_regs_to_save_array[] = { GEN_SRC_DST_ADDR_MAP(IPA_HPS_DPS_CMDQ_CMD, ipa.dbg, ipa_hps_dps_cmdq_cmd), +#ifndef CONFIG_IPA3_REGDUMP_IPA_5_0 GEN_SRC_DST_ADDR_MAP(IPA_HPS_DPS_CMDQ_STATUS_EMPTY, ipa.dbg, ipa_hps_dps_cmdq_status_empty), +#else + GEN_SRC_DST_ADDR_MAP_ARR(IPA_HPS_DPS_CMDQ_STATUS_EMPTY_n, + ipa.dbg, + ipa_hps_dps_cmdq_status_empty_n), +#endif GEN_SRC_DST_ADDR_MAP(IPA_DPS_TX_CMDQ_CMD, ipa.dbg, ipa_dps_tx_cmdq_cmd), @@ -279,10 +449,18 @@ static struct map_src_dst_addr_s ipa_regs_to_save_array[] = { GEN_SRC_DST_ADDR_MAP(IPA_ACKMNGR_CMDQ_CMD, ipa.dbg, ipa_ackmngr_cmdq_cmd), +#ifndef CONFIG_IPA3_REGDUMP_IPA_5_0 GEN_SRC_DST_ADDR_MAP(IPA_ACKMNGR_CMDQ_STATUS_EMPTY, ipa.dbg, ipa_ackmngr_cmdq_status_empty), - +#else + GEN_SRC_DST_ADDR_MAP_ARR(IPA_ACKMNGR_CMDQ_STATUS_EMPTY_n, + ipa.dbg, + ipa_ackmngr_cmdq_status_empty_n), + GEN_SRC_DST_ADDR_MAP_ARR(IPA_NTF_TX_CMDQ_STATUS_EMPTY_n, + ipa.dbg, + ipa_ntf_tx_cmdq_status_empty_n), +#endif /* * NOTE: That GEN_SRC_DST_ADDR_MAP() not used below. This is * because the following registers are not scaler, rather @@ -298,12 +476,36 @@ static struct map_src_dst_addr_s ipa_regs_to_save_array[] = { ipa_fec_attr_ee_n), IPA_REG_SAVE_CFG_ENTRY_GEN_EE(IPA_SNOC_FEC_EE_n, ipa_snoc_fec_ee_n), +#ifndef CONFIG_IPA3_REGDUMP_IPA_5_0 IPA_REG_SAVE_CFG_ENTRY_GEN_EE(IPA_HOLB_DROP_IRQ_INFO_EE_n, ipa_holb_drop_irq_info_ee_n), IPA_REG_SAVE_CFG_ENTRY_GEN_EE(IPA_SUSPEND_IRQ_INFO_EE_n, ipa_suspend_irq_info_ee_n), IPA_REG_SAVE_CFG_ENTRY_GEN_EE(IPA_SUSPEND_IRQ_EN_EE_n, - ipa_suspend_irq_en_ee_n), + ipa_suspend_irq_en_ee_n), +#else + GEN_SRC_DST_ADDR_MAP_EE_n_REG_k_ARR(IPA_HOLB_DROP_IRQ_INFO_EE_n_REG_k, + ipa.gen_ee, ipa_holb_drop_irq_info_ee_n_reg_k), + GEN_SRC_DST_ADDR_MAP_EE_n_REG_k_ARR(IPA_SUSPEND_IRQ_INFO_EE_n_REG_k, + ipa.gen_ee, ipa_suspend_irq_info_ee_n_reg_k), + GEN_SRC_DST_ADDR_MAP_EE_n_REG_k_ARR(IPA_SUSPEND_IRQ_EN_EE_n_REG_k, + ipa.gen_ee, ipa_suspend_irq_en_ee_n_reg_k), +#endif + +#ifdef CONFIG_IPA3_REGDUMP_IPA_5_0 + GEN_SRC_DST_ADDR_MAP_EE_n_ARR(IPA_STAT_QUOTA_BASE_n, + ipa.stat_ee, ipa_stat_quota_base_n), + GEN_SRC_DST_ADDR_MAP_EE_n_ARR(IPA_STAT_TETHERING_BASE_n, + ipa.stat_ee, ipa_stat_tethering_base_n), + GEN_SRC_DST_ADDR_MAP_EE_n_ARR(IPA_STAT_DROP_CNT_BASE_n, + ipa.stat_ee, ipa_stat_drop_cnt_base_n), + GEN_SRC_DST_ADDR_MAP_EE_n_REG_k_ARR(IPA_STAT_QUOTA_MASK_EE_n_REG_k, + ipa.stat_ee, ipa_stat_quota_mask_ee_n_reg_k), + GEN_SRC_DST_ADDR_MAP_EE_n_REG_k_ARR(IPA_STAT_TETHERING_MASK_EE_n_REG_k, + ipa.stat_ee, ipa_stat_tethering_mask_ee_n_reg_k), + GEN_SRC_DST_ADDR_MAP_EE_n_REG_k_ARR(IPA_STAT_DROP_CNT_MASK_EE_n_REG_k, + ipa.stat_ee, ipa_stat_drop_cnt_mask_ee_n_reg_k), +#endif /* Pipe Endp Registers */ IPA_REG_SAVE_CFG_ENTRY_PIPE_ENDP(IPA_ENDP_INIT_CTRL_n, @@ -344,8 +546,15 @@ static struct map_src_dst_addr_s ipa_regs_to_save_array[] = { ipa_endp_gsi_cfg_aos_n), IPA_REG_SAVE_CFG_ENTRY_PIPE_ENDP(IPA_ENDP_GSI_CFG1_n, ipa_endp_gsi_cfg1_n), +#ifndef CONFIG_IPA3_REGDUMP_IPA_5_0 IPA_REG_SAVE_CFG_ENTRY_PIPE_ENDP(IPA_ENDP_FILTER_ROUTER_HSH_CFG_n, ipa_endp_filter_router_hsh_cfg_n), +#else + IPA_REG_SAVE_CFG_ENTRY_PIPE_ENDP(IPA_FILTER_CACHE_CFG_n, + ipa_filter_cache_cfg_n), + IPA_REG_SAVE_CFG_ENTRY_PIPE_ENDP(IPA_ROUTER_CACHE_CFG_n, + ipa_router_cache_cfg_n), +#endif /* Source Resource Group Config Registers */ IPA_REG_SAVE_CFG_ENTRY_SRC_RSRC_GRP(IPA_SRC_RSRC_GRP_01_RSRC_TYPE_n, @@ -354,6 +563,12 @@ static struct map_src_dst_addr_s ipa_regs_to_save_array[] = { ipa_src_rsrc_grp_23_rsrc_type_n), IPA_REG_SAVE_CFG_ENTRY_SRC_RSRC_GRP(IPA_SRC_RSRC_GRP_45_RSRC_TYPE_n, ipa_src_rsrc_grp_45_rsrc_type_n), +#ifdef CONFIG_IPA3_REGDUMP_IPA_5_0 + IPA_REG_SAVE_CFG_ENTRY_SRC_RSRC_GRP(IPA_SRC_RSRC_GRP_67_RSRC_TYPE_n, + ipa_src_rsrc_grp_67_rsrc_type_n), + IPA_REG_SAVE_CFG_ENTRY_SRC_RSRC_GRP(IPA_SRC_RSRC_TYPE_AMOUNT_n, + ipa_src_rsrc_type_amount), +#endif /* Destination Resource Group Config Registers */ IPA_REG_SAVE_CFG_ENTRY_DST_RSRC_GRP(IPA_DST_RSRC_GRP_01_RSRC_TYPE_n, @@ -362,6 +577,12 @@ static struct map_src_dst_addr_s ipa_regs_to_save_array[] = { ipa_dst_rsrc_grp_23_rsrc_type_n), IPA_REG_SAVE_CFG_ENTRY_DST_RSRC_GRP(IPA_DST_RSRC_GRP_45_RSRC_TYPE_n, ipa_dst_rsrc_grp_45_rsrc_type_n), +#ifdef CONFIG_IPA3_REGDUMP_IPA_5_0 + IPA_REG_SAVE_CFG_ENTRY_DST_RSRC_GRP(IPA_DST_RSRC_GRP_67_RSRC_TYPE_n, + ipa_dst_rsrc_grp_67_rsrc_type_n), + IPA_REG_SAVE_CFG_ENTRY_DST_RSRC_GRP(IPA_DST_RSRC_TYPE_AMOUNT_n, + ipa_dst_rsrc_type_amount), +#endif /* Source Resource Group Count Registers */ IPA_REG_SAVE_CFG_ENTRY_SRC_RSRC_CNT_GRP( @@ -400,6 +621,7 @@ static struct map_src_dst_addr_s ipa_regs_to_save_array[] = { GEN_SRC_DST_ADDR_MAP(IPA_GSI_TOP_GSI_DEBUG_BUSY_REG, gsi.debug, ipa_gsi_top_gsi_debug_busy_reg), +#ifndef CONFIG_IPA3_REGDUMP_IPA_5_0 GEN_SRC_DST_ADDR_MAP(IPA_GSI_TOP_GSI_DEBUG_EVENT_PENDING, gsi.debug, ipa_gsi_top_gsi_debug_event_pending), @@ -409,6 +631,7 @@ static struct map_src_dst_addr_s ipa_regs_to_save_array[] = { GEN_SRC_DST_ADDR_MAP(IPA_GSI_TOP_GSI_DEBUG_RD_WR_PENDING, gsi.debug, ipa_gsi_top_gsi_debug_rd_wr_pending), +#endif GEN_SRC_DST_ADDR_MAP(IPA_GSI_TOP_GSI_DEBUG_PC_FROM_SW, gsi.debug, ipa_gsi_top_gsi_debug_pc_from_sw), @@ -462,9 +685,15 @@ static struct map_src_dst_addr_s ipa_regs_to_save_array[] = { GEN_SRC_DST_ADDR_MAP(IPA_GSI_TOP_GSI_IRAM_PTR_UC_GP_INT, gsi.debug.gsi_iram_ptrs, ipa_gsi_top_gsi_iram_ptr_uc_gp_int), +#ifndef CONFIG_IPA3_REGDUMP_IPA_5_0 GEN_SRC_DST_ADDR_MAP(IPA_GSI_TOP_GSI_IRAM_PTR_INT_MOD_STOPPED, gsi.debug.gsi_iram_ptrs, ipa_gsi_top_gsi_iram_ptr_int_mod_stopped), +#else + GEN_SRC_DST_ADDR_MAP(IPA_GSI_TOP_GSI_IRAM_PTR_INT_MOD_STOPED, + gsi.debug.gsi_iram_ptrs, + ipa_gsi_top_gsi_iram_ptr_int_mod_stoped), +#endif /* GSI SHRAM pointers Registers */ GEN_SRC_DST_ADDR_MAP(IPA_GSI_TOP_GSI_SHRAM_PTR_CH_CNTXT_BASE_ADDR, @@ -501,6 +730,7 @@ static struct map_src_dst_addr_s ipa_regs_to_save_array[] = { ee_n_cntxt_type_irq), IPA_REG_SAVE_CFG_ENTRY_GSI_GENERAL_EE(EE_n_CNTXT_TYPE_IRQ_MSK, ee_n_cntxt_type_irq_msk), +#ifndef CONFIG_IPA3_REGDUMP_IPA_5_0 IPA_REG_SAVE_CFG_ENTRY_GSI_GENERAL_EE(EE_n_CNTXT_SRC_GSI_CH_IRQ, ee_n_cntxt_src_gsi_ch_irq), IPA_REG_SAVE_CFG_ENTRY_GSI_GENERAL_EE(EE_n_CNTXT_SRC_EV_CH_IRQ, @@ -513,6 +743,26 @@ static struct map_src_dst_addr_s ipa_regs_to_save_array[] = { ee_n_cntxt_src_ieob_irq), IPA_REG_SAVE_CFG_ENTRY_GSI_GENERAL_EE(EE_n_CNTXT_SRC_IEOB_IRQ_MSK, ee_n_cntxt_src_ieob_irq_msk), +#else + GEN_SRC_DST_ADDR_MAP_EE_n_REG_k_ARR(EE_n_CNTXT_SRC_GSI_CH_IRQ_k, + gsi.gen_ee, + ee_n_cntxt_src_gsi_ch_irq_k), + GEN_SRC_DST_ADDR_MAP_EE_n_REG_k_ARR(EE_n_CNTXT_SRC_EV_CH_IRQ_k, + gsi.gen_ee, + ee_n_cntxt_src_ev_ch_irq_k), + GEN_SRC_DST_ADDR_MAP_EE_n_REG_k_ARR(EE_n_CNTXT_SRC_GSI_CH_IRQ_MSK_k, + gsi.gen_ee, + ee_n_cntxt_src_gsi_ch_irq_msk_k), + GEN_SRC_DST_ADDR_MAP_EE_n_REG_k_ARR(EE_n_CNTXT_SRC_EV_CH_IRQ_MSK_k, + gsi.gen_ee, + ee_n_cntxt_src_ev_ch_irq_msk_k), + GEN_SRC_DST_ADDR_MAP_EE_n_REG_k_ARR(EE_n_CNTXT_SRC_IEOB_IRQ_k, + gsi.gen_ee, + ee_n_cntxt_src_ieob_irq_k), + GEN_SRC_DST_ADDR_MAP_EE_n_REG_k_ARR(EE_n_CNTXT_SRC_IEOB_IRQ_MSK_k, + gsi.gen_ee, + ee_n_cntxt_src_ieob_irq_msk_k), +#endif IPA_REG_SAVE_CFG_ENTRY_GSI_GENERAL_EE(EE_n_CNTXT_GSI_IRQ_STTS, ee_n_cntxt_gsi_irq_stts), IPA_REG_SAVE_CFG_ENTRY_GSI_GENERAL_EE(EE_n_CNTXT_GLOB_IRQ_STTS, @@ -663,6 +913,7 @@ static struct map_src_dst_addr_s ipa_uc_regs_to_save_array[] = { GEN_SRC_DST_ADDR_MAP(IPA_UC_QMB_TRIGGER, ipa.hwp, ipa_uc_qmb_trigger), +#ifndef CONFIG_IPA3_REGDUMP_IPA_5_0 GEN_SRC_DST_ADDR_MAP(IPA_UC_QMB_PENDING_TID, ipa.hwp, ipa_uc_qmb_pending_tid), @@ -678,6 +929,7 @@ static struct map_src_dst_addr_s ipa_uc_regs_to_save_array[] = { GEN_SRC_DST_ADDR_MAP(IPA_UC_QMB_STATUS, ipa.hwp, ipa_uc_qmb_status), +#endif GEN_SRC_DST_ADDR_MAP(IPA_UC_QMB_BUS_ATTRIB, ipa.hwp, ipa_uc_qmb_bus_attrib), @@ -708,35 +960,59 @@ static struct reg_access_funcs_s *get_access_funcs(u32 addr) } static u32 in_dword( - u32 addr) + u32 addr, + u8 perm) { struct reg_access_funcs_s *io = get_access_funcs(addr); - return io->read(ipa3_ctx->reg_collection_base + addr); + if (perm & REG_READ_PERM) { + if (io->read == nop_read) + IPADBG_LOW("nop read action for address 0x%X\n", addr); + return io->read(ipa3_ctx->reg_collection_base + addr); + } else { + IPADBG_LOW("not permitted to read addr 0x%X\n", addr); + return nop_read(ipa3_ctx->reg_collection_base + addr); + } } static u32 in_dword_masked( u32 addr, - u32 mask) + u32 mask, + u8 perm) { struct reg_access_funcs_s *io = get_access_funcs(addr); u32 val; - val = io->read(ipa3_ctx->reg_collection_base + addr); + if (perm & REG_READ_PERM) { + if (io->read == nop_read) + IPADBG_LOW("nop read action for address 0x%X\n", addr); - if (io->read == act_read) - return val & mask; + val = io->read(ipa3_ctx->reg_collection_base + addr); + if (io->read == act_read) + return val & mask; + } else { + IPADBG_LOW("not permitted to read addr 0x%X\n", addr); + val = nop_read(ipa3_ctx->reg_collection_base + addr); + } return val; } static void out_dword( u32 addr, - u32 val) + u32 val, + u8 perm) { struct reg_access_funcs_s *io = get_access_funcs(addr); - io->write(ipa3_ctx->reg_collection_base + addr, val); + if (perm & REG_WRITE_PERM) { + io->write(ipa3_ctx->reg_collection_base + addr, val); + if (io->write == nop_write) + IPADBG_LOW("nop write action for address 0x%X\n", addr); + } else { + IPADBG_LOW("not permitted to write addr 0x%X\n", addr); + return; + } } /* @@ -752,8 +1028,12 @@ void ipa_save_gsi_ver(void) if (!ipa3_ctx->do_register_collection_on_crash) return; - ipa_reg_save.gsi.fw_ver = + if (ipa3_ctx->ipa_hw_type < IPA_HW_v5_0) + ipa_reg_save.gsi.fw_ver = IPA_READ_1xVECTOR_REG(IPA_GSI_TOP_GSI_INST_RAM_n, 0); + if (ipa3_ctx->ipa_hw_type == IPA_HW_v5_0) + ipa_reg_save.gsi.fw_ver = + IPA_READ_1xVECTOR_REG(IPA_GSI_TOP_GSI_INST_RAM_n, 64); } /* @@ -788,11 +1068,13 @@ void ipa_save_registers(void) memset(&for_cfg, 0, sizeof(for_cfg)); memset(&for_read, 0, sizeof(for_read)); + IPAERR("reading %d registers\n", num_regs); /* Now save all the configured registers */ for (i = 0; i < num_regs; i++) { /* Copy reg value to our data struct */ *(ipa_regs_to_save_array[i].dst_addr) = - in_dword(ipa_regs_to_save_array[i].src_addr); + in_dword(ipa_regs_to_save_array[i].src_addr, + ipa_regs_to_save_array[i].perm); } /* @@ -806,7 +1088,8 @@ void ipa_save_registers(void) IPA_REG_SAVE_NUM_EXTRA_ENDP_REGS); i++) { /* Copy reg value to our data struct */ *(ipa_regs_to_save_array[num_regs + i].dst_addr) = - in_dword(ipa_regs_to_save_array[num_regs + i].src_addr); + in_dword(ipa_regs_to_save_array[num_regs + i].src_addr, + ipa_regs_to_save_array[num_regs + i].perm); } IPA_HW_REG_SAVE_CFG_ENTRY_PIPE_ENDP_EXTRA_ACTIVE(); @@ -830,7 +1113,8 @@ void ipa_save_registers(void) for (i = 0; i < num_uc_per_regs; i++) { /* Copy reg value to our data struct */ *(ipa_uc_regs_to_save_array[i].dst_addr) = - in_dword(ipa_uc_regs_to_save_array[i].src_addr); + in_dword(ipa_uc_regs_to_save_array[i].src_addr, + ipa_uc_regs_to_save_array[i].perm); } /* Saving CMD Queue registers */ @@ -971,27 +1255,33 @@ void ipa_save_registers(void) if (ipa3_ctx->do_ram_collection_on_crash) { for (i = 0; i < IPA_IU_SIZE / sizeof(u32); i++) { ipa_reg_save.ipa.ipa_iu_ptr[i] = - in_dword(IPA_IU_ADDR + (i * sizeof(u32))); + in_dword(IPA_IU_ADDR + (i * sizeof(u32)), + REG_READ_PERM); } for (i = 0; i < IPA_SRAM_SIZE / sizeof(u32); i++) { ipa_reg_save.ipa.ipa_sram_ptr[i] = - in_dword(IPA_SRAM_ADDR + (i * sizeof(u32))); + in_dword(IPA_SRAM_ADDR + (i * sizeof(u32)), + REG_READ_PERM); } for (i = 0; i < IPA_MBOX_SIZE / sizeof(u32); i++) { ipa_reg_save.ipa.ipa_mbox_ptr[i] = - in_dword(IPA_MBOX_ADDR + (i * sizeof(u32))); + in_dword(IPA_MBOX_ADDR + (i * sizeof(u32)), + REG_READ_PERM); } for (i = 0; i < IPA_HRAM_SIZE / sizeof(u32); i++) { ipa_reg_save.ipa.ipa_hram_ptr[i] = - in_dword(IPA_HRAM_ADDR + (i * sizeof(u32))); + in_dword(IPA_HRAM_ADDR + (i * sizeof(u32)), + REG_READ_PERM); } for (i = 0; i < IPA_SEQ_SIZE / sizeof(u32); i++) { ipa_reg_save.ipa.ipa_seq_ptr[i] = - in_dword(IPA_SEQ_ADDR + (i * sizeof(u32))); + in_dword(IPA_SEQ_ADDR + (i * sizeof(u32)), + REG_READ_PERM); } for (i = 0; i < IPA_GSI_SIZE / sizeof(u32); i++) { ipa_reg_save.ipa.ipa_gsi_ptr[i] = - in_dword(IPA_GSI_ADDR + (i * sizeof(u32))); + in_dword(IPA_GSI_ADDR + (i * sizeof(u32)), + REG_READ_PERM); } IPALOG_VnP_ADDRS(ipa_reg_save.ipa.ipa_iu_ptr); IPALOG_VnP_ADDRS(ipa_reg_save.ipa.ipa_sram_ptr); @@ -1373,8 +1663,9 @@ static void ipa_hal_save_regs_save_ipa_testbus(void) sel_internal++) { testbus_sel.value = 0; - +#ifndef CONFIG_IPA3_REGDUMP_IPA_5_0 testbus_sel.def.pipe_select = 0; +#endif testbus_sel.def.external_block_select = sel_external; testbus_sel.def.internal_block_select = @@ -1410,8 +1701,9 @@ static void ipa_hal_save_regs_save_ipa_testbus(void) sel_internal++) { testbus_sel.value = 0; - +#ifndef CONFIG_IPA3_REGDUMP_IPA_5_0 testbus_sel.def.pipe_select = sel_ep; +#endif testbus_sel.def.external_block_select = sel_external; testbus_sel.def.internal_block_select = @@ -1610,11 +1902,24 @@ static void ipa_reg_save_anomaly_check(void) { if ((ipa_reg_save.ipa.gen.ipa_state.rx_wait != 0) || (ipa_reg_save.ipa.gen.ipa_state.rx_idle != 1)) { +#ifndef CONFIG_IPA3_REGDUMP_IPA_5_0 IPADBG( "RX ACTIVITY, ipa_state.rx_wait = %d, ipa_state.rx_idle = %d, ipa_state_rx_active.endpoints = %d (bitmask)\n", ipa_reg_save.ipa.gen.ipa_state.rx_wait, ipa_reg_save.ipa.gen.ipa_state.rx_idle, ipa_reg_save.ipa.gen.ipa_state_rx_active.endpoints); +#else + int i = 0; + + for (i = 0; i < GEN_MAX_n(IPA_STATE_RX_ACTIVE_n) + 1; i++) { + IPADBG( + "RX ACTIVITY_%d, ipa_state.rx_wait = %d, ipa_state.rx_idle = %d, ipa_state_rx_active.endpoints = %d (bitmask)\n", + i, + ipa_reg_save.ipa.gen.ipa_state.rx_wait, + ipa_reg_save.ipa.gen.ipa_state.rx_idle, + ipa_reg_save.ipa.gen.ipa_state_rx_active_n[i].endpoints); + } +#endif if (ipa_reg_save.ipa.gen.ipa_state.tx_idle != 1) { IPADBG( @@ -1622,11 +1927,12 @@ static void ipa_reg_save_anomaly_check(void) ipa_reg_save.ipa.gen.ipa_state.tx_idle, ipa_reg_save.ipa.gen.ipa_state_tx_wrapper.tx0_idle, ipa_reg_save.ipa.gen.ipa_state_tx_wrapper.tx1_idle); - +#ifndef CONFIG_IPA3_REGDUMP_IPA_5_0 IPADBG( "ipa_state_tx0.last_cmd_pipe = %d, ipa_state_tx1.last_cmd_pipe = %d\n", ipa_reg_save.ipa.gen.ipa_state_tx0.last_cmd_pipe, ipa_reg_save.ipa.gen.ipa_state_tx1.last_cmd_pipe); +#endif } } } diff --git a/drivers/platform/msm/ipa/ipa_v3/dump/ipa_reg_dump.h b/drivers/platform/msm/ipa/ipa_v3/dump/ipa_reg_dump.h index 50f8052b17..c476ccce17 100644 --- a/drivers/platform/msm/ipa/ipa_v3/dump/ipa_reg_dump.h +++ b/drivers/platform/msm/ipa/ipa_v3/dump/ipa_reg_dump.h @@ -9,6 +9,8 @@ #include #include "ipa_i.h" +#include "gsihal.h" +#include "gsihal_reg.h" #include "ipa_pkt_cntxt.h" #include "ipa_hw_common_ex.h" @@ -108,8 +110,21 @@ struct map_src_dst_addr_s { u32 src_addr; /* register offset to copy value from */ u32 *dst_addr; /* memory address to copy register value to */ + u8 perm; /* r\w permission as parsed from hwio */ }; +/* a macro to generate a number of MAX n allowed in a register + * who has suffix of _n + */ +#define GEN_MAX_n(reg_name) \ + HWIO_ ## reg_name ## _MAXn + +/* a macro to generate a number of MAX k allowed in a register + * who has suffix of _k + */ +#define GEN_MAX_k(reg_name) \ + HWIO_ ## reg_name ## _MAXk + /* * A macro to generate the names of scaler (ie. non-vector) registers * that reside in the *hwio.h files (said files contain the manifest @@ -117,12 +132,22 @@ struct map_src_dst_addr_s { */ #define GEN_SCALER_REG_OFST(reg_name) \ (HWIO_ ## reg_name ## _ADDR) + /* * A macro designed to generate the rmsk associated with reg_name */ #define GEN_SCALER_REG_RMSK(reg_name) \ (HWIO_ ## reg_name ## _RMSK) +/* + * A macro designed to generate the attr associated with reg_name + * this is actually r\w permissions, bits [1][0] ==> [W][R] + */ +#define REG_READ_PERM BIT(0) +#define REG_WRITE_PERM BIT(1) +#define GEN_REG_ATTR(reg_name) \ + (HWIO_ ## reg_name ## _ATTR) + /* * A macro to generate the names of vector registers that reside in * the *hwio.h files (said files contain the manifest constants for @@ -188,7 +213,8 @@ struct map_src_dst_addr_s { */ #define IPA_MASKED_WRITE_SCALER_REG(reg_name, val) \ out_dword(GEN_SCALER_REG_OFST(reg_name), \ - (GEN_SCALER_REG_RMSK(reg_name) & val)) + (GEN_SCALER_REG_RMSK(reg_name) & val), \ + GEN_REG_ATTR(reg_name)) /* * A macro to generate the access to vector registers that reside in @@ -210,14 +236,15 @@ struct map_src_dst_addr_s { #define IPA_WRITE_2xVECTOR_REG(reg_name, row, col, val) \ HWIO_ ## reg_name ## _OUTI2(row, col, val) -/* - * Macro that helps generate a mapping between a register's address - * and where the register's value will get stored (ie. source and - * destination address mapping) upon dump... - */ + /* + * Macro that helps generate a mapping between a register's address + * and where the register's value will get stored (ie. source and + * destination address mapping) upon dump... + */ #define GEN_SRC_DST_ADDR_MAP(reg_name, sub_struct, field_name) \ { GEN_SCALER_REG_OFST(reg_name), \ - (u32 *)&ipa_reg_save.sub_struct.field_name } + (u32 *)&ipa_reg_save.sub_struct.field_name , \ + GEN_REG_ATTR(reg_name) } /* * Macro to get value of bits 18:13, used tp get rsrc cnts from @@ -241,22 +268,43 @@ struct map_src_dst_addr_s { */ #define IPA_REG_SAVE_GSI_VER(reg_name, var_name) \ { GEN_1xVECTOR_REG_OFST(reg_name, 0), \ - (u32 *)&ipa_reg_save.gsi.gen.var_name } + (u32 *)&ipa_reg_save.gsi.gen.var_name,\ + GEN_REG_ATTR(reg_name) } /* * Macro to define a particular register cfg entry for all 3 EE * indexed register */ +#ifdef CONFIG_IPA3_REGDUMP_IPA_5_0 #define IPA_REG_SAVE_CFG_ENTRY_GEN_EE(reg_name, var_name) \ - ({ GEN_1xVECTOR_REG_OFST(reg_name, IPA_HW_Q6_EE), \ - (u32 *)&ipa_reg_save.ipa.gen_ee[IPA_HW_Q6_EE].var_name }, \ + { GEN_1xVECTOR_REG_OFST(reg_name, IPA_HW_Q6_EE), \ + (u32 *)&ipa_reg_save.ipa.gen_ee[IPA_HW_Q6_EE].var_name, \ + GEN_REG_ATTR(reg_name) }, \ { GEN_1xVECTOR_REG_OFST(reg_name, IPA_HW_A7_EE), \ - (u32 *)&ipa_reg_save.ipa.gen_ee[IPA_HW_A7_EE].var_name }, \ + (u32 *)&ipa_reg_save.ipa.gen_ee[IPA_HW_A7_EE].var_name, \ + GEN_REG_ATTR(reg_name) }, \ + { GEN_1xVECTOR_REG_OFST(reg_name, IPA_HW_UC_EE), \ + (u32 *)&ipa_reg_save.ipa.gen_ee[IPA_HW_UC_EE].var_name, \ + GEN_REG_ATTR(reg_name) }, \ { GEN_1xVECTOR_REG_OFST(reg_name, IPA_HW_HWP_EE), \ - (u32 *)&ipa_reg_save.ipa.gen_ee[IPA_HW_HWP_EE].var_name }) + (u32 *)&ipa_reg_save.ipa.gen_ee[IPA_HW_HWP_EE].var_name, \ + GEN_REG_ATTR(reg_name) } +#else +#define IPA_REG_SAVE_CFG_ENTRY_GEN_EE(reg_name, var_name) \ + { GEN_1xVECTOR_REG_OFST(reg_name, IPA_HW_Q6_EE), \ + (u32 *)&ipa_reg_save.ipa.gen_ee[IPA_HW_Q6_EE].var_name, \ + GEN_REG_ATTR(reg_name) }, \ + { GEN_1xVECTOR_REG_OFST(reg_name, IPA_HW_A7_EE), \ + (u32 *)&ipa_reg_save.ipa.gen_ee[IPA_HW_A7_EE].var_name, \ + GEN_REG_ATTR(reg_name) }, \ + { GEN_1xVECTOR_REG_OFST(reg_name, IPA_HW_HWP_EE), \ + (u32 *)&ipa_reg_save.ipa.gen_ee[IPA_HW_HWP_EE].var_name, \ + GEN_REG_ATTR(reg_name) } +#endif #define IPA_REG_SAVE_CFG_ENTRY_GSI_FIFO(reg_name, var_name, index) \ { GEN_SCALER_REG_OFST(reg_name), \ - (u32 *)&ipa_reg_save.ipa.gsi_fifo_status[index].var_name } + (u32 *)&ipa_reg_save.ipa.gsi_fifo_status[index].var_name, \ + GEN_REG_ATTR(reg_name) } /* * Macro to define a particular register cfg entry for all pipe @@ -270,177 +318,470 @@ struct map_src_dst_addr_s { * group register */ #define IPA_REG_SAVE_CFG_ENTRY_SRC_RSRC_GRP(reg_name, var_name) \ - ({ GEN_1xVECTOR_REG_OFST(reg_name, 0), \ - (u32 *)&ipa_reg_save.ipa.src_rsrc_grp[0].var_name }, \ + { GEN_1xVECTOR_REG_OFST(reg_name, 0), \ + (u32 *)&ipa_reg_save.ipa.src_rsrc_grp[0].var_name, \ + GEN_REG_ATTR(reg_name) }, \ { GEN_1xVECTOR_REG_OFST(reg_name, 1), \ - (u32 *)&ipa_reg_save.ipa.src_rsrc_grp[1].var_name }, \ + (u32 *)&ipa_reg_save.ipa.src_rsrc_grp[1].var_name, \ + GEN_REG_ATTR(reg_name) }, \ { GEN_1xVECTOR_REG_OFST(reg_name, 2), \ - (u32 *)&ipa_reg_save.ipa.src_rsrc_grp[2].var_name }, \ + (u32 *)&ipa_reg_save.ipa.src_rsrc_grp[2].var_name, \ + GEN_REG_ATTR(reg_name) }, \ { GEN_1xVECTOR_REG_OFST(reg_name, 3), \ - (u32 *)&ipa_reg_save.ipa.src_rsrc_grp[3].var_name }, \ + (u32 *)&ipa_reg_save.ipa.src_rsrc_grp[3].var_name, \ + GEN_REG_ATTR(reg_name) }, \ { GEN_1xVECTOR_REG_OFST(reg_name, 4), \ - (u32 *)&ipa_reg_save.ipa.src_rsrc_grp[4].var_name }) + (u32 *)&ipa_reg_save.ipa.src_rsrc_grp[4].var_name, \ + GEN_REG_ATTR(reg_name) } /* * Macro to define a particular register cfg entry for all resource * group register */ #define IPA_REG_SAVE_CFG_ENTRY_DST_RSRC_GRP(reg_name, var_name) \ - ({ GEN_1xVECTOR_REG_OFST(reg_name, 0), \ - (u32 *)&ipa_reg_save.ipa.dst_rsrc_grp[0].var_name }, \ + { GEN_1xVECTOR_REG_OFST(reg_name, 0), \ + (u32 *)&ipa_reg_save.ipa.dst_rsrc_grp[0].var_name, \ + GEN_REG_ATTR(reg_name) }, \ { GEN_1xVECTOR_REG_OFST(reg_name, 1), \ - (u32 *)&ipa_reg_save.ipa.dst_rsrc_grp[1].var_name }) + (u32 *)&ipa_reg_save.ipa.dst_rsrc_grp[1].var_name, \ + GEN_REG_ATTR(reg_name) } /* * Macro to define a particular register cfg entry for all source * resource group count register */ #define IPA_REG_SAVE_CFG_ENTRY_SRC_RSRC_CNT_GRP(reg_name, var_name) \ - ({ GEN_1xVECTOR_REG_OFST(reg_name, 0), \ - (u32 *)&ipa_reg_save.ipa.src_rsrc_cnt[0].var_name }, \ + { GEN_1xVECTOR_REG_OFST(reg_name, 0), \ + (u32 *)&ipa_reg_save.ipa.src_rsrc_cnt[0].var_name, \ + GEN_REG_ATTR(reg_name) }, \ { GEN_1xVECTOR_REG_OFST(reg_name, 1), \ - (u32 *)&ipa_reg_save.ipa.src_rsrc_cnt[1].var_name }, \ + (u32 *)&ipa_reg_save.ipa.src_rsrc_cnt[1].var_name, \ + GEN_REG_ATTR(reg_name) }, \ { GEN_1xVECTOR_REG_OFST(reg_name, 2), \ - (u32 *)&ipa_reg_save.ipa.src_rsrc_cnt[2].var_name }, \ + (u32 *)&ipa_reg_save.ipa.src_rsrc_cnt[2].var_name, \ + GEN_REG_ATTR(reg_name) }, \ { GEN_1xVECTOR_REG_OFST(reg_name, 3), \ - (u32 *)&ipa_reg_save.ipa.src_rsrc_cnt[3].var_name }, \ + (u32 *)&ipa_reg_save.ipa.src_rsrc_cnt[3].var_name, \ + GEN_REG_ATTR(reg_name) }, \ { GEN_1xVECTOR_REG_OFST(reg_name, 4), \ - (u32 *)&ipa_reg_save.ipa.src_rsrc_cnt[4].var_name }) + (u32 *)&ipa_reg_save.ipa.src_rsrc_cnt[4].var_name, \ + GEN_REG_ATTR(reg_name) } /* * Macro to define a particular register cfg entry for all dest * resource group count register */ +#ifdef CONFIG_IPA3_REGDUMP_IPA_5_0 #define IPA_REG_SAVE_CFG_ENTRY_DST_RSRC_CNT_GRP(reg_name, var_name) \ - ({ GEN_1xVECTOR_REG_OFST(reg_name, 0), \ - (u32 *)&ipa_reg_save.ipa.dst_rsrc_cnt[0].var_name }, \ + { GEN_1xVECTOR_REG_OFST(reg_name, 0), \ + (u32 *)&ipa_reg_save.ipa.dst_rsrc_cnt[0].var_name, \ + GEN_REG_ATTR(reg_name) }, \ { GEN_1xVECTOR_REG_OFST(reg_name, 1), \ - (u32 *)&ipa_reg_save.ipa.dst_rsrc_cnt[1].var_name }) + (u32 *)&ipa_reg_save.ipa.dst_rsrc_cnt[1].var_name, \ + GEN_REG_ATTR(reg_name) }, \ + { GEN_1xVECTOR_REG_OFST(reg_name, 2), \ + (u32 *)&ipa_reg_save.ipa.dst_rsrc_cnt[2].var_name, \ + GEN_REG_ATTR(reg_name) } +#else +#define IPA_REG_SAVE_CFG_ENTRY_DST_RSRC_CNT_GRP(reg_name, var_name) \ + { GEN_1xVECTOR_REG_OFST(reg_name, 0), \ + (u32 *)&ipa_reg_save.ipa.dst_rsrc_cnt[0].var_name, \ + GEN_REG_ATTR(reg_name) }, \ + { GEN_1xVECTOR_REG_OFST(reg_name, 1), \ + (u32 *)&ipa_reg_save.ipa.dst_rsrc_cnt[1].var_name, \ + GEN_REG_ATTR(reg_name) } +#endif #define IPA_REG_SAVE_CFG_ENTRY_GSI_GENERAL_EE(reg_name, var_name) \ - ({ GEN_1xVECTOR_REG_OFST(reg_name, IPA_HW_A7_EE), \ - (u32 *)&ipa_reg_save.gsi.gen_ee[IPA_HW_A7_EE].var_name }, \ + { GEN_1xVECTOR_REG_OFST(reg_name, IPA_HW_A7_EE), \ + (u32 *)&ipa_reg_save.gsi.gen_ee[IPA_HW_A7_EE].var_name, \ + GEN_REG_ATTR(reg_name) }, \ { GEN_1xVECTOR_REG_OFST(reg_name, IPA_HW_Q6_EE), \ - (u32 *)&ipa_reg_save.gsi.gen_ee[IPA_HW_Q6_EE].var_name }, \ + (u32 *)&ipa_reg_save.gsi.gen_ee[IPA_HW_Q6_EE].var_name, \ + GEN_REG_ATTR(reg_name) }, \ { GEN_1xVECTOR_REG_OFST(reg_name, IPA_REG_SAVE_HWP_GSI_EE), \ (u32 *)&ipa_reg_save.gsi.gen_ee[IPA_REG_SAVE_HWP_GSI_EE].\ - var_name }) + var_name, \ + GEN_REG_ATTR(reg_name) } /* * Macro to define a particular register cfg entry for all GSI EE * register */ #define IPA_REG_SAVE_CFG_ENTRY_GSI_CH_CNTXT(reg_name, var_name) \ - ({ GEN_2xVECTOR_REG_OFST(reg_name, IPA_HW_A7_EE, 0), \ - (u32 *)&ipa_reg_save.gsi.ch_cntxt.a7[0].var_name }, \ + { GEN_2xVECTOR_REG_OFST(reg_name, IPA_HW_A7_EE, 0), \ + (u32 *)&ipa_reg_save.gsi.ch_cntxt.a7[0].var_name, \ + GEN_REG_ATTR(reg_name) }, \ { GEN_2xVECTOR_REG_OFST(reg_name, IPA_HW_A7_EE, 1), \ - (u32 *)&ipa_reg_save.gsi.ch_cntxt.a7[1].var_name }, \ + (u32 *)&ipa_reg_save.gsi.ch_cntxt.a7[1].var_name, \ + GEN_REG_ATTR(reg_name) }, \ { GEN_2xVECTOR_REG_OFST(reg_name, IPA_HW_A7_EE, 2), \ - (u32 *)&ipa_reg_save.gsi.ch_cntxt.a7[2].var_name }, \ + (u32 *)&ipa_reg_save.gsi.ch_cntxt.a7[2].var_name, \ + GEN_REG_ATTR(reg_name) }, \ { GEN_2xVECTOR_REG_OFST(reg_name, IPA_HW_A7_EE, 3), \ - (u32 *)&ipa_reg_save.gsi.ch_cntxt.a7[3].var_name }, \ + (u32 *)&ipa_reg_save.gsi.ch_cntxt.a7[3].var_name, \ + GEN_REG_ATTR(reg_name) }, \ { GEN_2xVECTOR_REG_OFST(reg_name, IPA_HW_A7_EE, 4), \ - (u32 *)&ipa_reg_save.gsi.ch_cntxt.a7[4].var_name }, \ + (u32 *)&ipa_reg_save.gsi.ch_cntxt.a7[4].var_name, \ + GEN_REG_ATTR(reg_name) }, \ { GEN_2xVECTOR_REG_OFST(reg_name, IPA_HW_A7_EE, 5), \ - (u32 *)&ipa_reg_save.gsi.ch_cntxt.a7[5].var_name }, \ + (u32 *)&ipa_reg_save.gsi.ch_cntxt.a7[5].var_name, \ + GEN_REG_ATTR(reg_name) }, \ { GEN_2xVECTOR_REG_OFST(reg_name, IPA_HW_A7_EE, 6), \ - (u32 *)&ipa_reg_save.gsi.ch_cntxt.a7[6].var_name }, \ + (u32 *)&ipa_reg_save.gsi.ch_cntxt.a7[6].var_name, \ + GEN_REG_ATTR(reg_name) }, \ { GEN_2xVECTOR_REG_OFST(reg_name, IPA_HW_A7_EE, 7), \ - (u32 *)&ipa_reg_save.gsi.ch_cntxt.a7[7].var_name }, \ + (u32 *)&ipa_reg_save.gsi.ch_cntxt.a7[7].var_name, \ + GEN_REG_ATTR(reg_name) }, \ { GEN_2xVECTOR_REG_OFST(reg_name, IPA_HW_A7_EE, 8), \ - (u32 *)&ipa_reg_save.gsi.ch_cntxt.a7[8].var_name }, \ + (u32 *)&ipa_reg_save.gsi.ch_cntxt.a7[8].var_name, \ + GEN_REG_ATTR(reg_name) }, \ { GEN_2xVECTOR_REG_OFST(reg_name, IPA_HW_A7_EE, 9), \ - (u32 *)&ipa_reg_save.gsi.ch_cntxt.a7[9].var_name }, \ + (u32 *)&ipa_reg_save.gsi.ch_cntxt.a7[9].var_name, \ + GEN_REG_ATTR(reg_name) }, \ { GEN_2xVECTOR_REG_OFST(reg_name, IPA_HW_A7_EE, 10), \ - (u32 *)&ipa_reg_save.gsi.ch_cntxt.a7[10].var_name }, \ + (u32 *)&ipa_reg_save.gsi.ch_cntxt.a7[10].var_name, \ + GEN_REG_ATTR(reg_name) }, \ { GEN_2xVECTOR_REG_OFST(reg_name, IPA_HW_A7_EE, 11), \ - (u32 *)&ipa_reg_save.gsi.ch_cntxt.a7[11].var_name }, \ + (u32 *)&ipa_reg_save.gsi.ch_cntxt.a7[11].var_name, \ + GEN_REG_ATTR(reg_name) }, \ { GEN_2xVECTOR_REG_OFST(reg_name, IPA_HW_A7_EE, 12), \ - (u32 *)&ipa_reg_save.gsi.ch_cntxt.a7[12].var_name }, \ + (u32 *)&ipa_reg_save.gsi.ch_cntxt.a7[12].var_name, \ + GEN_REG_ATTR(reg_name) }, \ { GEN_2xVECTOR_REG_OFST(reg_name, IPA_HW_A7_EE, 13), \ - (u32 *)&ipa_reg_save.gsi.ch_cntxt.a7[13].var_name }, \ + (u32 *)&ipa_reg_save.gsi.ch_cntxt.a7[13].var_name, \ + GEN_REG_ATTR(reg_name) }, \ { GEN_2xVECTOR_REG_OFST(reg_name, IPA_HW_A7_EE, 14), \ - (u32 *)&ipa_reg_save.gsi.ch_cntxt.a7[14].var_name }, \ + (u32 *)&ipa_reg_save.gsi.ch_cntxt.a7[14].var_name, \ + GEN_REG_ATTR(reg_name) }, \ { GEN_2xVECTOR_REG_OFST(reg_name, IPA_HW_A7_EE, 15), \ - (u32 *)&ipa_reg_save.gsi.ch_cntxt.a7[15].var_name }, \ + (u32 *)&ipa_reg_save.gsi.ch_cntxt.a7[15].var_name, \ + GEN_REG_ATTR(reg_name) }, \ { GEN_2xVECTOR_REG_OFST(reg_name, IPA_HW_A7_EE, 16), \ - (u32 *)&ipa_reg_save.gsi.ch_cntxt.a7[16].var_name }, \ + (u32 *)&ipa_reg_save.gsi.ch_cntxt.a7[16].var_name, \ + GEN_REG_ATTR(reg_name) }, \ { GEN_2xVECTOR_REG_OFST(reg_name, IPA_HW_A7_EE, 17), \ - (u32 *)&ipa_reg_save.gsi.ch_cntxt.a7[17].var_name }, \ + (u32 *)&ipa_reg_save.gsi.ch_cntxt.a7[17].var_name, \ + GEN_REG_ATTR(reg_name) }, \ { GEN_2xVECTOR_REG_OFST(reg_name, IPA_HW_A7_EE, 18), \ - (u32 *)&ipa_reg_save.gsi.ch_cntxt.a7[18].var_name }, \ + (u32 *)&ipa_reg_save.gsi.ch_cntxt.a7[18].var_name, \ + GEN_REG_ATTR(reg_name) }, \ { GEN_2xVECTOR_REG_OFST(reg_name, IPA_HW_A7_EE, 19), \ - (u32 *)&ipa_reg_save.gsi.ch_cntxt.a7[19].var_name }, \ + (u32 *)&ipa_reg_save.gsi.ch_cntxt.a7[19].var_name, \ + GEN_REG_ATTR(reg_name) }, \ { GEN_2xVECTOR_REG_OFST(reg_name, IPA_REG_SAVE_HWP_GSI_EE, 1), \ - (u32 *)&ipa_reg_save.gsi.ch_cntxt.uc[0].var_name }, \ + (u32 *)&ipa_reg_save.gsi.ch_cntxt.uc[0].var_name, \ + GEN_REG_ATTR(reg_name) }, \ { GEN_2xVECTOR_REG_OFST(reg_name, IPA_REG_SAVE_HWP_GSI_EE, 3), \ - (u32 *)&ipa_reg_save.gsi.ch_cntxt.uc[1].var_name }) + (u32 *)&ipa_reg_save.gsi.ch_cntxt.uc[1].var_name, \ + GEN_REG_ATTR(reg_name) } #define IPA_REG_SAVE_CFG_ENTRY_GSI_EVT_CNTXT(reg_name, var_name) \ - ({ GEN_2xVECTOR_REG_OFST(reg_name, IPA_HW_A7_EE, 0), \ - (u32 *)&ipa_reg_save.gsi.evt_cntxt.a7[0].var_name }, \ + { GEN_2xVECTOR_REG_OFST(reg_name, IPA_HW_A7_EE, 0), \ + (u32 *)&ipa_reg_save.gsi.evt_cntxt.a7[0].var_name, \ + GEN_REG_ATTR(reg_name) }, \ { GEN_2xVECTOR_REG_OFST(reg_name, IPA_HW_A7_EE, 1), \ - (u32 *)&ipa_reg_save.gsi.evt_cntxt.a7[1].var_name }, \ + (u32 *)&ipa_reg_save.gsi.evt_cntxt.a7[1].var_name, \ + GEN_REG_ATTR(reg_name) }, \ { GEN_2xVECTOR_REG_OFST(reg_name, IPA_HW_A7_EE, 2), \ - (u32 *)&ipa_reg_save.gsi.evt_cntxt.a7[2].var_name }, \ + (u32 *)&ipa_reg_save.gsi.evt_cntxt.a7[2].var_name, \ + GEN_REG_ATTR(reg_name) }, \ { GEN_2xVECTOR_REG_OFST(reg_name, IPA_HW_A7_EE, 3), \ - (u32 *)&ipa_reg_save.gsi.evt_cntxt.a7[3].var_name }, \ + (u32 *)&ipa_reg_save.gsi.evt_cntxt.a7[3].var_name, \ + GEN_REG_ATTR(reg_name) }, \ { GEN_2xVECTOR_REG_OFST(reg_name, IPA_HW_A7_EE, 4), \ - (u32 *)&ipa_reg_save.gsi.evt_cntxt.a7[4].var_name }, \ + (u32 *)&ipa_reg_save.gsi.evt_cntxt.a7[4].var_name, \ + GEN_REG_ATTR(reg_name) }, \ { GEN_2xVECTOR_REG_OFST(reg_name, IPA_HW_A7_EE, 5), \ - (u32 *)&ipa_reg_save.gsi.evt_cntxt.a7[5].var_name }, \ + (u32 *)&ipa_reg_save.gsi.evt_cntxt.a7[5].var_name, \ + GEN_REG_ATTR(reg_name) }, \ { GEN_2xVECTOR_REG_OFST(reg_name, IPA_HW_A7_EE, 6), \ - (u32 *)&ipa_reg_save.gsi.evt_cntxt.a7[6].var_name }, \ + (u32 *)&ipa_reg_save.gsi.evt_cntxt.a7[6].var_name, \ + GEN_REG_ATTR(reg_name) }, \ { GEN_2xVECTOR_REG_OFST(reg_name, IPA_HW_A7_EE, 7), \ - (u32 *)&ipa_reg_save.gsi.evt_cntxt.a7[7].var_name }, \ + (u32 *)&ipa_reg_save.gsi.evt_cntxt.a7[7].var_name, \ + GEN_REG_ATTR(reg_name) }, \ { GEN_2xVECTOR_REG_OFST(reg_name, IPA_HW_A7_EE, 8), \ - (u32 *)&ipa_reg_save.gsi.evt_cntxt.a7[8].var_name }, \ + (u32 *)&ipa_reg_save.gsi.evt_cntxt.a7[8].var_name, \ + GEN_REG_ATTR(reg_name) }, \ { GEN_2xVECTOR_REG_OFST(reg_name, IPA_HW_A7_EE, 9), \ - (u32 *)&ipa_reg_save.gsi.evt_cntxt.a7[9].var_name }, \ + (u32 *)&ipa_reg_save.gsi.evt_cntxt.a7[9].var_name, \ + GEN_REG_ATTR(reg_name) }, \ { GEN_2xVECTOR_REG_OFST(reg_name, IPA_HW_A7_EE, 10), \ - (u32 *)&ipa_reg_save.gsi.evt_cntxt.a7[10].var_name }, \ + (u32 *)&ipa_reg_save.gsi.evt_cntxt.a7[10].var_name, \ + GEN_REG_ATTR(reg_name) }, \ { GEN_2xVECTOR_REG_OFST(reg_name, IPA_HW_A7_EE, 11), \ - (u32 *)&ipa_reg_save.gsi.evt_cntxt.a7[11].var_name }, \ + (u32 *)&ipa_reg_save.gsi.evt_cntxt.a7[11].var_name, \ + GEN_REG_ATTR(reg_name) }, \ { GEN_2xVECTOR_REG_OFST(reg_name, IPA_HW_A7_EE, 12), \ - (u32 *)&ipa_reg_save.gsi.evt_cntxt.a7[12].var_name }, \ + (u32 *)&ipa_reg_save.gsi.evt_cntxt.a7[12].var_name, \ + GEN_REG_ATTR(reg_name) }, \ { GEN_2xVECTOR_REG_OFST(reg_name, IPA_HW_A7_EE, 13), \ - (u32 *)&ipa_reg_save.gsi.evt_cntxt.a7[13].var_name }, \ + (u32 *)&ipa_reg_save.gsi.evt_cntxt.a7[13].var_name, \ + GEN_REG_ATTR(reg_name) }, \ { GEN_2xVECTOR_REG_OFST(reg_name, IPA_HW_A7_EE, 14), \ - (u32 *)&ipa_reg_save.gsi.evt_cntxt.a7[14].var_name }, \ + (u32 *)&ipa_reg_save.gsi.evt_cntxt.a7[14].var_name, \ + GEN_REG_ATTR(reg_name) }, \ { GEN_2xVECTOR_REG_OFST(reg_name, IPA_HW_A7_EE, 15), \ - (u32 *)&ipa_reg_save.gsi.evt_cntxt.a7[15].var_name }, \ + (u32 *)&ipa_reg_save.gsi.evt_cntxt.a7[15].var_name, \ + GEN_REG_ATTR(reg_name) }, \ { GEN_2xVECTOR_REG_OFST(reg_name, IPA_HW_A7_EE, 16), \ - (u32 *)&ipa_reg_save.gsi.evt_cntxt.a7[16].var_name }, \ + (u32 *)&ipa_reg_save.gsi.evt_cntxt.a7[16].var_name, \ + GEN_REG_ATTR(reg_name) }, \ { GEN_2xVECTOR_REG_OFST(reg_name, IPA_HW_A7_EE, 17), \ - (u32 *)&ipa_reg_save.gsi.evt_cntxt.a7[17].var_name }, \ + (u32 *)&ipa_reg_save.gsi.evt_cntxt.a7[17].var_name, \ + GEN_REG_ATTR(reg_name) }, \ { GEN_2xVECTOR_REG_OFST(reg_name, IPA_HW_A7_EE, 18), \ - (u32 *)&ipa_reg_save.gsi.evt_cntxt.a7[18].var_name }, \ + (u32 *)&ipa_reg_save.gsi.evt_cntxt.a7[18].var_name, \ + GEN_REG_ATTR(reg_name) }, \ { GEN_2xVECTOR_REG_OFST(reg_name, IPA_REG_SAVE_HWP_GSI_EE, 1), \ - (u32 *)&ipa_reg_save.gsi.evt_cntxt.uc[0].var_name }) + (u32 *)&ipa_reg_save.gsi.evt_cntxt.uc[0].var_name, \ + GEN_REG_ATTR(reg_name) } /* * Macro to define a particular register cfg entry for GSI QSB debug * registers */ #define IPA_REG_SAVE_CFG_ENTRY_GSI_QSB_DEBUG(reg_name, var_name) \ - ({ GEN_1xVECTOR_REG_OFST(reg_name, 0), \ - (u32 *)&ipa_reg_save.gsi.debug.gsi_qsb_debug.var_name[0] }, \ + { GEN_1xVECTOR_REG_OFST(reg_name, 0), \ + (u32 *)&ipa_reg_save.gsi.debug.gsi_qsb_debug.var_name[0], \ + GEN_REG_ATTR(reg_name) }, \ { GEN_1xVECTOR_REG_OFST(reg_name, 1), \ - (u32 *)&ipa_reg_save.gsi.debug.gsi_qsb_debug.var_name[1] }, \ + (u32 *)&ipa_reg_save.gsi.debug.gsi_qsb_debug.var_name[1], \ + GEN_REG_ATTR(reg_name) }, \ { GEN_1xVECTOR_REG_OFST(reg_name, 2), \ - (u32 *)&ipa_reg_save.gsi.debug.gsi_qsb_debug.var_name[2] }, \ + (u32 *)&ipa_reg_save.gsi.debug.gsi_qsb_debug.var_name[2], \ + GEN_REG_ATTR(reg_name) }, \ { GEN_1xVECTOR_REG_OFST(reg_name, 3), \ - (u32 *)&ipa_reg_save.gsi.debug.gsi_qsb_debug.var_name[3] }) + (u32 *)&ipa_reg_save.gsi.debug.gsi_qsb_debug.var_name[3], \ + GEN_REG_ATTR(reg_name) } #define IPA_REG_SAVE_RX_SPLT_CMDQ(reg_name, var_name) \ - ({ GEN_1xVECTOR_REG_OFST(reg_name, 0), \ - (u32 *)&ipa_reg_save.ipa.dbg.var_name[0]}, \ + { GEN_1xVECTOR_REG_OFST(reg_name, 0), \ + (u32 *)&ipa_reg_save.ipa.dbg.var_name[0], \ + GEN_REG_ATTR(reg_name)}, \ { GEN_1xVECTOR_REG_OFST(reg_name, 1), \ - (u32 *)&ipa_reg_save.ipa.dbg.var_name[1]}, \ + (u32 *)&ipa_reg_save.ipa.dbg.var_name[1], \ + GEN_REG_ATTR(reg_name)}, \ { GEN_1xVECTOR_REG_OFST(reg_name, 2), \ - (u32 *)&ipa_reg_save.ipa.dbg.var_name[2]}, \ + (u32 *)&ipa_reg_save.ipa.dbg.var_name[2], \ + GEN_REG_ATTR(reg_name)}, \ { GEN_1xVECTOR_REG_OFST(reg_name, 3), \ - (u32 *)&ipa_reg_save.ipa.dbg.var_name[3]}) + (u32 *)&ipa_reg_save.ipa.dbg.var_name[3], \ + GEN_REG_ATTR(reg_name) } + +/* + * Macros to save array registers + */ + +/* + * helper macro to save array register of MAXn = 0 + */ +#define GEN_SRC_DST_ADDR_MAP_ARR_0(reg_name, sub_struct, var_name) \ + { GEN_1xVECTOR_REG_OFST(reg_name, 0), \ + (u32 *)&ipa_reg_save.sub_struct.var_name[0], \ + GEN_REG_ATTR(reg_name) } + +/* + * helper macro to save array register of MAXn = 1 + */ +#define GEN_SRC_DST_ADDR_MAP_ARR_1(reg_name, sub_struct, var_name) \ + { GEN_1xVECTOR_REG_OFST(reg_name, 0), \ + (u32 *)&ipa_reg_save.sub_struct.var_name[0], \ + GEN_REG_ATTR(reg_name) }, \ + { GEN_1xVECTOR_REG_OFST(reg_name, 1), \ + (u32 *)&ipa_reg_save.sub_struct.var_name[1], \ + GEN_REG_ATTR(reg_name) } + /* + * helper macro to save array register of MAXn = 31 + */ +#define GEN_SRC_DST_ADDR_MAP_ARR_31(reg_name, sub_struct, var_name) \ + { GEN_1xVECTOR_REG_OFST(reg_name, 0), \ + (u32 *)&ipa_reg_save.sub_struct.var_name[0], \ + GEN_REG_ATTR(reg_name) }, \ + { GEN_1xVECTOR_REG_OFST(reg_name, 1), \ + (u32 *)&ipa_reg_save.sub_struct.var_name[1], \ + GEN_REG_ATTR(reg_name) }, \ + { GEN_1xVECTOR_REG_OFST(reg_name, 2), \ + (u32 *)&ipa_reg_save.sub_struct.var_name[2], \ + GEN_REG_ATTR(reg_name) }, \ + { GEN_1xVECTOR_REG_OFST(reg_name, 3), \ + (u32 *)&ipa_reg_save.sub_struct.var_name[3], \ + GEN_REG_ATTR(reg_name) }, \ + { GEN_1xVECTOR_REG_OFST(reg_name, 4), \ + (u32 *)&ipa_reg_save.sub_struct.var_name[4], \ + GEN_REG_ATTR(reg_name) }, \ + { GEN_1xVECTOR_REG_OFST(reg_name, 5), \ + (u32 *)&ipa_reg_save.sub_struct.var_name[5], \ + GEN_REG_ATTR(reg_name) }, \ + { GEN_1xVECTOR_REG_OFST(reg_name, 6), \ + (u32 *)&ipa_reg_save.sub_struct.var_name[6], \ + GEN_REG_ATTR(reg_name) }, \ + { GEN_1xVECTOR_REG_OFST(reg_name, 7), \ + (u32 *)&ipa_reg_save.sub_struct.var_name[7], \ + GEN_REG_ATTR(reg_name) }, \ + { GEN_1xVECTOR_REG_OFST(reg_name, 8), \ + (u32 *)&ipa_reg_save.sub_struct.var_name[8], \ + GEN_REG_ATTR(reg_name) }, \ + { GEN_1xVECTOR_REG_OFST(reg_name, 9), \ + (u32 *)&ipa_reg_save.sub_struct.var_name[9], \ + GEN_REG_ATTR(reg_name) }, \ + { GEN_1xVECTOR_REG_OFST(reg_name, 10), \ + (u32 *)&ipa_reg_save.sub_struct.var_name[10], \ + GEN_REG_ATTR(reg_name) }, \ + { GEN_1xVECTOR_REG_OFST(reg_name, 11), \ + (u32 *)&ipa_reg_save.sub_struct.var_name[11], \ + GEN_REG_ATTR(reg_name) }, \ + { GEN_1xVECTOR_REG_OFST(reg_name, 12), \ + (u32 *)&ipa_reg_save.sub_struct.var_name[12], \ + GEN_REG_ATTR(reg_name) }, \ + { GEN_1xVECTOR_REG_OFST(reg_name, 13), \ + (u32 *)&ipa_reg_save.sub_struct.var_name[13], \ + GEN_REG_ATTR(reg_name) }, \ + { GEN_1xVECTOR_REG_OFST(reg_name, 14), \ + (u32 *)&ipa_reg_save.sub_struct.var_name[14], \ + GEN_REG_ATTR(reg_name) }, \ + { GEN_1xVECTOR_REG_OFST(reg_name, 15), \ + (u32 *)&ipa_reg_save.sub_struct.var_name[15], \ + GEN_REG_ATTR(reg_name) }, \ + { GEN_1xVECTOR_REG_OFST(reg_name, 16), \ + (u32 *)&ipa_reg_save.sub_struct.var_name[16], \ + GEN_REG_ATTR(reg_name) }, \ + { GEN_1xVECTOR_REG_OFST(reg_name, 17), \ + (u32 *)&ipa_reg_save.sub_struct.var_name[17], \ + GEN_REG_ATTR(reg_name) }, \ + { GEN_1xVECTOR_REG_OFST(reg_name, 18), \ + (u32 *)&ipa_reg_save.sub_struct.var_name[18], \ + GEN_REG_ATTR(reg_name) }, \ + { GEN_1xVECTOR_REG_OFST(reg_name, 19), \ + (u32 *)&ipa_reg_save.sub_struct.var_name[19], \ + GEN_REG_ATTR(reg_name) }, \ + { GEN_1xVECTOR_REG_OFST(reg_name, 20), \ + (u32 *)&ipa_reg_save.sub_struct.var_name[20], \ + GEN_REG_ATTR(reg_name) }, \ + { GEN_1xVECTOR_REG_OFST(reg_name, 21), \ + (u32 *)&ipa_reg_save.sub_struct.var_name[21], \ + GEN_REG_ATTR(reg_name) }, \ + { GEN_1xVECTOR_REG_OFST(reg_name, 22), \ + (u32 *)&ipa_reg_save.sub_struct.var_name[22], \ + GEN_REG_ATTR(reg_name) }, \ + { GEN_1xVECTOR_REG_OFST(reg_name, 23), \ + (u32 *)&ipa_reg_save.sub_struct.var_name[23], \ + GEN_REG_ATTR(reg_name) }, \ + { GEN_1xVECTOR_REG_OFST(reg_name, 24), \ + (u32 *)&ipa_reg_save.sub_struct.var_name[24], \ + GEN_REG_ATTR(reg_name) }, \ + { GEN_1xVECTOR_REG_OFST(reg_name, 25), \ + (u32 *)&ipa_reg_save.sub_struct.var_name[25], \ + GEN_REG_ATTR(reg_name) }, \ + { GEN_1xVECTOR_REG_OFST(reg_name, 26), \ + (u32 *)&ipa_reg_save.sub_struct.var_name[26], \ + GEN_REG_ATTR(reg_name) }, \ + { GEN_1xVECTOR_REG_OFST(reg_name, 27), \ + (u32 *)&ipa_reg_save.sub_struct.var_name[27], \ + GEN_REG_ATTR(reg_name) }, \ + { GEN_1xVECTOR_REG_OFST(reg_name, 28), \ + (u32 *)&ipa_reg_save.sub_struct.var_name[28], \ + GEN_REG_ATTR(reg_name) }, \ + { GEN_1xVECTOR_REG_OFST(reg_name, 29), \ + (u32 *)&ipa_reg_save.sub_struct.var_name[29], \ + GEN_REG_ATTR(reg_name) }, \ + { GEN_1xVECTOR_REG_OFST(reg_name, 30), \ + (u32 *)&ipa_reg_save.sub_struct.var_name[30], \ + GEN_REG_ATTR(reg_name) }, \ + { GEN_1xVECTOR_REG_OFST(reg_name, 31), \ + (u32 *)&ipa_reg_save.sub_struct.var_name[31], \ + GEN_REG_ATTR(reg_name) } + + +#define __IPA_CONCATENATE(A, B) A ## B +#define IPA_CONCATENATE(A, B) __IPA_CONCATENATE(A, B) + +/* + * helper macro to save array register + */ +#define GEN_SRC_DST_ADDR_MAP_ARR(reg_name, sub_struct, var_name) \ + IPA_CONCATENATE(GEN_SRC_DST_ADDR_MAP_ARR_, \ + GEN_MAX_n(reg_name))(reg_name, sub_struct, var_name) + + +/* + * Macros to save multi EE array registers + */ + +/* + * helper macro to save EE array register of MAXk = 0 + */ +#define GEN_SRC_DST_ADDR_MAP_EE_n_REG_k_ARR_0(reg_name, sub_struct, var_name) \ + { GEN_2xVECTOR_REG_OFST(reg_name, IPA_HW_A7_EE, 0), \ + (u32 *)&ipa_reg_save.sub_struct[IPA_HW_A7_EE].var_name.arr[0].value, \ + GEN_REG_ATTR(reg_name) }, \ + { GEN_2xVECTOR_REG_OFST(reg_name, IPA_HW_Q6_EE, 0), \ + (u32 *)&ipa_reg_save.sub_struct[IPA_HW_Q6_EE].var_name.arr[0].value, \ + GEN_REG_ATTR(reg_name) }, \ + { GEN_2xVECTOR_REG_OFST(reg_name, IPA_HW_UC_EE, 0), \ + (u32 *)&ipa_reg_save.sub_struct[IPA_HW_UC_EE].var_name.arr[0].value, \ + GEN_REG_ATTR(reg_name) } + +/* + * helper macro to save EE array register of MAXk = 1 + */ +#define GEN_SRC_DST_ADDR_MAP_EE_n_REG_k_ARR_1(reg_name, sub_struct, var_name) \ + { GEN_2xVECTOR_REG_OFST(reg_name, IPA_HW_A7_EE, 0), \ + (u32 *)&ipa_reg_save.sub_struct[IPA_HW_A7_EE].var_name.arr[0].value, \ + GEN_REG_ATTR(reg_name) }, \ + { GEN_2xVECTOR_REG_OFST(reg_name, IPA_HW_A7_EE, 1), \ + (u32 *)&ipa_reg_save.sub_struct[IPA_HW_A7_EE].var_name.arr[1].value, \ + GEN_REG_ATTR(reg_name) }, \ + { GEN_2xVECTOR_REG_OFST(reg_name, IPA_HW_Q6_EE, 0), \ + (u32 *)&ipa_reg_save.sub_struct[IPA_HW_Q6_EE].var_name.arr[0].value, \ + GEN_REG_ATTR(reg_name) }, \ + { GEN_2xVECTOR_REG_OFST(reg_name, IPA_HW_Q6_EE, 1), \ + (u32 *)&ipa_reg_save.sub_struct[IPA_HW_Q6_EE].var_name.arr[1].value, \ + GEN_REG_ATTR(reg_name) }, \ + { GEN_2xVECTOR_REG_OFST(reg_name, IPA_HW_UC_EE, 0), \ + (u32 *)&ipa_reg_save.sub_struct[IPA_HW_UC_EE].var_name.arr[0].value, \ + GEN_REG_ATTR(reg_name) }, \ + { GEN_2xVECTOR_REG_OFST(reg_name, IPA_HW_UC_EE, 1), \ + (u32 *)&ipa_reg_save.sub_struct[IPA_HW_UC_EE].var_name.arr[1].value, \ + GEN_REG_ATTR(reg_name) } + +/* + * helper macro to save EE n reg k array register + */ +#define GEN_SRC_DST_ADDR_MAP_EE_n_REG_k_ARR(reg_name, sub_struct, var_name) \ + IPA_CONCATENATE(GEN_SRC_DST_ADDR_MAP_EE_n_REG_k_ARR_, \ + GEN_MAX_k(reg_name))(reg_name, sub_struct, var_name) + +/* + * helper macro to save EE n array register + */ +#define GEN_SRC_DST_ADDR_MAP_EE_n_ARR(reg_name, sub_struct, var_name) \ + { GEN_1xVECTOR_REG_OFST(reg_name, IPA_HW_Q6_EE), \ + (u32 *)&ipa_reg_save.sub_struct[IPA_HW_Q6_EE].var_name, \ + GEN_REG_ATTR(reg_name) }, \ + { GEN_1xVECTOR_REG_OFST(reg_name, IPA_HW_A7_EE), \ + (u32 *)&ipa_reg_save.sub_struct[IPA_HW_A7_EE].var_name, \ + GEN_REG_ATTR(reg_name) }, \ + { GEN_1xVECTOR_REG_OFST(reg_name, IPA_HW_UC_EE), \ + (u32 *)&ipa_reg_save.sub_struct[IPA_HW_UC_EE].var_name, \ + GEN_REG_ATTR(reg_name) }, \ + { GEN_1xVECTOR_REG_OFST(reg_name, IPA_REG_SAVE_HWP_GSI_EE), \ + (u32 *)&ipa_reg_save.sub_struct[IPA_REG_SAVE_HWP_GSI_EE].\ + var_name, \ + GEN_REG_ATTR(reg_name) } + +/* + * helper macro to wrap struct intended for array as regs array + * in order to create array with max_k == 1 we need to declare + * it as arr[max_k + 1] -> arr[2] + */ +#define GEN_REGS_ARRAY(struct_name, reg_name) \ + struct IPA_CONCATENATE(struct_name, _arr) { \ + union struct_name arr[GEN_MAX_k(reg_name) + 1]; \ + } + +//#define REGS_ARRAY struct struct_name regs[GEN_MAX_k(reg_name)] /* * IPA HW Platform Type @@ -448,10 +789,13 @@ struct map_src_dst_addr_s { enum ipa_hw_ee_e { IPA_HW_A7_EE = 0, /* A7's execution environment */ IPA_HW_Q6_EE = 1, /* Q6's execution environment */ + IPA_HW_UC_EE = 2, /* uC's execution environment */ IPA_HW_HWP_EE = 3, /* HWP's execution environment */ IPA_HW_EE_MAX, /* Max EE to support */ }; +#define IPA_MAX_EE_TO_COLLECT IPA_HW_UC_EE + /* * General IPA register save data struct (ie. this is where register * values, once read, get placed... @@ -459,30 +803,52 @@ enum ipa_hw_ee_e { struct ipa_gen_regs_s { struct ipa_hwio_def_ipa_state_s ipa_state; +#ifdef CONFIG_IPA3_REGDUMP_IPA_5_0 + struct ipa_hwio_def_ipa_state_rx_active_n_s + ipa_state_rx_active_n[GEN_MAX_n(IPA_STATE_RX_ACTIVE_n) + 1]; +#else struct ipa_hwio_def_ipa_state_rx_active_s ipa_state_rx_active; +#endif struct ipa_hwio_def_ipa_state_tx_wrapper_s ipa_state_tx_wrapper; struct ipa_hwio_def_ipa_state_tx0_s ipa_state_tx0; +#ifdef CONFIG_IPA3_REGDUMP_IPA_5_0 + struct ipa_hwio_def_ipa_state_tx0_misc_s + ipa_state_tx0_misc; +#endif struct ipa_hwio_def_ipa_state_tx1_s ipa_state_tx1; +#ifdef CONFIG_IPA3_REGDUMP_IPA_5_0 + struct ipa_hwio_def_ipa_state_tx1_misc_s + ipa_state_tx1_misc; + struct ipa_hwio_def_ipa_state_aggr_active_n_s + ipa_state_aggr_active_n[GEN_MAX_n(IPA_STATE_AGGR_ACTIVE_n) + 1]; +#else struct ipa_hwio_def_ipa_state_aggr_active_s ipa_state_aggr_active; +#endif struct ipa_hwio_def_ipa_state_dfetcher_s ipa_state_dfetcher; struct ipa_hwio_def_ipa_state_fetcher_mask_0_s ipa_state_fetcher_mask_0; struct ipa_hwio_def_ipa_state_fetcher_mask_1_s ipa_state_fetcher_mask_1; +#ifdef CONFIG_IPA3_REGDUMP_IPA_5_0 + struct ipa_hwio_def_ipa_state_fetcher_mask_2_s + ipa_state_fetcher_mask_2; +#endif struct ipa_hwio_def_ipa_state_gsi_aos_s ipa_state_gsi_aos; struct ipa_hwio_def_ipa_state_gsi_if_s ipa_state_gsi_if; +#ifndef CONFIG_IPA3_REGDUMP_IPA_5_0 struct ipa_hwio_def_ipa_state_gsi_skip_s ipa_state_gsi_skip; struct ipa_hwio_def_ipa_state_gsi_tlv_s ipa_state_gsi_tlv; +#endif struct ipa_hwio_def_ipa_dpl_timer_lsb_s ipa_dpl_timer_lsb; struct ipa_hwio_def_ipa_dpl_timer_msb_s @@ -493,10 +859,13 @@ struct ipa_gen_regs_s { ipa_route; struct ipa_hwio_def_ipa_spare_reg_1_s ipa_spare_reg_1; +#ifndef CONFIG_IPA3_REGDUMP_IPA_5_0 struct ipa_hwio_def_ipa_spare_reg_2_s ipa_spare_reg_2; +#endif struct ipa_hwio_def_ipa_log_s ipa_log; +#ifndef CONFIG_IPA3_REGDUMP_IPA_5_0 struct ipa_hwio_def_ipa_log_buf_status_cfg_s ipa_log_buf_status_cfg; struct ipa_hwio_def_ipa_log_buf_status_addr_s @@ -505,6 +874,7 @@ struct ipa_gen_regs_s { ipa_log_buf_status_write_ptr; struct ipa_hwio_def_ipa_log_buf_status_ram_ptr_s ipa_log_buf_status_ram_ptr; +#endif struct ipa_hwio_def_ipa_log_buf_hw_cmd_cfg_s ipa_log_buf_hw_cmd_cfg; struct ipa_hwio_def_ipa_log_buf_hw_cmd_addr_s @@ -515,10 +885,17 @@ struct ipa_gen_regs_s { ipa_log_buf_hw_cmd_ram_ptr; struct ipa_hwio_def_ipa_comp_hw_version_s ipa_comp_hw_version; +#ifndef CONFIG_IPA3_REGDUMP_IPA_5_0 struct ipa_hwio_def_ipa_filt_rout_hash_en_s ipa_filt_rout_hash_en; struct ipa_hwio_def_ipa_filt_rout_hash_flush_s ipa_filt_rout_hash_flush; +#else + struct ipa_hwio_def_ipa_filt_rout_cache_cfg_s + ipa_filt_rout_cache_cfg; + struct ipa_hwio_def_ipa_filt_rout_cache_flush_s + ipa_filt_rout_cache_flush; +#endif struct ipa_hwio_def_ipa_state_fetcher_s ipa_state_fetcher; struct ipa_hwio_def_ipa_ipv4_filter_init_values_s @@ -529,8 +906,14 @@ struct ipa_gen_regs_s { ipa_ipv4_route_init_values; struct ipa_hwio_def_ipa_ipv6_route_init_values_s ipa_ipv6_route_init_values; +#ifndef CONFIG_IPA3_REGDUMP_IPA_5_0 struct ipa_hwio_def_ipa_bam_activated_ports_s ipa_bam_activated_ports; +#else + struct ipa_hwio_def_ipa_bam_activated_ports_n_s + ipa_bam_activated_ports_n[GEN_MAX_n(IPA_BAM_ACTIVATED_PORTS_n) + + 1]; +#endif struct ipa_hwio_def_ipa_tx_commander_cmdq_status_s ipa_tx_commander_cmdq_status; struct ipa_hwio_def_ipa_log_buf_hw_snif_el_en_s @@ -539,6 +922,10 @@ struct ipa_gen_regs_s { ipa_log_buf_hw_snif_el_wr_n_rd_sel; struct ipa_hwio_def_ipa_log_buf_hw_snif_el_cli_mux_s ipa_log_buf_hw_snif_el_cli_mux; +#ifdef CONFIG_IPA3_REGDUMP_IPA_5_0 + struct ipa_hwio_def_ipa_log_buf_hw_cmd_noc_master_sel_s + ipa_log_buf_hw_cmd_noc_master_sel; +#endif struct ipa_hwio_def_ipa_state_acl_s ipa_state_acl; struct ipa_hwio_def_ipa_sys_pkt_proc_cntxt_base_s @@ -553,20 +940,42 @@ struct ipa_gen_regs_s { ipa_comp_cfg; struct ipa_hwio_def_ipa_state_dpl_fifo_s ipa_state_dpl_fifo; +#ifndef CONFIG_IPA3_REGDUMP_IPA_5_0 struct ipa_hwio_def_ipa_pipeline_disable_s ipa_pipeline_disable; +#endif struct ipa_hwio_def_ipa_state_nlo_aggr_s ipa_state_nlo_aggr; +#ifdef CONFIG_IPA3_REGDUMP_IPA_5_0 + struct ipa_hwio_def_ipa_state_coal_master_s + ipa_state_coal_master; + struct ipa_hwio_def_ipa_state_coal_master_1_s + ipa_state_coal_master_1; + struct ipa_hwio_def_ipa_coal_evict_lru_s + ipa_coal_evict_lru; + struct ipa_hwio_def_ipa_coal_qmap_cfg_s + ipa_coal_qmap_cfg; + struct ipa_hwio_def_ipa_tag_timer_s + ipa_tag_timer; +#endif struct ipa_hwio_def_ipa_nlo_pp_cfg1_s ipa_nlo_pp_cfg1; struct ipa_hwio_def_ipa_nlo_pp_cfg2_s ipa_nlo_pp_cfg2; +#ifndef CONFIG_IPA3_REGDUMP_IPA_5_0 struct ipa_hwio_def_ipa_nlo_pp_ack_limit_cfg_s ipa_nlo_pp_ack_limit_cfg; struct ipa_hwio_def_ipa_nlo_pp_data_limit_cfg_s ipa_nlo_pp_data_limit_cfg; +#endif struct ipa_hwio_def_ipa_nlo_min_dsm_cfg_s ipa_nlo_min_dsm_cfg; +#ifdef CONFIG_IPA3_REGDUMP_IPA_5_0 + struct ipa_hwio_def_ipa_nlo_vp_aggr_cfg_lsb_n_s + ipa_nlo_vp_aggr_cfg_lsb_n[GEN_MAX_n(IPA_NLO_VP_AGGR_CFG_LSB_n) + 1]; + struct ipa_hwio_def_ipa_nlo_vp_limit_cfg_n_s + ipa_nlo_vp_limit_cfg_n[GEN_MAX_n(IPA_NLO_VP_LIMIT_CFG_n) + 1]; +#endif struct ipa_hwio_def_ipa_nlo_vp_flush_req_s ipa_nlo_vp_flush_req; struct ipa_hwio_def_ipa_nlo_vp_flush_cookie_s @@ -577,6 +986,28 @@ struct ipa_gen_regs_s { ipa_nlo_vp_dsm_open; struct ipa_hwio_def_ipa_nlo_vp_qbap_open_s ipa_nlo_vp_qbap_open; +#ifdef CONFIG_IPA3_REGDUMP_IPA_5_0 + struct ipa_hwio_def_ipa_qsb_max_reads_s + ipa_qsb_max_reads; + struct ipa_hwio_def_ipa_qsb_max_writes_s + ipa_qsb_max_writes; + struct ipa_hwio_def_ipa_idle_indication_cfg_s + ipa_idle_indication_cfg; + struct ipa_hwio_def_ipa_clkon_cfg_s + ipa_clkon_cfg; + struct ipa_hwio_def_ipa_timers_xo_clk_div_cfg_s + ipa_timers_xo_clk_div_cfg; + struct ipa_hwio_def_ipa_timers_pulse_gran_cfg_s + ipa_timers_pulse_gran_cfg; + struct ipa_hwio_def_ipa_qtime_timestamp_cfg_s + ipa_qtime_timestamp_cfg; + struct ipa_hwio_def_ipa_flavor_0_s + ipa_flavor_0; + struct ipa_hwio_def_ipa_flavor_1_s + ipa_flavor_1; + struct ipa_hwio_def_ipa_filt_rout_cfg_s + ipa_filt_rout_cfg; +#endif }; /* @@ -593,14 +1024,50 @@ struct ipa_reg_save_gen_ee_s { ipa_fec_attr_ee_n; struct ipa_hwio_def_ipa_snoc_fec_ee_n_s ipa_snoc_fec_ee_n; +#ifndef CONFIG_IPA3_REGDUMP_IPA_5_0 struct ipa_hwio_def_ipa_holb_drop_irq_info_ee_n_s ipa_holb_drop_irq_info_ee_n; struct ipa_hwio_def_ipa_suspend_irq_info_ee_n_s ipa_suspend_irq_info_ee_n; struct ipa_hwio_def_ipa_suspend_irq_en_ee_n_s ipa_suspend_irq_en_ee_n; +#else + GEN_REGS_ARRAY(ipa_hwio_def_ipa_holb_drop_irq_info_ee_n_reg_k_u, + IPA_HOLB_DROP_IRQ_INFO_EE_n_REG_k) + ipa_holb_drop_irq_info_ee_n_reg_k; + GEN_REGS_ARRAY(ipa_hwio_def_ipa_suspend_irq_info_ee_n_reg_k_u, + IPA_SUSPEND_IRQ_INFO_EE_n_REG_k) + ipa_suspend_irq_info_ee_n_reg_k; + GEN_REGS_ARRAY(ipa_hwio_def_ipa_suspend_irq_en_ee_n_reg_k_u, + IPA_SUSPEND_IRQ_EN_EE_n_REG_k) + ipa_suspend_irq_en_ee_n_reg_k; +#endif }; +#ifdef CONFIG_IPA3_REGDUMP_IPA_5_0 +/* + * statistics IPA register save data struct + */ + +struct ipa_reg_save_stat_ee_s { + struct ipa_hwio_def_ipa_stat_quota_base_n_s + ipa_stat_quota_base_n; + struct ipa_hwio_def_ipa_stat_tethering_base_n_s + ipa_stat_tethering_base_n; + struct ipa_hwio_def_ipa_stat_drop_cnt_base_n_s + ipa_stat_drop_cnt_base_n; + GEN_REGS_ARRAY(ipa_hwio_def_ipa_stat_quota_mask_ee_n_reg_k_u, + IPA_STAT_QUOTA_MASK_EE_n_REG_k) + ipa_stat_quota_mask_ee_n_reg_k; + GEN_REGS_ARRAY(ipa_hwio_def_ipa_stat_tethering_mask_ee_n_reg_k_u, + IPA_STAT_TETHERING_MASK_EE_n_REG_k) + ipa_stat_tethering_mask_ee_n_reg_k; + GEN_REGS_ARRAY(ipa_hwio_def_ipa_stat_drop_cnt_mask_ee_n_reg_k_u, + IPA_STAT_DROP_CNT_MASK_EE_n_REG_k) + ipa_stat_drop_cnt_mask_ee_n_reg_k; +}; +#endif + /* * Pipe Endp IPA register save data struct */ @@ -643,8 +1110,15 @@ struct ipa_reg_save_pipe_endp_s { ipa_endp_gsi_cfg_aos_n; struct ipa_hwio_def_ipa_endp_gsi_cfg1_n_s ipa_endp_gsi_cfg1_n; +#ifndef CONFIG_IPA3_REGDUMP_IPA_5_0 struct ipa_hwio_def_ipa_endp_filter_router_hsh_cfg_n_s ipa_endp_filter_router_hsh_cfg_n; +#else + struct ipa_hwio_def_ipa_filter_cache_cfg_n_s + ipa_filter_cache_cfg_n; + struct ipa_hwio_def_ipa_router_cache_cfg_n_s + ipa_router_cache_cfg_n; +#endif }; /* @@ -667,6 +1141,7 @@ struct ipa_reg_save_hwp_s { ipa_uc_qmb_length; struct ipa_hwio_def_ipa_uc_qmb_trigger_s ipa_uc_qmb_trigger; +#ifndef CONFIG_IPA3_REGDUMP_IPA_5_0 struct ipa_hwio_def_ipa_uc_qmb_pending_tid_s ipa_uc_qmb_pending_tid; struct ipa_hwio_def_ipa_uc_qmb_completed_rd_fifo_peek_s @@ -677,6 +1152,7 @@ struct ipa_reg_save_hwp_s { ipa_uc_qmb_misc; struct ipa_hwio_def_ipa_uc_qmb_status_s ipa_uc_qmb_status; +#endif struct ipa_hwio_def_ipa_uc_qmb_bus_attrib_s ipa_uc_qmb_bus_attrib; }; @@ -758,6 +1234,16 @@ struct ipa_reg_save_dbg_s { struct ipa_hwio_def_ipa_rx_hps_cmdq_cmd_s ipa_rx_hps_cmdq_cmd; +#ifdef CONFIG_IPA3_REGDUMP_IPA_5_0 + struct ipa_hwio_def_ipa_stat_filter_ipv4_base_s + ipa_stat_filter_ipv4_base; + struct ipa_hwio_def_ipa_stat_filter_ipv6_base_s + ipa_stat_filter_ipv6_base; + struct ipa_hwio_def_ipa_stat_router_ipv4_base_s + ipa_stat_router_ipv4_base; + struct ipa_hwio_def_ipa_stat_router_ipv6_base_s + ipa_stat_router_ipv6_base; +#endif union ipa_hwio_def_ipa_rx_hps_cmdq_data_rd_0_u ipa_rx_hps_cmdq_data_rd_0_arr[ IPA_DEBUG_CMDQ_HPS_SELECT_NUM_GROUPS]; @@ -776,6 +1262,28 @@ struct ipa_reg_save_dbg_s { ipa_rx_hps_cmdq_status_arr[IPA_DEBUG_CMDQ_HPS_SELECT_NUM_GROUPS]; struct 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ipa_save_registers(); + ipahal_print_all_regs(false); ipa_wigig_save_regs(); }