msm: camera: isp: Update register offset for CSID-880
Update register offset for CSID and CSID-Lite 880. Discarding CSID secure register offset which is beginning of reg space and not accessible from HLOS. CRs-Fixed: 3291241 Change-Id: I693f85ef4f824e159f3fb0589b7d4bfc2148d000 Signed-off-by: Chandan Kumar Jha <quic_cjha@quicinc.com>
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2714e9a5b2
文件差異過大導致無法顯示
Load Diff
@@ -212,8 +212,6 @@ struct cam_ife_csid_csi2_rx_reg_info {
|
||||
uint32_t de_scramble_type1_cfg1_addr;
|
||||
uint32_t de_scramble_type0_cfg0_addr;
|
||||
uint32_t de_scramble_type0_cfg1_addr;
|
||||
uint32_t secure_cfg0;
|
||||
uint32_t secure_mask_cfg0;
|
||||
|
||||
/*configurations */
|
||||
uint32_t rst_srb_all;
|
||||
|
||||
@@ -400,8 +400,6 @@ struct cam_ife_csid_ver2_common_reg_info {
|
||||
uint32_t buf_done_irq_set_addr;
|
||||
uint32_t test_bus_ctrl;
|
||||
uint32_t test_bus_debug;
|
||||
uint32_t path_domain_id_cfg0;
|
||||
uint32_t path_domain_id_cfg1;
|
||||
uint32_t drv_cfg0_addr;
|
||||
uint32_t drv_cfg1_addr;
|
||||
uint32_t drv_cfg2_addr;
|
||||
|
||||
@@ -13,6 +13,8 @@
|
||||
#include "cam_irq_controller.h"
|
||||
#include "cam_isp_hw_mgr_intf.h"
|
||||
|
||||
/* Offsets might not match due to csid secure regs at beginning of reg space */
|
||||
|
||||
static const struct cam_ife_csid_irq_desc cam_ife_csid_lite_880_rx_irq_desc[] = {
|
||||
{
|
||||
.bitmask = BIT(0),
|
||||
@@ -286,49 +288,49 @@ static const struct cam_ife_csid_top_irq_desc cam_ife_csid_lite_880_top_irq_desc
|
||||
static struct cam_irq_register_set cam_ife_csid_lite_880_irq_reg_set[9] = {
|
||||
/* Top */
|
||||
{
|
||||
.mask_reg_offset = 0x00001080,
|
||||
.clear_reg_offset = 0x00001084,
|
||||
.status_reg_offset = 0x0000107C,
|
||||
.set_reg_offset = 0x00001088,
|
||||
.mask_reg_offset = 0x00000080,
|
||||
.clear_reg_offset = 0x00000084,
|
||||
.status_reg_offset = 0x0000007C,
|
||||
.set_reg_offset = 0x00000088,
|
||||
.test_set_val = BIT(0),
|
||||
.test_sub_val = BIT(0),
|
||||
},
|
||||
/* RX */
|
||||
{
|
||||
.mask_reg_offset = 0x000010A0,
|
||||
.clear_reg_offset = 0x000010A4,
|
||||
.status_reg_offset = 0x0000109C,
|
||||
.mask_reg_offset = 0x000000A0,
|
||||
.clear_reg_offset = 0x000000A4,
|
||||
.status_reg_offset = 0x0000009C,
|
||||
},
|
||||
/* RDI0 */
|
||||
{
|
||||
.mask_reg_offset = 0x000010F0,
|
||||
.clear_reg_offset = 0x000010F4,
|
||||
.status_reg_offset = 0x000010EC,
|
||||
.mask_reg_offset = 0x000000F0,
|
||||
.clear_reg_offset = 0x000000F4,
|
||||
.status_reg_offset = 0x000000EC,
|
||||
},
|
||||
/* RDI1 */
|
||||
{
|
||||
.mask_reg_offset = 0x00001100,
|
||||
.clear_reg_offset = 0x00001104,
|
||||
.status_reg_offset = 0x000010FC,
|
||||
.mask_reg_offset = 0x00000100,
|
||||
.clear_reg_offset = 0x00000104,
|
||||
.status_reg_offset = 0x000000FC,
|
||||
},
|
||||
/* RDI2 */
|
||||
{
|
||||
.mask_reg_offset = 0x00001110,
|
||||
.clear_reg_offset = 0x00001114,
|
||||
.status_reg_offset = 0x0000110C,
|
||||
.mask_reg_offset = 0x00000110,
|
||||
.clear_reg_offset = 0x00000114,
|
||||
.status_reg_offset = 0x0000010C,
|
||||
},
|
||||
/* RDI3 */
|
||||
{
|
||||
.mask_reg_offset = 0x00001120,
|
||||
.clear_reg_offset = 0x00001124,
|
||||
.status_reg_offset = 0x0000111C,
|
||||
.mask_reg_offset = 0x00000120,
|
||||
.clear_reg_offset = 0x00000124,
|
||||
.status_reg_offset = 0x0000011C,
|
||||
},
|
||||
{}, /* no RDI4 */
|
||||
/* IPP */
|
||||
{
|
||||
.mask_reg_offset = 0x000010B0,
|
||||
.clear_reg_offset = 0x000010B4,
|
||||
.status_reg_offset = 0x000010AC,
|
||||
.mask_reg_offset = 0x000000B0,
|
||||
.clear_reg_offset = 0x000000B4,
|
||||
.status_reg_offset = 0x000000AC,
|
||||
},
|
||||
{}, /* no PPP */
|
||||
};
|
||||
@@ -336,7 +338,7 @@ static struct cam_irq_register_set cam_ife_csid_lite_880_irq_reg_set[9] = {
|
||||
static struct cam_irq_controller_reg_info cam_ife_csid_lite_880_top_irq_reg_info = {
|
||||
.num_registers = 1,
|
||||
.irq_reg_set = &cam_ife_csid_lite_880_irq_reg_set[CAM_IFE_CSID_IRQ_REG_TOP],
|
||||
.global_irq_cmd_offset = 0x00001014,
|
||||
.global_irq_cmd_offset = 0x00000014,
|
||||
.global_set_bitmask = 0x00000010,
|
||||
.global_clear_bitmask = 0x00000001,
|
||||
.clear_all_bitmask = 0xFFFFFFFF,
|
||||
@@ -379,9 +381,9 @@ static struct cam_irq_controller_reg_info cam_ife_csid_lite_880_path_irq_reg_inf
|
||||
|
||||
static struct cam_irq_register_set cam_ife_csid_lite_880_buf_done_irq_reg_set[1] = {
|
||||
{
|
||||
.mask_reg_offset = 0x00001090,
|
||||
.clear_reg_offset = 0x00001094,
|
||||
.status_reg_offset = 0x0000108C,
|
||||
.mask_reg_offset = 0x00000090,
|
||||
.clear_reg_offset = 0x00000094,
|
||||
.status_reg_offset = 0x0000008C,
|
||||
},
|
||||
};
|
||||
|
||||
@@ -394,25 +396,23 @@ static struct cam_irq_controller_reg_info
|
||||
|
||||
static struct cam_ife_csid_ver2_common_reg_info
|
||||
cam_ife_csid_lite_880_cmn_reg_info = {
|
||||
.hw_version_addr = 0x1000,
|
||||
.cfg0_addr = 0x1004,
|
||||
.global_cmd_addr = 0x1008,
|
||||
.reset_cfg_addr = 0x100c,
|
||||
.reset_cmd_addr = 0x1010,
|
||||
.irq_cmd_addr = 0x1014,
|
||||
.rup_aup_cmd_addr = 0x1018,
|
||||
.offline_cmd_addr = 0x101C,
|
||||
.shdr_master_slave_cfg_addr = 0x1020,
|
||||
.top_irq_status_addr = 0x107C,
|
||||
.top_irq_mask_addr = 0x1080,
|
||||
.top_irq_clear_addr = 0x1084,
|
||||
.top_irq_set_addr = 0x1088,
|
||||
.buf_done_irq_status_addr = 0x108C,
|
||||
.buf_done_irq_mask_addr = 0x1090,
|
||||
.buf_done_irq_clear_addr = 0x1094,
|
||||
.buf_done_irq_set_addr = 0x1098,
|
||||
.path_domain_id_cfg0 = 0x0,
|
||||
.path_domain_id_cfg1 = 0x4,
|
||||
.hw_version_addr = 0x0000,
|
||||
.cfg0_addr = 0x0004,
|
||||
.global_cmd_addr = 0x0008,
|
||||
.reset_cfg_addr = 0x000c,
|
||||
.reset_cmd_addr = 0x0010,
|
||||
.irq_cmd_addr = 0x0014,
|
||||
.rup_aup_cmd_addr = 0x0018,
|
||||
.offline_cmd_addr = 0x001C,
|
||||
.shdr_master_slave_cfg_addr = 0x0020,
|
||||
.top_irq_status_addr = 0x007C,
|
||||
.top_irq_mask_addr = 0x0080,
|
||||
.top_irq_clear_addr = 0x0084,
|
||||
.top_irq_set_addr = 0x0088,
|
||||
.buf_done_irq_status_addr = 0x008C,
|
||||
.buf_done_irq_mask_addr = 0x0090,
|
||||
.buf_done_irq_clear_addr = 0x0094,
|
||||
.buf_done_irq_set_addr = 0x0098,
|
||||
|
||||
/*configurations */
|
||||
.major_version = 6,
|
||||
@@ -473,40 +473,38 @@ static struct cam_ife_csid_ver2_common_reg_info
|
||||
|
||||
static struct cam_ife_csid_csi2_rx_reg_info
|
||||
cam_ife_csid_lite_880_csi2_reg_info = {
|
||||
.irq_status_addr = 0x109C,
|
||||
.irq_mask_addr = 0x10A0,
|
||||
.irq_clear_addr = 0x10A4,
|
||||
.irq_set_addr = 0x10A8,
|
||||
.irq_status_addr = 0x009C,
|
||||
.irq_mask_addr = 0x00A0,
|
||||
.irq_clear_addr = 0x00A4,
|
||||
.irq_set_addr = 0x00A8,
|
||||
/*CSI2 rx control */
|
||||
.cfg0_addr = 0x1200,
|
||||
.cfg1_addr = 0x1204,
|
||||
.capture_ctrl_addr = 0x1208,
|
||||
.rst_strobes_addr = 0x120C,
|
||||
.cap_unmap_long_pkt_hdr_0_addr = 0x1210,
|
||||
.cap_unmap_long_pkt_hdr_1_addr = 0x1214,
|
||||
.captured_short_pkt_0_addr = 0x1218,
|
||||
.captured_short_pkt_1_addr = 0x121c,
|
||||
.captured_long_pkt_0_addr = 0x1220,
|
||||
.captured_long_pkt_1_addr = 0x1224,
|
||||
.captured_long_pkt_ftr_addr = 0x1228,
|
||||
.captured_cphy_pkt_hdr_addr = 0x122c,
|
||||
.lane0_misr_addr = 0x1230,
|
||||
.lane1_misr_addr = 0x1234,
|
||||
.lane2_misr_addr = 0x1238,
|
||||
.lane3_misr_addr = 0x123c,
|
||||
.total_pkts_rcvd_addr = 0x1240,
|
||||
.stats_ecc_addr = 0x1244,
|
||||
.total_crc_err_addr = 0x1248,
|
||||
.de_scramble_type3_cfg0_addr = 0x124C,
|
||||
.de_scramble_type3_cfg1_addr = 0x1250,
|
||||
.de_scramble_type2_cfg0_addr = 0x1254,
|
||||
.de_scramble_type2_cfg1_addr = 0x1258,
|
||||
.de_scramble_type1_cfg0_addr = 0x125C,
|
||||
.de_scramble_type1_cfg1_addr = 0x1260,
|
||||
.de_scramble_type0_cfg0_addr = 0x1264,
|
||||
.de_scramble_type0_cfg1_addr = 0x1268,
|
||||
.secure_cfg0 = 0x8,
|
||||
.secure_mask_cfg0 = 0xC,
|
||||
.cfg0_addr = 0x0200,
|
||||
.cfg1_addr = 0x0204,
|
||||
.capture_ctrl_addr = 0x0208,
|
||||
.rst_strobes_addr = 0x020C,
|
||||
.cap_unmap_long_pkt_hdr_0_addr = 0x0210,
|
||||
.cap_unmap_long_pkt_hdr_1_addr = 0x0214,
|
||||
.captured_short_pkt_0_addr = 0x0218,
|
||||
.captured_short_pkt_1_addr = 0x021c,
|
||||
.captured_long_pkt_0_addr = 0x0220,
|
||||
.captured_long_pkt_1_addr = 0x0224,
|
||||
.captured_long_pkt_ftr_addr = 0x0228,
|
||||
.captured_cphy_pkt_hdr_addr = 0x022c,
|
||||
.lane0_misr_addr = 0x0230,
|
||||
.lane1_misr_addr = 0x0234,
|
||||
.lane2_misr_addr = 0x0238,
|
||||
.lane3_misr_addr = 0x023c,
|
||||
.total_pkts_rcvd_addr = 0x0240,
|
||||
.stats_ecc_addr = 0x0244,
|
||||
.total_crc_err_addr = 0x0248,
|
||||
.de_scramble_type3_cfg0_addr = 0x024C,
|
||||
.de_scramble_type3_cfg1_addr = 0x0250,
|
||||
.de_scramble_type2_cfg0_addr = 0x0254,
|
||||
.de_scramble_type2_cfg1_addr = 0x0258,
|
||||
.de_scramble_type1_cfg0_addr = 0x025C,
|
||||
.de_scramble_type1_cfg1_addr = 0x0260,
|
||||
.de_scramble_type0_cfg0_addr = 0x0264,
|
||||
.de_scramble_type0_cfg1_addr = 0x0268,
|
||||
|
||||
.rst_done_shift_val = 27,
|
||||
.irq_mask_all = 0xFFFFFFF,
|
||||
@@ -554,67 +552,66 @@ static struct cam_ife_csid_csi2_rx_reg_info
|
||||
|
||||
static struct cam_ife_csid_ver2_path_reg_info
|
||||
cam_ife_csid_lite_880_ipp_reg_info = {
|
||||
.irq_status_addr = 0x10AC,
|
||||
.irq_mask_addr = 0x10B0,
|
||||
.irq_clear_addr = 0x10B4,
|
||||
.irq_set_addr = 0x10B8,
|
||||
.cfg0_addr = 0x1300,
|
||||
.ctrl_addr = 0x1304,
|
||||
.debug_clr_cmd_addr = 0x1308,
|
||||
.multi_vcdt_cfg0_addr = 0x130c,
|
||||
.cfg1_addr = 0x1310,
|
||||
.err_recovery_cfg0_addr = 0x1318,
|
||||
.err_recovery_cfg1_addr = 0x131C,
|
||||
.err_recovery_cfg2_addr = 0x1320,
|
||||
.camif_frame_cfg_addr = 0x1330,
|
||||
.epoch_irq_cfg_addr = 0x1334,
|
||||
.epoch0_subsample_ptrn_addr = 0x1338,
|
||||
.epoch1_subsample_ptrn_addr = 0x133C,
|
||||
.debug_camif_1_addr = 0x1340,
|
||||
.debug_camif_0_addr = 0x1344,
|
||||
.debug_halt_status_addr = 0x1348,
|
||||
.debug_misr_val0_addr = 0x134C,
|
||||
.debug_misr_val1_addr = 0x1350,
|
||||
.debug_misr_val2_addr = 0x1354,
|
||||
.debug_misr_val3_addr = 0x1358,
|
||||
.hcrop_addr = 0x135c,
|
||||
.vcrop_addr = 0x1360,
|
||||
.pix_drop_pattern_addr = 0x1364,
|
||||
.pix_drop_period_addr = 0x1368,
|
||||
.line_drop_pattern_addr = 0x136C,
|
||||
.line_drop_period_addr = 0x1370,
|
||||
.frm_drop_pattern_addr = 0x1374,
|
||||
.frm_drop_period_addr = 0x1378,
|
||||
.irq_subsample_pattern_addr = 0x137C,
|
||||
.irq_subsample_period_addr = 0x1380,
|
||||
.format_measure_cfg0_addr = 0x1384,
|
||||
.format_measure_cfg1_addr = 0x1388,
|
||||
.format_measure0_addr = 0x138C,
|
||||
.format_measure1_addr = 0x1390,
|
||||
.format_measure2_addr = 0x1394,
|
||||
.timestamp_curr0_sof_addr = 0x1398,
|
||||
.timestamp_curr1_sof_addr = 0x139C,
|
||||
.timestamp_perv0_sof_addr = 0x13A0,
|
||||
.timestamp_perv1_sof_addr = 0x13A4,
|
||||
.timestamp_curr0_eof_addr = 0x13A8,
|
||||
.timestamp_curr1_eof_addr = 0x13AC,
|
||||
.timestamp_perv0_eof_addr = 0x13B0,
|
||||
.timestamp_perv1_eof_addr = 0x13B4,
|
||||
.batch_period_cfg_addr = 0x13C4,
|
||||
.batch_stream_id_cfg_addr = 0x13C8,
|
||||
.epoch0_cfg_batch_id0_addr = 0x13CC,
|
||||
.epoch1_cfg_batch_id0_addr = 0x13D0,
|
||||
.epoch0_cfg_batch_id1_addr = 0x13D4,
|
||||
.epoch1_cfg_batch_id1_addr = 0x13D8,
|
||||
.epoch0_cfg_batch_id2_addr = 0x13DC,
|
||||
.epoch1_cfg_batch_id2_addr = 0x13E0,
|
||||
.epoch0_cfg_batch_id3_addr = 0x13E4,
|
||||
.epoch1_cfg_batch_id3_addr = 0x13E8,
|
||||
.epoch0_cfg_batch_id4_addr = 0x13EC,
|
||||
.epoch1_cfg_batch_id4_addr = 0x13F0,
|
||||
.epoch0_cfg_batch_id5_addr = 0x13F4,
|
||||
.epoch1_cfg_batch_id5_addr = 0x13F8,
|
||||
.secure_mask_cfg0 = 0x10,
|
||||
.irq_status_addr = 0x00AC,
|
||||
.irq_mask_addr = 0x00B0,
|
||||
.irq_clear_addr = 0x00B4,
|
||||
.irq_set_addr = 0x00B8,
|
||||
.cfg0_addr = 0x0300,
|
||||
.ctrl_addr = 0x0304,
|
||||
.debug_clr_cmd_addr = 0x0308,
|
||||
.multi_vcdt_cfg0_addr = 0x030c,
|
||||
.cfg1_addr = 0x0310,
|
||||
.err_recovery_cfg0_addr = 0x0318,
|
||||
.err_recovery_cfg1_addr = 0x031C,
|
||||
.err_recovery_cfg2_addr = 0x0320,
|
||||
.camif_frame_cfg_addr = 0x0330,
|
||||
.epoch_irq_cfg_addr = 0x0334,
|
||||
.epoch0_subsample_ptrn_addr = 0x0338,
|
||||
.epoch1_subsample_ptrn_addr = 0x033C,
|
||||
.debug_camif_1_addr = 0x0340,
|
||||
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|
||||
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|
||||
.debug_misr_val0_addr = 0x034C,
|
||||
.debug_misr_val1_addr = 0x0350,
|
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|
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|
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|
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|
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|
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|
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|
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|
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|
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|
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|
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|
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|
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|
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|
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|
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|
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|
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|
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|
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|
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|
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|
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|
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|
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|
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|
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|
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|
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|
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|
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|
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|
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|
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|
||||
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|
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|
||||
.epoch0_cfg_batch_id5_addr = 0x03F4,
|
||||
.epoch1_cfg_batch_id5_addr = 0x03F8,
|
||||
|
||||
/* configurations */
|
||||
.start_mode_internal = 0x0,
|
||||
@@ -650,69 +647,68 @@ static struct cam_ife_csid_ver2_path_reg_info
|
||||
|
||||
static struct cam_ife_csid_ver2_path_reg_info
|
||||
cam_ife_csid_lite_880_rdi_0_reg_info = {
|
||||
.irq_status_addr = 0x10EC,
|
||||
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|
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|
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|
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|
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|
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|
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|
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|
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|
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|
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|
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|
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|
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.camif_frame_cfg_addr = 0x1528,
|
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|
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|
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|
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|
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|
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|
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|
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|
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|
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|
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|
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|
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|
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|
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|
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|
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|
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|
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|
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|
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|
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|
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|
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|
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|
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|
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|
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|
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|
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|
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|
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|
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|
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|
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|
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|
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|
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|
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|
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|
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|
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|
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|
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|
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|
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|
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|
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.secure_mask_cfg0 = 0x18,
|
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|
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|
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|
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|
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.cfg0_addr = 0x0500,
|
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|
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|
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|
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|
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|
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|
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|
||||
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|
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.debug_byte_cntr_pong_addr = 0x0524,
|
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|
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|
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|
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|
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|
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|
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|
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|
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|
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|
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|
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|
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|
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|
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|
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|
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|
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|
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|
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|
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|
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|
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|
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|
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|
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|
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|
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|
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|
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|
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|
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|
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|
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|
||||
.batch_period_cfg_addr = 0x05BC,
|
||||
.batch_stream_id_cfg_addr = 0x05C0,
|
||||
.epoch0_cfg_batch_id0_addr = 0x05C4,
|
||||
.epoch1_cfg_batch_id0_addr = 0x05C8,
|
||||
.epoch0_cfg_batch_id1_addr = 0x05CC,
|
||||
.epoch1_cfg_batch_id1_addr = 0x05D0,
|
||||
.epoch0_cfg_batch_id2_addr = 0x05D4,
|
||||
.epoch1_cfg_batch_id2_addr = 0x05D8,
|
||||
.epoch0_cfg_batch_id3_addr = 0x05DC,
|
||||
.epoch1_cfg_batch_id3_addr = 0x05E0,
|
||||
.epoch0_cfg_batch_id4_addr = 0x05E4,
|
||||
.epoch1_cfg_batch_id4_addr = 0x05E8,
|
||||
.epoch0_cfg_batch_id5_addr = 0x05EC,
|
||||
.epoch1_cfg_batch_id5_addr = 0x05F0,
|
||||
|
||||
/* configurations */
|
||||
.resume_frame_boundary = 1,
|
||||
@@ -744,69 +740,68 @@ static struct cam_ife_csid_ver2_path_reg_info
|
||||
|
||||
static struct cam_ife_csid_ver2_path_reg_info
|
||||
cam_ife_csid_lite_880_rdi_1_reg_info = {
|
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|
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|
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|
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|
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|
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|
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|
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|
||||
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|
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|
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|
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|
||||
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|
||||
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|
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|
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|
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|
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|
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|
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|
||||
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|
||||
.frm_drop_period_addr = 0x1644,
|
||||
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|
||||
.irq_subsample_period_addr = 0x164C,
|
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|
||||
.vcrop_addr = 0x1654,
|
||||
.pix_drop_pattern_addr = 0x1658,
|
||||
.pix_drop_period_addr = 0x165C,
|
||||
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|
||||
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|
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|
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.debug_misr_val0_addr = 0x1670,
|
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|
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|
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.debug_misr_val3_addr = 0x167C,
|
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.format_measure_cfg0_addr = 0x1680,
|
||||
.format_measure_cfg1_addr = 0x1684,
|
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.format_measure0_addr = 0x1688,
|
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|
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|
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|
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|
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|
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|
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|
||||
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|
||||
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|
||||
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|
||||
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|
||||
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|
||||
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|
||||
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|
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|
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|
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|
||||
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|
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|
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|
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.epoch0_cfg_batch_id4_addr = 0x16E4,
|
||||
.epoch1_cfg_batch_id4_addr = 0x16E8,
|
||||
.epoch0_cfg_batch_id5_addr = 0x16EC,
|
||||
.epoch1_cfg_batch_id5_addr = 0x16F0,
|
||||
.secure_mask_cfg0 = 0x1C,
|
||||
.irq_status_addr = 0x00FC,
|
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|
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|
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|
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|
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|
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|
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|
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|
||||
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|
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.err_recovery_cfg1_addr = 0x0618,
|
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.err_recovery_cfg2_addr = 0x061C,
|
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.debug_byte_cntr_ping_addr = 0x0620,
|
||||
.debug_byte_cntr_pong_addr = 0x0624,
|
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.camif_frame_cfg_addr = 0x0628,
|
||||
.epoch_irq_cfg_addr = 0x062C,
|
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.epoch0_subsample_ptrn_addr = 0x0630,
|
||||
.epoch1_subsample_ptrn_addr = 0x0634,
|
||||
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|
||||
.debug_camif_0_addr = 0x063C,
|
||||
.frm_drop_pattern_addr = 0x0640,
|
||||
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|
||||
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|
||||
.irq_subsample_period_addr = 0x064C,
|
||||
.hcrop_addr = 0x0650,
|
||||
.vcrop_addr = 0x0654,
|
||||
.pix_drop_pattern_addr = 0x0658,
|
||||
.pix_drop_period_addr = 0x065C,
|
||||
.line_drop_pattern_addr = 0x0660,
|
||||
.line_drop_period_addr = 0x0664,
|
||||
.debug_halt_status_addr = 0x066C,
|
||||
.debug_misr_val0_addr = 0x0670,
|
||||
.debug_misr_val1_addr = 0x0674,
|
||||
.debug_misr_val2_addr = 0x0678,
|
||||
.debug_misr_val3_addr = 0x067C,
|
||||
.format_measure_cfg0_addr = 0x0680,
|
||||
.format_measure_cfg1_addr = 0x0684,
|
||||
.format_measure0_addr = 0x0688,
|
||||
.format_measure1_addr = 0x068C,
|
||||
.format_measure2_addr = 0x0690,
|
||||
.timestamp_curr0_sof_addr = 0x0694,
|
||||
.timestamp_curr1_sof_addr = 0x0698,
|
||||
.timestamp_perv0_sof_addr = 0x069C,
|
||||
.timestamp_perv1_sof_addr = 0x06A0,
|
||||
.timestamp_curr0_eof_addr = 0x06A4,
|
||||
.timestamp_curr1_eof_addr = 0x06A8,
|
||||
.timestamp_perv0_eof_addr = 0x06AC,
|
||||
.timestamp_perv1_eof_addr = 0x06B0,
|
||||
.batch_period_cfg_addr = 0x06BC,
|
||||
.batch_stream_id_cfg_addr = 0x06C0,
|
||||
.epoch0_cfg_batch_id0_addr = 0x06C4,
|
||||
.epoch1_cfg_batch_id0_addr = 0x06C8,
|
||||
.epoch0_cfg_batch_id1_addr = 0x06CC,
|
||||
.epoch1_cfg_batch_id1_addr = 0x06D0,
|
||||
.epoch0_cfg_batch_id2_addr = 0x06D4,
|
||||
.epoch1_cfg_batch_id2_addr = 0x06D8,
|
||||
.epoch0_cfg_batch_id3_addr = 0x06DC,
|
||||
.epoch1_cfg_batch_id3_addr = 0x06E0,
|
||||
.epoch0_cfg_batch_id4_addr = 0x06E4,
|
||||
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|
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|
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|
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|
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/* configurations */
|
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|
||||
@@ -838,69 +833,68 @@ static struct cam_ife_csid_ver2_path_reg_info
|
||||
|
||||
static struct cam_ife_csid_ver2_path_reg_info
|
||||
cam_ife_csid_lite_880_rdi_2_reg_info = {
|
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|
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|
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|
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|
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|
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|
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|
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|
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|
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|
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|
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|
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|
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|
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|
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|
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|
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|
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|
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|
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|
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|
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|
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|
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|
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|
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/* configurations */
|
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.resume_frame_boundary = 1,
|
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@@ -932,69 +926,68 @@ static struct cam_ife_csid_ver2_path_reg_info
|
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|
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static struct cam_ife_csid_ver2_path_reg_info
|
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cam_ife_csid_lite_880_rdi_3_reg_info = {
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|
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|
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|
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|
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|
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|
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|
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|
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|
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|
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|
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|
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|
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|
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|
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|
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|
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|
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|
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|
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|
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|
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|
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|
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|
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|
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|
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|
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|
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|
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|
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|
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|
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|
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|
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|
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|
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|
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|
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|
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|
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|
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|
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.epoch0_cfg_batch_id0_addr = 0x08C4,
|
||||
.epoch1_cfg_batch_id0_addr = 0x08C8,
|
||||
.epoch0_cfg_batch_id1_addr = 0x08CC,
|
||||
.epoch1_cfg_batch_id1_addr = 0x08D0,
|
||||
.epoch0_cfg_batch_id2_addr = 0x08D4,
|
||||
.epoch1_cfg_batch_id2_addr = 0x08D8,
|
||||
.epoch0_cfg_batch_id3_addr = 0x08DC,
|
||||
.epoch1_cfg_batch_id3_addr = 0x08E0,
|
||||
.epoch0_cfg_batch_id4_addr = 0x08E4,
|
||||
.epoch1_cfg_batch_id4_addr = 0x08E8,
|
||||
.epoch0_cfg_batch_id5_addr = 0x08EC,
|
||||
.epoch1_cfg_batch_id5_addr = 0x08F0,
|
||||
|
||||
/* configurations */
|
||||
.resume_frame_boundary = 1,
|
||||
|
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